(57)【要約】【課題】  従来の接合型ＦＥＴにおいては、分離領域で囲まれたチャネル領域は１つの連続した領域であった。このため、ゲート領域の周囲において所望の相互コンダクタンスｇｍが得られ、且つオフ時のピンチオフが十分な不純物濃度を選択すると、チャネル領域とｐ−型半導体層とのｐｎ接合耐圧が、静電エネルギーを逃がすには高すぎて、ｐｎ接合がブレークダウンする以前に素子領域が破壊する問題があった。【解決手段】  本発明では、ゲート領域を第１ｎ型不純物領域に設け、ソース領域およびドレイン領域をそれぞれ第２ｎ型不純物領域に設ける。第１ｎ型不純物領域と第２ｎ型不純物領域は独立して不純物濃度を選択できる。これにより、互いに影響を与えることなく、所望の相互コンダクタンスｇｍと、所望の静電耐圧が得られるように、これらを独立して制御することができる。【選択図】    図２
2009158594.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層の表面に設けられた第１逆導電型不純物領域と、
前記第１逆導電型不純物領域の少なくとも一部を分離する複数のスリット部と、
前記スリット部の前記一導電型半導体層の表面に複数設けられた第２逆導電型不純物領域と、
前記第１逆導電型不純物領域内に設けられた一導電型のゲート領域と、
前記第２逆導電型不純物領域内にそれぞれ設けられた逆導電型のソース領域およびドレイン領域と、
を具備することを特徴とする接合型ＦＥＴ。
【請求項２】
前記第２逆導電型不純物領域は、前記第１逆導電型不純物領域より高い不純物濃度を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項３】
前記第２逆導電型不純物領域の端部は、前記第１逆導電型不純物領域の端部と重畳することを特徴とする請求項１に記載の接合型ＦＥＴ。
【請求項４】
前記第２逆導電型不純物領域は、前記ソース領域及び前記ドレイン領域より低い不純物濃度を有することを特徴とする請求項１に記載の接合型ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴに係り、特に相互コンダクタンスと静電耐圧をいずれも所望の値に制御できる接合型ＦＥＴに関する。
【背景技術】
【０００２】
従来の接合型ＦＥＴは、例えばｐ型半導体基板にチャネル領域となるｎ型ウェル領域を設け、ｎ型ウェル領域にｎ＋型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にゲート領域を形成している（例えば特許文献１参照。）。
【０００３】
図７を参照して、従来の接合型ＦＥＴ２００を説明する。図７（Ａ）は従来の接合型ＦＥＴ２００を示す平面図であり、図７（Ｂ）は図７（Ａ）のｂ−ｂ線の断面図である。
【０００４】
ｐ型基板２１上にｐ型エピタキシャル層２２を成長させた後、ｎ型エピタキシャル層を形成する。ｐ型基板２１に達するｐ＋型分離領域２３を形成してｎ型ウェル領域２４を区画し取り囲む。ｎ型ウェル領域はチャネル領域２４となる。
【０００５】
チャネル領域２４の表面からｎ＋型ソース領域２５およびｎ＋型ドレイン領域２６が形成され、ソース電極２９およびドレイン電極３０が絶縁膜４０に設けられたコンタクト孔を通してソース領域２５およびドレイン領域２６にそれぞれ接続されている。また、ソース領域２５とドレイン領域２６の間にゲート領域２７が形成されている。
【０００６】
図７（Ｂ）を参照して、ｐ型基板２１にｐ型エピタキシャル層２２とｎ型エピタキシャル層２４’を積層し、ｐ＋型分離領域（ＩＳＯ）２３によりチャネル領域となるｎ型ウェル領域２４を分離する。チャネル領域２４表面にはｐ＋型のゲート領域２７、ｎ型のソース領域２５およびドレイン領域２６を設ける。更にソース領域２５およびドレイン領域２６にコンタクトするソース電極２９およびドレイン電極３０を形成し、裏面にゲート電極３１を設ける。
【特許文献１】特開平０８−２２７９００号公報  （第２頁  第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
接合型ＦＦＴの高周波特性に影響する相互コンダクタンスｇｍは、チャネル領域２４（特にゲート領域２７下方のチャネル領域２４）の不純物濃度ＮＤに比例する。従って、相互コンダクタンスｇｍのみ着目すれば、不純物濃度ＮＤが高い方が高周波特性は良好となる。
【０００８】
しかし一方で、接合型ＦＥＴではオフ時にゲート領域２７の周囲に空乏層を十分に広げ、これにより電流経路を遮断する必要がある。従って、ゲート領域２７周囲の不純物濃度を高くしすぎると、空乏層の広がりが不十分となる問題がある。
【０００９】
従って、従来の接合型ＦＥＴのチャネル領域２４は、適切な相互コンダクタンスｇｍと、オフ時の空乏層の広がりを考慮して不純物濃度が選択されている。
【００１０】
一方、接合型ＦＥＴの静電破壊耐量（Electro  Static  Discharge：ＥＳＤ）を向上させるには、ゲート−ドレイン間および、ゲート−ソース間のｐｎ接合耐圧を適切にコントロールする必要がある。つまり、外部からの静電エネルギーを受けた場合にｐｎ接合がブレークダウンすることによって、素子領域（ゲート領域２７、ソース領域２５、ドレイン領域２６の接合）を破壊から防止することができる。
【００１１】
具体的には、バックゲート領域（ｐ−型半導体層２２）と、チャネル領域２４との接合面積が広いと、ｐｎ接合耐圧を適切な値にすることにより表面側のゲート領域２７より有効に静電エネルギーを逃がすことができる。
【００１２】
ところがチャネル領域２４は、上述の如く所望の相互インダクタンスｇｍと空乏層の広がりを考慮した不純物濃度（例えば、５Ｅ１６atoms／cm３程度）が選択されており、静電エネルギーを逃がすｐｎ接合耐圧（静電耐圧）としては高すぎる場合がある。つまり、チャネル領域２４とバックゲート領域となるｐ−型半導体層２２とのｐｎ接合がブレークダウンする以前に、ゲート領域２７−ソース領域２５間またはゲート領域２７−ドレイン領域２６間が破壊してしまう問題があった。
【００１３】
チャネル領域２４全体の不純物濃度を高めることにより、静電耐圧を低減し、比較的低い静電エネルギーでブレークダウンさせることができる。またチャネル領域２４の不純物濃度を高めることにより、相互インダクタンスｇｍも高めることができる。
【００１４】
しかし、チャネル領域２４全体の不純物濃度を高めると、既述の如く接合型ＦＥＴのオフ時にゲート領域の周囲において空乏層の広がりが不十分となり、リーク電流が増加する問題となる。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、該一導電型半導体層の表面に設けられた第１逆導電型不純物領域と、前記第１逆導電型不純物領域の少なくとも一部を分離する複数のスリット部と、前記スリット部の前記一導電型半導体層の表面に複数設けられた第２逆導電型不純物領域と、前記第１逆導電型不純物領域内に設けられた一導電型のゲート領域と、前記第２逆導電型不純物領域内にそれぞれ設けられた逆導電型のソース領域およびドレイン領域と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本発明によれば、以下の効果が得られる。
【００１７】
第１に、複数に分離した第１ｎ型不純物領域にゲート領域を設け、第１ｎ型不純物領域間に設けた第２ｎ型不純物領域にソース領域およびドレイン領域を設けることにより、ゲート領域直下のｎ型不純物領域（第１ｎ型不純物領域）の不純物濃度と、ソース領域またはドレイン領域下方のｎ型不純物領域（第２ｎ型不純物領域）の不純物濃度とを独立して制御することができる。
【００１８】
具体的には、第１ｎ型不純物領域は、所望の相互コンダクタンスｇｍが得られ、且つゲート領域周囲に十分な空乏層を広がることが可能な不純物濃度が選択できる。また同時に、第２ｎ型不純物領域は所望の静電耐圧に応じた不純物濃度が選択できる。
【００１９】
相互コンダクタンスｇｍは、特にゲート領域下方のｎ型不純物領域の不純物濃度が影響する。また、接合型ＦＥＴではオフ時にゲート領域の周囲に十分な空乏層を広げる必要がある。従ってｎ型不純物領域は、十分な空乏層が広がる不純物濃度の範囲でなるべく高い濃度が選択される。
【００２０】
従来構造においてチャネル領域は１つの連続した領域であったため、相互コンダクタンスｇｍと空乏層の広がりを考慮した不純物濃度を選択すると、チャネル領域とｐ−型半導体層のｐｎ接合耐圧（静電耐圧）としては高すぎて、当該接合がブレークダウンする以前に素子領域が破壊する問題があった。
【００２１】
しかし本実施形態では、第１ｎ型不純物領域（チャネル領域）は所望の相互コンダクタンスｇｍが得られ且つ空乏層が十分に広がる（ピンチオフする）不純物濃度が選択できる。また同時に、ソース領域およびドレイン領域が配置される第２ｎ型不純物領域（保護ダイオード領域）の不純物濃度を第１ｎ型不純物領域の不純物濃度より高めて、適切な静電耐圧が得られる不純物濃度を選択できる。これにより、相互コンダクタンスｇｍおよびオフ時のピンチオフに影響を及ぼすことなく、ソース領域およびドレイン領域周囲の第２ｎ型不純物領域と、バックゲート領域となるｐ−型半導体層とのｐｎ接合を所望の静電エネルギーでブレークダウンさせることができる。つまり、第２ｎ型不純物領域４が保護ダイオードとして機能するので、ゲート領域７への静電エネルギーの集中を回避できる。
【００２２】
第２に、第２ｎ型不純物領域の端部を第１ｎ型不純物領域の端部に重畳させることで、より電流経路の抵抗値の低減に寄与できる。電流経路は全体としてその抵抗値が低い方が、装置の抵抗低減に寄与できる。一方、相互コンダクタンスｇｍは、特にゲート領域の下方の不純物濃度の影響を受ける。また、接合型ＦＥＴのオフ時にはゲート領域周囲に空乏層が広がって電流経路を遮断するので、ゲート領域の周囲には空乏層が十分に広がる領域を確保する必要がある。換言すれば、ゲート領域下方で所望の相互コンダクタンスｇｍが得られ、且つ十分なピンチオフが可能であれば、ｎ型不純物領域の不純物濃度が高い方が抵抗低減には有利である。
【００２３】
本実施形態では、第１ｎ型不純物領域の端部と第２ｎ型不純物領域の端部を重畳させることによって、選択的に電流経路の抵抗値を低減することができる。
【発明を実施するための最良の形態】
【００２４】
本発明による接合型ＦＥＴを、図１および図６を用いて詳細に説明する。
【００２５】
まず、図１から図３を参照して、本発明の第１の実施形態を説明する。
【００２６】
図１から図３は、第１の実施形態の接合型ＦＥＴ１００を示す図である。図１が平面図であり、図２が図１のａ−ａ線の一部断面図、図３が図１のｂ−ｂ線の一部断面図である。尚、図１（Ａ）においては基板表面の絶縁膜を省略し、金属電極（ソース電極およびドレイン電極）を破線で示した。図１（Ｂ）は金属電極層を配置した図を示す。
【００２７】
本発明の接合型ＦＥＴ１００は、一導電型半導体基板１と、一導電型半導体層２と、第１逆導電型不純物領域３と、第２逆導電型不純物領域４と、ソース領域５と、ドレイン領域６と、ゲート領域７とから構成される。
【００２８】
図１（Ａ）を参照し、ｐ型半導体基板１（図２参照）とｐ型半導体層２（図２参照）からなるｐ型半導体基板１０の表面に第１ｎ型不純物領域３が設けられる。第１ｎ型不純物領域３は、少なくとも一部が分離されるスリット部１７を有する。第１の実施形態では、第１ｎ型不純物領域３は平面パターンにおいては外周が連続し、内部に複数のスリット部１７が互いに平行に設けられる。スリット部１７が設けられた領域においては第１ｎ型不純物領域３が所望の距離で分離されている。
【００２９】
スリット部１７間の第１ｎ型不純物領域３内には略中央に、ストライプ状のｐ型のゲート領域７が設けられる。
【００３０】
スリット部１７のｐ型半導体基板１０表面には、第２ｎ型不純物領域４が設けられる。第２ｎ型不純物領域４は、互いに離間して複数設けられ、ｐ型半導体基板１０表面の平面パターンにおいて例えばストライプ状に配置される。第２ｎ型不純物領域４内には略中央に、ストライプ状のｎ型のソース領域５またはドレイン領域６が設けられる。
【００３１】
ソース領域５およびドレイン領域６は、ゲート領域７を挟んだ両側に位置するよう、第２ｎ型不純物領域４毎に交互に配置される。ソース領域５およびドレイン領域６の不純物濃度は、２Ｅ１９atoms／cm３程度である。
【００３２】
第２ｎ型不純物領域４の不純物濃度は、第１ｎ型不純物領域３の不純物濃度より高い。一例として、第１ｎ型不純物領域３の不純物濃度が５Ｅ１６atoms／cm３程度であり、第２ｎ型不純物領域４の不純物濃度４は、４Ｅ１８atoms／cm３程度である。
【００３３】
第１ｎ型不純物領域３および第２ｎ型不純物領域４を囲んで、高濃度（例えば３Ｅ１９atoms／cm３程度）のｐ型不純物領域１５が設けられる。ｐ型不純物領域１５は、ｐ＋型半導体基板１まで達して分離領域となる。ストライプ状に延在するゲート領域７は、平面パターンにおいて第１ｎ型不純物領域３から突出し、端部が分離領域１５と接続してバックゲート領域となるｐ−型半導体層２と接続する。
【００３４】
図１（Ｂ）を参照して、ソース電極１１およびドレイン電極１２は、それぞれソース領域５およびドレイン領域６上に設けられる。ソース電極１１およびドレイン電極１２は、ストライプ状に配置され、図示は省略するが一端が分離領域１５上で束ねられ、櫛歯をかみ合わせた形状に配置される。さらに基板１０表面に設けられたパッド電極（不図示）とそれぞれ接続する。ソース電極１１とソース領域５、およびドレイン電極１２とドレイン領域６のコンタクト部は、スリット部１７と一致する。
【００３５】
図２および図３を参照し、ｐ型半導体基板１０は、ｐ型のシリコン半導体基板（以下ｐ＋型半導体基板）１上に、例えばエピタキシャル成長などによりｐ型半導体層２を積層したものである。ｐ＋型半導体基板１の不純物濃度は、例えば１Ｅ１７atoms／cm３程度であり、ｐ型半導体層２の不純物濃度は、例えば５Ｅ１６atoms／cm３程度である。
【００３６】
第１ｎ型不純物領域３は、ｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散して形成され、その一部が分離されるように内側に複数のスリット部１７が設けられる。第１ｎ型不純物領域３の不純物濃度は、例えば５Ｅ１６atoms／cm３である。
【００３７】
第２ｎ型不純物領域４は、スリット部１７のｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散し、互いに離間したストライプ状に形成される。第２ｎ型不純物領域４の不純物濃度は、例えば４Ｅ１８atoms／cm３程度である。
【００３８】
一例として第２ｎ型不純物領域４は、第１ｎ型不純物領域３より浅く設けられるが、第１ｎ型不純物領域３と同等の深さあるいは第１ｎ型不純物領域３より深くてもよい。
【００３９】
スリット部１７の間の第１ｎ型不純物領域３の略中央には、ｐ型のゲート領域７が設けられる。また第２ｎ型不純物領域４の略中央には、ｎ型のソース領域５およびドレイン領域６が設けられる。ゲート領域７の不純物濃度は、例えば５Ｅ１８atoms／cm３程度であり、ソース領域５およびドレイン領域６の不純物濃度は、例えば２Ｅ１９atoms／cm３程度である。ソース領域５およびドレイン領域６は、ゲート領域７を挟んでその両側に配置される。
【００４０】
第２ｎ型不純物領域４の両端は、スリット部１７によって分離された第１ｎ型不純物領域３の端部と重畳する。また、ソース領域５およびドレイン領域６の両端も、スリット部１７によって分離された第１ｎ型不純物領域３の端部と重畳する。これにより、ソース領域５およびドレイン領域６の抵抗を低減することができる。
【００４１】
基板１０表面には絶縁膜９が設けられ、ストライプ状にソース電極１１およびドレイン電極１２が設けられる（図１（Ｂ）参照）。ソース電極１１およびドレイン電極１２は、絶縁膜９に設けられたコンタクト部を介してその下方に設けられたソース領域５およびドレイン領域６とそれぞれコンタクトする。コンタクト部はスリット部１７に設けられる。
【００４２】
１組のソース領域５、ドレイン領域６、ゲート領域７により１つのセルが構成される。複数のセルを囲んで、高濃度（例えば３Ｅ１９atoms／cm３程度）の分離領域１５が設けられる。分離領域１５は、第１ｎ型不純物領域３と隣接してその外周に設けられ、ｐ＋型半導体基板１まで達する。これにより、ゲート領域７は、分離領域１５、ｐ−型半導体層（バックゲート領域）およびｐ＋型半導体基板１を介して、ｐ＋型半導体基板１の裏面に設けられたゲート電極１６と接続する。
【００４３】
本実施形態では、ゲート領域７が配置される第１ｎ型不純物領域３と、ソース領域５およびドレイン領域６が配置される第２ｎ型不純物領域４とを独立して設けることにより、それぞれを所望の不純物濃度に設定することができる。
【００４４】
接合型ＦＥＴ１００の相互コンダクタンスｇｍは、ゲート領域７下方の第１ｎ型不純物領域３（チャネル領域）の不純物濃度に比例する。また、接合型ＦＥＴ１００のオフ時には、ゲート領域７周囲に空乏層が広がり、ピンチオフすることで電流経路を遮断する。第１ｎ型不純物領域３は、適切な相互コンダクタンスｇｍと、オフ時に十分なピンチオフが可能な不純物濃度が選択される。
【００４５】
一方、第２ｎ型不純物領域４の不純物濃度は、第１ｎ型不純物領域３の不純物濃度より高濃度である。従って、外部から静電エネルギーを受けた場合に、ゲート領域７−ソース領域５間あるいはゲート領域７−ドレイン領域６間より先に、第２ｎ型不純物領域４とバックゲート領域であるｐ−型半導体層２とのｐｎ接合がブレークダウンする。これにより、静電エネルギーによる素子領域の破壊を防止することができる。つまり、第２ｎ型不純物領域４は、ゲート領域７に静電エネルギーが集中しないように、保護ダイオードとして機能する。
【００４６】
従来の接合型ＦＥＴ２００ではチャネル領域２４が１つの連続した領域であった。このためゲート領域２７周囲の空乏層の十分なピンチオフと、相互コンダクタンスｇｍとが得られる不純物濃度を選択すると、チャネル領域２４とｐ−型半導体層２２とのｐｎ接合耐圧（静電耐圧）としては十分過ぎ、ｐｎ接合がブレークダウンするより先に素子領域が破壊に至る問題があった。
【００４７】
本実施形態では、第１ｎ型不純物領域３（チャネル領域）および第２ｎ型不純物領域４（保護ダイオード領域）をそれぞれ所望の不純物濃度に設定できる。従って、空乏層の十分なピンチオフと、所望の相互コンダクタンスｇｍを得ることができ、同時にソース領域５およびドレイン領域６下方の第２ｎ型不純物領域４のみ不純物濃度を高め、所望の静電耐圧でブレークダウンさせることができる。
【００４８】
本実施形態では、少なくともゲート領域７周囲に、オフ時に空乏層が十分に広がるだけの幅を確保して、第２ｎ型不純物領域４端部を第１ｎ型不純物領域３と重畳して配置する。これにより、電流経路の抵抗値を低減することができる。
【００４９】
以上の如く本実施形態では、互いに影響を与えることなく、所望の相互コンダクタンスｇｍと、所望の静電耐圧が得られるように、これらを独立して制御することができる。
【００５０】
また、第２ｎ型不純物領域４が保護ダイオードとして機能するので、ゲート領域７への静電エネルギーの集中を回避できる。
【００５１】
図４から図６を参照して、本発明の第２の実施形態の接合型ＦＥＴ１００について説明する。
【００５２】
図４が平面図であり、図５が図４のｃ−ｃ線の一部断面図、図６が図４のｄ−ｄ線の一部断面図である。尚、図４（Ａ）においては基板表面の絶縁膜を省略し、金属電極（ソース電極およびドレイン電極）を破線で示した。図４（Ｂ）は金属電極層を配置した図を示す。尚、不純物濃度など第１の実施形態と同様の構成については、説明を省略する。
【００５３】
図４（Ａ）を参照して、ｐ型半導体基板１（図６参照）とｐ型半導体層２（図６参照）からなるｐ型半導体基板１０の表面に、複数に分離された第１ｎ型不純物領域３が設けられる。第１ｎ型不純物領域３は、スリット部１７によって所望の距離で離間して互いに平行に設けられる。第１ｎ型不純物領域３内には略中央に、ストライプ状のｐ型のゲート領域７が設けられる。
【００５４】
スリット部１７のｐ型半導体基板１０表面には、ストライプ状に第２ｎ型不純物領域４が設けられ、第２ｎ型不純物領域４内には略中央に、ストライプ状にｎ型のソース領域５またはドレイン領域６が設けられる。
【００５５】
複数の第１ｎ型不純物領域３は、その外周にｐ型半導体層２が配置され、更にその外周にｐ型不純物領域１５が設けられる。ｐ型不純物領域１５は、ｐ＋型半導体基板１まで達して分離領域となる。ストライプ状に延在するゲート領域７は、平面パターンにおいて第１ｎ型不純物領域４およびｐ型半導体層２から突出し、端部が分離領域１５と接続する。これによりゲート領域７は、バックゲート領域となるｐ−型半導体層２と接続する。
【００５６】
図４（Ｂ）を参照して、ソース電極１１およびドレイン電極１２は、それぞれソース領域５およびドレイン領域６上に設けられる。ソース電極１１とソース領域５、およびドレイン電極１２とドレイン領域６のコンタクト部は、スリット部１７に設けられる。
【００５７】
図５および図６を参照し、ｐ型半導体基板１０は、ｐ＋型半導体基板１上に、ｐ型半導体層２を積層したものである。
【００５８】
第１ｎ型不純物領域３は、ｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散して形成される。第１ｎ型不純物領域３はスリット部１７によって完全に分離され、複数設けられる。
【００５９】
第２ｎ型不純物領域４は、スリット部１７のｐ型半導体層２表面にｎ型不純物を選択的にイオン注入および拡散し、互いに離間したストライプ状に形成される。
【００６０】
スリット部１７の間の第１ｎ型不純物領域３の略中央には、ｐ型のゲート領域７が設けられる。また第２ｎ型不純物領域４の略中央には、ｎ型のソース領域５およびドレイン領域６が設けられる。
【００６１】
第２ｎ型不純物領域４の両端は、スリット部１７によって分離された第１ｎ型不純物領域３の端部と重畳する。また、ソース領域５およびドレイン領域６の両端も、スリット部１７によって分離された第１ｎ型不純物領域３の端部と重畳する。これにより、ソース領域５およびドレイン領域６の抵抗を低減することができる。
【００６２】
尚、第１ｎ型不純物領域３および第２ｎ型不純物領域４は図４（Ａ）に示す平面パターンにおいて略矩形状に設けられ、それぞれの短辺となる端部は一致している。
【００６３】
基板１０表面には絶縁膜９が設けられ、ストライプ状にソース電極１１およびドレイン電極１２が設けられる（図４（Ｂ）参照）。ソース電極１１およびドレイン電極１２は、絶縁膜９に設けられたコンタクト部を介してその下方に設けられたソース領域５およびドレイン領域６とそれぞれコンタクトする。コンタクト部はスリット部１７に設けられる。
【００６４】
ｐ型半導体層２は、複数の第１ｎ型不純物領域３の外周にこれらと隣接して設けられる。分離領域１５は、ｐ型半導体層２と隣接してその外周に設けられ、ｐ＋型半導体基板１まで達する。ゲート領域７は、分離領域１５、ｐ−型半導体層（バックゲート領域）２およびｐ＋型半導体基板１を介して、ｐ＋型半導体基板１の裏面に設けられたゲート電極１６と接続する。
【００６５】
第２の実施形態の構造においても、ゲート領域７が配置される第１ｎ型不純物領域３（チャネル領域）と、ソース領域５およびドレイン領域６が配置される第２ｎ型不純物領域４（保護ダイオード領域）とを独立して設けることにより、それぞれを所望の不純物濃度に設定することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態の接合型ＦＥＴを説明する平面図である。
【図２】本発明の第１の実施形態の接合型ＦＥＴを説明する断面図である。
【図３】本発明の第１の実施形態の接合型ＦＥＴを説明する断面図である。
【図４】本発明の第２の実施形態の接合型ＦＥＴを説明する平面図である。
【図５】本発明の第２の実施形態の接合型ＦＥＴを説明する断面図である。
【図６】本発明の第２の実施形態の接合型ＦＥＴを説明する断面図である。
【図７】従来の接合型ＦＥＴを説明する（Ａ）平面図、（Ｂ）断面図である。
【符号の説明】
【００６７】
１    ｐ＋型半導体基板
２    ｐ−型半導体層
３    第１ｎ型不純物領域
４    第２ｎ型不純物領域
５    ソース領域
６    ドレイン領域
７    ゲート領域
９    絶縁膜
１０  ｐ型半導体基板
１１  ソース電極
１２  ドレイン電極
１５  分離領域
１６  ゲート電極
１７  スリット部
２１    ｐ＋型半導体基板
２２    ｐ型半導体層
２３    分離領域
２４    チャネル（ウェル）領域
２５    ソース領域
２６    ドレイン領域
２７    ゲート領域
２９    ソース電極
３０  ドレイン電極
３１  ゲート電極
４０  絶縁膜
１００、２００  接合型ＦＥＴ
【図１】
2009158594.tif 000003
【図２】
2009158594.tif 000004
【図３】
2009158594.tif 000005
【図４】
2009158594.tif 000006
【図５】
2009158594.tif 000007
【図６】
2009158594.tif 000008
【図７】
2009158594.tif 000009