(57)【要約】【課題】超短チャネル化が実現可能であり、閾値を変化させずにＯＮ電流を増加させることが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０と、線状半導体層１２が略渦巻き状に成形されてなる渦巻き体１３と、線状半導体層１２を構成する一対の側壁面部１２ａに少なくとも形成されてなるゲート絶縁膜１４と、ゲート絶縁膜１４を介して一対の側壁面部１２ａに隣接するゲート電極１５と、を具備してなり、線状半導体層１２に、チャネル領域を含むボディ領域１２ｃと一方のソース・ドレイン領域１２ｄとが設けられるとともに、線状半導体層１２のボディ領域１２ｃの下側または線状半導体層１２の周囲の半導体基板１０に、他方のソース・ドレイン領域１２ｅが設けられ、ボディ領域１２ｃとゲート電極１５との間にゲート絶縁膜１４が配置されていることを特徴とする半導体装置１１を採用する。【選択図】図２
2009004425.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、断面視略凸状の線状半導体層が前記半導体基板の基板面を平面視したときに前記基板面上に略渦巻き状に成形されてなる渦巻き体と、前記線状半導体層を構成する一対の側壁面部に少なくとも形成されてなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記一対の側壁面部に隣接するゲート電極と、を具備してなり、
前記渦巻き体を構成する前記線状半導体層に、チャネル領域を含むボディ領域と、前記ボディ領域上に配置された一方のソース・ドレイン領域とが設けられるとともに、前記線状半導体層のボディ領域の下側または前記線状半導体層の周囲の前記半導体基板に、他方のソース・ドレイン領域が設けられており、前記ボディ領域と前記ゲート電極との間に前記ゲート絶縁膜が配置されていることを特徴とする半導体装置。
【請求項２】
前記線状半導体層の厚み及び幅と、前記ゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上には、前記渦巻き体、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜が形成され、
前記層間絶縁膜には、前記一方のソース・ドレイン領域に接続されるソース・ドレイン用の第１コンタクトプラグと、前記他方のソース・ドレイン領域に接続されるソース・ドレイン用の第２コンタクトプラグと、前記ゲート電極に接続されるゲート用コンタクトプラグとが設けられ、
前記ゲート電極の外周側の端部と前記ゲート用コンタクトプラグとが直接に接続され、前記一方のソース・ドレイン領域と前記第１コンタクトプラグとが直接に接続され、前記他方のソース・ドレイン領域と前記第２コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート用コンタクトプラグに対する前記第２コンタクトプラグの位置が、前記渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、前記第１コンタクトプラグの位置が、前記渦巻き中心部の上方に配置されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記線状半導体層を構成する一対の側壁面部が、曲面状に形成されていることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【請求項６】
半導体基板上に、他方のソース・ドレイン領域となる第１半導体膜と、チャネル領域を含むボディ領域となる第２半導体膜と、一方のソース・ドレイン領域となる第３半導体膜とを順次形成する工程と、
前記第３半導体膜と第２半導体膜と前記第１半導体膜の一部とをパターニングして断面視略凸状の線状半導体層を形成するとともに、前記線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形することによって、前記線状半導体層からなる渦巻き体を形成する工程と、
少なくとも前記線状半導体層の一対の側壁面部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の基板面をパターニングすることにより、断面視略凸状の線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形する工程と、
前記線状半導体層の周囲の前記半導体基板及び前記線状半導体層に対して不純物を順次導入することによって、前記線状半導体層の周囲の前記半導体基板に他方のソース・ドレイン領域を形成するとともに、前記線状半導体層にチャネル領域を含むボディ領域と一方のソース・ドレイン領域とを形成する工程と、
前記線状半導体層を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯型電話機等に代表される移動型情報通信端末の急速な発展に伴って、搭載部品である半導体集積回路に対する、低消費電力化、高集積化等の要求が厳しいものになっている。半導体集積回路の飛躍的な高集積化を実現するには、従来のプレーナ型のＭＯＳトランジスタに替わる新規構造のトランジスタの実現が期待されている。
【０００３】
図１４には、新規構造のトランジスタの一例として、ＳＯＩ−ＣＭＯＳトランジスタの断面構造を示す。このＳＯＩ−ＣＭＯＳトランジスタ１０１は、通常のシリコンウェーハからなる半導体基板に代えて、所謂ＳＯＩウェーハからなる半導体基板を用いたものである。ＳＯＩウェーハからなる半導体基板１０２は、図１４に示すように、単結晶シリコンからなるウェーハ本体１０２ａと、埋め込み酸化膜１０２ｂと、シリコン層１０２ｃとが順次積層されてなるものである。そして、ＳＯＩ−ＣＭＯＳトランジスタ１０１は、シリコン層１０２ｃに形成されたソース領域１０３およびドレイン領域１０４と、ソース領域１０３及びドレイン領域１０４の間に配置されたボディ領域１０５と、ボディ領域１０５の上に形成された酸化シリコンからなるゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたポリシリコンからなるゲート電極１０７とから概略構成されている。ソース領域１０３及びドレイン領域１０４は、シリコン層１０２ｃにＮ型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域１０５は、シリコン層１０２ｃにＰ型不純物がイオン注入された不純物拡散領域である。
また、ゲート電極１０７の両側には窒化シリコンからなるサイドウォール１０８が形成されている。更に、ゲート電極１０７及びシリコン層１０２ｃを覆うように酸化シリコンかからなる層間絶縁膜１０９が積層されている。更にまた、層間絶縁膜１０９には、ゲート電極１０７、ソース領域１０３及びドレイン領域１０４にそれぞれ接続されるコンタクトプラグ１１０ａ、１１０ｂ、１１０ｃが形成されている。
【０００４】
上記のＳＯＩ−ＣＭＯＳトランジスタによれば、ボディ領域１０５等の不純物拡散領域を有するシリコン層１０２ｃが、埋め込み酸化膜１０２ｂによってウェーハ本体１０２ａと絶縁されているので、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制等が図られている。しかし、ＳＯＩウェーハは、従来の単結晶シリコンウェーハに比べて高価なので、従来の単結晶シリコンウェーハを使用して、ＳＯＩ−ＣＭＯＳトランジスタと同等の特性を有するトランジスタが必要とされている。また、ＳＯＩウェーハの短所として、埋め込み酸化膜とシリコン層との熱伝導度が大きく異なり、セルフヒーティング効果の問題がある。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱させられるトランジスタが必要とされている。 
さらに、従来のトランジスタの設計資産を活かし、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどにも応用できる構造が必要とされている。この構造は、基板領域とボディ領域とを分離でき、インパクトイオン化された正孔を多く蓄積できる構造となる。しかし、この構造を作製するには、従来のイオン注入によるドーパントの混入方法は難しい。 
【０００５】
また、High-kゲート絶縁膜やメタルゲート電極等の新規材料の開発によって、従来構造であるプレーナ型のＭＯＳトランジスタの改良を図ろうとする動きもある。しかし、高集積化の要求に伴って、ゲート長が年を追うごとに縮小化されており、今後２０年以内に限界に必ず達すると考えられている。そこで、このままムーアの法則を最後まで維持しながら、ＯＮ電流も維持もしくは向上させる量産技術の開発が必要とされている。このためには、厳密なドーパントの分布の制御とゲートコントロール性を向上させる構造が必要である。そのために、ドーパントの分布をナノメートル単位で制御したソース領域、ドレイン領域及びボディ領域を形成し、各領域の厳密な切り分けができなければならない。一方、ボディ領域にチャネルを形成すると、小さなゲート領域だけで電流をコントロールできなくなり、短チャネル効果が発生する。そのため、シリコンのボディ領域全体にチャネルを形成するには、大きなゲート領域を確保した上で電流をコントロールし、短チャネル効果を抑制する必要がある。しかし、これまでのオールアラウンド型ゲートのトランジスタであるプレーナ型は、製造工程が複雑になる。
【０００６】
一方、製造の容易な縦型のオールアラウンド型ゲートのトランジスタとして、ソース・ドレイン領域とチャネル領域とを含むシリコン柱の周囲に、ゲート絶縁膜及びゲート電極を巻き付けた構造のSGT(Surround Gate Transistor)が開発されている。しかし、ＯＮ電流を増加させるためには、チャネル領域の確保のためにシリコン柱の径を大きくしなければならない。このため、面積当りのＯＮ電流増加の効率が悪く、さらに結果的にＳｉ層厚が大きくなることから閾値電圧が変化する問題がある。
【０００７】
一方、同じ縦型トランジスタとして、ダブルゲートトランジスタ（Double Gate Transistor）が開発されている。しかし、縦型ダブルゲートトランジスタにおいて、ＯＮ電流を向上させるには、チャネル幅を長くしなければならず、そのためには、チャネルを形成するシリコン層を挟むようにゲート電極をシリコン層の両側に配置しなければならず、トランジスタの単位ウェハー面積当たりの占有面積が大きくなるという問題があった。
【０００８】
また、その他のトランジスタとして、所謂フィン型のトランジスタ（FinFET）が知られているが、このFinFETにおいてＯＮ電流を向上させるためには、チャネルを形成するシリコン層を大幅に厚くするか、横方向に大きくしなければならない。そのため、通常のプレーナ型トランジスタと組み合わせることや代替えや面積効率の点おいて不利である。しかも、超短チャネル長のトランジスタを作製する際には、従来のイオン注入の工程を使用するため、超短チャネル長化に不利となる。しかも、トランジスタの形状が基板に対して垂直な方向に大幅に高いか、もしくは、基板方向に大幅に長いので、FinFETの本来の特徴を活かせないアンバランスな形状になり、作製自体が困難であるという問題がある。
【特許文献１】特開平５−７００３号公報
【特許文献２】特開２００４−０３９８０６号公報
【特許文献３】特開２００５−２３６２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたものであって、超短チャネル化が実現可能であり、閾値を変化させずにＯＮ電流を増加させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板と、断面視略凸状の線状半導体層が前記半導体基板の基板面を平面視したときに前記基板面上に略渦巻き状に成形されてなる渦巻き体と、前記線状半導体層を構成する一対の側壁面部に少なくとも形成されてなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記一対の側壁面部に隣接するゲート電極と、を具備してなり、前記渦巻き体を構成する前記線状半導体層に、チャネル領域を含むボディ領域と、前記ボディ領域上に配置された一方のソース・ドレイン領域とが設けられるとともに、前記線状半導体層のボディ領域の下側または前記線状半導体層の周囲の前記半導体基板に、他方のソース・ドレイン領域が設けられており、前記ボディ領域と前記ゲート電極との間に前記ゲート絶縁膜が配置されていることを特徴とする。
また、本発明の半導体装置においては、前記線状半導体層の厚み及び幅と、前記ゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされていることが好ましい。
更に、本発明の半導体装置においては、前記半導体基板上には、前記渦巻き体、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜が形成され、前記層間絶縁膜には、前記一方のソース・ドレイン領域に接続されるソース・ドレイン用の第１コンタクトプラグと、前記他方のソース・ドレイン領域に接続されるソース・ドレイン用の第２コンタクトプラグと、前記ゲート電極に接続されるゲート用コンタクトプラグとが設けられ、前記ゲート電極の外周側の端部と前記ゲート用コンタクトプラグとが直接に接続され、前記一方のソース・ドレイン領域と前記第１コンタクトプラグとが直接に接続され、前記他方のソース・ドレイン領域と前記第２コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されていることが好ましい。
更にまた、本発明の半導体装置においては、前記ゲート用コンタクトプラグに対する前記第２コンタクトプラグの位置が、前記渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、前記第１コンタクトプラグの位置が、前記渦巻き中心部の上方に配置されていることが好ましい。
また、本発明の半導体装置においては、前記線状半導体層を構成する一対の側壁面部が、曲面状に形成されていることが好ましい。
また、本発明の半導体装置においては、前記線状半導体層を構成する一対の側壁面部が、半導体基板を構成する単結晶シリコンの結晶面と平行であることが好ましく、また、一方のソース・ドレイン領域とチャネル領域を含むボディ領域との界面と、他方のソース・ドレイン領域とチャネル領域を含むボディ領域との界面と、半導体基板を構成する単結晶シリコンの別の結晶面とが相互に平行であることが好ましい。
【００１１】
次に、本発明の半導体装置の製造方法は、半導体基板上に、他方のソース・ドレイン領域となる第１半導体膜と、チャネル領域を含むボディ領域となる第２半導体膜と、一方のソース・ドレイン領域となる第３半導体膜とを順次形成する工程と、前記第３半導体膜と第２半導体膜と前記第１半導体膜の一部とをパターニングして断面視略凸状の線状半導体層を形成するとともに、前記線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形することによって、前記線状半導体層からなる渦巻き体を形成する工程と、少なくとも前記線状半導体層の一対の側壁面部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上の基板面をパターニングすることにより、断面視略凸状の線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形する工程と、前記線状半導体層の周囲の前記半導体基板及び前記線状半導体層に対して不純物を順次導入することによって、前記線状半導体層の周囲の前記半導体基板に他方のソース・ドレイン領域を形成するとともに、前記線状半導体層にチャネル領域を含むボディ領域と一方のソース・ドレイン領域とを形成する工程と、前記線状半導体層を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、を具備してなることを特徴とする。
【００１２】
上記の半導体装置によれば、チャネル領域を含む線状半導体層が渦巻き状に形成されているので、チャネル領域の占有面積が小さくなり、これにより半導体装置の小型化が可能になってＬＳＩの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層の長さを容易に長くすることが可能になり、これによりゲート電極に対向するチャネル領域の面積が増加してＯＮ電流を増加させることができる。また、ゲート電極が線状半導体層の一対の側壁面部に対向するように形成されるので、短チャネル効果を抑制できる。また、チャネル領域を含むボディ領域とゲート電極との間にゲート絶縁膜が配置されているので、短チャネル効果をより抑制できる。
また、上記の半導体装置によれば、線状半導体層の厚み及び幅とゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされているので、閾値電圧を一定に保つことができ、これによりＯＮ電流を更に高めることができる。
また、上記の半導体装置によれば、ゲート電極とゲート用コンタクトプラグとが直接に接続され、一方のソース・ドレイン領域と第１コンタクトプラグとが直接に接続され、他方のソース・ドレイン領域と第２コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されているので、第２コンタクトプラグの位置を、第１コンタクトプラグ及びゲート用コンタクトプラグの位置から離すことができ、これにより各コンタクトプラグ間における寄生容量を小さくできる。また、チャネル領域を有する渦巻き体を層間絶縁膜で覆うことにより、完全空乏型のトランジスタを構成できる。
更に、上記の半導体装置によれば、ゲート用コンタクトプラグに対する第２コンタクトプラグの位置が、渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、第１コンタクトプラグの位置が渦巻き中心部の上方に配置されているので、各コンタクトプラグ間における寄生容量をより小さくできる。
更にまた、上記の半導体装置によれば、線状半導体層の一対の側壁面部が曲面状に形成されているので、電界の緩和を容易に行うことができる。
また、上記の半導体装置によれば、線状半導体層を構成する一対の側壁面部が、半導体基板を構成する単結晶シリコンの結晶軸と平行であり、一方及び他方のソース・ドレイン領域とボディ領域との各界面と、半導体基板を構成する単結晶シリコンの結晶軸とが相互に平行であるので、短チャネル効果をより抑制できる。
【００１３】
次に、上記の半導体装置の製造方法によれば、他方のソース・ドレイン領域、チャネル領域を含むボディ領域、一方のソース・ドレイン領域をそれぞれ構成することになる第１〜３半導体膜を順次形成するので、各領域における不純物濃度を容易に制御でき、これにより半導体装置の設計を容易に行うことができる。
また、上記の半導体装置の製造方法によれば、線状半導体層からなる渦巻き体を形成し、線状半導体層の一対の側壁面部にゲート絶縁膜を形成し、ゲート絶縁膜を介して一対の側壁面部に対向するゲート電極を形成するので、チャネル領域を含む線状半導体層の占有面積が小さくなり、これにより小型の半導体装置の製造が可能になり、ＬＳＩの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層の長さを容易に長くすることが可能になり、これによりゲート電極に対向するチャネル領域の面積を増加させることができ、ＯＮ電流が大きな半導体装置を製造できる。また、ゲート電極が線状半導体層の一対の側壁面部に対向するように形成するので、短チャネル効果が抑制された半導体装置を製造できる。また、チャネル領域を含むボディ領域とゲート電極との間にゲート絶縁膜を配置するので、短チャネル効果をより抑制された半導体装置を製造できる。
【００１４】
本発明では、半導体基板上に線状半導体層を平面視渦巻き状に形成し、この線状半導体層自体または線状半導体層及びその周辺部に、ドレイン領域、チャネル領域及びソース領域を半導体基板に対して縦に並べ、更にゲート絶縁膜及びゲート電極をチャネル領域に対向するように形成するので、ゲート幅が最大になり、効率よくＯＮ電流を大きくし、短チャネル効果を抑制できる。また、線状半導体層を挟むゲート電極が一体で形成されるため、ゲート幅をより大きくできる。更に、渦巻き体の中心からゲート電極を外部に引き出す構造なので、配線も容易に行える。
【００１５】
また、半導体基板表面に平行な結晶軸と垂直な結晶軸方向にＭＯＳトランジスタを作成するには、ドレイン（ソース）上にチャネルを形成する必要があるが、従来の結晶成長後のイオン注入ではドーパントを活性化させるためにアニールが必要であり、超短チャネル長の縦型ＭＯＳを設計どおりにドーパントを混入させ、製造することは難しい。本発明では、シリコン層の結晶成長中にドーパントを混入することによって、超短チャネル長の縦型ＭＯＳトランジスタを実現できる。
また、本実施形態の半導体装置に対する配線構造は、半導体基板表面直上のドレイン領域をチャネル領域及びソース領域より横方向に大きく突き出した構造なので、配線を容易に行える。また、ポリシリコンからなるゲート電極は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することが好ましい。ただし、性能を十分に発揮するには、ゲート酸化膜を通してチャネル領域を形成する線状半導体層の一対の側壁面部が、完全に平行でなければならない。ボディ領域に接するドレイン領域及びソース領域の各界面は、当然に相互に平行でなければならない。また、ボディ領域の隣にゲート酸化膜があり、この隣にさらにゲート電極があることが必要である。このゲート電極の位置がずれることも大きく性能を劣化させる要因になる。このために、基板に対して垂直方向のゲート電極の高さ位置と長さが重要である。これ以外に寄生容量などの関係から、半導体基板に対して平行方向のゲート電極の幅も前記ほどではないが、性能向上に重要な要素である。このことから、ボディ領域から突き出たドレイン領域を、ゲート電極から大きく離すことが重要でもある。したがって、ドレイン領域を半導体基板の垂直方向に長くし、ゲート電極と大きく離すことが重要である。螺旋状の線状半導体層を中心としたとき、ゲート電極への配線は、ドレイン領域への配線と対称となる位置に配線すると寄生容量などが小さくなるように構成できる。ソース領域への配線は、寄生容量などの少ない位置である渦巻き体の中心にするとよい。 
【００１６】
結晶成長させながら、ドーパントを混入させる方法は、これまでのイオン注入法と比較して、ドーパント種を瞬時に変更し、ドーパントの濃度を直接制御するため、イオン注入よりもドーパントの精密な濃度勾配を動的に連続して自在に設定することができ、不純物拡散領域の設計と製造が容易になる。この特性を応用して、チャネル領域が形成される線状半導体層やLDD領域やPocket領域を設計できる。LDD領域は、ドレインやソースに比べてドーパントを薄くし、ドレイン領域の直上やソース領域の直下に形成できる。しかも、イオン注入を２回以上打ち込まずに、連続してLDD領域を作製できる。このため、イオン注入法に比べて、結晶成長時のドーパントの混入の方が工程数を削減できる。同様に、Pocket領域やチャネル領域を形成する場合も、ドーパント種を変更したり、濃度を変更することで作製できる。なお、従来のプレーナ型で作製していたHALO層は、ＳＯＩトランジスタと同様に必要ではない。 
【００１７】
以上のことから、リソグラフィ工程やイオン注入の工程数を削減でき、設計時のＰＮ接合の空乏層幅の導出も階段型近似で計算できる。このことから、イオン注入型のトランジスタに比べて、試作コストや設計効率や歩留まりを改善できる。これらのことから、結晶成長時にドーパントを混入させ、線状半導体層の表側と裏側のチャネル領域を、同時に制御できるシングルゲートの縦型トランジスタの方が、量産型の超短チャネル型トランジスタとして、最も設計・製造に適している。
【００１８】
一方、超短チャネル化や設計・製造においては難しいが、従来のイオン注入を用いた製造工程を使用することもできる。この場合は、ソース領域とドレイン領域の相対位置がオフセットされた状態になり、しかもドーパントの活性化にアニールによる拡散工程が必要になるので、不純物の濃度プロファイルが広がってしまい、ＯＮ状態においては、原子による電子の散乱の影響による多少の電流の減少がある。なお、プレーナ型トランジスタと同様に、イオン注入したときのイオン種の拡散を防ぐためと電気的絶縁のために、プレーナ型トランジスタと同様にＳＴＩ構造を形成する必要がある。 
【発明の効果】
【００１９】
本発明によれば、超短チャネル化が実現可能であり、閾値を変化させずにＯＮ電流を増加させることが可能な半導体装置及びその製造方法を提供できる。また、本発明によれば、接合リーク電流が抑制されて単位時間当たりのリフレッシュ動作の回数が低減された半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の半導体装置及び半導体装置の製造方法について図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置等を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等における各部の寸法関係とは異なる場合がある。
【００２１】
［半導体装置の基本例］
本実施形態の半導体装置の基本例について図１を参照して説明する。図１（ａ）は本実施形態の半導体装置を示す斜視図である。また図１（ｂ）は、図１（ａ）のＡ−Ａ’線に対応する断面図であって半導体基板の基板面を平面視する方向からみた断面図である。更に図１（ｃ）は、図１（ａ）のＢ−Ｂ’線に対応する断面図である。
図１に示す半導体装置１は、線状半導体層２からなる渦巻き体３と、線状半導体層２に形成されたゲート絶縁膜４と、ゲート絶縁膜４を介して線状半導体層２に対向するゲート電極５と、から概略構成されている。
渦巻き体３は、図１（ｂ）及び図１（ｃ）に示すように、断面視略矩形状ともいえる略凸状の線状半導体層２から構成されている。線状半導体層２は、一対の側壁面部２ａと上面部２ｂとを少なくとも備え、これら側壁面部２ａまたは上面部２ｂの長手方向に沿って延在しかつ途中の何カ所かで折曲されてなる半導体層である。この線状半導体層２は、図１（ｂ）及び図１（ｃ）に示すように、平面視略渦巻き状に成形されている。線状半導体層２の高さ及び幅は、渦巻き体３の外周側から中心側に渡ってほぼ一定とされている。
【００２２】
線状半導体層２の側壁面部２ａの高さ方向ほぼ中央には、ゲート絶縁膜４が形成されている。線状半導体層３は例えば、不純物がドープされたシリコンから構成され、ゲート絶縁膜４は例えば酸化シリコンまたは酸窒化シリコンから構成されている。
【００２３】
そして図１（ｃ）に示すように、線状半導体層２の高さ方向ほぼ中央であってゲート絶縁膜４の形成領域が、電界効果トランジスタを構成するチャネル領域を含むボディ領域２ｃとされている。チャネル領域は、ゲート絶縁膜４が接する側壁面部２ａ側に形成される。また、線状半導体層２のボディ領域２ｃより上側の部分がソース領域２ｄ（一方のソース・ドレイン領域）とされており、線状半導体層２のボディ領域２ｃより下側の部分がドレイン領域２ｅ（他方のソース・ドレイン領域）とされている。ボディ領域２ｃは例えば、Ｐ型不純物がドープされたＰ型シリコンとされており、ソース領域２ｄ及びドレイン領域２ｅは例えば、Ｎ型不純物がドープされたＮ型シリコンとされている。なお、ボディ領域２ｃを、Ｎ型不純物がドープされたＮ型シリコンとし、ソース領域２ｄ及びドレイン領域２ｅを、Ｐ型不純物がドープされたＰ型シリコンとしてもよい。
【００２４】
また、ゲート絶縁膜４を覆うようにゲート電極５が形成されている。ゲート電極５は、図１（ａ）〜図１（ｃ）に示すように、螺旋状に巻かれた線状半導体層２の内側まで形成されており、これによりゲート電極５がゲート絶縁膜４を介して一対の側壁面部２ａの全面に隣接されている。ゲート電極５は例えば、不純物がドープされたポリシリコン等から形成されている。
また、ゲート電極５の上側には、線状半導体層２の上側の部分を覆うように層間絶縁膜６が形成され、一方、ゲート電極５の下側には、線状半導体層の下側の部分を覆うように別の層間絶縁膜７が形成されている。これによりソース領域２ｄ及びドレイン領域２ｅが各層間絶縁膜６、７によって覆われた状態になっている。
【００２５】
上記の半導体装置１によれば、線状半導体層２が渦巻き状に形成され、線状半導体層２にボディ領域２ｃが形成され、このボディ領域２ｃには線状半導体層２の側壁面部２ａに露出するように電界効果トランジスタを構成するチャネル領域が形成されるので、線状半導体層２の占有面積を小さくしつつ、ゲート絶縁膜４及びゲート電極５に対向するチャネル領域の面積を大きくすることができ、短チャネル効果を抑制できるとともにＯＮ電流を増大させることができる。
【００２６】
［半導体装置の一例］
図２には、図１に示した半導体装置１の具体的な形態の一例を示す。図２に示す半導体装置１１は、半導体基板１０と、半導体基板１０上に形成された線状半導体層１２からなる渦巻き体１３と、線状半導体層１２に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４を介して線状半導体層１２に対向するゲート電極１５とから概略構成されている。
渦巻き体１３は、図２に示すように、断面視略矩形状ともいえる略凸状の線状半導体層１２から構成されている。線状半導体層１２は、一対の側壁面部１２ａと上面部１２ｂとを備え、これら側壁面部１２ａまたは上面部１２ｂの長手方向に沿って延在しかつ途中の何カ所かで折曲されるか、長手方向に沿って渦巻き線状に形成されてなる半導体層である。これにより線状半導体層１２は、半導体基板１０の基板面１０ａを平面視したときの形状が略渦巻き状となるように成形されている。線状半導体層１２の高さ及び幅は、渦巻き体１３の外周側から中心側に渡ってほぼ一定とされている。また、線状半導体層１２を構成する一対の側壁面部１２ａが、半導体基板１０を構成する単結晶シリコンの結晶面と平行であることが好ましい。
【００２７】
また、線状半導体層１２は、第１半導体層１２Ａ、第２半導体層１２Ｂ、第３半導体層１２Ｃが順次積層されて構成されている。第１半導体層１２Ａは、半導体基板１０上に形成された薄膜状の引出電極部１２Ａ１（引出電極）と、引出電極部１２Ａ１上に突出された平面視渦巻き状の突出部１２Ａ２とから構成されている。引出電極部１２Ａ１及び突出部１２Ａ２は、Ｎ型不純物がドープされたＮ型シリコンから形成されている。
また、第２半導体層１２Ｂは、第１半導体層１２Ａの平面視渦巻き状の突出部１２Ａ２の上に形成されており、突出部１２Ａ２の形状と同様に平面視略渦巻き状とされている。この第２半導体層１２Ｂは、Ｐ型不純物がドープされたＰ型シリコンから構成されている。
更に、第３半導体層１２Ｃは、第２半導体層１２Ｂ上に形成されており、第１半導体層１２Ａの突出部１２Ａ２及び第２半導体層１２Ｂの形状と同様に平面視略渦巻き状とされている。この第３導体層１２Ｃは、Ｎ型不純物がドープされたＮ型シリコンから構成されている。
そして、第１半導体層１２Ａの突出部１２Ａ１が電界効果トランジスタを構成するドレイン領域１２ｅとされ、第２半導体層１２Ｂがチャネル領域を含むボディ領域１２ｃとされ、第３半導体層１２Ｃがソース領域１２ｄとされている。
なお、ドレイン領域１２ｅとボディ領域１２ｃとの界面と、ソース領域１２ｄとボディ領域１２ｃとの界面と、半導体基板１０を構成する単結晶シリコンの別の結晶面とが相互に平行であることが好ましい。
【００２８】
また、線状半導体層１２の側壁面部１２ａの高さ方向ほぼ中央には、ゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、ボディ領域１２ｃの全部と、ソース領域１２ｄ及びドレイン領域１２ｅの各ボディ領域１２ｃ寄りの一部を覆うように形成されている。ゲート絶縁膜１４は例えば、酸化シリコンまたは酸窒化シリコンから構成されている。
【００２９】
更に、ゲート絶縁膜１４を覆うようにゲート電極１５が形成されている。ゲート電極１５は、図２に示すように、螺旋状に巻かれた線状半導体層１２の内側まで形成されており、これによりゲート電極１５が線状半導体層１２を挟む形になり、ゲート絶縁膜１４を介して一対の側壁面部１２ａにゲート電極１５が隣接した状態になっている。ゲート電極１５は例えば、不純物がドープされたポリシリコン等から形成されている。
【００３０】
また、ゲート電極１５と半導体基板１０との間には第１層間絶縁膜１７が形成されている。第１層間絶縁膜１７は、第１半導体層１２Ａの引出電極部１２Ａ１の全部と、突出部１２Ａ２の一部とを覆うように形成されている。更に、第１層間絶縁膜１７上には第２層間絶縁膜１６が形成されている。これら第１、第２層間絶縁膜１７、１６によって、半導体基板１０、渦巻き体１３を構成する線状半導体層１２、ゲート絶縁膜１４及びゲート電極１５が覆われた状態になっている。
【００３１】
更に図２に示すように、第１、第２層間絶縁膜１７、１６には、線状半導体層１２のソース領域１２ｄに接続される第１コンタクトプラグ１８と、線状半導体層１２のドレイン領域１２ｅに接続される第２コンタクトプラグ１９と、ゲート電極１５に接続されるゲート用コンタクトプラグ２０とが形成されている。
第１コンタクトプラグ１８は、渦巻き体１３の直上に設けられており、線状半導体層１２の上面１２ｂの全面に積層されている。また、ゲート用コンタクトプラグ２０は、ゲート電極１５の外周側の端部に接続されている。
更に、第２コンタクトプラグ１９は、第１、第２層間絶縁膜１７、１６を貫通して、第１半導体層１２Ａの引出電極部１２Ａ２に接続されている。また、第２コンタクトプラグ１９は、図２に示すように、ゲート用コンタクトプラグ２０の形成位置に対し、渦巻き体１３の渦巻き中心を中心にして対称となる位置に配置されている。すなわち第２コンタクトプラグ１９は、渦巻き体１３を挟んでゲート用コンタクトプラグ２０の反対側に配置されている。このような配置構造を実現するために、第１半導体層１２Ａの引出電極部１２Ａ２は、その端部１２Ａ３が渦巻き体３の外周部よりも大きく外側に向けて延出形成されている。そして、引出電極部１２Ａ２の端部１２Ａ３に第２コンタクトプラグ１９が接続されており、これにより第２コンタクトプラグ１９が引出電極部１２Ａ２を介してドレイン領域１２ｅを構成する第１半導体層１２Ａの突出部１２Ａ１に接続されている。
【００３２】
上記の半導体装置１１によれば、線状半導体層１２が渦巻き状に形成され、線状半導体層１２にボディ領域１２ｃが形成され、このボディ領域１２ｃには線状半導体層１２の側壁面部１２ａに露出するように電界効果トランジスタを構成するチャネル領域が形成されるので、線状半導体層１２の占有面積を小さくしつつ、ゲート絶縁膜１４及びゲート電極１５に対向するチャネル領域の面積を大きくすることができ、短チャネル効果を抑制できるとともにＯＮ電流を増大させることができる。
また、第１コンタクトプラグ１８、第２コンタクトプラグ１９及びゲート用コンタクトプラグ２０のそれぞれの位置を相互に離間させているので、各コンタクトプラグ１８〜１０間における寄生容量を小さくできる。また、チャネル領域１２ｃを有する渦巻き体１３を第１，第２層間絶縁膜１７、１６で覆うことにより、完全空乏型のトランジスタを構成できる。
【００３３】
［半導体装置の一例の製造方法］
次に、図２に示す半導体装置１１の製造方法について図３〜図５を参照して説明する。この製造方法は、半導体基板上に、第１半導体膜、第２半導体膜及び第３半導体膜とを順次形成する工程と、渦巻き体を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とから概略構成されている。
【００３４】
まず、第１〜第３半導体膜を形成する工程では、図３（ａ）に示すように、例えば単結晶シリコンからなる半導体基板１０を用意する。そして、基板面１０ａに対して表面洗浄(ＡＰＭ洗浄＋ＳＰＭ洗浄)を行い、基板面１０ａに最初から付着している自然酸化膜やパーティクル等の除去した後、基板面１０ａに自然酸化膜が形成された状態にする。次に、図３（ｂ）に示すように、第１半導体膜２２Ａ、第２半導体膜２２Ｂ及び第３半導体膜２２Ｃを順次積層する。第１〜第３半導体膜２２Ａ〜２２Ｃの形成は、シリコン膜を成膜すると同時にドーパント元素である不純物を導入することにより行う。
【００３５】
具体的には、まず半導体基板１０上の自然酸化膜を除去するために、真空チェンバで１２００℃以上に加熱してシリコン原子表面を露出させる。次に半導体基板１０を、シリコンの結晶成長温度である１１００℃程度に加熱する。そして、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４等を原料ガスに用いたＣＶＤ法等によって、単結晶シリコンを成長させながら、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＰＨ３、ＡｓＨ３等のＮ型不純物を導入することにより、第１半導体膜２２Ａを形成する。同様にして、単結晶シリコンを成長させながら、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＢ２Ｈ６等のＰ型不純物を導入して、第２半導体膜２２Ｂを形成する。また、単結晶シリコンを成長させながら、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＰＨ３、ＡｓＨ３等のＮ型不純物を導入して、第３半導体膜２２Ｃを形成する。このようにして第１〜第３半導体膜２２Ａ〜２２Ｃを順次積層する。
【００３６】
また、第１〜第３半導体膜２２Ａ〜２２Ｃの合計の厚みは、必要なだけ厚くする必要があり、例えば５０ｎｍ程度がよい。これによりドレイン領域またはソース領域と、ゲート電極との間の距離が離されて寄生容量が小さくなる。
【００３７】
また、ＣＶＤ法に代えて、シリコンの固体ソースを用いたＭＢＥ法などを用いてもよい。この場合も上記と同様に、Ｐ型またはＮ型の不純物としてＰ、Ａｓ、Ｂ等を用いるとよい。なお、自然酸化膜を除去する手段としては、加熱チャンバを用いる以外にマルチチェンバなどでエッチングによって除去する手段を用いてもよい。
【００３８】
次に、渦巻き体１３を形成する工程では、図３（ｃ）に示すように、第３半導体膜２２Ｃと第２半導体膜２２Ｂと第１半導体膜２２Ａの一部とをパターニングして断面視略凸状の線状半導体層１２を形成するとともに、線状半導体層１２を半導体基板１０の基板面１０ａを平面視したときに略渦巻き状に成形することによって、線状半導体層１２からなる渦巻き体１３を形成する。
【００３９】
具体的には、まず第３半導体膜２２Ｃ上にレジストを塗布した後、レチクルを使って露光して、第３半導体膜２２Ｃ上にレジストパターンを形成する。その後、このレジストパターンに沿って、異方性のドライエッチングを行い、上から１層目の第３半導体膜２２Ｃと２層目の第２半導体膜２２Ｂとを除去し、さらに３層目の第１半導体膜２２Ａを１０ｎｍ程度残して除去する。
【００４０】
または、第３半導体膜２２Ｃをアニールすることによって、第３半導体膜２２Ｃの上面に、ハードマスクになる層を自然酸化膜より厚めの酸化膜で形成する。次に、レジスト塗布後、レチクルを使って露光し、ハードマスク層上にレジストのパターンを形成する。その後、このレジストパターンに沿って、酸化膜のハードマスクをドライエッチングによって形成する。最後に、アルカリ溶液であるＴＭＡＨ（Tetra methyl ammonium hydroxide）などで異方性ウェットエッチングを行い、１層目の第３半導体膜２２Ｃと２層目の第２半導体膜２２Ｂとを除去し、さらに３層目の第１半導体膜２２Ａを１０ｎｍ程度残して除去する。このようにして、線状半導体層１２からなる渦巻き体１３を形成する。
【００４１】
ここで図３（ｃ）に示すように、上から１層目の第３半導体膜２２Ｃの残存部分が、ソース領域１２ｄを有する第３半導体層１２Ｃとなり、第２半導体膜２２Ｂの残存部分がボディ領域１２ｃを有する第２半導体層１２Ｂとなる。また、第１半導体膜２２Ａの残存部分のうち、半導体基板１０側の１０ｎｍ程度の薄膜が引出電極部１２Ａ１となり、１０ｎｍ程度の薄膜から突出した部分が、ドレイン領域１２ｅを有する突出部１２Ａ２となる。
【００４２】
次に、図３（ｄ）に示すように、半導体基板１０及び線状半導体層１２を覆うように第１層間絶縁膜１７を２５〜４０ｎｍ程度の厚みで形成する。具体的には、ＴＥＯＳ（Tetra ethoxy silane）などの原料ガスを使用したＣＶＤ法によって形成する。また、低誘電率材料であるLow-K材料などをＳＯＧ（Spin On Glass）などの方法で成膜してもよい。
次に、第１層間絶縁膜１７の上面の凹凸をＣＭＰで平坦化し、更に図４（ａ）に示すように、第３半導体層１２Ｃ及び第２半導体層１２Ｂが完全に露出するまで第１層間絶縁膜１７をエッチングバックし、さらに第２半導体層１２Ｂと第１半導体層１２Ａの界面よりも第１半導体層１２Ａ側に３〜７ｎｍの深さまで第１層間絶縁膜１７をエッチングバックする。このように成形された第１層間絶縁膜１７は、個々の半導体装置や配線間の層間絶縁膜として機能する。
【００４３】
次に、ゲート絶縁膜の形成工程では、少なくとも線状半導体層の一対の側壁面部にゲート絶縁膜を形成する。
具体的には図４（ｂ）に示すように、第１層間絶縁膜１７上に露出した線状半導体層１２に対し、ＣＶＤ法または酸化雰囲気でのアニール等の手段によって、厚み１〜１０ｎｍ程度のゲート絶縁膜１４を、線状半導体層１２の一対の側壁面部１２ａと上面１２ｂとに形成する。酸化雰囲気でのアニールは、酸化炉中で線状半導体層１２の表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜１４の形成を行う。ＣＶＤ法では、ＴＥＯＳ（(Tetra ethoxy silane）などの原料ガスを使用して、高誘電率材料のＨｆＯ２等のHigh-K膜やＳｉＯ２等の絶縁材料を堆積させる。
【００４４】
次に、ゲート電極の形成工程では、ゲート絶縁膜１４を介して一対の側壁面部１２ａに対向するゲート電極１５を形成する。
具体的には、まず図４（ｃ）に示すように、第１層間絶縁膜１７及び線状半導体層１２並びにゲート絶縁膜１４を覆うように、ポリシリコン層２５をＣＶＤ法等によって形成する。
次に、ポリシリコン層２５の上面の凹凸をＣＭＰで平坦化してから、図４（ｄ）に示すように、ゲート絶縁膜１４のうち線状半導体層１２の上面１２ｂに形成されたゲート絶縁膜１４が露出する程度まで、ポリシリコン層２５をエッチングバックする。そして、渦巻き体１３の外周近傍より外側のポリシリコン層２５もエッチングによって除去する。このようにしてゲート電極１５を形成する。
【００４５】
次に、図５（ａ）に示すように、第１層間絶縁膜１７、線状半導体層１２、ゲート絶縁膜１４及びゲート電極１５を覆うように、第２層間絶縁膜１６を形成する。具体的には、ＴＥＯＳ（Tetra ethoxy silane）などの原料ガスを使用したＣＶＤ法によって形成する。また、低誘電率材料であるLow-K材料などをＳＯＧ（Spin On Glass）などの方法で成膜してもよい。
【００４６】
次に、第２層間絶縁膜１６の上面の凹凸をＣＭＰで平坦化し、更に図５（ｂ）に示すように、第２層間絶縁膜１６及び第１粗間絶縁膜１７をエッチングして、引出電極部１２Ａ１の端部１２Ａ３を露出させる貫通孔１９Ａを形成する。同様に、第２層間絶縁膜１６をエッチングして、ゲート電極１５の端部１５ａを露出させる貫通孔２０Ａを形成する。また、第２層間絶縁膜１６及びゲート絶縁膜１４の一部をエッチングして、線状半導体層１２の上面１２ｂを露出させる貫通孔１８Ａを形成する。
次に、ＣＶＤ法等によって、Ｐ型もしくはＮ型のドーパント不純物（Ｐ、Ａｓ、Ｂ等）が混入されたポリシリコンを各貫通孔１８Ａ〜２０Ａの内部に充填する。ポリシリコンの代わりにタングステン等の金属を貫通孔１８Ａ〜２０Ａに充填してもよい。これにより、線状半導体層１２のソース領域１２ｄに接続される第１コンタクトプラグ１８と、線状半導体層１２のドレイン領域１２ｅに接続される第２コンタクトプラグ１９と、ゲート電極１５に接続されるゲート用コンタクトプラグ２０とが形成される。
以上のようにして、図２に示す半導体装置１１が製造される。
【００４７】
上記の半導体装置１１の製造方法によれば、ドレイン領域１２ｅ、ボディ領域１２ｃ及びソース領域１２ｄをそれぞれ構成することになる第１〜３半導体膜２２Ａ〜２２Ｃを順次形成するので、各領域における不純物濃度を容易に制御でき、これにより半導体装置１１の設計を容易に行うことができる。
また、線状半導体層１２からなる渦巻き体１３を形成し、線状半導体層１２の一対の側壁面部１２ａにゲート絶縁膜１４を形成し、ゲート絶縁膜１４を介して一対の側壁面部１２ａに対向するゲート電極１５を形成するので、チャネル領域を含む線状半導体層１２の占有面積が小さくなり、これにより小型の半導体装置１１の製造が可能になり、ＬＳＩの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層１２の長さを容易に長くすることが可能になり、これによりゲート電極１５に対向するチャネル領域の面積を増加させることができ、ＯＮ電流が大きな半導体装置１１を製造できる。
【００４８】
［半導体装置の別の例］
次に、図６には、図１に示した半導体装置１の具体的な形態の別の例を示す。図６に示す半導体装置３１は、半導体基板３０と、半導体基板３０上に形成された線状半導体層３２からなる渦巻き体３３と、線状半導体層３２に形成されたゲート絶縁膜３４と、ゲート絶縁膜３４を介して線状半導体層３２に対向するゲート電極３５とから概略構成されている。
渦巻き体３３は、図６に示すように、断面視略矩形状ともいえる略凸状の線状半導体層３２から構成されている。線状半導体層３２は、一対の側壁面部３２ａと上面部３２ｂとを備え、これら側壁面部３２ａまたは上面部３２ｂの長手方向に沿って延在しかつ途中の何カ所かで折曲されるか、長手方向に沿って渦巻き線状に形成されてなる半導体層である。これにより線状半導体層３２は、半導体基板３０の基板面３０ａを平面視したときの形状が略渦巻き状となるように成形されている。線状半導体層３２の高さ及び幅は、渦巻き体３３の外周側から中心側に渡ってほぼ一定とされている。
【００４９】
また、線状半導体層３２は、半導体基板３０の基板面３０ａから突出して形成されている。線状半導体層３２の半導体基板３０側には、Ｐ型不純物がイオン注入されてなるＰ型シリコン部３２Ｂが形成されている。このＰ型シリコン部３２Ｂは、その一部が半導体基板３０の内部に拡散した状態で形成されている。また、Ｐ型シリコン部３２Ｂの上には、Ｎ型不純物がイオン注入されてなるＮ型シリコン層３２Ｃが形成されている。更に、半導体基板３０においてＰ型シリコン部３２Ｂに隣接する部分には、Ｎ型不純物がイオン注入されてなるＮ型シリコン部３２Ａが形成されている。
そして、Ｐ型シリコン部３２Ｂが電界効果トランジスタを構成するチャネル領域を含むボディ領域３２ｃとされ、Ｐ型シリコン部３２Ｂの上のＮ型シリコン部３２Ｃがソース領域３２ｄとされ、半導体基板３０のＮ型シリコン部３２Ａがドレイン領域３２ｅとされている。
【００５０】
また、線状半導体層３２の側壁面部３２ａと半導体基板３０のＮ型シリコン部３２Ａには、ゲート絶縁膜３４が形成されている。このゲート絶縁膜３４は、ボディ領域３２ｃの全部と、ドレイン領域３２ｅの全部と、ソース領域３２ｄの側壁面部３２ａ側とを覆うように形成されている。ゲート絶縁膜３４は例えば、酸化シリコンまたは酸窒化シリコンから構成されている。
【００５１】
更に、半導体基板３０の上には、ゲート絶縁膜３４を覆うようにゲート電極３５が形成されている。ゲート電極３５は、図６に示すように、螺旋状に巻かれた線状半導体層３２の内側まで形成されており、これによりゲート電極３５が線状半導体層３２を挟む形になり、ゲート絶縁膜３４を介して一対の側壁面部３２ａにゲート電極３５が隣接した状態になっている。ゲート電極３５は例えば、不純物がドープされたポリシリコン等から形成されている。また、層間絶縁膜３６が、半導体基板３０、線状半導体層３２、ゲート絶縁膜３４及びゲート電極３５を覆うように形成されている。
【００５２】
更に図６に示すように、層間絶縁膜３６には、線状半導体層３２のソース領域３２ｄに接続される第１コンタクトプラグ３８と、線状半導体層３２のドレイン領域３２ｅに接続される第２コンタクトプラグ３９と、ゲート電極３５に接続されるゲート用コンタクトプラグ４０とが形成されている。
第１コンタクトプラグ３８は、渦巻き体３３の直上に設けられており、線状半導体層３２の上面３２ｂの全面に接合されている。また、ゲート用コンタクトプラグ４０は、ゲート電極３５の外周側の端部に接続されている。
更に、第２コンタクトプラグ３９は、半導体基板３０のＮ型シリコン部３２Ａに接続されている。また、第２コンタクトプラグ３９は、図６に示すように、ゲート用コンタクトプラグ４０の形成位置に対し、渦巻き体３３の渦巻き中心を中心にして対称となる位置に配置されている。すなわち第２コンタクトプラグ３９は、渦巻き体３３を挟んでゲート用コンタクトプラグ４０の反対側に配置されている。
【００５３】
また、半導体基板３０のＮ型シリコン部３２Ａの周囲には、ＳＴＩ構造の素子分離部４１が形成されている。この素子分離部４１は、半導体基板３０に設けられたトレンチ４１ａと、トレンチ４１ａに充填された酸化シリコン等からなる絶縁層４１ｂとから構成されている。
【００５４】
上記の半導体装置３１によれば、図２に示す半導体装置１１の効果とほぼ同様な効果が得られる。
【００５５】
［半導体装置の別の例の製造方法］
次に、図６に示す半導体装置３１の製造方法について図７〜図９を参照して説明する。この製造方法は、半導体基板の基板面をパターニングして断面視略凸状の線状半導体層を略渦巻き状に形成する工程と、線状半導体層の周囲の半導体基板にドレイン領域を形成するとともに、線状半導体層にボディ領域とソース領域を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とから概略構成されている。
【００５６】
まず図７（ａ）に示すように、単結晶シリコンからなる半導体基板３０を用意する。そして、基板面３０ａに対して表面洗浄(ＡＰＭ洗浄＋ＳＰＭ洗浄)を行い、基板面３０ａに自然酸化膜が形成された状態にする。次に、基板面３０ａにレジストを塗布した後、レチクルを使って露光し、基板面３０ａ上にレジストパターンを形成する。その後、このレジストパターンに沿って、半導体基板３０をドライエッチングすることによりトレンチ４１ａを形成する。
次に、図７（ｂ）に示すように、ＴＥＯＳ等を原料ガスとするＣＶＤ法によって、トレンチ４１ａの内部に酸化膜などの絶縁層４１ｂを堆積させ、その後、エッチングやＣＭＰ等によって絶縁層４１ｂを平坦化する。このようにして素子分離部４１を形成する。
【００５７】
次に、線状半導体層３２を形成する工程として、半導体基板３０９の基板面３０ａをエッチングして、線状半導体層３２を平面視略渦巻き状に形成する。
具体的には、基板面３０ａにレジスト塗布後、レチクルを使って露光して、基板面３０ａ上にレジストパターンを形成する。その後、このレジストパターンに沿って半導体基板３０ａをドライエッチングする。
あるいは、基板面３０ａに露出するシリコンをアニールすることによって自然酸化膜よりも厚めの酸化膜を形成し、これをハードマスクとする。次に、レジスト塗布後、レチクルを使って露光し、ハードマスク上にレジストのパターンを形成する。その後、このレジストパターンに沿って、酸化膜のハードマスクをドライエッチングによって形成する。最後に、アルカリ溶液のＴＭＡＨ(Tetramethyl ammonium hydroxide)などをエッチング液に用いて異方性ウェットエッチングを行うことにより、線状半導体層３２を平面視略渦巻き状に形成する。
これにより線状半導体層３２が形成されるが、エッチング処理前の半導体基板の基板面が線状半導体層３２の上面３２ｂとなる。また、エッチング後の半導体基板の基板面３０ａは、エッチングによって新たに形成された面になる。
【００５８】
次に、ドレイン領域、ボディ領域及びソース領域を形成する工程では、半導体基板３０及び線状半導体層３２に対して、Ｎ型不純物、Ｐ型不純物、Ｎ型不純物を順次イオン注入することにより、Ｎ型シリコン部３２Ａからなるドレイン領域３２ｅ、Ｐ型シリコン部３２Ｂからなるボディ領域３２ｃ及びＮ型シリコン部３２Ｃからなるソース領域３２ｄを形成する。
具体的には、まず半導体基板３０及び線状半導体層３２の表面の自然酸化膜を除去するために、真空チェンバで１２００℃以上に加熱してシリコン原子表面を露出させる。次に、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＰまたはＡｓ等のＮ型不純物を１００〜０．１ｋｅＶの条件でイオン注入することにより、半導体基板３０にＮ型シリコン部３２Ａを形成する。続いて、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＢ等のＰ型不純物を１００〜０．１ｋｅＶの条件でイオン注入することにより、半導体基板３０及び線状半導体層３２にＰ型シリコン部３２Ｂを形成する。このＰ型不純物のイオン注入によって、Ｐ型シリコン部３２Ｂが半導体基板３０側に拡散し、この拡散した部分がＮ型シリコン部３２Ａと隣接する形になる。
更に、ドーパント濃度が１×１０１５〜１×１０２２ｃｍ−３程度になるようにＰまたはＡｓ等のＮ型不純物を１００〜０．１ｋｅＶの条件でイオン注入することにより、線状半導体層３２のＰ型シリコン部３２Ｂの上に、Ｎ型シリコン部３２Ｃを形成する。
このようにして、Ｎ型シリコン部３２Ａからなるドレイン領域３２ｅと、Ｐ型シリコン部３２Ｂからなるボディ領域３２ｃと、Ｎ型シリコン部３２Ｃからなるソース領域３２ｄとを形成する。
【００５９】
更に図７（ｄ）に示すように、素子分離部４１の絶縁層４１ｂをエッチングして、絶縁層４１ｂの上面と半導体基板３０の基板面３０ａとを同一面にする。
【００６０】
次に、図８（ａ）に示すように、線状半導体層３２同士の間の溝をエッチングにより拡幅し、線状半導体層３２自体の幅を狭くする。
具体的には、線状半導体層３２の上面３２ｂにレジスト塗布した後、レチクルを使って露光して上面３２ｂにレジストパターンを形成する。その後、このレジストパターンに沿って、線状半導体層３２をドライエッチングする。若しくは、図７（ｃ）で説明した場合と同様にして、ＴＭＡＨなどによって線状半導体層３２を異方性ウェットエッチングする。
【００６１】
次に、図８（ｂ）に示すように、ゲート絶縁膜の形成工程として、半導体基板３０及び線状半導体層３２にゲート絶縁膜３４を形成する。
具体的には図８（ｂ）に示すように、半導体基板３０及び線状半導体層３２に対し、ＣＶＤ法または酸化雰囲気でのアニール等の手段によって、厚み１〜７ｎｍ程度のゲート絶縁膜３４を形成する。酸化雰囲気でのアニールは、酸化炉中で半導体基板３０の基板面及び線状半導体層１２の表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜３４の形成を行う。ＣＶＤ法では、ＴＥＯＳ（(Tetra ethoxy silane）などの原料ガスを使用して、高誘電率材料のＨｆＯ２等のHigh-K膜やＳｉＯ２等の絶縁材料を堆積させる。
【００６２】
次に、ゲート電極の形成工程では、ゲート絶縁膜１４を介して線状半導体層３２の側壁面部３２ａに対向するゲート電極３５を形成する。
具体的には、図８（ｃ）に示すように、半導体基板３０、線状半導体層３２及びゲート絶縁膜３４を覆うように、ポリシリコン層４５をＣＶＤ法等によって形成する。
次に、図８（ｄ）に示すように、ポリシリコン層４５の上面の凹凸をＣＭＰで平坦化する。
次に、図９（ａ）に示すように、Ｎ型シリコン部３２Ｃ（ソース領域３２ｄ）に隣接するゲート絶縁膜３４が露出する程度まで、ポリシリコン層４５をエッチングバックする。更に、渦巻き体３３の外周近傍より外側のポリシリコン層４５もエッチングによって除去する。このようにしてゲート電極３５を形成する。
【００６３】
次に、図９（ｂ）に示すように、半導体基板３０、線状半導体層３２、ゲート絶縁膜３４及びゲート電極３５を覆うように層間絶縁膜３６を形成する。具体的には、ＴＥＯＳ（Tetra ethoxy silane）などの原料ガスを使用したＣＶＤ法によって形成する。また、低誘電率材料であるLow-K材料などをＳＯＧ（Spin On Glass）などの方法で成膜してもよい。
次に、図９（ｃ）に示すように、層間絶縁膜３６の上面の凹凸をＣＭＰで平坦化する。
【００６４】
次に、図９（ｄ）に示すように、層間絶縁膜３６をエッチングして、Ｎ型シリコン部３２Ａ（ドレイン領域３２ｅ）を露出させる貫通孔３９Ａを形成する。同様に、層間絶縁膜３６をエッチングして、ゲート電極３５の端部３５ａを露出させる貫通孔４０Ａを形成する。また、層間絶縁膜３６及びゲート絶縁膜３４の一部をエッチングして、線状半導体層３２の上面３２ｂを露出させる貫通孔３８Ａを形成する。
次に、ＣＶＤ法等によって、Ｐ型もしくはＮ型のドーパント不純物（Ｐ、Ａｓ、Ｂ等）が混入されたポリシリコンを各貫通孔３８Ａ〜４０Ａの内部に充填する。ポリシリコンの代わりにタングステン等の金属を貫通孔３８Ａ〜４０Ａに充填してもよい。これにより、線状半導体層３２のソース領域３２ｄに接続される第１コンタクトプラグ３８と、線状半導体層３２のドレイン領域３２ｅに接続される第２コンタクトプラグ３９と、ゲート電極３５に接続されるゲート用コンタクトプラグ４０とが形成される。
以上のようにして、図６に示す半導体装置３１が製造される。
【００６５】
上記の半導体装置３１の製造方法によれば、線状半導体層３２からなる渦巻き体３３を形成し、線状半導体層３２の一対の側壁面部３２ａにゲート絶縁膜３４を形成し、ゲート絶縁膜３４を介して一対の側壁面部３２ａに対向するゲート電極３５を形成するので、チャネル領域を含む線状半導体層３２の占有面積が小さくなり、これにより小型の半導体装置３１の製造が可能になり、ＬＳＩの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層３２の長さを容易に長くすることが可能になり、これによりゲート電極３５に対向するチャネル領域の面積を増加させることができ、ＯＮ電流が大きな半導体装置３１を製造できる。
【００６６】
なお上記の例では、平面視渦巻き状で外形が四角形である渦巻き体を備えた半導体装置について説明したが、本発明においてはこの形状に限定されるものではない。例えば、図１０に示すように、平面視渦巻き状で外形がほぼ円形（真円でない場合も含む）である渦巻き体を用いてもよく、図１１に示すように、平面視渦巻き状で外形がほぼ三角形である渦巻き体を用いてもよい。また、渦巻き体の巻き方向は、右巻き、左巻きどちらも可能である。
【００６７】
図１０における渦巻き体５１は、平面視渦巻き状で外形がほぼ円形である線状半導体層５２からなり、線状半導体層５２にはゲート絶縁膜５４が形成され、更にゲート絶縁膜５４を介して線状半導体層５２に対向するゲート電極５５が備えられている。また、線状半導体層５２の高さ方向上側がソース領域５２ｄとされ、高さ方向中央がチャネル領域を含むボディ領域とされ、高さ方向下側がドレイン領域とされている。更に、ゲート電極の上下には、層間絶縁膜５６が形成されている。このような渦巻き体５１を備えた半導体装置によれば、線状半導体層５２の一対の側壁面部が曲面状に形成されているので、電界の緩和を容易に行うことができる。
【００６８】
また、図１１における渦巻き体６１は、平面視渦巻き状で外形がほぼ三角形である線状半導体層６２からなり、線状半導体層６２にはゲート絶縁膜６４が形成され、更にゲート絶縁膜６４を介して線状半導体層６２に対向するゲート電極６５が備えられている。また、線状半導体層６２の高さ方向上側がソース領域６２ｄとされ、高さ方向中央がチャネル領域を含むボディ領域とされ、高さ方向下側がドレイン領域とされている。更に、ゲート電極の上下には、層間絶縁膜６６が形成されている。このような渦巻き体６１を備えた半導体装置によれば、上記の半導体装置１、１１、３１と同様な効果が得られる。
【００６９】
図１２及び図１３には、図２に示す半導体装置の電気的特性を示す。このときの半導体装置は、ゲート長４５ｎｍ、ゲート幅２２０ｎｍ、線状半導体層の幅２０ｎｍ、ゲート酸化膜の膜厚５ｎｍ、チャネル領域を含むボディ領域のキャリア密度はＰ型で１×１０１５ｃｍ−３、ソース領域及びドレイン領域のキャリア密度はＮ型で１×１０１５ｃｍ−３である。上記の構造のときのゲート電圧に対するドレイン電流の電気的特性を、図１２に示す。図１２におけるソースとドレインの間の電圧は０．５Ｖとした。また、ドレイン電圧に対するドレイン電流の電気的特性を図１３に示す。図１３におけるゲート電圧は０．５〜３Ｖの範囲で変化させた。図１２及び図１３に示すように、本持し形態の半導体装置は、優れた特性を示していることが分かる。
【００７０】
本実施形態の半導体装置及びその製造方法の効果について纏めると、下記の通りになる。
まず、上記の半導体装置によれば、低濃度のドーパントのままで、しきい値電圧を一定にできる。なぜならば、渦巻き体の中心から外側まで線状半導体層の幅を維持したまま、渦巻き状のゲート電極を形成できるからである。また、チャンネル領域を形成する線状半導体層の側壁面部を角面から曲面にすることにより、電界緩和可能な構造にもできる。
【００７１】
また、SGTのように径を大きくせずに、チャネル幅を大きくでき、ＯＮ電流を向上できる。したがって、半導体装置のウェーハに対する占有面積が小さい。つまり、面積効率がよくなる。
本実施形態の半導体装置は、SGTに比べて、チャネルを形成する線状半導体層が渦巻き状なので、単位ウェハー面積当たりのＯＮ電流の増加効率が、SGTのＯＮ電流の増加効率より高くなる。これまでのSGTの設計では、シリコン層厚とチャネル長が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェハー面積当たりの高いＯＮ電流を得るには、SFETのようなフィルム巻きである渦巻き状のチャネル幅の長い構造が好ましい。しかも、高いＯＮ電流を縦型ＭＯＳトランジスタにおいて実現できる。この結果、ＰＲＡＭ（相変化メモリ）などのＯＮ電流を多く必要なメモリーセルに適したトランジスタ構造になっている。 
【００７２】
更に、従来のプレーナ型のゲート高さと同じ程度の厚みで本実施形態の半導体装置を製造できれば、プレーナ型トランジスタの代替えとなる。また、渦巻き体の中心から外周側まで同じゲートでチャネル領域を取り囲むことにより、FinFETやSGTのようにショートチャネル効果を抑制でき、更に結晶成長時のドーパント混入によって、非常に短チャネルのトランジスタを作製できる。しかも、ＰＮ接合の計算が階段型のためトランジスタの設計が容易になる。
また、イオン注入で作製するプレーナ型トランジスタに比べて、結晶成長時にドーパントを混入させるので、チャネル領域とドレイン領域やソース領域を明確に分離しやすい。このことから、超短チャネル長のトランジスタを作製しやすい。しかも、本実施形態の半導体装置のゲートは、線状半導体層の両方の側壁面におけるチャネルを同時に制御できる。つまり、短チャネル効果も抑制できる。以上のことから、シングルゲートの縦型トランジスタの高さをプレーナ型トランジスタのゲート並みの高さに抑制できるので、プレーナ型に代わる次世代の量産型の超短チャネルのトランジスタとして設計・製造できる。
【００７３】
また、ＳＯＩ基板を使用せず、低コストで、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるＳＯＩ−ＣＭＯＳに類似した構造を実現できる。更に、３次元方向のトランジスタの集積化も可能になる。 
また、ＳＯＩ基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、半導体装置において発生した熱を効率的に、通常の基板と同様に放熱できる。しかも、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタにも応用できる構造である。つまり、完全にトランジスタのチャネル領域と半導体基板の領域を分離でき、また長いチャネル幅はインパクトイオン化された正孔を多く蓄積できる。その他に、ＤＲＡＭのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
【００７４】
また、半導体基板の結晶面に対して、垂直方向にゲートを複数設け、ゲートそれぞれの間にあるソース層にキャパシタンスを設ける。このことにより、１つだけのドレインから複数のゲートを使用した多値化ＤＲＡＭも実現できる。
更に、半導体基板の結晶面に対して、垂直方向にトランジスタを連続して製造することによって、より高度な集積化、つまり３次元集積化を実現できる。具体的には、基板の結晶面に対して、垂直方向にNMOSとPMOSを連続して作製することによって、インバータ回路が占める面積を少なくすることが可能になる。
【産業上の利用可能性】
【００７５】
本発明の半導体装置は、第一の応用例として、パワーデバイス、ＰＲＡＭ（相変化メモリ）、ＤＲＡＭ等といった、ＯＮ電流を多く必要とする集積回路に適用できる。また、本発明の半導体装置は、第二の応用例として、スーパーコンピュータ、１０〜１００ＧＨｚで動作するＣＰＵ等といった、超短チャネル化による超高速集積回路に適用できる。更に、本発明の半導体装置は、第三の応用例として、自動車エンジン制御用集積回路や宇宙向け衛星の集積回路のような、過酷な条件下でも対応できる通常のバルク基板並みに放熱特性に優れたＳＯＩ集積回路に適用できる。更にまた、本発明の半導体装置は、第四の応用例として、ＳＯＩウェーハを使用しない低コストＳＯＩトランジスタ、部分空乏型や完全空乏型のＳＯＩトランジスタ向け資産を活かした集積回路、キャパシタレスＤＲＡＭのメモリーセル等に使用されるフローティングボディ型トランジスタなどに好適に適用できる。また、本発明の半導体装置は、第五の応用例として、ダイ面積で決まる低コストの特定用途向けＬＳＩ（ＡＳＩＣ）、ＣＰＵ、ＤＳＰ等といった、３次元高集積化によるダイ面積の縮小技術に適用できる。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の実施形態である半導体装置を示す図であって、（ａ）は斜視図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面図である。
【図２】図２は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
【図３】図３は、図２に示す半導体装置の製造方法を説明する工程図である。
【図４】図４は、図２に示す半導体装置の製造方法を説明する工程図である。
【図５】図５は、図２に示す半導体装置の製造方法を説明する工程図である。
【図６】図６は、本発明の実施形態である半導体装置の別の例を示す断面模式図である。
【図７】図７は、図６に示す半導体装置の製造方法を説明する工程図である。
【図８】図８は、図６に示す半導体装置の製造方法を説明する工程図である。
【図９】図９は、図６に示す半導体装置の製造方法を説明する工程図である。
【図１０】図１０は、本発明の実施形態である半導体装置の要部を示す図である。
【図１１】図１１は、本発明の実施形態である半導体装置の要部を示す図である。
【図１２】図１２は、本発明の実施形態である半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。
【図１３】図１３は、本発明の実施形態である半導体装置のゲート電圧を変化させた場合におけるドレイン電圧とドレイン電流との関係を示すグラフである。
【図１４】図１４は、従来の半導体装置を示す断面模式図である。
【符号の説明】
【００７７】
１、１１、３１…半導体装置、２、１２、３２…線状半導体層、２ａ、１２ａ、３２ａ…側壁面部、２ｃ、１２ｃ、３２ｃ…ボディ領域、２ｄ、１２ｄ、３２ｄ…ソース領域（一方のソース・ドレイン領域）、２ｅ、１２ｅ、３２ｅ…ドレイン領域（他方のソース・ドレイン領域）、３、１３、３３…渦巻き体、４、１４、３４…ゲート絶縁膜、５、１５、３５…ゲート電極、６、１６…第１層間絶縁膜（層間絶縁膜）、７、１７…第２層間絶縁膜（層間絶縁膜）、１０、３０…半導体基板、１０ａ、３０ａ…基板面、１２Ａ１…引出電極部（引出電極）、１８、３８…第１コンタクトプラグ、１９、３９…第２コンタクトプラグ、２０、４０…ゲート用コンタクトプラグ、２２Ａ…第１半導体膜、２２Ｂ…第２半導体膜、２２Ｃ…第３半導体膜、３６…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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