(57)【要約】【課題】素子形成領域間の分離絶縁膜を保護し、接合リークなしに素子と配線膜とを電気的に接続することができる半導体装置およびその製造方法を提供すること。【解決手段】半導体基板１に形成されて素子形成領域２を画定する分離絶縁膜３と、素子形成領域２に形成された素子と、素子および分離絶縁膜３を覆うように半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５をエッチングして形成されたコンタクトホール内に埋め込まれて素子と電気的に接続する配線膜６、７とを備え、少なくとも分離絶縁膜３と層間絶縁膜５との間に、前記エッチングによる分離絶縁膜３の浸食を防止するための３層以上の絶縁膜４ａ、４ｂ、４ｃが積層されてなる保護積層膜４が形成されていることを特徴とする半導体装置。【選択図】図１
2009158562.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されて素子形成領域を画定する分離絶縁膜と、該素子形成領域に形成された素子と、該素子および前記分離絶縁膜を覆うように前記半導体基板上に形成された層間絶縁膜と、該層間絶縁膜をエッチングして形成されたコンタクトホール内に埋め込まれて前記素子と電気的に接続する配線膜とを備え、少なくとも前記分離絶縁膜と層間絶縁膜との間に、前記エッチングによる分離絶縁膜の浸食を防止するための３層以上の絶縁膜が積層されてなる保護積層膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記保護積層膜は、前記分離絶縁膜の幅以上の幅を有する請求項１に記載の半導体装置。
【請求項３】
前記保護積層膜の幅が、前記分離絶縁膜の幅よりも９〜４２ｎｍ大きい請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜は、酸化珪素膜からなり、
前記保護積層膜は、前記分離絶縁膜上に酸化珪素膜からなる第１絶縁膜、窒化珪素膜または酸窒化珪素膜からなる第２絶縁膜および窒化珪素膜または酸窒化珪素膜からなる第３絶縁膜がこの順に形成されてなる請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２絶縁膜の厚さが５０〜１００ｎｍである請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子が、前記素子形成領域の表面にゲート絶縁膜を介して形成されたゲート電極と、前記素子形成領域における前記ゲート電極の両側に形成されたソース領域およびドレイン領域とを有し、
前記配線膜は、前記ソース領域と接続するソース用配線膜と、前記ドレイン領域と接続するドレイン用配線膜とを有する請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１絶縁膜および第２絶縁膜がこの順に前記ゲート電極の両側面にサイドウォールスペーサとして形成されている請求項６に記載の半導体装置。
【請求項８】
前記分離絶縁膜が、前記半導体基板のウエル領域に形成された分離溝に埋め込まれている請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記配線膜が前記第２絶縁膜と接触している請求項４〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記素子形成領域および前記素子が前記半導体基板上に複数形成され、複数の素子が疎密に配置されることによって生じる前記層間絶縁膜の全体的な膜厚差が０〜２４０ｎｍの範囲である請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
半導体基板の表面に分離絶縁膜を形成して素子形成領域を画定する工程（Ａ）と、
前記素子形成領域上に素子を形成する工程（Ｂ）と、
前記分離絶縁膜上に３層以上の絶縁膜を積層して保護積層膜を形成する工程（Ｃ）と、
前記素子および前記保護積層膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程（Ｄ）と、
前記層間絶縁膜をエッチングしてコンタクトホールを形成すると共に、該コンタクトホール内に金属材料を埋め込んで配線膜を形成することにより、前記素子を前記配線膜と電気的に接続する工程（Ｅ）とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（Ｃ）において、前記分離絶縁膜上に第１絶縁膜、第２絶縁膜および第３絶縁膜をこの順に形成することにより、前記保護積層膜を形成する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２絶縁膜を厚さ５０〜１００ｎｍで形成する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（Ｂ）において、前記素子形成領域上に絶縁膜を介してゲート電極を形成すると共に、素子形成領域における前記ゲート電極の両側に不純物イオン注入を行ってソース領域およびドレイン領域を形成し、
前記工程（Ｃ）が、前記ゲート電極および前記分離絶縁膜を含む半導体基板上に第１絶縁膜および第２絶縁膜を形成した後、分離絶縁膜の真上に位置する第２絶縁膜上に分離絶縁膜の幅以上の幅でレジスト膜を形成し、このレジスト膜をマスクとして第１絶縁膜および第２絶縁膜をドライエッチングすることにより、電極の両側面に第１絶縁膜および第２絶縁膜からなるサイドウォールスペーサを形成する工程を含む請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（Ｃ）が、前記サイドウォールスペーサを形成した後、サイドウォールスペーサの外側に不純物イオン注入を行って前記ソース領域およびドレイン領域の高濃度拡散層を形成する工程と、この工程の後であって第３絶縁膜を形成する前に半導体基板をエッチング洗浄処理する工程とを含み、
前記エッチング洗浄処理での第２絶縁膜のエッチング速度が０.１〜１.０ｎｍ／分となるように、前記第２絶縁膜の材料およびエッチング洗浄処理に用いるエッチング材料を選択する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（Ｃ）において、前記エッチング洗浄処理する工程の後、前記ゲート電極、前記サイドウォールスペーサおよび前記分離絶縁膜を含む半導体基板上に、窒化珪素または酸窒化珪素からなる前記第３絶縁膜を形成し、
前記工程（Ｄ）において、第３絶縁膜上に酸化珪素からなる前記層間絶縁膜を形成し、
前記工程（Ｅ）において、層間絶縁膜上にレジスト膜を形成し、このレジスト膜をマスクとして層間絶縁膜および第３絶縁膜をドライエッチングして前記コンタクトホールを形成することにより、前記ソース領域およびドレイン領域を露出させる請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１絶縁膜が酸化珪素膜であり、前記第２絶縁膜が窒化珪素膜または酸窒化珪素膜である請求項１２〜１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記工程（Ｅ）において、前記ソース領域またはドレイン領域を露出させる層間絶縁膜内のコンタクトホールの開口領域が、ソース領域およびドレイン領域の少なくとも一方に隣接する分離絶縁膜の形成領域と一部重畳する請求項１４〜１７のいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（Ａ）において複数の素子形成領域を形成すると共に、前記工程（Ｂ）において複数の素子を形成し、
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記層間絶縁膜の全体的な膜厚差が２４０ｎｍ以下となるように層間絶縁膜を平坦化する工程をさらに含む請求項１１〜１８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体プロセスでは、半導体装置の微細化に伴い、半導体基板に形成される複数の素子が互いに干渉する不具合を防止するために、素子分離としてＳＴＩ(Shallow Trench Isolation)方式の分離絶縁膜（フィールド絶縁膜）を採用している。ＳＴＩ方式の分離絶縁膜は、半導体基板主面に溝を形成し、この溝に酸化珪素膜を充填した構成が一般的である。
図５（ａ）は、半導体基板１００に素子として電界効果トランジスタ（以下、ＦＥＴと称する場合がある）が形成された半導体装置を示す断面図である（従来技術１）。このＦＥＴは、例えば単結晶珪素からなる半導体基板１００の主面に所定間隔で形成された複数の分離絶縁膜（酸化珪素膜）１０３によって画定された素子形成領域１０２に形成されている。なお、図５（ａ）では１個のＦＥＴのみを図示しているが、半導体基板１上には複数個のＦＥＴが形成されている（図５（ｂ）参照）。
【０００３】
ＦＥＴは、半導体基板１００の主面にゲート絶縁膜１１１を介して形成されたゲート電極１１２と、ゲート電極１１２の両側面を覆うサイドウォールスペーサ１１５と、半導体基板１００の主面におけるゲート電極１１２の両側に形成されたソース領域１１３およびドレイン領域１１４とを備え、ソース領域１１３およびドレイン領域１１４は配線層１０６、１０７と電気的に接続されている。なお、図５（ａ）において、符号１１２ａは多結晶珪素膜、１１２ｂはシリサイド膜、１１３ａおよび１１４ａは低濃度拡散層、１１３ｂ、１１４ｂは高濃度拡散層、１１３ｃおよび１１４ｃはシリサイド層を表している。
配線層１０６、１０７を形成するに際しては、まず、ＦＥＴを含む半導体基板１００上に層間絶縁膜１０５を形成し、フォトリソグラフィ法により層間絶縁膜１０５上に所定パターンのフォトレジストを形成し、その後ドライエッチングし、フォトレジストを除去することによりコンタクトホールを形成する。そして、層間絶縁膜１０５上に金属膜を形成することにより、金属膜がコンタクトホールを通してソース領域１１３およびドレイン領域１１４と電気的に接続し、金属膜をパターニングすることにより配線膜１０６、１０７による回路を形成する。なお、層間絶縁膜１０５としては酸化珪素膜が一般的である。
【０００４】
従来は、フォトリソグラフィの合わせ誤差等を考慮して、コンタクトホールの開口領域に対してソース領域１０６およびドレイン領域１０７を広く形成し、合わせ余裕を設けた回路設計を実施していた。しかし、この合わせ余裕は微細化を進める上で障害となってきているため、コンタクトホールの開口領域が分離絶縁膜１０３の形成領域と部分的に重畳させる場合がある。
ところで、図５（ｂ）に示すように、ゲート電極１１２が密に形成された部分では層間絶縁膜１０５の厚さが厚くなり、そのためコンタクトホールのエッチングでは層間絶縁膜１０５の最も厚い部分に合わせてエッチング量の設定を行っている。なお、コンタクトホールを形成する前に層間絶縁膜１０５は化学機械研磨（ＣＭＰ法）により表面における狭域的なミクロン単位の段差は除去されるが、広域的な膜厚差をなくすことは困難である。この結果、層間絶縁膜１０５の薄い部分では、コンタクトホールをエッチングにより形成する際に接続面が露出した時点から過剰なオーバーエッチングが行われてしまう。
したがって、上述のように微細化に伴ってコンタクトホールの開口領域の一部が分離領域に跨って形成される場合、素子形成領域の単結晶珪素および分離領域の酸化珪素の表面部分がエッチングされるが、単結晶珪素よりも酸化珪素のエッチングの進行が速いため、分離絶縁膜がえぐれたように削られてしまい、分離領域の高さが部分的に素子形成領域よりも低くなってしまう。
【０００５】
また、各素子が微細化されるに伴い、図６に示すように半導体基板１００に形成されるソース領域２１３およびドレイン領域２１４等の拡散層が浅く形成される（従来技術２）。なお、図６において、符号２１３ａおよび２１４ａは低濃度拡散層、２１３ｂおよび２１４ｂは高濃度拡散層、２１３ｃおよび２１４ｃはシリサイド層を表し、図５中の要素と同一の要素には同一の符号を付している。
このような浅い拡散層を有するＦＥＴの場合、コンタクトエッチによってソース領域２１３およびドレイン領域２１４の深さ以上に分離絶縁膜１０３が削られてしまい、配線膜１０７が素子形成領域１０２における拡散層より下の部分のウェル領域と接続されてしまう場合がある。このような状態で配線膜１０７が電源電位、素子形成領域１０２が接地電位となっている場合には、直ちに電源ショートとなる。微細化に伴う拡散層の浅い形成が進むことによってこうした不良の発生は増加することとなる。
【０００６】
このような問題の対策として、窒化珪素膜と酸化珪素膜のエッチング選択比を利用する方法が提案されている。この場合、図７に示すように、層間絶縁膜１０５の下に比較的薄い窒化珪素膜からなるストッパー膜２００を形成する（従来技術３）。層間絶縁膜１０５の厚みの不均一さに伴って深さの異なるコンタクトホールを形成する際、先ず層間絶縁膜１０５をエッチングし、次にストッパー膜２００の除去を行うことで、単結晶珪素の表面および分離領域の酸化珪素のエッチング量を均一に行うようにする。しかしながら、この方法でも次のような問題が生じる。
ストッパー膜２００を形成する前には、イオン注入によりソース領域２１３およびドレイン領域２１４を形成し、その後エッチング洗浄処理が行われる。このエッチング洗浄処理によって、酸化珪素からなる分離絶縁膜１０３の膜減りが発生する。ストッパー膜２００の形成前に分離領域と素子形成領域１０２との境界部分に高低差が生じると、この部分では段差被覆性（ステップカバレッジ）が悪いため、その後に形成されるストッパー膜１００が部分的に薄くなってしまう。その結果、層間絶縁膜１０５のエッチング時にストッパー膜２００の薄い部分が削られてしまい、ストッパー膜２００のエッチング後に行われるコンタクトエッチによって分離絶縁膜１０３はさらに膜減りし、配線膜１０７が半導体基板１のウェル領域と接続してしまう場合がある。なお、図７において、図５および図６中の要素と同一の要素には、同一の符号を付している。
【０００７】
素子形成領域に対する分離領域の高低差の発生を防止し、接合リークの発生を防止するその他の方法として、例えば特許文献１（従来技術４）には図８および図９に示す方法が提案されている。なお、図８および図９において、図５〜図７中の要素と同一の要素には、同一の符号を付している。
図８（ａ）は、ＦＥＴ形成後のエッチング洗浄処理によって、分離絶縁膜１０３における素子形成領域と接する部分が削られて凹部１０３ａが生じた状態を示している。この状態の半導体基板１００の主面全面に、図８（ｂ）に示すように、凹部１０３ａが完全に埋まる厚い窒化珪素膜２０１を堆積する。次に、堆積させた窒化珪素膜２０１に対してドライエッチングによって異方性エッチングを行って、図８（ｃ）に示すように分離領域の前記凹部１０３ａに被覆体２０２を埋め込む。この被覆体２０２は、ゲート電極１１２のサイドウォールスペーサ１１５の側面にも同様に形成されている。その後は、図９（ａ）に示すように素子形成領域１０２に形成された各ＦＥＴを、窒化珪素からなるストッパー膜２０３および酸化珪素からなる層間絶縁膜１０５によって覆い、ＣＭＰ法による層間絶縁膜１０５の平坦化処理を行い、ソース領域２１３よおびドレイン領域２１４を露出させるコンタクトホール１０５ａを層間絶縁膜１０５に形成し、コンタクトホール１０５ａ内に配線層（図示省略）を形成する。
【特許文献１】特開平１１―２６０９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のように層間絶縁膜１０５の厚さの不均一さによってコンタクトホールの深さが異なり、図示しない深いコンタクトホールを基準にしてエッチングが行なわれるため、特許文献１に示す従来技術では、図９（ｂ）に示すように、浅いコンタクトホール１０５ａの形成部分ではストッパー膜２０３のエッチング時に分離領域の段差を埋める被覆体２０２までエッチングしてしまい、分離領域の段差が再度発生する場合がある。そうなると前記接合リークを防止することができない。さらに、分離領域の段差を埋める被覆体２０２がゲート電極１１２のサイドウォールスペーサ１１５の外側にも形成されるため、ソース領域２１３およびドレイン領域２１４のコンタクト面積が小さくなる。その結果、ソース領域２１３およびドレイン領域２１４に対するコンタクトホール１０５ａの前記合わせ余裕が益々小さくなるため、層間絶縁膜１０５上にフォトレジストを形成する際のフォトリソグラフィの合わせ誤差をより少なくすることが要求される。
【０００９】
本発明は、上述の問題に鑑みなされたものであり、素子形成領域間の分離絶縁膜を保護し、接合リークなしに素子と配線膜とを電気的に接続することができる半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
かくして、本発明によれば、半導体基板に形成されて素子形成領域を画定する分離絶縁膜と、該素子形成領域に形成された素子と、該素子および前記分離絶縁膜を覆うように前記半導体基板上に形成された層間絶縁膜と、該層間絶縁膜をエッチングして形成されたコンタクトホール内に埋め込まれて前記素子と電気的に接続する配線膜とを備え、少なくとも前記分離絶縁膜と層間絶縁膜との間に、前記エッチングによる分離絶縁膜の浸食を防止するための３層以上の絶縁膜が積層されてなる保護積層膜が形成されている半導体装置が提供される。
【００１１】
また、本発明の別の観点によれば、半導体基板の表面に分離絶縁膜を形成して素子形成領域を画定する工程（Ａ）と、前記素子形成領域上に素子を形成する工程（Ｂ）と、前記分離絶縁膜上に３層以上の絶縁膜を積層して保護積層膜を形成する工程（Ｃ）と、前記素子および前記保護積層膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程（Ｄ）と、前記層間絶縁膜をエッチングしてコンタクトホールを形成すると共に、該コンタクトホール内に金属材料を埋め込んで配線膜を形成することにより、前記素子を前記配線膜と電気的に接続する工程（Ｅ）とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、コンタクトホール内に形成されて素子（例えばＦＥＴ）と電気的に接続する配線膜が半導体基板のウェル領域と接触して接合リークが発生するということがない。本発明は、特に、ゲート電極、ソース領域およびドレイン領域を有するＦＥＴ、半導体メモリ等の素子を備えた半導体装置として好適である。
【００１３】
本発明の半導体装置の製造方法によれば、例えばＦＥＴを形成する場合、ゲート電極形成後にソース／ドレイン用のイオン注入を行い、その後レジストマスクを剥離してエッチング洗浄処理が行われるが、このエッチング洗浄処理による分離領域の絶縁膜の膜減りを、保護積層膜（複数の絶縁膜）によって防止するこができる。
さらに、層間絶縁膜へのコンタクトホール形成時では、層間絶縁膜の厚みの厚い部分を基準にエッチングするため、従来技術では、薄い部分がオーバーエッチングされて分離絶縁膜の膜減りを生じていたが、本発明では保護積層膜がコンタクトエッチからも分離絶縁膜を確実に保護するため、素子形成領域と分離領域の段差の発生が無く、接合リークを防止することができる。
また、保護積層膜は、ゲート電極の両側面に形成されるサイドウォールスペーサとしても利用可能であり、従来技術と比べてサイドウォール幅の増加を防止することができ、素子形成領域のソース領域およびドレイン領域のコンタクトの接触面積が小さくなることを防止することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置は、半導体基板に形成されて素子形成領域を画定する分離絶縁膜と、該素子形成領域に形成された素子と、該素子および前記分離絶縁膜を覆うように前記半導体基板上に形成された層間絶縁膜と、該層間絶縁膜をエッチングして形成されたコンタクトホール内に埋め込まれて前記素子と電気的に接続する配線膜とを備え、少なくとも前記分離絶縁膜と層間絶縁膜との間に、前記エッチングによる分離絶縁膜の浸食を防止するための３層以上の絶縁膜が積層されてなる保護積層膜が形成されていることを特徴とする。
つまり、本発明は、前記コンタクトホール形成領域が分離絶縁膜と部分的に重畳していても、層間絶縁膜のエッチングによって分離絶縁膜が膜減りしないよう保護積層膜にて保護するものである。なお、保護積層膜は、層間絶縁膜のエッチングによる分離絶縁膜の浸食防止以外にも、製造工程における他のエッチング処理での分離絶縁膜を保護する機能、素子形成の際に必要な膜としての機能も有しており、詳しくは後述する。
【００１５】
本発明において、半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１６】
半導体基板（半導体層を含む）は、Ｐ型またはＮ型の導電型を有していてもよく、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。ウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、ＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１７】
本発明において、素子としては特に限定されるものではなく、例えば電界効果トランジスタ、揮発性半導体メモリ、不揮発性半導体メモリ等が挙げられ、同一の半導体基板上にこれらの素子が単独で形成されていても、複数種類組み合わされて形成されていてもよい。さらに、これら以外の素子（例えば、パワーデバイス等）や回路も同一の半導体基板上に形成されていてもよく、シングルまたはマルチレイヤー構造で形成されていてもよい。
本発明において、分離絶縁膜としては、ＳＴＩ方式のトレンチ分離絶縁膜、ＬＯＣＯＳ絶縁膜等が挙げられ、微細化プロセスに適したトレンチ分離絶縁膜が好適である。
同一の半導体基板上に素子分離して複数の素子を形成する場合、半導体基板上に複数の素子形成領域を形成する必要があるため、分離絶縁膜は半導体基板の複数箇所に形成される。
【００１８】
本発明における保護積層膜は、上述のように、層間絶縁膜をエッチングしてコンタクトホールを形成する際に分離絶縁膜が浸食されないようにするストッパー膜として機能するものであり、２層以上の絶縁膜からなる。したがって、これら２層以上の絶縁膜は、層間絶縁膜のエッチング速度よりも遅い選択性が高い材質の膜から構成される。層間絶縁膜が、例えば、一般的な酸化珪素膜からなる場合、保護積層膜としては窒化珪素膜および酸窒化珪素膜を含む積層膜からなることが好ましい。
さらには、保護積層膜は、半導体基板の素子形成領域に接触する最下層部分として酸化珪素膜を有することが好ましい。その理由は、半導体基板（半導体層）が単結晶シリコンからなる場合、前記窒化珪素膜または酸窒化珪素膜が半導体基板の素子形成領域に接触すると、素子形成領域の表面部分の結晶構造が変化して電気的特性が変動するためであり、その他の単結晶シリコン基板以外の半導体基板も特性が変動すると考えられる。
よって、本発明における保護積層膜は、下層側から第１絶縁層として酸化珪素膜、第２絶縁層として窒化珪素膜または酸窒化珪素膜、第３絶縁層として窒化珪素膜または酸窒化珪素膜を用いることが好ましい。第２絶縁層と第３絶縁層は同じ材質でも異なっていてもどちらでもよい。
【００１９】
分離絶縁膜を確実に保護する上で、保護積層膜は、少なくとも分離絶縁膜におけるコンタクトホール形成領域側を被覆していることが必要であり、分離絶縁膜全体を被覆していることが好ましい。よって、保護積層膜は分離絶縁膜の幅以上の幅を有することが好ましく、分離絶縁膜の幅よりも９〜４２ｎｍ大きいことがさらに好ましい。なお、保護積層膜の幅と分離絶縁膜の幅の差が４２ｎｍ超となると、保護積層膜が素子形成領域側に出すぎて素子と配線膜とのコンタクト面積を十分に確保することができなくなる。また、第１絶縁膜として酸化珪素膜を用いる場合、前記幅の差が９ｎｍ以上であれば第１絶縁膜がエッチングにより膜減りしたとしても分離絶縁膜までエッチングされるおそれがない。
【００２０】
酸化珪素からなる第１絶縁膜の膜厚としては１０〜５０ｎｍ程度が好ましく、２０〜４０ｎｍがさらに好ましい。
また、窒化珪素または酸窒化珪素からなる第２絶縁膜の膜厚としては５０〜１００ｎｍ程度が好ましく、６０〜９０ｎｍがさらに好ましい。
また、窒化珪素または酸窒化珪素からなる第３絶縁膜の膜厚としては３０〜１００ｎｍ程度が好ましく、４０〜９０ｎｍがさらに好ましい。
よって、保護積層膜の膜厚としては９０〜２５０ｎｍ程度が好ましく、１２０〜２２０ｎｍがさらに好ましい。
第１、第２および第３絶縁膜の膜厚は、層間絶縁膜にコンタクトホールをエッチングにより形成する際にコンタクトホール形成領域が分離絶縁膜と部分的に重畳していても、保護積層膜（特に第３および第２絶縁膜）がエッチングストッパー膜として十分に分離絶縁膜をエッチングから保護することができる膜厚である。さらに、素子が、後述する電界効果トランジスタである場合に、第１および第２絶縁膜はゲート電極のサイドウォールスペーサを構成し、第１および第２絶縁膜の前記膜厚はサイドウォールスペーサとして機能する膜厚となる。
【００２１】
本発明の半導体装置は、素子形成領域および素子が半導体基板上に複数形成された構成、さらには、複数の素子が疎密に配置された構成を包含している。この場合、複数の素子が疎密に配置されることによって生じる層間絶縁膜の膜厚の差は０〜２４０ｎｍの範囲に抑えることが好ましい。この膜厚差は、層間絶縁膜の厚い部分のコンタクトホールの深さと層間絶縁膜の薄い部分のコンタクトホールの深さとの差となる。
層間絶縁膜は、例えば化学機械研磨（ＣＭＰ）法により表面の局所的な段差が平坦化されるが、全体的な膜厚差が無くなることは難しく、素子が密に配置された部分は厚くなる傾向にある。層間絶縁膜にコンタクトホールを形成する際のエッチングは、最も厚い部分のコンタクトホールが形成されるまで行なわれる。コンタクトホール形成領域が分離絶縁膜と部分的に重畳している場合、層間絶縁膜の前記膜厚差が２４０ｎｍを越えると、層間絶縁膜の薄い部分にある保護積層膜がエッチング材料と接触する時間が長くなり過ぎるため、保護絶縁膜自体の膜減りも多くなるため前記膜厚（特に第３および第２絶縁膜の膜厚）では分離絶縁膜の保護が困難となる。
【００２２】
このような構成の半導体装置は、半導体基板の表面に分離絶縁膜を形成して素子形成領域を画定する工程（Ａ）と、前記素子形成領域上に素子を形成する工程（Ｂ）と、前記分離絶縁膜上に３層以上の絶縁膜を積層して保護積層膜を形成する工程（Ｃ）と、前記素子および前記保護積層膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程（Ｄ）と、前記層間絶縁膜をエッチングしてコンタクトホールを形成すると共に、該コンタクトホール内に金属材料を埋め込んで配線膜を形成することにより、前記素子を前記配線膜と電気的に接続する工程（Ｅ）とを含む半導体装置の製造方法により製造することができる。
以下、半導体装置のより具体的な構成および製造方法について説明する。
【００２３】
（電界効果トランジスタの実施形態）
本発明の半導体装置において、上述のように素子が電界効果トランジスタである場合の実施形態を、図面を参照しながら説明する。
図１に示すように、ＦＥＴは、半導体基板１の素子形成領域２の表面にゲート絶縁膜１１を介して形成されたゲート電極１２と、素子形成領域２におけるゲート電極１２の両側に形成されたソース領域１３およびドレイン領域１４と、ゲート電極１２の両側面に形成されたサイドウォールスペーサ１５とを有する。
【００２４】
ゲート電極１２は、酸化珪素からなるゲート絶縁膜１１上に形成された多結晶シリコン膜１２ａと、多結晶シリコン膜１２ａの表面をチタンまたはタングステン等の高融点金属と反応させてサリサイド処理されてなるシリサイド膜１２ｂとからなる。
ソース領域１３は、低濃度拡散層１３ａと、低濃度拡散層１３ａよりも外側の高濃度拡散層１３ｂと、高濃度拡散層１３ｂの表面側のシリサイド層１３ｃとを有する。ドレイン領域１４も同様に、低濃度拡散層１４ａと、高濃度拡散層１４ｂと、シリサイド層１４ｃとを有する。
また、半導体基板１としては、Ｐ型またはＮ型のウェル領域を有する単結晶シリコン基板が用いられている。Ｐ型ウェル領域を有する半導体基板を用いる場合、ソース領域１３およびドレイン領域１４にはＮ型不純物（例えばリン）がイオン注入され、Ｎ型ウェル領域を有する半導体基板を用いる場合、ソース領域１３およびドレイン領域１４にはＰ型不純物（例えばホウ素）がイオン注入されている。
【００２５】
また、この半導体装置は、半導体基板１の表面の複数箇所に形成された分離溝内に埋め込まれたＳＴＩ方式の分離絶縁膜３と、分離絶縁膜３上に形成された保護積層膜４と、ゲート電極１２および分離絶縁膜４を覆うように半導体基盤１上に形成された第１の層間絶縁膜５と、第１の層間絶縁膜５をエッチングして形成されたコンタクトホール内に埋め込まれてソース領域１３およびドレイン領域１４とそれぞれ接続するソース用配線膜６およびドレイン用配線膜７と、各配線膜６、７のコンタクトホールから突出した部分を覆うように第１の層間絶縁膜５上に形成された第２の層間絶縁膜８とを備える。
【００２６】
保護積層膜４は、上述した３層の絶縁膜からなり、分離絶縁膜３上に酸化珪素からなる第１絶縁膜４ａ、窒化珪素膜からなる第２絶縁膜４ｂおよび窒化珪素膜からなる第３絶縁膜４ｃがこの順に形成されてなる。
ＦＥＴの前記サイドウォールスペーサ１５は、ゲート電極１２の側面と接触する前記第１絶縁膜４ａと、これに積層する前記第２絶縁膜４ｂとからなる。また、前記第３絶縁膜４ｃは、ゲート電極１２とサイドウォールスペーサ１５を被覆し、さらに、配線膜６、７とサイドウォールスペーサ１５との間のソース領域１３の表面およびドレイン領域１４の表面を被覆している。
なお、図１では１個のＦＥＴを図示しているが、半導体基板１上には図５（ｂ）に示すように複数個のＦＥＴが疎密に形成されている。
【００２７】
この半導体装置では、素子および分離絶縁膜３が微細化しているため、コンタクトホールの位置合わせ誤差および開口径によって、ゲート電極１２の両側のコンタクトホール形成領域が、ソース領域１３およびドレイン領域１４と隣接する分離絶縁膜３、３の形成領域と部分的に重畳し、その結果、ソース領域１３およびドレイン領域１４と接続する配線膜６、７が部分的に保護積層膜４、４と接触している（図１参照）。しかしながら、保護積層膜４によって分離絶縁膜３は完全に被覆されているため、分離絶縁膜が膜減りして配線膜が半導体基板のウェル領域と接触するということはなく、接合リークは防止されている。
【００２８】
次に、図２〜４を参照しながら、図１の半導体装置の製造方法を説明する。
このＦＥＴを備えた半導体装置を製造する方法は、上述の工程（Ａ）〜（Ｅ）を基礎として含む。以下、具体的に製造方法を説明する。なお、工程（Ａ）〜（Ｅ）の各工程は、全てが連続的に行われることに限定されず、１つの工程が他の工程の間に断続的に行われる場合を含む。
【００２９】
＜工程（Ａ）＞
まず、図２（ａ）に示すように、公知のＳＴＩ方式により、半導体基板１の表面（主面）のウェル形成領域上の複数箇所に分離溝を形成し、分離溝内が完全に埋まる膜厚で酸化珪素膜を堆積し、半導体基板１の表面上の余分な酸化珪素膜を除去して、分離絶縁膜３を形成する。これにより、ウェル形成領域上に複数の素子形成領域２が画定される。なお、分離絶縁膜３の幅は０．１５〜１．０μｍ程度、厚さは０．２〜０．４μｍ程度であり、素子形成領域２の幅は０．１〜１．０μｍ程度である。
【００３０】
＜工程（Ｂ）＞
次に、素子形成領域２上に酸化珪素からなるゲート絶縁膜１１を膜厚５〜１０ｎｍ程度で形成する。ゲート絶縁膜１１は、熱酸化法、CVD法、スパッタ法等により形成することができ、チャネル方向の幅はゲート電極の幅と概ね同じあるいは両側の分離絶縁膜３まで延びる幅とすることができる。
次に、ゲート絶縁膜１１上であって各素子形成領域２の中央位置にゲート電極を構成する多結晶シリコン膜１２ａを膜厚１５０〜２００ｎｍ程度で形成する。多結晶シリコン膜１２ａは、CVD法、スパッタ法等により形成することができ、チャネル方向のゲート長としては０．１〜０．２μｍとすることができる。
【００３１】
次に、各多結晶シリコン膜１２ａをマスクとして各素子形成領域２におけるソース形成領域およびドレイン形成領域に不純物のイオン注入を行って低濃度拡散層１３ａ、１４ａを形成する。この低濃度拡散層１３ａ、１４ａの形成は注入エネルギー５〜２０keVの範囲が適当である。また、ドーズ量としては、２ｅ１３〜２ｅ１５ions/cm2の範囲が適当である。
同一の半導体基板上にｎＭＯＳとｐＭＯＳの両方のＦＥＴが形成される場合、Ｎ型不純物とＰ型不純物のイオン注入が行われる。各導電型の不純物のイオン注入を行う際、イオン注入する素子形成領域以外の領域はレジストマスク（図示省略）にて被覆され、イオン注入後にレジストマスクは酸素アッシングにより除去される。この際、熱により不純物の拡散が促進される。
【００３２】
＜工程（Ｃ）＞
次に、図２（ｂ）に示すように、多結晶シリコン膜１２ａおよび分離絶縁膜３を覆うように半導体基板１上に酸化珪素膜からなる第１絶縁膜４ａおよび窒化珪素からなる第２絶縁膜４ｂを堆積する。第１絶縁膜４ａは膜厚１０〜５０ｎｍ程度、第２絶縁膜４ｂは膜厚５０〜１００ｎｍ程度である。第２絶縁膜４ｂは後工程のエッチング洗浄処理にて分離絶縁膜３が膜減りするのを防止し、第１絶縁膜４ａは窒化珪素膜（第２絶縁膜４ｂ）が直接半導体基板１（素子形成領域２）の表面に接触して電気特性を変動させないように保護する。また、第１および第２絶縁膜４ａ、４ｂは、後工程で形成されるゲート電極のサイドウォールスペーサとしても利用されるものであり、前記膜厚はサイドウォールスペーサとして必要な膜厚であり、かつ前記エッチング洗浄処理から分離絶縁膜３を保護できる膜厚である。なお、第２絶縁膜４ｂとしては、窒化珪素膜の代わりに酸窒化珪素膜を同程度の膜厚で用いてもよい。
【００３３】
次に、図３（ａ）に示すように、ゲート電極（多結晶シリコン膜１２ａ）形成時のアライメントマークに位置合わせして、第２絶縁膜４ｂ上における分離絶縁膜３の直上位置にレジストパターンＰ１を形成する。このレジストパターンＰ１の幅は、分離絶縁膜３の幅よりも９〜４２ｎｍ程度広く設定されている。
次に、図３（ｂ）に示すように、レジストパターンＰ１をマスクとして第２および第１絶縁膜４ｂ、４ａをドライエッチングにより部分的に除去する。なお、図３（ｂ）における点線は、ドライエッチング前の第２絶縁膜４ｂの断面形状を表している。
このドライエッチングはＲＩＥ装置で行うことができ、エッチングガスとしては、ＣＦ4ガスを１０〜１００ｓｃｃｍ（好ましくは５０ｓｃｃｍ程度）、ＣＨＦ3ガスを１０〜５０ｓｃｃｍ（好ましくは２０ｓｃｃｍ程度）、Ｏ2ガスを１０〜５０ｓｃｃｍ（好ましくは２０ｓｃｃｍ程度）、Ａｒガスを５０〜１５０ｓｃｃｍ（好ましくは１００ｓｃｃｍ程度）で用いることができる。また、高周波出力は２００〜１０００Ｗ（好ましくは５００Ｗ程度）、真空度は１０〜１００ｍＴｏｒｒ（好ましくは６０Ｔｏｒｒ程度）の範囲で設定することができる。
【００３４】
ドライエッチングにより、多結晶シリコン膜１２ａおよびゲート絶縁膜１１の両側に第１および第２絶縁膜４ａ、４ｂからなるサイドウォールスペーサ１５が形成され、分離絶縁膜３上には第１および第２絶縁膜４ａ、４ｂが残存する。分離絶縁膜３上の第１および第２絶縁膜４ａ、４ｂの幅は、分離絶縁膜１の幅より９〜４２ｎｍ程度である。また、サイドウォールスペーサ１５のチャネル方向の幅は０．０６〜０．１５μｍ程度である。
【００３５】
＜工程（Ｂ）の続き＞
次に、図３（ｃ）に示すように、トランジスタ形成領域以外をレジストパターンＰ２によって被覆した後、レジストパターンＰ２、サイドウォールスペーサ１５および多結晶シリコン膜１２ａをマスクとして高濃度不純物のイオン注入を行う。これにより、ソース形成領域およびドレイン形成領域におけるサイドウォールスペーサ１５から外側に高濃度拡散層１３ｂ、１４ｂが形成される。なお、図３（ｃ）において、矢印はイオン注入を表している。
この高濃度拡散層１３ｂ、１４ｂの形成は注入エネルギー５〜６０keVの範囲が適当である。また、ドーズ量としては、２ｅ１５〜６ｅ１５ions/cm2の範囲が適当である。
同一の半導体基板上にｎＭＯＳとｐＭＯＳの両方のＦＥＴが形成される場合、Ｎ型不純物とＰ型不純物のイオン注入が行われる。
【００３６】
その後、図４（ａ）に示すように、レジストパターンＰ２を酸素アッシングにより除去する。この際、熱により不純物の拡散が促進される。
レジストパターンＰ２は高濃度不純物を含んでいるため、酸素アッシング後には残渣が発生する。よって、レジストパターンＰ２の除去後、エッチング洗浄処理を行う。Ｎ型とＰ型の不純物のイオン注入を行った場合、各導電型のイオン注入に用いられたレジストパターンを除去した後にエッチング洗浄処理が行われるので、エッチング洗浄処理は２回行われる。エッチング洗浄液としては、例えばフッ化水素酸を用いることができ、その緩衝液としてはフッ化アンモニウムを用いることができる。
【００３７】
エッチング洗浄処理の際、分離絶縁膜１上およびサイドウォールスペーサ１５の外側部分の窒化珪素からなる第２絶縁膜４ｂのエッチングはほとんど進行しないため、第２絶縁膜４ｂの下の酸化珪素からなる第１絶縁膜４ａおよび分離絶縁膜３はエッチングされない。
このように、本製造方法では、エッチング洗浄処理において第２絶縁膜４ｂのエッチングがほとんど進行しない、具体的には第２絶縁膜４ｂのエッチング速度が０.１〜１.０ｎｍ／分程度と極めて遅くなるように、第２絶縁膜４ｂの材質およびエッチング材料が選択されていることが好ましい。
次に、図４（ａ）に示すように、多結晶シリコン膜１２ａの露出した表面（上面）、ソース形成領域およびドレイン形成領域における高濃度拡散層１３ｂ、１４ｂの露出した表面を、チタン或いはタングステン等の高融点金属と反応させる公知のサリサイド処理を行う。これにより、多結晶シリコン膜１２ａ上にシリサイド膜１２ｂが形成されてゲート電極１２が形成されると共に、高濃度拡散層１３ｂ、１４ｂ上にシリサイド層１３ｃ、１４ｃが形成されてソース領域１３およびドレイン領域１４が形成される。
【００３８】
＜工程（Ｃ）の続き＞
次に、ゲート電極１２、サイドウォールスペーサ１５および分離絶縁膜３を覆うように半導体基板１の全面に、窒化珪素からなる第３絶縁膜４ｃを膜厚３０〜１００ｎｍ程度で堆積する。これにより、分離絶縁膜１上には第１〜第３絶縁膜４ａ〜４ｃからなる保護積層膜４が形成されることとなる（図４（ｂ）参照）。なお、窒化珪素の代わりに酸窒化珪素を用いて同程度の膜厚の第３絶縁膜を形成してもよい。
【００３９】
＜工程（Ｄ）＞
次に、半導体基板１上に形成されたゲート電極１２などの素子よりも厚い６００〜１０００ｎｍ程度の膜厚で第３絶縁膜４ｃ上に酸化珪素からなる第１の層間絶縁膜５を堆積し、ＣＭＰ法によって第１の層間絶縁膜５の平坦化処理を行う。この平坦化処理では、第１の層間絶縁膜５の表面における局所的な段差は平坦化されるが、図５（ｂ）に示すように、疎密に配置された素子による第１の層間絶縁膜５の全体的な膜厚を均一にすることは困難であるが、第１の層間絶縁膜５の全体的な膜厚差（最厚部分の膜厚と最薄部分の膜厚との差）は２４０ｎｍ以下とするのが好ましく、膜厚差は小さい程よい。
【００４０】
＜工程（Ｅ）＞
次に、第１の層間絶縁膜５上にフォトリソグラフィ法によりレジストマスクを形成し、ドライエッチングを行って、図４（ｂ）に示すように、第１の層間絶縁膜５にコンタクトホール５ａを形成してソース領域１３およびドレイン領域１４の接続領域であるシリサイド層１３ｃ、１４ｃを露出させる。
この際、コンタクトホール５ａの下端の開口領域は、シリサイド層１３ｃ、１４ｃの領域と一致することが望ましいが、極めて高い位置合わせ精度が要求されると共に、コンタクトホール形成用レジストマスクの開口径の縮径化に限界があるため難しい。しかしながら本発明では、分離絶縁膜３は保護積層膜４によって覆われており、この保護絶縁膜４における窒化珪素または酸窒化珪素からなる第３絶縁層４ｃおよび第２絶縁膜４ｂがエッチングストッパー膜として機能するため、コンタクトホール開口領域がソース領域１３およびドレイン領域１４の少なくとも一方に隣接する分離絶縁膜３の形成領域と一部重畳していてもよい。したがって、分離絶縁膜３がコンタクトエッチによって浸食されることなく、コンタクトホール開口領域の位置合わせ精度を緩和することができる。
【００４１】
次に、レジストマスクを除去した後、図４（ｃ）に示すように、コンタクトホール５ａ内および第１の層間絶縁膜５の表面に、窒化チタンからなるバリア膜およびタングステン膜からなる金属膜９を順次スパッタ法によって堆積してコンタクトホール５ａを金属膜９で完全に埋め込み、金属膜９をソース領域１３のシリサイド層１３ｃおよびドレイン領域１４のシリサイド層１４ｃに電気的に接続する。
その後、図１に示すように、外部に露出した金属膜９をパターニングして、ソース用配線膜６およびドレイン用配線膜７を形成し、第１の層間絶縁膜５上に第２の層間絶縁膜８を堆積する。
その後、第２の層間絶縁膜８にもコンタクトホールを形成し、このコンタクトホール内にソース用配線膜６およびドレイン用配線膜７と電気的に接続する２層目の配線膜を形成してもよい。
【００４２】
（他の実施形態）
１．前記実施形態では、素子としてＦＥＴ（ＣＭＯＳＦＥＴを含む）を備えた半導体装置の場合を例示したが、これ以外にも例えば、半導体基板表面の分離絶縁膜間の素子形成領域に、酸化珪素膜にて覆われた浮遊ゲートおよびその上の制御ゲートを有するゲート電極と、ゲート電極の両側のソース領域およびドレイン領域とが形成された、不揮発性半導体メモリを備えた半導体装置にも適用可能である。すなわち、不揮発性半導体メモリの素子分離を行う分離絶縁膜上に第１〜第３絶縁膜を順次積層させた保護積層膜を形成して、半導体装置製造工程中の各種エッチングから分離絶縁膜の膜減りを防止し、層間絶縁膜中に形成してソース領域およびドレイン領域と接続する配線膜と半導体基板のウェル領域との接合リークを防止することができる。この場合も、第１および第２絶縁膜をゲート電極のサイドウォールスペーサとして利用することができる。
２．前記実施形態では保護積層膜が、酸化珪素からなる第１絶縁膜と、窒化珪素または酸窒化珪素からなる第２絶縁膜と、窒化珪素または酸窒化珪素からなる第３絶縁膜とが積層されてなる３層構造の場合を例示したが、保護積層膜は３層構造に限定されず、例えば4層構造であってもよい。４層構造の場合、例えば、前記材料からなる第１〜第３絶縁膜における第２絶縁膜と第３絶縁膜の間、あるいは第３絶縁膜上に、酸化珪素膜を形成してもよい。
【産業上の利用可能性】
【００４３】
本発明は、電界効果トランジスタ、半導体メモリ、パワーデバイス等の素子を備えた半導体装置に適用可能であり、これらの素子を論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置における素子が電界効果トランジスタである場合の実施形態を示す概略断面図である。
【図２】図１の半導体装置の製造方法を説明する製造工程図である。
【図３】図２の続きの製造工程図である。
【図４】図３の続きの製造工程図である。
【図５】従来技術１の半導体装置を示す概略断面図である。
【図６】従来技術２の半導体装置を示す概略断面図である。
【図７】従来技術３の半導体装置を示す概略断面図である。
【図８】従来技術１の半導体装置の製造方法を説明する製造工程図である。
【図９】図８の続きの製造工程図である。
【符号の説明】
【００４５】
１  半導体基板
２  素子形成領域
３  分離絶縁膜
４  保護積層膜
４ａ  第１絶縁膜
４ｂ  第２絶縁膜
４ｃ  第３絶縁膜
５  第１の層間絶縁膜
６  ソース用電極膜
７  ドレイン用電極膜
８  第２の層間絶縁膜
９  金属膜
１１  ゲート絶縁膜
１２  ゲート電極
１２ａ  多結晶珪素膜
１２ｂ  シリサイド膜
１３  ソース領域
１３ａ、１４ａ  低濃度拡散層
１３ｂ、１４ｂ  高濃度拡散層
１３ｃ、１４ｃ  シリサイド層
１４  ドレイン領域
１５  サイドウォールスペーサ
【図１】
2009158562.tif 000003
【図２】
2009158562.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009158562.tif 000009
【図８】
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【図９】
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