(57)【要約】【課題】本発明は、比較的小さな回路規模で、近似誤差の小さく、ダイナミックレンジの広い可変利得回路を提供する。【解決手段】本発明の可変利得回路は、制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路において、前記制御電圧を変数ｘとすると、利得が関数2009055190.tif 000035に基づいてほぼ指数関数で変化する領域を有する。前記関数の分母および分子が、それぞれソース接地され、ゲートが共通接続されてバイアス電圧VGが印加され、バックゲートから差動入力電圧VCが入力される２つのトランジスタM1、M2のそれぞれのドレイン電流と定電流IKの和電流ICON２及びICON１によって構成される。【選択図】図６
2009055190.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路において、前記制御電圧を変数ｘとすると、利得が関数
2009055190.tif 000031
に基づいてほぼ指数関数で変化する領域を有することを特徴とする可変利得回路。
【請求項２】
請求項１記載の可変利得回路において、
前記関数におけるパラメータＫが０．０１３３、あるいは、０．０２６を含む、およそ０．０１から０．０３程度の値であることを特徴とする可変利得回路。
【請求項３】
請求項１又は２記載の可変利得回路において、
第１、第２のＯＴＡ（ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ）を備え、前記関数の分母および分子がそれぞれ前記第１、第２のＯＴＡの駆動電流に比例することを特徴とする可変利得回路。
【請求項４】
請求項１乃至３のいずれか一に記載の可変利得回路において、
それぞれソース接地され、ゲートが共通接続されてバイアス電圧が印加され、バックゲートから差動入力電圧が入力される第１、第２のＭＯＳトランジスタを備え、
前記関数の分母および分子が、前記第１のＭＯＳトランジスタのドレイン電流と定電流の和電流、および前記第２のＭＯＳトランジスタのドレイン電流と定電流の和電流に対応する、ことを特徴とする可変利得回路。
【請求項５】
入力電圧を第１、第２の入力端子に差動で受ける第１のＯＴＡ（ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ）と、
前記第１のＯＴＡの第１、第２の出力端子に第１、第２の入力端子がそれぞれ接続され、前記第１の入力端子と第１の出力端子同士が接続され、前記第２の入力端子と第２の出力端子同士が接続されている第２のＯＴＡと、
を備え、
前記第１のＯＴＡの相互コンダクタンスをｇｍ１、前記第２のＯＴＡの相互コンダクタンスをｇｍ２とすると、利得はｇｍ１／ｇｍ２で与えられ、
前記各ＯＴＡの相互コンダクタンスは駆動電流に比例するか、平方根に比例し、
共通接続されたソースが電源に接続され、ゲートに共通のバイアス電圧が印加され、バックゲートに制御電圧を差動で受ける第１、第２のＭＯＳトランジスタをさらに備え、
前記第１のＭＯＳトランジスタのドレイン電流と定電流との和が前記第１のＯＴＡの第１の駆動電流として供給され、
前記第２のＭＯＳトランジスタのドレイン電流と前記定電流との和が前記第２のＯＴＡの第２の駆動電流として供給される、ことを特徴とする可変利得回路。
【請求項６】
請求項５記載の可変利得回路において、
前記第１、第２のＭＯＳトランジスタのバックゲートに差動で印加される制御電圧をＶCM＋ＶCNT、ＶCM−ＶCNTとし、
前記第１のＭＯＳトランジスタのドレイン電流ＩＤ１と前記定電流ＩＫとの和である前記第１の駆動電流をＩＣＯＮ１とし、
前記第２のＭＯＳトランジスタのドレイン電流ＩＤ２と前記定電流ＩＫとの和である前記第２の駆動電流をＩＣＯＮ２とした場合、ＩＣＯＮ１とＩＣＯＮ２の比は次式
2009055190.tif 000032
（ただし、φFは強反転表面電位、βは利得係数、γはバルクスレショルドパラメータ）で与えられる、ことを特徴とする可変利得回路。
【請求項７】
請求項６記載の可変利得回路において、
2009055190.tif 000033
とおくことで、
ＩＣＯＮ１／ＩＣＯＮ２は、
2009055190.tif 000034
で与えられることを特徴とする可変利得回路。
【請求項８】
請求項５記載の可変利得回路において、
前記ＭＯＳトランジスタのスレッショルド電圧VTHは、
VTH = VTH0 + γ｛√（2｜φF｜-VBS）- √（2｜φF｜）｝
（ただし、γはバルクスレッショルドパラメータ、VBSは基板・ソース間電圧、φFは強反転表面電位、VTH0は基板・ソース間電圧VBS＝０Vのときのスレッショルド電圧である）と表され、
前記第１、第２のＭＯＳトランジスタのゲート−ソース間電圧をスレッショルド電圧VTH0に設定し、
前記第１、第２のＭＯＳトランジスタのバックゲートに差動で印加される制御電圧のコンモード電圧ＶCMを｜φF｜(φFは強反転表面電位)としてなる、ことを特徴とする可変利得回路。
【請求項９】
請求項１乃至８のいずれか一に記載の可変利得回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得回路（ＶＧＡ：variable gain amplifier）に関し、特に、制御信号に対して指数的に利得が変化し、低電圧から動作し、動作範囲が広く、ダイナミックレンジが広い、半導体集積回路上に形成して好適とされる可変利得回路に関する。
【背景技術】
【０００２】
従来、この種の可変利得回路は、双一次変換式と呼ばれる(1)式で示される近似式に基づいて回路を実現する場合が多かった。
2009055190.tif 000003
【０００３】
(1)式で示される双一次変換式においては、exではなくe2xを近似するものであることに留意されたい。
【０００４】
一方、指数関数は
2009055190.tif 000004
と表わされ、双曲線関数（tanh(x)）を用いた恒等式として
2009055190.tif 000005
と表わされる。
【０００５】
この恒等式は公式集にも記載されており、双曲線関数（tanh(x)）が次式で定義されていることを周知していれば容易に求められる。
2009055190.tif 000006
【０００６】
すなわち、
2009055190.tif 000007
と容易に求められよう。
【０００７】
しかし、この種の利得が指数的に変化する可変利得回路を扱ったこれまでの論文や特許文献を見渡しても本願発明者と同一発明者による特許文献１（特開２００３−１７９４４７号公報）以外には(3)式（あるいは、(5)式）が開示されたことはない。
【０００８】
（２）式と（１）式を比べると、近似誤差は比較的大きくなることは想像に難くない。
【０００９】
例えば、（５）式において、
2009055190.tif 000008
と近似すれば、
2009055190.tif 000009
と表わされる。
【００１０】
基の関数e2xとその近似式(1)、(7)式との関係を図１に示す。(1)式で示された双一次変換式の近似誤差の大きいことに気が付かれたことと思う。また、(1)式に示した双一次変換式は指数関数：ｅ２ｘの近似式として−０．５＜ｘ＜０．５程度の範囲内で用いるべきである。
【００１１】
したがって、双一次変換式と呼ばれる(1)式で示される近似式に基づいて回路を実現する場合には近似誤差が大きくなり、入力電圧範囲を狭めることでしか近似誤差を小さくはできなかった。
【００１２】
【特許文献１】特開２００３−１７９４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した従来の双一次変換式を実現した可変利得回路は、以下のような問題点を有する。
【００１４】
第１の問題点は、ダイナミックレンジが取れないということである。その理由は、双一次変換式では、近似誤差が大きくなるためである。
【００１５】
第２の問題点は、制御電圧の可変幅を狭く設定せざるを得ない、ということである。その理由は、双一次変換式では、近似誤差が大きいことから、動作範囲を狭く限定する必要があるためである。
【００１６】
したがって、本発明はこれに鑑み創案されたものであって、その目的は、近似誤差が小さく、ダイナミックレンジの広い可変利得回路を提供することにある。また本発明の他の目的は、動作範囲を広くし、制御電圧の可変幅を狭く設定することを要しなくする可変利得回路を提供することにある。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、概略以下の構成とされる。
【００１８】
本発明の可変利得回路は、制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路において、前記制御電圧を変数ｘとすると、利得が関数
2009055190.tif 000010
に基づいてほぼ指数関数で変化する領域を有する。
【００１９】
本発明において、前記関数におけるパラメータKが０．０１３３、あるいは、０．０２６を含む、およそ０．０１から０．０３程度の値である。
【００２０】
本発明において、前記関数の分母および分子がそれぞれOTA(operational transconductance amplifier)の駆動電流に比例する。
【００２１】
あるいは、本発明において、前記関数の分母および分子が、それぞれソース接地され、ゲートが共通接続されてバイアス電圧が印加され、バックゲートから差動入力電圧が入力される２つのトランジスタのドレイン電流と定電流の和電流から構成される。
【００２２】
本発明の他の側面に係る可変利得回路は、入力電圧を第１、第２の入力端子に差動で受ける第１のＯＴＡ（ｏｐｅｒａｔｉｏｎａｌ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ａｍｐｌｉｆｉｅｒ）と、
前記第１のＯＴＡの第１、第２の出力端子に第１、第２の入力端子がそれぞれ接続され、前記第１の入力端子と第１の出力端子同士が接続され、前記第２の入力端子と第２の出力端子同士が接続されている第２のＯＴＡと、
を備え、
前記第１のＯＴＡの相互コンダクタンスをｇｍ１、前記第２のＯＴＡの相互コンダクタンスをｇｍ２とすると、利得はｇｍ１／ｇｍ２で与えられ、
前記各ＯＴＡの相互コンダクタンスは駆動電流に比例するか、平方根に比例し、
共通接続されたソースが電源に接続され、ゲートに共通のバイアス電圧が印加され、バックゲートに制御電圧を差動で受ける第１、第２のＭＯＳトランジスタをさらに備え、
前記第１のＭＯＳトランジスタのドレイン電流と定電流との和が前記第１のＯＴＡの第１の駆動電流として供給され、
前記第２のＭＯＳトランジスタのドレイン電流と前記定電流との和が前記第２のＯＴＡの第２の駆動電流として供給される。本発明において、前記第１、第２のＭＯＳトランジスタのバックゲートに差動で印加される制御電圧をＶCM＋ＶCNT、ＶCM−ＶCNTとし、
前記第１のＭＯＳトランジスタのドレイン電流ID1と定電流ＩＫとの和をＩＣＯＮ１とし、
前記第２のＭＯＳトランジスタのドレイン電流ID２と定電流ＩＫとの和をＩＣＯＮ２とした場合、ＩＣＯＮ１とＩＣＯＮ２の比は次式
2009055190.tif 000011
（ただし、φFは強反転表面電位、βは利得係数、γはバルクスレショルドパラメータ）で与えられる。
【発明の効果】
【００２３】
本発明によれば、指数関数を近似する関数を新たに設定したことにより、可変利得回路のダイナミックレンジを大きく取ることができる。
【００２４】
本発明によれば、近似誤差を非常に小さく設定することができる。その理由は、もともと近似誤差が非常に小さな近似式を用い、トランジスタのバックゲートから差動信号を入力し、バイアス電圧を設定することで近似式の特性をうまく実現したことによる。このため、本発明によれば、動作範囲を広くし、制御電圧の可変幅を狭く設定することを要しなくしている。
【発明を実施するための最良の形態】
【００２５】
本発明の動作原理について説明する。
【００２６】
指数関数は(2)式に示されるが、この式により、e-xは、
2009055190.tif 000012
と表されるから、e2xはexとe-xを用いて
2009055190.tif 000013
と表わすことができる。
【００２７】
ここで、(9)式において、ex、e-xともにx3の項までの近似とすると、
2009055190.tif 000014
と表わされ、(7)式の近似式よりも近似誤差が小さくなるものと期待できる。
【００２８】
あるいは、ｅｘ、ｅ−ｘともにｘ２の項までの近似に止めると、
2009055190.tif 000015
となる。
【００２９】
図２に、(10)式と(11)式の近似式を図示して示す。
【００３０】
予想通り、(11)式の近似式は(10)式の近似式よりも近似誤差が大きくなっている。それでも、(1)式の双一次変換式の近似誤差よりは圧縮されている。
【００３１】
また、(11)式の近似式においては、定数＋１が効いていることが推測される。なぜならば、実際にこの定数＋１を取り去って０にすると、(11)式の近似式は、(1+x)2/(1-x)2となり、(1)式の双一次変換式を単純に2乗しただけに過ぎなく、図１の(1+x)/(1-x)の傾きがさらに2倍になるだけである。
【００３２】
線形性に優れたログリニア(log-linear)な特性（すなわち、指数特性）を有する可変利得回路を実現するためには、上述したように近似式を求め、その近似式に示された特性を回路的に実現するのであれば、用いる近似式の近似誤差が小さいことが前提となることは論を待たない。
【００３３】
また、上述したように、近似誤差を小さくするためには、(9)式において、分母、分子の各々の変数xの何次かの高次の項まで残せれば良いことは論ずるまでもない。しかし、ここで問題となることは回路的に実現し易いかである。
【００３４】
当然のことではあるが、xの次数が低い程、回路規模が小さくても実現できることになる。特に、xの2次の項までであれば2乗回路を利用できるが、xの3次の項ともなれば３乗回路が必要となろうが、回路が複雑にならざるを得ず、回路規模が増大することになろう。
【００３５】
以上を鑑み、本願明細書では、次に示す指数関数の近似式を考える。
2009055190.tif 000016
【００３６】
ここで、
2009055190.tif 000017
と表されるから、(12)式にはxの高次の項が含まれていることが理解でき、指数関数の近似誤差の低減に貢献できるものと期待される。
【００３７】
すなわち、(12)式に(13)式を代入すると、
2009055190.tif 000018
と表される。
【００３８】
さらに
2009055190.tif 000019
と書き換えられる。
【００３９】
例えば、(9)式は
2009055190.tif 000020
と表され、(15)式とは各係数に相違がある。
【００４０】
しかし、指数項2xの係数２がより大きな値であれば、(15)式は指数関数の近似式として利用できる。
【００４１】
(12)式の近似式は、図３に示すように、K＝0.026に設定すると、e4.253x（図３の実線）を近似し、−0.99≦x≦0.99の範囲では、近似誤差は0.31ｄB以内であり、利得幅は７３ｄB（±３６．５ｄB）が確保できる。
【００４２】
あるいは、若干誤差を増やして利得幅を広げることもできる。具体例としては、図４に示すように、K＝0.0133に設定すると、e4.8426x（図４の実線）を近似し、−0.99≦x≦0.99の範囲では、近似誤差は0.80ｄB以内であり、利得幅は８３ｄB（±４１．５ｄB）が確保できる。
【実施例】
【００４３】
本発明の実施例について図面を参照して以下に説明する。以下では、(12)式で示される式を用いて指数特性を近似する具体的な回路の実現方法を説明する。
【００４４】
(12)式に基づく可変利得回路の構成方法としては、図５に示す２つのOTA（operational  transconductance  amplifier）を用いるやり方がある。すなわち、可変利得回の電圧利得GをG=VOUT/VINとすると、
G＝gm1/gm2                              (17)
と表される。
【００４５】
すなわち、図５を参照すると、差動入力電圧VINを受ける第１、第２の入力端子（+、-）と、差動出力電流を出力する第１、第２の出力端子を有する第１のOTA１１と、第１のOTA１１の第１、第２の出力端子にそれぞれ接続された第１、第２の入力端子（+、-）と、第１、第２の出力端子（-、+）とを有し、該第１の入力端子(+)と該第１の出力端子(-)同士が接続され、該第２の入力端子(-)と該第２の出力端子(+)同士が接続されている第２のOTA１２とを有する。第１のOTA１１の差動出力電流をＩ+、I-とすると、ΔI = I+ - I-＝gｍ１VＩＮ＝gｍ２VOUT、したがって、G＝VOUT／VＩＮ＝gｍ１/gm2となる。
【００４６】
OTAが、MOS回路の場合、MOS回路ではOTAの駆動電流の平方根（√）とOTAのｇｍ（相互コンダクタンス）とが比例するから、図３、図４に示した傾きは半分となり、±１８．３ｄB程度、あるいは、±２０．８ｄB程度の可変幅を実現することとなる。それでも、OTAの駆動電流比は１：１００程度になるから、動作入力電圧範囲を確保するためには、最小駆動電流をそれなりの値にする必要があり、低電流化を図ることは難しい。
【００４７】
MOSトランジスタのドレイン電流IDは次式で表される。
ID＝β（VGS−VTH）2                                      (18)
ここで、βは単位トランジスタのトランスコンダクタンスパラメータであり、
2009055190.tif 000021
と表される。
ここに、μは電子移動度であり、Ｗ、Ｌはそれぞれ単位トランジスタのゲート幅とゲート長である。
【００４８】
(13)式を、MOSトランジスタを用いて実現することは難しいように見受けられるかもしれない。
【００４９】
しかし、MOSトランジスタのバックゲート電圧を可変することで実現できる。MOSトランジスタのスレッショルド電圧VTHはバックゲート電圧に依存し、
2009055190.tif 000022
と表される。ただし、γはバルクスレッショルドパラメータ(bulk threshold parameter)、VBSは基板・ソース間電圧、φFは強反転表面電位(strong inversion surface potential)である。また、VTH0は基板・ソース間電圧VBSが０V（基板電位＝ソース電位）のときのスレッショルド電圧である。
【００５０】
したがって、２つのMOSトランジスタのバックゲート電圧に差動電圧（VCM＋VCNTとVCM-VCNT）を印加すると、２つのMOSトランジスタのドレイン電流ID1、ID2は、それぞれ、
2009055190.tif 000023
2009055190.tif 000024
となる。
【００５１】
ここで、制御電流にはバイアス電流IKを追加して
2009055190.tif 000025
と表される。
【００５２】
さらに、簡単にするために、
VGS＝VTH0                                          (24)
に設定する。
【００５３】
(23)式を書き換えて、
2009055190.tif 000026
と表せる。
【００５４】
ここで、
2009055190.tif 000027
とおけば、
2009055190.tif 000028
【００５５】
したがって、式(27)において、
2009055190.tif 000029
2009055190.tif 000030
とおけば、式(12)の関数が得られる。
【００５６】
図６に、実現回路の一例を示す。これまでに示した回路と比較すると回路規模が小さいことに驚くであろう。
【００５７】
より詳しくは、図６を参照すると、本実施例の可変利得回路は、入力電圧VINを第１、第２の入力端子に差動で受ける第１のOTA１１と、第１のOTA１１の第１、第２の出力端子にそれぞれ接続された第１、第２の入力端子と、第１、第２の出力端子とを有し、第１の入力端子と第１の出力端子同士接続され、第２の入力端子と第２の出力端子同士が接続されている第２のOTA１２と、共通接続されたソースが電源VDDに接続され、ゲートに共通のバイアス電圧VGが印加され、バックゲートに差動で制御電圧VC（VCM+VCNT、VCM-VCNT）を受けるp-ch MOSトランジスタM1、M2と、を備え、MOSトランジスタM1のドレイン電流ID1と定電流ＩＫとの和ID1+IKが第１のOTA１１に制御電流ＩCON1として供給され、MOSトランジスタM2のドレイン電流ID2と定電流ＩＫとの和ID2+IKが第２のOTA１２に制御電流ＩCON2として供給され、ＩCON1とＩCON2の比は上式（27）で与えられ、式（28）、（29）から式（12）で与えられる。
【００５８】
このようにして、ＯＴＡ回路がバイポーラならば、図３、図４に示された利得特性が実現される。
【００５９】
あるいは、ＯＴＡ回路がＭＯＳならば、図３、図４に示された利得特性においてｄＢ表示された利得と近似誤差がｄＢ値で半分に圧縮されて実現される。
【００６０】
次に、ＳＰＩＣＥシミュレーションで動作を確認する。ＳＰＩＣＥシミュレーションでは０．３５μｍプロセスのデバイスパラメータを用いることとする。
【００６１】
図６に示したバックゲートから入力とするトランジスタを利用した制御回路において、  p-ch MOSトランジスタM1、M2のW/Lを100μm/1μm、IK＝0.245μA
と設定した場合の２つの制御電流ICON1(=ID1+IK)、ICON2（=ID2+IK）、MOSトランジスタM1、M2のドレイン電流ID1、ID2のシミュレーション値を図７に示す。ただし、VDD＝3V、p-ch MOSトランジスタM1、M2のゲートバイアス電圧VG＝2.5Vとし、バックゲートに差動で入力される制御電圧VCを0mSから20mSで3Vから1V、あるいは1Vから3V（2V±1V）まで変化させている。すなわち、トランジスタM1、M2のバックゲートに差動で印加される制御電圧VC（VCM+VCNT、VCM-VCNT）のコモンモード電圧VCMを２Vとし、VCNTを１V〜-1Vで変化させており、図７の横軸の時間0msでは（VCM+VCNT、VCM-VCNT）=（3V、１V）、時間10msでは（VCM+VCNT、VCM-VCNT）=（2V、2V）、時間20msでは（VCM+VCNT、VCM-VCNT）=（1V、3V）としている。
【００６２】
図８は、本発明の一実施例の特性図（シミュレーション値）であり、利得Gain＝ICON1/ICON2をプロットしたものである。横軸は図７と同様、時間（ms）であり（バックゲートに差動で入力される制御電圧VCを0mSから20mSで3Vから1V、1Vから3V（2V±1V）まで変化させている）、縦軸はGain（ｄB表示）である（ただし、図６のOTA１１、１２はバイポーラ素子からなる）。
【００６３】
得られた特性（approx）は、exp(2*3.6x)（図８の実線）を近似し、近似誤差幅が±0.23dB以内であり、利得幅は88dB（±44dB）が確保されている。
【００６４】
この場合の、MOSトランジスタM1、M2の各ドレイン電流ID1、ID2と各制御電流ICON1（=ID1＋IK）、ICON2（=ID2＋IK）の特性のシミュレーション値（式（29）、(12)のK＝0.0191556）は図７に示される。
【００６５】
このように、本実施例によれば、近似誤差が小さく、MOSトランジスタのバックゲートに印加される制御電圧に対して、指数的に利得が変化し、低電圧から動作し、動作範囲が広く、ダイナミックレンジが広く、半導体集積回路上に形成して好適とされる可変利得回路が提供される。
【産業上の利用可能性】
【００６６】
本発明の活用例として、携帯無線端末のＲＦチップに使用するIF帯やベースバンドでの高利得の可変利得回路としての利用が考えられる。
【図面の簡単な説明】
【００６７】
【図１】双一次変換式と近似式の特性図である。
【図２】指数関数をｘの2次の項までと3次の項まで近似した場合の特性図である。
【図３】本発明で採用する近似式の特性図である（その１）。
【図４】本発明で採用する近似式の特性図である（その２）。
【図５】本発明で採用する可変利得回路の構成を示す図である。
【図６】本発明の一実施例の回路構成を示す図である。
【図７】本発明の一実施例から得られる２つの制御電流の特性図（シミュレーション値）である。
【図８】本発明の一実施例から得られる特性図（シミュレーション値）である。
【符号の説明】
【００６８】
１１、１２  ＯＴＡ
Ｍ１、Ｍ２  ＭＯＳトランジスタ
ＩＤ１、ＩＤ２  ドレイン電流
ＩＣＯＮ１、ＩＣＯＮ２  制御電流
ＩＫ    定電流
【図１】
2009055190.tif 000036
【図２】
2009055190.tif 000037
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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