(57)【要約】【課題】本発明は、第１に、ＶＣＸＯ等の発振回路が小型化された場合においても、容量可変幅（容量比）を向上させた可変容量素子およびこれを備えた半導体集積回路を提供することを目的とする。また、第２に、用途に合わせてＣ−Ｖ曲線の形状を変更可能な可変容量素子およびこれを備えた半導体集積回路を提供することを目的とする。【解決手段】第１の電位を供給する第１のノードと、第２の電位を供給する第２のノードと、前記第１のノードと前記第２のノードとに接続されたバリキャップダイオードと、スイッチング素子を介して前記バリキャップダイオードと並列に接続された容量素子とを有し、第１のノードの電位によって前記スイッチング素子がＯＮ／ＯＦＦすることを特徴とする可変容量素子。【選択図】図１
2009004972.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位を供給する第１のノードと、第２の電位を供給する第２のノードと、前記第１のノードと前記第２のノードとに接続されたバリキャップダイオードと、スイッチング素子を介して前記バリキャップダイオードと並列に接続された容量素子とを有し、第１のノードの電位によって前記スイッチング素子がＯＮ／ＯＦＦすることを特徴とする可変容量素子。
【請求項２】
さらに、スイッチング素子と容量素子の間に、第３の電位を供給する第３のノードが設けられ、スイッチング素子をＯＮ／ＯＦＦする第１のノードの電位が、前記第３のノードの電位によって設定されることを特徴とする請求項１に記載の可変容量素子。
【請求項３】
請求項１または請求項２に記載の可変容量素子を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準周波数信号源として用いられるＶＣＯ（電圧制御発振器）やＶＣＸＯ（電圧制御水晶発振器）等の発振回路に好適な可変容量素子およびこれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年では、電子機器には必ずといって良いほど時計機能が内蔵されるようなってきている。これは、電子機器にタイマー機能が必須となったこと、及び、水晶発振式による時計（いわゆるクオーツ時計）が安価で大量に生産可能となったことに起因する。
【０００３】
また、最近では、高速データ通信が可能な携帯電話をはじめとするモバイル機器の進歩が著しく、これらモバイル機器の発展、普及に伴い、これらの機器に使用される部品に対する高信頼性の要求、および、さらなる小型化の要求が一段と厳しくなっている。
【０００４】
このような状況の下、高速データ通信を行う機器において、その基準周波数信号源として用いられるＶＣＯ（電圧制御発振器）やＶＣＸＯ（電圧制御水晶発振器）等の発振回路は、通信品質を確保する上で不可欠の素子となっている。
【０００５】
図４に、従来技術にかかるＶＣＸＯの回路構成の一例を示す。図４に示すように、ＶＣＸＯ１００には、外部接続端子１２１及び１２２に圧電素子としての水晶振動子１４が接続されている。また、ＶＣＸＯ１００は、ＣＭＯＳインバータ１５を有し、このＣＭＯＳインバータ１５は、その入力側端子１２４と出力側端子１２５との間に接続されたバイアス抵抗Ｒｆ１６と一体で増幅回路を構成する。この増幅回路の出力端となる出力側端子１２５と外部接続端子１２２との間には、抵抗Ｒｄ１７が接続されている。
【０００６】
また、ＶＣＸＯ１００には、水晶振動子１４に接続される外部接続端子１２１とグラウンドＧＮＤとの間に直列に接続された、インバータ１５を構成するトランジスタのゲート側のＤＣ成分をカットするキャパシタ１８＿１およびバリキャップダイオード１１＿１が備えられている。さらに、このＶＣＸＯ１００には、水晶振動子１４に接続される外部接続端子１２２とグラウンドＧＮＤとの間に直列に接続された、インバータ１５を構成するトランジスタのドレイン側のＤＣ成分をカットするキャパシタ１８＿２およびバリキャップダイオード１１＿２が備えられている。
【０００７】
また、端子１２１，１２２とＧＮＤとの間には、それぞれ周波数調整用のためのキャパシタ２０＿１，２０＿２を備える。
【０００８】
また、ＶＣＸＯ１００には、キャパシタ１８＿１とバリキャップダイオード１１＿１の間の端子１２６と、キャパシタ１８＿２とバリキャップダイオード１１＿２の間の端子１２７との間に直列に接続された抵抗１９＿１および１９＿２とを備える。さらに、この抵抗１９＿１と１９＿２の間には、出力信号Ｑｏｕｔの周波数を制御するための制御用の電圧Ｖｃ（ＤＣ電圧）が印加される制御端子１２８が備えられている。
【０００９】
このように構成されたＶＣＸＯ１００に電源が投入されると発振動作が開始する。発振動作が定常状態に達すると、水晶振動子１４のもつ固有の共振周波数となる。当然ながら、水晶振動子１４側から見た負荷容量の変化によって共振周波数も変化する（負荷容量を大きくすると発振周波数は低くなり、負荷容量を小さくすると発振周波数は高くなる）。このＶＣＸＯ１００には、印加される電圧Ｖｃの大きさに応じて容量が変化するバリキャップダイオード１１＿１，１１＿２が備えられているため、制御端子１２８に所望の電圧Ｖｃを印加して、バリキャップダイオード１１＿１，１１＿２の容量値を変化させることにより所望の発振周波数を有する出力信号Ｑｏｕｔを得ることができる。
【００１０】
このような回路構成において、上記可変容量素子であるバリキャップダイオード１１としては、ＭＯＳ型（特許文献１参照）およびＰＮ接合型（特許文献２参照）のものが知られている。
【００１１】
ここで、特許文献１に示すようなＭＯＳ型のバリキャップダイオードにおいては、ＭＯＳ構造を工夫することで容量比を取りやすくできるという特徴がある。また、特許文献２に示すようなＰＮ接合型のバリキャップダイオードにおいては、拡散層のイオン注入を工夫することで、０〜５Ｖ程度の電圧を印加した際の容量比をとりやすくできるという特徴がある。
【特許文献１】特開２０００−２５２４８０号公報
【特許文献２】特開２００２−２４６８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一方、最近におけるＶＣＸＯ等の発振回路のさらなる小型化の要求に伴い、外付けされる水晶振動子も小型化されてきている。この場合、水晶振動子自体の周波数可変感度が低くなる。そのため、ＶＣＸＯ発振回路として従来どおりの可変領域を確保するためには、バリキャップダイオードの可変感度を向上させて、可変幅を大きくする必要がある。
【００１３】
しかし、バリキャップダイオードとして、従来技術である上記特許文献１に示すようなＭＯＳ型を使用した場合、ゲート−ソース・ドレイン・基板間の電圧（Ｖｃ）が２Ｖ以上になると飽和して容量値がほぼ最大となり、それ以上の電圧を印加しても変化しなくなる。しかし、ＶＣＸＯ等の発振回路では通常Ｖｃ＝０Ｖから単調に減少する容量を用いる必要がある。そのため、発振回路でＭＯＳ型のバリキャップダイオードを使用するには回路上の工夫が必要となる。また、Ｖｃ＞２Ｖの飽和した領域では、ＶＣＸＯの周波数の線形性が得られないという問題がある。
【００１４】
さらに、バリキャップダイオードとして、従来技術である上記特許文献２に示すようなＰＮ接合型を使用した場合、容量比が十分に取れないという問題がある。さらに、製造プロセスの変更なしにＣ−Ｖ曲線の形状を変更できないため、ＶＣＸＯの周波数線形性を得るのは非常に困難であるという問題がある。
【００１５】
そこで本発明は、第１に、ＶＣＸＯ等の発振回路が小型化された場合においても、容量可変幅（容量比）を向上させた可変容量素子およびこれを備えた半導体集積回路を提供することを目的とする。また、第２に、用途に合わせてＣ−Ｖ曲線の形状を変更可能な可変容量素子およびこれを備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、本発明は以下のような特徴を有する。
［１］  第１の電位を供給する第１のノードと、第２の電位を供給する第２のノードと、前記第１のノードと前記第２のノードとに接続されたバリキャップダイオードと、スイッチング素子を介して前記バリキャップダイオードと並列に接続された容量素子とを有し、第１のノードの電位によって前記スイッチング素子がＯＮ／ＯＦＦすることを特徴とする可変容量素子。
［２］上記［１］において、さらに、スイッチング素子と容量素子の間に、第３の電位を供給する第３のノードが設けられ、スイッチング素子をＯＮ／ＯＦＦする第１のノードの電位が、前記第３のノードの電位によって設定されることを特徴とする可変容量素子。
［３］上記［１］または「２」に記載の可変容量素子を備えたことを特徴とする半導体集積回路。
【発明の効果】
【００１７】
本発明によれば、第１に、ＶＣＸＯ等の発振回路が小型化された場合においても、容量可変幅（容量比）を向上させた可変容量素子およびこれを備えた半導体集積回路が提供される。また、第２に、用途に合わせてＣ−Ｖ曲線の形状を変更可能な可変容量素子およびこれを備えた半導体集積回路が提供される。
【発明を実施するための最良の形態】
【００１８】
図１に、本発明に係る可変容量素子を備えたＶＣＸＯの回路構成の一例を示す。なお、図１において、上述の図４に示した従来技術にかかるＶＣＸＯと同一の構成の部分には同一の番号を付して説明を省略する。上述の図４との違いは、従来技術にかかるバリキャップダイオードの代わりに、本発明に係る可変容量素子を用いた点である。
【００１９】
また、図２に、本発明に係る可変容量素子の回路構成の一例を示す。図２に示すように、本発明に係る可変容量素子１０は、第１の電位Ｖｃを供給するノード１と、第２の電位Ｖｓｕｂを供給するノード２と、前記ノード１と前記ノード２とに接続されたバリキャップダイオード１１と、スイッチング素子１２を介して前記バリキャップダイオード１１と並列に接続された容量素子１３とを有する。
【００２０】
さらに、本発明に係る可変容量素子１０は、前記スイッチング素子１２と容量素子１３の間に、第３の電位を供給するノード３が設けられている。
【００２１】
ここで、前記バリキャップダイオード１１としては通常のものを用いることができ、例えば、ＰＮ接合型或いはＭＯＳ型のバリキャップダイオードを用いることができる。
【００２２】
また、前記スイッチング素子１２としては、ＰＭＯＳトランジスタを用いることが好ましい。ここでは、図２に示すように、ノード１の電位ＶｃをＰＭＯＳトランジスタのゲートに接続させ、ノード１の電位ＶｃをＧＮＤ電位である０Ｖから電源電位であるＶｄｄに変化させることで、ＰＭＯＳトランジスタがＯＮからＯＦＦに切り替わるようなスイッチング素子を構成する。
【００２３】
スイッチング素子１２としてＰＭＯＳトランジスタが好ましい理由は、容量素子１３のＭＯＳ容量を最大限に使用するためである。すなわち、ノード2をＧＮＤとし、ノード3にＶｄｄの電圧をかけると、ＭＯＳ容量は最大となるが、ノード3にＶｄｄの電圧をかけて、ノード1によって スイッチング素子１２をＯＮ／ＯＦＦさせるためには、スイッチング素子１２はＰＭＯＳトランジスタである必要がある。なお、ノード1からＶｄｄ(ノード3の電位)以上の電圧が供給できる場合は、スイッチング素子１２はＮＭＯＳトランジスタであってもよいが、通常、Ｖｃの最大値はＶｄｄである。
【００２４】
また、前記容量素子１３がＭＯＳ容量でなく、多結晶シリコン間に形成される容量（Ｐｏｌｙ−Ｐｏｌｙ容量）、配線間に形成される容量（ＭＩＭ容量）等のＢＩＡＳ依存の小さい容量である場合は、スイッチング素子１２はＰＭＯＳトランジスタでなくてもよい。
【００２５】
ここで、容量素子１３としてＮＭＯＳ容量を用いた場合は、ノード３の電位により、その容量値をある程度コントロールすることが可能となる。また、Ｐｏｌｙ−Ｐｏｌｙ容量、ＭＩＭ容量を用いた場合は、容量値はノード３の電位によらず一定となり、可変容量素子全体でのＣ−Ｖ特性の線形性を上げることができる。
【００２６】
なお、容量素子１３としてＭＯＳ容量を使用した場合は、膜厚の薄いゲート酸化膜を使用して容量を形成するため、単位面積当たりの容量を大きくすることが出来るという利点がある。
【００２７】
また、容量素子１３としてＰｏｌｙ−Ｐｏｌｙ容量を使用した場合は、ＢＩＡＳ依存性がないため、ノード３の電位は自由になる。そのため、ノード３をＧＮＤに設定することができ、スイッチング素子１２としてＮＭＯＳトランジスタを使用することができるという利点がある。
【００２８】
さらにまた、容量素子１３としてＭＩＭ容量を使用した場合は、Ｐｏｌｙ−Ｐｏｌｙ容量の場合と同様にＢＩＡＳ依存性がないため、ノード３の電位は自由になるが、ゲートの位置に関係なく配置することができるため、回路の面積を小さくすることが出来るという利点がある。
【００２９】
図２に示す構成の可変容量素子１０において、スイッチング素子１２であるＰＭＯＳトランジスタがＯＮのとき、つまりノード１の電位Ｖｃが０Ｖのときは、ノード１側から容量素子１３であるＮＭＯＳトランジスタの容量が完全に見えるようになる。このとき、可変容量素子全体としての容量値は、バリキャップダイオード１１の容量とＮＭＯＳ容量が足された値となり最大となる。また、ノード１の電位Ｖｃが０Ｖから徐々に増加するに従って、ノード１側からＮＭＯＳ容量が徐々に見えなくなり、ある閾値を超えてＶｄｄとなったところでＰＭＯＳトランジスタがＯＦＦとなり、ＮＭＯＳ容量が完全に見えなくなる。このとき、可変容量素子全体としての容量値は、バリキャップダイオード１１の容量の値となり最小となる。
【００３０】
つまり、ノード１の電位Ｖｃを０ＶからＶｄｄまで変化させることで、可変容量素子１０の容量は、バリキャップダイオード１１の容量とＮＭＯＳ容量との合計値から、バリキャップダイオード１１の容量の値まで変化する。ここでは、ＮＭＯＳ容量の値が大きければ大きいほど、ノード１の電位Ｖｃに対する容量の可変幅、つまり、容量比を大きくできるが、前記ＮＭＯＳ容量の容量値の目安としては、前記バリキャップダイオード１１の最大の容量値の、０．５倍から３倍程度、より好ましくは、１．０倍から１．５倍程度とすることが好ましい。なお、容量素子１３としてＮＭＯＳトランジスタを用いることで、単位面積あたりの容量値を大きくすることが可能となり、容量比を向上させつつ小型化に有利となる。
【００３１】
以上のように、本発明に係る可変容量素子１０は、ＶＣＸＯ等の発振回路が小型化された場合においても、容量比を向上させることが可能となる。
【００３２】
また、本発明に係る可変容量素子１０においては、前記ノード３の電位をコントロールすることで、前記スイッチング素子１２であるＰＭＯＳトランジスタがＯＮ，ＯＦＦするときのノード１の電位を設定することができる。また、ノード３の電位により、容量素子１３であるＮＭＯＳトランジスタの容量の値を調整することも可能である。つまり、前記ノード３の電位をコントロールすることで、可変容量素子全体のＣ−Ｖ特性の曲線形状を調整することが可能となる。これにより、例えば、本発明に係る可変容量素子１０をＶＣＸＯ等の発振回路に用いた場合に、その発振回路が必要とする特性に合わせたＣ−Ｖ曲線の調整が可能となり、発振回路全体としての高機能化に寄与する。
【００３３】
なお、ノード３の電位を調整する際には、容量素子１３であるＮＭＯＳトランジスタのゲート電位は抵抗分割などで調整する。その際に、レーザーヒューズ、Ｅ−Ｆｕｓｅなどを用いれば、ウェハ工程終了後に調整可能となる。具体的には、並列に数種類の抵抗を設け、各抵抗に直列にレーザーヒューズを接続し、必要の無いヒューズをレーザーでカットすることにより抵抗を調整する。抵抗分割の抵抗をこの方法で調整すれば、電圧を調整することができる。これにより、プロセスの変更無しに可変容量素子全体のＣ−Ｖ特性の曲線形状を調整することが可能となる。
【実施例】
【００３４】
図３に、本発明例１として図２に示す構成の可変容量素子１０と、比較例として図２におけるバリキャップダイオード１１のみで構成される従来技術における可変容量素子１０との、ノード１の電位Ｖｃを変化させた場合のＣ−Ｖ特性の比較を行った結果を示す。
【００３５】
ここで、本発明例１においては、図２に示す構成におけるバリキャップダイオード１１、スイッチング素子１２、容量素子１３の仕様を以下に示す。
［バリキャップダイオード１１］形式：ＰＮ接合型、Ｖｃ＝０Ｖにおける容量値：４ｐＦ
容量比［０Ｖ／３．３Ｖ］：１６倍
［スイッチング素子１２］形式：ＰＭＯＳトランジスタ、素子サイズ：Ｗ／Ｌ＝４５ｕｍ／１．２ｕｍ
［容量素子１３］形式：ＮＭＯＳトランジスタ、ＮＭＯＳ容量：７．０ｐＦ
［抵抗素子Ｒ１］抵抗値：３．２ＭΩ
図３に示すように、本発明例１においては、比較例に対して、Ｖｃが０Ｖから３Ｖまでの範囲において線形性良く減少しており、また、容量可変幅（容量比）も大きく向上していることが確認できた。
【００３６】
図５は、本発明にかかる可変容量素子を、ＶＣＸＯ発振回路に適用した場合の他の例を示す図である。図５の本発明例２、３及び４に示すように、Ｃ−Ｖ曲線の形状を様々に変更することが可能である。
【００３７】
したがって、本発明によれば、用途に合わせてＣ−Ｖ曲線の形状を変更可能な可変容量素子およびこれを備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る可変容量素子を備えたＶＣＸＯの回路構成の一例を示す図である。
【図２】本発明に係る可変容量素子の回路構成の一例を示す図である。
【図３】本発明にかかる可変容量素子を、ＶＣＸＯ発振回路に適用した場合の一例を示す図である。
【図４】従来技術にかかるＶＣＸＯの回路構成の一例を示す回路図である。
【図５】本発明にかかる可変容量素子を、ＶＣＸＯ発振回路に適用した場合の他の例を示す図である。
【符号の説明】
【００３９】
１０  可変容量素子
１１  バリキャップダイオード
１２  スイッチング素子
１３  容量素子
１４  水晶振動子
１５  インバータ
１６  バイアス抵抗
１７，１９  抵抗
１８，２０  キャパシタ
１００  電圧制御水晶発振器（ＶＣＸＯ）
【図１】
2009004972.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009004972.tif 000007