(57)【要約】【課題】  プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。【解決手段】  半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。【選択図】図１
2009004476.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に離間して形成されたソース／ドレイン層と、
前記ソース／ドレイン層間の前記半導体基板上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたプログラム電位が印加されるゲート電極と、
を備えたことを特徴とするプログラマブル素子。
【請求項２】
前記電荷トラップ膜はＳｉを含有し、前記電荷トラップ膜に含まれるＨｆの原子濃度は、前記電荷トラップ膜に含まれるＨｆとＳｉの原子濃度の総和の３割以上であることを特徴とする請求項１記載のプログラマブル素子。
【請求項３】
前記半導体基板と前記ゲート絶縁膜の間には界面層が介在しており、前記界面層の膜厚は１ｎｍ以下であることを特徴とする請求項１又は２記載のプログラマブル素子。
【請求項４】
前記電荷トラップ膜の膜厚は４ｎｍ以上であることを特徴とする請求項１乃至３のいずれか一項記載のプログラマブル素子。
【請求項５】
前記プログラム電位として、３Ｖ以下の電位が印加されることにより制御されることを特徴とする請求項１乃至４のいずれか一項記載のプログラマブル素子。
【請求項６】
半導体基板表面を素子分離によりプログラマブル素子形成領域と論理回路素子形成領域に区画する工程と、
前記プログラマブル素子形成領域上及び前記論理回路素子形成領域上にＨｆを含有する絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極材を形成する工程と、
前記ゲート電極材及び前記絶縁膜をエッチング加工し、前記プログラマブル素子形成領域上及び前記論理回路素子形成領域上に、ゲート絶縁膜及びゲート電極の積層構造をそれぞれ残置する工程と、
前記ゲート絶縁膜及び前記ゲート電極の積層構造側部に位置する前記プログラマブル素子形成領域及び前記論理回路素子形成領域に不純物イオンを注入してソース／ドレイン層をそれぞれ形成し、前記プログラマブル素子形成領域上にプログラマブル素子を、前記論理回路素子形成領域上に論理回路素子をそれぞれ形成する工程と、
を備えたことを特徴とするプログラマブル素子を有する半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法、特にＦＰＧＡ（Field Programmable Gate Array；以下ＦＰＧＡと記載する。）等のプログラマブルロジックデバイスに使用されるプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦＰＧＡ等のプログラマブルロジックデバイスは、複数の論理回路部間に形成されたプログラマブル素子を任意に制御して、所定の論理回路部間を電気的に結線／非結線状態にすることで、所定の機能を発揮させることができる半導体装置である。
【０００３】
従来のプログラマブルロジックデバイスでは、任意の論理回路部を結線／非結線状態にするプログラマブル素子として、アンチヒューズ、ＥＰＲＯＭ(Erasable Programmable Read Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)又はＳＲＡＭ(Static Random Access Memory)が使用されている。
【０００４】
しかしながら、プログラマブル素子としてアンチヒューズを使用した半導体装置（例えば、特許文献１参照。）ではプログラムの再書き込みをすることができず、プログラマブル素子としてＥＰＲＯＭあるいはＥＥＰＲＯＭを使用した半導体装置ではプログラム電位、つまりプログラム時に必要な印加電圧が大きくなるため、素子等の耐圧を上げる必要が生じ、またプログラマブル素子としてＳＲＡＭを使用した半導体装置では、一度電源を落とすと書き込んだプログラムが消去されてしまうといった問題がある。
【０００５】
従って、現在のところ、プログラムの再書き込みが可能であり、プログラム電位が低電位であり、電源を落としてもプログラムが維持されるといったプラグラム特性の良好なプログラム素子を得ることが困難である。
【特許文献１】特開２００３−１１５５３７（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様のプログラマブル素子は、半導体基板と、前記半導体基板表面に離間して形成されたソース／ドレイン層と、前記ソース／ドレイン層間の前記半導体基板上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたプログラム電位が印加されるゲート電極と、を備えたことを特徴とする。
【０００８】
また、本発明の別の態様のプログラム素子を有する半導体装置の製造方法は、半導体基板表面を素子分離によりプログラマブル素子形成領域と論理回路素子形成領域に区画する工程と、前記プログラマブル素子形成領域上及び前記論理回路素子形成領域上にＨｆを含有するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート絶縁膜をエッチング加工し、前記プログラマブル素子形成領域上及び前記論理回路素子形成領域上に、前記ゲート絶縁膜及び前記ゲート電極の積層構造をそれぞれ残置する工程と、前記ゲート絶縁膜及び前記ゲート電極の積層構造側部に位置する前記プログラマブル素子形成領域及び前記論理回路素子形成領域に不純物イオンを注入してソース／ドレイン層をそれぞれ形成し、前記プログラマブル素子形成領域上にプログラマブル素子を、前記論理回路素子形成領域上に論理回路素子をそれぞれ形成する工程を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１１】
はじめに、図１を参照して、本実施例に係るプログラマブル素子の構成について説明する。図１は、本実施例に係るプログラマブル素子の構成を示す断面図である。
【００１２】
図１に示すように、本実施例に係るプログラマブル素子は、単結晶シリコン等である半導体基板１００表面の素子分離１０１によって区画されたプログラマブル素子形成領域１００ａ表面に、例えばｐ型の不純物イオンであるボロン、インジウム等が注入されたウェル領域１０２と、例えばｎ型の不純物イオンであるリン、砒素等が注入されたソース／ドレイン層１０３が離間して形成されている、ｎ型のＭＯＳＦＥＴである。
【００１３】
半導体基板１００のプログラマブル素子形成領域１００ａ表面に形成されたソース／ドレイン層１０３間のチャネル領域上には、シリコン酸化膜等である薄膜の界面層１０４が形成されており、さらに界面層１０４上にはゲート絶縁膜１０５が形成されている。本実施例では、ゲート絶縁膜１０５は、電荷トラップ膜として機能するＨｆを含有した絶縁層（ＨｆＳｉＯＮ膜）である。
【００１４】
ゲート絶縁膜１０５（電荷トラップ膜）上には、例えば不純物イオンがドープされたドープドポリシリコン、あるいはニッケル、タングステン等の金属材料を構成材料とするゲート電極１０６が形成されており、ゲート電極１０６にはプログラム電位を与えるための引き出し線、例えばコンタクトプラグを介した配線等（図示せず）が形成されている。また半導体基板１００上には、ゲート電極１０６側部及びゲート絶縁膜１０５側部に接するように、シリコン酸化膜、シリコン窒化膜等のゲート側壁絶縁膜１０７が形成されている。
【００１５】
次に、図２を参照して、本実施例に係るプログラマブル素子を有する半導体装置である、ＦＰＧＡの構成を説明する。図２は、本実施例に係るプログラマブル素子を有する半導体装置の平面図である。
【００１６】
本実施例に係る半導体装置は、半導体基板１００上に複数の論理回路素子等により構成された論理回路部１０８が格子状に配列されている。また、論理回路部１０８の入出力部には銅等の金属配線１０９が接続され、配線１０９は、格子状に配列された論理回路部１０８間に沿って延在して形成されている。
【００１７】
論理回路部１０８間に延在して形成された配線１０９の交差部には、プログラマブル素子１１０が形成されており、配線１０９はこのプログラマブル素子１１０のソース／ドレイン層１０３にコンタクトプラグ（図示せず）を介して接続されている。ソース／ドレイン層１０３に接続されたそれぞれの配線１０９は、プログラマブル素子１１０がＯＮ状態のときにはプログラマブル素子１１０を介して電気的に結線状態となり、反対にプログラマブル素子１１０がＯＦＦ状態のときは電気的に非結線状態となる。従って、本実施例に係る半導体装置の所定の二つ以上の論理回路部１０８は、それらの間に配置されるプログラマブル素子１１０がＯＮ状態のときには配線１０９を通じて電気的に結線状態となり、反対にプログラマブル素子１１０がＯＦＦ状態のときには電気的に非結線状態となる。
【００１８】
本実施例に係る半導体装置では、論理回路ブロック間に形成されたプログラマブル素子１１０のＯＮ／ＯＦＦ状態を任意にプログラミングすることで、所定の論理回路ブロック間を結線／非結線状態とすることができ、所定の機能を発揮させることができる。
【００１９】
次に、本実施例に係るプログラマブル素子のプログラミング方法を説明する。
【００２０】
本実施例に係るプログラマブル素子のＯＮ／ＯＦＦのプログラミングは、プログラマブル素子のチャネル領域のしきい値を変動させることで行う。すなわち、所定のプログラマブル素子のゲート電極１０６にプログラム電位を印加する、つまりゲート電極１０６と半導体基板１００の間にバイアスを与えることにより、そのプログラマブル素子のチャネル領域中のチャージをゲート絶縁膜１０５にトラップし、チャネル領域のしきい値を変動させる。このように、所定のプログラマブル素子のしきい値のみを上昇させることで、半導体装置の動作時において、所定のプログラマブル素子のＯＮ／ＯＦＦ状態を制御することができ、所定の論理回路部間を任意に結線／非結線状態にして、所定の機能を発揮させることができる。
【００２１】
なお、本実施例に係るプログラマブル素子の電荷トラップ膜であるゲート絶縁膜１０５は、チャージのトラップ量を高めてしきい値の変化を大きくするため、ゲート絶縁膜１０５に含まれるＨｆの原子濃度を、ゲート絶縁膜１０５に含まれるＨｆとＳｉの原子濃度の総和の３割以上となるように構成されている。
【００２２】
ここで、図３を参照して、本実施例に係るｎ型プログラマブル素子の特性を説明する。図３は、本実施例に係るプログラマブル素子のシミュレーションによるプログラム電位印加前後におけるしきい値の変化量を示しており、図中のＶｔｈはしきい値、ＶＢＬはプログラム電位、Ｖｇはゲート電位、Ｉｄはドレイン電流である。
【００２３】
図３に示すように、本実施例に係るｎ型プログラマブル素子のゲート電極１０６に１．５Ｖのプログラム電位を印加した場合、プログラム電位を印加していないｎ型プログラマブル素子に比較して、しきい値が０．５Ｖ程度上昇する。このように、論理回路部間に形成されたプログラマブル素子のうちの一部のしきい値を上昇することにより、一部のプログラマブル素子をＯＦＦ状態にすることができる。
【００２４】
従来の半導体装置として、プログラマブル素子にＥＰＲＯＭ又はＥＥＰＲＯＭを使用したＦＰＧＡ等のプログラマブルロジックデバイスがあるが、このような半導体装置のプログラマブル素子は、プログラム電位の絶対値が非常に高く、例えば１０Ｖ程度以上の高電圧が必要になるため、半導体基板上に混載される論理回路素子等を耐圧の高い設計・加工にしなくてはならないという問題があった。
【００２５】
これに対し、本実施例に係る半導体装置のｎ型プログラマブル素子では、絶対値が３Ｖ程度以下の非常に低いプログラム電位を印加することにより、プログラマブル素子にプログラムすることが可能であるため、論理回路素子等の耐圧を高めるための特殊な設計・加工が不要になる。
【００２６】
また、本実施例に係るｎ型プログラマブル素子は、一度書き込まれたプログラムの書き換えも容易に行うことが可能である。つまり、ゲート絶縁膜１０５にチャージがトラップされたｎ型プログラマブル素子のゲート電極１０６にゼロ電位を印加することにより、ゲート絶縁膜１０５にトラップされたチャージがチャネル領域に抜けて、チャネル領域のしきい値を低下させ書き込まれたプログラムを消去することができる。さらにその後、再度所定のｎ型プログラマブル素子のゲート電極１０６にプログラム電位を印加すれば、チャネル領域のしきい値を再度上昇させることができ、プログラムの再書き込みが可能となる。
【００２７】
さらに、本実施例に係るｎ型プログラマブル素子では、電荷トラップ膜であるゲート絶縁膜１０５に一度トラップされたチャージは、ゲート電極１０６にゼロ電位を印加しなければ、チャネル領域に抜ける可能性が低いため、半導体装置の電源を落としてもプログラムを記憶し維持することが可能である。
【００２８】
プログラマブル素子にアンチヒューズを使用した従来のＦＰＧＡ等の半導体装置では、ヒューズの物理的な破壊によって結線状態にするため、一度書き込んだプログラムを書き換えすることができないという問題があり、またプログラマブル素子にＳＲＡＭを使用した従来のＦＰＧＡ等の半導体装置では、一度電源を落とすと記憶が消去されるため、再度プログラムを書き込まなければならないという問題があった。
【００２９】
これに対して、本実施例に係るプログラマブル素子は、上述のようにプログラムの書き換えをゲート電極１０６に印加する電位の制御により自由に行うことが可能であり、また半導体装置の電源を落としても、電荷トラップ膜であるゲート絶縁膜１０５にトラップされたチャージが保持されるため、プログラムを記憶し維持することが可能であるという利点を有している。
【００３０】
このように、本実施例に係るプログラマブル素子及びそのプログラマブル素子を有する半導体装置によれば、プログラム電位を低下させ、プログラムの再書き込みを可能にし、さらに電源を落としてもプログラムを記憶・維持することができ、従来のプログラマブル素子及びそのプログラマブル素子を有する半導体装置に比較して、プラグラム特性を向上することができる。
【００３１】
本実施例に係るｎ型プログラマブル素子の特性、特にプログラム電位印加時におけるしきい値の変化特性については、図１に示すＨｆを含有した電荷トラップ膜であるゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮ又は界面層１０４の膜厚ＴＩＬによって影響を受ける。ここで以下に、プログラマブル素子のゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮ又は界面層１０４の膜厚ＴＩＬを変化させたときのしきい値の変化ｄＶｔｈを示すシミュレーション結果を示す。
【００３２】
図４（ａ）は、プログラム電位１．５Ｖ印加時のプログラマブル素子のゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮの違いによるしきい値の変化ｄＶｔｈを示す図である。なおここで、プログラマブル素子は、界面層１０４の膜厚ＴＩＬを０．６ｎｍとして設計されている。
【００３３】
図４（ａ）によれば、プログラマブル素子のしきい値は、ゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮが４ｎｍ程度以上のとき、チャージのトラップ量が増大して大きく変化することがわかる。
【００３４】
一方、図４（ｂ）は、プログラム電位１．５Ｖ印加時のプログラマブル素子の界面層１０４の膜厚ＴＩＬの違いによるしきい値の変化ｄＶｔｈを示す図である。なおここで、プログラマブル素子は、ゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮを５ｎｍとして設計されている。
【００３５】
図４（ｂ）によれば、プログラマブル素子のしきい値は、界面層１０４の膜厚ＴＩＬが１ｎｍ程度以下のとき、チャージのトラップ量が増大して大きく変化することがわかる。
【００３６】
以上より、本実施例に係るプログラマブル素子は、電荷トラップ膜であるゲート絶縁膜１０５の膜厚ＴＨｆＳｉＯＮを４ｎｍ程度以上、界面層１０４の膜厚ＴＩＬを１ｎｍ程度以下に設計することで、ゲート絶縁膜１０５にトラップされるチャージ（電荷）量を効果的に増大してしきい値を大きく変化させ、プログラミングをより容易に行うことができる。
【００３７】
次に、図５及び図６を参照して、上述したプログラマブル素子を有する半導体装置の製造方法を説明する。図５及び図６は、プログラマブル素子を有する半導体装置の製造方法を示す工程断面図である。ここで図５及び図６においては、図面に向かって左側にプログラマブル素子形成領域１００ａ、図面に向かって右側に論理回路素子形成領域１００ｂをそれぞれ要部のみを抽出して示している。
【００３８】
まず、図５（ａ）に示すように、半導体基板１００であるシリコン基板表面にＳＴＩ等の素子分離１０１を形成し、素子分離１０１により半導体基板１００表面にプログラマブル素子形成領域１００ａ、論理回路素子形成領域１００ｂをそれぞれ区画して形成する。
【００３９】
具体的には、まず半導体基板１００上にシリコン酸化膜及びシリコン窒化膜を形成後、半導体基板１００表面のプログラマブル素子形成領域１００ａ、論理回路素子形成領域１００ｂが形成される部分をレジスト膜でマスクして、ＲＩＥ（Reactive Ion Etching）により、シリコン酸化膜及びシリコン窒化膜、さらには半導体基板１００をエッチング除去して、半導体基板１００表面に溝を形成する。
【００４０】
次に、レジスト膜を灰化処理後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１００表面の溝内部及びシリコン窒化膜等が形成された半導体基板１００上にシリコン酸化膜を形成し、さらにＣＭＰ（Chemical Mechanical Polishing）により溝外部のシリコン酸化膜及びシリコン窒化膜を研磨除去することにより半導体基板１００を露出し、半導体基板１００表面に素子分離１０１を形成し、さらにこの素子分離１０１によりプログラマブル素子形成領域１００ａ及び論理回路素子形成領域１００ｂをそれぞれ区画する。
【００４１】
続いて、半導体基板１００上に、ＣＶＤ法又は熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜等の犠牲酸化膜を形成したあと、プログラマブル素子形成領域１００ａ及び論理回路素子形成領域１００ｂにｐ型不純物イオン、例えばボロンおよびインジウム等を注入し、さらに熱処理を施して、しきい値電圧を調整したウェル領域１０２を形成する。その後、希弗酸で犠牲膜酸化膜を剥離する。
【００４２】
次に、図５（ｂ）に示したように、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法及びプラズマ窒化法を用いて、半導体基板１００全面上にゲート絶縁膜１０５となる膜厚約３ｎｍのＨｆＳｉＯＮ膜を形成する。
【００４３】
次に、図５（ｃ）に示したように、フォトリソグラフィ法を用いてプログラマブル素子形成領域１００ａ上のＨｆＳｉＯＮ膜をレジスト膜でマスクした後、論理回路素子形成領域１００ｂ上のＨｆＳｉＯＮ膜のみをウェットエッチングして除去する。
【００４４】
次に、図５（ｄ）に示すように、プログラマブル素子形成領域１００ａ上のレジスト膜を剥離した後、再度、プログラマブル素子形成領域１００ａ上のＨｆＳｉＯＮ膜上及び論理回路素子形成領域１００ｂ上に、ＭＯＣＶＤ法及びプラズマ窒化法を用いて、ゲート絶縁膜１０５となる膜厚約２．５ｎｍのＨｆＳｉＯＮ膜を形成する。
【００４５】
このとき、プログラマブル素子形成領域１００ａ上に形成されたＨｆＳｉＯＮ膜は、後にプログラマブル素子の電荷トラップ膜であるゲート絶縁膜１０５となる。従って、プログラム電位を印加することによりプログラマブル素子のしきい値を効果的に変化させるため、ゲート絶縁膜１０５に含まれるＨｆの原子濃度が一定以上、例えば、ゲート絶縁膜１０５に含まれるＨｆとＳｉの原子濃度の総和の３割以上とする。
【００４６】
その後、微量酸素雰囲気下においてＨｆＳｉＯＮ膜の焼鈍を兼ねて、半導体装置をアニール（低分圧酸化）する。この低分圧酸化では、プログラマブル素子形成領域１００ａのＨｆＳｉＯＮ膜とシリコン基板の界面にシリコン酸化膜等の界面層１０４（図示せず）が形成される。このとき、界面層１０４の膜厚が1ｎｍ程度以下になるように酸素分圧及び温度を設定する。この場合、薄膜のＨｆＳｉＯＮ膜が形成されている半導体基板１００の論理回路素子形成領域１００ｂは、界面層１０４の膜厚が１ｎｍ以上に酸化されるため良好な界面特性を得ることができる。
【００４７】
次に、図５（ｅ）に示すように、ＨｆＳｉＯＮ膜上に、ゲート電極１０６となる導電材料、例えば熱ＣＶＤ法を使用して、シランの窒素中での熱分解時にリン等の導電性の不純物イオンを添加してドープドポリシリコン膜を形成する。また他に、スパッタ法等を使用して、ニッケル、タングステン等の金属材料をゲート電極１０６材料として形成してもよい。
【００４８】
次に、図５（ｆ）に示すように、フォトリソグラフィ法及びＲＩＥにより、ゲート電極１０６をエッチング加工して、プログラマブル素子形成領域１００ａ上及び論理回路素子形成領域１００ｂ上に、ゲート絶縁膜１０５及びゲート電極１０６の積層構造をそれぞれ残置させる。
【００４９】
次に、図５（ｇ）に示すように、ゲート絶縁膜１０５及びゲート電極１０６の積層構造側部に位置するプログラマブル素子形成領域１００ａ及び論理回路素子形成領域１００ｂにｎ型不純物イオン、例えば砒素を１×１０１５ｃｍ−３程度の濃度となるように注入し、さらにＲＴＡ(Rapid Thermal Annealing)を用いて９００℃／５ｓのアニールを行って、エクステンション層となる浅いソース／ドレイン層１０３をそれぞれ形成する。
【００５０】
続いて、半導体基板１００上及びゲート電極１０６上にシリコン窒化膜、シリコン酸化膜等を形成した後、半導体基板１００上及びゲート電極１０６上のシリコン窒化膜、シリコン酸化膜等をエッチバックして、ゲート絶縁膜１０５及びゲート電極１０６の積層構造側部にゲート側壁絶縁膜１０７を形成する。
【００５１】
さらに、ゲート側壁絶縁膜１０７の側部に位置するプログラマブル素子形成領域１００ａ及び論理回路素子形成領域１００ｂにｎ型不純物イオン、例えばリンを５×１０１５ｃｍ−３程度の濃度となるように注入し、さらにスパイクアニールで活性化して、深いソース／ドレイン層１０３をそれぞれ形成する。
【００５２】
以上のようにして、プログラマブル素子形成領域１００ａ上にｎ型プログラマブル素子１１０を、論理回路素子形成領域１００ｂ上にｎ型ＭＯＳＦＥＴである論理回路素子１１１をそれぞれ形成する。
【００５３】
次に、図６（ａ）に示すように、通常のサリサイド工程により、つまり例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）あるいはチタン（Ｔｉ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のような高融点金属膜を半導体基板１００上及びゲート電極１０６上に形成した後、熱処理を行い、ゲート電極１０６及びソース／ドレイン層１０３と高融点金属膜とを反応させることにより、ゲート電極１０６表面及びソース／ドレイン層１０３表面にニッケルシリサイド、コバルトシリサイド等の２元化合物（図示せず）を形成する。
【００５４】
さらに、ＣＶＤ法等を使用して、半導体基板１００上にシリコン酸化膜等の層間絶縁層１１２を形成する。
【００５５】
次に、図６（ｂ）に示すように、半導体基板１００上の層間絶縁層１１２上にレジスト膜等を形成して、フォトリソグラフィ法によりレジスト膜に開口部を形成後、ＲＩＥにより開口部下方の層間絶縁層１１２をエッチング除去して、プログラマブル素子形成領域１００ａ上のプログラマブル素子１１０及び論理回路素子形成領域１００ｂ上の論理回路素子１１１のそれぞれのゲート電極１０６及びソース／ドレイン層１０３を露出するようにコンタクトホールを形成する。
【００５６】
さらに、めっき法又はスパッタ法等により銅、アルミニウム等の金属材料を層間絶縁層１１２上及びコンタクトホール内部に形成した後、ＣＭＰによりコンタクトホール外部の金属材料を研磨除去して、ゲート電極１０６及びソース／ドレイン層１０３に接続されるコンタクトプラグ１１３を形成する。なお、コンタクトプラグ１１３の形成の前に、コンタクトホール内壁にＴｉＮ膜等のバリア膜を予め形成して、コンタクトプラグ１１３の金属材料の層間絶縁層１１２への拡散を防止してもよい。
【００５７】
次に、図６（ｃ）に示すように、層間絶縁層１１２上にシリコン酸化膜等を構成材料とする上層の層間絶縁層１１２をさらに形成する。続いて、この上層層間絶縁層１１２上にレジスト膜を形成し、フォトリソグラフィ法によりレジスト膜に配線パターンを形成後、レジスト膜に形成された配線パターンをマスクにして、ＲＩＥにより上層層間絶縁層１１２をエッチング除去して、コンタクトプラグ１１３上に配線溝を形成する。
【００５８】
さらに、銅、アルミニウム等の金属材料を層間絶縁層１１２上及び配線溝内部に形成した後、ＣＭＰにより配線溝外部の金属材料を研磨除去して、プログラマブル素子１１０及び論理回路素子１１１のそれぞれのゲート電極１０６とコンタクトプラグ１１３を介して電気的に接続されるプログラム電位又はゲート電位印加用の配線１０９と、プログラマブル素子１１０及び論理回路素子１１１のそれぞれのソース／ドレイン層１０３とコンタクトプラグ１１３を介して電気的に接続される配線１０９を形成する。ここで、所定のプログラマブル素子１１０と論理回路素子１１１は、配線１０９により電気的に接続される。なお、配線溝内壁にＴｉＮ膜等のバリア膜を予め形成して、配線材料の層間絶縁層１１２への拡散を防止してもよい。以上のようにして、プログラマブル素子１１０を有する半導体装置、つまり任意にプログラム可能なロジックデバイスを製造することができる。
【００５９】
プログラマブル素子にＥＰＲＯＭ、ＥＥＰＲＯＭ又はアンチヒューズを使用した従来の半導体装置では、プログラマブル素子がＭＯＳＦＥＴと構成が異なるため、論理回路素子とプログラマブル素子の製造方法を区別する必要があったが、本実施例に係るプログラマブル素子を有する半導体装置の製造方法によれば、プログラマブル素子１１０がＭＯＳＦＥＴと同様の構成であるため、論理回路素子１１１の製造と同工程により、プログラマブル素子１１０を形成することができ、従来の半導体装置の製造方法に比較して、製造工程を簡略化することができる。
【００６０】
（実施例の変形例）
次に、図７を参照して、上述の実施例に係るプログラマブル素子の変形例を説明する。図７は、本発明の実施例の変形例に係るプログラマブル素子の構成を示す断面図である。本変形例に係るプログラマブル素子が実施例に係るプログラマブル素子と異なる点は、プログラマブル素子のゲート絶縁膜１０５の構成にあり、実施例のプログラマブル素子と同一部分には同一符号を付して同一部分の説明は省略する。
【００６１】
本変形に係るプログラマブル素子では、実施例と異なり、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３間のチャネル領域上に、２層のそれぞれ異なる材料により構成されるゲート絶縁膜１０５が形成されている。本変形例では、それぞれのゲート絶縁膜１０５の構成材料として、上層ゲート絶縁膜１０５ａにＨｆＳｉＯ膜、下層ゲート絶縁膜１０５ｂにＨｆＳｉＯＮ膜を使用する。
【００６２】
本変形例に係るプログラマブル素子でも、上述の実施例に係るプログラマブル素子と同様、３Ｖ程度以下の比較的低電位のプログラム電位を印加することにより、ゲート絶縁膜１０５にチャージをトラップさせてチャネル領域のしきい値を上昇させ、プログラマブル素子のＯＮ／ＯＦＦ状態を制御することができる。このため、従来のプログラマブル素子及びそのプログラマブル素子を有する半導体装置に比較して、プログラム電位を低くすることができ、プログラムの再書き込みを可能にし、さらに電源を落としてもプログラムを記憶・維持することが可能となり、プラグラム特性を向上することができる。
【００６３】
また、本変形に係るプログラマブル素子では、下層ゲート絶縁膜１０５ｂ及び上層ゲート絶縁膜１０５ａともにＨｆを含有したゲート絶縁膜を使用しなくてもよく、どちらか一方のみにＨｆを含有したゲート絶縁膜を使用した構成であっても良い。この場合、ゲート電位を制御してプログラミングする際には、Ｈｆを含有するゲート絶縁膜が電荷トラップ膜として機能する。
【００６４】
また、本変形例において、チャネル領域のしきい値を効果的に変化させるため、プログラマブル素子の電荷トラップ膜となるゲート絶縁膜１０５全体におけるＨｆの原子濃度を一定以上、例えば電荷トラップ膜となるゲート絶縁膜１０５全体に含まれるＨｆとＳｉの原子濃度の総和の３割以上とすること、さらに、半導体基板１００と下層ゲート絶縁膜１０５ｂの間に形成された界面層１０４の膜厚ＴＩＬを１ｎｍ以下とし、Ｈｆを含有したゲート絶縁膜の膜厚ＴＨｆＳｉＯＮを４ｎｍ以上とすることが望ましい。
【００６５】
本変形例に係るプログラマブル素子を有する半導体装置の製造方法は、実施例に係るプログラマブル素子を有する半導体装置の製造方法とほぼ同様であるが、実施例の図５（ｂ）乃至図５（ｄ）に示すゲート絶縁膜の形成工程と一部において異なる。
【００６６】
つまり、実施例では、図５（ｂ）乃至図５（ｄ）に示すように、プログラマブル素子のゲート絶縁膜１０５として、半導体基板１００のプログラマブル素子形成領域１００ａ上方にＣＶＤ法等を使用して２層のＨｆＳｉＯＮ膜を形成しているが、本変形例ではプログラマブル素子形成領域１００ａ上方に、ＣＶＤ法等によりＨｆＳｉＯＮ膜を堆積した後、さらにＣＶＤ法等によりＨｆＳｉＯＮ膜上にＨｆＳｉＯＮ膜と異なる絶縁膜、例えばＨｆＳｉＯ膜等を堆積し、ＨｆＳｉＯＮ膜とＨｆＳｉＯＮ膜と異なる絶縁膜の積層を形成する。
【００６７】
本変形例に係るプログラマブル素子を有する半導体装置の製造方法であっても、実施例と同様に、論理回路素子１１１の製造と同工程により、プログラマブル素子１１０を形成することができ、従来の半導体装置の製造方法に比較して、製造工程を簡略化することができる。
【００６８】
また、論理回路素子１１１のゲート絶縁膜１０５にＨｆを含有していないゲート絶縁膜１０５、例えばシリコン酸化膜等を使用することができるため、所望の機能に合わせて論理回路素子１１１を適宜設計することができる。
【００６９】
なお本発明は、上述した実施例又は実施例の変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施できることができる。例えば、上述の実施例及び変形例のプログラマブル素子はｎ型のＭＯＳＦＥＴ構造であったが、プログラマブル素子をｐ型のＭＯＳＦＥＴ構造としてもよい。
【００７０】
ｐ型プログラマブル素子のプログラミングは、任意のｐ型プログラマブル素子のゲート電極にプログラム電位を印加してチャネル領域のしきい値を低下させることで、ｐ型プログラマブル素子のドレイン電圧のＯＦＦ状態のときにｐ型プログラマブル素子がＯＮ状態となるようにして、任意の論理回路部を結線することによって行う。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例に係るプログラマブル素子の構成を示す断面図。
【図２】本発明の実施例に係るプログラマブル素子を有する半導体装置の構成を示す平面図。
【図３】本発明の実施例に係るプログラマブル素子のシミュレーションによるプログラム電位の印加によるしきい値の変化量を示すグラフ。
【図４】本発明の実施例に係るプログラマブル素子のシミュレーションによるゲート絶縁膜又は界面層の膜厚の違いによるしきい値の変化量を示すグラフ。
【図５】本発明の実施例に係るプログラマブル素子を有する半導体装置の製造方法を示す工程断面図。
【図６】本発明の実施例に係るプログラマブル素子を有する半導体装置の製造方法を示す工程断面図。
【図７】本発明の実施例の変形例に係るプログラマブル素子の構成を示す断面図。
【符号の説明】
【００７２】
１００：半導体基板  
１００ａ：プログラマブル素子形成領域  
１００ｂ：論理回路素子形成領域  
１０１：素子分離  
１０２：ウェル領域  
１０３：ソース／ドレイン層  
１０４：界面層  
１０５：ゲート絶縁膜
１０５ａ：上層ゲート絶縁膜  
１０５ｂ：下層ゲート絶縁膜
１０６：ゲート電極
１０７：ゲート側壁絶縁膜
１０８：論理回路部  
１０９：配線  
１１０：プログラマブル素子  
１１１：論理回路素子
１１２：層間絶縁層  
１１３：コンタクトプラグ
ＴＨｆＳｉＯＮ：ゲート絶縁膜の膜厚  
ＴＩＬ：界面層の膜厚
Ｖｔｈ：しきい値
ＶＢＬ：プログラム電位 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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