(57)【要約】【課題】素子特性の優れた半導体装置を簡便に製造する。【解決手段】第１の溝内の素子分離膜と活性領域を有する半導体基板を用意する工程と、この半導体基板上にマスク形成用膜を形成する工程と、活性領域を横切る開口を有する第１のマスクを形成する工程と、第１のマスクを用いて異方性エッチングを行って、前記マスク形成用膜からなる第２のマスクと、活性領域内に、対向する素子分離膜露出面を有し且つ第１の溝より浅い第２の溝を形成する工程と、第２の溝内の半導体基板表面と素子分離膜露出面との境界を含む領域に酸素イオンが照射されるように、第２のマスクを用いて酸素イオンを斜めに注入する工程と、第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成する工程と、この酸化領域を除去する工程を有する半導体装置の製造方法。【選択図】図５
2009004480.tif 000002
【特許請求の範囲】
【請求項１】
第１の溝と、第１の溝内に埋め込まれた素子分離膜と、この素子分離膜に囲まれた活性領域を有する半導体基板を用意する工程と、
前記半導体基板上にマスク形成用膜を形成する工程と、
前記マスク形成用膜上に、前記活性領域を横切る開口を有する第１のマスクを形成する工程と、
第１のマスクを用いて異方性エッチングを行って、前記開口に対応する開口を有する前記マスク形成用膜からなる第２のマスクと、前記活性領域内に、対向する素子分離膜露出面を有し且つ第１の溝より浅い第２の溝を形成する工程と、
第２の溝内の半導体基板表面と素子分離膜露出面との境界を含む領域に酸素イオンが照射されるように、第２の溝内に、第２のマスクを用いて、酸素イオンを斜めに注入する工程と、
第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成する工程と、
前記酸化領域を除去する工程を有する半導体装置の製造方法。
【請求項２】
第２の溝内を含む半導体基板表面の酸化を行って、第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成するとともに、この酸化領域を含む酸化膜を形成する工程と、
前記酸化膜を除去するとともに、前記酸化領域を除去する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
第２のマスクを除去する工程と、
第２の溝内を含む半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された第２の溝内を埋め込むように導電膜を形成し、この導電膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極の両側の当該活性領域に不純物を導入してソース／ドレイン領域を形成する工程をさらに有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離膜は酸化シリコン膜、前記マスク形成用膜は窒化シリコン膜である請求項１から３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の技術の発展に伴い、半導体装置の微細化が進んでおり、トランジスタの短チャネル効果が問題となっている。特許平５−１６７０３３号公報には、基板に掘った溝の側壁をチャネル領域とする半導体装置において、溝の底面から基板表面領域にある拡散層までの距離を、チャネル方向の平面寸法よりも長くすることで、平面的には微細な寸法でも、短チャネル効果およびパンチスルーの発生を抑える技術が開示されている。
【特許文献１】特開平５−１６７０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
溝ゲートを有する半導体装置の製造プロセスにおいて、溝ゲート用の溝をエッチングにより半導体基板に形成する際に、溝の底の半導体基板とＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）との境界付近に、除去すべき基板材料の取り残りが生じる。そのため、ゲート長が局所的に短くなってしまう問題が生じていた。溝形成工程におけるエッチング条件改善により、取り残りが生じないようにする方法では、マスクやＳＴＩとの選択比、溝形状等の制限から、このような問題を解決することは困難であった。
【０００４】
本発明の目的は、素子特性の優れた半導体装置を簡便な方法で提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、
第１の溝と、第１の溝内に埋め込まれた素子分離膜と、この素子分離膜に囲まれた活性領域を有する半導体基板を用意する工程と、
前記半導体基板上にマスク形成用膜を形成する工程と、
前記マスク形成用膜上に、前記活性領域を横切る開口を有する第１のマスクを形成する工程と、
第１のマスクを用いて異方性エッチングを行って、前記開口に対応する開口を有する前記マスク形成用膜からなる第２のマスクと、前記活性領域内に、対向する素子分離膜露出面を有し且つ第１の溝より浅い第２の溝を形成する工程と、
第２の溝内の半導体基板表面と素子分離膜露出面との境界を含む領域に酸素イオンが照射されるように、第２の溝内に、第２のマスクを用いて、酸素イオンを斜めに注入する工程と、
第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成する工程と、
前記酸化領域を除去する工程を有する半導体装置の製造方法が提供される。
【０００６】
本発明の他の態様によれば、
第２の溝内を含む半導体基板表面の酸化を行って、第２の溝内の酸素イオンが注入された領域を酸化して酸化領域を形成するとともに、この酸化領域を含む酸化膜を形成する工程と、
前記酸化膜を除去するとともに、前記酸化領域を除去する工程を有する上記の半導体装置の製造方法が提供される。
【０００７】
本発明の他の態様によれば、
第２の絶縁膜を除去する工程と、
第２の溝内を含む半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された第２の溝内を埋め込むように導電膜を形成し、この導電膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極の両側の当該活性領域に不純物を導入してソース／ドレイン領域を形成する工程をさらに有する上記の半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、素子特性の優れた半導体装置を簡便な方法で提供することができる。
【発明を実施するための最良の形態】
【０００９】
溝ゲートトランジスタをセルトランジスタとするＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造を例に挙げて、本発明の製造方法の一例について説明する。
【００１０】
図１に、ビット線形成後のＤＲＡＭの平面図を示し、図２から図８は、それぞれの工程における図１のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図を示す。
【００１１】
始めに、単結晶シリコン半導体基板１を用意する。
【００１２】
次に、半導体基板１を熱酸化し、表面に９ｎｍ程度の酸化シリコン膜２を形成する。次いで、酸化シリコン膜２の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて１２０ｎｍ程度の窒化シリコン膜３を堆積する。
【００１３】
次に、リソグラフィー技術によりレジストパターン形成し、これをマスクに用いて、窒化シリコン膜３、酸化シリコン膜２及び半導体基板１を順次ドライエッチングすることにより、図２に示すように、半導体基板１に素子分離用の溝を形成する。
【００１４】
次に、半導体基板上に、この溝を埋め込むようにＣＶＤ法等を用いて酸化シリコン膜を堆積する。次いで、この酸化シリコン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて研磨し、素子分離用の溝の外に形成された酸化シリコン膜を除去することにより、溝内に埋め込まれた酸化シリコン膜からなる素子分離膜４を形成する。フッ酸を用いて素子分離膜４の厚みを調整した後、熱リン酸を用いて窒化シリコン膜３を除去する。
【００１５】
次に、図３に示すように、ＣＶＤ法で１２０ｎｍ程度の窒化シリコン膜５を堆積する。
【００１６】
次に、リソグラフィー技術によりレジストパターンを形成し、これをマスクに用いて、窒化シリコン膜５、酸化シリコン膜２及び半導体基板１を順次ドライエッチングすることにより、図４に示すように半導体基板に溝ゲート用の溝６を形成する。この溝ゲート用の溝６は、素子分離用の溝より浅く形成される。この溝６は、素子分離膜４で囲まれた活性領域内に、この活性領域の延在方向（長手方向）である第１方向（図１のＢ−Ｂ線方向）に交差する第２の方向（図１のＡ−Ａ線方向）に沿って、当該活性領域を横切るように形成される。したがって、この溝６内の側面は、第２の方向での対向面がいずれも素子分離膜の露出面となり（図４（ａ））、第１方向での対向面がいずれも半導体基板表面となる（図４（ｂ））。溝６の底面は半導体基板表面からなる（図４（ａ）、（ｂ））。
【００１７】
このとき、溝６の底の半導体基板表面と溝内側面の素子分離膜の露出面との境界付近にシリコンの取り残り（以下「シリコンバリ」）７ができる。
【００１８】
次に、図５に示すように、上方から斜めに酸素イオン注入８を行う。本実施例では、図１のＢ−Ｂ線に垂直な面内で傾けて、斜めイオン注入を行う。この場合、図１の平面に対応する投射平面において、酸素イオンは、イオン照射領域（活性領域と素子分離領域との境界線）に対して垂直に照射される。例えば、ゲート方向の溝幅が８０ｎｍ、窒化膜上面から溝底までの高さが１００ｎｍ（溝６を形成するためのシリコンエッチング後の窒化シリコン膜５の残膜厚が２０ｎｍ、シリコン基板上面から溝底までの高さが８０ｎｍ）、シリコンバリの底部の幅が２０ｎｍとすると、酸素イオン注入の条件は、基板垂直方向を０°とした場合、注入角度θは３５〜４０°、注入エネルギーは５ｋｅＶ、注入量は１Ｅ１５〜１Ｅ１６ａｔｏｍ／ｃｍ2に設定することができる。
【００１９】
酸素イオンの注入角度θは、ゲート方向の溝幅をＷ、窒化膜から溝底までの高さをＨとすると、θ＝ｔａｎ-1（Ｗ／Ｈ）を目安に設定することができる。溝の形状、シリコンバリの形状、窒化シリコン膜５の膜厚に応じて、注入角度、注入エネルギー、注入量を適宜設定することができる。
【００２０】
酸素イオンの注入において、溝の形成時のマスクとして利用された窒化シリコン膜５は斜めに注入される酸素イオンを遮蔽するマスクとして機能し、シリコンバリ７と溝内側面の素子分離膜露出面に酸素イオンが照射され、その他の場所（本例では溝底面のＢ−Ｂ線に沿った中央付近と溝の外部）には酸素８は照射されない。
【００２１】
次に、図６に示すように、溝６の形成時の基板損傷や汚染除去のための犠牲酸化膜（酸化シリコン膜）９を、熱酸化により、溝内を含む基板表面に形成する。シリコンバリ７に酸素注入が行われない場合には、シリコン基板表面がほぼ等方的に酸化されるが、本実施例ではシリコンバリ７に酸素イオンが注入されているため、シリコンバリ７の酸化が速くなり、シリコンバリの全体を酸化することができる。
【００２２】
次に、熱燐酸を用いて窒化シリコン膜５を除去し、続いてフッ酸を用いて犠牲酸化膜９を除去する。犠牲酸化膜９の除去とともに、酸化されたバリ７を除去することができる。
【００２３】
次に、図７に示すように、熱酸化を行って、溝６内のシリコン基板表面に６ｎｍ程度の酸化シリコン膜（ゲート絶縁膜）１０を形成する。
【００２４】
次に、溝６内を埋め込むように、ＣＶＤ法で不純物を含んだ多結晶シリコンをゲート絶縁膜１０上に堆積する。次いで、リソグラフィー技術によりレジストパターンを形成し、これをマスクに用いてドライエッチングを行い、図８に示すようにゲート電極１１を形成する。
【００２５】
半導体基板のウェルや、トランジスタのチャネル、ソース／ドレイン等の形成のためのドーパント注入工程におけるドーパント種や、エネルギー、ドーズ量等の注入条件については、適宜、設定することができる。また、通常のプロセスに従って、層間絶縁膜、コンタクトプラグ１２、容量、ビット線１３等を形成してＤＲＡＭを完成することができる。
【００２６】
本実施例の図４に示されるように、溝ゲート用の溝形成のためのエッチング後に、溝６の底においてシリコンと素子分離膜の境界付近にシリコンバリ７が残る。本発明によれば、図５に示す例のように、窒化シリコン膜５をマスクとして斜め方向に酸素イオン注入を行うことで、シリコンバリ部分のみに酸素イオンを注入できる。そして、図６に示すように、酸素イオンが注入されたバリ部分は犠牲酸化膜形成の際に酸化され、この酸化されたバリ部分は、犠牲酸化膜とともに除去することができる。なお、酸素イオンが注入されたバリ部分は、アニール処理によっても酸化することができ、酸化された領域はフッ酸等を用いたウェットエッチングにより容易に除去することができる。
【００２７】
このようなプロセスにおいては、溝ゲート用の溝を形成する際に使用したマスク（窒化シリコン膜５）を、酸素イオン注入の際のマスクに利用することで、溝内に選択的に酸素イオン注入することができる。また、このマスクを利用しながら、酸素イオン注入を斜めに行うことで、溝内のシリコンバリ部分に選択的に酸素イオンを注入できる。さらに、この酸素イオン注入後に、通常行われている酸化あるいはアニール工程で溝内のシリコンバリを選択的に酸化することができ、そして、この酸化されたバリは、通常行われている犠牲酸化膜除去工程で同時に除去できる。本発明による実施例は簡便な方法で良好な溝ゲート構造を形成することができ、結果、素子特性に優れたＤＲＡＭを製造することができる。
【００２８】
上記実施例においては、ＤＲＡＭのメモリセルトランジスタに溝ゲートトランジスタを適用した半導体装置の製造例を示したが、本発明は、メモリ、ロジック等を問わず、シリコンを材料とした溝ゲートトランジスタを有する半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明により製造される半導体装置の一例の平面図である。
【図２】本発明の製造方法の一例を説明するための一工程を示す断面図である。
【図３】図２の工程に続く工程を示す断面図である。
【図４】図３の工程に続く工程を示す断面図である。
【図５】図４の工程に続く工程を示す断面図である。
【図６】図５の工程に続く工程を示す断面図である。
【図７】図６の工程に続く工程を示す断面図である。
【図８】図７の工程に続く工程を示す断面図である。
【符号の説明】
【００３０】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離膜
５  窒化シリコン膜
６  溝
７  取り残り部（バリ）
８  酸素イオン注入
９  犠牲酸化膜（酸化シリコン膜）
１０  ゲート絶縁膜（酸化シリコン膜）
１１  ゲート電極
１２  コンタクトプラグ
１３  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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