(57)【要約】【課題】多数キャリアの移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｓｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層５を形成する工程と、Ｓｉ層５及びＳｉＧｅ層をエッチングして、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴を形成する工程と、支持体穴に支持体１１、１２を形成する工程と、Ｓｉ層５をエッチングして、ＳｉＧｅ層を露出させる溝Ｈ１、Ｈ２を形成する工程と、溝Ｈ１、Ｈ２を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部を形成する工程と、空洞部にＳｉＯ2膜２３を形成する工程と、引っ張り応力を有する埋め込み膜３１を溝Ｈ１、Ｈ２に形成する工程と、を含む。支持体１１には引っ張り応力を有する絶縁膜を用い、支持体１２には圧縮応力を有する絶縁膜を用いる。【選択図】図１０
2009164217.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に引っ張り応力を有する第１支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部に絶縁膜を形成する工程と、
前記第２溝に引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に圧縮応力を有する第２支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部に絶縁膜を形成する工程と、
前記第２溝に引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程をさらに含み、
前記第２ゲート電極を形成する工程では、前記第２支持体から前記第２半導体層に力が作用する方向とチャネル平行方向とが略一致し、且つ、前記埋め込み膜から前記第２半導体層に力が作用する方向とチャネル垂直方向とが略一致するように、前記第２ゲート電極を配置することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
ＮＭＯＳトランジスタが形成される第１領域と、ＰＭＯＳトランジスタが形成される第２領域とを有する半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を前記第１領域の周辺と前記第２領域の周辺とに形成する工程と、
前記第１領域の周辺に形成された前記第１溝に引っ張り応力を有する第１支持体を形成する工程と、
前記第２領域の周辺に形成された前記第１溝に圧縮応力を有する第２支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を前記第１領域の周辺と前記第２領域の周辺とに形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第１領域の前記半導体基板と前記第２半導体層との間、及び、前記第２領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記第１領域に形成された前記空洞部と、前記第２領域に形成された前記空洞部とに絶縁膜を形成する工程と、
前記第１領域の周辺に形成された前記第２溝と、前記第２領域の周辺に形成された前記第２溝とに引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１領域の前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第２領域の前記第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、をさらに含み、
前記第２ゲート電極を形成する工程では、前記第２支持体から前記第２半導体層に力が作用する方向とチャネル平行方向とが略一致し、且つ、前記埋め込み膜から前記第２半導体層に力が作用する方向とチャネル垂直方向とが略一致するように、前記第２ゲート電極を配置することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２支持体を形成する工程は、
前記第１溝を埋め込むように前記半導体基板上に引っ張り応力を有する支持体膜を形成する工程と、
前記支持体膜に不純物をイオン注入する工程と、を有することを特徴とする請求項３から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体層を平面視で囲むように前記半導体基板上に形成された絶縁層と、を備え、
前記絶縁層は引っ張り応力を有することを特徴とする半導体装置。
【請求項９】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体層を平面視で囲むように前記半導体基板上に形成された絶縁層と、を備え、
前記絶縁層は、平面視で一の方向に向かって前記半導体層の前後の側に配置された第１絶縁層と、前記一の方向と平面視で略垂直に交わる他の方向に向かって前記半導体層の前後の側に配置された第２絶縁層とを含み、
前記第１絶縁層は圧縮応力を有し、前記第２絶縁層は引っ張り応力を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれもその製造法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
【０００３】
このため、普通のバルクシリコンウェハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄ）法が知られている（例えば、非特許文献１参照）。以下、ＳＢＳＩ法について図を参照しながら説明する。
図１１〜図１３は、従来例に係る半導体装置の製造方法を示す図である。図１１〜図１３において、（ａ）は平面図、（ｂ）は（ａ）をＸ１１−Ｘ´１１〜Ｘ１３−Ｘ´１３線でそれぞれ切断したときの断面図である。
【０００４】
図１１（ａ）及び（ｂ）に示すように、まず始めに、シリコン（Ｓｉ）基板１０１上にシリコンゲルマニウム（ＳｉＧｅ）層１１１とＳｉ層１１３とを順次成膜し、そこに支持体用の溝ｈ´１を形成する。Ｓｉ層１１３とＳｉＧｅ層１１１はエピタキシャル成長法で形成し、支持体用の溝ｈ´１はドライエッチングで形成する。次に、Ｓｉ基板１０１上の全面に支持体膜を成膜した後、支持体膜をドライエッチングして、図１２（ａ）及び（ｂ）に示すような支持体１２２を形成し、さらに、支持体１２２下から露出しているＳｉ層１１３／ＳｉＧｅ層１１１もドライエッチングする。この状態で、ＳｉＧｅ層１１１を図１２（ａ）の矢印の方向からフッ硝酸溶液でエッチングすると、支持体１２２にＳｉ層１１３がぶらさがった形でＳｉ層１１３の下に空洞部１２５が形成される。
【０００５】
次に、図１３（ａ）及び（ｂ）に示すように、Ｓｉ基板１０１を熱酸化して空洞部１２５内にＳｉＯ2膜１３１を形成する（ＢＯＸ酸化工程）。このようにして、ＳｉＯ2膜１３１とＳｉ層１１３とからなるＳＯＩ構造をバルクのＳｉ基板（即ち、バルクシリコンウェハ）１０１上に形成する。ＳｉＯ2膜１３１はＢＯＸ層ともいい、Ｓｉ層１１３はＳＯＩ層ともいう。ＳＯＩ構造を形成した後は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によってＳｉ基板１０１上の全面にＳｉＯ2膜（図示せず）を成膜する。そして、ＳｉＯ2膜と支持体１２２とをＣＭＰで平坦化し、さらにＨＦ系溶液でウェットエッチング（即ち、ＨＦエッチ）することで、Ｓｉ層１１３の表面を露出させる。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【非特許文献２】手塚勉、他７名、「高移動度チャネルを有するひずみＳｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ／ひずみＳｉＧｅ−ｏｎ  ｉｎｓｕｌａｔｏｒ  デュアルチャネルＣＭＯＳの作成と電気特性」、ＩＥＥＪ  Ｔｒａｎｓ．ＥＩＳ，ＶＯｌ．１２６，Ｎｏｖ，２００６  ｐ．１３３２−１３３９．
【非特許文献３】Ａ．Ｖ−Ｙ．Ｔｈｅａｎ  ｅｔ  ａｌ．“Ｕｎｉａｘｉａｌ−Ｂｉａｘｉａｌ  Ｓｔｒｅｓｓ  Ｈｙｂｒｉｄｉｚａｔｉｏｎ  Ｆｏｒ  Ｓｕｐｅｒ−Ｃｒｉｔｉｃａｌ  Ｓｔｒａｉｎｅｄ−Ｓｉ  Ｄｉｒｅｃｔｌｙ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＣ−ＳＳＯＩ）ＰＭＯＳ  Ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｃｈａｎｎｅｌ  Ｏｒｉｅｎｔａｔｉｏｎ”，ＩＥＤＭ０５−５１５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、ＳＢＳＩ法は、ＳＯＩ層に形成されるデバイス（以下、ＳＯＩデバイスという。）を低コストで提供できる点、及び、バルクのＳｉ基板に直接形成されるデバイス（以下、バルクＳｉデバイスという。）とＳＯＩデバイスとを同一基板に容易に混載できるという点、で非常に有効な技術である。ただし、ＳＢＳＩ法で形成されるＳＯＩデバイスと、ＳＯＩウエーハから形成される一般的なＳＯＩデバイスとを比較した場合、性能の面では差が無い。そのため、ＳＢＳＩ法で形成されるＳＯＩデバイスの性能をＳＢＳＩプロセス独特の構造を利用して高めていくことが、ＳＢＳＩ法のメリットをさらに向上させる観点から望まれていた。
【０００７】
一方、現在の一般的な半導体デバイスでは、微細化を進めることで高速化や小型化などの性能向上を果たしている。しかしながら、そういった微細化による性能向上も限界が見え始めたため、さまざまな企業や研究機関において微細化以外の方法によってデバイス性能向上が図られている。その高性能化手段の一つに、チャネルとなる領域（以下、チャネル領域という。）に応力を印加してキャリアの移動度を向上させる技術、いわゆる歪みＳｉチャネル技術がある（例えば、非特許文献２参照）。歪みＳｉチャネル技術は、ＳＧＯＩ（ＳｉＧｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）や、ＳＳＯＩ（Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）などに代表されるグローバル歪み技術と、窒化膜等を使用したローカル歪み技術に大別されるが、一般的に知られている事実として、図１４（ａ）に示すように、平面視でチャネルと略平行な方向（以下、チャネル平行方向という。）に引っ張り応力を与え、平面視でチャネルと略垂直な方向（以下、チャネル垂直方向という。）に引っ張り応力を与えると電子の移動度が向上する。また、同事実として、図１４（ｂ）に示すように、チャネル平行方向に圧縮応力を与え、チャネル垂直方向に引っ張り応力を与えると正孔の移動度がそれぞれ向上する（例えば、非特許文献３参照）。
【０００８】
ここで、図１１〜図１３に示したように、ＳＢＳＩ法は、支持体の形成工程や、空洞部の形成工程、空洞部の埋め込み工程など独特のプロセスを有する。また、このようなプロセスにより形成されるＳＯＩデバイス（以下、ＳＢＳＩデバイスという。）では、ＳＯＩ層は平面視で部分的（即ち、島状）に形成される。このため、ＳＢＳＩ法については、ＳＧＯＩやＳＳＯＩなどの従来の歪み技術を適用することができず、チャネル領域に歪を持たせて電子の移動度を向上させたＳＢＳＩデバイス（即ち、ＳＢＳＩ法により形成されるＳＯＩデバイス）を実現することはできていなかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、多数キャリアの移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
〔発明１、２〕  上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に引っ張り応力を有する第１支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部に絶縁膜を形成する工程と、前記第２溝に引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とするものである。
【００１０】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程をさらに含むことを特徴とするものである。
ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。ＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「第１支持体」と「埋め込み膜」は例えばシリコン酸化（ＳｉＯ2）膜又はシリコン窒化（Ｓｉ3Ｎ4）膜などの絶縁膜からなる。
【００１１】
発明１、２の半導体装置の製造方法によれば、引っ張り応力を有する第１支持体を第２半導体層の側面に隣接して形成することにより、第２半導体層に外側へ引っ張られる力（即ち、引っ張り応力）を与えることができる。また、引っ張り応力を有する埋め込み膜を第２半導体層の側面に隣接して形成することにより、第２半導体層に引っ張り応力を与えることができる。従って、例えば、ＮＭＯＳトランジスタが形成される領域の第２半導体層に対して、チャネル平行方向に引っ張り応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。そして、このような応力の付与により、チャネル領域の第２半導体層に歪を持たせて電子の移動度を向上させることができる。
【００１２】
〔発明３、４〕  発明３の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に圧縮応力を有する第２支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部に絶縁膜を形成する工程と、前記第２溝に引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とするものである。
【００１３】
発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程をさらに含み、前記第２ゲート電極を形成する工程では、前記第２支持体から前記第２半導体層に力が作用する方向とチャネル平行方向とが略一致し、且つ、前記埋め込み膜から前記第２半導体層に力が作用する方向とチャネル垂直方向とが略一致するように、前記第２ゲート電極を配置することを特徴とするものである。
【００１４】
発明３、４の半導体装置の製造方法によれば、圧縮応力を有する第２支持体を第２半導体層の側面に隣接して形成することにより、第２半導体層に内側へ圧縮される力（即ち、圧縮応力）を与えることができる。また、引っ張り応力を有する埋め込み膜を第２半導体層の側面に隣接して形成することにより、第２半導体層に引っ張り応力を与えることができる。従って、例えば、ＰＭＯＳトランジスタが形成される領域の第２半導体層に対して、チャネル平行方向に圧縮応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。そして、このような応力の付与により、チャネル領域の第２半導体層に歪を持たせて正孔の移動度を向上させることができる。
【００１５】
〔発明５、６〕  発明５の半導体装置の製造方法は、ＮＭＯＳトランジスタが形成される第１領域と、ＰＭＯＳトランジスタが形成される第２領域とを有する半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を前記第１領域の周辺と前記第２領域の周辺とに形成する工程と、前記第１領域の周辺に形成された前記第１溝に引っ張り応力を有する第１支持体を形成する工程と、前記第２領域の周辺に形成された前記第１溝に圧縮応力を有する第２支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を前記第１領域の周辺と前記第２領域の周辺とに形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第１領域の前記半導体基板と前記第２半導体層との間、及び、前記第２領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記第１領域に形成された前記空洞部と、前記第２領域に形成された前記空洞部とに絶縁膜を形成する工程と、前記第１領域の周辺に形成された前記第２溝と、前記第２領域の周辺に形成された前記第２溝とに引っ張り応力を有する埋め込み膜を形成する工程と、を含むことを特徴とするものである。
【００１６】
発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第１領域の前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第２領域の前記第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、をさらに含み、前記第２ゲート電極を形成する工程では、前記第２支持体から前記第２半導体層に力が作用する方向とチャネル平行方向とが略一致し、且つ、前記埋め込み膜から前記第２半導体層に力が作用する方向とチャネル垂直方向とが略一致するように、前記第２ゲート電極を配置することを特徴とするものである。
【００１７】
発明５、６の半導体装置の製造方法によれば、引っ張り応力を有する第１支持体を第１領域の第２半導体層の側面に隣接して形成することにより、第１領域の第２半導体層に引っ張り応力を与えることができる。また、引っ張り応力を有する埋め込み膜を第１領域の第２半導体層の側面に隣接して形成することにより、第１領域の第２半導体層に引っ張り応力を与えることができる。従って、第１領域の第２半導体層に対して、チャネル平行方向に引っ張り応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。そして、このような応力の付与により、第１領域の第２半導体層に歪を持たせて電子の移動度を向上させることができる。
【００１８】
同様に、圧縮応力を有する第２支持体を第２領域の第２半導体層の側面に隣接して形成することにより、第２領域の第２半導体層に圧縮応力を与えることができる。また、引っ張り応力を有する埋め込み膜を第２領域の第２半導体層の側面に隣接して形成することにより、第２領域の第２半導体層に引っ張り応力を与えることができる。従って、第２領域の第２半導体層に対して、チャネル平行方向に圧縮応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。そして、このような応力の付与により、第２領域の第２半導体層に歪を持たせて正孔の移動度を向上させることができる。
これにより、チャネル領域の第２半導体層に歪を持たせて電子の移動度を向上させたＮＭＯＳトランジスタと、チャネル領域の第２半導体層に歪を持たせて正孔の移動度を向上させたＰＭＯＳトランジスタとを有するＳＢＳＩデバイスを実現することができる。
【００１９】
〔発明７〕  発明７の半導体装置の製造方法は、発明３から発明６の何れか一の半導体の製造方法において、前記第２支持体を形成する工程は、前記第１溝を埋め込むように前記半導体基板上に引っ張り応力を有する支持体膜を形成する工程と、前記支持体膜に不純物をイオン注入する工程と、を有することを特徴とするものである。ここでは、例えば、支持体膜に不純物をイオン注入して当該支持体膜が有する力を引っ張り応力から圧縮応力に変化させる。
発明７の半導体装置の製造方法によれば、引っ張り応力を有する第１支持体と、圧縮応力を有する第２支持体とを同一の支持体膜から形成することができるので、製造工程の短縮に寄与することができる。
【００２０】
〔発明８〕  発明８の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層を平面視で囲むように前記半導体基板上に形成された絶縁層と、を備え、前記絶縁層は引っ張り応力を有することを特徴とするものである。このような構成であれば、第２半導体層に対して、チャネル平行方向に引っ張り応力を与えることができ、チャネル垂直方向にも引っ張り応力を与えることができる。
【００２１】
〔発明９〕  発明９の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層を平面視で囲むように前記半導体基板上に形成された絶縁層と、を備え、前記絶縁層は、平面視で一の方向に向かって前記半導体層の前後の側に配置された第１絶縁層と、前記一の方向と平面視で略垂直に交わる他の方向に向かって前記半導体層の前後の側に配置された第２絶縁層とを含み、前記第１絶縁層は圧縮応力を有し、前記第２絶縁層は引っ張り応力を有することを特徴とするものである。ここで、「一の方向」は例えばチャネル平行方向であり、「他の方向」は例えばチャネル垂直方向である。
発明９の半導体装置によれば、例えば、第２半導体層に対して、チャネル平行方向に圧縮応力を与えることができ、チャネル垂直方向に引っ張り応力が与えることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を添付図面を参照して説明する。
（１）第１実施形態
図１〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す図である。図１〜図８において、（ａ）及び（ｂ）はＮＭＯＳトランジスタが形成される第１領域と、当該第１領域を平面視で囲む素子分離領域と（以下、これらを合わせてＮＭＯＳ領域という。）を示す図であり、（ａ）は平面図、（ｂ）は（ａ）をＸ１−Ｘ´１〜Ｘ８−Ｘ´８線でそれぞれ切断したときの断面図である。また、図１〜図８において、（ｃ）及び（ｄ）はＰＭＯＳトランジスタが形成される第２領域と、当該第２領域を平面視で囲む素子分離領域と（以下、これらを合わせてＰＭＯＳ領域という。）を示す図であり、（ｃ）は平面図、（ｄ）は（ｃ）をＸ１−Ｘ´１〜Ｘ８−Ｘ´８線でそれぞれ切断したときの断面図である。
【００２３】
まず始めに、図１（ａ）〜（ｄ）に示すように、ＮＭＯＳ領域とＰＭＯＳ領域とを有するバルクのシリコン（Ｓｉ）基板１上に、単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３を形成し、その上に単結晶のＳｉ層５を形成する。これらＳｉＧｅ層３、Ｓｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、フォトリソグラフィー技術及びエッチング技術により、Ｓｉ層５及びＳｉＧｅ層３をそれぞれ部分的にエッチングする。これにより、ＮＭＯＳ領域にＳｉ基板１を底面とする支持体穴ｈ１を形成すると共に、ＰＭＯＳ領域にＳｉ基板１を底面とする支持体穴ｈ２を形成する。ここでは、支持体穴ｈ１、ｈ２を素子分離領域と平面視で重なる領域に形成する。なお、このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００２４】
次に、支持体穴ｈ１、ｈ２を埋め込むようにしてＳｉ基板１上に第１の支持体膜を形成する。この支持体膜は引っ張り応力を有する絶縁膜であり、例えば、引っ張り応力を有するＳｉＯ2膜又は引っ張り応力を有するシリコン窒化（Ｓｉ3Ｎ4）膜である。例えば、オゾン又は酸素に対するＴＥＯＳソールの流量比が大きいプラズマＴＥＯＳにより、引っ張り応力を有するＳｉＯ2膜を形成することができる。また、例えば、ＬＰＣＶＤにより、引っ張り応力を有するＳｉ3Ｎ4膜を形成することができる。
【００２５】
次に、図２（ａ）〜（ｄ）に示すように、フォトリソグラフィー技術及びエッチング技術により、引っ張り応力を有する支持体膜１１を部分的にエッチングする。これにより、ＮＭＯＳ領域のＳｉ基板１上に支持体膜１１を残すと共に、ＰＭＯＳ領域のＳｉ基板１上から支持体膜１１を取り除く。次に、図３（ａ）〜（ｄ）に示すように、Ｓｉ基板１上に第２の支持体膜１２を形成する。この支持体膜１２は圧縮応力を有する絶縁膜であり、例えば、圧縮応力を有するＳｉＯ2膜又は圧縮応力を有するＳｉ3Ｎ4膜である。例えば、オゾン又は酸素に対するＴＥＯＳソールの流量比が小さいプラズマＴＥＯＳにより、圧縮応力を有するＳｉＯ2膜を形成することができる。また、例えば、ＰＥＣＶＤにより、圧縮応力を有するＳｉ3Ｎ4膜を形成することができる。
【００２６】
次に、図４（ａ）〜（ｄ）に示すように、フォトリソグラフィー技術及びエッチング技術により、支持体膜１２、１１、Ｓｉ層５及びＳｉＧｅ層３を順次、部分的にエッチングする。これにより、ＮＭＯＳ領域では、支持体膜１１から支持体を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝Ｈ１を形成する。エッチング後のＳｉ層５は平面視で矩形を成し、その短辺側面は引っ張り応力を有する支持体１１に接触し、その長辺側面は溝Ｈ１に面した状態となる。また、ＰＭＯＳ領域では、支持体膜１２から支持体を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝Ｈ２を形成する。エッチング後のＳｉ層５は平面視で矩形を成し、その短辺側面は圧縮応力を有する支持体１２に接触し、その長辺側面は溝Ｈ２に面した状態となる。なお、上記のエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００２７】
次に、溝Ｈ１、Ｈ２を介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図５（ａ）〜（ｄ）に示すように、ＮＭＯＳ領域のＳｉ基板１とＳｉ層５との間に空洞部２１を形成すると共に、ＰＭＯＳ領域のＳｉ基板１とＳｉ層５との間に空洞部２２を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部の形成後、ＮＭＯＳ領域のＳｉ層５は支持体１１により支えられ、ＰＭＯＳ領域のＳｉ層５は支持体１２により支えられることとなる。
【００２８】
なお、上記のエッチング工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層を選択的に除去することが可能である。
次に、図６（ａ）〜（ｄ）に示すように、例えば熱酸化により、ＮＭＯＳ領域の空洞部内にＳｉＯ2膜２３を形成すると共に、ＰＭＯＳ領域の空洞部内にＳｉＯ2膜２３を形成する。ここでは、ＮＭＯＳ領域、ＰＭＯＳ領域の各空洞部の内部に面するＳｉ基板１表面と、Ｓｉ層５の裏面をそれぞれ熱酸化してＳｉＯ2膜２３を成長させ、上下から成長してくるＳｉＯ2膜２３同士を空洞部の中心付近でそれぞれ密着させる。これにより、ＮＭＯＳ領域、ＰＭＯＳ領域の各空洞部内をそれぞれＳｉＯ2膜２３で埋め込む。
【００２９】
そして、ＳｉＯ2膜２３を形成した後、Ｓｉ基板１上に埋め込み膜３１を形成して、ＮＭＯＳ領域の溝Ｈ１とＰＭＯＳ領域の溝Ｈ２をそれぞれ埋め込む。この埋め込み膜３１は引っ張り応力を有する絶縁膜であり、例えば、引っ張り応力を有するＳｉＯ2膜又は引っ張り応力を有するＳｉ3Ｎ4膜である。例えば、オゾン又は酸素に対するＴＥＯＳソールの流量比が大きいプラズマＴＥＯＳにより、引っ張り応力を有するＳｉＯ2膜を形成することができる。また、例えば、ＬＰＣＶＤにより、引っ張り応力を有するＳｉ3Ｎ4膜を形成することができる。
【００３０】
次に、埋め込み膜３１、支持体（膜）１２、１１を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により平坦化しながら除去し、さらに、必要に応じてフッ酸（ＨＦ）溶液等を用いたウェットエッチングを施して、図７（ａ）〜（ｄ）に示すように、Ｓｉ層５の表面を露出させる。これにより、ＮＭＯＳ領域のＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２３とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造５０が完成すると共に、ＰＭＯＳ領域のＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２３とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造６０が完成する。
【００３１】
図７（ａ）及び（ｂ）に示すように、ＮＭＯＳ領域のＳＯＩ構造５０では、Ｓｉ層５の短辺側面が引っ張り応力を有する支持体１１に接触し、その長辺側面が引っ張り応力を有する埋め込み膜３１に接触している。このため、図７（ａ）の矢印で示すように、Ｓｉ層５には、その短辺から外側に向けて引っ張られる力（即ち、引っ張り応力）が与えられ、且つ、長辺から外側に向けて引っ張り応力が与えられている。つまり、支持体１１と埋め込み膜３１はそれぞれＳｉ層５に引っ張り応力を付与する手段として機能する。また、支持体１１と埋め込み膜３１はＳＯＩ構造５０を平面視で囲んでおり、これらは素子分離層としても機能することとなる。
【００３２】
一方、図７（ｃ）及び（ｄ）に示すように、ＰＭＯＳ領域のＳＯＩ構造６０では、Ｓｉ層５の短辺側面が圧縮応力を有する支持体１２に接触し、その長辺側面が引っ張り応力を有する埋め込み膜３１に接触している。このため、図７（ｃ）の矢印で示すように、Ｓｉ層５には、その短辺から内側に向けて圧縮される力（即ち、圧縮応力）が与えられ、且つ、長辺から外側に向けて引っ張り応力が与えられている。つまり、支持体１２はＳｉ層５に圧縮応力を付与する手段として機能すると共に、埋め込み膜はＳｉ層５に引っ張り応力を付与する手段として機能する。また、支持体１２と埋め込み膜３１はＳＯＩ構造６０を平面視で囲んでおり、これらは素子分離層としても機能することとなる。
【００３３】
以降の工程では、ＮＭＯＳ領域のＳｉ層５にＮＭＯＳトランジスタを形成すると共に、ＰＭＯＳ領域のＳｉ層５にＰＭＯＳトランジスタを形成する。即ち、図８（ａ）〜（ｄ）に示すように、ＮＭＯＳ領域のＳｉ層５表面にゲート絶縁膜４１を形成すると共に、ＰＭＯＳ領域のＳｉ層５表面にゲート絶縁膜４２を形成する。ゲート絶縁膜４１、４２は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。ゲート絶縁膜４１、４２は同時に形成しても良いし、別々に形成しても良い。
【００３４】
次に、これらゲート絶縁膜４１、４２上にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
具体的には、ＮＭＯＳ領域全体をフォトレジストで覆った状態で、ＰＭＯＳ領域のポリシリコン膜にｐ型不純物をイオン注入し、次に、ＰＭＯＳ領域全体をフォトレジストで覆った状態で、ＮＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入する。その後、Ｓｉ基板１全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ＮＭＯＳ領域のポリシリコン膜にｎ型の導電性を持たせると共に、ＰＭＯＳ領域のポリシリコン膜にｐ型の導電性を持たせることができる。
【００３５】
次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングする。これにより、ＮＭＯＳ領域のゲート絶縁膜４１上にゲート電極４３を形成すると共に、ＰＭＯＳ領域のゲート絶縁膜４２上にゲート電極４４を形成する。なお、ここでは、ＮＭＯＳ領域において、支持体１１からＳｉ層５に力が作用する方向とチャネル平行方向とが一致し、且つ、埋め込み膜３１からＳｉ層に力が作用する方向とチャネル垂直方向とが一致するように、ゲート電極４３を配置する。同様に、ＰＭＯＳ領域において、支持体１２からＳｉ層５に力が作用する方向とチャネル平行方向とが一致し、且つ、埋め込み膜３１からＳｉ層５に力が作用する方向とチャネル垂直方向とが一致するように、ゲート電極４４を配置する。
【００３６】
次に、これらゲート電極４３、４４をマスクにＳｉ層５に不純物をイオン注入し、熱処理を施して、ＮＭＯＳ領域のＳｉ層５にｎ型のソース又はドレイン（以下、Ｓ／Ｄ層という。）４５を形成すると共に、ＰＭＯＳ領域のＳｉ層５にｐ型のＳ／Ｄ層４６を形成する。具体的には、ＮＭＯＳ領域全体をフォトレジストで覆った状態で、ＰＭＯＳ領域のＳｉ層５にｐ型不純物をイオン注入し、次に、ＰＭＯＳ領域全体をフォトレジストで覆った状態で、ＮＭＯＳ領域のＳｉ層５にｎ型不純物をイオン注入する。その後、Ｓｉ基板１全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ＮＭＯＳ領域のＳｉ層５にｎ型のＳ／Ｄ層４５を形成すると共に、ＰＭＯＳ領域のＳｉ層５にｐ型のＳ／Ｄ層４６を形成することができる。
【００３７】
次に、層間絶縁膜（図示せず）を形成し、この層間絶縁膜を部分的にエッチングして、ゲート電極４３、４４を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層４５、４６を底面とする第２のコンタクトホール（図示せず）とを形成する。そして、コンタクトホールの内部にＡｌ配線又はプラグ電極等を形成する。このようにして、ＮＯＳ領域のＳｉ層５にＮＭＯＳトランジスタ７０が完成すると共に、ＰＭＯＳ領域のＳｉ層５にＰＭＯＳトランジスタ８０が完成する。
【００３８】
このように、本発明の第１実施形態によれば、引っ張り応力を有する支持体１１と埋め込み膜３１とをＮＭＯＳ領域のＳｉ層５側面に隣接して形成することにより、Ｓｉ層５に引っ張り応力を与えることができる。従って、例えば図８（ａ）に示すように、ＮＭＯＳ領域のＳｉ層５に対して、チャネル平行方向に引っ張り応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。また、圧縮応力を有する支持体１２と、引っ張り応力を有する埋め込み膜３１とをＰＭＯＳ領域のＳｉ層５側面に隣接して形成することにより、Ｓｉ層５に圧縮応力と引っ張り応力とをそれぞれ与えることができる。従って、例えば図８（ｃ）に示すように、ＰＭＯＳ領域のＳｉ層５に対して、チャネル平行方向に圧縮応力を与えると共に、チャネル垂直方向に引っ張り応力を与えることができる。これにより、チャネル領域のＳｉ層５に歪を持たせて電子の移動度を向上させたＮＭＯＳトランジスタ７０と、チャネル領域のＳｉ層５に歪を持たせて正孔の移動度を向上させたＰＭＯＳトランジスタ８０とを有するＳＢＳＩデバイスを実現することができる。
【００３９】
（２）第２実施形態
上述の第１実施形態では、引っ張り応力を有する支持体１１と、圧縮応力を有する支持体１２とをそれぞれ別々に形成する場合について説明した。しかしながら、支持体１１、１２の形成方法はこれに限られることはない。本発明者は、絶縁膜に不純物をイオン注入することによりその応力特性を改変できることを見出したが、例えば、この現象を利用して同一の絶縁膜から応力特性の異なる２種類の支持体１１、１２を形成しても良い。
【００４０】
即ち、本発明者は、成膜直後（Ａｓ  ＤＥＰＯ）の段階で引っ張り応力を有するＳｉ3Ｎ4膜に対して、Ｐ＋、Ａｓ＋、Ｓｂ＋、ＢＦ２＋の各不純物をイオン注入すると、その応力特性は引っ張り応力から圧縮応力に変化することを発見した。また、このようなイオン注入を行った後で、Ｓｉ3Ｎ4膜にランプアニール（例えば、１０４０℃、１０秒）を施した場合でも、Ｐ＋を除いた各サンプルは圧縮応力を維持することが分かった。そこで、第２実施形態では、上記の現象を利用して支持体１１、１２を形成する場合について説明する。
【００４１】
図９及び図１０は、本発明の第２実施形態に係る半導体装置の製造方法を示す図である。図９及び図１０において、（ａ）及び（ｂ）はＮＭＯＳ領域を示す図であり、（ａ）は平面図、（ｂ）は（ａ）をＸ９−Ｘ´９〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。また、（ｃ）及び（ｄ）はＰＭＯＳ領域を示す図であり、（ｃ）は平面図、（ｄ）は（ｃ）をＸ９−Ｘ´９〜Ｘ１０−Ｘ´１０線でそれぞれ切断したときの断面図である。なお、図９及び図１０において、図１〜図８と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００４２】
図９（ａ）〜（ｄ）において、引っ張り応力を有する支持体膜１１をＳｉ基板１上に形成する工程までは第１実施形態と同じである。支持体膜１１は、例えば引っ張り応力を有するＳｉＯ2膜又は引っ張り応力を有するＳｉ3Ｎ4膜である。図９（ａ）〜（ｄ）において、ＳｉＯ2膜を形成した後、ＮＭＯＳ領域を覆い、ＰＭＯＳ領域を露出するレジストパターン（図示せず）を支持体膜１１上に形成する。このレジストパターンの形成は、例えばフォトリソグラフィー技術により行う。
【００４３】
次に、上記のレジストパターンをマスクに、支持体膜１１に不純物をイオン注入する。ここでは、例えばヒ素（Ａｓ＋）又はアンチモン（Ｓｂ＋）を支持体膜１１にイオン注入する。これにより、ＰＭＯＳ領域の支持体膜１１にのみ不純物がイオン注入され、その応力特性を引っ張り応力から圧縮応力に改変することができる。つまり、引っ張り応力を有する支持体膜１１から圧縮応力を有する支持体膜１２を形成することができる。
【００４４】
以降の工程は、第１実施形態と同じである。即ち、ＮＭＯＳ領域及びＰＭＯＳ領域にそれぞれ溝Ｈ１、Ｈ２（図４参照。）を形成し、これら溝Ｈ１、Ｈ２を介してＳｉＧｅ層３を除去する。これにより、ＮＭＯＳ領域とＰＭＯＳ領域にそれぞれ空洞部２１、２２（図５参照。）を形成する。次に、これら空洞部２１、２２内にそれぞれＳｉＯ2膜２３（図６参照。）を形成する。そして、図１０（ａ）〜（ｄ）に示すように、引っ張り応力を有する埋め込み膜３１をＳｉ基板１上に形成して、溝Ｈ１、Ｈ２を埋め込む。次に、埋め込み膜３１、支持体（膜）１１、１２を例えばＣＭＰにより平坦化しながら除去し、さらに、必要に応じてフッ酸（ＨＦ）溶液等を用いたウェットエッチングを施して、図７（ａ）〜（ｄ）に示したようにＳｉ層５の表面を露出させる。これにより、ＮＭＯＳ領域のＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２３とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造５０が完成すると共に、ＰＭＯＳ領域のＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２３とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造６０が完成する。その後、図８（ａ）〜（ｄ）に示したように、ＮＭＯＳ領域のＳｉ層５にＮＭＯＳトランジスタ７０を形成すると共に、ＰＭＯＳ領域のＳｉ層５にＰＭＯＳトランジスタ８０を形成する。
【００４５】
このように、本発明の第２実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、第１実施形態と比べて、引っ張り応力を有する支持体１１と、圧縮応力を有する支持体１２とを同一の絶縁膜から形成することができるので、成膜工程とエッチング工程とをそれぞれ１回ずつ省くことができる。従って、製造工程の短縮に寄与することができる。
【００４６】
上記の第１、第２実施形態では、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、支持体１１が本発明の「第１支持体」に対応し、支持体１２が本発明の「第２支持体」に対応している。さらに、支持体穴ｈ１、ｈ２が本発明の「第１溝」に対応し、溝Ｈ１、Ｈ２が本発明の「第２溝」に対応している。また、ＳｉＯ2膜２３が本発明の「絶縁膜」に対応している。さらに、ゲート絶縁膜４１が本発明の「第１ゲート絶縁膜」に対応し、ゲート絶縁膜４２が本発明の「第２ゲート絶縁膜」に対応している。また、ゲート電極４３が本発明の「第１ゲート電極」に対応し、ゲート電極４４が本発明の「第２ゲート電極」に対応している。
さらに、ＮＭＯＳ領域に残された支持体１１及び埋め込み膜３１と、ＰＭＯＳ領域に残された支持体１２及び埋め込み膜３１が、それぞれ本発明の「絶縁層」に対応し、その中でも、支持体１２が本発明の「第１絶縁層」に対応し、ＰＭＯＳ領域の埋め込み膜３１が本発明の「第２絶縁層」に対応している。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１１】従来例に係るに係る半導体装置の製造方法を示す図（その１）。
【図１２】従来例に係るに係る半導体装置の製造方法を示す図（その２）。
【図１３】従来例に係るに係る半導体装置の製造方法を示す図（その３）。
【図１４】移動度が向上するための応力の方向を示す図。
【符号の説明】
【００４８】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層（ＳＯＩ層）、１１、１２  支持体（膜）、２１、２２  空洞部、２３  ＳｉＯ2膜（ＢＯＸ層）、３１  埋め込み膜、４１、４２  ゲート絶縁膜、４３、４４  ゲート電極、４５、４６  Ｓ／Ｄ層、５０、６０  ＳＯＩ構造、７０  ＮＭＯＳトランジスタ、８０  ＰＭＯＳトランジスタ
【図１】
2009164217.tif 000003
【図２】
2009164217.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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