(57)【要約】【課題】出力バッファにおいて生じる電圧降下の変動を抑制して、クロストークを軽減する。【解決手段】マトリック状に配列された画素回路６００の各行に対応する出力バッファ３００は、ｐ型トランジスタ３０３およびｎ型トランジスタ３０４が直列に接続されたＣＭＯＳインバータである。この出力バッファ３００は、ｐ型トランジスタ３０３と出力ノード３０９との間に電位補償回路３２０を備える。この出力バッファ３００には、発光期間において発光素子６０４に供給される駆動電流が流れるため、ｐ型トランジスタ３０３および電位補償回路３２０の電気抵抗によって電圧降下が起こる。この場合、電位補償回路３２０は、その駆動電流の大きさに応じて、電位補償回路３２０自身の電気抵抗の大きさを変えて、出力ノード３０９の電位変動を抑制する。これにより、各行の出力電位の差が緩和され、クロストークが軽減される。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の画素回路と、
前記複数の画素回路に接続された電源線と、
第１の電源供給端子に加えられた第１の電位および第２の電源供給端子に加えられた第２の電位を前記電源線に対して交互に印加することによって前記複数の画素回路に電流を供給する出力バッファ回路とを備え、
前記出力バッファ回路は、前記第１の電源供給端子と前記電源線との間の経路上に接続された可変抵抗回路であって前記電流の大きさに応じてその抵抗値を変化させる可変抵抗回路を含む
表示装置。
【請求項２】
前記可変抵抗回路は、電界効果トランジスタからなる請求項２記載の表示装置。
【請求項３】
前記複数の画素回路の各々は、前記電源線から供給された電流に応じて発光する発光素子を含む請求項１記載の表示装置。
【請求項４】
前記複数の画素回路に接続されたデータ線と、
前記複数の画素回路に接続された走査線と、
前記データ線にデータ信号として映像信号と基準信号とを交互に供給するデータ駆動回路と、
前記走査線に制御信号を供給する走査駆動回路とをさらに備え、
前記複数の画素回路の各々は、第１および第２のトランジスタと保持容量とをさらに含み、
前記第１のトランジスタは、前記走査線からの前記制御信号に基づいて前記第１または第２のデータ線からの前記データ信号の電位を前記保持容量に保持させ、
前記第２のトランジスタは、前記電源線から印加された前記第１または第２の電位が供給されると前記保持容量に保持されたデータ信号の電位に応じて前記発光素子に駆動電流を供給し、
前記発光素子は、前記駆動電流に応じて発光する
請求項３記載の表示装置。
【請求項５】
ソース端子に第１の電源供給端子が接続され、ゲート端子に入力信号線が接続される第１のトランジスタと、
ソース端子に第２の電源供給端子が接続され、ゲート端子に前記入力信号線が接続される第２のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子との間の経路上に接続され、出力信号線に接続される可変抵抗回路とを備え、
前記可変抵抗回路は、前記電源供給端子から供給される電流の大きさに応じてその抵抗値を変化させる
出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に発光素子を画素に用いた表示装置、および、その駆動方法に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ（Electroluminescence）素子を用いた平面自発光型の表示装置の開発が近年盛んに行われている。有機ＥＬ素子は、有機薄膜に電界をかけると発光するものであり、低電圧駆動で視認性もよいことから、表示装置の軽量薄膜化や低消費電力化などに寄与するものと期待されている。
【０００３】
この有機ＥＬ素子を用いた表示装置においては、画素回路を構成する駆動トランジスタによって有機薄膜に印加する電界の制御を行うが、この駆動トランジスタが有する閾値電圧および移動度には個体ごとにばらつきがある。そのため、これらの個体差を補正するための処理が必要となる。従来、このような補正処理を備えた画素回路は、構成素子数が多くなるため、製造工程の複雑化や開口率の低下などから表示装置の高精細化に不向きであった。これに対して、画素回路に供給する信号をスイッチングさせることによって画素回路の構成を簡素化する表示装置が提案されている（例えば、特許文献１参照。）。具体的には、駆動トランジスタに対して、電源線からＨ（Ｈｉｇｈ）レベルの電位を加えた状態においてデータ線から基準信号を供給して閾値電圧補正を行い、その後、データ線のデータ信号を基準信号から映像信号に切り替えてその映像信号を供給することで移動度補正を行う。また、発光素子を発光させた後には、電源線の電位をＨレベルからＬ（Ｌｏｗ）レベルに切り替えることにより駆動トランジスタの初期化を行う。このように、データ線および電源線に対して異なる信号を切り替えて駆動トランジスタに供給することによって画素回路の構成を簡素化することができる。
【特許文献１】特開２００７−３１０３１１号公報（図３Ａ）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、画素回路に供給するデータ線および電源線の信号をパルス化することによって画素回路の構成を簡素化することができる。しかしながら、電源線のパルス化において所望のパルス波形を整形するために出力バッファを設けることによって、その出力バッファを構成するトランジスタの電気抵抗に起因する電圧降下が生じてしまい、それがクロストークとして表れる場合がある。ここで、出力バッファを構成するトランジスタにおける電圧低下によって表れるクロストークについて次図を参照して簡単に説明する。なお、ここにいうクロストークとは、行単位で隣接する画素回路と輝度に差が生じてしまうことをいう。
【０００５】
図１３は、発光期間における出力バッファから供給される駆動電流の流れを例示する概念図である。ここでは、出力バッファ８００から電源線８１０を通じてｎ個の画素回路８１１乃至８１４に駆動電流（Ｉｄｓ）が供給される例を示す。出力バッファ８００は、ｐ型トランジスタ８０３およびｎ型トランジスタ８０４から構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである。ｐ型トランジスタ８０３には、そのソース端子に固定電源線８０１が接続され、ｎ型トランジスタ８０４には、そのソース端子に固定電源線８０２が接続されている。この固定電源線８０１および８０２には、電源回路からそれぞれＨレベルの電位（Ｖｃｃ＿Ｈ）およびＬレベルの電位（Ｖｃｃ＿Ｌ）が固定的に印加されている。
【０００６】
図１３（ａ）では、電源線８１０に接続されたｎ個の画素回路８１１乃至８１４が全て白色を表示することを想定している。この場合、ｐ型トランジスタ８０３には、固定電源線８０１から各画素回路８１１乃至８１４に供給される駆動電流（Ｉｄｓ）を「ｎ」倍した電流（Ｉｄｓ×ｎ）が流れる。また、ｐ型トランジスタ８０３はオン（導通）状態となっており、この状態におけるｐ型トランジスタ８０３の有する電気抵抗（Ｒｏｎ）によって電圧降下が生じる。この電気抵抗（Ｒｏｎ）は、金属配線に比べて非常に高いことから、駆動電流の変動が電圧降下の変動として顕著に表れる。ここで、出力バッファ８００と電源線８１０との接続ノードにおける出力電位（Ｖａ）は次式で表すことができる。
Ｖａ＝Ｖｃｃ＿Ｈ−（Ｉｄｓ×ｎ）×Ｒｏｎ                        （式１）
【０００７】
一方、図１３（ｂ）では、画素回路８１１のみ白色を表示し、それ以外の画素回路は黒色を表示することを想定している。そのため、ｐ型トランジスタ８０３には、画素回路８１１に供給される駆動電流（Ｉｄｓ）のみの電流（Ｉｄｓ×１）が流れる。ここで、出力バッファ８００の出力電位（Ｖｂ）は次式で表すことができる。
Ｖｂ＝Ｖｃｃ＿Ｈ−（Ｉｄｓ×１）×Ｒｏｎ                        （式２）
【０００８】
このように、画素回路８１１乃至８１４の発光状態に応じて出力バッファ８００と電源線８１０との接続ノードにおける出力電位は変動することがわかる。理想的には、画素回路内の駆動トランジスタを飽和領域内で動作させることで、駆動トランジスタのゲート−ソース間電圧（Ｖｇｓ）が決まれば駆動電流は一意に定まることになるが、実際には、アーリー効果によって、飽和領域内で動作させたとしてもドレイン−ソース間電圧（Ｖｄｓ）が変化すると駆動電流（Ｉｄｓ）も変化してしまう。
【０００９】
図１４は、画素回路における駆動トランジスタのドレイン電位（Ｖｄ）と駆動電流（Ｉｄｓ）との関係例を模式的に示すグラフである。ここでは、駆動トランジスタのＶｄ−Ｉｄｓ特性８２０が示されており、横軸を駆動トランジスタのドレイン電位（Ｖｄ）とし、縦軸を駆動電流（Ｉｄｓ）として表している。また、駆動トランジスタのドレイン電位（Ｖｄ）は、電源線８１０から加えられる電位であり、出力バッファ８００の出力電位である。このグラフより、駆動トランジスタのＶｄ−Ｉｄｓ特性８２０は、飽和領域内において傾きをもっているため、ドレイン電位（Ｖｄ）に応じて駆動電流（Ｉｄｓ）が変化することがわかる。例えば、画素回路の書込み期間に同じ信号電位を書込んだとしても、図１３（ａ）で示した出力バッファ８００の出力電位（Ｖａ）と図１３（ｂ）で示した出力電位（Ｖｂ）との差（Ｖｂ−Ｖａ）によって、駆動電流に差（ΔＩｄｓ）が生じて発光素子の輝度が変わってしまう。このように、各行において画素回路の発光状態によって出力バッファ８００の出力電位が変動し、これに伴い駆動電流が変動するため、行単位で発光素子の輝度が変化する。
【００１０】
図１５は、出力バッファ８００における電圧降下によって表れるクロストークの影響を例示する概念図である。図１５（ａ）には、表示装置に表示させる画像が示されている。ここでは、白色の背景に黒色のウィンドウが示された画像を表示装置に表示させることを想定する。なお、説明の便宜上、この画像を行方向に３つに区切り、上から白表示領域８３１、黒ウィンドウ表示領域８３２、白表示領域８３３とする。１つの行に黒色が含まれる線から構成される領域が黒ウィンドウ表示領域８３２であり、それ例外の白色からなる領域が白表示領域８３１および８３３である。図１５（ｂ）は、図１５（ａ）で示した画像を表示装置に表示させた場合の概念図である。この場合、白表示領域８３１および８３３は、上述のとおり、固定電源線８０１から出力バッファに流れる電流が大きくなり、それに伴い電圧降下が増大して、出力バッファの出力電位が低下する。これにより、発光素子の輝度が行単位で低下するため表示画面上は灰色で表示される。一方、黒ウィンドウ表示領域８３２内における黒ウィンドウの左右の領域は、白表示領域８３１および８３３に比べて、電圧降下が小さい分白色に近い色で表示される。
【００１１】
このように、電源線における電源信号のパルス波形を整形する出力バッファを設けたことに起因して、各行に対応する出力バッファごとに流れる駆動電流の違いによって各行の出力電位に差ができてしまい、隣接する行との間で輝度差が生じてクロストークが表れる場合がある。
【００１２】
本発明はこのような状況に鑑みてなされたものであり、出力バッファにおいて生じる電圧降下の変動を抑制して、クロストークを軽減することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、複数の画素回路と、上記複数の画素回路に接続された電源線と、第１の電源供給端子に加えられた第１の電位および第２の電源供給端子に加えられた第２の電位を上記電源線に対して交互に印加することによって上記複数の画素回路に電流を供給する出力バッファ回路とを備え、上記出力バッファ回路は、上記第１の電源供給端子と上記電源線との間の経路上に接続された可変抵抗回路であって上記電流の大きさに応じてその抵抗値を変化させる可変抵抗回路を含む表示装置である。これにより、上記複数の画素回路に供給する電流によって上記第１の電源供給端子と上記電源線との間に生じる電圧降下の変動を抑制させるという作用をもたらす。
【００１４】
また、この第１の側面において、上記可変抵抗回路は、電界効果トランジスタからなるようにしてもよい。これにより、上記複数の画素回路に供給する電流の大きさに応じて電気抵抗を変化させるという作用をもたらす。
【００１５】
また、この第１の側面において、上記複数の画素回路の各々は、上記電源線から供給された電流に応じて発光する発光素子を含むようにしてもよい。これにより、電源線からの駆動電流によって発光素子を発光させるという作用をもたらす。この場合において、上記複数の画素回路に対して各列にそれぞれ配線されたデータ線と、上記複数の画素回路に対して各行にそれぞれ配線された走査線と、上記データ線にデータ信号として映像信号と基準信号とを交互に供給するデータ駆動回路と、上記走査線に制御信号を供給する走査駆動回路とをさらに備え、上記複数の画素回路の各々は、第１および第２のトランジスタと保持容量とをさらに含み、上記第１のトランジスタは、上記走査線からの上記制御信号に基づいて上記第１または第２のデータ線からの上記データ信号の電位を上記保持容量に保持させ、上記第２のトランジスタは、上記電源線から印加された上記第１または第２の電位が供給されると上記保持容量に保持されたデータ信号の電位に応じて上記発光素子に駆動電流を供給し、上記発光素子は、上記駆動電流に応じて発光するようにしてもよい。これにより、第１のトランジスタが走査線からの制御信号に応じてデータ信号の電位を保持容量に保持させ、第２のトランジスタが電源線からの電源信号の電位を印加されるとその保持容量に保持された信号電位に応じて発光素子に駆動電流を供給して発光素子を発光させるという作用をもたらす。
【００１６】
また、この第２の側面において、ソース端子に第１の電源供給端子が接続され、ゲート端子に入力信号線が接続される第１のトランジスタと、ソース端子に第２の電源供給端子が接続され、ゲート端子に上記入力信号線が接続される第２のトランジスタと、上記第１のトランジスタのドレイン端子と上記第２のトランジスタのドレイン端子との間の経路上に接続され、出力信号線に接続される可変抵抗回路とを備え、上記可変抵抗回路は、上記電源供給端子から供給される電流の大きさに応じてその抵抗値を変化させる出力バッファ回路である。これにより、出力信号線の電位変動を抑制させるという作用をもたらす。
【発明の効果】
【００１７】
本発明によれば、出力バッファにおいて生じる電圧降下の変動を抑制して、クロストークを軽減させるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１８】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１は、本発明の実施の形態における表示装置１００の一部の構成例を示す図である。
【００２０】
表示装置１００は、画素回路６００がｍ×ｎの二次元マトリックス状に配列された画素アレイ部５００と、画素回路６００の各行にそれぞれ配線された電源線２１１乃至２１３および走査線４３１乃至４３３と、電源スキャナ（ＤＳＣＮ）２１０と、ライトスキャナ（ＷＳＣＮ）４３０と、画素回路６００の各列にそれぞれ配線されたデータ線４２１乃至４２３と、水平セレクタ（ＨＳＥＬ）４２０とを備える。また、電源線２１１乃至２１３、データ線４２１乃至４２３および走査線４３１乃至４３３は、各画素回路６００に接続される。
【００２１】
電源スキャナ２００は、電源線２１１乃至２１３に対して電源回路から供給されるＨレベルの電位（Ｖｃｃ＿Ｈ）とＬレベルの電位（Ｖｃｃ＿Ｌ）とを切り替えて電源信号として出力するものである。さらに、この電源スキャナ２００は、電源線２１１乃至２１３に出力されるＨレベルの電位（Ｖｃｃ＿Ｈ）が一定となるように調整する。
【００２２】
水平セレクタ４２０は、データ線４２１乃至４２３に映像信号と基準信号とを切り替えてデータ信号として供給するものである。また、この水平セレクタ４２０は特許請求の範囲に記載のデータ駆動回路の一例である。
【００２３】
ライトスキャナ４３０は、データ線４２１乃至４２３のデータ信号を画素回路６００に書き込むタイミングを行単位で制御するものである。また、このライトスキャナ４３０は特許請求の範囲に記載の走査駆動回路の一例である。
【００２４】
図２は、一般的な画素回路の一構成例を示す模式的な回路図である。画素回路６００は、書込みトランジスタ６０１と、駆動トランジスタ６０２と、保持容量６０３と、有機ＥＬ素子からなる発光素子６０４とを備える。書込みトランジスタ６０１のゲートおよびドレインには、それぞれ走査線（ＷＳ１）４３１およびデータ線（ＤＴ１）４２１が接続される。また、書込みトランジスタ６０１のソースには、保持容量６０３の一方の電極および駆動トランジスタ６０２のゲート（ｇ）が接続される。ここでは、この接続部位を第１ノード（ＮＤ１）６０５とする。駆動トランジスタ６０２のドレイン（ｄ）には、電源線２１１が接続され、駆動トランジスタ６０２のソース（ｓ）には、保持容量６０３の他方の電極および発光素子６０４のアノード電極が接続される。ここでは、この接続部位を第２ノード（ＮＤ２）６０６とする。
【００２５】
書込みトランジスタ６０１は、走査線（ＷＳ１）４３１からの制御信号に応じてデータ線（ＤＴ１）４２１からのデータ信号として基準信号の電位（Ｖｏｆｓ）または映像信号の電位（Ｖｓｉｇ）を保持容量６０３に保持させる。また、この書込みトランジスタ６０１は特許請求の範囲に記載の第１のトランジスタの一例である。
【００２６】
駆動トランジスタ６０２は、電源線（ＤＳ１）２１１からＨレベルの電位（Ｖｃｃ＿Ｈ）を受けて、保持容量６０３に保持された信号電位に応じて駆動電流を発光素子６０４に流す。また、この駆動トランジスタ６０２は特許請求の範囲に記載の第２のトランジスタの一例である。
【００２７】
発光素子６０４は、アノード電極とカソード電極とを備え、これらの間に有機薄膜を備える。
【００２８】
図３は、画素回路６００の動作に関するタイミングチャートである。ここでは、横軸を共通の時間軸として、走査線４３１、電源線２１１、データ線４２１、第１ノード６０５および第２ノード６０６の電位変化を表している。なお、各期間を示す横軸の長さは模式的なものであり、各期間の時間長の割合を示すものではない。
【００２９】
このタイミングチャートは、画素回路６００の動作の遷移をＴＰ１からＴＰ８の期間に便宜的に区切っている。発光期間ＴＰ８では、発光素子６０４が発光状態にある。この状態においては、走査線４３１の制御信号の電位はＬレベル、電源線２１１の電源信号の電位はＨレベル（Ｖｃｃ＿Ｈ）、データ線４２１は基準信号の電位（Ｖｏｆｓ）に設定されている。この後、線順次走査の新しいフィールドに入り、閾値補正準備期間ＴＰ１では、電源線２１１の電位がＬレベル（Ｖｃｃ＿Ｌ）に落とされる。これにより、第１ノード６０５および第２ノード６０６の電位が低下する。続いて、閾値補正準備期間ＴＰ２では、走査線４３１の電位がＨレベルに上げられ、第１ノード６０５が基準信号の電位（Ｖｏｆｓ）に初期化される。それに伴い第２ノード６０６も初期化される。このように、第１および第２ノード６０５および６０６を初期化することで、閾値補正動作の準備が完了する。
【００３０】
次に、閾値補正期間ＴＰ３では、閾値電圧補正動作が行われる。電源線２１１の電位がＨレベル（Ｖｃｃ＿Ｈ）に設定され、第１ノード６０５と第２ノード６０６との間に閾値電圧（Ｖｔｈ）に相当する電圧が保持される。実際には、閾値電圧（Ｖｔｈ）に相当する電圧が保持容量６０３に書き込まれる。その後、ＴＰ４では、一旦、走査線４３１に供給される制御信号がＬレベルの電位に落とされ、ＴＰ５では、データ線４２１のデータ信号が基準信号の電位（Ｖｏｆｓ）から映像信号の電位（Ｖｓｉｇ）に切り替えられる。
【００３１】
次に、書込み期間／移動度補正期間ＴＰ６では、第１ノード６０５の電位が映像信号の電位（Ｖｓｉｇ）まで上昇するとともに第２ノード６０６の電位が移動度補正用の電圧（ΔＶ）だけ上昇する。つまり、保持容量６０３に対して、映像信号（Ｖｓｉｇ）と基準信号（Ｖｏｆｓ）との間の電位差である信号電圧（Ｖｓｉｇ−Ｖｏｆｓ）が加えられるとともに移動度補正用の電圧（ΔＶ）が差し引かれて保持される。この後、発光期間ＴＰ７およびＴＰ８では、信号電位に応じた輝度で発光素子６０４が発光する。この場合、信号電圧が閾値電圧（Ｖｔｈ）と移動度補正用の電圧（ΔＶ）とによって調整されているため、発光素子６０４の輝度は、駆動トランジスタ６０２の閾値電圧（Ｖｔｈ）および移動度のばらつきの影響を受けない。なお、発光期間におけるＴＰ７からＴＰ８の途中までの間では、ブートストラップ動作によって第１ノード６０５と第２ノード６０６との間の電位差（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶ）を維持したまま、第１および第２ノード６０５および６０６の電位が上昇する。
【００３２】
次に、上述の画素回路６００の動作の遷移について次図を参照して詳細に説明する。ここでは、図３で示したタイミングチャートのＴＰ１乃至ＴＰ８の期間に対応する画素回路６００の動作状態を示す。なお、便宜上、発光素子６０４の寄生容量６０８を図示している。また、書込みトランジスタ６０１をスイッチとして図示しており、走査線４３１については省略している。
【００３３】
図４（ａ）乃至（ｃ）は、ＴＰ８、ＴＰ１およびＴＰ２の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。発光期間ＴＰ８では、図４（ａ）に示すように、電源線（ＤＳ１）２１１の電位がＨレベルの電位（Ｖｃｃ＿Ｈ）の状態にあり、駆動トランジスタ６０２が駆動電流（Ｉｄｓ）を発光素子６０４に供給している。
【００３４】
次に、閾値補正準備期間ＴＰ１では、図４（ｂ）に示すように、電源線２１１の電位がＨレベルからＬレベルの電位（Ｖｃｃ＿Ｌ）に遷移する。これにより、第２ノード（ＮＤ２）６０６の電位が低下して、発光素子６０４が非発光状態となる。また、第２ノード６０６の電位低下に倣うように、浮遊状態の第１ノード（ＮＤ１）６０５の電位を低下させる。
【００３５】
続いて、閾値補正準備期間ＴＰ２では、図４（ｃ）に示すように、走査線４３１の電位がＨレベルに遷移することで書込みトランジスタ６０１がオン（導通）状態となる。これにより、第１ノード６０５の電位は、データ線（ＤＴ１）４２１の基準信号の電位（Ｖｏｆｓ）に初期化される。一方、電源線２１１のＬレベルの電位（Ｖｃｃ＿Ｌ）が基準信号の電位（Ｖｏｆｓ）より十分に低いことから、第２ノード６０６の電位は、電源線２１１のＬレベルの電位（Ｖｃｃ＿Ｌ）に初期化される。ここでは、第１ノード６０５と第２ノード６０６との間の電位差（Ｖｏｆｓ−Ｖｃｃ＿Ｌ）が駆動トランジスタ６０２の閾値電圧（Ｖｔｈ）より大きくなるように、電源線２１１のＬレベルの電位（Ｖｃｃ＿Ｌ）を設定する。
【００３６】
図５（ａ）乃至（ｃ）は、ＴＰ３乃至ＴＰ５の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。
【００３７】
ＴＰ２に続いて、閾値補正期間ＴＰ３では、図５（ａ）に示すように、電源線（ＤＳ１）２１１の電位がＨレベル（Ｖｃｃ＿Ｈ）に遷移する。これにより、駆動トランジスタ６０２に電流が流れることで、第２ノード（ＮＤ２）６０６の電位が上昇する。そして、第１ノード６０５と第２ノード６０６との間の電位差が閾値電圧（Ｖｔｈ）となったところで電流が止まる（カットオフ状態となる）。このようにして、駆動トランジスタ６０２の閾値電圧（Ｖｔｈ）に相当する電圧が保持容量６０３に書き込まれる。すなわち、これが閾値電圧補正動作である。このとき、駆動トランジスタ６０２からの電流が発光素子６０４に流れないようにカソード電極の電位（Ｖｃａｔ）を設定する。これによって、駆動トランジスタ６０２の電流が保持容量６０３に流れるようになる。
【００３８】
次に、ＴＰ４では、図５（ｂ）に示すように、走査線４３１から供給される制御信号の電位がＬレベルに遷移して、書込みトランジスタ６０１がオフ（非導通）状態となる。続いて、ＴＰ５では、図５（ｃ）に示すように、データ線（ＤＴ１）４２１のデータ信号の電位が基準信号から映像信号の電位（Ｖｓｉｇ）に遷移する。この場合、データ線４２１においては、データ線４２１に接続された複数の画素回路内の書込みトランジスタが拡散容量となって、映像信号の電位（Ｖｓｉｇ）の立ち上がりが緩やかになる。ここでは、このデータ線４２１のトランジェント特性を考慮し、データ信号が映像信号の電位（Ｖｓｉｇ）に達するまでの間、書込みトランジスタ６０１をオフ状態にしている。
【００３９】
図６（ａ）および（ｂ）は、ＴＰ６およびＴＰ７の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。
【００４０】
ＴＰ５に続いてＴＰ６では、図６（ａ）に示すように、書込みトランジスタ６０１がオン状態となり、第１ノード（ＮＤ１）の電位が映像信号の電位（Ｖｓｉｇ）となる。これにより、駆動トランジスタ６０２から発光素子６０４の寄生容量６０８に駆動電流（Iｄｓ）が流れ、寄生容量６０８が充電を開始する。そのため、第２ノード（ＮＤ２）６０６の電位が上昇する。そして、第１ノード６０５と第２ノード６０６との間の電位差がＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位（Ｖｓｉｇ−Ｖｏｆｓ）の書込みおよび移動度補正量ΔＶの調整が行われる。ここで、信号電位（Ｖｓｉｇ−Ｖｏｆｓ）が大きいほど、駆動電流（Ｉｄｓ）が大きくなり、移動度補正量ΔＶも大きくなる。したがって、輝度レベルに応じた移動度補正を行うことができる。また、信号電位（Ｖｓｉｇ−Ｖｏｆｓ）を一定にした場合には、駆動トランジスタ６０２の移動度が大きいほど、移動度補正量ΔＶも大きくなる。すなわち、移動度が大きいと、その分だけ駆動トランジスタのゲート−ソース間電圧が低くなり、それによって駆動電流が大きくならないように動作する。このようにして、画素回路ごとの移動度のばらつきが取り除かれる。
【００４１】
次に、発光期間ＴＰ７では、図６（ｂ）に示すように、書込みトランジスタ６０１がオフ状態となり、ＴＰ８では、データ線４２１のデータ信号が基準信号に切り替えられる。これにより、発光素子６０４のアノード電極の電位が駆動トランジスタ６０２の駆動電流（Ｉｄｓ）に応じて上昇すると、第１ノード（ＮＤ１）６０５の電位も連動して上昇するが、ブートストラップ動作により、第１ノード６０５と第２ノード６０６との間の電位差（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶ）は維持される。なお、ＴＰ７の期間は、書込みトランジスタ６０１がオフ状態になる前に、データ線４２１のデータ信号が基準信号に切り替わらないように設けられた期間である。
【００４２】
図７は、電源スキャナ（ＤＳＣＮ）２００の一構成例を示すブロック図である。電源スキャナ２００は、画素回路６００の各行に対して電源供給回路２２０を備え、各行に配線された電源線（ＤＳ）２１０に順次電源信号を供給するものである。電源供給回路２２０は、行方向の走査を開始するタイミングを示す水平同期信号に基づいて、電源電位の切り替えタイミングを生成して、Ｈレベルの電位（Ｖｃｃ＿Ｈ）とＬレベルの電位（Ｖｃｃ＿Ｌ）とを切り替えるものである。これにより、この電源供給回路２２０は、電源供給回路２２０に接続された電源線２１０にＨレベルまたはＬレベルの電位を供給する。
【００４３】
電源供給回路２２０は、シフトレジスタ２２１と、タイミング生成回路と、レベルシフタと、出力バッファ３００とを備える。
【００４４】
シフトレジスタ２２１は、水平同期信号に基づいて生成されるトリガ信号を順次シフトするものである。具体的には、このシフトレジスタ２２１は、そのトリガ信号を一行ごとにタイミング生成回路２２２に出力する。
【００４５】
タイミング生成回路２２２は、シフトレジスタ２２１から出力されたトリガ信号に応じてタイミングを生成するものである。具体的には、タイミング生成回路２２２は、図３で示した閾値補正準備期間ＴＰ１の開始およびＴＰ２の終了のタイミングを示すパルス波形を生成する。このタイミング生成回路２２２は、その閾値補正準備期間のタイミングを示すパルス波形をレベルシフタ２２３に出力する。
【００４６】
レベルシフタ２２３は、タイミング生成回路２２２により生成されたパルス波形の出力信号の電位レベルをＨレベルの電位（Ｖｃｃ＿Ｈ）またはＬレベルの電位（Ｖｃｃ＿Ｌ）に変換するものである。例えば、閾値補正準備期間ＴＰ１の開始時においてはＬレベルの電位（Ｖｃｃ＿Ｌ）を、ＴＰ２の終了時においてはＨレベルの電位（Ｖｃｃ＿Ｈ）を、それぞれ出力バッファ３００から出力させるように変換する。
【００４７】
出力バッファ３００は、レベルシフタ２２３のパルス波形を整形して電源線２１０に出力するものである。なお、この出力バッファ３００の出力電位は、電源線２１０に接続された画素回路６００の駆動トランジスタ６０２のソース（ｓ）に印加される。また、この出力バッファ３００は特許請求の範囲に記載の出力バッファ回路の一例である。
【００４８】
図８は、本発明の実施の形態における出力バッファ３００の一構成例を示す概念図である。出力バッファ３００は、ｐ型トランジスタ３０３およびｎ型トランジスタ３０４が互いに直列に接続されたＣＭＯＳインバータであり、本発明の実施の形態では、ｐ型トランジスタ３０３と電源線（ＤＳ）２１０との間に電位補償回路３２０を備える。なお、電位補償回路３２０は特許請求の範囲に記載の可変抵抗回路の一例である。また、オン（導通）状態における電気抵抗による電圧降下を小さくするため、ｐ型トランジスタ３０３およびｎ型トランジスタ３０４は、トランジスタのチャンネル幅（Ｗ）およびチャンネル長（Ｌ）から求められるサイズ（Ｗ／Ｌ）が大きいトランジスタによって実現される。そして、このｐ型トランジスタ３０３およびｎ型トランジスタ３０４は特許請求の範囲に記載の第１および第２のトランジスタの一例である。
【００４９】
ｐ型トランジスタ３０３およびｎ型トランジスタ３０４のゲート端子には、レベルシフタ２２３からの入力信号線が接続される。そして、ｐ型トランジスタ３０３には、そのソース端子にＨレベルの電位（Ｖｄｄ）を固定的に供給する固定電源線３０１が接続され、そのドレイン端子に電位補償回路３２０が接続される。一方、ｎ型トランジスタ３０４には、そのソース端子にＬレベルの電位（Ｖｃｃ＿Ｌ）を固定的に供給する固定電源線３０２が接続され、そのドレイン端子に電源線（ＤＳ）２１０と電位補償回路３２０とが接続される。ここでは、この接続ノードを出力ノード３０９とする。
【００５０】
ここで、レベルシフタ２２３からの信号がＬレベルの電位（Ｖｓｓ）のときは、ｐ型トランジスタ３０３がオン（導通）状態となり、それとともにｎ型トランジスタ３０４がオフ（非導通）状態となるため、電源線（ＤＳ）２１０には、Ｈレベルの電位として出力ノード３０９の電位（Ｖｘ）が印加される。例えば、発光素子６０４の発光期間においては、固定電源線３０１から電源線（ＤＳ）２１０に接続された画素回路６００に供給される駆動電流（Ｉ）がｐ型トランジスタ３０３および電位補償回路３２０を流れるため、これらが有する電気抵抗により電圧降下が生じる。これにより、出力ノード３０９の電位（Ｖｘ）は、固定電源線３０１の電位（Ｖｄｄ）からその電圧降下分が差し引かれた電位となる。
【００５１】
この場合において、電位補償回路３２０は、出力バッファ３００を流れる駆動電流の総和（Ｉ）に応じて、電位補償回路３２０自身の電気抵抗の大きさ（抵抗値）を制御して、出力ノード３０９の電位変動を抑制するものである。例えば、固定電源線３０１から供給される駆動電流の総和（Ｉ）が大きい場合には、ｐ型トランジスタ３０３の電気抵抗による電圧降下が大きくなる。そこで、出力ノード３０９の電位（Ｖｘ）が大きく低下することから、電位補償回路３２０は自身の電気抵抗を小さくする。それに対して、駆動電流の総和（Ｉ）が小さい場合には、ｐ型トランジスタ３０３の電気抵抗による電圧降下が小さいため、電位補償回路３２０は自身の電気抵抗を大きくする。これにより、電位補償回路３２０は、出力ノード３０９の電位の変動を抑制する。
【００５２】
このように、本発明の実施の形態では、電位補償回路３２０に流れる駆動電流の総和（Ｉ）に応じて電位補償回路３２０の有する電気抵抗の大きさを調整することで、出力ノード３０９の電位変動が抑制される。これにより、ｐ型トランジスタ３０３で生じる電圧降下によって表れるクロストークが軽減される。ここで、固定電源線３０１の電位（Ｖｄｄ）は、固定電源線３０１と出力ノード３０９との間に生じる電圧降下を考慮して、出力ノード３０９が所定の電位（Ｖｃｃ＿Ｈ）となるように設定する。これにより、電源線２１０には、Ｈレベルの電位としてＶｃｃ＿Ｈが供給されるようになる。
【００５３】
図９は、本発明の実施の形態の第１の実施例による出力バッファ３００の一構成例を示す回路図である。ここでは、電位補償回路３２０として、電界効果型のｎ型トランジスタ３２１を備えた場合における構成例を示す。このｎ型トランジスタ３２１は、自身のゲートがｐ型トランジスタ３０３のドレイン端子に接続されたダイオード接続となっている。なお、ｎ型トランジスタ３２１以外の構成は図８で示したものと同様であるため、ここでの説明を省略する。
【００５４】
ｐ型トランジスタ３０３のドレイン端子には、ｎ型トランジスタ３２１のドレイン端子とゲート端子とが接続される。また、ｎ型トランジスタ３２１のソース端子には、電源線２１０とｎ型トランジスタ３０４のドレイン端子とが接続される。
【００５５】
この場合、電位補償回路３２０としてのｎ型トランジスタ３２１は、ｐ型トランジスタ３０３からの駆動電流が大きい場合には、電圧降下が大きくなるため、ｎ型トランジスタ３２１のゲート−ソース間電圧が大きくなり、電気抵抗が低下する。一方、ｐ型トランジスタ３０３からの駆動電流が小さい場合には、ｎ型トランジスタ３２１のゲート−ソース間電圧が小さくなり、ｎ型トランジスタ３２１の電気抵抗が大きくなる。これにより、ｎ型トランジスタ３２１は、駆動電流の大きさに応じて自身の電気抵抗を変化させて、出力ノード３０９の電位変動を抑制する。
【００５６】
図１０は、図９で示した本発明の実施の形態の第１の実施例による出力バッファ３００の構成例の等価回路を示す図である。ここでは、上述の出力バッファ３００の動作について数式を用いて説明する。ここでは、レベルシフタ２２３からＬレベルの電位（Ｖｓｓ）がｐ型トランジスタ３０３およびｎ型トランジスタ３０４のゲート端子に入力されている状態において、固定電源線３０１から駆動電流の総和（Ｉ）が電源線（ＤＳ）２１０を通じて各画素回路６００の発光素子６０４に供給されることを想定している。なお、ここでは、ｎ型トランジスタ３０４はスイッチとして図示されており、オフ（非導通）状態である。
【００５７】
まず、出力ノード３０９の電位（Ｖｘ）はオームの法則より式３のように表わすことができる。
Ｖｘ＝Ｖｄｄ−Ｉ・（Ｒ１＋Ｒ２）                                  （式３）
【００５８】
ここで、ｐ型トランジスタ３０３の電気抵抗（Ｒ１）およびｎ型トランジスタ３２１の電気抵抗（Ｒ２）は、一般的なトランジスタの飽和領域における電流の式より、それぞれ式４および式５のように表わされる。
Ｒ１＝１／{βｂｐ（Ｖｄｄ−Ｖｓｓ−Ｖｔｈｂｐ）}                  （式４）
Ｒ２＝１／{βｎ（Ｖｄｄ−Ｉ・Ｒ１−Ｖｘ−Ｖｔｈｎ）}              （式５）
【００５９】
なお、βｂｐ、βｎはそれぞれｐ型トランジスタ３０３およびｎ型トランジスタ３２１の性能を表わす定数であり、この性能を表わす定数は（１／２）・（Ｗ／Ｌ）・Ｃｏｘ・μとして表わされる。ここで、Ｗはチャンネル幅、Ｌはチャンネル長、Ｃｏｘはゲート容量、μは移動度である。また、ＶｔｈｂｐおよびＶｔｈｎはそれぞれｐ型トランジスタ３０３およびｎ型トランジスタ３２１の閾値電圧である。
【００６０】
ここで、式３を式５に代入することによりＲ２は次式で表わすことができる。
Ｒ２＝１／{βｎ（Ｉ・Ｒ２−Ｖｔｈｎ）}
【００６１】
また、上式のＲ２以外を左辺に移項して展開することにより次式が得られる。
βｎ・Ｉ・Ｒ２２−βｎ・Ｖｔｈｎ・Ｒ２−１＝０
【００６２】
ここで、解の公式よりＲ２は次式で表わすことができる。
2009258275.tif 000003
【００６３】
このとき、Ｒ２は常に正であることから、上式は次式で表わされる。
2009258275.tif 000004
【００６４】
そして、上式を２項に分けて表わすと次式が得られる。
2009258275.tif 000005
【００６５】
上式から、上述のように、固定電源線３０１から流れる駆動電流（Ｉ）が増加すると電位補償回路３２０としてのｎ型トランジスタ３２１の電気抵抗（Ｒ２）は減少し、電流（Ｉ）が減少するとｎ型トランジスタ３２１の電気抵抗（Ｒ２）は増大することがわかる。
【００６６】
また、式３より、駆動電流（Ｉ）の増加に対しては、ｎ型トランジスタ３２１は、自身の電気抵抗（Ｒ２）の減少により、出力ノード３０９の電位（Ｖｘ）の電圧降下を低減する方向に動作し、駆動電流（Ｉ）の減少に対しては、その電気抵抗（Ｒ２）が増大することで電圧降下の変動を低減する方向に動作する。
【００６７】
このように、本発明の実施の形態における第１の実施例によれば、ｎ型トランジスタ３２１を備えることで、画素回路６００に供給する駆動電流の大きさに応じて出力ノード３０９の電位の変動幅を抑制させる方向にｎ型トランジスタ３２１の電気抵抗が変化する。これにより、行ごとの発光素子の輝度差を低減してクロストークを軽減することができる。
【００６８】
図１１は、本発明の実施の形態の第２の実施例による出力バッファ３００の一構成例を示す回路図である。この例では、電位補償回路３２０として、ｎ型トランジスタ３２１に代えて電界効果型のｐ型トランジスタ３２２を備えた場合における構成例を示す。このｐ型トランジスタ３２２は、自身のソース端子がｐ型トランジスタ３０３のドレイン端子に接続されたダイオード接続となっている。なお、ｐ型トランジスタ３２２以外の構成は図８で示したものと同様であるため、ここでの説明を省略する。
【００６９】
ｐ型トランジスタ３０３のドレイン端子には、電位補償回路３２０としてのｐ型トランジスタ３２２のソース端子が接続される。また、ｐ型トランジスタ３２２のドレイン端子には、自身のゲート端子と、電源線２１０と、ｎ型トランジスタ３０４のドレイン端子とが接続される。
【００７０】
この場合、ｐ型トランジスタ３０３からの駆動電流が大きい場合には、電圧降下が大きくなるため、ｐ型トランジスタ３２２のゲート−ソース間電圧が大きくなり、自身の電気抵抗は低下する。一方、駆動電流が小さい場合には、電圧降下が小さくなるため、ｐ型トランジスタ３２２のゲート−ソース間電圧が小さくなり、自身の電気抵抗が大きくなる。これにより、ｐ型トランジスタ３２２は、画素回路６００に供給する駆動電流の大きさに応じて自身の電気抵抗を変化させて、出力ノード３０９の電位変動を抑制する。
【００７１】
図１２は、図１１で示した本発明の実施の形態における第２の実施例による出力バッファ３００の構成例の等価回路を示す図である。ここでは、図１０で示したｎ型トランジスタ３２１のオン（導通）状態における電気抵抗（Ｒ２）に代えてｐ型トランジスタ３２２のオン状態における電気抵抗（Ｒ３）が示されている。また、レベルシフタ２２３からＬレベルの電位がｐ型トランジスタ３０３およびｎ型トランジスタ３０４のゲート端子に入力されている状態において、固定電源線３０１から駆動電流の総和（Ｉ）が電源線（ＤＳ）２１０を通じて各画素回路６００の発光素子６０４に供給されることを想定している。なお、ｐ型トランジスタ３２２のオン状態における電気抵抗（Ｒ３）以外は図１０で示した構成と同様であるため、ここでの説明を省略する。
【００７２】
この場合においても、図１０で説明したように、出力ノード３０９の電位（Ｖｘ）はオームの法則より式６のように表わすことができる。
Ｖｘ＝Ｖｄｄ−Ｉ・（Ｒ１＋Ｒ３）                                  （式６）
【００７３】
ここで、ｐ型トランジスタ３２２の電気抵抗（Ｒ３）は、式７のように表わされる。
Ｒ３＝１／{βｐ（Ｖｄｄ−Ｉ・Ｒ１−Ｖｘ−Ｖｔｈｐ）}              （式７）
【００７４】
なお、βｐはｐ型トランジスタ３２２の性能を表わす定数であり、Ｖｔｈｐはｐ型トランジスタ３２２の閾値電圧である。
【００７５】
次に、式６を式７に代入することによりＲ３は次式で表わすことができる。
Ｒ３＝１／{βｐ（Ｉ・Ｒ３−Ｖｔｈｐ）}
【００７６】
そして、図１０で述べたように、上式を展開して解の公式を用いることにより、Ｒ３は次式で表わされる。
2009258275.tif 000006
【００７７】
上式のように、固定電源線３０１からの駆動電流の総和（Ｉ）が増加すると電位補償回路３２０としてのｐ型トランジスタ３２２の電気抵抗（Ｒ３）は減少し、反対に駆動電流（Ｉ）が減少するとｐ型トランジスタ３２２の電気抵抗（Ｒ３）は増大することがわかる。
【００７８】
また、式６より、駆動電流（Ｉ）の増加に対しては、ｐ型トランジスタ３２２は、自身の電気抵抗（Ｒ３）の減少により、出力ノード３０９の電位（Ｖｘ）の電圧降下を抑制する方向に動作し、駆動電流（Ｉ）の減少に対しては、その電気抵抗（Ｒ３）が増大することで電圧降下の変動を低減する方向に動作する。
【００７９】
このように、本発明の実施の形態の第２の実施例においても、図１０と同様に固定電源線３０１から流れる駆動電流（Ｉ）に伴う出力ノード３０９の電位変動を抑制することができる。これにより、行ごとの発光素子の輝度差を低減してクロストークを軽減することができる。
【００８０】
以上のように、本発明の実施の形態によれば、発光期間中に出力バッファ３００に流れる駆動電流によって電圧降下が発生しても、電位補償回路３２０を備えることで、その電圧降下の変動幅を減少させ、クロストークを軽減させることができる。また、電位補償回路３２０として電界効果トランジスタを用いることで、回路規模の拡大を抑えつつ、比較的簡易に出力バッファ３００に実装することができる。
【００８１】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態における表示装置１００の一部の構成例を示す図である。
【図２】一般的な画素回路の一構成例を示す模式的な回路図である。
【図３】画素回路６００の動作に関するタイミングチャートである。
【図４】ＴＰ８、ＴＰ１およびＴＰ２の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。
【図５】ＴＰ３乃至ＴＰ５の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。
【図６】ＴＰ６およびＴＰ７の期間にそれぞれ対応する画素回路６００の動作状態を示す模式的な回路図である。
【図７】電源スキャナ２００の一構成例を示すブロック図である。
【図８】本発明の実施の形態における出力バッファ３００の一構成例を示す概念図である。
【図９】本発明の実施の形態の第１の実施例による出力バッファ３００の一構成例を示す回路図である。
【図１０】図９で示した本発明の実施の形態の第１の実施例による出力バッファ３００の構成例の等価回路を示す図である。
【図１１】本発明の実施の形態の第２の実施例による出力バッファ３００の一構成例を示す回路図である。
【図１２】図１１で示した本発明の実施の形態の第２の実施例による出力バッファ３００の構成例の等価回路を示す図である。
【図１３】発光期間における出力バッファから供給される駆動電流の流れを例示する概念図である。
【図１４】画素回路における駆動トランジスタのドレイン電位（Ｖｄ）と駆動電流（Ｉｄｓ）との関係例を模式的に示すグラフである。
【図１５】出力バッファ８００における電圧降下によって表れるクロストークの影響を例示する概念図である。
【符号の説明】
【００８３】
１００  表示装置
２００  電源スキャナ
２１０〜２１３  電源線
２２０  電源供給回路
２２１  シフトレジスタ
２２２  タイミング生成回路
２２３  レベルシフタ
３００  出力バッファ
３０１、３０２  固定電源線
３０３、３２２  ｐ型トランジスタ
３０４、３２１  ｎ型トランジスタ
３０９  出力ノード
３２０  電位補償回路
４２０  水平セレクタ
４２１〜４２３  データ線
４３０  ライトスキャナ
４３１〜４３３  走査線
５００  画素アレイ部
６００  画素回路
６０１  書込みトランジスタ
６０２  駆動トランジスタ
６０３  保持容量
６０４  発光素子
６０５  第１ノード
６０６  第２ノード
６０８  寄生容量
【図１】
2009258275.tif 000007
【図２】
2009258275.tif 000008
【図３】
2009258275.tif 000009
【図４】
2009258275.tif 000010
【図５】
2009258275.tif 000011
【図６】
2009258275.tif 000012
【図７】
2009258275.tif 000013
【図８】
2009258275.tif 000014
【図９】
2009258275.tif 000015
【図１０】
2009258275.tif 000016
【図１１】
2009258275.tif 000017
【図１２】
2009258275.tif 000018
【図１３】
2009258275.tif 000019
【図１４】
2009258275.tif 000020
【図１５】
2009258275.tif 000021