(57)【要約】      （修正有）【課題】ＤＲＡＭメモリセル領域と周辺回路（ロジック回路）領域との段差をなくし平坦化して、ウエットエッチングによる層間絶縁膜の除去時にマスク用のフォトレジスト膜を使用せず、ウエットエッチング時に異物の発生を防止すると共に境界領域を小さくする。また、下部電極の倒壊や下部電極同士の接触を防止して、製造に際しての歩留りを向上させた半導体装置及びその製造方法を提供する。【解決手段】メモリセル領域において凹状の下部電極５１と下地層と、境界領域において凹状の下部導電領域５１ａと下地層と、メモリセル領域及び境界領域において下部電極５１、下部導電領域５１ａ、及び下地層の表面を全面、被覆するように設けられた誘電体膜５２と、導電層と凸部７４とを有する上部導電領域５３と、を備えた半導体装置。【選択図】図１
2009164535.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と、周辺回路領域と、前記メモリセル領域と周辺回路領域との境界に設けられた境界領域と、
前記周辺回路領域及び境界領域にわたって設けられた層間絶縁膜と、を備えた半導体装置であって、
前記メモリセル領域において、
前記層間絶縁膜の最上面と同一の高さの面Ａより下方からその上方に向かって設けられ前記面Ａよりも上方に高さＨだけ突出した凹状の下部電極と、前記面Ａ上の部分のうち下部電極以外の部分の少なくとも一部に設けられた厚さＨの下地層と、
前記境界領域において、
前記層間絶縁膜の最上面と同一の高さの面Ａより下方からその上方に向かって設けられ前記面Ａよりも上方に高さＨだけ突出した１つの凹状の下部導電領域と、前記層間絶縁膜の最上面上に設けられた厚さＨの下地層と、
前記メモリセル領域及び境界領域において、
前記下部電極、下部導電領域、及び下地層の表面を被覆するように設けられた誘電体膜と、
前記面Ａ及び層間絶縁膜より上の誘電体膜の最上面に接するように設けられた導電層と、前記導電層から分岐して前記誘電体膜で被覆された凹状の下部電極及び凹状の下部導電領域内に充填された凸部と、を有する上部導電領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記メモリセル領域において、
前記凹状の下部電極と、前記凹状の下部電極を被覆する誘電体膜と、前記上部導電領域の凸部と、がキャパシタを構成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセル領域は、互いに隣接する少なくとも２つの前記キャパシタを有し、
更に、第１不純物拡散領域が互いに共通化されると共にそれぞれ独立した第２不純物拡散領域を有する、少なくとも２つの電界効果型トランジスタを有し、
前記電界効果型トランジスタの各第２不純物拡散領域は、それぞれ第１コンタクトプラグを介して、前記キャパシタに電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記境界領域は、
更に、前記上部導電領域の導電層に電気的に接続された第２コンタクトプラグを有し、
前記周辺回路領域は、
更に、電界効果型トランジスタと、前記電界効果型トランジスタの第３不純物拡散領域及び第４不純物拡散領域に電気的に接続された２つの第３コンタクトプラグを有し、
前記第２コンタクトプラグと少なくとも一つの第３コンタクトプラグとは、配線層を介して電気的に接続されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
前記Ｈが０．５〜４．０μｍであることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記誘電体膜の厚さが４〜３０ｎｍであることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記上部導電領域の導電層の厚さが３〜４０ｎｍであることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
メモリセル領域と、周辺回路領域と、前記メモリセル領域と周辺回路領域との境界に設けられた境界領域と、を備えた半導体装置の製造方法であって、
（１）前記メモリセル領域、周辺回路領域、及び境界領域にわたって層間絶縁膜を設ける工程と、
（２）前記層間絶縁膜上の全面に、厚さＨの下地層を設ける工程と、
（３）前記メモリセル領域の下地層及び層間絶縁膜内をその厚み方向に伸長する開口と、前記境界領域の下地層及び層間絶縁膜内をその厚み方向に伸長する１つの開口を設ける工程と、
（４）前記メモリセル領域の前記開口の内壁上に凹状の下部電極、前記境界領域の前記開口の内壁上に凹状の下部導電領域を形成する工程と、
（５）前記下地層、下部電極及び下部導電領域をマスク及びエッチングストッパに用いて等方性エッチングを行うことにより、前記メモリセル領域及び境界領域内の層間絶縁膜を除去する工程と、
（６）前記メモリセル領域、周辺回路領域、及び境界領域を被覆するように誘電体膜を設ける工程と、
（７）前記メモリセル領域、周辺回路領域、及び境界領域に導電材料を堆積させて、前記誘電体膜で被覆した凹状の下部電極及び凹状の下部導電領域内に導電材料を充填することにより凸部を形成すると共に、前記誘電体膜の最上面に接するように所定厚さの導電層を形成する工程と、
（８）前記周辺回路領域の層間絶縁膜上の下地層、誘電体膜及び導電材料を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（１）の前に更に、
（９）前記メモリセル領域内に、第１不純物拡散領域が互いに共通化されると共にそれぞれ独立した第２不純物拡散領域を有する、少なくとも２つの電界効果型トランジスタを形成する工程と、
（１０）前記メモリセル領域内に、前記電界効果型トランジスタの各第２不純物拡散領域にそれぞれ電気的に接続されるように第１コンタクトプラグを形成する工程と、
を有し、
前記工程（３）において、前記第１コンタクトプラグに対応する位置に前記開口を設け、
前記工程（４）において、前記第１コンタクトプラグに電気的に接続されるように前記下部電極を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（１）の前に更に、
（１１）前記周辺回路領域内に、電界効果型トランジスタと、前記電界効果型トランジスタの第３不純物拡散領域及び第４不純物拡散領域に電気的に接続された２つの第３コンタクトプラグを形成する工程と、
前記工程（８）の後に更に、
（１２）前記境界領域の導電層に電気的に接続されるように第２コンタクトプラグを形成する工程と、
（１３）少なくとも一つの前記第３コンタクトプラグをその上方に伸長させる工程と、
（１４）前記第２コンタクトプラグと少なくとも一つの前記第３コンタクトプラグとを電気的に接続するように配線層を形成する工程と、
を有することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記Ｈが０．５〜４．０μｍであることを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記誘電体膜の厚さが４〜３０ｎｍであることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記導電層の厚さが３〜４０ｎｍであることを特徴とする請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル領域、周辺回路領域、及びメモリセル領域と周辺回路領域の境界部分に境界領域を有し、この境界部分に段差が生じない半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶装置は、一般的に、情報を記憶させるメモリセル領域と、このメモリセル領域への情報の書き込み、読み出し等を制御する周辺回路領域と、このメモリセル領域と周辺回路領域間に存在する境界領域とから構成されている。
【０００３】
このメモリセル領域は通常、複数のメモリセルから構成されており、各メモリセルは選択用トランジスタとキャパシタとから構成されている。この記憶装置において、近年、微細加工技術の進展によるメモリセルの微細化に伴い、キャパシタの電荷蓄積量の減少が問題となっている。
【０００４】
そこで、この問題を解決するため、クラウン構造のキャパシタが採用されている。このクラウン構造のキャパシタとは、凹状に形成された開口内に開口の内壁に沿うように下部電極、誘電体膜、上部電極を設けて、キャパシタの面積を増加させているものである。特許文献１（特開平７−７０８４号公報）には、このクラウン構造のキャパシタを備えた半導体装置、及びその製造方法が開示されている。
【０００５】
このクラウン構造のキャパシタを形成する際には、後の配線工程におけるプロセスを容易化する観点から、メモリセル領域と周辺回路領域との境界に存在する境界領域の段差の解消が重要となる。
【０００６】
そこで、特許文献１では、メモリセル領域と周辺回路領域との境界領域に、下部電極からなる数列の溝を形成し、少なくとも１つの溝と周辺回路領域をフォトレジスト膜で覆った状態でウエットエッチングによりメモリセル領域の層間絶縁膜を除去している。
【０００７】
図２０〜３１に、特許文献１に例示されるような従来の半導体装置の製造法を示す。まず、メモリセル領域と、周辺回路領域を構成する基板の部分上にゲート酸化膜３、ゲート電極４、拡散層領域（ソース／ドレイン領域）５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ１２，４１，４１ａ、４２，４２ａ、ビット線及び第１層配線８，８ａ，８ｂ，ランディングパッド８１、下部層８１ｃ（平行な２本）などを形成する。図２０はこの状態を表す断面図、図２１はランディングパッド８１と下部層８１ｃをパターニング後のメモリセル領域の上部を表す上面図である。
【０００８】
次に、全面に、層間絶縁膜（窒化シリコン膜）３２と、層間絶縁膜（酸化シリコン膜）２４を順次、形成する。図２２は、この状態を表す断面図である。
【０００９】
この後、フォトリソグラフィー技術とドライエッチング技術によって、層間絶縁膜２４及び３２を貫くようにシリンダ孔９１を開孔させて、該シリンダ孔９１の底面部分にランディングパッド８１の表面を露出させる。この際、シリンダ孔９１の開孔と同時に、境界領域にシリンダ溝９１ａを開孔させて、シリンダ溝９１ａの底部に下部層８１ｃを露出させる。図２３はこの状態を表す断面図、図２４はシリンダ孔９１とシリンダ溝９１ａパターニング後のメモリセル領域端部の上面図である。
【００１０】
次に、ＣＶＤ法により、全面に第１の窒化チタン膜５１を成長させる。次に、シリンダ孔９１及びシリンダ溝９１ａの内部にフォトレジスト膜（図示していない）を充填した後に、層間絶縁膜２４よりも上部の第１の窒化チタン膜をエッチバックにより除去する。これにより、メモリセル領域のシリンダ孔９１の内壁上に凹型の下部電極５１、境界領域のシリンダ孔９１ａの内壁上に凹状の下部導電領域５１ａを得ることができる。次に、有機剥離液を用いて、フォトレジスト膜を除去する。図２５はこの状態を表す断面図、図２６は窒化チタンのエッチバック後のメモリセル領域端部の上面図である。
【００１１】
次に、フォトリソグラフィー技術により、周辺回路（ロジック回路）領域と境界領域の一部にフォトレジスト膜９６を形成する。この際、境界領域の２本の平行した下部導電領域５１ａの少なくとも一方がフォトレジスト膜で覆われるようにアライメントする。図２７はこの状態を表す断面図、図２８はフォトレジスト膜９６形成後のメモリセル領域端部の上面図である。
【００１２】
なお、このように下部導電領域５１ａを２本、設けたのは、特許文献１に示されるように、ミスアライメントによりフォトレジスト膜の端部が周辺回路領域側にずれて形成される場合があるためである。すなわち、周辺回路（ロジック回路）領域上にフォトレジスト膜が存在しない部分が形成され、後のウエットエッチングにより周辺回路（ロジック回路）領域の層間絶縁膜２４が侵食されるのを防ぐためである。
【００１３】
次に、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、メモリセル領域の層間絶縁膜（酸化シリコン膜）２４を除去する。この時、周辺回路領域（ロジック回路領域）においては、フォトレジスト膜９６がマスクとなり、層間絶縁膜（酸化シリコン膜）２４は除去されずに残存する。図２９はこの状態を表す断面図、図３０は層間絶縁膜２４除去後のメモリセル領域端部の上面図である。
【００１４】
次に、誘電体膜５２、上部電極（第２の窒化チタン膜）、第２層配線等を形成することにより、最終的に半導体装置を得る。図３１はこの状態を表す断面図である。
【特許文献１】特開平７−７０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者は鋭意、検討した結果、上記図２１〜３０に例示されるような半導体装置、及びその製造方法では以下のような問題点が存在することが判明した。
（１）下部導電領域（メモリセル領域を囲んで配置されるシリンダ溝）が２本あることに起因して、境界領域の面積が大きくなる。この結果、チップ面積が大きくなるため、製造コストが増大する。
（２）ウエットエッチング法によりメモリセル領域及び境界領域内の層間絶縁膜を除去する際の周辺回路（ロジック回路）領域用のマスクとして、フォトレジスト膜を用いているため、ウエットエッチング時に異物が発生する。すなわち、ウエットエッチング時にフォトレジスト膜が希釈フッ化水素酸（ＨＦ）溶液と反応・変質してポリマー状の異物が発生したり、ウエットエッチング後のウエハの乾燥時にＩＰＡ（イソプロピルアルコール）を用いることが出来ないためウォーターマーク異物が発生したりする。このため、製造に際しての歩留りが低下する。
（３）メモリセル領域において下地層が存在しないことに起因して下部電極が倒壊したり、隣接する下部電極同士が接触したりする。特に、下部電極が露出した状態でのウエットエッチング時に生じる表面張力により、下部電極の倒壊が起き易くなる。このため、製造に際しての歩留りが低下する。
【００１６】
そこで、本発明者は、上記（１）〜（３）の問題点について鋭意、検討した。この結果、本発明者はウエットエッチング時において、周辺回路（ロジック回路）領域用のマスクになると共に、メモリセル領域において下地層となる窒化シリコン膜を設けることで上記（１）〜（３）の問題点を解決できることを発見した。
【００１７】
すなわち、本発明は、メモリセル領域と周辺回路（ロジック回路）領域との境界領域を微細化すると共に、メモリセル領域と、境界領域及び周辺回路との段差を平坦化させ、更に、異物が発生しない半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明の一実施態様は、
メモリセル領域と、周辺回路領域と、前記メモリセル領域と周辺回路領域との境界に設けられた境界領域と、
前記周辺回路領域及び境界領域にわたって設けられた層間絶縁膜と、を備えた半導体装置であって、
前記メモリセル領域において、
前記層間絶縁膜の最上面と同一の高さの面Ａより下方からその上方に向かって設けられ前記面Ａよりも上方に高さＨだけ突出した凹状の下部電極と、前記面Ａ上の部分のうち下部電極以外の部分の少なくとも一部に設けられた厚さＨの下地層と、
前記境界領域において、
前記層間絶縁膜の最上面と同一の高さの面Ａより下方からその上方に向かって設けられ前記面Ａよりも上方に高さＨだけ突出した１つの凹状の下部導電領域と、前記層間絶縁膜の最上面上に設けられた厚さＨの下地層と、
前記メモリセル領域及び境界領域において、
前記下部電極、下部導電領域、及び下地層の表面を被覆するように設けられた誘電体膜と、
前記面Ａ及び層間絶縁膜より上の誘電体膜の最上面に接するように設けられた導電層と、前記導電層から分岐して前記誘電体膜で被覆された凹状の下部電極及び凹状の下部導電領域内に充填された凸部と、を有する上部導電領域と、
を有することを特徴とする半導体装置に関する。
【００１９】
また、本発明の他の一実施態様は、
メモリセル領域と、周辺回路領域と、前記メモリセル領域と周辺回路領域との境界に設けられた境界領域と、を備えた半導体装置の製造方法であって、
（１）前記メモリセル領域、周辺回路領域、及び境界領域にわたって層間絶縁膜を設ける工程と、
（２）前記層間絶縁膜上の全面に、厚さＨの下地層を設ける工程と、
（３）前記メモリセル領域の下地層及び層間絶縁膜内をその厚み方向に伸長する開口と、前記境界領域の下地層及び層間絶縁膜内をその厚み方向に伸長する１つの開口を設ける工程と、
（４）前記メモリセル領域の前記開口の内壁上に凹状の下部電極、前記境界領域の前記開口の内壁上に凹状の下部導電領域を形成する工程と、
（５）前記下地層、下部電極及び下部導電領域をマスク及びエッチングストッパに用いて等方性エッチングを行うことにより、前記メモリセル領域及び境界領域内の層間絶縁膜を除去する工程と、
（６）前記メモリセル領域、周辺回路領域、及び境界領域を被覆するように誘電体膜を設ける工程と、
（７）前記メモリセル領域、周辺回路領域、及び境界領域に導電材料を堆積させて、前記誘電体膜で被覆した凹状の下部電極及び凹状の下部導電領域内に導電材料を充填することにより凸部を形成すると共に、前記誘電体膜の最上面に接するように所定厚さの導電層を形成する工程と、
（８）前記周辺回路領域の層間絶縁膜上の下地層、誘電体膜及び導電材料を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００２０】
メモリセル領域の下地層と、ウエットエッチング時の周辺回路領域用のマスクを同時に形成することにより、工程数を増やさずにメモリセル領域と、境界領域及び周辺回路（ロジック回路）領域の段差をなくして平坦化することができる。
【００２１】
ウエットエッチング時に周辺回路領域用のマスクとしてフォトレジスト膜を用いる必要がないため、フォトレジスト膜に起因する異物の発生を防止することができる。また、このフォトレジスト膜と下部導電領域のアライメントマージンを確保する必要がなく、境界領域を微細化することができる。
【００２２】
また、メモリセル領域の下部電極間に下地層を設けるため、下部電極が倒壊したり、隣接する下部電極同士が接触したりすることがない。この結果、製造に際しての歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００２３】
１．半導体装置
本発明の半導体装置は、メモリセル領域と、周辺回路領域と、メモリセル領域と周辺回路領域との境界に設けられた境界領域と、から構成される。そして、この周辺回路領域、及び境界領域内にわたって層間絶縁膜が設けられている。なお、典型的には、この境界領域には一部に層間絶縁膜が設けられている。
【００２４】
このメモリセル領域は、凹状の下部電極と厚さＨの下地層を有する。この凹状の下部電極は、層間絶縁膜の最上面と同一の高さの面Ａより下方からその上方に向かって設けられ、面Ａよりも上方に高さＨだけ突出している。また、厚さＨの下地層は、面Ａ上の部分のうち下部電極以外の部分の少なくとも一部に設けられている。このメモリセル領域において、面Ａ上には下部電極と下地層だけが形成されていても、下部電極と下地層以外にも他の層又は領域が形成されていても良い。例えば、図１のメモリセル領域では、隣接する下部電極間の面Ａ上には誘電体膜及び上部導電領域が設けられている。
【００２５】
また、境界領域は、１つの凹状の下部導電領域と、厚さＨの下地層とを有する。この凹状の下部導電領域は、層間絶縁膜の最上面と同一の高さの面Ａの下方からその上方に向かって設けられ、面Ａよりも上方に高さＨだけ突出している。また、厚さＨの下地層は、境界領域内に存在する層間絶縁膜の最上面上に設けられている。すなわち、境界領域の面Ａ及び層間絶縁膜の最上面上には、それぞれ凹状の下部導電領域及び厚さＨの下地層が存在する。
【００２６】
このため、メモリセル領域、及び境界領域内において下部電極の最上面、下部導電領域の最上面、及び下地層の最上面は全て、面Ａ及び層間絶縁膜の最上面から高さＨの位置に存在して、同じ高さの面を構成することとなる。
【００２７】
なお、凹状の下部導電領域及び凹状の下部電極の上方にも層間絶縁膜が設けられている場合、本発明において請求項に記載の「層間絶縁膜」とは、上記下地層が設けられた絶縁性の層の部分のことを表す。従って、上記下地層が接する絶縁性の層の面が請求項に記載の「層間絶縁膜の最上面」となる。また、「面Ａ」とは、メモリセル領域及び境界領域において、この層間絶縁膜の最上面と同一の高さを有するものとして想定される面のことを表す。凹状の下部導電領域及び凹状の下部電極はこの面Ａから高さＨだけ上方に突出していることとなる。
【００２８】
この境界領域では凹状の下部導電領域は１つで良いため、境界領域を微細化することができる。なお、本発明の境界領域において、「１つの凹状の下部導電領域」は、連続した１つの凹状構造から構成される導電性の領域のことを表す。この下部導電領域の形状は、１つの連続した凹状構造であれば特に限定されるわけではないが、好ましくはメモリセル領域の周りを１周して囲むように設けられた凹状構造であるのが良い。
【００２９】
また、メモリセル領域及び境界領域では、この凹状の下部電極、凹状の下部導電領域、及び下地層の表面を全面、被覆するように誘電体膜が設けられている。なお、この凹状の下部電極、凹状の下部導電領域内においては、凹状の下部電極、凹状の下部導電領域内が全て誘電体膜によって充填されないように誘電体膜の厚さ、並びに下部電極及び下部導電領域の径が調節されている。また、メモリセル領域、及び境界領域内において、下部電極の最上面、下部導電領域の最上面、及び下地層の最上面は全て同じ高さの面を構成すると共に誘電体膜の厚さは一定である。このため、層間絶縁膜の最上面上及び面Ａ上の誘電体膜の最上面は全て同じ高さの面を構成することとなる。
【００３０】
更に、メモリセル領域及び境界領域の全面にわたって、誘電体膜に接するように上部導電領域が設けられている。この上部導電領域は、誘電体膜の最上面に接するように全面に設けられた所定厚さの層状の導電層と、この導電層から分岐して誘電体膜で被覆された凹状の下部電極及び凹状の下部導電領域内に充填された凸部と、を有する。
【００３１】
この層状の導電層は、誘電体膜の最上面に接するように設けられており、この誘電体膜の最上面はメモリセル領域及び境界領域において同一の高さとなっている。従って、本発明では、メモリセル領域及び境界領域において、この上部導電領域の導電層の最上面の高さを同じにすることができ、導電層の最上面を平坦な面として構成することができる。
【００３２】
このように本発明の半導体装置では、メモリセル領域及び境界領域において、上部導電領域の導電層の最上面の高さを同じにすることができる。このため、メモリセル領域、境界領域、周辺回路（ロジック回路）領域の全面に層間絶縁膜を設けたり、この層間絶縁膜上に配線層を設けた場合であっても、これらの領域の間の段差をなくして層間絶縁膜や配線層を平坦化することができる。
【００３３】
また、この半導体装置を製造する途中で、メモリセル領域、境界領域の層間絶縁膜の最上面及び面Ａ上に下地層を設ける際に、周辺回路（ロジック回路）領域の層間絶縁膜上にも同時に、ウェットエッチング時にマスクとして機能する下地層を設けている（この層間絶縁膜は、完成後の半導体装置では除去されている）。そして、この周辺回路（ロジック回路）領域の層間絶縁膜より上の下地層は、メモリセル領域及び境界領域の一部の層間絶縁膜をウェットエッチングにより除去する際にも残留している。従って、この周辺回路（ロジック回路）領域の下地層は、ウェットエッチング時にマスクとなるため、改めて周辺回路（ロジック回路）領域にマスクとなるフォトレジスト膜を設ける必要がない。この結果、フォトレジスト膜と周辺回路（ロジック回路）領域とのアライメントをするためのマージンを境界領域内に設ける必要がなく、境界領域を微細化することができる。この結果、ウエットエッチング時に、フォトレジスト膜を使用したことに起因する異物が発生して、製造に際しての歩留りを向上させることができる。
【００３４】
更に、メモリセル領域の隣接する下部電極間の面Ａ上には機械的強度の高い下地層が設けられている。このため、メモリセル領域の下部電極が倒壊したり、隣接する下部電極同士が接触したりすることがない。特に、下部電極が露出した状態でのウエットエッチング時に生じる表面張力によって下部電極が倒壊するなどといったことが起こらない。この結果、製造に際しての歩留りを向上させることができる。
【００３５】
２．半導体装置の製造方法
本発明の製造方法では、工程（２）において、層間絶縁膜上の全面に、厚さＨの下地層を設ける。工程（３）では、メモリセル領域及び境界領域の層間絶縁膜及び下地層内をその厚み方向に伸長する開口を設ける。そして、工程（４）では、メモリセル領域の開口の内壁上に凹状の下部電極、境界領域の開口の内壁上に凹状の下部導電領域を形成する。このため、メモリセル領域及び境界領域内において、面Ａ上及び層間絶縁膜上の下部電極の最上面、下部導電領域の最上面、及び下地層の最上面は全て、面Ａ及び層間絶縁膜から高さＨの位置に存在して同じ高さの面を構成することとなる。
【００３６】
次に、工程（５）では、下地層、下部電極及び下部導電領域をマスク及びエッチングストッパに用いて、等方性エッチングを行うことにより、メモリセル領域、及び一部の境界領域内の層間絶縁膜を除去する。この際、周辺回路（ロジック回路）領域の層間絶縁膜上の下地層は残留している。従って、この周辺回路（ロジック回路）領域の下地層は、工程（５）のウェットエッチング時にマスクとなる。また、下部電極及び下部導電領域はウェットエッチング時のエッチングストッパとなる。このため、改めて周辺回路（ロジック回路）領域にマスクとしてフォトレジスト膜を設ける必要がなくなる。また、下部電極及び下部導電領域はウェットエッチングによって除去されずにそのまま残留する。
【００３７】
この結果、フォトレジスト膜と周辺回路（ロジック回路）領域とのアライメントをするためのマージンを境界領域内に設ける必要がなく、境界領域を微細化することができる。更に、ウエットエッチング時に、フォトレジスト膜が希釈フッ化水素酸（ＨＦ）溶液と反応・変質してポリマー状の異物が発生したり、ウエットエッチング後のウエハの乾燥時にウォーターマーク異物が発生したりするといったことがない。このため、製造に際しての歩留りを向上させることができる。
【００３８】
次に、工程（６）では、メモリセル領域、周辺回路領域、及び境界領域の全面を被覆するように所定厚さの誘電体膜を設ける。また、工程（７）では、メモリセル領域、周辺回路領域、及び境界領域の全面に導電材料を堆積させて、誘電体膜で被覆した凹状の下部電極及び凹状の下部導電領域内に導電材料を充填して凸部を形成する。また、これと同時に誘電体膜の最上面に接するように所定厚さの層状の導電層を形成する。この層状の導電層は、誘電体膜の最上面に接するように設けられており、この誘電体膜の最上面はメモリセル領域及び境界領域において同一の高さとなっている。従って、本発明では、メモリセル領域及び境界領域において、この上部導電領域の導電層の最上面の高さを同じにすることができ、導電層の最上面を平坦な面として構成することができる。
【００３９】
このように本発明の半導体装置では、メモリセル領域及び境界領域において、上部導電領域の導電層の最上面の高さを同じにすることができる。このため、メモリセル領域、境界領域、周辺回路（ロジック回路）領域の全面に層間絶縁膜を設けたり、この層間絶縁膜上に配線層を設けた場合であっても、これらの領域の間の段差をなくして層間絶縁膜や配線層を平坦化することができる。
【００４０】
更に、メモリセル領域の隣接する下部電極間には機械的強度の高い下地層が設けられている。このため、メモリセル領域の下部電極が倒壊したり、隣接する下部電極同士が接触したりするといったことがない。特に、下部電極が露出した状態でのウエットエッチングに際して生じる表面張力による下部電極の倒壊などが起こらない。この結果、製造に際しての歩留りを向上させることができる。
【００４１】
以下、実施例を参照して本発明を説明するが、本発明は下記実施例に限定されるものではない。本発明の構成や詳細には、本発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。
【００４２】
（第１実施例）
半導体装置
次に、第１実施例の半導体装置について、図面を参照して詳細に説明する。図１は、第１実施例の半導体装置を表す縦断面図である。この半導体装置は、情報を記憶させるメモリセル領域と、このメモリセル領域への情報の書き込み、読み出しを制御する周辺回路領域と、このメモリセル領域と周辺回路領域間に存在する境界領域とから構成されている。そして、全体として記憶装置を構成する。
【００４３】
まず、メモリセル領域及び境界領域について説明する。
この図１では、メモリセル領域において、シリコン半導体基板１０の主面を素子分離絶縁膜２によって区画した活性領域の主面上にゲート絶縁膜３を介して２つのゲート電極４が形成されている。そして、シリコン半導体基板１０内の、ゲート電極４を挟んだ両側にはソース領域、ドレイン領域となる一対の不純物拡散領域５、６（第１及び第２不純物拡散領域）が形成されている。そして、１つのゲート電極４、１層のゲート絶縁膜３、一対の不純物拡散領域５、６から１つの選択用トランジスタ（電界効果型トランジスタ）が構成され、図１ではメモリセル領域内に２つの選択用トランジスタが示されている。また、各々の選択用トランジスタの不純物拡散領域６（第１不純物拡散領域）は一体として共通化されている。なお、図１のメモリセル領域には２つの選択用トランジスタ（電界効果型トランジスタ）しか示されていないが、典型的にはメモリセル領域には、３以上の多数の選択用トランジスタが設けられている。
【００４４】
また、この選択用トランジスタの不純物拡散領域６（第１不純物拡散領域）は、層間絶縁膜２１を貫通するポリシリコンプラグ１１ａを介して、層間絶縁膜２１上に形成されたビット線８（タングステン（Ｗ）膜）と電気的に接続されている。このビット線８は層間絶縁膜２２によって覆われている。
【００４５】
この層間絶縁膜２２上には、第１の窒化チタン膜より成る下部電極５１と、酸化アルミニウム膜（３ｎｍ厚）及び酸化ハフニウム膜（４ｎｍ厚）の積層膜より成る誘電体膜５２と、第２の窒化チタン膜より成る上部電極５３（１５ｎｍ厚）とが積層されて、キャパシタが形成されている。また、層間絶縁膜２２の上方には下地層３６が設けられている。
【００４６】
図１の半導体装置においては、請求項に記載の「層間絶縁膜」は層間絶縁膜２４であり、この層間絶縁膜２４の最上面は７１で表される。メモリセル領域の下部電極５１は、層間絶縁膜の最上面７１と同一の高さの面Ａより下方からその上方に向かって設けられ、この面Ａよりも上方に高さＨだけ突出している。また、下地層３６は面Ａ上に厚さがＨとなるように設けられている。また、境界領域の下部導電領域５１ａは、層間絶縁膜の最上面７１と同一の高さの面Ａより下方からその上方に向かって設けられ、この面Ａよりも上方に高さＨだけ突出している。また、下地層３６ａは層間絶縁膜２４上に厚さがＨとなるように設けられている。また、この層間絶縁膜２４上には、下地層３６ａが設けられている。
【００４７】
また、メモリセル領域及び境界領域において、面Ａ及び層間絶縁膜２４上には下地層３６及び３６ａが設けられ、この下地層３６及び３６ａに接するように誘電体膜５２が設けられている。また、この誘電体膜５２の最上面７３に接するように上部導電領域５３の導電層７２が設けられている。また、下部電極５１及び下部導電領域５１ａ内には、上部導電領域５３の凸部７４が設けられている。
【００４８】
下部電極５１は凹状であり下部電極５１の底面は、タングステン膜と窒化タングステン膜の積層膜より成るランディングパッド８１を介して、金属プラグ１２と電気的に接続されている。この金属プラグ１２は、更にその下方のポリシリコンプラグ１１を介して、選択用トランジスタの不純物拡散領域５（第２不純物拡散領域）に電気的に接続されている。なお、この金属プラグ１２とポリシリコンプラグ１１は第１コンタクトプラグを構成している。
【００４９】
図１の半導体装置では、１つの電界効果型トランジスタと、１つの第１コンタクトプラグ、１つのキャパシタとから１つのメモリセルが構成されている。そして、図１のメモリセル領域では、２つのメモリセルが示されている。この図１のメモリセル領域部分は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する。
【００５０】
上部電極の第２の窒化チタン膜５３上には第２層間絶縁膜２５が形成され、この第２層間絶縁膜２５上には第２層配線６１が形成されている。この上部電極５３と第２層配線６１は、層間絶縁膜２５を貫通する接続プラグ４４（第２コンタクトプラグ）を介して、電気的に接続されている。なお、図１の半導体装置において、ランディングパッド８１を介して、下部電極５１と接続プラグ１２を接続している理由は、下部電極５１と接続プラグ１２の接触面積を大きくすることで電気的接続を安定化するためであり、場合によってはランディングパッド８１は設けなくても良い。
【００５１】
次に、周辺回路領域について説明する。図１の周辺回路領域（ロジック回路領域）においては、シリコン基板１０の主面を素子分離絶縁膜２によって区画した活性領域に周辺回路用の電界効果型トランジスタが形成されている。この電界効果型トランジスタは、活性領域の主面上に、ゲート絶縁膜３を介して形成されたゲート電極４を有する。そして、シリコン半導体基板１０内の、ゲート電極４を挟んだ両側にはソース領域、ドレイン領域となる一対の不純物拡散領域７、７ａ（第３及び第４不純物拡散領域）が形成されている。
【００５２】
このトランジスタの一方の不純物拡散領域７は、金属プラグ４１、４２、４３と第１層配線８ａと局所配線８１ａを介して、第２層配線６１と電気的に接続されている。なお、この金属プラグ４１，４２，４３は第３コンタクトプラグを構成している。
【００５３】
また、他方の不純物拡散領域７ａは、金属プラグ４１ａを介して第１層配線８ｂと電気的に接続されている。さらに、第１層配線８ｂは、金属プラグ４２ａを介して局所配線８１ｂと電気的に接続され、この第１層配線８ｂは図面の奥行き方向で他の金属プラグを介して他の不純物拡散領域に電気的に接続されている。また、局所配線８１ｂは、金属プラグ４３ａを介して、第２層配線６１ａと電気的に接続されている。
【００５４】
メモリセル領域には高さ１．５μｍのキャパシタが存在するが、隣接する下部電極５１の面Ａ上には、窒化シリコン膜より成る下地層３６により相互に接触しないように、また倒壊しないように支えられている。また、境界領域には第１の窒化チタン膜からなる下部導電領域５１ａが設けられており、この下部導電領域５１ａよりも周辺回路領域（ロジック回路領域）側には層間絶縁膜２４が設けられている。
【００５５】
本実施例では、境界領域の下部導電領域５１ａ上には、メモリセル領域と同じ厚さの誘電体膜、上部導電領域の凸部、上部導電領域の導電層が設けられている。また、境界領域の下地層上には、メモリセル領域と同じ厚さの誘電体膜、メモリセル領域と同じ厚さの上部導電領域の導電層が設けられている。このように本実施例の半導体装置では、境界領域において、メモリセル領域と同様に、下部導電領域上に誘電体膜、上部導電領域の凸部及び導電層が設けられ、下地層上に誘電体膜、上部導電領域の導電層が設けられている。このため、境界領域及び周辺回路領域では、メモリセル領域との段差を生じないようにすることができる。
【００５６】
また、周辺回路領域では、下地層（この下地層は途中の工程で除去されるため、図１では周辺回路領域中に図示していない）を、ウェットエッチングによる層間絶縁膜除去時のマスクとして用いることができる。このため、マスク用のフォトレジスト膜を改めて設ける必要がない。この結果、ウエットエッチングに起因する異物の発生を防止することができる。また、このフォトレジスト膜と下部導電領域のアライメントマージンを確保する必要がなく、メモリセル領域と周辺回路（ロジック回路）領域間の境界領域を微細化することができる。
【００５７】
更に、下部電極間の面Ａ上に下地層を設けることにより、下部電極が倒壊したり、隣接する下部電極同士が接触したりすることを防止することができる。この結果、製造に際して歩留りを向上させることができる。
【００５８】
半導体装置の製造方法
次に、図１に示す半導体記憶装置の製造方法を、図１〜図１９を用いて説明する。
まず、シリコン基板１０の主面を素子分離絶縁膜２によって区画した。次に、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、層間絶縁膜２１（酸化シリコン膜）、層間絶縁膜３１（窒化シリコン膜）、ビット線及び第１層配線８，８ａ，８ｂを順次、形成した。なお、ビット線８と第１配線層８ａ、８ｂは同一の配線層を用いて形成可能である。
【００５９】
続いて、ビット線及び第１層配線８，８ａ，８ｂ上に、層間絶縁膜２２（酸化シリコン膜）を形成した。この後、層間絶縁膜２２内にコンタクト孔を開孔した。そして、メモリセル領域においてはこのコンタクト孔の底面部分にポリシリコンプラグ１１の表面を露出させ、周辺回路領域（ロジック回路領域）においてはこのコンタクト孔の底面部分に第１配線８ａ，８ｂの表面を露出させた。次に、このメモリセル領域及び周辺回路領域（ロジック回路領域）のコンタクト孔内に、チタン膜、窒化チタン膜とタングステン膜を埋め込んだ。この後、コンタクト孔外のチタン膜、窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ１２、４２、４２ａを形成した。
【００６０】
この後、スパッタ法により窒化タングステン膜とタングステン膜を形成した後、フォトリソグラフィー技術とドライエッチング技術等により、これらの膜をパターニングした。これにより、メモリセル領域にはランディングパッド８１を、周辺回路領域（ロジック回路領域）には局所配線８１ａ，８１ｂを、境界領域には下部層８１ｃを形成した。図２はこの状態を表す断面図、図３はランディングパッド８１と下部層８１ｃのパターニング後のメモリセル領域の端部における上面図を表し、図３のＡ−Ｂ部断面は図２中のＡ−Ｂ線で示した断面に対応する。
【００６１】
次に、層間絶縁膜３２として窒化シリコン膜、層間絶縁膜２４として厚さ１．５μｍの酸化シリコン膜、下地層３６として厚さ１００ｎｍの窒化シリコン膜を順次、形成した（図４；工程（１）、（２））。
【００６２】
次に、フォトリソグラフィー技術とドライエッチング技術により、メモリセル領域のランディングパッド８１に対応する位置に開口を有するように、下地層３６を加工した。この際、境界領域と周辺回路領域（ロジック回路領域）には、全面に下地層３６が残るようにした。図５はこの状態を表す断面図、図６は下地層３６のパターニング後のメモリセル領域端部における上面図を表す。
【００６３】
次に、下地層３６の開口を埋込むように層間絶縁膜（酸化シリコン膜）２６を形成した後（図７）、ＣＭＰ法により下地層３６上の層間絶縁膜２６を除去した。図８はこの状態を表す断面図、図９は層間絶縁膜２６のＣＭＰ後のメモリセル領域端部における上面図を表す。
【００６４】
次に、フォトリソグラフィー技術とドライエッチング技術により、層間絶縁膜２４、３２及び下地層３６を貫くようにシリンダ孔９１を開孔した。そして、このシリンダ孔９１の底面部分にランディングパッド８１の表面を露出させた。また、シリンダ孔９１を開孔するのと同時に、境界領域ではランディングパッド層の下部層８１ｃ上に１つのシリンダ溝９１ａを開孔した（工程（３））。図１０はこの状態を表す断面図、図１１はシリンダ孔９１開孔後のメモリセル領域端部における上面図を表す。以下、周辺回路領域部を覆っている下地層については３６ａと記載する。
【００６５】
次に、ＣＶＤ法により、全面に第１の窒化チタン膜５１を成長させた。続いて、シリンダ溝９１及び９１ａ内にフォトレジスト膜（図示せず）を形成して、孔底部分の窒化チタン膜がエッチングされるのを保護しつつ、シリンダ孔９１、及びシリンダ溝９１ａの底部および側面部以外の窒化チタン膜をエッチバックにより除去した。次に、有機剥離液を用いてフォトレジスト膜を除去することにより、メモリセル領域には凹状の下部電極５１、境界領域には凹状の下部導電領域５１ａを得た（工程（４））。図１２はこの状態を表す断面図、図１３は窒化チタン膜エッチバック後のメモリセル領域端部における上面図を表す。
【００６６】
次に、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、メモリセル領域及び一部の境界領域の層間絶縁膜（酸化シリコン膜）２４を除去した（工程（５））。なお、この際、ウエットエッチングでは等方的にエッチングが進むため、メモリセル領域と境界領域の下部導電領域５１ａよりもメモリセル領域側の下地層３６の直下に存在していた層間絶縁膜２４も除去された。また、下地層３６及び３６ａはマスク、凹状の下部電極５１及び凹状の下部導電領域５１ａはエッチングストッパとして機能した。このため、境界領域の下部導電領域５１ａよりも周辺回路領域側及び周辺回路領域は、層間絶縁膜（酸化シリコン膜）２４が除去されずに残存した。図１４はこの状態を表す断面図、図１５はウェットエッチング後のメモリセル領域端部における上面図を表す。
【００６７】
次に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、全面に酸化アルミニウム膜と酸化ハフニウム膜の積層膜（誘電体膜）５２を形成した（工程（６））。続いて、ＣＶＤ法により、全面に上部電極として第２の窒化チタン膜５３を形成した（工程（７））。この結果、メモリセル領域においては、下部電極５１、誘電体膜５２、上部電極５３とから高さが１．５μｍのクラウン形状のキャパシタが得られた（図１６）。
【００６８】
この後、フォトリソグラフィー技術とドライエッチング技術により、周辺回路領域の第２の窒化チタン膜５３、誘電体膜５２、及びウエットエッチ保護膜（下地層）３６ａを除去した（図１７；（工程（８））。ここで、周辺回路領域のウエットエッチ保護膜（下地層）３６ａを除去するのは、後の金属プラグ４３，４３ａの形成におけるコンタクト孔の開孔時に開孔不良を引き起こさないためである。
【００６９】
次に、全面に層間絶縁膜（酸化シリコン膜）２５を形成した後、ＣＭＰ法によりメモリセル領域と周辺回路領域の段差を平坦化させた（図１８）。
【００７０】
次に、層間絶縁膜２４、２５及び３２内にコンタクト孔を開孔した後、該コンタクト孔内に第３の窒化チタン膜とタングステン膜を埋め込んだ。この後に、ＣＭＰ法により、コンタクト孔外に存在する第３の窒化チタン膜とタングステン膜を除去して、金属プラグ４３，４３ａ，４４（第２及び第３コンタクトプラグ）を形成した（図１９）。続いて、スパッタ法により、チタン膜、アルミニウム膜、及び窒化チタン膜を順に形成した。次に、フォトリソグラフィー技術とドライエッチング技術を用いて、これらの積層膜をパターニングして、第２層配線６１、６１ａを形成した（図１）。
【００７１】
本実施例では、下部層８１ｃの形成とランディングパッド８１の形成、下部導電領域５１ａの形成と下部電極５１の形成、周辺回路領域のウエットエッチ保護膜３６ａの形成と下地層３６の形成、をそれぞれ一度のフォトリソグラィー工程とドライエッチング工程により同時に形成している。従って、メモリセル領域と周辺回路領域の段差を緩和するために特別な工程数を増やさず、にメモリセル領域と、境界領域及び周辺回路（ロジック回路）領域との段差を平坦化できるという利点がある。
【００７２】
なお、以上、説明した実施例において、本発明の特徴とする部分以外の製造方法や、配線構造等は変更を加えることが可能である。
【産業上の利用可能性】
【００７３】
本発明の半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）用のメモリセル等として使用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の一例を表す図である。
【図２】本発明の半導体装置の製造方法の一工程を表す図である。
【図３】本発明の半導体装置の製造方法の一工程を表す図である。
【図４】本発明の半導体装置の製造方法の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一工程を表す図である。
【図６】本発明の半導体装置の製造方法の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一工程を表す図である。
【図９】本発明の半導体装置の製造方法の一工程を表す図である。
【図１０】本発明の半導体装置の製造方法の一工程を表す図である。
【図１１】本発明の半導体装置の製造方法の一工程を表す図である。
【図１２】本発明の半導体装置の製造方法の一工程を表す図である。
【図１３】本発明の半導体装置の製造方法の一工程を表す図である。
【図１４】本発明の半導体装置の製造方法の一工程を表す図である。
【図１５】本発明の半導体装置の製造方法の一工程を表す図である。
【図１６】本発明の半導体装置の製造方法の一工程を表す図である。
【図１７】本発明の半導体装置の製造方法の一工程を表す図である。
【図１８】本発明の半導体装置の製造方法の一工程を表す図である。
【図１９】本発明の半導体装置の製造方法の一工程を表す図である。
【図２０】従来の半導体装置の製造方法の一工程を表す図である。
【図２１】従来の半導体装置の製造方法の一工程を表す図である。
【図２２】従来の半導体装置の製造方法の一工程を表す図である。
【図２３】従来の半導体装置の製造方法の一工程を表す図である。
【図２４】従来の半導体装置の製造方法の一工程を表す図である。
【図２５】従来の半導体装置の製造方法の一工程を表す図である。
【図２６】従来の半導体装置の製造方法の一工程を表す図である。
【図２７】従来の半導体装置の製造方法の一工程を表す図である。
【図２８】従来の半導体装置の製造方法の一工程を表す図である。
【図２９】従来の半導体装置の製造方法の一工程を表す図である。
【図３０】従来の半導体装置の製造方法の一工程を表す図である。
【図３１】従来の半導体装置の製造方法の一工程を表す図である。
【符号の説明】
【００７５】
３  ゲート絶縁膜
４  ゲート電極
５，６，７，７ａ  不純物拡散領域（ソース／ドレイン領域）
８，８ａ，８ｂ，８ｃ  第１層配線
１０  シリコン半導体基板
１１，１１ａ  コンタクトプラグ
１２，４１，４１ａ、４２、４２ａ、４３、４３ａ、４４  金属プラグ
２１、２２、２５、２６、３６  層間絶縁膜
２４  層間絶縁膜（酸化シリコン膜）
３２  層間絶縁膜（窒化シリコン膜）
５１  下部電極
５１ａ  下部導電領域
５２  誘電体膜
５３  上部電極
６１、６１ａ  第２層配線
７１  層間絶縁膜の最上面
７２  導電層
７３  誘電体膜の最上面
７４  凸部
８１  ランディングパッド
８１ａ、８１ｂ  局所配線
９１  シリンダ孔
９１ａ  シリンダ溝
９６  フォトレジスト膜
【図１】
2009164535.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009164535.tif 000008
【図７】
2009164535.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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