(57)【要約】【課題】不揮発性半導体記憶装置の構造を簡便化する。【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。第１の不純物拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。第２の不純物拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした第２の不純物拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたフローティングゲートと、
前記半導体基板内に設けられ、前記フローティングゲートから離間している前記第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、
前記半導体基板内に設けられ、前記フローティングゲートと重畳している前記第２導電型の第２の不純物拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
書き込み時に、前記第２の不純物拡散層に高電圧を印加することにより、前記第２の不純物拡散層と前記フローティングゲートがカップリングし、前記第１の不純物拡散層から放出された電子が前記フローティングゲートに注入されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
消去時に、前記第１の不純物拡散層に高電圧を印加することにより、前記フローティングゲートに蓄積された電子が放出されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、
前記フローティングゲートと前記第１の不純物拡散層との離間距離が前記側壁絶縁膜の底部の厚さと同等であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
第１導電型の半導体基板の上に絶縁膜介してフローティングゲートを形成する工程と、
前記フローティングゲートの一方の側の前記半導体基板内に前記第１導電型と逆の導電型である第２導電型の第１の不純物を注入する工程と、
前記フローティングゲートの両側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の外側の領域に、前記半導体基板内に第１の不純物に比べて熱拡散の拡散速度が低い前記第２導電型の第２の不純物を注入する工程と、
前記第１の不純物を熱拡散させて、前記第１の不純物の拡散領域を前記フローティングゲートと重畳させる工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記半導体基板としてＰ型Ｓｉ基板が用いられ、前記第１の不純物、前記第２の不純物としてそれぞれＰ、Ａｓが用いられることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルスチルカメラなどの応用分野の拡大に伴い、電気的にプログラム及び消去可能な読み出し専用メモリ装置（EEPROM; Electrically Erasable and Programmable Read Only Memory）が急速に普及している。このうち、電気的に一括消去可能なＥＥＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。
【０００３】
ＥＥＰＲＯＭは、フローティングゲートに所定の電荷量が蓄積されているか否かによって、２値またはそれ以上の多値のデジタル情報を記憶し、その電荷量に応じたチャネル領域の導通の変化によって、デジタル情報を読み出す不揮発性半導体記憶装置である。
【特許文献１】特開平７−２４９７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＥＥＰＲＯＭでは、フローティングゲートに電荷を出し入れするために、コントロールゲートに電圧を印加する必要があった。このため、メモリセル毎にコントロールゲート用の配線が必要となるため、メモリセルの構造の複雑化を招いていた。
【０００５】
また、従来のＥＥＰＲＯＭを製造する場合には、コントロールゲートを作製する工程が必須となるため、ロジックプロセスとの親和性が得られないという問題があった。特に、ＥＥＰＲＯＭが数バイトの小容量のデータ格納に用いられる場合には、ロジックプロセスとは別にＥＥＰＲＯＭの製造プロセスを実施する必要が生じるため、製造コストの増大を招いていた。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の構造を簡便化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の製造プロセスとロジックプロセスとの親和性を高め、不揮発性半導体記憶装置の製造コストの低減を図る技術の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、不揮発性半導体記憶装置である。当該不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたフローティングゲートと、半導体基板内に設けられ、フローティングゲートから離間している第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、半導体基板内に設けられ、フローティングゲートと重畳している第２導電型の第２の不純物拡散層とを備えたことを特徴とする。この態様において、書き込み時に、第２の不純物拡散層に高電圧を印加することにより、第２の不純物拡散層とフローティングゲートがカップリングし、第１の不純物拡散層から放出された電子がフローティングゲートに注入されてもよい。
【０００８】
この態様によれば、コントロールゲートを用いることなく、フローティングゲートとカップリングした第２の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。
【０００９】
上記態様において、消去時に、第１の不純物拡散層に高電圧を印加することにより、フローティングゲートに蓄積された電子が放出されてもよい。
【００１０】
本発明の他の態様は、不揮発性半導体記憶装置の製造方法である。当該不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板の上に絶縁膜介してフローティングゲートを形成する工程と、フローティングゲートの一方の側の半導体基板内に第１導電型と逆の導電型である第２導電型の第１の不純物を注入する工程と、フローティングゲートの両側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜の外側の領域に、半導体基板に第１の不純物に比べて拡散速度が低い第２導電型の第２の不純物を注入する工程と、第１の不純物を熱拡散させて、半導体基板の面方向において第１の不純物の拡散領域をフローティングゲートと重畳させる工程とを備えることを特徴とする。
【００１１】
この態様の不揮発性半導体記憶装置の製造方法では、コントロールゲートの作製工程が不要のため、ロジックプロセスとの親和性が高くなる。この結果、ロジックプロセスと並行して不揮発性半導体記憶装置の製造することができるため、不揮発性半導体記憶装置の製造コストの低減を図ることができる。
【００１２】
上記態様の製造方法において、半導体基板としてＰ型Ｓｉ基板が用いられ、第１の不純物、第２の不純物としてそれぞれＰ、Ａｓが用いられてもよい。
【００１３】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００１４】
本発明によれば、コントロールゲートを用いることなく、フローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、ロジックプロセスとの親和性が高くなるため、ロジックプロセスと並行して不揮発性半導体記憶装置の製造することが可能となり、不揮発性半導体記憶装置の製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、実施の形態に係る不揮発性半導体記憶装置１０の構造を示す断面図である。不揮発性半導体記憶装置１０は、半導体基板２０、ゲート絶縁膜３０、フローティングゲート４０、側壁絶縁膜５０、第１の不純物拡散層６０および第２の不純物拡散層７０を備えるメモリセルである。
【００１７】
半導体基板２０の上にゲート絶縁膜３０が設けられている。半導体基板２０として、たとえば、Ｐ型Ｓｉ基板を用いることができる。ゲート絶縁膜３０として、たとえば、シリコン酸化膜を用いることができる。
【００１８】
半導体基板２０の上にゲート絶縁膜３０を介してフローティングゲート４０が設けられている。フローティングゲート４０として、たとえば、ポリシリコンを用いることができる。フローティングゲート４０の両側壁には、それぞれ側壁絶縁膜５０が設けられている。側壁絶縁膜５０として、たとえば、シリコン酸化膜を用いることができる。
【００１９】
第１の不純物拡散層６０および第２の不純物拡散層７０は、Ｎ＋型拡散層である。
【００２０】
第１の不純物拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。第１の不純物拡散層６０とフローティングゲート４０との離間距離は、側壁絶縁膜５０の底部の厚さと同等である。
【００２１】
第２の不純物拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０と重畳（オーバーラップ）している。また、第２の不純物拡散層７０の深さは、第１の不純物拡散層６０の深さに比べて深くなっている。
【００２２】
なお、第２の不純物拡散層７０がフローティングゲート４０とオーバーラップする長さは、後述するように、第２の不純物拡散層７０とフローティングゲート４０とのカップリング容量が十分に得られる長さであればよい。ただし、第２の不純物拡散層７０とフローティングゲート４０とをオーバーラップさせる場合に、第１の不純物拡散層６０と第２の不純物拡散層７０との間にパンチスルーが生じないようにする必要がある。
【００２３】
次に、不揮発性半導体記憶装置１０の動作について図２（Ａ）〜（Ｃ）を参照して説明する。
【００２４】
（書き込み動作）
書き込み動作は、後述する消去動作により、フローティングゲート４０から電子（電荷）が放出された状態で行われる。具体的には、図２（Ａ）に示すように、第１の不純物拡散層６０を低電圧（たとえば、０Ｖ）にし、第２の不純物拡散層７０を高電圧（たとえば、１０Ｖ）にすると、第２の不純物拡散層７０から第１の不純物拡散層６０に向けてチャネル領域に空乏層７２が形成され、空乏層７２と第１の不純物拡散層６０の間の電界が強まる。この結果、第１の不純物拡散層６０の近傍でゲート絶縁膜３０のエネルギー障壁を超えるエネルギーを有するホットエレクトロンが発生する。このホットエレクトロンは、第２の不純物拡散層７０と容量カップリングしたフローティングゲート４０の電圧（たとえば、８Ｖ）に引かれてフローティングゲート４０に注入される。これにより、メモリセルは書き込み状態となり、フローティングゲートの電位が降下する。詳しくは、第２の不純物拡散層７０を低電圧としたとき、フローティングゲート４０の電位が降下し、フローティングゲート下の半導体基板２０の界面を反転できない電位まで下がる。
【００２５】
（消去動作）
第１の不純物拡散層６０に高電圧（たとえば、１０Ｖ）を印加し、第２の不純物拡散層７０を低電圧（たとえば、０Ｖ）にすることにより、第１の不純物拡散層６０の近傍に空乏層６２が形成され、ファウラー・ノルドハイム・トンネル効果により、フローティングゲート４０に蓄積された電子がゲート絶縁膜３０を介して空乏層６２に放出される。これにより、メモリセルは消去状態となり、フローティングゲートの電位が上昇する。詳しくは、第２の不純物拡散層７０を低電圧としたとき、フローティングゲート４０の電位が上昇し、フローティングゲート下の半導体基板２０の界面が反転する電位まで上昇する。
【００２６】
（読み出し動作）
第１の不純物拡散層６０に中間電圧（たとえば、５Ｖ）を印加し、第２の不純物拡散層７０を低電圧（たとえば、０Ｖ）にする。このとき、メモリセルが消去状態の場合には、第１の不純物拡散層６０と第２の不純物拡散層７０との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、第１の不純物拡散層６０と第２の不純物拡散層７０との間に電流が流れない。この電流に基づいて、フローティングゲート４０に記憶された情報が読み出される。なお、第１の不純物拡散層６０に印加する電圧によって、第１の不純物拡散層６０とフローティングゲート４０との離間距離を越えるだけの空乏層が半導体基板２０内に形成される必要がある。
【００２７】
以上説明した不揮発性半導体記憶装置１０では、書き込み動作時において、コントロールゲートを用いることなく、フローティングゲート４０に容量カップリングした第２の不純物拡散層７０に高電圧を印加するだけで済むため、メモリセルの構造をより簡便化、微細化することができる。
【００２８】
（製造方法）
次に、不揮発性半導体記憶装置１０の製造方法について図３および図４を参照して説明する。不揮発性半導体記憶装置１０は、後述するようにＭＯＳＦＥＴの製造と並行して行うことができる。
【００２９】
まず、図３（Ａ）に示すように、周知のＳＴＩ (Shallow Trench Isolation)技術などにより形成されたシリコン酸化膜２２により素子間分離されたＰ型Ｓｉ基板からなる半導体基板２０を用意する。
【００３０】
次に、図３（Ｂ）に示すように、半導体基板２０の表層に熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜３０を形成する。
【００３１】
次に、図３（Ｃ）に示すように、ゲート絶縁膜３０の上に多結晶シリコン膜３２を成膜する。なお、多結晶シリコン膜３２の成膜時または成膜後に、多結晶シリコン膜３２にＢ（ボロン）、Ｐなどの不純物を添加して抵抗値を制御してもよい。
【００３２】
次に、図３（Ｄ）に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜３２の所定領域を選択的に除去して、フローティングゲート４０およびゲート電極１００を形成する。
【００３３】
次に、図４（Ａ）に示すように、フローティングゲート４０の一方の側（本実施の形態では、ゲート電極１００とは反対側）に開口を有するマスク（図示せず）を用いて第２の不純物拡散層７０にＮ型不純物としてＰをイオン注入する。また、ゲート電極１００の両側のソース領域１０４およびドレイン領域１０６にマスクを（図示せず）用いてそれぞれＡｓを浅く注入する。
【００３４】
次に、半導体基板２０の上に全面的にシリコン酸化膜（図示せず）を堆積させる。続いて、図４（Ｂ）に示すように、異方性ドライエッチングによりシリコン酸化膜をエッチバックし、フローティングゲート４０およびゲート電極１００の両側壁にのみシリコン酸化膜を残す。これにより、フローティングゲート４０およびゲート電極１００の両側壁にそれぞれ側壁絶縁膜（サイドウォール）５０、１０２が形成される。
【００３５】
次に、図４（Ｃ）に示すように、半導体基板２０の表面にＡｓをイオン注入する。これにより、側壁絶縁膜５０とセルフアラインに第１の不純物拡散層６０および第２の不純物拡散層７０にＡｓが添加される。また、側壁絶縁膜１０２とセルフアラインにソース領域１０４およびドレイン領域１０６が形成される。
【００３６】
次に、図５に示すように、第２の不純物拡散層７０を熱拡散させる。Ｐの拡散速度はＡｓの拡散速度に比べて速いため、主にＰが拡散する。これにより、第１の不純物拡散層６０とフローティングゲート４０とのオフセットが維持されたまま、第２の不純物拡散層７０が半導体基板２０の面方向においてフローティングゲート４０と重畳する。また、第２の不純物拡散層７０の深さが、第１の不純物拡散層６０の深さに比べて深くなる。
【００３７】
以上の工程により、不揮発性半導体記憶装置１０およびＭＯＳＦＥＴ１９０が製造される。不揮発性半導体記憶装置１０の製造プロセスは、ＭＯＳＦＥＴ１９０の製造プロセスと親和性が高いため、不揮発性半導体記憶装置１０とＭＯＳＦＥＴ１９０とを並行して製造することができ、製造プロセスの工程数の低減、簡便化を図ることができる。特に、不揮発性半導体記憶装置１０が数バイトの小容量のデータ格納に用いられる場合に、不揮発性半導体記憶装置１０の製造プロセスを別途実施する必要がないため、製造コストの低減に大きく寄与する。
【００３８】
図６（Ａ）〜（Ｃ）は、マトリクス状に配置された不揮発性半導体記憶装置の回路図である。不揮発性半導体記憶装置１０の第１の不純物拡散層６０は、ＭＯＳＦＥＴ１９０のソース領域１０４と接続されている。ビット線２１０に沿って隣接する不揮発性半導体記憶装置１０の第２の不純物拡散層７０は、それぞれ共通のソース線２００に接続されている。また、ＭＯＳＦＥＴ１９０のドレイン領域１０６は、ビット線２１０に接続され、ＭＯＳＦＥＴ１９０のゲート電極１００は、ワード線２２０に接続されている。
【００３９】
なお、以下の説明において、データの書き込み等を行う注目セル３００に対応するビット線２１０をビット線２１０ａと呼び、注目セル３００に対応しないビット線２１０をビット線２１０ｂと呼ぶ。また、注目セル３００に対応するワード線２２０をワード線２２０ａと呼び、注目セル３００に対応しないワード線２２０をワード線２２０ｂと呼ぶ。
【００４０】
注目セル３００について書き込み動作を行う場合には、ビット線２１０ａを０Ｖとし、ビット線２１０ｂを５Ｖまたはオープンにする。また、ワード線２２０ａを５Ｖとし、ワード線２２０ｂを０Ｖとする。また、ソース線２００を１０Ｖとする。注目セル３００については、ＭＯＳＦＥＴ１９０がオン状態となり、不揮発性半導体記憶装置１０の第１の不純物拡散層６０が０Ｖとなる。一方、不揮発性半導体記憶装置１０の第２の不純物拡散層７０は１０Ｖとなる。これにより、不揮発性半導体記憶装置１０に関して図２（Ａ）で示した書き込み動作時の状態が得られ、注目セル３００の不揮発性半導体記憶装置１０のフローティングゲートに電子が注入される。
【００４１】
なお、注目セル３００以外のセルについては、ＭＯＳＦＥＴ１９０がオフ状態になるか、第１の不純物拡散層６０と第２の不純物拡散層７０との間に十分な電位差が得られないためフローティングゲートへの電子の注入が生じない。
【００４２】
注目セル３００について消去動作を行う場合には、ビット線２１０ａを１０Ｖとし、ビット線２１０ｂをオープンにする。また、ワード線２２０ａを１２Ｖとし、ワード線２２０ｂを０Ｖとする。また、ソース線２００を０Ｖとする。注目セル３００については、ＭＯＳＦＥＴ１９０が完全にオン状態となり、不揮発性半導体記憶装置１０の第１の不純物拡散層６０に１０Ｖが印加される。一方、不揮発性半導体記憶装置１０の第２の不純物拡散層７０は０Ｖとなる。これにより、不揮発性半導体記憶装置１０に関して図２（Ｂ）で示した消去動作時の状態が得られ、注目セル３００の不揮発性半導体記憶装置１０のフローティングゲートから電子が放出される。
【００４３】
なお、注目セル３００以外のセルについては、ＭＯＳＦＥＴ１９０がオフ状態になるか、第１の不純物拡散層６０と第２の不純物拡散層７０との間に十分な電位差が得られないためフローティングゲートに蓄積された電子の放出が生じない。
【００４４】
注目セル３００について読み出し動作を行う場合には、ビット線２１０ａを５Ｖとし、ビット線２１０ｂをオープンにする。また、ワード線２２０ａを５Ｖとし、ワード線２２０ｂを０Ｖとする。また、ソース線２００を０Ｖとする。注目セル３００については、ＭＯＳＦＥＴ１９０がオン状態となり、不揮発性半導体記憶装置１０の第１の不純物拡散層６０に５Ｖが印加される。一方、不揮発性半導体記憶装置１０の第２の不純物拡散層７０は０Ｖとなる。
【００４５】
これにより、不揮発性半導体記憶装置１０に関して図２（Ｃ）で示した読み出し動作時の状態が得られる。よって、注目セル３００の不揮発性半導体記憶装置１０のフローティングゲートの電子の蓄積が不十分な場合には、注目セル００に電流が流れる。一方、注目セル３００の不揮発性半導体記憶装置１０のフローティングゲートの電子の蓄積が十分な場合には、注目セル３００に電流が流れない。この電流を検出することにより、注目セル３００に記憶された情報を読み出すことができる。なお、ビット線２１０ａ上の他のセルは、ＭＯＳＦＥＴ１９０がオフ状態であるためフローティングゲートに蓄積された電子の有無にかかわらず電流が流れない。
【００４６】
以上説明した不揮発性半導体記憶装置の配置によれば、注目セルについてのみ書き込み、消去および読み出しを行うことができる。
【００４７】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００４８】
以上の実施の形態では、書き込み動作、消去動作を繰り返し行えるものであるが、初期状態を紫外線照射などにより消去状態としておき、書き込み動作のみ行えるよう回路を簡略することもできる。これにより、Ｏｎｅ−Ｔｉｍｅ  ＰＲＯＭ（ＯＴＰＲＯＭ）として機能させることができる。
【図面の簡単な説明】
【００４９】
【図１】実施の形態に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図２】図２（Ａ）は、実施の形態に係る不揮発性半導体記憶装置の書き込み動作を示す図である。図２（Ｂ）は、実施の形態に係る不揮発性半導体記憶装置の消去動作を示す図である。図２（Ｃ）は、実施の形態に係る不揮発性半導体記憶装置の読み出し動作を示す図である。
【図３】実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図４】実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図５】実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図６】図６（Ａ）〜（Ｃ）は、マトリクス状に配置された不揮発性半導体記憶装置の回路図である。
【符号の説明】
【００５０】
１０  不揮発性半導体記憶装置、２０  半導体基板、３０  ゲート絶縁膜、４０  フローティングゲート、５０  側壁絶縁膜、６０  第１の不純物拡散層、７０  第２の不純物拡散層。  
【図１】
2009158633.tif 000003
【図２】
2009158633.tif 000004
【図３】
2009158633.tif 000005
【図４】
2009158633.tif 000006
【図５】
2009158633.tif 000007
【図６】
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