(57)【要約】【課題】半導体装置の解析を防止する。【解決手段】半導体装置１０は、被保護回路素子領域１４ａを有する基板１２を具え、少なくとも被保護回路素子領域上にまたがって設けられている複数のシールド配線を有するシールド配線層３２と、複数のシールド配線それぞれに信号を入力する信号入力回路３４と、複数のシールド配線それぞれの信号を検出する検出回路３６と、信号入力回路が複数のシールド配線それぞれに入力した入力信号と検出回路がシールド配線それぞれにつき検出した検出信号とをシールド配線ごとに照合し、少なくとも被保護回路素子領域の回路素子の解析を無効化する信号を送出できる照合回路３８とを含む解析防止回路１８を具える。【選択図】図１
2009087988.tif 000002
【特許請求の範囲】
【請求項１】
回路素子が設けられていて、被保護回路素子領域が設定されている素子領域を含む基板を具え、
前記素子領域の上側に、少なくとも前記被保護回路領域上にまたがって設けられている複数のシールド配線を有するシールド配線層と、
前記素子領域に作り込まれていて、複数の前記シールド配線それぞれに入力信号を入力する信号入力回路と、
前記素子領域に作り込まれていて、複数の前記シールド配線それぞれの信号を検出信号として検出する検出回路と、
前記素子領域に作り込まれていて、前記信号入力回路及び前記検出回路に接続されていて、複数の前記入力信号と前記検出信号とを前記シールド配線ごとに照合し、少なくとも前記被保護回路領域の回路素子の解析を無効化する信号を送出できる照合回路と
を含む解析防止回路を具えることを特徴とする半導体装置。
【請求項２】
回路素子が設けられていて、被保護回路素子領域が設定されている素子領域を含む基板を具え、
前記素子領域の上側に、少なくとも前記被保護回路領域上にまたがって設けられている複数のシールド配線を有するシールド配線層と、
前記素子領域に作り込まれていて、複数の前記シールド配線それぞれの一端に、１対１の対応関係で接続されている複数の第１フリップフロップ回路と、
前記素子領域に作り込まれていて、前記シールド配線それぞれの他端に、１対１の対応関係で接続されている複数の第２フリップフロップ回路と、
前記素子領域に作り込まれていて、複数の前記第１フリップフロップ回路それぞれに入力信号を入力する信号入力回路と、
前記素子領域に作り込まれていて、複数の前記第１フリップフロップ回路及び前記第２フリップフロップ回路それぞれに接続されていて、クロック信号入力回路が生成した同一周波数のクロック信号であって、前記第１フリップフロップ回路に入力され、かつ前記シールド配線を経て前記第２フリップフロップ回路に至る第１クロック信号、前記第２フリップフロップ回路に入力される第２クロック信号、及び遅延検出回路に直接的に入力される第３クロック信号及び前記入力信号に基づいて、前記シールド配線それぞれの配線遅延を検出する当該遅延検出回路と
前記素子領域に作り込まれていて、複数の前記シールド配線それぞれについて所定の配線遅延を読み出し、当該所定の配線遅延と前記遅延検出回路が前記シールド配線それぞれにつき検出した配線遅延とを前記シールド配線ごとに照合し、少なくとも前記被保護回路領域の回路素子の解析を無効化する信号を送出できる照合回路と
を含む解析防止回路を具えることを特徴とする半導体装置。
【請求項３】
複数の前記シールド配線それぞれは、直線状に配設されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を準備するステップと、
前記信号入力回路が、複数の前記シールド配線それぞれに入力信号を入力するステップと、
前記検出回路が、複数の前記シールド配線それぞれの信号を検出信号として検出するステップと、
前記照合回路が、複数の前記入力信号と前記検出信号とを前記シールド配線ごとに照合し、１本又は２本以上の前記シールド配線において前記入力信号と前記検出信号とが不一致であるとの照合結果に基づいて、少なくとも前記被保護回路領域の回路素子の解析を無効化する信号を送出するステップと
を含む解析防止方法。
【請求項５】
請求項２に記載の半導体装置を準備するステップと、
前記遅延検出回路が、前記クロック信号入力回路が生成した同一周波数のクロック信号であって、前記第１フリップフロップ回路に入力され、かつ前記シールド線を経て第２フリップフロップ回路に至る第１クロック信号、前記第２フリップフロップ回路に入力される第２クロック信号、及び前記遅延検出回路に直接的に入力される第３クロック信号及び前記入力信号に基づいて、複数の前記シールド配線それぞれの配線遅延を検出するステップと、
前記照合回路が、複数の前記シールド配線それぞれについて所定の配線遅延を読み出し、当該所定の配線遅延と前記遅延検出回路が前記シールド配線それぞれにつき検出した配線遅延とを前記シールド配線ごとに照合し、１本又は２本以上の前記シールド配線において前記所定の配線遅延と検出された配線遅延とが不一致であるとの照合結果に基づいて、少なくとも前記被保護回路領域の回路素子の解析を無効化する信号を送出するステップと
を含む解析防止方法。
【請求項６】
複数の前記入力信号を、互いに異なる大きさの信号として設定することを特徴とする請求項４に記載の解析防止方法。
【請求項７】
前記第１フリップフロップ回路それぞれに入力される前記クロック信号を、互いに異なる周波数のクロック信号として設定することを特徴とする請求項５に記載の解析防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、製造元以外の第三者による半導体装置の回路の構成、回路のレイアウト及び動作の解析を防止するための解析防止回路を具える半導体装置及び解析防止方法に関する。
【背景技術】
【０００２】
最新技術の結晶である半導体装置、特に大規模集積回路（ＬＳＩ）といった先端プロセスにより製造された半導体装置においては、回路の構成、回路のレイアウト及び動作といった設計事項が解析されてしまうと、第三者に容易に模倣されてしまうという問題があった。
【０００３】
第三者による物理的な解析を防止することを目的として、解析を防止したい半導体装置の一部領域、すなわち被保護回路領域の上側全て、又は上側の一部を導電層、又は１本の導電性の配線（パターン）で覆う構成、すなわち解析防止回路が知られている（例えば、特許文献１参照。）。
【０００４】
かかる特許文献１によれば、上述した導電層又は配線に所定の電圧を印加しておいて、この電圧の変化により切削加工といった解析行為を検出し、例えばテスタによる動作解析を不可能としている。
【０００５】
また、かかる特許文献１によれば、解析防止装置は、上述した導電層又は配線が切断又は加工されたことを検知し、かつこの検知に対応して少なくとも被保護回路領域の回路の動作を停止させてしまう信号を出力する検出器を備えている。
【特許文献１】特許３０４８４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、微細加工技術の進展が著しい。例えば、集束イオンビーム（ＦＩＢ；Focused Ion Beam）を用いる、例えば半導体装置を構成する絶縁膜のみを極めて細密に切削することが可能な微細加工技術が開発されている。
【０００７】
上記従来の解析防止回路をもってしても、このような微細加工技術の応用により、絶縁膜のみが剥ぎ取られ、解析防止回路及びその下部に位置している被保護回路領域の回路の構成要素が容易に露出させられ、構成要素及びそのレイアウトが外観により解析されてしまうおそれがある。
【０００８】
さらに、この露出させられた解析防止回路、特に配線（細線）状に形成された解析防止回路は、例えば複数本の配線を互いに接続し直して被保護回路領域が露出するように迂回させる迂回路が形成されるか、或いは短絡させられることにより物理的又は電気的に無効化されてしまうおそれがある。
【０００９】
結果として、被保護回路領域の電気的な動作解析が行われてしまうおそれがある。
【００１０】
この発明の発明者は、鋭意研究を進める中で、被保護回路領域の上側に設ける解析防止回路の構成要素を複数本の細線、すなわち配線により構成し、特にこれら各配線に互いに異なる信号を割り振って入力動作させれば、上記従来の問題点を解決できることを見い出し、この発明を完成するに至った。
【００１１】
この発明は上述した従来の問題点に鑑みてなされたものであり、この発明の目的は、第三者による半導体装置の回路の構成、レイアウトといった外観及び電気的な動作の解析をより効果的に防止することができる解析防止回路を具備する半導体装置及び解析防止方法を提供することにある。
【課題を解決するための手段】
【００１２】
この発明の解析防止回路を具える半導体装置の好適な構成例によれば、以下の構成を具えているのがよい。
【００１３】
すなわち、半導体装置は、回路素子が設けられていて、被保護回路素子領域が設定されている素子領域を含む基板を具えている。
【００１４】
また、半導体装置、すなわち解析防止回路は、素子領域の上側に、少なくとも被保護回路領域上にまたがって設けられている複数のシールド配線を有するシールド配線層と、素子領域に作り込まれていて、複数のシールド配線それぞれに入力信号を入力する信号入力回路と、素子領域に作り込まれていて、複数のシールド配線それぞれの信号を検出信号として検出する検出回路と、素子領域に作り込まれていて、信号入力回路及び検出回路に接続されていて、複数の入力信号と検出信号とをシールド配線ごとに照合し、少なくとも被保護回路領域の回路素子の解析を無効化する信号を送出できる照合回路とを具えている。
【００１５】
また、この発明の解析防止方法によれば、上述した構成を有する半導体装置を準備するステップと、信号入力回路が、複数のシールド配線それぞれに入力信号を入力するステップと、検出回路が、複数のシールド配線それぞれの信号を検出信号として検出するステップと、照合回路が、複数の入力信号と検出信号とをシールド配線ごとに照合し、１本又は２本以上のシールド配線において入力信号と検出信号とが不一致であるとの照合結果に基づいて、少なくとも被保護回路領域の回路素子の解析を無効化する信号を送出するステップとを含む。
【発明の効果】
【００１６】
この発明の解析防止回路によれば、被保護回路領域の上側に設ける解析防止回路の構成要素を複数本の細線、すなわちシールド配線により構成している。
【００１７】
また、各配線に異なる信号を割り振って入力動作させる。よって、シールド配線ごとに加工を検出することができ、複数本の配線を互いに接続し直して被保護回路領域が露出するように迂回させるといった従来の解析防止回路では検出不可能であった手法による加工を検出することができる。
【００１８】
これらにより、例えば被保護回路領域の回路の動作を停止させるといった解析を防止するための手段を講じることができる。従って、被保護回路領域の回路の構成レイアウトといった機密事項をより効果的に保護することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図を参照して、この発明の実施形態につき説明する。なお、図には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明に用いる各図において、同様の構成成分については同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
【００２０】
（第１の実施形態）
〔半導体装置の構成例〕
図１（Ａ）及び（Ｂ）を参照して、この発明の実施形態の解析防止回路を具える半導体装置の構成例につき説明する。
【００２１】
図１（Ａ）はこの発明の半導体装置の上面側の一部領域を透過的にみた、解析防止回路の構成を模式的に示す図である。図１（Ｂ）は図１（Ａ）に示した一点鎖線で切断した切断面を示す模式的な図である。
【００２２】
図１（Ａ）及び（Ｂ）に示されるように、この発明の実施形態の半導体装置１０は、基板１２を具えている。基板１２は、例えばシリコン基板といった、いわゆる半導体装置の製造に一般的に適用できる基板である。
【００２３】
図１（Ａ）及び（Ｂ）において、基板１２の部分領域を占める、素子領域１４のさらに一部分を示してあるが、基板１２全体の平面形状は、所望の任意好適な形状とすることができる。
【００２４】
基板１２は、上面である第１主表面１２ａ及びこの第１主表面１２ａに平行して対向する下面である第２主表面１２ｂを有している。
【００２５】
素子領域１４には、トランジスタといった複数の回路素子１６が設けられている。すなわち、回路素子１６には、ゲート電極といったいわゆる配線構造、導電性イオンが打ち込まれたウエル領域、その他の領域等が含まれる。
【００２６】
回路素子１６自体については、所望の機能に対応した任意好適な従来公知の構成とすることができるため、その詳細な説明は省略する。
【００２７】
複数の回路素子１６が集積されている素子領域１４には、その一部領域として被保護回路素子領域１４ａが含まれている。ここで被保護回路素子領域１４ａとは、何らかの機密事項に関する領域、すなわち第三者による物理的な解析を防止したい領域を意味する。
【００２８】
被保護回路素子領域１４ａは、この例では、略長方形状の形状として示してあるが、これに限定されない。
【００２９】
素子領域１４の、この例では被保護回路素子領域１４ａ外には、解析防止回路１８が設けられている（詳細は後述する。）。
【００３０】
基板１２の第１主表面１２ａ上には第１絶縁層２０が設けられている。この第１絶縁層２０は、シリコン酸化膜といった従来公知の任意好適な材料により形成することができる。
【００３１】
この第１絶縁層２０の表面２０ａ上には、複数の配線を含む第１配線層２２が設けられている。この第１配線層２２は、任意好適なプロセスルールで、好ましくは例えばアルミニウム、銅といった任意好適な材料を用いて形成すればよい。
【００３２】
この第１配線層２２は、第１コンタクト２１により既に説明した回路素子１６と電気的に接続されている。
【００３３】
この第１コンタクト２１は、第１絶縁層２０を貫通して設けられている。第１コンタクト２１は、好ましくは例えばタングステンといった従来公知の任意好適な導電性材料とすることができる。
【００３４】
第１絶縁層２０上には、第２絶縁層３０が設けられている。この第２絶縁層３０は、シリコン酸化膜といった従来公知の任意好適な材料により形成することができる。
【００３５】
この第２絶縁層３０は、第１絶縁層２０の表面２０ａ及び第１配線層２２を覆って設けられている。
【００３６】
第２絶縁層３０の表面３０ａ上には、第２配線層３２が設けられている。この例では第２配線層３２をシールド配線層として設けてある。このシールド配線層３２は、第２コンタクト３１により解析防止回路と接続されている。
【００３７】
また、第２絶縁層３０上には、このシールド配線層３２を覆って第３絶縁層４０が設けられている。
【００３８】
このシールド配線層３２は、解析防止回路１８の構成要素の１つである。
【００３９】
シールド配線層３２は、素子領域１４の上側に設けられている。シールド配線層３２は、個々のシールド配線（以下、シールド配線３２と称する。）が少なくとも被保護回路領域１４ａ上にまたがって設けられている。
【００４０】
この例では複数の直線状のシールド配線３２が、互いに平行に配列されて設けられている。
【００４１】
これら複数のシールド配線３２は、この例では、長方形の被保護回路素子領域１４ａの２つの互いに対向する辺に直交してまたがるように、設けられている。
【００４２】
これら複数のシールド配線３２のうち、最も外側に位置する２本の外側面は、好ましくは、被保護回路素子領域１４ａの輪郭近傍、すなわち被保護回路素子領域１４ａの輪郭よりも外側に位置させるか、又は複数のシールド配線３２同士の配線間隔よりも小さいことを条件として被保護回路素子領域１４ａの輪郭の内側に位置させるようにするのがよい。
【００４３】
複数のシールド配線３２同士の配線間隔は、プロセスルールが許容する範囲内で可能な限り小さくするのがよい。
【００４４】
また、個々のシールド配線３２の長さは、可能な限り短く、すなわち好ましくは例えば直線状に配設して構成するのがよい。
【００４５】
個々のシールド配線３２の線幅及び複数のシールド配線同士の間隔は、いずれも好ましくは一定とし、かつ例えば０．１μｍから５μｍ程度の範囲として設けるのがよい。
【００４６】
このようにシールド配線３２を可能な限り短くする構成とすれば、シールド配線に対する加工をより効果的に検出することができる。よって、シールド配線３２自体の加工が困難になるため、解析防止効果がより向上する。
【００４７】
シールド配線層３２は、好ましくは例えば多層配線構造の最上層の配線構造として構成するのがよい。
【００４８】
この例では、半導体装置１０は、多層配線構造を有するものとし、かつシールド配線層３２を単独の配線層である第２配線層（３２）として設ける構成について説明したが、これに限定されず、シールド配線層３２を例えば第１配線層２２と同一層に設けてもよく、また第２配線層３２よりもさらに上層の配線層として設けてもよい。
【００４９】
さらに、シールド配線３２は、その全長が２層以上の配線層に分割される構成とすることもできる。この場合には、分割されたシールド配線の部分同士を、ヴィアホールを導電性材料で埋め込んだ従来公知のいわゆる埋込みヴィアといった構成により、電気的に接続するのがよい。
【００５０】
図１（Ａ）及び（Ｂ）に示すように、この発明の解析防止回路１８は、既に説明したシールド配線３２に加えて、信号入力回路３４、検出回路３６及び照合回路３８を具備している。
【００５１】
信号入力回路３４は、基板１２の素子領域１４の被保護回路素子領域１４ａ外に設けられている。この信号入力回路３４の出力端子は、複数のシールド配線３２それぞれの一端に接続されている。信号入力回路３４は、複数のシールド配線３２それぞれに、互いに異なる入力信号を入力することができる。
【００５２】
検出回路３６は、素子領域１４の被保護回路素子領域１４ａ外に作り込まれている。この検出回路３６の入力端子は、複数のシールド配線３２それぞれの信号入力回路３４の出力端子が非接続の他端に接続されている。検出回路３６は、複数のシールド配線３２それぞれの信号を検出する。
【００５３】
すなわち、複数のシールド配線３２それぞれの一端には信号入力回路３４の出力端子が接続されており、複数のシールド配線３２それぞれの他端には検出回路３６の入力端子が接続されている。
【００５４】
照合回路３８は、この例では素子領域１４の被保護回路素子領域１４ａ外に作り込まれている。この照合回路３８は、信号入力回路３４及び検出回路３６の出力端子に接続されている。
【００５５】
照合回路３８は、信号入力回路３４が複数のシールド配線３２それぞれに入力した入力信号と検出回路３６がシールド配線３２それぞれにつき検出した検出信号とを、入力された入力信号に対応するシールド配線３２ごとに照合する。
【００５６】
照合回路３８は、照合結果に基づいて、すなわち、信号入力回路３４が入力した入力信号（この場合には電圧の大きさで定義される信号）と検出回路３６が検出した検出信号（の大きさ）とが異なっていた場合には、少なくとも被保護回路素子領域の回路素子が非動作となるように、或いは半導体装置１０全体が非動作となるように、又は解析が不可能となるように無効化する信号、すなわち後述するリセット信号又は遮断信号を送出することができる機能を有している。
【００５７】
ここでいう無効化とは、例えばＬＳＩ内部の記憶保持回路の設定を消去してしまうことにより、少なくとも被保護回路素子領域の回路素子が通常、すなわち非解析の状態であれば動作する所定の信号を入力しても非動作となる状態にすること等を意味する。
【００５８】
例えば、ＬＳＩの内部には、一般にフリップフロップ回路、レジスタ回路、ランダムアクセスメモリ（ＲＡＭ）といったデータの記憶保持を行う構成要素、すなわち記憶保持回路が存在する。
【００５９】
これらはいずれも、いわゆるリセット端子を有している。このリセット端子にリセット信号が入力されると、記憶されているデータはその一部又は全部が消去されることになる。
【００６０】
また、ＬＳＩ内部に供給される電源供給をオフ状態で遮断することができるためのスイッチ回路を設けておけば、このスイッチ回路をオフする遮断信号の入力により、ＬＳＩ全体の動作を停止させることができる。
【００６１】
すなわち、照合回路３８の出力端子は、上述した記憶保持回路のリセット端子又は電源供給を遮断するスイッチ回路に接続する構成とされる。
【００６２】
このような解析防止回路を具える半導体装置によれば、複数のシールド配線に個別に入力信号を入力することができる。また、複数のシールド配線それぞれに互いに異なる入力信号を入力して、シールド配線ごとに独立して入力信号と検出信号との照合を行う。よって、配線の迂回といった加工が行われたとしてもその加工の検出を容易に行うことができる。従って、半導体装置の動作解析といった物理的な解析を効果的に防止することができる。
【００６３】
〔動作〕
ここで、既に説明した第１の実施形態の半導体装置の動作につき、図１（Ａ）及び（Ｂ）、並びに図２を参照して説明する。
【００６４】
図２はこの発明の第１の実施形態の半導体装置、すなわち解析防止回路の動作を説明するためのフローチャートである。
【００６５】
まず、信号入力回路３４が、複数のシールド配線３２に、かかる配線ごとに互いに異なる入力信号を入力する（Ｓ１）。
【００６６】
この例でいう入力信号とは、各シールド配線３２に固有の大きさとして設定される電圧信号を意味する。
【００６７】
検出回路３６は、複数のシールド配線３２それぞれに入力された入力信号を検出信号として検出する（Ｓ２）。
【００６８】
照合回路３８は、信号入力回路３４が複数のシールド配線３２それぞれに入力した固有の入力信号と、検出回路３６がシールド配線３２それぞれにつき検出した検出信号とをシールド配線３２ごとに照合する（Ｓ３）。
【００６９】
この照合は、入力信号と検出信号とが一致しているか否かをシールド配線３２ごとに行う（Ｓ４）。
【００７０】
照合の結果、個々のシールド配線３２に対する入力信号と検出信号とが一致した場合には、シールド配線３２に対する信号入力、信号検出及び信号照合という上述した一連の動作を繰り返す。
【００７１】
照合回路３８が１本又は２本以上のシールド配線３２について検出信号が入力信号と異なっていることを検出した場合には、すなわち、信号入力回路３４が入力した入力信号の大きさと検出回路３６が検出した検出信号の大きさとが異なっていた場合には、照合回路３８は、上述した記憶保持回路のリセット端子にリセット信号を送出して記憶保持回路をリセットするか、又は電源供給を遮断するスイッチ回路に遮断信号を送出して電源供給を遮断する。
【００７２】
このようにして、照合回路３８は、少なくとも被保護回路素子領域１４ａの回路素子が非動作、すなわち機能できなくして解析不能となるように、又は半導体装置１０全体が非動作となるようにするか或いは機能を喪失させて解析不能となるように解析行為を無効化する（Ｓ５）。
【００７３】
（第２の実施形態）
〔半導体装置の構成例〕
図３を参照して、この発明の解析防止回路を具える半導体装置のさらなる構成例につき説明する。
【００７４】
図３は半導体装置の上面側の一部領域を透過的にみた、解析防止回路の構成を模式的に示す図である。切断面を模式的に示す図については図１（Ｂ）と何ら変わるところがないため、その図示を省略する。
【００７５】
この構成例は、物理的な解析を検出するための信号として、クロック信号をさらに用いる点に特徴を有している。
【００７６】
この実施形態の半導体装置において、解析防止回路以外の構成については既に説明した第１の実施形態の構成と何ら変わるところがなく、用いられる用語の意味も特に説明しない限り同様であるため、解析防止回路以外の他の構成要素にかかる詳細な説明は省略する。
【００７７】
図３に示されるように、この発明の実施形態の半導体装置１０は、解析防止回路１８の構成要素であるシールド配線層３２を具えている。このシールド配線３２自体の形状及び設置態様は、既に説明した第１の実施形態と何ら変わるところがない。
【００７８】
すなわち、複数のシールド配線３２、すなわちシールド配線層は、第１の実施形態と同様に、素子領域１４の上側に設けられている。
【００７９】
図３に示されるように、この実施形態の解析防止回路１８は、第１の実施の形態で説明した構成と同一構成のシールド配線３２及び信号入力回路３４に加えて、クロック信号入力回路３９、遅延検出回路３６’、及び照合回路３８’を具備している。
【００８０】
クロック信号入力回路３９は、基板１２の素子領域１４、この例では被保護回路素子領域１４ａ外に設けられている。このクロック信号入力回路３９の出力端子は複数に分岐されていて、後述する遅延検出回路３６’、複数の第１フリップフロップ回路３３及び第２フリップフロップ回路３５にそれぞれ１対１の対応関係で接続されている。
【００８１】
クロック信号入力回路３９は、複数の第１フリップフロップ回路３３それぞれを介して、これら第１フリップフロップ回路３３それぞれに対応する複数のシールド配線３２それぞれに、クロック信号を入力することができる。
【００８２】
信号入力回路３４は、第１の実施の形態と同様に素子領域１４に設けられている。
【００８３】
信号入力回路３４の出力端子は、複数の第１フリップフリップ回路３３それぞれの入力端子に接続されている。
【００８４】
信号入力回路３４は、複数のシールド配線３２それぞれに、この第１フリップフロップ回路３３を介して互いに異なる入力信号、好ましくこの例では互いに異なる大きさの電圧信号を入力することができる。
【００８５】
なお、クロック信号入力回路３９は、これら第１フリップフロップ回路３３及び第２フリップフロップ回路３５の全てに同一周波数のクロック信号を入力する構成としてもよいし、これら第１フリップフロップ回路３３及び第２フリップフロップ回路３５それぞれに、互いに異なる周波数のクロック信号を入力する構成としてもよい。
【００８６】
遅延検出回路３６’は、素子領域１４、この例では被保護回路素子領域１４ａ外に作り込まれている。この遅延検出回路３６’の入力端子は、複数のシールド配線３２それぞれに対応して接続されている複数の第２フリップフロップ回路３５の出力端子に接続されている。
【００８７】
遅延検出回路３６’は、複数のシールド配線３２それぞれの配線遅延、すなわち第１フリップフロップ回路３３から出力された信号入力回路３４が発生する電圧信号が第２フリップフロップ回路３５に至るまでに要したクロック信号のクロック数（周期数）を検出して、これを遅延検出信号として出力する。
【００８８】
複数のシールド配線３２それぞれの一端、すなわち入力端部には第１フリップフロップ回路３３の出力端子が接続されており、複数のシールド配線３２それぞれの他端、すなわち出力端部には第２フリップフロップ回路３５の入力端子が接続されている。
【００８９】
上述した第１フリップフロップ回路３３及び第２フリップフロップ回路３５は、いずれもクロック信号入力回路３９が発生するクロック信号が入力される入力端子を有しており、これに入力されるクロック信号の立ち上がりまたは降下のタイミングで動作するいわゆる同期式のフリップフロップ回路である。
【００９０】
照合回路３８’は、素子領域１４、この例では被保護回路素子領域１４ａ外に作り込まれている。この照合回路３８’の入力端子は、遅延検出回路３６’の出力端子に接続されている。
【００９１】
また、照合回路３８’の別の入力端子には、信号入力回路３４の別の出力端子が接続されている。また、別の入力端子には、クロック信号入力回路３９の別の出力端子が接続されている。
【００９２】
照合回路３８’には、各シールド配線３２に固有の配線遅延、すなわち、入力される電圧信号が各シールド配線３２を伝播するのに要するクロック信号の所定のクロック数が比較対象として読み出し及び対照可能なようにデータとしてプリセットされている。
【００９３】
照合回路３８’は、このようなデータ記憶を担う構成要素として、好ましくは例えばいわゆるフリップフロップ回路やレジスタ回路を具える構成とするのがよい。
【００９４】
このクロック信号の所定のクロック数、すなわち特定の周期数とは、信号入力回路３４が発生する電圧信号が、シールド配線３２を通る、すなわち第１フリップフロップ回路３３から第２フリップフロップ回路３５に伝播するまでに要するクロック数であって、シールド配線３２ごとに予め設定されている。
【００９５】
照合回路３８’は、遅延検出回路３６’が出力した遅延検出信号の入力を受け、この遅延検出信号、すなわちシールド配線３２を伝播するのに要したクロック信号のクロック数と、予め記憶されていた対応する所定のクロック数を読み出して、シールド配線ごとに対照できる機能を有している。
【００９６】
また、照合回路３８’は、照合結果に基づいて、すなわち、遅延検出回路３６’が検出した配線遅延が、所期の配線遅延と異なっていた場合には、少なくとも被保護回路素子領域の回路素子が非動作となるように、或いは半導体装置１０全体が非動作となるように無効化するためのリセット信号又は遮断信号を送出できる機能を有している。
【００９７】
ここでいう無効化とは、第１の実施の形態で説明したように、ＬＳＩ内部の例えばフリップフロップ回路、レジスタ回路、ランダムアクセスメモリ（ＲＡＭ）といった記憶保持回路の設定を消去してしまうことにより、少なくとも被保護回路素子領域の回路素子が通常、すなわち非解析の状態であれば動作する所定の信号（信号）を入力しても非動作となる状態にすること等を意味する。
【００９８】
また、既に説明したように、スイッチ回路をオフする遮断信号の入力により、ＬＳＩ全体の動作を停止させるようにしてもよい。
【００９９】
すなわち、照合回路３８’の出力端子は、上述した記憶保持回路のリセット端子又は電源供給を遮断するスイッチ回路に接続する構成とされる。
【０１００】
このような解析防止回路を具える半導体装置によれば、複数のシールド配線に個別に入力信号が入力される。また、それぞれに互いに異なる入力信号を入力して、シールド配線ごとに独立して信号の照合を行う。
【０１０１】
よって、配線の迂回といった加工が極めて困難となる。従って、半導体装置の動作解析といった物理的な解析を効果的に防止することができる。
【０１０２】
また、このように、クロック信号を用いる構成とすれば、いわゆる同期設計が可能となるため、設計がより容易となり、半導体装置の開発期間をより短縮することができる。
【０１０３】
また、配線ごとに異なる周波数のクロック信号を割り振って入力できる構成とすれば、例えば配線レイアウト等の事情により、シールド配線の配線長や配線幅が局所的に異なったものとなってしまう場合でも、入力されるクロック周波数を対応させて調整することができるため、このような場合でも第三者による解析を的確に検出することができる。
【０１０４】
〔動作〕
ここで、この第２の実施形態の半導体装置の動作につき、図３及び図４を参照して説明する。
【０１０５】
図４は、既に説明した第２の実施形態の半導体装置、すなわち解析防止回路の動作を説明するためのフローチャートである。
【０１０６】
まず、クロック信号入力回路３９が、第１フリップフロップ回路３３を介して、複数のシールド配線３２ごとにクロック信号を入力する。同時に信号入力回路３４が、第１フリップフロップ回路３３を介して、複数のシールド配線３２ごとに入力信号である電圧信号を入力する（Ｓ１）。
【０１０７】
入力されるクロック信号は、全てのシールド配線３２について同一周波数であってよく、又はシールド配線３２それぞれについて互いに異なる周波数であってもよい。
【０１０８】
この例でいう互いに異なる周波数のクロック信号とは、各シールド配線３２に固有の周波数として予め設定されるクロック信号を意味する。
【０１０９】
遅延検出回路３６’は複数のシールド配線３２それぞれに、信号入力回路３４から入力された電圧信号が、第２フリップフロップ回路３５に至るまでに要するクロック数（周期数）、すなわち配線遅延を検出する（Ｓ２）。
【０１１０】
照合回路３８’は、遅延検出回路３６’が検出したクロック数と、プリセットされていたクロック数とをシールド配線３２ごとに照合する（Ｓ３）。
【０１１１】
この照合は、シールド配線３２に入力された電圧信号がシールド配線３２を伝播するのに要したクロック信号のクロック数と、予め記憶されていた所定のクロック数とを読み出して対照し、これらが一致しているか否かをシールド配線３２ごとに行う（Ｓ４）。
【０１１２】
照合の結果、シールド配線３２ごとに予め設定されていたクロック数と検出されたクロック数とが一致、すなわち配線遅延が一致した場合には、上述したシールド配線３２に対するクロック信号入力、配線遅延検出及び配線遅延照合という一連の動作を繰り返す。
【０１１３】
照合回路３８’が１本又は２本以上のシールド配線３２について所定の配線遅延と異なっている配線遅延を検出した場合には、照合回路３８’は、上述した記憶保持回路のリセット端子にリセット信号を送出して記憶保持回路をリセットするか、又は電源供給を遮断するスイッチ回路に遮断信号を送出して電源供給を遮断する。
【０１１４】
このようにして、照合回路３８’は、少なくとも被保護回路素子領域１４ａの回路素子が非動作、すなわち機能できなくなるように、又は半導体装置１０全体が非動作となるようにするか或いは機能を喪失させて解析を無効化する（Ｓ５）。
【図面の簡単な説明】
【０１１５】
【図１】（Ａ）はこの発明の半導体装置の上面側の一部領域を透過的にみた、解析防止回路の構成を模式的に示す図である。（Ｂ）は図１（Ａ）に示した一点鎖線で切断した切断面を示す模式的な図である。
【図２】この発明の第１の実施形態の半導体装置、すなわち解析防止回路の動作を説明するためのフローチャートである。
【図３】半導体装置の上面側の一部領域を透過的にみた、第２の実施形態の解析防止回路の構成を模式的に示す図である。
【図４】第２の実施形態の半導体装置、すなわち解析防止回路の動作を説明するためのフローチャートである。
【符号の説明】
【０１１６】
１０：半導体装置
１２：基板
１２ａ：第１主表面
１２ｂ：第２主表面
１４：素子領域
１４ａ：被保護回路素子領域
１６：回路素子
１８：解析防止回路
２０：第１絶縁層
２０ａ、３０ａ：表面
２１：第１コンタクト
２２：第１配線層
３０：第２絶縁層
３１：第２コンタクト
３２：シールド配線（層）（第２配線層）
３３：第１フリップフロップ回路
３４：信号入力回路
３５：第２フリップフロップ回路
３６：検出回路
３６’：遅延検出回路
３８、３８’：照合回路
３９：クロック信号入力回路
４０：第３絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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