(57)【要約】【課題】  不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。【解決手段】  半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。【選択図】  図１
2009158853.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第一の不純物拡散抑制層と、
前記第一の不純物拡散抑制層上に形成された不純物チャネル層と、
前記不純物チャネル層上に形成された第二の不純物拡散抑制層と、
前記第二の不純物拡散抑制層上に形成されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第一及び第二の不純物拡散抑制層は、ＳｉＣであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第一及び第二の不純物拡散抑制層の炭素元素濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一及び第二の不純物拡散抑制層は、ＳｉＧｅであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第一及び第二の不純物拡散抑制層のゲルマニウム元素濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
トランジスタの高性能化は、キャリア（電子や正孔）移動度の向上が重要な要素となる。チャネルに存在する不純物はキャリアの移動度の低下を招くため、シリコン基板表面への不純物拡散を防ぎながらチャネル領域を形成する必要がある。そのため、トランジスタ特性を向上させるためには急峻な不純物濃度勾配を有するチャネル構造が望ましいことがよく知られている。
【０００３】
そこで、イオン注入で不純物チャネル層を形成した後、ノンドープのシリコンエピタキシャル層を形成することで急峻な不純物濃度勾配を有するチャネル構造を形成する方法がある。
【０００４】
この構造では、不純物チャネル層からノンドープシリコンエピタキシャル層に不純物チャネル層中の不純物が拡散し、チャネルプロファイルが緩やかになってしまう。ＳｉＣ層が不純物の拡散を抑制するため（例えば、特許文献１参照）、イオン注入でチャネル層を形成した後、ＳｉＣ層をエピタキシャル成長し、その上にノンドープのシリコンエピタキシャル層を形成することが提案されている（例えば、非特許文献１参照。）。
【０００５】
しかし、この構造では不純物チャネル層から下方向へ不純物が拡散してしまうことによって、ウェル領域と高濃度拡散層領域との境界部における不純物濃度が高くなることで、接合容量や接合リークが高くなるという問題がある。
【特許文献１】特開２０００−７７６５４
【非特許文献１】T.Emst et.al 「2003 Symposium on VLSI Technology Digest of Technical Papers」pp. 51-52
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題を鑑みなされたもので、不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された第一の不純物拡散抑制層と、前記第一の不純物拡散抑制層上に形成された不純物チャネル層と、前記不純物チャネル層上に形成された第二の不純物拡散抑制層と、前記第二の不純物拡散抑制層上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えることを特徴とする。
【０００８】
また、本発明の別態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、炭素又はゲルマニウム元素濃度が１×１０１７ｃｍ−３以上である不純物チャネル層と、前記不純物チャネル層上に形成された不純物拡散抑制層と、前記不純物拡散抑制層上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えることを特徴とする。
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体層を有する基板の前記半導体層の主面上に第一の不純物拡散抑制層を形成する工程と、前記第一の不純物拡散抑制層上に不純物チャネル層を形成する工程と、前記不純物チャネル層上に第二の不純物拡散抑制層を形成する工程と、前記第二の不純物拡散抑制層上にチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする
【発明の効果】
【００１０】
本発明によれば、不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の、チャネル長方向の断面図である。
【００１３】
ｐ型シリコン基板、又はｎ型シリコン基板上１に、深さ２００〜３５０ｎｍの素子分離２が形成されている。素子分離２によって区画された領域である能動素子部のシリコン基板１中にはｐ型、又はｎ型のウェル領域（図示せず）が形成されている。ウェル領域の典型的な不純物濃度はｎ型ウェルの場合リン３×１０１３ｃｍ−３、ｐ型ウェルの場合ボロン２×１０１３ｃｍ−３程度である。
【００１４】
能動素子部のシリコン基板１上には第一の不純物拡散抑制層３であるＳｉＣ層が５〜２０ｎｍの厚さで設けられ、ＳｉＣ層３上に不純物チャネル層５としてｎＭＯＳの場合にはボロンドーピングしたシリコン層５が、ｐＭＯＳの場合にはリンドーピングしたシリコン層５が１０〜３０ｎｍの厚さで形成されている。
【００１５】
不純物チャネル層５の上には第二の不純物拡散抑制層４であるＳｉＣ層が５〜２０ｎｍの厚さで設けられ、そのＳｉＣ層４上にノンドープのシリコンエピタキシャル層６が５〜２０ｎｍで形成されている。第一の不純物拡散抑制層３および第二の不純物拡散抑制層４であるＳｉＣ層のカーボン原子濃度を１×１０１７ｃｍ−３以上で形成することによって効果的に不純物チャネル層からの不純物の拡散を効果的に抑制することができる。また、シリコンエピタキシャル層、第一及び第二の不純物拡散抑制層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が形成されている。
【００１６】
シリコンエピタキシャル層６には、ゲート絶縁膜７を介してゲート電極８が形成され、ゲート絶縁膜７及びゲート電極８の積層構造側部には、ゲート側壁膜１０が形成されている。また、ゲート電極８上及びシリコンエピタキシャル層６上にはシリサイド層１２が形成されている。
【００１７】
ゲート絶縁膜７は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等の他に、シリコン酸化膜、シリコン酸窒化膜よりも誘電率の高いハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）やハフニウムシリコン酸化膜（ＨｆＳｉＯ）等、またはそれらの積層構造が考えられる。ゲート電極８は、例えば、ポリシリコン等の導電体またはタングステン（Ｗ）、チタンナイトライド（ＴｉＮ）等の金属電極からなる。シリサイド層１２は、例えば、Ｎｉシリサイド、Ｃｏシリサイド、Ｅｒシリサイド、Ｐｔシリサイド、Ｐｄシリサイド等が考えられる。
【００１８】
図２は本発明の第１の実施形態に係る半導体装置の形成工程を示す断面図である。
【００１９】
はじめに、シリコン基板１の主面に、例えば、ＳｉＮ等のハードマスクを用いて素子分離２を形成する。
【００２０】
次に、図２（ａ）に示すように、シリコン基板１の主面に、素子分離２によって区画された能動素子部にウェル領域（図示せず）を形成した後、シリコン基板１上に第一の不純物拡散抑制層３であるＳｉＣ層をエピタキシャル成長により５〜２０ｎｍの厚さで形成する。
【００２１】
シリコンのエピタキシャル成長は、７００℃以上の高温下、水素雰囲気中でシリコン基板１を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＨＣｌ等の反応ガスを水素とともにシリコン基板１上に供給することでなされ、ＳｉＣ層３はＳｉＨ３ＣＨ３を上記の反応ガスに混入させて供給することによってなされる。ＳｉＣ層はカーボン原子の構成比率（Atomic％）を０．０５〜３．０％で形成することによって不純物チャネル層からの不純物の拡散を効果的に抑制することができる。
【００２２】
次に、図２（ｂ）に示すように、ＳｉＣ層３上に不純物チャネル層５となるボロンをドープしたシリコン層をエピタキシャル成長により１０〜３０ｎｍの厚さで形成する。ボロンをドープしたシリコン層５はＢ２Ｈ６を上記反応ガスに混入させ、シリコンを成長させることによって形成することができる。また、リンをドープしたシリコン層を形成する場合はＰ２Ｈ５を反応ガスに混入させ、シリコンを成長させることによって形成することができる。その後、ボロンドープしたシリコン層５の上に第二の不純物拡散抑制層４であるＳｉＣ層をエピタキシャル成長によって形成する。
【００２３】
続いて、図２（ｃ）に示すように、チャネル層であるシリコンエピタキシャル層６となるノンドープのシリコン層を５〜２０ｎｍ形成した後、チャネル活性化のためのＲＴＡ（Rapid Thermal Annealing）を行う。
【００２４】
次いで、図２（ｄ）に示すように、熱酸化法またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりゲート絶縁膜７を約０．５〜６ｎｍ程度の厚さで形成する。そのゲート絶縁膜７の上に、厚さ約５０〜２００ｎｍのゲート電極８を、例えば、ポリシリコンまたはポリシリコンゲルマニウムによって形成する。ゲート電極８の形成後、リソグラフィ法、反応性イオンエッチング法等を用いて、ゲート電極８及びゲート絶縁膜７のパターニングを行う。
【００２５】
次に、イオン注入により浅い拡散層９を形成する。浅い拡散層９がｎ型拡散層である場合、例えば、Ｈａｌｏ条件としてＢイオンを２０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ａｓイオンを１〜５ｋｅＶ、 ５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入する。一方、浅い拡散層９がｐ型拡散層である場合、例えば、Ｈａｌｏ条件としてＡｓイオンを４０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ｂイオンを１〜３ｋｅＶ、５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入し、活性化ＲＴＡを行う。
【００２６】
続いて、例えば、ＬＰＣＶＤ法等を用いてゲート電極８及びゲート絶縁膜７の側壁にゲート側壁膜１０としてシリコン酸化膜を形成した後、イオン注入により深い拡散層１１を形成する。深い拡散層１１の形成条件は、例えば、Ｎ型拡散層の場合にはＡｓイオンを加速電圧５〜２５ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２であり、Ｐ型拡散層の場合にはＢイオンを加速電圧１〜５ｋｅＶ、ドーズ量５×１０１４〜５×１０１５ｃｍ−２である。
【００２７】
次いで、図２（ｅ）に示すように、シリコン基板１上及びゲート電極８上にＮｉ膜を、例えば、スパッタリング法を用いて堆積し、ＲＴＡによりシリサイド化させることによりシリサイド層１２を形成する。シリサイド膜１２形成後、硫酸と過酸化水素水の混合溶液でエッチングを行い未反応のＮｉ膜を除去する。
【００２８】
図３は図１におけるＡ−Ａ´線における不純物濃度を示したグラフである。図３に示すように、ＳｉＣ層３を形成することによりウェル領域と高濃度拡散層領域との境界部における不純物濃度が、ＳｉＣ層３を形成しない場合と比較して低く抑えられることを確認した。
【００２９】
上記した本実施形態によれば、次のような効果が得られる。すなわち、不純物チャネル層５の上下にＳｉＣ層からなる不純物拡散抑制層を形成することによって、不純物チャネル層５から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
【００３０】
なお、一度２５０〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行うプロセスを用いたり、Ｎｉスパッタ後Ｎｉ膜の上に、Ｎｉシリサイドよりも電気抵抗値の低いＴｉＮ膜を堆積したりすることにより、さらに低抵抗化を行ってもよい。
【００３１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の、チャネル長方向の断面図である。
【００３２】
ｎ型シリコン基板上１３に、深さ２００〜３５０ｎｍの素子分離１４が形成されている。素子分離１４に区画された領域である能動素子部にはｐＭＯＳＦＥＴの形成領域（以下、単にｐＭＯＳ領域と称す）であるｎ型のウェル領域（図示せず）、及びｎＭＯＳＦＥＴの形成領域（以下、単にｎＭＯＳ領域と称す）であるｐ型のウェル領域（図示せず）が形成されている。ウェル領域の典型的な不純物濃度はｎ型ウェルの場合リン３×１０１３ｃｍ−３、ｐ型ウェルの場合ボロン２×１０１３ｃｍ−３程度である。
【００３３】
ｎＭＯＳ領域のシリコン基板１３上には第一の不純物拡散抑制層１５であるＳｉＧｅ層が５〜２０ｎｍの厚さで設けられ、ＳｉＧｅ層１５上に不純物チャネル層１７が形成されている。また、ｐＭＯＳ領域のシリコン基板１３上には不純物チャネル層１７が形成されている。不純物チャネル層１７として、ｐＭＯＳ領域には砒素をドーピングしたシリコンが、ｎＭＯＳ領域にはボロンをドーピングしたシリコン層がそれぞれ１０〜３０ｎｍの厚さで形成されている。
【００３４】
ｐＭＯＳ領域の不純物チャネル層１７の上にはＳｉＧｅチャネル層１９が形成されている。一方、ｎＭＯＳ領域の不純物チャネル層１７上には第二の不純物拡散抑制層１６であるＳｉＧｅ層が形成され、そのＳｉＧｅ層１６上にノンドープのシリコンエピタキシャル層１８が形成されている。ＳｉＧｅチャネル層１９上およびシリコンエピタキシャル層１８上にはゲート絶縁膜２０が形成されている。
【００３５】
第一の不純物拡散抑制層１５および第二の不純物拡散抑制層１６であるＳｉＧｅ層のゲルマニウム原子濃度を１×１０１７ｃｍ−３以上で形成することによって効果的に不純物チャネル層からの不純物の拡散を効果的に抑制することができる。また、ｐＭＯＳ領域のＳｉＧｅチャネル層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が、ｎＭＯＳ領域のシリコンエピタキシャル層、第一及び第二の不純物拡散抑制層、不純物チャネル層、シリコン基板のいずれかの層、或いは複数の層にまたがって、浅い拡散層９及び深い拡散層１１が形成されている。
【００３６】
また、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０上にはゲート電極２１が形成され、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０及びゲート電極２１の積層構造側部には、ゲート側壁膜２３が形成されている。また、ｐＭＯＳ領域のシリコンエピタキシャル層１８、ｎＭＯＳ領域のＳｉＧｅチャネル層１９及び両領域のゲート電極２１上にはシリサイド層２５が形成されている。
【００３７】
ゲート絶縁膜２０は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等が考えられる。ゲート電極２１は、例えば、ポリシリコン等の電導体またはタングステン（Ｗ）、チタンナイトライド（ＴｉＮ）等の金属電極からなる。シリサイド層２５は、例えば、Ｎｉシリサイド、Ｃｏシリサイド、Ｅｒシリサイド、Ｐｔシリサイド、Ｐｄシリサイド等が考えられる。
【００３８】
図５は本発明の第２の実施形態に係る半導体装置の形成工程を示す断面図である。
【００３９】
はじめに、シリコン基板１３の主面に既知の方法を用いて、例えば、ＳｉＮ等のハードマスクを用いて素子分離１４を形成する。
【００４０】
次に、図５（ａ）に示すように、素子分離１４によって区画されたｎＭＯＳ領域にはｐ型のウェル（図示せず）を、ｐＭＯＳ領域にはｎ型のウェル（図示せず）を形成する。続いて、ｐＭＯＳ領域及びｎＭＯＳ領域に第一の不純物拡散抑制層１５であるＳｉＧｅ層をエピタキシャル成長により５〜２０ｎｍの厚さで形成する。ＳｉＧｅ層１５はゲルマニウム原子の構成比率（Atomic％）を１．０〜３０．０％で形成することによってボロン原子の拡散を効果的に抑制することができる。シリコンのエピタキシャル成長方法は第１の実施形態における形成法と同様であり、重複する部分は本実施形態では省略して説明する。
【００４１】
次に、図５（ｂ）に示すように、ｐＭＯＳ領域のＳｉＧｅ層１５上に不純物チャネル層１７として砒素をドーピングしたシリコンを、ｎＭＯＳ領域のＳｉＧｅ層１５上に不純物チャネル層１７としてボロンをドーピングしたシリコン層をそれぞれ１０〜３０ｎｍの厚さで形成する。その後、ｐＭＯＳ領域及びｎＭＯＳ領域の不純物チャネル層１７上に第二の不純物拡散抑制層１６であるＳｉＧｅ層をエピタキシャル成長によって形成する。
【００４２】
続いて、図５（ｃ）に示すように、ｐＭＯＳ領域の第二の不純物拡散抑制層１６上に１〜５ｎｍ程度、ｎＭＯＳ領域の第二の不純物拡散抑制層１６上に１０〜１５ｎｍ程度のチャネル層であるシリコンエピタキシャル層１８となるノンドープのシリコン層を形成する。ＳｉＧｅ層はｎＭＯＳ領域の不純物チャネル層１７中のボロンの拡散を抑制することができるが、ｐＭＯＳ領域の不純物チャネル層１７中の砒素に対しては拡散を抑制する効果は期待できない。従って、ｐＭＯＳ領域の第二の不純物拡散抑制層１６をｐＭＯＳＦＥＴのチャネル層として利用することにより、ｐＭＯＳＦＥＴの特性向上および工程の簡略化を図ることができる。ｐＭＯＳ領域の第二の不純物拡散抑制層１６をｐＭＯＳＦＥＴのチャネル層とする工程を以下に示す。
【００４３】
図５（ｄ）に示すように、熱酸化法又はラジカル酸化法によりシリコンエピタキシャル層１８の表面を酸化し、ゲート絶縁膜２０を形成する。この時、ｐＭＯＳ領域のシリコンエピタキシャル層１８が全て酸化され、ゲート絶縁膜２０に置換される条件で酸化を行うことが望ましい。ｐＭＯＳ領域のシリコンエピタキシャル層１８を全て酸化することによって、ｐＭＯＳ領域はシリコンエピタキシャル層１８の下に形成したＳｉＧｅ層１６がＳｉＧｅチャネル層１９となるため、ｐＭＯＳＦＥＴの特性を向上させることができる。ゲート絶縁膜２０形成後、チャネル活性化のためのＲＴＡを行う。
【００４４】
続いて、ｐＭＯＳ領域及びｎＭＯＳ領域のゲート絶縁膜２０の上に、厚さ約５０〜２００ｎｍのゲート電極２１を、例えば、ポリシリコン又はポリシリコンゲルマニウムによってそれぞれ形成する。ゲート電極２１の形成後、リソグラフィ法、反応性イオンエッチング法等を用いて、ゲート電極２１及びゲート絶縁膜２０のパターニングを行う。
【００４５】
次に、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、イオン注入により浅い拡散層２２を形成する。浅い拡散層２２がｎ型拡散層である場合、例えば、Ｈａｌｏ条件としてＢイオンを２０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ａｓイオンを１〜５ｋｅＶ、 ５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入する。一方、浅い拡散層２２がｐ型拡散層である場合、例えば、Ｈａｌｏ条件としてＡｓイオンを４０ｋｅＶ、１×１０１３〜３×１０１３ｃｍ−２（３０〜６０度のチルト）の条件でイオン注入を行った後、Ｂイオンを１〜３ｋｅＶ、５×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入し、活性化ＲＴＡを行う。
【００４６】
続いて、図５（ｅ）に示すように、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、例えば、ＬＰＣＶＤ法等を用いてゲート電極２１及びゲート絶縁膜２０の側壁にゲート側壁膜２３としてシリコン酸化膜を形成する。ゲート側壁膜２３形成後、イオン注入により深い拡散層２４として、ｐＭＯＳ領域には、例えば、Ｂイオンを加速電圧１〜５ｋｅＶ、ドーズ量５×１０１４〜５×１０１５ｃｍ−２、ｎＭＯＳ領域には、例えば、Ａｓイオンを加速電圧５〜２５ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２でイオン注入することによって形成される。
【００４７】
次いで、ｐＭＯＳ領域及びｎＭＯＳ領域それぞれにおいて、シリコン基板１３上及びゲート電極２１上にＮｉ膜を、例えば、スパッタリング法を用いて堆積し、ＲＴＡによりシリサイド化させることによりシリサイド層２５を形成する。シリサイド膜２５形成後、硫酸と過酸化水素水の混合溶液でエッチングを行い未反応のＮｉ膜を除去する。
【００４８】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ｎＭＯＳ領域において不純物チャネル層１７の上下にＳｉＧｅ層からなる不純物拡散抑制層を形成することによって、不純物チャネル層１７から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。また、ｎＭＯＳ領域の不純物拡散抑制層の形成とｐＭＯＳ領域のＳｉＧｅチャネル層の形成を同時に行うことによって、工程の簡略化を図ることができる。
【００４９】
なお、一度２５０〜４００℃の低温ＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行うプロセスを用いたり、Ｎｉスパッタ後Ｎｉ膜の上に、Ｎｉシリサイドよりも電気抵抗値の低いＴｉＮ膜を堆積したりすることにより、さらに低抵抗化を行ってもよい。
【００５０】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、不純物チャネル層を形成する際、第１の実施形態又は第２の実施形態の不純物をドープしたエピタキシャル成長に換えて、ノンドープのシリコンエピタキシャル層を成長させ、後の浅い拡散層及び深い拡散層形成時のイオン注入と同時に不純物チャネル層のシリコンエピタキシャル層に不純物を導入することを特徴とする。それ以外の製造工程、膜の材料及び構造については、第１又は第２の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００５１】
本実施形態のイオン注入を用いて不純物チャネル層のシリコンエピタキシャル層に不純物を導入する場合には、不純物イオンの飛程が不純物チャネル層となるように加速エネルギーを調整することが望ましい。
【００５２】
上記した本実施形態によれば、次のような効果が得られる。すなわち、第１及び第２の実施形態と同様の不純物チャネル層から下方向への不純物拡散を防止した急峻なチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０１７ｃｍ−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第一の実施形態に係る半導体装置を示した断面図。
【図２】本発明の第一の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図３】本発明の第一の実施形態に係る不純物濃度を示したグラフ。
【図４】本発明の第二の実施形態に係る半導体装置を示した断面図。
【図５】本発明の第二の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【符号の説明】
【００５４】
１、１３    シリコン基板
２、１４    素子分離
３、１５    第一の不純物拡散抑制層
４、１６    第二の不純物拡散抑制層
５、１７    不純物チャネル層
６、１８    シリコンエピタキシャル層
７、２０    ゲート絶縁膜
８、２１    ゲート電極
９、２２    浅い拡散層
１０、２３    ゲート側壁膜
１１、２４    深い拡散層
１２、２５    シリサイド層
１９    ＳｉＧｅチャネル層
【図１】
2009158853.tif 000003
【図２】
2009158853.tif 000004
【図３】
2009158853.tif 000005
【図４】
2009158853.tif 000006
【図５】
2009158853.tif 000007