(57)【要約】【課題】  簡易な構造を有する集積回路等を提供する。【解決手段】  集積回路装置（１０）は、データドライバ回路を含む。前記データドライバ（５５０）は、Ｋ個の記憶素子を有する第１のデータラッチ回路（ＤＴＬＨ）を有する。第２のモードで、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子は、１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データ（Ｂ）を保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データ（Ｇ）を保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子は、１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ（Ｒ）を保持する。【選択図】      図１１
2009258531.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置であって、
信号線を介してメモリ回路に記憶される１つの走査線分の複数の階調データの全部または一部を入力し、前記１つの走査線分の前記複数の階調データの前記全部または前記一部に基づいて、前記電気光学パネルの複数のデータ線を駆動するデータドライバ回路を含み、
前記１つの走査線分の前記複数の階調データの前記全部または前記一部は、Ｎ×３個の階調データであり、前記Ｎは、２以上の整数であり、
前記Ｎ×３個の階調データの各々は、Ｋビットを有する階調データであり、前記Ｋは、３以上の整数であり、
前記Ｎ×３個の階調データは、Ｎ個の第１の色成分の階調データと、Ｎ個の第２の色成分の階調データと、Ｎ個の第３の色成分の階調データとを有し、
前記データドライバ回路は、Ｋ個の記憶素子を有する第１のデータラッチ回路を有し、
第１のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、１水平走査期間内の第１の期間に前記Ｎ個の第１の色成分の階調データのうちの１つの第１の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記１水平走査期間内の第２の期間に前記Ｎ個の第２の色成分の階調データのうちの１つの第２の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記１水平走査期間内の第３の期間に前記Ｎ個の第３の色成分の階調データのうちの１つの第３の色成分の階調データを保持し、
第２のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子は、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持する、集積回路装置。
【請求項２】
請求項１において、
前記Ｋは、６以上の整数であり、
前記第１のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データを保持し、その後、前記第１の期間に前記Ｎ個の第１の色成分の階調データのうちのもう１つの第１の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データを保持し、その後、前記第２の期間に前記Ｎ個の第２の色成分の階調データのうちのもう１つの第２の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データを保持し、その後、前記第３の期間に前記Ｎ個の第３の色成分の階調データのうちのもう１つの第３の色成分の階調データを保持し、
前記第２のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持し、
その後、前記データラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−３の記憶素子は、前記第１の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持し、
その後、前記第１のデータラッチ回路の前記個の記憶素子のうちの前記第Ｋ−３の記憶素子は、前記第２の期間に前記もう１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−４の記憶素子は、前記第２の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子は、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持し、
その後、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋ−３の記憶素子は、前記第３の期間に前記もう１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−４の記憶素子は、前記第３の期間に前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−５の記憶素子は、前記第３の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持する、集積回路装置。
【請求項３】
請求項１において、
前記データドライバ回路は、
前記第１のデータラッチ回路に接続される第１のＤ／Ａ変換回路と、
前記第１のＤ／Ａ変換回路に接続される第１のデータ線駆動回路と、
前記第１のデータラッチ回路に接続される第１の第２モード・データ線駆動回路と、
を有し、
前記第１のモードで、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第１の期間に前記１つの第１の色成分の階調データを入力し、１つの第１の色成分のデータ信号を生成し、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第２の期間に前記１つの第２の色成分の階調データを入力し、１つの第２の色成分のデータ信号を生成し、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第３の期間に前記１つの第３の色成分の階調データを入力し、１つの第３の色成分のデータ信号を生成し、
前記第１のデータ線駆動回路は、前記１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、および前記１つの第３の色成分のデータ信号を時分割で入力し、その後、前記１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、および前記１つの第３の色成分のデータ信号で前記複数のデータ線のうちの３本の対応するデータ線を駆動し、
前記第２のモードで、
前記第１の第２モード・データ線駆動回路は、前記第１のデータラッチ回路からの、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、および、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データに基づき、前記複数のデータ線のうちの前記３本の対応するデータ線を駆動する、集積回路装置。
【請求項４】
請求項２において、
前記データドライバ回路は、
前記第１のデータラッチ回路に接続される第１のＤ／Ａ変換回路と、
前記第１のＤ／Ａ変換回路に接続される第１のデータ線駆動回路と、
前記第１のデータラッチ回路に接続される第１の第２モード・データ線駆動回路と、
を有し、
前記第１のモードで、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第１の期間に前記１つの第１の色成分の階調データを入力し、１つの第１の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第１の期間に前記もう１つの第１の色成分の階調データを入力し、もう１つの第１の色成分のデータ信号を生成し、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第２の期間に前記１つの第２の色成分の階調データを入力し、１つの第２の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第２の期間に前記もう１つの第２の色成分の階調データを入力し、もう１つの第２の色成分のデータ信号を生成し、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第３の期間に前記１つの第３の色成分の階調データを入力し、１つの第３の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第１の期間に前記もう１つの第３の色成分の階調データを入力し、もう１つの第３の色成分のデータ信号を生成し、
前記第１のデータ線駆動回路は、前記１つの第１の色成分のデータ信号、前記もう１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、前記もう１つの第２の色成分のデータ信号、前記１つの第３の色成分のデータ信号、および前記もう１つの第３の色成分のデータ信号を時分割で入力し、その後、前記１つの第１の色成分のデータ信号、前記もう１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、前記もう１つの第２の色成分のデータ信号、前記１つの第３の色成分のデータ信号、および前記もう１つの第３の色成分のデータ信号で前記複数のデータ線のうちの６本の対応するデータ線を駆動し、
前記第２のモードで、
前記第１の第２モード・データ線駆動回路は、前記第１のデータラッチ回路からの、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、および、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データ、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データに基づき、前記複数のデータ線のうちの前記６本の対応するデータ線を駆動する、集積回路装置。
【請求項５】
請求項３または４において、
前記第１のモードで、前記第１のＤ／Ａ変換回路および前記第１のデータ線駆動回路の各々は、有効に機能し、前記第２モード・データ線駆動回路は、有効に機能せず、
前記第２のモードで、前記第２モード・データ線駆動回路は、有効に機能し、前記第１のＤ／Ａ変換回路および前記第１のデータ線駆動回路の各々は、有効に機能しない、集積回路装置。
【請求項６】
請求項１において、
前記第１のデータラッチ回路の前記第Ｋの記憶素子、前記第Ｋ−１の記憶素子、および第前記Ｋ−２の記憶素子の各々は、第１の入力部および第２の入力部を有し、
前記第１のモードで、
前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力し、
前記第２のモードで、
前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第２の入力部は、前記第Ｋの記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子は、前記第Ｋの記憶素子から、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子は、前記第Ｋ−１の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力する、集積回路装置。
【請求項７】
請求項２において、
前記第１のデータラッチ回路の前記第Ｋの記憶素子、前記第Ｋ−１の記憶素子、第前記Ｋ−２の記憶素子前記、前記第Ｋ−３の記憶素子、前記第Ｋ−４の記憶素子、および第前記Ｋ−５の記憶素子の各々は、第１の入力部および第２の入力部を有し、
前記第１のモードで、
前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第２の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第２の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第３の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第３の色成分階調データを有効に入力し、
前記第２のモードで、
前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子の前記第２の入力部は、前記第Ｋの記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子の前記第２の入力部は、前記第Ｋ−３の記憶素子から、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−１の記憶素子は、前記第Ｋの記憶素子から、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−２の記憶素子は、前記第Ｋ−１の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力し、同時に、前記第Ｋ−４の記憶素子は、前記第Ｋ−３の記憶素子から、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力し、同時に、前記第Ｋ−５の記憶素子は、前記第Ｋ−４の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力する、集積回路装置。
【請求項８】
レジスタ回路であって、
少なくとも２つの記憶素子を含み、
前記少なくとも２つの記憶素子の各々は、第１の入力部および第２の入力部を有し、
第１のモードで、
前記少なくとも２つの記憶素子のうちの１つの記憶素子の前記第１の入力部は、第１のデータを有効に入力し、同時に、前記少なくとも２つの記憶素子のうちのもう１つの記憶素子の前記第１の入力部は、第２のデータを有効に入力し、
その後、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第１の入力部は、第３のデータを有効に入力し、前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子の前記第１の入力部は、第４のデータを有効に入力し、
第２のモードで、
前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第２の入力部は、第５のデータを有効に入力し、
その後、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第２の入力部は、第６のデータを有効に入力し、同時に、前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子の前記第２の入力部は、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子から、前記第５のデータを有効に入力し、
前記第２のモードで、前記少なくとも２つの記憶素子は、シフトレジスタとして機能する、レジスタ回路。
【請求項９】
請求項８のレジスタ回路を含む集積回路装置。
【請求項１０】
請求項９において、
データドライバ回路を
含み、
前記データドライバ回路は、前記レジスタ回路を有する集積回路装置。
【請求項１１】
請求項１乃至７のいずれか、または、請求項９乃至１０のいずれかに記載の集積回路装置と、
前記電気光学パネルと、
を含む電気光学装置。
【請求項１２】
請求項１乃至７のいずれか、または、請求項９乃至１０のいずれかに記載の集積回路装置を含む電子機器。
【請求項１３】
請求項８に記載のレジスタ回路を含む電気機器。
【請求項１４】
データの保持方法であって、
Ｋ個の記憶素子を有する第１のデータラッチ回路を準備すること、
第１のモードで、１水平走査期間内の第１の期間に１つの第１の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
前記第１のモードで、前記１水平走査期間内の第２の期間に１つの第２の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
前記第１のモードで、前記１水平走査期間内の第３の期間に１つの第３の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
第２のモードで、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子で保持すること、
前記第２のモードで、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子で保持し、同時に、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子で保持すること、および、
前記第２のモードで、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子で保持し、同時に、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子で保持し、同時に、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子で保持すること、
を含み、
前記Ｋは、３以上の整数である、データの保持方法。
【請求項１５】
データの保持方法であって、
少なくとも２つの記憶素子の各々が、第１の入力部および第２の入力部を有する少なくとも２つの記憶素子を準備すること、
第１のモードで、第１のデータを前記少なくとも２つの記憶素子のうちの１つの記憶素子で保持し、同時に、第２のデータを前記少なくとも２つの記憶素子のうちのもう１つの記憶素子で保持し、その後、第３のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持し、第４のデータを前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子で保持すること、および
第２のモードでシフトレジスタとして機能する前記少なくとも２つの記憶素子を準備し、第５のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子有効で保持し、その後、第６のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持し、同時に、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持されていた前記第５のデータを前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子で保持すること、
を含むデータの保持方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ回路、集積回路装置、電気光学装置および電子機器、ならびにデータの保持方法等に関する。
【背景技術】
【０００２】
幾つかの電子機器（たとえば、電気光学装置）は、それに含まれる回路間の配線の数を少なくするために、たとえばセレクタ回路（たとえば、特許文献１の図２のセレクタ回路１４）を含む。また、電子機器は、通常表示モードと８色表示モードとを有することもある。
【特許文献１】特開２００４−０１２６３４号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１において、電子機器に含まれるドライバＩＣ５内のセレクタ回路１４とドライバ回路１５との間の信号線の数は、第２のラッチ回路１３とセレクタ回路１４との間の信号線の数をセレクト信号Ｓ１、Ｓ２、Ｓ３の数で除算することによって得られる。言い換えれば、セレクタ回路１４とドライバ回路１５との間の信号線の数は、セレクタ回路１４に入力されるセレクト信号Ｓ１、Ｓ２、Ｓ３の数で制限されていた。
また、電子機器は、簡易な構造を有することが望ましい。しかしながら、簡易な構造を有する回路を設計することは、当業者にとって困難である。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、集積回路装置であって、
信号線を介してメモリ回路に記憶される１つの走査線分の複数の階調データの全部または一部を入力し、前記１つの走査線分の前記複数の階調データの前記全部または前記一部に基づいて、前記電気光学パネルの複数のデータ線を駆動するデータドライバ回路を含み、
前記１つの走査線分の前記複数の階調データの前記全部または前記一部は、Ｎ×３個の階調データであり、前記Ｎは、２以上の整数であり、
前記Ｎ×３個の階調データの各々は、Ｋビットを有する階調データであり、前記Ｋは、３以上の整数であり、
前記Ｎ×３個の階調データは、Ｎ個の第１の色成分の階調データと、Ｎ個の第２の色成分の階調データと、Ｎ個の第３の色成分の階調データとを有し、
前記データドライバは、Ｋ個の記憶素子を有する第１のデータラッチ回路を有し、
第１のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、１水平走査期間内の第１の期間に前記Ｎ個の第１の色成分の階調データのうちの１つの第１の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記１水平走査期間内の第２の期間に前記Ｎ個の第２の色成分の階調データのうちの１つの第２の色成分の階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記１水平走査期間内の第３の期間に前記Ｎ個の第３の色成分の階調データのうちの１つの第３の色成分の階調データを保持し、
第２のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持し、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持し、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子は、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持する、集積回路装置に関係する。
本発明の第１の態様によれば、簡易な構造を有する集積回路等を提供できる。
【０００５】
本発明の第１の態様では、
前記Ｋは、６以上の整数でもよく、
前記第１のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データを保持し、その後、前記第１の期間に前記Ｎ個の第１の色成分の階調データのうちのもう１つの第１の色成分の階調データを保持してもよく、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データを保持し、その後、前記第２の期間に前記Ｎ個の第２の色成分の階調データのうちのもう１つの第２の色成分の階調データを保持してもよく、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データを保持し、その後、前記第３の期間に前記Ｎ個の第３の色成分の階調データのうちのもう１つの第３の色成分の階調データを保持してもよく、
前記第２のモードで、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子は、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持してもよく、
その後、前記データラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−３の記憶素子は、前記第１の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを保持してもよく、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持してもよく、
その後、前記第１のデータラッチ回路の前記個の記憶素子のうちの前記第Ｋ−３の記憶素子は、前記第２の期間に前記もう１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−４の記憶素子は、前記第２の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持してもよく、
前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子は、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子は、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子は、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持してもよく、
その後、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋ−３の記憶素子は、前記第３の期間に前記もう１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−４の記憶素子は、前記第３の期間に前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを保持してもよく、同時に、前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−５の記憶素子は、前記第３の期間に前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを保持してもよい。
【０００６】
本発明の第１の態様では、
前記データドライバ回路は、
前記第１のデータラッチ回路に接続される第１のＤ／Ａ変換回路と、
前記第１のＤ／Ａ変換回路に接続される第１のデータ線駆動回路と、
前記第１のデータラッチ回路に接続される第１の第２モード・データ線駆動回路と、
を有してもよく、
前記第１のモードで、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第１の期間に前記１つの第１の色成分の階調データを入力し、１つの第１の色成分のデータ信号を生成してもよく、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第２の期間に前記１つの第２の色成分の階調データを入力し、１つの第２の色成分のデータ信号を生成してもよく、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第３の期間に前記１つの第３の色成分の階調データを入力し、１つの第３の色成分のデータ信号を生成してもよく、
前記第１のデータ線駆動回路は、前記１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、および前記１つの第３の色成分のデータ信号を時分割で入力し、その後、前記１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、および前記１つの第３の色成分のデータ信号で前記複数のデータ線のうちの３本の対応するデータ線を駆動してもよく、
前記第２のモードで、
前記第１の第２モード・データ線駆動回路は、前記第１のデータラッチ回路からの、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、および、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データに基づき、前記複数のデータ線のうちの前記３本の対応するデータ線を駆動してもよい。
【０００７】
本発明の第１の態様では、
前記データドライバ回路は、
前記第１のデータラッチ回路に接続される第１のＤ／Ａ変換回路と、
前記第１のＤ／Ａ変換回路に接続される第１のデータ線駆動回路と、
前記第１のデータラッチ回路に接続される第１の第２モード・データ線駆動回路と、
を有してもよく、
前記第１のモードで、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第１の期間に前記１つの第１の色成分の階調データを入力し、１つの第１の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第１の期間に前記もう１つの第１の色成分の階調データを入力し、もう１つの第１の色成分のデータ信号を生成してもよく、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第２の期間に前記１つの第２の色成分の階調データを入力し、１つの第２の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第２の期間に前記もう１つの第２の色成分の階調データを入力し、もう１つの第２の色成分のデータ信号を生成してもよく、
前記第１のＤ／Ａ変換回路は、前記第１のデータラッチ回路から前記第３の期間に前記１つの第３の色成分の階調データを入力し、１つの第３の色成分のデータ信号を生成し、その後、前記第１のデータラッチ回路から前記第１の期間に前記もう１つの第３の色成分の階調データを入力し、もう１つの第３の色成分のデータ信号を生成してもよく、
前記第１のデータ線駆動回路は、前記１つの第１の色成分のデータ信号、前記もう１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、前記もう１つの第２の色成分のデータ信号、前記１つの第３の色成分のデータ信号、および前記もう１つの第３の色成分のデータ信号を時分割で入力し、その後、前記１つの第１の色成分のデータ信号、前記もう１つの第１の色成分のデータ信号、前記１つの第２の色成分のデータ信号、前記もう１つの第２の色成分のデータ信号、前記１つの第３の色成分のデータ信号、および前記もう１つの第３の色成分のデータ信号で前記複数のデータ線のうちの６本の対応するデータ線を駆動してもよく、
前記第２のモードで、
前記第１の第２モード・データ線駆動回路は、前記第１のデータラッチ回路からの、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データ、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データ、および、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データ、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データに基づき、前記複数のデータ線のうちの前記６本の対応するデータ線を駆動してもよい。
【０００８】
本発明の第１の態様では、
前記第１のモードで、前記第１のＤ／Ａ変換回路および前記第１のデータ線駆動回路の各々は、有効に機能してもよく、前記第２モード・データ線駆動回路は、有効に機能しなくてもよく、
前記第２のモードで、前記第２モード・データ線駆動回路は、有効に機能してもよく、前記第１のＤ／Ａ変換回路および前記第１のデータ線駆動回路の各々は、有効に機能しなくてもよい。
【０００９】
本発明の第１の態様では、前記第１のデータラッチ回路の前記第Ｋの記憶素子、前記第Ｋ−１の記憶素子、および第前記Ｋ−２の記憶素子の各々は、第１の入力部および第２の入力部を有してもよく、
前記第１のモードで、
前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力してもよく、
前記第２のモードで、
前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第２の入力部は、前記第Ｋの記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子は、前記第Ｋの記憶素子から、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子は、前記第Ｋ−１の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよい。
【００１０】
本発明の第１の態様では
前記第１のデータラッチ回路の前記第Ｋの記憶素子、前記第Ｋ−１の記憶素子、第前記Ｋ−２の記憶素子前記、前記第Ｋ−３の記憶素子、前記第Ｋ−４の記憶素子、および第前記Ｋ−５の記憶素子の各々は、第１の入力部および第２の入力部を有してもよく、
前記第１のモードで、
前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第１の色成分階調データを有効に入力してもよくし、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第２の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第２の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第３の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから１ビット下である第Ｋ−１のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから２ビット下である第Ｋ−２のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから３ビット下である第Ｋ−３のビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから４ビット下である第Ｋ−４のビットの第３の色成分階調データを有効に入力してもよくし、同時に、前記第Ｋ−５の記憶素子の前記第１の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットから５ビット下である第Ｋ−５のビットの第３の色成分階調データを有効に入力してもよく、
前記第２のモードで、
前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力し、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子の前記第２の入力部は、前記第Ｋの記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子の前記第２の入力部は、前記第Ｋ−３の記憶素子から、前記もう１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、
その後、前記第Ｋの記憶素子の前記第２の入力部は、前記１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−１の記憶素子は、前記第Ｋの記憶素子から、前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−２の記憶素子は、前記第Ｋ−１の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−３の記憶素子の前記第２の入力部は、前記もう１つの第３の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第３の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−４の記憶素子は、前記第Ｋ−３の記憶素子から、前記もう１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを有効に入力してもよく、同時に、前記第Ｋ−５の記憶素子は、前記第Ｋ−４の記憶素子から、前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを有効に入力してもよい。
【００１１】
本発明の第２の態様は、レジスタ回路であって、
少なくとも２つの記憶素子を含み、
前記少なくとも２つの記憶素子の各々は、第１の入力部および第２の入力部を有し、
第１のモードで、
前記少なくとも２つの記憶素子のうちの１つの記憶素子の前記第１の入力部は、第１のデータを有効に入力し、同時に、前記少なくとも２つの記憶素子のうちのもう１つの記憶素子の前記第１の入力部は、第２のデータを有効に入力し、
その後、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第１の入力部は、第３のデータを有効に入力し、前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子の前記第１の入力部は、第４のデータを有効に入力し、
第２のモードで、
前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第２の入力部は、第５のデータを有効に入力し、
その後、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子の前記第２の入力部は、第６のデータを有効に入力し、同時に、前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子の前記第２の入力部は、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子から、前記第５のデータを有効に入力し、
前記第２のモードで、前記少なくとも２つの記憶素子は、シフトレジスタとして機能する、レジスタ回路に関係する。
【００１２】
本発明の第３の態様は、上記に記載のレジスタ回路を含む集積回路装置に関係する。
【００１３】
本発明の第４の態様は、集積回路装置であって、
データドライバ回路を
含み、
前記データドライバ回路は、上記に記載のレジスタ回路を有する集積回路装置に関係する。
【００１４】
本発明の第５の態様は、上記に記載の集積回路装置と、
前記電気光学パネルと、
を含む電気光学装置に関係する。
【００１５】
本発明の第６の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【００１６】
本発明の第７の態様は、上記に記載のレジスタ回路を含む電気機器に関係する。
【００１７】
本発明の第８の態様は、データの保持方法であって、
Ｋ個の記憶素子を有する第１のデータラッチ回路を準備すること、
第１のモードで、１水平走査期間内の第１の期間に１つの第１の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
前記第１のモードで、前記１水平走査期間内の第２の期間に１つの第２の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
前記第１のモードで、前記１水平走査期間内の第３の期間に１つの第３の色成分の階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子で保持すること、
第２のモードで、前記第１の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋの記憶素子で保持すること、
前記第２のモードで、前記第２の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである第Ｋのビットの第２の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子で保持し、同時に、前記第２の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子で保持すること、および、
前記第２のモードで、前記第３の期間に前記１つの第３の色成分の階調データのうちの最上位ビットである第Ｋのビットの第３の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの前記第Ｋの記憶素子で保持し、同時に、前記第３の期間に前記１つの第２の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第２の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−１の記憶素子で保持し、同時に、前記第３の期間に前記１つの第１の色成分の階調データのうちの最上位ビットである前記第Ｋのビットの第１の色成分階調データを前記第１のデータラッチ回路の前記Ｋ個の記憶素子のうちの第Ｋ−２の記憶素子で保持すること、
を含み、
前記Ｋは、３以上の整数である、データの保持方法に関係する。
【００１８】
本発明の第９の態様は、データの保持方法であって、
少なくとも２つの記憶素子の各々が、第１の入力部および第２の入力部を有する少なくとも２つの記憶素子を準備すること、
第１のモードで、第１のデータを前記少なくとも２つの記憶素子のうちの１つの記憶素子で保持し、同時に、第２のデータを前記少なくとも２つの記憶素子のうちのもう１つの記憶素子で保持し、その後、第３のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持し、第４のデータを前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子で保持すること、および
第２のモードでシフトレジスタとして機能する前記少なくとも２つの記憶素子を準備し、第５のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子有効で保持し、その後、第６のデータを前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持し、同時に、前記少なくとも２つの記憶素子のうちの前記１つの記憶素子で保持されていた前記第５のデータを前記少なくとも２つの記憶素子のうちの前記もう１つの記憶素子で保持すること、
を含むデータの保持方法に関係する。
【００１９】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２１】
１．集積回路装置、電気光学装置
図１に、本実施形態の集積回路装置が表示ドライバである場合の詳細な回路構成例を示す。本実施形態の電子機器が電気光学装置である場合、電気光学装置は、たとえば、図１に示される集積回路装置１０（表示ドライバ）と電気光学パネル５１２とを含む。電気光学パネル５１２は、集積回路装置１０により駆動される。集積回路装置１０は、図１に示される複数の回路の一部を省略してもよい。また、集積回路装置１０は、図１に示されない回路を含んでもよい。
【００２２】
図１において、電気光学パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル５１２は、ＴＦＴ（Thin Film Transistor）、ＴＦＤ（Thin Film Diode）などのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【００２３】
メモリ５２０（ＲＡＭ）は、画像データを記憶する。メモリセルアレイ５２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。
【００２４】
ロジック回路５４０は、階調特性（γ特性）データや電源調整データを保持する。また、ロジック回路５４０は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は、例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は、階調電圧生成回路１１０（広義には、階調信号生成回路）に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路５９０に対して、電源電圧を調整するための電源調整データを出力する。また、制御回路５４２は、各種制御信号を生成したり、装置全体の制御を行う。メモリ制御回路５４３は、集積回路装置１０に接続される外部のメモリ（たとえば、ＥＥＰＲＯＭ）に対してアクセス制御を行う。たとえば、メモリ制御回路５４３は、外部のメモリからロジック回路５４０側への階調特性（γ特性）データの読み出しを制御する。表示タイミング制御回路５４４は、表示タイミングの制御信号を生成し、メモリ５２０から電気光学パネル５１２側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路５４６は、ホストから信号を受け取り、ホストへ信号を送り出すインターフェースを実現する。ホストとホスト（ＭＰＵ）インターフェース回路５４６との間の信号には、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号ＡＯ、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、反転リセット信号ＸＲＥＳ、８ビットのデータ（コマンド）Ｄ７〜Ｄ０が含まれる。ＲＧＢインターフェース回路５４８は、ドットクロックによりＲＧＢデータをメモリ５２０に書き込むＲＧＢインターフェースを実現する。
【００２５】
データドライバ５５０は、電気光学パネル５１２のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば、６４段階、２５６段階）の階調電圧（基準電圧）（広義には、階調信号）を受ける。そして、これらの複数の階調電圧に基づき、階調データに対応する電圧を生成して、データ信号（データ電圧）として電気光学パネル５１２の各データ線に出力する。
【００２６】
走査ドライバ５７０は、電気光学パネル５１２の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネル５１２の各走査線に出力する。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００２７】
電源回路５９０は、各種の電源電圧を生成する回路であり、階調電圧生成回路（γ補正回路）６１０は、階調電圧を生成する回路である。
【００２８】
２．メモリ回路
図２に、図１のメモリ５２０の構成例を示す。図２において、メモリ５２０の読み出し制御回路５２３およびメモリセルアレイ５２２が示されている。なお、図１において、図２の読み出し制御回路５２３は省略されている。また、図２において、図１のローアドレスデコーダ５２４、カラムアドレスデコーダ５２６、ライト／リード回路５２８は省略されている。図２において、メモリセルアレイ５２２は、１０個のブロック５２２−１（ＭＢ１）、５２２−２（ＭＢ２）、・・・、５２２−１０（ＭＢ１０）を含む。読み出し制御回路５２３も、１０個のブロック５２３−１、５２３−２、・・・、５２３−１０を含む。図２において、メモリセルアレイ５２２または読み出し制御回路５２３のブロックの数は、１０であるが、本実施形態は、これに限定されるものではない。図２において、メモリセルアレイ５２２の第１のブロックは、３２０ライン×２４ピクセルに対応するが、本実施形態は、これに限定されるものではない。
【００２９】
図２において、メモリセルアレイ５２２は、第１のメモリセルＭＣ１群（ｇｒｏｕｐ）、・・・、第ｊのメモリセルＭＣｊ群、・・・、第３２０のメモリセルＭＣ３２０群を含む。１つのメモリセルＭＣ群は、１ライン分のメモリセルを含む。１つのメモリセルＭＣ群は、１０個のブロック５２２−１、２、・・・、１０によって分割される１０個のメモリセルＭＣ下位群（ｓｕｂｇｒｏｕｐ）を含む。１つのメモリセルＭＣ下位群は、１／１０ライン分のメモリセルを含む。たとえば、第ｊのメモリセルＭＣｊ群は、第１のメモリセルＭＣｊ下位群、第２のメモリセルＭＣｊ下位群、・・・、第１０のメモリセルＭＣｊ下位群を含む。
【００３０】
読み出し制御回路５２３は、カラムスイッチＣＳ群、ラッチ回路ＳＡ群、カラム出力回路ＲＢ群、出力制御回路ＳＷ群を含む。カラムスイッチＣＳ群は、１０個のブロック５２３−１、２、・・・、１０によって分割される１０個のカラムスイッチＣＳ下位群を含む。同様に、ラッチ回路ＳＡ群は、１０個のラッチ回路ＳＡ下位群を含む。カラム出力回路ＲＢ群は、１０個のカラム出力回路ＲＢ下位群を含む。出力制御回路ＳＷ群は、１０個の出力制御回路ＳＷ下位群を含む。言い換えれば、たとえば、読み出し制御回路５２３の第１のブロック５２３−１は、第１のカラムスイッチＣＳ下位群、第１のラッチ回路ＳＡ下位群、第１のカラム出力回路ＲＢ下位群、および第１の出力制御回路ＳＷ下位群を含む。
【００３１】
図３および図４に、図２の読み出し制御回路５２３の第１のブロック５２３−１およびメモリセルアレイ５２２の第１のブロック５２２−１の詳細な構成例を示す。１サブピクセルがたとえば８ビットの階調データに対応する場合、図４に示すように、１サブピクセル分の階調データは、８つのメモリセルで記憶される。図３において、１サブピクセル分の階調データを記憶する８つのメモリセルのうちの１つのメモリセルだけが図示され、残りの７つのメモリセルは、図示されず省略されている。言い換えれば、図３において、１つのメモリセルは、便宜上、８つのメモリセルの代表として、表されている。
【００３２】
図５に、図３または図４の読み出し制御回路５２３の第１のブロック５２３−１およびメモリセルアレイ５２２の第１のブロック５２２−１に入力される信号の１例を示すタイミング図を示す。図５において、符号ＷＬｊは、第ｊのライン（走査線）の階調データに対応するメモリセルＭＣｊ群に接続されるワード線を選択するか否かを表すワード線選択信号を表す。符号ＲＬＩＮＥは、選択されたワード線に接続されるメモリセルＭＣｊ群の１ライン分の階調データをラッチ回路ＳＡ群に保持させるか否かを表す読み込み信号を表す。符号ＣＳＥＬは、１ピクセル（画素）分（３サブピクセル（副画素）分）の階調データを読み出すか否かを表すカラム選択信号を表す。なお、１つのカラム選択信号は、１ピクセル（画素）分のカラム出力回路ＲＢに伝えられる。符号ＲＳＥＬは、赤色成分の階調データを出力するか否かを表す赤色成分選択信号を表し、符号ＧＳＥＬは、緑色成分の階調データを出力するか否かを表す緑色成分選択信号を表し、符号ＢＳＥＬは、青色成分の階調データを出力するか否かを表す青色成分選択信号を表す。符号ＨＳＹＮＣは、水平同期信号を表す。
【００３３】
以下、図１、図２、図３、図４および図５を参照しながら、読み出し制御回路５２３およびメモリセルアレイ５２２の動作の概略を説明する。
電気光学パネル５１２のたとえば第ｊの走査線にデータ信号として入力されることになる階調データは、１本の対応するワード線に接続されるメモリセル群ＭＣｊに格納されている。図２に示すように、たとえば、メモリセルアレイ５２２は、第１のメモリセル群ＭＣ１、・・・、第ｊのメモリセル群ＭＣｊ、・・・、第３２０のメモリセル群ＭＣ３２０を含む。メモリセルアレイ５２２は、たとえば、第１のブロック５２２−１、第２のブロック５２２−２、・・・、第１０の５２２−１０を含む。図２、図３、図４に示すように、第１のブロック５２２−１は、２４×３サブピクセル×３２０ライン×８ビット＝１１５，２００個のメモリセルを有する。
【００３４】
第ｊの走査線に対応する１本のワード線に選択するために、そのワード線にワード線選択信号ＷＬｊが伝えられる。ワード線選択信号ＷＬｊは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、第ｊの走査線に対応する１本のワード線に接続されるすべてのメモリセルＭＣ（メモリセルアレイ５２２（メモリ５２０））に入力される。言い換えれば、ワード線選択信号ＷＬｊは、第ｊのメモリセルＭＣｊ群（第１のメモリセルＭＣｊ下位群、第２のメモリセルＭＣｊ下位群、・・・、第１０のメモリセルＭＣｊ下位群）に入力される。
たとえば、図５に示されるように、ワード線選択信号ＷＬｊがたとえばＨｉｇｈを示すとき、図２に示されるメモリセル群ＭＣｊの各メモリセルＭＣは、選択され、各メモリセルに記憶される１ビット分の階調データ（１ビット分）が同時に読み出し可能になる。なお、階調データが例えば８ビットである場合、１サブピクセル分のメモリセルの数は、８つになる。
【００３５】
図４に示すように、１つのメモリセルＭＣは、１つのカラムスイッチＣＳを介して１つのラッチ回路ＳＡに接続される。ワード線選択信号ＷＬｊによって選択されたメモリセルＭＣｊ群の階調データをラッチ回路ＳＡ群に保持させるために、各ブロックにおいて、読み込み信号ＲＬＩＮＥが、各カラムスイッチＣＳおよび各ラッチ回路ＳＡに伝えられる。読み込み信号ＲＬＩＮＥは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、すべてのカラムスイッチＣＳおよびすべてのラッチ回路ＳＡ（読み出し制御回路５２３（メモリ５２０））に入力される。言い換えれば、読み込み信号ＲＬＩＮＥは、カラムスイッチＣＳ群（第１のカラムスイッチＣＳ下位群、第２のカラムスイッチＣＳ下位群、・・・、第１０のカラムスイッチＣＳ下位群）、およびラッチ回路ＳＡ群（第１のラッチ回路ＳＡ下位群、第２のラッチ回路ＳＡ下位群、・・・、第１０のラッチ回路ＳＡ下位群）に入力される。
たとえば、図５に示されるように、読み込み信号ＲＬＩＮＥがたとえばＨｉｇｈを示すとき、各カラムスイッチＣＳは、１つの対応するメモリセルＭＣと１つの対応するラッチ回路ＳＡとを電気的に接続する。読み込み信号ＲＬＩＮＥがＬｏｗを示すとき、各カラムスイッチＣＳは、１つの対応するメモリセルＭＣと１つの対応するラッチ回路ＳＡとを電気的に切断する。読み込み信号ＲＬＩＮＥがたとえばＨｉｇｈを示すとき、各ラッチ回路ＳＡは、１つの対応するメモリセルＭＣに記憶される階調データ（１ビット分）を保持可能になる。このように、読み込み信号ＲＬＩＮＥは、ワード線選択信号ＷＬｊによって選択されたメモリセルＭＣｊ群の１ライン分の階調データをラッチ回路ＳＡ群に保持させる。なお、階調データが例えば８ビットである場合、１サブピクセル分のラッチ回路ＳＡの数は、８つになる。
【００３６】
図４に示すように、１つのラッチ回路ＳＡは、１つのカラム出力回路ＲＢに接続される。各ラッチ回路ＳＡに保持される画素データを１ピクセル（３サブピクセル）単位で時分割に出力するために、１ピクセル分（３サブピクセル分）のすべてのカラム出力回路ＲＢに、１つの対応するカラム選択信号ＣＳＥＬが伝えられる。図２の例において、カラム選択信号ＣＳＥＬの数は、２４０である。各カラム選択信号ＣＳＥＬは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、１つの対応するピクセル分のすべてのカラム出力回路ＲＢ（読み出し制御回路５２３（メモリ５２０））に入力される。
【００３７】
たとえば、図５に示されるように、第１のカラム選択信号ＣＳＥＬ１がたとえばＨｉｇｈを示すとき、第１のカラム選択信号ＣＳＥＬ１に対応する１ピクセル分のカラム出力回路ＲＢＲ１、ＲＢＧ１、ＲＢＢ１の各々は、１つの対応するラッチ回路ＳＡに保持される階調データ（１ビット分）を出力可能になる。具体的には、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第１のサブピクセルＲ１の第１のビットに対応する１つのカラム出力回路ＲＢＲ１−１は、カラム出力回路ＲＢＲ１−１に接続される１つのラッチ回路ＳＡＲ１−１に保持される１ビット分の階調データを出力可能になる。同様に、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第１のサブピクセルＲ１の第２、第３、第４、第５、第６、第７および第８のビットに対応する７つのカラム出力回路ＲＢＲ１−２、３、４、５、６、７、８は、各カラム出力回路ＲＢＲ１−２、３、４、５、６、７、８に接続される１つのラッチ回路ＳＡＲ１−２、３、４、５、６、７、８に保持される１ビット分の階調データを出力可能になる。同様に、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第１のサブピクセルＧ１の第１、第２、第３、第４、第５、第６、第７および第８のビットに対応する８つのカラム出力回路ＲＢＧ１−１、２、３、４、５、６、７、８は、各カラム出力回路ＲＢＧ１−１、２、３、４、５、６、７、８に接続される１つのラッチ回路ＳＡＧ１−２、３、４、５、６、７、８に保持される１ビット分の階調データを出力可能になる。同様に、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第１のサブピクセルＢ１に対応する８つのカラム出力回路ＲＢは、各カラム出力回路ＲＢに接続される１つのラッチ回路に保持される１ビット分の階調データを出力可能になる。このように、１つのカラム選択信号ＣＳＥＬに応じて、１ピクセル分のすべてのカラム出力回路ＲＢは、１ピクセル分の階調データを出力可能になる。
【００３８】
たとえば、図５に示されるように、読み出し制御回路５２３の第１のブロック５２３−１において、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第３のカラム選択信号ＣＳＥＬ１も、Ｈｉｇｈを示す。また、第１のカラム選択信号ＣＳＥＬ１および第３のカラム選択信号ＣＳＥＬ１の各々は、１水平走査期間（１Ｈ）において、３回、Ｈｉｇｈを示す。さらに、第１のカラム選択信号ＣＳＥＬ１および第３のカラム選択信号ＣＳＥＬ１の各々がＨｉｇｈを示した後に、第５のカラム選択信号ＣＳＥＬ５および第７のカラム選択信号ＣＳＥＬ７の各々がＨｉｇｈを示す。その後、第９のカラム選択信号ＣＳＥＬ９および第１１のカラム選択信号ＣＳＥＬ１１、第１３のカラム選択信号ＣＳＥＬ１３および第１５のカラム選択信号ＣＳＥＬ１５、第１７のカラム選択信号ＣＳＥＬ１７および第１９のカラム選択信号ＣＳＥＬ１９、ならびに、第２１のカラム選択信号ＣＳＥＬ２１および第２３のカラム選択信号ＣＳＥＬ２３は、順次にＨｉｇｈを示す。その後、第２のカラム選択信号ＣＳＥＬ２および第４のカラム選択信号ＣＳＥＬ４、第６のカラム選択信号ＣＳＥＬ６および第８のカラム選択信号ＣＳＥＬ８、第１０のカラム選択信号ＣＳＥＬ１０および第１２のカラム選択信号ＣＳＥＬ１２、第１４のカラム選択信号ＣＳＥＬ１４および第１６のカラム選択信号ＣＳＥＬ１６、第１８のカラム選択信号ＣＳＥＬ１８および第２０のカラム選択信号ＣＳＥＬ２０、ならびに、第２２のカラム選択信号ＣＳＥＬ２２および第２４のカラム選択信号ＣＳＥＬ２４は、順次にＨｉｇｈを示す。このように、読み出し制御回路５２３の第１のブロック５２３−１において、第１のカラム出力回路ＲＢ下位群は、２４ピクセル分の階調データを２ピクセル単位で第１の出力制御回路ＳＷ下位群に時分割に出力する。第１のカラム出力回路ＲＢ下位群は、２４ピクセル分の階調データを１水平走査期間（１Ｈ）に３回、第１の出力制御回路ＳＷ下位群に出力する。
【００３９】
読み出し制御回路５２３の第１のブロック５２３−１において、第１のカラム出力回路ＲＢ下位群は、第１のピクセル分のカラム出力回路ＲＢＲ１、ＲＢＧ１、ＲＢＢ１、第２のピクセル分のカラム出力回路ＲＢＲ２、ＲＢＧ２、ＲＢＢ２、・・・、第２４のピクセル分のカラム出力回路ＲＢＲ２４、ＲＢＧ２４、ＲＢＢ２４を含む。
読み出し制御回路５２３の第１のブロック５２３−１において、第１の出力制御回路ＳＷ下位群は、第１の赤色成分出力制御回路ＳＷ１Ｒ、第２の赤色成分出力制御回路ＳＷ２Ｒ、第１の緑色成分出力制御回路ＳＷ１Ｇ、第２の緑色成分出力制御回路ＳＷ２Ｇ、第１の青色成分出力制御回路ＳＷ１Ｂ、および第２の青色成分出力制御回路ＳＷ２Ｇを含む。
【００４０】
たとえば、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、第１のピクセルの第１のサブピクセル分の赤色成分カラム出力回路ＲＢＲ１は、１サブピクセル分の階調データ（Ｒ１）を第１の赤色成分出力制御回路ＳＷ１Ｒに出力し、第１のピクセルの第２のサブピクセル分の緑色成分カラム出力回路ＲＢＧ１は、１サブピクセル分の階調データ（Ｇ１）を第１の緑色成分出力制御回路ＳＷ１Ｇに出力し、第１のピクセルの第３のサブピクセル分の青色成分カラム出力回路ＲＢＢ１は、１サブピクセル分の階調データ（Ｂ１）を第１の青色成分出力制御回路ＳＷ１Ｂに出力する。第３のカラム選択信号ＣＳＥＬ３がＨｉｇｈを示すとき、第３のピクセルの第１のサブピクセル分の赤色成分カラム出力回路ＲＢＲ３は、１サブピクセル分の階調データ（Ｒ３）を第２の赤色成分出力制御回路ＳＷ２Ｒに出力し、第３のピクセルの第２のサブピクセル分の緑色成分カラム出力回路ＲＢＧ３は、１サブピクセル分の階調データ（Ｇ３）を第２の緑色成分出力制御回路ＳＷ２Ｇに出力し、第３のピクセルの第３のサブピクセル分の青色成分カラム出力回路ＲＢＢ３は、１サブピクセル分の階調データ（Ｂ３）を第２の青色成分出力制御回路ＳＷ２Ｂに出力する。このように、２ピクセル分のカラム出力回路ＲＢ組の一方に関して、赤色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第１の赤色成分出力制御回路ＳＷ１Ｒに出力し、緑色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第１の緑色成分出力制御回路ＳＷ１Ｇに出力し、青色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第１の青色成分出力制御回路ＳＷ１Ｂに出力する。また、２ピクセル分のカラム出力回路ＲＢ組の他方に関して、赤色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第２の赤色成分出力制御回路ＳＷ２Ｒに出力し、緑色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第２の緑色成分出力制御回路ＳＷ２Ｇに出力し、青色成分を有する１サブピクセル分のカラム出力回路ＲＢは、１サブピクセル分の階調データを第２の青色成分出力制御回路ＳＷ２Ｂに出力する。
【００４１】
図５に示されるように、第１のカラム選択信号ＣＳＥＬ１がＨｉｇｈを示すとき、読み出し制御回路５２３の第２のブロック５２３−２において、第２５のカラム選択信号ＣＳＥＬ２５も、Ｈｉｇｈを示す。第１のカラム出力回路ＲＢ下位群と同様に、読み出し制御回路５２３の第２のブロック５２３−２において、第２のカラム出力回路ＲＢ下位群は、２４ピクセル分の階調データを２ピクセル単位で第２の出力制御回路ＳＷ下位群に時分割に出力する。第２のカラム出力回路ＲＢ下位群は、２４ピクセル分の階調データを１水平走査期間（１Ｈ）に３回、第２の出力制御回路ＳＷ下位群に出力する。たとえば、第１のカラム出力回路ＲＢ下位群が第１のピクセル分の階調データおよび第３のピクセル分の階調データを第１の出力制御回路ＳＷ下位群に出力するとき、第２のカラム出力回路ＲＢ下位群が第２５のピクセル分の階調データおよび第２７のピクセル分の階調データを第１の出力制御回路ＳＷ下位群に出力する。第３の出力制御回路ＳＷ下位群、・・・、第１０の出力制御回路ＳＷ下位群の各々は、第１のカラム出力回路ＲＢ下位群または第２のカラム出力回路ＲＢ下位群と同様に、２４ピクセル分の階調データを２ピクセル単位で、１つの対応する出力制御回路ＳＷ下位群に時分割に出力する。このように、第１のカラム出力回路ＲＢ下位群、・・・、第１０のカラム出力回路ＲＢ下位群を含むカラム出力回路ＲＢ群は、２４×１０ピクセル分の階調データを２×１０ピクセル単位で出力制御回路ＳＷ群に時分割に出力する。カラム出力回路ＲＢ群は、２４×１０ピクセル分の階調データを１水平走査期間（１Ｈ）に３回、出力制御回路ＳＷ群に出力する。
【００４２】
出力制御回路ＳＷ群が２４×１０×３サブピクセル分の階調データを２×１０サブピクセル単位で１水平走査期間（１Ｈ）に１回、１６ビットのバス５３０−１（広義には、信号線５３０−１）に時分割に出力するために、出力制御回路ＳＷ群に、赤色成分選択信号ＲＳＥＬ、緑色成分選択信号ＧＳＥＬ、および青色成分選択信号ＢＳＥＬが伝えられる。赤色成分選択信号ＲＳＥＬ、緑色成分選択信号ＧＳＥＬ、および青色成分選択信号ＢＳＥＬは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、出力制御回路ＳＷ群（メモリセルアレイ５２２（メモリ５２０））に入力される。
【００４３】
出力制御回路ＳＷ群は、第１の赤色成分出力制御回路ＳＷ１Ｒ、・・・、第２０の赤色成分出力制御回路ＳＷ２０Ｒ、第１の緑色成分出力制御回路ＳＷ１Ｇ、・・・、第２０の緑色成分出力制御回路ＳＷ２０Ｇ、第１の青色成分出力制御回路ＳＷ１Ｂ、・・・、第２０の青色成分出力制御回路ＳＷ２０Ｂを含む。言い換えれば、たとえば、読み出し制御回路５２３の第１のブロック５２３−１において、第１の出力制御回路ＳＷ下位群は、第１の赤色成分出力制御回路ＳＷ１Ｒ、第２の赤色成分出力制御回路ＳＷ２Ｒ、第１の緑色成分出力制御回路ＳＷ１Ｇ、第２の緑色成分出力制御回路ＳＷ２Ｇ、第１の青色成分出力制御回路ＳＷ１Ｂ、第２の青色成分出力制御回路ＳＷ２Ｂを含む。
【００４４】
赤色成分選択信号ＲＳＥＬは、第１の赤色成分出力制御回路ＳＷ１Ｒ、・・・、第２０の赤色成分出力制御回路ＳＷ２０Ｒに伝えられ、緑色成分選択信号ＧＳＥＬは、第１の緑色成分出力制御回路ＳＷ１Ｇ、・・・、第２０の緑色成分出力制御回路ＳＷ２０Ｇに伝えられ、青色成分選択信号ＢＳＥＬは、第１の青色成分出力制御回路ＳＷ１Ｂ、・・・、第２０の青色成分出力制御回路ＳＷ２０Ｂに伝えられる。赤色成分選択信号ＲＳＥＬは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、赤色成分のすべての出力制御回路（読み出し制御回路５２３（メモリ５２０））に入力され、緑色成分選択信号ＧＳＥＬは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、緑色成分のすべての出力制御回路（読み出し制御回路５２３（メモリ５２０））に入力され、青色成分選択信号ＢＳＥＬは、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、青色成分のすべての出力制御回路（読み出し制御回路５２３（メモリ５２０））に入力される。
【００４５】
たとえば、図５に示されるように、赤色成分選択信号ＲＳＥＬがたとえばＨｉｇｈを示すときに、読み出し制御回路５２３の第１のブロック５２３−１において、第１の赤色成分出力制御回路ＳＷ１Ｒ、および第２の赤色成分出力制御回路ＳＷ２Ｒは、赤色成分の２４サブピクセル分のカラム出力回路ＲＢＲ１、・・・、ＲＢＲ２４と、１６ビットのバス５３０−１を電気的に接続する。緑色成分選択信号ＧＳＥＬがたとえばＬｏｗを示すときに、読み出し制御回路５２３の第１のブロック５２３−１において、第１の緑色成分出力制御回路ＳＷ１Ｇ、および第２の緑色成分出力制御回路ＳＷ２Ｇは、緑色成分の２４サブピクセル分のカラム出力回路ＲＢＧ１、・・・、ＲＢＧ２４と、１６ビットのバス５３０−１を電気的に切断する。青色成分選択信号ＢＳＥＬがたとえばＬｏｗを示すときに、読み出し制御回路５２３の第１のブロック５２３−１において、第１の青色成分出力制御回路ＳＷ１Ｂ、および第２の青色成分出力制御回路ＳＷ２Ｂは、青色成分の２４サブピクセル分のカラム出力回路ＲＢＢ１、・・・、ＲＢＢ２４と、１６ビットのバス５３０−１を電気的に切断する。なお、１６ビットのバス５３０−１は、上位８ビットのバスと下位８ビットのバスとを有する。
【００４６】
たとえば、図５に示されるように、赤色成分選択信号ＲＳＥＬ、第１のカラム選択信号ＣＳＥＬ１、および第３のカラム選択信号ＣＳＥＬ３のすべてがＨｉｇｈを示し、緑色成分選択信号ＧＳＥＬ、青色成分選択信号ＢＳＥＬ、第２のカラム選択信号ＣＳＥＬ２、第４のカラム選択信号ＣＳＥＬ４、第５のカラム選択信号ＣＳＥＬ５、第６のカラム選択信号ＣＳＥＬ６、・・・、第２３のカラム選択信号ＣＳＥＬ２３、および第２４のカラム選択信号ＣＳＥＬ２４のすべてがＬｏｗを示す場合、読み出し制御回路５２３の第１のブロック５２３−１において、第１の赤色成分出力制御回路ＳＷ１Ｒは、第１のピクセルの赤色成分、緑色成分および青色成分のうちの赤色成分のカラム出力回路ＲＢＲ１からの出力を下位８ビットのバスに渡し、第２の赤色成分出力制御回路ＳＷ２Ｒは、第３のピクセルの赤色成分、緑色成分および青色成分のうちの赤色成分のカラム出力回路ＲＢＲ３からの出力を上位８ビットのバスに渡す。言い換えれば、読み出し制御回路５２３の第１のブロック５２３−１において、第１の赤色成分出力制御回路ＳＷ１Ｒは、第１のピクセルの赤色成分、緑色成分および青色成分のうちの緑色成分および青色成分のカラム出力回路ＲＢＧ１、ＲＢＢ１からの出力を阻止し、第２の赤色成分出力制御回路ＳＷ２Ｒは、第３のピクセルの赤色成分、緑色成分および青色成分のうちの緑色成分および青色成分のカラム出力回路ＲＢＧ３、ＰＢＢ３からの出力を阻止する。
【００４７】
すなわち、第１の赤色成分出力制御回路ＳＷ１Ｒおよび第２の赤色成分出力制御回路ＳＷ２Ｒは、赤色成分を有する２サブピクセル分の階調データ（Ｒ１、Ｒ３）を１６ビットのバス５３０−１に伝える。その後、第１の赤色成分出力制御回路ＳＷ１Ｒおよび第２の赤色成分出力制御回路ＳＷ２Ｒは、赤色成分選択信号ＲＳＥＬ、第５のカラム選択信号ＣＳＥＬ５、および第７のカラム選択信号ＣＳＥＬ７に応じて、赤色成分を有する２サブピクセル分の階調データ（Ｒ５、Ｒ７）を１６ビットのバス５３０−１に伝える。その後、同様に、第１の赤色成分出力制御回路ＳＷ１Ｒおよび第２の赤色成分出力制御回路ＳＷ２Ｒは、赤色成分を有する２サブピクセル分の階調データ（Ｒ９、Ｒ１１）、２サブピクセル分の階調データ（Ｒ１３、Ｒ１５）、２サブピクセル分の階調データ（Ｒ１７、Ｒ１９）、２サブピクセル分の階調データ（Ｒ２１、Ｒ２３）を順次に１６ビットのバス５３０−１に伝える。
その後、第１の赤色成分出力制御回路ＳＷ１Ｒおよび第２の赤色成分出力制御回路ＳＷ２Ｒは、赤色成分を有する２サブピクセル分の階調データ（Ｒ２、Ｒ４）、２サブピクセル分の階調データ（Ｒ６、Ｒ８）、２サブピクセル分の階調データ（Ｒ１０、Ｒ１２）、２サブピクセル分の階調データ（Ｒ１４、Ｒ１６）、２サブピクセル分の階調データ（Ｒ１８、Ｒ２０）、２サブピクセル分の階調データ（Ｒ２２、Ｒ２４）を順次に１６ビットのバス５３０−１に伝える。言い換えれば、第１の赤色成分出力制御回路ＳＷ１Ｒおよび第２の赤色成分出力制御回路ＳＷ２Ｒは、２４個の階調データ（Ｒ１〜Ｒ２４）を１水平走査期間内の第１の期間に１６ビットのバス５３０−１に時分割に出力する。具体的には、第１の赤色成分出力制御回路ＳＷ１Ｒは、１２個の階調データ（Ｒ１、Ｒ３、・・・、Ｒ２３）を第１の期間に下位８ビットのバスに時分割に出力し、第２の赤色成分出力制御回路ＳＷ２Ｒは、１２個の階調データ（Ｒ２、Ｒ４、・・・、Ｒ２４）を第１の期間に上位８ビットのバスに時分割に出力する。
【００４８】
その後、緑色成分選択信号ＧＳＥＬがＨｉｇｈを示すと、第１の緑色成分出力制御回路ＳＷ１Ｇおよび第２の緑色成分出力制御回路ＳＷ２Ｇは、緑色成分を有する２サブピクセル分の階調データ（Ｇ１、Ｇ３）、２サブピクセル分の階調データ（Ｇ５、Ｇ７）、２サブピクセル分の階調データ（Ｇ９、Ｇ１１）、２サブピクセル分の階調データ（Ｇ１３、Ｇ１５）、２サブピクセル分の階調データ（Ｇ１７、Ｇ１９）、２サブピクセル分の階調データ（Ｇ２１、Ｇ２３）を順次に１６ビットのバス５３０−１に伝える。その後、第１の緑色成分出力制御回路ＳＷ１Ｇおよび第２の緑色成分出力制御回路ＳＷ２Ｇは、緑色成分を有する２サブピクセル分の階調データ（Ｇ２、Ｇ４）、２サブピクセル分の階調データ（Ｇ６、Ｇ８）、２サブピクセル分の階調データ（Ｇ１０、Ｇ１２）、２サブピクセル分の階調データ（Ｇ１４、Ｇ１６）、２サブピクセル分の階調データ（Ｇ１８、Ｇ２０）、２サブピクセル分の階調データ（Ｇ２２、Ｇ２４）を順次に１６ビットのバス５３０−１に伝える。言い換えれば、第１の緑色成分出力制御回路ＳＷ１Ｇおよび第２の緑色成分出力制御回路ＳＷ２Ｇは、２４個の階調データ（Ｇ１〜Ｇ２４）を１水平走査期間内の第２の期間に１６ビットのバス５３０−１に時分割に出力する。具体的には、第１の緑色成分出力制御回路ＳＷ１Ｇは、１２個の階調データ（Ｇ１、Ｇ３、・・・、Ｇ２３）を第２の期間に下位８ビットのバスに時分割に出力し、第２の緑色成分出力制御回路ＳＷ２Ｇは、１２個の階調データ（Ｇ２、Ｇ４、・・・、Ｇ２４）を第２の期間に上位８ビットのバスに時分割に出力する。
【００４９】
その後、青色成分選択信号ＢＳＥＬがＨｉｇｈを示すと、第１の青色成分出力制御回路ＳＷ１Ｂおよび第２の青色成分出力制御回路ＳＷ２Ｂは、青色成分を有する２サブピクセル分の階調データ（Ｂ１、Ｂ３）、２サブピクセル分の階調データ（Ｂ５、Ｂ７）、２サブピクセル分の階調データ（Ｂ９、Ｂ１１）、２サブピクセル分の階調データ（Ｂ１３、Ｂ１５）、２サブピクセル分の階調データ（Ｂ１７、Ｂ１９）、２サブピクセル分の階調データ（Ｂ２１、Ｂ２３）を順次に１６ビットのバス５３０−１に伝える。その後、第１の青色成分出力制御回路ＳＷ１Ｂおよび第２の青色成分出力制御回路ＳＷ２Ｂは、青色成分を有する２サブピクセル分の階調データ（Ｂ２、Ｂ４）、２サブピクセル分の階調データ（Ｂ６、Ｂ８）、２サブピクセル分の階調データ（Ｂ１０、Ｂ１２）、２サブピクセル分の階調データ（Ｂ１４、Ｂ１６）、２サブピクセル分の階調データ（Ｂ１８、Ｂ２０）、２サブピクセル分の階調データ（Ｂ２２、Ｂ２４）を順次に１６ビットのバス５３０−１に伝える。言い換えれば、第１の青色成分出力制御回路ＳＷ１Ｂおよび第２の青色成分出力制御回路ＳＷ２Ｂは、２４個の階調データ（Ｂ１〜Ｂ２４）を１水平走査期間内の第３の期間に１６ビットのバス５３０−１に時分割に出力する。具体的には、第１の青色成分出力制御回路ＳＷ１Ｂは、１２個の階調データ（Ｂ１、Ｂ３、・・・、Ｂ２３）を第３の期間に下位８ビットのバスに時分割に出力し、第２の青色成分出力制御回路ＳＷ２Ｂは、１２個の階調データ（Ｂ２、Ｂ４、・・・、Ｂ２４）を第３の期間に上位８ビットのバスに時分割に出力する。
【００５０】
このように、読み出し制御回路５２３の第１のブロック５２３−１において、第１の出力制御回路ＳＷ下位群は、２４×３サブピクセル分の階調データを２サブピクセル単位で１水平走査期間（１Ｈ）に１回、１６ビットのバス５３０−１に時分割に出力する。第１のブロック５２３−１と同様に、読み出し制御回路５２３の第２のブロック５２３−２、・・・、第１０のブロック５２３−１０において、第２の出力制御回路ＳＷ下位群、・・・、第１０の出力制御回路ＳＷ下位群の各々は、２４×３サブピクセル分の階調データを２サブピクセル単位で１水平走査期間（１Ｈ）に１回、１６ビットのバス５３０−２、・・・、５３０−１０に時分割に出力する。したがって、第１の出力制御回路ＳＷ下位群、第２の出力制御回路ＳＷ下位群、・・・、第１０の出力制御回路ＳＷ下位群を含む出力制御回路ＳＷ群は、２４×１０×３サブピクセル分の階調データを２×１０サブピクセル単位で１水平走査期間（１Ｈ）に１回、１６×１０ビットのバス５３０に時分割に出力する。
【００５１】
ところで、特許文献１の図２において、セレクタ回路１４は、ｍサブピクセル分の階調データをｍ／３サブピクセル単位で１水平走査期間（１Ｈ）に１回、８×ｍ／３ビットのバスに時分割に出力する。セレクタ回路１４とドライバ回路１５との間の８ビットの信号線の数は、ｍ／３である。仮に、ｍ＝２４×１０×３であるとすると、セレクタ回路１４とドライバ回路１５との間の８ビットの信号線の数は、ｍ／３＝２４０である。一方、本明細書に添付の図２において、出力制御回路ＳＷ群に接続される８ビットの信号線５３０の数は、２×１０＝２０である。このように、本実施形態では、たとえば、特許文献１における８ビットの信号線の数を２４０−２０＝２２０本少なくすることができる。
【００５２】
なお、特許文献１の段落［００２３］、［００２４］において、セレクタ回路１４は、１水平走査期間内の第１の期間にｍ／３サブピクセルを、時分割ではなく、同時に、ドライバ回路１５に出力し、１水平走査期間内の第２の期間に次のｍ／３サブピクセルを、時分割ではなく、同時に、ドライバ回路１５に出力し、１水平走査期間内の第３の期間に次のｍ／３サブピクセルを、時分割ではなく、同時に、ドライバ回路１５に出力する。一方、本実施形態において、第１の出力制御回路ＳＷ下位群〜第１０の出力制御回路ＳＷ下位群の各々は、２４個の赤色成分の階調データを１水平走査期間内の第１の期間に１つの対応する１６ビットのバスに時分割に出力し、その後、２４個の緑色成分の階調データを１水平走査期間内の第３の期間に１つの対応する１６ビットのバスに時分割に出力し、その後、２４個の青色成分の階調データを１水平走査期間内の第３の期間に１つの対応する１６ビットのバスに時分割に出力する。
【００５３】
３．データドライバ回路
図６に、図１のデータドライバ５５０の構成例を示す。図６において、データドライバ５５０は、１０個のブロック５５０−１（ＤＢ１）、５５０−２（ＤＢ２）、・・・、５５０−１０（Ｄ１０）を含む。図６において、データドライバ５５０のブロックの数は、１０であるが、本実施形態は、これに限定されるものではない。図６において、データドライバ５５０の第１のブロックは、２４ピクセルに対応するが、本実施形態は、これに限定されるものではない。
【００５４】
データドライバ５５０は、データラッチ回路ＤＴＬＨ群、Ｄ／Ａ変換回路ＤＡＣ群、データ線駆動回路ＯＰＡＭ群を含む。データラッチ回路ＤＴＬＨ群は、１０個のブロック５５０−１、２、・・・、１０によって分割される１０個のデータラッチ回路ＤＴＬＨ群下位群を含む。同様に、Ｄ／Ａ変換回路ＤＡＣ群は、１０個のＤ／Ａ変換回路ＤＡＣ下位群を含む。データ線駆動回路ＯＰＡＭ群は、１０個のデータ線駆動回路ＯＰＡＭ下位群を含む。言い換えれば、たとえば、データドライバ５５０の第１のブロック５５０−１は、第１のデータラッチ回路ＤＴＬＨ下位群、第１のＤ／Ａ変換回路ＤＡＣ下位群、および第１のデータ線駆動回路ＯＰＡＭ下位群を含む。
【００５５】
図７に、図６のデータドライバ５５０の第１のブロック５５０−１の詳細な構成例を示す。データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個のデータラッチ回路ＤＴＬＨを含み、第１のＤ／Ａ変換回路ＤＡＣ下位群は、１２個のＤ／Ａ変換回路ＤＡＣを含み、第１のデータ線駆動回路ＯＰＡＭ下位群は、１２個のデータ線駆動回路ＯＰＡＭを含む。
【００５６】
図８に、図７のデータドライバ５５０の第１のブロック５５０−１に入力される信号の１例を示すタイミング図を示す。図８において、符号ＤＣＬＫ１、２は、データラッチ回路ＤＴＬＨ群における各データラッチ回路ＤＴＬＨに１サブピクセル分の階調データを入力可能にさせるための入力クロック信号を表す。符号ＳＡＤ１、２、３は、入力クロック信号ＤＣＬＫ１、２の１クロック毎にデータラッチ回路ＤＴＬＨ下位群の中からデータラッチ回路ＤＴＬＨ組（ｓｅｔ）を決定するためのデータラッチ回路選択信号を表す。符号ＤＴＬ１は、データラッチ回路ＤＴＬＨ群における各データラッチ回路ＤＴＬＨが１サブピクセル分の階調データを出力するための第１の出力クロック信号を表す。符号ＤＴＬ２は、データ線駆動回路ＯＰＡＭ群における各データ線駆動回路ＯＰＡＭが６サブピクセル分のデータ信号を出力するための第２の出力クロック信号を表す。符号ＨＳＹＮＣは、水平同期信号を表す。
【００５７】
以下、図１、図６、図７および図８を参照しながら、データドライバ５５０の動作の概略を説明する。
第１〜第３のデータラッチ回路選択信号ＳＡＤ１、２、３は、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、第１のデータラッチ回路ＤＴＬＨ下位群、第２のデータラッチ回路ＤＴＬＨ下位群、・・・、第１０のデータラッチ回路ＤＴＬＨ下位群（データドライバ５５０）に入力される。図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、第１〜第３のデータラッチ回路選択信号ＳＡＤ１、２、３によって１度に２つのデータラッチ回路ＤＴＬＨが選択されるように、複数のインバータ回路を含む。
【００５８】
図７において、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨの各々は、第１〜第３のデータラッチ回路選択信号ＳＡＤ１、２、３をそのまま入力する。第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴＬＨの各々は、第１のデータラッチ回路選択信号ＳＡＤ１をインバータ回路を介して入力し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３をそのまま入力する。第５のデータラッチ回路ＤＴＬＨおよび第６のデータラッチ回路ＤＴＬＨの各々は、第２のデータラッチ回路選択信号ＳＡＤ２をインバータ回路を介して入力し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３をそのまま入力する。第７のデータラッチ回路ＤＴＬＨおよび第８のデータラッチ回路ＤＴＬＨの各々は、第３のデータラッチ回路選択信号ＳＡＤ３をインバータ回路を介して入力し、第１および第２のデータラッチ回路選択信号ＳＡＤ１、２をそのまま入力する。第９のデータラッチ回路ＤＴＬＨおよび第１０のデータラッチ回路ＤＴＬＨの各々は、第１および第２のデータラッチ回路選択信号ＳＡＤ１、２の各々をインバータ回路を介して入力し、第３のデータラッチ回路選択信号ＳＡＤ３をそのまま入力する。第１１のデータラッチ回路ＤＴＬＨおよび第１２のデータラッチ回路ＤＴＬＨの各々は、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３の各々をインバータ回路を介して入力し、第２のデータラッチ回路選択信号ＳＡＤ２をそのまま入力する。各データラッチ回路ＤＴＬＨは、入力された３つのデータラッチ回路選択信号のすべてがたとえばＨｉｇｈを示すときに、有効に機能する。
【００５９】
第１および第２の入力クロック信号ＤＣＬＫ１、２は、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、第１のデータラッチ回路ＤＴＬＨ下位群、第２のデータラッチ回路ＤＴＬＨ下位群、・・・、第１０のデータラッチ回路ＤＴＬＨ下位群（データドライバ５５０）に入力される。図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群の各データラッチ回路ＤＴＬＨは、第１および第２の入力クロック信号ＤＣＬＫ１、２をそのまま入力する。図８に示すように、たとえば、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨの各々に入力される３つのデータラッチ回路選択信号は、すべてＨｉｇｈになる。このとき、第３〜第１２のデータラッチ回路ＤＴＬＨの各々に入力される３つのデータラッチ回路選択信号は、すべてＨｉｇｈにならない。第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示すとき、データラッチ回路ＤＴＬＨ組として、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨが選択される。第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨの各々は、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。
【００６０】
図８に示すように、たとえば、第１のデータラッチ回路選択信号ＳＡＤ１がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示すとき、第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴの各々に、インバータ回路によって反転された第１のデータラッチ回路選択信号ＳＡＤ１’が入力され、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３がそのまま入力される。第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴＬＨの各々は、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。図８に示すように、たとえば、第１のデータラッチ回路選択信号ＳＡＤ１がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示すとき、第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴの各々に、インバータ回路によって反転された第１のデータラッチ回路選択信号ＳＡＤ１’が入力され、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３がそのまま入力される。第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴＬＨの各々は、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。図８に示すように、たとえば、第２のデータラッチ回路選択信号ＳＡＤ２がＬｏｗを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＨｉｇｈを示すとき、第５のデータラッチ回路ＤＴＬＨおよび第６のデータラッチ回路ＤＴＬＨの各々は、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。図８に示すように、たとえば、第３のデータラッチ回路選択信号ＳＡＤ３がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示すとき、第７のデータラッチ回路ＤＴＬＨおよび第８のデータラッチ回路ＤＴＬＨの各々は、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。図８に示すように、たとえば、第３のデータラッチ回路選択信号ＳＡＤ３がＨｉｇｈを示し、第１および第２のデータラッチ回路選択信号ＳＡＤ１、２のすべてがＬｏｗを示すとき、第９のデータラッチ回路ＤＴＬＨおよび第１０のデータラッチ回路ＤＴＬＨの各々は、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。図８に示すように、たとえば、第２のデータラッチ回路選択信号ＳＡＤ２がＨｉｇｈを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＬｏｗを示すとき、第１１のデータラッチ回路ＤＴＬＨおよび第１２のデータラッチ回路ＤＴＬＨの各々は、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。なお、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＬｏｗを示すとき、第１〜第１２のデータラッチ回路ＤＴＬＨの各々は、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力しない。このように、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３によってデータラッチ回路ＤＴＬＨ組が選択され、選択されたデータラッチ回路ＤＴＬＨ組のみが、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。
【００６１】
図６に示されるように、第１のデータラッチ回路ＤＴＬＨ下位群、第２のデータラッチ回路ＤＴＬＨ下位群、・・・、第１０のデータラッチ回路ＤＴＬＨ下位群の各々は、対応する１つの１６ビットのバスが接続される。図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群には、１６ビットのバス５３０−１が接続される。第１のデータラッチ回路ＤＴＬＨ下位群の半分が、下位８ビットのバスに接続され、第１のデータラッチ回路ＤＴＬＨ下位群の残りの半分が、上位８ビットのバスに接続される。具体的には、図７に示されるように、第１、第３、第５、第７、第９および第１１のデータラッチ回路は、下位８ビットのバスに接続され、第２、第４、第６、第８、第１０および第１２のデータラッチ回路は、上位８ビットのバスに接続される。
【００６２】
第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１、Ｒ３）を運搬するとき、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１、Ｒ３）を保持する。具体的には、第１のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ１）を下位８ビットのバスを介して保持し、第２のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ３）を上位８ビットのバスを介して保持する。なお、各データラッチ回路ＤＴＬＨは、たとえば、８個のフリップフロップ回路を有し、各フリップフロップ回路は、１ビット分の階調データを保持する。たとえば、下位５ビット分の階調データを保持する５つのフリップフロップ回路の各々に第１の入力クロック信号ＤＣＬＫ１が入力され、上位３ビット分の階調データを保持する３つのフリップフロップ回路の各々に第２の入力クロック信号ＤＣＬＫ２が入力される。第１の入力クロック信号ＤＣＬＫ１および第２の入力クロック信号ＤＣＬＫ１は、１つの入力クロック信号としてもよい。その後、第１のデータラッチ回路選択信号ＳＡＤ１がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ５、Ｒ７）を運搬するとき、第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ５、Ｒ７）を保持する。その後、第２のデータラッチ回路選択信号ＳＡＤ２がＬｏｗを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ９、Ｒ１１）を運搬するとき、第５のデータラッチ回路ＤＴＬＨおよび第６のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ９、Ｒ１１）を保持する。その後、第３のデータラッチ回路選択信号ＳＡＤ３がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１３、Ｒ１５）を運搬するとき、第７のデータラッチ回路ＤＴＬＨおよび第８のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１３、Ｒ１５）を保持する。その後、第３のデータラッチ回路選択信号ＳＡＤ３がＨｉｇｈを示し、第１および第２のデータラッチ回路選択信号ＳＡＤ１、２のすべてがＬｏｗを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１７、Ｒ１９）を運搬するとき、第９のデータラッチ回路ＤＴＬＨおよび第１０のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１７、Ｒ１９）を保持する。その後、第２のデータラッチ回路選択信号ＳＡＤ２がＨｉｇｈを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＬｏｗを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ２１、Ｒ２３）を運搬するとき、第１１のデータラッチ回路ＤＴＬＨおよび第１２のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ２１、Ｒ２３）を保持する。
【００６３】
第１の出力クロック信号ＤＴＬ１は、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、第１のデータラッチ回路ＤＴＬＨ下位群、第２のデータラッチ回路ＤＴＬＨ下位群、・・・、第１０のデータラッチ回路ＤＴＬＨ下位群（データドライバ５５０）に入力される。図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群の各データラッチ回路ＤＴＬＨは、第１の出力クロック信号ＤＴＬ１を入力する。図８に示すように、第１の出力クロック信号ＤＴＬ１がたとえばＨｉｇｈを示すとき、各データラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（たとえば８ビットの階調データ）を対応する１つのＤ／Ａ変換回路ＤＡＣに出力する。具体的には、第１の出力クロック信号ＤＴＬ１がＨｉｇｈを示すとき、たとえば、第１のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ１）を第１のＤ／Ａ変換回路ＤＡＣに出力し、同時に、第２のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ３）を第２のＤ／Ａ変換回路ＤＡＣに出力し、・・・、同時に、第１２のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ２３）を第１２のＤ／Ａ変換回路ＤＡＣに出力する。
【００６４】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ２、Ｒ４）を運搬するとき、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ２、Ｒ４）を保持する。その後、第１のデータラッチ回路選択信号ＳＡＤ１がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ６、Ｒ８）を運搬するとき、第３のデータラッチ回路ＤＴＬＨおよび第４のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ６、Ｒ８）を保持する。その後、第２のデータラッチ回路選択信号ＳＡＤ２がＬｏｗを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１０、Ｒ１２）を運搬するとき、第５のデータラッチ回路ＤＴＬＨおよび第６のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１０、Ｒ１２）を保持する。その後、第３のデータラッチ回路選択信号ＳＡＤ３がＬｏｗを示し、第２および第３のデータラッチ回路選択信号ＳＡＤ２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１４、Ｒ１６）を運搬するとき、第７のデータラッチ回路ＤＴＬＨおよび第８のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１４、Ｒ１６）を保持する。その後、第３のデータラッチ回路選択信号ＳＡＤ３がＨｉｇｈを示し、第１および第２のデータラッチ回路選択信号ＳＡＤ１、２のすべてがＬｏｗを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１８、Ｒ２０）を運搬するとき、第９のデータラッチ回路ＤＴＬＨおよび第１０のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ１８、Ｒ２０）を保持する。その後、第２のデータラッチ回路選択信号ＳＡＤ２がＨｉｇｈを示し、第１および第３のデータラッチ回路選択信号ＳＡＤ１、３のすべてがＬｏｗを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ２２、Ｒ２４）を運搬するとき、第１１のデータラッチ回路ＤＴＬＨおよび第１２のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき２サブピクセル分の階調データ（Ｒ２２、Ｒ２４）を保持する。
【００６５】
その後、第１の出力クロック信号ＤＴＬ１がたとえばＨｉｇｈを示すとき、各データラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（たとえば８ビットの階調データ）を対応する１つのＤ／Ａ変換回路ＤＡＣに出力する。具体的には、第１の出力クロック信号ＤＴＬ１がＨｉｇｈを示すとき、たとえば、第１のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ２）を第１のＤ／Ａ変換回路ＤＡＣに出力し、同時に、第２のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ４）を第２のＤ／Ａ変換回路ＤＡＣに出力し、・・・、同時に、第１２のデータラッチ回路ＤＴＬＨは、保持する１サブピクセル分の階調データ（Ｒ２４）を第１２のＤ／Ａ変換回路ＤＡＣに出力する。
【００６６】
このように、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｒ１〜Ｒ２４）を１水平走査期間内の第１の期間に１６ビットのバス５３０−１から時分割に入力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｒ１、Ｒ３、・・・、Ｒ２３）を第１の期間の半分の期間に１６ビットのバス５３０−１から時分割に入力し、その後、１２個の階調データ（Ｒ２、Ｒ４、・・・、Ｒ２４）を第１の期間の残りの半分の期間に１６ビットのバス５３０−１から時分割に入力する。
また、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｒ１〜Ｒ２４）を１水平走査期間内の第１の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に時分割に出力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｒ１、Ｒ３、・・・、Ｒ２３）を第１の期間の半分の期間に第１のＤ／Ａ変換回路ＤＡＣＤＴＬＨ下位群に同時に出力し、その後、１２個の階調データ（Ｒ２、Ｒ４、・・・、Ｒ２４）を第１の期間の残りの半分の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に同時に出力する。
【００６７】
その後、赤色成分の２４個の階調データ（Ｒ１〜Ｒ２４）と同様に、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｇ１〜Ｇ２４）を１水平走査期間内の第２の期間に１６ビットのバス５３０−１から時分割に入力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｇ１、Ｇ３、・・・、Ｇ２３）を第２の期間の半分の期間に１６ビットのバス５３０−１から時分割に入力し、その後、１２個の階調データ（Ｇ２、Ｇ４、・・・、Ｇ２４）を第２の期間の残りの半分の期間に１６ビットのバス５３０−１から時分割に入力する。
また、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｇ１〜Ｇ２４）を１水平走査期間内の第２の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に時分割に出力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｇ１、Ｇ３、・・・、Ｇ２３）を第２の期間の半分の期間に第１のＤ／Ａ変換回路ＤＡＣＤＴＬＨ下位群に同時に出力し、その後、１２個の階調データ（Ｇ２、Ｇ４、・・・、Ｇ２４）を第２の期間の残りの半分の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に同時に出力する。
【００６８】
その後、緑色成分の２４個の階調データ（Ｇ１〜Ｇ２４）と同様に、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｂ１〜Ｂ２４）を１水平走査期間内の第３の期間に１６ビットのバス５３０−１から時分割に入力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｂ１、Ｂ３、・・・、Ｂ２３）を第３の期間の半分の期間に１６ビットのバス５３０−１から時分割に入力し、その後、１２個の階調データ（Ｂ２、Ｂ４、・・・、Ｂ２４）を第３の期間の残りの半分の期間に１６ビットのバス５３０−１から時分割に入力する。
また、データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、２４個の階調データ（Ｂ１〜Ｂ２４）を１水平走査期間内の第３の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に時分割に出力する。具体的には、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個の階調データ（Ｂ１、Ｂ３、・・・、Ｂ２３）を第３の期間の半分の期間に第１のＤ／Ａ変換回路ＤＡＣＤＴＬＨ下位群に同時に出力し、その後、１２個の階調データ（Ｂ２、Ｂ４、・・・、Ｂ２４）を第３の期間の残りの半分の期間に第１のＤ／Ａ変換回路ＤＡＣ下位群に同時に出力する。
【００６９】
第１のデータラッチ回路ＤＴＬＨ下位群と同様に、データドライバ５５０の第２のブロック５５０−２において、第２のデータラッチ回路ＤＴＬＨ下位群は、２４×３サブピクセル分の階調データ（Ｒ２５〜Ｒ４８、Ｇ２５〜Ｇ４８、Ｂ２５〜Ｂ４８）を２サブピクセル単位で１水平走査期間（１Ｈ）に１６ビットのバス５３０−１から時分割に入力する。また、第２のデータラッチ回路ＤＴＬＨ下位群は、２４×３サブピクセル分の階調データ（Ｒ２５〜Ｒ４８、Ｇ２５〜Ｇ４８、Ｂ２５〜Ｂ４８）を１２サブピクセル単位で１水平走査期間（１Ｈ）に第２のＤ／Ａ変換回路ＤＡＣ下位群に時分割に出力する。このように、第１のデータラッチ回路ＤＴＬＨ下位群、・・・、第１０のデータラッチ回路ＤＴＬＨ下位群を含むデータラッチ回路ＤＴＬＨ群は、２４×３×１０サブピクセル分の階調データ（Ｒ１〜Ｒ２４０、Ｇ１〜Ｇ２４０、Ｂ１〜Ｂ２４０）を２×１０サブピクセル単位で１水平走査期間（１Ｈ）に１６×１０ビットのバス５３０から時分割に入力する。また、データラッチ回路ＤＴＬＨ群は、２４×３×１０サブピクセル分の階調データ（Ｒ１〜Ｒ２４０、Ｇ１〜Ｇ２４０、Ｂ１〜Ｂ２４０）を１２×１０サブピクセル単位で１水平走査期間（１Ｈ）に、第１のＤ／Ａ変換回路ＤＡＣ下位群、・・・、第１０のＤ／Ａ変換回路ＤＡＣ下位群を含むＤ／Ａ変換回路ＤＡＣ群に時分割に出力する。
【００７０】
図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のＤ／Ａ変換回路ＤＡＣ下位群の各Ｄ／Ａ変換回路ＤＡＣは、第１の出力クロック信号ＤＴＬ１に基づき、対応する１つのデータラッチ回路ＤＴＬＨから１サブピクセル分の階調データを入力する。具体的には、たとえば、第１のＤ／Ａ変換回路ＤＡＣは、第１のデータラッチ回路ＤＴＬＨから、１サブピクセル分の階調データ（Ｒ１）を入力し、その後、１サブピクセル分の階調データ（Ｒ２）を入力し、その後、１サブピクセル分の階調データ（Ｇ１）を入力し、その後、１サブピクセル分の階調データ（Ｇ２）を入力し、その後、１サブピクセル分の階調データ（Ｂ１）を入力し、その後、１サブピクセル分の階調データ（Ｂ２）を入力する。より具体的には、たとえば、第１のＤ／Ａ変換回路ＤＡＣは、１サブピクセル分の階調データ（Ｒ１）を入力し、１サブピクセル分のデータ電圧（広義には、データ信号）（Ｒ１）を生成し、１サブピクセル分のデータ信号（Ｒ１）を第１のデータ線駆動回路ＯＰＡＭに出力し、その後、１サブピクセル分の階調データ（Ｒ２）を入力し、１サブピクセル分のデータ信号（Ｒ２）を生成し、１サブピクセル分のデータ信号（Ｒ２）を第１のデータ線駆動回路ＯＰＡＭに出力し、その後、１サブピクセル分の階調データ（Ｇ１）を入力し、１サブピクセル分のデータ信号（Ｇ１）を生成し、１サブピクセル分のデータ信号（Ｇ１）を第１のデータ線駆動回路ＯＰＡＭに出力し、その後、１サブピクセル分の階調データ（Ｇ２）を入力し、１サブピクセル分のデータ信号（Ｇ２）を生成し、１サブピクセル分のデータ信号（Ｇ２）を第１のデータ線駆動回路ＯＰＡＭに出力し、その後、１サブピクセル分の階調データ（Ｂ１）を入力し、１サブピクセル分のデータ信号（Ｂ１）を生成し、１サブピクセル分のデータ信号（Ｂ１）を第１のデータ線駆動回路ＯＰＡＭに出力し、その後、１サブピクセル分の階調データ（Ｂ２）を入力し、１サブピクセル分のデータ信号（Ｂ２）を生成し、１サブピクセル分のデータ信号（Ｂ２）を第１のデータ線駆動回路ＯＰＡＭに出力する。データドライバ５５０の第１のブロック５５０−１において、第１のＤ／Ａ変換回路ＤＡＣ下位群の各Ｄ／Ａ変換回路ＤＡＣは、入力される１サブピクセル分の階調データに基づき１サブピクセル分の階調データを生成し、生成した１サブピクセル分の階調データを１つの対応するデータ線駆動回路ＯＰＡＭに出力する。
【００７１】
第１のＤ／Ａ変換回路ＤＡＣ下位群と同様に、データドライバ５５０の第２のブロック５５０−２において、第２のＤ／Ａ変換回路ＤＡＣ下位群は、１２×６サブピクセル分のデータ信号（Ｒ２５〜Ｒ４８、Ｇ２５〜Ｇ４８、Ｂ２５〜Ｂ４８）を１２サブピクセル単位で１水平走査期間（１Ｈ）に第２のデータ線駆動回路ＯＰＡＭ下位群に時分割に出力する。このように、第１のＤ／Ａ変換回路ＤＡＣ下位群、・・・、第１０のＤ／Ａ変換回路ＤＡＣ下位群を含むＤ／Ａ変換回路ＤＡＣ群は、１２×６×１０サブピクセル分のデータ信号（Ｒ１〜Ｒ２４０、Ｇ１〜Ｇ２４０、Ｂ１〜Ｂ２４０）を２×１０サブピクセル単位で１水平走査期間（１Ｈ）に、第１のデータ線駆動回路ＯＰＡＭ下位群、・・・、第１０のデータ線駆動回路ＯＰＡＭ下位群を含むデータ線駆動回路ＯＰＡＭ群に時分割に出力する。
【００７２】
図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータ線駆動回路ＯＰＡＭ下位群の各データ線駆動回路ＯＰＡＭは、１水平走査期間（１Ｈ）に、２×３サブピクセル分のデータ信号を１つの対応するＤ／Ａ変換回路ＤＡＣから入力する。各データ線駆動回路ＯＰＡＭは、６個のラッチ部を有し、各ラッチ部は、１サブピクセル分のデータ信号を保持する。たとえば、第１のデータ線駆動回路ＯＰＡＭは、１水平走査期間（１Ｈ）に、１サブピクセル分のデータ信号（Ｒ１）を入力し、データ信号（Ｒ１）を１つの対応するラッチ部を保持し、その後、１サブピクセル分のデータ信号（Ｒ２）を入力し、データ信号（Ｒ２）を１つの対応するラッチ部を保持し、その後、１サブピクセル分のデータ信号（Ｇ１）を入力し、データ信号（Ｇ１）を１つの対応するラッチ部を保持し、その後、１サブピクセル分のデータ信号（Ｇ２）を入力し、データ信号（Ｇ２）を１つの対応するラッチ部を保持し、その後、１サブピクセル分のデータ信号（Ｂ１）を入力し、データ信号（Ｂ１）を１つの対応するラッチ部を保持し、その後、１サブピクセル分のデータ信号（Ｂ２）を入力し、データ信号（Ｂ２）を１つの対応するラッチ部を保持する。このように、各データ線駆動回路ＯＰＡＭは、１水平走査期間（１Ｈ）に入力される６個のデータ信号を保持する。
【００７３】
第２の出力クロック信号ＤＴＬ１は、表示タイミング制御回路５４４または制御回路５４２（ロジック回路５４０）から、第１のデータ線駆動回路ＯＰＡＭ下位群、第２のデータ線駆動回路ＯＰＡＭ下位群、・・・、第１０のデータ線駆動回路ＯＰＡＭ下位群（データドライバ５５０）に入力される。図７に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１のデータ線駆動回路ＯＰＡＭ下位群の各データ線駆動回路ＯＰＡＭは、第２の出力クロック信号ＤＴＬ２を入力する。図８に示すように、第２の出力クロック信号ＤＴＬ２がたとえばＨｉｇｈを示すとき、各データ線駆動回路ＯＰＡＭは、６サブピクセル分のデータ信号の各々を、電気光学パネル５１２の１本の対応するデータ線に出力する。具体的には、第２の出力クロック信号ＤＴＬ２がＨｉｇｈを示すとき、たとえば、第１のデータ線駆動回路ＯＰＡＭは、保持する６サブピクセル分の階調データ（Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２）を６本のデータ線（Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２）に出力し、同時に、第２のデータ線駆動回路ＯＰＡＭは、保持する６サブピクセル分の階調データ（Ｒ３、Ｒ４、Ｇ３、Ｇ４、Ｂ３、Ｂ４）を６本のデータ線（Ｒ３、Ｒ４、Ｇ３、Ｇ４、Ｂ３、Ｂ４）に出力し、・・・、同時に、第１２のデータ線駆動回路ＯＰＡＭは、保持する１サブピクセル分の階調データ（Ｒ２３、Ｒ２４、Ｇ２３、Ｇ２４、Ｂ２３、Ｂ２４）を６本のデータ線（Ｒ２３、Ｒ２４、Ｇ２３、Ｇ２４、Ｂ２３、Ｂ２４）に出力する。なお、各データ線駆動回路ＯＰＡＭは、第２の出力クロック信号ＤＴＬ２がＬｏｗを示しても、次に第２の出力クロック信号ＤＴＬ２がＨｉｇｈを示すまで、６サブピクセル分のデータ信号を出力し続ける。
【００７４】
第１のデータ線駆動回路ＯＰＡＭ下位群と同様に、データドライバ５５０の第２のブロック５５０−２において、第２のデータ線駆動回路ＯＰＡＭ下位群は、１２×６サブピクセル分のデータ信号（Ｒ２５〜Ｒ４８、Ｇ２５〜Ｇ４８、Ｂ２５〜Ｂ４８）を１２×６本のデータ線に同時に出力する。このように、第１のデータ線駆動回路ＯＰＡＭ下位群、・・・、第１０のデータ線駆動回路ＯＰＡＭ下位群を含むデータ線駆動回路ＯＰＡＭ群は、１２×６×１０サブピクセル分のデータ信号（Ｒ１〜Ｒ２４０、Ｇ１〜Ｇ２４０、Ｂ１〜Ｂ２４０）を電気光学パネル５１２のすべてのデータ線に同時に出力する。
【００７５】
４．第２モード（８色モード）
図９に、図１のデータドライバ５５０の構成例を示す。図９において、データドライバ５５０は、データラッチ回路ＤＴＬＨ群、第２モード・データ線駆動回路ＶＳＥＬ群を含む。データラッチ回路ＤＴＬＨ群は、１０個のブロック５５０−１、２、・・・、１０によって分割される１０個のデータラッチ回路ＤＴＬＨ群下位群を含む。同様に、第２モード・データ線駆動回路ＶＳＥＬ群は、１０個の第２モード・データ線駆動回路ＶＳＥＬ下位群を含む。言い換えれば、たとえば、データドライバ５５０の第１のブロック５５０−１は、第１のデータラッチ回路ＤＴＬＨ下位群、および第１の第２モード・データ線駆動回路ＶＳＥＬ下位群を含む。
【００７６】
図９におけるデータドライバは、第２モード（８色モード）で機能する構成を含み、図６におけるデータドライバは、第１モード（通常モード）で機能する構成を含む。実際には、データドライバ５５０は、第１モードまたは第２モードの何れか一方で機能し、したはって、データドライバ５５０は、図６の構成および図９の構成を含む。すなわち、図９において、Ｄ／Ａ変換回路ＤＡＣ群、およびデータ線駆動回路ＯＰＡＭ群は省略され、図６において、第２モード・データ線駆動回路ＶＳＥＬ群は省略されている。なお、データラッチ回路ＤＴＬＨ群は、図９および図６の双方に示されているが、データラッチ回路ＤＴＬＨ群は、第１モードのみで機能する構成と、第２モードのみで機能する構成と、第１モードおよび第２モードの双方で機能する構成とを含む。
【００７７】
図１０に、図９のデータドライバ５５０の第１のブロック５５０−１の詳細な構成例を示す。データドライバ５５０の第１のブロック５５０−１において、第１のデータラッチ回路ＤＴＬＨ下位群は、１２個のデータラッチ回路ＤＴＬＨを含み、第１の第２モード・データ線駆動回路ＶＳＥＬ下位群は、１２個の第２モード・データ線駆動回路ＶＳＥＬを含む。図１０において、各データラッチ回路ＤＴＬＨは、１度に１ビット分の階調データを入力し、図７において、各データラッチ回路ＤＴＬＨは、１度に８ビット分の階調データを入力する。図１０において、各データラッチ回路ＤＴＬＨは、１度に６ビット分の階調データを出力し、図７において、各データラッチ回路ＤＴＬＨは、１度に８ビット分の階調データを出力する。図１０において、各データラッチ回路ＤＴＬＨは、１度に１ビット分の階調データを入力し、図７において、各データラッチ回路ＤＴＬＨは、１度に８ビット分の階調データを入力する。図１０において、各データラッチ回路ＤＴＬＨは、第１および第２の入力クロック信号ＤＣＬＫ１’、２’、並びに第１の出力クロック信号ＤＴＬ１’を入力し、図７において、各データラッチ回路ＤＴＬＨは、第１および第２の入力クロック信号ＤＣＬＫ１、２、並びに第１の出力クロック信号ＤＴＬ１を入力する。
【００７８】
図１１に、図１０の第１のデータラッチ回路ＤＴＬＨの詳細な構成例を示す。第１のデータラッチ回路ＤＴＬＨ１は、前段の６個の記憶素子ＦＦ（６−１、５−１、４−１、３−１、２−１、１−１）と、後段の６個の記憶素子ＦＦ（６−２、５−２、４−２、３−２、２−２、１−２）とを含む。なお、図１１において、前段の更なる２個の記憶素子ＦＦと、後段の更なる２個の記憶素子ＦＦとが省略されている。記憶素子は、たとえば、フリップフロップ回路である。
【００７９】
図１２に、図１０のデータドライバ５５０の第１のブロック５５０−１に入力される信号の１例を示すタイミング図を示す。図１２において、符号ＤＣＬＫ１’、２’は、データラッチ回路ＤＴＬＨ群における各データラッチ回路ＤＴＬＨに１サブピクセル分の階調データを入力可能にさせるための入力クロック信号を表す。符号ＤＴＬ１’は、データラッチ回路ＤＴＬＨ群における各データラッチ回路ＤＴＬＨが６サブピクセル分の階調データを出力するための第１の出力クロック信号を表す。符号ＳＡＤ１、２、３は、図８のものと同じである。
【００８０】
以下、図１、図９、図１０、図１１および図１２を参照しながら、第２モードにおけるデータドライバ５５０の動作の概略を説明する。
【００８１】
図１０において、各データラッチ回路ＤＴＬＨは、入力された３つのデータラッチ回路選択信号（ＳＡＤ１、２、３）のすべてがたとえばＨｉｇｈを示すときに、有効に機能する。具体的には、たとえば、図１１において、第１のデータラッチ回路ＤＴＬＨは、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３をそのまま入力する。第１のデータラッチ回路ＤＴＬＨは、入力された３つのデータラッチ回路選択信号を第１の論理積回路（たとえば、ＡＮＤ回路）で入力する。入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１のＡＮＤ回路は、Ｈｉｇｈを示す。第１のデータラッチ回路ＤＴＬＨは、第１のＡＮＤ回路からの信号と入力された第１の入力クロック信号ＤＣＬＫ１’とを第２の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第１の入力クロック信号ＤＣＬＫ１’のすべてがＨｉｇｈを示すときに、第２のＡＮＤ回路は、Ｈｉｇｈを示す。第１のデータラッチ回路ＤＴＬＨは、第１のＡＮＤ回路からの信号と入力された第２の入力クロック信号ＤＣＬＫ２’とを第３の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第２の入力クロック信号ＤＣＬＫ２’のすべてがＨｉｇｈを示すときに、第３のＡＮＤ回路は、Ｈｉｇｈを示す。このように、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨは、第１および第２の入力クロック信号ＤＣＬＫ１’、２’を有効に入力する。なお、第１のデータラッチ回路ＤＴＬＨの前段の第６〜第４の記憶素子ＦＦ（６−１、５−１、４−１）は、シフトレジスタとして機能し、前段の第３〜第１の記憶素子ＦＦ（３−１、２−１、１−１）は、シフトレジスタとして機能する。
【００８２】
第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ１、Ｒ３）を運搬するとき、第１のデータラッチ回路ＤＴＬＨおよび第２のデータラッチ回路ＤＴＬＨは、有効に入力される第１および第２の入力クロック信号ＤＣＬＫ１’、２’に基づき２サブピクセル分の階調データ（Ｒ１、Ｒ３）を入力する。具体的には、第１のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ１）を下位８ビットのバスを介して入力し、第２のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ３）を上位８ビットのバスを介して入力する。さらに具体的には、図１２に示されるように、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持する。第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持しない。なお、第２のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ３）のうちの最上位ビットである第８のビットの階調データ（Ｒ３（８））を保持する。
【００８３】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が赤色成分を有する２サブピクセル分の階調データ（Ｒ２、Ｒ４）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ２）を下位８ビットのバスを介して入力し、第２のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｒ４）を上位８ビットのバスを介して入力する。具体的には、図１２に示されるように、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持しない。第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持する。なお、第２のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ４）のうちの最上位ビットである第８のビットの階調データ（Ｒ４（８））を保持する。
【００８４】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が緑色成分を有する２サブピクセル分の階調データ（Ｇ１、Ｇ３）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｇ１）を下位８ビットのバスを介して入力し、第２のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｇ３）を上位８ビットのバスを介して入力する。さらに具体的には、図１２に示されるように、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの階調データ（Ｇ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、前段の第６の記憶素子ＦＦ（６−１）が保持していた１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持する。第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持し続ける。なお、第２のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ３）のうちの最上位ビットである第８のビットの階調データ（Ｇ３（８））を保持し、同時に、第２のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、前段の第６の記憶素子ＦＦ（６−１）が保持していた１サブピクセル分（８ビット分）の階調データ（Ｒ３）のうちの最上位ビットである第８のビットの階調データ（Ｒ３（８））を保持し、同時に、第２のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ４）のうちの最上位ビットである第８のビットの階調データ（Ｒ４（８））を保持する。
【００８５】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、且つ、１６ビットのバス５３０−１が緑色成分を有する２サブピクセル分の階調データ（Ｇ２、Ｇ４）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｇ２）を下位８ビットのバスを介して入力し、第２のデータラッチ回路ＤＴＬＨは、１サブピクセル分の階調データ（Ｇ４）を上位８ビットのバスを介して入力する。具体的には、図１２に示されるように、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの階調データ（Ｇ１（８））を保持し続け、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持し続ける。第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ２）のうちの最上位ビットである第８のビットの階調データ（Ｇ２（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、前段の第３の記憶素子ＦＦ（３−１）が保持していた１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持する。なお、第２のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ３）のうちの最上位ビットである第８のビットの階調データ（Ｇ３（８））を保持し、同時に、第２のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、前段の第６の記憶素子ＦＦ（６−１）が保持していた１サブピクセル分（８ビット分）の階調データ（Ｒ３）のうちの最上位ビットである第８のビットの階調データ（Ｒ３（８））を保持し、同時に、第２のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ４）のうちの最上位ビットである第８のビットの階調データ（Ｇ４（８））を保持し、同時に、第２のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ４）のうちの最上位ビットである第８のビットの階調データ（Ｒ４（８））を保持する。
【００８６】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、１６ビットのバス５３０−１が青色成分を有する２サブピクセル分の階調データ（Ｂ１、Ｂ３）を運搬し、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示し、且つ、第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ１）のうちの最上位ビットである第８のビットの階調データ（Ｂ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの階調データ（Ｇ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第４の記憶素子ＦＦ（４−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持し、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ２）のうちの最上位ビットである第８のビットの階調データ（Ｇ２（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持する。なお、第２のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ３）のうちの最上位ビットである第８のビットの階調データ（Ｂ３（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ３）のうちの最上位ビットである第８のビットの階調データ（Ｇ３（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第４の記憶素子ＦＦ（４−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ３）のうちの最上位ビットである第８のビットの階調データ（Ｒ３（８））を保持し、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ４）のうちの最上位ビットである第８のビットの階調データ（Ｇ４（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ４）のうちの最上位ビットである第８のビットの階調データ（Ｒ４（８））を保持する。
【００８７】
その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、１６ビットのバス５３０−１が青色成分を有する２サブピクセル分の階調データ（Ｂ２、Ｂ４）を運搬し、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示し、且つ、第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ１）のうちの最上位ビットである第８のビットの階調データ（Ｂ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの階調データ（Ｇ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第４の記憶素子ＦＦ（４−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの階調データ（Ｒ１（８））を保持し、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ２）のうちの最上位ビットである第８のビットの階調データ（Ｂ２（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ２）のうちの最上位ビットである第８のビットの階調データ（Ｇ２（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第１の記憶素子ＦＦ（１−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの階調データ（Ｒ２（８））を保持する。なお、第２のデータラッチ回路ＤＴＬＨの前段の第６の記憶素子ＦＦ（６−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ３）のうちの最上位ビットである第８のビットの階調データ（Ｂ３（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第５の記憶素子ＦＦ（５−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ３）のうちの最上位ビットである第８のビットの階調データ（Ｇ３（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第４の記憶素子ＦＦ（４−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ３）のうちの最上位ビットである第８のビットの階調データ（Ｒ３（８））を保持し、第１のデータラッチ回路ＤＴＬＨの前段の第３の記憶素子ＦＦ（３−１）は、１サブピクセル分（８ビット分）の階調データ（Ｂ４）のうちの最上位ビットである第８のビットの階調データ（Ｂ４（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（２−１）は、１サブピクセル分（８ビット分）の階調データ（Ｇ４）のうちの最上位ビットである第８のビットの階調データ（Ｇ４（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨの前段の第２の記憶素子ＦＦ（１−１）は、１サブピクセル分（８ビット分）の階調データ（Ｒ４）のうちの最上位ビットである第８のビットの階調データ（Ｒ４（８））を保持する。
【００８８】
その後、第１の出力クロック信号ＤＴＬ１’がたとえばＨｉｇｈを示すとき、各データラッチ回路ＤＴＬＨは、６ビット分の階調データ（２ビット分の赤色成分階調データ、２ビット分の緑色成分階調データ、および２ビット分の青色成分階調データ）を対応する１つの第２モード・データ線駆動回路ＶＳＥＬに出力する。具体的には、第１の出力クロック信号ＤＴＬ１がＨｉｇｈを示すとき、たとえば、第１のデータラッチ回路ＤＴＬＨは、保持する６ビット分の最上位階調データ（Ｒ１（８）、Ｇ１（８）、Ｂ１（８）、Ｒ２（８）、Ｇ２（８）、Ｂ２（８））を第１の第２モード・データ線駆動回路ＶＳＥＬに出力し、同時に、第２のデータラッチ回路ＤＴＬＨは、保持する６ビット分の最上位階調データ（Ｒ３（８）、Ｇ３（８）、Ｂ３（８）、Ｒ４（８）、Ｇ４（８）、Ｂ４（８））を第２の第２モード・データ線駆動回路ＶＳＥＬに出力し、・・・、同時に、第１２のデータラッチ回路ＤＴＬＨは、保持する６ビット分の最上位階調データ（Ｒ２３（８）、Ｇ２３（８）、Ｂ２３（８）、Ｒ２４（８）、Ｇ２４（８）、Ｂ２４（８））を第１２の第２モード・データ線駆動回路ＶＳＥＬに出力する。さらに具体的には、たとえば、図１１において、第１のデータラッチ回路ＤＴＬＨの後段の第６〜第１の記憶素子ＦＦ（６−２、５−２、４−２、３−２、２−２、１−２）は、それぞれ、第１のデータラッチ回路ＤＴＬＨの前段の第６〜第１の記憶素子ＦＦ（６−１）が記憶する６つの最上位階調データ（Ｒ１（８）、Ｇ１（８）、Ｂ１（８）、Ｒ２（８）、Ｇ２（８）、Ｂ２（８））を第１の第２モード・データ線駆動回路ＶＳＥＬに出力する。
【００８９】
図１０に示されるように、データドライバ５５０の第１のブロック５５０−１において、第１の第２モード・データ線駆動回路ＶＳＥＬ下位群の各第２モード・データ線駆動回路ＶＳＥＬは、第１の出力クロック信号ＤＴＬ１’に基づき、対応する１つのデータラッチ回路ＤＴＬＨから、１水平走査期間（１Ｈ）に一度、６つの最上位階調データを入力する。各第２モード・データ線駆動回路ＶＳＥＬは、６個の駆動部を有し、各駆動部は、１つの最上位階調データに基づき、１サブピクセル分のデータ電圧（広義には、データ信号）を生成する。具体的には、各第２モード・データ線駆動回路ＶＳＥＬは、最上位階調データがたとえばＨｉｇｈを示す場合、第１モードで各データ線駆動回路ＯＰＡＭが出力する最大のデータ信号と等しい第１のデータ信号（Ｖｍａｘ）を選択する。また、各第２モード・データ線駆動回路ＶＳＥＬは、最上位階調データがたとえばＬｏｗを示す場合、第１モードで各データ線駆動回路ＯＰＡＭが出力する最小のデータ信号と等しい第２のデータ信号（Ｖｍｉｎ）を選択する。たとえば、第１の第２モード・データ線駆動回路ＶＳＥＬは、６つの最上位階調データ（Ｒ１（８）、Ｇ１（８）、Ｂ１（８）、Ｒ２（８）、Ｇ２（８）、Ｂ２（８））を入力し、６つのデータ信号を６本のデータ線（Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２）に出力する。
【００９０】
第１の第２モード・データ線駆動回路ＶＳＥＬ下位群と同様に、データドライバ５５０の第２のブロック５５０−２において、第２の第２モード・データ線駆動回路ＶＳＥＬ下位群は、１２×６サブピクセル分のデータ信号（Ｒ２５〜Ｒ４８、Ｇ２５〜Ｇ４８、Ｂ２５〜Ｂ４８）を１２×６本のデータ線に同時に出力する。このように、第１の第２モード・データ線駆動回路ＶＳＥＬ下位群、・・・、第１０の第２モード・データ線駆動回路ＶＳＥＬ下位群を含む第２モード・データ線駆動回路ＶＳＥＬ群は、１２×６×１０サブピクセル分のデータ信号（Ｒ１〜Ｒ２４０、Ｇ１〜Ｇ２４０、Ｂ１〜Ｂ２４０）を電気光学パネル５１２のすべてのデータ線に同時に出力する。
【００９１】
５．第１モードおよび第２モード
図１３（Ａ）に、図１のデータドライバ５５０の一部（第１のブロック５５０−１）の構成例を示す。図１３（Ｂ）に、図１３（Ａ）の第１のブロック５５０−１の一部（第１のデータラッチ回路ＤＴＬＨ、第１のＤ／Ａ変換回路ＤＡＣ、第１のデータ線駆動回路ＯＰＡＭ、および第１の第２モード・データ線駆動回路ＶＳＥＬ）の構成例を示す。図６または図９に示されるデータドライバ５５０の第１のブロック５５０−１は、実際には、図１３（Ａ）に示されるような構成を有する。すなわち、データドライバ５５０は、第１のモードで機能する構成、および第２モード（８色モード）で機能する構成を含む。また、図１３（Ｂ）に示されるように、第１のデータラッチ回路ＤＴＬＨ、第１のＤ／Ａ変換回路ＤＡＣ、第１のデータ線駆動回路ＯＰＡＭ、および第１の第２モード・データ線駆動回路ＶＳＥＬの各々には、モード選択信号ＭＯＤＥが入力される。
【００９２】
モード選択信号ＭＯＤＥに応じて、第１のデータラッチ回路ＤＴＬＨは、第１モードまたは第２モードの何れか一方を実施する。第１のデータラッチ回路ＤＴＬＨは、第１モードで、第１および第２の入力クロック信号ＤＣＬＫ１、２に基づき、１度に８ビット分の階調データを入力し、第２モードで、第１および第２の入力クロック信号ＤＣＬＫ１’、２’に基づき、１度に１ビット分の最上位階調データを入力する。また、。第１のデータラッチ回路ＤＴＬＨは、第１モードで、第１の出力クロック信号ＤＴＬ１に基づき、１度に８ビット分の階調データを出力し、第２モードで、第１の出力クロック信号ＤＴＬ１’に基づき、１度に６つ（６ビット分）の最上位階調データを出力する。第１のＤ／Ａ変換回路ＤＡＣは、モード選択信号ＭＯＤＥに応じて、第１モードで有効に機能し、第２モードで有効に機能しない。第１のデータ線駆動回路ＯＰＡＭは、モード選択信号ＭＯＤＥに応じて、第１モードで有効に機能し、第２モードで有効に機能しない。第１の第２モード・データ線駆動回路ＶＳＥＬは、モード選択信号ＭＯＤＥに応じて、第１モードで有効に機能せず、第２モードで有効に機能する。このように、本実施形態では、必要のない機能を停止し、データドライバ５５０の消費電力を低減することができる。
【００９３】
図１４に、図１３（Ｂ）の第１のデータラッチ回路ＤＴＬＨの構成例を示すブロック図。図１１に示される第１のデータラッチ回路ＤＴＬＨは、実際には、図１４に示すような構成を有する。図１４において、第１のデータラッチ回路ＤＴＬＨ１は、前段の８個の記憶素子ＦＦ（８−１、７−１、６−１、５−１、４−１、３−１、２−１、１−１）と、後段の８個の記憶素子ＦＦ（８−２、７−２、６−２、５−２、４−２、３−２、２−２、１−２）とを含む。後段の第８〜第１の記憶素子ＦＦ（８−２、７−２、６−２、５−２、４−２、３−２、２−２、１−２）の出力は、図１３（Ｂ）の第１のＤ／Ａ変換回路ＤＡＣに出力される。後段の第８〜第３の記憶素子ＦＦ（８−２、７−２、６−２、５−２、４−２、３−２）の出力は、図１３（Ｂ）の第１の第２モード・データ線駆動回路ＶＳＥＬに出力される。
【００９４】
図１５（Ａ）に、図１３（Ｂ）のデータドライバ５５０（第１モード）の第１のブロック５５０−１に入力される信号の１例を示すタイミング図を示す。図１５（Ｂ）に、図１３（Ｂ）のデータドライバ５５０（第２モード）の第１のブロック５５０−１に入力される信号の１例を示すタイミング図を示す。図１５（Ａ）および図１５（Ｂ）において、符号ＭＯＤＥは、第１モードまたは第２のモードの何れか一方を決定するためのモード選択信号である。図１３（Ａ）に示されるように、モード選択信号は、第１モードで、たとえばＬｏｗを示す。図１３（Ｂ）に示されるように、モード選択信号は、第２モードで、たとえばＨｉｇｈを示す。
【００９５】
以下、図１４、図１５（Ａ）および図１５（Ｂ）を参照しながら、第１のデータラッチ回路ＤＴＬＨの動作の概略を説明する。
図１４において、第１のデータラッチ回路ＤＴＬＨは、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３をそのまま入力する。第１のデータラッチ回路ＤＴＬＨは、入力された３つのデータラッチ回路選択信号を第１の論理積回路（たとえば、ＡＮＤ回路）で入力する。入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１のＡＮＤ回路は、Ｈｉｇｈを示す。第１のデータラッチ回路ＤＴＬＨは、第１モードで、第１のＡＮＤ回路からの信号と入力された第１の入力クロック信号ＤＣＬＫ１とを第２の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第１の入力クロック信号ＤＣＬＫ１のすべてがＨｉｇｈを示すときに、第２のＡＮＤ回路は、Ｈｉｇｈを示す。第１のデータラッチ回路ＤＴＬＨは、第１モードで、第１のＡＮＤ回路からの信号と入力された第２の入力クロック信号ＤＣＬＫ２とを第３の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第２の入力クロック信号ＤＣＬＫ２のすべてがＨｉｇｈを示すときに、第３のＡＮＤ回路は、Ｈｉｇｈを示す。このように、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨは、第１モードで、第１および第２の入力クロック信号ＤＣＬＫ１、２を有効に入力する。具体的には、第１のデータラッチ回路ＤＴＬＨの前段の第８〜第６の記憶素子ＦＦ（８−１、７−１、６−１）の各々は、第１のモードで第１の入力クロック信号ＤＣＬＫ１を入力する。第１のデータラッチ回路ＤＴＬＨの前段の第５〜第３の記憶素子ＦＦ（５−１、４−１、３−１）の各々は、第１のモードで第２の入力クロック信号ＤＣＬＫ２を入力する。なお、第１のデータラッチ回路ＤＴＬＨは、第３のＡＮＤ回路からの信号を反転した信号と、モード選択信号とを論理和回路（たとえば、ＮＯＲ回路）で入力する。第３のＡＮＤ回路からの信号がＨｉｇｈを示し、したがって、第３のＡＮＤ回路からの信号の反転信号がＬｏｗを示し、且つ、モード選択信号ＭＯＤＥがＬｏｗを示すとき、ＮＯＲ回路は、Ｈｉｇｈを示す。したがって、第１のデータラッチ回路ＤＴＬＨの前段の第２および第１の記憶素子ＦＦ（２−１、１−１）の各々は、第１のモードで第２の入力クロック信号ＤＣＬＫ２を入力する。
【００９６】
第１のデータラッチ回路ＤＴＬＨの前段の第８〜第１の記憶素子ＦＦ（８−１、・・・、１−１）の各々は、モード選択信号ＭＯＤＥを入力し、モード選択信号ＭＯＤＥがＬｏｗを示すとき、前段の第８の記憶素子ＦＦ（８−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットである第８のビットの階調データを有効に入力し、前段の第７の記憶素子ＦＦ（７−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから１ビット下である第７のビットの階調データを有効に入力し、前段の第６の記憶素子ＦＦ（６−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから２ビット下である第６のビットの階調データを有効に入力し、前段の第５の記憶素子ＦＦ（５−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから３ビット下である第５のビットの階調データを有効に入力し、前段の第４の記憶素子ＦＦ（４−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから４ビット下である第４のビットの階調データを有効に入力し、前段の第３の記憶素子ＦＦ（３−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから５ビット下である第３のビットの階調データを有効に入力し、前段の第２の記憶素子ＦＦ（２−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから６ビット下である第２のビットの階調データを有効に入力し、前段の第１の記憶素子ＦＦ（１−１）は、第１モードで、８ビット分の階調データのうちの最上位ビットから７ビット下である第１のビットの階調データを有効に入力する。
【００９７】
図１５（Ａ）に示されるように、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が赤色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｒ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第８〜第１の記憶素子）は、第１モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ１）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨ（後段の第８〜第１の記憶素子）は、第１モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ１）を出力する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が赤色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｒ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ２）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ２）を出力する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が緑色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｇ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ１）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ１）を出力する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が緑色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｇ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ２）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ２）を出力する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が青色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｂ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ１）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ１）を出力する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３、並びに、第１および第２の入力クロック信号ＤＣＬＫ１、２のすべてがＨｉｇｈを示し、下位８ビットのバス５３０−１が青色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｂ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ２）を保持する。その後、第１の出力クロック信号がＨｉｇｈを示すとき、第１のデータラッチ回路ＤＴＬＨは、第１モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ２）を出力する。
【００９８】
図１４において、第１のデータラッチ回路ＤＴＬＨは、第２モードで、第１のＡＮＤ回路からの信号と入力された第１の入力クロック信号ＤＣＬＫ１’とを第２の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第１の入力クロック信号ＤＣＬＫ１’のすべてがＨｉｇｈを示すときに、第２のＡＮＤ回路は、Ｈｉｇｈを示す。第１のデータラッチ回路ＤＴＬＨは、第２モードで、第１のＡＮＤ回路からの信号と入力された第２の入力クロック信号ＤＣＬＫ２’とを第３の論理積回路（たとえば、ＡＮＤ回路）で入力する。第１のＡＮＤ回路からの信号および第２の入力クロック信号ＤＣＬＫ２’のすべてがＨｉｇｈを示すときに、第３のＡＮＤ回路は、Ｈｉｇｈを示す。このように、入力された３つのデータラッチ回路選択信号のすべてがＨｉｇｈを示すときに、第１のデータラッチ回路ＤＴＬＨは、第２モードで、第１および第２の入力クロック信号ＤＣＬＫ１’、２’を有効に入力する。具体的には、第１のデータラッチ回路ＤＴＬＨの前段の第８〜第６の記憶素子ＦＦ（８−１、７−１、６−１）の各々は、第２モードで第１の入力クロック信号ＤＣＬＫ１’を入力する。第１のデータラッチ回路ＤＴＬＨの前段の第５〜第３の記憶素子ＦＦ（５−１、４−１、３−１）の各々は、第２モードで第２の入力クロック信号ＤＣＬＫ２’を入力する。なお、第１のデータラッチ回路ＤＴＬＨは、第３のＡＮＤ回路からの信号を反転した信号と、モード選択信号とを論理和回路（たとえば、ＮＯＲ回路）で入力する。第３のＡＮＤ回路からの信号がＨｉｇｈを示し、したがって、第３のＡＮＤ回路からの信号の反転信号がＬｏｗを示し、且つ、モード選択信号ＭＯＤＥがＨｉｇｈを示すとき、ＮＯＲ回路は、Ｌｏｗを示す。したがって、第１のデータラッチ回路ＤＴＬＨの前段の第２および第１の記憶素子ＦＦ（２−１、１−１）の各々は、第２のモードで第２の入力クロック信号ＤＣＬＫ２’を有効に入力しない。言い換えれば、前段の第２および第１の記憶素子ＦＦ（２−１、１−１）の各々は、第２のモードで有効に機能しない。
【００９９】
第１のデータラッチ回路ＤＴＬＨの前段の第８〜第１の記憶素子ＦＦ（８−１、・・・、１−１）の各々は、モード選択信号ＭＯＤＥを入力し、モード選択信号ＭＯＤＥがＨｉｇｈを示すとき、前段の第８の記憶素子ＦＦ（８−１）は、第２モードで、８ビット分の階調データのうちの最上位ビットである第８のビットの階調データを有効に入力し、前段の第７の記憶素子ＦＦ（７−１）は、第２モードで、前段の第８の記憶素子ＦＦ（８−１）が現に保持するデータを有効に入力し、前段の第６の記憶素子ＦＦ（６−１）は、第２モードで、前段の第７の記憶素子ＦＦ（７−１）が現に保持するデータを有効に入力し、前段の第５の記憶素子ＦＦ（５−１）は、第２モードで、８ビット分の階調データのうちの最上位ビットである第８のビットの階調データを有効に入力し、前段の第４の記憶素子ＦＦ（４−１）は、第２モードで、前段の第３の記憶素子ＦＦ（３−１）は、第２モードで、前段の第５の記憶素子ＦＦ（５−１）が現に保持するデータを有効に入力し、前段の第３の記憶素子ＦＦ（３−１）は、第２モードで、前段の第４の記憶素子ＦＦ（４−１）が現に保持するデータを有効に入力する。言い換えれば、前段の第８〜第６の記憶素子ＦＦ（８−１、７−１、６−１）は、第２モードで、シフトレジスタとして機能する。前段の第５〜第３の記憶素子ＦＦ（５−１、４−１、３−１）は、第２モードで、シフトレジスタとして機能する。
【０１００】
図１５（Ｂ）に示されるように、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示し、第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示し、下位８ビットのバス５３０−１が赤色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｒ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第８の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ１（８））を保持する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示し、第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示し、下位８ビットのバス５３０−１が赤色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｒ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第５の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ２（８））を保持する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示し、第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示し、下位８ビットのバス５３０−１が緑色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｇ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第８の記憶素子）は、第２モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｇ１（８））を保持し、同時に、１のデータラッチ回路ＤＴＬＨ（前段の第７の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ１（８））を保持する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示し、第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示し、下位８ビットのバス５３０−１が緑色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｇ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第５の記憶素子）は、第２モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｇ２（８））を保持し、同時に、１のデータラッチ回路ＤＴＬＨ（前段の第４の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ２（８））を保持する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＨｉｇｈを示し、第２の入力クロック信号ＤＣＬＫ２’がＬｏｗを示し、下位８ビットのバス５３０−１が青色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｂ１）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第８の記憶素子）は、第２モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｂ１（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨ（前段の第７の記憶素子）は、第２モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｇ１（８））を保持し、同時に、１のデータラッチ回路ＤＴＬＨ（前段の第６の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ１）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ１（８））を保持する。その後、第１、第２および第３のデータラッチ回路選択信号ＳＡＤ１、２、３のすべてがＨｉｇｈを示し、第１の入力クロック信号ＤＣＬＫ１’がＬｏｗを示し、第２の入力クロック信号ＤＣＬＫ２’がＨｉｇｈを示し、下位８ビットのバス５３０−１が青色成分を有する１サブピクセル分（８ビット分）の階調データ（Ｂ２）を運搬するとき、第１のデータラッチ回路ＤＴＬＨ（前段の第５の記憶素子）は、第２モードで、青色成分を有する１サブピクセル分の階調データ（Ｂ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｂ２（８））を保持し、同時に、第１のデータラッチ回路ＤＴＬＨ（前段の第４の記憶素子）は、第２モードで、緑色成分を有する１サブピクセル分の階調データ（Ｇ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｇ２（８））を保持し、同時に、１のデータラッチ回路ＤＴＬＨ（前段の第３の記憶素子）は、第２モードで、赤色成分を有する１サブピクセル分の階調データ（Ｒ２）のうちの最上位ビットである第８のビットの第１の色成分階調データ（Ｒ２（８））を保持する。その後、第１の出力クロック信号がＨｉｇｈ’を示すとき、第１のデータラッチ回路ＤＴＬＨ（後段の第８〜第３の記憶素子）は、第２モードで、６つの最上位階調データ（Ｒ１（８）、Ｒ２（８）、Ｇ１（８）、Ｇ２（８）、Ｂ（１）、Ｂ（２））を出力する。
【０１０１】
６．記憶素子
図１６に、図１４に示される前段の記憶素子の構成例を示す。図１６に示される記憶素子ＦＦは、第１の入力部Ｄ１と第２の入力部Ｄ２とを有する。第１の入力部Ｄ１には、第１モードの１ビット分の階調データが入力され、第２の入力部Ｄ２には、第２モードの１ビット分の階調データが入力される。記憶素子ＦＦは、第１のインバータ回路ＩＮＶ１で第１モードの１ビット分の階調データ（Ｄ１）を入力する。記憶素子ＦＦは、第２のインバータ回路ＩＮＶ２で第２モードの１ビット分の階調データ（Ｄ２）を入力する。第１のインバータ回路ＩＮＶ１の出力および第２のインバータ回路ＩＮＶ２の出力は、接続されている。第１のインバータ回路ＩＮＶ１は、セレクト信号Ｓを第１のゲートで入力する第１のスイッチ素子と、反転クロック信号ＸＣを第２のゲートで入力する第２のスイッチ素子とを介して、第１の電源電圧Ｖｄｄに接続される。第１のインバータ回路ＩＮＶ１は、反転セレクト信号ＸＳを第３のゲートで入力する第３のスイッチ素子と、クロック信号ＸＣを第４のゲートで入力する第４のスイッチ素子とを介して、第２の電源電圧Ｖｓｓに接続される。第２のインバータ回路ＩＮＶ２は、反転セレクト信号ＸＳを第５のゲートで入力する第５のスイッチ素子と、クロック信号Ｃを第６のゲートで入力する第６のスイッチ素子とを介して、第１の電源電圧Ｖｄｄに接続される。第２のインバータ回路ＩＮＶ２は、セレクト信号Ｓを第７のゲートで入力する第７のスイッチ素子と、クロック信号Ｃを第８のゲートで入力する第８のスイッチ素子とを介して、第２の電源電圧Ｖｓｓに接続される。
【０１０２】
モード選択信号ＭＯＤＥは、セレクト信号Ｓとして記憶素子ＦＦに入力され、モード選択信号ＭＯＤＥを反転した信号は、反転セレクト信号ＸＳとして記憶素子ＦＦに入力される。第１モードにおいて、第１の入力クロック信号ＤＣＬＫ１、または第２の入力クロック信号ＤＣＬＫ２は、クロック信号Ｃとして記憶素子ＦＦに入力される。第１の入力クロック信号ＤＣＬＫ１を反転した信号、または第２の入力クロック信号ＤＣＬＫ２を反転した信号は、反転クロック信号Ｃとして記憶素子ＦＦに入力される。第２モードにおいて、第１の入力クロック信号ＤＣＬＫ１’、または第２の入力クロック信号ＤＣＬＫ２’は、クロック信号Ｃとして記憶素子ＦＦに入力される。第１の入力クロック信号ＤＣＬＫ１’を反転した信号、または第２の入力クロック信号ＤＣＬＫ２’を反転した信号は、反転クロック信号Ｃとして記憶素子ＦＦに入力される。
【０１０３】
第１モードにおいて、モード選択信号ＭＯＤＥは、Ｌｏｗを示す。このとき、第１のスイッチは、ＯＮされ、第３のスイッチは、ＯＮされ、第５のスイッチは、ＯＦＦされ、第７のスイッチは、ＯＦＦされる。すなわち、第１のモードにおいて、第１の入力部Ｄ２は、有効に機能し、第２の入力部Ｄ２は、有効に機能しない。第１モードにおいて、第１または第２の入力クロック信号ＤＣＬＫ１、２がＨｉｇｈを示すとき、第２スイッチ素子は、ＯＮされ、第４のスイッチ素子は、ＯＮされる。第１のインバータ回路ＩＮＶ１の出力は、第３のインバータ回路ＩＮＶ３の入力、および第４のインバータ回路ＩＮＶ４の出力の双方に接続される。第３のインバータ回路ＩＮＶ３は、第１の電源電圧Ｖｄｄに直接に接続される。また、第３のインバータ回路ＩＮＶ３は、第２の電源電圧Ｖｓｓに直接に接続される。第４のインバータ回路ＩＮＶ４は、クロック信号Ｃを第９のゲートで入力する第９のスイッチ素子を介して、第１の電源電圧Ｖｄｄに接続される。また、第４のインバータ回路ＩＮＶ４は、反転クロック信号ＸＣを第１０のゲートで入力する第１０のスイッチ素子を介して、第２の電源電圧Ｖｓｓに接続される。第１モードにおいて、第１または第２の入力クロック信号ＤＣＬＫ１、２がＨｉｇｈを示すとき、第９スイッチ素子は、ＯＦＦされ、第１０のスイッチ素子は、ＯＦＦされる。
【０１０４】
第３のインバータ回路ＩＮＶ３の出力は、第４のインバータ回路ＩＮＶ４の入力と接続される。第３のインバータ回路ＩＮＶ３の出力、および第４のインバータ回路ＩＮＶ４の入力の双方は、第５のインバータ回路ＩＮＶ５の入力と接続される。第５のインバータ回路ＩＮＶ５は、クロック信号Ｃを第１１のゲートで入力する第１１のスイッチ素子を介して、第１の電源電圧Ｖｄｄに接続される。また、第５のインバータ回路ＩＮＶ５は、反転クロック信号ＸＣを第１２のゲートで入力する第１２のスイッチ素子を介して、第２の電源電圧Ｖｓｓに接続される。第１モードにおいて、第１または第２の入力クロック信号ＤＣＬＫ１、２がＨｉｇｈを示すとき、第１１のスイッチ素子は、ＯＦＦされ、第１２のスイッチ素子は、ＯＦＦされる。
【０１０５】
第５のインバータ回路ＩＮＶ５の出力は、第６のインバータ回路ＩＮＶ６の入力、および第７のインバータ回路ＩＮＶ７の出力の双方に接続される。第６のインバータ回路ＩＮＶ６の入力は、第７のインバータ回路ＩＮＶ７の出力と接続される。第６のインバータ回路ＩＮＶ６の出力は、第７のインバータ回路ＩＮＶ７の入力と接続される。記憶素子ＦＦの出力部Ｑは、第６のインバータ回路ＩＮＶ６の出力、および第７のインバータ回路ＩＮＶ７の入力の双方に接続される。第６のインバータ回路ＩＮＶ６は、第１の電源電圧Ｖｄｄに直接に接続される。また、第６のインバータ回路ＩＮＶ６は、第２の電源電圧Ｖｓｓに直接に接続される。第７のインバータ回路ＩＮＶ７は、反転クロック信号ＸＣを第１３のゲートで入力する第１３のスイッチ素子を介して、第１の電源電圧Ｖｄｄに接続される。また、第７のインバータ回路ＩＮＶ７は、クロック信号Ｃを第１４のゲートで入力する第１４のスイッチ素子を介して、第２の電源電圧Ｖｓｓに接続される。第１モードにおいて、第１または第２の入力クロック信号ＤＣＬＫ１、２がＨｉｇｈを示すとき、第１３スイッチ素子は、ＯＮされ、第１４のスイッチ素子は、ＯＮされる。記憶素子ＦＦは、第１のモードで、第１または第２の入力クロック信号ＤＣＬＫ１、２がＨｉｇｈを示すとき、第１の入力部Ｄ１に入力される１ビット分の階調データをラッチし、出力する。
【０１０６】
第２モードにおいて、モード選択信号ＭＯＤＥは、Ｈｉｇｈを示す。このとき、第１のスイッチは、ＯＦＦされ、第３のスイッチは、ＯＦＦされ、第５のスイッチは、ＯＮされ、第７のスイッチは、ＯＮされる。すなわち、第２のモードにおいて、第１の入力部Ｄ２は、有効に機能せず、第２の入力部Ｄ２は、有効に機能する。第２モードにおいて、第１または第２の入力クロック信号ＤＣＬＫ１’、２’がＨｉｇｈを示すとき、第６スイッチ素子は、ＯＮされ、第８のスイッチ素子は、ＯＮされる。記憶素子ＦＦは、第２のモードで、第１または第２の入力クロック信号ＤＣＬＫ１’、２’がＨｉｇｈを示すとき、第１の入力部Ｄ２に入力される１ビット分の階調データをラッチし、出力する。
【０１０７】
本実施形態では、電気光学材料として液晶を用いる液晶装置に本発明を適用した場合について説明した。しかしながら、本発明は、エレクトロルミネッセンス、蛍光表示管、プラズマディスプレイ、或いは有機ＥＬなど電気光学効果を利用した電気光学装置にも広く適用できる。
【０１０８】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびそれらの変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【０１０９】
【図１】集積回路装置の構成例を示すブロック図。
【図２】図１のメモリ５２０の構成例を示すブロック図。
【図３】図２の読み出し制御回路５２３の第１のブロック５２３−１およびメモリセルアレイ５２２の第１のブロック５２２−１の構成例を示すブロック図。
【図４】図２の読み出し制御回路５２３の第１のブロック５２３−１およびメモリセルアレイ５２２の第１のブロック５２２−１の構成例を示すブロック図。
【図５】図３または図４の読み出し制御回路５２３の第１のブロック５２３−１およびメモリセルアレイ５２２の第１のブロック５２２−１に入力される信号の１例を示すタイミング図。
【図６】図１のデータドライバ５５０の構成例を示すブロック図。
【図７】図６のデータドライバ５５０の第１のブロック５５０−１の構成例を示すブロック図。
【図８】図７のデータドライバ５５０の第１のブロック５５０−１に入力される信号の１例を示すタイミング図。
【図９】図１のデータドライバ５５０（第２モード）の構成例を示すブロック図。
【図１０】図９のデータドライバ５５０の第１のブロック５５０−１の構成例を示すブロック図。
【図１１】図１０の第１のデータラッチ回路ＤＴＬＨの構成例を示すブロック図。
【図１２】図１０のデータドライバ５５０の第１のブロック５５０−１に入力される信号の１例を示すタイミング図。
【図１３】図１３（Ａ）は、図１のデータドライバ５５０（第１および第２モード）の構成例の一部を示すブロック図。図１３（Ｂ）は、図１３（Ａ）の第１のブロック５５０−１の構成例を示すブロック図。
【図１４】図１３（Ｂ）の第１のデータラッチ回路ＤＴＬＨの構成例を示すブロック図。
【図１５】図１５（Ａ）は、図１３（Ｂ）のデータドライバ５５０（第１モード）の第１のブロック５５０−１に入力される信号の１例を示すタイミング図。図１５（Ｂ）は、図１３（Ｂ）のデータドライバ５５０（第２モード）の第１のブロック５５０−１に入力される信号の１例を示すタイミング図。
【図１６】図１４に示される前段の記憶素子の構成例を示す回路図。
【符号の説明】
【０１１０】
１０  集積回路装置、５１２  電気光学パネル、５２０  メモリ回路、
５２２  メモリセルアレイ、５２３  読み出し制御回路、
５２４  ローアドレスデコーダ、５２６  カラムアドレスデコーダ、
５２８  ライト／リード回路、５４０  ロジック回路、５４２  制御回路、
５４３  外部メモリ制御回路、５４４  表示タイミング制御回路、
５４６  ホスト（ＭＰＵ）インターフェース回路、５４７  内部制御回路、
５４８  ＲＧＢインターフェース回路、５５０  データドライバ、
５７０  走査ドライバ、５９０  電源回路、６１０  階調電圧生成回路、
ＣＳ  カラムスイッチ、ＳＡ  ラッチ回路、ＲＢ  カラム出力回路、
ＳＷ  出力制御回路、ＷＬ  ワード線選択信号、ＲＬＩＮＥ  読み込み信号、
ＣＳＥＬ  カラム選択信号、ＲＳＥＬ  赤色成分選択信号、
ＧＳＥＬ  緑色成分選択信号、  ＢＳＥＬ  青色成分選択信号、
ＤＴＬＨ  データラッチ回路、ＤＡＣ  Ｄ／Ａ変換回路、ＯＰＡＭ  データ線駆動回路、
ＳＡＤ  データラッチ回路選択信号、ＤＣＬＫ  入力クロック信号、
ＤＴＬ  出力クロック信号、ＶＳＥＬ  データ線駆動回路、ＭＯＤＥ  モード選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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