(57)【要約】【課題】記憶装置のエラーの潜在、比較装置の故障の潜在を防止でき、ソフトエラー発生の際は動作継続が可能となり、システムとして、稼働率を向上する。【解決手段】プロセッサの多重化構成により実現されている高信頼性制御装置において、記憶装置のソフトエラー、又は固定エラーによる記憶装置のエラーの潜在を防止すると共に、ソフトエラーによる１ビットエラー発生時はデータを訂正し動作を継続し、稼働率向上を行う。【選択図】図1
2009294786.tif 000002
【特許請求の範囲】
【請求項１】
同一動作周波数で同一の処理を行う複数のプロセッサと、前記複数のプロセッサからそれぞれ独立に書き込み／読み出しを受ける複数の記憶装置と、前記複数の記憶装置の書き込み時及び読み込み時にそれぞれ誤り訂正符号の生成とエラー検出及び訂正を行う複数のＥＣＣ演算装置と、前記複数のプロセッサのうちの各プロセッサの演算経過／演算結果を逐次比較し、同一の場合に処理は正当と診断する比較装置を備えた制御装置において、前記ＥＣＣ演算装置による１ビットエラー検知時に読み出しデータの訂正を行うと共に前記記憶装置のデータの訂正を行うことを特徴とする多重化処理を行う制御装置。
【請求項２】
請求項１に記載の制御装置において、１ビットエラー検知時に訂正したデータについて、前記比較装置を介して他系のデータと比較し、同一である場合に動作の継続を行うことで、訂正したデータの健全性を担保することを特徴とする多重化処理を行う制御装置。
【請求項３】
請求項１または請求項２に記載の制御装置において、前記ＥＣＣ演算装置による１ビットエラー検知時に当該アドレスの再読込みを実施することで、固定エラーの検知を行うことを特徴とする多重化処理を行う制御装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の制御装置において、制御サイクル内のアイドル時間を利用し、上記記憶装置内の内容を順次読み出し動作によって、故障の潜在を防ぐことを特徴とする多重化処理を行う制御装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の制御装置において、自己チェック回路を内蔵した比較装置によって比較を行うことを特徴とする多重化処理を行う制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサの多重化構成により実現する高信頼性、高安全性を求められる制御装置に関するものである。
【背景技術】
【０００２】
近年、システムの高信頼性が要求されてきており、プロセッサを多重化構成した高信頼性システムが開発されている。高信頼性の例として、例えば鉄道保安システム等誤った演算によって誤制御を行ったときに直接人命等に関わる事故に結びつく危険性を持ったシステムでは障害発生により人命に関わる危険側動作を行わない、フェールセーフ性が強く要求されている。そのため、様々な方式による高信頼性システムが開発、実用化されてきた。
【０００３】
その中の一つの方法として、プロセッサを多重化して、演算経過／演算結果を常時比較して故障を検知する方法がある。その一例として、特許文献１が挙げられる。特許文献１では、プロセッサを二重化し、それぞれのプロセッサから独立に書き込み／読み出しを受ける記憶装置と、プロセッサの異常を検出するためのバス比較装置で構成されている。
【特許文献１】特開２０００−２７６２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明を適用する情報処理装置システムでは、主記憶装置におけるメモリ素子の内容が宇宙線、放射線等の影響によりビット反転を起こすソフトエラーが間欠的に発生する。このソフトエラーと、メモリ素子の不良による固定エラーは仮に１ビットの故障であっても、システムの誤制御に直接的に影響する。適用する高信頼性システムにおいては、誤制御が人命に関わることから、エラーをできる限り潜在させず、早くエラー検知することが望ましい。
【０００５】
従来技術の例として、演算結果／演算経過を逐次比較し、同一の場合に処理は正当、不一致の場合に処理は異常と判定する比較装置を使用し、異常検知の場合はシステム停止し、危険側動作を抑止する方法が挙げられる。危険側動作の抑止とは、例えば鉄道保安システムにおいては、赤信号を出力し、列車運行の停止を行う。本手法では、システムの安全性は担保できるが、メモリのソフトエラーにおいても、異常を検知し、システムを停止するため、稼働率が低下するという問題があった。
【０００６】
本発明の目的はメモリの１ビットエラー発生時には、データの訂正を行い動作継続することで、稼働率の向上を行うことである。また、訂正したデータについて、比較装置を介して他系のデータと比較し、同一の場合に動作を継続することで従来と同等の安全性を担保することである。また、検知した１ビットエラーが固定エラーであるか、ソフトエラーであるかの判別を行い、固定エラーの場合は、システムを停止することで、従来と同等の安全性を担保することである。また、制御サイクル内のアイドル時間を利用し、記憶装置内の内容を順次読み出すことで、故障の潜在を防ぎ、安全性の向上を行うことである。
【課題を解決するための手段】
【０００７】
本発明の多重化処理を行う制御装置は、同一動作周波数で同一の処理を行う複数のプロセッサと、前記複数のプロセッサからそれぞれ独立に書き込み／読み出しを受ける複数の記憶装置と、前記複数の記憶装置の書き込み時及び読み込み時にそれぞれ誤り訂正符号の生成とエラー検出及び訂正を行う複数のＥＣＣ演算装置と、前記複数のプロセッサのうちの各プロセッサの演算経過／演算結果を逐次比較し、同一の場合に処理は正当と診断する比較装置を備えた制御装置において、前記ＥＣＣ演算装置による１ビットエラー検知時に読み出しデータの訂正を行うと共に前記記憶装置のデータの訂正を行うことを特徴とする。
【発明の効果】
【０００８】
本発明では、データを訂正し、比較装置を介して他系のデータと比較することで、訂正したデータの健全性を担保する。更に再読込みを行うことでソフトエラー、又は固定エラーの判別を行うことが可能となった。訂正したデータと他系とのデータの不一致時、及び固定エラー検知時は動作を停止することで、従来技術と比較し、安全性を欠くことなく、稼働率の向上を行うことができる。また制御サイクルのアイドル時間において積極的に記憶装置へアクセスし、記憶装置間の情報をＥＣＣチェック、又は比較することにより、記憶装置のエラーの潜在を防ぐと共に、比較装置の故障の潜在も防ぐという効果がある。
【発明を実施するための最良の形態】
【０００９】
次に本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００１０】
図１は多重化構成における本発明の実施例１の構成図である。図１において、１は１系プロセッサ、２は２系プロセッサ、３は１系ＥＣＣ演算装置、４は２系ＥＣＣ演算装置、５は１系記憶装置、６は２系記憶装置、２１はＮ系プロセッサ、２２はＮ系ＥＣＣ演算装置、２３はＮ系記憶装置、７は比較装置を示している。
【００１１】
比較装置７では、複数のプロセッサ１、２、・・・２１の演算経過／演算結果を比較し、同一の場合に処理は正当と、異なる場合に処理は不当であると診断する。１ビットエラーの場合、ＥＣＣ演算装置３、４、・・・２２では、読み出しデータの訂正を行うと共に、記憶装置５、６、・・・２３のデータの訂正を行う。なお、記憶装置５、６、・・・２３のデータ訂正は、プロセッサ１、２、・・・２１によるソフトで実現する手法とＥＣＣ演算装置３、４、・・・２２によるハードで実現する手法が挙げられる。
【００１２】
ＥＣＣ演算装置３、４、・・・２２で訂正した読み出しデータは比較装置７を介して他系のデータと比較し、結果が正当な場合のみ処理を継続することで、健全性を担保する。また、比較装置７では各系の１ビットエラーの発生状況を監視し、多重系において同時に１ビットエラーが発生した場合は、比較装置７によるデータの健全性を担保できないため、システムを停止する。
【００１３】
また、記憶装置５、６、・・・２３のデータ訂正を実施後、エラーとなった箇所を再度読み出し、異常の発生状況を監視する。同一箇所にて再度異常が発生した場合は、固定エラーと判定し、システムを停止することで故障の潜在を防ぐ。また、異常が発生しない場合は、故障が解消されたと判定し、動作を継続する。
【００１４】
本発明では、制御サイクルのアイドル時間において、記憶装置５、６、・・・２３の情報を順次読み出すことによって、比較装置７を動作させ、各系のデータの健全性チェックを行う。１ビットエラー発生時は、データの訂正及び固定エラーのチェックを行い、比較不一致の場合は記憶装置５、６、・・・２３の情報が異常と判断し、システムを停止させることによって、システムの安全性を担保する。
【００１５】
上記比較装置７では比較装置７自身が正常かどうかを判定する自己チェック回路を内蔵している。本発明では、アイドル時間における記憶装置５、６、・・・２３へのアクセスにより、比較装置７を積極的に動作させることができ、比較装置７自身の故障の潜在も防ぐことができる。
【実施例２】
【００１６】
図２、図３は二重化構成における実施例を示し、図２は読み出し時のデータの流れを、図３は書き込み時のデータの流れを示す。図３のデータ書き込み時には、プロセッサ１、２はＥＣＣ演算装置３、４を介して、記憶装置５、６へ書き込みを実施する。この際、ＥＣＣ演算装置３、４は書き込みデータに対する誤り訂正符号を生成し、データとあわせて記憶装置５、６へ書き込みを行う。
【００１７】
図２のデータ読み出し時、ＥＣＣ演算装置３、４は記憶装置５、６からデータと共に誤り訂正符号を読み出し、整合性のチェックを行う。１ビットエラー検知時には、ＥＣＣ演算装置３、４は、訂正したデータをバス８、９上へ流し、プロセッサ１、２及び比較装置７は訂正後のデータを読み出し及び比較を実施する。訂正したデータは、比較装置７を介して他系のデータと比較することで、データの健全性をチェックする。仮に誤ったデータとなった場合は、比較装置７が異常を検知し、システム停止へ移行する。
【００１８】
１ビットエラー検知時には、記憶装置５、６のデータの訂正を実施し、故障の潜在を防ぐ。
【実施例３】
【００１９】
図４はソフトウェアによる訂正の実施例である。図４において、１２は１ビットエラーが１系にて発生した際の１系読み出し時の訂正データの流れ、１３は１ビットエラーが１系にて発生した際の２系読み出し時の訂正データの流れ、１４は１ビットエラーが１系にて発生した際の１系書き込み時の記憶装置への訂正データの流れ、１５は１ビットエラーが１系にて発生した際、２系書き込み時の記憶装置への訂正データの流れを示している。
【００２０】
この場合は、プロセッサ１、２が読み出したデータを訂正処理して記憶装置５、６の同一アドレスへ書き込むことで、データの訂正を実施する。
【実施例４】
【００２１】
図５はハードウェアによる訂正の実施例である。図５において、１６は１ビットエラーが１系にて発生した際の１系読み出し時の訂正データ及び記憶装置へ書き込み訂正データの流れ、１７は１ビットエラーが１系にて発生した際の２系読み出し時のデータの流れを示している。この場合は、ＥＣＣ演算装置３、４が訂正したデータの書き込みを実施する。
【図面の簡単な説明】
【００２２】
【図１】図１は比較装置と多重化されたプロセッサの構成図である。
【図２】図２は二重化プロセッサにおける記憶装置書き込み時のデータの流れを示す図である。
【図３】図３は二重化プロセッサにおける記憶装置読み出し時のデータの流れを示す図である。
【図４】図４は二重化プロセッサにおける１ビットエラー発生時のソフトウェアによる訂正の実施例である。
【図５】図５は二重化プロセッサにおける１ビットエラー発生時のハードウェアによる訂正の実施例である。
【符号の説明】
【００２３】
１    １系プロセッサ
２    ２系プロセッサ
３    １系ＥＣＣ演算装置
４    ２系ＥＣＣ演算装置
５    １系記憶装置
６    ２系記憶装置
７    比較装置
８    読み出し時における１系バス上のデータの流れ
９    読み出し時における２系バス上のデータの流れ
１０    書き込み時における１系バス上のデータの流れ
１１    書き込み時における２系バス上のデータの流れ
１２    １ビットエラー１系にて発生時、１系読み出し時の訂正データの流れ
１３    １ビットエラー１系にて発生時、２系読み出し時の訂正データの流れ
１４    １ビットエラー１系にて発生時、１系書き込み時の記憶装置への訂正データの流れ
１５    １ビットエラー１系にて発生時、２系書き込み時の記憶装置への訂正データの流れ
１６    １ビットエラー１系にて発生時、１系読み出し時の訂正データ及び記憶装置へ書き込み訂正データの流れ
１７    １ビットエラー１系にて発生時、２系読み出し時のデータの流れ
２１    Ｎ系プロセッサ
２２    Ｎ系ＥＣＣ演算装置
２３    Ｎ系記憶装置
【図１】
2009294786.tif 000003
【図２】
2009294786.tif 000004
【図３】
2009294786.tif 000005
【図４】
2009294786.tif 000006
【図５】
2009294786.tif 000007