(57)【要約】      （修正有）【課題】表面削減と満足な動作を保証する安定化を図る。【解決手段】ワード線ＷＬに接続されているゲート電極を有しているアクセストランジスタＴ１を備える。前記アクセストランジスタは、ビット線ＢＬと、それ自身がドライバトランジスタＴ４のゲート電極及び第２ロードトランジスタＴ２の第１ソース／ドレイン電極にそれぞれ接続されている第１ロードトランジスタＴ３のゲート電極と、の間に接続されている。直列状態にある前記第１ロードトランジスタＴ３と前記ドライバトランジスタＴ４は、供給電圧端子においてインバータを形成している。前記インバータに含まれない複数のトランジスタは、２つの電気的に独立したゲート電極を有する。前記アクセストランジスタＴ１の第２ゲート電極は、前記第２ロードトランジスタＴ２の第１ゲート電極に接続され、後者の第２ゲート電極は前記供給電圧に接続されている。【選択図】図５
2009004074.tif 000002
【特許請求の範囲】
【請求項１】
ワード線（ＷＬ）に接続されている第１ゲート電極と、
ビット線（ＢＬ）に接続されている第１ソース／ドレイン電極と、
第１ロードトランジスタ（Ｔ３）のゲート電極と、ドライバトランジスタ（Ｔ４）のゲート電極と、第２ロードトランジスタ（Ｔ２）の第１ソース／ドレイン電極と、に接続されている第２ソース／ドレイン電極と、
を有するアクセストランジスタ（Ｔ１）を備え、
前記第２ロードトランジスタ（Ｔ２）の第２ソース／ドレイン電極は供給電圧に接続されており、
前記第１ロードトランジスタ（Ｔ３）と前記ドライバトランジスタ（Ｔ４）は、前記供給電圧の前記端子に直列に接続されている、
ＳＲＡＭタイプのランダム・アクセス・メモリセルであって、
前記アクセストランジスタ（Ｔ１）と前記第２ロードトランジスタ（Ｔ２）の各々は、対応する前記第１ゲート電極から電気的に独立している少なくとも１つの第２ゲート電極を備えており、
前記アクセストランジスタ（Ｔ１）の前記第２ゲート電極は、前記第２ロードトランジスタ（Ｔ２）の前記第１ゲート電極に接続されており、
前記第２ロードトランジスタ（Ｔ２）の前記第２ゲート電極は、前記供給電圧に接続されている、
事を特徴とするメモリセル。
【請求項２】
前記アクセストランジスタ（Ｔ１）は、ドレイン電流が、それの第１ゲートに供給される前記電圧に、前記メモリセルの前記他のトランジスタの電流／電圧特性よりも、より強く依存する前記電流／電圧特性を有する事を特徴とする請求項１に記載のメモリセル。
【請求項３】
前記ロードトランジスタ（Ｔ２，Ｔ３）はＰＭＯＳタイプである事を特徴とする請求項１と請求項２の何れか１項に記載のメモリセル。
【請求項４】
前記アクセストランジスタ（Ｔ１）とドライバトランジスタ（Ｔ４）はＮＭＯＳタイプである事を特徴とする請求項１から請求項３の何れか１項に記載のメモリセル。
【請求項５】
前記ドライバトランジスタ（Ｔ４）と前記第１ロードトランジスタ（Ｔ３）の各々は、付加ゲート電極を備える事を特徴とする請求項１から請求項４の何れか１項に記載のメモリセル。
【請求項６】
前記ドライバトランジスタ（Ｔ４）の前記２つのゲート電極は、互いに接続されている事を特徴とする請求項５に記載のメモリセル。
【請求項７】
前記第１ロードトランジスタ（Ｔ３）の前記２つのゲート電極は、互いに接続されている事を特徴とする請求項５又は請求項６に記載のメモリセル。
【請求項８】
前記アクセストランジスタ（Ｔ１）及びドライバトランジスタ（Ｔ４）と同じタイプの付加アクセストランジスタ（Ｔ５）は、
前記第１ロードトランジスタ（Ｔ３）及び前記ドライバトランジスタ（Ｔ４）に共通の前記点（Ｆ１）と、書き込みビット線（ＢＬｗｒ）と、の間に接続されており、
書き込みワード線（ＷＬｗｒ）に接続されているゲート電極を備える事を特徴とする請求項１から請求項７の何れか１項に記載のメモリセル。
【請求項９】
前記付加アクセストランジスタ（Ｔ５）は付加ゲート電極を備える事を特徴とする請求項８に記載のメモリセル。
【請求項１０】
前記付加アクセストランジスタ（Ｔ５）の前記２つのゲート電極は、互いに接続されている事を特徴とする請求項９に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワード線に接続されている第１ゲート電極と、ビット線に接続されている第１ソース／ドレイン電極と、第１ロードトランジスタのゲート電極と、ドライバトランジスタのゲート電極と、第２ロードトランジスタの第１ソース／ドレイン電極と、に接続されている第２ソース／ドレイン電極と、を有するアクセストランジスタを備え、前記第２ロードトランジスタの第２ソース／ドレイン電極は供給電圧に接続されており、前記第１ロードトランジスタと前記ドライバトランジスタは、前記供給電圧の端子に直列に接続されている、ＳＲＡＭタイプのランダム・アクセス・メモリセルに関する。
【背景技術】
【０００２】
過去数年にわたって、バルクシリコン基板上のトランジスタの電気的特性は、サイズの削減に関係する寄生効果の強調とともに、より悪くなっている。これらのトランジスタの動作の変更は、メモリセルの動作に大きな影響を与え、それらの動作をより不安定にする。同時に、図１に示される６つのトランジスタ（４つのＮＭＯＳと２つのＰＭＯＳ）を備える従来のＳＲＡＭセル（スタティック・ランダム・アクセス・メモリ）は、集積回路内のとても広い表面を占める。これらの欠点であるサイズを削減するために、新しいアーキテクチャが生まれていて、それはより小さい表面を占め、その上、同時に安定した動作（rugged operation）を有する、メモリセルの生産を可能にさせるであろう。従来の方法で、６つのトランジスタを備えるメモリセルは、ビット線ＢＬ又は相補ビット線ＢＬＣに接続されているソース／ドレイン電極を有しており、そのゲートがワード線ＷＬに接続されている、２つのアクセストランジスタＴａ１，Ｔａ２を備える。このセルは、各々がドライバトランジスタＴｄ１，Ｔｄ２に直列に、供給電圧Ｖｄｄの端子の間に接続されている、２つのロードトランジスタＴｌ１，Ｔｌ２も備え、それにより２つのクロス・カップルされたインバータを形成する。アクセストランジスタの他のソース／ドレイン電極は、ゲート電極のレベルでインバータの１つと、対応するロード及びドライバトランジスタの共通点を形成するソース及びドレイン電極のレベルで他のインバータと、に接続されている。
【０００３】
一般的な方法で、ＳＲＡＭセルは、ＮＭＯＳ及びＰＭＯＳトランジスタのサイズの決定並びにそれらの構成に関係する、適切なトレード・オフを見つけなければならず、それにより
- メモリセルの表面を最小化し、
- 書き込み及び読み出しの安定した動作状態を得て、
- エラーに対する確かな免疫を示し、
- 関係する回路と適合したセル書き込み電流を示し、
- 動作電流を最小化し、
- 製造工程に関して良い安定性を示す。
【０００４】
これらの一般的な特徴は、メモリセルを構成する複数のトランジスタの電気的性能が、メモリセルの動作の安定性に非常に重要な役割を果たす、ということを意味する。
【０００５】
与えられた技術的なノードで、セルの表面削減は主にトランジスタの数の削減に結び付けられる。しかしながら、トランジスタの再構成は常にその動作の変更に帰着する。今日では、４つ又は５つだけのトランジスタを備える沢山のメモリセルが提案されている。これらのセルは一般的にワード線と２本のビット線とに接続されている。
【０００６】
あるアーキテクチャは、ロードトランジスタ（Ｔｌ１，Ｔｌ２）が除去されたロードレス・メモリセルに至る（図２）。他の場合では、除去されるのは２つのドライバトランジスタ（Ｔｄ１，Ｔｄ２）であり（図３）、米国特許第6442060号明細書に記述されている様にドライバレス・メモリセルが得られる。
【０００７】
一般的な方法では、４つのトランジスタを備えるメモリセルは、製造工程が変動することを考慮すると、満足な動作を保証するだけ十分に安定ではない。特に、４つのトランジスタを備えるロードレスのＳＲＡＭセルは、セルのトランジスタの電気的性能の変化及び温度の増加にとても敏感である。これらの２つの点は、一般的に付加補償回路が使用されることに至らしめ、それによって、セルからトランジスタを除去することにより得られる表面についての利益を大いに減らす。
【０００８】
１つのロードトランジスタと、２つのドライバトランジスタと、アクセストランジスタと、を備えるＳＲＡＭセルの使用は米国特許第7116605号明細書に提案されている。このアプローチは、セルのサイズを最小化する一方、セル内で同時に読み出し及び書き込み動作が実行されることを可能にする。しかし、このような機能性を得るために、このセルは上述した４つのトランジスタに加え、２つの書き込みトランジスタと３本のコマンド線、ビット線、ワード線及び共通信号を示さなければならない。それゆえ、これは６つのトランジスタを備えるこのセルが集積回路内で広い表面面積を占める、という結果になる。
【０００９】
トランジスタの数及び電力消費量を削減させる他の方針はシングルのビット線の使用である。それゆえ、図４に示されるこのアプローチでは、シングルのアクセストランジスタＴａが必要とされる。このメモリセルは第２アクセストランジスタＴａ２の除去のみが図１によるメモリセルと異なる。
【００１０】
しかしながら、セルの読み出し動作における信頼性の問題が存在するので、シングルのビット線を有するこのアプローチは一般的に使用されない。それゆえ、このタイプのセルは十分に安定した動作を示さない。
【００１１】
セル中のトランジスタの数を増加することなしにメモリセルの動作の安定性を改善することに関する限り、非常に多くの出版物が非対称セル、即ちトランジスタのグループの電気的な性能が著しく異なっているセル、の使用を記述している。しかしながら、対称セルと異なり、非対称メモリドットはそれらの格納された状態（各々のドットに対してハイ又はロー、及びこれらの点の間の可能な組み合わせ）に応じて検討されなければならない。
【００１２】
キム等（Kim et al. ”Independent-Gate Controlled Asymmetrical SRAM Cells in Double-Gate Technology for Improved READ Stability”, Proceedings of the 32nd European Solid State Conference ESSCIRC, September 2006）は、６つのトランジスタを備える非対称ＳＲＡＭセルを使うことを提案している。このセルで、セルの左側のトランジスタの組み合わせは、セルの右側のトランジスタの組み合わせと同じ電気的な性能を示さない。それゆえ、読み出し段階はより安定である。さらに、キム等は、あるトランジスタに対して、異なる命令に接続されている２つの電気的に独立したゲートを備えるダブル・ゲートのトランジスタの使用も述べている。このアプローチは、トランジスタの電気的特性を調整されるようにして、それゆえセルの動作を改善されるようにする。しかしながら、キム等により提案されるセルは６つのトランジスタを使い、依然として集積回路上のかなりの表面に相当する。
【００１３】
ワン等（Wang et al. “Single-Ended SRAM with High Test Coverage and Short Test Time”, IEEE Journal of Solid State Circuit, vol 35, No1 January 2000）は、シングルのアクセストランジスタを示している非対称セルの使用を述べている。彼らは、削減された電力消費量を示す実用的なメモリセルを得るための、インバータ間の異なるしきい値電圧の使用も述べている。十分に使用できるために、このメモリセルは実際上６つのトランジスタを備えなければならないことは、注目すべきである。それゆえ、提案されたセルは最終的に従来のメモリセルと実質的に同じ表面を占める。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、上述した欠点を除去し、特に安定した動作条件を示して、工業的な集積化に適合した表面を占めるメモリセルを提供することにある。
【課題を解決するための手段】
【００１５】
本発明によれば、この目的は、前記アクセストランジスタと前記第２ロードトランジスタの各々が、対応する前記第１ゲート電極から電気的に独立している少なくとも１つの第２ゲート電極を備えており、前記アクセストランジスタの前記第２ゲート電極は前記第２ロードトランジスタの前記第１ゲート電極に接続されており、前記第２ロードトランジスタの前記第２ゲート電極は前記供給電圧に接続されている、という事実により達成される。
【発明を実施するための最良の形態】
【００１６】
他の利点と特徴は、非限定的な例示の目的のみで与えられ、添付の図面で表現される、以下の本発明のある実施形態の説明から、より明確になる。
【００１７】
図５で説明されるＳＲＡＭセルは４つのトランジスタを備える。ロードトランジスタＴ２，Ｔ３は、アクセストランジスタＴ１とドライバトランジスタＴ４とは逆のタイプである。メモリセルは、例えば２つのＮＭＯＳトランジスタ、即ちアクセストランジスタＴ１とドライバトランジスタＴ４、及び２つのＰＭＯＳトランジスタ、即ち２つのロードトランジスタＴ２とＴ３、を備える。
【００１８】
第１ロードトランジスタＴ３とドライバトランジスタＴ４は供給電圧Ｖｄｄの端子に直列に接続され、それゆえインバータを形成している。従来の方法では、第１ロードトランジスタＴ３は供給電圧に接続され、ドライバトランジスタＴ４は接地されている。ロードトランジスタＴ３とドライバトランジスタＴ４のソース／ドレイン電極に共通の点は、電気ノードＦ１を形成する。
【００１９】
供給電圧は、例えば１．２Ｖの定格電圧を有する。
【００２０】
アクセストランジスタＴ１と第２ロードトランジスタＴ２は少なくとも１つの付加ゲート電極を備え、それゆえ、それらは少なくともダブル・ゲートのトランジスタである。
【００２１】
図５で、ＮＭＯＳダブル・ゲートタイプの第１アクセストランジスタＴ１は、第１ソース／ドレイン電極によりビット線ＢＬに接続されている。その第２ソース／ドレイン電極は、ドライバトランジスタＴ４及び第１ロードトランジスタＴ３のゲート電極と、第２ロードトランジスタＴ２の第１ソース／ドレイン電極と、に接続されている。互いに接続されているこれらの電極は電気ノードＦ２を定める。アクセストランジスタＴ１の第１ゲート電極はワード線ＷＬに接続され、その第２ゲート電極は同時に第２ロードトランジスタＴ２の第１ゲート電極と電気ノードＦ１に接続されている。
【００２２】
第２ロードトランジスタＴ２は、その第１ソース／ドレイン電極により電気ノードＦ２に接続され、その第２ソース／ドレイン電極は供給電圧Ｖｄｄに接続されている。その第１ゲート電極は電気ノードＦ１に接続され、その第２ゲート電極も供給電圧Ｖｄｄに接続されている。
【００２３】
ダブル・ゲートのトランジスタ、即ち電気的に独立した第１及び第２ゲート電極を備える、の使用は、メモリセルの動作の方程式を、より大きな自由度で再定義することを可能とし、それによって、動作の安定性とセルにより占められる表面との間で、より有利なトレード・オフを得ることを可能とする。しかしながら、この方法で得られるセルの複雑さは、引き出される最も良いトレード・オフのために解析されるべき、非常に多くの相互依存の基準を要する。
【００２４】
メモリセルの内部で、ＰＭＯＳロードトランジスタＴ２とＴ３は長さＬＰと幅ＷＰのゲートを有し、ＮＭＯＳアクセストランジスタＴ１は長さＬＡと幅ＷＡのゲートを有する。トランジスタの寸法は、それらの電気的な性能を部分的に定めるので、トレード・オフは、動作の安定性とセルにより占められる表面との間で、トランジスタの寸法を調整することにより見つけられ得る。有利には、上記で定められるトランジスタの構成で、トランジスタの寸法は方程式５ＷＰ／３ＬＰ≦ＷＡ／ＬＡに従わなければならず、それにより動作の安定性とメモリセルにより占められる表面との間の最も良いトレード・オフを得る。
【００２５】
その上、アクセストランジスタＴ１は好ましくはアンバランスであり、それによりメモリセルの動作条件の安定性を促進する。それゆえ、例えば後者の電流／電圧特性は、ドレインとソースとの間の電流が第１ゲートとソースとの間に印加される電圧によって大きく影響を受ける様に、再定義される。それゆえ、このトランジスタのアンバランスは、同じ寸法のゲートを示しているのと同時に異なる特性を有するゲートを組み込むことにより達成され得る。このアンバランスは、あらゆる周知の手段、例えば１つのゲートと他のゲートのゲート材料の仕事関数を変更すること、及び／又はゲート酸化膜の厚さを変更すること、により達成される。
【００２６】
有利には、メモリセルの安定した動作を得るため、アクセストランジスタＴ１で、一般的に約１３又はそれ以上のソースとドレインの間の高い電流比が達成されようとされ、それにより第２ゲートのゲートとソースの間の電圧はハイ状態からロー状態になり、第１ゲートの電圧は常にハイ状態である。
【００２７】
第２ゲートに印加される電圧が、フィードバック機構を用いて安定性を著しく増加させる目的に役立つことは、注目すべきである。フィードバック機構は、ヤマオカ等（Yamaoka et al. “Low Power SRAM Menu for SOC Application using Yin-Yang Feedback Memory Cell Technology” Symp. VLSI Circuits Dig. 18, 2004）によって既に用いられている。
【００２８】
ドライバトランジスタＴ４と第１ロードトランジスタＴ３は、各々がシングルのゲートを備える、シングルのゲート電極を有する従来のトランジスタであり得る。特権的な実施形態では、メモリセルを構成している全てのトランジスタがダブル・ゲートのトランジスタであり、それにより製造工程を簡単にする。このアプローチでは、ドライバトランジスタＴ４の２つのゲート電極は好ましくは互いに接続される。図５に示される様に、第１ロードトランジスタＴ３の２つのゲート電極も同様である。
【００２９】
例示の目的で、３２ｎｍタイプのダブル・ゲートのテクノロジーにおけるセルの電気特性は、次の通りであり得る。
【表１】
2009004074.tif 000003
【００３０】
３２ｎｍのダブル・ゲートのテクノロジーでは、最も不利な場合で約３３０ｐｓの書き込み時間は、同じ条件下で書き込みディスターブ（write disturb）を表す時間よりも１０００倍短い。さらに、メモリセルは、記憶と読み出しモードの安定性の間の、とても良いトレード・オフを示す（静的なノイズマージン）。メモリセルは、実際に、同じテクノロジーでの等価なメモリセルよりも少なくとも５０ｍＶ高い、読み出しの安定性（約４９２ｍＶ）と記憶の安定性（約４１１ｍＶ）を示す。
【００３１】
さらにまた、メモリセルは、６つ又は４つのトランジスタを備える周知のメモリセルにより提示される消費量の平均に位置される、約１．４９ｎＡの静的な電流を示す。しかしながら、メモリセルは、６つのトランジスタを備えるメモリセルよりも約２倍低い書き込みマージンを示すが、４つのトランジスタを備える他のメモリセルとほぼ同じ程度の大きさのままである（約０．６Ｖ）。
【００３２】
記憶モード段階の間、ワード線ＷＬは好ましくは−Ｖｄｄ／２の電圧に固定され得、それにより望ましくない書き込み現象を減少させる。同様に、書き込み段階の間、ワード線ＷＬは好ましくはＶｄｄ／２の電圧に固定され、それによりデータロスを避ける。
【００３３】
例えば、ワード線ＷＬの電圧を記憶モードで−０．６Ｖに固定することにより、メモリセルは依然として記憶と読み出しの安定性との間の、とても良いトレード・オフを示すということが観測される。しかしながら、読み出しの安定性（約５０２ｍＶ）は記憶の安定性（約２５８ｍＶ）に損失を与えて改善される。平均の静的な消費量も改善され、従って約１．２２ｎＡである。書き込みマージンは変化せず、書き込み時間（最も不利な場合で約２６１ｐｓ）は同じ条件下で書き込みディスターブに関する時間よりも約４５００倍短い。
【００３４】
全体として、提案されたセルはより安定になり、その消費量は削減される。
【００３５】
図６により説明される別の実施形態で、付加アクセストランジスタＴ５は、そのソースとドレイン電極によって、ノードＦ１と書き込みビット線との間に接続される。この付加アクセストランジスタＴ５は、少なくとも１つのゲート電極を備える。ダブル・ゲートのトランジスタの場合、２つのゲートは両方が書き込みワード線ＷＬｗｒに接続される。書き込みビット線ＢＬｗｒ、書き込みワード線ＷＬｗｒ及び付加アクセストランジスタＴ５は、書き込み段階の間のみで使われる。この別の実施形態で、差動の書き込みメモリセルは、より速い書き込み段階を達成し、且つ書き込みマージンが削減されるようにするために構成され得る。この構成で、書き込みディスターブ現象に関連する時間は保たれる。読み出し動作はシングルのビット線ＢＬで依然として行われる一方、書き込み動作は２つのビット線ＢＬとＢＬｗｒによって行われ、より速くなる。
【００３６】
有利には、セルにおける別のトランジスタの寸法は、セルが付加アクセストランジスタＴ５を備えるか否かに依存して、変更され得る。メモリセルは、この付加トランジスタの付加により変更される動作を有するので、新たなトレード・オフは、例えば新たなＷＡ／ＬＡ、ＷＰ／ＬＰ及びＷＮ／ＬＮの比を定めることにより、実際上、得られ得る。メモリセルの特性はそれによって非常に改善され、読み出し及び記憶マージンはより高く、静的な消費量はより低い。書き込みディスターブ割る書き込み時間の比は、係数４を乗じられる。
【図面の簡単な説明】
【００３７】
【図１】従来技術による６つのトランジスタを備えるＳＲＡＭセルを表す。
【図２】従来技術による４つのトランジスタを備えるロードレスのＳＲＡＭセルを表す。
【図３】従来技術による４つのトランジスタを備えるドライバレスのＳＲＡＭセルを表す。
【図４】従来技術による５つのトランジスタを備えるシングルエンドのＳＲＡＭセルを表す。
【図５】本発明によるＳＲＡＭセルのある実施形態を表す。
【図６】本発明によるＳＲＡＭセルの他の実施形態を表す。
【図１】
2009004074.tif 000004
【図２】
2009004074.tif 000005
【図３】
2009004074.tif 000006
【図４】
2009004074.tif 000007
【図５】
2009004074.tif 000008
【図６】
2009004074.tif 000009
【外国語明細書】
2009004074000001.pdf