(57)【要約】      （修正有）【課題】データを蓄積するために使用される、可逆的な抵抗スイッチング層を含む不揮発性メモリデバイスにおいてＯＮ状態のデータ保持を良好とする製造方法。【解決手段】抵抗スイッチング不揮発性メモリ素子であって、上部電極と下部電極とに挟まれた抵抗スイッチング金属酸化物層を含み、金属酸化物層は、厚み方向に傾斜した酸素を有するメモリ素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗スイッチング不揮発性メモリ素子であって、
上部電極と下部電極とに挟まれた抵抗スイッチング金属酸化物層を含み、
金属酸化物層は、厚み方向に傾斜した酸素を有するメモリ素子。
【請求項２】
逆極性のセット電圧とリセット電圧とを有する請求項１に記載のメモリ素子。
【請求項３】
酸素の傾斜は、上部電極から下部電極に向って減少する請求項２に記載のメモリ素子。
【請求項４】
金属酸化物は、ニッケルを含む請求項１に記載のメモリ素子。
【請求項５】
金属酸化物は、二元系ニッケル酸化物である請求項４に記載のメモリ素子。
【請求項６】
下部電極は、ニッケルを含む請求項４に記載のメモリ素子。
【請求項７】
上部電極は、ニッケルを含む請求項４に記載のメモリ素子。
【請求項８】
下部電極は、
ニッケル酸化物層に隣接するニッケル含有層と、
ニッケル含有層に隣接するチタン含有層と、を含む請求項４に記載のメモリ素子。
【請求項９】
下部電極は、
ニッケル酸化物層に隣接するニッケル層と、
ニッケル層に隣接するチタン窒化物層と、
チタン窒化物層に隣接するチタン層と、を含む請求項８に記載のメモリ素子。
【請求項１０】
上部電極と下部電極は、同じ材料から形成された請求項１に記載のメモリ素子。
【請求項１１】
請求項１にかかるメモリ素子と、
その電極の１つに電気的に接続された選択素子と、を含むメモリセル。
【請求項１２】
選択素子は、ＭＯＳＦＥＴであり、
ＭＯＳＦＥＴのソース／ドレイン接合の１つが、電極の１つと電気的に接続された請求項１１に記載のメモリセル。
【請求項１３】
抵抗スイッチング不揮発性メモリ素子を形成する方法であって、
基板を提供する工程と、
基板上に下部電極を形成する工程と、
下部電極上に、厚み方向に酸素の傾斜を有する、抵抗スイッチング金属酸化物層を形成する工程と、
金属酸化物層上に、上部電極を形成する工程と、を含む方法。
【請求項１４】
メモリ素子は、逆極性のセット電圧とリセット電圧とを有する請求項１３に記載の方法。
【請求項１５】
下部電極、金属酸化物層、および上部電極を形成する工程は、
１またはそれ以上の下部電極層、金属酸化物層、および１またはそれ以上の上部電極層のスタックを形成する工程と、
このスタックをパターニングして、メモリ素子を形成する工程と、を含む請求項１３に記載の方法。
【請求項１６】
下部電極を形成する工程は、金属層を形成する工程を含み、
金属酸化物層を形成する工程は、金属層の上部部分のみを金属酸化物層に変える工程を含む請求項１３に記載の方法。
【請求項１７】
金属は、ニッケルである請求項１３に記載の方法。
【請求項１８】
金属酸化物は、二元系ニッケル酸化物である請求項１７に記載の方法。
【請求項１９】
上部電極を形成する工程は、ニッケル酸化物層の上にニッケル層を形成する工程を含む請求項１７に記載の方法。
【請求項２０】
金属層を金属酸化物層に変える工程は、金属層を熱酸化する工程を含む請求項１６に記載の方法。
【請求項２１】
更に、所望のメモリ素子の電気的特性の観点から熱酸化プロセスのプロセスパラメータを決定する工程を含み、
プロセスパラメータは、酸素分圧、酸化時間、および／または酸化温度のグループから選択される請求項２０に記載の方法。
【請求項２２】
電気的特性は、セット電圧とリセット電圧である請求項２１に記載の方法。
【請求項２３】
更に、金属層の上部部分を金属酸化層に変える工程前に、実質的に酸素の無い雰囲気中で金属層を加熱する工程を含む請求項１６に記載の方法。
【請求項２４】
下部電極は、
金属酸化物層に隣接するニッケル含有層と、
ニッケル含有層に隣接するチタン含有層と、を含む請求項１７に記載のメモリ素子。
【請求項２５】
チタン含有層は、
上部電極に隣接するチタン窒化物層と、チタン窒化物層に隣接するチタン層とのスタックから形成される請求項２４に記載の方法。
【請求項２６】
抵抗スイッチング不揮発性メモリ素子の電気的特性を決定する方法であって、
メモリ素子は、
金属の上部層を有する下部電極と、
上部金属層の一部を熱酸化して形成された抵抗スイッチング金属酸化物層であって、厚み方向に酸素の傾斜を有する金属酸化物層と、
金属酸化物層の上に形成された上部電極と、を含み、
決定方法は、
所望のメモリ素子の電気的特性の観点から、酸素の傾斜を決定する工程を含む方法。
【請求項２７】
電気的特性は、セット電圧とリセット電圧である請求項２６に記載の方法。
【請求項２８】
酸素の傾斜を決定する工程は、
熱酸化工程のプロセスパラメータの値を決定する工程を含み、プロセスパラメータは、酸素分圧、酸化時間、および／または酸化温度のグループから選択される請求項２６に記載の方法。
【請求項２９】
酸素の傾斜を決定する工程は、熱酸化される金属層の膜厚を選択する工程を含む請求項２８に記載の方法。
【請求項３０】
酸素の傾斜を決定する工程は、熱酸化される金属層の酸化速度を調整する工程である請求項２９に記載の方法。
【請求項３１】
酸化速度を調整する工程は、金属層を熱酸化する工程前に、実質的に酸素の無い雰囲気で、金属層を加熱して、金属層を再結晶化する工程を含む請求項３０に記載の方法。
【請求項３２】
金属は、ニッケルである請求項２６に記載の方法。
【請求項３３】
金属酸化物は、二元系のニッケル酸化物である請求項３２に記載の方法。
【請求項３４】
下部電極は、更に、上部金属層の下にチタン含有層を含む請求項３２に記載の方法。
【請求項３５】
チタン含有層は、
上部金属層に隣接するチタン窒化物層と、チタン窒化物層に隣接するチタン層とのスタックからなる請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを蓄積するために使用される、可逆的な抵抗スイッチング層を含む不揮発性メモリデバイスに関する。
【０００２】
この層の抵抗は、少なくとも２つの安定した抵抗状態の間で変化し、少なくとも１つのビットがそこに蓄積される。特に、この抵抗スイッチング層は、金属酸化物または金属窒化物である。
【背景技術】
【０００３】
今日、電荷がＭＯＳＦＥＴ構造に組み込まれた導電性または非導電性電荷蓄積層の中に蓄積されるフラッシュ型不揮発性メモリ技術が、不揮発性メモリの市場を支配している。このタイプの不揮発性メモリ技術は、半導体の国際技術ロードマップ（International Technology Roadmap for Semiconductors: ITSR）の「２００５年版、プロセス統合、デバイスおよび構造」で提案されているように、このデータ蓄積メカニズムの基本的な物理的限界により、４５ｎｍ技術ノードを越えると、厳しい小型化の問題に直面すると考えられている。
【０００４】
メモリのセル寸法の更なる小型化を可能とするポテンシャルを有する他の不揮発メモリ技術が現れている。最も将来性のある技術は、抵抗スイッチングメモリであり、Resistive Random Access Memory（ＲＲＡＭ）として知られている。そのようなＲＲＡＭメモリは、メモリ要素と選択要素とを含む。不揮発性メモリ素子の抵抗は、電圧誘起の、または電流誘起の材料の抵抗変化を用いる、少なくとも２つの安定抵抗状態の間で可逆的に変化できる。そのような可逆的な抵抗変化活性材料の例として、カルコゲニド（chalcogenide）、カーボンポリマー、酸化ニッケル、酸化タングステン、酸化銅、のような選択された二元系金属酸化物、酸化ニッケルコバルトのような三元系金属酸化物、または、ＣｒドープされたＳｒ（Ｔｉ）ＺｒＯ３やＰｒ０．７Ｃａ０．３Ｍｎ０．３のような更に複雑な金属酸化物が該当する。
【０００５】
高密度レベルのために不揮発性メモリ技術を選択するための重要な基準は、メモリセルが低電圧動作であることである。供給電圧が少なくなると、メモリセルの動作電圧も低減が必要となる。メモリセル用により低い供給電圧が可能となると、とりわけ、消費電圧の低減、バッテリ寿命の増加、集積回路の熱の低減が可能となる。
【０００６】
以下で検討するように、ＯｘＲＲＡＭメモリ技術の電気形成（electro-forming）プロセスは、特に関係がある。なぜなら、数ボルト、一般には４〜６Ｖを、一般にはミリ秒より長い時間、適用する必要があるからである。熱誘起リセットメカニズムに関して、ＯＮ状態のデータ保持が良好ではない。
【０００７】
特に、メモリセルが高温の環境で使用される、自動車の部分に酸化ニッケルＯｘＰＰＡＭメモリを使用した場合、温度に依存するリセットメカニズムが、最先端の酸化ニッケルＯｘＲＲＡＭメモリセルの弱点となる。それゆえに、セット信号およびリセット信号の増幅を減らすために、「形成プロセス（forming process）」の必要性をなくすことが有利である。
【発明の開示】
【０００８】
第１の形態では、抵抗スイッチング不揮発性メモリ素子が記載され、このメモリ素子は、上部電極と下部電極との間に挟まれた抵抗スイッチング金属酸化物層を含み、金属酸化物層は、層の膜厚方向に傾斜した酸素を有する。金属酸化物層の酸素の傾斜は、好適には、上部電極から下部電極に向かって減少する。メモリ素子は、好適には、異極性のセット電圧とリセット電圧を有する。
【０００９】
メモリ素子の金属酸化物は、ニッケルを含む。このニッケル含有金属酸化物は、好適には二元系ニッケル酸化物である。メモリ素子の下部電極は、ニッケルを含んでも良い。メモリ素子の下部電極は、このように、ニッケル酸化物の金属酸化物層に隣接するニッケル含有層と、ニッケル含有層に隣接するチタン含有層とを含む。好適には、下部電極は、ニッケル酸化物層に隣接するニッケル層と、ニッケル層に隣接するチタン窒化物層と、チタン窒化物層に隣接するチタン層とのスタックである。上部電極と下部電極とは同じ材料から形成されても良い。好ましい具体例では、上部電極、下部電極、および金属酸化物層は、ニッケルを含む。
【００１０】
また、上述のいずれかのメモリ素子と、電極の１つに電気的に接続された選択素子とを含むメモリセルが開示される。選択素子はＭＯＳＦＥＴであり、ＭＯＳＦＥＴのソース／ドレイン接合の１つが、電極の１つに電気的に接続されている。
【００１１】
第２の形態では、抵抗スイッチング不揮発性メモリ素子の製造方法が記載され、この方法は、基板を提供する工程と、基板上に下部電極を形成する工程と、下部電極上に抵抗スイッチング金属酸化物層であって、金属酸化物層は膜厚方向に酸素の傾斜を有する工程と、金属酸化物層上に上部電極を形成する工程とを含む。メモリ素子は、好適には、異極性のセット電圧とリセット電圧を有する。
【００１２】
下部電極、金属酸化物層、および上部電極を形成する工程は、１またはそれ以上の下部電極層、金属酸化物層、および１またはそれ以上の上部電極層のスタックを形成する工程と、このスタックをパターニングしてメモリ素子を形成する工程とを含む。
【００１３】
下部電極は、基板上に金属層を形成して形成され、続いて、金属酸化物層は、金属層の上部のみを金属酸化物層に変えることにより形成される。金属層を熱酸化することにより、金属層を金属酸化物層に変えることができる。熱酸化プロセスのプロセスパラメータは、メモリ素子の望まれる電気的特性の観点から決定され、このプロセスパラメータは、酸素分圧、酸化時間、および／または酸化温度のグループから選択される。好適には、電気的特性は、メモリ素子のセット電圧とリセット電圧である。
【００１４】
好適には、金属層は、その上部部分を金属酸化物層に変える工程に先立って、実質的に酸素の無い雰囲気で加熱される。
【００１５】
金属層の金属は、ニッケルでも良い。次に、金属酸化物層の金属は、ニッケルでも良い。好適には、ニッケル酸化物層は二元系ニッケル酸化物である。上部電極は、ニッケル酸化物層の上にニッケルの層を形成する工程により形成される。
【００１６】
下部電極は、金属酸化物層に隣接するニッケル含有層と、ニッケル含有層に隣接するチタン含有層とを含む。このチタン含有層は、上部電極に隣接するチタン窒化物層と、チタン窒化物層に隣接するチタン層とのスタックとして形成される。
【００１７】
第３の形態では、抵抗スイッチング不揮発性メモリ素子の電気的特性を決定する方法が開示され、かかるメモリ素子は、金属の上部層を有する下部電極と、上部金属層の一部を熱酸化して形成された抵抗スイッチング金属酸化物層と、膜厚方向に酸素が傾斜した金属酸化物層と、金属酸化物層の上に形成された上部電極とを含み、決定される方法は、メモリ素子の所望の電気的特性の観点から金属酸化物層中の酸素の傾斜を決定する工程を含む。電気的特性は、好適には、セット電圧とリセット電圧である。
【００１８】
酸素の傾斜は、熱酸化工程のプロセスパラメータの値を決定することにより決められ、それらのプロセスパラメータは、酸素分圧、酸化時間、および／または酸化温度のグループから選択される。酸素の傾斜は、または、熱酸化される金属層の膜厚の選択によっても決定される。
【００１９】
酸素の傾斜は、また、熱酸化される金属層の酸化速度を変えることによっても決定される。酸化速度は、金属層を熱酸化する工程に先立って、実質的に酸素の無い雰囲気で金属層を加熱し、金属層を再結晶化することにより変えられる。
【００２０】
金属酸化層の金属や、下部電極の上部金属層の金属は、ニッケルでも良い。ニッケル金属酸化物は、好適には二元系ニッケル酸化物である。
下部電極は、更に、上部金属層の下にあるチタン含有層を含んでも良い。好適には、チタン含有層は、上部金属層に隣接したチタン窒化物層と、チタン窒化物層に隣接したチタン層とのスタックとして形成される。
【図面の簡単な説明】
【００２１】
全ての図面は、本発明の幾つかの形態と具体例を描くことを意図する。図面において、幾つかの要素の相対的な大きさは、それらの実際の大きさとは異なり、図示目的で縮小されている。
【図１】従来のＤＣ堆積されたニッケル酸化物ＲＲＡＭメモリ素子の一般的な電流−電圧特性を示す。
【図２】本実施の形態により製造された抵抗スイッチング不揮発性メモリデバイスの４つの電流−電圧特性（１−４）を示す。メモリデバイスは、−１Ｖと＋１Ｖの間を４サイクルした。メモリデバイスは、ニッケル上部電極とニッケル／チタン／ニッケル窒化物上部電極との間に挟まれたニッケル酸化物抵抗スイッチング層を有し、シリコンウエハ上に形成されるが、シリコン酸化層によりそこから分離されている。ニッケル酸化物層は、純Ｏ２雰囲気中で、４００℃２０分間のＲＴＡ酸化により形成された。
【図３】図２の抵抗スイッチング不揮発性メモリデバイスの上部電極の面積への、オン状態（低抵抗状態またはＬＲＳ）とオフ状態（高抵抗状態またはＨＲＳ）とにおける電流の依存性を示す。
【図４】一の具体例にかかるメモリ素子の断面図を示す。
【図５ａ】一の具体例にかかる製造工程の断面図を模式的に示す
【図５ｂ】一の具体例にかかる製造工程の断面図を模式的に示す
【図５ｃ】一の具体例にかかる製造工程の断面図を模式的に示す
【図５ｄ】一の具体例にかかる製造工程の断面図を模式的に示す
【図６ａ】一の具体例にかかる製造工程の断面図を模式的に示す
【図６ｂ】一の具体例にかかる製造工程の断面図を模式的に示す
【図６ｃ】一の具体例にかかる製造工程の断面図を模式的に示す
【図６ｄ】一の具体例にかかる製造工程の断面図を模式的に示す
【図７】一の具体例にかかるＮｉ／ＮｉＯ／Ｎｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックの電気的特性を示す。
【図８】一の具体例にかかる、酸化プロセスパラメータの関数としてのＮｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックの閾値電圧を示す。
【図９】一の具体例にかかる堆積したままのＮｉ層を酸化する前に、Ｎｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタック中の堆積したままのＮｉをアニールすることによる、シート抵抗への影響を示す。
【図１０】一の具体例にかかる、酸化前にＮｉ層をアニールしたＮｉ／ＮｉＯ／Ｎｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックの電気的特性を示す。
【図１１】一の具体例にかかる、その上にＮｉ層が形成された基板（ＴｉＮ／ＴｉｖｓＳｉＯ２）の、Ｎｉ層の酸化速度への影響を示す。
【図１２】一の具体例にかかる、酸化前にＮｉ層をアニールすることによるＮｉ／ＮｉＯ／Ｎｉ／ＴｉＮ／ＴｉＳｉＯ２スタックの電気的特性を示す。
【図１３】一の具体例にかかる、酸化前にＮｉ層をアニールすることによるＮｉ／ＮｉＯ／Ｎｉ／ＴｉＮ／ＴｉＳｉＯ２スタックの電気的特性を示す。
【図１４】一の具体例にかかる、酸化前にＮｉ層をアニールすることによるＮｉ／ＮｉＯ／Ｎｉ／ＴｉＮ／ＴｉＳｉＯ２スタックの電気的特性を示す。
【図１５ａ】ＴｉＮ／Ｔｉ層の上に形成されたメモリ素子を製造するための２つの統合スキームを示す。
【図１５ｂ】ＴｉＮ／Ｔｉ層の上に形成されたメモリ素子を製造するための２つの統合スキームを示す。
【図１６】一の具体例にかかるＸＰＤプロファイルを示す。        （ａ）酸化前における２４ｎｍと１００ｎｍのＮｉ層の（１１１）Ｎｉブラッグ反射の比較である（θ−２θ回折パターン）。        （ｂ）非酸化の１００ｎｍ膜厚のＮｉ層の、｛１１１｝Ｎｉ極点図である。        （ｃ）非酸化の１００ｎｍ膜厚のＮｉ層の、｛２００｝Ｎｉ極点図である。        （ｄ）Ｎｉ層（膜厚１００ｎｍ）を４００℃で１２０秒間、純酸素中で酸化して形成したＮｉＯ膜の｛１１１｝ＮｉＯ極点図である。
【図１７】一の具体例にかかるＴＥＭ断面図を示す。        （ａ）Ｐｔ／ＮｉＯ／Ｎｉ／ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉスタックのＴＥＭ断面図である。ＮｉＯ膜は、４００℃で３０秒間、純酸素中で行われるＲＴＡを用いてＮｉ層を酸化して得られた。上部層は、ＦＩＢカッティング中にスタックを保護する。        （ｂ）選択された領域の、（１１１）Ｎｉと（２００）Ｎｉブラッグスポットに対応する電子回折パターン像と暗視野像である。
【図１８ａ】一の具体例にかかるＮｉ結晶構造と酸化時間との関係を示す。（１１１）ＮｉＯ（左側）と（１１１）Ｎｉ（右側）のブラッグ反射の、変化と酸化時間の関係である。
【図１８ｂ】一の具体例にかかるＮｉ結晶構造と酸化時間との関係を示す。（１１１）ＮｉＯブラッグ反射の積分幅βと対応するＮｉＯ結晶の平均寸法の、アニール時間に依存性を示す。
【図１９ａ】一の具体例にかかる、Ｎｉ結晶構造とＮｉ結晶構造とアニー理温度の間の関係を示す。２５〜４００℃の真空中で測定した回折パターンの温度依存性である（１００ｎｍ膜厚のＮｉ層）。
【図１９ｂ】一の具体例にかかる、Ｎｉ結晶構造とＮｉ結晶構造とアニー理温度の間の関係を示す。（１１１）Ｎｉ積分強度の対応する温度依存性である。
【図１９ｃ】一の具体例にかかる、Ｎｉ結晶構造とＮｉ結晶構造とアニー理温度の間の関係を示す。プロファイルフィッティング手順を用いて、Ｎｉ結晶寸法に関して解釈される（１１１）Ｎｉ反射の積分幅βを引き出すために、回折ピーク拡がり分析が行われた。
【図２０ａ】一の具体例にかかるＮｉ結晶構造とアニール温度との間の関係を示す。４００℃一定で純酸素中で記録された回折パターンの時間依存性であり、（１１１）Ｎｉと（１１１）ＮｉＯのブラッグ反射が同時に増加する。
【図２０ｂ】一の具体例にかかるＮｉ結晶構造とアニール温度との間の関係を示す。積分強度の対応する変化である。
【図２１ａ】一の具体例にかかるＮｉ結晶構造と酸化パラメータとの関係を示す。４００℃と５００℃で測定された（１１１）ＮｉＯブラッグ反射の、積分強度比Ｉ（ｔ）／Ｉ（ｔ→∞）の、変化と酸化時間との関係である。
【図２１ｂ】一の具体例にかかるＮｉ結晶構造と酸化パラメータとの関係を示す。４００℃と５００℃で測定された（１１１）ＮｉＯ反射の積分幅βから導き出した、ＮｉＯの見かけの微結晶寸法の、時間に依存した成長を示す。実線はＪＭＡＣモデル（詳細は明細書参照）から計算した曲線である。挿入図は、４００℃と５００℃で前処理したＮｉ膜と、直接４００℃の酸化雰囲気に晒されたＮｉ層の、ＮｉＯ微結晶寸法の変化（ｔ＜２時間）を比較したものである。
【図２２】Ｐｔ／ＮｉＯ／ＮｉＭＲＭ構造の、典型的なＩ（Ｖ）スイッチング特性を示す。ＮｉＯ膜は、純酸素中で４００℃、１０秒間のＲＴＡを用いて、１００ｎｍ膜厚のＮｉ層の酸化から得られた。
【図２３ａ】本発明の一の具体例にかかる、アニール時間を関数とした電気パラメータの変化を示す。Ｐｔ／ＮｉＯ／ＮｉＭＲＭ構造について、アニール時間の関数としての閾値電圧（Ｖｔｈ）の変化である。Ｉ（Ｖ）特性は、１０秒から３００秒の間、異なった温度（２００、３００、４００℃）において純Ｏ２中でアニールした、最初の膜厚が２４ｎｍまたは１００ｎｍ膜厚のＮｉ層を有する試料で測定された。２００℃でアニールされた１００ｎｍ膜厚のＮｉ層で、変化無しが観察された。
【図２３ｂ】本発明の一の具体例にかかる、アニール時間を関数とした電気パラメータの変化を示す。純Ｏ２中で３００℃で酸化された２４ｎｍまたは１００ｎｍ膜厚のＮｉ層の、低抵抗（ＲＯＮ）および高抵抗（ＲＯＦＦ）の典型的なアニール時間依存性を示す。
【図２４】一の具体例にかかる異なった酸化雰囲気（２００℃および４００℃で、３０秒および１８０秒のＲＴＡ）で形成したＰｔ／ＮｉＯ／ＮｉＭＲＭ構造について、閾値電圧（Ｖｔｈ）の分布を示す。
【図２５】一の具体例で形成したメモリデバイスの電気特性を示す。
【発明の概要】
【００２２】
本発明は、特定の具体例について、所定の図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００２３】
また、記載や請求の範囲中の、上、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００２４】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００２５】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００２６】
同様に、本発明の例示の具体例の記載中において、多くの発明の形態の１またはそれ以上の記載を能率的にし、理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００２７】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００２８】
ここで提供された説明では、多くの特定の細部について説明される。しかしながら、本発明の具体例は、それらの特定の細部無しに行うことができるかも知れない。他の例では、公知の方法、構造、または技術は、この記載の理解を不明瞭にしないために、詳細には記載されていない。
【００２９】
活性材料に電流または電圧信号を与えることで、一の抵抗状態から他の抵抗状態に変えることができる物理的メカニズムは、ＲＲＡＭメモリセルで使用される材料に依存する。特に、とりわけ、D.C.Kim, S.Seo, S.E.Ahn らがApplied Physics Letter 88(20), 202102 (2006)で記載しているように、二元系ニッケル酸化物の不揮発性メモリで切り替えられる抵抗が、ニッケル酸化物膜を通る細いフィラメント（filamentary）の導電経路のそれぞれの形成／破壊に基づいて示された。このフィラメントメカニズムは、不揮発性メモリセルの寸法に無関係であることが期待されるため、そのようなニッケル酸化物ＲＲＡＭ技術は、高い小型化の可能性を有する。
【００３０】
ＯｘＲＲＡＭとして知られている、多層交差点構造のニッケル酸化物二元系酸化物抵抗ＲＡＭの製造は、高密度のストレージ応用について、G.Baek, M.S.Lee, S.SeoらがInternational Electron Devices Meeting Tech. Dig., p.587 (2004)または国際特許出願ＷＯ２００６／１２１８３７中で示している。これらは全体が参照されることにより、ここに組み込まれる。そのようなＯｘＲＲＡＭメモリセルは、上部電極と下部電極の間に挟まれた抵抗スイッチング金属酸化物を含む、金属−絶縁体−金属（ＭＩＭ）構造を形成する、メモリ素子を含む。これらの電極は、例えばプログラミング、消去、またはその読み出しのようなメモリセルの動作中に、例えば電圧または電流のような電気信号を、抵抗スイッチング層に与えることができる。メモリセルは、好ましくは、更に、電極の１つと電気的に接続された、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）やバイポーラトランジスタのようなダイオードまたはトランジスタのような選択素子を含む。この選択素子は、メモリセルのアロイの一部で、ＯｘＲＲＡＭメモリセルの選択アドレスを助ける。
【００３１】
D.C.Kim, S.Seo, S.E.Ahn らがApplied Physics Letter 88(20), 202102 (2006)に記載しているように、ＯｘＲＲＡＭメモリ素子を製造するために、通常、ニッケル酸化物膜が金属の導電性基板の上にＤＣ反応性スパッタにより形成される。そのようなＯｘＲＲＡＭメモリ素子の一般的な電流−電圧変化特性が、図１に示される。ここで、矢印は、電気信号がＯｘＲＲＡＭメモリ素子の与えられる方向および順序を示す。
【００３２】
最初に、即ち、ニッケル酸化層を形成した後で、他の電極バイアスを与える前において、ニッケル酸化物層は高抵抗状態にある。数Ｖの範囲、一般には４Ｖ〜６Ｖの電圧が、可逆的な抵抗スイッチングニッケル酸化物層の形成に適用される。最初の高抵抗状態から、低抵抗状態へのこの遷移は、上部電極と下部電極の間のニッケル酸化物層中の導電性のフィラメント経路の形成によることが最もありそうである。このプロセスは、電気形成（electro-forming）プロセスと呼ばれ、安定した抵抗状態の間でＯｘＰＰＡＭメモリ素子を切り替えるのに必要な大きさより高い初期電圧信号が必要とされる。電鋳プロセスは、図１には示されない。
【００３３】
ニッケル酸化物層の電気形成後に、ＯｘＲＲＡＭメモリ素子は抵抗的にリセットとセットになりうる。セットスイッチング、即ちＯＮ状態または低抵抗状態への切替は、電圧で制御される。ニッケル酸化物ＯｘＲＲＡＭメモリ素子のセットを可能とする物理的メカニズムは、下部電極と上部電極の間に導電性のフィラメント経路を形成するような、ソフトブレイクダウンメカニズムと同様であろう。リセットスイッチング、即ちＯＦＦ状態または高抵抗への切替は、電流で制御され、下部電極と上部電極の間で導電性のフィラメント経路が切れる電気熱メカニズムによると信じられている。
【００３４】
図１に示すように、ニッケル酸化物ＯｘＲＲＡＭメモリは、それをリセットとセットを切替るために、ユニポーラモードおよびバイポーラモードの双方で動作できる。ユニポーラ動作では、セットおよびリセット電圧信号が同じ極性であり、即ち、負または正である。一方、バイポーラ動作では、セットおよびリセット電圧信号が逆の極性である。ユニポーラまたはバイポーラのどちらの動作モードであっても、スイッチング電圧の大きさは、セットとリセットで異なる。特に、より信頼がある通常の動作は、ユニポーラモードである。
【００３５】
この記載の具体例では、好適にはニッケル酸化物層である金属酸化物層をその中にデータ蓄積のために含む、抵抗スイッチング不揮発性メモリ素子を製造する方法が記載される。それらの具体例により製造されるメモリ素子は、とりわけ以下の特性を有する。
使用前にメモリ素子がすでに低抵抗状態、即ちＯＮ状態であるため、電気形成プロセスが不要である。これにより、メモリ素子は、使用前の状態から低電圧として動作できる。
メモリ素子はバイポーラモードのみで動作し、即ちセット電圧およびリセット電圧は、図２に示されるように反対の極性となる。
スイッチング電圧は、図２に示されるように、セット電圧およびリセット電圧の双方に対して実質的に同じである。
スイッチング電圧の大きさは、１Ｖまたは０．５Ｖより小さくてもよい。
このセットおよびリセットのスイッチング電圧は、金属酸化物の抵抗スイッチング層を形成するためのプロセス条件を選択することにより調整できる。
熱的に誘起されるリセットのスイッチングは不要であり、メモリ要素の記憶寿命に有益な影響が期待され、リセットは、電流制御ではなく電圧制御である。
セットおよびリセットのスイッチングメカニズムが、上部電極と下部電極の間の導電性のフィラメントのそれぞれの形成／切断によるため、メモリ素子は小型化できる。
【００３６】
これは図３に示され、ここでは、１Ｈｚ周波数で±０．９Ｖの大きさの三角波形を提供することにより、この具体例により製造されるメモリ素子を通って電流が測定される。ここでは、下部電極と金属酸化物層は、基板上に延びたパターニングされない層として形成され、一方、上部電極は、上部電極と金属酸化層との間に様々な面積の界面領域が形成されるようにパターニングされる。ここで、この界面の面積は、常に、金属酸化物層と下部電極の間の界面の面積より小さい。ＯＮ状態（低抵抗状態：ＬＲＳ）では、上部電極の面積が増加しても、電流は本質的に一定であり、一方、ＯＦＦ状態（高抵抗状態：ＨＲＳ）では、上部電極の面積が増加すると、電流も増加する。これらの結果は、ＨＲＳの条件は、上部電極の面積により強く支配され、一方、酸化物中での導電性フィラメント経路の形成はＬＲＳの導電性を説明することを示す。面積がより広くなっても、導電性フィラメントの経路の総数は変わらないため、この面積範囲の面積では、ＯＮ状態の抵抗は小さくならない。
【００３７】
これらの特性は、抵抗スイッチング金属酸化物層を製造する特定のプロセスと関係すると信じられている。具体例にかかる金属酸化物層の特徴は、上部電極を有する界面から、下部電極層を有する界面に、金属酸化物層の膜厚方向に酸素の傾斜が存在することである。
【００３８】
好適には、金属酸化物が過剰の酸素を有して完全に酸化されるか、化学量論的な金属酸化物が得られる上部電極から、金属酸化物が過剰の金属を有する下部電極に向かって、この金属酸化物層中の酸素量は減少する。このように、ニッケル酸化物層中のニッケル酸化物に対する酸素の割合は、１つの界面で純ニッケルに対応する０から、化学量論的な二元系のニッケル酸化物に対応する反対側の界面での約０．５まで、金属酸化物層中で範囲を持つ。このニッケル酸化物に対する酸素の比は、この反対側の界面において、０．５より高い場合もある。
【００３９】
図４は、下部電極２と上部電極４との間に挟まれた抵抗スイッチング金属酸化層３を含むメモリ素子１の断面図を示す。下部電極２は、基板５の上に形成される。金属酸化物層３は、一つの電極から他の電極に勾配のある酸素を含む。好適には、この勾配は、下部電極２に向かって減少する。
【００４０】
一の具体例では、抵抗スイッチング不揮発性メモリ素子を製造するためのプロセスが記載されている。図４は、下部電極２と上部電極４との間に挟まれた抵抗スイッチング金属酸化物層３を含むこのメモリ素子１の断面図を示す。下部電極２は、基板５の上に形成される。製造プロセスは、図５ａから図５ｄに示される以下の工程を含む。
【００４１】
図５ａに示されるように、下部電極２の第１層６が、基板５の上に形成される。基板５は、バルクシリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）基板のようなシリコンベースの基板でも良い。好適には、下部電極は、シリコン酸化物および／またはシリコン窒化物のような誘電体層により、または基板５と下部電極２との間の接合により、基板から電気的に分離される。下部電極２は、最初に基板５の上にＴｉ層を形成し、Ｔｉ層の上にＴｉＮ層を形成することにより形成される。Ｔｉ層およびＴｉＮ層６は、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて形成しても良い。一般には、約２０ｎｍのＴｉと約４０ｎｍのＴｉＮが形成される。ＴｉおよびＴｉＮの膜厚は、３ｎｍ〜１００ｎｍの範囲である。
【００４２】
図５ｂに示すように、ニッケル金属膜７は、露出したＴｉＮ表面６の上に形成される。Ｎｉ層７は、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて形成しても良い。一般には、約１００ｎｍのＮｉが形成される。Ｎｉ層の膜厚は、約２０ｎｍから約２５０ｎｍの範囲であり、一般には約１００ｎｍである。Ｎｉ層７を形成した後に、熱処理がスタック層６、７に行われる。この酸素の無い雰囲気での熱処理工程は、堆積したままのＮｉ層７の粒径や結晶方位のような微細構造を安定化することであり、本質的にはＮｉ層７は酸化されない。好適には、スタック層６、７は、この熱処理工程中に真空中で加熱される。一般には、約４００℃で約１０分間、Ｎｉ層の７の予備酸化を防止するために真空雰囲気での熱アニール工程が用いられる。一般に、温度は４００℃から５００℃の範囲内であり、１０分から２０分間行われる。このアニール工程は、堆積したままのＮｉ層７の（１１１）結晶方位を安定化させ拡大し、堆積したままのＮｉ層７の酸化速度を遅くすると信じられ、これによりニッケル酸化物の抵抗スイッチング層３の酸素の傾斜と、これにより、メモリ素子１の閾値電圧を、良好に制御する。この加熱工程中に、下部電極２の上部層７が再結晶すると思われる。
【００４３】
図５ｃに示すように、アニールされたＮｉ層７は、少なくとも部分的に、その膜厚方向の少なくとも一部で酸素の勾配を有するニッケル酸化物層３に変えられる。露出したＮｉ層７の上部部分は、酸素を含み、一方、Ｎｉ層の下部部分は、酸化されないままで、下部電極２の一部となる。酸化されないニッケル層７との界面近傍では、ニッケル酸化物層３が過剰のニッケルを有し、一方、ニッケル酸化物層３の露出した部分に向かって、ニッケル酸化物層中のニッケルは実質的に完全に酸化され、露出表面近傍では、化学量論的なニッケル酸化物が得られる。上部電極４が形成される表面では、化学量論的な組成を越えて酸化されても良い。
【００４４】
ニッケル層の酸化されない下部部分は、酸化された上部部分に対して、良好な付着力と低いコンタクト抵抗を与える。ニッケル層７を、ニッケル酸化物層３とニッケル層７の積層に変えるには、ニッケル層の熱酸化、例えば高周波遠隔プラズマ酸化を用いたニッケル層のプラズマ酸化、ニッケル層７の上部部分に酸素を注入した後にニッケル酸化物３を形成するための熱酸化工程を行うなどの様々なプロセスが使用できる。
【００４５】
熱酸化がニッケル層７の変換に使用された場合、金属酸化物層３中の酸素勾配は、酸素分圧、酸化時間、および酸化温度のような熱酸化工程のプロセスパラメータにより制御できる。熱酸化工程の異なった期間が、酸化物層３の膜厚や酸素勾配を調整し、メモリ素子１のメモリウインドウを最適化するのに使用される。同様に、熱酸化工程が、異なった酸素分圧で行われて、金属酸化物層３の膜厚や酸素勾配、これによりメモリ要素１の閾値電圧が決定される。一般に、純酸素中で４００℃までの温度の高速熱アニール（ＲＴＡ）が、ニッケル層７の上部部分３の酸化のために使用される。上述のように、酸化速度は、また、アニールされたＮｉ層７のモフォロジにも依存し、これはとりわけ、下層の金属層６と酸素の無いアニール工程により決められる。好適には、ニッケル層７は、部分的に酸化され、ニッケル層は基板５の近傍に残る。
【００４６】
図５ｄに示すように、上部電極４が、金属酸化層３の上に、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて、１またはそれ以上の層を形成することにより形成される。それらの上部電極層の材料は、Ｎｉ、Ｔｉ、ＴｉＮ、Ｐｔでも良い。好適には、Ｎｉが上部電極４を形成するために使用される。
【００４７】
下部電極層２のスタック、金属酸化物層３、および上部電極４を形成した後、このスタックはパターニングされて、図４に示されたメモリ素子のような、アレイ状のメモリ素子１となる。当業者にとって明らかなように、相互接続構造を形成するために追加のプロセスが必要となり、これにより、プログラミング、書き込み、およびその消去のために、個々のメモリ素子に電気的に接続される。相互接続構造とその製造方法の例が、参照することによりここに組み込まれる国際出願ＷＯ２００７／０６２０１４に開示されている。ここで、ダイオードが、選択された素子としてメモリ素子に組み込まれるが、当業者が認めるように、ＭＯＳＦＥＴのようなトランジスタまたはバイポーラトランジスタが基板５中に存在し、個々のトランジスタが選択素子としてそれぞれのメモリ素子１に接続されても良い。
【００４８】
一の好適な具体例では、抵抗スイッチング不揮発性メモリ素子の製造プロセスが記載されている。図４は、下部電極２と上部電極４との間に挟まった抵抗スイッチング金属酸化物層３を含むメモリ素子の断面図を示す。下部電極２は基板５の上に形成される。製造プロセスは、図６ａ〜図６ｄに示す以下の工程を含む。
【００４９】
図６ａに示すように、下部電極２が基板５の上に形成される。基板５は、バルクシリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）基板のようなシリコンベースの基板でも良い。好適には、下部電極は、シリコン酸化物および／またはシリコン窒化物のような誘電体層により、または基板５と下部電極２との間の接合により、基板から電気的に分離される。下部電極２は、最初に基板５の上にＴｉ層を形成し、Ｔｉ層の上にＴｉＮ層を形成することにより形成される。Ｔｉ層およびＴｉＮ層６は、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて形成しても良い。一般には、約２０ｎｍのＴｉと約４０ｎｍのＴｉＮが形成される。ＴｉおよびＴｉＮの膜厚は、３ｎｍ〜１００ｎｍの範囲である。
【００５０】
図６ｂに示すように、犠牲ニッケル金属膜７は、露出したＴｉＮ表面６の上に形成される。Ｎｉ層７は、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて形成しても良い。一般には、約１００ｎｍのＮｉが形成される。Ｎｉ層の膜厚は、約２０ｎｍから約２５０ｎｍの範囲であり、一般には約１００ｎｍである。Ｎｉ層７を形成した後に、熱処理がスタック層６、７に行われる。この酸素の無い雰囲気での熱処理工程は、堆積したままのＮｉ層７の粒径や結晶方位のような微細構造を安定化することであり、本質的にはＮｉ層７は酸化されない。好適には、スタック層６、７は、この熱処理工程中に真空中で加熱される。一般には、約４００℃で約１０分間、Ｎｉ層の７の予備酸化を防止するために真空雰囲気での熱アニール工程が用いられる。一般に、温度は４００℃から５００℃の範囲内であり、１０分から２０分間行われる。このアニール工程は、堆積したままのＮｉ層７の（１１１）結晶方位を安定化させ拡大し、堆積したままのＮｉ層７の酸化速度を遅くすると信じられ、これによりニッケル酸化物の抵抗スイッチング層３の酸素の傾斜と、これにより、メモリ素子１の閾値電圧を、良好に制御する。この加熱工程中に、下部電極２の上部層７が再結晶すると思われる。
【００５１】
図６ｃに示すように、アニールされたＮｉ層７は、その膜厚方向に酸素の勾配を有するニッケル酸化物層３に変えられる。下部電極２との界面近傍では、ニッケル酸化物層３が過剰のニッケルを有し、一方、ニッケル酸化物層３の露出した部分に向かって、ニッケル酸化物層中のニッケルは実質的に完全に酸化され、露出表面近傍では、化学量論的なニッケル酸化物が得られる。上部電極４が形成される表面では、化学量論的な組成を越えて酸化されても良い。
【００５２】
熱酸化がニッケル層７の変換に使用された場合、金属酸化物層３中の酸素勾配は、酸素分圧、酸化時間、および酸化温度のような熱酸化工程のプロセスパラメータにより制御できる。熱酸化工程の異なった期間が、酸化物層３の膜厚や酸素勾配を調整し、メモリ素子１のメモリウインドウを最適化するのに使用される。同様に、熱酸化工程が、異なった酸素分圧で行われて、金属酸化物層３の膜厚や酸素勾配、これによりメモリ要素１の閾値電圧が決定される。一般に、純酸素中で４００℃までの温度の高速熱アニール（ＲＴＡ）が、ニッケル層７の上部部分３の酸化のために使用される。上述のように、酸化速度は、また、アニールされたＮｉ層７のモフォロジにも依存し、これはとりわけ、下層の金属層６と酸素の無いアニール工程により決められる。好適には、ニッケル層７は、部分的に酸化され、ニッケル層は基板５の近傍に残る。
【００５３】
図６ｄに示すように、上部電極４が、金属酸化層３の上に、イオン化金属成長（ＩＭＰ）プロセス、物理気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを用いて、１またはそれ以上の層を形成することにより形成される。それらの上部電極層の材料は、Ｎｉ、Ｔｉ、ＴｉＮ、Ｐｔでも良い。好適には、Ｎｉが上部電極４を形成するために使用される。
【００５４】
下部電極層２のスタック、金属酸化物層３、および上部電極４を形成した後、このスタックはパターニングされて、図４に示されたメモリ素子のような、アレイ状のメモリ素子１となる。当業者にとって明らかなように、相互接続構造を形成するために追加のプロセスが必要となり、これにより、プログラミング、書き込み、およびその消去のために、個々のメモリ素子に電気的に接続される。相互接続構造とその製造方法の例が、参照することによりここに組み込まれる国際出願ＷＯ２００７／０６２０１４に開示されている。ここで、ダイオードが、選択された素子としてメモリ素子に組み込まれるが、当業者が認めるように、ＭＯＳＦＥＴのようなトランジスタまたはバイポーラトランジスタが基板５中に存在し、個々のトランジスタが選択素子としてそれぞれのメモリ素子１に接続されても良い。
【００５５】
図５ａ〜図５ｄ、および図６ａ〜図６ｂに示された具体例では、ニッケル層７が最初に形成され、酸化されて金属酸化物層３が形成された。しかしながら、金属酸化物層３は、ニッケルと酸素を下部電極２上に反応性スパッタして形成しても良い。下部電極２は、図５ｃに示すスタックと同様に、上部ニッケル層７を有しても良い。好適には、この上部ニッケル層７は、チタン含有層の上に形成される。好適には、このチタン含有層は、チタン層の上にチタン窒化物があるスタックである。下部電極２は、図６ｃに示すような、Ｐｔ、Ｔｉ、Ｗのような他の金属層を上部層として有しても良い。反応性スパッタ中に、酸素とアルゴンが混合されたガス中の酸素は、堆積チャンバ中の全圧力に対する酸素分圧の比として定義され、変えることができる。好適には、堆積チャンバ中の酸素量は、堆積プロセス中に増加する。最初、過剰の金属を有する層に対応して、酸素量は５％より少ないが、更にニッケル酸化物層７が形成されると、ニッケル酸化物層が完全に堆積された場合の過剰の酸素を有する層に対応して、最大約２０％まで増加する。
【００５６】
一の具体例では、ＮｉＯ／Ｎｉ／ＳｉＯ２／Ｓｉのスタックを含むメモリ素子、またはＮｉＯ／Ｎｉ／Ｎｉ／ＴｉＮ／Ｔｉ／ＳｉＯ２／Ｓｉのスタックを含むメモリ素子について得られたプロセス条件および実験結果が記載される。ＮｉＯ抵抗スイッチング層は、ニッケル層の熱酸化で形成される。例示したように、リセット電圧、即ちメモリ素子がＯＮ状態からＯＦＦ状態に切り替わる閾値電圧の、酸化プロセスパラメータ依存性が示される。酸化パラメータは、酸化時間、酸素分圧として表される酸素量、酸化温度である。堆積されたままのニッケル層に追加のアニール工程を行うことによる、アニールされたニッケル層の酸化速度への影響が、酸化された層のシート抵抗を測定することにより研究される。そのようなアニール工程は、堆積されたままのニッケル層の再結晶を助け、実質的に酸化プロセスを遅らせる。ニッケル層７をＴｉＮ／Ｔｉ層の上に形成することにより、堆積したままのニッケル層の酸化プロセスが加速される。このＴｉＮ／Ｔｉ層はまた、ニッケル酸化物層の機械的安定性を改良すると考えられる。
【００５７】
表１は、Ｎｉ酸化からＮｉＯ膜を形成するのに使用した実験条件を示す。Ｎｉ層は、ＳｉＯ２オンＳｉ３Ｎｉ４オンＳｉを含む多層基板の上に堆積される。形成されたＮｉ層は、１００ｎｍまたは２４ｎｍのいずれかである。Ｎｉ層の酸化は、ＲＴＡ炉中で、多くのプロセスパラメータ、即ち表１に示した温度、酸化時間、酸化雰囲気を変えて行われた。
【００５８】
図７は、２つのＮｉ電極の間に挟まれたＮｉＯ層（Ｎｉ／ＮｉＯ／Ｎｉ）を含むこの構造にかけた電圧の関数として、このように形成された構造を流れる電流を示す。最初、試料はＯＮ状態である。閾値電圧Ｖｔｈにおいて、構造はＯＦＦ状態に変わる。電圧が増加した場合、スイッチングは可逆的で無くなり、最後に構造は、非常に低い電流が流れる「開回路（open circuit）」状態になる。
【００５９】
図８は、閾値電圧Ｖｔｈに対するプロセスパラメータの影響を示す。温度、酸化時間、および酸化雰囲気中の酸素分圧の増加とともに、閾値電圧は増加する。メモリ応用の必要性に応じて、対応するプロセスパラメータを変えることにより、閾値電圧は必要な値に調整できる。
【００６０】
Ｎｉ膜の酸化中に、ＮｉＯ膜が、このＮｉ膜の漸進的消費とともに、時間に依存する方法で成長する。Ｎｉ膜は、酸化前の加熱中に、Ｎｉ流が成長するように微細構造が変化し、これにより、ＮｉＯ／Ｎｉ界面が粗くなり、ＮｉＯ膜は正常でない膜厚となる。また、ＮｉＯ／Ｎｉ界面やＳｉＯ２において、ＮｉＯ層の剥離が観察された。ＮｉのＲＴＡ酸化中に、２つの成長メカニズムが競争する。Ｎｉ層の酸化とこのＮｉ層の再結晶である。
【００６１】
図９は、酸化工程前の、堆積されたままのＮｉ膜への追加の熱処理工程の影響を示す。堆積されたままのＮｉ層がＲＴＡ酸化された場合、シート抵抗は酸化時間とともに増加する。しかしながら、堆積されたままのＮｉ層に、例えば５００℃で１０分間、真空中でアニール工程が行われた場合、Ｎｉ層のシート抵抗は、酸化時間に対して本質的に一定である。酸化工程前に堆積したままのＮｉ層をアニールすると、酸化速度がより遅くなる。
【００６２】
この追加のアニール工程の、メモリセルの電気的特性への影響が、図１０に示される。最初、試料はＯＮ状態である。例えば２Ｖより低い低電圧で、電圧の変化に伴って、ＯＦＦ状態とＯＮ状態との間で、可逆的なスイッチングが起きる。印加電圧が増加すると、試料は、最初非常に高い電流レベルにあり、最後に、非常に低い電流が流れる「開回路」状態に切り替わる。このように、堆積したままのＮｉ層を酸化前にアニールすることで、電気的特性を改良できる。
【００６３】
図７〜図１０に示される実験では、Ｎｉ上部電極／ＮｉＯスイッチング層／Ｎｉ下部電極のスタックが、ＳｉＯ２層の上に形成されたが、これらの先の実験で使用された試料と類似した追加の試料が作製された。これらの試料では、追加のＴｉＮ／Ｎｉ層スタックが、Ｎｉ層とＳｉＯ２膜との間に挿入された。ＳｉＯ２膜の上に、２０ｎｍのＴｉが形成された。このＴｉ層の上に、４０ｎｍのＴｉＮが形成された。続いて、２４ｎｍまたは１００ｎｍのＮｉが形成され、Ｎｉ層は酸化工程が行われ、ＮｉＯスイッチング層が形成された。このＮｉＯ層の上には、Ｎｉ上部電極層が形成される。再び、堆積されたままのＮｉ層が、真空中でアニールされる。様々な試料がＲＴＡ炉中で酸化され、ここでは、温度や酸化時間が変えられた。図１１は、Ｎｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックを備えた試料、およびＮｉ／ＴｉＮ／Ｔｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックを備えた試料について、酸化時間を関数としたシート抵抗を示す。その上に酸化されるＮｉ膜が形成される。例えばＳｉＯ２またはＴｉ／ＴｉＮのような基板は、シート抵抗に影響する。ＴｉＮ／Ｔｉ基板の場合、Ｎｉ膜の酸化されない部分の増加したシート抵抗により、示されたように酸化速度はより速くなる。
【００６４】
ＴｉＮ／Ｔｉの、このようにして得られたメモリセルの電気的挙動への影響は、図１２〜図１４に示される。最初に、試料はＯＮ状態にある。−１Ｖから＋１Ｖの電圧範囲内で、可逆的で反復性のスイッチング挙動が観察される。高い電流と低い電流との間の区別が得られる。この区別は、図１２と比較した図１３により示されるように、酸化時間により違ってきて、ここでは、増加した酸化時間が、増加したメモリウインドウ、即ちＯＮ状態とＯＦＦ状態との間の間隔をもたらす。この区別は、また、試験温度にも依存する。図１４に示すように、メモリの動作ウインドウは、１３０℃で測定した場合に小さくなる。このように、好適な構造は、ＮｉＯ／Ｎｉ／ＴｉＮ／Ｔｉ／ＳｉＯ２スタックであり、ここで、Ｎｉ層は、ＮｉＯメモリスイッチング層を形成するための酸化前にアニール工程に晒される。
【００６５】
図１５ａ〜図１５ｂは、２つの集積スキームを示す。図１５ａでは、ＴｉＮ／ＴｉがＳｉＯ２層の上に形成される。続いて、ＳｉＯ２層が、このＴｉＮ／Ｔｉ層スタックを覆うように形成される。この覆ったＳｉＯ２層に開口部が形成され、このＴｉＮ／Ｔｉ層の一部が露出される。このように形成された開口部の中に、Ｃｕおよび／またはＷが堆積され、続いて酸化によりメモリスイッチング層が形成される。
【００６６】
図１５ａにおいて、ＴｉＮ／ＴｉはＳｉＯ２層の上に形成される。Ｎｉ層はこのＴｉＮ／Ｔｉスタック層を覆うように形成される。次にＳｉＯ２層が、Ｎｉ／ＴｉＮ／Ｔｉスタック層を覆うように形成される。このＳｉＯ２層中に開口部が形成され、このＮｉ／ＴｉＮ／Ｔｉ層に一部が露出される。このように形成された開口部中で、露出したＮｉが酸化され、ＮｉＯメモリスイッチング層が形成される。この方法で、共通の下部電極を有するメモリ素子のマトリックスが形成される。それぞれのメモリ素子は、次に分離された上部電極に接続される。これらの開口部は、１５０ｎｍまたはそれ以下の直径を有する。
【００６７】
他の具体例では、この具体例で製造されたメモリ素子の電気的特性、特にセット電圧およびリセット電圧の、酸化プロセスパラメータおよび部分的に酸化されるニッケル層の微細構造に対する依存性について、詳細な分析が行われた。
【００６８】
この具体例では、高速熱アニールルートを用いて全Ｎｉ金属膜を部分酸化し、残ったＮｉ層を下部電極として使用した、ＮｉＯベースのＭＲＭ構造が形成される可能性について研究された。Ｘ線回折が、Ｎｉ酸化速度を検知するために使用され、一方、透過電子顕微鏡が、部分的な微細構造や膜界面の調査を可能とした。このような分析は、特に、堆積されたままのＮｉ金属膜の微細構造（微結晶の大きさおよび方位）の、（ｉ）酸化速度、（ｉｉ）ＮｉＯ膜微細構造特性（微結晶サイズ、組織、および界面粗さ）、および（ｉｉｉ）二次の電気的挙動に対する支配的な役割を重点的に行った。最後の点では、成長したままのＮｉＯ膜は、スパッタ膜に通常必要とされる電気形成工程無しに、最初から低抵抗のＯＮ状態であった。酸化条件に依存して２Ｖ〜５Ｖに変わる閾値電圧の上で、Ｐｔ／ＮｉＯ／ＮｉＭＲＭ構造は、不可逆的に高抵抗のＯＦＦ状態にスイッチした。この不可逆性は、導電性経路を再構築するのが困難な、ＮｉＯ膜の微細構造に起因すると考えられる。
【００６９】
１．概要
外部電流または電圧で制御される抵抗スイッチング現象は、将来の高密度不揮発性メモリデバイスにとって多くの魅力を有する。抵抗スイッチングベースのメモリのコンセプトは、接続されたおよび相互接続されたメモリ素子を集積し、メモリセルの小型化を可能とする。更に、このコンセプトは、３次元の積み重ね（スタック）を可能とする。抵抗メモリ材料は、有機物（（例えば、銅テトラシアノキノジメタン（copper tetracyano quinodimethane））から無機物（例えば、カルコゲナイド合金、ペロブスカイト型酸化物または遷移金属酸化物）材料までの範囲で、金属または導電性酸化物のいずれかの電極を有する。無機材料では、双安定のスイッチング現象が、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＮｉＯ、またはＺｒＯ２のような多くの金属酸化物で報告されている。
【００７０】
金属／抵抗酸化物／金属（ＭＲＭ）構造の、典型的な電流−電圧Ｉ（Ｖ）特性は、高抵抗状態（即ちＯＦＦ状態）と低抵抗状態（即ちＯＮ状態）との間で、ドラスチックな変化を示す。遷移金属酸化物の中で、ＮｉＯは、標準ＣＭＯＳプロセスとの互換性、その高いＯＮ／ＯＦＦ比と、および単純な構成ゆえに、期待される材料である。結晶ニッケル酸化物膜中での抵抗スイッチングは、１９６４年に観察され、スイッチングメカニズムは、界面からＮｉＯ膜を通るフィラメント導電性経路の、可逆的な形成／切断により説明された。
【００７１】
報告書では、多結晶ＮｉＯ膜のほとんどが、導電性基板上にＤＣ反応性スパッタで形成され、ＭＲＭ構造を形成する。この報告では、高速熱アニール（ＲＴＡ）ルートを用いる代わりの方法を探した。これ故に、ＮｉＯ膜は、下部電極として使用される全Ｎｉの部分的な酸化により形成された。このアプローチは、双安定ＣｕＯｘ／Ｃｕスタックの形成に提案されたものと同じである。酸化時間、アニール温度、および酸素分圧のような多くのプロセスパラメータが、ＮｉＯ膜の成長を制御するためにテストされた。電気的テストに加えて、Ｘ線回折実験がＮｉの酸化速度を検出するのに可能とし、断面の透過電子顕微鏡（ＴＥＭ）が、スタックの微細構造と膜界面の双方の観察に使用された。
【００７２】
２．実験の詳細
２４ｎｍまたは１００ｎｍの膜厚のＮｉ金属膜が、室温で、ＤＣ物理気相成長（Applied Material sputtering tool）を用いて、ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉ基板の上に形成された。膜形成は、数ｍＴｏｒｒの基準圧力で、４００または２０００ＷのＤＣ電源を用いて行われ、（成長速度１０ｎｍ／分および５５ｎｍ／分に対応して）薄い膜と厚い膜がそれぞれ評価された。
【００７３】
異なったＲＴＡ処理が、Ｎｉ膜を酸化するために評価された。酸化時間（１０秒から３０分）、アニール温度（２００、２００、４００℃）、および酸素分圧（純Ｏ２、５００ｐｐｍＯ２）のような多くのプロセスパラメータがテストされた。Ｎｉ酸化の後、１００ｎｍ膜厚のＰｔ上部電極（ＴＥ）が、１．０００〜１６０μｍの範囲の大きさを有するシャドーマスクを通してスパッタされ、基本のＭＲＭ構造の電気的挙動のテストを行った。
【００７４】
エネルギー分散分光法（ＥＤＳ）分析と結合した局部ＴＥＭ観察が行われ、Ｎｉ膜およびＮｉＯ膜の微細構造の調査が行われた。ＴＥＭ試料は、集積イオンビーム（ＦＩＢ）技術（３０ｋＶで加速されたＧａ＋イオン；準備の最後に、表面洗浄のために低電流イオンビームが用いられた）を用いて準備され、２００ｋＶ（波長０．０２５１Å）のＴｅｃｎａｉＧ２（ＦＥＩ社）を用いて画像化が行われた。ＥＤＳ分析は、Ｚ＞１１の要素の観察を可能にする薄いベレリウムウインドウを有するＳｉ（Ｌｉ）検出器を用いて、ＥＤＡＸ器機で行われた。
【００７５】
Ｘ線テクスチュア分析は、シュルツ（Schulz）反射配置中のシーファート（Siefert）４サークル回折計で行われた。Ｘ線管から放出される銅の放射は単色にされ（λＫα（Ｃｕ）＝１．５４１８Å）、Ｘｅｎｏｃｓの二次元多層光学システムで平行にされた。立体画法の極点図は、０°〜９０°の傾斜角度χを３°ずつ、０°〜３６０°の方角度Φを３°ずつ走査して測定された。極点図は、試料を回転させた場合の、所定のブラッグ反射の回折強度の投影である。実験データは、バックグラウンドについても集められた。
【００７６】
Ｘ線回折技術は、異なった実験条件で、Ｎｉ金属膜の酸化速度を検出するのに使用された。各温度処理の後、実験装置外（ｅｘ  ｓｉｔｕ）の分析が行われ、Ｎｉ相およびＮｉＯ相の存在がチェックされた。回折パターンは、室温で、ＣｕＫα放射で操作され回折ビームモノクロメータとソーラースリットを備えた、Brugg-Brentano 配置で設計された、Siemens-Bruker D5000 回折計に登録された。データは、０．０２°ごとに、２θで３６°から４６°の角度範囲で集められ、Ｎｉ相およびＮｉＯ相の（１１１）ブラッグ反射の強度が測定された。プロファイルフィッティング手順を用いて、ピーク拡がり分析（peak broadening analysis）が行われ、Ｎｉ結晶とＮｉＯ結晶の平均サイズが求められた（実験データはインストルメンタルブローデニングで集められた）。
【００７７】
この他に、その場（ｉｎ  ｓｉｔｕ）Ｘ線回折実験が、制御された雰囲気で温度依存性の測定が可能なAnton-Paar HTK 1200N 炉を備えたBrucker D8 Advance x-ray diffractometerで行われた。実験条件は以下の通りである。真空状態で、２５℃から公称温度まで、１８℃／分の加熱速度で加熱された後、純酸素中で４００℃または５００℃の等温とされた。線形検出器（linear detector）（Bruker Vantec 1）を用いて、１０秒ごとに、０．００７４１°毎に２θで３６°〜４６°の同じドメイン角度でデータが集められた。ピークブローデニング分析が行われ、ＮｉおよびＮｉＯの結晶サイズの、時間および温度依存性が検出された。
【００７８】
電流−電圧Ｉ（Ｖ）特性は、三角波（一般には±５Ｖと１０Ｈｚ、対応する電圧；対応する電圧スイープ：０．２Ｖ／ｍｓｅｃ）または階段ランプ電圧（電圧ステップ０．１Ｖ、休止時間１ステップごとに１秒）のいずれかを用いて、ＡｉｘＡＣＣＴ  ＴＦ分析器２０００システムで、ＭＲＭ構造に対して測定された。これらの測定から、ＮｉＯ膜の双安定抵抗特性がチェックされ、（スイッチングが起きる時の）スイッチングＶｔｈが決定された。ＭＲＭ構造は、最初はＯＮ状態であり、閾値電圧は、低抵抗状態から高抵抗状態に切り替えるのに対応する。更に、低抵抗（ＲＯＮ）および高抵抗（ＲＯＦＦ）は、Ｉ（Ｖ）特性の傾きから導き出された。Ｖｔｈ、ＲＯＮ、およびＲＯＦＦの値は、続いてプロセスパラメータに関連づけられる。
【００７９】
３．ＮｉＯの微細構造および成長速度
３．１  Ｎｉ膜およびＮｉＯ膜の微細構造分析
予備のθ−２θが、２４ｎｍと１００ｎｍの膜厚のＮｉ層について、酸化工程前に集められた。図１６（ａ）に示すように、（１１１）Ｎｉ反射のＸ線回折プロファイルは、最初に、１００ｎｍのＮｉ層が、２４ｎｍのＮｉ層に比較して、［１１１］方向に沿って強いテクスチュアを表すことを示す。更に、結晶サイズの観点から（１１１）Ｎｉ回折ピークの幅を解釈すると、２４ｎｍのＮｉ層は、１００ｎｍのＮｉ層（約４０ｎｍ）に比較して、より小さな結晶サイズ（１０ｎｍ）を表す。
【００８０】
更に、Ｘ線テクスチュア分析が、非酸化の１００ｎｍ膜厚のＮｉ層の｛１１１｝Ｎｉと｛２００｝Ｎｉのブラッグ反射について行われた。一方、図１６（ｂ）に示された｛１１１｝Ｎｉの極点図は、堆積されたままのＮｉ膜の方位を定量的に示す。（１１１）Ｎｉブラッグ反射の最大強度は、極点図の中央であり、［１１１］方向は、基板の垂線を中心とする円錐状に分散し、半値全幅は約５°である。一方、｛２００｝Ｎｉの極点図（図１６（ｃ））は、基板の垂線の周囲に、［２００］方向の任意の方位に非常に低いテクスチュアを示す。このように、｛１１１｝Ｎｉと｛２００｝Ｎｉの極点図の双方は、Ｎｉ層の強い［１１１］ファイバテクスチュア（fibre texture）を示す。
【００８１】
同様のテクスチュア分析が、４００°で１２０秒、純Ｏ２中で行ったＮｉ酸化で得られたＮｉＯ膜（１００ｎｍ膜厚の層）についても行われた。｛１１１｝ＮｉＯの極点図（図１６（ｄ））では、最大強度は中央であり、残りの強度は広い角度範囲に拡がる。この強度分布は、例えＮｉ金属膜上で観察されたものと比較して非常に小さくても、明らかに、［１１１］方向に沿ったＮｉＯ層のテクスチュアを表す。この結果、ＮｉＯ結晶の結晶方位は、下層のＮｉ膜のテクスチュアにより調整されることがわかる。なぜならば、ＮｉＯ膜は、基板の垂線に平行な［１１１］方向に優先的に成長するからである。
【００８２】
ＴＥＭ実験が、様々な方向条件で得られたスタックについて行われた。例えば、図１７（ａ）および１７（ｂ）は、１００ｎｍ膜厚のＮｉ層で覆われ、純Ｏ２雰囲気で３０秒間アニールされ、Ｐｔ上部電極で覆われた試料で行われた。断面観察は、異なったコントラストを有する多くの層のスタックを示す（図１７（ａ））。その場Ｘ線エネルギー分散分光法（ＥＤＳ）分析は、それぞれの膜の化学的組成の検出を可能とし、Ｓｉリッチ層の上の薄いＮｉリッチ層、上部電極層がＰｔである証拠となる。残念ながら、使用されたＥＤＳ検出器は、酸素のような軽い元素は検出できない。このように、ＮｉＯ層の存在は、ＥＳＤ分析からは明らかにできなかった。
【００８３】
ＮｉＯ層の存在を検出するために、選択された領域の電子回折実験が、最も小さい開口部で行われた。この開口部は、１つの層だけを選択するにはまだ大きすぎるが、ＮｉＯの存在は確認できた。もちろん、ｄ（１１１）［ＮｉＯ］のような、いくつかのＮｉＯのｄ間隔（Powder Diffraction File, PDF no. 47-1049）は、周囲の層のｄ間隔からは十分に異なり、明白にニッケル酸化物を特定する。Ｎｉのｄ間隔（PDF no. 04-0850）を用いた同様のアプローチで、Ｎｉ層の存在が確認された。更に、ｄ（１１１）［ＮｉＯ］＝２．４１２Åまたはｄ（２００）［Ｎｉ］＝１．７６２Å（図１７（ｂ））のいずれかに対応する回折スポットを用いた暗視野像実験が行われた。この実験は、ＮｉＯ層の存在を確認し、スタック中でＮｉ層およびＮｉＯ層の双方の配置を可能とした（図１７（ａ））。
【００８４】
図１７（ａ）のＴＥＭ断面に示すように、典型的には４０ｎｍ〜７５ｎｍの範囲に、ＮｉＯ膜厚の大きな拡がりがある。Ｎｉ層は、表面に平行な３５０ｎｍまでの平均サイズを有する円柱形の粒が密集し構成される。マイクロ回折実験（図示せず）は、Ｎｉ層は、基板の垂線に平行な［１１１］結晶方向に優先的に配置されることを示唆し、これは先のｘ線テクスチュア分析と一致する。このほかに、Ｎｉ／ＳｉＯ２界面は平坦で、欠陥がなく、一方Ｐｔ／ＮｉＯ界面およびＮｉＯ／Ｎｉ界面は、粗く幾つかの孔（ボイド）を含む。ＮｉＯ層は、最大サイズが１２０ｎｍのＮｉに比較して、より小さい粒からなる。
【００８５】
３．２  金属層の酸化層速度
３．２．１  ＲＴＡ酸化を検出するための実験装置外Ｘ線回折
ＮｉＯ／Ｎｉスタック形成の詳細な分析が、１０秒から３０分の範囲のアニール時間で、４００°の温度で、純Ｏ２中でＲＴＡ酸化した後の１００ｎｍ膜厚のＮｉ膜について集められたｘ線回折パターンについて行われた。図１８ａにおいて、Ｎｉ相（減少）およびＮｉＯ相（増加）の両立する回折強度変化が、酸化時間の増加とともに観察された。この特徴は、Ｎｉ金属膜が、ＮｉＯ膜の成長で次第に消費されることを示す。加えて、ピークプロファイルは、それぞれプログラムＷｉｎｐｌｏｔｒ［１４］を用いて調整され、（１１１）ＮｉＯ反射と（１１１）Ｎｉ反射の双方の、積分強度と半置全幅（ＦＷＨＭ）の時間依存性評価を導き出した。強度の時間依存性の変化は、最初の非常に急な酸化に、より遅い酸化速度が続くことを示す（ここでは図示せず）。加えて、（ＦＷＨＭに関連する）（１１１）ＮｉＯブラッグピークの積分幅βは、酸化時間の増加に伴って減少する（図１８ｂ）。積分幅βは、Ｓｃｈｅｒｒｅｒの式：β＝λ／（Ｄ×ｃｏｓθ）を用いて結晶サイズに関して解釈される。ここでＤは見かけ上の微結晶サイズである（この場合、局所的な歪の影響は考慮されない）。この結果、βの減少は、酸化時間に沿ったＮｉＯ結晶の成長として解釈される（図１８ｂ）。
【００８６】
３．２．２  その場時間依存Ｘ線回折からの酸化速度
先の実験装置外分析を補完するために、その場温度および時間依存性Ｘ線回折実験が、４００℃または５００℃で、純Ｏ２中でアニールした、１００ｎｍの膜厚のＮｉ膜について行われた。酸化工程前に、Ｎｉ金属膜は、回折計に搭載された炉の中で、真空状態で加熱され、Ｘ線回折パターンが、２５℃から４００℃または５００℃まで集められた。図１９ａに示すように、（１１１）Ｎｉブラッグ反射の温度依存性評価は、強烈な強度の減少を示す。独立したプロファイルプロッタ手法を用いて、積分強度（図１９ｂ）と積分幅β（図１９ｃ左）が導き出される。それぞれの評価は、更に、加熱中のＮｉ相の結晶化を示し、１００℃より高くでのβの減少は、平均Ｎｉ結晶サイズの減少として解釈される（図１９ｃ右）。同じ傾向が、５００℃まで加熱した試料でも観察される。
【００８７】
第２のステップで、時間依存性Ｘ線回折パターンが、純Ｏ２中で、１５時間一定温度で集められた。走査角度範囲は、２θで３６°〜４６°、（１１１）Ｎｉ反射および（１１１）ＮｉＯ反射を含むドメインに限定された。等温であっても、Ｎｉ強度とＮｉＯ強度の双方の間に両立する変化が、４００℃の等温についての図２０ａに示すように、酸化時間の増加に伴って観察された。図２０ｂは、（１１１）ＮｉＯおよび（１１１）Ｎｉブラッグピークの４００℃における時間依存性の変化を示す。これらの評価は、Ｎｉ金属膜が、Ｎｉ層の全てが消費されるまでＮｉＯ膜の成長として漸次消費されることを示す。同種の評価が、より速い酸化速度の５００℃において観察された。図２１ａは、全てのＮｉが消費された後の、時間ｔと最終時間（即ちｔ→∞）との間の、（１１１）ＮｉＯ積分強度比Ｉ（ｔ）／Ｉ∞（ｔ→∞）の、４００℃と５００℃における時間依存性の変化を示す。これらの比は、Ｎｉ酸化速度が、アニール股間の増加とともに増加することを、定量的に示す。
【００８８】
図２１ｂは、４００℃および５００℃における、（１１１）ＮｉＯ積分幅βの減少から推測した、ＮｉＯ平均微結晶サイズＤの、時間に依存した増加を示す。粒子の等温核形成／成長プロセスは、通常、Johnson-Mehl-Avrami-Kolmogorov(JMAK)理論として記載される。このモデルは、核形成の体積Ｖ（ｔ）および成長相の時間依存性評価を行う。この場合、ＮｉＯ微結晶サイズＤの時間における評価は、ＪＭＡＫ型の式：Ｄ（ｔ）＝Ｄ∞［１−ｅｘｐ（−ｋ×ｔｎ）］を用いてフィッティングされる。ここで、Ｄ∞はｔ→∞とした場合の、最終微結晶サイズに対応する。図２１ｂに示す実験データの満足なフィッティングは、ＮｉＯ微結晶の成長がＪＭＡＫモデルに従うことを明確に示す。表２に、各温度に対するＪＭＡＫモデルのパラメータを要約する。パラメータｎとｋは、それぞれ、温度に依存したＪＭＡＫ係数と成長速度定数である。成長速度定数ｋは、４００℃で０．９６程度で、一方５００℃ではｋは１．４２となる。この他に、微結晶サイズは、温度に影響される。４００℃ではＤ∞は２６ｍｍ程度で、５００℃ではＤ∞は３２ｍｍ程度となる。これらの結果は、ＮｉＯ微結晶の成長が、５００℃で十分に加速されることを明確に示す。
【００８９】
３．２．３  ＲＴＡとその場酸化条件の比較
図２１ｂの挿入図は、ＮｉＯ微結晶の成長と酸化時間（＜２時間）との関係であり、（ｉ）４００℃または５００℃のＮｉ膜の前処理について（その場回折実験）、（ｉｉ）酸化雰囲気に直接晒したＮｉ層について（実験装置外での回折実験）を示す。４００℃では、異なった成長速度常数ｋは、酸化速度が、ＲＴＡルート（表２）で非常に速いことを示す。２つの条件の組の間の主な違いは、酸化前の、Ｎｉ金属層の前処理である。更に、３０分、純Ｏ２中で４００℃とすると、Ｎｉ膜が真空状態で前処理された場合、微結晶サイズは約１４ｎｍであり、一方、前処理の無い場合、２１ｎｍとなる。このように、これらの分析は、Ｎｉ層の酸化速度が、熱による前処理により変えられる微細構造に強く依存することを示す。
【００９０】
４．様々な条件で得られたＮｉＯ膜の電気的性質
４．１  一般的なスイッチング特性
図２２は、Ｐｔ／ＮｉＯ／Ｎｉスタックに階段状の電圧勾配を与えて測定した、一般的な電流−電圧Ｉ（Ｖ）スイッチング特性を示す。測定は、最初、純Ｏ２中で、４００℃、１０秒間のＲＴＡを用いて酸化した１００ｎｍ膜厚のＮｉ層について行った。電圧のスイープは０→４Ｖ→０→４Ｖ→０であり、スイッチングは起きず、高電流応答が、最初の低抵抗状態を示す。電圧が４．５Ｖまで上げられると、４．２Ｖで電流は急に減少し、ＭＲＭ構造が、低抵抗（ＲＯＮ＝５５Ω）から高抵抗（ＲＯＦＦ＝２３６０Ω）に抵抗変化したことを示す。後者の場合、スイッチングは不可逆的であり。バイアスが中断しても、ＯＦＦ状態の構造が維持される。
【００９１】
抵抗スイッチングのＰｔ上部電極面積への依存性もまた研究された。ＴＥの直径を５４０μｍから１６０μｍに減らした場合、低抵抗状態（ＬＲＳ）の電流は、全く変化しないままであり、一方、高抵抗状態（ＨＲＳ）の電流は、一桁減少する。これらの結果、ＨＲＳは強く上部電極の面積に影響されるが、一方、酸化物中でのフィラメント経路の形成が、ＬＲＳの状態を説明するのに提案されている。このほかに、先の文節では、０．２Ｖ／ｍ秒の速度で下部電極に正の電圧を印加した場合、ＭＲＭ構造は、約４．２Ｖにおいて規則的にオフとなると述べている。電圧スイープの減少で、構造を通る電流は増加し、一方閾値電圧は減少する（例えば０．０２Ｖ／ｍ秒のスイープでは、スイッチングは３．７Ｖで観察される）。このように、電流レベルや閾値の反対の分布は、ＬＲＳ中のフィラメント連続した切断と、ＨＲＳへのスイッチングを伴う加熱ジュール効果のためと思われる。
【００９２】
４．２  純酸素状態でのアニール時間と温度の影響
２４ｎｍまたは１００ｎｍの膜厚のＮｉ層で覆われ、純Ｏ２中で異なった温度（２００、３００、および４００℃）で、１０秒から５分までのＲＴＡ時間で酸化した試料について、Ｉ（Ｖ）測定が行われた。観察された電気的性質は、Ｎｉ相および／またはＮｉＯ相の検出が可能な実験装置外でのＸ線回折パターンと、規則的に相関関係があった。図２３ａは、Ｎｉ膜の初期膜厚によらず、アニール時間に伴って閾値電圧Ｖｔｈが増加することを示す。
【００９３】
３００℃またはそれ以上で、純Ｏ２中でアニールされた１００ｎｍの膜厚のＮｉ層を有する試料では、金属膜の少なくとも部分酸化が必要とされ、３．５Ｖから５Ｖの範囲の閾値電圧で抵抗スイッチングを示すＮｉＯベース構造を形成することが必要とされた（表３ａ）。もちろん、３００℃および４００℃でのＲＴＡに対する（１１１）ＮｉＯブラッグ反射の観察は、双安定ＮｉＯ層の形成と一致し、一方、２００℃でのＲＴＡでのＮｉＯ相の不存在は、スイッチング特性の欠如を説明する。更に、閾値電圧Ｖｔｈは、アニール温度とともに増加する。例えば、１８０秒の酸化後、Ｖｔｈは３００℃の４．３Ｖから４００℃の５Ｖまで上昇する。
【００９４】
２４ｎｍ膜厚のＮｉ相を有する試料では、アニール時間と温度とともに増加し、Ｖｔｈは同じ傾向にある（図２３ａ）。例えば、１８０秒のアニール後、Ｖｔｈは２００℃の３．８Ｖから３００℃の３．８Ｖまで増加する。更に、Ｎｉ膜が４００℃で３０秒より長い時間アニールした場合に、スイッチングが起きないことが観察されている。Ｘ線回折実験は、これらの条件では、（続いて起きる下部電極の消滅とともに）Ｎｉ金属膜は全て消費されていることを示す。後者の場合、電気的測定は不可能である。閾値電圧の他に、３００℃でアニールされた試料で測定されたＩ（Ｖ）曲線の勾配から導き出される、ＲＯＮ抵抗およびＲＯＦＦ抵抗の評価は、ＲＯＦＦ／ＲＯＮ比は変化しないにもかかわらず、アニール時間とともに僅かに増加することを示す（図２３ｂ）。ＲＯＦＦ／ＲＯＮ比の平均は、最初１００ｎｍ膜厚のＮｉ層で、３００℃でアニールした試料に対して、約５５である。一方、２４ｎｍの膜厚のＮｉ層では約１５である。それゆえに、メモリデバイスの展望では、１００ｎｍ膜厚のＮｉ層は、ＯＮ状態とＯＦＦ状態の間のより良い区別を可能とする大きなメモリウインドウを提供する。これと比較して、緩やかな温度で短いアニール時間で酸化した２４ｎｍ膜厚のＮｉ層で測定した低い閾値電圧は、低電圧応用の要求に適合するであろう。
【００９５】
４．３  酸化雰囲気の影響
異なった酸化雰囲気（２０ｐｐｍおよび５００ｐｐｍ、純Ｏ２）が、最初２４ｎｍまたは１００ｎｍの膜厚のＮｉ層で覆われ、２００℃と４００℃で、３０秒から３分までのＲＴＡ時間でアニールした試料について、テストされた。Ｉ（Ｖ）特性は、Ｘ線回折パターンと、規則的な相関関係を有した。図２４は、異なった実験条件で測定した、閾値電圧Ｖｔｈの分布を示す。主な傾向は、酸素分圧の増加に伴うＶｔｈの増大である。Ｖｔｈは２．２Ｖ（２００℃で、３０秒間、２０ｐｐｍのＯ２でアニールした２０ｎｍ膜厚のＮｉ層）から５Ｖ（４００℃で、１８０秒間、純Ｏ２でアニールした１００ｎｍ膜厚のＮｉ層）まで変わる。２４ｎｍ膜厚のＮｉ層に対してスイッチングが観察されなかった場合はほとんど無いことに留意する価値がある（表３の（ｂ））。例えば４００℃では、酸素分圧がいくつであっても、（Ｘ線回折で検出される）Ｎｉ層が全部酸化されるのを避けるために、アニール時間は３０秒に制限されなければならない。これに比べて、アニール時間や酸素分圧が何であっても、低い温度（即ち、２００℃および３００℃）ではＮｉ層が部分的にのみ酸化され、スイッチングが観察される。
【００９６】
部分的生と目として、図２４は、モニターアニール時間および／またはＯ２分圧で容易に調整できる。スイッチング電圧を有する双安定ＮｉＯ膜を形成するために必要な、実験条件を決めるのに役立つ。
【００９７】
５．検討
このセクションでは、Ｐｔ／ＮｉＯ／ＮｉのＭＲＭ構造の微細構造および電気的な特性の双方について検討する。表３（ａ）および表３（ｂ）は、実験条件、（Ｘ線回折で検出された）Ｎｉ層および／またはＮｉＯ層の存在、および、スイッチングが観察された場合にはＭＲＭ構造の閾値電圧を集めたものである。
【００９８】
５．１  Ｎｉの微細構造の、酸化速度への影響
先のセクションで示した電気的なテストは、酸化工程前のＮｉの微細構造に関連するスイッチング強度の大きな違いを示す。もちろん、抵抗スイッチングは、２００℃で酸化された２４ｎｍのＮｉ層で起き、一方、同じ条件でアニールされた１００ｎｍＮｉ膜では観察されない（表３（ａ）、３（ｂ）参照）。
【００９９】
この特別な挙動は、酸化速度に影響するＮｉ層の膜厚に依存する微細構造に、その原因が見られる。図１６（ａ）に示すように、２４ｎｍ膜厚のＮｉ層は、１００ｎｍ膜厚のＮｉ層に比較して、より小さな結晶性とより低い［１１１］Ｎｉ方向に沿ったテクスチュアを示す。このように、ＮｉＯ膜の成長速度は、最初のＮｉ金属層のテクスチュアや結晶サイズに依存すると思われる。多くの一致が、この仮説を支持する。
【０１００】
第１に、Ｘ線テクスチュア分析（図１６（ｄ））は、［１１１］方向に沿ってＮｉＯ膜のファイバ状のテクスチュアを示した（セクション３．１参照）。この結果は、Czerwinskiらの仕事と良い一致を示す。この仕事は、酸化後に、［１１１］Ｎｉ基板テクスチュアがより強くなり、［１１１］ＮｉＯ酸化層テクスチュアがより強くなることを示した。これと比較して、Lopez-Beltranらは、弱いテクスチャのＮｉ膜の酸化から、テクスチュアの無い多結晶ＮｉＯ層を得た。
【０１０１】
第２に、Ｎｉ膜のテクスチュアについて、CzerwinskiらとParaldiらは、酸化速度に対する、Ｎｉの結晶方位の重要な役割を示した。これにより、Ｎｉの強い［１１１］テクスチュアは、強力で遅い成長のＮｉＯ膜を形成する。即ち、より弱いＮｉテクスチュアは、酸化の抵抗を十分に低減する。
【０１０２】
最後に、Grahamらは、酸化速度は、Ｎｉ表面のモフォロジに強く依存することを示した。更に、より低温では、酸素輸送の影響は、結晶粒界や転位のような短絡経路を通って増加する。結果として、より小さなＮｉ結晶では、酸素拡散を促進し、ＮｉＯの形成を加速する結晶粒界がより多くなる。
【０１０３】
この結果、２００℃での１００ｎｍ膜厚のＮｉ膜の非酸化（これに続いてスイッチングがなくなる）は、その原因は、（ｉ）酸化に対する抵抗を増加させる、より強い［１１１］Ｎｉテクスチュアや、（ｉｉ）粒界の量を減らし、酸素の拡散を制限する、より大きな結晶によることが見出される。
【０１０４】
その他に、図２１ｂに挿入したように、（実験装置外およびその場Ｘ線回折実験から導かれた）ＮｉＯ結晶の時間に依存した成長との比較は、ＮｉＯ成長への、Ｎｉ微細構造の影響を再確認する。Ｎｉ金属膜が、酸化前に真空でアニールされた場合、更なる結晶化は、［１１１］Ｎｉテクスチュアの増大とＮｉ結晶の成長とともに起きる（図４ｂおよび図４ｃ参照）。これに比較して、ＲＴＡ条件は、むしろ、同時に起きる２つの競合するメカニズムを有する異なった状況となる。即ち、続いて起きる微細構造の変化を伴うＮｉ結晶化と、Ｎｉ層の漸次の消費を伴うＮｉＯの成長である。このように、酸化前のＮｉ層の異なった「履歴」は、前処理無しに金属層が酸化雰囲気に直接晒されるＲＴＡ条件で観察される、より速い速度を説明できる（表１参照）。
【０１０５】
まとめとして、先に出版された仕事と一致して、Ｎｉ層のモフォロジや酸化前の熱処理は、ＮｉＯ膜の成長速度を急速に変化させる。この結果、本実験は、Ｎｉの結晶化と酸化との間の競合を避けるためには、プレ熱処理が重要であることを強調する。
【０１０６】
５．２  最初のＯＮ状態
文献で報告されたスパッタ膜と比較して、Ｎｉ酸化で得られたＮｉＯ膜は、一般に導電状態を得るために必要とされる特定の電気形成なしに、最初からＯＮ状態である。酸化膜中の酸素含有量は、そのような挙動を説明できる。スパッタガスに混合される酸素含有量を変えることにより、多くの著者が、低酸素含有量（スパッタガス中の酸素＜５％）の（Ｎｉ過剰膜）金属的挙動から、高酸素含有量（＞２０％）の単安定状態の閾値スイッチング（Ｎｉ不足膜）まで、ＮｉｘＯ膜の電気的特性の大きく変えることができ、このメモリスイッチング領域は、中間の酸素含有量（１０〜１７％）に限定されることを示している［２７、２８］。純酸素中で得られた膜（ａ＝４．１８Å）の単位セルパラメータ（cubic cell parameter）の、Ｎｉ不足の膜（ａ＝４．２３Å）およびＮｉ過剰の膜（ａ＝４．１７Å）との比較は、Ｎｉ酸化で得られたニッケル酸化膜は、メモリスイッチング領域中でＮｉ過剰領域と非常に似ていることを示している。更に、金属特性領域の近似は、最初の導電状態の説明も可能となる。
【０１０７】
５．３  不可逆的スイッチング
先の検討に基づいて、ＮｉＯベースの構造の可逆的なスイッチングが期待できる。反対に、ＭＲＭ構造は、最初の独特のスイッチング後において、ＯＦＦ状態のままである。この非可逆性は、ＴＥＭ断面像（図１７（ａ））で見られるＮｉＯ／Ｎｉ界面およびＰｔ／ＮｉＯ界面の粗さに確かに起因する。もちろん、ＴＥＭ観察は、Ｎｉ金属表面が、連続するが、膜厚が４０ｎｍから７５ｎｍの間で不均一な酸化層に覆われていることを表す。この後者の特性は、スイッチングの可逆性に重要な影響を及ぼす。なぜならば、多くの著者は、スイッチングを、界面近傍の導電性経路の形成／切断が原因としているからである。
【０１０８】
酸化中に、ＮｉＯ酸化膜の成長は、異なったＮｉ粒方向に異なった成長速度に起因して、むしろ不均一となる。もちろん、Peraldiらは、ニッケルの結晶方位の酸化速度に対する重要な役割を示している。例えば、（１００）ニッケル面の酸化は、（１１０）面、（１１１）面、および（１１２）面の酸化より速い。ＮｉＯ膜の粗さを減らすために、酸化工程前にＮｉ膜の微細構造を安定化することは困難なようである。
【０１０９】
最後に、先の仕事で、Haugsrudは、高温でのＮｉ酸化から得られるＮｉＯ酸化物中の、微細亀裂の存在について言及している。多くの主ルートが、微細亀裂の存在を説明するために提案された。それらの結果から、スイッチング後の導電性経路の再形成の困難性を説明する、ＮｉＯ膜中でのそのような微細亀裂の存在を提案する。これらの微細亀裂は、Ｎｉ膜とＮｉＯ膜との間の界面で部分的な亀裂を形成し、そのような亀裂は、時々、機械研磨（三脚技術）で準備された試料のＴＥＭ断面で観察される。
【０１１０】
６．結論
この論文では、Ｐｔ／ＮｉＯ／ＮｉのＭＲＭ構造中で電圧誘起の抵抗スイッチングを示すＮｉＯ層を形成するために、Ｎｉ金属膜の酸化速度が理解された。急速熱アニールルートのプロセスパラメータ（温度、アニール時間、および酸化雰囲気）が、酸化するために試験された。異なった熱処理が、（ｉ）下部電極として使用されるＮｉ膜の完全な消費を避ける条件、および（ｉｉ）双安定酸化膜を形成する条件で、金属膜を酸化するために選択された。それらの経験的な条件では、堆積させたままのＮｉＯ膜は、通常スパッタされたＮｉＯ膜で必要な特別な電気形成を行うことなく、最初に低抵抗ＯＮ状態であった。Ｎｉが過剰な酸化膜を得ることは、最初の金属的な挙動を説明できる。それにもかかわらず、酸化条件により２Ｖから５Ｖまでばらつく閾値電圧より上で、ＭＲＭ構造は高抵抗ＯＦＦ状態に、不可逆的にスイッチする。この不可逆性は、安定化されていない酸化前のＮｉ膜微細構造により、ＮｉＯ／Ｎｉ界面およびＰｔ／ＮｉＯ界面の粗さに関係する。
【０１１１】
メモリデバイスの展望では、可逆的なメモリ素子の閾値電圧を下げるために、更なる微細構造と電気的分析が必要となる。現在、酸化前のＮｉの結晶化やＮｉ酸化のための代わりのルートを制御するために新しい実験条件が見積もられ、例えば例えばＮｉＯまたはＯ２を用いたプラズマ処理が研究されている。最後に、バイア構造中に集積された双安定のＮｉＯ／Ｎｉスタックが形成され、バックエンドプロセスで使用される条件に近い条件でＭＲＭ構造の安定性が検討されるであろう。
【０１１２】
図２５は、この具体例で形成したメモリデバイスの電気特性を示す。対称なＮｉ／ＮｉＯ／Ｎｉ／ＴｉＮ／Ｔｉ／ＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉスタックが形成され、ここでは、追加のＴｉＮ／Ｔｉ層スタックは、Ｎｉ下部電極層と下にある基板との間に挿入される。図２５に示すように、１Ｖより低いセット電圧およびリセット電圧での、可逆的で繰り返された双安定スイッチングが得られる。ＯＮ状態とＯＦＦ状態との間の区別は、酸化時間の増加（４００℃で純Ｏ２中のＲＴＡに対して、３０秒、３分、または２０分）により改良される。
【０１１３】
【表１】
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表１は、本発明の一の具体例にかかる、Ｎｉ酸化からＮｉＯ膜を形成するのに用いられた実験条件を表す。
【０１１４】
【表２】
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表２は、Johnson-Mehl-Avrami-Kolmogorov（いわゆるＪＭＡＫ）の式：Ｄ（ｔ）＝Ｄ∞［１−ｅｘｐ（−ｋ×ｔｎ）］のパラメータを示す。この式は、一の具体例にかかる様々な実験条件（ＲＴＡ条件またはその場酸化）におけるＮｉＯ結晶の核形成／成長プロセスを示す。
【０１１５】
【表３】
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表３は、一の具体例にかかるＸ線回折により調査されたＮｉＯ相および／またはＮｉ相の存在と関係する電気的挙動のまとめである。最初のＮｉ膜厚は（ａ）１００ｎｍまたは（ｂ）２４ｎｍである（ＮＳＷ＝スイッチング無し、ＳＷ＝スイッチング有り、対応するＶｔｈは、抵抗スイッチングが観察された時点の値である。）
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【図１６】
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【図１７】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図１９ｃ】
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【図２０ａ】
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【図２０ｂ】
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【図２１ａ】
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【図２１ｂ】
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【図２２】
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【図２３ａ】
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【図２３ｂ】
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【図２４】
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【図２５】
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【外国語明細書】
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