(57)【要約】【課題】従来、半導体基板と同じ導電型のウェルの電位を半導体基板を介して供給していた。半導体基板の抵抗値によっては、電位を安定して供給することができず、ラッチアップを起こす可能性があった。【解決手段】本発明にかかる半導体集積装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１不純物層と、その上に形成された第２導電型の第２不純物層と、更にその上に形成され、第２不純物層に選択的に設けられた第１の不純物領域を介して前記第１の不純物層から電位が供給される第１導電型の第１のウェルと、前記第２不純物層上に形成され、第２不純物層から電位が供給されている第２導電型の第２のウェルを備え、第１不純物層および第１の不純物領域、第２不純物層は第１のウェル、第２のウェルの不純物濃度よりも高いことを特徴とする半導体装置。【選択図】図１
2009158934.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１不純物層と、
前記第１不純物層上に形成された第２導電型の第２不純物層と、
前記第２不純物層上に形成され、前記第２不純物層に選択的に設けられた第１導電型の第１の不純物領域を介して前記第１の不純物層から電位が供給されている第１導電型の第１のウェルと、
前記第２不純物層上に形成され、前記第２不純物層から電位が供給されている第２導電型の第２のウェルと、を備え、
前記第１不純物層および前記不純物領域の不純物濃度はそれぞれ前記第１のウェルの不純物濃度よりも高く、前記第２不純物層の不純物濃度は前記第２のウェルの不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記第１導電型の第１不純物層と第２導電型の第２不純物層が、エピタキシャル層である請求項１に記載の半導体集積装置。
【請求項３】
前記第１導電型の第１不純物層と第２導電型の第２不純物層が、拡散層である請求項１に記載の半導体集積装置。
【請求項４】
前記第１不純物層と第１の電源電圧を供給する第１の電源電圧端子とを電気的に接続する第１の電源電圧供給領域と、
前記第２不純物層と第２の電源電圧を供給する第２の電源電圧端子とを電気的に接続する第２の電源電圧供給領域とをさらに有し、
前記第１および第２の電源電圧供給領域は、素子形成領域と異なる領域に形成される請求項１乃至３のいずれか１項に記載の半導体集積装置。
【請求項５】
前記第１の不純物層と前記第１の電源電圧端子とは、前記第１のウェルより不純物濃度の高い第１導電型の不純物層を介して電気的に接続され、
前記第２の不純物層と前記第２の電源電圧端子とは、前記第２のウェルより不純物濃度の高い第２導電型の不純物層を介して電気的に接続されている請求項４記載の半導体集積装置。
【請求項６】
前記第１の不純物層と前記第１の電源電圧端子とは、前記第１の電源電圧供給領域に設けられた金属層を介して電気的に接続され、
前記第２の不純物層と前記第２の電源電圧端子とは、前記第２の電源電圧供給領域に設けられた金属層を介して電気的に接続されている請求項４記載の半導体集積装置。
【請求項７】
前記第１の電源電圧端子および第２の電源電圧端子が、素子形成面側に配置される請求項４乃至請求項６のいずれか１項に記載の半導体集積装置。
【請求項８】
前記第１導電型の第１不純物層と第２導電型の第２不純物層との間に前記第１導電型の第１不純物層もしくは第２導電型の第２不純物層より不純物濃度の低い半導体層が形成される請求項１乃至請求項７のいずれか１項に記載の半導体集積装置。
【請求項９】
前記第１導電型の第１のウェルもしくは第２導電型の第２のウェルより不純物濃度の低い半導体で形成される基板上に、前記第１導電型の第１不純物層が形成される請求項１乃至請求項８のいずれか１項に記載の半導体集積装置。
【請求項１０】
第１導電型の第１のウェルより不純物濃度の高い第１導電型の第１不純物層上に、第２導電型の第２のウェルより不純物濃度の高い第２導電型の第２不純物層を形成し、
前記第１導電型の第１不純物層と第２導電型の第２不純物層上に、前記第１導電型の第１不純物層から電位が供給される前記第１導電型の第１のウェルを形成し、
前記第１導電型の第１不純物層と第２導電型の第２不純物層上に、前記第２導電型の第２不純物層から電位が供給される前記第２導電型の第２のウェルを形成する半導体集積装置の製造方法。
【請求項１１】
前記第１導電型の第１不純物層と第２導電型の第２不純物層が、エピタキシャル成長で形成される請求項１０に記載の半導体集積装置の製造方法。
【請求項１２】
前記第１導電型の第１不純物層と第２導電型の第２不純物層が、イオン注入後、熱処理を行い拡散されることで形成される請求項１０に記載の半導体集積装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置とその製造方法に関する。
【０００２】
図２２に一般的な半導体集積装置１の断面の模式図を示す。同図に示すように、基板２上にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのウェルが形成されている。それぞれのウェルには上部にタップ３、４が形成されている。電源電圧ＶＤＤ、接地電圧ＧＮＤを供給するための配線５、６がタップ３、４に接続されている。これにより、各ウェルにウェル電位として接地電圧ＧＮＤ、電源電圧ＶＤＤが供給される。
【０００３】
ここで、半導体集積装置の小型化等のための技術が特許文献１に開示されている。特許文献１ではＰ型半導体基板にＮ型の埋め込み層を配置し、Ｐ型半導体基板の表面に形成したＰ型、Ｎ型のウェルを配置している。Ｎ型のウェルはＮ型の埋め込み層と電気的に接続される。Ｐ型のウェルは、Ｎ型の埋め込み層によりＰ型半導体基板と電気的に遮断されないよう、Ｐ型のウェルの直下のＮ型の埋め込み層に選択的にＰ型のコンタクト領域を形成し、Ｐ型半導体基板と電気的に接続される。
【０００４】
上記のような構成により、Ｎ型のウェルにはＮ型の埋め込み層から電位を供給し、Ｐ型のウェルにはＰ型半導体基板を介して電位を供給している。このため、半導体基板表面からＰ型のウェルにウェル電位を採るためのタップの領域を形成する必要がなく、半導体装置の小型化等が可能となる。
【特許文献１】特開２００７−５７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の技術では、半導体集積装置の小型化が可能であるが、半導体基板と同じ導電型のウェルの電位を半導体基板を介して供給するため、半導体基板の抵抗値によっては、電位を安定して供給することができない。このため、半導体基板と同じ導電型のウェルの電位が安定せず、ラッチアップの問題が発生する可能性がある。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体集積装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１不純物層と、前記第１不純物層上に形成された第２導電型の第２不純物層と、前記第２不純物層上に形成され、前記第２不純物層に選択的に設けられた第１導電型の第１の不純物領域を介して前記第１の不純物層から電位が供給されている第１導電型の第１のウェルと、前記第２不純物層上に形成され、前記第２不純物層から電位が供給されている第２導電型の第２のウェルとを備え、前記第１不純物層および前記不純物領域の不純物濃度はそれぞれ前記第１のウェルの不純物濃度よりも高く、前記第２不純物層の不純物濃度は前記第２のウェルの不純物濃度よりも高いことを特徴とする。
【０００７】
また、本発明にかかる半導体集積装置の製造方法は、第１導電型の第１のウェルより不純物濃度の高い第１導電型の第１不純物層上に、第２導電型の第２のウェルより不純物濃度の高い第２導電型の第２不純物層を形成し、前記第１導電型の第１不純物層と第２導電型の第２不純物層上に、前記第１導電型の第１不純物層から電位が供給される前記第１導電型の第１のウェルを形成し、前記第１導電型の第１不純物層と第２導電型の第２不純物層上に、前記第２導電型の第２不純物層から電位が供給される前記第２導電型の第２のウェルを形成する。
【０００８】
本発明にかかる半導体集積装置によれば、第１導電型の第１のウェルの電位と第２導電型の第２のウェルの電位を不純物濃度の高い第１導電型の不純物層と第２導電型の不純物層の２層により、各ウェルの下から供給する。この２層は低抵抗のウェル電位の供給ラインを形成するため、同じ導電型のウェルに安定してウェル電位を供給することができる。
【発明の効果】
【０００９】
本発明にかかる半導体集積装置は、ウェル下の２つの高濃度不純物層により同じ導電型のウェルに安定に電位を供給できるため、半導体基板の抵抗値の影響を受けずラッチアップを防止できる。このため、各ウェル電位を供給するタップの領域を削減し半導体集積装置の小型化を実現しつつ、ラッチアップの発生の防止も同時に可能となる。
【発明を実施するための最良の形態】
【００１０】
発明の実施の形態
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体集積装置１００の平面図と断面図を示す。図１（ａ）が半導体集積装置１００の平面図であり、図１（ｂ）が図１（ａ）の線Ｐ−Ｐの断面図である。なお、図１（ａ）において、後述する素子分離領域１１０は省略している。
【００１２】
図1に示すように、半導体集積装置１００は、支持基板１０２と、第２導電型の第２のウェル１１１（以下、Ｎ型ウェルとする）と、第１導電型の第１のウェル１１２（以下、Ｐ型ウェルとする）と、Ｎ型ウェル１１１より不純物濃度の高い第２導電型の第２不純物層１２１（以下、Ｎ型不純物層とする）と、Ｐ型ウェル１１２より不純物濃度の高い第１導電型の第１不純物層１２２（以下、Ｐ型不純物層とする）を有する。
【００１３】
支持基板１０２は、Ｎ型ウェル１１１もしくはＰ型ウェル１１２より不純物濃度の低いＮ型もしくはＰ型の半導体もしくは絶縁体で形成されている。
【００１４】
支持基板１０２の上部には、Ｐ型ウェル１１２より高い濃度の不純物、例えばボロン等がドープされているＰ型不純物層１２２が配置されている。Ｐ型不純物層１２２の不純物濃度は、少なくともＰ型ウェル１１２の不純物濃度に対して１０倍以上である。具体的な数値を上げると、１×１０１８[ｃｍ−３]以上の不純物濃度であることが好ましい。
【００１５】
このＰ型不純物層１２２は、支持基板１０２上の略全面にエピタキシャル成長によって形成される。なお、支持基板１０２上にエピタキシャル成長によって形成された、Ｐ型ウェル１１２と同程度もしくは低い不純物濃度の半導体層にイオン注入後、熱処理拡散を行うことにより形成されてもよい。また、このＰ型不純物層１２２上の一部に、Ｐ型不純物層１２２と不純物の濃度が略同じ第１の電源電圧供給領域１２４（以下、Ｐ型タップとする）が配置される。このＰ型タップ１２４は、接地電圧ＧＮＤ（第１の電源電圧）が供給される金属配線１３２と第１の電源電圧端子１３４（以下、ＧＮＤ端子とする）を介して電気的に接続される。このことにより、Ｐ型不純物層１２２と金属配線１３２とが電気的に接続され、Ｐ型不純物層１２２がＰ型ウェル１１２へ接地電圧ＧＮＤを供給することができる。
【００１６】
Ｐ型不純物層１２２の上部には、Ｎ型ウェル１１１より高い濃度の不純物、例えば砒素等がドープされているＮ型不純物層１２１が配置されている。Ｎ型不純物層１２１の不純物濃度も上記と同様、少なくともＮ型ウェル１１１の不純物濃度に対して１０倍以上である。具体的な数値を上げると、１×１０１８[ｃｍ−３]以上の不純物濃度であることが好ましい。
【００１７】
このＮ型不純物層１２１は、Ｐ型不純物層１２２上の略全面にエピタキシャル成長によって形成されてもよい。なお、Ｐ型不純物層１２２と同様、支持基板１０２上にエピタキシャル成長によって形成された、Ｐ型ウェル１１２と同程度もしくは低い不純物濃度の半導体層にイオン注入後、熱処理拡散を行うことにより形成されてもよい。また、このＮ型不純物層１２１上の一部に、Ｎ型不純物層１２１と不純物の濃度が略同じ第２の電源電圧供給領域１２３（以下、Ｎ型タップ）が配置される。このＮ型タップ１２３は、電源電圧ＶＤＤ（第２の電源電圧）が供給される金属配線１３１と第２の電源電圧端子１３３（以下、ＶＤＤ端子とする）を介して電気的に接続される。このことにより、Ｎ型不純物層１２１と金属配線１３１とが電気的に接続され、Ｎ型不純物層１２１がＮ型ウェル１１１へ電源電圧ＶＤＤを供給することができる。
【００１８】
Ｎ型不純物層１２１の上部には、Ｎ型ウェル１１１とＰ型ウェル１１２が配置される。Ｎ型ウェル１１１上部には、ＰＭＯＳトランジスタＱｐが形成される。ＰＭＯＳトランジスタＱｐは、Ｎ型ウェル１１１とゲート酸化膜を介して形成されたゲート電極１０４と、Ｎ型ウェル１１１上部においてゲート電極１０４の両側に形成されたＰ型のソース・ドレイン拡散領域１０３を有する。ここで、Ｎ型ウェル１１１に形成される素子としては、トランジスタだけでなく抵抗等であってもよい。
【００１９】
Ｐ型ウェル１１２上部には、ＮＭＯＳトランジスタＱｎが形成される。ＮＭＯＳトランジスタＱｎは、Ｐ型ウェル１１２とゲート酸化膜を介して形成されたゲート電極１０６と、Ｐ型ウェル１１２上部においてゲート電極１０６の両側に形成されたＮ型のソース・ドレイン拡散領域１０５を有する。ここで、Ｐ型ウェル１１２に形成される素子としては、トランジスタだけでなく抵抗等であってもよい。
【００２０】
ＰＭＯＳトランジスタＱｐ、ＮＭＯＳトランジスタＱｎ間には、素子領域を画定する素子分離領域１１０が配置される。
【００２１】
ここで、図１に示すようにＰ型ウェル１１２の下のＮ型不純物層１２１には、Ｐ型不純物層１２２と同程度の不純物の濃度の半導体であるＰ型コンタクト領域１１３が選択的に形成されている。よって、このＰ型コンタクト領域１１３を介してＰ型ウェル１１２とＰ型不純物層１２２が電気的に接続される。このＰ型コンタクト領域１１３は、少なくともＮＭＯＳトランジスタＱｎのソース・ドレイン拡散領域１０５間に形成されるチャンネル領域以上の面積分、Ｎ型不純物層１２１が開口されるように形成されている。このように、上述した所定の面積によってウェル電位を供給するＰ型不純物層１２２とＰ型ウェル１１２が接するため、前記ウェル電位を低抵抗にＰ型ウェル１１２へ供給できる。また、このＰ型コンタクト領域１１３は、前記チャンネル領域の直下に配置されることが望ましい。
【００２２】
なお、図１は簡略化のため、Ｎ型ウェル１１１、Ｐ型ウェル１１２を各１つのみ記載している。Ｎ型ウェル１１１、Ｐ型ウェル１１２は図示しない領域において、半導体集積装置１００内に多数形成され、それら各導電型ウェルがそれぞれ対応したＮ型不純物層１２１、Ｐ型不純物層１２２と電気的に接続される。
【００２３】
従来では、各ウェル毎において表面に電源電圧端子と、電源電圧端子下に電気的に接続されたタップを設け、その電源電圧端子を経由し、タップからウェル電位を供給する必要があった。本実施の形態の半導体集積装置１００では、ＶＤＤ端子とＮ型タップ１２３、ＧＮＤ端子とＰ型タップ１２４を少なくとも装置に各１個設置すればよい。このＶＤＤ端子、ＧＮＤ端子を経由してＮ型タップ１２３、Ｐ型タップ１２４から供給される電位が、Ｎ型不純物層１２１、Ｐ型不純物層１２２を介して、ウェルの下から各導電型のウェルへ供給される。ここで、図２（ａ）はＶＤＤ端子１３３、ＧＮＤ端子１３４が隣接して配置される場合、図２（ｂ）はそれぞれ装置の別の端部に配置されている場合の上面図を示している。なお、図２（ａ）（ｂ）の上面図では、素子分離領域１１０等を省略している。
【００２４】
図２（ａ）（ｂ）に示すように、Ｎ型タップ１２３、Ｐ型タップ１２４は半導体集積装置１００のトランジスタ等の素子が形成されない装置端部に配置すれば素子の集積密度を効率よくあげることができ、装置を小型化、高密度化することができる。なお、Ｎ型タップ１２３、Ｐ型タップ１２４の配置場所は、図２のような端部だけでなく、トランジスタ等の素子が形成されてない場所ならどこにでも配置することができる。なお、図２で示した実施例では、Ｎ型ウェルではない領域をＰ型ウェルとしているが、逆に本例のＮ型ウェルをＰ型ウェル、Ｐ型ウェルをＮ型ウェルに置き換えてもかまわない。例えば、Ｐ型ウェルもしくはＮ型ウェルでないＰ型またはＮ型半導体層、あるいは絶縁層の場所に配置してもかまわない。
【００２５】
また、図３に示す断面図のように支持基板１０２にコンタクトホールを形成し、そこにＰ型タップ１２４を設けるようにしても良い。この場合、半導体集積装置１００の素子形成面にＧＮＤ端子１３４を形成する必要がないため、更に半導体集積装置１００を小型化、高密度化することができる。
【００２６】
以上、本実施の形態の半導体集積装置１００は、支持基板上にＮ型ウェル１１１、Ｐ型ウェル１１２より高い不純物濃度のＮ型不純物層１２１、Ｐ型不純物層１２２を配置し、これらＮ型不純物層１２１、Ｐ型不純物層１２２の上にあるＮ型ウェル１１１、Ｐ型ウェル１１２へウェル電位を供給している。
【００２７】
従来では、各ウェル毎に電源電圧端子とタップを設け、ウェル電位をその電源電圧端子を経由してタップから供給する必要があった。このように各ウェル毎に電源電圧端子とタップを形成することから、装置の小型化が難しかった。更に電源電圧端子の面積や配置場所はウェルに形成される素子、例えばトランジスタや抵抗等の各素子領域によって制限される。このため、電源電圧端子の面積や配置場所によっては、ウェル電位を安定して供給することが難しく、ウェルに形成される素子がラッチアップを引き起こしたり、ノイズによる悪影響を受けたりする。また、特許文献１の技術のように、基板経由でウェル電位を供給する場合も基板の抵抗値によっては、ウェル電位を安定して供給することが難しい。例えば、Ｐ型基板を介してＰ型ウェルに接地電圧ＧＮＤを供給する場合、Ｐ型基板の抵抗値が高いとＰ型ウェルの電位が接地電圧ＧＮＤよりも浮いてしまい、ラッチアップを引き起こす可能性があった。
【００２８】
しかし、本実施の形態の半導体集積装置１００は、上述したようにＮ型ウェル１１１、Ｐ型ウェル１１２のウェル電位の供給ラインを各ウェル下から電気的に接続されたＮ型不純物層１２１、Ｐ型不純物層１２２を用いて供給している。よって、各ウェル毎に電源電圧端子やタップを設置する必要がなく、装置表面に少なくとも各導電型に対して１個の電源電圧端子を設置すればよい。このため、各ウェル毎に設置していた電源電圧端子の領域分だけ、装置面積を削減でき、装置の小型化もしくは高密度化が可能になる。
【００２９】
また、Ｎ型不純物層１２１、Ｐ型不純物層１２２は低抵抗であるため、ウェル電位を安定してＮ型ウェル１１１、Ｐ型ウェル１１２に供給することができ、ラッチアップを起こす問題も解決できる。また、Ｐ型ウェル１１２とＰ型不純物層１２２がＰ型コンタクト領域により所定の面積をもって接続される。よって、このこともＰ型不純物層１２２へ安定したウェル電位を供給することの利点となる。
【００３０】
また、２層構造となっているＮ型不純物層１２１とＰ型不純物層１２２が装置の略全面の面積を有する非常に大きなＰＮダイオードを形成し、ＶＤＤ電源と接地間のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子を構成する。よって、このＮ型不純物層１２１とＰ型不純物層１２２により、装置のＥＳＤ耐性を向上させ、別途装置にＥＳＤ保護回路を形成する必要がなくなる。このため、この別途用意されていたＥＳＤ保護回路分の面積を削減できる。
【００３１】
以下に、上述した構成の半導体集積装置１００の製造方法について、図４から図１１の工程図を参照して説明する。なお、図４から図１１の（ａ）は上面図、（ｂ）は断面図であり、それぞれ図１（ａ）、図１（ｂ）に対応するものである。
【００３２】
まず、図４に第１の工程を示す。図４に示すように、支持基板１０２上に、Ｐ型ウェル１１２より不純物の濃度が高いＰ型不純物層１２２をエピタキシャル成長により形成する。Ｐ型不純物としては、例えばボロン等をドープする。
【００３３】
次に、図５に第２の工程を示す。図５に示すように、Ｐ型不純物層１２２上に、Ｎ型ウェル１１１より不純物の濃度が高いＮ型不純物層１２１をエピタキシャル成長により形成する。Ｎ型不純物としては、例えば砒素等をドープする。
【００３４】
次に、図６に第３の工程を示す。まず、図６に示すように、フォトレジスト膜２０１を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜２０１を選択的にエッチングし、開口部２１１ａ、２１１ｂを形成する。次に、フォトレジスト膜２０１をマスクとして、イオン注入法によりＮ型不純物層１２１内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部２１１ａ、２１１ｂの下方の領域にＰ型コンタクト領域１１３と、Ｐ型タップ１２４の一部分１２４ａが形成される。
【００３５】
次に、図７に第４の工程を示す。図７に示すように、Ｎ型不純物層１２１、Ｐ型コンタクト領域１１３、Ｐ型タップの一部分１２４ａ上に、Ｐ型ウェル１１２より濃度の低い、もしくは同程度の濃度のＰ型の半導体層２２０をエピタキシャル成長により形成する。
【００３６】
次に、図８に第５の工程を示す。まず、図８に示すように、フォトレジスト膜２０２を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜２０２を選択的にエッチングし、開口部２１２を形成する。次に、フォトレジスト膜２０２をマスクとして、イオン注入法によりＰ型の半導体層２２０内にＮ型不純物（例えば、砒素等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部２１２の下方の領域にＮ型ウェル１１１が形成される。
【００３７】
次に、図９に第６の工程を示す。まず、図９に示すように、フォトレジスト膜２０３を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜２０３を選択的にエッチングし、開口部２１３を形成する。次に、フォトレジスト膜２０３をマスクとして、イオン注入法によりＰ型の半導体層２２０内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部２１３の下方の領域にＰ型ウェル１１２が形成される。
【００３８】
次に、図１０に第７の工程を示す。まず、図１０に示すように、フォトレジスト膜２０４を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜２０４を選択的にエッチングし、開口部２１４を形成する。次に、フォトレジスト膜２０４をマスクとして、イオン注入法によりＰ型の半導体層２２０内にＮ型不純物（例えば、砒素等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部２１４の下方の領域にＮ型タップ１２３が形成される。
【００３９】
次に、図１１に第８の工程を示す。まず、図１１に示すように、フォトレジスト膜２０５を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜２０５を選択的にエッチングし、開口部２１５を形成する。次に、フォトレジスト膜２０５をマスクとして、イオン注入法によりＰ型の半導体層２２０内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部２１５の下方の領域にＰ型タップ１２４の一部分１２４ｂが形成される。ここで、１２４ａと１２４ｂとでＰ型タップ１２４が形成される。
【００４０】
次に、図１に示すように、Ｎ型ウェル１１１、Ｐ型ウェル１１２、Ｎ型タップ１２３、Ｐ型タップ１２４の間に素子分離領域１１０を形成する。更にＮ型ウェル１１１にＰ型ソース・ドレイン拡散領域１０３、Ｐ型ウェル１１２にＮ型ソース・ドレイン拡散領域１０５を形成する。更にその上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極１０４、１０６を形成する。更に、Ｎ型タップ１２３、Ｐ型タップ１２４上に金属配線をスパッタ等で形成する。以上により、本実施の形態の半導体集積装置１００が製造される。
【００４１】
以下に、半導体集積装置１００の製造方法の別のバリエーションについて説明する。図１２から図２０の工程図を参照して説明する。なお、図１２から図２０の（ａ）は上面図、（ｂ）は断面図であり、それぞれ図１（ａ）、図１（ｂ）に対応するものである。
【００４２】
まず、図１２に第１の工程を示す。図１２に示すように、支持基板１０２上に、Ｐ型ウェル１１２より濃度の低い、もしくは同程度の濃度のＰ型の半導体層３１０をエピタキシャル成長により形成する。
【００４３】
次に、図１３に第２の工程を示す。図１３に示すように、イオン注入法により半導体層３１０内にＰ型不純物（例えば、ボロン等）を注入し、その後、熱処理を行い拡散させる。これにより、Ｐ型ウェル１１２より不純物の濃度が高いＰ型不純物層１２２を形成する。
【００４４】
次に、図１４に第３の工程を示す。図１４に示すように、イオン注入法により半導体層３１０内にＮ型不純物（例えば、砒素等）をＰ型不純物層１２２より浅い位置に注入し、その後、熱処理を行い拡散させる。これにより、Ｎ型ウェル１１１より不純物の濃度が高いＮ型不純物層１２１を形成する。
【００４５】
次に、図１５に第４の工程を示す。まず、図１５に示すように、フォトレジスト膜３０１を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜３０１を選択的にエッチングし、開口部３１１ａ、３１１ｂを形成する。次に、フォトレジスト膜３０１をマスクとして、イオン注入法によりＮ型不純物層１２１内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部３１１ａ、３１１ｂの下方の領域にＰ型コンタクト領域１１３と、Ｐ型タップ１２４の一部分１２４ａが形成される。
【００４６】
次に、図１６に第５の工程を示す。まず、図１６に示すように、フォトレジスト膜３０２を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜３０２を選択的にエッチングし、開口部３１２を形成する。次に、フォトレジスト膜３０２をマスクとして、イオン注入法によりＰ型の半導体層３１０内にＮ型不純物（例えば、砒素等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部３１２の下方の領域にＮ型ウェル１１１が形成される。
【００４７】
次に、図１７に第６の工程を示す。まず、図１７に示すように、フォトレジスト膜３０３を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜３０３を選択的にエッチングし、開口部３１３を形成する。次に、フォトレジスト膜３０３をマスクとして、イオン注入法によりＰ型の半導体層３１０内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部３１３の下方の領域にＰ型ウェル１１２が形成される。
【００４８】
次に、図１８に第７の工程を示す。まず、図１８に示すように、フォトレジスト膜３０４を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜３０４を選択的にエッチングし、開口部３１４を形成する。次に、フォトレジスト膜３０４をマスクとして、イオン注入法によりＰ型の半導体層３１０内にＮ型不純物（例えば、砒素等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部３１４の下方の領域にＮ型タップ１２３が形成される。
【００４９】
次に、図１９に第８の工程を示す。まず、図１９に示すように、フォトレジスト膜３０５を形成する。次に、フォトリソグラフィ技術によりフォトレジスト膜３０５を選択的にエッチングし、開口部３１５を形成する。次に、フォトレジスト膜３０５をマスクとして、イオン注入法によりＰ型の半導体層３１０内にＰ型不純物（例えば、ボロン等）を注入する。その後、熱処理を行い拡散させる。これにより、開口部３１５の下方の領域にＰ型タップ１２４の一部分１２４ｂが形成される。ここで１２４ａと１２４ｂとでＰ型タップ１２４が形成される。
【００５０】
次に、図１に示すように、Ｎ型ウェル１１１、Ｐ型ウェル１１２、Ｎ型タップ１２３、Ｐ型タップ１２４間に素子分離領域１１０を形成する。更にＮ型ウェル１１１にＰ型ソース・ドレイン拡散領域１０３、Ｐ型ウェル１１２にＮ型ソース・ドレイン拡散領域１０５を形成する。更にその上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極１０４、１０６を形成する。更に、Ｎ型タップ１２３、Ｐ型タップ１２４上に金属配線をスパッタ等で形成する。以上により、本実施の形態の半導体集積装置１００が製造される。
【００５１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図２０に示すように、Ｎ型不純物層１２１とＰ型不純物層１２２との間にＮ型不純物層１２１より低濃度、もしくはＰ型不純物層１２２より低濃度、もしくは酸化膜等の絶縁層で構成されるリーク電流遮断層４０１を配置してもよい。この場合、不純物濃度が高いＮ型不純物層１２１とＰ型不純物層１２２が広い面積で接していることにより生じるリーク電流をリーク電流遮断層４０１が削減することができる。
【００５２】
さらに、図２１に示すように、Ｎ型タップ１２３、Ｐ型タップ１２４を金属配線４０２、４０３で構成してもよい。更に、Ｐ型コンタクト領域１１３も金属配線４０４で構成してもよい。この場合、Ｎ型タップ１２３、Ｐ型タップ１２４、Ｐ型コンタクト領域１１３の有する配線抵抗を削減することができ、より精確なウェル電位をＮ型ウェル１１１、Ｐ型ウェル１１２へ供給することができる。なお、金属配線４０２、４０３はＮ型不純物層１２１、Ｐ型不純物層１２２以外には酸化膜等の絶縁層で他の領域と電気的に絶縁されている。金属配線４０４もＰ型ウェル１１２とＰ型不純物層１２２以外には酸化膜等の絶縁層で他の領域と電気的に絶縁されている。
【図面の簡単な説明】
【００５３】
【図１】実施の形態にかかる半導体集積装置の上面及び断面図である。
【図２】実施の形態にかかる半導体集積装置のタップの配置を説明する装置上面図である。
【図３】実施の形態にかかる半導体集積装置の断面図である。
【図４】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図５】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図６】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図７】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図８】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図９】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１０】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１１】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１２】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１３】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１４】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１５】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１６】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１７】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１８】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図１９】図１の半導体集積装置の製造工程を示す上面及び断面図である。
【図２０】その他の実施の形態にかかる半導体集積装置の断面図である。
【図２１】その他の実施の形態にかかる半導体集積装置の断面図である。
【図２２】従来の半導体集積装置の断面図である。
【符号の説明】
【００５４】
１００  半導体集積装置
１０２  支持基板
１０３、１０５  ソース・ドレイン拡散領域
１０４、１０６  ゲート配線
１１０  素子分離領域
１１１  Ｎ型ウェル
１１２  Ｐ型ウェル
１１３  Ｐ型コンタクト領域
１２１  Ｎ型不純物層
１２２  Ｐ型不純物層
１２３  Ｎ型タップ
１２４  Ｐ型タップ
１３１、１３２  金属配線
【図１】
2009158934.tif 000003
【図２】
2009158934.tif 000004
【図３】
2009158934.tif 000005
【図４】
2009158934.tif 000006
【図５】
2009158934.tif 000007
【図６】
2009158934.tif 000008
【図７】
2009158934.tif 000009
【図８】
2009158934.tif 000010
【図９】
2009158934.tif 000011
【図１０】
2009158934.tif 000012
【図１１】
2009158934.tif 000013
【図１２】
2009158934.tif 000014
【図１３】
2009158934.tif 000015
【図１４】
2009158934.tif 000016
【図１５】
2009158934.tif 000017
【図１６】
2009158934.tif 000018
【図１７】
2009158934.tif 000019
【図１８】
2009158934.tif 000020
【図１９】
2009158934.tif 000021
【図２０】
2009158934.tif 000022
【図２１】
2009158934.tif 000023
【図２２】
2009158934.tif 000024