(57)【要約】【課題】層間絶縁膜上にキャッピング膜を蒸着して平坦化後にも所望の段差を有するアライメントキーを形成することで、アライメントキーを用いたオーバーレイの測定を容易に行える半導体素子のアライメントキー形成方法を提供する。【解決手段】半導体素子のオーバーレイ測定のためのアライメントキーを形成する方法であって、半導体基板上に層間絶縁膜及びキャッピング膜を順次蒸着する段階と、前記層間絶縁膜及びキャッピング膜が蒸着された半導体基板のアライメントキー形成領域をパターニングしてアライメントキー形成用ホールを形成する段階と、前記アライメントキー形成用ホールが形成された半導体基板の上部に金属膜を蒸着する段階と、前記キャッピング膜が露出するように前記金属膜が蒸着された半導体基板の上部に対する平坦化工程を行って前記アライメントキーを形成する段階と、を含む。【選択図】図２Ｄ
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【特許請求の範囲】
【請求項１】
半導体素子のオーバーレイ測定のためのアライメントキーを形成する方法であって、
半導体基板上に層間絶縁膜及びキャッピング膜を順次形成する段階と、
前記層間絶縁膜及びキャッピング膜をパターニングして半導体基板のアライメントキー形成領域にアライメントキー形成用ホールを形成する段階と、
前記アライメントキー形成用ホールが形成された半導体基板の上部に金属膜を形成する段階と、
前記キャッピング膜が露出するように前記金属膜の最上面に対する平坦化工程を行って前記アライメントキーを形成する段階と、
を含む半導体素子のアライメントキー形成方法。
【請求項２】
前記層間絶縁膜及びキャッピング膜を順次形成する段階は、
前記半導体基板上に層間絶縁膜として酸化膜を蒸着する段階と、
前記層間絶縁膜上にキャッピング膜としてシリコン膜を蒸着する段階と、を含むことを特徴とする請求項１に記載の半導体素子のアライメントキー形成方法。
【請求項３】
前記酸化膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＵＳＧ（Undoped Silicate Glass）、ＦＳＧ（Fluorine-doped Silicate Glass）のうちの少なくとも１つからなることを特徴とする請求項２に記載の半導体素子のアライメントキー形成方法。
【請求項４】
前記層間絶縁膜は、略４５００Å〜５５００Åの膜厚範囲で蒸着されることを特徴とする請求項３に記載の半導体素子のアライメントキー形成方法。
【請求項５】
前記シリコン膜は、ＳｉＨ４からなることを特徴とする請求項２に記載の半導体素子のアライメントキー形成方法。
【請求項６】
前記キャッピング膜は、略２０００Å〜２５００Åの膜厚範囲で蒸着されることを特徴とする請求項５に記載の半導体素子のアライメントキー形成方法。
【請求項７】
前記金属膜を蒸着する段階は、タングステンと銅のうちの少なくとも１つを半導体基板とアライメントキー形成用ホールに蒸着する段階を含むことを特徴とする請求項１に記載の半導体素子のアライメントキー形成方法。
【請求項８】
前記アライメントキー形成後、キャッピング膜の露出した部分とアライメントキーの最上面に第２平坦化工程を行う段階をさらに含むことを特徴とする請求項１に記載の半導体素子のアライメントキー形成方法。
【請求項９】
前記第２平坦化工程は、タッチアップスラリを用いて行うことを特徴とする請求項８に記載の半導体素子のアライメントキー形成方法。
【請求項１０】
半導体基板のスクライブライン上に蒸着された層間絶縁膜と、
前記層間絶縁膜上に蒸着されたキャッピング膜と、
前記層間絶縁膜とキャッピング膜に形成されたアライメントキー形成用ホールと、
を含むことを特徴とする装置。
【請求項１１】
前記アライメントキーは金属膜からなることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記金属膜はタングステンと銅のうちの少なくとも１つからなることを特徴とする請求項１１に記載の装置。
【請求項１３】
前記層間絶縁膜は酸化膜からなることを特徴とする請求項１０に記載の半導体。
【請求項１４】
前記酸化膜は、略４５００Å〜５５００Åの膜厚範囲で形成されることを特徴とする請求項３に記載の半導体素子のアライメントキー形成方法。
【請求項１５】
前記酸化膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＵＳＧ（Undoped Silicate Glass）、ＦＳＧ（Fluorine-doped Silicate Glass）のうちの少なくとも１つからなることを特徴とする請求項１４に記載の装置。
【請求項１６】
前記キャッピング膜は、シリコン膜から形成されることを特徴とする請求項１０に記載の装置。
【請求項１７】
前記シリコン膜は、略２０００Å〜２５００Åの膜厚範囲で形成されることを特徴とする請求項１６に記載の装置。
【請求項１８】
前記シリコン膜は、ＳｉＨ４からなることを特徴とする請求項１７に記載の装置。
【請求項１９】
半導体基板のスクライブライン上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上にキャッピング膜を形成する段階と、
前記層間絶縁膜とキャッピング膜にパターニングしてアライメントキー形成用ホールを形成する段階と、
前記キャッピング膜とアライメントキー形成用ホールに金属膜を形成する段階と、
前記キャッピング膜を露出させるため、前記キャッピング膜上に形成された金属膜の最上面に第１平坦化工程を行ってアライメントキー形成用ホールにアライメントキーを形成する段階と、
前記露出されたキャッピング膜と前記アライメントキーの露出された最上面に第２平坦化工程を行う段階と、
を含む半導体素子のアライメントキー形成方法。
【請求項２０】
前記酸化膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＵＳＧ（Undoped Silicate Glass）、ＦＳＧ（Fluorine-doped Silicate Glass）のうちの少なくとも１つからなり、前記キャッピング膜は、ＳｉＨ４からなることを特徴とする請求項１９に記載の半導体素子のアライメントキー形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のアライメントキーを形成する方法に関し、さらに詳しくは、半導体素子の製造過程で特定パターンのオーバーレイ測定のためのアライメントキーを形成するのに適した半導体素子のアライメントキー形成方法に関する。
【背景技術】
【０００２】
周知のように、半導体素子のアライメントキー（Alignment key）は、前の過程で形成されるパターンと、後の過程で形成されるパターンが所定位置に正確に形成されているかを確認すると共に、ウエハ上の定められた位置にマスクパターンを正確に整列させるために形成されるパターンであり、これはウエハ内を複数のダイ（ｄｉｅ）に分離するスクライブライン上に形成される。すなわち、半導体基板上に形成される薄膜のパターニングに必要なマスクの数だけのアライメントキーがそれぞれの薄膜層毎にスクライブライン上に形成され得る。
【０００３】
一方、半導体素子の高集積化に伴い、多層配線の素子が要求される。このような多層配線の素子を実現するためには、金属配線間の絶縁物質、金属膜の平坦化が必須的に要求される。このような絶縁物質及び金属膜の蒸着後に化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）工程を繰り返すことで多層配線の素子を実現できる。
【０００４】
図１Ａ乃至図１Ｄは、従来方法によって半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図であり、これらの図面を参照して、従来方法による半導体素子のアライメントキー形成方法について説明する。
【０００５】
図１Ａを参照して、半導体基板１００の上部に、例えば、酸化膜を用いた層間絶縁膜１０２を蒸着し、その上部に所定のフォトレジストパターン１０４を形成する。このような層間絶縁膜１０２は、下部及び上部金属配線間の層間絶縁膜を形成する際に同時に形成することができ、フォトレジストパターン１０４は、コンタクトホールの形成のためのフォトレジストパターンを形成する際に同時に形成することができる。
【０００６】
そして、フォトレジストパターン１０４によって層間絶縁膜１０２をエッチングして半導体基板１００のスクライブライン上のアライメントキーが形成される領域に、図１Ｂに示すように、アライメントキー形成用ホールＡを形成する。その後、フォトレジストパターン１０４は一連のアッシング工程を通じて除去される。ここで、アライメントキー形成用ホールＡは、コンタクトプラグの形成のためのコンタクトホールの形成時に同時に形成することができる。
【０００７】
次に、図１Ｃに示すように、アライメントキー形成用ホールＡが形成されている半導体基板１００上部の全面に薄く金属膜１０６を蒸着する。このとき、金属膜１０６は、例えば、タングステン（Ｗ）などを用いて物理的気相蒸着法（ＰＶＤ：Physical vapor Deposition）などにより蒸着することができ、コンタクトホールを金属膜で埋め込む際に同時に蒸着することができる。
【０００８】
続いて、金属膜１０６が蒸着された半導体基板１００の上面に対して化学的機械的研磨法（ＣＭＰ）を用いた平坦化工程を行って、図１Ｄに示すような段差を有するアライメントキー１０６ａを形成する。このようなアライメントキー１０６ａを形成する工程は、コンタクトホールに埋め込まれている金属膜の上面を平坦化する際に同時に平坦化されて行うことができる。
【０００９】
一方、半導体素子のオーバーレイを測定するために形成されたアライメントキーは、フォトリソグラフィ工程で検出するために、最小限の幅と段差を有しながら形成されなければならない。しかし、図１Ｄに示すように、従来の半導体素子の金属配線の形成過程でアライメントキーを形成する場合に、平坦化工程後に層間絶縁膜と金属膜のエッチング選択比によってアライメントキー形成領域でディッシング（dishing）現象が生じてその段差が低くなり、それにより、特定パターンのオーバーレイ測定のためのアライメントキー信号値の検出が困難になるため、正確なパターンが形成されているかを確認する際に問題が生じた。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記事情に鑑みてなされたものであって、その目的は、層間絶縁膜上にキャッピング膜を蒸着して平坦化後にも所望の段差を有するアライメントキーを形成することで、このようなアライメントキーを用いてオーバーレイの測定を容易に行える半導体素子のアライメントキー形成方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明の一態様は、半導体素子のオーバーレイ測定のためのアライメントキーを形成する方法であって、半導体基板上に層間絶縁膜及びキャッピング膜を順次蒸着する段階と、前記層間絶縁膜及びキャッピング膜が蒸着された半導体基板のアライメントキー形成領域をパターニングしてアライメントキー形成用ホールを形成する段階と、前記アライメントキー形成用ホールが形成されている半導体基板の上部に金属膜を蒸着する段階と、前記キャッピング膜が露出するように前記金属膜が蒸着された半導体基板の上部に対する平坦化工程を行って前記アライメントキーを形成する段階とを含む半導体素子のアライメントキー形成方法を提供する。
【発明の効果】
【００１２】
本発明によれば、層間絶縁膜をパターニングしてアライメントキー形成用ホールを形成し、その上部に金属膜の蒸着及び平坦化工程を行って段差を有するアライメントキーを形成する従来方法とは異なり、半導体基板に層間絶縁膜及びキャッピング膜を順次蒸着し、アライメントキー形成領域をパターニングしてアライメントキー形成用ホールを形成し、アライメントキー形成用ホールが形成されている半導体基板の上部に金属膜を蒸着し、その上部を平坦化して段差を有するアライメントキーを形成することで、キャッピング膜を用いて平坦化時に発生するディッシング現象を防止して所望の段差を有するアライメントキーを形成できるという効果を奏する。
【００１３】
これにより、所望の段差を有するアライメントキーによってオーバーレイ測定時のアライメントキーパターンのディスカラー（discolor、変色）問題が防止され、アライメントキーの検出信号がより鮮明に検出されるので、オーバーレイの測定を容易に行うことができ、半導体素子の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。
【００１５】
本発明の技術要旨は、半導体基板のスクライブライン上に層間絶縁膜及びキャッピング膜を蒸着し、層間絶縁膜及びキャッピング膜をパターニングしてアライメントキー形成用ホールを形成し、アライメントキー形成用ホールが形成されている半導体基板の上部に薄く金属膜を蒸着した後にその上部を平坦化して段差を有するアライメントキーを形成することにあり、このような技術的手段を通じて本発明において目的とするところを容易に達成できる。
【００１６】
図２Ａ乃至図２Ｄは、本発明の一実施形態によって半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。これらの図面を参照して本発明の一実施形態による半導体素子のアライメントキー形成方法について説明する。
【００１７】
図２Ａを参照して、半導体基板２００の上部に物理的気相蒸着法（ＰＶＤ）、例えば、スパッタリングなどを用いて層間絶縁膜２０２及びキャッピング膜２０４を順次蒸着する。このような層間絶縁膜２０２及びキャッピング膜２０４は、下部及び上部金属配線間の層間絶縁膜及びキャッピング膜を形成する際に同時に形成することができる。層間絶縁膜２０２は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate、正珪酸四エチル）、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＵＳＧ（Undoped Silicate Glass）、ＦＳＧ（Fluorine-doped Silicate Glass）などの酸化膜を用いて４５００Å〜５５００Åの膜厚範囲で蒸着することができ、キャッピング膜２０４は、例えば、ＳｉＨ４などのシリコン膜を用いて略２０００Å〜２５００Åの膜厚範囲で蒸着することができる。
【００１８】
そして、所定のフォトレジストパターン（図示せず）に沿って層間絶縁膜２０２及びキャッピング膜２０４をエッチングして半導体基板２００のスクライブライン上のアライメントキーが形成される領域に、図２Ｂに示すように、アライメントキー形成用ホールＢを形成する。その後、フォトレジストパターンは一連のアッシング工程を通じて除去される。ここで、アライメントキー形成用ホールＢは、コンタクトプラグの形成のためのコンタクトホールの形成時に同時に形成することができる。
【００１９】
次に、図２Ｃに示すように、アライメントキー形成用ホールＢが形成された半導体基板２００上部の全面に薄く金属膜２０６を蒸着する。金属膜２０６は不透明な物質であって、例えば、タングステン（Ｗ）、銅（Ｃｕ）などを用いて物理的気相蒸着法（ＰＶＤ）、例えばスパッタリング法などを通じて蒸着することができ、コンタクトホールを金属膜で埋め込む際に同時に蒸着することができる。
【００２０】
続いて、金属膜２０６が蒸着された半導体基板２００の上面に対して化学的機械的研磨法（ＣＭＰ）を用いた平坦化工程を行って、図２Ｄに示すような段差を有するアライメントキー２０６ａを形成する。このような平坦化工程は、コンタクトホールに埋め込まれた金属膜の上面を平坦化する際に同時に行うことができる。平坦化工程は、キャッピング膜２０４が露出するように金属膜２０６を平坦化する工程をまず行い、その後に露出したキャッピング膜２０４とアライメントキー２０６ａの上面をタッチアップ（touch-up）スラリで平坦化する工程を含む。
【００２１】
従って、半導体基板のスクライブライン上に層間絶縁膜及びキャッピング膜を蒸着した後、アライメントキー形成用ホールの形成、金属膜の蒸着及び上面の平坦化工程を通じて、所望の段差を有するアライメントキーを形成できる。
【００２２】
一方、図３は、本実施形態による平坦化工程後の侵食量を示すグラフであり、層間絶縁膜とキャッピング膜の形成、アライメントキー形成用ホールの形成及び金属膜の蒸着後に行われる金属膜の平坦化時のアライメントキーに対する侵食量と、タッチアップスラリを用いた金属膜と露出したキャッピング膜の平坦化時のアライメントキーに対する侵食量と、を示している。キャッピング膜、例えばＳｉＨ４などの厚さが増加するほど、侵食量が減少することが分かり、キャッピング膜の厚さが２０００Å以上の範囲を有する場合、侵食量が飽和する（saturation）ことが分かる。
【００２３】
図４は、本実施形態による平坦化工程後のオーバーレイ測定時にキャッピング膜の形成厚さに応じたアライメントキーの光学イメージを示す図である。キャッピング膜の厚さが増加するほど、ディスカラーの問題が解消されることが分かる。キャッピング膜の厚さが１０００Å又は１５００Åである場合、アライメントキーの光学イメージはディスカラーの問題が発生（すなわち、オーバーレイボックス付近でディッシング現象が発生）するが、キャッピング膜の厚さが２０００Å又は２５００Åである場合、アライメントキーの光学イメージはディスカラーの問題が解消されることが分かる。
【００２４】
図５は、本実施形態によるアライメントキーの形成後のリソグラフィ工程におけるアライメントキーの検出信号を示す図である。アライメントキーの検出過程は、ハロゲンランプから出るブロードバンド（例えば、５３０ｎｍ〜８００ｎｍ）の光源を用いてＣＣＤで撮像されたイメージを通じてアライメントキーの位置を検出する方式で行われるが、ＣＣＤに入ってくる光源の量が電圧（Voltage）で表示され、このような電圧値が最小（min）及び最大（max）のΔ値を有しながらアライメントキーが検出される。図５に示すように、ＳｉＨ４からなるキャッピング膜の厚さが１０００Å、１５００Å、２０００Å及び２５００Åである場合の検出信号に対する波形及び電圧値が分かる。ＳｉＨ４からなるキャッピング膜の厚さが１０００Å、１５００Å、２０００Å、２５００Åと増加していくにつれて、アライメントキーに対する検出信号の幅（電圧値ΔＶ）が２０００Åからアライメントキーに対する検出信号のプロファイルが鮮明になり、検出信号の検出が顕著に良くなることが分かる。
【００２５】
ここで、図５に示すように、アライメントキーの検出信号を測定する装置において、検出信号の幅が例えば０.１Ｖの電圧値以上に設定されているとき、キャッピング膜の厚さが１０００Åである場合、検出信号の幅（電圧値ΔＶ）は約０.０４Ｖと、キャッピング膜の厚さが１５００Åである場合、検出信号の幅（電圧値ΔＶ）は約０.２０Ｖと、キャッピング膜の厚さが２０００Åである場合、検出信号の幅（電圧値ΔＶ）は約０.４５Ｖと、キャッピング膜の厚さが２５００Åである場合、検出信号の幅（電圧値ΔＶ）は約０.４６Ｖと測定され、このようなアライメントキーパターン（ここでは、３つのパターン）に対する検出信号のプロファイルが鮮明に認識されることが分かる。すなわち、キャッピング膜の厚さが２０００Å以上になると、アライメントキーに対する検出信号のプロファイルが鮮明になるため、オーバーレイの測定をより正確に行える。
【００２６】
図６は、本実施形態によるキャッピング層の厚さに応じたオーバーレイの３シグマ値を示すグラフである。ＳｉＨ４からなるキャッピング膜の厚さが１０００Å、１５００Å、２０００Å及び２５００Åである場合に、オーバーレイの正確度及び再現性に対する３シグマ（σ）値（すなわち、３×標準偏差値）が分かる。ＳｉＨ４からなるキャッピング膜の厚さが１０００Åである場合に現れた４つの点は、１つの半導体ウエハに整列エラーが生じて工程を進められない半導体ウエハを意味する。ここで、ＳｉＨ４からなるキャッピング膜の厚さが２０００Å又は２５００Åである場合、オーバーレイの偏差が２０ｎｍ〜４０ｎｍの範囲に収斂することが分かる。これは、平坦化工程においてキャッピング膜が層間絶縁膜のディッシング現象を減少させて段差を有するアライメントキーが正確に形成されたことを表しており、これにより、アライメントキーパターンのプロファイルが改善されて正確なオーバーレイを測定できるようになる。
【００２７】
図７は、本実施形態による多数のロット別工程の進行中にキャッピング膜の厚さに応じてオーバーレイの３シグマ値が減少することを示すグラフである。各ロットに対するオーバーレイデータの偏差だけでなく、ロット別（lot to lot）に測定されたオーバーレイの最小値及び最大値の範囲も、キャッピング膜の厚さが２０００Åからは２０ｎｍ以下に減少することが分かり、そのキャッピング膜の厚さが増加するほど、ロット別の半導体ウエハなどの最小値及び最大値が線形比例して減少することが分かる。
【００２８】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００２９】
【図１Ａ】従来方法による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図１Ｂ】従来方法による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図１Ｃ】従来方法による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図１Ｄ】従来方法による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図２Ａ】本発明の一実施形態による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図２Ｂ】本発明の一実施形態による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図２Ｃ】本発明の一実施形態による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図２Ｄ】本発明の一実施形態による半導体素子の製造過程でアライメントキーを形成する過程を示す工程順序図である。
【図３】本発明の一実施形態による平坦化工程後の侵食量を示すグラフである。
【図４】本発明の一実施形態による平坦化工程後のオーバーレイ測定時の、キャッピング膜の形成厚さに応じたアライメントキーの光学イメージを示す図である。
【図５】本発明の一実施形態によるアライメントキーの形成後、リソグラフィ工程におけるアライメントキーの検出信号を示す図である。
【図６】本発明の一実施形態によるキャッピング層の厚さに応じたオーバーレイの３シグマ値を示すグラフである。
【図７】本発明の一実施形態による多数のロット別工程の進行中に、キャッピング膜の厚さに応じてオーバーレイの３シグマ値が減少することを示すグラフである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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