(57)【要約】【課題】本発明は、ＬＤＤ構造を有するＭＯＳＦＥＴ型のＥＳＤ保護素子において、ＥＳＤ放電能力を容易に向上できるようにする。【解決手段】たとえば、ＨＶ用のＥＳＤ保護素子１Ａのシリサイドブロック５１ａの直下には、エクステンション領域を形成するためのＬＤＤ拡散層２６ａ，２７ａと同じ接合深さの拡散層抵抗領域２９ａが形成されている。一方、ＬＶ用のＥＳＤ保護素子１Ｂのシリサイドブロック５１ｂの直下には、ＨＶ用のＥＳＤ保護素子１ＡのＬＤＤ拡散層２６ａ，２７ａおよび拡散層抵抗領域２９ａと同時に形成される、ＬＤＤ拡散層２６ａ，２７ａおよび拡散層抵抗領域２９ａと同じ接合深さの拡散層抵抗領域２９ｂが設けられてなる構成とされている。【選択図】図１
2009158621.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、第１の電源電圧および前記第１の電源電圧よりも低い第２の電源電圧にそれぞれ対応した第１，第２のＭＯＳＦＥＴと、前記第１，第２のＭＯＳＦＥＴの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、
前記第１のＭＯＳＦＥＴは、ソース・ドレイン部に形成された第１の拡散層と、ゲート部下に形成された、前記第１の拡散層よりも浅い第２の拡散層と、前記非シリサイド領域に形成された、前記第２の拡散層と同じ深さの第３の拡散層とを備え、
前記第２のＭＯＳＦＥＴは、ソース・ドレイン部に形成された第４の拡散層と、ゲート部下に形成された、前記第４の拡散層よりも浅い第５の拡散層と、前記非シリサイド領域に形成された、前記第４の拡散層よりも浅く、前記第５の拡散層よりも深い第６の拡散層とを備えてなる
ことを特徴とする半導体装置。
【請求項２】
前記第４の拡散層は前記第１の拡散層と同じ深さであり、前記第５の拡散層は前記第２の拡散層よりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第６の拡散層は、前記第２の拡散層と同じ深さであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のＭＯＳＦＥＴの前記非シリサイド領域には、さらに導電型が異なるＭＯＳＦＥＴの形成に用いられる、前記第６の拡散層と導電型が同じ第７の拡散層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
複数の異なる電源電圧にそれぞれ対応した複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、
前記複数のＭＯＳＦＥＴの前記非シリサイド領域のそれぞれに、前記複数のＭＯＳＦＥＴのうち、最も高い電源電圧に対応したＭＯＳＦＥＴのＬＤＤ拡散層と同じ深さの拡散層を形成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、たとえば、半導体集積回路装置に静電サージなどの電流が流れ込むのを防ぐための、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）型のＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子に関するものである。
【背景技術】
【０００２】
従来、ＥＳＤ保護素子を備えた半導体集積回路装置が開発されている。ＥＳＤ保護素子は、半導体集積回路装置内に静電サージなどの電流が流れ込むのを防ぐために設けられる。中でも、ＭＯＳＦＥＴ型のＥＳＤ保護素子として、ドレイン領域およびソース領域にシリサイド未形成部分（非シリサイド領域）を形成することにより、ＥＳＤ放電能力を向上させるようにしたものがある（たとえば、特許文献１参照）。つまり、非シリサイド領域とされた部位の拡散層は、シリサイド部分に電流が集中するのを抑制できるため、破壊耐圧が向上する。
【０００３】
さて、上記したＥＳＤ保護素子の場合、非シリサイド領域にゲート下部と同じ接合深さの拡散層を用いることがある。低電源電圧（ＬＶ）用トランジスタにおいて、この手法を用いると、接合深さが浅いことにより、非シリサイド領域で接合リークを起こす場合がある。特許文献１では上記の手法を用いており、高電源電圧（ＨＶ）用トランジスタの非シリサイド領域にＬＶ用トランジスタのゲート下部の拡散層を用いることで、抵抗値を調整している。
【０００４】
しかしながら、ＬＶ用トランジスタの非シリサイド領域にＨＶ用トランジスタのゲート下部の拡散層を用いて接合リーク対策をすることについては言及されていない。
【特許文献１】特開２００６−３３９４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、接合リーク電流を抑制でき、ＥＳＤ放電能力の向上を図ることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、少なくとも、第１の電源電圧および前記第１の電源電圧よりも低い第２の電源電圧にそれぞれ対応した第１，第２のＭＯＳＦＥＴと、前記第１，第２のＭＯＳＦＥＴの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、前記第１のＭＯＳＦＥＴは、ソース・ドレイン部に形成された第１の拡散層と、ゲート部下に形成された、前記第１の拡散層よりも浅い第２の拡散層と、前記非シリサイド領域に形成された、前記第２の拡散層と同じ深さの第３の拡散層とを備え、前記第２のＭＯＳＦＥＴは、ソース・ドレイン部に形成された第４の拡散層と、ゲート部下に形成された、前記第４の拡散層よりも浅い第５の拡散層と、前記非シリサイド領域に形成された、前記第４の拡散層よりも浅く、前記第５の拡散層よりも深い第６の拡散層とを備えてなることを特徴とする半導体装置が提供される。
【０００７】
また、本願発明の一態様によれば、複数の異なる電源電圧にそれぞれ対応した複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴの各ドレイン部に設けられた、シリサイドが形成されない非シリサイド領域と、を有する半導体装置であって、前記複数のＭＯＳＦＥＴの前記非シリサイド領域のそれぞれに、前記複数のＭＯＳＦＥＴのうち、最も高い電源電圧に対応したＭＯＳＦＥＴのＬＤＤ拡散層と同じ深さの拡散層を形成したことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
上記の構成により、ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、接合リーク電流を抑制でき、ＥＳＤ放電能力の向上を図ることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の構成例を示すものである。本実施形態では、ｎＭＯＳＦＥＴ構造を有するＥＳＤ保護素子に適用した場合を例に説明する。なお、同図（ａ）は、半導体集積回路装置に搭載される複数のＥＳＤ保護素子のうち、第１の電源電圧に対応した高電源電圧（ＨＶ）用のＥＳＤ保護素子の１つを取り出して示すものであり、同図（ｂ）は、同じく第１の電源電圧よりも低い第２の電源電圧に対応した低電源電圧（ＬＶ）用のＥＳＤ保護素子の１つを取り出して示すものである。
【００１１】
同図（ａ）の断面において、ＨＶ用のＥＳＤ保護素子１Ａの、Ｐｗｅｌｌ領域（または、シリコンなどのｐ型半導体基板）１１ａの表面部には、複数の素子分離領域（ＳＴＩ）１２ａ，１３ａ，１４ａが設けられている。素子分離領域１２ａ，１３ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａの表面部には、基板コンタクト用のＰ＋領域２１ａが設けられている。
【００１２】
素子分離領域１３ａ，１４ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａの表面部には、第１〜第３の高濃度のＮ＋拡散層２２ａ，２３ａ，２４ａが設けられている。第１のＮ＋拡散層２２ａはソース領域を、第２，第３のＮ＋拡散層２３ａ，２４ａはドレイン領域を、それぞれ形成している。Ｐ＋領域２１ａ、および、第１〜第３のＮ＋拡散層２２ａ，２３ａ，２４ａの表面部には、それぞれ、シリサイド層３１ａ，３２ａ，３３ａ，３４ａが設けられている。
【００１３】
第１，第２のＮ＋拡散層２２ａ，２３ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａ上には、ゲート絶縁膜４１ａを介して、ゲート電極（ポリシリコンゲート）４２ａが設けられている。ゲート絶縁膜４１ａおよびゲート電極４２ａの側壁部分には、それぞれ、ゲート側壁絶縁膜４３ａが設けられている。ゲート電極４２ａの直下（ゲート下部）、つまり、第１，第２のＮ＋拡散層２２ａ，２３ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａの表面部には、チャネル領域となるＰ−−拡散層２５ａが設けられている。Ｐ−−拡散層２５ａの表面部の、第１のＮ＋拡散層２２ａに隣接する部位には、エクステンション領域を形成するためのソース側ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層（Ｎ−層）２６ａが設けられている。Ｐ−−拡散層２５ａの表面部の、第２のＮ＋拡散層２３ａに隣接する部位には、エクステンション領域を形成するためのドレイン側ＬＤＤ拡散層（Ｎ−層）２７ａが設けられている。ＬＤＤ拡散層２６ａ，２７ａは、第１〜第３のＮ＋拡散層２２ａ，２３ａ，２４ａよりも不純物の接合深さが浅く、その深さは第１の電源電圧に応じて制御される。
【００１４】
第２，第３のＮ＋拡散層２３ａ，２４ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａ上には、シリサイド未形成部分（非シリサイド領域）を形成するためのシリサイドブロック５１ａが設けられている。シリサイドブロック５１ａの直下、つまり、第２，第３のＮ＋拡散層２３ａ，２４ａの相互間に対応する、Ｐｗｅｌｌ領域１１ａの表面部には、Ｐ−−拡散層２８ａ、および、バラスト抵抗となる拡散層抵抗領域２９ａが設けられている。Ｐ−−拡散層２８ａは、Ｐ−−拡散層２５ａと同じ不純物濃度（分布）および同じ接合深さを有して形成されている。拡散層抵抗領域２９ａは、ＬＤＤ拡散層２６ａ，２７ａと同じ不純物濃度および同じ接合深さを有して形成されている。すなわち、ＨＶ用のＥＳＤ保護素子１Ａの拡散層抵抗領域２９ａとしては、ゲート電極４２ａの直下のＬＤＤ拡散層２６ａ，２７ａと同一のもの、つまり、周辺の他の深い接合を有する第２，第３のＮ＋拡散層２３ａ，２４ａと接続されることにより、シリサイド層３３ａ，３４ａを十分な深さで包含でき、接合リークが問題とならないものが用いられる。
【００１５】
なお、図中に示す５２ａ，５３ａ，５４ａは、シリサイド層３１ａ，３２ａ，３４ａにそれぞれ接続されたコンタクトである。
【００１６】
一方、同図（ｂ）の断面において、ＬＶ用のＥＳＤ保護素子１Ｂの、Ｐｗｅｌｌ領域（または、シリコンなどのｐ型半導体基板）１１ｂの表面部には、複数の素子分離領域（ＳＴＩ）１２ｂ，１３ｂ，１４ｂが設けられている。素子分離領域１２ｂ，１３ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂの表面部には、基板コンタクト用のＰ＋領域２１ｂが設けられている。
【００１７】
素子分離領域１３ｂ，１４ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂの表面部には、第１〜第３の高濃度のＮ＋拡散層２２ｂ，２３ｂ，２４ｂが設けられている。第１のＮ＋拡散層２２ｂはソース領域を、第２，第３のＮ＋拡散層２３ｂ，２４ｂはドレイン領域を、それぞれ形成している。Ｐ＋領域２１ｂ、および、第１〜第３のＮ＋拡散層２２ｂ，２３ｂ，２４ｂの表面部には、それぞれ、シリサイド層３１ｂ，３２ｂ，３３ｂ，３４ｂが設けられている。
【００１８】
第１，第２のＮ＋拡散層２２ｂ，２３ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂ上には、ゲート絶縁膜４１ｂを介して、ゲート電極（ポリシリコンゲート）４２ｂが設けられている。ゲート絶縁膜４１ｂおよびゲート電極４２ｂの側壁部分には、それぞれ、ゲート側壁絶縁膜４３ｂが設けられている。ゲート電極４２ｂの直下（ゲート下部）、つまり、第１，第２のＮ＋拡散層２２ｂ，２３ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂの表面部には、チャネル領域となるＰ−−拡散層２５ｂが設けられている。Ｐ−−拡散層２５ｂの表面部の、第１のＮ＋拡散層２２ｂに隣接する部位には、エクステンション領域を形成するためのソース側ＬＤＤ拡散層（Ｎ−層）２６ｂが設けられている。Ｐ−−拡散層２５ｂの表面部の、第２のＮ＋拡散層２３ｂに隣接する部位には、エクステンション領域を形成するためのドレイン側ＬＤＤ拡散層（Ｎ−層）２７ｂが設けられている。ＬＤＤ拡散層２６ｂ，２７ｂは、上記ＬＤＤ拡散層２６ａ，２７ａよりも不純物の接合深さが浅く、その深さは第２の電源電圧に応じて制御される。
【００１９】
第２，第３のＮ＋拡散層２３ｂ，２４ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂ上には、非シリサイド領域を形成するためのシリサイドブロック５１ｂが設けられている。シリサイドブロック５１ｂの直下、つまり、第２，第３のＮ＋拡散層２３ｂ，２４ｂの相互間に対応する、Ｐｗｅｌｌ領域１１ｂの表面部には、Ｐ−−拡散層２８ｂ、および、バラスト抵抗となる拡散層抵抗領域２９ｂが設けられている。Ｐ−−拡散層２８ｂは、Ｐ−−拡散層２５ｂと同じ不純物濃度および同じ接合深さを有して形成されている。拡散層抵抗領域２９ｂは、上記拡散層抵抗領域２９ａと同じ不純物濃度および同じ接合深さを有して形成されている。すなわち、ＬＶ用のＥＳＤ保護素子１Ｂの拡散層抵抗領域２９ｂとしては、ゲート電極４２ｂの直下のＬＤＤ拡散層２６ｂ，２７ｂとは異なり、ＨＶ用のＥＳＤ保護素子１Ａの、ゲート電極４２ａの直下のＬＤＤ拡散層２６ａ，２７ａと同一のものが用いられる。この拡散層抵抗領域２９ｂは、ＬＤＤ拡散層２６ａ，２７ａおよび拡散層抵抗領域２９ａと同一の工程により、同一のマスクを用いて同時に形成される。これにより、小面積で、かつ、接合リークの要因となることのない拡散層抵抗領域２９ｂを、既存のＭＯＳＦＥＴ形成プロセス（通常のトランジスタ形成工程）のみにより容易に実現できる。
【００２０】
なお、図中に示す５２ｂ，５３ｂ，５４ｂは、シリサイド層３１ｂ，３２ｂ，３４ｂにそれぞれ接続されたコンタクトである。
【００２１】
図２は、Ｐ−−拡散層と拡散層抵抗領域との濃度の関係について示すものである。ＬＶ用のＥＳＤ保護素子１Ｂのバラスト抵抗に、ＨＶ用のＥＳＤ保護素子１ＡのＬＤＤ構造（ＨＶ  ＬＤＤ）を採用した場合、ＬＶ用のＥＳＤ保護素子１ＢのＬＤＤ構造（ＬＶ  ＬＤＤ）を採用した場合よりもむしろ都合がよい。なぜならば、本図からも明らかなように、ＨＶ用のＥＳＤ保護素子１Ａの、Ｐ−−拡散層２５ａとＬＤＤ拡散層２６ａ，２７ａとの間のような緩やかで深い接合を採用することによって、ＬＶ用のＥＳＤ保護素子１Ｂの、非シリサイド領域での接合リークを低減させることが可能となる。このように、ＬＶ用のＥＳＤ保護素子１Ｂの非シリサイド領域に、拡散層抵抗領域２９ｂからなるＨＶ  ＬＤＤ構造のバラスト抵抗を形成することにより、ＥＳＤ放電能力を向上できる。
【００２２】
因みに、トランジスタのゲート下部の拡散層の接合深さは、ショートチャネル効果の抑制のために、概ねゲート長の１／４程度のものが用いられる。たとえば、ＬＶ用トランジスタのゲート長が９０ｎｍ世代のトランジスタ技術で、Ｉ／Ｏ部のＨＶ用トランジスタには４００ｎｍ程度のものを想定した場合、ＬＶ用トランジスタのゲート下部での接合深さは２０ｎｍ〜２５ｎｍ、ＨＶ用トランジスタのゲート下部での接合深さは１００ｎｍ前後となる。
【００２３】
以下に、上記した構成のｎＭＯＳＦＥＴ構造を有するＥＳＤ保護素子（１Ａ，１Ｂ）の製造方法について簡単に説明する。
【００２４】
まず、既存のＭＯＳＦＥＴ形成プロセスにより、たとえば図３に示すように、Ｐｗｅｌｌ領域１１ａ，１１ｂの表面部に、それぞれ、複数の素子分離領域１２ａ，１３ａ，１４ａおよび１２ｂ，１３ｂ，１４ｂを形成する。次いで、Ｐｗｅｌｌ領域１１ａ，１１ｂの表面部に、基板コンタクト用のＰ＋領域２１ａ，２１ｂ、および、Ｐ−−拡散層２５ａ，２５ｂを、それぞれ形成する。次いで、Ｐｗｅｌｌ領域１１ａ，１１ｂ上に、ゲート絶縁膜４１ａ，４１ｂおよびゲート電極４２ａ，４２ｂを、それぞれ加工する。
【００２５】
次に、たとえば図４に示すように、ＬＶ用のＥＳＤ保護素子１Ｂにおいて、ゲート電極４２ｂに対して自己整合的にＬＤＤ拡散層２６ｂ，２７ｂを形成する。なお、図中の６１は、イオン注入時のマスクを簡易化して示すものである。
【００２６】
次に、たとえば図５に示すように、ＨＶ用のＥＳＤ保護素子１Ａにおいて、ゲート電極４２ａに対して自己整合的にＬＤＤ拡散層２６ａ，２７ａを形成する。
【００２７】
この際、たとえば図６に示すように、ＬＶ用のＥＳＤ保護素子１Ｂにおいて、シリサイドブロック５１ｂの形成予定領域に、マスク合わせずれおよび拡散層広がりを考慮した幅の開口部を有するマスク６１を用いて、ＨＶ用のＥＳＤ保護素子１ＡのＬＤＤ拡散層２６ａ，２７ａと同一の接合深さをもつ拡散層抵抗領域２９ｂを形成する。
【００２８】
次に、たとえば図７（ａ），（ｂ）に示すように、既存のＭＯＳＦＥＴ形成プロセスを用いて、ＨＶ用のＥＳＤ保護素子１Ａの、ゲート側壁絶縁膜４３ａおよびシリサイドブロック５１ａを形成するとともに、ＬＶ用のＥＳＤ保護素子１Ｂの、ゲート側壁絶縁膜４３ｂおよびシリサイドブロック５１ｂを形成する。
【００２９】
次に、たとえば図８（ａ），（ｂ）に示すように、既存のＭＯＳＦＥＴ形成プロセスを用いて、ＨＶ用のＥＳＤ保護素子１Ａの、ソース・ドレイン領域に高濃度で深いＮ＋拡散層２２ａ，２３ａ，２４ａを形成するとともに、ＬＶ用のＥＳＤ保護素子１Ｂの、ソース・ドレイン領域に高濃度で深いＮ＋拡散層２２ｂ，２３ｂ，２４ｂを形成する。
【００３０】
このとき、シリサイドブロック５１ａ，５１ｂにより、シリサイドブロック直下への高濃度で深い拡散層の形成は阻止される。
【００３１】
この後、シリサイド層３１ａ，３２ａ，３３ａ，３４ａ，３１ｂ，３２ｂ，３３ｂ，３４ｂおよびコンタクト５２ａ，５３ａ，５４ａ，５２ｂ，５３ｂ，５４ｂの形成が行われて、図１（ａ），（ｂ）に示した構成の、ＨＶ用のＥＳＤ保護素子１ＡおよびＬＶ用のＥＳＤ保護素子１Ｂが実現される。
【００３２】
上記したように、ＬＶ用のＥＳＤ保護素子１Ｂのドレイン部（非シリサイド領域）に、ＨＶ用のＥＳＤ保護素子１ＡのＬＤＤ構造（ＨＶ  ＬＤＤ）を採用するようにしている。すなわち、ＬＶ用のＥＳＤ保護素子１Ｂのシリサイドブロック５１ｂの直下に、ＨＶ用のＥＳＤ保護素子１ＡのＬＤＤ拡散層２６ａ，２７ａと同じ接合深さをもつ拡散層抵抗領域２９ｂを形成するようにしている。これにより、ＬＶ用のＥＳＤ保護素子１Ｂを、小面積で、接合リークが問題とならない構造とすることが可能となる。したがって、既存のＭＯＳＦＥＴ形成プロセスに追加工程を必要としたりすることなく、ＥＳＤ放電能力を向上させた、低電源電圧に対応したＭＯＳＦＥＴ型のＥＳＤ保護素子を実現できるようになるものである。
【００３３】
［第２の実施形態］
図９は、本発明の第２の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の構成例を示すものである。本実施形態では、ｎＭＯＳＦＥＴ構造を有するＥＳＤ保護素子に適用した場合を例に説明する。なお、同図（ａ）は、半導体集積回路装置に搭載される複数のＥＳＤ保護素子のうち、第１の電源電圧に対応した高電源電圧（ＨＶ）用のＥＳＤ保護素子の１つを取り出して示すものであり、同図（ｂ）は、同じく第１の電源電圧よりも低い第２の電源電圧に対応した低電源電圧（ＬＶ）用のＥＳＤ保護素子の１つを取り出して示すものである。また、第１の実施形態（図１参照）と同一部分には同一符号を付して、詳しい説明は割愛する。
【００３４】
本実施形態の場合、ドレイン部であるシリサイドブロック５１ａ，５１ｂの直下に、バラスト抵抗となる拡散層抵抗領域２９ａ，２９ｂと、ｐＭＯＳＦＥＴ（図示していない）の形成に用いられるＮ−−拡散層７１ａ，７１ｂとが形成されている。つまり、ＨＶ用のＥＳＤ保護素子１Ａ’は、たとえば図９（ａ）に示すように、シリサイドブロック５１ｂの直下の拡散層として、ｐＭＯＳＦＥＴのチャネル領域用のＮ−−拡散層７１ｂが形成され、その上に、ＬＤＤ拡散層２６ａ，２７ａと同一の工程により、同一のマスクを用いて同時に形成される拡散層抵抗領域２９ａが重畳されてなる構成となっている。
【００３５】
一方、ＬＶ用のＥＳＤ保護素子１Ｂ’は、たとえば図９（ｂ）に示すように、シリサイドブロック５１ｂの直下の拡散層として、ｐＭＯＳＦＥＴのチャネル領域用のＮ−−拡散層７１ｂが形成され、その上に、ＨＶ用のＥＳＤ保護素子１Ａ’のＬＤＤ拡散層２６ａ，２７ａおよび拡散層抵抗領域２９ａと同一の工程により、同一のマスクを用いて同時に形成される拡散層抵抗領域２９ｂが重畳されてなる構成となっている。
【００３６】
なお、Ｎ−−拡散層７１ａ，７１ｂは、図示していないｐＭＯＳＦＥＴのチャネル領域を形成する際に、同一の工程により、同一のマスクを用いて同時に形成される。
【００３７】
このように、本実施形態によっても、既存のＭＯＳＦＥＴ形成プロセスのみにより、接合リークが発生せず、かつ、小面積で、所定の抵抗値をもつ拡散層抵抗領域の形成が可能となり、ＥＳＤ放電能力を向上できる。
【００３８】
特に、本実施形態のような構成とした場合、拡散層抵抗を著しく下げることなしに、シリサイドブロックの直下に深い接合を形成できる。そのため、拡散層の接合耐性をさらに向上させることが可能となるなど、よりＥＳＤ保護能力の優れたＭＯＳＦＥＴ型のＥＳＤ保護素子を容易に実現し得るものである。
【００３９】
なお、上記した各実施形態においては、いずれも、ｎＭＯＳＦＥＴ構造を有するＥＳＤ保護素子に適用した場合を例に説明したが、これに限らず、たとえばｐＭＯＳＦＥＴ構造を有するＥＳＤ保護素子にも同様に適用できる。
【００４０】
また、ＨＶ用およびＬＶ用の２種の電源電圧に対応したＬＤＤ構造を有するＭＯＳＦＥＴ型のＥＳＤ保護素子に限らず、たとえば、３種以上の電源電圧に対応したＬＤＤ構造を有するＭＯＳＦＥＴ型のＥＳＤ保護素子であってもよい。この場合、最も高い電源電圧に対応したＥＳＤ保護素子のＬＤＤ拡散層を、このＥＳＤ保護素子よりも電源電圧が低い、その他のＥＳＤ保護素子のドレイン部（シリサイドブロックの直下）の拡散層として形成するようにすればよい。
【００４１】
また、シリサイドブロック５１ｂの直下に形成される拡散層抵抗領域２９ｂとしては、第２のＮ＋拡散層２３ｂよりも接合深さが浅く、ＬＤＤ拡散層２６ｂ，２７ｂよりも接合深さが深いものであればよい。
【００４２】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の構成例を示す断面図。
【図２】第１の実施形態にしたがった、Ｐ−−拡散層と拡散層抵抗領域との濃度の関係について説明するために示す図。
【図３】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図４】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図５】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図６】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図７】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図８】第１の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の製造方法について説明するために示す断面図。
【図９】本発明の第２の実施形態にしたがった、ＭＯＳＦＥＴ型のＥＳＤ保護素子の構成例を示す断面図。
【符号の説明】
【００４４】
１Ａ，１Ａ’…ＨＶ用のＥＳＤ保護素子、１Ｂ，１Ｂ’…ＬＶ用のＥＳＤ保護素子、２２ａ，２３ａ，２４ａ…Ｎ＋拡散層（第１の拡散層）、２２ｂ，２３ｂ，２４ｂ…Ｎ＋拡散層（第４の拡散層）、２５ａ，２５ｂ…Ｐ−−拡散層、２６ａ，２７ａ…ＬＤＤ拡散層（第２の拡散層）、２６ｂ，２７ｂ…ＬＤＤ拡散層（第５の拡散層）、２９ａ…拡散層抵抗領域（第３の拡散層）、２９ｂ…拡散層抵抗領域（第６の拡散層）、４２ａ，４２ｂ…ゲート電極、５１ａ，５１ｂ…シリサイドブロック、７１ｂ…Ｎ−−拡散層（第７の拡散層）。
【図１】
2009158621.tif 000003
【図２】
2009158621.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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