(57)【要約】【課題】大規模な記憶容量に起因して、回路規模が大きく、その結果、消費電力も大きかった。【解決手段】復号回路より回路規模が大きい畳込み復号回路は、当該復号回路が、第１、第２のシリアルデータ中に誤りを検出したときに限り、前記第１、第２のシリアルデータについての復号化及び誤り訂正を開始し、その後、当該第１、第２のシリアルデータに引き続く第３、第４のシリアルデータの受信を開始したとき、当該第３、第４のシリアルデータについての復号化及び誤り訂正を行わない。【選択図】図３
2009055270.tif 000002
【特許請求の範囲】
【請求項１】
同一のシリアルデータＡから二分の一の符号化率で符号化された第１のシリアルデータＣ０［１］及び第２のシリアルデータＣ１［１］であり、第１の複数のビットＣ０（ｔ１）、Ｃ０（ｔ２）、．．．、Ｃ０（ｔｐ）（ｔは時刻を示す（以下同じ。）。ｐは２以上の任意の整数。）を有する前記第１のシリアルデータＣ０［１］、及び、第２の複数のビットＣ１（ｔ１）、Ｃ１（ｔ２）、．．．、Ｃ１（ｔｐ）を有する前記第２のシリアルデータＣ１［１］の入力を受け、第１の復号回路と、記憶回路と、前記第１の復号回路より回路規模が大きい第２の復号回路と、を含む復号器であって、
前記第１の復号回路は、前記符号化された第１、第２のシリアルデータＣ０［１］、Ｃ１［１］を復号化し、ビットＣ０（ｔａ）、Ｃ１（ｔａ）（ａは１以上ｐ以下の整数。）が誤りを含むか否かを検出し、
前記記憶回路は、前記第２の復号回路が、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）が誤りを含むときに当該誤りを訂正するために必要な、当該ビットＣ０（ｔａ）、Ｃ１（ｔａ）に先立つ、復号されたシリアルデータＡのうちの所定数のビットＡ（ｔ（ａ−１））〜Ａ（ｔ（ａ−ｑ））（ｑはａより小さい正の整数。）を記憶し、
前記第１の復号回路が前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）が誤りを含むことを検出した以後、前記第１の復号回路は、前記復号化及び前記誤りの検出を中止し、かつ、前記第２の復号回路は、前記記憶回路に記憶されている、前記所定数のビットＡ（ｔ（ａ−１））〜Ａ（ｔ（ａ−ｑ））を当該第２の復号回路の復号動作の初期値に用いた、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）の復号化及び誤り訂正を開始することを特徴とする復号器。
【請求項２】
前記第１の復号回路は、前記第１のシリアルデータＣ０［１］に引き続く第３のシリアルデータＣ０［２］、及び前記第２のシリアルデータＣ１［１］に引き続く第４のシリアルデータＣ１［２］の入力を受けたとき、前記第１の復号回路は、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り検出を開始し、かつ、前記第２の復号回路は、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り訂正を開始しないことを特徴とする請求項１記載の復号器。
【請求項３】
前記第１の復号回路は、
［１］［１Ａ］２つの入力端のうちの一方の入力端に、前記第１のシリアルデータＣ０［１］の入力を受け、排他的論理和が施された第３のシリアルデータＤ０［１］を出力する第１の排他的論理和素子と、
［１Ｂ］前記第１の排他的論理和素子の後段に設けられた第１の遅延素子と、
［１Ｃ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０［１］を順次シフトする、第１の複数の遅延素子を有する第１のシフトレジスタと、
［１Ｄ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０［１］の入力を受け、かつ、前記第１のシフトレジスタにおける前記第１の複数の遅延素子間の複数のタップから出力される複数の前記第１のシリアルデータＣ０［１］の入力を受け、排他的論理和が施された前記第１のシリアルデータＣ０［１］を前記第１の排他的論理和素子の他方の入力端に出力する第２の排他的論理和素子と、を有する第１の復号ユニットと、
［２］［２Ａ］２つの入力端のうちの一方の入力端に、前記第２のシリアルデータＣ１［１］の入力を受け、排他的論理和が施された第４のシリアルデータＤ１［１］を出力する第３の排他的論理和素子と、
［２Ｂ］前記第２の排他的論理和素子の後段に設けられた、直列接続された２つの第２の遅延素子と、
［２Ｃ］前記２つの第２の遅延素子から出力される前記第２のシリアルデータＣ１［１］を順次シフトする、第２の複数の遅延素子を有する第２のシフトレジスタと、
［２Ｄ］前記第２の遅延素子から出力される前記第２のシリアルデータＣ１［１］の入力を受け、かつ、前記第２のシフトレジスタにおける前記第２の複数の遅延素子間の複数のタップから出力される複数の前記第２のシリアルデータＣ１［１］の入力を受け、排他的論理和が施された前記第２のシリアルデータＣ１［１］を前記第３の排他的論理和素子の他方の入力端に出力する第４の排他的論理和素子と、を有する第２の復号ユニットと、
［３］前記第１の排他的論理和素子から出力される前記第３のシリアルデータＤ０［１］中のビットＤ０（ｔａ）及びビットＤ０（ｔｂ）（ｂはａより１大きい整数。）と、前記第３の排他的論理和素子から出力される、前記第４のシリアルデータＤ１［１］中のビットＤ１（ｔａ）及びビットＤ１（ｔｂ）とを比較することにより、前記ビットＤ０（ｔａ）又は前記ビットＤ１（ｔａ）が誤りを含むか否かを検出した旨を示す第１、第２の検出信号を前記第１、第２の復号回路へ出力することにより、前記誤りが訂正されたであろうビットＥ０（ｔａ）を含む第５のシリアルデータＥ０、及び、前記誤りが訂正されたであろうビットＥ１（ｔａ）を含む第６のシリアルデータＥ１を、前記第１、第２の復号ユニットから出力させる誤り検出訂正ユニットと、を含むことを特徴とする請求項１記載の復号器。
【請求項４】
対向する送信装置から変調されたシリアルデータＡを受信する受信装置であって、
請求項１記載の復号器と、
前記受信したシリアルデータＡを復調し、当該復調されたシリアルデータＡを前記復号器に出力する受信装置。
【請求項５】
請求項１記載の復号器と、
前記復号器から出力される、前記第１、第２のシリアルデータＣ０［１］、Ｃ１［１］に含まれていた時刻情報に基づき、計時する現時刻を調整する時計部と、を有することを特徴とする電波時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対向する符号器により符号化された符号化信号を受け取り当該符号化信号を復号化する復号器、当該復号器を含む受信装置、及び、前記復号器を含む電波時計に関する。
【背景技術】
【０００２】
従来の電波時計は、下記特許文献１に記載された時計装置の主要な構成「時刻情報に基づく内蔵時計の時刻のずれの補正」と同様に、無線基地局等から受信する電波信号に含まれる前記時刻情報を復号化する復号器（例えば、ビタビ復号器）を含む。
【０００３】
【特許文献１】特開２０００−３２１３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記したような、ビタビ復号器を含む従来の電波時計では、前記受信する電波信号が例えば拘束長が９であることを想定した上で、当該ビタビ復号器をトレリス線図で表すと、２５６個の「状態」と、約４０個のパス履歴長（拘束長の３〜５倍）と、各「状態」におけるメトリック値（「状態」の確からしさを表す値であり、例えば６ビット）とから、約１万（＝（６＋４０）×２５６）ビットの記憶容量が必要であると算出される。また２つの状態推移からメトリックが小さい方を選び、メトリック値を更新する回路としてACS回路（Adder Compare Selector）が、２５６個必要となり、これらの回路を実装すると回路規模は数万ゲートになる。従って、従来の電波時計では、大規模な記憶容量に起因して、回路規模が大きく、その結果、消費電力も大きいという問題があった。
【課題を解決するための手段】
【０００５】
本発明は、上記した課題を解決すべく、以下の適用例により実現される。
［適用例１］
適用例１の復号器は、
同一のシリアルデータＡから二分の一の符号化率で符号化された第１のシリアルデータＣ０［１］及び第２のシリアルデータＣ１［１］であり、第１の複数のビットＣ０（ｔ１）、Ｃ０（ｔ２）、．．．、Ｃ０（ｔｐ）（ｔは時刻を示す（以下同じ。）。ｐは２以上の任意の整数。）を有する前記第１のシリアルデータＣ０［１］、及び、第２の複数のビットＣ１（ｔ１）、Ｃ１（ｔ２）、．．．、Ｃ１（ｔｐ）を有する前記第２のシリアルデータＣ１［１］の入力を受け、第１の復号回路と、記憶回路と、前記第１の復号回路より回路規模が大きい第２の復号回路と、を含む復号器であって、
前記第１の復号回路は、前記符号化された第１、第２のシリアルデータＣ０［１］、Ｃ１［１］を復号化し、ビットＣ０（ｔａ）、Ｃ１（ｔａ）（ａは１以上ｐ以下の整数。）が誤りを含むか否かを検出し、
前記記憶回路は、前記第２の復号回路が、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）が誤りを含むときに当該誤りを訂正するために必要な、当該ビットＣ０（ｔａ）、Ｃ１（ｔａ）に先立つ、復号されたシリアルデータＡのうちの所定数のビットＡ（ｔ（ａ−１））〜Ａ（ｔ（ａ−ｑ））（ｑはａより小さい正の整数。）を記憶し、
前記第１の復号回路が前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）が誤りを含むことを検出した以後、前記第１の復号回路は、前記復号化及び前記誤り検出を中止し、かつ、前記第２の復号回路は、前記記憶回路に記憶されている、前記所定数のビットＡ（ｔ（ａ−１））〜Ａ（ｔ（ａ−ｑ））を当該第２の復号回路の復号動作の初期値に用いた、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）の復号化及び誤り訂正を開始する。
【０００６】
適用例１の復号器によれば、（１）前記第２の復号回路（ビタビ復号回路に相当。）より回路規模が小さい、即ち、消費電力が小さい前記第１の復号回路が、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）が誤りを含むことを検出した以後、当該第１の復号回路は、前記復号化及び誤り検出を中止し、代わりに、前記第２の復号回路が、前記ビットＣ０（ｔａ）、Ｃ１（ｔａ）の復号化及び誤り訂正を開始することにより、復号の性能を、前記第２の復号回路が常時復号を行っていた従来の復号器と同様に維持しつつも、従来の復号器に比して、消費電力を低減することが可能となる。
【０００７】
［適用例２］
適用例２の復号器は、適用例１の復号器であって、
前記第１の復号回路は、前記第１のシリアルデータＣ０［１］に引き続く第３のシリアルデータＣ０［２］、及び前記第２のシリアルデータＣ１［１］に引き続く第４のシリアルデータＣ１［２］の入力を受けたとき、前記第１の復号回路は、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り検出を開始し、かつ、前記第２の復号回路は、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り訂正を開始しない。
【０００８】
適用例２の復号器によれば、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の入力を受けたとき以後、前記第１の復号回路が、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り検出を開始し、かつ、前記第２の復号回路が、前記第３のシリアルデータＣ０［２］及び前記第４のシリアルデータＣ１［２］の復号化及び誤り訂正を開始しない。これにより、新しいシリアルデータＣ０［２］、Ｃ１［２］、．．．の入力を受ける毎に、前記第１の復号回路及び前記第２の復号回路は、消費電力を最も低減することが可能な初期状態に戻ることが可能となる。
【０００９】
［適用例３］
適用例３の復号器は、適用例１の復号器であって、
前記第１の復号回路は、
［１］［１Ａ］２つの入力端のうちの一方の入力端に、前記第１のシリアルデータＣ０［１］の入力を受け、排他的論理和が施された第３のシリアルデータＤ０［１］を出力する第１の排他的論理和素子と、
［１Ｂ］前記第１の排他的論理和素子の後段に設けられた第１の遅延素子と、
［１Ｃ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０［１］を順次シフトする、第１の複数の遅延素子を有する第１のシフトレジスタと、
［１Ｄ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０［１］の入力を受け、かつ、前記第１のシフトレジスタにおける前記第１の複数の遅延素子間の複数のタップから出力される複数の前記第１のシリアルデータＣ０［１］の入力を受け、排他的論理和が施された前記第１のシリアルデータＣ０［１］を前記第１の排他的論理和素子の他方の入力端に出力する第２の排他的論理和素子と、を有する第１の復号ユニットと、
［２］［２Ａ］２つの入力端のうちの一方の入力端に、前記第２のシリアルデータＣ１［１］の入力を受け、排他的論理和が施された第４のシリアルデータＤ１［１］を出力する第３の排他的論理和素子と、
［２Ｂ］前記第２の排他的論理和素子の後段に設けられた、直列接続された２つの第２の遅延素子と、
［２Ｃ］前記２つの第２の遅延素子から出力される前記第２のシリアルデータＣ１［１］を順次シフトする、第２の複数の遅延素子を有する第２のシフトレジスタと、
［２Ｄ］前記第２の遅延素子から出力される前記第２のシリアルデータＣ１［１］の入力を受け、かつ、前記第２のシフトレジスタにおける前記第２の複数の遅延素子間の複数のタップから出力される複数の前記第２のシリアルデータＣ１［１］の入力を受け、排他的論理和が施された前記第２のシリアルデータＣ１［１］を前記第３の排他的論理和素子の他方の入力端に出力する第４の排他的論理和素子と、を有する第２の復号ユニットと、
［３］前記第１の排他的論理和素子から出力される前記第３のシリアルデータＤ０［１］中のビットＤ０（ｔａ）及びビットＤ０（ｔｂ）（ｂはａより１大きい整数。）と、前記第３の排他的論理和素子から出力される、前記第４のシリアルデータＤ１［１］中のビットＤ１（ｔａ）及びビットＤ１（ｔｂ）とを比較することにより、前記ビットＤ０（ｔａ）又は前記ビットＤ１（ｔａ）が誤りを含むか否かを検出した旨を示す第１、第２の検出信号を前記第１、第２の復号回路へ出力することにより、前記誤りが訂正されたであろうビットＥ０（ｔａ）を含む第５のシリアルデータＥ０、及び、前記誤りが訂正されたであろうビットＥ１（ｔａ）を含む第６のシリアルデータＥ１を、前記第１、第２の復号ユニットから出力させる誤り検出訂正ユニットと、を含む。
【００１０】
［適用例４］
対向する送信装置から変調されたシリアルデータＡを受信する受信装置であって、
適用例１の復号器と、
前記受信したシリアルデータＡを復調し、当該復調されたシリアルデータＡを前記復号器に出力する。
【００１１】
［適用例５］
適用例５の電波時計は、
適用例１の復号器と、
前記復号器から出力される、前記第１、第２のシリアルデータＣ０［１］、Ｃ１［１］に含まれていた時刻情報に基づき、計時する現時刻を調整する時計部と、を有する。
【発明を実施するための最良の形態】
【００１２】
実施例の復号装置について図面を参照して説明する。
【００１３】
《実施例１》
〈構成〉
図１は、実施例１の復号器を含む受信装置、及び、当該受信装置に対向する、符号器を含む送信装置を示し、図２は、実施例１の符号器の構成を示し、図３は、実施例１の復号器の構成を示す。図１に示されるように、送信装置ＴＸは、信号Ａ（後述）を符号化する符号器ＥＮＣと、当該符号化された信号Ａを変調する変調器ＭＯＤとを有し、また、受信装置ＲＸは、前記変調された信号Ａを復調する復調器ＤＥＭと、当該復調された信号Ａを復号化する復号器ＤＥＣとを有する。
【００１４】
実施例１の復号器ＤＥＣ（例えば、移動局）は、対向の符号器ＥＮＣ（例えば、無線基地局）から送信される、符号化された第１、第２の信号Ｃ０、Ｃ１（第１のフレームＦＲ１、第２のフレームＦＲ２、．．．（図５に図示。）を構成する。）を受信し、当該受信された信号Ｃ０、Ｃ１を復号化する。
【００１５】
符号器ＥＮＣは、図２に示されるように、入力される、復号器ＤＥＣへ送信すべき１つの信号（原信号）Ａを符号化率１／２で変換すべく、即ち、第１、第２の信号Ｃ０、Ｃ１を生成すべく、縦続接続された複数の遅延素子（Ｚ-1）ＥＺ１〜ＥＺ８と、第１の乗算器ＭＰ１と、第２の乗算器ＭＰ２とを有する。第１の乗算器ＭＰ１は、信号Ａ、遅延素子ＥＺ１、ＥＺ２、ＥＺ３、ＥＺ５、ＥＺ７、ＥＺ８からの出力信号に乗算を施すことにより第１の信号Ｃ０を生成し、また、第２の乗算器ＭＰ２は、信号Ａ、遅延素子ＥＺ２、ＥＺ３、ＥＺ４、ＥＺ８からの出力信号に乗算を施すことにより、第２の信号Ｃ１を生成する。
【００１６】
復号器ＤＥＣは、図３に示されるように、第１の復号部ＤＥＣ１と、第２の復号部ＤＥＣ２と、制御部ＣＴと、第１の遅延部ＤＬ１と、第２の遅延部ＤＬ２と、切換部ＳＷとを含む。第１の復号部ＤＥＣ１は、更に、復号回路ＤＣと、記憶回路ＳＴとを有する。
【００１７】
第１の復号部ＤＥＣ１では、復号回路ＤＣは、符号器ＥＮＣ（図２に図示。）により符号化された第１、第２の信号Ｃ０、Ｃ１から信号Ａを再生すべく、図４に示されるように、符号器ＥＮＣの構成と逆の構成を有する。具体的には、復号回路ＤＣは、複数の排他的論理和素子ＤＸ１〜ＤＸ５と、複数の遅延素子（Ｚ-1）ＤＺ１〜ＤＺ１６と、を備える。
【００１８】
第１の復号部ＤＥＣ１では、排他的論理和素子ＤＸ５は、排他的論理和素子ＤＸ１から出力される、復号化された信号Ａａ（送信装置ＴＸで符号化された原信号Ａと実質的に同一。）、及び、排他的論理和素子ＤＸ３から出力される、復号化された信号Ａａに排他的論理和を施すことにより、信号Ａａに誤りが発生したか否かを示す誤り検出信号Ｂを生成する。
【００１９】
記憶回路ＳＴは、受信した第１、第２の信号Ｃ０、Ｃ１から復号された信号Ａを記憶しており、より正確には、例えば、第１の信号Ｃ０における時刻ｔ１０（図５に図示。）のときのビットである、ビットＣ０（ｔ１０）（以下、同様に定義する。）に誤りが発生したときに当該誤りを訂正することができるように、図４に示されるような、当該誤りの発生前に予め、時刻ｔ１０以前のビット、例えば、再生（復号）により得られたビットＡ（ｔ９）〜Ａ（ｔ２）（後述の「初期値設定用ビット」）、即ち、復号回路ＤＣ内の遅延素子ＤＺ１〜ＤＺ８、ＤＺ９〜ＤＺ１６におけるビットＡ（ｔ９）〜Ａ（ｔ２）を記憶している。
【００２０】
実際にビットＣ０（ｔ１０）に誤りが発生したとき、第２の復号部ＤＥＣ２が当該ビットＣ０（ｔ１０）の誤り訂正を行うことができるようにする必要がある。具体的には、制御部ＣＴの制御下で、記憶回路ＳＴから第２の復号部ＤＥＣ２へ、第２の復号部ＤＥＣ２の初期値を設定すべく、図５に示されるように、上記したビットＡ（ｔ９）〜Ａ（ｔ２）（「初期値設定用ビット」）がロードされる。
【００２１】
第２の復号部ＤＥＣ２は、図６に示されるように、ビタビ復号器であり、第１、第２の信号Ｃ０、Ｃ１の拘束長が９であることを想定した上で、当該ビタビ復号器をトレリス線図で表すと、２５６個の「状態」と、約４０個のパス履歴長（拘束長の３〜５倍）と、各「状態」におけるメトリック値（「状態」の確からしさを表す値であり、例えば６ビット）とから、約１万（＝（６＋４０）×２５６）ビットの記憶容量が必要であると算出される。また２つの状態推移からメトリックが小さい方を選び、メトリック値を更新する回路としてACS回路（Adder Compare Selector）が、２５６個必要となり、これらの回路を実装すると回路規模は数万ゲートになる。
【００２２】
制御部ＣＴは、第１、第２の信号Ｃ０、Ｃ１に誤りが発生したとき、第１の復号部ＤＥＣ１による第１、第２の信号Ｃ０、Ｃ１の復号を停止させ、かつ、当該第１の復号部ＤＥＣ１に代えて、第２の復号部ＤＥＣ２による第１、第２の信号Ｃ０、Ｃ１の復号を開始させる。
【００２３】
第１の遅延部ＤＬ１は、第２の復号部ＤＥＣ２の前段に設けられており、信号Ｃ０、Ｃ１を所定時間（信号Ｃ０、Ｃ１に誤りが発生した時点から復号回路ＤＣが当該誤りを検出する時点までの時間。）だけ遅延させる。これにより、例えば、復号回路ＤＣが、時刻ｔ１０で誤りを検出したときであっても、第２の復号部ＤＥＣ２は、時刻ｔ１０「以後」の信号Ｃ０、Ｃ１ではなく、時刻ｔ１０「以前」の信号Ｃ０、Ｃ１の入力を受けることができる。
【００２４】
第２の遅延部ＤＬ２は、復号回路ＤＣの後段に設けられており、復号回路ＤＣから出力される信号Ａａ及び第２の復号部ＤＥＣ２から出力される信号Ａｂとの間の時間的なずれ、即ち、復号回路ＤＣの復号速度及び第２の復号部ＤＥＣ２の復号速度間の差に起因する、信号Ａａが出力されるタイミング及び信号Ａｂが出力されるタイミング間の差を調整する。
【００２５】
より具体的には、例えば、時刻ｔ１０で信号Ｃ０に誤りが発生したとき、当該誤りが発生する以前には、図６に示されるように、復号回路ＤＣから第２の遅延部ＤＬ２へ、時刻ｔ９以前のビット、例えば、ビットＡａ（ｔ７）、Ａａ（ｔ８）、Ａａ（ｔ９）が出力され、かつ、当該ビットＡａ（ｔ７）、Ａａ（ｔ８）、Ａａ（ｔ９）は、第２の遅延部ＤＬ２により遅延される。他方で、第２の復号部ＤＥＣ２から、復号された信号Ａｂが出力される。この結果、切換部ＳＷの切り換えにより、信号Ａとして、ビットＡａ（ｔ７）、Ａａ（ｔ８）、Ａａ（ｔ９）、Ａｂ（ｔ１０）、Ａｂ（ｔ１１）、Ａｂ（ｔ１２）、．．．のように出力される。
【００２６】
切換部ＳＷは、第１の復号部ＤＥＣ１から出力される信号Ａａ、及び、第２の復号部ＤＥＣ２から出力される信号Ａｂのいずれかを選択的に出力し、より詳しくは、第１の復号部ＤＥＣ１が復号の動作を行っているときには、当該第１の復号部ＤＥＣ１から出力される信号Ａａを選択し、即ち、出力し、他方で、第２の復号部ＤＥＣ２が復号の動作を行っているときには、当該第２の復号部ＤＥＣ２から出力される信号Ａｂを選択し、即ち、出力する。
【００２７】
〈動作〉
実施例１の復号器の動作について図５を参照して説明する。以下では、第２の復号部ＤＥＣ２の拘束長は、９ビットであること、及び、図５に示されるように、第１のフレームＦＲ１に引き続き、第２のフレームＦＲ２を受信することを想定する。
【００２８】
復号器ＤＥＣは、符号器ＥＮＣから、第１のフレームＦＲ１を構成する第１、第２の信号Ｃ０、Ｃ１を受信しているとき、即ち、ビットＣ０（ｔ１）及びビットＣ１（ｔ１）、ビットＣ０（ｔ２）及びビットＣ１（ｔ２）、ビットＣ０（ｔ３）及びビットＣ１（ｔ３）、．．．のように、順次、各時刻のビットを受信し、他方で、復号器ＤＥＣでは、第１の復号部ＤＥＣ１が、当該ビットＣ０（ｔ１）及びビットＣ１（ｔ１）、ビットＣ０（ｔ２）及びビットＣ１（ｔ２）、ビットＣ０（ｔ３）及びビットＣ１（ｔ３）、．．．を順次復号化しており、切換部ＳＷは、第１の復号部ＤＥＣ１から出力される信号Ａａを選択し、出力する。この間、第２の復号部ＤＥＣ２は、動作していない。
【００２９】
第１の復号部ＤＥＣ１が、前記ビットＣ０（ｔ１）及びビットＣ１（ｔ１）、ビットＣ０（ｔ２）及びビットＣ１（ｔ２）、ビットＣ０（ｔ３）及びビットＣ１（ｔ３）、．．．の復号化を行っているときに、例えば、時刻ｔ１０で、ビットＣ０（ｔ１０）に誤りが発生すると、復号器ＤＥＣでは、制御部ＣＴは、第１の復号部ＤＥＣ１による復号化動作を停止させ、当該第１の復号部ＤＥＣ１に代えて第２の復号部ＤＥＣ２による復号化動作を開始させる。また、制御部ＣＴは、切換部ＳＷが信号Ａａに代えて信号Ａｂを出力するように制御する。
【００３０】
制御部ＣＴは、また、第２の復号部ＤＥＣ２に対し、図７に示されるように、記憶回路ＳＴに時刻ｔ１０までに記憶されていたビット、例えば、時刻ｔ１０までに記憶されていたビットＣ０（ｔ１）〜Ｃ０（ｔ１０）、及び、ビットＣ１（ｔ１）〜Ｃ１（ｔ１０）のうち、ビットＣ０（ｔ２）〜ビットＣ０（ｔ９）、及び、ビットＣ１（ｔ２）〜Ｃ１（ｔ９）［信号Ｃ０及び信号Ｃ１についての８ビット］により表される値ｒ（ｒは０から２５５までの値。）に対応する状態Ｓｒのメトリック値を「０」にし、他の状態のメトリック値を最大にする、第２の復号部ＤＥＣ２では、図７に図示のトレリス図に従って、最終的に、メトリック値の合計値が最も小さいパス（例えば、状態Ｓ０→状態Ｓ１→状態Ｓ３→…のような経路をいう。）が選択されることから、上記したようなメトリック値の設定により、実質的に、第２の復号部ＤＥＣ２を時刻ｔ９での初期値に設定することになり、即ち、時刻ｔ９での初期化を行うことになる。
【００３１】
制御部ＣＴは、更に、第２の復号部ＤＥＣ２に、前記記憶回路ＳＴから、ビットＣ０（ｔ２）〜Ｃ０（ｔ１０）、及び、ビットＣ１（ｔ２）〜ビットＣ１（ｔ１０）［拘束長（９ビット）と同数の９ビット］をロードする。
【００３２】
第２の復号部ＤＥＣ２は、上記した復号動作の開始、初期化及びロードを契機に、第１、第２の信号Ｃ０、Ｃ１の符号化及び誤り訂正を開始し、より詳しくは、前記初期化された状態Ｓｒを起点として、前記ロードされたビットＣ０（ｔ２）〜Ｃ０（ｔ１０）、及び、ビットＣ１（ｔ２）〜Ｃ１（ｔ１０）を用いて、誤りが発生したビットＣ０（ｔ１０）についての誤り訂正を行う。この結果、第２の復号部ＤＥＣ２は、誤りが訂正されたビットＣ０（ｔ１０）、即ち、誤りが訂正されたビットＡｂ（ｔ１０）を出力し、後段の切換部ＳＷは、当該ビットＡｂ（ｔ１０）（図示せず。）を出力する。当該第２の復号部ＤＥＣ２は、第１のフレームＦＲ１についての復号化及び誤り訂正を、第１のフレームＦＲ１の受信が完了するまで継続して行う。
【００３３】
前記第１のフレームＦＲ１に引き続き、第２のフレームＦＲ２の受信を開始すると、第１の復号部ＤＥＣ１は、当該第２のフレームＦＲ２についての復号化及び誤り検出を開始し、また、第２の復号部ＤＥＣ２は、当該第２のフレームＦＲ２についての復号化及び誤り訂正を開始しない。
【００３４】
〈効果〉
上記したように、実施例１の復号器ＤＥＣでは、第１の復号部ＤＥＣ１が第１のフレームＦＲ１中のビットＣ０（ｔ１０）が誤りを含むことを検出すると、それまで行っていた復号化及び誤り検出の動作を中止し、当該第１の復号部ＤＥＣ１に代わり、第２の復号部ＤＥＣ２が、記憶回路ＳＴに記憶されているビットＡ（ｔ２）〜Ａ（ｔ９）を用いて復号動作の初期化を行い、その上で、ビットＣ０（ｔ２）〜Ｃ０（ｔ１０）、及び、ビットＣ１（ｔ２）〜Ｃ１（ｔ１０）を用いて、ビットＣ０（ｔ１０）の誤り訂正を行い、以後、第２のフレームＦＲ２の受信を開始するまで、第１のフレームＦＲ１の復号化及び誤り訂正を継続する。これにより、第２の復号部ＤＥＣ２が復号化及び誤り訂正を常時行っていた従来の復号器に比して、消費電力を低減することが可能となる。
【００３５】
《変形例》
図８は、変形例の復号回路の構成を示す。変形例の復号回路ＤＣは、図８に示されるように、信号Ｃ０、Ｃ１から信号Ａを再生すべく、第１の復号回路ＤＥＣ１０と、第２の復号回路ＤＥＣ２０と、誤り検出訂正回路ＥＲＤＣと、排他的論理和回路Ｘを有する。
【００３６】
第１の復号回路ＤＥＣ１０は、複数の遅延素子Ｚ（１Ａ）〜Ｚ（１Ｉ）と、複数の排他的論理和素子Ｘ（１Ａ）〜Ｘ（１Ｄ）とを備え、第２の復号回路ＤＥＣ２は、複数の遅延素子Ｚ（２Ａ）〜Ｚ（２Ｈ）と、複数の排他的論理和素子Ｘ（２Ａ）〜Ｘ（２Ｃ）とを備え、誤り検出訂正回路ＥＲＤＣは、排他的論理和素子Ｘ（３Ａ）と、複数の遅延素子Ｚ（３Ａ）〜Ｚ（３Ｃ）と、複数の否定素子Ｎ（３Ａ）〜Ｎ（３Ｂ）と、複数の論理積素子Ａ（３Ａ）〜Ａ（３Ｃ）とを備える。
【００３７】
第１の復号回路ＤＥＣ１０及び第２の復号回路ＤＥＣ２０の主な特徴の一つは、以下の通りである。
【００３８】
第１の復号回路ＤＥＣ１０では、信号Ｃ０の入力を受ける、『第１の排他的論理和素子』である排他的論理和素子Ｘ（１Ａ）の後段に、『第１の遅延素子』である１つの遅延素子Ｚ（１Ａ）が設けられており、当該遅延素子Ｚ（１Ａ）からの出力が、『第２の排他的論理和素子』である排他的論理和素子Ｘ（１Ｄ）に供給され、当該排他的論理和素子Ｘ（１Ｄ）から出力される信号が前記排他的論理和素子Ｘ（１Ａ）に帰還される。
【００３９】
他方で、第２の復号回路ＤＥＣ２０では、信号Ｃ１の入力を受ける、『第３の排他的論理和素子』である排他的論理和素子Ｘ（２Ａ）の後段に、『第２の遅延素子素子』である２つの遅延素子Ｚ（２Ａ）、Ｚ（２Ｂ）が縦続に設けられており、後段の遅延素子Ｚ（２Ｂ）から出力が、『第４の排他的論理和素子』である排他的論理和素子Ｘ（２Ｃ）に実質的に供給され、当該排他的論理和素子Ｘ（２Ｃ）から出力される信号が前記排他的論理和素子Ｘ（２Ａ）に帰還される。
【００４０】
排他的論理和回路Ｘは、信号Ｅ０及び信号Ｅ１間に排他的論理和を施すことにより、誤りが生じたか否かを示す誤り検出信号Ｂを生成する。
【００４１】
図９〜図１１は、変形例の復号回路の動作を示す。送信装置ＴＸの符号器ＥＮＣによって信号Ａから生成された信号Ｃ０、Ｃ１には、送信装置ＴＸ及び受信装置ＲＸ間の伝送路上での雑音等の影響により誤りが発生し得る。より具体的には、図１０に示されるように、例えば、時刻ｔ１１のときの信号Ｃ０であるビットＣ０（ｔ１１）（以下、同様に表記する。）に誤りが発生し、ビットＣ１（ｔ１１）に誤りが発生しておらず、かつ、ビットＣ０（ｔ１２）及びビットＣ１（ｔ１２）に誤りが発生していないとき、信号Ｄ０（第１の復号回路ＤＥＣ１０の排他的論理和素子Ｘ（１Ａ）の出力）と信号Ｄ１（第２の復号回路ＤＥＣ２０の排他的論理和素子Ｘ（２Ａ）の出力）との関係については、ビットＤ０（ｔ１１）≠ビットＤ１（ｔ１１）かつビットＤ０（ｔ１２）≠ビットＤ１（ｔ１２）である。この２つの関係から、誤り検出訂正回路ＥＲＤＣは、上記したように、「ビットＣ０（ｔ１１）に誤りが発生した。」と判断し、その結果、ビットＣ０（ｔ１１）の誤り訂正を行い、これにより、信号Ｅ０（第１の復号部ＤＥＣ１の出力）と信号Ｅ１（第２の復号部ＤＥＣ２の出力）との関係については、ビットＥ０（ｔ１１）＝ビットＥ１（ｔ１１）かつビットＥ０（ｔ１２）＝ビットＥ１（ｔ１２）となる。
【００４２】
対照的に、図１１に示されるように、ビットＣ０（ｔ１１）に誤りが発生しておらず、ビットＣ１（ｔ１１）に誤りが発生しており、かつ、ビットＣ０（ｔ１２）及びビットＣ１（ｔ１２）に誤りが発生していないとき、ビットＤ０（ｔ１１）≠ビットＤ１（ｔ１１）かつビットＤ０（ｔ１２）＝ビットＤ１（ｔ１２）である。この２つの関係から、誤り検出訂正回路ＥＲＤＣは、上記したように、「ビットＣ１（ｔ１１）に誤りが発生した。」と判断し、その結果、ビットＣ１（ｔ１１）の誤り訂正を行い、これにより上記した（図６に図示。）と同様に、ビットＥ０（ｔ１１）＝ビットＥ１（ｔ１１）かつビットＥ０（ｔ１２）＝ビットＥ１（ｔ１２）になる。
【００４３】
変形例の復号回路ＤＣでは、誤り検出訂正回路ＥＲＤＣが、前記ビットＤ０（ｔ１１）、Ｄ０（ｔ１２）及びビットＤ１（ｔ１１）、Ｄ１（ｔ１２）の比較により、前記ビットＤ０（ｔ１１）又は前記第１のビットＤ１（ｔ１１）が誤りを含むか否かを検出し、かつ、当該誤りが検出されたときには、当該誤りを含むビット、即ち、ビットＤ０（ｔ１１）又はビットＤ１（ｔ１１）の誤り訂正を行う。これにより、従来と同様に、前記ビットＤ０（ｔ１１）又は前記Ｄ１（ｔ１１）という、１ビットの誤りの検出及び訂正を行うことができ、加えて、従来と異なり、当該復号回路ＤＣの回路規模が、従来の復号器（例えば、ビタビ復号器）の回路規模に比して小型になることから、従来に比して消費電力を低減することが可能となる。
【００４４】
《実施例２》
図１２は、実施例２の電波時計の構成を示す。実施例２の電波時計ＷＣＫは、図１２に示されるように、復号器Ｄ（実施例１の復号器ＤＥＣの構成及び機能を有する。）と、時計部Ｗとを含む。
【００４５】
時計部Ｗは、第１、第２の信号Ｃ０、Ｃ１に含まれる時刻情報ＴＩ（当該時計部Ｗが計時により得る現時刻を調整するための情報）に基づき、当該現時刻を調整する。
【００４６】
電波時計ＷＣＫでは、復号器Ｄが、実施例１と同様な動作を行うことにより、第１、第２の信号Ｃ０、Ｃ１から時刻情報ＴＩを取得し、時計部Ｗが、当該時刻情報ＴＩに基づき、現時刻を調整する。
【００４７】
実施例２の電波時計ＷＣＫは、前記時刻情報ＴＩの取得及び当該時刻情報ＴＩに基づく現時刻の調整に先立ち、実施例１の復号器ＤＥＣと同様な動作を行う。これにより、当該電波時計ＷＣＫは、前記時刻情報ＴＩの取得及び前記時刻情報ＴＩに基づく現時刻の調整を、従来に比して低消費電力で行うことが可能となる。
【図面の簡単な説明】
【００４８】
【図１】実施例１の符号器及び復号器を示す図。
【図２】実施例１の符号器の構成を示す図。
【図３】実施例１の復号器の構成を示す図。
【図４】実施例１の復号回路の構成を示す図。
【図５】実施例１の復号器の動作を示すタイムチャート。
【図６】実施例１の第２の遅延部の動作を示す図。
【図７】実施例１の第２の復号部の機能的構成を示す図。
【図８】変形例の復号回路の構成を示す図。
【図９】変形例の復号回路の動作を示す図（その１）。
【図１０】変形例の復号回路の動作を示す図（その２）。
【図１１】変形例の復号回路の動作を示す図（その３）。
【図１２】実施例２の電波時計の構成を示す図。
【符号の説明】
【００４９】
ＤＥＣ…復号器、ＤＥＣ１…第１の復号部、ＤＥＣ２…第２の復号部、ＤＣ…復号回路、ＳＴ…記憶回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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