(57)【要約】      （修正有）【課題】ゲート絶縁膜形成後のフォトリソグラフィ工程におけるプロセスマージンの低下を抑制することができる半導体装置の製造方法を提供する。【解決手段】シリコン半導体基板１１内においてメモリセルトランジスタが形成されるシリコン基板面を、セレクトゲートトランジスタが形成されるシリコン基板面より低く形成する。続いて、シリコン基板面上にＭＯＮＯＳ絶縁膜１３を形成する。さらに、シリコン基板面上に、ＭＯＮＯＳ絶縁膜１３より膜厚が薄いゲート絶縁膜１４を形成し、ＭＯＮＯＳ絶縁膜１３とゲート絶縁膜１４の表面を同じ高さにする。さらに、ＭＯＮＯＳ絶縁膜１３上及びゲート絶縁膜１４上にゲート電極１５、１７を形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成される第１半導体基板面をエッチングし、セレクトゲートトランジスタが形成される第２半導体基板面より前記第１半導体基板面を低く形成する工程と、
前記メモリセルトランジスタが形成される前記第１半導体基板面上に、トンネル絶縁膜、チャージトラップ絶縁膜、及びブロック絶縁膜を形成する工程と、
前記セレクトゲートトランジスタが形成される前記第２半導体基板面上にゲート絶縁膜を形成する工程と、
前記ブロック絶縁膜上及び前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
メモリセルトランジスタが形成される第１半導体基板面をエッチングし、セレクトゲートトランジスタが形成される第２半導体基板面、及び前記セレクトゲートトランジスタの第１ゲート絶縁膜より厚い第２ゲート絶縁膜を持つ厚膜ゲートトランジスタが形成される第３半導体基板面より前記第１半導体基板面を低く形成する工程と、
前記厚膜ゲートトランジスタが形成される前記第３半導体基板面上に前記第２ゲート絶縁膜を形成する工程と、
前記メモリセルトランジスタが形成される前記第１半導体基板面上に、トンネル絶縁膜、チャージトラップ絶縁膜、及びブロック絶縁膜を形成する工程と、
前記セレクトゲートトランジスタが形成される前記第２半導体基板面上に前記第１ゲート絶縁膜を形成すると共に、前記厚膜ゲートトランジスタが形成される前記第３半導体基板上に形成された前記第２ゲート絶縁膜を増膜する工程と、
前記第１半導体基板面上に形成された前記ブロック絶縁膜上にワード線を形成すると共に、前記第２半導体基板面上に形成された前記第１ゲート絶縁膜上及び前記第３半導体基板面上に形成された前記第２ゲート絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１半導体基板面には前記メモリセルトランジスタが直列に複数接続されたＮＡＮＤストリングが形成され、前記第２半導体基板面にセレクトゲートトランジスタが形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ブロック絶縁膜の表面と前記ゲート絶縁膜の表面とが平坦となるように、前記第１半導体基板面を低くする工程におけるエッチング量が調整されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものであり、例えばメモリセルトランジスタ、セレクトゲートトランジスタなどを有する不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、メモリセルトランジスタと、センスアンプ回路やセレクトゲートトランジスタなどに用いる薄膜ゲートトランジスタと、高耐圧用の厚膜ゲートトランジスタの３種類のデバイスが含まれることが多い。
【０００３】
フローティングゲートタイプのメモリセルを適用した場合、メモリセルのトンネルゲート絶縁膜と、セレクトゲートトランジスタなどの薄膜ゲート絶縁膜を共通化することができる。そのため、複数のメモリセルが直列に接続されたＮＡＮＤストリング中のワードライン部とセレクトゲート部は平坦な状態でプロセスを行うことが可能である。
【０００４】
ところで、ＮＡＮＤ型不揮発性半導体記憶装置はフローティングゲートを有するタイプのセル構造だが、微細化が進むにつれプロセス的な困難度が増加するだけでなく、カップリング容量の低下による書き込み特性の劣化や、隣接セルとの寄生容量によるディスターブなど様々な問題が顕在化している。これらを解決する手段として、ゲート絶縁膜にチャージを保持させることで不揮発メモリとするＭＯＮＯＳ型セルの開発が進められており、実際のデバイスに適用されつつある。
【０００５】
ＭＯＮＯＳ型セルにした場合も、セレクトゲートトランジスタが形成されるセレクトゲート部をＭＯＮＯＳ構造にするようなデバイスが提案され（例えば、非特許文献１参照）、実施されている。この場合は、メモリセルが形成されるメモリセル部とセレクトゲート部が従来と同様に平坦なため、プロセスマージンは低下しない。しかし、セレクトゲートトランジスタのＭＯＮＯＳ膜に電子がトラップされることにより、動作中にセレクトゲートトランジスタの閾値がずれてしまうなど、動作上の問題を引き起こすことが予想される。
【０００６】
これを解決するために、ＭＯＮＯＳ膜をメモリセル部のみに形成し、セレクトゲート部には別のゲート絶縁膜を形成した構造を持つデバイスが提案されている（例えば、特許文献１参照）。この場合、メモリセル部とセレクトゲート部とで、作り分けのプロセスが必要となる。例えば、ＭＯＮＯＳ膜に、トンネル絶縁膜（例えば、膜厚４ｎｍのシリコン酸化膜）、チャージトラップ絶縁膜（例えば、膜厚５ｎｍのシリコン窒化膜）、ブロック絶縁膜（例えば、２０ｎｍのＡｌ２Ｏ３膜）、バリヤ膜（例えば、膜厚２ｎｍのシリコン窒化膜）の構造を用いた時に、ＭＯＮＯＳ膜部分の膜厚は３１ｎｍとなるが、セレクトゲート部のゲート絶縁膜は高々８ｎｍ程度なので、メモリセル部とセレクトゲート部との境界部分に段差が生じてしまう。なお、特許文献１に示された図１等においては、セルゲート電極の上面とセレクトゲート電極の上面との間に段差ができていないが、これは簡素化して書かれたものであり、実際には両者の上面の間に段差が形成される。
【０００７】
そのため、後のフォトリソグラフィの工程で、ゲート電極上面間の段差によってプロセスマージンが低下し、歩留まり低下など重大な問題を引き起こすことが予想される。
【非特許文献１】Youngwoo Park, et al., “Highly Manufacturable 32Gb Multi-Level NAND Flash Memory with 0.0098μm2 Cell Size using TANOS(Si-Oxide-Al2O3-TaN) Cell Technology”IEDM 2006, pp.29-32
【特許文献１】特開２００２−３２４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、ゲート絶縁膜形成後のフォトリソグラフィ工程におけるプロセスマージンの低下を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の実施態様の半導体装置の製造方法は、メモリセルトランジスタが形成される第１半導体基板面をエッチングし、セレクトゲートトランジスタが形成される第２半導体基板面より前記第１半導体基板面を低く形成する工程と、前記メモリセルトランジスタが形成される前記第１半導体基板面上に、トンネル絶縁膜、チャージトラップ絶縁膜、及びブロック絶縁膜を形成する工程と、前記セレクトゲートトランジスタが形成される前記第２半導体基板面上にゲート絶縁膜を形成する工程と、前記ブロック絶縁膜上及び前記ゲート絶縁膜上にゲート電極を形成する工程とを具備することを特徴とする。
【００１０】
この発明の第２の実施態様の半導体装置の製造方法は、メモリセルトランジスタが形成される第１半導体基板面をエッチングし、セレクトゲートトランジスタが形成される第２半導体基板面、及び前記セレクトゲートトランジスタが持つ第１ゲート絶縁膜より厚い第２ゲート絶縁膜を持つ厚膜ゲートトランジスタが形成される第３半導体基板面より前記第１半導体基板面を低く形成する工程と、前記厚膜ゲートトランジスタが形成される前記第３半導体基板面上に前記第２ゲート絶縁膜を形成する工程と、前記メモリセルトランジスタが形成される前記第１半導体基板面上に、トンネル絶縁膜、チャージトラップ絶縁膜、及びブロック絶縁膜を形成する工程と、前記セレクトゲートトランジスタが形成される前記第２半導体基板面上に前記第１ゲート絶縁膜を形成すると共に、前記厚膜ゲートトランジスタが形成される前記第３半導体基板上に形成された前記第２ゲート絶縁膜を増膜する工程と、前記第１半導体基板面上に形成された前記ブロック絶縁膜上にワード線を形成すると共に、前記第２半導体基板面上に形成された前記第１ゲート絶縁膜上及び前記第３半導体基板面上に形成された前記第２ゲート絶縁膜上にゲート電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
この発明によれば、ゲート絶縁膜形成後のフォトリソグラフィ工程におけるプロセスマージンの低下を抑制することができる半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照してこの発明の実施形態の半導体装置の製造方法について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
図１乃至図８は、実施形態の半導体装置の製造方法を示す各工程の断面図である。
【００１４】
シリコン半導体基板（以下、シリコン基板）１１上には、メモリセルトランジスタが形成されるメモリセル部、セレクトゲートトランジスタ（薄膜ゲートトランジスタ）が形成されるセレクトゲート部、センスアンプ回路を構成する薄膜ゲートトランジスタが形成される薄膜トランジスタ部、高耐圧用の厚膜ゲートトランジスタが形成される厚膜トランジスタ部が配置されている。ここでは、薄膜トランジスタ部はセレクトゲート部と同様であるため省略し、メモリセル部、セレクトゲート部、厚膜トランジスタ部を図示して説明する。
【００１５】
まず、図１（ａ）に示すように、メモリセルトランジスタが形成されるメモリセル部のシリコン基板面１１Ａを、フォトリソグラフィ法及びＲＩＥ法を用いてエッチングし、セレクトゲートトランジスタが形成されるセレクトゲート部のシリコン基板面１１Ｂより低くする。同様に、図１（ｂ）に示すように、厚膜ゲートトランジスタが形成される厚膜トランジスタ部のシリコン基板面１１Ｃを、フォトリソグラフィ法及びＲＩＥ法を用いてエッチングし、セレクトゲート部のシリコン基板面１１Ｂより低くする。すなわち、メモリセル部及び厚膜トランジスタ部のシリコン基板面１１Ａ、１１Ｃと、セレクトゲート部のシリコン基板面１１Ｂとの間に段差を設ける。このとき、メモリセル部と厚膜トランジスタ部におけるシリコン基板面の高さの違いは、メモリセル部におけるＭＯＮＯＳ膜と厚膜トランジスタ部における厚膜ゲート絶縁膜の膜厚の違いに応じたものとなる。
【００１６】
次に、所望の領域に、ウエル領域形成のためのイオン注入、及びチャネル領域形成のためのイオン注入を行い、活性化を行う。
【００１７】
その後、必要であれば、厚膜トランジスタ部のシリコン基板面１１Ｃに厚膜ゲートトランジスタ用のゲート絶縁膜（例えば、シリコン酸化膜）１２を形成する。そして、メモリセル部及びセレクトゲート部に形成されたゲート絶縁膜１２をフォトリソグラフィ法及びＲＩＥ法を用いてエッチングする。
【００１８】
次に、図２（ａ）及び図２（ｂ）に示すように、シリコン基板１１上に、ＭＯＮＯＳ絶縁膜１３として、トンネル絶縁膜１３Ａ、チャージトラップ絶縁膜１３Ｂ、ブロック絶縁膜１３Ｃ、バリヤ膜１３Ｄを順次堆積する。トンネル絶縁膜１３Ａは、例えば膜厚４ｎｍのシリコン酸化膜からなり、チャージトラップ絶縁膜１３Ｂは例えば膜厚５ｎｍのシリコン窒化膜からなる。さらに、ブロック絶縁膜１３Ｃは、例えば膜厚２０ｎｍのＡｌ２Ｏ３膜からなり、バリヤ膜１３Ｄは例えば膜厚２ｎｍのシリコン窒化膜からなる。
【００１９】
続いて、図３（ａ）及び図３（ｂ）に示すように、メモリセル部以外の領域に形成されたＭＯＮＯＳ膜１３を除去する。すなわち、セレクトゲート部のシリコン基板面１１Ｂ上及び厚膜トランジスタ部のゲート絶縁膜１２上に形成されたバリヤ膜１３Ｄ、ブロック絶縁膜１３Ｃ、チャージトラップ絶縁膜１３Ｂ、及びトンネル絶縁膜１３Ａをフォトリソグラフィ法及びＲＩＥ法を用いてエッチングする。
【００２０】
次に、図４（ａ）及び図４（ｂ）に示すように、セレクトゲート部におけるセレクトゲートトランジスタ用のゲート絶縁膜１４を熱酸化法により形成する。このとき、熱酸化法を用いて形成することにより、メモリセル部はバリヤ膜１３Ｄ、ブロック絶縁膜１３Ｃ、チャージトラップ膜１３Ｂの積層膜になっているため、シリコン基板面１１Ａが酸化されることはない。また、厚膜トランジスタ部におけるゲート絶縁膜（シリコン酸化膜）１２は今回の熱酸化で増膜するが、すなわち膜厚が厚くなるが、この増膜した膜厚が最終的な厚膜ゲートトランジスタのゲート絶縁膜１２の膜厚になるように、プロセスを調整する。また、このとき、ＭＯＮＯＳ膜１３表面、ゲート絶縁膜１４表面、及びゲート絶縁膜１２表面がほぼ平坦になるように、図１（ａ）及び図１（ｂ）に示したシリコン基板面１１Ａ、１１Ｃのエッチング量を調節する。
【００２１】
次に、図５（ａ）及び図５（ｂ）に示すように、ＭＯＮＯＳ膜１３上、ゲート絶縁膜１４上、及びゲート絶縁膜１２上に、ゲート電極となるリンをドープしたアモルファスシリコン膜１５を堆積する。さらに、アモルファスシリコン膜１５上にキャップ膜１６、例えばシリコン窒化膜を堆積する。続いて、フォトリソグラフィ法及びＲＩＥ法を用いてシリコン基板１１をエッチングし、アクティブエリアの形成を行う。このとき、メモリセル部とセレクトゲート部には、予めＭＯＮＯＳ膜１３とゲート絶縁膜１４の膜厚の違いを吸収するような段差が設けられているため、キャップ膜１６の表面は平坦であり、フォトリソグラフィ工程におけるプロセスマージンを劣化させることはない。
【００２２】
次に、絶縁膜（例えば、シリコン酸化膜）をＣＶＤ法あるいは塗布法によって堆積し、アクティブエリアの形成によってできた素子分離用の溝に絶縁膜を埋め込み、その後、シリコン基板上を平坦化する。そして、図６（ａ）及び図６（ｂ）に示すように、キャップ膜１６を剥離する。これにより、素子分離膜としてのＳＴＩ（Shallow Trench Isolation）膜（図示しない）を形成する。
【００２３】
次に、図７（ａ）及び図７（ｂ）に示すように、ゲート電極となるアモルファスシリコン膜１７、及び保護膜としてのキャップ膜１８、例えばシリコン窒化膜を順次堆積する。続いて、フォトリソグラフィ法を用いてゲート電極形成のためのレジスト膜１９をパターニングする。このとき、メモリセル部、セレクトゲート部、及び厚膜トランジスタ部は、予めＭＯＮＯＳ膜１３、ゲート絶縁膜１４、ゲート絶縁膜１２の各々の膜厚の違いを吸収するような段差をシリコン基板面に設けているため、キャップ膜１８上はほぼ平坦になっている。このため、図８（ａ）及び図８（ｂ）に示すように、微細なゲート電極などのパターニングを行うフォトリソグラフィ工程においても、プロセスマージンが低下することはない。その後は、通常用いられる工程により、不揮発性半導体記憶装置を製造する。
【００２４】
この発明の実施形態では、ＮＡＮＤ型不揮発性半導体記憶装置をＭＯＮＯＳ構造とした時のプロセスマージンの低下を抑制することができる。特に、ゲート絶縁膜形成後のフォトリソグラフィ工程におけるプロセスマージンの低下を抑制することができる。
【００２５】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図２】この発明の実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図３】この発明の実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図４】この発明の実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図５】この発明の実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図６】この発明の実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図７】この発明の実施形態の半導体装置の製造方法を示す第７工程の断面図である。
【図８】この発明の実施形態の半導体装置の製造方法を示す第８工程の断面図である。
【符号の説明】
【００２７】
１１…シリコン半導体基板（シリコン基板）、１１Ａ…メモリセル部のシリコン基板面、１１Ｂ…セレクトゲート部のシリコン基板面、１１Ｃ…厚膜トランジスタ部のシリコン基板面、１２…ゲート絶縁膜、１３…ＭＯＮＯＳ絶縁膜、１３Ａ…トンネル絶縁膜、１３Ｂ…チャージトラップ絶縁膜、１３Ｃ…ブロック絶縁膜、１３Ｄ…バリヤ膜、１４…ゲート絶縁膜、１５…アモルファスシリコン膜、１６…キャップ膜１６、１７…アモルファスシリコン膜、１８…キャップ膜、１９…レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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