(57)【要約】【課題】フィルファクターを高めながら、電荷共有現象が発生しないことと、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。【解決手段】実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含みことと、前記第１基板の回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された高濃度の第１導電型領域を含むことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含むことと、前記第１基板の回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域と、を含むことを特徴とするイメージセンサー。
【請求項２】
前記第１導電型領域は、前記電気接合領域の側面に接して形成されて、前記配線のコンタクトプラグは、前記第１導電型領域上に形成されたことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記電気接合領域は、PNジャンクションであることを特徴とする請求項１に記載のイメージセンサー。
【請求項４】
前記電気接合領域は、PNPジャンクションであることを特徴とする請求項１に記載のイメージセンサー。
【請求項５】
前記電気接合領域の上部はP型に導電されていて、前記電気接合領域はPNジャンクションであることを特徴とする請求項１に記載のイメージセンサー。
【請求項６】
前記トランジスタは、トランスファトランジスタであることを特徴とする請求項１に記載のイメージセンサー。
【請求項７】
配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含むことと、前記回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域を含むことと、前記電気接合領域の上部は第２導電型に導電されていることを特徴とするイメージセンサー。
【請求項８】
前記第１導電型領域は、前記電気接合領域の側面に接して形成されて、前記配線のコンタクトプラグは前記第１導電型領域上に形成されたことを特徴とする請求項７に記載のイメージセンサー。
【請求項９】
前記電気接合領域の上部はP型に導電されていて、前記電気接合領域はPNジャンクションであることを特徴とする請求項７に記載のイメージセンサー。
【請求項１０】
前記トランジスタはトランスファトランジスタであることを特徴とする請求項７に記載のイメージセンサー。
【請求項１１】
第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含むことと、前記第１基板の回路を形成する段階は、前記第１基板にトランジスタを形成する段階と、前記トランジスタの一側に電気接合領域を形成する段階と、及び前記配線と繋がりながら前記電気接合領域に接するように第１導電型領域を形成する段階を含むことを特徴とするイメージセンサーの製造方法。
【請求項１２】
前記第１導電型領域を形成する段階は、前記電気接合領域の側面に接して第１導電型領域を形成して、前記配線のコンタクトプラグは前記第１導電型領域上に形成することを特徴とする請求項１１に記載のイメージセンサーの製造方法。
【請求項１３】
前記電気接合領域を形成する段階は、PNジャンクションを形成する段階であることを特徴とする請求項１１に記載のイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、イメージセンサー及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサーは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサーとＣＭＯＳイメージセンサーに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少するによって、受光部の面積縮小して画像特性が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着するとか、ウェハ対ウェハの直接接合(Wafer-to-Wafer Bonding)などの方法でリードアウト回路をシリコン基板に形成させて、フォトダイオードはリードアウト回路上部に形成させる試み(以下「３次元イメージセンサー」と称する)がなされている。フォトダイオードとリードアウト回路は配線を通じて繋がるようになる。
【０００６】
一方、従来技術によれば、トランスファトランジスタ両端のソース及びドレーンの両方が高濃度のN型にドーピングされているので、電荷共有現象(Charge Sharing)が発生するような問題がある。電荷共有現象が発生すれば、出力画像の感度を低下させて、画像エラーを発生させることもある。
【０００７】
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ(Photo Charge)が円滑に移動することができなくて、暗電流が発生したり、サチュレーション(Saturation)及び感度の低下が発生している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はフィルファクターを高めながら電荷共有現象が発生しないイメージセンサー及びその製造方法を提供することを目的とする。
【０００９】
また、本発明は、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のある態様によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含むことと、前記第１基板の回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域を含むことを特徴とする。
【００１１】
また、本発明のある態様によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含むことと、前記回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域を含むことと、前記電気接合領域の上部は第２導電型に導電されていることを特徴とする。
【００１２】
また、本発明のある態様によるイメージセンサーの製造方法は、第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含むことと、前記第１基板の回路を形成する段階は、前記第１基板にトランジスタを形成する段階と、前記トランジスタの一側に電気接合領域を形成する段階と、及び前記配線と繋がりながら前記電気接合領域に接するように第１導電型領域を形成する段階を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によるイメージセンサー及びその製造方法によれば、回路とフォトダイオードの垂直型集積を提供することができる。
【００１４】
また、実施例によれば、垂直型で３次元(３-D)イメージセンサーを製造する場合、チップ上部に形成されたフォトダイオードと回路が形成された基板を連結させるためのコンタクトエッチング工程、及び高濃度のN+ドーピング工程の中で、発生可能な暗電流を最小化させながら４-Trピクセル作動と同一なＣＤＳ(Correlated Double Sampling)が可能になって、暗電流及びノイズを最小化させることができる。
【００１５】
また、実施例によれば、回路とフォトダイオードの垂直型集積によってフィルファクターを１００％に近接させることができる。
【００１６】
また、実施例によれば、垂直型集積によって、同一ピクセルサイズで従来技術よりも高い感度(sensitivity)を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、実施例によるイメージセンサー及びその製造方法を添付された図面を参照して説明する。
【００１８】
＜第１実施例＞
図１は、第１実施例によるイメージセンサーの断面図である。
【００１９】
第１実施例によるイメージセンサーでは、配線１５０と回路が形成された第１基板１００と、前記配線１５０と接触しながら前記第１基板１００上に形成されたフォトダイオード２１０を含み、前記第１基板１００の回路は、前記第１基板に形成されたトランジスタ１２０と、前記トランジスタ１２０の一側に形成された電気接合領域１４０と、及び前記配線１５０と繋がりながら前記電気接合領域１４０に接して形成された高濃度の第１導電型領域１４７を含むことができる。
【００２０】
第１実施例は、前記フォトダイオード２１０が結晶型半導体層２１０a(図３参照)に形成された例である。よって、第１実施例によれば、フォトダイオードが回路の上側に位置する垂直型のフォトダイオードを採用しながら、フォトダイオードを結晶型半導体層内に形成することで、フォトダイオード内の欠陥を防止することができる。
【００２１】
前記回路は、トランジスタ１２０と配線１５０を含むことと理解することができる。
【００２２】
図１の図面符号の中で説明していない図面符号は、以下製造方法にて説明することにする。
【００２３】
以下、図２ないし図６を参照して、第１実施例によるイメージセンサーの製造方法を説明する。
【００２４】
まず、図２のように、配線１５０を含む回路が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタ１２０を含む回路を形成する。例えば、前記トランジスタ１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、第１フローティングディフュージョン領域１３１、ソース/ドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２５】
第１実施例において、前記第１基板１００に回路を形成する段階をより具体的に説明する。
【００２６】
まず、前記第１基板１００にトランジスタ１２０を形成する。前記トランジスタ１２０は、トランスファトランジスタであることがあるが、これに限定されるのではない。
【００２７】
以後、前記トランジスタ１２０の一側に電気接合領域１４０を形成する。例えば、前記電気接合領域１４０は、PNジャンクション１４０であることがあるが、これに限定されるのではない。
【００２８】
例えば、実施例のPNジャンクション１４０は、第２導電型エピ層(またはウェル)１４１上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含んでよい。
【００２９】
例えば、前記PNジャンクション１４０は、図２のように、P０１４５/N-１４３/P-１４１ジャンクションであることがあるが、これに限定されるのではない。
【００３０】
以後、前記配線１５０と繋がりながら前記電気接合領域１４０に接するように高濃度の第１導電型領域１４７を形成する。前記高濃度の第１導電型領域１４７は、高濃度N+イオン注入領域(N+Junction)であることがあるが、これに限定されるのではない。
【００３１】
例えば、前記高濃度の第１導電型領域１４７は、前記電気接合領域１４０の側面に接して形成することができるが、これに限定されるのではない。例えば、前記高濃度の第１導電型領域１４７は、前記電気接合領域１４０の第１導電型イオン注入層１４３と電気的に繋がれて形成されてよい。
【００３２】
前記配線１５０のコンタクトプラグ１５１aは、前記高濃度の第１導電型領域１４７上に形成されてよい。
【００３３】
実施例において、配線１５０は、チップ上部のフォトダイオード２１０で生成された電子を、回路が形成された基板のN+ジャンクション１４７に移動させて、N+ジャンクション１４７の電子を再びN-ジャンクション１４３に移動させて４Trオペレーションをすることができる。
【００３４】
一方、チップ上部に位置するフォトダイオード２１０を第１基板１００に連結するために、高濃度のN+不純物をドーピングして、オーミックコンタクト用の高濃度の第１導電型領域１４７を形成する。トランスファトランジスタ１２１両端のソース/ドレーンが高濃度の第１導電型領域１４７に繋がると、ソース/ドレーンのポテンシャルが等電位になるので、信号読み取り時に電荷共有になり、サチュレーションシグナル(Saturation Signal)及び感度の低下などの問題が発生するようになる。
【００３５】
ここで、第１実施例では図２のように、電気接合領域１４０(P０/N-/P-Junction)を第１基板１００に形成させる。その具体的な理由は次のようである。
【００３６】
N+ジャンクションであるフローティングディフュージョン１３１ノードと違い、P/N/Pジャンクション１４０は、印加電圧が完全には伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage)と呼び、ピニング電圧は、P０及びN-ドーピング濃度に依存する。
【００３７】
チップ上部のフォトダイオード２１０で生成された電子は、P０/N-/P-ジャンクション１４０に移動するようになり、トランスファトランジスタ１２１のオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
【００３８】
P０/N-/P-ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Vdd-リセットトランジスタ閾電圧(RxVth)になるので、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされうる。
【００３９】
従って、実施例によれば、N+ジャンクションに繋がった場合と違い、サチュレーション及び感度の低下などの問題を防止することができる。また、実施例によれば、P０/N-/P-ジャンクション１４０の表面にオーミックコンタクトのためのN+層１４７を形成しなければならないが、この際、N+層１４７及びM１Cコンタクト１５１aの形成工程は、漏出源(Leakage Source)になることがある。
【００４０】
なぜなら、P０/N-/P-ジャンクション１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部で、コンタクト形成の工程中に発生する結晶欠陥は漏出源になる。
【００４１】
また、実施例によれば、N+層１４７をP０/N-/P-ジャンクション１４０表面に形成させる場合、N+/P０ジャンクション１４７/１４１による電場が追加されるので、これもまた漏出源になる。
【００４２】
よって、実施例は、P０層でドーピングされずに、N+層１４７で構成されたアクティブ領域にコンタクト１５１aを形成して、これをN-ジャンクション１４３と連結させるレイアウトを提示する。
【００４３】
この場合、基板表面の電場が発生しなくなるので、これは３次元集積(３-Ｄ Integrated)CISの暗電流減少に寄与することができる。
【００４４】
その次に、前記第１基板１００上に層間絶縁層１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１a、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４aを含むことができるが、これに限定されるのではない。
【００４５】
次に、図３のように、第２基板２００上に結晶型半導体層２１０aを形成する。このような結晶型半導体層２１０aにフォトダイオードが形成されることで、フォトダイオード内の欠陥を防止することができる。
【００４６】
例えば、前記第２基板２００上にエピタキシャルによって結晶型半導体層２１０aを形成する。以後、第２基板２００と結晶型半導体層２１０aの境界に水素イオンを注入して水素イオン注入層２０７aを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われてよい。
【００４７】
次に、図４のように、結晶型半導体層２１０aにイオン注入によってフォトダイオード２１０を形成する。
【００４８】
例えば、前記結晶型半導体層２１０a上部に第２導電型伝導層２１６を形成する。例えば、前記結晶型半導体層２１０a上部にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度のP型伝導層２１６を形成することができる。例えば、前記第２導電型伝導層２１６は、約０．５μｍ以内のジャンクションデプス(junction depth)に形成されてよい。
【００４９】
以後、前記第２導電型伝導層２１６下部に第１導電型伝導層２１４を形成する。例えば、前記第２導電型伝導層２１６の下部にマスクなしにブランケットで第２基板２００全面にイオン注入して低濃度N型伝導層２１４を形成することができる。例えば、前記低濃度の第１導電型伝導層２１４は、約１．０〜２．０μｍのジャンクションデプスに形成されることができる。
【００５０】
以後、第１実施例は、前記第１導電型伝導層２１４の下側に高濃度の第１導電型伝導層２１２を形成する段階を更に含むことができる。例えば、前記第１導電型伝導層２１４の下側にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度N+型伝導層２１２を更に形成することで、オーミックコンタクトに寄与することができる。
【００５１】
その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が接触するように、前記第１基板１００と前記第２基板２００をボンディングする。
【００５２】
例えば、前記第１基板１００と第２基板２００をボンディングする前に、プラズマによるアクティベーションによってボンディングされる面の表面エネルギーを高めることで、ボンディングを行ってよい。
【００５３】
以後、第２基板２００に熱処理を通じて、水素イオン注入層２０７aが水素気体層(未図示)に変わるようにすることができる。
【００５４】
次に、図６のように、水素気体層を基準に第２基板２００を、下側をブレードなどを利用して取り除いて、フォトダイオード２１０が露出するようにすることができる。
【００５５】
以後、前記フォトダイオード２１０をピクセル毎に分離する蝕刻を行い、ピクセル間の絶縁層(未図示)の蝕刻された部分を埋めることができる。以後、上部電極(未図示)、カラーフィルター(未図示)などの工程を行ってよい。
【００５６】
＜第２実施例＞
図７は、第２実施例によるイメージセンサーの断面図である。
【００５７】
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
【００５８】
一方、第２実施例は前記第１実施例と違い、フォトダイオード２２０が非晶質層に形成されることができる。
【００５９】
例えば、前記フォトダイオード２２０は、前記配線１５０と電気的に繋がる真性層(intrinsic layer)２２３と、及び前記真性層２２３上に形成された第２導電型伝導層２２５を含むことができる。
【００６０】
第２実施例は、前記配線１５０と真性層２２３の間に形成された第１導電型伝導層２２１を更に含んでよい。
【００６１】
以下、第２実施例のフォトダイオード２２０の形成方法を説明する。
【００６２】
第２実施例は、前記第１実施例と違い、基板間のボンディングによるものでなく、配線１５０を含む回路が形成された第１基板１００上にフォトダイオード２２０を蒸着などの方法で形成する。
【００６３】
例えば、前記配線１５０と接触するように前記第１基板１００上に第１導電型伝導層２２１を形成する。一方、場合によっては、前記第１導電型伝導層２２１が形成されずに以後の工程が行われることもできる。前記第１導電型伝導層２２１は、第２実施例で採用するPINダイオードのN層の役割をすることができる。即ち、前記第１導電型伝導層２２１は、Nタイプの導電型伝導層であることがあるが、これに限定されるのではない。
【００６４】
前記第１導電型伝導層２２１は、Ｎドーピングされた非晶質シリコンを用いて形成されることができるが、これに限定されるのではない。
【００６５】
即ち、前記第１導電型伝導層２２１は、非晶質シリコンにゲルマニウム、炭素、窒素又は酸素などを添加して、a-Si:H、a-SiGe:H、a-SiC、a-SiN:Ha-SiO:Hなどで形成されてよい。
【００６６】
前記第１導電型伝導層２２１は、化学気相蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記第１導電型伝導層２２１は、シランガス(SiH4)にPH3、P2H5等を混合して、PECVDによって非晶質シリコンで形成されてよい。
【００６７】
次に、前記第１導電型伝導層２２１上に真性層２２３を形成する。前記真性層２２３は、本発明の実施例で採用するPINダイオードのI層の役割をすることができる。
【００６８】
前記真性層２２３は、非晶質シリコンを利用して形成されることができる。前記真性層２２３は、化学気相蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記真性層２２３は、シランガス(SiH4)などを利用してPECVDによって非晶質シリコンで形成されてよい。
【００６９】
その後、前記真性層２２３上に第２導電型伝導層２２５を形成する。前記第２導電型伝導層２２５は、前記真性層２２３の形成と連続工程で形成されることができる。前記第２導電型伝導層２２５は、第２実施例で採用するPINダイオードのP層の役割をすることができる。即ち、前記第２導電型伝導層２２５は、Pタイプの導電型伝導層であることがあるが、これに限定されるのではない。
【００７０】
前記第２導電型伝導層２２５は、Ｐドーピングされた非晶質シリコンを用いて形成されることができるが、これに限定されるのではない。
【００７１】
前記第２導電型伝導層２２５は、化学気相蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記第２導電型伝導層２２５は、シランガス(SiH4)にボロンなどを混合して、PECVDによって非晶質シリコンで形成されてよい。
【００７２】
前記第２導電型伝導層２２５上に上部電極２４０を形成することができる。例えば、前記上部電極２４０は、光透過性が高くて伝導性が高い透明電極に形成されることができる。例えば、前記上部電極２４０は、ＩＴＯ(indium tin oxide)又はＣＴＯ(cardium tin oxide)などで形成されてよい。
【図面の簡単な説明】
【００７３】
【図１】第１実施例によるイメージセンサーの断面図である。
【図２】第１実施例によるイメージセンサーの製造方法の工程断面図である。
【図３】第１実施例によるイメージセンサーの製造方法の工程断面図である。
【図４】第１実施例によるイメージセンサーの製造方法の工程断面図である。
【図５】第１実施例によるイメージセンサーの製造方法の工程断面図である。
【図６】第１実施例によるイメージセンサーの製造方法の工程断面図である。
【図７】第２実施例によるイメージセンサーの断面図である。
【符号の説明】
【００７４】
１００  第１基板、１１０  素子分離膜、１２０  トランジスタ、１２１  トランスファトランジスタ、１２３  リセットトランジスタ、１２５  ドライブトランジスタ、１２７  セレクトトランジスタ、１３０  イオン注入領域、１３１  フローティングディフュージョン領域、１３３、１３５、１３７  ソース及びドレーン領域、１４０  電気接合領域、１４１  第２導電型エピ層、１４３  第１導電型イオン注入層、１４５  第２導電型イオン注入層、１４７  第１導電型領域、１５０  配線、１５１  第１メタル、１５１ａ  第１メタルコンタクト、１５２  第２メタル、１５３  第３メタル、１５４ａ  第４メタルコンタクト、１６０  層間絶縁層、２００  第２基板、２０７ａ  水素イオン注入層、２１０  フォトダイオード、２１０ａ  結晶型半導体層、２１２、２１４、２２１  第１導電型伝導層、２１６、２２５  第２導電型伝導層、２２０  フォトダイオード、２２３  真性層、２４０  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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