(57)【要約】【課題】マルチポート・メモリセルにおいて、異なるポートのアクセストランジスタのオン電流にばらつきがあっても、該ばらつきの影響を受けることを抑止低減する半導体装置を提供する。【解決手段】第１、第２のポートのワード線に接続され、第１、第２のポートのビット線に接続するメモリセルを備え、第１、第２のポートのロウアドレスが一致したとき、第１、第２のポートのビット線（ＤＴＡ、ＤＴＢ）、（ＤＢＡ、ＤＢＢ）同士を電気的に接続するポート間スイッチＰ２１、Ｐ２２を備えている。【選択図】図１
2009004042.tif 000002
【特許請求の範囲】
【請求項１】
複数ポートのワード線及び複数ポートのビット線に接続されるメモリセルを備え、
前記メモリセルに接続する複数ポートのワード線のうち同時に選択される異なるポートのワード線に対応する異なるポートのビット線同士を、互いに電気的に接続する、ポート間スイッチを備えている、ことを特徴とする半導体メモリ装置。
【請求項２】
前記ポート間スイッチは、
前記ビット線の延在方向に少なくとも１つ配置、
前記ビット線の延在方向に、互いに所定の間隔離間して複数個分散配置、
各メモリセルに対応して配置、
のうちのいずれかの形態で配置される、ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ポート間スイッチを介して通電される前記異なるポートのビット線同士は、前記メモリセルの前記異なるポートのアクセストランジスタを介して前記メモリセルのドライブトランジスタで駆動される、ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
少なくとも第１、第２のポートのワード線と、少なくとも第１、第２のポートのビット線対とに接続されるメモリセルを含み、
前記第１のポートのビット線対の正論理側ビット線と前記第２のポートのビット線対の正論理側ビット線との間に挿入された第１のポート間スイッチと、
前記第２のポートのビット線対の負論理側ビット線と前記第２のポートのビット線対の負論理側ビット線との間に挿入された第２のポート間スイッチと、
前記第１、第２のポートのロウアドレスを比較し、両者が一致したとき、前記第１及び第２のポート間スイッチをオンさせる信号を出力するロウアドレス比較回路と、
を備えている、ことを特徴とする半導体メモリ装置。
【請求項５】
前記ロウアドレス比較回路は、前記第１のポートのワード線と前記第２のポートのワード線が同時にアクティブとなるときに、前記第１及び第２のポート間スイッチをオンさせ、前記第１のポートのワード線と前記第２のポートのワード線の一方又は両方がインアクティブのときには、前記第１及び第２のポート間スイッチをオフさせる、ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記第１、第２のポート間スイッチが、前記第１、第２のポートのビット線対に接続する複数のメモリセルに対して１組配設されている、ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項７】
前記第１、第２のポート間スイッチは、各メモリセルに対応して各１組が配設されている、ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項８】
前記ロウアドレス比較器は、前記第１、第２のロウアドレスのかわりに、前記第１、第２のポートのワード線を入力として受け、前記第１、第２のポートのワード線がともに活性状態のとき、前記第１及び第２のポート間スイッチをオンさせる信号を出力する論理回路を含む、ことを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記第１、第２のポート間スイッチが、メモリセル群にウェル電位を供給する領域に分散して複数組配設されている、ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項１０】
請求項１乃至９のいずれか一記載の半導体メモリ装置を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、複数ポートのセルを有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体の微細加工技術の進展によるトランジスタのサイズの縮小等に伴い、トランジスタの特性ばらつきの影響が、サイズが大の場合と比べて、より顕在化している。トランジスタの特性ばらつき（例えば同一機能を有する同一サイズのトランジスタのオン電流の差）が大きくなりすぎると、例えばメモリセルからのデータの読み出し・データの書き込みができないという誤動作を招くことになる。トランジスタの特性ばらつきに伴う誤動作による歩留り、信頼性の低下を回避するため、例えば動作速度を低下させると、性能の低下を招く。また、トランジスタのサイズの縮減による特性ばらつきを抑えるために、メモリセルのサイズを大きくすると、メモリセルの面積が大きくなる。
【０００３】
ＳＲＡＭ（スタティックランダムアクセスメモリ）として、２ポート、あるいは、複数ポートを備えた、デュアルポート、マルチポートのＲＡＭが用いられている。図１４は、デュアルポートＲＡＭ（「Ｄｐ−ＲＡＭ」とも略記される）の典型的なメモリセルの構成の一例を示す図である。図１４を参照すると、このメモリセルは、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０３（ドライブトランジスタ）と、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０４（ドライブトランジスタ）を備え（これら４つのトランジスタはフリップフロップを構成する）、ＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０３のゲート同士が接続されＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０４の共通接続されたドレインに接続され、ＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０４のゲート同士が接続されＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０３の共通接続されたドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０３の共通ドレインとＡポートとＢポートの正転ビット線ＤＴＡ、ＤＴＢ間に接続されゲートが、ＡポートとＢポートのワード線ＷＬＡ、ＷＬＢにそれぞれ接続された、ＮＭＯＳアクセストランジスタＮ１１、Ｎ１２と、ＰＭＯＳトランジスタＰ０２とＮＭＯＳトランジスタＮ０４の共通ドレインとＡポートとＢポートの反転ビット線ＤＢＡ、ＤＢＢ間に接続されゲートがＡポートとＢポートのワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたＮＭＯＳアクセストランジスタＮ１３、Ｎ１４とを備えている。すなわち、フリップフロップ（トランジスタＰ０１、Ｐ０２、Ｎ０３、Ｎ０４）に、Ａ、Ｂポートで各々相補のビット線に接続する計４つのアクセストランジスタ（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４）が具備され、合計８トランジスタで１つのメモリセルが構成されている。
【０００４】
デュアルポートＲＡＭにおいては、その仕様上、１つのメモリセルに対して、Ａポート、Ｂポートからアクセスすることが可能であるが、１つのメモリセルに対してＡポート、Ｂポートから同時にアクセスされる場合（例えば同時ＲＥＡＤ等）が、デュアルポートＲＡＭの動作としては、ワーストの条件となる。
【０００５】
図１５は、図１４に示した構成のデュアルポートＲＡＭのメモリセルにおいて、ＡポートとＢポートが同時にアクセスされた場合の電流経路を説明する図である。ドライブトランジスタＮ０３はＡポート、Ｂポートで共通である。ＡポートとＢポートのビット線は高電位にプリチャージされているものとし、オン状態のドライブトランジスタＮ０３が、アクセストランジスタＮ１１、Ｎ１２を通して、ＡポートとＢポートのビット線ＤＴＡ、ＤＴＢをディスチャージする。
【０００６】
このとき、ＡポートのアクセストランジスタＮ１１とＢポートのアクセストランジスタＮ１２のオン電流がばらつくと、Ａポートのビット線ＤＴＡに流れる電流Ｉ１１とＢポートのビット線ＤＴＢに流れる電流Ｉ１２がばらつくということになる。
【０００７】
以上は、図１５の２００−１の領域（ビット線ＤＴＡ、ＤＴＢに接続する側の領域）を用いて説明したが、図１５の２００−２の領域（ビット線ＤＢＡ、ＤＢＢに接続する側の領域）も同様で、アクセストランジスタ（Ｎ１３とＮ１４）のオン電流のばらつきによって、ビット線に流れる電流に差を生じる。
【０００８】
図１６は、図１５における２００−１の領域を部分的に取り出して示した図である。図１６では、ドライブトランジスタＮ０３がディスチャージ状態であることを示すために、ＰＭＯＳトランジスタＰ０１とＮＭＯＳトランジスタＮ０３の共通ゲート・ノードｆ０２をＶＤＤ電位にショートして示している（すなわち、ＮＭＯＳトランジスタＮ０３がオンする）。
【０００９】
図１６において、アクセストランジスタのオン電流のＩ１１、Ｉ１２のばらつきは、図１７に示した等価回路における電流Ｉ１１とＩ１２のばらつきである。図１７では、図１６のアクセストランジスタＮ１１、Ｎ１２、ドライブトランジスタＮ０３は、トランジスタのオン抵抗Ｒ１１、Ｒ１２、Ｒ０３で表わされている。
【００１０】
図１６及び図１７において、ドライブトランジスタＮ０３（図１７のＲ０３）を流れる電流Ｉ０３は一定であり、一方のアクセストランジスタのオン電流が増加すると、他方のアクセストランジスタのオン電流は減少する。アクセストランジスタＮ１１、Ｎ１２に流れるオン電流を、それぞれＩ１１、Ｉ１２とすると、
Ｉ１１＋Ｉ１２＝Ｉ０３  ・・・（１）
である。
【００１１】
式（１）は、それぞれ次式（１ａ）、（１ｂ）として表される。
Ｉ１１＝Ｉ０３−Ｉ１２              ・・・（１ａ）
Ｉ１２＝Ｉ０３−Ｉ１１              ・・・（１ｂ）
【００１２】
電流Ｉ１１、Ｉ１２の電流差が、Ａポートのビット線ＤＴＡ、ＤＴＢのディスチャージ能力の差となる。
【００１３】
アクセストランジスタのオン電流に、ポート間のばらつきがない理想的な場合には、Ａポートのオン電流Ｉ１１とＢポートのオン電流Ｉ１２は等しい。このため、図１８に示すように、Ａ、Ｂポート共にセンス限界差電位５０１以上のビット線のディスチャージが行われ、正常動作を行う。
【００１４】
アクセストランジスタのオン電流に、ポート間のばらつきが存在すると、アクセストランジスタＮ１１又はＮ１２のオン電流の小さい側のオン電流が大幅に低減するため、ビット線のディスチャージが十分行われないことになる。
【００１５】
例えば、
Ａポート側のオン電流Ｉ１１＜Ｂポート側のオン電流Ｉ１２
である場合、Ａポート側のビット線のディスチャージは十分行われず、Ａポートのビット線の差電位が小さくなる。このため、センスアンプが安定動作するために必要な差電位が不足する。この結果、図１９に示すように、ビット線対ＤＴＡ／ＤＢＡの差電圧がセンス限界差電位６０１に足りず、誤センス（誤リード）が生じ、すなわち不具合（不良）となる。
【００１６】
このように、デュアルポートＲＡＭにおいて、同一メモリセルに対して、同時アクセスが生じた場合、メモリセルにアクセスするトランジスタのオン電流のポート間でのばらつきにより、メモリセルのデータの誤センス等の不具合を引き起こしやすい。
【００１７】
【非特許文献１】Ａ  ６５  ｎｍ  Ｕｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｄｕａｌ−ｐｏｒｔ  ＳＲＡＭ  ｗｉｔｈ  ０．７１ｕｍ２  ８Ｔ−ｃｅｌｌ  ｆｏｒ  ＳｏＣ  Ｒｅｎｅｓａｓ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｒｐｏｒａｔｉｏｎ，  Ｒｅｎｅｓａｓ  Ｄｅｓｉｇｎ  ＣｏｒｐｏｒａｔｉｏｎＩＥＥＥ  ２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【特許文献１】特開平４−１８４７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記した問題に対処するために、メモリの回路動作上は必要とされない回路を追加することで、製造上で抑えきれない特性ばらつきを回路的に抑制するという手法が用いられている。図２０、図２１は、非特許文献１より引用した図面である。図２２乃至図２６は、非特許文献１の構成、動作を説明するために、本発明者達によりあらたに作成されたものである。以下では、図２２等を参照して、非特許文献１の回路について、本発明者達によって為された分析結果を説明する。
【００１９】
図２２は、デュアルポートＲＡＭにおいて、ロウアドレス比較器（ロウアドレスが一致したときにＬｏｗレベルを出力する回路）２０３と、ロウアドレスが一致したときにＢポートのワード線をディセーブルにする回路２０１Ｂを備え、Ｂポート側において、ロウアドレス比較器２０３の出力によって、Ｂポート側の周辺回路２０２ＢにＡポートのビット線を接続するかＢポートのビット線を接続するかを切り替える選択回路２０４を備える。なお、メモリセルは、図１５に示した構成とする。
【００２０】
図２３及び図２５に示すように、異なるロウアドレスアクセス時は、選択されたワード線ＷＬＡｍとＷＬＢｎがＨｉｇｈレベル、ロウアドレス比較器２０３の出力ＲＡＣ及びＲＡＣＢＢがＨｉｇｈレベルになる。このとき、Ａポート側のワード線ＷＬＡｍは通常動作を行う。
【００２１】
ロウアドレス比較器２０３の出力ＲＡＣがＨｉｇｈレベルとなるため、Ｂポート側のワード線ＷＬＢｎはＨｉｇｈレベルとなる。Ｂポート側に挿入された選択回路２０４では、Ｂポートの周辺回路２０２Ｂと、Ａポートのビット線を切り離し、Ｂポートのビット線と接続される。よって、通常のデュアルポートＲＡＭの動作を行う。
【００２２】
図２５は、この場合の動作波形を示す図である。期間１２１において、異なるロウアドレスが選択されるので、ロウアドレス比較器２０３の出力ＲＡＣがＨｉｇｈレベルとなる。Ａポートのワード線ＷＬＡｍがＨｉｇｈレベルとなるため、Ａポートのアクセストランジスタにより、Ａポートのビット線ＤＴＡ（またはＤＴＢのいずれか）がディスチャージされる。同時に、Ｂポートのワード線ＷＬＢｎがＨｉｇｈレベルとなり、このため、Ｂポートのアクセストランジスタにより、Ｂポートのビット線ＤＴＢ（またはＤＢＢのいずれか）がディスチャージされる。期間１２２の場合も同様に、通常のデュアルポートＲＡＭの動作を行う。
【００２３】
また、図２４に示すように、同一ロウアドレスのアクセス時は、選択されたワード線ＷＬＡｍがＨｉｇｈレベル、ＷＬＢｍがＬｏｗレベル、ロウアドレス比較器２０３の出力ＲＡＣ及びＲＡＣＢＢがＬｏｗレベルになる。このとき、Ａポート側のワード線ＷＬＡｍは通常動作を行う。
【００２４】
ロウアドレス比較器２０３の出力ＲＡＣがＬｏｗレベルとなるため、Ｂポート側のワード線ＷＬＢｍはＬｏｗレベルとなる。従って、選択されたメモリセルでは、Ａポートのワード線ＷＬＡのみを立ち上げ、Ａポートのビット線のみをディスチャージする。Ｂポートのワード線はディセーブルのままとし、Ｂポートのビット線はディスチャージしない。さらに、Ｂポート側領域に挿入された選択回路２０４では、Ｂポートの周辺回路２０２ＢとＢポートのビット線を切り離し、Ｂポートの周辺回路２０２ＢとＡポートのビット線と接続し、ビット線を入れ替えて動作を行う。つまり、Ａポートのビット線のみでＡポート及びＢポートの読み出し動作を行う。
【００２５】
図２６は、この場合の動作波形を示す図である。期間１３１において、同一ロウアドレスが選択されるため、ロウアドレス比較器２０３の出力ＲＡＣがＬｏｗレベルとなる。Ａポートのワード線ＷＬＡｍがＨｉｇｈレベルとなり、Ａポートのアクセストランジスタを通して、ＤＴＡ（またはＤＴＢのいずれか）がディスチャージされる。このとき、Ｂポートのワード線ＷＬＢｍはＬｏｗレベルとなるため、Ｂポートのアクセストランジスタはオフとなり、Ｂポートのビット線ＤＴＢ（及びＤＢＢともに）のディスチャージは行われない。つまり、Ａポートのワード線、Ａポートのビット線だけが動作する。期間１３２の場合も同様に、同一ロウアドレスアクセス時は、Ａポートのワード線ＷＬＡｎだけＨｉｇｈレベルとなり、Ｂポートのワード線ＷＬＢｎはＬｏｗレベルとなる。期間１３１と同様の動作を行う。
【００２６】
ところで、非特許文献１の回路の目的としては、メモリセルの安定動作であり、スタティックノイズマージン（静的特性）の改善、アクセスタイムの改善である。非特許文献１の回路構成において、同一アドレスアクセス時には、常に、Ａポート側のアクセストランジスタしか使用せず、Ｂポート側のアクセストランジスタを使用せず、必ず、片側のポートしか使わない。すなわち、アクセストランジスタのポート間ばらつきの影響を受けない、という効果も持っている。
【００２７】
このように、非特許文献１の回路構成においては、アクセストランジスタのポート間ばらつきの影響を受けることはないが、アドレスは、ＡポートとＢポートで、同期して入力される必要がある。
【００２８】
デュアルポートＲＡＭを、ランダムアクセスが可能な回路として用いる場合、Ａポート、Ｂポートで別々にクロックを持ち、各々独立して動作させることが必要とされる。
【００２９】
しかしながら、非特許文献１の回路では、クロックは１系統のみとされ、１系統のクロックに同期して、各ポートの動作を行うことが必要とされている。したがって、非特許文献１の回路は、非同期のランダムアクセスには、不適である。
【００３０】
図２７に、特許文献１に開示された回路構成を示す。特許文献１の回路は、メモリセルに対し一方のポ−トが書き込み状態で、且つ、両ポ−トからメモリセルのワ−ド線を同時にアクセスしている場合に、一方のポ−トのビット線と他方のポ−トのビット線とを短絡させることにより、書き込み時間の短縮を図る、というものである。
【００３１】
あるメモリセルに対し一方のポ−トが書き込み状態のときに、両方のポ−トのロウアドレスが一致していることを、検知回路４により検知している。すなわち、検知回路４では、メモリセルに接続された両ポ−ト側のワ−ド線がいずれもアクセスされているときに、検知信号ＳｄとしてＬｏｗレベルを出力する。検知信号ＳｄがＬｏｗレベルの期間、書き込み状態のビット線ＢＬと、ビット線ＢＬに対し転送ゲ−トを介して接続される逆のポ−トのビット線ＢＬ’とを、第１短絡回路５により短絡させている。したがって、転送ゲ−トが並列に接続され、その合成抵抗が１つの転送ゲ−トの抵抗分の半分になる。これにより、書き込みに必要な時間が短縮される。
【００３２】
図２７に示した特許文献１の構成は、ビット線にスイッチ２、検知回路４（ロウアドレス比較器）と第１短絡回路５を備えているが、その動作としては、書き込み時の改善であり、後述される本発明と全く相違したものである。特許文献１の構成は、同一ロウアドレスのアクセス時のライト高速化が目的のため、それぞれのポートにショートするためのスイッチが必要となっている。このため、アンプ側にショートするためのスイッチを備えている。すなわち、両ポートで周辺回路との間にスイッチが必要である。
【００３３】
したがって、本発明は、上記課題に鑑みて創案されたものであって、その目的は、マルチポートメモリセルにおいて、異なるポートのアクセストランジスタのオン電流にばらつきがあっても、該ばらつきの影響を抑制低減する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３４】
本願で開示される発明は、課題を解決するため概略以下の構成とされる。
【００３５】
本発明に係る半導体装置は、１つの側面(アスペクト)において、複数ポートのワード線及び複数ポートのビット線に接続されるメモリセルを備え、前記メモリセルに接続する複数ポートのワード線のうち、同時に選択される、異なるポートのワード線に対応する異なるポートのビット線同士を電気的に接続するためのポート間スイッチを備えている。
【００３６】
本発明において、前記ポート間スイッチは、
前記ビット線の延在方向に少なくとも１つ配置、
前記ビット線の延在方向に、互いに所定の間隔離間して複数個分散配置、
各メモリセルに対応して配置、
のうちのいずれかの形態で配置される。
【００３７】
本発明において、前記ポート間スイッチを介して通電される前記異なるポートのビット線同士は、前記メモリセルの前記異なるポートのアクセストランジスタを介してメモリセルのドライブトランジスタで駆動される。
【００３８】
本発明においては、少なくとも第１、第２のポートのワード線と、少なくとも第１、第２のポートのビット線対とに接続されるメモリセルを含み、
前記第１のポートのビット線対の正論理側ビット線と前記第２のポートのビット線対の正論理側ビット線との間に挿入された第１のポート間スイッチと、
前記第２のポートのビット線対の負論理側ビット線と前記第２のポートのビット線対の負論理側ビット線との間に挿入された第２のポート間スイッチと、
前記第１、第２のポートのロウアドレスを比較し、両者が一致したとき、前記第１及び第２のポート間スイッチをオンさせる信号を出力するロウアドレス比較回路と、を備えている構成としてもよい。
【００３９】
本発明において、前記ロウアドレス比較回路は、前記第１のポートのワード線と前記第２のポートのワード線が同時にアクティブとなるときに、前記第１及び第２のポート間スイッチをオンさせ、前記第１のポートのワード線と前記第２のポートのワード線の一方又は両方がインアクティブのときには、前記第１及び第２のポート間スイッチをオフさせる。
【００４０】
本発明において、前記第１、第２のポート間スイッチを、前記第１、第２のポートのビット線対に接続する、複数のメモリセルに対して１対配設する構成としてもよい。
【００４１】
本発明において、前記第１、第２のポート間スイッチを、メモリセルに対応して１組配設する構成としてもよい。
【００４２】
本発明において、前記ロウアドレス比較器は、前記第１、第２のロウアドレスのかわりに、前記第１、第２のポートのワード線をそれぞれ入力として受け、前記第１、第２のポートのワード線がともに活性状態のとき、前記第１及び第２のポート間スイッチをオンさせる信号を出力する論理回路を含む構成としてもよい。
【００４３】
本発明において、前記第１、第２のポート間スイッチを、メモリセル群にウェル電位を供給する領域に分散して複数組配設する構成としてもよい。
【発明の効果】
【００４４】
本発明によれば、異なるポートのアクセストランジスタのオン電流にばらつきがあった場合にも、該ばらつきの影響を抑止低減することができる。その理由は、本発明においては、異なるポートのワード線が同時にアクセスされる場合、ポート間スイッチをオンにして、異なるポートのビット線を導通させる構成としたことにより、異なるポートのビット線は均等にディスチャージされるためである。
【発明を実施するための最良の形態】
【００４５】
上記した本発明についてさらに詳細に説明すべく、添付図面を参照して以下に説明する。本発明は、複数ポートのワード線と複数ポートのビット線に接続するマルチポートＲＡＭ（デュアルポートＲＡＭを含む）において、アクセストランジスタのオン電流のばらつきがあった場合にも、同一ロウアドレスアクセス時には、ポート間スイッチを通して、Ａポート、Ｂポートのビット線には均等な電流が伝わり、アクセストランジスタのオン電流のポート間ばらつきの影響をなくして、誤リードによる誤動作を防止する。
【００４６】
Ａポート、Ｂポートのアクセスが非同期、ランダムに起こった場合でも、クロックは１系統でなく非同期で動作可能であることから、ランダムアクセスでの使用が可能であり、同様に、このときもアクセストランジスタのオン電流のポート間ばらつきの影響をなくして、誤リードによる誤動作を防止することができる。以下実施例に即して説明する。
【実施例】
【００４７】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、Ａポートロウ・デコーダ１０１Ａ、Ｂポートロウ・デコーダ１０１Ｂは、ＡポートのロウアドレスＡＡ［ａ：０］（ビット幅ａ＋１）、ＢポートのロウアドレスＡＢ［ａ：０］（ビット幅ａ＋１）をそれぞれ入力してデコードし、選択されたＡポート、Ｂポートのワード線ＷＬＡ、ＷＬＢをそれぞれ駆動する。Ａポートの周辺回路１０２Ａは、Ａポートのビット線ＤＴＡ、ＤＴＢを選択するＹスイッチ、データの読出しを行うセンスアンプ（いずれも不図示）を備え、出力データＤＯＡを出力し、入力データＤＩＡを受け書き込みを行うライトアンプ（不図示）を備えている。Ｂポートの周辺回路１０２Ｂは、Ｂポートのビット線ＤＴＢ、ＤＢＢを選択するＹスイッチ、データの読出しを行うセンスアンプ（いずれも不図示）を備え、出力データＤＯＢを出力し、入力データＤＩＡを受け書き込みを行うライトアンプ（不図示）を備えている。なお、図１では、ビット線系の構成として、Ａポート、Ｂポートについて、各１対のビット線対ＤＴＡ／ＤＢＡ、ＤＴＢ／ＤＢＢが示されている。メモリセル１００は、図１４に示した構成と同様とする。
【００４８】
図１に示すように、デュアルポートＲＡＭにおいて、Ａポートのビット線ＤＴＡ（正論理側ビット線）と、Ｂポートのビット線ＤＴＢ（正論理側ビット線）の間に、ポート間スイッチＰ２１（ＰＭＯＳパストランジスタ）を備え、Ａポートのビット線ＤＢＡ（負論理側ビット線）とＢポートのビット線ＤＢＢ（負論理側ビット線）の間に、ポート間スイッチＰ２２（ＰＭＯＳパストランジスタ）を備えている。これらのポート間スイッチＰ２１、Ｐ２２は、図示されないビット線対の各々について、Ａポート、Ｂポートの正論理側ビット線間、Ａポート、Ｂポートの負論理側ビット線間に設けられている。
【００４９】
さらに、ＡポートのロウアドレスＡＡ［ａ：０］（ビット幅ａ＋１）とＢポートのロウアドレスＡＢ［ａ：０］（ビット幅ａ＋１）を入力として受けこれらが互いに一致するか否か比較するロウアドレス比較器１０３を備え、Ａポート、Ｂポートで同一ロウアドレスアクセス時（Ａポート、Ｂポートワード線ＷＬＡ、ＷＬＢをともに選択）、ロウアドレス比較器１０３の出力をＬｏｗレベルとし、ポート間スイッチＰ２１及びＰ２２がオンする。ポート間スイッチＰ２１、及びＰ２２がオンすると、メモリセル１００内のアクセストランジスタ（図２のＮ１１、Ｎ１２、Ｎ１３、Ｎ１４）にポート間ばらつきがあったとしても、ポート間スイッチＰ２１、Ｐ２２を通して両ポートのビット線のディスチャージが行われる。
【００５０】
図２は、図１のメモリセル１００内の構成と、ポート間スイッチＰ２１、Ｐ２２を示した図である。図２を参照すると、本実施例においては、図１４に示した構成に加え、ＡポートとＢポートのビット線ＤＴＡ、ＤＴＢ間、ＤＢＡ、ＤＢＢ間に、ポート間スイッチＰ２１、Ｐ２２を備えている。
【００５１】
図３は、図２のアクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１、Ｉ１２が、
Ｉ１１＜Ｉ１２
の場合の電流経路を示したものである。
【００５２】
Ａポートのビット線ＤＴＡとＢポートのビット線ＤＴＢを、ポート間スイッチＰ２１でショートすることにより、Ａポートのビット線ＤＴＡは、ポート間スイッチＰ２１を通し、Ｂポートのビット線ＤＴＢ、ＢポートのアクセストランジスタＮ１２の経路を介して、Ｈｉｇｈレベルからディスチャージされる。
【００５３】
図４は、図２のアクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１、Ｉ１２が、
Ｉ１１＞Ｉ１２
の場合の電流経路を示したものである。
【００５４】
Ａポートのビット線ＤＴＡとＢポートのビット線ＤＴＢを、ポート間スイッチＰ２１でショートすることにより、Ｂポートのビット線ＤＴＢは、ポート間スイッチＰ２１を通し、Ａポートのビット線ＤＴＡ、ＡポートのアクセストランジスタＮ１１の経路して、Ｈｉｇｈレベルからディスチャージされる。
【００５５】
図６は、このときの動作波形を示す図である。同一ロウアドレスアクセス時、Ｉ１１≠Ｉ１２であっても、ロウアドレス比較器１０３の出力ＲＡＣＢがＬｏｗレベルであり、ポート間スイッチＰ２１、Ｐ２２がともにオン状態となるので、このポート間スイッチＰ２１、Ｐ２２を通して、ビット線ＤＴＡ、ＤＴＢは均等にディスチャージされ、ＡポートとＢポートのアクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１、Ｉ１２のばらつきの影響を受けないことがわかる。
【００５６】
図５は、図２のアクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１、Ｎ１２が、
Ｉ１１＝Ｉ１２
の場合の電流経路を示したものである。
【００５７】
Ａポートのビット線ＤＴＡとＢポートのビット線ＤＴＢは、ポート間スイッチＰ２１によりショートされるが、アクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１とＩ１２は同じであるため、Ａポートのビット線ＤＴＡはＡポートのアクセストランジスタＮ１１からディスチャージされ、一方、Ｂポートのビット線ＤＴＢはＢポートのアクセストランジスタＮ１２からディスチャージされる。
【００５８】
図７は、このときの動作波形を示す図である。同一ロウアドレスアクセス時、ロウアドレス比較器１０３の出力ＲＡＣＢがＬｏｗレベルとなり、ポート間スイッチＰ２１、Ｐ２２がオン状態となる。このとき、アクセストランジスタＮ１１、Ｎ１２のオン電流はＩ２１＝Ｉ２２であるため、ポート間スイッチＰ２１、Ｐ２２を通しての電荷の移動は起こらないが、ＡポートとＢポートのアクセストランジスタのオン電流は等しいため、ビット線ＤＴＡ、ＤＴＢは均等にディスチャージされる、ことがわかる。
【００５９】
図８は、本実施例において、同一ロウアドレスアクセス時（アクセスサイクルでＲＡＣＢがＬｏｗレベルとなる）の動作をタイミングチャートで示したものである。ＡポートとＢポートのアクセストランジスタＮ１１、Ｎ１２のオン電流Ｉ１１、Ｉ１２が、仮にどちらが大きい値をとったとしても、ポート間のばらつきの影響を全く受けず、Ａポートのビット線ＤＴＡと、Ｂポートのビット線ＤＴＢのＨｉｇｈレベルからのディスチャージ量は、同じであることが示される。
【００６０】
本実施例において、ＡポートとＢポートでアクセスするロウアドレスが不一致の場合には、ロウアドレス比較器１０３はＨｉｇｈレベルを出力し、ポート間スイッチＰ２１、Ｐ２２はオフとなり、ＡポートとＢポートのビット線は短絡されない。
【００６１】
図９は、本実施例において、ＡポートとＢポートで異なるロウアドレスアクセス時（ＲＡＣＢはＨｉｇｈレベルを保持）の動作をタイミングチャートを示したものである。この場合は、各ポートは通常動作を行い、同一セルをアクセスしないので、ポート間のばらつきの影響は受けない。
【００６２】
以上、同一ロウアドレスアクセス時は、ロウアドレス比較器１０３の出力ＲＡＣＢはＬｏｗレベルとなり、ポート間スイッチはＰ２１、Ｐ２２はオンとなり、ＡポートとＢポートのビット線がスイッチＰ２１及びＰ２２によりショートされることにより、全ビット線でＡポート、Ｂポートの電流が均等化される。
【００６３】
図１０は、本実施例において、非同期でＡポートの動作が先行した場合（Ａポートのワード線ＷＬＡの立ち上がりのタイミングがＢポートのワード線ＷＬＢの立ち上がりのタイミングよりも早い）の動作波形を示したものである。
【００６４】
Ａポートのワード線ＷＬＡとＢポートのワード線ＷＬＢが同時にオンしている間、ロウアドレス比較器１０３の出力ＲＡＣＢはＬｏｗレベルとなり、ポート間スイッチＰ２１、Ｐ２２がオンしている。したがって、この期間は、ポート間ばらつきの影響を受けず、同じ傾きでビット線のディスチャージが行われる。先行しているＡポートのアクセスが終わったら、Ａポートのワード線ＷＬＡはＬｏｗレベルとなり、ロウアドレス比較器１０３の出力ＲＡＣＢはＨｉｇｈレベルとなり、ポート間スイッチＰ２１、Ｐ２２をオフし、以降、片側ポートでの動作となる。片側ポートのアクセスの間は、同一ロウアクセスのときのように、片側に電流集中することがないことから、電流能力が低いアクセストランジスタでも、ディスチャージ不足になる可能性は低い。
【００６５】
図１１は、本実施例において、非同期でＢポートの動作が先行した場合（Ｂポートのワード線ＷＬＢの立ち上がりのタイミングがＡポートのワード線ＷＬＡの立ち上がりのタイミングよりも早い）の動作波形を示したものである。この場合も、図１０の場合と、同様の動作を行う。
【００６６】
このように、Ａポート、Ｂポートが非同期の場合でも、ＡポートとＢポートのワード線ＷＬＡとＷＬＢが、同時にＨｉｇｈとなっている期間のみ、ポート間スイッチＰ２１、Ｐ２２をオンさせて、Ａポート、Ｂポートのビット線をショートさせることによって、同じ効果を得られる。
【００６７】
なお、特許文献１の図２７の構成の場合、Ａポート側に２個のスイッチ、Ｂポート側にも２個のスイッチが必要である。
【００６８】
本実施例においては、同一ロウアドレス時のアクセストランジスタの電流差を解消するためのスイッチであるため、ビット線間にある必要があるが、スイッチはビット線対毎に２個で済む。構成の違いによりスイッチの数は、特許文献１の構成の場合の１／２で済む。したがって、面積増加も少ない。
【００６９】
図１に示した実施例においては、ポート間スイッチＰ２１、Ｐ２２を、１箇所集中配置のイメージで書いているが、ポート間スイッチは分散して配置することも可能である。
【００７０】
図１２は、本発明の第２の実施例の構成を示す図である。図１２には、各メモリセル毎にポート間スイッチを配置した例が示されている。ロウアドレスの比較はＮＡＮＤ回路Ｍ３１（ロウアドレス比較器）が行う。ＡポートとＢポートのロウアドレスが一致した場合は、ワード線ＷＬＡとワード線ＷＬＢがともにＨｉｇｈレベルとなり、ＮＡＮＤ回路Ｍ３１の出力がＬｏｗレベルとなり、ポート間スイッチＰ２１、Ｐ２２をオンする。
【００７１】
ロウアドレス比較器Ｍ３１は各ロウ毎に挿入され、ポート間スイッチも各メモリセル内に挿入される。図１２の２５１の領域が１つのメモリセルに対応する。図１２の回路構成の場合、ロウアドレス比較器Ｍ３１は、ワード線ＷＬＡ、ＷＬＢに入力が接続された２入力ＮＡＮＤ回路で構成される。このため、ロウアドレス比較器の回路構成は容易である。
【００７２】
さらに、ばらつきのあるアクセストランジスタの間近でビット線間をショートするので、ポート間ばらつきがある場合も、ビット線の抵抗の影響を受けず、効果的にＡポート、Ｂポートの電流が均等化を実施することができる。
【００７３】
図１に示した第１の実施例と比較すると、本実施例においては、各メモリセル内に２個ずつトランジスタが増えるので、メモリセルは１０個のトランジスタで構成されることになるので、少なくとも、１０／８＝１．２５倍の面積増加を伴うことになる。
【００７４】
図１３は、本発明の第３の実施例の構成を示す図であり、ポート間スイッチのさらに異なる分散配置の例を示している。例えばメモリセルが３２ロウ程度繰り返した場合で説明する。ロウ数に関しては３２に限らず、１６でも６４でも、その他２のべき乗以外でもよい。３２ロウのメモリセル群１００と、次の３２ロウのメモリセル群１００の間には、Ｎウェル及びＰウェルの電位を供給する領域が設けられる。
【００７５】
本実施例においては、ウェル電位供給領域１０４内に、ＡポートとＢポートのビット線ＤＴＡ、ＤＴＢ、ＤＢＡ、ＤＢＢを接続するポート間スイッチ（不図示）を配置し、このウェル電位供給領域１０４に、ロウアドレス比較器１０３の出力ＲＡＣＢを配線している。
【００７６】
図１３に示した構成の場合、ポート間スイッチは、前記第２の実施例のように、各メモリセル内に設けられる構成とはされていないため、前記第２の実施例のような面積増加を伴うことはない。
【００７７】
前記第１の実施例では、ポート間スイッチＰ２１、Ｐ２１がビット線上の全メモリセルに対して共通に配設されるため、ビット線の抵抗の影響が無視できなくなる可能性がある。本実施例では、例えば３２ロウ毎にポート間スイッチが置かれるので、ビット線の抵抗の影響を受けにくく、効果的にＡポート、Ｂポートの電流が均等化を行うことができる。
【００７８】
なお、上記実施例では、デュアルポートＲＡＭを例に挙げて説明を行ってきたが、この回路構成は３ポート以上のマルチポートＲＡＭでも実施可能である。
【００７９】
例えばデュアルポートＲＡＭでは、（Ａポート、Ｂポート）の構成（アクセス）としては、
（Ｒｅａｄ／Ｗｒｉｔｅ、Ｒｅａｄ／Ｗｒｉｔｅ）（Ａ、Ｂポートとも読み出し／書き込みの両方）だけでなく、
（Ｒｅａｄ、Ｒｅａｄ／Ｗｒｉｔｅ）（Ａポートは読み出しのみ、Ｂポートは読み出し／書き込みの両方）、
（Ｒｅａｄ、Ｗｒｉｔｅ）（Ａポートは読み出しのみ、Ｂポートは書き込みのみ）、
等様々である。
【００８０】
また、３ポートの場合も（Ａポート、Ｂポート、Ｃポート）の構成としては、
（Ｒｅａｄ、Ｒｅａｄ、Ｗｒｉｔｅ）、（Ｒｅａｄ、Ｒｅａｄ、Ｒｅａｄ／Ｗｒｉｔｅ）等さまざまな構成がある。３ポートの場合、ロウアドレス比較器とポート間スイッチは、例えば同一アドレスアクセス時の同時Ｒｅａｄ時の誤動作を防止する場合、仮に（Ａポート、Ｂポート、Ｃポート）の構成が、（Ｒｅａｄ、Ｒｅａｄ、Ｗｒｉｔｅ）の場合、ＡポートとＢポートのビット線間だけにポート間スイッチを挿入し、ロウアドレス比較器は、ＡポートとＢポートのロウアドレスの一致を検出するなど、選択的に、実施することも可能である。
【００８１】
さらに、ＳＲＡＭに限らず、マルチポートを有する他のＲＡＭについても本発明を実施することが可能である。
【００８２】
本実施例の作用効果を説明する。
【００８３】
本実施例においては、例えば図１において、異なるポートのビット線間に備えられたポート間スイッチであるＰ２１、Ｐ２２により、同一アドレスアクセス時、ビット線ＤＴＡ及びビット線ＤＴＢ間に、偏りなく均一にメモリセルの電流を分配する。これによって、仮に、アクセストランジスタＮ１１、Ｎ１２のオン電流にばらつきがあった場合でも、Ａポート、Ｂポートのビット線には、均等な電流が伝わり、読み出しができない等の誤動作を防止することが可能になる。図３において、同一ロウアドレスアクセス時に、アクセストランジスタＮ１１とＮ１２の各々のオン電流Ｉ１１とＩ１２にばらつきがあり、ビット線ＤＴＡとＤＴＢのディスチャージ量にて、例えば０．１：１と１０倍の差があった場合でも、本発明によれば、ポート間スイッチをオンさせることで、ビット線ＤＴＡとＤＴＢのディスチャージ量を同じとすることができる。
【００８４】
特許文献１等においては、アクセストランジスタのばらつきを考慮していないため、別ポートのビット線間にスイッチＰ２１、Ｐ２２を備えるという発想自体がない。
【００８５】
本発明は、ＤＦＭ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ）の観点から、製造上抑えきれないばらつきを、回路的に抑えるものである。
【００８６】
さらに、上記実施例において、ポート間スイッチＰ２１、Ｐ２２のスイッチは、バランサ、あるいはプリチャージとも異なる。バランサ、プリチャージは、プリセット用の回路であり、本実施例のポート間スイッチは、プリセットとは異なる。
【００８７】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の回路構成を示す図である。
【図３】本発明の一実施例においてポート間ばらつき有り（Ｉ１１＜Ｉ１２）の場合の動作を説明する図である。
【図４】本発明の一実施例においてポート間ばらつき有り（Ｉ１１＞Ｉ１２）の動作を説明する図である。
【図５】本発明の一実施例においてポート間ばらつき無し（Ｉ１１＝Ｉ１２）の場合の動作を説明する図である。
【図６】本発明の一実施例においてポート間ばらつき有り（Ｉ１１≠Ｉ１２）の場合の電圧波形を示す図である。
【図７】本発明の一実施例においてポート間ばらつき無し（Ｉ１１＝Ｉ１２）の場合の電圧波形を示す図である。
【図８】本発明の一実施例において同一ロウアドレスアクセス時の電圧波形を示す図である。
【図９】本発明の一実施例において別のロウアドレスアクセス時の電圧波形を示す図である。
【図１０】本発明の一実施例において非同期（ＷＬＡが先行）の場合の電圧波形を示す図である。
【図１１】本発明の一実施例において非同期（ＷＬＢが先行）の場合の電圧波形を示す図である。
【図１２】本発明の別の実施例の回路構成を示す図である。
【図１３】本発明のさらに別の実施例の回路構成を示す図である。
【図１４】デュアルポートＲＡＭのメモリセルの構成を示す図である。
【図１５】デュアルポートＲＡＭにおけるアクセストランジスタを流れる電流を示す図である。
【図１６】図１５のデュアルポートＲＡＭの２００−１の領域の回路を示す図である。
【図１７】図１６の回路の等価回路と、各部品を流れる電流を示す図である。
【図１８】ポート間ばらつきがない場合のビット線のディスチャージを示す図である。
【図１９】ポート間ばらつきがある場合のビット線のディスチャージを示す図である。
【図２０】非特許文献１の回路構成と動作を示す図である。
【図２１】非特許文献１の回路での各部品の構成を示す図である。
【図２２】非特許文献１の回路構成を示す図である。
【図２３】非特許文献１の回路構成と動作（別ロウアクセス時）を示す図である。
【図２４】非特許文献１の回路構成と動作（同一ロウアクセス時）を示す図である。
【図２５】非特許文献１の回路動作（別ロウアクセス時）を示す図である。
【図２６】非特許文献１の回路動作（同一ロウアクセス時）を示す図である。
【図２７】特許文献１の回路構成を示す図である。
【符号の説明】
【００８９】
１ビット線
２  スイッチ
３  信号線増幅部
４  検知回路
５  第１短絡回路
１００  メモリセル
１０１Ａ  Ａポートロウ・デコーダ
１０１Ｂ  Ｂポートロウ・デコーダ
１０２Ａ、１０２Ｂ  周辺回路
１０３  ロウアドレス比較器
１０４  ウェル電位供給領域
１２１、１２２、１３１、１３２  期間
２００−１、２００−２  領域
２０１Ａ  Ａポート・ロウデコーダ
２０１Ｂ  Ｂポート・ロウ・デコーダ
２０２Ａ、２０２Ｂ  周辺回路
２０３  ロウアドレス比較器
２０４  選択回路
２５１  メモリセル領域
５０１、６０１  限界差電位
【図１】
2009004042.tif 000003
【図２】
2009004042.tif 000004
【図３】
2009004042.tif 000005
【図４】
2009004042.tif 000006
【図５】
2009004042.tif 000007
【図６】
2009004042.tif 000008
【図７】
2009004042.tif 000009
【図８】
2009004042.tif 000010
【図９】
2009004042.tif 000011
【図１０】
2009004042.tif 000012
【図１１】
2009004042.tif 000013
【図１２】
2009004042.tif 000014
【図１３】
2009004042.tif 000015
【図１４】
2009004042.tif 000016
【図１５】
2009004042.tif 000017
【図１６】
2009004042.tif 000018
【図１７】
2009004042.tif 000019
【図１８】
2009004042.tif 000020
【図１９】
2009004042.tif 000021
【図２０】
2009004042.tif 000022
【図２１】
2009004042.tif 000023
【図２２】
2009004042.tif 000024
【図２３】
2009004042.tif 000025
【図２４】
2009004042.tif 000026
【図２５】
2009004042.tif 000027
【図２６】
2009004042.tif 000028
【図２７】
2009004042.tif 000029