(57)【要約】【課題】  大容量のフェイルデータを取り込むことを可能にする半導体試験装置を提供する。【解決手段】  被試験デバイス４から出力された信号に基づいて、フェイルデータをフェイルメモリ６に格納し、キャプチャデータをキャプチャメモリ８に格納する半導体試験装置において、キャプチャデータとフェイルデータのいずれかを選択するセレクタ回路９と、このセレクタ回路９から出力されたフェイルデータをキャプチャメモリ８にフェイルデータとして格納するフェイル／キャプチャデータ制御部１７とを備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験デバイスから出力された信号に基づいて、フェイルデータをフェイルメモリに格納し、キャプチャデータをキャプチャメモリに格納する半導体試験装置において、
キャプチャデータとフェイルデータのいずれかを選択するセレクタ回路と、
このセレクタ回路から出力されたフェイルデータを前記キャプチャメモリにフェイルデータとして格納するファイル／キャプチャデータ制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記ファイル／キャプチャデータ制御部は、前記セレクタ回路の切替信号に応じて、フェイルデータまたはキャプチャデータとして取り込み制御を行うことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記ファイル／キャプチャデータ制御部は回路書き換えが可能なデバイスで構成され、
前記ファイル／キャプチャデータ制御部がフェイルデータ制御またはキャプチャデータ制御のいずれかを行うように回路書き換えを行うコンフィギュレーション回路を備えたことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記ファイル／キャプチャデータ制御部はＦＰＧＡで構成されたことを特徴とする請求項３記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大容量のフェイルデータを記憶することができる半導体試験装置に関する。
【背景技術】
【０００２】
ＩＣテスタなどの半導体試験装置は、被試験デバイス（以下ＤＵＴと記す）に各種試験パターンを与え、ＤＵＴの出力により良否の判定を行うものである。
【０００３】
図３は従来技術による半導体試験装置の構成ブロック図である。
【０００４】
パターン発生回路１は、パターン発生用のメモリを備えており、図示しないＣＰＵ等によりデバイス測定に必要なテストパターン情報を記憶し、タイミング発生回路２にパターンデータとして出力する。また、フェイルデータ制御部５およびキャプチャデータ制御部７の書き込みタイミングを制御する制御信号を出力する。
【０００５】
タイミング発生回路２は、内部のフォーマット制御部２ａによってパターン発生回路１からのパターンデータとタイミングデータ（図示せず）を基に波形整形を行い、ドライバ３を介してＤＵＴ４に出力する。また、期待値比較部２ｂでＤＵＴ４から出力された情報を期待値パターンと比較し、パス／フェイルの判定結果をフェイルデータとしてフェイルデータ制御部５に出力する。また、ＤＵＴ４に内蔵されたＡＤコンバータ等のディジタルデータをキャプチャデータ（取り込んだデータ）としてキャプチャデータ制御部７に出力する。
【０００６】
フェイルデータ制御部５は、取り込みモード、トレースモードに従って、パターン発生回路１からの制御信号によりフェイルデータをフェイルメモリ６に格納する。また、フェイルデータ制御部５は、フェイルメモリ６に格納されたフェイルデータをフェイルメモリ情報としてＣＰＵ等により読み出す制御を行う。
【０００７】
ここで、取り込みモードとは、取り込みの開始条件や終了条件の設定のことをいう。例えば、通常取り込みモードでは指定した開始条件から最大ｎ個のデータを取り込み、リングメモリ取り込みモードでは、指定した終了条件までデータを取り込む。また、トレースモードは取り込むデータの種類の指定のことで、例えばオールトレースモードではパス／フェイルに関係なく全てのデータを取り込み、フェイルトレースモードではフェイル時にのみデータを取り込み、ファーストフェイルトレースモードでは各ＤＵＴの最初のフェイル時のデータを取り込む。
【０００８】
キャプチャデータ制御部７はデータ収集モードに従って、パターン発生回路１からの制御信号によりキャプチャデータをキャプチャメモリ８に格納する。また、キャプチャデータ制御部７は、キャプチャメモリ８に格納されたキャプチャデータをキャプチャメモリ情報としてＣＰＵ等により読み出す制御を行う。
【０００９】
図３の装置の動作を次に説明する。
【００１０】
デバイス測定に必要なテストパターン情報は、ＣＰＵ等によりパターン発生回路１のパターン発生用のメモリに格納され、パターンデータとしてタイミング発生回路２に出力される。パターンデータは、タイミング発生回路２の内部のフォーマット制御部２ａにおいて、タイミングデータに基づいて波形整形され、ドライバ３を介してＤＵＴ４に印加される。
【００１１】
ＤＵＴ４から出力された情報は期待値比較部２ｂで期待値パターンと比較され、パス／フェイルの判定結果がフェイルデータとしてフェイルデータ制御部５に出力される。フェイルデータは、フェイルデータ制御部５により、取り込みモード、トレースモードに従って、パターン発生回路１からの制御信号によりフェイルメモリ６に格納される。また、フェイルメモリ６に格納されたフェイルデータは、フェイルデータ制御部５を介して、フェイルメモリ情報としてＣＰＵ等により読み出される。
【００１２】
ＤＵＴ４に内蔵されたＡＤコンバータ等からのディジタルデータはキャプチャデータとしてキャプチャデータ制御部７に出力される。キャプチャデータは、キャプチャデータ制御部７により、データ収集モードに従って、パターン発生回路１からの制御信号によりキャプチャメモリ８に格納される。また、キャプチャメモリ８に格納されたキャプチャデータは、キャプチャデータ制御部７を介して、キャプチャメモリ情報としてＣＰＵ等により読み出される。
【００１３】
半導体試験装置に関連する先行技術文献としては次のようなものがある。
【００１４】
【特許文献１】特開２００５−３４５２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の半導体試験装置の構成では、キャプチャメモリはＡＤコンバータや大容量のＣＣＤ等のキャプチャデータの記憶手段として利用されているため、多くのメモリ（例えば数１００Ｍバイト）で構成される。
【００１６】
一方、フェイルメモリはパス／フェイル情報の記憶手段として利用されており、通常はフェイル情報のみを取り込んでいるため、少ないメモリ容量（例えば数Ｋバイト）で実現されている。しかし、フェイルデータの前後のデータを確認したり、規則性などを解析するために、パス／フェイルの全パターンの情報を取り込もうとすると、多くのメモリ（例えば数１００Ｍバイト）が必要となる。
【００１７】
しかし、フェイルメモリの容量拡大にはメモリおよびメモリ周辺の制御回路の追加とスペース的な問題が伴うため、簡単には実現できないという問題があった。
【００１８】
本発明はこのような課題を解決しようとするもので、大容量のフェイルデータ（パス／フェイルの全パターンの情報）を取り込むことを可能にする半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験デバイスから出力された信号に基づいて、フェイルデータをフェイルメモリに格納し、キャプチャデータをキャプチャメモリに格納する半導体試験装置において、
キャプチャデータとフェイルデータのいずれかを選択するセレクタ回路と、
このセレクタ回路から出力されたフェイルデータを前記キャプチャメモリにフェイルデータとして格納するファイル／キャプチャデータ制御部と
を備えたことを特徴とする。
【００２０】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記ファイル／キャプチャデータ制御部は、前記セレクタ回路の切替信号に応じて、フェイルデータまたはキャプチャデータとして取り込み制御を行うことを特徴とする。
【００２１】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記ファイル／キャプチャデータ制御部は回路書き換えが可能なデバイスで構成され、
前記ファイル／キャプチャデータ制御部がフェイルデータ制御またはキャプチャデータ制御のいずれかを行うように回路書き換えを行うコンフィギュレーション回路を備えたことを特徴とする。
【００２２】
請求項４記載の発明は、
請求項３記載の半導体試験装置において、
前記ファイル／キャプチャデータ制御部はＦＰＧＡで構成されたことを特徴とする。
【発明の効果】
【００２３】
以上説明したことから明らかなように、本発明によれば、被試験デバイスから出力された信号に基づいて、フェイルデータをフェイルメモリに格納し、キャプチャデータをキャプチャメモリに格納する半導体試験装置において、キャプチャデータとフェイルデータのいずれかを選択するセレクタ回路と、このセレクタ回路から出力されたフェイルデータを前記キャプチャメモリにフェイルデータとして格納するファイル／キャプチャデータ制御部とを備えたことにより、本来大容量のキャプチャメモリをフェイルメモリとして利用し、大容量のフェイルデータ（パス／フェイルの全パターンの情報）を取り込むことができる半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２５】
図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。図３と同じ部分は同一の記号を付して重複する説明は省略し、相違点を中心に説明する。
【００２６】
セレクタ回路９は、タイミング発生回路２から出力されるフェイルデータおよびキャプチャデータを入力し、切替信号（図示せず）により、そのいずれか一方を選択してフェイル／キャプチャデータ制御部１７に出力する。すなわち、セレクタ回路９は、キャプチャデータを取り込む場合は、キャプチャデータ入力をフェイル／キャプチャデータ制御部１７に出力し、解析用に大容量のフェイルデータを取り込む場合は、フェイルデータ入力をフェイル／キャプチャデータ制御部１７に出力するように選択する。
【００２７】
フェイル／キャプチャデータ制御部１７は、セレクタ回路９への切替信号に対応して制御を切り換える。すなわち、セレクタ回路９がキャプチャデータを選択した場合、データ収集モードに従って、パターン発生回路１からの制御信号によりキャプチャデータとしてキャプチャメモリ８に記憶し、セレクタ回路９がフェイルデータを選択した場合、取り込みモード、トレースモードに従って、パターン発生回路１からの制御信号によりフェイルデータとしてキャプチャメモリ８に記憶するような制御を行う。また、フェイル／キャプチャデータ制御部１７は、ＣＰＵ等により、キャプチャメモリ８に格納されたキャプチャデータをキャプチャメモリ情報として読み出し、キャプチャメモリ８に格納されたフェイルデータをフェイルメモリ情報として読み出す。
【００２８】
図１の半導体試験装置の動作を次に説明する。
【００２９】
キャプチャデータを取り込む場合は、タイミング発生回路２から出力される制御信号によってキャプチャデータがセレクタ回路９で選択されてフェイル／キャプチャデータ制御部１７に出力される。このキャプチャデータは、セレクタ回路９の切替信号に対応して、フェイル／キャプチャデータ制御部１７によりキャプチャデータとして取り込み制御が行われ、キャプチャメモリ８に記憶される。
【００３０】
解析用に大容量のフェイルデータを取り込む場合は、タイミング発生回路２から出力される制御信号によってフェイルデータがセレクタ回路９で選択されてフェイル／キャプチャデータ制御部１７に出力される。このフェイルデータは、セレクタ回路９の切替信号に対応して、フェイル／キャプチャデータ制御部１７によりフェイルデータとして取り込み制御が行われ、キャプチャメモリ８に記憶される。
【００３１】
上記のような構成の半導体試験装置によれば、フェイルデータを大容量のキャプチャメモリに記憶することができるので、大容量のフェイルデータを記憶することができる。
【００３２】
また、フェイルメモリの容量を増やすことなく、メモリ資源を有効利用することにより、メモリの搭載量を抑えることができる。
【００３３】
図２は本発明の実施の形態に係る半導体試験装置の第２の実施例を示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複する説明は省略し、相違点を中心に説明する。フェイル／キャプチャデータ制御部２７は、ＦＰＧＡ（Field Programmable Gate Array）などの回路書き換え可能なデバイスを使用している点が図１のフェイル／キャプチャデータ制御部１７と異なる。コンフィギュレーション回路１０は、フェイル／キャプチャデータ制御部２７の回路書き換えを行う。
【００３４】
図２の半導体試験装置の動作を次に説明する。フェイル／キャプチャデータ制御部２７は、コンフィギュレーション回路１０により回路書き換えが行われ、フェイルデータ制御またはキャプチャデータ制御のいずれかの動作を行う回路を構成する。セレクタ回路９でフェイルデータが選択されたときはフェイルデータ制御回路を構成し、セレクタ回路９でキャプチャデータが選択されたときはキャプチャデータ制御回路を構成し、それぞれのデータをキャプチャメモリ８に格納する。
【００３５】
上記のような構成の半導体試験装置によれば、図１の半導体試験装置の特長に加えて、さらに、フェイル／キャプチャデータ制御部２７を数ランク小さいゲート規模のＦＰＧＡで構成することができるので、単価コストを抑えることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】本発明の実施の形態に係る半導体試験装置の第２の実施例を示す構成ブロック図である。
【図３】従来技術による半導体試験装置の構成ブロック図である。
【符号の説明】
【００３７】
４  被試験デバイス
６  フェイルメモリ
８  キャプチャメモリ
９  セレクタ回路
１０  コンフィギュレーション回路
１７，２７  ファイル／キャプチャデータ制御部
【図１】
2009128172.tif 000003
【図２】
2009128172.tif 000004
【図３】
2009128172.tif 000005