(57)【要約】【課題】チャンネル領域のドーピング濃度を調節して、電子伝送効率を向上させることができるイメージセンサ及びその製造方法を提供する。【解決手段】半導体基板上に形成されたゲートと、前記ゲート下部に配置された第１ｐ型ドーピング領域及び第２ｐ型ドーピング領域と、前記第１ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第３ｐ型ドーピング領域と、前記第３ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第４ｐ型ドーピング領域と、前記第１ｐ型ドーピング領域、第３ｐ型ドーピング領域及び第４ｐ型ドーピング領域下部に形成されるように前記半導体基板の深い領域に形成されたｎ型ドーピング領域と、及び前記第２ｐ型ドーピング領域に接するように前記半導体基板の表面に形成されたフローティング拡散領域を含む。【選択図】図５
2009158932.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲートと、
前記ゲートの下部に配置された第１ｐ型ドーピング領域及び第２ｐ型ドーピング領域と、
前記第１ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第３ｐ型ドーピング領域と、
前記第３ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第４ｐ型ドーピング領域と、
前記第１ｐ型ドーピング領域、第３ｐ型ドーピング領域及び第４ｐ型ドーピング領域下部に形成されるように前記半導体基板の深い領域に形成されたｎ型ドーピング領域と、
前記第２ｐ型ドーピング領域に接するように前記半導体基板の表面に形成されたフローティング拡散領域と、
を含むイメージセンサ。
【請求項２】
前記ｎ型ドーピング領域の両側には、第１ｐ型ウェル領域及び第２ｐ型ウェル領域が形成された請求項１に記載のイメージセンサ。
【請求項３】
前記第２ｐ型ドーピング領域、第１ｐ型ドーピング領域、第３ｐ型ドーピング領域及び第４ｐ型ドーピング領域へと移るほどｐ型不純物の濃度が高い請求項１に記載のイメージセンサ。
【請求項４】
前記第２ｐ型ドーピング領域と第２ｐ型ウェル領域の不純物濃度が同一である請求項２に記載のイメージセンサ。
【請求項５】
半導体基板の内部の深い領域にｎ型ドーピング領域を形成する段階と、
前記ｎ型ドーピング領域の上部に形成されるように前記半導体基板の浅い領域に第１ｐ型ドーピング領域を形成する段階と、
前記第１ｐ型ドーピング領域の他側の半導体基板の浅い領域に第２ｐ型ドーピング領域を形成する段階と、
前記第１ｐ型ドーピング領域及び第２ｐ型ドーピング領域の上部にゲートを形成する段階と、
前記第１ｐ型ドーピング領域の一側の半導体基板の浅い領域に第３ｐ型ドーピング領域を形成する段階と、
前記第３ｐ型ドーピング領域の一側の半導体基板の浅い領域に第４ｐ型ドーピング領域を形成する段階と、
前記第２ｐ型ドーピング領域の他側にフローティング拡散領域を形成する段階と、
を含むイメージセンサの製造方法。
【請求項６】
前記半導体基板にｎ型ドーピング領域を形成する前に、前記ｎ型ドーピング領域を定義するために第１ｐ型ウェル領域及び第２ｐ型ウェル領域を形成する段階を含む請求項５に記載のイメージセンサの製造方法。
【請求項７】
前記第１ｐ型ドーピング領域を形成する段階は、
前記第１ｐ型ウェル領域及び第２ｐ型ウェル領域の間を露出させる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクとして前記半導体基板の深い領域にｎ型不純物をイオン注入する段階と、
前記第１フォトレジストパターンをマスクとして前記半導体基板の浅い領域に低濃度のｐ型不純物をイオン注入する段階と、
を含む請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記ゲートは、前記ｎ型ドーピング領域と第２ｐ型ウェル領域が接する前記半導体基板上に形成される請求項６に記載のイメージセンサの製造方法。
【請求項９】
前記第３ｐ型ドーピング領域を形成する段階は、
前記ゲートの一側の前記半導体基板を露出させる第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクとして、前記半導体基板の浅い領域に中濃度のｐ型不純物をイオン注入する段階と、
を含む請求項６に記載のイメージセンサの製造方法。
【請求項１０】
前記第４ｐ型ドーピング領域を形成する段階は、前記第２フォトレジストパターンをマスクとして、前記ゲートと離隔されるように前記半導体基板の浅い領域に高濃度のｐ型不純物をイオン注入する段階を含む、請求項９に記載のイメージセンサの製造方法。
【請求項１１】
前記第２ｐ型ドーピング領域は、前記第２ｐ型ウェル領域と同時に形成されて、前記第１ｐ型ドーピング領域より低い不純物濃度を有する請求項８に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、大別してＣＣＤイメージセンサとＣＭＯＳイメージセンサを含む。
【０００３】
ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路として使うＣＭＯＳ技術を利用して、画素の数の分ＭＯＳトランジスタを作って、これを利用して順次に出力を検出するスイッチング方式を採用する素子である。
【０００４】
ＣＭＯＳイメージセンサは、光を受けて光電荷を生成する一つのフォトダイオードとＭＯＳトランジスタを含む。
【０００５】
ＭＯＳトランジスタは、フォトダイオードと繋がって、集められた光電荷をフローティング拡散部に送るトランスファトランジスタと、所要値にフローティング拡散部の電位をセッティングして電荷を排出させてフローティング拡散部をリセットさせるリセットトランジスタと、フローティング拡散部の電圧がゲートに印加されてソースフォロワーバッファアンプの役割をするアクセストランジスタ及びスイッチングすることでアドレッシングの役割を担うセレクトトランジスタで構成される。
【０００６】
これらの中でトランスファトランジスタは、ゲート、電荷を移動させるチャンネル及びフローティング拡散部として使われるドレーン（以下フローティング拡散部とする）を含む。
【０００７】
トランスファトランジスタの動作を概略的に説明すれば、まず、フォトダイオードに光が伝達された後光電荷が発生されれば、トランスファトランジスタのゲートがターンオンになる。すると、チャンネルによって調節されるしきい値電圧（threshold voltage）が低くなってフォトダイオードで生成された電荷は、チャンネルを通じてフローティング拡散部に移動される。
【０００８】
イメージセンサにおいて、トランスファゲートのチャンネルとフォトダイオードソースのｎ型ドーピング領域の間の伝送特性は良くなければならなくて、トランジスタがオフになる時、チャンネルに存在していた電荷がフォトダイオードの方へと逆流することを防止できないと、電子伝送特性を向上させることができない。特に、電子がフォトダイオード方向へと電荷が逆流すれば、ノイズや残像（image lagging）現象を引き起こすことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、チャンネル領域のドーピング濃度を調節して、電子伝送効率を向上させることができるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある態様のイメージセンサは、半導体基板の上に形成されたゲートと、前記ゲート下部に配置された第１ｐ型ドーピング領域及び第２ｐ型ドーピング領域と、前記第１ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第３ｐ型ドーピング領域と、前記第３ｐ型ドーピング領域の一側に接するように前記半導体基板の浅い領域に形成された第４ｐ型ドーピング領域と、前記第１ｐ型ドーピング領域、第３ｐ型ドーピング領域及び第４ｐ型ドーピング領域下部に形成されるように前記半導体基板の深い領域に形成されたｎ型ドーピング領域と、及び前記第２ｐ型ドーピング領域に接するように前記半導体基板の表面に形成されたフローティング拡散領域を含む。
【００１１】
本発明の別の態様に係るイメージセンサの製造方法は、半導体基板の内部の深い領域にｎ型ドーピング領域を形成する段階と、前記ｎ型ドーピング領域の上部に形成されるように前記半導体基板の浅い領域に第１ｐ型ドーピング領域を形成する段階と、前記第１ｐ型ドーピング領域の他側の半導体基板の浅い領域に第２ｐ型ドーピング領域を形成する段階と、前記第１ｐ型ドーピング領域及び第２ｐ型ドーピング領域の上部にゲートを形成する段階と、前記第１ｐ型ドーピング領域の一側の半導体基板の浅い領域に第３ｐ型ドーピング領域を形成する段階と、前記第３ｐ型ドーピング領域の一側の半導体基板の浅い領域に第４ｐ型ドーピング領域を形成する段階と、前記第２ドーピング領域の他側にフローティング拡散領域を形成する段階を含む。
【発明の効果】
【００１２】
本発明の実施例のように、トランスファトランジスタのしきい値電圧を制御するチャンネル領域のドーピングプロファイルが、フォトダイオードと繋がる部分が高く形成されて、フローティング拡散領域に繋がる部分は低く形成されることで、ゲートがオフになる時チャンネル領域の電荷が前記フォトダイオードの方に逆流入されることを防止することで、ノイズ特性及び残像特性が改善されることができる。
【００１３】
また、別途のマスク工程なしにフォトダイオードをゲート形成前に形成することで、ゲートとｎ型ドーピング領域とゲートのオーバーラップ面積を制御することができるようになるので、ゲート電圧によってフォトダイオードの電気的連結を制御可能にすることで、電子伝送効率を向上させることができる。
【００１４】
また、フォトダイオードのｎ型ドーピング領域がゲート形成前に形成されるので、後で発生することがあるゲート浸透に起因する寄生効果を心配せずに、高エネルギーでｎ型ドーピング領域を形成することができる。
【発明を実施するための最良の形態】
【００１５】
実施例によるイメージセンサ及びその製造方法を、添付された図面を参照して詳しく説明する。
【００１６】
図５は、実施例によるイメージセンサを図示した断面図である。
【００１７】
実施例によるイメージセンサは、半導体基板１０上に形成されたゲート６０と、前記ゲート６０下部に配置された第１ｐ型ドーピング領域５０及び第２ｐ型ドーピング領域１１０と、前記第１ｐ型ドーピング領域５０の一側に接するように前記半導体基板１０の浅い領域（shallow area）に形成された第３ｐ型ドーピング領域７０と、前記第３ｐ型ドーピング領域７０の一側に接するように前記半導体基板１０の浅い領域に形成された第４ｐ型ドーピング領域８０と、前記第１ｐ型ドーピング領域５０、第３ｐ型ドーピング領域７０及び第４ｐ型ドーピング領域８０下部に形成されるように前記半導体基板１０の深い領域に形成されたｎ型ドーピング領域４０と、前記第２ｐ型ドーピング領域１１０に接するように前記半導体基板１０の表面に形成されたフローティング拡散領域１００を含む。
【００１８】
前記半導体基板１０は、高濃度のｐ型基板（p++）であることがあり、前記半導体基板１０上には、エピタキシャル工程を実施して低濃度のｐ型エピ層（p-Epi）が配置されることができる。前記半導体基板１０には、アクティブ領域及びフィールド領域を分離する素子分離膜２０が配置される。
【００１９】
前記ｎ型ドーピング領域４０の両側には、第１ｐ型ウェル領域３１及び第２ｐ型ウェル領域３２が形成されて、前記ｎ型ドーピング領域４０を隔離させることができる。
【００２０】
また、前記ｎ型ドーピング領域４０の上部には、第１ないし第４ｐ型ドーピング領域５０、１１０、７０、８０が形成されて、前記半導体基板１０の表面から前記ｎ型ドーピング領域４０を隔離させることができる。
【００２１】
前記ゲート６０は、前記ｎ型ドーピング領域４０と前記第２ｐ型ウェル領域３２が接する領域上に形成されることができる。また、前記ゲート６０と前記ｎ型ドーピング領域４０の間には、第１ｐ型ドーピング領域５０が配置されて、前記ｎ型ドーピング領域４０と前記ゲート６０は隔離されることができる。よって、前記第１ｐ型ドーピング領域５０と第２ｐ型ウェル領域３２は隣接することができる。
【００２２】
このようにすることによって、前記ゲート６０下部の第２ｐ型ウェル領域３２が前記第２ｐ型ドーピング領域１１０として定義される。よって、前記第２ｐ型ドーピング領域１１０と第２ｐ型ウェル領域３２は、同一な不純物濃度で形成されることができる。
【００２３】
前記ゲート６０下部の第１ｐ型ドーピング領域５０及び第２ｐ型ドーピング領域１１０は、チャンネル領域であることがある。また、前記第１ｐ型ドーピング領域５０は、前記第２ｐ型ドーピング領域１１０より高い不純物濃度を持つことができる。また、前記第３ｐ型ドーピング領域７０は、前記第１ｐ型ドーピング領域５０より不純物濃度が高く形成される。また、前記第４ｐ型ドーピング領域８０は、前記第３ｐ型ドーピング領域７０より不純物濃度が高く形成される。すなわち、第２ｐ型ドーピング領域１１０、第１ｐ型ドーピング領域５０、第３ｐ型ドーピング領域７０及び第４ｐ型ドーピング領域８０に移るほどｐ型不純物の濃度が高く形成される。
【００２４】
このようにすることで、前記ｎ型ドーピング領域４０を含むフォトダイオード側のしきい値電圧が、前記フローティング拡散領域１００のしきい値電圧より高く形成されて、チャンネル領域を、電荷がフォトダイオードに逆流入されることを防止することができる。よって、イメージセンサのノイズ特性及び残像特性を改善して品質を向上させることができる。
【００２５】
また、前記ｎ型ドーピング領域４０と前記ゲート６０がオーバーラップされる領域が拡張されて、電子伝送効率を向上させることができる。
【００２６】
図１ないし図６を参照して、実施例のイメージセンサの製造方法を説明する。
【００２７】
図１を参照して、前記半導体基板１０にフォトダイオードのｎ型ドーピング領域４０及び第１ｐ型ドーピング領域５０が形成される。
【００２８】
前記半導体基板１０は、高濃度のｐ型基板（p++）であることがあり、前記半導体基板１０上には、エピタキシャル工程を実施して低濃度のｐ型エピ層（p-Epi）が形成されることができる。
【００２９】
前記半導体基板１０の一定領域に、アクティブ領域とフィールド領域を定義する複数の素子分離膜２０が形成される。前記素子分離膜２０はＳＴＩ工程によって形成されることができる。
【００３０】
前記半導体基板１０には、ｎ型ドーピング領域４０を隔離させるために、第１ｐ型ウェル領域３１及び第２ｐ型ウェル領域３２が形成される。前記第１ｐ型ウェル領域３１は、前記ｎ型ドーピング領域４０と前記素子分離膜２０が離隔されるように、前記素子分離膜２０をくるんだ形態で形成されることができる。前記第２ｐ型ウェル領域３２は、前記第１ｐ型ウェル領域３１と離隔されて形成されることができる。前記第１ｐ型ウェル領域３１と第２ｐ型ウェル領域３２によって、フォトダイオードのｎ型ドーピング領域４０が定義されることができる。前記第１及び第２ｐ型ウェル領域３１、３２は、低濃度のｐ型不純物（p0）で形成されることができる。
【００３１】
前記半導体基板１０上に、フォトダイオードのｎ型ドーピング領域を定義する第１フォトレジストパターン２１０が形成される。前記第１フォトレジストパターン２１０は、前記第１ｐ型ウェル領域３１及び第２ｐ型ウェル領域３２の間の半導体基板１０の表面を露出させることができる。
【００３２】
そして、前記第１フォトレジストパターン２１０をイオン注入マスクとして、ｎ型不純物をイオン注入する。例えば、前記ｎ型ドーピング領域４０は、リンイオンを５０keV〜３００keVのエネルギーでイオン注入して形成することができる。または、前記ｎ型ドーピング領域４０は、砒素（As）イオンを８０keV〜３６０keVのエネルギーでイオン注入して形成することができる。
【００３３】
よって、前記ｎ型ドーピング領域４０は、前記第１ｐ型ウェル領域３１と第２ｐ型ウェル領域３２の間に形成されることができる。また、前記ｎ型ドーピング領域４０を形成するｎ型不純物は、高エネルギーでよってイオン注入されるので、前記半導体基板１０の深い領域まで形成されることができる。
【００３４】
以後、追加的にアニーリング工程を行って、前記ｎ型ドーピング領域４０に形成された不純物を拡散させることができる。このようなアニーリング工程は、不純物注入の後に行われるものなので、以下の説明では省略することにする。
【００３５】
前記半導体基板１０表面にしきい値電圧を調節して電荷を移動させるために、p０イオンを注入して第１ｐ型ドーピング領域５０が形成される。前記第１ｐ型ドーピング領域５０は、前記第１フォトレジストパターン２１０をイオン注入マスクとして使い、低濃度のｐ型不純物p０をイオン注入して形成することができる。前記第１ｐ型ドーピング領域５０は、前記ｎ型ドーピング領域４０のイオン注入エネルギーより小さなエネルギーでイオン注入されるので、前記第１ｐ型ドーピング領域５０は、前記半導体基板１０の浅い領域に形成されることができる。すなわち、前記第１ｐ型ドーピング領域５０は、前記ｎ型ドーピング領域４０に対応する前記半導体基板１０の表面に形成されることができる。例えば、前記第１ｐ型ドーピング領域５０は、ＢＦ２イオンを５keV〜８０keVのエネルギーでイオン注入して形成することができる。または、前記第１ｐ型ドーピング領域５０は、ボロンイオンを１.５keV〜３０keVのエネルギーでイオン注入して形成することができる。
【００３６】
よって、図１に図示されているように、前記素子分離膜２０によってアクティブ領域に定義された前記半導体基板１０の表面には、第１ｐ型ウェル領域３１、第１ｐ型ドーピング領域５０及び第２ｐ型ウェル領域３２が順番に位置付けられる。すなわち、前記半導体基板１０の表面領域には、前記第１ｐ型ドーピング領域５０と前記第２ｐ型ウェル領域３２は、隣接するように形成されることができる。また、前記第１ｐ型ドーピング領域５０下部のｎ型ドーピング領域４０は、前記第２ｐ型ウェル領域３２と隣接するように形成されることができる。
【００３７】
前記第１ｐ型ドーピング領域５０は、前記第２ｐ型ウェル領域３２の不純物より高い不純物濃度を持つことができる。これは、前記第１ｐ型ドーピング領域５０の形成の時、ドーパントを調節することもできるからである。または、前記第１ｐ型ドーピング領域５０は、前記ｎ型ドーピング領域４０上にイオン注入されるものなので、前記第２ｐ型ウェル領域３２より高い不純物濃度を持つことができる。
【００３８】
実施例では、前記第１ｐ型ウェル領域３１及び第２ｐ型ウェル領域３２を形成した後、前記ｎ型ドーピング領域４０及び第１ｐ型ドーピング領域５０を形成したが、前記ｎ型ドーピング領域４０及び第１ｐ型ドーピング領域５０を先に形成した後、第１及び第２ｐ型ウェル領域３１、３２を形成することもできる。
【００３９】
図２を参照して、前記半導体基板１０上にトランスファトランジスタのゲート６０が形成される。前記ゲート６０は、ゲート絶縁膜とゲート伝導膜を蒸着した後、パターニングして形成されることができる。例えば、前記ゲートの伝導膜は、ポリシリコン、タングステンのような金属、金属シリサイドが単層または、複層で形成されることができる。
【００４０】
前記ゲート６０は、前記第１ｐ型ドーピング領域５０と第２ｐ型ウェル領域３２が隣接する領域上に形成されることができる。すなわち、前記ゲート６０の下部には、前記第１ｐ型ドーピング領域５０の一部と前記第２ｐ型ウェル領域３２の一部が位置付けられることができる。
【００４１】
よって、前記ゲート６０下部の第１ｐ型ドーピング領域５０と前記第２ｐ型ウェル領域３２によって、チャンネル領域が形成されることができる。ここで、前記チャンネル領域の第２ｐ型ウェル領域３２を第２ｐ型ドーピング領域１１０と称する。例えば、前記ゲート６０下部の第１ｐ型ドーピング領域５０は、０．００５×１０２μｍの幅を持つことができる。また、前記チャンネル領域の第１ｐ型ドーピング領域５０は、前記第２ｐ型ドーピング領域１１０より高い濃度の不純物を持つことができる。
【００４２】
前記のように、ゲート６０は、前記ｎ型ドーピング領域４０を形成した後、前記半導体基板１０上に形成されるので、前記ゲート６０とｎ型ドーピング領域４０がオーバーラップされる面積の制御が可能である。これによって、前記ゲート６０下の基板表面より深さ方向へのチャンネルインバージョン領域の拡散を、ゲート電圧によって制御することで、前記チャンネル領域とフォトダイオードの間の伝送特性を、ゲート電圧で制御することができるようにする。また、前記ゲート６０とｎ型ドーピング領域のオーバーラップ面積が広くなるので、前記チャンネル領域のゲートチャンネルインバージョンフィールドによって制御されることで電荷伝送効率が向上することができる。
【００４３】
図３を参照して、前記ゲート６０一側のｎ型ドーピング領域４０上部に第３ｐ型ドーピング領域７０が形成される。前記第３ｐ型ドーピング領域７０は、中濃度のｐ型ドーパントp+をイオン注入して形成されることができる。例えば、前記第３ｐ型ドーピング領域７０は、ＢＦ２または、ボロンイオンで形成されることができる。前記第３ｐ型ドーピング領域７０は、前記半導体基板１０上にｎ型ドーピング領域４０を露出させる第２フォトレジストパターン２２０を形成した後、前記第２フォトレジストパターン２２０及びゲート６０をイオン注入マスクとしたイオン注入工程によって形成されることができる。前記第３ｐ型ドーピング領域７０のイオン注入工程は、約０〜１０゜のチルト角度でイオン注入されることができる。よって、前記第３ｐ型ドーピング領域７０は、前記ゲート６０の一側に並べられるように形成されることができる。
【００４４】
また、前記第３ｐ型ドーピング領域７０は、前記第１ｐ型ドーピング領域５０と等しいイオン注入エネルギーによってイオン注入されて、前記半導体基板１０の表面領域に形成されることができる。前記第３ｐ型ドーピング領域７０は、前記第１ｐ型ドーピング領域５０上にイオン注入されるので、前記第１ｐ型ドーピング領域５０より高い不純物濃度を持つことができるようになる。
【００４５】
よって、前記半導体基板１０の表面に形成されたｐ型ドーピング領域は、第２ｐ型ドーピング領域１１０、第１ｐ型ドーピング領域５０、第３ｐ型ドーピング領域７０の順に不純物濃度が高くなることができる。
【００４６】
図４を参照して、前記ゲート６０一側の前記ｎ型ドーピング領域４０上部に、第４ｐ型ドーピング領域８０が形成される。前記第４ｐ型ドーピング領域８０は、高濃度のｐ型ドーパントp++をイオン注入して形成されることができる。例えば、前記第４ｐ型ドーピング領域８０は、ＢＦ２または、ボロンイオンで形成されることができる。
【００４７】
前記第４ｐ型ドーピング領域８０は、前記第２フォトレジストパターン２２０をイオン注入マスクとしたイオン注入工程によって形成されることができる。前記第４ｐ型ドーピング領域８０のイオン注入工程は、約１５〜４５°のチルト角度でイオン注入されることができる。よって、前記第４ｐ型ドーピング領域８０は、前記ゲート６０と離隔されるように形成されることができる。
【００４８】
また、前記第４ｐ型ドーピング領域８０は、前記第１ｐ型ドーピング領域５０と等しいイオン注入エネルギーによってイオン注入されるので、前記半導体基板１０の表面領域に形成されることができる。前記第４ｐ型ドーピング領域８０は、前記第１ｐ型ドーピング領域５０及び第３ｐ型ドーピング領域７０が形成された半導体基板１０の表面領域に形成されるので、前記第１及び第３ｐ型ドーピング領域５０、７０よりもっと高い不純物濃度を持つことができる。
【００４９】
よって、前記半導体基板１０の表面に形成されたｐ型ドーピング領域は、第２ｐ型ドーピング領域１１０、第１ｐ型ドーピング領域５０、第３ｐ型ドーピング領域７０及び第４ｐ型ドーピング領域８０の順に不純物の濃度が高くなることができる。
【００５０】
前記のように、ｎ型ドーピング領域４０上に第１、第３及び第４ｐ型ドーピング領域５０、７０、８０が形成されて、半導体基板１０にはＰＮＰ構造のフォトダイオードが形成される。
【００５１】
図５を参照して、前記ゲート６０の側壁にスペーサー９０を形成した後、前記ゲート６０の他側にフォトダイオードで生成された光電子を受け取るフローティング拡散領域１００が形成される。
【００５２】
前記フローティング拡散領域１００は、前記ゲート６０の他側を露出させるフォトレジストパターン（図示していない）を形成した後、前記フォトレジストパターンをイオン注入マスクとしてＬＤＤ領域を形成する。前記フォトレジストパターンを取り除いた後、前記ゲート６０の側壁にスペーサー９０を形成する。前記ゲート６０の他側に高濃度のｎ型不純物をイオン注入して、フローティング拡散領域１００を形成する。
【００５３】
前記のように、ｎ型ドーピング領域４０上に形成されるｐ型ドーピング領域のプロファイルは、フォトダイオードの方に移るほど不純物の濃度が高く形成される。よってｐ型ドーピング領域の不純物の濃度が高い領域のしきい値電圧が高くなるので、電荷伝送時にフォトダイオードの方へ逆流入されることを防止することができる。
【００５４】
図６は、ｐ型ドーピング領域のプロファイルによる電位分布を表す図面である。
【００５５】
図６（ａ）で、ｘ軸は、半導体基板に形成された不純物領域の位置を表すものであり、ｙ軸は、ドーピング濃度を表すものである。図６（ｂ）で、ｘ１軸は、半導体基板に形成された不純物領域の位置を表し、ｙ１軸は、電位分布を表すものである。
【００５６】
図６（ａ）に図示されているように、ｐ型ドーピング領域のプロファイルを見れば、第４ｐ型ドーピング領域８０は高濃度p++で、第３ｐ型ドーピング領域７０は中濃度p+で、第１ｐ型ドーピング領域５０は低濃度p０で、第２ｐ型ドーピング領域１１０は第１ｐ型ドーピング領域５０よりもっと低い濃度p０を持つことが分かる。
【００５７】
よって、チャンネル領域を構成する第１ｐ型ドーピング領域５０が、前記第２ｐ型ドーピング領域１１０より高い不純物濃度を持つので、前記第１ｐ型ドーピング領域５０のしきい値電圧が高くなることができる。
【００５８】
また、図６（ａ）に対する電位分布を見れば、前記第４ｐ型ドーピング領域８０より第２ｐ型ドーピング領域１１０に移るほど電位が高くなることを分かる。特に、前記第１ｐ型ドーピング領域５０が前記第２ｐ型ドーピング領域１１０より高いｐ型不純物を持つためしきい値電圧が高いので、低い電界レベルを持つことができる。よってフォトダイオードのｎ型ドーピング領域４０で生成された電子が、フローティング拡散領域１００に伝送される時、前記第２ｐ型ドーピング領域１１０は、ポテンシャルバリアーの役割をしなくなる。
【００５９】
すなわち、第１ｐ型ドーピング領域５０が前記第２ｐ型ドーピング領域１１０より高いｐ型不純物濃度を持つためしきい値電圧が高いので、前記第２ｐ型ドーピング領域１１０より低い電界レベルを持つようになる。
【００６０】
よって、前記トランスファトランジスタがオフになる時、チャンネル領域の電子が前記フォトダイオードへと逆流入することを防止することで、ノイズ特性及び残像特性を改善することができる。
【００６１】
また、前記フォトダイオードのｎ型ドーピング領域４０と前記ゲート６０のオーバーラップ面積が拡張されているので、前記チャンネル領域のしきい値電圧を高めても電荷伝送特性を高めることができる。
【図面の簡単な説明】
【００６２】
【図１】実施例によるイメージセンサの製造工程を表す断面図である。
【図２】実施例によるイメージセンサの製造工程を表す断面図である。
【図３】実施例によるイメージセンサの製造工程を表す断面図である。
【図４】実施例によるイメージセンサの製造工程を表す断面図である。
【図５】実施例によるイメージセンサの製造工程を表す断面図である。
【図６】半導体基板に形成された不純物のドーピング濃度による電位分布を表すグラフである。
【符号の説明】
【００６３】
１０  半導体基板、  ２０  素子分離膜、  ３１  第１ｐ型ウェル領域、  ３２  第２ｐ型ウェル領域、  ４０  ｎ型ドーピング領域、  ５０  第１ｐ型ドーピング領域、  ６０  ゲート、  ７０  第３ｐ型ドーピング領域、  ８０  第４ｐ型ドーピング領域、  ９０  スペーサー、  １００  フローティング拡散領域、  １１０  第２ｐ型ドーピング領域、  ２１０  第１フォトレジストパターン、  ２２０  第２フォトレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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