(57)【要約】【課題】表示系アクセスからＣＰＵ系アクセスに移行する場合に、ＣＰＵ系アクセスのデータ読出しの誤動作を防止し、データ書込み時の速度を上げてサイクルタイムの短縮。【解決手段】ＣＰＵ系制御回路２４Ａは、ＬＣＤパネル３０に対する読出し要求に基づくデータの読み出しが行われていない場合であって、ＣＰＵ１０からの書込み要求又は読出し要求に基づくデータの書込み又は読出しを行う場合に、データの書込みの開始タイミングとデータの読出しの開始タイミングとが別個になるように書込み／読出し回路を制御する。表示系制御回路２６は、ＣＰＵ１１からの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合であって、ＬＣＤパネル３０に対する読出し要求がある場合に、ＬＣＤパネル３０に対してデータの読出しが行われるように読出し回路を制御する。【選択図】図１
2009128816.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対するデータの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、
前記書込み／読出し回路は、データの書込みの開始タイミングとデータの読出しの開始タイミングとが別個に制御されることを特徴とする半導体集積回路。
【請求項２】
前記書込み／読出し回路は、前記読出し回路のデータの読出しに係る所定動作の直後には、データの書込みの開始タイミングが、データの読出しの開始タイミングに対して相対的に早くなるように制御されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＣＰＵ系制御回路は、
前記表示系制御回路から出力される表示データ読み出し制御信号を所定時間だけ遅延させる遅延回路と、
前記表示データ読出し制御信号を前記ＣＰＵからの書込みモード信号で選択し、前記遅延回路で遅延させた前記表示データ読み出し制御信号を前記ＣＰＵからの読出しモード信号で選択し、この選択された信号を前記ＣＰＵの動作停止信号として出力する選択回路と、
前記選択回路から出力される動作停止信号と前記ＣＰＵからの書込み／読出し要求信号とに基づき、前記ＣＰＵの動作開示タイミングを示す信号を出力するＣＰＵ動作開始タイミング制御回路と、
前記ＣＰＵ動作開始タイミング制御回路からの出力信号と前記ＣＰＵからの書込みモード信号とに基づき、前記メモリセルにデータを書き込む制御信号を生成する書き込み期間生成回路と、
前記ＣＰＵ動作開始タイミング制御回路からの出力信号と前記ＣＰＵからの読出しモード信号とに基づき、前記メモリセルからのデータを読み出す制御信号を生成する読み出し期間生成回路と、
を備えることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記書き込み期間生成回路は、第１遅延回路を含み、
前記読み出し期間生成回路は、前記第１遅延回路と第２遅延回路とを含み、
前記第１遅延回路は、前記書き込み期間生成回路と前記読み出し期間生成回路とに共通化されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する読出し要求に基づくデータの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、
前記ＣＰＵ系制御回路は、
前記ＣＰＵからの書込み要求に基づいて所定の第１期間からなるデータ書込み制御信号を生成するデータ書込み期間生成回路と、
前記ＣＰＵからの読出し要求に基づいて所定の第２期間からなるデータ読出し制御信号を生成するデータ読出し期間生成回路とを含み、
前記データ書込み期間生成回路は、前記所定の第１期間の決定に用いる第１遅延回路を含み、
前記データ読出し期間生成回路は、前記所定の第２期間を決定に前記第１遅延回路および第２遅延回路を含み、
かつ、前記第１遅延回路は、前記データ書込み期間生成回路と前記データ読出し期間生成回路に共通化されていることを特徴とする半導体集積回路。
【請求項６】
前記第１遅延回路および前記第２遅延回路は、キャパシタを含む回路、キャパシタと抵抗を含む回路、およびバッファを含む回路のうちの何れか１つであることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関する。
【背景技術】
【０００２】
従来、この種の半導体集積回路の一例として、図１３に示すものが知られている（特許文献１参照）。
この半導体集積回路は、ＬＣＤドライバＩＣに適用したものであり、図１３に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
【０００３】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６と、を備えている。
【０００４】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。
ＣＰＵ系制御回路２４は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【０００５】
メモリセルアレイ２２においては、それらの制御信号ＷＥ、ＲＥに基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
なお、以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。
【０００６】
表示系制御回路２６には、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。
【０００７】
メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
なお、以下において、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを表示系アクセスと呼ぶ。
【０００８】
図１４は、図１３に示すメモリセルアレイの構成を示す図である。
図１４に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【０００９】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００１０】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
説明を簡単にするために、図１４においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。
【００１１】
書込み／読出し回路４２は、書込み制御信号ＷＥがハイレベル（以下、Ｈレベル）になると、データの書込みを行う。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にＨレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベル（以下、Ｌレベル）の信号が供給され、ビットラインＢＬｂ上にＨレベルの信号が供給される。ワードラインＷＬ上にＨレベルの信号が供給されることにより、トランジスタＱＮ１及びＱＮ２がオン状態となる。
【００１２】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のＬレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のＨレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
書込み／読出し回路４２は、読出し制御信号ＲＥがＨレベルになると、データの読出しを行う。また、読出し回路４３は、表示データ読出し制御信号ＬＲＥがＨレベルになると、データの読出しを行う。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージまたはプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにＨレベルの信号が供給され、トランジスタＱＮ１およびＱＮ２がオン状態となる。
【００１３】
これにより、ビットラインＢＬａがストアノードＮ１と同一のＬレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のＨレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａ及びＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００１４】
図１５は、図１３に示すＣＰＵ系制御回路の構成を示す図である。
ＣＰＵ系制御回路２４は、ソース〜ドレイン経路が高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とを含んでいる。トランジスタＱＰ１及びＱＮ３のゲートには、書込み／読出し要求信号ＣＰＵＡが入力される。また、トランジスタＱＮ４のゲートには、表示データ読出し制御信号ＬＲＥを反転した信号が反転回路ＩＮＶ３から入力される。そして、トランジスタＱＰ１のドレインとトランジスタＱＮ３のドレインとの接続点の電位である信号ＺＣＡが反転信号ＩＮＶ４に入力される。
【００１５】
図１６は、表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
図１６によれば、例えば、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＬレベルの場合、トランジスタＱＮ４及びＱＰ１がオン状態となり、トランジスタＱＮ３がオフ状態となるため、信号ＺＣＡはＨレベルとなる。
【００１６】
再び図１５を参照すると、信号ＺＣＡは反転回路ＩＮＶ４によって反転され、２入力のＡＮＤ回路５１及び５４の一方の入力端子に入力される。ＡＮＤ回路５１の他方の入力端子には書込みモード信号ＷＭが入力され、ＡＮＤ回路５１の出力信号は、遅延回路５２によって所定の遅延時間Ｔ１１だけ遅延される。ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号は、片側反転入力のＡＮＤ回路５３に入力され、ＡＮＤ回路５３は書込み制御信号ＷＥを出力する。
【００１７】
このように構成された結果、書込み制御信号ＷＥは、書込みモード信号ＷＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図１６参照）。すなわち、書込み制御信号ＷＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、書込みモード信号ＷＭがＨレベルの場合に、Ｈレベルとなる。
【００１８】
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ書込みモード信号ＷＭがＨレベルとなっても、書込み制御信号ＷＥはＨレベルにはならないこととなる。
また、ＡＮＤ回路５４の他方の入力端子には読出しモード信号ＲＭが入力され、ＡＮＤ回路５４の出力信号は、遅延回路５５によって所定の遅延時間Ｔ１２だけ遅延される。ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号は、片側反転入力のＡＮＤ回路５６に入力され、ＡＮＤ回路５６は、読出し制御信号ＲＥを出力する。
【００１９】
このように構成された結果、読出し制御信号ＲＥは、読出しモード信号ＲＭがＨレベル且つ信号ＺＣＡがＬレベルの場合に、Ｈレベルとなる。ここで、信号ＺＣＡがＬレベルとなるのは、表示データ読出し制御信号ＬＲＥがＬレベル且つ書込み／読出し要求信号ＣＰＵＡがＨレベルの場合である（図１６参照）。すなわち、読出し制御信号ＲＥは、表示データ読出し制御信号ＬＲＥがＬレベル、書込み／読出し要求信号ＣＰＵＡがＨレベル、且つ、読出しモード信号ＲＭがＨレベルの場合に、Ｈレベルとなる。
従って、表示データ読出し制御信号ＬＲＥがＨレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがＨレベル且つ読出しモード信号ＲＭがＨレベルとなっても、読出し制御信号ＲＥはＨレベルにはならないこととなる。
【００２０】
図１７は、図１３に示す表示系制御回路の構成を示す図である。
表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｔ１３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路６４と、を含んでいる。
【００２１】
フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがＬレベルになるとリセットが解除されてセットされ、その出力信号ＱをＨレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期してクリアされ、Ｌレベルに戻る。ＡＮＤ回路６４の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路６４の３つの反転入力端子には、書込み／読出し要求信号ＣＰＵＡと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。
さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｔ１４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。
【００２２】
このように構成された結果、表示データ読出し制御信号ＬＲＥは、フリップフロップ６３の出力信号ＱがＨレベル、書込み／読出し要求信号ＣＰＵＡがＬレベル、書込み制御信号ＷＥがＬレベル、且つ、読出し制御信号ＲＥがＬレベルの場合に、Ｈレベルとなる。
従って、書込み／読出し要求信号ＣＰＵＡがＨレベル並びに書込み制御信号ＷＥ若しくは読出し制御信号ＲＥがＨレベル、すなわち、書込み／読出し回路４２によってＣＰＵ系アクセスが行われている場合には、フリップフロップ６３の出力信号ＱがＨレベルとなっても、表示データ読出し制御信号ＬＲＥはＨレベルにはならないこととなる。
【００２３】
次に、このような構成の従来の半導体集積回路の動作について、図１８を参照して説明する。
なお、この例では、ＣＰＵ系アクセスが書込みアクセスであるものとして説明するが、ＣＰＵ系アクセスが読出しアクセスの場合も同様である。
図１８に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１７に示すフリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号がＨレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ１４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００２４】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ１４の経過後である時刻ｔ３までの間、Ｈレベルとなる。この時刻ｔ１〜時刻ｔ３の期間において、表示系アクセスが行われる。
ところで、図１８に示すように、時刻ｔ１〜時刻ｔ３の間である時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭがＨレベルになることが起こり得る。しかしながら、時刻ｔ２において、表示データ読出し制御信号ＬＲＥがＨレベルであるため、信号ＺＣＡは、時刻ｔ２の直前の状態、すなわちＨレベルのまま保持される（図１６参照）。このように信号ＺＣＡがＨレベルのまま保持されるため、書込み制御信号ＷＥは、Ｌレベルのまま保持される。
【００２５】
その後、時刻ｔ３において、表示データ読出し制御信号ＬＲＥがＬレベルになると、信号ＺＣＡがＬレベルになる（図１６参照）。信号ＺＣＡがＬレベルになると、ＡＮＤ回路５１の出力信号はＨレベルとなり、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ３から遅延回路５２の遅延時間Ｔ１１の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスが行われる。
【００２６】
以上の説明からわかるように、表示系アクセスの期間（時刻ｔ１〜ｔ３の期間）は、図１８に示すように、表示データ読出し制御信号ＬＲＥによってのみ決まる。また、表示データ読出し制御信号ＬＲＥは、次のＣＰＵ系アクセスの動作（時刻ｔ３〜ｔ４の期間の動作）がデータの読出しあるいは書込みのいずれであっても、同じタイミング（時刻ｔ３）でアクティブとなる。
【００２７】
言い換えると、次のＣＰＵ系アクセスの動作がデータの読出しあるいは書込みのいずれであっても、表示系アクセスの期間（時刻ｔ１〜ｔ３の期間）は同じになる。表示系アクセスの期間は、図１８に示すように、メモリセルアレイ２２から表示データが読み出されるデータ読み出し期間と、この読み出し期間の終了後にビットラインＢＬａ、ＢＬｂのプリチャージを行うプリチャージ期間とからなる。このため、プリチャージ期間は、次のＣＰＵ系アクセスの動作がデータの読出しあるいは書込みのいずれであっても同一期間となる。
【００２８】
しかし、表示系アクセス時におけるプリチャージ期間は、次のＣＰＵ系アクセスの動作がデータの読出しと書込みとでは異ならせることができる。
すなわち、表示系アクセス後の次のＣＰＵ系アクセスの動作がデータの書込みの場合には、ビットラインＢＬａ、ＢＬｂの電位は図１９（Ａ）に示すように変化し、ビットラインＢＬｂのプリチャージが完了する以前であっても、表示系アクセスからＣＰＵ系アクセスに移行できる。これは、ビットラインに接続される書き込みバッファがメモリセルに比べて十分な能力があるので、ビットラインＢＬｂのプリチャージが完了以前であっても、書き込みできるからである。このため、次のＣＰＵ系アクセスの動作がデータの書込みの場合には、表示系アクセスにおけるプリチャージ期間Ｔ２０は図１９（Ａ）に示すようになる。
【００２９】
一方、表示系アクセス後の次のＣＰＵ系アクセスの動作がデータの読み出しの場合には、ビットラインＢＬａ、ＢＬｂの電位は図１９（Ｂ）に示すように変化し、ビットラインＢＬｂのプリチャージの完了後に、表示系アクセスからＣＰＵ系アクセスに移行しなければならない。これは、ビットラインＢＬｂのプリチャージの完了後でないと、センスアンプが誤動作するおそれがあるからである。このため、次のＣＰＵ系アクセスの動作がデータの読み出しの場合には、表示系アクセスにおけるプリチャージ期間Ｔ３０は図１９（Ｂ）に示すようになる。
【００３０】
図１９（Ａ）（Ｂ）によれば、プリチャージ期間Ｔ２０とＴ３０は、Ｔ２０＜Ｔ３０の関係にある。すなわち、次のＣＰＵ系アクセスの動作がデータの書き込みの場合には（図１９（Ａ）の場合）、データの読み出しの場合に比べて表示アクセスにおけるプリチャージ期間を相対的に短くできる。逆に、次のＣＰＵ系アクセスの動作がデータの読み出しの場合には（図１９（Ｂ）の場合）、データの書き込みの場合に比べて表示アクセスにおけるプリチャージ期間を相対的に長くする必要がある。
【００３１】
ところが、従来の半導体集積回路は、上記のように、プリチャージ期間を、次のＣＰＵ系アクセスの動作がデータの読出しあるいは書込みのいずれであっても同一期間としている。
従って、ＣＰＵ系アクセスのデータ書込みに先立って行われるプリチャージ期間を長く設定すると、表示アクセス期間（プリチャージ時間）が長くなり、ＣＰＵ系アクセス時のデータ書込みの開示タイミングが遅くなってしまう。逆に、プリチャージ期間を短く設定すると、表示アクセス期間（プリチャージ時間）が短くなり、ＣＰＵ系アクセス時のデータ読出しの開示タイミングが早まって、誤動作するおそれがある。
【００３２】
その一方、従来の半導体集積回路では、図１５に示すように、ＣＰＵ系制御回路２４は２つの遅延回路５２、５５を別個に備えている。このように、遅延回路５２、５５を別個に備えているため、回路規模が大きく、それらが占有する面積が大きくなるという不具合があり、その解決が望まれていた。
【特許文献１】特開２００６−１６３１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
そこで、本発明の目的は、上記の点に鑑み、表示系アクセスからＣＰＵ系アクセスに移行する場合に、ＣＰＵ系アクセスのデータ読出しの誤動作を防止し、かつ、ＣＰＵ系アクセスのデータ書込み時の速度を上げてサイクルタイムを短くするようにした半導体集積回路を提供することにある。
また、本発明の他の目的は、ＣＰＵ系制御回路の回路規模を小さくできるようにした半導体集積回路を提供することにある。
【課題を解決するための手段】
【００３４】
上記の課題を解決し本発明のいくつかの態様の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対するデータの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、前記書込み／読出し回路は、データの書込みの開始タイミングとデータの読出しの開始タイミングとが別個に制御される。
第２の発明は、第１の発明において、前記書込み／読出し回路は、前記読出し回路のデータの読出しに係る所定動作の直後には、データの書込みの開始タイミングが、データの読出しの開始タイミングに対して相対的に早くなるように制御される。
【００３５】
第３の発明は、第１または第２の発明において、前記ＣＰＵ系制御回路は、前記表示系制御回路から出力される表示データ読み出し制御信号を所定時間だけ遅延させる遅延回路と、前記表示データ読出し制御信号を前記ＣＰＵからの書込みモード信号で選択し、前記遅延回路で遅延させた前記表示データ読み出し制御信号を前記ＣＰＵからの読出しモード信号で選択し、この選択された信号を前記ＣＰＵの動作停止信号として出力する選択回路と、前記選択回路から出力される動作停止信号と前記ＣＰＵからの書込み／読出し要求信号とに基づき、前記ＣＰＵの動作開示タイミングを示す信号を出力するＣＰＵ動作開始タイミング制御回路と、前記ＣＰＵ動作開始タイミング制御回路からの出力信号と前記ＣＰＵからの書込みモード信号とに基づき、前記メモリセルにデータを書き込む制御信号を生成する書き込み期間生成回路と、前記ＣＰＵ動作開始タイミング制御回路からの出力信号と前記ＣＰＵからの読出しモード信号とに基づき、前記メモリセルからのデータを読み出す制御信号を生成する読み出し期間生成回路と、を備える。
第４の発明は、第３の発明において、前記書き込み期間生成回路は、第１遅延回路を含み、前記読み出し期間生成回路は、前記第１遅延回路と第２遅延回路とを含み、前記第１遅延回路は、前記書き込み期間生成回路と前記読み出し期間生成回路とに共通化されている。
【００３６】
第５の発明は、ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、表示装置に対する読出し要求に基づくデータの読み出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に対する読出し要求に基づくデータの読出しが行われるように前記読出し回路を制御する表示系制御回路と、を備え、前記ＣＰＵ系制御回路は、前記ＣＰＵからの書込み要求に基づいて所定の第１期間からなるデータ書込み制御信号を生成するデータ書込み期間生成回路と、前記ＣＰＵからの読出し要求に基づいて所定の第２期間からなるデータ読出し制御信号を生成するデータ読出し期間生成回路とを含み、前記データ書込み期間生成回路は、前記所定の第１期間の決定に用いる第１遅延回路を含み、前記データ読出し期間生成回路は、前記所定の第２期間を決定に前記第１遅延回路および第２遅延回路を含み、かつ、前記第１遅延回路は、前記データ書込み期間生成回路と前記データ読出し期間生成回路に共通化されている。
【００３７】
第６の発明は、第５の発明において、前記第１遅延回路および前記第２遅延回路は、キャパシタを含む回路、キャパシタと抵抗を含む回路、およびバッファを含む回路のうちの何れか１つである。
このような構成の本発明によれば、例えば、表示系アクセスからＣＰＵ系アクセスに移行する場合に、ＣＰＵ系アクセスのデータ読出しの誤動作を防止でき、かつ、ＣＰＵ系アクセスのデータ書込み時の速度を上げてサイクルタイムを短くすることができる。
また、本発明によれば、例えば、ＣＰＵ系制御回路の回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の半導体集積回路に係る第１実施形態は、ＬＣＤドライバＩＣに適用したものであり、図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
【００３９】
ＬＣＤドライバＩＣ２０は、図１に示すように、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号などに基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４Ａと、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６と、を備えている。
【００４０】
この第１実施形態は、図１３に示す従来回路の構成を基本とし、図１３のＣＰＵ系制御回路２４を図１のＣＰＵ系制御回路２４Ａに置き換えたものである。
なお、第１実施形態は、図１３の従来回路の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
ＣＰＵ系制御回路２４Ａには、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６から表示データ読出し制御信号ＬＲＥが入力される。
【００４１】
ＣＰＵ系制御回路２４Ａは、表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、および書込みモード信号ＷＭに基づいて書込み制御信号ＷＥを生成すると共に、表示データ読出し制御信号ＬＲＥを遅延させた信号、書込み／読出し要求信号ＣＰＵＡ、および読出しモード信号ＲＭに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００４２】
メモリセルアレイ２２は、それらの制御信号ＷＥ、ＲＥに基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。
メモリセルアレイ２２および表示系制御回路２６の具体的は構成は、図１３の従来回路の構成と同じであるので、その説明は省略する。すなわち、メモリセルアレイ２２は図１４のように構成され、表示系制御回路２６は図１７のように構成される。
【００４３】
図２は、図１に示すＣＰＵ系制御回路２４Ａの構成を示すブロック図である。
ＣＰＵ系制御回路２４Ａは、図２に示すように、遅延回路７１と、選択回路７２と、ＣＰＵ動作開始タイミング制御回路７３と、書き込み期間生成回路７４と、読み出し期間生成回路７５と、を備えている。
遅延回路７１は、表示系制御回路２６からの表示データ読出し制御信号ＬＲＥを所定の遅延時間Ｔ１だけ遅延させる。選択回路７２は、読出しモード信号ＲＭによって表示データ読出し制御信号ＬＲＥを遅延回路７１で遅延させた遅延信号を選択し、書込みモード信号ＷＭによって表示データ読出し制御信号ＬＲＥを選択し、この選択した信号をＣＰＵ動作禁止信号ＣＰとして出力する。
【００４４】
ここで、ＣＰＵ動作禁止信号ＣＰは、後述のように、表示系制御回路２６が出力する表示データ読出し制御信号ＬＲＥの一部として使用される。
ＣＰＵ動作開始タイミング制御回路７３は、ＣＰＵ１０からの書込み／読出し要求信号ＣＰＵＡと選択回路７２からのＣＰＵ駆動禁止信号ＣＰとに基づき、ＣＰＵ動作開始信号ＺＣＡを生成して出力する。このように動作する、ＣＰＵ動作開始タイミング制御回路７３の入力と出力の関係を示す真理値表は、図４に示す通りである。
書き込み期間生成回路７４は、ＣＰＵ動作開始信号ＺＣＡと書込みモード信号ＷＭとに基づき、書込み制御信号ＷＥを生成して出力する。読み出し期間生成回路７５は、ＣＰＵ動作開始信号ＺＣＡと読出しモード信号ＲＭとに基づき、読出し制御信号ＲＥを生成して出力する。
【００４５】
図３は、図２に示すＣＰＵ系制御回路２４Ａの具体的な構成を示す回路図である。
選択回路７２は、図３に示すように、２入力の３つのＮＡＮＤ回路７２２、７２４、７２６から構成される。
ＮＡＮＤ回路７２２は、一方の入力端子に遅延回路７１からの遅延信号が入力され、その他方の入力端子に読出しモード信号ＲＭが入力される。ＮＡＮＤ回路７２４は、一方の入力端子に表示データ読出し制御信号ＬＲＥが入力され、その他方の入力端子に書込みモード信号ＷＭが入力される。ＮＡＮＤ７２６は、一方の入力端子にＮＡＮＤ７２２の出力信号が入力され、他方の入力端子にはＮＡＮＤ７２４の出力信号が入力され、出力端子からはＣＰＵ駆動禁止信号ＣＰが出力される。
【００４６】
ＣＰＵ動作開始タイミング制御回路７３は、図３に示すように、インバータ７３２と、Ｐ型のＭＯＳトランジスタＱＰ１１と、Ｎ型のＭＯＳトランジスタＱＮ１３、ＱＮ１４と、インバータ７３４およびインバータ７３６からなるラッチ回路７３８とからなる。
ＭＯＳトランジスタＱＰ１１、ＭＯＳトランジスタＱＮ１３、およびＭＯＳトランジスタＱＮ１４は直列に接続され、その直列回路の一端側に電源電圧ＶＤＤが印加され、その他端側に電源電圧ＶＳＳが印加されている。ＭＯＳトランジスタＱＰ１１のゲートとＭＯＳトランジスタＱＮ１３のゲートとは共通接続され、その共通接続部に書込み／読出し要求信号ＣＰＵＡが供給される。
【００４７】
ＭＯＳトランジスタＱＮ１４のゲートには、ＣＰＵ動作禁止信号ＣＰをインバータ７３２で反転した信号が供給される。ＭＯＳトランジスタＱＰ１１のドレインとＭＯＳトランジスタＱＮ１３のドレインが共通接続され、その共通接続部がラッチ回路７３８の入力側に接続されている。ラッチ回路７３８の出力側からは、ＣＰＵ動作開始信号ＺＣＡが出力される。
【００４８】
このような構成からなるＣＰＵ動作開始タイミング制御回路７３の入力と出力の関係を示す真理値表は、図４に示す通りである。
書き込み期間生成回路７４は、図３に示すように、ＡＮＤ回路７４２、遅延時間Ｔ２を有する遅延回路７４４、および片側反転入力のＡＮＤ回路７４６からなる。
ＡＮＤ回路７４２は、一方の入力端子にＣＰＵ動作開始信号ＺＣＡが入力され、他方の入力端子に書き込みモード信号ＷＭが入力される。ＡＮＤ回路７４２の出力信号は、ＡＮＤ回路７４６の一方の入力端子に入力される。また、ＡＮＤ回路７４２の出力信号は遅延回路７４４に入力され、その遅延回路７４４はその信号を所定の遅延時間Ｔ２だけ遅延させる。遅延回路７４２からの遅延信号は、ＡＮＤ回路７４６の他方の入力端に入力される。ＡＮＤ回路７４６は、書き込み制御信号ＷＥを出力する。
【００４９】
読み出し期間生成回路７５は、図３に示すように、ＡＮＤ回路７５２、遅延時間Ｔ３を有する遅延回路７５４、および片側反転入力のＡＮＤ回路７５６からなる。
ＡＮＤ回路７５２は、一方の入力端子にＣＰＵ動作開始信号ＺＣＡが入力され、他方の入力端子に読み出しモード信号ＲＭが入力される。ＡＮＤ回路７５２の出力信号は、ＡＮＤ回路７５６の一方の入力端子に入力される。また、ＡＮＤ回路７５２の出力信号は遅延回路７５４に入力され、その遅延回路７５４はその信号を所定の遅延時間Ｔ３だけ遅延させる。遅延回路７５４からの遅延信号は、ＡＮＤ回路７５６の他方の入力端子に入力される。ＡＮＤ回路７５６は、読み出し制御信号ＲＥを出力する。
【００５０】
次に、このような構成の第１実施形態の動作例について、図５および図６を参照して説明する。
まず、ＣＰＵ系アクセスが書込みアクセスの場合について、図５のタイミングチャートを参照して説明する。
図５に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１７に示すフリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号がＨレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ１４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００５１】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ１４の経過後である時刻ｔ３までの間、Ｈレベルとなる。時刻ｔ１から時刻ｔ３の期間において、表示系アクセスが行われる。言い換えると、その期間には、ＣＰＵ系制御回路２４Ａによる書き込みアクセスは禁止される。
表示データ読出し制御信号ＬＲＥは、図３に示す遅延回路７１および選択回路７２にそれぞれ供給されている。時刻ｔ２において、書込みモード信号ＷＭがＨレベルになるが、このときに表示データ読出し制御信号ＬＲＥはＨレベルである。このため、時刻ｔ２では、図３のＮＡＮＤ回路７２４の出力がＬレベルになり、このときにはＮＡＮＤ回路７２２の出力はＨレベルである。その結果、時刻ｔ２では、ＮＡＮＤ回路７２６から出力されるＣＰＵ駆動禁止信号ＣＰは、Ｈレベルになる。
【００５２】
時刻３において、表示データ読出し制御信号ＬＲＥがＬレベルになるが、このとき書込みモード信号ＷＭはＨレベルである。このため、ＮＡＮＤ回路７２４の出力がＨレベルになり、ＮＡＮＤ回路７２２の出力がＨレベルである。この結果、時刻ｔ３では、ＮＡＮＤ回路７２６のから出力されるＣＰＵ駆動禁止信号ＣＰはＬレベルになる。
ＣＰＵ駆動禁止信号ＣＰがＬレベルになったとき、図３のＣＰＵ動作開始タイミング制御回路７３に供給されている書込み／読出し要求信号ＣＰＵＡは、Ｈレベルにある。このため、時刻ｔ３では、ラッチ回路７３８から出力されるＣＰＵ動作開始信号ＺＣＡは、Ｈレベルになる（図４参照）。
【００５３】
時刻ｔ３において、ＣＰＵ動作開始信号ＺＣＡがＨレベルになったとき、書込みモード信号ＷＭはＨレベルである。このため、ＡＮＤ回路７４２の出力はＨレベルになり、これがＡＮＤ回路７４６と遅延回路７４４にそれぞれ供給される。ＡＮＤ回路７４２の出力がＨレベルに変化した直後には、遅延回路７４４の遅延信号はＬレベルのままである。このため、ＡＮＤ回路７４６から出力される書込み制御信号ＷＥは、Ｈレベルになる。
書込み制御信号ＷＥは、時刻ｔ３から遅延回路７４４の遅延時間Ｔ２の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスによる書き込みアクセスが行われる。言い換えると、その期間には、表示系制御回路２６による読み出しアクセスは禁止される。
【００５４】
次に、ＣＰＵ系アクセスが読み出しアクセスの場合について、図６のタイミングチャートを参照して説明する。
図６に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図５の場合と同様に、図１７のＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、Ｈレベルとなって表示系アクセスが開始される。表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ１４の経過後である時刻ｔ３までの間、Ｈレベルとなる。
【００５５】
時刻ｔ２において、読出しモード信号ＲＭがＨレベルになるが、このときに表示データ読出し制御信号ＬＲＥはＨレベルであり、その制御信号ＬＲＥを遅延させる遅延回路７１の出力もＨレベルである。このため、時刻ｔ２では、図３のＮＡＮＤ回路７２２の出力がＬレベルになり、このときにはＮＡＮＤ回路７２４の出力はＨレベルである。その結果、時刻ｔ２では、ＮＡＮＤ回路７２６から出力されるＣＰＵ駆動禁止信号ＣＰは、Ｈレベルになる。
【００５６】
ＣＰＵ駆動禁止信号ＣＰは、時刻ｔ２から時刻ｔ４までの間、Ｈレベルになる。また、上記のように、表示データ読出し制御信号ＬＲＥは、時刻ｔ１から時刻ｔ３までの間、Ｈレベルとなる。このため、時刻ｔ１から開始されている表示系アクセスは、時刻ｔ４まで継続される。その期間には、ＣＰＵ系制御回路２４Ａによる書き込みアクセスは禁止される。
【００５７】
ここで、表示系アクセスは、表示系制御回路２６から出力される表示データ読出し制御信号ＬＲＥがＨレベルのとき（時刻ｔ１〜時刻ｔ４の期間）に実施される必要があるが、時刻ｔ３〜ｔ４では表示データ読出し制御信号ＬＲＥがＬレベルとなる。このため、時刻ｔ３〜ｔ４では、ＣＰＵ駆動禁止信号ＣＰが表示データ読出し制御信号ＬＲＥとして使用される。
【００５８】
時刻３において、表示データ読出し制御信号ＬＲＥがＬレベルになるが、その表示データ読出し制御信号ＬＲＥは遅延回路７１で遅延時間Ｔ１だけ遅延される。このため、時刻ｔ３では、遅延回路７１の出力はＨレベルであり、読出しモード信号ＲＭはＨレベルである。従って、時刻ｔ３では、ＮＡＮＤ回路７２２の出力はＨレベルであり、ＮＡＮＤ回路７２４の出力はＨレベルであるので、ＮＡＮＤ回路７２６から出力されるＣＰＵ駆動禁止信号ＣＰは、Ｈレベルのままである。
【００５９】
その後、表示データ読出し制御信号ＬＲＥは、遅延回路７１で遅延時間Ｔ１だけ遅延されて、時刻ｔ４になると、遅延回路７１の出力はＬレベルになる。このため、時刻ｔ４では、遅延回路７１の出力はＬレベルであり、読出しモード信号ＲＭはＨレベルである。従って、時刻ｔ４では、ＮＡＮＤ回路７２２の出力はＨレベルであり、ＮＡＮＤ回路７２４の出力はＨレベルであるので、ＮＡＮＤ回路７２６から出力されるＣＰＵ駆動禁止信号ＣＰは、Ｌレベルになる。
【００６０】
ＣＰＵ駆動禁止信号ＣＰがＬレベルになったとき、図３のＣＰＵ動作開始タイミング制御回路７３に供給されている書込み／読出し要求信号ＣＰＵＡは、Ｈレベルにある。このため、時刻ｔ４では、ラッチ回路７３８から出力されるＣＰＵ動作開始信号ＺＣＡは、Ｈレベルになる（図４参照）。
時刻ｔ４において、ＣＰＵ動作開始信号ＺＣＡがＨレベルになったとき、読出しモード信号ＲＭはＨレベルである。このため、ＡＮＤ回路７５２の出力はＨレベルになり、これがＡＮＤ回路７５６と遅延回路７５４にそれぞれ供給される。ＡＮＤ回路７５２の出力がＨレベルに変化した直後には、遅延回路７５４の遅延信号はＬレベルのままである。このため、ＡＮＤ回路７５６から出力される読出し制御信号ＲＥは、Ｈレベルになる。
【００６１】
読出し制御信号ＲＥは、時刻ｔ４から遅延回路７５４の遅延時間Ｔ３の経過後である時刻ｔ５までの間、Ｈレベルとなる。この時刻ｔ４から時刻ｔ５の期間において、ＣＰＵ系アクセスによる読み出しアクセスが行われる。言い換えると、その期間には、表示系制御回路２６による読み出しアクセスは禁止される。
以上のように、第１実施形態では、表示系アクセスの期間を、次のＣＰＵ系アクセスの動作がデータの書込みの場合には図５の時刻ｔ１〜ｔ３の期間Ｔ７とし、一方、次の動作がデータの読み出しの場合には、図６の時刻ｔ１〜ｔ４の期間Ｔ８とした。そして、期間Ｔ７と期間Ｔ８は、Ｔ８＞Ｔ７の関係を満たすようにした。
【００６２】
このため、第１実施形態では、次のＣＰＵ系アクセスがデータの読み出しの場合には、表示系アクセス時に行うプリチャージ時間を十分確保できる。一方、次のＣＰＵ系アクセスがデータの書き込みの場合には、読み出しの場合に比べて表示系アクセス時に行うプリチャージ時間を減少できる。
従って、第１実施形態によれば、表示系アクセスからＣＰＵ系アクセスに移行する場合に、ＣＰＵ系アクセスのデータ読出しの誤動作を防止でき、かつ、ＣＰＵ系アクセスのデータ書込み時の速度を上げてサイクルタイムを短くすることができる。
【００６３】
（第２実施形態）
本発明の半導体集積回路に係る第２実施形態は、ＬＣＤドライバＩＣに適用したものであり、図７に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０およびＬＣＤパネル３０に接続されて使用される。
ＬＣＤドライバＩＣ２０は、図７に示すように、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号などに基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４Ｂと、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６と、を備えている。
【００６４】
この第２実施形態は、図１３に示す従来回路の構成を基本とし、図１３のＣＰＵ系制御回路２４を図７のＣＰＵ系制御回路２４Ｂに置き換えたものである。
なお、第２実施形態は、図１３の従来回路の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
ＣＰＵ系制御回路２４Ｂには、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６から表示データ読出し制御信号ＬＲＥが入力される。
【００６５】
ＣＰＵ系制御回路２４Ｂは、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００６６】
ここで、ＣＰＵ系制御回路２４Ｂは、後述のように、遅延回路を共通化し、回路規模を小さくするようにしていることを特徴とする（図８参照）。
メモリセルアレイ２２は、それらの制御信号ＷＥ、ＲＥに基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
【００６７】
以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。
メモリセルアレイ２２および表示系制御回路２６の具体的は構成は、図１３の従来回路の構成と同じであるので、その説明は省略する。すなわち、メモリセルアレイ２２は図１４のように構成され、表示系制御回路２６は図１７のように構成される。
【００６８】
図８は、図７に示すＣＰＵ系制御回路２４Ｂの具体的な構成を示す回路図である。
ＣＰＵ系制御回路２４Ｂは、図８に示すように、ＣＰＵ動作開始タイミング制御回路８３と、読み出し期間生成回路８４と、書き込み期間生成回路８５と、を備えている。
ＣＰＵ動作開始タイミング制御回路８３は、ＣＰＵ１０からの書込み／読出し要求信号ＣＰＵＡと、図１７の表示系制御回路２６からの表示データ読出し制御信号ＬＲＥとに基づき、ＣＰＵ動作開始信号ＺＣＡを生成して出力する。
【００６９】
具体的には、ＣＰＵ動作開始タイミング制御回路８３は、図８に示すように、インバータ８３２と、Ｐ型のＭＯＳトランジスタＱＰ２１と、Ｎ型のＭＯＳトランジスタＱＮ２３、ＱＮ２４と、インバータ８３４とからなる。
ＭＯＳトランジスタＱＰ２１、ＭＯＳトランジスタＱＮ２３、およびＭＯＳトランジスタＱＮ２４は直列に接続され、その直列回路の一端側に電源電圧ＶＤＤが印加され、その他端側に電源電圧ＶＳＳが印加されている。ＭＯＳトランジスタＱＰ２１のゲートとＭＯＳトランジスタＱＮ２３のゲートとは共通接続され、その共通接続部に書込み／読出し要求信号ＣＰＵＡが供給される。
【００７０】
ＭＯＳトランジスタＱＮ２４のゲートには、表示データ読出し制御信号ＬＲＥがインバータ８３２を介して供給される。ＭＯＳトランジスタＱＰ２１のドレインとＭＯＳトランジスタＱＮ２３のドレインが共通接続され、その共通接続部がインバータ８３４の入力側に接続されている。インバータ８３４の出力側からは、ＣＰＵ動作開始信号ＺＣＡが出力される。
【００７１】
このような構成のＣＰＵ動作開始タイミング制御回路８３の入力と出力の関係を示す真理値表は、図９に示す通りである。
書き込み期間生成回路８４は、ＣＰＵ動作開始信号ＺＣＡと書込みモード信号ＷＭとに基づき、書込み制御信号ＷＥを生成して出力する。書き込み期間生成回路８５は、ＣＰＵ動作開始信号ＺＣＡと読出しモード信号ＲＭとに基づき、読出し制御信号ＲＥを生成して出力する。
【００７２】
書き込み期間生成回路８４は、図８に示すように、入力信号を遅延時間Ｔ４だけ遅延させる遅延回路８４２と、反転入力付きの３入力のＡＮＤ回路８４４からなる。また、読み出し期間生成回路８５は、遅延回路８４２と、入力信号を遅延時間Ｔ５だけ遅延させる遅延回路８５２と、反転入力付きの３入力のＡＮＤ回路８５４からなる。
従って、遅延回路８４２は、書き込み期間生成回路８４と読み出し期間生成回路８５に共通化されている。このため、ＣＰＵ系制御回路２４Ｂは、全体として回路規模を小さくすることができる。
【００７３】
具体的には、遅延回路８４２は、ＣＰＵ動作開始信号ＺＣＡを入力し、その信号ＺＣＡを遅延時間Ｔ４だけ遅延させて遅延信号ＺＣＡ１を出力する。ＡＮＤ回路８４４は、ＣＰＵ動作開始信号ＺＣＡ、書込みモード信号ＷＭ、および遅延信号ＺＣＡ１を反転した信号を入力し、これらの信号に基づいて書込み制御信号ＷＥを生成出力する。
遅延回路８５２は、遅延回路８４２からの遅延信号ＺＣＡ１を入力し、その信号ＺＣＡ１をさらに遅延時間Ｔ５だけ遅延させて遅延信号ＺＣＡ２を出力する。ＡＮＤ回路８５４は、ＣＰＵ動作開始信号ＺＣＡ、読出しモード信号ＲＭ、および遅延信号ＺＣＡ２を反転した信号を入力し、これらの信号に基づいて読出し制御信号ＲＥを生成出力する。
【００７４】
次に、図８における遅延回路８４２、８５２の具体的な構成例について、図１０を参照して説明する。
図１０（Ａ）の遅延回路は、インバータとキャパシタとを組み合わせたものである。図１０（Ｂ）の遅延回路は、抵抗およびキャパシタからなるフィルタ回路と、インバータとを組み合わせたものである。図１０（Ｃ）の遅延回路は、インバータを直列に接続したものである。
【００７５】
次に、このような構成の第２実施形態の動作例について、図１１および図１２を参照して説明する。
まず、ＣＰＵ系アクセスが書込みアクセスの場合について、図１１のタイミングチャートを参照して説明する。
図１１に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１７に示すフリップフロップ６３の出力信号ＱがＨレベルとなり、ＡＮＤ回路６４の出力信号がＨレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｔ１４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。
【００７６】
その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ１４の経過後である時刻ｔ３までの間、Ｈレベルとなる。時刻ｔ１から時刻ｔ３の期間において、表示系アクセスが行われる。言い換えると、その期間には、ＣＰＵ系制御回路２４Ｂによる書き込みアクセスは禁止される。表示データ読出し制御信号ＬＲＥは、図８に示すＣＰＵ動作開始タイミング制御回路８３に供給されている。
【００７７】
ところで、図１１に示すように、時刻ｔ１〜時刻ｔ３の間である時刻ｔ２において、書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭがＨレベルになることが起こり得る。しかしながら、時刻ｔ２において、表示データ読出し制御信号ＬＲＥがＨレベルであるため、信号ＺＣＡは、時刻ｔ２の直前の状態、すなわちＨレベルのまま保持される（図９参照）。このように信号ＺＣＡがＨレベルのまま保持されるため、書込み制御信号ＷＥは、Ｌレベルのまま保持される。
【００７８】
時刻ｔ３において、表示データ読出し制御信号ＬＲＥがＬレベルになると、信号ＺＣＡがＨレベルになる（図９参照）。信号ＺＣＡがＨレベルになったとき、書込みモード信号ＷＭはＨレベルであり、遅延回路８４２からの遅延信号ＺＣＡＴ１はＬレベルである。このため、時刻ｔ３では、ＡＮＤ回路８４４から出力される書込み制御信号ＷＥはＨレベルとなる。
書込み制御信号ＷＥは、時刻ｔ３から遅延回路８４２の遅延時間Ｔ４の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスによる書き込みアクセスが行われる。言い換えると、その期間には、表示系制御回路２６による読み出しアクセスは禁止される。
【００７９】
次に、ＣＰＵ系アクセスが読み出しアクセスの場合について、図１２のタイミングチャートを参照して説明する。
図１２に示すように、時刻ｔ１において、表示データ読出し要求信号ＬＲバーがＬレベルになると、図１１の場合と同様に、図１７のＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ１から遅延時間Ｔ１４の経過後である時刻ｔ３までの間、Ｈレベルとなる。これにより、時刻ｔ１から時刻ｔ３の期間において、表示系アクセスが行われる。
【００８０】
時刻ｔ３において、表示データ読出し制御信号ＬＲＥがＬレベルになると、信号ＺＣＡがＨレベルになる（図９参照）。信号ＺＣＡがＨレベルになったとき、読み出しモード信号ＲＷはＨレベルであり、遅延回路８５２からの遅延信号ＺＣＡＴ２はＬレベルである。このため、時刻ｔ３では、ＡＮＤ回路８５２から出力される読出し制御信号ＲＥはＨレベルとなる。
読出し制御信号ＲＥは、時刻ｔ３から遅延回路８４２の遅延時間Ｔ４と遅延回路８５２の遅延時間Ｔ５とが合計された遅延時間Ｔ６（Ｔ６＝Ｔ４＋Ｔ５）の経過後である時刻ｔ４までの間、Ｈレベルとなる。この時刻ｔ３〜時刻ｔ４の期間において、ＣＰＵ系アクセスによる読み出しアクセスが行われる。
【００８１】
以上のように、第２実施形態では、ＣＰＵ系アクセスにおいて、データの書き込みの場合と、データの読み出しの場合とでは、そのアクセス時間が異なることに着目したものである。すなわち、データの書き込みの場合の方が、データの読み出しの場合に比べて相対的に短くできることに着目したものである。
そのために、第２実施形態は、図８に示すように、書き込み期間生成回路８４と読み出し期間生成回路８５とを備え、これらの両回路が遅延回路８４２を共通化（共有化）するようにした。このため、第２実施形態によれば、ＣＰＵ系制御回路２４Ｂが全体として回路規模を小さくすることができる。
【００８２】
（第３の実施形態）
第１実施形態では、ＣＰＵ系制御回路２４Ａを図２または図３に示すような回路から構成するようにした。また、第２実施形態では、ＣＰＵ系制御回路２４Ｂを図８に示すような回路から構成するようにした。
そこで、第３実施形態は、第１実施形態のＣＰＵ系制御回路２４Ａと、第２実施形態のＣＰＵ系制御回路２４Ｂとを組み合わせるようにしたものである。すなわち、図３のＣＰＵ系制御回路２４Ａにおいて、読み出し期間生成回路７４と書き込み期間生成回路７５を、図８の読み出し期間生成回路８４と書き込み期間生成回路８５にそれぞれ置き換えるようにした。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態の構成を示すブロック図である。
【図２】図１に示すＣＰＵ系制御回路のブロック図である。
【図３】そのＣＰＵ系制御回路の一例を示す回路図である。
【図４】図２、図３に示すＣＰＵ動作開始タイミング制御回路の入出力の関係を示す真理値表である。
【図５】第１実施形態の動作例を示すタイミングチャートである。
【図６】第１実施形態の他の動作例を示すタイミングチャートである。
【図７】本発明の第２実施形態の構成を示すブロック図である。
【図８】図７に示すＣＰＵ系制御回路の一例を示す回路図である。
【図９】図８に示すＣＰＵ動作開始タイミング制御回路の入出力の関係を示す真理値表である。
【図１０】遅延回路の具体例を示す回路図である。
【図１１】第２実施形態の動作例を示すタイミングチャートである。
【図１２】第２実施形態の他の動作例を示すタイミングチャートである。
【図１３】従来回路の構成を示すブロック図である。
【図１４】図１３に示すメモリセルアレイの構成を示す図である。
【図１５】図１３に示すＣＰＵ系制御回路の示す回路図である。
【図１６】表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。
【図１７】図１３に示すＣＰＵ系制御回路の示す回路図である。
【図１８】従来回路の動作を示すタイミングチャートである。
【図１９】ビットラインの電位の変化を説明する図である。
【符号の説明】
【００８４】
２２・・・メモリセルアレイ、２４Ａ、２４Ｂ・・・ＣＰＵ系制御回路、２６・・・表示系制御回路、７１・・・遅延回路、７２・・・選択回路、７３、８３・・・ＣＰＵ動作開始タイミング制御回路、７４、８４・・・書き込み期間生成回路、７５、８５・・・読み出し期間生成回路、８４２、８５２・・・遅延回路
【図１】
2009128816.tif 000003
【図２】
2009128816.tif 000004
【図３】
2009128816.tif 000005
【図４】
2009128816.tif 000006
【図５】
2009128816.tif 000007
【図６】
2009128816.tif 000008
【図７】
2009128816.tif 000009
【図８】
2009128816.tif 000010
【図９】
2009128816.tif 000011
【図１０】
2009128816.tif 000012
【図１１】
2009128816.tif 000013
【図１２】
2009128816.tif 000014
【図１３】
2009128816.tif 000015
【図１４】
2009128816.tif 000016
【図１５】
2009128816.tif 000017
【図１６】
2009128816.tif 000018
【図１７】
2009128816.tif 000019
【図１８】
2009128816.tif 000020
【図１９】
2009128816.tif 000021