(57)【要約】【課題】伝送速度の高速化を図り、かつ、インタフェースに必要なケーブルの本数を減らすことができる。【解決手段】インタフェース回路１は、論理状態判断部２と電流源３とを有している。論理状態判断部２は、入力される三相のロジック信号（０または１）における各相の論理状態を判断する。電流源３は、論理状態判断部２の判断に応じて各相が正または負の三相平衡電流Ｉｘ、Ｉｙ、Ｉｚを出力する。Ｉｘ、Ｉｙ、Ｉｚが三相平衡電流であるため、全てが正または全てが負の２パターンを除いた６パターンの電流が出力される。従って、従来に比べて多くのパターン信号を伝送することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動信号を伝達するインタフェース回路において、
入力される三相のロジック信号における各相の論理状態を判断する論理状態判断部と、
前記論理状態判断部の判断に応じて各相が正または負の三相平衡電流を出力する電流源と、
を有することを特徴とするインタフェース回路。
【請求項２】
前記論理状態判断部は、前記三相平衡電流の同極性の二相の電流の大きさが等しくなるよう各相の電流を制御することを特徴とする請求項１記載のインタフェース回路。
【請求項３】
前記論理状態判断部は、三相のインバータ回路を構成しており、前記電流源は、前記インバータ回路のＨｉ側およびＬｏ側にそれぞれ設けられた共通の電流値を有する一対の定電流源であることを特徴とする請求項１記載のインタフェース回路。
【請求項４】
前記三相平衡電流が流れる伝送線間を互いにＹ結線した終端抵抗と、
前記終端抵抗の中点電圧と、各相の電圧とを比較してロジック信号を出力するコンパレータとを有する受信回路を備えることを特徴とする請求項１記載のインタフェース回路。
【請求項５】
差動信号を伝達するインタフェース方法において、
入力される三相のロジック信号における各相の論理状態を判断し、
前記判断に応じて各相が正または負の三相平衡電流を出力する、
ことを特徴とするインタフェース方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインタフェース回路およびインタフェース方法に関し、特に差動信号を伝達するインタフェース回路およびインタフェース方法に関する。
【背景技術】
【０００２】
近年、数１００Ｍｂｉｔ／ｓ以上の高速信号伝送を実現する差動インタフェースとして、ＬＶＤＳ（Low Voltage Differential Signaling）インタフェースが知られている（例えば、特許文献１参照）。
【０００３】
比較的低振幅（数１００ｍＶ程度）の差動インタフェースであることから、高速化・耐ノイズ性および輻射ノイズ削減に貢献するため、デジタル映像インタフェース等のアプリケーションに急速に広まっている。
【特許文献１】特開２００２−２８９９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＶＤＳは、２本の信号線で１ｂｉｔ（２値）を伝送するため、多ビット伝送時は信号本数が多くなる（ｂｉｔ×２本）。そのため、ケーブルの幅が太くなったり、ケーブルコストが上昇したりするという問題があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、伝送速度の高速化を図り、かつ、インタフェースに必要なケーブルの本数を減らすことができるインタフェース回路およびインタフェース方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では上記課題を解決するために、差動信号を伝達するインタフェース回路において、入力される三相のロジック信号における各相の論理状態を判断する論理状態判断部と、前記論理状態判断部の判断に応じて各相が正または負の三相平衡電流を出力する電流源と、を有することを特徴とするインタフェース回路が提供される。
【０００７】
このようなインタフェース回路によれば、電流源から論理状態判断部の判断に応じた正または負の三相平衡電流が出力される。
【発明の効果】
【０００８】
本発明では、三相のロジック信号に応じて、正または負の三相平衡電流を出力するようにしたので、３パターン以上の差動電流を出力することができ、インタフェースに必要なケーブルの本数を減らすことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１０】
インタフェース回路１は、論理状態判断部２と電流源３とを有している。
論理状態判断部２は、入力される三相のロジック信号（０または１）における各相の論理状態を判断する。
【００１１】
電流源３は、論理状態判断部２の判断に応じて各相が三相平衡の関係を有する三相平衡電流Ｉｘ、Ｉｙ、Ｉｚを出力する。
このようなインタフェース回路によれば、電流源３から論理状態判断部２の判断に応じた正または負の三相平衡電流Ｉｘ、Ｉｙ、Ｉｚが出力される。Ｉｘ、Ｉｙ、Ｉｚが三相平衡電流であるため、全てが正または全てが負の２パターンを除いた６パターンの電流が出力される。従って、従来に比べて多くのパターン信号を伝送することができる。
【００１２】
図２は、実施の形態のインタフェース回路の等価回路を示す回路図である。
インタフェース回路１０は、トランスミッター（Transmitter）回路２０と、レシーバ（Receiver）回路３０とを有している。
【００１３】
トランスミッター回路２０は、三相入力Ａｉｎ、Ｂｉｎ、Ｃｉｎを反転するインバータｉｎｖ１、ｉｎｖ２、ｉｎｖ３と、駆動用のＦＥＴ（Field Effect Transistor）Ｑ１Ｈ、Ｑ１Ｌ、Ｑ２Ｈ、Ｑ２Ｌ、Ｑ３Ｈ、Ｑ３Ｌとを有している。
【００１４】
三相入力Ａｉｎ、Ｂｉｎ、Ｃｉｎは、ロジックレベル（ＴＴＬ、ＬＶ−ＴＴＬ、Ｃ−ＭＯＳ等）の入力である。
ＦＥＴＱ１Ｈ、Ｑ１Ｌと、ＦＥＴＱ２Ｈ、Ｑ２Ｌと、ＦＥＴＱ３Ｈ、Ｑ３Ｌとはそれぞれ、一対のインバータ回路を構成しており、入力Ａｉｎは、ＦＥＴＱ１Ｈ、Ｑ１Ｌのゲートに入力され、入力Ｂｉｎは、ＦＥＴＱ２Ｈ、Ｑ２Ｌのゲートに入力され、入力Ｃｉｎは、ＦＥＴＱ３Ｈ、Ｑ３Ｌのゲートに入力される。
【００１５】
三相入力Ａｉｎ、Ｂｉｎ、Ｃｉｎのロジックに応じて、各インバータ回路のいずれか一方のＦＥＴがＯＮし、他方のＦＥＴがＯＦＦする。
‘Ｈ’側のＦＥＴＱ１Ｈ、Ｑ２Ｈ、Ｑ３Ｈのソース側には、定電流源ＣＩ１が接続されており、‘Ｌ’側のＦＥＴＱ１Ｌ、Ｑ２Ｌ、Ｑ３Ｌのソース側には、定電流源ＣＩ１と大きさの等しい定電流源ＣＩ２が接続されている。ここで、三相入力Ａｉｎ、Ｂｉｎ、Ｃｉｎのロジックは、（１，１，１）または（０，０，０）にならないようになっている。このため、各インバータ出力電流（三相出力電流）Ｉａ、Ｉｂ、Ｉｃの総和は０ｍＡに保たれ、出力は平衡インタフェースとなる。
【００１６】
トランスミッター回路２０の三相出力電流Ｉａ、Ｉｂ、Ｉｃは、それぞれ信号伝送線Ｌ１、Ｌ２、Ｌ３を介してレシーバ回路３０に入力される。
レシーバ回路３０は、各相間が、対応する終端抵抗Ｒａ、Ｒｂ、Ｒｃを介して１点で接続されている。すなわち、各相間は対応する終端抵抗Ｒａ、Ｒｂ、ＲｃがＹ結線されており、差動増幅回路（コンパレータ）ＣＭＰ１、ＣＭＰ２、ＣＭＰ３を有している。
【００１７】
差動増幅回路ＣＭＰ１の反転入力端子には、終端抵抗Ｒａ、Ｒｂ、Ｒｃの中点電圧が入力される。この中点電圧は、基準電圧Ｖｒｅｆとなる。非反転入力端子には、信号伝送線Ｌ１に印加されている電圧Ｖａが入力される。
【００１８】
差動増幅回路ＣＭＰ２の反転入力端子には、基準電圧Ｖｒｅｆが入力される。非反転入力端子には、信号伝送線Ｌ２に印加されている電圧Ｖｂが入力される。
差動増幅回路ＣＭＰ３の反転入力端子には、基準電圧Ｖｒｅｆが入力される。非反転入力端子には、信号伝送線Ｌ３に印加されている電圧Ｖｃが入力される。
【００１９】
差動増幅回路ＣＭＰ１、ＣＭＰ２、ＣＭＰ３は、それぞれ基準電圧Ｖｒｅｆと、入力される電圧Ｖａ、Ｖｂ、Ｖｃを差動増幅（コンパレート）し、その結果（ロジックレベル）を出力する。
【００２０】
ここで信号伝送線Ｌ１、Ｌ２、Ｌ３を流れる電流の極性のうち、２本が‘Ｌ’の場合、残り１本が‘Ｈ’となる。また、２本が‘Ｈ’の場合、残り１本が‘Ｌ’となる。平衡インタフェースのため、２本が同極性時の電流の和を２Ｉｓｉｇとすると、残り１本（他極性）の電流は−２Ｉｓｉｇとなる（論理値上は、Ｉｓｉｇ、２Ｉｓｉｇともに同値とみなす。即ち、Ｉｓｉｇ、２Ｉｓｉｇ共に‘Ｈ’であり、−Ｉｓｉｇ、−２Ｉｓｉｇともに‘Ｌ’である）。
【００２１】
次に、図２に示す等価回路の作用を、図３を用いて説明する。
図３は、図２に示す等価回路の各部の信号波形を示す図である。図３中、三相を識別するために、入力Ａｉｎ、電流Ｉａ、電圧Ｖａおよび出力Ａｏｕｔを点線で示し、入力Ｃｉｎ、電流Ｉｃ、電圧Ｖｃおよび出力Ｃｏｕｔを一点鎖線で示し、比較電圧Ｖｒｅｆをより細かい点線で示している。また、入力と時間との関係を示す表および出力と時間との関係を示す表に記載した数字は、それぞれ各相の論理状態（‘０’＝‘Ｌ’、‘１’＝‘Ｈ’）を示している。また、図３中の時間と電圧との関係を示す表は、分かりやすいように、図３中の他の表に比べて振幅を拡大して示している。
【００２２】
以下、一例として、電源Ｖｄｄ＝３．３Ｖ、定電流源ＣＩ１＝１０ｍＡ、ＣＩ２＝−１０ｍＡとし、終端抵抗Ｒａ、Ｒｂ、Ｒｃ＝３３Ωとする。
例えば入力Ａｉｎ＝‘Ｈ’、入力Ｂｉｎ＝‘Ｌ’、入力Ｃｉｎ＝‘Ｌ’の場合、各ＦＥＴの状態は、Ｑ１Ｈ：Ｏｎ、Ｑ１Ｌ：Ｏｆｆ、Ｑ２Ｈ：Ｏｆｆ、Ｑ２Ｌ：Ｏｎ、Ｑ３Ｈ：Ｏｆｆ、Ｑ３Ｌ：Ｏｆｆとなる。このとき、定電流源ＣＩ１の電流はＦＥＴＱ１Ｈにのみ流れるため、Ｉａ＝１０ｍＡとなる。
【００２３】
一方、定電流源ＣＩ２の電流は、ＦＥＴＱ２Ｌ、Ｑ３Ｌから流入するため、Ｉｂ＋Ｉｃ＝−１０ｍＡとなる。Ｉａ−Ｉｂ間、またＩａ−Ｉｃ間の負荷は等しいため、Ｉｂ＝−５ｍＡ、Ｉｃ＝−５ｍＡとなる。このように、同一極性同士の電流の和（Ｉ）は、常に１０ｍＡとなる。
【００２４】
電圧Ｖａ、Ｖｂ、Ｖｃにおける‘Ｈ’の電圧ＶＨ、‘Ｌ’の電圧ＶＬは、次式（１）、（２）で求められる。
ＶＨ＝（Ｖｄｄ＋１．５ＲＩ）／２・・・（１）
ＶＬ＝（Ｖｄｄ−１．５ＲＩ）／２・・・（２）
本具体例では、
ＶＨ＝（３．３＋１．５（３３×０．０１））／２＝１．８９７５Ｖ（Ｖａ）
ＶＬ＝（３．３−１．５（３３×０．０１））／２＝１．４０２５Ｖ（Ｖｂ、Ｖｃ）
となる。
【００２５】
比較電圧Ｖｒｅｆは、次式（３）、（４）で求められる。
電圧Ｖａ〜Ｖｃのうち、‘Ｌ’極性が２つあるとき：Ｖｒｅｆ＝（２ＶＬ＋ＶＨ）／３・・・（３）
電圧Ｖａ〜Ｖｃのうち、‘Ｈ’極性が２つあるとき：Ｖｒｅｆ＝（ＶＬ＋２ＶＨ）／３・・・（４）
本具体例では、
Ｖｒｅｆ＝（２（１．４０２５）＋１．８９７５）／３＝１．５６７５Ｖ
Ｖｒｅｆ＝（１．４０２５＋２（１．８９７５））／３＝１．７３２５Ｖ
となる。
【００２６】
ここで、本具体例では電圧Ｖａ＞比較電圧Ｖｒｅｆとなるため、差動増幅回路ＣＭＰ１の出力Ａｏｕｔは‘Ｈ’となる。同様に電圧Ｖｂ＜比較電圧Ｖｒｅｆとなるため、差動増幅回路ＣＭＰ２の出力Ｂｏｕｔは‘Ｌ’になる。電圧Ｖｃ＜比較電圧Ｖｒｅｆとなるため、差動増幅回路ＣＭＰ３の出力Ｃｏｕｔは‘Ｌ’となる。
【００２７】
図４は、レシーバ回路の出力信号波形の一例を示す図（アイパターン）である。
出力Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔは、それぞれ次式（５）〜（７）で求められる。
Ａｏｕｔ＝Ｖａ−ＶｒｅｆＡ・・・（５）
Ｂｏｕｔ＝Ｖｂ−ＶｒｅｆＢ・・・（６）
Ｃｏｕｔ＝Ｖｃ−ＶｒｅｆＣ・・・（７）
本具体例では、
Ｖｅｙｅ．ｍｉｎ＝０．１６５Ｖ
となる。
【００２８】
以上述べたように、本実施の形態のインタフェース回路１０によれば、３本の信号伝送線を用いて６値（００１，０１０，０１１，１００，１０１，１１０）の低振幅の差動信号を伝送することができる差動インタフェースを実現することができるため、伝送速度の高速化を図ることができ、かつ、インタフェースに必要なケーブルの本数を減らすことができる。以下、具体例を挙げて説明すると、インタフェース回路１０を２つ用意することで、６本の信号線で６2＝３６値を送ることができる。これに対し、ＬＶＤＳは、２本の信号伝送線で２値を送るので、ＬＶＤＳ回路を５つ用意しても、１０本の信号線で２5＝３２値しか送ることができない。このように、インタフェース回路１０は、簡易な構成で、多くの値を送ることができるため、システム構成を簡易なものにすることができる。
【００２９】
次に、第２の実施の形態のインタフェース回路について説明する。
図５は、第２の実施の形態のインタフェース回路を示す回路図である。
以下、第２の実施の形態のインタフェース回路１０ａについて、前述した第１の実施の形態のインタフェース回路１０との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００３０】
第２の実施の形態のインタフェース回路１０ａは、レシーバ回路３０ａの構成が第１の実施の形態のレシーバ回路３０と異なっている。
第２の実施の形態のレシーバ回路３０ａは、各相間が、終端抵抗Ｒａ、Ｒｂ、ＲｃによりΔ結線されており、インピーダンス変換回路ＯＰ１、ＯＰ２、ＯＰ３と、差動増幅回路ＣＭＰ１、ＣＭＰ２、ＣＭＰ３とを有している。
【００３１】
インピーダンス変換回路ＯＰ１〜ＯＰ３は、それぞれ、極性が正の入力電位をそのまま出力する回路である。抵抗Ｒｄｉｖ１〜Ｒｄｉｖ６は、それぞれ同一値の抵抗であり、差動増幅回路ＣＭＰ１、ＣＭＰ２、ＣＭＰ３の比較用に個別の比較電圧ＶｒｅｆＡ、ＶｒｅｆＢ、ＶｒｅｆＣを生成するための分圧抵抗である。例えば、比較電圧ＶｒｅｆＡは、インピーダンス変換回路ＯＰ２、ＯＰ３の出力を、それぞれＲｄｉｖ１、Ｒｄｉｖ２で分圧した電位となる。
【００３２】
次に、図５に示す等価回路の作用を、図６を用いて説明する。
図６は、図５に示す等価回路の各部の信号波形を示す図である。
一例として、電源Ｖｄｄ＝３．３Ｖ、定電流源ＣＩ１＝１０ｍＡ、ＣＩ２＝−１０ｍＡとし、終端抵抗Ｒａ、Ｒｂ、Ｒｃ＝１００Ωとする。
【００３３】
電圧Ｖａ、Ｖｂ、Ｖｃの‘Ｈ’の電圧ＶＨ、‘Ｌ’の電圧ＶＬは、次式（８）、（９）で求められる。
ＶＨ＝（Ｖｄｄ＋ＲＩ／２）／２・・・（８）
ＶＬ＝（Ｖｄｄ−ＲＩ／２）／２・・・（９）
本具体例では、
ＶＨ＝（３．３＋１００×０．０１／２）／２＝１．９Ｖ（Ｖａ）
ＶＬ＝（３．３−１００×０．０１／２）／２＝１．４Ｖ（Ｖｂ、Ｖｃ）
となる。また、信号毎の比較電圧ＶｒｅｆＡ、ＶｒｅｆＢ、ＶｒｅｆＣは、それぞれ次式（１０）〜（１２）で求められる。
【００３４】
自己の信号が‘Ｈ’で、自己信号以外の２本が‘Ｌ’の場合：Ｖｒｅｆ＝ＶＬ・・・（１０）
自己の信号が‘Ｌ’で、自己信号以外の２本が‘Ｈ’の場合：Ｖｒｅｆ＝ＶＨ・・・（１１）
上記以外の場合：Ｖｒｅｆ＝Ｖｄｄ／２・・・（１２）
図７は、第２の実施の形態のレシーバ回路の出力信号波形の一例を示す図（アイパターン）である。
【００３５】
各相の出力波形は、それぞれ、次式（１３）〜（１５）で求められる。
Ａｏｕｔ＝Ｖａ−ＶｒｅｆＡ・・・（１３）
Ｂｏｕｔ＝Ｖｂ−ＶｒｅｆＢ・・・（１４）
Ｃｏｕｔ＝Ｖｃ−ＶｒｅｆＣ・・・（１５）
本具体例では、Ｖｅｙｅ．ｍｉｎ＝０．２５Ｖとなり、第１の実施の形態のインタフェース回路１０よりも広いｅｙｅが確保できることが分かる。
【００３６】
この第２の実施の形態のインタフェース回路によれば、第１の実施の形態のインタフェース回路と同様の効果が得られる。
そして、第２の実施の形態のインタフェース回路によれば、さらに、等価回路の特徴として、信号毎に異なる比較電圧ＶｒｅｆＡ、ＶｒｅｆＢ、ＶｒｅｆＣを生成することにより、差動増幅回路ＣＭＰ１、ＣＭＰ２、ＣＭＰ３において、大きな信号間電位差を確保することができる（アイパターンが広くなる）。また、自己の信号を比較電圧Ｖｒｅｆの生成に含めないようにすることにより、出力−Ｖｒｅｆ間の電位が広くなる。
【００３７】
以上、本発明のインタフェース回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００３８】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、本発明のインタフェース回路の用途は特に限定されないが、例えば、画像信号の伝送用に用いることができる。
【００３９】
（付記１）  差動信号を伝達するインタフェース回路において、
入力される三相のロジック信号における各相の論理状態を判断する論理状態判断部と、
前記論理状態判断部の判断に応じて各相が正または負の三相平衡電流を出力する電流源と、
を有することを特徴とするインタフェース回路。
【００４０】
（付記２）  前記三相のロジック信号は、少なくとも一相の信号の論理状態が他の二相と異なっていることを特徴とする付記１記載のインタフェース回路。
（付記３）  前記論理状態判断部は、前記三相平衡電流の同極性の二相の電流の大きさが等しくなるよう各相の電流を制御することを特徴とする付記１記載のインタフェース回路。
【００４１】
（付記４）  前記論理状態判断部は、三相のインバータ回路を構成しており、前記電流源は、前記インバータ回路のＨｉ側およびＬｏ側にそれぞれ設けられた共通の電流値を有する一対の定電流源であることを特徴とする付記１記載のインタフェース回路。
【００４２】
（付記５）  前記三相平衡電流が流れる伝送線間を互いにＹ結線した終端抵抗と、
前記終端抵抗の中点電圧と、各相の電圧とを比較してロジック信号を出力するコンパレータとを有する受信回路を備えることを特徴とする付記１記載のインタフェース回路。
【００４３】
（付記６）  一相の電圧と他の二相の分圧電圧とを比較してロジック信号を出力するコンパレータとを有する受信回路を備えることを特徴とする付記１記載のインタフェース回路。
【００４４】
（付記７）  差動信号を伝達するインタフェース方法において、
入力される三相のロジック信号における各相の論理状態を判断し、
前記判断に応じて各相が正または負の三相平衡電流を出力する、
ことを特徴とするインタフェース方法。
【図面の簡単な説明】
【００４５】
【図１】本発明の概要を示す図である。
【図２】実施の形態のインタフェース回路の等価回路を示す回路図である。
【図３】図２に示す等価回路の各部の信号波形を示す図である。
【図４】レシーバ回路の出力信号波形の一例を示す図（アイパターン）である。
【図５】第２の実施の形態のインタフェース回路を示す回路図である。
【図６】図５に示す等価回路の各部の信号波形を示す図である。
【図７】第２の実施の形態のレシーバ回路の出力信号波形の一例を示す図（アイパターン）である。
【符号の説明】
【００４６】
１、１０、１０ａ  インタフェース回路
２  論理状態判断部
３  電流源
２０  トランスミッター回路
３０、３０ａ  レシーバ回路
Ｒａ、Ｒｂ、Ｒｃ  終端抵抗
Ｒｄｉｖ１〜Ｒｄｉｖ６  抵抗（分圧抵抗）
ＣＩ１、ＣＩ２  定電流源
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３  差動増幅回路（コンパレータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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