(57)【要約】【課題】チャネル領域のオン抵抗値及びゲート容量を低減し、かつアライメントずれを防止する。【解決手段】本発明の半導体装置は、縦型二重拡散ＭＯＳ型ＦＥＴ１が設けられた半導体装置であって、半導体層１２と、半導体層１２上に選択的に形成されたフィールド絶縁膜２１と、フィールド絶縁膜２１上に形成された第１ゲート電極２２と、第１ゲート電極２２とフィールド絶縁膜２１との積層体２０の側壁２０ａに形成されたサイドウォール３０と、を備えている。サイドウォール３０は、半導体層１２上に形成されたゲート絶縁膜３１と、このゲート絶縁膜３１上に形成され且つ第１ゲート電極２２と導通する第２ゲート電極３２とからなり、半導体層１２の、第２ゲート電極３２と対応する部分がチャネル領域１６とされ、フィールド絶縁膜２１はゲート絶縁膜３１よりも厚く形成されている。【選択図】図１
2009004676.tif 000002
【特許請求の範囲】
【請求項１】
縦型二重拡散ＭＯＳ型ＦＥＴを有してなる半導体装置であって、前記縦型二重拡散ＭＯＳ型ＦＥＴは、
半導体層と、
前記半導体層上に選択的に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極と前記フィールド絶縁膜とからなる積層体の側壁に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され且つ前記第１ゲート電極と導通する第２ゲート電極と、からなり、前記半導体層の、前記第２ゲート電極と対応する部分がチャネル領域とされ、前記フィールド絶縁膜は前記ゲート絶縁膜よりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極は、前記第２ゲート電極よりも導電性が高い材料で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極は、金属シリサイドで形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
縦型二重拡散ＭＯＳ型ＦＥＴを有してなる半導体装置の製造方法であって、前記縦型二重拡散ＭＯＳ型ＦＥＴの形成方法は、
半導体層上に選択的にフィールド絶縁膜を形成するとともに、このフィールド絶縁膜上に第１ゲート電極を形成する工程と、
前記半導体層上における前記フィールド絶縁膜の非形成領域に、ゲート絶縁膜の材料膜を形成する工程と、
前記ゲート絶縁膜の材料膜と前記第１ゲート電極とを覆って第２ゲート電極の材料を堆積させ、第２ゲート電極の材料膜を形成する工程と、
前記第２ゲート電極の材料膜と前記ゲート絶縁膜の材料膜とをエッチバックして、前記第１ゲート電極と前記フィールド絶縁膜とからなる積層体の側壁に、ゲート絶縁膜を形成するとともに前記第１ゲート電極と導通する第２ゲート電極を形成して、前記ゲート絶縁膜と前記第２ゲート電極とからなるサイドウォールを形成する工程と、
前記半導体層の、前記第２ゲート電極形成部と対応する部分にチャネル領域を形成する工程と、を有し、前記フィールド絶縁膜を前記ゲート絶縁膜よりも厚く形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜の材料膜を形成する工程では、前記ゲート絶縁膜を熱酸化法で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１ゲート電極を形成する工程では、前記第１ゲート電極を前記第２ゲート電極の材料よりも導電性が高い材料で形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート電極を形成する工程では、前記第１ゲート電極を金属シリサイドで形成することを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（縦型二重拡散ＭＯＳ型ＦＥＴ）は、パワーデバイス等として用いられており、効率向上とともに大電力を高速にスイッチングすることができるような特性向上が期待されている。
【０００３】
ＶＤＭＯＳＦＥＴは、例えば低濃度ｎ型半導体層の上面側にソース電極が形成され、底面側にドレイン電極が形成されたものである。低濃度ｎ型半導体層の表面には、Ｐ型半導体領域が選択的に形成されており、Ｐ型半導体領域の間に露出した低濃度ｎ型半導体層の表面が低濃度ｎ型半導体領域となっている。また、Ｐ型半導体領域内には高濃度ｎ型半導体領域が形成されており、高濃度ｎ型半導体領域はソース電極と接続されている。また、低濃度ｎ型半導体領域と高濃度ｎ型半導体領域との間のＰ型半導体領域を覆って、ゲート絶縁膜とゲート電極とが順次設けられている。このような構成により、ゲート電極に電圧が印加されると、低濃度ｎ型半導体領域と高濃度ｎ型半導体領域との間のＰ型半導体領域がチャネル領域となり、ソース電極とドレイン電極との間に電気が流れることが可能となる。
【０００４】
また、一般にＶＤＭＯＳＦＥＴは、一つのチャネル領域に対応する領域を単位トランジスタとして、複数の単位トランジスタを並列に接続した構成となっている。このような構成により、ソース電極からドレイン電極に流れる電流を、複数の単位トランジスタに分担させて流すことができ、大電流すなわち大電力に対応可能になっている。
【０００５】
このようなＶＤＭＯＳＦＥＴの特性を向上させるためには、チャネル領域のオン抵抗値を低減することや、ゲート容量を低減すること、トランジスタ面積を大型化して単位トランジスタの個数を増やすこと等が有効である。このようなＶＤＭＯＳＦＥＴとしては、特許文献１〜３に開示されたものがある。特許文献１〜３は、いずれもチャネル領域の通電経路が短くなるようにゲート電極を形成したものである。特許文献１は、チャネル領域となる部分以外が厚くなるようにゲート絶縁膜を形成したものであり、厚く形成された部分でゲート容量の低減を図っている。特許文献２は、チャネル領域上のみにゲート電極を選択的に形成し、チャネル領域以外のゲート容量をなくしたものである。また、特許文献３は、フィールド酸化膜のサイドウォールをゲート電極として形成し、ゲート電極を形成するためパターニングを不要としたものである。
【特許文献１】特開平５−１６７０６９号公報
【特許文献２】特開平７−７８９８２号公報
【特許文献３】特開平９−８２９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３のＶＤＭＯＳＦＥＴは、安定した特性とすること、大電力に対応可能とすることを両立することが困難であった。
【０００７】
特許文献１ではゲート絶縁膜やポリシリコンゲート電極（ゲート電極）の形成方法が述べられていないが、これらが段差形状に形成されたものが図面に示されているので、例えばフォトリソグラフィ法等でパターニングされ形成されたものであると考えられる。ところが、チャネル領域の通電経路を短くするためには極めて微細な形状に加工する必要がある。したがって、アライメントずれ等でチャネル領域の通電経路の長さがばらついてしまい、チャネル領域の抵抗値にばらつきが生じることによってデバイス特性が低下してしまう。また、例えばチャネル領域において局所的に低抵抗となった部分に大電流が流れることによって、発熱等の不具合を生じることや歩留りが損なわれることもある。
【０００８】
特許文献２のものは、チャネル領域となる部分上に選択的にゲート電極を設けるので、特許文献１のもの同様にアライメントずれによる不都合が回避できない。また、特許文献２の図１に示されているように、ゲート電極が櫛歯形状となり、ゲート電極が高抵抗化することやゲートパッドからの距離によってゲート電極に印加される電圧が大きく変化してしまうこと等により、トランジスタ面積を大きくして大電力に対応させることが困難である。
【０００９】
特許文献３のものは、エッチバック法でゲート電極を形成しているので、アライメントずれを防止することができるが、エッチバック法ではフィールド酸化膜上にゲート電極を残して形成することができないので、特許文献２のもの同様に、ゲート電極が櫛歯形状となる不都合を回避できない。またフィールド酸化膜上に別途ゲート電極を形成しようとすれば、特許文献１のもの同様にアライメントずれを回避できない。
【００１０】
本発明は、上記の事情を鑑み成されたものであって、チャネル領域のオン抵抗値及びゲート容量が低減され、かつアライメントずれが防止された優れた特性のＶＤＭＯＦＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、縦型二重拡散ＭＯＳ型ＦＥＴを有してなる半導体装置であって、前記縦型二重拡散ＭＯＳ型ＦＥＴは、
半導体層と、
前記半導体層上に選択的に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極と前記フィールド絶縁膜とからなる積層体の側壁に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され且つ前記第１ゲート電極と導通する第２ゲート電極と、からなり、前記半導体層の、前記第２ゲート電極と対応する部分がチャネル領域とされ、前記フィールド絶縁膜は前記ゲート絶縁膜よりも厚く形成されていることを特徴とする。
【００１２】
このように、第１ゲート電極とフィールド絶縁膜とからなる積層体のサイドウォールの一部として第２ゲート電極が形成された構成とすれば、サイドウォールの形成にはエッチングマスク等を用いたパターニングが不要なので、第１ゲート電極と第２ゲート電極とにアライメントずれを生じることがない。
【００１３】
また、一般にサイドウォールはエッチバック法で形成され、所望の幅にすることができるので、前記第２ゲート電極の幅を細くすることができる。したがって、第２ゲート電極の幅と対応するチャネル領域の通電経路を短くすることができ、チャネル領域のオン抵抗値を低減することができる。よって、電力損失が低減された高効率の半導体装置とすることができる。
【００１４】
また、エッチバック法で形成されたサイドウォールは、均一な幅に形成されるので、サイドウォールの一部として形成された第２ゲート電極も均一な幅に形成される。したがって、第２ゲート電極の幅と対応するチャネル領域の通電経路は均一な長さとなり、チャネル領域のオン抵抗値が均一となる。よって、例えばチャネル領域が局所的に低抵抗となり、ここに大電流が流れることによる半導体装置の発熱や素子損傷等が防止され、半導体装置の特性低下が防止される。
【００１５】
また、先述のように第２ゲート電極の幅を細くすれば、チャネル領域のオン抵抗値を低減することができるが、一方で第２ゲート電極の抵抗値が高くなってしまう。ところが、本発明の半導体装置には前記第２ゲート電極と導通する第１ゲート電極が形成されており、これを低抵抗の配線として機能させることができるので、第２ゲート電極へ供給される電力の損失を低減することができ、高効率の半導体装置とすることができる。
【００１６】
一般に、ＶＤＭＯＳＦＥＴ等のゲート型電界効果トランジスタの入力容量（ゲート容量）は、ゲート電極に電圧を印加した際にゲート電極と対応する位置の絶縁膜の電気容量で規定され、この電気容量は絶縁膜の厚さに反比例することが知られている。
本発明では、第１ゲート電極と対応する位置のフィールド絶縁膜の電気容量と、第２ゲート電極と対応する位置のゲート絶縁膜の電気容量と、の合計がゲート容量となる。ここで、フィールド絶縁膜はゲート絶縁膜よりも厚く形成されているので、フィールド絶縁膜の電気容量はゲート絶縁膜の厚さで形成された場合よりも小さくなる。したがって、フィールド絶縁膜の電気容量とゲート絶縁膜の電気容量の合計であるゲート容量は、フィールド絶縁膜を設けずにこの部分がゲート絶縁膜で構成された従来のＶＤＭＯＳＦＥＴよりも小さくなる。よって、高速にスイッチングできる半導体装置となっている。
【００１７】
また、一つのチャネル領域に対応する単位トランジスタの複数を良好に並列接続することができ、大電力に対応可能な半導体装置とすることができる。詳しくは、一般に複数のサイドウォールをエッチバック法で同時に形成すれば、全てのサイドウォールが同じ幅に形成される。したがって、このようにして形成された複数のサイドウォールを有するＶＤＭＯＳＦＥＴを構成すれば、複数の第２ゲート電極もその全てが同じ幅となり、それぞれの第２ゲート電極と対応する全てのチャネル領域の通電経路も同じ長さとなる。よって、チャネル領域のオン抵抗値は全て同じになり、オン抵抗値のばらつきに起因する不具合を生じることなくチャネル領域の個数、すなわち単位トランジスタの個数を増やすことができる。また、第１ゲート電極を介して複数の単位トランジスタを並列に接続すれば、先述のように第１ゲート電極は低抵抗の配線として機能させることができるので、電力損失の増加が抑制される。このようにして、多数の単位トランジスタが良好に並列接続されて構成されたＶＤＭＯＳＦＥＴは、大電流を多数の単位トランジスタに分担させて流すことができ、これを有する半導体装置は大電力に対応可能なものとなる。
【００１８】
なお、本発明で単位トランジスタとは、一つのチャネル領域と、これを介して接続された一対のソース領域及びドレイン領域と、前記チャネル領域に電界を印加可能な第２ゲート電極と、第２ゲート電極に電力を供給する第１ゲート電極と、を有する機能部のことを示すものとする。
【００１９】
また、前記第１ゲート電極は、前記第２ゲート電極よりも導電性が高い材料で形成された構成とすることもでき、この場合に金属シリサイドで形成された構成とすることがより好ましい。
このようにすれば、例えば第２ゲート電極を従来同様に多結晶シリコンからなるものとして実績のあるゲート特性を発現させることができるとともに、ゲート特性に影響しない第１ゲート電極を低抵抗化することができる。例えばＷＳｉ（タングステンシリサイド）等の金属シリサイドで第２ゲート電極を形成すれば、第１ゲート電極を従来と同じく多結晶シリコン等で形成した場合に、第１ゲート電極と第２ゲート電極との間の接触抵抗を小さくすることができる。また、第１ゲート電極を多結晶シリコン等で形成した場合よりも、第１ゲート電極の抵抗値を格段に低減できる。以上のように、第１ゲート電極の抵抗値をさらに低減することができるので高効率となる。また、良好にトランジスタ面積を大きくすることにより、大電力に対応可能な半導体装置とすることができる。
【００２０】
本発明の半導体装置の製造方法は、縦型二重拡散ＭＯＳ型ＦＥＴを有してなる半導体装置の製造方法であって、前記縦型二重拡散ＭＯＳ型ＦＥＴの形成方法は、
半導体層上に選択的にフィールド絶縁膜を形成するとともに、このフィールド絶縁膜上に第１ゲート電極を形成する工程と、
前記半導体層上における前記フィールド絶縁膜の非形成領域に、ゲート絶縁膜の材料膜を形成する工程と、
前記ゲート絶縁膜の材料膜と前記第１ゲート電極とを覆って第２ゲート電極の材料を堆積させ、第２ゲート電極の材料膜を形成する工程と、
前記第２ゲート電極の材料膜と前記ゲート絶縁膜の材料膜とをエッチバックして、前記第１ゲート電極と前記フィールド絶縁膜とからなる積層体の側壁に、ゲート絶縁膜を形成するとともに前記第１ゲート電極と導通する第２ゲート電極を形成して、前記ゲート絶縁膜と前記第２ゲート電極とからなるサイドウォールを形成する工程と、
前記半導体層の、前記第２ゲート電極形成部と対応する部分にチャネル領域を形成する工程と、を有し、前記フィールド絶縁膜を前記ゲート絶縁膜よりも厚く形成することを特徴とする。
【００２１】
このようにすれば、第２ゲート電極を、その幅が均一にかつ所望の細さになるように形成することができ、また第２ゲート電極とアライメントずれを生じることなくゲート絶縁膜を形成することができる。詳しくは、前記ゲート絶縁膜の材料膜と前記第１ゲート電極とを覆って第２ゲート電極の材料を堆積させると、第１ゲート電極と前記フィールド絶縁膜との積層体の側壁には、均一な幅で第２ゲート電極の材料が付着（堆積）する。そして、前記第２ゲート電極の材料膜を厚さ方向に異方性エッチング（エッチバック）すると、第２ゲート電極の材料膜は幅方向にエッチングされないので、したがって積層体の側壁に均一な幅さの材料膜を残すことができ、均一な幅の第２ゲート電極を形成することができる。
【００２２】
また、サイドウォールの幅すなわち第２ゲート電極の幅は、第２ゲート電極の材料膜の厚さ、側壁の高さ、エッチバックによって除去する第２ゲート電極の材料膜の厚さによって定まり、これらは高精度に制御することが可能なので、所望の幅の第２ゲート電極を形成することができる。また、前記ゲート絶縁膜の材料膜は、その上に形成された第２ゲート電極をマスクとしてエッチバックしているので、セルフパターニングとなり第２ゲート電極とのアライメントずれを生じることなくゲート絶縁膜を形成することができる。  
【００２３】
従来の方法のように、レジストパターン等を用いたパターニングによって第１ゲート電極と第２ゲート電極とを形成しようとすれば、アライメントずれを回避することは困難である。また、第２ゲート電極をエッチバック法で形成した後に、第１ゲート電極を形成する方法も考えられるが、やはりパターニングが必要となり同様にアライメントずれが生じる。また、第１ゲート電極を先に形成せず、第２ゲート電極の材料膜をエッチバックする際に、フィールド絶縁膜上に第２ゲート電極の材料膜を残すことによって第１ゲート電極と形成する方法も考えられる。しかしながら、エッチバック法は異方性エッチングを用いるので、第２ゲート電極の材料膜が厚さ方向に均一にエッチングされ、特定の部分すなわちフィールド絶縁膜上に選択的に第２ゲート電極の材料膜を残すことができない。よって、フィールド絶縁膜上に第２ゲート電極の材料膜を保持しようとすれば、レジストパターン等で保護する必要があり、パターニングによるアライメントずれを回避することができない。
ところが、本発明の方法では、第１ゲート電極を第２ゲート電極よりも先に形成しているので、第２ゲート電極の材料膜をエッチバックする際に第１ゲート電極はこの上の第２ゲート電極の材料膜に保護される。したがって、第１ゲート電極はエッチバックされて除去されることがなく保持され、かつ第１ゲート電極と前記フィールド絶縁膜との積層体の側壁に第２ゲート電極が形成される。よって、第１ゲート電極と第２ゲート電極とをアライメントずれが生じることなく形成することができる。
【００２４】
以上のようにして、第２ゲート電極を所望の幅に形成することができるので、これを細く形成してチャネル領域のオン抵抗値を低減することができる。また、フィールド絶縁膜を前記ゲート絶縁膜よりも厚く形成しているので、フィールド絶縁膜の電気容量を低減することができ、ゲート容量を低減できる。よって、チャネル領域のオン抵抗値及びゲート容量が低減され、かつアライメントずれが防止された優れた特性の半導体装置を製造することができる。
【００２５】
また、前記ゲート絶縁膜の材料膜を形成する工程では、前記ゲート絶縁膜を熱酸化法で形成することもできる。
このようにすれば、ゲート絶縁膜を所望の厚さに形成することができ、信頼性が高いゲート特性を発現させることができる。
【００２６】
また、前記第１ゲート電極を形成する工程では、前記第１ゲート電極を前記第２ゲート電極の材料よりも導電性が高い材料で形成することもでき、この場合には金属シリサイドで形成することが好ましい。
本発明の方法では、第１ゲート電極と第２ゲート電極とを別々に形成しているので、これらを互いに異なる材料で形成することができ、第１ゲート電極を第２ゲート電極よりも導電性が高い材料で形成すれば、第１ゲート電極と第２ゲート電極とを同じ材料で形成する場合よりも第１ゲート電極を低抵抗化することができる。また、第２ゲート電極を金属シリサイドで形成すれば、第１ゲート電極を従来のように多結晶シリコンで形成した場合に、第１ゲート電極と第２ゲート電極との間の接触抵抗を小さくすることができる。前記第１ゲート電極は第２ゲート電極へ電力を供給するための低抵抗な配線として機能させることができるので、実績があるゲート特性とされ、かつ高効率の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２８】
図１（ａ）は、本発明に係る半導体装置の一実施形態について、その要部である単位トランジスタ１００の構成を示す側断面図である。また、本実施形態の縦型二重拡散ＭＯＳ型ＦＥＴ（ＶＤＭＯＳＦＥＴ）１は、複数の単位トランジスタ１００が並列に接続されたものであり、図１（ｂ）は、ＶＤＭＯＳＦＥＴ１を模式的に示す平面概略図である。なお、図１（ａ）は、図１（ｂ）のＩａ−Ｉａ線矢視断面図に相当するものである。
【００２９】
図１(ａ）に示すように、ＶＤＭＯＳＦＥＴ１は、低濃度導電型半導体層（半導体層）１２と、この上に選択的に形成されたフィールド絶縁膜２１と、この上に形成された第１ゲート電極２２と、前記フィールド絶縁膜２１と第１ゲート電極２２との積層体２０の側壁に形成されたサイドウォール３０と、を備えて構成されている。前記サイドウォール３０は、低濃度導電型半導体層１２上に形成されたゲート絶縁膜３１と、この上に形成された第２ゲート電極３２と、からなり、第２ゲート電極３２は前記第１ゲート電極２２と導通するようになっている。
【００３０】
また、本実施形態では、前記積層体２０と前記サイドウォール３０とを覆って絶縁膜４０が設けられており、絶縁膜４０には後述するｎ＋層１４に対応してコンタクトホール４０ａが形成されている。また、絶縁膜４０上にはソース電極５０が形成されており、ソース電極５０は前記コンタクトホール４０ａ内にも埋め込まれている。
【００３１】
前記低濃度導電型半導体層１２は、半導体基板（図示せず）上に例えばエピタキシャル成長法により形成されたものであり、低濃度導電型半導体層１２の底面側には、例えば前記半導体基板に高濃度に不純物のイオンを注入してなる高濃度導電型半導体層１１が形成されている。そして、前記フィールド絶縁膜２１の非形成領域に対応する低濃度導電型半導体層１２の表層には、前記フィールド絶縁膜２１の間にＰ型不純物のイオンが注入されてなるＰウェル層１５が形成されている。また、Ｐウェル層１５の表層には、前記サイドウォール３０の周縁部からコンタクトホール４０ａ内に張り出して、ｎ型不純物のイオンが高濃度に注入されてなるｎ＋層１４が形成されており、ｎ＋層１４は前記コンタクトホール４０ａ内のソース電極５０と電気的に接続されている。また、前記フィールド絶縁膜２１の底面側の低濃度導電型半導体層１２は、ｎ型不純物のイオンを低濃度に含有するｎ−層１３となっている。
【００３２】
本実施形態では、前記ｎ＋層１４をソース領域として機能させることができるようになっており、ｎ−層１３をドレイン領域として機能させることができるようになっている。また、ｎ＋層１４とｎ−層１３との間のＰウェル層１５をチャネル領域１６として機能させることができるようになっている。また、本実施形態ではｎ−層１３が、前記高濃度導電型半導体層１１を介して、ドレイン電極６０に接続されている。
【００３３】
前記ゲート絶縁膜３１は、例えば従来のように熱酸化で形成されたものであり、フィールド絶縁膜２１はこのゲート絶縁膜３１よりも厚く形成されている。すなわち、フィールド絶縁膜２１は、従来のゲート絶縁膜よりも厚く形成されている。ゲート絶縁膜３１と第２ゲート電極３２とからなるサイドウォール３０は、エッチバック法で形成されることにより、前記積層体２０の側壁にアライメントずれなく形成されており、かつその幅が所望の細さにされたものである。なお、図１（ａ）ではＰウェル層１５の両端部上にサイドウォール３０を示しているが、図１（ｂ）に示すように、これらサイドウォール３０はコンタクトホール４０ａ内を周回して連続した一つのサイドウォール３０である。
【００３４】
また、前記第１ゲート電極２２と前記第２ゲート電極３２とは、直接接触することにより電気的に導通するように形成されており、図１（ｂ）に示すように本実施形態では、複数の第２ゲート電極３２が、共通の第１ゲート電極２２と接続されている。このような構成により、図示略の配線から第１ゲート電極２２に電圧が印加されると、第１ゲート電極２２に接続された全ての第２ゲート電極３２に電圧が印加され、第２ゲート電極３２と対応する前記Ｐウェル部１５すなわちチャネル領域１６に流れる電流を制御することが可能となる。
【００３５】
前記第１ゲート電極２２及び前記第２ゲート電極３２は、本実施形態では従来同様に多結晶シリコンで形成されたものである。第２ゲート電極３２は、その材料によってゲート特性が大きく左右されるため、従来の材料を用いることで信頼性を確保できるようになっている。また、前記第１ゲート電極２２は、第２ゲート電極３２への配線として機能させるが、その材料によってゲート特性が左右されないので、第２ゲート電極３２よりも導電性が高い材料からなるものとしてもよい。この場合、例えばＷＳｉ（タングステンシリサイド）やＭｏＳｉ（モリブデンシリサイド）、ＴｉＳｉ（チタンシリサイド）等の金属シリサイド等を用いることで、第１ゲート電極２２と第２ゲート電極３２との接触抵抗を軽減することができる。また、ＷＳｉ等は多結晶シリコンよりも導電性が極めて高いので、接触抵抗による抵抗増加を加味しても第１ゲート電極２２の抵抗値を格段に低減することができる。
【００３６】
また、図２（ｂ）に示したように本実施形態では、複数のｎ＋層１４（ソース領域）が共通のソース電極５０に接続されている。このような構成により、ソース電極５０からの電流は、複数のｎ＋層１４から複数のチャネル領域１６を介してｎ−層（ドレイン領域）１３へ分担させて流すことができるようになっている。このように、ＶＤＭＯＳＦＥＴ１は、ひとつのチャネル領域１６を有する単位トランジスタ１００を並列に接続させた構成となっており、大電流すなわち大電力に対応可能なパワーデバイスとして機能させることができるようになっている。
【００３７】
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記ＶＤＭＯＳＦＥＴ１の製造方法に適用した例を用いて説明する。
【００３８】
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）は、ＶＤＭＯＳＦＥＴ１の製造方法を示す断面工程図である。なお、ＶＤＭＯＳＦＥＴ１は、複数の単位トランジスタ１００（図１（ｂ）参照）を有しており、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）では、ＶＤＭＯＳＦＥＴ１の一つの単位トランジスタ１００を拡大して示している。
【００３９】
まず、図２（ａ）に示すように、例えば単結晶シリコンからなる半導体基板１０上に低濃度導電型半導体層（半導体層）１２をエピタキシャル成長させる。次に、図２（ｂ）に示すように、前記低濃度導電型半導体層１２上にフィールド絶縁膜２１を選択的に形成し、このフィールド絶縁膜２１上に第１ゲート電極２２を形成する。
【００４０】
具体的には、まず低濃度導電型半導体層１２上に、フィールド絶縁膜２１の材料と第１ゲート電極２２の材料とを成膜する。本実施形態では、ＳｉＯ２を３００ｎｍ程度に成膜してフィールド絶縁膜２１の材料膜とし、不純物を含有させて導電性を高めた多結晶シリコンを２００ｎｍ程度に成膜して第１ゲート電極２２の材料膜としている。そして、これら材料膜上に、例えばレジストパターン（図示せず）を形成しこれをマスクとして多結晶シリコン膜をエッチングして、第１ゲート電極２２を形成する。そして、レジストパターンを除去した後に、前記第１ゲート電極２２をマスクとしてＳｉＯ２膜をエッチングして、フィールド絶縁膜２１を形成する。第１ゲート電極２２をマスクとすることで、第１ゲート電極２２とのアライメントずれが生じることなくフィールド絶縁膜２１を形成することができる。このようにして、前記フィールド絶縁膜２１と第１ゲート電極２２とからなる積層体２０を形成する。
【００４１】
次に、図２（ｃ）に示すように、前記積層体２０の間の低濃度導電型半導体層１２表層に、例えば前記第１ゲート電極をマスクとしてＰ型不純物のイオンを注入し、適宜熱拡散等の処理を行ってＰウェル層１５を形成する。そして、図２（ｄ）に示すように、前記フィールド絶縁膜２１の間の前記低濃度導電型半導体層１２上、すなわちＰウェル層１５上にゲート絶縁膜３１の材料膜３１ａを形成する。本実施形態では、熱酸化法でゲート絶縁膜３１の材料膜３１ａを形成した後に、第１ゲート電極２２の熱酸化された部分を適宜除去する。
【００４２】
次に、図３（ａ）に示すように、前記ゲート絶縁膜３１の材料膜３１ａと前記第１ゲート電極２２とを覆って第２ゲート電極３２の材料を堆積させ、第２ゲート電極３２の材料膜３２ａを形成する。本実施形態では、不純物を含有させて導電性を高めた多結晶シリコンを３００ｎｍの厚さに成膜し、第２ゲート電極３２の材料膜３２ａを形成する。ここで、前記積層体２０の側壁２０ａにも第２ゲート電極３２の材料膜３２ａが形成されるが、その幅は第２ゲート電極３２の材料膜３２ａの厚さによって定まり、これらは高精度に制御することが可能なので、第２ゲート電極３２の材料膜３２ａを所望の幅に形成することができ、またいずれの側壁２０ａにおいても均一な幅に形成することができる。
【００４３】
次に、図３（ｂ）に示すように、前記第２ゲート電極３２の材料膜３２ａと前記ゲート絶縁膜３１の材料膜３１ａとをエッチバックして、前記積層体２０の側壁２０ａにゲート絶縁膜３１を形成するとともに前記第１ゲート電極２２と導通する第２ゲート電極３２を形成する。本実施形態では、０．００５Ｔｏｒｒ程度の圧力でＨＢｒ、Ｃｌ２、Ｏ２の混合ガスを流通ガスとし、ＲＦパワー２００Ｗ程度で１１０秒程の時間、低濃度導電型半導体層１２の厚さ方向に反応性イオンエッチングしてエッチバックする。
【００４４】
反応性イオンエッチング法等の高度な異方性エッチングでは、エッチング方向に垂直な方向すなわち第２ゲート電極３２の材料膜３２ａの幅方向にエッチングがほとんど進行しない。したがって、第２ゲート電極３２材料膜３２ａが幅方向にエッチングされる量は、厚さ方向にエッチングされる量を制御することにより、高度に制御することができ、所望の幅の第２ゲート電極３２を形成することができる。また、第２ゲート電極３２材料膜３２ａは。いずれの側壁２０ａにおいても均一な幅に成膜されているので、いずれの側壁２０ａにおいても均一な幅の第２ゲート電極３２を形成することができる。
【００４５】
また、前記ゲート絶縁膜３１の材料膜３１ａは、前記第２ゲート電極３２をマスクとして異方性エッチングされるので、第２ゲート電極３２とアライメントずれが生じることなく形成することができる。なお、前記ゲート絶縁膜３１の材料膜３１ａをエッチバックする際には、第１ゲート電極２２がエッチング（オーバーエッチ）されてしまうが、反応性イオンエッチング法では選択比が比較的小さく、かつ第１ゲート電極２２は前記ゲート絶縁膜３１の材料膜３１ａよりも十分に厚いので、これがエッチングで完全に除去されることはない。また、必要に応じて、オーバーエッチされる分の厚さだけ第１ゲート電極２２を厚く形成しておいてもよい。このようにして、前記積層体２０の側壁に、ゲート絶縁膜３１と第２ゲート電極３２とからなるサイドウォール３０を形成する。
【００４６】
次に、図３（ｃ）に示すように、前記Ｐウェル層１５の所定位置にレジストパターン（図示せず）等を形成し、このレジストパターンと、第１ゲート電極２２と、第２ゲート電極３２と、をマスクとしてｎ型不純物のイオンを前記低濃度導電型半導体層１２の表層に注入し、適宜熱拡散等の処理を行ってｎ＋領域１４を形成する。
【００４７】
次に、前記積層体２０と前記サイドウォール３０とを含む低濃度導電型半導体層１２の上面全体に絶縁材料を成膜して絶縁膜４０を形成し、絶縁膜４０上に例えばレジストパターン（図示せず）を形成しこれをマスクにエッチングしてコンタクトホール４０ａを形成する。そして、絶縁膜４０上とコンタクトホール４０ａ内に導電性膜を成膜してソース電極５０を形成する。そして、本実施形態では、前記半導体基板１０の底面側を研削して所望の厚さに加工した後、例えば半導体基板１０に底面側から不純物のイオンを高濃度に注入することで高濃度導電型半導体層１１を形成し、さらに高濃度導電型半導体層１１の底面側にドレイン電極６０を形成する。以上のようにしてＶＤＭＯＳＦＥＴ１を形成し、これを備えた半導体装置を製造する。
【００４８】
以上のような本発明の半導体装置の製造方法によれば、エッチバック法でサイドウォール３０を形成しているので、サイドウォール３０の幅を高度に制御することができる。したがって、サイドウォール３０と同じ幅になる第２ゲート電極３２を所望の幅に形成することができ、第２ゲート電極３２を細く形成することができる。よって、第２ゲート電極３２の幅と対応するチャネル領域１６の幅を短くすることができ、チャネル領域１６の通電経路の長さ、すなわちチャネル領域１６のオン抵抗値を低減することができる。
【００４９】
また、第２ゲート電極３２の材料膜３２ａは、いずれの積層体２０の側壁２０ａにも均一な幅で形成されており、これをエッチバックしているので、いずれの第２ゲート電極３２も均一な幅に形成することができる。したがって、チャネル領域１６のオン抵抗値のばらつきを低減することができる。
【００５０】
また、従来の方法で、第１ゲート電極を形成しようとすればパターニングを行う必要があり、アライメントずれを回避することができなかった。すなわち、第２ゲート電極の材料膜は、エッチバックした際に低濃度導電型半導体層の厚さ方向に均一な量が除去される。したがって、特定の部分に第２ゲート電極の材料膜を残そうとすれば、ここをレジストパターン等で保護する必要がある。また、第２ゲート電極を形成後に第１ゲート電極を形成しようとすれば、やはり第１ゲート電極の材料膜をパターニングする必要がある。
ところが、本発明の方法では、第１ゲート電極２２を第２ゲート電極３２よりも先に形成しているので、エッチバックした際に第１ゲート電極２２は、この上に形成された第２ゲート電極３２の材料膜３２ａに保護されて保持される。したがって、エッチバック法で第２ゲート電極３２を形成することができ、パターニングを必要としないので第１ゲート電極２２とにアライメントずれが生じない。したがって、アライメントずれに起因してチャネル領域１６のオン抵抗値がばらつくことがなく、良好なデバイス特性のＶＤＭＯＳＦＥＴ１を形成することができる。
【００５１】
また、前記フィールド絶縁膜２１は前記ゲート絶縁膜３１よりも厚く形成しているので、従来のゲート絶縁膜と同じ厚さに形成した場合よりも、フィールド絶縁膜２１の電気容量が小さくなる。したがって、フィールド絶縁膜２１の電気容量とゲート絶縁膜３１の電気容量の合計であるゲート容量を低減することができる。
【００５２】
以上のような方法で形成されたＶＤＭＯＳＦＥＴ１は、チャネル領域１６のオン抵抗値が低減されているので、これを備えた半導体装置は、電力損失が低減され高効率のものとなっている。また、例えば低濃度導電型半導体層１２を厚くして、ドレイン領域の抵抗値をオン抵抗の低減分だけ増加させること等により、高耐圧のＶＤＭＯＳＦＥＴとすることができ、大電力に対応可能な半導体装置とすることもできる。
【００５３】
また、第２ゲート電極３２は幅が細くなっておりその抵抗値が大きくなっているが、第１ゲート電極２２が形成されており配線として機能させるようになっているので、例えば第２ゲート電極３２を配線として引き回す必要がなく、ＶＤＭＯＳＦＥＴ１の消費電力の増加が抑制されている。
【００５４】
また、チャネル領域１６のオン抵抗値のばらつきが低減されているので、局所的に低抵抗値となったチャネル領域に大電流が流れてしまうことによる発熱や素子損傷が防止されたＶＤＭＯＳＦＥＴ１となっている。したがって、これを備えた半導体装置は、良好な特性のものとなっている。
【００５５】
また、先述のように第２ゲート電極３２の高抵抗化に起因するＶＤＭＯＳＦＥＴ１の特性の劣化が抑制されており、かつチャネル領域１６のオン抵抗値のばらつきが低減されているので、良好にトランジスタ面積を大きくしてチャネル領域１６の数を増加させることができる。そして、より大電流を多数のチャネル領域１６に分担させて流すことができ、大電力に対応可能なＶＤＭＯＳＦＥＴ１とすることができる。よって、これを備えた半導体装置も大電力に対応可能なものとすることができる。
【００５６】
また、ゲート容量が低減されているのでスイッチングの応答性が高速化され、したがって高速にスイッチング可能なＶＤＭＯＳＦＥＴ１となっている。よって、これを備えた半導体装置も高速にスイッチングが可能なものとなる。
【００５７】
なお、本実施形態では第１ゲート電極２２と第２ゲート電極３２とを同じ材料で形成しているが、本発明の方法ではこれらを別の工程で形成するので互いに異なる材料で形成することもできる。したがって、第１ゲート電極２２を金属シリサイドで形成すればよりＶＤＭＯＳＦＥＴ１の消費電力を低減することができる。また、第１ゲート電極２２や第２ゲート電極３２を多結晶シリコンで形成する場合には、本実施形態のように予め不純物を添加した多結晶シリコンを材料とすることで導電性を高めてもよいし、ｎ＋層１４等を形成する際に第１ゲート電極２２や第２ゲート電極３２に不純物のイオンを高濃度に注入して導電性を高めるようにしてもよい。
【００５８】
また、ドレイン電極６０を設けることなく、高濃度導電型半導体層１１をドレイン電極として機能させるようにしてもよい。また、ゲート絶縁膜３１の材料膜３１ａは、熱酸化法で形成する他にも絶縁材料を成膜して形成してもよい。
【図面の簡単な説明】
【００５９】
【図１】（ａ）は、ＶＤＭＯＳＦＥＴの側断面構成図、（ｂ）は平面概略図である。
【図２】（ａ）〜（ｄ）は、ＶＤＭＯＳＦＥＴの形成方法を示す工程図である。
【図３】（ａ）〜（ｄ）は、ＶＤＭＯＳＦＥＴの形成方法を示す工程図である。
【符号の説明】
【００６０】
1・・・ＶＤＭＯＳＦＥＴ（縦型二重拡散ＭＯＳ型ＦＥＴ）、１２・・・低濃度導電型半導体層（半導体層）、１６・・・チャネル領域、２０・・・積層体、２１・・・フィールド絶縁膜、２２・・・第１ゲート電極、３０・・・サイドウォール、３１・・・ゲート絶縁膜、３１ａ・・・ゲート絶縁膜の材料膜、３２・・・第２ゲート電極、３２ａ・・・第２ゲート電極の材料膜
【図１】
2009004676.tif 000003
【図２】
2009004676.tif 000004
【図３】
2009004676.tif 000005