(57)【要約】【課題】ＤＵＴから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行い、ホールド期間時の動作で直前の調整状態を保持することが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００は、ＤＵＴから出力されたクロック信号の周波数をｎ逓倍し、データ信号とクロック信号とを位相比較して検出した位相差に応じた電圧値を有する遅延調整用信号に基づいてクロック信号の伝送の遅延量を位相差を合わせるようにして調整する。ホールド期間時の動作を実行する際には、遅延調整用信号と保持用データ信号とを比較して検出した電位差のデータに従って保持用データ信号の電圧値を調整しておき、ホールド期間時の直前に調整した電圧値に基づいてクロック信号の遅延量を調整する。【選択図】図２
2009014363.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象から出力されるクロック信号及びデータ信号の双方の位相を比較して、これらクロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象から出力されたクロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、
前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
保持用データ信号を出力するＤＡＣと、
前記保持用データ信号と、前記ＰＨＤ回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、
前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、
ホールド期間の動作時に前記ＤＡＣと前記Ｄｅｌａｙ回路とを接続する信号接続手段とを更に備えたことを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記ＰＨＤ回路により検出された位相差を含む信号を平滑化させるＬＰＦ回路を更に備えたことを特徴とする半導体試験装置。
【請求項５】
半導体試験装置内で発生したクロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、
前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等の被試験対象に対して試験を行う半導体試験装置に係り、特に、被試験対象から出力されたデータ信号とクロック信号との間の位相差を調整する構成に関するものである。
【背景技術】
【０００２】
従来、半導体デバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して試験を行う半導体試験装置では、パターンジェネレータ等の信号発生部により発生させた試験信号を、タイミング調整部やドライバ等を介してＤＵＴに出力している。ソースシンクロナス方式では、試験信号に応じてデータ信号とクロック信号がＤＵＴから出力される。これらデータ信号とクロック信号を受信回路で受信すると、クロック信号を参照しつつ、比較回路でデータ信号と期待値データとを比較してパスまたはフェイルの判定を行う。
【０００３】
このＤＵＴから出力されたデータ信号とクロック信号とは基本的に同期しているが、互いに異なる伝送経路を介して伝送されることにより、伝送の過程で位相差を生じることがある。この場合、データ信号のセットアップ時間やホールド時間等のタイミングを正確に確認して試験を行うため、データ信号とクロック信号とを遅延回路で遅延させ、互いの位相差を調整している。
【０００４】
以下の特許文献１に記載された電子デバイスを試験する方法および装置では、被験電子デバイスからの出力データ信号および出力クロック信号を遅延回路網により遅延させている。この遅延により、信号経路誤差の解消並びに出力クロック信号のバッファ処理および分配に必要な時間を供給し、出力データ信号は、出力クロック信号を用いて同期させてその出力データ信号を読み取ることにより相対的に安定して位相差を調整している。
【０００５】
【特許文献１】特開２００１−１４１７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
また、従来の半導体試験装置では、以下のようにしてデータ信号とクロック信号との間の位相差を調整していた。図８は、従来の半導体試験装置２００のＤＵＴからの信号を入力する部分の構成を示す説明図である。また図９は、図８中Ａ〜Ｄの各伝送区間における信号を示すタイミングチャートである。ＤＵＴからのデータ信号とクロック信号は互いに同期してＤＵＴから出力されるが、伝送系路上での遅延量の違いによりデータ信号とクロック信号の間に位相差が生じることがある。この位相差に対して、データ信号、クロック信号の遅延量をそれぞれ遅延調整回路２１０，２２０で調整し、比較回路２３０やフリップフロップ２４０には位相差が調整された状態で安定して入力されるようにしている。
【０００７】
しかしながら、このような従来技術における半導体試験装置２００では、一度遅延調整回路で位相差を調整し安定させた後、この位相差が揺らいで変化すると、その都度、再調整を行わなければならない。
【０００８】
そこで本発明は、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象から出力されるクロック信号及びデータ信号の双方の位相を比較して、これらクロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。
【００１０】
このような構成により、本発明ではクロック信号とデータ信号の位相差を検出し、この位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このためＤＵＴから出力されるデータ信号とクロック信号との間の位相差が揺らいで変化した場合にも、この変化を検出して遅延量を自動的に調整することができ、その都度の再調整を行う必要がない。
【００１１】
また、本発明に係る他の半導体試験装置は、被試験対象から出力されたクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の１である場合に、前記クロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。
【００１２】
このような構成においても、クロック信号とデータ信号との位相差を検出し、この検出した位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このため、位相差が不測に変化しても、この変化を検出して遅延量を自動的に調整することができ、改めて遅延量の調整を行うことなく安定して試験を行うことができる。
【００１３】
上述の半導体試験装置において、保持用データ信号を出力するＤＡＣと、前記保持用データ信号と、前記ＰＨＤ回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、ホールド期間の動作時に前記ＤＡＣと前記とを接続する信号接続手段とを更に備えても良い。
【００１４】
上記の構成によれば、比較回路により検出された電位差に基づいて、保持用データ信号の電圧値を調整しておくことで、ホールド期間の動作時に保持用データ信号を出力してクロック信号の遅延量を調整することができる。この場合、ＤＵＴからデータ信号が出力されていないときでもホールド期間時の動作で直前の調整状態を保持して安定させることができる。
【００１５】
上述の半導体試験装置において、前記ＰＨＤ回路により検出された位相差を含む信号を平滑化させるＬＰＦ回路を更に備えたこととしてもよい。このような構成により、位相差を含む信号を平滑化し、Ｄｅｌａｙ回路で正確に遅延量を調整することができる。
【００１６】
本発明に係る他の半導体試験装置は、半導体試験装置内で発生したクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の１である場合に、前記クロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。
【００１７】
このような構成により、ＰＨＤ回路がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、この検出した位相差に基づいてクロック信号の遅延量を調整するので、ＤＵＴから出力されたデータ信号と半導体試験装置内で発生したクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して調整することができる。
【発明の効果】
【００１８】
本発明に係る半導体試験装置によれば、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【００２０】
〔第１実施形態〕
図１は、第１実施形態に係る半導体試験装置１００の装置内においてＤＵＴから出力されたデータ信号やクロック信号を受信する受信回路の構成を示した説明図である。
【００２１】
半導体試験装置１００の受信回路にはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）逓倍部１０１が設けられている。このＰＬＬ逓倍部１０１は、ＤＵＴから出力されたクロック信号を入力して周波数を整数逓倍するものである。またＰＬＬ逓倍部１０１は、ＤＵＴから出力されたクロック信号を受信すると、このクロック信号の周波数がデータレートに対して整数分の１（１／ｎ，ｎは整数）である場合には、クロック信号の周波数をｎ逓倍する。クロック信号の周波数がデータ信号のデータレートと同じ場合には、そのままクロック信号をＤｅｌａｙ回路１０２に出力する。
【００２２】
Ｄｅｌａｙ回路１０２は、ＰＨＤ（ＰＨａｓｅ  Ｄｅｔｅｃｔｏｒ）回路１０３が出力した遅延調整用信号をＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）回路１０４、スイッチ１０８を介して受け取り、この遅延調整用信号の電圧値に基づいてクロック信号とデータ信号との間の位相差を合わせるようにクロック信号の遅延量を調整する。
【００２３】
ＰＨＤ回路１０３は、ＤＵＴから出力されたデータ信号を入力し、ＰＬＬ逓倍部１０１が出力したクロック信号をＤｅｌａｙ回路１０２を介して受け取って、データ信号とクロック信号とを位相比較してデータ信号とクロック信号との間の位相差を検出する。また、この検出した位相差に応じたパルス幅を有する遅延調整用信号をＬＰＦ回路１０４、スイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。なお、ホールド期間時の動作で、スイッチ１０８によりＤｅｌａｙ回路１０２とＰＨＤ回路１０３とを非接続状態に切り換えると、遅延調整用信号はＤｅｌａｙ回路１０２に出力されない。ここで、ＤＵＴからクロック信号が出力されていないホールド期間の後に再びＤＵＴからクロック信号が出力されたときに、クロック信号の遅延量の調整を保持して伝送させるようになっている。
【００２４】
また受信回路にはＬＰＦ回路１０４が設けられており、このＬＰＦ回路１０４は、ＰＨＤ回路１０３が出力した遅延調整用信号のパルス幅を平滑化させて、データ信号とクロック信号との間の位相差に応じた電圧値とし、この遅延調整用信号をスイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。
【００２５】
ここで図４は、ＬＰＦ回路１０４の構成を示す説明図である。ＬＰＦ回路１０４は、図４（ａ）に示すように、抵抗４０１とコンデンサ４０２とを備えている。また、ＬＰＦ回路１０４は、図４（ｂ）に示すように、コンデンサ４０２の接地側に抵抗４０３を備えていても良い。ＬＰＦ回路１０４は、位相差のデータを含む信号の中から高周波数成分をコンデンサ４０２に蓄積させ、これを接地側へ逃がすことで除去し平滑化する。なお、図４は、ＬＰＦ回路１０４の構成を示す一例であり他の構成を有していても良い。
【００２６】
比較回路１０５は、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）１０７が出力した保持用データ信号とＰＨＤ回路１０３が出力した遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出するものである。
【００２７】
アップダウンカウンタ１０６は、クロック発生部が装置内で発生させた内部クロック信号をスイッチ１１０を介して受け取ってこの内部クロック信号と同期して動作し、比較回路１０５が検出した電位差のデータを受け取ってこの電位差のデータに応じたカウント値を出力する。ホールド期間時の動作でスイッチ１１０によりクロック発生部とアップダウンカウンタ１０６とが非接続状態に切り換えられると、アップダウンカウンタ１０６が内部クロック信号を受け取らなくなるので、アップダウンカウンタ１０６はカウント値の出力を停止する。
【００２８】
ＤＡＣ１０７は、アップダウンカウンタ１０６が出力したカウンタ値に基づいて保持用データ信号の電圧値を調整し、この調整した電圧値の保持用データ信号を比較回路１０５、スイッチ１０９を介してＤｅｌａｙ回路１０２に出力する。ここで、保持用データ信号は、ホールド期間時の動作でＤＵＴからのクロック信号の位相を保持するために用いられる信号である。ホールド期間時の動作でスイッチ１０９によりＤｅｌａｙ回路１０２とＤＡＣ１０７とを接続状態に切り換えると、保持用データ信号がＤｅｌａｙ回路１０２に出力される。このため、アップダウンカウンタ１０６とＤＡＣ１０７は、電圧調整手段としての機能を有する。
【００２９】
この他に半導体試験装置１００の受信回路には、スイッチ１０８，１０９，１１０が設けられている。このうちスイッチ１０８は、ＬＰＦ回路１０４とＤｅｌａｙ回路１０２との接続状態を切り換えるものである。またスイッチ１０９は、ＬＰＦ回路１０４と比較回路１０５またはＤＡＣ１０７とＤｅｌａｙ回路１０２の接続状態を切り換えるものである。そしてスイッチ１１０は、装置内で内部クロック信号を発生させるクロック発生部とアップダウンカウンタ１０６との接続状態を切り換えるものである。なお、このスイッチ１１０は、内部クロック信号と同期してアップダウンカウンタ１０６の動作の開始、停止を切り換えるために用いられているが他の構成を用いて行っても良い。このため、スイッチ１０９は、信号接続手段としての機能を有する。
【００３０】
続いて、第１実施形態における半導体試験装置１００のデータ信号とクロック信号との間に生じた位相差を調整する機能の動作について、図２に示すフローチャートを用いて説明する。なお、この動作ではスイッチ１０８，１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、クロック発生部とアップダウンカウンタ１０６との間が接続状態に切り換えられている。
【００３１】
ステップＳ２０１：ＰＬＬ逓倍部１０１は、内部に設けられたレジスタの設定に従ってＤＵＴから出力されたクロック信号の周波数をｎ逓倍する処理を行う。このとき、クロック信号の周波数がデータ信号のデータレートの１／ｎであれば、これらのクロック信号の周波数とデータ信号のデータレートとが一致する。
【００３２】
ステップＳ２０２：ＰＨＤ回路１０３は、ＤＵＴから出力されたデータ信号を入力し、またＰＬＬ逓倍部１０１が出力したクロック信号をＤｅｌａｙ回路１０２を介して受け取る。データ信号とクロック信号とを位相比較して、データ信号とクロック信号との間の位相差を検出する。そして、この検出した位相差に応じて、例えば予め設定されたパルス幅を有する遅延調整用信号を生成し、ＬＰＦ回路１０４に出力する。
【００３３】
ステップＳ２０３：ＬＰＦ回路１０４は、ＰＨＤ回路１０３が出力した遅延調整用信号のパルス幅を平滑化させてデータ信号とクロック信号との間の位相差に応じた電圧値とする処理を行う。この位相差に応じた電圧値とした遅延調整用信号をスイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。
【００３４】
ステップＳ２０４：Ｄｅｌａｙ回路１０２は、ＬＰＦ回路１０４が出力した遅延調整用信号を受け取り、この遅延調整用信号の電圧値に基づいてＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量を調整し、クロック信号とデータ信号との間の位相差を合わせる処理を行う。そして、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力し、試験判定等の処理を行う。
【００３５】
なお、以上のステップＳ２０１〜Ｓ２０４の処理は、図３のタイミングチャートのＡ期間、Ｂ期間に示すように、一度クロック信号の遅延量を調整しても位相差が正確に一致しない場合に繰り返し実行されクロック信号の位相をデータ信号に徐々に近づけて、クロック信号とデータ信号との間の位相差が正確に一致するように合わせられる。また、この位相差が揺らいで変化した場合にも即時に対応して、図３のタイミングチャートのＤ期間に示すように、複数回実行されこの位相差が正確に一致するように合わせられる。
【００３６】
続いて、第１実施形態における半導体試験装置１００のホールド期間時の動作でクロック信号の位相を保持する動作について、図５に示すフローチャートを用いて説明する。まず、この動作ではホールド期間時の前に遅延調整用信号の電圧値を保持する処理が行われる。スイッチ１０８、１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、クロック発生部とアップダウンカウンタ１０６との間が接続状態に切り換えられている。
【００３７】
ステップＳ５０１：比較回路１０５は、ＤＡＣ１０７が出力した保持用データ信号を入力し、また上述のステップＳ２０３においてＬＰＦ回路１０４が出力した遅延調整用信号をスイッチ１０８を介して受け取る。保持用データ信号と遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出する。そして、この検出した電位差のデータをアップダウンカウンタ１０６に出力する。
【００３８】
ステップＳ５０２：アップダウンカウンタ１０６は、比較回路１０５が検出した電位差のデータに応じたカウント値を生成し、クロック発生部が発生させた内部クロック信号と同期してこのカウント値の信号をＤＡＣ１０７に出力する。
【００３９】
ステップＳ５０３：ＤＡＣ１０７は、アップダウンカウンタ１０６が出力したカウント値を受け取り、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整する。また、ＤＡＣ１０７は、この調整した電圧値を保持し、この電圧値を有する保持用データ信号を生成して出力するように設定する。
【００４０】
なお、以上のステップＳ５０１〜Ｓ５０３の処理は、図３のタイミングチャートのＡ期間、Ｂ期間、Ｄ期間に示すように、繰り返し実行され保持用データ信号の電圧値を遅延調整用信号に徐々に近づけて、保持用データ信号と遅延調整用信号との間の電位差が正確に一致するように合わせられる。
【００４１】
ステップＳ５０４：ホールド期間時の動作では、スイッチ１０８，１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、また、クロック発生部とアップダウンカウンタ１０６との間が非接続状態に切り換えられる。合わせてスイッチ１０９により、ＤＡＣ１０７とＤｅｌａｙ回路１０２との間が接続状態に切り換えられる。
【００４２】
このときスイッチ１１０によりクロック発生部とアップダウンカウンタ１０６との間が非接続状態に切り換えられると、アップダウンカウンタ１０６からのカウント値の出力が停止する。これにより、保持用データ信号の電圧値として、ホールド期間の直前にステップＳ５０３において調整した電圧値がＤＡＣ１０７で設定される。
【００４３】
ステップＳ５０５：Ｄｅｌａｙ回路１０２は、ＤＡＣ１０７が出力した保持用データ信号をスイッチ１０９を介して受け取る。そして、この保持用データ信号の電圧値としてホールド期間の直前にステップＳ５０３において調整した電圧値に基づいて、ＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量を調整する。
【００４４】
ホールド期間時のデータ信号がＤＵＴから出力されていない間に、図３のタイミングチャートのＣ期間に示すように、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力する。
【００４５】
以上のように、第１実施形態における半導体試験装置１００では、クロック信号の周波数をｎ逓倍する処理を行い、データ信号とクロック信号とを位相比較して検出した位相差に応じた電圧値を有する遅延調整用信号を生成する。そして、Ｄｅｌａｙ回路１０２により遅延調整用信号に基づいて、ＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量をクロック信号とデータ信号との間の位相差を合わせるようにして調整する。
【００４６】
また、ホールド期間時に動作する際には、遅延調整用信号と保持用データ信号とを比較して検出した電位差のデータに応じたカウント値を生成し、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておく。ホールド期間時の動作が実行されると、Ｄｅｌａｙ回路１０２によりホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、クロック信号の遅延量を調整しクロック信号とデータ信号との間の位相差を合わせる。
【００４７】
このため、ＰＨＤ回路１０３がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、Ｄｅｌａｙ回路１０２によりこの検出した位相差に応じた電圧値を有する遅延調整用信号に基づいてクロック信号の遅延量を繰り返し調整するので、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整することができる。
【００４８】
また、ホールド期間時に動作する際には、比較回路１０５が遅延調整用信号と保持用データ信号とを比較して検出した電位差に基づいて保持用データ信号の電圧値を調整しておき、ホールド期間時の動作の実行時にこの保持用データ信号をＤｅｌａｙ回路１０２に出力してクロック信号の遅延量を調整するので、ＤＵＴからデータ信号が出力されていないときでもホールド期間時の動作を実行させて直前の調整状態を保持して安定させることができる。
【００４９】
受信回路において、Ｄｅｌａｙ回路１０２やＤＡＣ１０７等の各回路はループを形成しており、このループ内ではデータや信号が循環して出力されるので、回路特性のばらつきがあっても、そのばらつきはループ内で吸収される。またＤＡＣ１０７では、保持データ信号の電圧値をデジタルデータとして設定しておくため、長時間でも電圧値を不変のまま保持することができる。
【００５０】
〔第２実施形態〕
図６は、第２実施形態に係る半導体試験装置１３０の装置内においてＤＵＴから出力されたデータ信号を受信する受信回路の構成を示した説明図である。第２実施形態では、ＤＵＴから出力されるクロック信号の代わりに、所定のＡＴＥクロック信号（装置内で発生させた内部クロック信号）が受信される。
【００５１】
ＰＬＬ逓倍部１３１は、Ｄｅｌａｙ回路１３２が出力したＡＴＥクロック信号を受け取り、その周波数を整数逓倍する。また、Ｄｅｌａｙ回路１３２は、クロック発生部が発生させたＡＴＥクロック信号を入力して、ＰＬＬ逓倍部１３１が整数逓倍したＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにＡＴＥクロック信号の遅延量を調整する。ＰＨＤ回路１３３、ＬＰＦ回路１３４、比較回路１３５、アップダウンカウンタ１３６、ＤＡＣ１３７、スイッチ１３８、１３９、１４０は、第１実施形態におけるＰＨＤ回路１０３、ＬＰＦ回路１０４、比較回路１０５、アップダウンカウンタ１０６、ＤＡＣ１０７、スイッチ１０８、１０９、１１０と同様であるため、ここでは重複した説明を省略する。
【００５２】
以上のように、第２実施形態における半導体試験装置１３０では、ＡＴＥクロック信号の伝送の遅延量をＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにして調整することができる。また、ホールド期間時の動作を実行する際には、保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておき、ホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、ＡＴＥクロック信号の遅延量を調整し、ＡＴＥクロック信号とデータ信号との間の位相差を合わせることができる。
【００５３】
このため、ＤＵＴから出力されたデータ信号とＰＬＬ逓倍部１３１が整数逓倍したＡＴＥクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整し、データ信号と同期させることができる。
【００５４】
またＤｅｌａｙ回路１３２は、ＰＬＬ逓倍部１３１により周波数がｎ逓倍される前のＡＴＥクロック信号を入力するので、周波数が低い状態で調整を行うことができ、それだけＤｅｌａｙ回路１３２の設計の自由度を拡大することが可能である。
【００５５】
〔他の実施形態〕
上述の第２実施形態において、Ｄｅｌａｙ回路１３２がＡＴＥクロック信号を入力して、ＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにＡＴＥクロック信号の遅延量を調整していたが、これに限られず、ＡＴＥクロック信号とデータ信号を入れ替え、データ信号を入力して遅延量を調整しても良い。
【００５６】
図７は、この場合における半導体試験装置１５０の構成を示す説明図である。この半導体試験装置１５０では、Ｄｅｌａｙ回路１３２がＤＵＴから出力されたデータ信号を入力し、ＰＨＤ回路１３３に出力する。また、ＰＬＬ逓倍部１３１が、クロック発生部が発生させたＡＴＥクロック信号を入力して周波数を整数逓倍し、ＰＨＤ回路１３３に出力する。そして、ＡＴＥクロック信号とデータ信号を入れ替え、第２実施形態と同様にしてＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにデータ信号の遅延量を調整するＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）機能を実行する。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態の半導体試験装置の構成を示す説明図である。
【図２】第１実施形態の半導体試験装置の動作を示すフローチャートである。
【図３】第１実施形態の半導体試験装置の動作を示すタイミングチャートである。
【図４】第１実施形態の半導体試験装置のＬＰＦ回路の構成例を示す説明図ある。
【図５】第１実施形態の半導体試験装置のホールド期間時の動作を示すフローチャートである。
【図６】第２実施形態の半導体試験装置の構成を示す説明図である。
【図７】他の実施形態の半導体試験装置の構成を示す説明図である。
【図８】従来技術の半導体試験装置の構成を示す説明図である。
【図９】従来技術の半導体試験装置の動作を示すタイミングチャートである。
【符号の説明】
【００５８】
１００，１３０，１５０    半導体試験装置
１０１，１３１    ＰＬＬ逓倍部
１０２，１３２    Ｄｅｌａｙ回路
１０３，１３３    ＰＨＤ回路
１０４，１３４    ＬＰＦ回路
１０５，１３５    比較回路
１０６，１３６    アップダウンカウンタ
１０７，１３７    ＤＡＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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