(57)【要約】【課題】表示オフ時において、消費電力を低減した液晶表示装置を提供する。【解決手段】液晶表示装置の表示をオフするための信号として、表示オフコマンドが検出されると、その後の垂直同期信号Ｖｓｙｎｃに同期して、制御信号ＤＳＧが高レベルになり、第１のスイッチング素子ＳＷ１がオンされることでソース線ＳＬと共通電極ＣＬが短絡される。また、制御信号ＳＥＬが低レベルになることにより、水平スイッチング素子ＳＷＨはオフされ、ソース線ＳＬとソースドライバ１４とは切断される。また、制御信号ＣＳＧに応じて、第２のスイッチング素子ＳＷ２が切り換えられ、共通電極ＣＬに接地電位ＶＳＳが供給される。これにより、ソース線ＳＬと共通電極ＣＬとは、共に接地電位ＶＳＳに設定される。さらに、同じフレーム期間において、ソースドライバ１４と共通電極ドライバ１６の動作を停止させる。【選択図】図１
2009014918.tif 000002
【特許請求の範囲】
【請求項１】
ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、ソース線と、このソース線にソース信号を供給するソースドライバと、前記ソース線に接続された画素スイッチング素子を通してソース信号が印加される画素電極と、この画素電極と共通電極との間に配置された液晶と、前記共通電極に共通電極信号を供給する共通電極ドライバと、を備えた液晶表示装置において、
該液晶表示装置の表示をオフするための信号を検出すると、前記共通電極と前記ソース線を短絡させてそれらを同電位に設定し、前記ゲートドライバのゲート信号に応じて前記画素スイッチング素子をオンさせることにより、前記画素電極の電位を前記同電位に設定し、前記ソースドライバ及び前記共通電極ドライバの動作を停止させ、
その後、前記ゲートドライバの出力を固定電位に設定するように制御を行うシーケンス制御回路を設けたことを特徴とする液晶表示装置。
【請求項２】
前記シーケンス制御回路は、１フレーム期間に前記共通電極と前記ソース線を短絡させてそれらを同電位に設定し、前記ゲートドライバのゲート信号に応じて前記画素スイッチング素子をオンさせることにより、前記画素電極の電位を前記同電位に設定し、前記ソースドライバ及び前記共通電極ドライバの動作を停止させ、
その次の１フレーム期間に記ゲートドライバの出力を固定電位に設定するように制御を行うことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記同電位は接地電位であることを特徴とする請求項１又は請求項２に記載の液晶表示装置。
【請求項４】
前記ソース線と前記共通電極の間に接続された第１のスイッチング素子を備え、前記シーケンス制御回路は前記第１のスイッチング素子をオンさせることにより、前記ソース線を前記共通電極と短絡させることを特徴とする請求項１、２、３のいずれかに記載の液晶表示装置。
【請求項５】
前記共通電極を前記共通電極ドライバの出力端子に接続するか、前記共通電極を接地電位に接続するかを切り換える第２のスイッチング素子を備え、前記シーケンス制御回路は、前記第２のスイッチング素子の切り換えにより、前記共通電極に接地電位を供給することを特徴とする請求項１、２、３、４のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、表示オフ時のシーケンス制御を行うシーケンス制御機能を備えた液晶表示装置に関する。
【背景技術】
【０００２】
図４に従来の液晶表示装置の一画素の回路図を示す。ソース線ＳＬとゲート線ＧＬの交差点に対応して画素ＰＸＬが設けられている。画素ＰＸＬにはＮチャネル型の薄膜トランジスタ（以下、ＴＦＴという）からなる画素トランジスタ１０、画素トランジスタ１０のドレインに接続された画素電極１１、画素電極１１と共通電極ＣＬの間に配置された液晶１２、画素電極１１と共通電極ＣＬの間に接続された保持容量１３が設けられている。
【０００３】
画素トランジスタ１０のソースはソース線ＳＬに接続され、画素トランジスタ１０のゲートはゲート線ＧＬに接続されている。また、ソース線ＳＬにソース信号Ｓｉｇ（映像信号）を供給するソースドライバ１１４と、ゲート線ＧＬにゲート信号を供給するゲートドライバ１１５、共通電極ＣＬに共通電位信号ＣＯＭを供給する共通電極ドライバ１１６が設けられている。共通電極ＣＬとソース線ＳＬの間には、スイッチング素子ＳＷが設けられている。
【０００４】
上述の液晶表示装置の書き込み動作は以下の通りである。まず、ゲートドライバ１１５から高レベルのゲート信号がゲート線ＧＬに出力されると、画素トランジスタ１０がオンする。次に、スイッチング素子ＳＷがオンし、ソース線ＳＬと共通電極ＣＬが短絡される。すると、ソース線ＳＬの配線容量Ｃｓと共通電極ＣＬの配線容量Ｃｃにそれぞれ蓄積されていた電荷が両者に共有される結果、ソース線ＳＬと共通電極ＣＬとは同電位になる。この同電位は、短絡前のソース線ＳＬの電位と共通電極ＣＬの電位の間の電位であって、両者の有する配線容量比によって定まる。このとき、ソースドライバ１１４と共通電極ドライバ１１６の出力はハイインピーダンス状態になっている。
【０００５】
このようなスイッチング素子ＳＷを用いた動作は、書き込み前にソース線ＳＬ、共通電極ＣＬの電位を中間電位（高レベルと低レベルの中間の電位）に設定するための、一種のプリチャージ動作であり、以下、この動作をチャージシェア動作と呼ぶことにする。
【０００６】
その後、スイッチング素子ＳＷがオフされ、ソース線ＳＬと共通電極ＣＬとは切断される。そして、ソースドライバ１１４からソース線ＳＬにソース信号Ｓｉｇが出力されると、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素ＰＸＬに書き込まれる（画素書き込み）。即ち、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素電極１１に印加され保持容量１３によって保持される。そして、画素電極１１に保持された電位に応じて液晶１２の光学的制御が行われ、液晶表示が行われる。
【０００７】
このとき、ソースドライバ１１４と共通電極ドライバ１１６は前述のチャージシェア動作後の電位を起点として、充電又は放電動作を開始すればよいので、ソースドライバ１１４と共通電極ドライバ１１６の負担を軽減し、それらの消費電力を低減することができる。
【０００８】
また、従来の液晶表示をオフにするシーケンスでは、オフ状態の表示に対応したオフ電位、例えば黒表示に対応した電位を、一定周期でその極性を反転させながら画素ＰＸＬに書き込んでいた（オフ書き込み）。
【０００９】
なお、チャージシェア動作のためのスイッチング素子ＳＷを備えた液晶表示装置は、例えば、特許文献１に記載されている。
【特許文献１】特開２００３−１９５３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の液晶表示をオフにするシーケンスにおいては、オフ電位を印加し続けるため、表示オフ状態であるにもかかわらず、ソースドライバ１１４、ゲートドライバ１１５、共通電極ドライバ１１６を動作させ続けなければならなかった。そのため、液晶表示装置の低消費電力化が阻害されていた。
【課題を解決するための手段】
【００１１】
本発明の液晶表示装置は、ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、ソース線と、このソース線にソース信号を供給するソースドライバと、前記ソース線に接続された画素スイッチング素子を通してソース信号が印加される画素電極とこの画素電極と共通電極との間に配置された液晶と、前記共通電極に共通電極信号を供給する共通電極ドライバと、を備えた液晶表示装置において、該液晶表示装置の表示をオフするための信号を検出すると、前記共通電極と前記ソース線を短絡させてそれらを同電位に設定し、前記ゲートドライバのゲート信号に応じて前記画素スイッチング素子をオンさせることにより、前記画素電極の電位を前記同電位に設定し、前記ソースドライバ及び前記共通電極ドライバの動作を停止させ、その後、前記ゲートドライバの出力を固定電位に設定するように制御を行うシーケンス制御回路を設けたことを特徴とする。
【発明の効果】
【００１２】
本発明の液晶表示装置によれば、表示オフ時において、共通電極とソース線を短絡させているので、画素電位と共通電極とは同電位となり、画素スイッチング素子のリークによる表示不良が生じるおそれがない。また、ソースドライバ、ゲートドライバ、共通電極ドライバの動作を停止させるので、液晶表示装置の消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態による液晶表示装置について図面を参照しながら説明する。図１に示すように、ソース線ＳＬとゲート線ＧＬの交差点に対応して画素ＰＸＬが設けられている。画素ＰＸＬは図４のものと同様なので、その構成の説明は省略する。図１では２つの画素ＰＸＬだけを示したが、実際には図２のように、複数の画素ＰＸＬがマトリクス状に配置されている。
【００１４】
画素トランジスタ１０（本発明の画素スイッチング素子の一例）のソースはソース線ＳＬに接続され、画素トランジスタ１０のゲートはゲート線ＧＬに接続されている。また、一定周期で極性が反転するソース信号Ｓｉｇ（映像信号）をソース線ＳＬに供給するソースドライバ１４と、ゲート信号をゲート線ＧＬに供給するゲートドライバ１５が設けられている。
【００１５】
ゲートドライバ１５には、高レベルＶＶＤＤ（例えば８Ｖ）のゲート信号を発生するためのＶＶＤＤ発生回路（不図示）と、低レベルＶＶＥＥ（例えば−４Ｖ）のゲート信号を発生するためのＶＶＥＥ発生回路（不図示）が接続されている。ソースドライバ１４とソース線ＳＬとの間には、Ｎチャネル型ＴＦＴからなる水平スイッチング素子ＳＷＨが接続されている。
【００１６】
ソース線ＳＬと共通電極ＣＬの間には、ＴＦＴからなる第１のスイッチング素子ＳＷ１が接続されている。この第１のスイッチング素子ＳＷ１は、図４に示したスイッチング素子ＳＷと同様のものであり、通常動作時では前述のチャージシェア動作に用いられるが、表示オフ時には常にオンし、ソース線ＳＬを共通電極ＣＬと短絡するために用いられる。
【００１７】
また、共通電極ＣＬには、ＴＦＴからなる第２のスイッチング素子ＳＷ２が接続されている。第２のスイッチング素子ＳＷ２は、制御信号ＣＳＧに応じて、通常動作時では共通電極ＣＬを共通電極ドライバ１６の出力端子１６Ｐに接続し、表示オフ時には共通電極ＣＬを接地電位ＶＳＳに接続するように切り換える。ここで、共通電極ドライバ１６は通常動作時は共通電極ＣＬに共通電極信号ＣＯＭを供給する。共通電極信号ＣＯＭはクロック信号であり、その高レベルＶｃｏｍｈと低レベルＶｃｏｍｌの電位が交互に反転している。
【００１８】
さらに、上記構成に加えて、表示オフ時に、ソースドライバ１４、ゲートドライバ１５、共通電極ドライバ１６、第１のスイッチング素子ＳＷ１、第２のスイッチング素子ＳＷ２、水平スイッチング素子ＳＷＨの動作をシーケンス制御するシーケンス制御回路２０が設けられている。シーケンス制御回路２０は、この液晶表示装置の表示をオフするための信号、例えば、表示オフコマンドや電源オフコマンドを検出すると、シーケンス制御を開始するように構成されている。また、これらの各回路に電源電位を供給する電源（不図示）が設けられている。
【００１９】
なお、通常動作時は、第１のスイッチング素子ＳＷ１を用いて、前述のチャージシェア動作が行われるが、この時に第１のスイッチング素子ＳＷ１は制御信号ＤＳＧに応じてオンし、水平スイッチング素子ＳＷＨは制御信号ＳＥＬに応じてオフする。共通電極ドライバ１６の出力端子１６Ｐは第２のスイッチング素子ＳＷ２を介して共通電極ＣＬに接続されるが、共通電極ドライバ１６の出力はハイインピーダンス状態になっている。その後、画素書き込みが行われる。その時は、水平スイッチング素子ＳＷＨは制御信号ＳＥＬに応じてオンし、第１のスイッチング素子ＳＷ１は制御信号ＤＳＧに応じてオフする。
【００２０】
本発明の特徴は、シーケンス制御回路２０による表示オフ時のシーケンス制御にあり、以下、これについて図３を参照して説明する。液晶表示装置の表示をオフするための信号として、例えば、表示オフコマンドが検出されると、その後の垂直同期信号Ｖｓｙｎｃに同期して、制御信号ＤＳＧが高レベルになり、第１のスイッチング素子ＳＷ１がオンされることでソース線ＳＬと共通電極ＣＬが短絡される。また、制御信号ＳＥＬが低レベルになることにより、水平スイッチング素子ＳＷＨはオフし、ソース線ＳＬとソースドライバ１４とは切断される。また、制御信号ＣＳＧに応じて、第２のスイッチング素子ＳＷ２が切り換えられ、共通電極ＣＬに接地電位ＶＳＳが供給される。これにより、ソース線ＳＬと共通電極ＣＬとは、共に接地電位ＶＳＳに設定される。さらに、同じフレーム期間において、ソースドライバ１４と共通電極ドライバ１６の動作を停止させる。
【００２１】
また、同じフレーム期間において、ゲートドライバ１５から高レベルＶＶＤＤのゲート信号が出力されることで、画素トランジスタ１０がオンされる。これにより、ソース線ＳＬの接地電位ＶＳＳが画素ＰＸＬに書き込まれ、画素電極１１の電位は接地電位ＶＳＳに設定される（即ち、オフ書き込みされる）。なお、他の複数の画素ＰＸＬについても同様にして、各画素電極１１の電位が接地電位ＶＳＳに設定される。こうして、全ての画素ＰＸＬについて、オフ書き込みが行われる。
【００２２】
そして、次に到来する垂直同期信号Ｖｓｙｎｃに同期して、つまり、次のフレーム期間において、ゲートドライバ１５の動作を停止させ、ゲート信号を低レベルＶＶＥＥに固定する。このフレーム期間以降は表示の停止状態となる。
【００２３】
このように、上述の液晶表示装置によれば、表示オフ時に、共通電極ＣＬとソース線ＳＬを短絡させているので、画素電極１１と共通電極ＣＬとは同電位となり、画素トランジスタ１０のリークによる表示不良が生じるおそれがない。また、ソース線ＳＬ、画素電位１１、共通電極ＣＬはいすれも接地電位になるので、電荷が抜ける状態がなくなる。また、ソースドライバ１４、共通電極ドライバ１６の動作を停止させ、ゲートドライバ１５の出力を固定しているので、液晶表示装置の消費電力化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態による液晶表示装置を示す回路図である。
【図２】本発明の実施形態による液晶表示装置の画素の配置図である。
【図３】本発明の実施形態による液晶表示装置の電源オフ・シーケンスを説明するタイミング図である。
【図４】従来例の液晶表示装置の一画素を示す回路図である。
【符号の説明】
【００２５】
１０  画素トランジスタ    １１  画素電極              １２  液晶
１３  保持容量            １４  ソースドライバ        １５  ゲートドライバ
１６  共通電極ドライバ    ２０  シーケンス制御回路
ＰＸＬ  画素              ＳＬ  ソース線              ＣＬ  共通電極
ＧＬ  ゲート線            ＳＷ  スイッチング素子    
ＳＷＨ  水平スイッチング素子
ＳＷ１  第１のスイッチング素子
ＳＷ２  第２のスイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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