(57)【要約】【課題】センサ用のオペアンプへのノイズを低減する。【解決手段】  マルチチップパッケージの半導体装置１０では、アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが、同一パッケージ内に実装されている。ドライバチップ２０は、ロジックチップ３０用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅するオペアンプ群と、を含む。ドライバチップ２０は、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路４５０とが、対角位置に配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、
前記ドライバチップは、
前記ロジックチップ用のロジックチップ電源を作成するロジックチップ用電源回路と、
複数のセンサからの検出信号を増幅する複数のオペアンプと、
を含み、
前記ドライバチップは、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路とが、対角位置に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ロジックチップ電源を出力するためのロジックチップ電源出力端子が、前記ロジックチップ用電源回路の近傍に配置されていることを特徴とする半導体装置。
【請求項３】
前記ロジックチップ用電源に供給する基準電圧を発生するバンドギャップ基準電圧発生回路が前記複数のオペアンプと、前記ロジックチップ用電源との間に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置に関する。
【背景技術】
【０００２】
デジタルデータを論理処理するデジタル回路は、通常電圧駆動であり、オンオフ駆動する多数の微細なトランジスタから構成されている。デジタル回路を駆動するために十分な電流駆動能力を備える電源回路をデジタル回路用のチップに内蔵することは難しい。
【０００３】
このため、デジタル回路が集積化されたロジックチップの場合は、これと別チップで構成されるバイポーラトランジスタを利用した電源回路によって、ロジックチップに必要な電源を作成し、供給することが多い。
【０００４】
例えば特許文献１では、異種電源の複数のチップを有する半導体装置が示されているが、各チップでそれぞれ個別の電源を、図示しない電源回路からそれぞれ受けている。
【０００５】
【特許文献１】特開２００２−５７２７０号公報
【特許文献２】特開平７−２３２７７号公報
【特許文献３】特開平１１−１８７３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、ロジック回路は、比較的高周波数のクロックに基づいて、各種の論理動作を行う。従って、その動作は、電源ラインや、グランドラインに接続されたトランジスタをオンオフして、信号ラインＨレベルにしたり、Ｌレベルにしたりすることが基本となる。そこで、ロジック回路の電源ラインやグランドラインには、スイッチングノイズがのりやすい。一方、アナログ回路には、ホールセンサや、ジャイロセンサなどの検出信号を増幅するオペアンプが設けられ、これらの検出信号は微小な信号であり、ノイズの影響を極力排除したい。すなわち、スイッチングノイズが電源ラインやグランドラインにのると、オペアンプの出力にこれらの影響が出て、微小な検出信号の増幅信号において、ノイズの増幅信号が含まれてしまう。
【課題を解決するための手段】
【０００７】
本発明は、アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、前記ドライバチップは、前記ロジックチップ用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅する複数のオペアンプと、を含み、前記ドライバチップは、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路とが、対角位置に配置されていることを特徴とする。
【０００８】
また、前記ロジックチップ電源を出力するためのロジックチップ電源出力端子が、前記ロジックチップ用電源回路の近傍に配置されていることが好適である。
【０００９】
また、前記ロジックチップ用電源に供給する基準電圧を発生するバンドギャップ基準電圧発生回路が前記複数のオペアンプと、前記ロジックチップ用電源との間に配置されていることが好適である。
【発明の効果】
【００１０】
本発明によれば、ドライバチップの１角の付近にセンサ用のオペアンプが配置され、その対角の角にロジックチップ用電源回路が配置される。従って、ロジックチップの電源ラインにのるノイズが、ドライバチップ内部のラインに伝達されても、センサ用のオペアンプへ影響を与えることを効果的に防止できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１２】
図４は、本実施形態に係るマルチチップパッケージ（ＭＣＰ）の半導体装置の概略回路構成を示す。この半導体装置（マルチチップパッケージ）１０は、アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが共通の基板に搭載されパッケージングされている。本実施形態では、この半導体装置は、カメラなどに採用される防振機能、いわゆる手ぶれ補正機能を実現するための処理を実行することができる。もちろん、本発明のＭＣＰは、防振装置用半導体装置には限定されないが、本実施形態では、以下、この防振装置用半導体装置を例に説明する。
【００１３】
ビデオカメラ、デジタルスチルカメラ等の撮像機器では、手振れに代表される振動等により被写体像にぶれが発生し、撮影映像が見づらくなることを防止する要求があり、防振機能が設けられている。この防振機能は、被写体に対する撮像機器の振動を検出し、その振動に応じて、光学系（レンズ）やＣＣＤなどの撮像素子をモータによってシフト補正する方法や、撮像データを補正する方法などによって実現できる。
【００１４】
ジャイロセンサなどのセンサを利用した振動検出や、検出された振動から求めた補正信号によるモータの駆動制御の実行は、アナログ信号を取り扱う必要性が有るため、バイポーラトランジスタを少なくとも一部に用いたアナログ回路を有するドライバチップ２０によって実行する。一方、検出された振動に基づいて補正信号を求めるには、センサの検出信号をＡ／Ｄ変換したデジタル信号を論理演算することが好適であり、このような補正データ処理を、デジタル回路を有するロジックチップ３０によって実行する。
【００１５】
ここで、図５には、アナログ回路を搭載したドライバチップ２０の概略平面図を示してある。このドライバチップ２０には、その周辺部に複数のパッド（端子）６０が設けられている。また、その内部には、オペアンプ群７０、バンドギャップ定電圧回路４２０、出力段８０、その他回路９０、ロジックチップ用電源回路４５０が設けられている。
【００１６】
パッド６０は、信号や電源電圧の入力や出力に利用される。オペアンプ群７０は、多数のオペアンプから形成されており、パッド６０から入力された信号や、内部で発生した信号を増幅する。例えば、外部に接続されたホール素子の検出信号を増幅する複数のホールアンプがオペアンプ群７０によって形成される。バンドギャップ定電圧回路４２０は、後述するように、温度や、電源電圧Ｖｃｃが変化しても、変化しない基準電圧を発生する。出力段８０は、光学系を駆動するためのボイスコイルの駆動電流を発生するアンプなどが含まれる。その他回路９０には、電源電圧Ｖｃｃの低下時の処理を行うＶｃｃ低電圧カット回路や、加熱時に保護動作を行う過熱保護回路などが含まれる。また、ロジックチップ用電源回路４５０は、バンドギャップ定電圧回路４２０からの基準電圧をバッファして、十分な電流能力の電源としてロジックチップ３０に供給する。ロジックチップ用電源回路４５０の図における上方に隣接するパッドがロジック電源の出力ノードＮｖｌｏｇｉｃとなっている。
【００１７】
そして、本実施形態では、ロジックチップ用電源回路４５０は、ドライバチップ２０の図における右上に配置されており、オペアンプ群７０は、ドライバチップ２０の図における下方に配置されている。特に、微小な検出信号を増幅するホールアンプなどは、ドライバチップ２０の図における左下の位置になるべく配置してある。このように、ロジックチップ用電源回路４５０と、センサの検出信号を増幅するアンプをドライバチップ２０の対角位置に配置することで、両者の距離が遠くなる。ロジックチップ用電源回路４５０からのロジック電源は、ロジックチップ３０にその電源として供給されるため、ロジック回路のＨレベル、Ｌレベルの切り換えスイッチング動作に従って、その動作周波数に基づく、高周波のノイズがのりやすく、このロジックチップ用電源回路４５０の電源、グランドにもノイズがのりやすい。
【００１８】
本実施形態では、ロジックチップ用電源回路４５０と、センサ検出信号のアンプとが、ドライバチップ２０上で最も離れて配置されている。従って、電源、グランドにノイズがのっても、それがセンサ検出信号のアンプに影響を与えることを抑制できる。
【００１９】
また、バンドギャップ定電圧回路４２０をオペアンプ群７０（センサ検出信号のアンプなど）とロジックチップ用電源回路４５０との間に配置したため、ロジックチップ用電源回路４５０への基準電圧の供給とオペアンプ群７０への基準電圧の供給の両方を効率的に行うことができる。
【００２０】
図１には、ドライバチップ２０と、ロジックチップ３０の構成例が示してある。ここで、この図１は、回路の内容を示すものであって、各要素は回路の説明がしやすいように配置している。
【００２１】
図１において、ＭＣＰ１０に外付けされたジャイロセンサ５１０は、振動を検出し、検出された信号を増幅する。増幅された信号は、振動検出信号としてロジックチップ３０に供給され、補正量の演算に用いられる。
【００２２】
ドライバチップ２０の補正用のアナログ回路２２０には、ロジックチップ３０で求められた振動に応じた補正信号が供給される。ここで、図１の例では、振動補正には、ＭＣＰ１０に外付けされたボイスコイルモータ（ＶＣＭ）５２０などを用い、振動による被写体に対する撮像装置のずれをキャンセルするようにレンズ位置を調整することで補正する。ＶＣＭ５２０（５２０ｐ、５２０ｙ）はピッチ方向、ヨー方向に設けられ、レンズ位置をピッチ方向、ヨー方向にそれぞれにシフトすることを可能としている。補正用のアナログ回路２２０は、ＶＣＭ５２０のコイルをＢＴＬ（Bridged Transless）駆動する回路を有し、具体的には、補正信号を所望レベルにシフトした後、ＢＴＬアンプで増幅し、ＶＣＭコイルに供給し、ＶＣＭ５２０を駆動している。
【００２３】
レンズ位置は、ＭＣＰ１０に外付けされたホール素子５３０を駆動して検出しており、ドライバチップ２０のホール素子用アナログ回路２３０は、ホール素子５３０にバイアス電圧を印加するバイアス回路２３２と、ホール素子５３０から得られる信号を増幅して位置検出信号を作成するホールアンプ２３４を有する。なお、この位置検出信号は、ロジックチップ３０に供給され、上記ＶＣＭ５２０によるレンズ駆動のフィードバックに用いられる。
【００２４】
ロジックチップ３０は、ジャイロセンサ５１０から得られる振動検出信号、ホールアンプ２３４から得られる位置検出信号等、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ）３１０を備える。また、振動検出信号から振動量を求める振動演算部３２０、位置検出信号と振動量から補正用の位置制御信号を求める位置演算部３３０、演算部３２０，３３０の動作などを制御するための処理部（ＣＰＵ）３４０を有する。さらに、得られた位置制御信号をアナログ信号に変換してドライバチップ２０に供給するためのデジタルアナログ変換回路（ＤＡＣ）３５０を備える。また演算時に必要なデータなどを記憶するＲＯＭやＳＲＡＭなどのメモリ部３６０、外部入出力端子回路（Ｉ／Ｏセル）３７０等もチップ内に集積されている。
【００２５】
ここで、ロジックチップ３０において、Ｉ／Ｏセル３７０については外部の装置電源回路より供給される３．３Ｖ電源の供給を受けて動作する。しかし、内部ロジック回路（振動演算部３２０、位置演算部３３０、ＣＰＵ３４０等）は、本実施形態において１．２Ｖ電源の供給を受けて動作する低電圧型回路を採用している。
【００２６】
ロジックチップ３０では、ＣＭＯＳトランジスタなどを用いたデジタル回路であるため、この外部電源から供給される３．３Ｖ電源から１．２Ｖ電源を得るためには、面積の大きな降圧回路を必要とする上、ＣＭＯＳトランジスタだけでは十分な電流供給能力を持つ電源を作成することができない。本実施形態では、専用の電源回路チップを用いることなく、ロジックチップ３０で用いる電源（１．２Ｖ電源）を、このロジックチップ３０と共にパッケージングされる上記ドライバチップ２０内に作成している。
【００２７】
上述のようにドライバチップ２０は、バイポーラトランジスタなどを備える振動補正用、ホール素子用のアナログ回路２２０，２３０等を用いている。したがって、これらのアナログ回路の形成時に同一の半導体基板上に、バンドギャップ定電圧回路などを利用した安定した電源回路を集積することが出来る。
【００２８】
また、図２に示すように、ドライバチップ２０とロジックチップ３０とは１つのパッケージ内に共通のパッケージについての基板１００に対して樹脂などのモールド材５０によってパッケージングされる。なお、図２の例では、この２つのチップは、基板１００に実装したロジックチップ３０の上にドライバチップ２０を積み重ね、これら全体を覆ってモールド材５０を配している。チップは積み重ねる方式には限定されず、水平方向に並べて配置しても良い。また、基板１００は、コア基板を採用しても良いが、より高密度、薄型実装をするために配線パターンフィルムの上に直接チップを搭載したパッケージ方法を採用することができる。さらに、パッケージするチップは２つに限定される訳ではなく、他にも必要に応じて別のチップを一緒に実装してもよい。このようにＭＣＰ１０では、異なるチップであっても、１つにパッケージングされるため、端子間距離を非常に短くすることができ、少ない電力損失で、ドライバチップ２０からロジックチップ３０へ１．２Ｖ電源を供給することができる。なお、ドライバチップ２０は、バイポーラトランジスタと、ＭＯＳトランジスタとの両方を備えるｂｉ−ＣＭＯＳ型のチップを採用している。
【００２９】
そして、本実施形態では、このドライバチップ２０の中に、ドライバチップ２０では不使用のロジックチップ用の電源回路４０を設けている。この電源回路４０は、図示しない電源装置から供給されるＶｃｃ（２．７Ｖ〜５．５Ｖ）に基づいて、基準電圧を発生するバンドギャップ定電圧回路４２０と、基準電圧をバッファするロジックチップ用電源回路４５０からなり、このロジックチップ用電源回路４５０からロジックチップ３０に必要なＶｃｃと異なる電圧（ここでは１．２Ｖ）の電源を供給する。
【００３０】
図３は、ドライバチップ２０内に形成された１．２Ｖ電源回路（ロジックチップ用電源回路）４０の概略回路構成の一例を示している。
【００３１】
ドライバチップ２０には、外部装置電源回路から該ドライバチップ２０の動作電源としてＶｃｃ（要求に応じた２．７Ｖ〜５．５Ｖ程度）が供給されている。図３のロジックチップ用電源回路４０は、大別すると、バンドギャップ定電圧回路４２０とロジックチップ用電源回路４５０を備える。バンドギャップ定電圧回路４２０は、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３、抵抗Ｒ２，Ｒ３，Ｒ４を有する。
【００３２】
トランジスタＱ１１のベースとコレクタとは接続され、かつ、このＱ１１のコレクタは抵抗Ｒ２を介してノードＮrefに接続されている。また、Ｑ１１のエミッタはＧＮＤに接続されている。Ｑ１１のベースには、Ｑ１１の整数倍のエミッタ面積を持つトランジスタＱ１２のベースが接続され、このＱ１２のエミッタは、抵抗Ｒ４を介してＧＮＤに接続され、Ｑ１２のコレクタは抵抗Ｒ３を介してノードＮrefに接続されている。
【００３３】
Ｑ１２のコレクタと抵抗Ｒ３との接続点には、トランジスタＱ１３のベースが接続され、このＱ１３のエミッタはＧＮＤ、コレクタはノードＮrefに接続されている。
【００３４】
なお、バンドギャップ定電圧回路４２０と電源Ｖｃｃとの間には定電流源４１０が設けられており、バンドギャップ定電圧回路４２０に定電流を供給している。なお、定電流源４１０とＧＮＤとの間には、定電流源４１０における電流量を調整するＮＰＮトランジスタＱ３のコレクタエミッタと抵抗Ｒ１が設けられている。
【００３５】
ここで、Ｑ１２のエミッタ面積Ａｅ２はＱ１１のエミッタ面積Ａｅ１の整数倍Ｎに設定され、両トランジスタのベースが共通接続となっている。このため、Ｑ１１のベース・エミッタ間電圧Ｖbe１と、Ｑ１２のベース・エミッタ間電圧Ｖbe２との電圧差△Ｖbeは、抵抗Ｒ４に生ずる電圧に等しく、下記式（１）で表すことが出来る。
【００３６】
△Ｖbe＝Ｖbe１−Ｖbe２
＝（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ａe１）／（Ｉe２／Ａe２）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ｉe２）Ｎ］          ・・・・（１）
ここで、式（１）において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｉe１はＱ１１のエミッタ電流、Ｉe２はＱ１２のエミッタ電流である。
【００３７】
Ｑ１２のエミッタ電流Ｉe２は、下記式（２）で示され、
Ｉe２＝△Ｖbe／Ｒ４      ・・・（２）
式（２）式において、Ｒ４は抵抗Ｒ４の抵抗値である。
【００３８】
また、抵抗Ｒ３の両端に発生する電圧ＶＲ３は、下記式（３）で示され、
ＶＲ３＝Ｉc２×Ｒ３＋Ｉb３×Ｒ３      ・・・（３）
式（３）において、Ｉc２はＱ１２のコレクタ電流、Ｉb３はＱ１３のベース電流である。用いるトランジスタの電流増幅率ｈＦＥが充分に大きく、ベース電流が無視できるものとすると、上記（３）式は下式（４）
ＶＲ３＝Ｉe２×Ｒ３＝Ｒ３／Ｒ４×△Ｖbe        ・・・（４）
で示すことができる。よって、ノードＮrefにおける電圧Ｖrefは、下式（５）
Ｖref ＝Ｖbe３＋（Ｒ３／Ｒ４）×△Ｖbe
＝Ｖbe３ 
＋（Ｒ３／Ｒ４）×（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ｉe２）Ｎ］・・・（５）
で決定される電圧となる。ここで抵抗Ｒ２及びＲ３の抵抗値を等しくすると、Ｑ１１及びＱ１２のコレクタ電流が等しくなり、かつ、両トランジスタの電流増幅率ｈＦＥが充分に大きく、各ベース電流を無視できるものとすると、Ｑ１１及びＱ１２のエミッタ電流は等しく、（５）式は、下記式（６）
Ｖref＝Ｖbe３＋（Ｒ３／Ｒ４）×（ｋＴ／ｑ）×ｌｎ［Ｎ］    ・・・（６）
で表される。
【００３９】
以上のように、バンドギャップ定電圧回路４２０においてノードＮrefに電圧Ｖrefが作成される。このノードＮrefとＧＮＤとの間には分割抵抗として抵抗Ｒ５，Ｒ６がこの順に接続されており、抵抗Ｒ５と抵抗Ｒ６との接続点が、本実施形態において目的とする１．２Ｖのロジックチップ用電源電圧となるように抵抗Ｒ５及びＲ６の抵抗値が設定されている。
【００４０】
抵抗Ｒ５とＲ６との接続点である出力ノードＮoutは、ロジックチップ用電源回路４５０に接続されており、このロジックチップ用電源回路４５０で電流量が調整される。
【００４１】
ロジックチップ用電源回路４５０は、一例として図３に示すように差動部４５４を備える。差動部４５４は、出力ノードＮoutに抵抗Ｒ７を介してベースが接続されたＮＰＮトランジスタＱ２０と、電源出力ノードＮＶlogicに抵抗Ｒ８を介してベースが接続されたＮＰＮトランジスタＱ２１を備える。このトランジスタＱ２０，Ｑ２１のエミッタは定電流源４５２に接続され、トランジスタＱ２０のコレクタはＶｃｃとの間に設けられた第１カレントミラー回路（以下、第１ミラー回路）４５６のＰＮＰトランジスタＱ２２に接続され、電流供給を受けている。また、トランジスタＱ２１のコレクタもＶｃｃとの間に設けられた第２カレントミラー回路（以下、第２ミラー回路）４６０のＰＮＰトランジスタＱ２６のベース・コレクタに接続されており、電流供給を受けている。
【００４２】
上記カレントミラー回路４５６の出力側のＰＮＰトランジスタＱ２３のコレクタは、ＧＮＤとの間に設けられた第３カレントミラー回路（以下、第３ミラー回路）４５８のＮＰＮトランジスタＱ２４のベース・コレクタに接続されている。Ｑ２３には、差動部４５４のＱ２０に第１ミラー回路４５６のＱ２２が流す電流に等しい電流が流れ、この電流が第３ミラー回路４５８のＱ２４に供給される。第３ミラー回路４５８の出力側ＮＰＮトランジスタＱ２５は、第２ミラー回路のＰＮＰトランジスタＱ２７のコレクタとＰＭＯＳトランジスタＭ１のゲートとの接続ノードＮｇに接続され、Ｑ２５は、Ｑ２４の電流と等しい電流をＧＮＤに向けて流す。
【００４３】
一方、第２ミラー回路の出力側のＰＮＰトランジスタＱ２７は、ベースが共通接続されているＱ２６が流す電流（差動部４５４のＱ２１に供給する電流）に等しい電流をＶｃｃから接続ノードＮｇに向けて流す。この接続ノードＮｇにゲートの接続された上記Ｍ１は、そのソース又はドレインの一方がＶｃｃに接続され他方が電源出力ノードＮＶlogicが接続されている。また、この電源出力ノードＮＶlogicとＧＮＤとの間には抵抗Ｒ９が接続されている。
【００４４】
接続ノードＮｇの電圧は、この第２ミラー回路４６０から供給される電流と、第３ミラー回路４５８が引き抜く電流によって調整される。接続ノードＮｇの電圧に応じてＰＭＯＳトランジスタＭ１が動作し、このＰＭＯＳトランジスタＭ１に流れる電流が抵抗Ｒ９に流れ、電源出力ノードＯＵＴの電圧が決定されるが、この電源出力ノードＮＶlogicは、抵抗Ｒ８を介し差動部４５４のトランジスタＱ２１のベースに抵抗Ｒ８を介し負帰還されている。そこで、抵抗Ｒ８と、抵抗Ｒ７が同一の抵抗値であれば、電源出力ノードＮＶlogicにおける電圧が、バンドギャップ定電圧回路４２０からの出力ノードＮoutの電圧に揃うようにロジックチップ用電源回路４５０が動作する。
【００４５】
この電源出力ノードＮVlogicは、ドライバチップ２０のロジック電源出力端子（ＴＶｏｕｔ）に相当し、作成されたロジック電源は、図１および図２に示すように同一のパッケージ内に設けられるロジックチップ３０のロジック入力端子ＴＶｉｎに供給される。
【００４６】
なお、抵抗Ｒ７とＲ８を同一抵抗値と知ることによって、ロジックチップ用電源回路４５０の増幅率が１となる。また、抵抗Ｒ７，Ｒ８は省略し短絡することもできる。その場合の回路が図６に示してある。このように、抵抗Ｒ９の上側の出力（ノードＮｖｌｏｇｉｃ）の電圧をオペアンプに負帰還することで、入力電圧と、出力電圧が一致して出力トランジスタＭ１から十分な出力が端子（ノードＮｖｌｏｇｉｃ）に供給される。
【００４７】
上述のノードＮrefには、Ｖｃｃ低電圧カット回路４３０が接続されており、Ｖｃｃ起動時や、バッテリなどの放電によるＶｃｃ低下時等、所定電圧よりＶｃｃ電圧が低下した場合に、出力電圧ＴＶｏｕｔが低下することを防止するため、トランジスタＭ１をオフさせる。また、ノードＮrefには、過熱保護回路４４０も接続されており、バンドギャップ定電圧回路４２０での過熱時に、発熱源となるトランジスタＭ１の動作を停止させて電源回路を保護する。図３の例では、Ｖｃｃ低電圧カット回路４３０、過熱保護回路４４０は、図示しない電流制御配線経路によって、トランジスタＭ１のゲート（Ｎｇ）電位を制御しており、これによりＭ１の動作を停止させ、電源回路およびこの電源を受ける回路の保護と出力電圧の安定化を図ることができる。また、ドライバチップ２０内にドライバチップ用のバンドギャップ定電圧回路を用いた電源回路を備える場合には、このドライバチップ用の電源回路でも、同じ上記Ｖｃｃ低電圧カット回路４３０及び過熱保護回路４４０を利用してこれらの電源回路の保護を行ってもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係るマルチチップパッケージの概略回路構成例を示す図である。
【図２】マルチチップパッケージ１０の概要を示す説明図である。
【図３】ロジックチップ用電源回路４０の回路構成例を示す図である。
【図４】ドライバチップ２０の配置概要を示す平明図である。
【図５】マルチチップパッケージ１０の概要を示す説明図である。
【図６】ロジックチップ用電源回路の概略構成を示す図である。
【符号の説明】
【００４９】
１０  マルチチップパッケージ（ＭＣＰ）半導体装置、２０  ドライバチップ、３０  ロジックチップ、４０  電源回路、５０  モールド材、６０  パッド、７０  オペアンプ群、８０  出力段、９０  その他回路、１００  基板、２２０  補正用アナログ回路、３１０  ＡＤ変換回路、３２０  振動演算部（ジャイロイコライザ）、３３０  位置演算部（ホールイコライザ）、３４０  ＤＡ変換回路、５１０  ジャイロセンサ。
【図１】
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【図２】
2009158605.tif 000004
【図３】
2009158605.tif 000005
【図４】
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【図５】
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【図６】
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