(57)【要約】【課題】キャッシュコヒーレンシを維持するため、データ記憶領域と、これに対応する情報記憶領域とに対するアクセスを同時に行うことができ、かつシステムにおけるメモリのオーバーヘッドを抑制することができる半導体記憶装置を提供する。【解決手段】複数のビット線及びワード線の交点に配置された複数のメモリセルからなり、データを記憶する複数のビット単位の単位データ領域からなるデータ記憶領域と、単位データ領域各々に対応し、単位データ領域に記憶されるデータに関する情報を記憶する単位情報領域からなる情報記憶領域とからなるメモリセルアレイと、ワード線を選択するロウアドレスデコーダと、ビット線を選択するカラムアドレスデコーダと、カラムアドレスの一部または全てを用い、情報記憶領域におけるデータ単位領域に対応した単位情報領域のビット線を選択する情報記憶領域アドレス生成回路とを有する。【選択図】図１
2009151526.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との交点に配置された複数のメモリセルからなり、データを記憶する複数のビット単位の単位データ領域からなるデータ記憶領域と、前記単位データ領域各々に対応し、該単位データ領域に記憶されるデータに関する情報をそれぞれ記憶する単位情報領域からなる情報記憶領域とからなる前記メモリセルアレイと、
該メモリセルアレイにおいてメモリ領域を選択する、ロウアドレスに対応する前記ワード線を選択するロウアドレスデコーダと、
カラムアドレスに対応する前記データ記憶領域における前記ビット線を選択するカラムアドレスデコーダと、
該カラムアドレスの一部または全てを用い、前記情報記憶領域における前記データ単位領域に対応した前記単位情報領域の前記ビット線を選択する情報記憶領域アドレス生成回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記単位データ領域のバイト数が外部からの制御信号により書き換えて設定されるモードレジスタをさらに有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データ記憶領域が前記情報記憶領域に比較して記憶容量が大きいことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記データ記憶領域及び前記情報記憶領域各々が独立して、データの入出力ポートを有することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記データ記憶領域の入出力ポートが前記情報記憶領域の入出力ポートに比較して入出力のビット幅が大きいことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記データ記憶領域における入出力ポートの入出力ビット幅が製造段階において任意に設定されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記情報記憶領域の入出力ポートの入出力ビット幅が１ビットであることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記単位データ領域の各ビットを、前記データ記憶領域の入出力ポートからバーストアクセスするように、前記カラムアドレスデコーダがカラムアドレスをインクリメントして前記ビット線にアクセスすることを特徴とする請求項４から請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
前記情報記憶領域アドレス生成回路が、前記単位情報領域を示す情報記憶領域アドレスをインクリメントして、前記単位情報領域の各ビットを、前記情報記憶領域の入出力ポートからバーストアクセスすることを特徴とする請求項４から請求項７に記載の半導体記憶装置。
【請求項１０】
前記単位データ領域の各ビットに、前記データ記憶領域の入出力ポートからデータの読み書きの制御を行うデータ書込読出制御回路と、
前記単位情報領域の各ビットに、前記情報記憶領域の入出力ポートからデータの読み書きの制御を行う情報書込読出制御回路とをさらに有し、
前記データ書込読出回路と前記情報書込読出回路とが同期して、それぞれデータの読み出し及び書き込みを行うことを特徴とする請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項１１】
前記単位データ領域の各ビットに、前記データ記憶領域の入出力ポートからデータの読み書きを行うデータ書込読出制御回路をさらに有することを特徴とする請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項１２】
前記単位情報領域の各ビットに、前記情報記憶領域の入出力ポートからデータの読み書きを行う情報書込読出制御路をさらに有することを特徴とする請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項１３】
前記請求項１から請求項１２のいずれかに記載の半導体装置と、
複数のコアＣＰＵを有するマルチコアプロセッサと
を有し、
前記コアＣＰＵのキャッシュラインサイズが前記データ記憶領域における単位データ領域と同一であることを特徴とするデータ処理システム。
【請求項１４】
前記半導体記憶装置に対する前記コアＣＰＵからのアクセスを制御する制御部をさらに有し、
前記コアＣＰＵそれぞれが前記制御部を介して前記半導体装置に対するデータの読み書きを行い、該制御部が各前記コアＣＰＵの書き込むデータに対応した情報を、前記半導体記憶装置における前記情報記録領域から、該情報記録領域の入出力ポートを介して書き込み及び読み出しを行うことを特徴とする請求項１３記載のデータ処理システム。
【請求項１５】
請求項１から請求項１２のいずれかに記載の前記半導体記憶装置と、
複数のコアＣＰＵを有するマルチコアプロセッサと
が同一半導体基板上に形成され、前記コアＣＰＵのキャッシュラインサイズが前記データ記憶領域における単位データ領域と同一であることを特徴とするデータ処理システム。
【請求項１６】
請求項１から請求項１２のいずれかに記載の半導体記憶装置が共有メモリとして用いられており、マルチコアプロセッサにおける複数のコアＣＰＵが前記共有メモリをアクセスする、オペレーティングシステムが動作可能なコンピュータシステムであり、
前記オペレーティングシステムが前記マルチコアプロセッサの前記半導体記憶装置へのアクセス制御を行うことを特徴とするデータ処理システムの動作方法。
【請求項１７】
前記オペレーティングシステムが前記複数のコアＣＰＵを制御し、複数のスレッドを同時に制御することを特徴とする請求項１６に記載のデータ処理システムの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、キャッシュメモリを有するマルチコアプロセッサなどの複数個のプロセッサコアやＤＭＡコントローラにアクセスされる共有メモリに用いる半導体記憶装置及びその半導体装置を用いたシステムに関する。
【背景技術】
【０００２】
一般的なシングルコアプロセッサにおいては、パッケージの中に命令を解釈して演算などを行うプロセッサコアを１個搭載している。
一方、上記シングルプロセッサに対し、マルチコア プロセッサには、上記プロセッサコアが複数個入っており、マイクロプロセッサを複数個搭載しているような状態になる。
そして、キャッシュメモリを内蔵している上述したマルチコアプロセッサなどにおける複数個のプロセッサコアやＤＭＡコントローラにアクセスされる共有メモリを有するシステムにおいては、各メモリ階層におけるコヒーレンシを維持する必要がある。
【０００３】
ディレクトリベースのキャッシュシステムにおいて、キャッシュコヒーレンシを維持する技術がすでに開示されている（例えば、特許文献１参照）。
例えば、図１９において、図１９（ａ）がディレクトリベースのキャッシュコヒーレンシ方式を利用するメインメモリシステムを示し、図１９（ｂ）がこのメインメモリシステムの動作タイミングを示している。
図１９におけるデータバスは、１２８ビット幅のデータビットと、１６ビット幅の情報ビット（ＥＣＣやディレクトリタグビット）とのビット幅を有している。
この図１９（ａ）のシステムにおいて、メモリモジュールＤＩＭＭ（Dual In-line Memory Module）上にＥＣＣ（Error Check and Correct）とディレクトリタグビットとの情報を書き込むために、専用に１個のＤＲＡＭを追加している。
【０００４】
このため、図１９（ａ）のシステムは、ＥＣＣを利用しないシステムにとってはオーバーヘッドが大きいという問題がある。
また、図１９（ａ）のシステムは、データビットが書き換えられる毎に、ディレクトリタグビットを更新するためだけのメモリアクセスが１から４サイクル程度使われるため、メモリシステムのバンド幅が低減するという問題がある。
【０００５】
また、図２０において、図２０（ａ）には、上記図１９（ａ）の構成を改良した改良型のメインメモリシステムが示され、図２０（ｂ）にはシステムの動作タイミング図が示されている。
この図２０（ａ）のシステムにおいては、データバスが１２８ビット幅のデータビットと、それぞれのＤＩＭＭに対応した１６ビット幅の情報ビットに分けられている。
図２０（ａ）のシステムの構成によれば、ディレクトリタグビットの更新が異なるＤＩＭＭに対して行われる場合、データビットの読み出しとディレクトリタグビットの書き込みが同時に行われるため、メモリシステムのバンド幅の低減が防止できる。
【特許文献１】特開２００４−３０３２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２０（ａ）の方式では、情報ビットのビット幅が４倍必要となる上、ＥＣＣとディレクトリタグビットとに対し、専用に１個のＤＲＡＭを追加することとなり、ＥＣＣを利用しないシステムにとってはオーバーヘッドが大きいという問題が残る。
一方、メインメモリシステムにはキャッシュコヒーレンシを維持するためのハードウエア構成を持たせず、ソフトウエアによりキャッシュコヒーレンシを維持するという方法もある。
しかしこの場合にはソフトウエア作成の負担が増加し、特に多くのプロセッサから共有されるようなシステムの場合、その開発期間が大幅に長くなり、製造コストが上昇することとなる。
【０００７】
本発明は、このような事情に鑑みてなされたもので、キャッシュコヒーレンシを維持するため、データ記憶領域と、このデータ記憶領域に対応するキャッシュラインに関する情報を記憶する情報記憶領域とに対するアクセスを同時に行うことができ、かつシステムにおけるメモリのオーバーヘッドを抑制することができる半導体記憶装置およびその半導体記憶装置を用いたシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置は、複数のビット線と複数のワード線との交点に配置された複数のメモリセルからなり、データを記憶する複数のビット単位の単位データ領域からなるデータ記憶領域と、前記単位データ領域各々に対応し、該単位データ領域に記憶されるデータに関する情報をそれぞれ記憶する単位情報領域からなる情報記憶領域とからなる前記メモリセルアレイと、該メモリセルアレイにおいてメモリ領域を選択する、ロウアドレスに対応する前記ワード線を選択するロウアドレスデコーダと、カラムアドレスに対応する前記データ記憶領域における前記ビット線を選択するカラムアドレスデコーダと、該カラムアドレスの一部または全てを用い、前記情報記憶領域における前記データ単位領域に対応した前記単位情報領域の前記ビット線を選択する情報記憶領域アドレス生成回路とを有することを特徴とする。
【０００９】
本発明の半導体記憶装置は、前記単位データ領域のバイト数が外部からの制御信号により書き換えて設定されるモードレジスタをさらに有することを特徴とする。
【００１０】
本発明の半導体記憶装置は、前記データ記憶領域が前記情報記憶領域に比較して記憶容量が大きいことを特徴とする。
【００１１】
本発明の半導体記憶装置は、前記データ記憶領域及び前記情報記憶領域各々が独立して、データの入出力ポートを有することを特徴とする。
【００１２】
本発明の半導体記憶装置は、前記データ記憶領域の入出力ポートが前記情報記憶領域の入出力ポートに比較して入出力のビット幅が大きいことを特徴とする。
【００１３】
本発明の半導体記憶装置は、前記データ記憶領域における入出力ポートの入出力ビット幅が製造段階において任意に設定されることを特徴とする。
【００１４】
本発明の半導体記憶装置は、前記情報記憶領域の入出力ポートの入出力ビット幅が１ビットであることを特徴とする。
【００１５】
本発明の半導体記憶装置は、前記単位データ領域の各ビットを、前記データ記憶領域の入出力ポートからバーストアクセスするように、前記カラムアドレスデコーダがカラムアドレスをインクリメントして前記ビット線にアクセスすることを特徴とする。
【００１６】
本発明の半導体記憶装置は、前記情報記憶領域アドレス生成回路が、前記単位情報領域を示す情報記憶領域アドレスをインクリメントして、前記単位情報領域の各ビットを、前記情報記憶領域の入出力ポートからバーストアクセスすることを特徴とする。
【００１７】
本発明の半導体記憶装置は、前記単位データ領域の各ビットに、前記データ記憶領域の入出力ポートからデータの読み書きの制御を行うデータ書込読出制御回路と、前記単位情報領域の各ビットに、前記情報記憶領域の入出力ポートからデータの読み書きの制御を行う情報書込読出制御回路とをさらに有し、前記データ書込読出回路と前記情報書込読出回路とが同期して、それぞれデータの読み出し及び書き込みを行うことを特徴とする。
【００１８】
本発明の半導体記憶装置は、前記単位データ領域の各ビットに、前記データ記憶領域の入出力ポートからデータの読み書きを行うデータ書込読出制御回路をさらに有することを特徴とする。
【００１９】
本発明の半導体記憶装置は、前記単位情報領域の各ビットに、前記情報記憶領域の入出力ポートからデータの読み書きを行う情報書込読出制御路をさらに有することを特徴とする。
【００２０】
本発明のデータ処理システムは、上記いずれかに記載の半導体装置と、複数のコアＣＰＵを有するマルチコアプロセッサとを有し、前記コアＣＰＵのキャッシュラインサイズが前記データ記憶領域における単位データ領域と同一であることを特徴とする。
【００２１】
本発明のデータ処理システムは、前記半導体記憶装置に対する前記コアＣＰＵからのアクセスを制御する制御部をさらに有し、前記コアＣＰＵそれぞれが前記制御部を介して前記半導体装置に対するデータの読み書きを行い、該制御部が各前記コアＣＰＵの書き込むデータに対応した情報を、前記半導体記憶装置における前記情報記録領域から、該情報記録領域の入出力ポートを介して書き込み及び読み出しを行うことを特徴とする。
【００２２】
本発明のデータ処理システムは、上記いずれかに記載の前記半導体記憶装置と、複数のコアＣＰＵを有するマルチコアプロセッサとが同一半導体基板上に形成され、前記コアＣＰＵのキャッシュラインサイズが前記データ記憶領域における単位データ領域と同一であることを特徴とする。
【００２３】
本発明のデータ処理システムの動作方法は、上記いずれかに記載の半導体記憶装置が共有メモリとして用いられており、マルチコアプロセッサにおける複数のコアＣＰＵが前記共有メモリをアクセスする、オペレーティングシステムが動作可能なコンピュータシステムであり、前記オペレーティングシステムが前記マルチコアプロセッサの前記半導体記憶装置へのアクセス制御を行うことを特徴とする。
【００２４】
本発明のデータ処理システムの動作方法は、前記オペレーティングシステムが前記複数のコアＣＰＵを制御し、複数のスレッドを同時に制御することを特徴とする。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、各メモリ階層におけるコヒーレンシを維持するために、メインメモリとして使われるメモリ（現在ではＤＲＡＭが主流）において、ワード線により選択される領域（ページ）内を、データ記憶領域と情報記憶領域とに分割し、データ記憶領域を、ＣＰＵにおけるキャッシュメモリのキャッシュラインサイズに等しいサブ領域である単位データ領域に分割し、その単位データ領域に対応させ、単位データ領域に等しい数に情報記憶領域を分割した単位情報領域を、上記単位データ領域を割り当てる。
この構成により、本発明によれば、上記情報記憶領域に、対応する単位データ領域に関係する情報（例えば、キャッシュメモリにコピーを持っているか否か、有効なデータか否かなど）を記憶させることができ、単位情報領域に割り当てられた単位データ領域がアクセスされると、同時にアクセスしてキャッシュラインに関する情報を読み出すことが可能となる。
すなわち、本発明によれば、単位データ領域を選択したカラムアドレスにより、この単位データ領域に対応する単位情報領域がアクセスされるため、キャッシュラインに関連した情報を読み出す際、情報記憶領域をアクセスするために別途アドレスを生成して与える必要がなく、システム全体の構成が簡単になるというメリットがある。
【００２６】
また、本発明によれば、情報記憶領域用の入出力ポートを１ビット幅とすることができるため、コンピュータシステムの回路形成において、データラインの配線本数の増加を最小限に抑制することができ、かつデータ用のデータ記憶領域と情報用の情報記憶領域とが同一チップ内に形成されているため、従来のように専用のメモリを追加する必要がなく、システムのオーバーヘッドを無くことができるため、コスト低減と小型化とに効果がある。
【発明を実施するための最良の形態】
【００２７】
＜第１の実施形態＞
以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。ここで、本実施形態における半導体記憶装置はシリコンなどの半導体基板上に形成されたものあり、キャッシュコヒーレンス方式のメモリ管理を行うシステムに用いられる。
また、本実施形態においては、以下、例として１ＧビットのＤＲＡＭ（Dynamic Random Access Memory）を用いて説明するが、メモリ容量はこれに限られるものではない。また、ＤＲＡＭでなくとも、他にＳＲＭＡ（Static Random Access Memory）等の書き換え可能なメモリであれば、いずれにも適用することが可能である。
【００２８】
この図１において、半導体記憶装置は、命令バッファ１、動作制御回路２、モードレジスタ３、アドレスバッファ４、バンクアドレスレジスタ５、ロウアドレスレジスタ６、カラムアドレスレジスタ７、情報記憶領域アドレス生成回路８、バンク１１〜バンク１４、情報書込読出制御回路１５、情報入力ポート１６、データ入出力ポート１７及びデータ書込読出制御回路１８とを有している。
ここで、本実施形態の１ＧビットのＤＲＡＭは、４つの２５６Ｍ（データ記憶領域）ビットと、８Ｍ（データ記憶領域におけるデータの情報を記憶する情報記憶領域）ビットと容量を有するバンク１１、１２、１３及び１４より構成されている。
各バンクはロウデコーダ２０、カラムデコーダ２１、情報記憶領域カラムデコーダ２２、データ記憶領域２３、情報記憶領域２４から構成されている。
そして、各バンクは、複数のビット線と複数のワード線との交点に配置された複数のメモリセルからなるメモリセルアレイとして、上記データ記憶領域２３及び情報記憶領域２４を有している。
【００２９】
命令バッファ１は、外部から入力される５ビットのコマンド信号（ＲＡＳ＃、ＣＡＳ＃、ＷＲＣ２、ＷＲＣ１及びＷＲＣ０）をラッチし、ラッチしているコマンド信号を動作制御回路２及びモードレジスタ３それぞれに対して出力する。
動作制御回路２は、入力されるコマンド信号に対応して、情報書込読出制御回路１５及びデータ書込読出制御回路１８それぞれに対して、情報入出力ポート１６、データ入出力ポート１７を介したデータの書き込み及び読み出しの制御を行う。
モードレジスタ３は、外部から入力される制御信号であるコマンド信号のデータの特定の組合せと、このコマンド信号に同期して入力されたアドレスのビットパターンとから設定される値に対応して、後述する単位データ領域のバイト数及びチップの動作モードを設定する。
【００３０】
アドレスバッファ４は、外部から入力される１６ビットのアドレス信号（ＢＡ１、ＢＡ０、Ａ１３〜Ａ０）をラッチし、モードレジスタ３、バンクレジスタ５、ロウアドレスレジスタ６及びカラムアドレスレジスタ７に対して出力する。
バンクアドレスレジスタ５は、アドレス信号におけるＢＡ０及びＢＡ１とにより、バンク１１から１４のいずれかを選択する。
ロウアドレスレジスタ６は、各バンクのロウデコーダ２０に対して１４ビットのアドレス信号（Ａ１３〜Ａ０）を出力する。
カラムアドレスレジスタ７は、ビット幅に従って、アドレス信号（Ａ１３〜Ａ０）における９ビットから１２ビットがカラムアドレスとして割り当てられて入力され、入力されたカラムアドレスを、各バンクのカラムデコーダ２１へ出力するとともに、入力された初期値を情報記憶領域アドレス生成回路８に対して出力する。また、カラムアドレスレジスタ７は、バースト入出力を行う際、データの入出力タイミングに合わせて、入力されたカラムアドレスをインクリメントする。
【００３１】
情報記憶領域アドレス生成回路８は、後に詳細に説明するが、モードレジスタ３の設定値と、カラムアドレスレジスタ７の出力するカラムアドレスＣＡｉとより、情報記憶領域カラムデコーダ２２に対して情報記憶領域カラムアドレスＩＡｊを出力する。このカラムアドレスＣＡｉはインクリメントされない初期値が入力され、情報記憶領域アドレス生成回路８内部において保持される。
データ記憶領域２３は、上述したように２５６Ｍビットのメモリ容量を有し、そのデータバスＤＱとしてのビット幅が×４，×８，×１６または×３２ビットに設定可能であり、例えば、製造段階における配線層による切り替え、ボンディングによる切り替えにて一つの構成が選択される。
情報記憶領域２４は、８Ｍビットのメモリ容量を有し、ビット幅が常に１ビットに設定されている。
【００３２】
データ記憶領域２３及び情報記憶領域２４各々は、それぞれ独立したデータ入出力ポート１７、情報入出力ポート１６を有している。
上記データ入出力ポート１７は、データ書込読出制御回路１８の制御により、動作制御回路データ記憶領域２３のデータを、データバスＤＱを介して入出力する。
同様に、情報入出力ポート１６は、情報書込読出制御回路１５の制御により、情報記憶領域２４のデータを、情報バスＩＱを介して入出力する。
このデータバスＤＱは、すでに述べたように、ビット幅がデータ記憶領域２３のビット幅に対応して、４，８，１６及び３２ビットのいずれかに、製造段階において設定されている。
また、情報バスＩＱは、ビット幅が情報記憶領域のビット幅に対応して１ビットに製造段階において設定されている。
【００３３】
次に、図２を用いて１バンク分のメモリ領域の構成を詳細に説明する。図２は、図１におけるバンク、例えばバンク１１の構成を詳細に示す図である。
すでに説明したように、データ記憶領域２３が２５６Ｍビット、情報記憶領域２４が８Ｍビットにて構成されている。
ここで、ロウアドレスで選択されるワード線が１６３８４本あり、カラムアドレスにより選択されるビット線が１６３８４（２Ｋバイト＝２０４８×８）本ある。
すなわち、上記ロウデコーダ２０は、１４ビットのロウアドレスにより、０番地から１６３８３番地までの、１６３８４番地の示すいずれかの１ページを選択する。
そして、ワード線のいずれか１本にて選択される物理的な１ページのサイズは、データ記憶領域２３の２Ｋバイト（１バイト＝８ビット）と、情報記憶領域２４の５１２バイトとなっている。
【００３４】
図２からわかるように、同一ページに属するデータ記憶領域と情報記憶領域とは、同一のロウアドレスにより同時に選択される。
データ記憶領域２３のカラムアドレスは、０番地から２０４７番地（ただし、番地はバイト対応で表されている）までの２０４８バイト（２Ｋバイト）であり、ビット構成に対応したカラムアドレスの本数に従って、４，８，１６及び３２ビット幅にてアクセスされる。したがって、４ビット幅の場合にカラムアドレスが１２ビット、８ビット幅の場合にカラムアドレスが１１ビット、１６ビット幅の場合にカラムアドレスが１０ビット、３２ビット幅の場合にカラムアドレスが９ビットとなる。
一方、情報記憶領域２４のカラムアドレスは０番地から５１１番地（ただし、番地はビット対応で表されている）までの５１２ビットであり、常に１ビット幅にてアクセスされる。
【００３５】
次に、図３から図５には、図２におけるページ内のメモリ領域を、使用対象のコアＣＰＵのキャッシュラインサイズに対応するように分割した場合の構成例を示す。
キャッシュラインサイズは、一般的に３２バイトから２５６バイトに設定されることが多い。
大容量のメインメモリシステムの場合、通常ＤＲＡＭを複数個使用することにより、モジュール形態として実装されている。この場合、ＤＲＡＭを８個使用する構成が基本的となるため、１個あたり４バイトがキャッシュラインの最小サイズとすることとなる。
一方、ＤＲＡＭを１個用いてメインメモリシステムを構成する場合も小規模のシステムでは存在する。このＤＲＡＭを１個用いる場合、２５６バイトがキャッシュラインの最大サイズと考えて良い。そのため、以下の説明において、キャッシュラインサイズを４バイトから２５６バイトの範囲としている。
【００３６】
図３はキャッシュラインサイズが４バイトの場合である。データ記憶領域２３が４バイト単位の単位データ領域に分割されており、１ページが５１２個の単位データ領域から構成されている。それぞれの単位データ領域に対して、情報記憶領域２４が割り当てられている。ここで、情報記憶領域２４は１ビット単位の単位情報領域に分割されているため、５１２個の単位情報領域があり、それぞれ１つの単位データ領域に対して、１つの単位情報領域が対応づけられている。したがって、５１２ビットの情報記憶領域が１ビットずつ、単位データ領域に割り当てられている。
【００３７】
図４はキャッシュラインサイズが３２バイトの場合である。データ記憶領域２３が３２バイト単位の単位データ領域に分割されており、１ページが６４個の単位データ領域から構成されている。それぞれの単位データ領域に対して、情報記憶領域２４が割り当てられている。ここで、情報記憶領域２４は８ビット単位の単位情報領域に分割されているため、６４個の単位情報領域があり、それぞれ１つの単位データ領域に対して、１つの単位情報領域が対応づけられている。したがって、５１２ビットの情報記憶領域が８ビットずつ、単位データ領域に割り当てられている。
【００３８】
図５はキャッシュラインサイズが２５６バイトの場合である。データ記憶領域２３が２５６バイト単位の単位データ領域に分割されており、１ページが８個の単位データ領域から構成されている。それぞれの単位データ領域に対して、情報記憶領域２４が割り当てられている。ここで、情報記憶領域２４は６４ビット単位の単位情報領域に分割されているため、８個の単位情報領域があり、それぞれ１つの単位データ領域に対して、１つの単位情報領域が対応づけられている。したがって、５１２ビットの情報記憶領域が６４ビットずつ、単位データ領域に割り当てられている。
【００３９】
図６に図１における情報記憶領域用アドレス生成回路８の構成例を示す。情報記録領域用カラムアドレス０〜５１１番地に対応して、９ビットのカラムアドレス信号が、カラムアドレスから生成される。データ記憶領域２３をキャッシュラインサイズに対応したビット幅の単位データ領域に分割した分割数と、情報記憶領域２４の分割数とを一対一に対応させ、単位データ領域がアクセスされると、この単位データ領域に対応する単位情報領域が選択されるように、すなわち情報記憶領域２４の最下位の番地がアクセスされるように、キャッシュラインサイズに対応してＮ０〜Ｎ５がＶＤＤ（電源電圧）あるいはＶＳＳ（接地電圧）に初期設定される。
【００４０】
また、図示してはいないが、情報記憶領域用アドレス生成回路８は、カラムアドレスレジスタ６のアドレスのインクリメントに同期して、この最下位アドレスから情報記録領域用カラムアドレスをインクリメントする。
そして、情報書込読出制御回路１５は、インクリメント毎に、データ書込読出制御回路１８のデータ入出力ポート１７からのデータバスＤＱへの単位データ領域のデータの出力タイミング（後述する図８、図１０、図１２、図１４のクロック）に同期し、情報入出力ポート１６に対して、上記単位データ領域に対応する情報記憶領域２４のデータを１ビットずつ出力する。この同期は、動作制御回路２からの動作クロックに同期して行われる。
上述した最下位アドレスの設定を行うことにより、キャッシュライン内のいずれの番地がアクセスされても、対応する情報記憶領域２４の最下位のアドレスが最初にアクセスされるため、必要な情報の記憶場所を設定し易くなるという効果がある。そして、上述したように、情報記憶領域用アドレス生成回路８は、最下位アドレスから順にアドレスをインクリメントし、単位情報領域のデータをバースト出力する。
【００４１】
キャッシュラインサイズの設定情報は、モードレジスタ３から与えられることとなる。例えば、キャッシュラインサイズのビット幅を、４バイト，３２バイト及び２５６バイトのいずれとするかを外部からの制御信号により、使用対象のコアＣＰＵのキャッシュラインサイズに合わせて任意に設定することができる。
図７から図１４に、メモリ構成が×４ビット、×８ビット、×１６ビット、×３２ビットそれぞれの場合に、キャッシュラインサイズのビット幅を、４バイト，３２バイト及び２５６バイトとしたときに、情報記憶領域用アドレス生成回路８が生成するカラムアドレスＩＡｊの構成が記載されている。
【００４２】
図７は×４ビットのデータバスＤＱの場合において、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊの構成を示す概念図である。図７において、情報記録領域用カラムアドレスは１２ビットにて構成され、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊを生成する。
キャッシュラインサイズが４バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が１ビット幅構成として割り当てられる（図７（ａ））。
また、キャッシュラインサイズが３２バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が８ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの７ビットは上述したようにバーストモードによりアクセスされることとなる（図７（ｂ））。
また、キャッシュラインサイズが２５６バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が６４ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの６３ビットは上述したようにバーストモードによりアクセスされることとなる（図７（ｃ））。
【００４３】
また、図８は、図７に対応したデータバスＤＱが×４ビットの場合において、データバスＤＱと情報バスＩＱとのデータ入出力の波形を示す波形図である。この図８の例においては、データはクロック信号の立ち上がりと立ち下がりとに同期して入出力される、いわゆるダブルデータレート（ＤＤＲ）モードになっている。データバスは４ビット幅なので、キャッシュラインサイズが４バイトの場合には、８ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱから１ビット幅のデータがクロックに同期して入出力される（図８（ａ））。
次に、キャッシュラインサイズが３２バイトの場合には、６４ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて８ビットのバーストアクセスがクロックに同期して行われる（図８（ｂ））。
次に、キャッシュラインサイズが２５６バイトの場合には、５１２ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて６４ビットのバーストアクセスがクロックに同期して行われる（図８（ｃ））。
【００４４】
図９は×８ビットのデータバスＤＱの場合において、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊの構成を示す概念図である。図９において、情報記録領域用カラムアドレスは１１ビットにて構成され、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊを生成する。
キャッシュラインサイズが４バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が１ビット幅構成として割り当てられる（図９（ａ））。
また、キャッシュラインサイズが３２バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が８ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの７ビットは上述したようにバーストモードによりアクセスされることとなる（図９（ｂ））。
また、キャッシュラインサイズが２５６バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が６４ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの６３ビットは上述したようにバーストモードによりアクセスされることとなる（図９（ｃ））。
【００４５】
また、図１０は、図９に対応したデータバスＤＱが×８ビットの場合において、データバスＤＱと情報バスＩＱとのデータ入出力の波形を示す波形図である。この図１０の例においては、データはクロック信号の立ち上がりと立ち下がりとに同期して入出力される、いわゆるダブルデータレートモードになっている。データバスは８ビット幅なので、キャッシュラインサイズが４バイトの場合には、４ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱから１ビット幅のデータがクロックに同期して入出力される（図１０（ａ））。
次に、キャッシュラインサイズが３２バイトの場合には、３２ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて８ビットのバーストアクセスがクロックに同期して行われる（図１０（ｂ））。
次に、キャッシュラインサイズが２５６バイトの場合には、２５６ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて６４ビットのバーストアクセスがクロックに同期して行われる（図１０（ｃ））。
【００４６】
図１１は×１６ビットのデータバスＤＱの場合において、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊの構成を示す概念図である。図１１において、情報記録領域用カラムアドレスは１０ビットにて構成され、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊを生成する。
キャッシュラインサイズが４バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が１ビット幅構成として割り当てられる（図１１（ａ））。
また、キャッシュラインサイズが３２バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が８ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの７ビットは上述したようにバーストモードによりアクセスされることとなる（図１１（ｂ））。
また、キャッシュラインサイズが２５６バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が６４ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの６３ビットは上述したようにバーストモードによりアクセスされることとなる（図１１（ｃ））。
【００４７】
また、図１２は、図１１に対応したデータバスＤＱが×１６ビットの場合において、データバスＤＱと情報バスＩＱとのデータ入出力の波形を示す波形図である。この図１２の例においては、データはクロック信号の立ち上がりと立ち下がりとに同期して入出力される、いわゆるダブルデータレートモードになっている。データバスは１６ビット幅なので、キャッシュラインサイズが４バイトの場合には、２ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱから１ビット幅のデータがクロックに同期して入出力される（図１２（ａ））。
次に、キャッシュラインサイズが３２バイトの場合には、１６ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて８ビットのバーストアクセスがクロックに同期して行われる（図１２（ｂ））。
次に、キャッシュラインサイズが２５６バイトの場合には、１２８ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて６４ビットのバーストアクセスがクロックに同期して行われる（図１２（ｃ））。
【００４８】
図１３は×３２ビットのデータバスＤＱの場合において、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊの構成を示す概念図である。図１３において、情報記録領域用カラムアドレスは９ビットにて構成され、図６に示す情報記憶領域用アドレス生成回路８が生成する情報記録領域用カラムアドレスＩＡｊを生成する。
キャッシュラインサイズが４バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が１ビット幅構成として割り当てられる（図１３（ａ））。
また、キャッシュラインサイズが３２バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が８ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの７ビットは上述したようにバーストモードによりアクセスされることとなる（図１３（ｂ））。
また、キャッシュラインサイズが２５６バイトの場合、データ記憶領域２３の各単位データ領域に対して、情報記憶領域２４における単位情報領域が６４ビット幅構成として割り当てられる。ここで、情報バスＩＱは１ビット幅構成のため、残りの６３ビットは上述したようにバーストモードによりアクセスされることとなる（図１３（ｃ））。
【００４９】
また、図１４は、図１３に対応したデータバスＤＱが×３２ビットの場合において、データバスＤＱと情報バスＩＱとのデータ入出力の波形を示す波形図である。この図１４の例においては、データはクロック信号の立ち上がりと立ち下がりとに同期して入出力される、いわゆるダブルデータレートモードになっている。データバスは３２ビット幅なので、キャッシュラインサイズが４バイトの場合には、１ビットアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱから１ビット幅のデータがクロックに同期して入出力される（図１４（ａ））。
次に、キャッシュラインサイズが３２バイトの場合には、８ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて８ビットのバーストアクセスがクロックに同期して行われる（図１４（ｂ））。
次に、キャッシュラインサイズが２５６バイトの場合には、６４ビットバーストアクセスにより、１キャッシュラインに対するアクセスが終了し、このとき情報バスＩＱにおいて６４ビットのバーストアクセスがクロックに同期して行われる（図１４（ｃ））。データバスＤＱが３２ビット幅の場合、図１４（ｃ）のようにデータバスのバースト長と情報バスのバースト長とは等しくなる。
【００５０】
次に、図１５は書き込み及び読み出しを制御するコマンドテーブルを示す。本実施形態においては、書き込み・読み出し制御用に３本のコマンド信号、ＷＲＣ０、ＷＲＣ１、ＷＲＣ２を用いている。これらの信号の組み合わせで、データ記憶領域２３及び情報記憶領域２４各々に対する３種類の書き込み命令である書込（１）、（２）、（３）と、３種類の読み出し命令である読出（１）、（２）、（３）と、それに２種類の混在命令である混在（１）、（２）とを設定することができる。これにより、データ書込読出制御回路１８及び情報書込読出制御回路１５それぞれが、データ記憶領域２３に対するデータの書き込み及び読み出しの制御のいずれか、情報記憶領域２４に対する情報のデータの書き込み及び読み出しの制御のいずれかを行うか、または行わないかの制御が行われる。
【００５１】
書込（１）と読出（１）はデータ記憶領域２３（データバスＤＱ）と情報記憶領域２４（情報バスＩＱ）との両方を同時に、書き込み処理及び読み出し処理にてアクセスするものである。
書込（２）はデータ記憶領域２３のみを書き込み処理としてアクセスし、書込（３）は情報記憶領域２４のみを書き込み処理としてアクセスする。
読出（２）はデータ記憶領域２３のみを読み出し処理としてアクセスし、読出（３）は情報記憶領域２４のみを読み出し処理としてアクセスする。
一方、混在（１）はデータ記憶領域２３に書き込み、情報記憶領域２４から読み出し、混在（２）は情報記憶領域２４に書き込み、データ記憶領域２３から読み出す。
図１６は図１５における書込（１）と読出（１）以外の動作を示す波形図である。８ビット幅構成でキャッシュラインサイズが４バイトの場合の例を示している。２重線で消してある波形は実際には入出力されない波形であることを示す以外は、前述の動作波形と同様なので、動作の説明は省略する。
【００５２】
＜第２の実施形態＞
次に、第１の実施形態の半導体記憶装置から構成した外部記憶装置（本発明の半導体記憶装置を８個用いて作成したモジュール）とマルチコアプロセッサ(コア_1〜コア_n)とから構成されたデータ処理システムの構成例を示す。
本実施形態においては、上記半導体記憶装置がマルチコアプロセッサに対する外部記憶装置（共有メモリ）となっている。本実施形態においては、第１の実施形態の半導体装置を８チップ実装したモジュール構成となっている。
マルチコアプロセッサのチップの外部記憶装置制御ブロックが上記モジュールにおける半導体装置を制御する。すなわち、半導体記憶装置が共有メモリとして用いられており、マルチコアプロセッサにおける複数のコアＣＰＵが前記共有メモリをアクセスする、オペレーティングシステムが動作可能なコンピュータシステムである。また、オペレーティングシステムがマルチコアプロセッサの上記半導体記憶装置へのアクセス制御を、外部記憶装置制御ブロックを介して行う。さらに、上記オペレーティングシステムが複数のアコアプロセッサを制御し、複数のスレッドを同時に制御する。
【００５３】
外部記憶装置制御ブロックは、各マルチコアプロセッサのキャッシュラインサイズを半導体装置にコマンドとして出力し、データ記憶領域２３における単位データ領域のサイズを上記キャッシュラインサイズと同一に制御する。また、各マルチコアプロセッサからの制御情報に対応して、書き込み・読み出し制御用の３本のコマンド信号、ＷＲＣ０、ＷＲＣ１、ＷＲＣ２（コマンドバス）を制御して、データ記憶領域２３及び情報記憶領域２４各々へのアクセスを行う。
また、メモリシステムは、上述した例のみでなく、例えば複数個のモジュール構成とされても良い。
【００５４】
＜第３の実施形態＞
次に、図１８はマルチコアプロセッサ(コア_1〜コア_n)と第１の実施形態における半導体装置により構成したオンチップメモリシステムを１チップ上に形成したＳＯＣ（System On a Chip）によるデータ処理システムの構成を示す。
本実施形態においては、第１の実施形態における半導体装置がオンチップの記憶装置となっており、上述したように同一チップで構成されている。
すなわち、半導体記憶装置が共有メモリとして用いられており、マルチコアプロセッサにおける複数のコアＣＰＵが前記共有メモリをアクセスする、オペレーティングシステムが動作可能なコンピュータシステムである。また、オペレーティングシステムがマルチコアプロセッサの上記半導体記憶装置へのアクセス制御を、オンチップメモリ制御ブロックを介して行う。さらに、上記オペレーティングシステムが複数のアコアプロセッサを制御し、複数のスレッドを同時に制御する。
【００５５】
プロセッサバス（コマンドバス、アドレスバス、データ＆情報入出力バス）に接続されたオンチップメモリ制御ブロックがメモリシステムを制御する。このオンチップメモリ制御ブロックは、第２の実施形態における外部記憶装置制御ブロックと同様に、各マルチコアプロセッサのキャッシュラインサイズを半導体装置にコマンドとして出力し、データ記憶領域２３における単位データ領域のサイズを上記キャッシュラインサイズと同一に制御する。また、各マルチコアプロセッサからの制御情報に対応して、書き込み・読み出し制御用の３本のコマンド信号、ＷＲＣ０、ＷＲＣ１、ＷＲＣ２（コマンドバス）を制御して、データ記憶領域２３及び情報記憶領域２４各々へのアクセスを行う。
ここで、上記半導体記憶装置は、例えばオンチップメモリ制御ブロックを論理回路として搭載した混載ＤＲＡＭにて構成されても良いし、混載ＤＲＡＭの代わりにＳＲＡＭを用いて構成されても良い。大容量のメモリシステムが必要な場合は混載ＤＲＡＭを使うことが望ましい。
【００５６】
上述したように、本実施形態においては、各メモリ階層におけるコヒーレンシを維持するために、メインメモリとして使われるメモリ（現在ではＤＲＡＭが主流）において、ワード線にて選択されるページ内を、データ記憶領域２３と情報記憶領域２４に分割し、データ記憶領域２３をキャッシュラインサイズに等しい単位データ領域に分割し、この単位データ領域と同一数の情報記憶領域を単位情報領域に分割し、各単位データ領域に対して一対一にて単位情報領域を割り当てる。ここで、メモリ階層は、コアプロセッサ、キャッシュメモリ、主記憶、補助記憶装置などのデータを記憶する装置の階層を示している。
上記情報記憶領域２４には、対応する単位データ領域（キャッシュライン）に関係する情報（例えば、キャッシュメモリにコピーを持っているか否か、有効なデータか否かなど）を記憶させる。
【００５７】
そして、情報記憶領域２４は、対応する単位データ領域がアクセスされると、同時に自動的にアクセス可能となる。すなわち、本実施形態においては、情報記憶領域２４をアクセスするために、従来のように、別途アドレスを生成して与える必要がなく、システム全体の構成が簡単になるという効果がある。
また、上述したこのようにすると、キャッシュライン毎に関連する情報をフラグとして、単位情報領域に記憶させることができ、キャッシュコヒーレンシを維持するために必要な情報に簡単にアクセスすることができるようになり、例えばハードウエアでこれを実現できるようになる。
また、ソフトウエアで実現する場合でも、フラグを用いることにより、プログラムは大幅に簡略化することができるという効果がある。
【００５８】
また、本実施形態においては、情報記憶領域２４における入出力ポートは１ビット幅としているため、システムの配線本数の増加を最小限に抑制することができる効果がある。
さらに、本実施形態においては、データ用のデータ記憶領域２３と情報用の情報記憶領域２４とが同じメモリチップ内にあるため、従来のように情報記憶用に専用のメモリを追加する必要が無くなり、コンピュータシステム全体のコスト低減と小型化に効果がある。
【００５９】
また、本実施形態においては、データ記憶領域２３と情報記憶領域２４に対して、データ記憶領域２３をアクセスするためにアドレスを入力することにより、同時に情報記憶領域２４に対してアクセスが可能であり、しかも一方に対する書き込みと他方に対する読出しを同時に実行できるため、システムの制御が簡単になり、半導体記憶装置に対するアクセス回数を低減させることが可能、言い換えれば半導体記憶装置の有効なバンド幅を向上させることができる。
【００６０】
また、本実施形態においては、半導体記憶装置の情報記憶領域２４に、対応する単位データ領域（キャッシュライン）に関連する色々な情報を記憶させることができ、メモリ階層のコヒーレンシを維持するための特定の方法に限定されることが無く、様々な方法に適用可能である。
したがって、本実施形態においては、マルチスレッドやマルチコアをサポートするシステムで将来必要となるさまざまな制御に適用しやすいという効果がある。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】図１におけるバンク（１１，１２，１３，１４）の構成を説明するブロック図である。
【図３】キャッシュラインサイズが４バイトの場合の図１におけるバンクにおけるデータ記憶領域２３と情報記憶領域２４との構成を示す概念図である。
【図４】キャッシュラインサイズが３２バイトの場合の図１におけるバンクにおけるデータ記憶領域２３と情報記憶領域２４との構成を示す概念図である。
【図５】キャッシュラインサイズが２５６バイトの場合の図１におけるバンクにおけるデータ記憶領域２３と情報記憶領域２４との構成を示す概念図である。
【図６】図１における情報記憶領域アドレス生成回路８の構成例を示す概念図である。
【図７】ＤＱバスが×４ビット構成の場合における情報記憶領域２４におけるアドレスの生成を示す概念図である。
【図８】ＤＱバスが×４ビット構成の場合におけるＤＱバスとＩＱバスとの入出力波形を示す波形図である。
【図９】ＤＱバスが×８ビット構成の場合における情報記憶領域２４におけるアドレスの生成を示す概念図である。
【図１０】ＤＱバスが×８ビット構成の場合におけるＤＱバスとＩＱバスとの入出力波形を示す波形図である。
【図１１】ＤＱバスが×１６ビット構成の場合における情報記憶領域２４におけるアドレスの生成を示す概念図である。
【図１２】ＤＱバスが×１６ビット構成の場合におけるＤＱバスとＩＱバスとの入出力波形を示す波形図である。
【図１３】ＤＱバスが×３２ビット構成の場合における情報記憶領域２４におけるアドレスの生成を示す概念図である。
【図１４】ＤＱバスが×３２ビット構成の場合におけるＤＱバスとＩＱバスとの入出力波形を示す波形図である。
【図１５】データ記憶領域２３及び情報記憶領域２４に対する書込／読出テーブルの構成を示す図である。
【図１６】ＤＱバスとＩＱバスとの入出力波形を示す波形図である。
【図１７】マルチコアプロセッサと第１の実施形態の半導体装置から構成されたコンピュータシステム（第２の実施形態）の構成を示すブロック図である。
【図１８】マルチコアプロセッサと第１の実施形態の半導体装置から構成されたコンピュータシステム（第３の実施形態）の構成を示すブロック図である。
【図１９】従来のディレクトリベースのキャッシュコヒーレンシ方式を利用するメインメモリシステムの構成を示す概念図である。
【図２０】従来のディレクトリベースのキャッシュコヒーレンシ方式を利用するメインメモリシステムの構成を示す概念図である。
【符号の説明】
【００６２】
１…命令バッファ
２…動作制御回路
３…モードレジスタ
４…アドレスバッファ
５…バンクアドレスレジスタ
６…ロウアドレスレジスタ
７…カラムアドレスレジスタ
８…情報記憶領域アドレス生成回路
１１，１２，１３，１４…バンク
１５…情報書込読出回路
１６…情報入出力ポート
１７…データ入出力ポート
１８…データ書込読出制御回路
２０…ロウデコーダ
２１…カラムデコーダ
２２…情報記憶領域カラムデコーダ
２３…データ記憶領域
２４…情報記憶領域
【図１】
2009151526.tif 000003
【図２】
2009151526.tif 000004
【図３】
2009151526.tif 000005
【図４】
2009151526.tif 000006
【図５】
2009151526.tif 000007
【図６】
2009151526.tif 000008
【図７】
2009151526.tif 000009
【図８】
2009151526.tif 000010
【図９】
2009151526.tif 000011
【図１０】
2009151526.tif 000012
【図１１】
2009151526.tif 000013
【図１２】
2009151526.tif 000014
【図１３】
2009151526.tif 000015
【図１４】
2009151526.tif 000016
【図１５】
2009151526.tif 000017
【図１６】
2009151526.tif 000018
【図１７】
2009151526.tif 000019
【図１８】
2009151526.tif 000020
【図１９】
2009151526.tif 000021
【図２０】
2009151526.tif 000022