(57)【要約】【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。【選択図】図１
2009158528.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりも大きいバンドギャップを有し、第１トランジスタが形成された半導体層と、
前記半導体層の主表面よりも上側の所定領域に形成されるとともに、制御回路用の第２トランジスタが形成され、前記半導体層とは別の層からなるシリコン層と、
前記半導体層の第１トランジスタと前記シリコン層の第２トランジスタとを接続する配線とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層と前記シリコン層との間には、保護膜が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層と前記シリコン層との間には、絶縁層が配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコン層は、前記半導体層に前記第１トランジスタを形成する際の熱処理工程の後に、前記半導体層の主表面よりも上側に形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シリコン層は、６００℃以下の温度で、化学気相成長法により形成されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記シリコン層は、ポリシリコンまたは連続粒界結晶シリコンを含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記シリコン層の第２トランジスタは、ＣＭＯＳ構造を有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、シリコンよりも大きいバンドギャップを有する半導体層を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータおよびレギュレータＩＣ等の電気エネルギー変換デバイスは、電気機器の電源系で使用されており、小型化、高耐圧化および低消費電力化が要求されている。この要求を実現するためには、高耐圧でオン抵抗の小さいパワートランジスタが必要である。高耐圧で、かつ、オン抵抗を小さくするために、例えばスーパージャンクション構造が開発されているが、半導体材料としてシリコンを用いる限り、略理論値に近い性能が実現されており限界が見えてきている。そこで、半導体材料としてシリコンを用いた場合の性能（耐圧およびオン抵抗）を大幅に向上させるためには、シリコンよりも大きいバンドギャップを有する半導体材料を用いることが有効である。この理由を以下に説明する。
【０００３】
ドレイン耐圧を決定する物理的要因は、アバランシェ降伏である。アバランシェ降伏は、高電界により高速で移動する電子がその運動エネルギーによって電子正孔対を生成し、雪崩状にキャリアが増幅し（この増幅を、アバランシェ増幅という）、この増幅に起因して生じる降伏現象のことである。そして、増幅した電子がさらに電子正孔対を生成するために、大電流が流れ最終的に破壊に至る。
【０００４】
また、アバランシェ増幅の大きさは、半導体材料の電子正孔対の生成率の電界強度依存性によって決まる。この生成率は、バンドギャップの値に反比例するので、高耐圧を実現するには、バンドギャップの大きい半導体材料が有効である。
【０００５】
また、オン抵抗を決定する要因の１つは、基板のキャリア移動度である。シリコンよりも大きいバンドギャップを有する、例えばワイドバンドギャップ半導体のキャリア移動度は、シリコンのキャリア移動度に比べて数倍大きい。
【０００６】
また、シリコンのバンドギャップは約１．１２ｅＶであり、炭化シリコン（ＳｉＣ）のバンドギャップは約３．２６ｅＶ、窒化ガリウム（ＧａＮ）のバンドギャップは約３．３７ｅＶ、ダイヤモンドのバンドギャップは約５．４７ｅＶである。このため、例えばＳｉＣを用いると、シリコンの約１０倍の大きさの絶縁破壊電界強度が得られる。オン抵抗は絶縁破壊電界強度の３乗に反比例するので、ＳｉＣを用いると、シリコンを用いる場合に比べて、オン抵抗を約１／１０００の大きさにすることができる。逆に言えば、同じオン抵抗の値であれば、ＳｉＣを用いると、約１／１０００のサイズにすることができる。このため、バンドギャップの大きい半導体層を備えた半導体装置の開発が重要となっている。
【０００７】
しかしながら、例えばＳｉＣからなるワイドバンドギャップ半導体を用いてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した場合、製造時に発生するチャネル領域の結晶性の劣化に起因して、チャネル移動度が電子正孔共に極めて低くなり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路として見た場合、シリコンを用いる場合に比べて非常に劣った特性しか得られないという不都合がある。
【０００８】
また、例えばＧａＮからなるワイドバンドギャップ半導体は、高い界面順位密度を有しており、製造プロセスが複雑になるので、ＣＭＯＳ構造の形成が非常に困難であるという不都合がある。さらに、ｐ型層の形成が困難であるという不都合もある。
【０００９】
このような不都合があるため、従来では、ワイドバンドギャップ半導体を用いて、パワートランジスタを形成する一方、パワートランジスタを制御するための低消費電力に有効なＣＭＯＳ回路（ＣＭＯＳ構造）は、別のチップ（半導体装置）で作製する必要があった。具体的には、図１４に示すように、パワートランジスタが形成された半導体装置１０１と、半導体装置１０１を制御するＣＭＯＳ回路が形成された半導体装置１０２とを別のチップで作製するとともに、半導体装置１０１および１０２を金属ワイヤー１０３で接続することによって、パッケージ１００を構成する必要があった。このため、デバイス全体を小型化するのが困難であるという不都合があった。
【００１０】
この不都合を解消するために、シリコン基板上に、パワートランジスタを有するＳｉＣ層を形成した構造が提案されている（例えば、特許文献１参照）。
【００１１】
上記特許文献１には、シリコン基板に、ＭＯＳトランジスタからなる制御回路が形成されているとともに、シリコン基板上の制御回路が形成されていない領域に、パワーデバイス（パワートランジスタ）を有するＳｉＣ層が形成された高電圧デバイス構造が開示されている。
【特許文献１】特開平７−２５４７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記特許文献１には、詳細な製造方法が開示されていないが、ＳｉＣ層にパワートランジスタを形成する場合、通常、パワートランジスタのリーク電流を低減するために製造時に良好な結晶性を維持しなければならず、１５００℃程度の温度でアニール（熱処理）を行う必要がある。
【００１３】
また、上記特許文献１の構造において、ＳｉＣに替えてＧａＮを用いた場合、コンタクト層などの高濃度領域を形成するためには、Ｓｉ等をイオン注入した後、１２００℃程度の温度でアニール（熱処理）を行う必要がある。
【００１４】
しかしながら、シリコン基板にＭＯＳトランジスタが形成された状態で、１５００℃や１２００℃の温度でアニール（熱処理）が行われると、シリコン基板にドープされた不純物が過剰に拡散してしまい、デバイスとして機能しなくなるという問題点がある。
【００１５】
また、シリコン基板にＭＯＳトランジスタを形成する前に、アニール（熱処理）を行うとしても、シリコン基板が反ってフォトリソグラフィ工程が正確に行えなくなったり、シリコン基板に応力が発生してデバイスの特性がばらつくという問題点がある。
【００１６】
なお、上記特許文献１のような構造において、シリコン基板の主表面の全面上にＳｉＣ層を形成した後、ＳｉＣ層の一部を除去してＳｉＣ層をパターニングする場合、シリコン基板にダメージを与えずにＳｉＣ層を除去するのが困難であり、シリコン基板のＭＯＳトランジスタの特性が低下する。
【００１７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、この発明の一の局面による半導体装置は、シリコンよりも大きいバンドギャップを有し、第１トランジスタが形成された半導体層と、半導体層の主表面よりも上側の所定領域に形成されるとともに、制御回路用の第２トランジスタが形成され、半導体層とは別の層からなるシリコン層と、半導体層の第１トランジスタとシリコン層の第２トランジスタとを接続する配線とを備える。
【００１９】
この一の局面による半導体装置では、上記のように、シリコンよりも大きいバンドギャップを有する半導体層に、第１トランジスタを形成することによって、第１トランジスタを、高耐圧化することができるとともに、低消費電力化（低オン抵抗化）することができる。また、半導体層に第１トランジスタを設け、半導体層の主表面よりも上側の所定領域に形成されたシリコン層に、制御回路用の第２トランジスタを設けることによって、第１トランジスタと、第１トランジスタを制御するための第２トランジスタとを１つのチップ（半導体装置）で形成することができる。これらにより、半導体装置を、高耐圧化、低消費電力化および小型化することができる。
【００２０】
また、一の局面による半導体装置では、上記のように、シリコンよりも大きいバンドギャップを有し、第１トランジスタが形成された半導体層と、半導体層の主表面よりも上側の所定領域に形成されるとともに、制御回路用の第２トランジスタが形成され、半導体層とは別の層からなるシリコン層とを設けることによって、シリコンよりも大きいバンドギャップを有する半導体層に第１トランジスタを形成した後に、半導体層の主表面よりも上側の所定領域に第２トランジスタを有するシリコン層を形成することができるので、第１トランジスタを形成する際の熱処理により、シリコン層が、高温（例えば１２００℃や１５００℃）になるのを抑制することができる。これにより、シリコン層にドープされた不純物が過剰に拡散して第２トランジスタが機能しなくなるのを抑制することができる。また、シリコン層が、高温（例えば１２００℃や１５００℃）になるのを抑制することができるので、シリコン層が反ったり、応力が発生するのを抑制することができる。これにより、フォトリソグラフィ工程が正確に行えなくなったり、第２トランジスタ（半導体装置）の特性がばらつくのを抑制することができる。
【００２１】
上記一の局面による半導体装置において、好ましくは、半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドを含む。このように構成すれば、ＳｉＣ、ＧａＮおよびダイヤモンドのバンドギャップは、シリコンのバンドギャップよりも十分に大きいので、半導体層に形成される第１トランジスタのオン抵抗を、容易に、十分に小さくすることができる。これにより、半導体装置を、容易に、十分に低消費電力化することができる。
【００２２】
上記一の局面による半導体装置において、好ましくは、半導体層とシリコン層との間には、保護膜が形成されている。このように構成すれば、半導体層の主表面よりも上側の所定領域にシリコン層を形成するために、例えば半導体層（保護膜）の主表面の全面上にシリコン層を形成した後、シリコン層の一部を除去してシリコン層をパターニングする場合、半導体層にダメージが加わるのを抑制しながら、シリコン層を除去することができる。これにより、半導体層の第１トランジスタの特性が低下するのを抑制することができる。
【００２３】
上記一の局面による半導体装置において、好ましくは、半導体層とシリコン層との間には、絶縁層が配置されている。このように構成すれば、第１トランジスタが形成された半導体層に大きな電流が流れた場合にも、シリコン層の電位が変動するのを抑制することができる。これにより、半導体装置の特性が低下するのを抑制することができる。
【００２４】
上記一の局面による半導体装置において、好ましくは、シリコン層は、半導体層に第１トランジスタを形成する際の熱処理工程の後に、半導体層の主表面よりも上側に形成される。このように構成すれば、半導体層に第１トランジスタを形成する際の熱処理により、シリコン層が高温（例えば約１２００℃や約１５００℃）になるのを、容易に抑制することができる。
【００２５】
上記一の局面による半導体装置において、好ましくは、シリコン層は、６００℃以下の温度で、化学気相成長法により形成される。このように構成すれば、シリコン層が、例えば１２００℃や１５００℃の高温になるのを抑制することができるので、第２トランジスタ（半導体装置）が機能しなくなったり、特性がばらつくのを、容易に、抑制することができる。
【００２６】
上記一の局面による半導体装置において、好ましくは、シリコン層は、ポリシリコンまたは連続粒界結晶シリコンを含む。このように構成すれば、半導体層の主表面よりも上側の所定領域に、シリコン層を容易に形成することができる。このとき、シリコン層を連続粒界結晶シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）により構成すれば、シリコン層をポリシリコンにより構成する場合に比べて、電子（キャリア）の移動度を向上させることができるので、第２トランジスタ（半導体装置）の特性を、より向上させることができる。
【００２７】
上記一の局面による半導体装置において、好ましくは、シリコン層の第２トランジスタは、ＣＭＯＳ構造を有する。このように構成すれば、ＣＭＯＳ構造は低消費電力化に有効なので、第２トランジスタ（半導体装置）を、容易に、低消費電力化することができる。
【発明の効果】
【００２８】
以上のように、本発明によれば、良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００２９】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の構造を示した断面図である。まず、図１を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。
【００３０】
本発明の第１実施形態による半導体装置１は、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータおよびレギュレータＩＣ等の電気エネルギー変換デバイスとして、電気機器の電源系で使用される。
【００３１】
また、半導体装置１は、図１に示すように、パワートランジスタ２が形成された下部領域１ａと、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成された上部領域１ｂとによって構成されている。そして、下部領域１ａのパワートランジスタ２と、上部領域１ｂのＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とがＡｌ配線５（一部図示せず）によって電気的に接続されている。なお、パワートランジスタ２は、本発明の「第１トランジスタ」の一例であり、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４は、本発明の「第２トランジスタ」の一例である。また、Ａｌ配線５は、本発明の「配線」の一例である。
【００３２】
下部領域１ａは、単結晶ＳｉＣ基板１０と、単結晶ＳｉＣ基板１０上に形成されたｐ型のＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａ上に形成されたゲート酸化膜１２と、ゲート酸化膜１２上の所定領域に形成されたポリシリコンからなるゲート電極１３と、ゲート酸化膜１２上のゲート電極１３が形成されていない領域に形成された保護膜１４とによって構成されている。なお、ＳｉＣ層１１は、本発明の「半導体層」の一例であり、ゲート酸化膜１２および保護膜１４は、本発明の「絶縁層」の一例である。
【００３３】
ＳｉＣ層１１は、約８μｍの厚みを有するとともに、例えばＡｌがドープされている。また、ＳｉＣ層１１の上面側の所定領域には、ｎ型の不純物がドープされたソース領域１１ｂおよびドレイン領域１１ｃが形成されている。そして、ＳｉＣ層１１（ソース領域１１ｂおよびドレイン領域１１ｃ）、ゲート酸化膜１２およびゲート電極１３によって、パワートランジスタ２が構成されている。
【００３４】
ゲート電極１３およびドレイン領域１１ｃは、それぞれ、Ｔｉ層６を介してＡｌ配線５に接続されている。また、図示していないが、ソース領域１１ｂも、Ｔｉ層６を介してＡｌ配線５に接続されている。
【００３５】
ゲート酸化膜１２および保護膜１４は、共に、シリコン酸化膜（ＳｉＯ2膜）からなり、絶縁性を有する。
【００３６】
上部領域１ｂは、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４からなるＣＭＯＳ構造を有する。また、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４は、パワートランジスタ２を制御するための制御回路を構成している。
【００３７】
また、上部領域１ｂは、下部領域１ａの保護膜１４上の所定領域に形成されたシリコン層２１と、シリコン層２１上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上の所定領域に形成されたゲート電極２３ａおよび２３ｂと、シリコン層２１、ゲート絶縁膜２２、ゲート電極２３ａおよび２３ｂを覆うように保護膜１４の上面全面に形成されたシリコン酸化膜からなる絶縁膜２４とによって構成されている。
【００３８】
シリコン層２１は、結晶が規則的に連続した連続粒界結晶シリコン（ＣＧＳ）からなる。また、シリコン層２１は、ボロン（Ｂ）などがドープされたｐウェル領域２１ａと、リン（Ｐ）などがドープされたｎウェル領域２１ｂとを含んでいる。
【００３９】
ｐウェル領域２１ａの上面側の所定領域には、リン（Ｐ）などがドープされたソース領域２１ｃおよびドレイン領域２１ｄが形成されている。そして、シリコン層２１のｐウェル領域２１ａ（ソース領域２１ｃおよびドレイン領域２１ｄ）、ゲート絶縁膜２２およびゲート電極２３ａによって、ＮＭＯＳトランジスタ３が構成されている。
【００４０】
その一方、ｎウェル領域２１ｂの上面側の所定領域には、ボロン（Ｂ）などがドープされたソース領域２１ｅおよびドレイン領域２１ｆが形成されている。そして、シリコン層２１のｎウェル領域２１ｂ（ソース領域２１ｅおよびドレイン領域２１ｆ）、ゲート絶縁膜２２およびゲート電極２３ｂによって、ＰＭＯＳトランジスタ４が構成されている。
【００４１】
また、ＮＭＯＳトランジスタ３を構成するゲート電極２３ａ、ソース領域２１ｃ、ドレイン領域２１ｄ、ＰＭＯＳトランジスタ４を構成するゲート電極２３ｂ、ソース領域２１ｅおよびドレイン領域２１ｆは、それぞれ、Ｔｉ層６を介してＡｌ配線５に接続されている。
【００４２】
そして、ＮＭＯＳトランジスタ３は、Ｔｉ層６およびＡｌ配線５を介して、パワートランジスタ２に電気的に接続されている。また、ＮＭＯＳトランジスタ３は、Ｔｉ層６および図示しないＡｌ配線５を介して、ＰＭＯＳトランジスタ４に電気的に接続されている。
【００４３】
図２〜図８は、図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図１〜図８を参照して、本発明の第１実施形態による半導体装置１の製造プロセスについて説明する。
【００４４】
まず、図２に示すように、単結晶ＳｉＣ基板１０上に、パージガスとしてＡｒを用いて、約１５００℃の温度でエピタキシャル成長法により、約８μｍの厚みを有するｐ型のＳｉＣ層１１を形成する。このとき、例えばＡｌをドープすることにより、ＳｉＣ層１１をｐ型に形成する。
【００４５】
そして、図３に示すように、パワートランジスタ２（図１参照）のチャネルとなる領域の反転電圧を調節するために、ＳｉＣ層１１の主表面１１ａに、Ａｌ、Ｐ（リン）またはＢ（ボロン）などを所定量だけイオン注入する。このとき、イオン注入によりＳｉＣ層１１に結晶欠陥が生じるのを抑制するために、単結晶ＳｉＣ基板１０（ＳｉＣ層１１）を約５００℃〜約８００℃の温度に保持した状態で、イオン注入を行うことが望ましい。
【００４６】
その後、図４に示すように、熱酸化法により、ＳｉＣ層１１の主表面１１ａ上に、シリコン酸化膜（ＳｉＯ2）からなるゲート酸化膜１２を形成する。なお、ＳｉＣは、ワイドバンドギャップ半導体の中で、唯一、熱酸化によりＳｉＯ2が形成できる材料である。
【００４７】
そして、ゲート酸化膜１２上に、ポリシリコンを成長させる。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、成長させたポリシリコンの一部を除去することにより、図５に示すように、ゲート酸化膜１２上の所定領域に、ポリシリコンからなるゲート電極１３を形成する。
【００４８】
そして、ＳｉＣ層１１のソース領域１１ｂおよびドレイン領域１１ｃとなる領域に、ｎ型の不純物をイオン注入する。このとき、イオン注入によりＳｉＣ層１１に結晶欠陥が生じるのを抑制するために、単結晶ＳｉＣ基板１０（ＳｉＣ層１１）を約５００℃〜約８００℃の温度に保持した状態で、イオン注入を行うことが望ましい。
【００４９】
その後、イオン注入した不純物を活性化させるために、約１２００℃以上の温度でアニール（熱処理）を行う。これにより、パワートランジスタ２が形成される。
【００５０】
そして、図６に示すように、パワートランジスタ２を保護するために、ゲート酸化膜１２およびゲート電極１３を覆うように、化学気相成長法により、シリコン酸化膜からなる保護膜１４を形成する。
【００５１】
次に、保護膜１４上に、比較的低い約６００℃の温度で、化学気相成長法により、シリコン層２１を形成する。そして、シリコン層２１にレーザを照射することにより、シリコンは、再結晶されて連続粒界結晶シリコンになる。
【００５２】
その後、シリコン層２１の所定領域（ｐウェル領域２１ａ（図２参照）となる領域）にボロン（Ｂ）などをイオン注入するとともに、シリコン層２１の所定領域（ｎウェル領域２１ｂ（図２参照）となる領域）にリン（Ｐ）などをイオン注入する。そして、エッチング技術を用いてシリコン層２１の一部を除去することにより、図７に示すように、保護膜１４上の所定領域に、ｐウェル領域２１ａおよびｎウェル領域２１ｂを形成する。
【００５３】
その後、図８に示すように、光酸化法により、約３００℃の温度で、シリコン層２１（ｐウェル領域２１ａおよびｎウェル領域２１ｂ）の上面に、ゲート絶縁膜２２を形成する。
【００５４】
そして、ｐウェル領域２１ａのソース領域２１ｃおよびドレイン領域２１ｄとなる領域に、リン（Ｐ）などをイオン注入するとともに、ｎウェル領域２１ｂのソース領域２１ｅおよびドレイン領域２１ｆとなる領域に、ボロン（Ｂ）などをイオン注入する。
【００５５】
その後、イオン注入した不純物を活性化させるために、約６００℃の温度でアニール（熱処理）を行う。
【００５６】
そして、図１に示すように、ゲート絶縁膜２２上の所定領域に、ゲート電極２３ａおよび２３ｂを形成する。これにより、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成される。
【００５７】
その後、化学気相成長法により、シリコン層２１、ゲート絶縁膜２２、ゲート電極２３ａおよび２３ｂを覆うように保護膜１４の上面全面に、シリコン酸化膜からなる絶縁膜２４を形成する。
【００５８】
そして、絶縁膜２４の所定領域にコンタクトホールを形成し、コンタクトホールを埋め込むように、バリアメタルとしてのＴｉ層６とＡｌ配線５とを形成する。その後、Ａｌ配線５のパターニングを行う。これにより、パワートランジスタ２と、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とが電気的に接続される。
【００５９】
以上のようにして、第１実施形態による半導体装置１が製造される。
【００６０】
第１実施形態では、上記のように、シリコンよりも大きいバンドギャップを有するＳｉＣ層１１に、パワートランジスタ２を形成することによって、パワートランジスタ２を、高耐圧化することができるとともに、低消費電力化（低オン抵抗化）することができる。また、ＳｉＣ層１１にパワートランジスタ２を設けるとともに、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１に、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４を設けることによって、パワートランジスタ２と、パワートランジスタ２を制御するためのＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを１つのチップ（半導体装置１）で形成することができる。これらにより、半導体装置１を、高耐圧化、低消費電力化および小型化することができる。
【００６１】
また、第１実施形態では、シリコンよりも大きいバンドギャップを有するＳｉＣ層１１にパワートランジスタ２を形成した後に、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成されるとともに、ＳｉＣ層１１とは別の層からなるシリコン層２１を設けることによって、パワートランジスタ２を形成する際の熱処理により、シリコン層２１が、高温（例えば１２００℃や１５００℃）になるのを抑制することができる。これにより、シリコン層２１にドープされた不純物が過剰に拡散してＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４（半導体装置１）が機能しなくなるのを抑制することができる。また、シリコン層２１が、高温（例えば１２００℃や１５００℃）になるのを抑制することができるので、シリコン層２１が反ったり、応力が発生するのを抑制することができる。これにより、フォトリソグラフィ工程が正確に行えなくなったり、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４（半導体装置１）の特性がばらつくのを抑制することができる。
【００６２】
また、第１実施形態では、ＳｉＣのバンドギャップは、シリコンのバンドギャップよりも十分に大きいので、ＳｉＣ層１１に形成されるパワートランジスタ２のオン抵抗を、容易に、十分に小さくすることができる。これにより、半導体装置１を、容易に、十分に低消費電力化することができる。
【００６３】
また、第１実施形態では、ＳｉＣ層１１とシリコン層２１との間に、保護膜１４を形成することによって、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域にシリコン層２１を形成するために、ＳｉＣ層１１（保護膜１４）上の全面にシリコン層２１を形成した後、シリコン層２１の一部を除去してシリコン層２１をパターニングする場合、ＳｉＣ層１１にダメージが加わるのを抑制しながら、シリコン層２１を除去することができる。これにより、ＳｉＣ層１１のパワートランジスタ２の特性が低下するのを抑制することができる。
【００６４】
また、第１実施形態では、ＳｉＣ層１１とシリコン層２１との間に、絶縁性を有するゲート酸化膜１２および保護膜１４を配置することによって、パワートランジスタ２が形成されたＳｉＣ層１１に大きな電流が流れた場合にも、シリコン層２１の電位が変動するのを抑制することができる。これにより、半導体装置１の特性が低下するのをより抑制することができる。
【００６５】
また、第１実施形態では、シリコン層２１を、約６００℃以下の温度で、化学気相成長法により形成することによって、シリコン層２１が、例えば１２００℃や１５００℃の高温になるのを抑制することができるので、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４（半導体装置１）が機能しなくなったり、特性がばらつくのを、容易に、抑制することができる。
【００６６】
また、第１実施形態では、シリコン層２１を、連続粒界結晶シリコンにより構成することによって、シリコン層２１を、例えばポリシリコンにより構成する場合に比べて、電子（キャリア）の移動度を向上させることができるので、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４（半導体装置１）の特性を、より向上させることができる。
【００６７】
また、第１実施形態では、シリコン層２１を、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４からなるＣＭＯＳ構造を有するように形成することによって、ＣＭＯＳ構造は低消費電力化に有効なので、半導体装置１を、容易に、低消費電力化することができる。
【００６８】
（第２実施形態）
図９は、本発明の第２実施形態による半導体装置の構造を示した断面図である。まず、図９を参照して、この第２実施形態では、上記第１実施形態と異なり、シリコンよりも大きいバンドギャップを有する半導体層がＧａＮからなる場合について説明する。
【００６９】
本発明の第２実施形態による半導体装置３１は、図９に示すように、パワートランジスタ３２が形成された下部領域３１ａと、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成された上部領域３１ｂとによって構成されている。そして、下部領域３１ａのパワートランジスタ３２と、上部領域３１ｂのＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とがＡｌ配線５（一部図示せず）によって電気的に接続されている。なお、パワートランジスタ３２は、本発明の「第１トランジスタ」の一例である。
【００７０】
下部領域３１ａは、サファイア基板４０と、サファイア基板４０上に形成されたＡｌＮ層４１と、ＡｌＮ層４１上に形成されたＧａＮ層４２と、ＧａＮ層４２の主表面４２ａ上に形成されたＡｌＧａＮ層４３と、ＡｌＧａＮ層４３上の所定領域にそれぞれ形成されたＮｉからなるゲート電極４４、Ｔｉからなるソース電極４５およびドレイン電極４６と、ＡｌＧａＮ層４３上のゲート電極４４、ソース電極４５およびドレイン電極４６が形成されていない領域に形成された窒化シリコン膜４７と、ゲート電極４４、ソース電極４５、ドレイン電極４６および窒化シリコン膜４７を覆うように形成されたシリコン酸化膜からなる保護膜４８とによって構成されている。また、ＧａＮ層４２、ＡｌＧａＮ層４３、ゲート電極４４、ソース電極４５およびドレイン電極４６によって、パワートランジスタ３２が構成されている。なお、ＧａＮ層４２は、本発明の「半導体層」の一例であり、窒化シリコン膜４７および保護膜４８は、本発明の「絶縁層」の一例である。
【００７１】
ＡｌＮ層４１は、約２０ｎｍの厚みを有する。また、ＡｌＮ層４１は、低温成長の緩衝層としての機能を有する。ＧａＮ層４２は、約２μｍの厚みを有する。ＡｌＧａＮ層４３は、約２５ｎｍの厚みを有する。また、ＧａＮ層４２とＡｌＧａＮ層４３とによって、ＡｌＧａＮ／ＧａＮのヘテロ接合が形成されている。
【００７２】
ゲート電極４４は、下面がＡｌＧａＮ層４３にショットキー接合されているとともに、上面がＴｉ層６を介してＡｌ配線５に接続されている。また、ソース電極４５およびドレイン電極４６は、下面がＡｌＧａＮ層４３にオーミック接合されているとともに、上面がＡｌ配線５に接続されている。
【００７３】
窒化シリコン膜４７は、約１００ｎｍの厚みを有する。また、窒化シリコン膜４７および保護膜４８は、絶縁性を有する。
【００７４】
上部領域３１ｂは、上記第１実施形態の上部領域１ｂと同様の構造を有するので、その説明を省略する。
【００７５】
図１０〜図１３は、図９に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図９〜図１３を参照して、本発明の第２実施形態による半導体装置３１の製造プロセスについて説明する。
【００７６】
まず、図１０に示すように、サファイア基板４０上に、有機金属化学気相成長法により、低温成長の緩衝層としてＡｌＮ層４１を約２０ｎｍ成長させる。そして、ＡｌＮ層４１上に、有機金属化学気相成長法により、ＧａＮ層４２を約２μｍ成長させる。その後、ＧａＮ層４２の主表面４２ａ上に、有機金属化学気相成長法により、ＡｌＧａＮ層４３を約２５ｎｍ成長させる。このとき、ＡｌＧａＮ／ＧａＮのヘテロ接合が形成される。
【００７７】
そして、ＡｌＧａＮ層４３上に、Ｔｉを蒸着した後、フォトリソグラフィ技術およびドライエッチング技術を用いて、蒸着したＴｉの一部を除去することにより、図１１に示すように、ＡｌＧａＮ層４３上の所定領域に、Ｔｉからなるソース電極４５およびドレイン電極４６を形成する。このとき、ソース電極４５およびドレイン電極４６の下面は、ＡｌＧａＮ層４３にオーミック接合される。
【００７８】
その後、化学気相成長法により、ソース電極４５およびドレイン電極４６を覆うように、ＡｌＧａＮ層４３の上面全面に、窒化シリコン膜４７（図９参照）を約１００ｎｍ形成する。そして、図１２に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、ソース電極４５およびドレイン電極４６上の窒化シリコン膜４７を除去する。
【００７９】
そして、フォトリソグラフィ技術およびドライエッチング技術を用いて、窒化シリコン膜４７のゲート電極４４（図９参照）となる領域を除去する。なお、このとき、パワートランジスタ３２のしきい値電圧を制御するために、ＡｌＧａＮ層４３の一部を除去してもよい。
【００８０】
その後、ゲート電極４４（図９参照）となる領域を埋め込むようにＮｉを蒸着した後、フォトリソグラフィ技術およびドライエッチング技術を用いて、蒸着したＮｉの一部を除去することにより、図１３に示すように、ＡｌＧａＮ層４３にショットキー接合されたゲート電極４４を形成する。これにより、パワートランジスタ３２が形成される。
【００８１】
そして、図９に示すように、パワートランジスタ３２を保護するために、ゲート電極４４、ソース電極４５、ドレイン電極４６および窒化シリコン膜４７を覆うように、化学気相成長法により、保護膜４８を形成する。
【００８２】
その後、上記第１実施形態と同様の製造プロセスを用いて、上部領域３１ｂ（ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４など）とＡｌ配線５とを形成する。
【００８３】
以上のようにして、第２実施形態による半導体装置３１が製造される。
【００８４】
なお、第２実施形態のその他の製造プロセスは、上記第１実施形態と同様である。
【００８５】
第２実施形態では、上記のように、シリコンよりも大きいバンドギャップを有するＧａＮ層４２に、パワートランジスタ３２を形成することによって、パワートランジスタ３２（半導体装置３１）を、高耐圧化することができるとともに、低消費電力化（低オン抵抗化）することができる。
【００８６】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００８７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８８】
たとえば、上記実施形態では、半導体装置が、ＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータおよびレギュレータＩＣ等の電気エネルギー変換デバイスとして使用される例について説明したが、本発明はこれに限らず、電気エネルギー変換デバイス以外のデバイスにも適用可能である。
【００８９】
また、上記実施形態では、ＳｉＣまたはＧａＮからなる半導体層にパワートランジスタを形成した例について示したが、本発明はこれに限らず、ダイヤモンドやＧａＡｓなどからなる半導体層にパワートランジスタを形成してもよい。
【００９０】
また、上記実施形態では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを製造する際の熱処理を、約６００℃の温度で行った例について示したが、本発明はこれに限らず、パワートランジスタの特性に影響を与えないならば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを製造する際の熱処理を、約６００℃よりも高い温度で行ってもよい。
【００９１】
また、上記実施形態では、半導体層を連続粒界結晶シリコンにより構成した例について示したが、本発明はこれに限らず、半導体層をポリシリコンにより構成してもよい。
【００９２】
また、上記第１実施形態では、ＳｉＣ層の上面に、熱酸化法により、ゲート酸化膜を形成した例について示したが、本発明はこれに限らず、ＳｉＣ層の上面にシリコン酸化膜およびシリコン窒化膜を積層することにより、Ｏ／Ｎ／Ｏの積層構造としてもよい。
【００９３】
また、上記実施形態では、半導体層に、縦型のパワートランジスタを形成した例について示したが、本発明はこれに限らず、半導体層に、横型のパワートランジスタを形成してもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１実施形態による半導体装置の構造を示した断面図である。
【図２】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の構造を示した断面図である。
【図１０】図９に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】図９に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】図９に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】図９に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】従来の一例による半導体装置を備えたパッケージを示した断面図である。
【符号の説明】
【００９５】
１、３１  半導体装置
２、３２  パワートランジスタ（第１トランジスタ）
３  ＮＭＯＳトランジスタ（第２トランジスタ）
４  ＰＭＯＳトランジスタ（第２トランジスタ）
５  Ａｌ配線（配線）
１１  ＳｉＣ層（半導体層）
１１ａ  主表面
１２  ゲート酸化膜（絶縁層）
１４、４８  保護膜（絶縁層）
２１  シリコン層
４２  ＧａＮ層（半導体層）
４２ａ  主表面
４７  窒化シリコン膜（絶縁層）
【図１】
2009158528.tif 000003
【図２】
2009158528.tif 000004
【図３】
2009158528.tif 000005
【図４】
2009158528.tif 000006
【図５】
2009158528.tif 000007
【図６】
2009158528.tif 000008
【図７】
2009158528.tif 000009
【図８】
2009158528.tif 000010
【図９】
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【図１０】
2009158528.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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