(57)【要約】【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域上に形成されたｎ型ＭＩＳトランジスタと、
前記半導体基板における第２の活性領域上に形成されたｐ型ＭＩＳトランジスタと、
前記半導体基板の上に、前記ｎ型ＭＩＳトランジスタ及び前記ｐ型ＭＩＳトランジスタを覆うように形成された層間絶縁膜とを有する半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極と、
前記第１のフルシリサイド化ゲート電極の側面上に形成された第１の側壁絶縁膜とを備え、
前記ｐ型ＭＩＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極と、
前記第２のフルシリサイド化ゲート電極の側面上に形成された第２の側壁絶縁膜とを備え、
前記第１のフルシリサイド化ゲート電極の上面高さは、前記第２のフルシリサイド化ゲート電極の上面高さよりも低い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のフルシリサイド化ゲート電極と前記第２のフルシリサイド化ゲート電極は、一体化形成されている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
前記第１のフルシリサイド化ゲート電極と前記層間絶縁膜との間に、前記第１のフルシリサイド化ゲート電極を覆うように形成されたマスク絶縁膜をさらに備えている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記マスク絶縁膜は、シリコン酸化膜からなる、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記マスク絶縁膜は、シリコン窒化膜からなる、半導体装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
前記第１の活性領域における前記第１のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第１のエクステンション領域と、
前記第１の活性領域における前記第１の側壁絶縁膜の外側方下に位置する領域に形成された第１のソース・ドレイン領域とをさらに備え、
前記ｐ型ＭＩＳトランジスタは、
前記第２の活性領域における前記第２のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第２のエクステンション領域と、
前記第２の活性領域における前記第２の側壁絶縁膜の外側方下に位置する領域に形成された第２のソース・ドレイン領域とをさらに備えている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
前記第１のソース・ドレイン領域の上部に形成された第１のシリサイド膜をさらに備え、
前記ｐ型ＭＩＳトランジスタは、
前記第２のソース・ドレイン領域の上部に形成された第２のシリサイド膜をさらに備えている、半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第２の金属シリサイド膜は、前記第２の金属シリサイド膜に比べて金属リッチである、半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記第１の金属シリサイド膜はＮｉＳｉ又はＮｉＳi2  からなり、
前記第２の金属シリサイド膜はＮｉ31Ｓｉ12、Ｎｉ3Ｓｉ又はＮｉ2Ｓｉからなる、半導体装置。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含む、半導体装置。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、金属酸化物を含む、半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、ハフニウムを含む酸化物、タンタルを含む酸化物、ランタンを含む酸化物、及びアルミニウムを含む酸化物からなる酸化物群のうちの少なくとも１つを含む、半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちから選択される一種類又は複数種類からなる、半導体装置。
【請求項１４】
半導体基板における第１の活性領域上に形成されたｎ型ＭＩＳトランジスタと、前記半導体基板における第２の活性領域上に形成されたｐ型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板上に、ゲート絶縁膜形成膜及びシリコン膜を順次形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記ゲート絶縁膜形成膜及び前記シリコン膜をパターニングすることにより、前記第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極用シリコン膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極用シリコン膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の活性領域上に、前記第１のゲート電極用シリコン膜をフルシリサイド化して第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極を形成する工程（ｃ）と、
前記工程（ｂ）よりも後に、前記第２の活性領域上に、前記第２のゲート電極用シリコン膜をフルシリサイド化して第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極を形成する工程（ｄ）とを備え、
前記工程（ｃ）は、第１の金属膜を用いた第１のシリサイド工程によって前記第１のフルシリサイド化ゲート電極を形成する工程を含み、
前記工程（ｄ）は、前記第１の金属膜を用いた前記第２のシリサイド工程と第２の金属膜を用いた第３のシリサイド化工程によって前記第２のフルシリサイド化ゲート電極を形成する工程を含み、
前記第１のフルシリサイド化ゲート電極の上面高さは、前記第２のフルシリサイド化ゲート電極の上面高さよりも低い、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｂ）において、前記第１のゲート電極用シリコン膜と前記第２のゲート電極用シリコン膜は、同じ膜厚を有し、且つ、一体化形成される、半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｃ）及び工程（ｄ）よりも前に、前記第１のゲート電極用シリコン膜上に保護膜を形成するとともに、前記第２のゲート電極用シリコン膜の上面を露出する工程（ｅ）を備え、
前記工程（ｅ）よりも後に、前記工程（ｄ）における前記第３のシリサイド化工程によって前記第２のゲート電極用シリコン膜をフルシリサイド化した後、前記保護膜を除去する工程（ｆ）を有し、
前記工程（ｆ）よりも後に、前記工程（ｃ）における前記第１のシリサイド化工程によって前記第１のフルシリサイド化ゲート電極を形成すると共に、前記工程（ｄ）における前記第２のシリサイド化工程によって前記第２のフルシリサイド化ゲート電極を形成する、半導体装置の製造方法。
【請求項１７】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも後に、前記工程（ｃ）における前記第１のシリサイド化工程によって前記第１のフルシリサイド化ゲート電極を形成すると共に、前記工程（ｄ）における前記第２のシリサイド化工程によって前記第２のゲート電極用シリコン膜をフルシリサイド化した後、前記第１のフルシリサイド化ゲート電極上にマスク絶縁膜を形成する工程（ｇ）を備え、
前記工程（ｇ）よりも後に、前記工程（ｄ）における前記第３のシリサイド化工程によって前記第２のフルシリサイド化ゲート電極を形成する、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記マスク絶縁膜は、シリコン窒化膜からなる、半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも後で且つ前記工程（ｃ）及び工程（ｄ）よりも前に、前記第１の活性領域における前記第１のゲート電極用シリコン膜の側方下に位置する領域に第１のソース・ドレイン領域を形成すると共に、前記第２の活性領域における前記第２のゲート電極用シリコン膜の側方下に位置する領域に第２のソース・ドレイン領域を形成する工程（ｈ）と、前記第１のソース・ドレイン領域の上部に第１のシリサイド膜を形成すると共に、前記第２のソース・ドレイン領域の上部に第２のシリサイド膜を形成する工程（ｉ）をさらに備える、半導体装置の製造方法。
【請求項２０】
請求項１４〜１９のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属膜、及び第２の金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム、及びイッテルビウムからなる金属群のうち、少なくとも１つを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にフルシリサイド化されたゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められており、ゲート絶縁膜の極薄膜化に伴うポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けの解決策として、ゲート電極のメタル化技術が近年、活発に研究されている。特に、ゲート電極全体を金属シリサイド膜とするフルシリサイド（Fully Silicided：ＦＵＳＩ）化技術は、現状のシリコンプロセス技術を踏襲することができるため有力な技術として注目されている。
【０００３】
ＦＵＳＩ化ゲート電極を用いたＭＩＳＦＥＴでは、ＦＵＳＩ化ゲート電極のシリサイド相制御により、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとを造り分け、トランジスタの閾値を制御する。金属シリサイド膜の仕事関数はそのシリサイド組成比に応じて変化するため、ＦＵＳＩ化ゲート電極のシリサイド組成比を所望の組成比に設定することにより、ＦＵＳＩ化ゲート電極の仕事関数を所望の仕事関数に調整することができ、ＭＩＳトランジスタの閾値電圧を制御することができる（例えば非特許文献１〜４参照）。
【０００４】
ここで、ｎＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極とｐＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極との造り分けは、ゲート電極用のシリコンの膜厚とそのシリコン膜の上に堆積したニッケルの膜厚比に基づいて行われる。具体的には、シリコン膜厚をｔＳｉ、ニッケルの膜厚をｔＮｉとすると、例えば、ｎＭＩＳＦＥＴ用のＮｉＳｉ−ＦＵＳＩ化ゲート電極を形成する際には、０．５５＜ｔＮｉ／ｔＳｉ＜０．８を満たす膜厚比が必要であり、例えば、ｐＭＩＳＦＥＴ用のＮｉ２Ｓｉ−ＦＵＳＩ化ゲート電極を形成する際には、１．１＜ｔＮｉ／ｔＳｉの膜厚比が必要である。この膜厚比を満たすように、シリコン膜とニッケル膜とを反応させる熱処理条件（温度、時間）を制御することにより、ｎＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極及びｐＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極の相制御を行い、ｎＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極とｐＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極との造り分けを行っている。
【０００５】
ＭＩＳＦＥＴの閾値電圧はＦＵＳＩ化ゲート電極の仕事関数によって変化し、ＮｉベースのＦＵＳＩ化ゲート電極の場合、Ｎｉの組成比が大きくなるに伴って仕事関数が増大する。従って、ｎＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極としては、ＮｉＳｉ又はＮｉＳｉ２が好ましく、ｐＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極としては、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、又はＮｉ３Ｓｉなどが好ましい。これらのＦＵＳＩ化ゲート電極の組成は所望の閾値電圧によって使い分け、例えば、低閾値電圧のＭＩＳＦＥＴを実現したい場合は、ｎＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極としては、ＮｉＳｉ２、ｐＭＩＳＦＥＴ用のＦＵＳＩ化ゲート電極としては、Ｎｉ３１Ｓｉ１２又はＮｉ３Ｓｉを使用するのが好ましい。
【０００６】
従来の半導体装置の製造方法について、図１０(a)〜(d)を参照しながら以下に簡単に説明する。図１０(a)は、従来の半導体装置の構造について示す平面図であり、図１０(b)〜(d)は、従来の半導体装置の製造方法を工程順に示しており、図１０(a)のXd-Xd線の断面に関するゲート幅方向の要部工程断面図である。ここで、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタ形成領域を示している。
【０００７】
通常のポリシリコンゲート電極を有する半導体装置の製造方法と同様の工程を順次経ることにより、図１０(b)に示すように、半導体基板１００のｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれたｎ型ＭＩＳトランジスタ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３を介して、ポリシリコン膜からなるゲート電極形成膜１０４ａを形成すると共に、半導体基板１００のｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれたｐ型ＭＩＳトランジスタ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３を介して、ポリシリコン膜からなるゲート電極形成膜１０４ｂを形成する。その後、ゲート電極形成膜１０４ａ及び１０４ｂの側面上にサイドウォール１０５を形成する（図１０(a)参照）。続いて、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ａを覆うレジストマスクパターン１０６を形成し、ｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ｂに対してエッチングを行うことにより、ｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ｂの膜厚を、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ａの膜厚よりも小さくする。
【０００８】
次に、図１０(c)に示すように、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ａを覆うレジストマスクパターン１０６を除去した後、半導体基板１００上の全面に、ゲート電極形成膜１０４ａ及び１０４ｂを覆うように、例えばニッケルからなる金属膜１０７を形成する。
【０００９】
このようにして、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ａの膜厚に対する金属膜１０７の膜厚、言い換えれば、ｎ型ＭＩＳトランジスタ形成領域でのシリコンの膜厚に対するニッケルの膜厚比Ｎｉ／Ｓｉを、ｐ型ＭＩＳトランジスタ形成領域でのシリコンの膜厚に対するニッケル膜厚比Ｎｉ／Ｓｉよりも小さく設定する。
【００１０】
次に、図１０(d)に示すように、熱処理により、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ａ、及びｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜１０４ｂのシリコンと、金属膜１０７のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、エッチングにより、半導体基板１００上に残存する未反応の金属膜１０７を除去する。
【００１１】
このようにして、ｎ型ＭＩＳトランジスタ形成領域には、ゲート電極形成膜１０４ａの全てと金属膜１０７とを反応させて、ＦＵＳＩ化工程でのポリシリコン膜厚ＮSiと金属膜厚ＮNiとの膜厚比に応じたシリサイド組成比を有する金属シリサイド膜からなるＦＵＳＩ化ゲート電極１０８ａを形成すると共に、ｐ型ＭＩＳトランジスタ形成領域には、ゲート電極形成膜１０４ｂの全てと金属膜１０７とを反応させて、ＦＵＳＩ化工程でのポリシリコン膜厚ＰSiと金属膜厚ＰNiとの膜厚比に応じたシリサイド組成比を有する金属シリサイド膜からなるＦＵＳＩ化ゲート電極１０８ｂを形成する。尚、図１０(d)が図１０(a)のXd-Xd線における断面図である。
【非特許文献１】J.A.Kittl et al., “Scalability of Ni FUSI gate processes: phase and Vt control to 30nm gate lengths”, VLSI2005
【非特許文献２】A. Lauwers et al., “CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS(NiSi) and PMOS(Ni-rich silicide) Gates on HfSiON”, IEDM2005
【非特許文献３】T. Hoffmann et al., “Ni-based FUSI gates: CMOS Integration for 45nm node and beyond”, IEDM2006
【非特許文献４】Y. Tsuchiya et al., “Practical Work Tuning Based on Physical and Chemical Nature of Interfacial Impurity in Ni-FUSI/SiON and HfSiON Systems”, IEDM2006
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の半導体装置の製造方法では、エッチングにより、ｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜のポリシリコン膜厚を調整する。ここで、エッチングによるポリシリコン膜厚の調整を精度良く行うには、エッチング条件、特にエッチングレートとエッチング時間とを精度良く制御することが必要である。
【００１３】
しかしながら、以下に示すように、エッチングレートを精度良く制御することは非常に困難であり、そのため、従来の半導体装置の製造方法では、以下に示す問題がある。
【００１４】
例えば、相異なるロット間において、チャンバー内の温度（言い換えれば、エッチング温度）を均一に調整することは非常に困難であり、そのため、相異なるロット間でのエッチングレートにバラツキが生じる。さらに、同一のロット内においても、各ウェハに対して順次エッチング処理が施される間のチャンバー内の温度を均一に調整することは非常に困難であり、そのため、同一のロット内でのエッチングレートにもバラツキが生じる。このため、従来の半導体装置の製造方法では、相異なるロット間でのエッチングレートのバラツキ、及び同一のロット内でのエッチングレートのバラツキにより、各ウェハ間において、ｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜のポリシリコン膜厚に大きなバラツキが生じる。
【００１５】
また例えば、同一のウェハ内であっても、エッチング面積が大きいポリシリコン膜と、エッチング面積が小さいポリシリコン膜とでは、エッチング面積が異なるにも拘わらず同一量のエッチングガスが到達するため、エッチング面積に対するエッチングガス量が異なるので、エッチングレートが異なる。このため、従来の半導体装置の製造方法では、エッチング面積の差異によるエッチングレートの差異により、同一のウェハ内であっても、ｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜のポリシリコン膜厚にバラツキが生じる。
【００１６】
このように、従来の半導体装置の製造方法では、各ウェハ間でのポリシリコン膜厚のバラツキ、及び同一のウェハ内でのポリシリコン膜厚のバラツキにより、相異なるｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜間において、ポリシリコン膜厚にバラツキが生じ、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じるという問題がある。
【００１７】
また例えば、同一のｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜内であっても、ポリシリコン膜表面の端部と中央部とでは、エッチングレートが異なる。このため、従来の半導体装置の製造方法では、端部でのエッチングレートと中央部でのエッチングレートとの差異により、同一のｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜内においても、ポリシリコン膜厚にバラツキが生じる、すなわち、ポリシリコン膜表面にラフネスが生じ、ポリシリコン膜厚と金属膜厚との膜厚比にバラツキが生じる（言い換えれば、端部での膜厚比と中央部での膜厚比とが異なる）という問題もある。
【００１８】
このため、従来の半導体装置の製造方法では、相異なるｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜間での膜厚比のバラツキにより、相異なるｐ型ＭＩＳトランジスタ間において、金属シリサイド膜のシリサイド組成比にバラツキが生じる。加えて、同一のｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜内での膜厚比のバラツキにより、同一のｐ型ＭＩＳトランジスタ内においても、金属シリサイド膜のシリサイド組成比にバラツキが生じる（言い換えれば、端部でのシリサイド比と中央部でのシリサイド比とが異なる）。
【００１９】
従って、従来の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることは可能であるものの、ｐ型ＭＩＳトランジスタ、すなわち、エッチングによるポリシリコン膜厚調整が施されたＭＩＳトランジスタにおいて、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることができず、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を得ることができないという課題がある。
【００２０】
このため、従来の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタの閾値電圧を所望の閾値電圧に制御することは可能であるものの、ｐ型ＭＩＳトランジスタの閾値電圧を所望の閾値電圧に制御することができず、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望の閾値電圧を得ることができない。
【００２１】
一方、図１０(b)に示すように、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成１０４ａとｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜１０４ｂとの境界部において、ポリシリコン膜に段差が生じる為、図１０(c)に示す工程において、熱処理により、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜１０４ａ、及びｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜１０４ｂのシリコンと金属膜１０７のニッケルとを反応させて、各々の金属シリサイド化を行う際には、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜１０４ａの上面からだけではなく側面の露出している箇所からもニッケルが供給される。このため、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜１０４ａのｐ型ＭＩＳトランジスタ形成領域に隣接している箇所ではニッケル供給過多となり、シリサイド組成がバラツキ易くなるので、図１０(d)に示すように、シリサイド組成混在領域１０８ｃが拡大し易くなる。これにより、シリサイド組成混在領域１０８ｃがｎ型ＭＩＳトランジスタ形成領域における活性領域１００ａ上又はｐ型ＭＩＳトランジスタ形成領域における活性領域１００ｂ上に拡大すると、トランジスタの閾値電圧が変動し、所望の閾値を得ることができなくなるという課題がある。また、上記課題を避ける為に、ｎ型ＭＩＳトランジスタ形成領域における活性領域１００ａとｐ型ＭＩＳトランジスタ形成領域における活性領域１００ｂとを区画する素子分離領域１０１を大きくすると、半導体集積回路装置の微細化が困難になる。
【００２２】
前記に鑑み、本発明の目的は、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜、及びｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜の双方において、その膜厚を所望の膜厚に精度良く調整することにより、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することである。さらには、ｎ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜とｐ型ＭＩＳトランジスタ形成領域におけるゲート電極形成膜との境界部において、シリサイド組成混在領域の拡大を抑制することである。
【課題を解決するための手段】
【００２３】
前記の目的を達成するために、本発明の一形態に係る半導体装置は、半導体基板における第１の活性領域上に形成されたｎ型ＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成されたｐ型ＭＩＳトランジスタと、半導体基板の上に、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを覆うように形成された層間絶縁膜とを有する半導体装置において、ｎ型ＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極と、第１のフルシリサイド化ゲート電極の側面上に形成された第１の側壁絶縁膜とを備え、ｐ型ＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され、第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極と、第２のフルシリサイド化ゲート電極の側面上に形成された第２の側壁絶縁膜とを備え、第１のフルシリサイド化ゲート電極の上面高さは、第２のフルシリサイド化ゲート電極の上面高さよりも低い。
【００２４】
本発明の一形態に係る半導体装置において、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極は、一体化形成されている。
【００２５】
本発明の一形態に係る半導体装置において、ｎ型ＭＩＳトランジスタは、第１のフルシリサイド化ゲート電極と層間絶縁膜との間に、第１のフルシリサイド化ゲート電極を覆うように形成されたマスク絶縁膜をさらに備えている。
【００２６】
本発明の一形態に係る半導体装置において、マスク絶縁膜は、シリコン酸化膜からなる。
【００２７】
本発明の一形態に係る半導体装置において、マスク絶縁膜は、シリコン窒化膜からなる。
【００２８】
本発明の一形態に係る半導体装置において、ｎ型ＭＩＳトランジスタは、第１の活性領域における第１のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第１のエクステンション領域と、第１の活性領域における第１の側壁絶縁膜の外側方下に位置する領域に形成された第１のソース・ドレイン領域とをさらに備え、ｐ型ＭＩＳトランジスタは、第２の活性領域における第２のフルシリサイド化ゲート電極の側方下に位置する領域に形成された第２のエクステンション領域と、第２の活性領域における第２の側壁絶縁膜の外側方下に位置する領域に形成された第２のソース・ドレイン領域とをさらに備えている。
【００２９】
本発明の一形態に係る半導体装置において、ｎ型ＭＩＳトランジスタは、第１のソース・ドレイン領域の上部に形成された第１のシリサイド膜をさらに備え、ｐ型ＭＩＳトランジスタは、第２のソース・ドレイン領域の上部に形成された第２のシリサイド膜をさらに備えている。
【００３０】
本発明の一形態に係る半導体装置において、第２の金属シリサイド膜は、第２の金属シリサイド膜に比べて金属リッチである。
【００３１】
本発明の一形態に係る半導体装置において、第１の金属シリサイド膜はＮｉＳｉ又はＮｉＳi2  からなり、第２の金属シリサイド膜はＮｉ31Ｓｉ12、Ｎｉ3Ｓｉ又はＮｉ2Ｓｉからなる。
【００３２】
本発明の一形態に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含む。
【００３３】
本発明の一形態に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、金属酸化物を含む。
【００３４】
本発明の一形態に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、ハフニウムを含む酸化物、タンタルを含む酸化物、ランタンを含む酸化物、及びアルミニウムを含む酸化物からなる酸化物群のうちの少なくとも１つを含む。
【００３５】
本発明の一形態に係る半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちから選択される一種類又は複数種類からなる。
【００３６】
本発明の一形態に係る半導体装置の製造方補言うは、半導体基板における第１の活性領域上に形成されたｎ型ＭＩＳトランジスタと、半導体基板における第２の活性領域上に形成されたｐ型ＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜形成膜及びシリコン膜を順次形成する工程（ａ）と、工程（ａ）よりも後に、ゲート絶縁膜形成膜及びシリコン膜をパターニングすることにより、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極用シリコン膜を形成すると共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極用シリコン膜を形成する工程（ｂ）と、工程（ｂ）よりも後に、第１の活性領域上に、第１のゲート電極用シリコン膜をフルシリサイド化して第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極を形成する工程（ｃ）と、工程（ｂ）よりも後に、第２の活性領域上に、第２のゲート電極用シリコン膜をフルシリサイド化して第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極を形成する工程（ｄ）とを備え、工程（ｃ）は、第１の金属膜を用いた第１のシリサイド工程によって第１のフルシリサイド化ゲート電極を形成する工程を含み、工程（ｄ）は、第１の金属膜を用いた第２のシリサイド工程と第２の金属膜を用いた第３のシリサイド化工程によって第２のフルシリサイド化ゲート電極を形成する工程を含み、第１のフルシリサイド化ゲート電極の上面高さは、第２のフルシリサイド化ゲート電極の上面高さよりも低い。
【００３７】
本発明の一形態に係る半導体装置の製造方法において、工程（ｂ）において、第１のゲート電極用シリコン膜と第２のゲート電極用シリコン膜は、同じ膜厚を有し、且つ、一体化形成される。
【００３８】
本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）及び工程（ｄ）よりも前に、第１のゲート電極用シリコン膜上に保護膜を形成するとともに、第２のゲート電極用シリコン膜の上面を露出する工程（ｅ）を備え、工程（ｅ）よりも後に、工程（ｄ）における第３のシリサイド化工程によって第２のゲート電極用シリコン膜をフルシリサイド化した後、保護膜を除去する工程（ｆ）を有し、工程（ｆ）よりも後に、工程（ｃ）における第１のシリサイド化工程によって第１のフルシリサイド化ゲート電極を形成すると共に、工程（ｄ）における第２のシリサイド化工程によって第２のフルシリサイド化ゲート電極を形成する。
【００３９】
本発明の一形態に係る半導体装置の製造方法において、工程（ｂ）よりも後に、工程（ｃ）における第１のシリサイド化工程によって第１のフルシリサイド化ゲート電極を形成すると共に、工程（ｄ）における第２のシリサイド化工程によって第２のゲート電極用シリコン膜をフルシリサイド化した後、第１のフルシリサイド化ゲート電極上にマスク絶縁膜を形成する工程（ｇ）を備え、工程（ｇ）よりも後に、工程（ｄ）における第３のシリサイド化工程によって第２のフルシリサイド化ゲート電極を形成する。
【００４０】
本発明の一形態に係る半導体装置の製造方法において、マスク絶縁膜は、シリコン窒化膜からなる。
【００４１】
本発明の一形態に係る半導体装置の製造方法において、工程（ｂ）よりも後で且つ工程（ｃ）及び工程（ｄ）よりも前に、第１の活性領域における第１のゲート電極用シリコン膜の側方下に位置する領域に第１のソース・ドレイン領域を形成すると共に、第２の活性領域における第２のゲート電極用シリコン膜の側方下に位置する領域に第２のソース・ドレイン領域を形成する工程（ｈ）と、第１のソース・ドレイン領域の上部に第１のシリサイド膜を形成すると共に、第２のソース・ドレイン領域の上部に第２のシリサイド膜を形成する工程（ｉ）をさらに備える。
【００４２】
本発明の一形態に係る半導体装置の製造方法において、第１の金属膜、及び第２の金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム、及びイッテルビウムからなる金属群のうち、少なくとも１つを含む。
【発明の効果】
【００４３】
本発明に係る半導体装置及びその製造方法によると、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜とｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜は同一膜厚を用いる為、その膜厚を所望の膜厚に精度良く調整することができるので、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比の金属シリサイド膜からなるＦＵＳＩ化ゲート電極を精度良く形成でき、所望の閾値電圧を精度良く得ることができ、且つ、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極形成膜境界部におけるシリサイド組成混在領域の拡大を抑制した半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４６】
まず、本発明の第１の実施形態に係る半導体装置の構造について、図１(a)〜(c)を参照しながら説明する。
【００４７】
図１(a)〜(c)は、本発明の第１の実施形態に係る半導体装置の構造を説明するための図であって、(a)は平面図であり、(b)は(a)のIb-Ib線における断面図であり、(c)は向かって左図が(a)のIc1-Ic1線の断面図である共に向かって右図がIc2-Ic2線における断面図である。尚、(a)では、説明の便宜上、(b)及び(c)に示した対応する部分の一部の構成を省略している。また、(a)及び(b)において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタ形成領域を示している。
【００４８】
図１(a)の平面図に示すように、例えばシリコンからなる半導体基板１０には、素子分離領域１１によって囲まれ、ｎ型ＭＩＳトランジスタ形成領域を構成する第１の活性領域１０ａと、ｐ型ＭＩＳトランジスタ形成領域を構成する第２の活性領域１０ｂとが形成されている。尚、素子分離領域１１は、例えば、第１の活性領域１０ａと第２の活性領域１０ｂとを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩ（shallow trench isolation）からなる。
【００４９】
第１の活性領域１０ａ、第２の活性領域１０ｂ、及び素子分離領域１１の上には、第１の活性領域１０ａ及び第２の活性領域１０ｂをゲート幅方向に跨ぐように、ゲート電極材料がフルシリサイド化されてなるフルシリサイド化ゲート電極２４が形成されている。フルシリサイド化ゲート電極２４は、第１の活性領域１０ａ上に形成されるｎ型ＭＩＳトランジスタを構成する例えばＮｉＳｉのフルシリサイドからなる第１のフルシリサイド化ゲート電極２４ａと、第２の活性領域１０ｂ上に形成されるｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉのフルシリサイドからなる第２のフルシリサイド化ゲート電極２４ｂと、第１のフルシリサイド化ゲート電極２４ａ及び第２のフルシリサイド化ゲート電極の境界にあるシリサイド組成混在領域２４ｃによって構成されている。第１のフルシリサイド化ゲート電極２４ａ、第２のフルシリサイドゲート配線２４ｂ及びシリサイド組成混在領域２４ｃは連続して一体的に形成されている。また、シリサイド素子混在領域２４ｃは、例えば、第１のフルシリサイド化ゲート電極２４ａのＮｉＳｉのフルシリサイド組成と第２のフルシリサイド化ゲート電極２４ｂのＮｉ２Ｓｉのフルシリサイド組成との間の組成を有している。
【００５０】
第１のフルシリサイド化ゲート電極２４ａの側面には例えばシリコン窒化膜からなる第１のサイドウォール（第１の側壁絶縁膜）１７ａが形成されており、第２のフルシリサイド化ゲート電極２４ｂの側面には例えばシリコン窒化膜からなる第２のサイドウォール（第２の側壁絶縁膜）１７ｂが形成されている。第１の活性領域１０ａにおける第１のサイドウォール１７ａの側方下の領域には第１のソース・ドレイン領域１８Ａが形成されており、第２の活性領域１０ｂにおける第２のサイドウォール１７ｂの側方下の領域には第２のソース・ドレイン領域１８Ｂが形成されている（後述の図１(c)参照）。第１のソース・ドレイン領域１８Ａ及び第２のソース・ドレイン領域１８Ｂの表層部には、図示しないシリサイド層（後述の図１(c)では符号１９ａ、１９ｂ）が形成されており、該シリサイド層を介して第１のソース・ドレイン領域１８Ａ及び第２のソース・ドレイン領域１８Ｂと接続するコンタクトプラグ２８が、図示しない下地保護膜（後述の図１(c)では符号２０）、第１及び第２の層間絶縁膜（後述の図１(c）では符号２１及び２６）を貫通して形成されている。
【００５１】
また、図１(b)の断面図では、フルシリサイド化ゲート電極２４のゲート幅方向の断面が示されている。図１(b)に示すように、フルシリサイド化ゲート電極２４は、ｐ型ウェル１２ａが形成されてなる第１の活性領域１０ａ上のｎ型ＭＩＳトランジスタを構成する例えばＮｉＳｉのフルシリサイドからなる第１のフルシリサイド化ゲート電極２４ａと、素子分離領域１１上のシリサイド組成混在領域２４ｃと、ｎ型ウェル１２ｂが形成されてなる第２の活性領域１０ｂ上のｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉからなる第２のフルシリサイド化ゲート電極２４ｂが形成されている。第１のフルシリサイド化ゲート電極２４ａとシリサイド組成混在領域２４ｃと第２のフルシリサイド化ゲート電極２４ｂとの上には、第２の層間絶縁膜２６が形成されている。ここで、ゲート長方向におけるシリサイド組成混在領域２４ｃの幅は１００ｎｍ以下であって、対応する従来例の構造におけるシリサイド組成混在領域の幅が約１５０ｎｍ程度であったことから、本実施形態によると、シリサイド組成混在領域２４ｃは従来例と比べてその拡大が抑制されている。このため、従来ではシリサイド組成混在領域の影響により、微細化を劣化させる素子分離領域の拡大が必要であったり、トランジスタの駆動能力が劣化したりといった問題を、本発明によれば回避することができる。
【００５２】
また、図１(c)の左右の断面図において、半導体基板１０には、素子分離領域１１によって囲まれ、ｐ型ウェル１２ａを有する第１の活性領域１０ａと、素子分離領域１１によって囲まれ、ｎ型ウェル１２ｂを有する第２の活性領域１０ｂとが形成されている。第１の活性領域１０ａの上には、例えば高誘電体膜からなる第１のゲート絶縁膜１３ａを介して、フルシリサイド化ゲート電極２４を構成する第１のフルシリサイド化ゲート電極２４ａが形成されている。また、第２の活性領域１０ｂの上には、例えば高誘電体膜からなる第２のゲート絶縁膜１３ｂを介して、フルシリサイド化ゲート電極２４を構成する第２のフルシリサイド化ゲート電極２４ｂが形成されている。尚、本実施形態におけるｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａの上面高さが、ｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い点で、ｎ型ＭＩＳトランジスタ形成領域のフルシリサイド化ゲート電極の上面高さが、ｐ型ＭＩＳトランジスタ形成領域のフルシリサイド化ゲート電極の上面高さよりも高い従来例の構造と本実施形態の構造とは異なっている。
【００５３】
第１の活性領域１０ａにおける第１のフルシリサイド化ゲート電極２４ａの側方下の領域には、接合深さが比較的浅いｎ型ソース・ドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１６ａが形成されている。第２の活性領域１０ｂにおける第２のフルシリサイド化ゲート電極２４ｂの側方下の領域には、接合深さが比較的浅いｐ型ソース・ドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１６ｂが形成されている。また、第１のフルシリサイド化ゲート電極２４ａの側面には第１のサイドウォール１７ａが形成されており、第２のフルシリサイド化ゲート電極２４ｂの側面には第２のサイドウォール１７ｂが形成されている。
【００５４】
第１の活性領域１０ａにおける第１のサイドウォール１７ａの外側方下の領域には、接合深さが比較的深い（接合深さがｎ型ソース・ドレイン領域１６ａよりも深い）ｎ型ソース・ドレイン領域１８ａが形成されており、第２の活性領域１０ｂにおける第２のサイドウォール１７ｂの外側方下の領域には、接合深さが比較的深い（接合深さがｐ型ソース・ドレイン領域１６ｂよりも深い）ｐ型ソース・ドレイン領域１８ｂが形成されている。接合深さが比較的浅いｎ型ソース・ドレイン領域１６ａ及び接合深さが深いｎ型ソース・ドレイン領域１８ａによって第１のソース・ドレイン領域１８Ａが構成されており、接合深さが浅いｐ型ソース・ドレイン領域１６ｂ及び接合深さが深いｐ型ソース・ドレイン領域１８ｂによって第２のソース・ドレイン領域１８Ｂが構成されている。
【００５５】
第１のソース・ドレイン領域１８Ａにおける上部であって第１のサイドウォール１７ａの側方下の領域と第２のソース・ドレイン領域１８Ｂにおける上部であって第２のサイドウォール１７ｂの側方下の領域とにはそれぞれシリサイド層１９ａ、１９ｂが形成されている。素子分離領域１１及びシリサイド層１９ａ、１９ｂの上、並びに、フルシリサイド化ゲート電極２４（図１(a)参照）を構成する第１のフルシリサイド化ゲート電極２４ａの側面と第２のフルシリサイド化ゲート電極２４ｂ（図１(a)参照）の側面には、例えばシリコン窒化膜からなる下地保護膜２０が形成されている。
【００５６】
下地保護膜２０の上には、第１のサイドウォール１７ａ及び第１のフルシリサイド化ゲート電極２４ａ並びに第２のサイドウォール１７ｂ及び第２のフルシリサイド化ゲート電極２４ｂを覆うように、例えばシリコン酸化膜からなる第１の層間絶縁膜２１及び第２の層間絶縁膜２６が順に形成されている。第２の層間絶縁膜２６、第１の層間絶縁膜２１及び下地保護膜２０には、シリサイド膜１９ａを介して第１のソース・ドレイン領域１８Ａと接続し、コンタクトホール２７に例えばタングステン等の導電性材料が充填されてなるコンタクトプラグ２８、及びシリサイド膜１９ｂを介して第２のソース・ドレイン領域１８Ｂに接続し、コンタクトホール２７に例えばタングステン等の導電性材料が充填されてなるコンタクトプラグ２８が形成されている。
【００５７】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a)〜(e)、及び図３(a)〜(d)、図４(a)〜(e)及び図５(a)〜(b)を参照しながら説明する。図２(a)〜(e)、図３(a)〜(d)及び図５(b)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図には、図１(a)のIc1-Ic1線及びIc2-Ic2線の断面、つまり、図１(c)の断面に関する断面工程図を順に示したものである。一方、図４(a)〜(e)及び図５(a)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図であって、図１(a)のIb-Ib線の断面、つまり、図１(b)の断面に関する断面工程図を順に示したものである。尚、図４(a)〜(e)及び図５(a)において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタ形成領域を示している。また、図３(d)に示す工程と図４(a)に示す工程とが対応し、図５(a)に示す工程と図５(b)に示す工程とが対応している。
【００５８】
まず、図２(a)に示すように、例えば埋め込み素子分離（shallow trench isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳトランジスタ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳトランジスタ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳトランジスタ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳトランジスタ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１０におけるｎ型ＭＩＳトランジスタ形成領域に、ｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳトランジスタ形成領域に、ｎ型ウェル領域１２ｂを形成する。
【００５９】
次に、図２(b)に示すように、希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えば、温度が６００℃〜１０００℃程度の酸化性雰囲気で熱処理を行い、酸化シリコンからなる下地膜（図示せず）を形成した後、続いて、例えば、有機金属気相堆積（ＭＯＣＶＤ: Metal Organic Chemical Vapor Deposition）法を用いて、下地膜の上に、例えば膜厚が２ｎｍの高誘電体からなるゲート絶縁膜形成膜１３を堆積する。その後、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート絶縁膜形成膜１３上に、例えば膜厚が６０ｎｍのポリシリコン膜からなるゲート電極形成膜１４を堆積する。続いて、ゲート電極形成膜１４の上に、例えばシリコン酸化膜からなる膜厚４０ｎｍの保護膜１５をＣＶＤ法等により形成する。なお、下地膜はゲート絶縁膜の一部となるが、必ずしも設ける必要はない。
【００６０】
次に、図２(c)に示すように、フォトリソグラフィ法により、保護膜１５上に、ゲートパターン形状を有するレジストマスクパターン（図示せず）を形成する。その後、レジストマスクパターンをマスクにして、ドライエッチングにより、保護膜１５、ゲート電極形成膜１４及びゲート絶縁膜形成膜１３を選択的にエッチングする。これにより、ｎ型ＭＩＳトランジスタ形成領域には、パターニングされた第１のゲート絶縁膜１３ａ、第１のゲート電極形成部（第１のゲート電極用シリコン膜）１４ａ及び第１の保護膜１５ａが形成され、ｐ型ＭＩＳトランジスタ形成領域には、パターニングされた第２のゲート絶縁膜１３ｂ、第２のゲート電極形成部（第２のゲート電極用シリコン膜）１４ｂ及び第２の保護膜１５ｂが形成される。続いて、ｐ型ＭＩＳトランジスタ領域を覆うレジストマスクパターン（図示せず）を形成し、ｎ型ＭＩＳトランジスタ形成領域の活性領域１０ａに、第１のゲート電極形成部１４ａ及び第１の保護膜１５ａをマスクにして、ｎ型不純物を注入することにより、活性領域１０ａにおける第１のゲート電極形成部１４ａの両側方下の領域に接合深さが比較的浅いｎ型ソース・ドレイン領域１６ａを自己整合的に形成する。同様に、ｎ型ＭＩＳトランジスタ形成領域を覆うレジストマスクパターン（図示せず）を形成し、ｐ型ＭＩＳトランジスタ形成領域の活性領域１０ｂに、第２のゲート電極形成部１４ｂ及び第２の保護膜１５ｂをマスクにして、ｐ型不純物を注入することにより、活性領域１０ｂにおける第２のゲート電極形成部１４ｂの両側方下の領域に接合深さが比較的浅いｐ型ソース・ドレイン領域１６ｂを自己整合的に形成する。
【００６１】
次に、図２(d)に示すように、半導体基板１０上の全面に亘って、例えば膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行うことにより、第１のゲート電極形成部１４ａ及び第１の保護膜１５ａの側面上に第１のサイドウォール（第１の側壁絶縁膜）１７ａを形成すると共に、第２のゲート電極形成部１４ｂ及び第２の保護膜１５ｂの側面上に第２のサイドウォール（第２の側壁絶縁膜）１７ｂを形成する。その後、ｐ型ＭＩＳトランジスタ形成領域を覆うレジストマスクパターン（図示せず）を形成し、ｎ型ＭＩＳトランジスタ形成領域の活性領域１０ａに、第１の保護膜１５ａ及び第１のサイドウォール１７ａをマスクにして、ｎ型不純物を注入する一方、同様に、ｎ型ＭＩＳトランジスタ形成領域を覆うレジストマスクパターン（図示せず）を形成し、ｐ型ＭＩＳトランジスタ形成領域の活性領域１０ｂに、第２の保護膜１５ｂ及び第２のサイドウォール１７ｂをマスクにして、ｐ型不純物を注入する。その後、熱処理を行うことにより、ｎ型ＭＩＳトランジスタ形成領域の活性領域１０ａにおける第１のサイドウォール１７ａの外側方下に位置する領域に、ｎ型ソース・ドレイン領域１６ａの接合深さよりも深い接合部を有するｎ型ソース・ドレイン領域１８ａを自己整合的に形成する一方、ｐ型ＭＩＳトランジスタ形成領域の活性領域１０ｂにおける第２のサイドウォール１７ｂの外側方下に位置する領域に、ｐ型ソース・ドレイン領域１６ｂの接合深さよりも深い接合部を有するｐ型ソース・ドレイン領域１８ｂを自己整合的に形成する。接合深さが比較的浅いｎ型ソース・ドレイン領域１６ａ及び接合深さが深いｎ型ソース・ドレイン領域１８ａによって第１のソース・ドレイン領域１８Ａが構成されており、接合深さが浅いｐ型ソース・ドレイン領域１６ｂ及び接合深さが深いｐ型ソース・ドレイン領域１８ｂによって第２のソース・ドレイン領域１８Ｂが構成されている。
【００６２】
次に、図２(e)に示すように、第１のソース・ドレイン領域１８Ａ及び第２のソース・ドレイン領域１８Ｂの表面に形成された自然酸化膜（図示せず）を除去した後、スパッタリング法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、窒素雰囲気中、３２０℃の下、半導体基板１０に対して１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行うことにより、各ソース・ドレイン領域１８Ａ、１８Ｂのシリコンと金属膜のニッケルとを反応させて、各々の金属シリサイド化を行う。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、保護膜１５ａ、１５ｂ、及び各サイドウォール１７ａ、１７ｂ等上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１０に対して２回目のＲＴＡ処理を行う。
【００６３】
このようにして、ｎ型ＭＩＳトランジスタ形成領域には、第１のソース・ドレイン領域１８Ａの上部と金属膜とを反応させて、シリサイド膜１９ａを形成する。一方、ｐ型ＭＩＳトランジスタ形成領域には、第２のソース・ドレイン領域１８Ｂの上部と金属膜とを反応させて、シリサイド膜１９ｂを形成する。
【００６４】
次に、図３(a)に示すように、半導体基板１０上の全面に、例えばシリコン窒化膜からなる膜厚２０ｎｍの下地保護膜２０をＡＬＤ（Atomic Layer Depodition）法、又はプラズマＣＶＤ法により堆積し、堆積した下地保護膜２０の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２１を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２１の表面の平坦化を行う。
【００６５】
次に、図３(b)に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１５ａ及び第２の保護膜１５ｂの上部に形成された下地保護膜２０が露出するまで第１の層間絶縁膜２１をエッチングする。
【００６６】
次に、図３(c)に示すように、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１５ａ及び第２の保護膜１５ｂの上部に形成された下地保護膜２０を除去して第１の保護膜１５ａ及び第２の保護膜１５ｂの上面を露出する。
【００６７】
次に、図３(d)及び図４(a)に示すように、ｎ型ＭＩＳトランジスタ形成領域を覆うレジストマスクパターン２２を形成した後、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第２のゲート電極形成部１４ｂの上部に形成された第２の保護膜１５ｂを除去し、第２のゲート電極形成部１４ｂの上面を露出する。尚、第２の保護膜１５ｂを除去する際には、第１の層間絶縁膜２１の上部も同時にエッチング除去される。図４(a)の断面図は、図３(d)の工程に対応し図１(a)のIb-Ib線に関する断面図である。
【００６８】
次に、図４(b)に示すように、レジストマスクパターン２２を除去した後、例えばスパッタリング法により、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域の第１の保護膜１５ａ、及びｐ型ＭＩＳトランジスタ形成領域の第２のゲート電極形成部１４ｂを覆うように、例えば膜厚が７０ｎｍのニッケルからなる第１の金属膜２３（第２のフルシリサイド用金属膜）を堆積する。
【００６９】
次に、図４(c)に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対してＲＴＡ処理を行うことにより、ｐ型ＭＩＳトランジスタ形成領域の第２のゲート電極形成部１４ｂのシリコンと、第１の金属膜２３のニッケルとを反応させて、第２のゲート電極形成部１４ｂをフルシリサイド化して、例えばＮｉ２Ｓｉの組成からなる第２のフルシリサイド化ゲート電極２４ｂを形成する。この際、第１のゲート電極形成部１４ａの上には、第１の保護膜１５ａが形成されているため、第１のゲート電極形成部１４ａは第１の金属膜２３とは反応しない。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、第１の保護膜１５ａ、第１のサイドウォール１７ａ及び第２のサイドウォール１７ｂ等の上に残存する未反応の第１の金属膜２３を除去する。
【００７０】
次に、図４(d)に示すように、ｎ型ＭＩＳトランジスタ形成領域の第１のゲート電極形成部１４ａ上の第１の保護膜１５ａをエッチングにより除去した後、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域の第１のゲート電極形成部１４ａ、及びｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂを覆うように、例えば膜厚が４０ｎｍのニッケルからなる第２の金属膜２５（第１のフルシリサイド用金属膜）を堆積する。
【００７１】
次に、図４(e)に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対してＲＴＡ処理を行うことにより、ｎ型ＭＩＳトランジスタ形成領域の第１のゲート電極形成部１４ａのシリコンと、第２の金属膜２５のニッケルとを反応させて、第１のゲート電極形成部１４ａをフルシリサイド化して、例えばＮｉＳｉの組成からなる第１のフルシリサイド化ゲート電極２４ａを形成する。この際、ｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂを第２の金属膜２５のニッケルとを反応させて、さらにＮｉリッチなＮｉ31Ｓｉ12又はさらにアニール温度を高くすることでＮｉ3Ｓｉを形成することができる。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、第１のサイドウォール１７ａ及び第２のサイドウォール１７ｂ等の上に残存する未反応の第２の金属膜２５を除去する。尚、本実施形態におけるｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａの上面高さは、ｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低く形成される。
【００７２】
ここで、第１のフルシリサイド化ゲート電極２４ａ及び第２のフルシリサイド化ゲート電極２４ｂのそれぞれにおいて、ゲート電極内のシリサイド組成を均一化にする為に、窒素雰囲気中、５００℃、３０秒程度の追加アニール処理を行っても良い。これにより、例えば、ｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａ内において、上部側がＮｉリッチなシリサイド組成になり、下部側のゲート絶縁膜近傍において、シリコン残りが発生するという同一ゲート電極内において、垂直方向にシリサイド組成が不均一になるのを緩和することができ、均一なシリサイド組成を得ることができる。尚、ｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａとｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂとの境界部において、シリサイド組成混在領域２４ｃが形成されるが、フルシリサイド化して第１のフルシリサイド化ゲート電極２４ａを形成する際に、第１のゲート電極形成部１４ａと第２のフルシリサイド化ゲート電極２４ｂとの境界部における第１のゲート電極形成部１４ａを構成するシリコン膜厚の段差がない為、従来の製造方法よりもシリサイド組成混在領域２４ｃの拡がりを抑制することができる。尚、具体的には、ゲート幅方向におけるシリサイド組成混在領域２４ｃの幅は１００ｎｍ以下であって、対応する従来例の構造におけるシリサイド組成混在領域の幅が約１５０ｎｍ程度であったことから、本実施形態によると、シリサイド組成混在領域２４ｃは従来例と比べてその拡大が抑制されている。このため、従来ではシリサイド組成混在領域の影響により、微細化を劣化させる素子分離領域の拡大が必要であったり、トランジスタの駆動能力が劣化したりといった問題を、本発明によれば回避することができる。また、シリサイド素子混在領域２４ｃは、例えば、第１のフルシリサイド化ゲート電極２４ａのＮｉＳｉのフルシリサイド組成と第２のフルシリサイド化ゲート電極２４ｂのＮｉ31Ｓｉ12又はＮｉ3Ｓｉのフルシリサイド組成との間の組成を有している。尚、フルシリサイド化して第１のフルシリサイド化ゲート電極２４ａを形成する際に、第１のゲート電極形成部１４ａと第２のフルシリサイド化ゲート電極２４ｂとの境界部における第２のフルシリサイド化ゲート電極２４ｂには段差が存在するが、第２のフルシリサイド化ゲート電極２４ｂと第２の金属膜２５のニッケルとを反応する際、段差の側面からもＮｉが供給されてＮｉ供給過多となるが、ＮｉリッチなＮｉ31Ｓｉ12又はＮｉ3Ｓｉのフルシリサイドで飽和するため、第２のフルシリサイド化ゲート電極２４ｂの段差による不都合はない。
【００７３】
次に、図５(a)に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、各フルシリサイド化ゲート電極２４ａ、２４ｂを覆うように、第２の層間絶縁膜２６を形成した後、ＣＭＰ法により、第２の層間絶縁膜２６の表面の平坦化を行う。
【００７４】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜２６上に、レジストマスクパターン（図示せず）を形成した後、レジストマスクパターンをマスクにして、ドライエッチングにより、下地保護膜２０、第１の層間絶縁膜２１及び第２の層間絶縁膜２６中に、各ソース・ドレイン領域１８Ａ、１８Ｂの上部に形成された各シリサイド膜１９ａ、１９ｂの上面に到達するコンタクトホール２７を形成する。この際、シリコン窒化膜からなる下地保護膜２０が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、各シリサイド膜１９ａ、１９ｂのオーバーエッチング量を減らすことができる。
【００７５】
その後、スパッタ法又はＣＶＤ法により、各コンタクトホールの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜２６上に、各コンタクトホール内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜における各コンタクトホール外に存在する部分を除去する。このようにして、図５(b)に示すように、各コンタクトホール内に、バリアメタル膜を介してタングステン膜が埋め込まれてなるコンタクトプラグ２８を形成する。その後、第２の層間絶縁膜２６上に、各コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。図５(b)の断面図は、図５(a)の工程に対応し図１(a)のIc1-Ic1線及びIc2-Ic2線の断面図である。以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７６】
以上に説明したように、本実施形態に係る半導体装置の製造方法によると、ｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜のフルシリサイド化を行った後、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜のフルシリサイド化を行っているため、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの形成に必要な所望の金属膜を個別に設定することができ、双方のトランジスタにおいて、所望のシリサイド組成比を有する金属シリサイドからなるフルシリサイド化ゲート電極を精度良く実現できる。また、ｎ型ＭＩＳトランジスタ形成領域のゲート電極形成膜とｐ型ＭＩＳトランジスタ形成領域のゲート電極形成膜の境界部におけるシリコン膜の初期段差がない為、境界部におけるシリサイド組成混在領域の拡大を抑制することができる。
【００７７】
尚、本実施形態では、ｐ型ＭＩＳトランジスタ形成領域の第２のゲート電極形成部１４ｂのシリコンと、第１の金属膜２３のニッケルとを反応させて、第２のゲート電極形成部１４ｂをフルシリサイド化して、例えばＮｉ２Ｓｉの組成からなる第２のフルシリサイド化ゲート電極２４ｂを形成するとしたが、Ｎｉ膜厚とアニール条件を変更し、この工程において、さらにＮｉリッチなＮｉ31Ｓｉ12又はＮｉ3Ｓｉを形成するようにしても構わない。
【００７８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００７９】
以下では、本発明の第２の実施形態に係る半導体装置及びその製造方法について、前述した本発明の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００８０】
本発明の第１の実施形態に係る半導体装置及びその製造方法と前述した本発明の第１の実施形態に係る半導体装置及びその製造方法と相違点する点は以下の通りである。
【００８１】
第１の実施形態に係る半導体装置の製造方法は、ｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂの上に形成された第２の保護膜１５ｂを除去し、第２のゲート電極形成部１４ｂと第１の金属膜２３とを反応させて第２のフルシリサイド化ゲート電極２４ｂを形成した後、ｎ型ＭＩＳトランジスタ形成領域における第１のゲート電極形成部１４ａの上に形成された第１の保護膜１５ａを除去し、第１のゲート電極形成部１４ａと第２の金属膜２５とを反応させて、第２のフルシリサイド化ゲート電極２４ａを形成する、すなわち、ｐ型ＭＩＳトランジスタ形成領域におけるフルシリサイド化をｎ型ＭＩＳトランジスタ形成領域におけるフルシリサイド化よりも先駆けて行うという点に特徴を有する方法を採用したものであって、第１の実施形態に係る半導体装置は、該製造方法によって得られる構造上の特徴を有する半導体装置であった。
【００８２】
これに対して、本発明の第２の実施形態に係る半導体装置の製造方法は、ｎ型ＭＩＳトランジスタ形成領域における第１のゲート電極形成部１４ａを第１の金属膜２３と反応させてフルシリサイド化を行う際に、ｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂも同時に第１の金属膜２３と反応させてフルシリサイド化を行い、その後、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａをマスク絶縁膜２９で覆い、ｐ型ＭＩＳトランジスタ形成領域のフルシリサイド化ゲート電極のみをさらに第２の金属膜２５と反応させて第２のフルシリサイド化ゲート電極２４ｂを形成するという方法を採用したものであって、第２の実施形態に係る半導体装置は、該製造方法によって得られる構造上の特徴を有する半導体装置である。
【００８３】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a)〜(e)及び図７(a)〜(c)を参照しながら説明する。図６(a)及び図７(c)は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。一方、図６(b)〜(e)及び図７(a)〜(b)は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図６(b)において、左側に示す「Ｎ」とはｎ型ＭＩＳトランジスタ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳトランジスタ形成領域を示している。ここで、図６(a)〜(e)及び図７(a)〜(c)において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付しており、本実施形態における第１の実施形態と同様の説明は繰り返さない。
【００８４】
まず、前述の図２(a)〜(e)及び図３(a)〜(c)に示す工程を順次行う。
【００８５】
次に、図６(a)に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４ａの上部に形成された第１の保護膜１５ａ及び第２のゲート電極形成部１４ｂの上部に形成された第２の保護膜１５ｂを除去し、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂの上面を露出する。尚、第１の保護膜１５ａ及び第２の保護膜１５ｂを除去する際には、第１の層間絶縁膜２１の上部も同時にエッチング除去される。
【００８６】
次に、図６(b)に示すように、例えばスパッタリング法により、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ａ及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂを覆うように、例えば膜厚が４０ｎｍのニッケルからなる第１の金属膜２３（第２の実施形態においては第１のフルシリサイド用金属膜に相当する）を堆積する。
【００８７】
次に、図６(c)に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対してＲＴＡ処理を行うことにより、ｎ型ＭＩＳトランジスタ形成領域における第１のゲート電極形成部１４ａのシリコン及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂのシリコンと、第１の金属膜２３のニッケルとを反応させて、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂをフルシリサイド化して、例えばＮｉＳｉの組成からなる第１のフルシリサイド化ゲート電極２４ａをｎ型ＭＩＳトランジスタ形成領域及びｐ型ＭＩＳトランジスタ形成領域上に形成する。続いて、硫酸と過酸化水素水との混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、第１のサイドウォール１７ａ及び第２のサイドウォール１７ｂ等の上に残存する未反応の第１の金属膜２３を除去する。
【００８８】
次に、図６(d)に示すように、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａ及びｐ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａの上に例えばシリコン酸化膜からなるマスク絶縁膜２９を形成する。続いて、ｎ型ＭＩＳトランジスタ形成領域を覆うレジストマスクパターン３０を形成した後、ドライエッチング法を用いて、第１のフルシリサイド化ゲート電極２４ａの上部に形成されたマスク絶縁膜２９を除去し、ｐ型ＭＩＳトランジスタ形成領域の形成された第１のフルシリサイド化ゲート電極２４ａの上面を露出する。
【００８９】
次に、図６(e)に示すように、レジストマスクパターン３０を除去した後、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域におけるマスク絶縁膜２９、及びｐ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａを覆うように、例えば膜厚が７０ｎｍのニッケルからなる第２の金属膜２５（第２の実施形態においては第２のフルシリサイド用金属膜に相当する）を堆積する。
【００９０】
次に、図７(a)に示すように、窒素雰囲気中、３８０℃の下、半導体基板１０に対してＲＴＡ処理を行うことにより、ｐ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａと、第２の金属膜２５のニッケルとをさらに反応させて、例えばＮｉ２Ｓｉの組成からなる第２のフルシリサイド化ゲート電極２４ｂを形成する。この際、Ｎｉ膜厚、アニール温度及び時間を調整することにより、さらにＮｉリッチなＮｉ31Ｓｉ12又はＮｉ3Ｓｉのフルシリサイドを形成することができる。尚、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａの上にはマスク絶縁膜２９が形成されている為、第１のフルシリサイド化ゲート電極２４ａと第２の金属膜２５とは反応せず、ｎ型ＭＩＳトランジスタ形成領域におけるフルシリサイド化ゲート電極の組成はＮｉＳｉのままである。続いて、硫酸と過酸化水素水との混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、マスク絶縁膜２９及び第２のサイドウォール１７ｂ等の上に残存する未反応の第２の金属膜２５を除去する。ここで、第１のフルシリサイド化ゲート電極２４ａ及び第２のフルシリサイド化ゲート電極２４ｂのそれぞれにおいて、ゲート電極内のシリサイド組成を均一化する為に、窒素雰囲気中、５００℃、３０秒程度の追加アニール処理を行ってもよい。これにより、例えば、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａ内において、上部側がＮｉリッチなシリサイド組成になり、下部側のゲート絶縁膜近傍において、シリコン残りが発生するという同一ゲート電極内において、垂直方向にシリサイド組成が不均一になるのを緩和することができ、均一なシリサイド組成を得ることができる。  ここで、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａとｐ型ＭＩＳトランジスタ形成領域における第２のフルシリサイド化ゲート電極２４ｂとの境界部において、シリサイド組成混在領域２４ｃが形成されるが、第１及び第２のフルシリサイド化ゲート電極２４ａ及び２４ｂを形成する際には、第１のゲート電極形成部１４ａと第２のゲート電極形成部１４ｂとの境界部におけるシリコン膜厚（第２のフルシリサイド化ゲート電極２４ｂを形成する際は第１のフルシリサイド化ゲート電極２４ａを構成するフルシリサイド膜厚）に段差が存在しない為、前述の第１の実施形態と同様に、従来の製造方法よりもシリサイド組成混在領域２４ｃの拡がりを抑制することができる。さらに、第２のフルシリサイド化ゲート電極２４ｂを形成する際は、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａの上にはマスク絶縁膜２９が存在することで体積膨張が抑制されるため、第１の実施形態の場合よりも混在領域２４ｃの拡がりを抑制することができる。このため、従来ではシリサイド組成混在領域の影響により、微細化を劣化させる素子分離領域の拡大が必要であったり、トランジスタの駆動能力が劣化したりといった問題を、本発明によればより回避することができる。また、シリサイド素子混在領域２４ｃは、例えば、第１のフルシリサイド化ゲート電極��４ａのＮｉＳｉのフルシリサイド組成と第２のフルシリサイド化ゲート電極２４ｂのＮｉ２Ｓｉ、Ｎｉ31Ｓｉ12又はＮｉ3Ｓｉのフルシリサイド組成との間の組成を有している。
【００９１】
次に、図７(b)に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、マスク絶縁膜２９及び第２のフルシリサイド化ゲート電極２４ｂを覆うように、第２の層間絶縁膜２６を形成した後、ＣＭＰ法により、第２の層間絶縁膜２６の表面の平坦化を行う。
【００９２】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、第２の層間絶縁膜２６上に、レジストマスクパターン（図示せず）を形成した後、レジストマスクパターンをマスクにして、ドライエッチングにより、下地保護膜２０、第１の層間絶縁膜２１、マスク絶縁膜２９及び第２の層間絶縁膜２６中に、各ソース・ドレイン領域１８Ａ、１８Ｂの上部に形成された各シリサイド膜１９ａ、１９ｂの上面に到達するコンタクトホール２７を形成する。この際、シリコン窒化膜からなる下地保護膜２０が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、各シリサイド膜１９ａ、１９ｂのオーバーエッチング量を減らすことができる。
【００９３】
その後、スパッタ法又はＣＶＤ法により、各コンタクトホールの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜２６上に、各コンタクトホール内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜における各コンタクトホール外に存在する部分を除去する。このようにして、各コンタクトホール内に、図７(c)に示すように、バリアメタル膜を介してタングステン膜が埋め込まれてなるコンタクトプラグ２８を形成する。その後、第２の層間絶縁膜２６上に、各コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。尚、図７(c)は、図７(b)の工程に対応し図１(a)のIc1-Ic1線及びIc2-Ic2線に関する断面図である。
【００９４】
以上の本実施形態に係る半導体装置の製造方法によって、本実施形態に係る半導体装置を製造することができ、該半導体装置の構造は、第１の実施形態と同様に、従来例と異なり、本実施形態におけるｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａの上面高さが、ｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い点、また、第１の実施形態と比較して、ｎ型ＭＩＳトランジスタ形成領域にはマスク絶縁膜２９が存在していると共にシリサイド組成混在領域２４ｃの拡がりが抑制されている点に、特徴を有している。
【００９５】
−第１の変形例−
本発明の第２の実施形態に係る半導体装置及びその製造方法の第１の変形例について、前述の第２の実施形態と異なる点を中心に説明する。尚、前述の第２の実施形態と共通する部分の説明は繰り返さない。
【００９６】
前述の第２の実施形態では、各保護膜１５ａ、１５ｂと、第１のフルシリサイド化ゲート電極２４ａとの上に形成するマスク絶縁膜２９にシリコン酸化膜を用いた。
【００９７】
これに対して、本変形例では、第１のフルシリサイド化ゲート電極２４ａの上に形成するマスク絶縁膜３１としてシリコン窒化膜を用い、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂの上に第１の金属膜２３を形成する前に、下地保護膜２０上に形成された第１の層間絶縁膜２１をエッチングにより除去し、下地保護膜２０上にマスク絶縁膜３１を形成するという点に特徴を有している。
【００９８】
以下に、本変形例に係る半導体装置及びその製造方法について図８(a)及び(b)を参照しながら説明する。また、前述の図２(a)〜(e)及び図３(a)〜(c)、前述の図６(b)〜(e)及び図７(a)及び(b)も適宜参照する。図８(a)及び(b)は、本変形例に係る半導体装置の製造方法の工程の一部を示すゲート長方向の要部工程断面図である。
【００９９】
まず、前述の図２(a)〜(e)及び図３(a)〜(c)に示す工程を順次行う。
【０１００】
次に、図８(a)に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部１４ａの上部に形成された第１の保護膜１５ａ及び第２のゲート電極形成部１４ｂの上部に形成された第２の保護膜１５ｂを除去し、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂの上面を露出する。この際、下地保護膜２０上に形成された第１の層間絶縁膜２１も同時に除去する。
【０１０１】
以降の工程は、前述の図６(b)〜(e)及び図７(a)及び(b)と同様の工程を行う。但し、本変形例では、図６(d)の工程で形成するシリコン酸化膜からなるマスク絶縁膜２９の変わりに、シリコン窒化膜からなるマスク絶縁膜３１を形成する。具体的には、ｎ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａ及びｐ型ＭＩＳトランジスタ形成領域における第１のフルシリサイド化ゲート電極２４ａの上にシリコン窒化膜からなるマスク絶縁膜３１を形成する。その他の工程は、シリコン窒化膜からなるマスク絶縁膜３１が形成されている点以外は前述した工程と同様である。
【０１０２】
以上の本実施形態に係る半導体装置の製造方法によって、図８(b)に示す本変形例に係る半導体装置を製造することができ、該半導体装置の構造は、前述したシリコン酸化膜からなるマスク絶縁膜３１を用いた場合と同様の構造上の特徴を有する。すなわち、第１の実施形態と同様に、従来例と異なり、本実施形態におけるｎ型ＭＩＳトランジスタ形成領域の第１のフルシリサイド化ゲート電極２４ａの上面高さが、ｐ型ＭＩＳトランジスタ形成領域の第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い点、また、第１の実施形態と比較して、ｎ型ＭＩＳトランジスタ形成領域にはマスク絶縁膜３１が存在していると共にシリサイド組成混在領域２４ｃの拡がりが抑制されている点に、特徴を有している。さらに、本変形例では、半導体装置の構造として、シリコン窒化膜からなるマスク絶縁膜３１が下地保護膜２０に接して設けられているため、下地保護膜２０及びマスク絶縁膜３１に引っ張り内部応力を持たせることで、チャネル領域のチャネル長方向に引っ張り応力を与え、ｎ型ＭＩＳトランジスタにおけるキャリアの移動度が向上して電流が増加するため、トランジスタの駆動能力が向上する。尚、マスク絶縁膜３１を構成するシリコン窒化膜に引っ張り内部応力を持たせるには例えばプラズマＣＶＤ法を用いて形成すればよい。
【０１０３】
−第２の変形例−
本発明の第２の実施形態に係る半導体装置及びその製造方法の第２の変形例について、前述の第１の変形例と異なる点を中心に説明する。尚、前述の第１の変形例と共通する部分の説明は繰り返さない。
【０１０４】
前述の第１の変形例では、図８(a)に示した工程の後、例えばスパッタリング法により、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ａ及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂを覆うように、例えば膜厚が４０ｎｍのニッケルからなる第１の金属膜２３を堆積した後、ＲＴＡ処理を行うことにより、ｎ型ＭＩＳトランジスタ形成領域における第１のゲート電極形成部１４ａのシリコン及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂのシリコンと、第１の金属膜２３のニッケルとを反応させて、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂをフルシリサイド化して、例えばＮｉＳｉの組成からなる第１のフルシリサイド化ゲート電極２４ａを形成した（図６(c)参照）。
【０１０５】
これに対して、本変形例では、図９（前述した図６（ｂ）に対応する工程である）に示すように、例えばスパッタリング法により、半導体基板１０上の全面に、ｎ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ａ及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂを覆うように、最下層にＴｉ層３２を数ｎｍ挿入した膜厚が４０ｎｍのニッケルからなる第１の金属膜２３を堆積した後、ＲＴＡ処理を行う点に特徴を有している。尚、図９は本発明の第２の実施形態における第２の変形例に係る半導体装置の製造方法の工程の一部を示すゲート幅方向の要部工程断面図である。
【０１０６】
このようにすると、ｎ型ＭＩＳトランジスタ形成領域における第１のゲート電極形成部１４ａのシリコン及びｐ型ＭＩＳトランジスタ形成領域における第２のゲート電極形成部１４ｂのシリコンと、最下層にＴｉ層３２を挿入した第１の金属膜２３のニッケルとを反応させて、第１のゲート電極形成部１４ａ及び第２のゲート電極形成部１４ｂをフルシリサイド化して、シリコンリッチなＮｉＳｉ２の組成からなる第１のフルシリサイド化ゲート電極２４ａを従来の製造方法（７５０℃程度）に対して低温（４５０℃以下）で形成することができる。これにより、ＮｉＳｉ２はＮｉＳｉよりも仕事関数が小さい為、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。尚、第１のフルシリサイド化ゲート電極２４の組成にはＴｉが僅かに含まれることになるが、シリコンリッチなＮｉＳｉ２の組成に影響を与えるものではない。
【０１０７】
この方法を用いることにより、従来の製造方法では困難であったｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの組み合わせを自由に設定するのに有効である。例えば、比較的低閾値のトランジスタ用途には、ｎ型ＭＩＳトランジスタとしてＮｉＳｉ２の組成からなるフルシリサイド化ゲート電極を用いると共にｐ型ＭＩＳトランジスタとしてＮｉ３Ｓｉ（Ｎｉ３１Ｓｉ１２）組成のフルシリサイド化ゲート電極を用いることができる一方で、比較的高閾値のトランジスタ用途には、ｎ型ＭＩＳトランジスタとしてＮｉＳｉの組成からなるフルシリサイド化ゲート電極を用いると共にｐ型ＭＩＳトランジスタとしてＮｉ２Ｓｉの組成からなるフルシリサイド化ゲート電極を用いることができる。
【０１０８】
尚、本変形例は、第１の変形例にのみに適用されるものではなく、第１及び第２の実施形態にも同様に適用可能である。
【０１０９】
また、以上の第１の実施形態、第２の実施形態とその変形例では、ゲート絶縁膜形成膜として高誘電体膜を用いて説明したが、ここで、高誘電体膜の具体例として、例えば酸化ハフニウム（ＨｆＯ2  ）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物からなる高誘電体膜が挙げられる。
【０１１０】
またその他の具体例として、例えばジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、及びイットリウム（Ｙ）等の遷移元素、アルミニウム（Ａｌ）、並びにランタン（Ｌａ）等のランタノイド等の希土類元素のうち、少なくとも１つを含む高誘電体膜が挙げられる。
【０１１１】
また、第１の実施形態、第２の実施形態とその変形例では、ゲート電極形成膜１４を構成する材料として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコンを含む他の半導体材料等を用いてもよい。
【０１１２】
また、第１の実施形態、第２の実施形態とその変形例では、各シリサイド膜１９ａ、１９ｂの形成工程の際に、各ソース・ドレイン領域１８Ａ、１８Ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えばコバルト、チタン及びタングステン等からなるシリサイド化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。
【０１１３】
また、第１の実施形態、第２の実施形態とその変形例では、各フルシリサイド化ゲート電極の形成工程の際に、各ゲート電極形成膜１４ａ、１４ｂの全てと反応させる各金属膜２３、２５として、ニッケルからなる金属膜を用いたが、これに代えて、例えばコバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）等の遷移金属、並びにイッテルビウム（Ｙｂ）等のランタノイドからなるフルシリサイド化用金属群のうち、少なくとも１つを含む金属膜を用いてもよい。
【０１１４】
また、第１の実施形態、第２の実施形態とその変形例では、シリコン窒化膜からなるサイドウォール１７ａ、１７ｂが形成された構造の場合について説明したが、第１及び第２のフルシリサイド化ゲート電極２４ａ及び２４ｂの各側面に、例えばシリコン酸化膜からなる断面形状がＩ字状の絶縁膜及びＬ字状の絶縁膜の少なくとも一方を挿入した構造とする場合であってもよい。
【産業上の利用可能性】
【０１１５】
本発明は、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現することができるので、フルシリサイド化されたゲート電極を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１１６】
【図１】(a)は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図であり、(b)はゲート幅方向の要部断面図であり、(c)はゲート長方向の要部断面図である。
【図２】(a)〜(e)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a)〜(d)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a)〜(e)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図５】(a)は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図であり、(b)はゲート長方向の要部工程断面図である。
【図６】(a)は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であり、(b)〜(e)はゲート幅方向の要部工程断面図である。
【図７】(a)及び(b)は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図であり、(c)はゲート長方向の要部工程断面図である。
【図８】(a)及び(b)は、本発明の第２の実施形態における第１の変形例に係る半導体装置の製造方法の工程の一部を示すゲート長方向の要部工程断面図である。
【図９】本発明の第２の実施形態における第２の変形例に係る半導体装置の製造方法の工程の一部を示すゲート幅方向の要部工程断面図である。
【図１０】(a)は、従来の半導体装置の構造について示す平面図であり、(b)〜(d)は従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【符号の説明】
【０１１７】
１０    半導体基板
１０ａ  第１の活性領域
１０ｂ  第２の活性領域
１１    素子分離領域
１２ａ  ｐ型ウェル領域
１２ｂ  ｎ型ウェル領域
１３    ゲート絶縁膜形成膜
１３ａ  第１のゲート絶縁膜
１３ｂ  第２のゲート絶縁膜
１４    ゲート電極形成膜
１４ａ  第１のゲート電極形成部
１４ｂ  第２のゲート電極形成部
１５    保護膜
１５ａ  第１の保護膜
１５ｂ  第２の保護膜
１６ａ  浅いｎ型ソース・ドレイン領域
１６ｂ  浅いｐ型ソース・ドレイン領域
１７ａ  第１のサイドウォール
１７ｂ  第２のサイドウォール
１８ａ  深いｎ型ソース・ドレイン領域
１８ｂ  深いｐ型ソース・ドレイン領域
１８Ａ  第１のソース・ドレイン領域
１８Ｂ  第２のソース・ドレイン領域
１９ａ  シリサイド膜
１９ｂ  シリサイド膜
２０    下地保護膜
２１    第１の層間絶縁膜
２２    レジストマスクパターン
２３    第１の金属膜
２４    フルシリサイド化ゲート電極
２４ａ  第１のフルシリサイド化ゲート電極
２４ｂ  第２のフルシリサイド化ゲート電極
２４ｃ  シリサイド組成混在領域
２５    第２の金属膜  
２６    第２の層間絶縁膜
２７    コンタクトホール
２８    コンタクトプラグ
２９    マスク絶縁膜
３０    レジストマスクパターン
３１    マスク絶縁膜
３２    Ｔｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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