(57)【要約】【課題】シェアードコンタクト構造が用いられた場合にも、小さい抵抗で電極との電気的接続をとることができる半導体装置およびその製造方法を提供する。【解決手段】ポリシリコン電極５ａ上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第１の膜が形成され、第１のシリサイド膜ＳＬ１ａが形成される。ソース／ドレイン領域７ａおよび第１のシリサイド膜ＳＬ１ａを覆う絶縁膜が形成される。絶縁膜に、ソース／ドレイン領域７ａ上と、第１のシリサイド膜ＳＬ１ａ上とに跨る開口部が形成される。開口部の底面の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第２の膜が形成され、第２のシリサイド膜ＳＬ２ａが形成される。開口部を導体で充填することにより、ソース／ドレイン領域７ａ上と、第２のシリサイド膜ＳＬ２ａ上とに跨るプラグＰＧａが形成される。【選択図】図１
2009164382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシリコンを含有する電極を形成する工程と、
導電型不純物を添加することにより前記半導体基板上に拡散領域を形成する工程と、
前記電極を含む領域の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第１の膜を形成する工程と、
前記電極を含む領域が含有するシリコンと、前記第１の膜が含有する前記金属元素とを化合させることにより、前記電極の上に第１のシリサイド膜を形成する工程と、
前記拡散領域および前記第１のシリサイド膜を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記拡散領域の上と、前記第１のシリサイド膜の上とに跨る開口部を形成する工程と、
前記開口部の底面の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第２の膜を形成する工程と、
前記電極が含有するシリコンと、前記第２の膜が含有する前記金属元素とを化合させることにより第２のシリサイド膜を形成する工程と、
前記開口部を導体で充填することにより、前記拡散領域の上と、前記第２のシリサイド膜の上とに跨る導体部を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記半導体基板はシリコンを含有し、前記電極を含む領域は前記拡散領域を含み、前記第１のシリサイド膜を形成する工程において前記拡散領域の上に第３のシリサイド膜が形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の膜を形成する工程の前に、前記第１のシリサイド膜の表面に形成された酸化膜を除去する工程をさらに備えた、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリサイド膜を形成する工程の前に、前記第２の膜の上に前記第２の膜が酸化されることを防止するための保護膜を形成する工程をさらに備えた、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記保護膜は前記導体部の材質の拡散を抑制できる導体からなり、
前記導体部は前記保護膜の上に形成される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２のシリサイド膜を形成する工程の後かつ前記導体部を形成する工程の前に、前記保護膜の上に前記導体部の材質の拡散を抑制できる導体からなるバリア膜を形成する工程をさらに備えた、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上に設けられたシリコンを含有する電極と、
前記半導体基板の上に設けられた導電型不純物を有する拡散領域と、
前記電極の上に設けられた第１および第２のシリサイド膜と、
前記拡散領域の上と、前記第２のシリサイド膜の上とに跨る導体部と、
前記導体部を埋め込む絶縁膜とを備え、
前記電極と前記第２のシリサイド膜との界面は、前記電極と前記第１のシリサイド膜との界面よりも前記半導体基板側に窪んでいる、半導体装置。
【請求項８】
前記拡散領域の上に設けられた第３のシリサイド膜をさらに備えた、請求項７に記載の半導体装置。
【請求項９】
前記導体部と前記絶縁膜との間に、シリコンと化合することによりシリサイドを形成することができる金属元素からなる膜をさらに備えた、請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、シリコンを含有する電極を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には、１つのコンタクトホールの中に埋め込まれたプラグにより、半導体基板の拡散領域と、この半導体基板上に設けられたゲート電極との双方との電気的接続が一括してとられる構造（シェアードコンタクト構造）を有するものがある。このような半導体装置には、たとえば特開２００４−２７３９７２号公報に開示されたＳＲＡＭ(Static Random Access Memory)がある。
【０００３】
この公報によれば、半導体装置は、シェアードコンタクトホールと称されるコンタクトホールが形成された絶縁膜を有している。不純物領域（拡散領域）とゲート電極とのそれぞれの上部に設けられたシリサイド膜が、１つのシェアードコンタクトホールにより露出されている。このシェアードコンタクトホール内に形成された１つのプラグにより、不純物領域とゲート電極との双方との電気的接続がとられている。このシェアードコンタクトホールの形成は主に以下の工程を経て行なわれる。
【０００４】
まず半導体基板上にゲート電極としてのポリシリコン膜が形成される。また半導体基板に不純物が導入されることにより不純物領域が形成される。次に不純物領域とゲート電極とのそれぞれの上部にシリサイド膜が形成される。次に不純物領域とゲート電極とを覆うように絶縁膜が形成される。次に上記の両シリサイド膜が露出されるように絶縁膜の一部がエッチングされることでシェアードコンタクトホールが形成される。
【特許文献１】特開２００４−２７３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート電極は半導体基板の上に設けられているため、ゲート電極に形成されたシリサイド膜は、半導体基板の不純物領域のシリサイド膜よりも上方に位置している。このためシェアードコンタクトホールを形成するための絶縁膜のエッチング工程において、ゲート電極のシリサイド膜は不純物領域のシリサイド膜よりも早期に露出し、より長時間のオーバーエッチングを受ける。このオーバーエッチングの結果、シェアードコンタクトホール内に露出されるゲート電極のシリサイド膜が、過度に薄くなったり、消失したり、あるいは変質したりする。このためシェアードコンタクトホール内に形成されるプラグとゲート電極との間においてシリサイド膜による電気抵抗の低減が不十分となり、プラグとゲート電極との間において抵抗が大きくなったりあるいは断線が生じたりするという問題があった。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、シェアードコンタクト構造が用いられた場合にも、小さい抵抗で電極との電気的接続をとることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、半導体装置の製造方法は、以下の工程を有している。
半導体基板上にシリコンを含有する電極が形成される。導電型不純物を添加することにより半導体基板上に拡散領域が形成される。電極を含む領域の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第１の膜が形成される。電極を含む領域が含有するシリコンと、第１の膜が含有する金属元素とを化合させることにより、電極の上に第１のシリサイド膜が形成される。拡散領域および第１のシリサイド膜を覆う絶縁膜が形成される。絶縁膜に、拡散領域の上と、第１のシリサイド膜の上とに跨る開口部が形成される。開口部の底面の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第２の膜が形成される。電極が含有するシリコンと、第２の膜が含有する金属元素とを化合させることにより第２のシリサイド膜が形成される。開口部を導体で充填することにより、拡散領域の上と、第２のシリサイド膜の上とに跨る導体部が形成される。
【０００８】
また本発明の一実施の形態によれば、半導体装置は、半導体基板と、電極と、拡散領域と、第１および第２のシリサイド膜と、導体部と、絶縁膜とを有している。電極は、半導体基板の上に設けられ、シリコンを含有している。拡散領域は、半導体基板の上に設けられ、導電型不純物を有している。第１および第２のシリサイド膜は電極の上に設けられている。導体部は、拡散領域の上と、第２のシリサイド膜の上とに跨っている。絶縁膜は導体部を埋め込んでいる。電極と第２のシリサイド膜との界面は、電極と第１のシリサイド膜との界面よりも半導体基板側に窪んでいる。
【発明の効果】
【０００９】
この実施の形態によれば、拡散領域の上と第１のシリサイド膜の上とに跨る開口部が絶縁膜に形成された後に、開口部の底面の上に第２の膜が形成され、この第２の膜を用いて第２のシリサイド膜が形成される。この第２のシリサイド膜により、第１のシリサイド膜のうち開口部の形成時に消失ないし変質した部分が補なわれる。よって、プラグと電極との間におけるシリサイド膜による電気抵抗の低減が、第２のシリサイド膜が設けられない場合に比して、より十分に行なわれる。これにより、より小さい抵抗で電極との電気的接続をとることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図に基いて説明する。
（実施の形態１）
最初に本実施の形態の半導体装置の構成について説明する。図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。図２〜図４は、図１の半導体装置の平面レイアウトを下層（シリコンウェハに近い側の層）から順に示す概略的な部分平面図である。なお図２〜図４の線Ｉ−Ｉは図１の断面位置を示している。
【００１１】
主に図１を参照して、本実施の形態の半導体装置はシェアードコンタクト構造を有している。そしてこの半導体装置は、シリコンウェハ１（半導体基板）と、ポリシリコン電極５ａ（電極）と、ソース／ドレイン領域７ａ（拡散領域）と、第１〜第３のシリサイド膜ＳＬ１ａ、ＳＬ２ａ、ＳＬ１ｂと、コンタクト層間膜１２と、プラグＰＧａ（導体部）と、バリア膜ＢＲａとを主に有している。またこの半導体装置は、ポリシリコン電極５ｂと、ソース／ドレイン領域７ｂと、シリサイド膜ＳＬ１ｃ、ＳＬ１ｄと、プラグＰＧｂと、バリア膜ＢＲｂと、ｎウェル２と、ＳＴＩ(Shallow Trench Isolation)酸化膜３と、窒化シリコン膜１１と、サイドウォール６ａ、６ｂと、ゲート絶縁膜４とをさらに有している。
【００１２】
ポリシリコン電極５ａおよび５ｂは、図２に示す平面パターンでシリコンウェハ１上に設けられている。ポリシリコン電極５ａおよび５ｂはシリコン（Ｓｉ）を含有しており、たとえばｐ型不純物が添加されたポリシリコンからなる。ポリシリコン電極５ｂは、ＭＯＳ（Metal oxide semiconductor)トランジスタが形成された活性領域ＡＲ（図２）を横断するように設けられており、このＭＯＳトランジスタのゲート電極としての機能を有している。またポリシリコン電極５ａも、図示しない領域に形成されたＭＯＳトランジスタのゲート電極としての機能を有している。
【００１３】
ソース／ドレイン領域７ａおよび７ｂは、シリコンウェハ１の活性領域ＡＲ（図２）においてポリシリコン電極５ｂを挟むように設けられている。このソース／ドレイン領域７ａおよび７ｂは、シリコンウェハ１上にｐ型不純物が添加されることにより形成されたｐ+拡散領域であり、ポリシリコン電極５ｂをゲート電極として有するＭＯＳトランジスタのソースおよびドレインとしての機能を有している。
【００１４】
第１および第２のシリサイド膜ＳＬ１ａ、ＳＬ２ａのそれぞれは、ポリシリコン電極５ａ上において互いに接するように設けられており、一体となってシリサイド膜ＳＬａを形成している。シリサイド膜ＳＬ１ｃはポリシリコン電極５ｂの上に設けられている。第３のシリサイド膜ＳＬ１ｂとシリサイド膜ＳＬ１ｄとのそれぞれは、ソース／ドレイン領域７ａおよび７ｂの各々の上に設けられている。シリサイド膜ＳＬ１ａ、ＳＬ２ａ、ＳＬ１ｂ、ＳＬ１ｃおよびＳＬ１ｄは、シリコンおよび高融点金属の化合物であるシリサイドからなり、たとえばニッケルシリサイド（ＮｉＳｉ）からなる。
【００１５】
プラグＰＧａは、ソース／ドレイン領域７ａと、第２のシリサイド膜ＳＬ２ａと、第１のシリサイド膜ＳＬ１ａとの上に跨るように設けられている。プラグＰＧｂは、シリサイド膜ＳＬ１ｄの上に設けられている。プラグＰＧａおよびＰＧｂは、たとえばタングステン（Ｗ）からなる。
【００１６】
コンタクト層間膜１２は絶縁膜であり、たとえば酸化シリコン（ＳｉＯ2）からなる厚さ８０ｎｍの膜である。
【００１７】
バリア膜ＢＲａおよびＢＲｂのそれぞれは、プラグＰＧａおよびＰＧｂの各々の側面および底面（シリコンウェハ１側の面）を覆うように形成されている。このバリア膜ＢＲａおよびＢＲｂは、プラグＰＧａおよびＰＧｂの材質（たとえばタングステン）の拡散を抑制できる導体からなり、たとえば窒化チタン（ＴｉＮ）からなる厚さ５ｎｍの膜である。
【００１８】
ｎウェル２は、シリコンウェハ１上にｎ型不純物が添加されることにより形成されたウェル領域である。ＳＴＩ酸化膜３は素子分離絶縁膜であり、たとえば酸化シリコン（ＳｉＯ2）からなる。窒化シリコン膜１１は、コンタクト層間膜１２の底面側（シリコンウェハ１の側）に設けられた窒化シリコン（ＳｉＮ）からなる膜であり、たとえば４０ｎｍの膜厚を有している。サイドウォール６ａおよび６ｂのそれぞれは、ポリシリコン電極５ａおよび５ｂの各々の側面に設けられた絶縁膜である。ゲート絶縁膜４はポリシリコン電極５ｂとｎウェル２との間を絶縁するための膜である。
【００１９】
なお本実施の形態の半導体装置は、さらに銅（Ｃｕ）配線２７ａ、２７ｂと、銅（Ｃｕ）薄膜２６ａ、２６ｂと、窒化タンタル（ＴａＮ）膜２５ａおよび２５ｂと、層間絶縁膜２２とを有している。銅配線２７ａおよび２７ｂは層間絶縁膜２２に埋め込まれた配線層である。窒化タンタル膜２５ａおよび２５ｂのそれぞれは銅配線２７ａおよび２７ｂの各々のバリア膜である。
【００２０】
次に、本実施の形態の半導体装置の製造方法について説明する。図５〜図２７は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略的な部分断面図である。
【００２１】
図５を参照して、まず通常の方法により、シリコンウェハ１（半導体基板）上に、ｎウェル２と、ＳＴＩ酸化膜３と、ポリシリコン電極５ａ（電極）と、ポリシリコン電極５ｂと、ゲート絶縁膜４と、サイドウォール６ａ、６ｂとが形成される。次にｐ型不純物が添加されることにより、ソース／ドレイン領域７ａ（拡散領域）と、ソース／ドレイン領域７ｂとがシリコンウェハ１上に形成される。次に、硫酸過水溶液、アンモニア過水溶液、および塩酸過水溶液による洗浄が行われる。次に希フッ酸水溶液により自然酸化膜が除去される。次にシリコンウェハ１が乾燥される。
【００２２】
図６を参照して、ポリシリコン電極５ａ、５ｂと、ソース／ドレイン領域７ａ（拡散領域）と、ソース／ドレイン領域７ｂとを含む領域の上に、厚さ１０ｎｍのニッケル膜ＮＫ１（第１の膜）が形成される。ニッケル膜ＮＫ１の形成方法としてはスパッタ法を用いることができる。ニッケル膜ＮＫ１が含有するニッケル（Ｎｉ）元素は、シリコン（Ｓｉ）と化合することによりシリサイドを形成することができる金属元素である。次にニッケル膜ＮＫ１上に連続して厚さ１５ｎｍの窒化チタン膜ＮＴ１が形成される。窒化チタン膜ＮＴ１はニッケル膜ＮＫ１が酸化されることを防止する機能を有している。
【００２３】
図７を参照して、窒素雰囲気においてランプ加熱によりシリコンウェハ１が３５０℃まで加熱される。これにより、ポリシリコン電極５ａ、５ｂ、ソース／ドレイン領域７ａおよび７ｂを含む領域が含有するＳｉと、ニッケル膜ＮＫ１が含有するＮｉとが接触している領域において、ＮｉとＳｉとの化合（シリサイド化）反応が生じる。この結果、ポリシリコン電極５ａ、５ｂ、ソース／ドレイン領域７ａおよび７ｂのそれぞれの上に、シリサイド膜ＳＬ１ａ（第１のシリサイド膜）、ＳＬ１ｃ、ＳＬ１ｂ（第３のシリサイド膜）およびＳＬ１ｄの各々が形成される。次に硫酸硫酸過水溶液にて、窒化チタン膜ＮＴ１と、上記のシリサイド化反応において未反応であったニッケル膜ＮＫ１とが除去される。
【００２４】
図８を参照して、ランプ加熱により窒素雰囲気において５５０℃で３０秒間にわたってシリコンウェハ１が加熱される。これにより上記のシリサイド化反応がより十分に行なわれる。次に硫酸過水溶液による洗浄が行われる。
【００２５】
図９および図１０を参照して、プラズマＣＶＤ(Chemical Vapor Deposition)法により、絶縁膜として、窒化シリコン膜１１およびコンタクト層間膜１２が順に形成される。この絶縁膜は、ソース／ドレイン領域７ａ、７ｂおよびシリサイド膜ＳＬ１ａ〜ＳＬ１ｄを覆うように形成される。窒化シリコン膜１１は絶縁体である窒化シリコン（ＳｉＮ）からなる厚さ４０ｎｍの膜である。コンタクト層間膜１２は、絶縁体である酸化シリコンＳｉＯ2からなる厚さ８０ｎｍの膜である。
【００２６】
図１１を参照して、ＣＭＰ(Chemical Mechanical Polishing)法を用いてコンタクト層間膜１２が厚さ４０ｎｍにわたって研磨される。これによりコンタクト層間膜１２の表面が平坦化される。
【００２７】
図１２を参照して、コンタクト層間膜１２上にフォトレジストパターンＰＲ１が形成される。フォトレジストパターンＰＲ１は、プラグＰＧａおよびＰＧｂ（図１）が形成される領域に開口部を有している。
【００２８】
主に図１３を参照して、プラグＰＧａ（図１）が形成されるための穴部として、ソース／ドレイン領域７ａの上と第１のシリサイド膜ＳＬ１ａとの上にまたがる開口部（シェアードコンタクトホール）が、コンタクト層間膜１２および窒化シリコン膜１１に形成される。またプラグＰＧｂ（図１）が形成されるための穴部（コンタクトホール）がコンタクト層間膜１２および窒化シリコン膜１１に形成される。このためにフォトレジストパターンＰＲ１をマスクとして用いて、コンタクト層間膜１２および窒化シリコン膜１１の連続的なドライエッチングが行われる。このドライエッチング工程において、第１のエッチング条件によるエッチングと、この第１のエッチング条件と異なる第２のエッチング条件によるエッチングとが順に行われる。
【００２９】
第１のエッチング条件は、コンタクト層間膜１２をなす酸化シリコン（ＳｉＯ2）のエッチングレートの方が窒化シリコン膜１１をなす窒化シリコン（ＳｉＮ）のエッチングレートよりも大きくなるエッチング条件を有する。第１のエッチング条件によるエッチングによりフォトレジストパターンＰＲ１の開口部のコンタクト層間膜１２が完全に除去される。ここで図１２に示すようにコンタクト層間膜１２は、ソース／ドレイン領域７ａ上の部分に比して第１のシリサイド膜ＳＬ１ａ上の部分において厚さが小さくなっている。このため、第１のエッチング条件によるエッチングにおいて、第１のシリサイド膜ＳＬ１ａ上の窒化シリコン膜１１は早期に露出してより多くのオーバーエッチングを受ける。すなわち次に行われる第２のエッチング条件によるエッチングの前に、既に窒化シリコン膜１１の一部がエッチングされている。
【００３０】
第１のエッチング条件によるエッチングの後に、第２のエッチング条件によるエッチングにより窒化シリコン膜１１の除去が行なわれる。シェアードコンタクトホールの底部に窒化シリコン膜１１が残っていると、ソース／ドレイン領域７ａ上の第３のシリサイド膜ＳＬ１ｂとプラグＰＧａとのコンタクト不良が生じるため、フォトレジストパターンＰＲ１の開口部の窒化シリコン膜１１が完全に除去されるようにオーバーエッチングがかけられる。
【００３１】
このオーバーエッチングの結果、ソース／ドレイン領域７ａ上の第３のシリサイド膜ＳＬ１ｂよりも第１のシリサイド膜ＳＬ１ａの方がよりエッチングされる。なぜならば第１のエッチング条件によるエッチングにより第１のシリサイド膜ＳＬ１ａ上の窒化シリコン膜１１の一部がオーバーエッチングされているため、第２のエッチング条件によるエッチングの際に第３のシリサイド膜ＳＬ１ｂに比して第１のシリサイド膜ＳＬ１ａが窒化シリコン膜１１からより早期に露出するからである。この結果、フォトレジストパターンＰＲ１の開口部の第１のシリサイド膜ＳＬ１ａは、ソース／ドレイン領域７ａ上のシリサイド膜ＳＬ１ｂに比して、薄くなったり、消失したり、あるいはエッチング反応分子の残留やもぐり込みが生じたりしやすい。
【００３２】
図１４を参照して、酸素プラズマによるアッシング処理によりフォトレジストパターンＰＲ１の除去が行なわれる。次に硫酸過水溶液洗浄により洗浄処理が行なわれることにより、フォトレジストパターンＰＲ１のレジスト残留物の除去と、シリコンウェハ１上の表面の清浄化とが行なわれる。次にシリコンウェハ１上の表面が乾燥される。このアッシング処理、洗浄処理または乾燥処理において、シリサイド膜ＳＬ１ａの表面が酸化されることにより、シリサイド膜ＳＬ１ａ上に酸化膜ＯＸが形成される。なおシリサイド膜ＳＬ１ａの厚さが薄くなっている部分は完全に酸化される。
【００３３】
次に、コンタクト層間膜１２および窒化シリコン膜１１からなる絶縁膜の開口部において露出している酸化膜ＯＸが、スパッタエッチングにより除去される。
【００３４】
図１５を参照して、上記のスパッタエッチングにより、第１のシリサイド膜ＳＬ１ａの酸化されていない面が露出される。
【００３５】
図１６を参照して、コンタクト層間膜１２および窒化シリコン膜１１からなる絶縁膜の開口部の底面の上に、厚さ１０ｎｍのニッケル膜ＮＫ２（第２の膜）が形成される。ニッケル膜ＮＫ２の形成方法としてはスパッタ法を用いることができる。ニッケル膜ＮＫ２が含有するニッケル（Ｎｉ）元素は、シリコン（Ｓｉ）と化合することによりシリサイドを形成することができる金属元素である。このニッケル膜ＮＫ２の形成と連続して、ニッケル膜ＮＫ２上に厚さ１５ｎｍの窒化チタン膜ＮＴ２（保護膜）が形成される。窒化チタン膜ＮＴ２はニッケル膜ＮＫ２が酸化されることを防止する機能を有している。
【００３６】
図１７を参照して、窒素雰囲気においてランプ加熱によりシリコンウェハ１が３５０℃まで加熱される。これにより、ポリシリコン電極５ａ（電極）が含有するＳｉと、ニッケル膜ＮＫ２（第２の膜）が含有するＮｉとが接触している領域において、ＮｉとＳｉとの化合（シリサイド化）反応が生じる。この結果、ポリシリコン電極５ａ上に、第２のシリサイド膜ＳＬ２ａが形成される。次に硫酸硫酸過水溶液にて、窒化チタン膜ＮＴ２と、このシリサイド化反応において未反応であったニッケル膜ＮＫ２とが除去される。
【００３７】
図１８を参照して、ランプ加熱により窒素雰囲気において５５０℃で３０秒間にわたってシリコンウェハ１が加熱される。これにより上記のシリサイド化反応がより十分に行なわれる。
【００３８】
図１９を参照して、チタン（Ｔｉ）の化合物のガスソースを用いたＣＶＤ法により、コンタクト層間膜１２および窒化シリコン膜からなる絶縁膜の開口部の底面および側面を被覆するように、厚さ５ｎｍの窒化チタン（ＴｉＮ）膜ＢＲが形成される。この窒化チタン膜ＢＲは、第１および第２のシリサイド膜ＳＬ１ａおよびＳＬ２ａのそれぞれに接している。
【００３９】
図２０を参照して、コンタクト層間膜１２と窒化シリコン膜１１とからなる絶縁膜の開口部を充填するように、厚さ４０ｎｍのタングステン（Ｗ）膜ＰＧが形成される。形成方法としては、六フッ化タングステン（ＷＦ6）ガスを用いたＣＶＤ法が用いられる。次にタングステン膜ＰＧおよび窒化チタン膜ＢＲのそれぞれのシリコンウェハ１の表面側（図中の上側）の部分が、ＣＭＰ法により除去される。
【００４０】
主に図２１を参照して、上記のＣＭＰにより、タングステン膜ＰＧ（図２０）からプラグＰＧａおよびＰＧｂが形成される。また窒化チタン膜ＢＲ（図２０）からバリア膜ＢＲａおよびＢＲｂが形成される。プラグＰＧａはソース／ドレイン領域７ａ上のシリサイド膜ＳＬ１ｂと、第２のシリサイド膜ＳＬ２ａと、第１のシリサイド膜ＳＬ１ａとの上を跨っている。
【００４１】
図２２を参照して、シリコンウェハ１上にＣＶＤ法により層間絶縁膜２２が形成される。次に層間絶縁膜２２の表面がＣＭＰ法により平坦化研磨され、層間絶縁膜２２の膜厚が所望の寸法とされる。
【００４２】
図２３を参照して、層間絶縁膜２２上にフォトレジストパターンＰＲ２が形成される。フォトレジストパターンＰＲ２は、銅配線２７ａおよび２７ｂ（図１）が形成される領域に開口部を有している。
【００４３】
図２４および図２５を参照して、フォトレジストパターンＰＲ２をマスクとして用いて、層間絶縁膜２２のドライエッチングが行われる。これにより銅配線２７ａおよび２７ｂが形成されることになる領域に、層間絶縁膜２２のトレンチ構造が形成される。次に酸素プラズマによるアッシング処理によりフォトレジストパターンＰＲ２の除去が行なわれる。
【００４４】
図２６を参照して、層間絶縁膜２２のトレンチ構造の底面および側面を覆うように、窒化タンタル（ＴａＮ）膜２５および銅（Ｃｕ）薄膜２６が順に形成される。形成方法としてはスパッタ法が用いられる。
【００４５】
主に図２７を参照して、窒化タンタル膜２５および銅薄膜２６により被覆されたトレンチ構造を埋めるように、銅（Ｃｕ）膜２７が形成される。形成方法としては、銅薄膜２６をシード層とする電解メッキ法が用いられる。次にＣｕ−ＣＭＰ法を用いて銅膜２７の表面側が研磨される。この研磨により、銅膜２７から銅配線２７ａおよび２７ｂ（図１）が形成される。また銅薄膜２６から銅薄膜２６ａおよび２６ｂ（図１）が形成される。また窒化タンタル膜２５から窒化タンタル膜２５ａおよび２５ｂ（図１）が形成される。以上により、図１に示す本実施の形態の半導体装置が完成する。
【００４６】
次に、比較例の半導体装置の構成について説明する。図２８は、比較例における半導体装置の構成を概略的に示す部分断面図である。図２９は、比較例における半導体装置の製造方法によっては得ることが困難である仮想的な半導体装置の構成を概略的に示す部分断面図である。
【００４７】
図２８を参照して、本比較例の半導体装置は、ポリシリコン電極５ａ上に、シリサイド膜として第１のシリサイド膜ＳＬ１ａのみを有している。この第１のシリサイド膜ＳＬ１ａの窒化シリコン膜１１に覆われていない部分には酸化膜ＯＸが形成されている。この酸化膜ＯＸを介してバリア膜ＢＲａが第１のシリサイド膜ＳＬ１ａに接している。なお本比較例の半導体装置は、本実施の形態の半導体装置（図１）と異なり、第２のシリサイド膜ＳＬ２ａを有していない。
【００４８】
主に図２９を参照して、比較例の製造方法によっては得ることが困難である仮想的な半導体装置は、ポリシリコン電極５ａの上面全体にわたって第１のシリサイド膜ＳＬ１ａを有している。また酸化膜ＯＸ（図２８）が形成されていない。現実には、図１３に示すようにポリシリコン電極５ａの上面の一部の上の第１のシリサイド膜ＳＬ１ａはオーバーエッチングにより除去されてしまうため、第１のシリサイド膜ＳＬ１ａがポリシリコン電極５ａの上面全体を覆っている半導体装置を得ることは困難である。また、図１４に示すアッシング処理、洗浄処理または乾燥処理において酸化膜ＯＸが形成されてしまうため、酸化膜ＯＸのない半導体装置を得ることは酸化膜ＯＸを除去する工程なしには困難である。
【００４９】
比較例の半導体装置（図２８）は、この仮想的な半導体装置（図２９）に比して、ポリシリコン電極５ａ上に形成されているシリサイド膜が薄くなったり、消失したり、変質したりしている。このためプラグＰＧａとポリシリコン電極５ａとの間においてシリサイド膜による電気抵抗の低減が不十分となり、プラグＰＧａとポリシリコン電極５ａとの間において抵抗が大きくなったりあるいは断線が生じたりする。
【００５０】
次に、比較例の半導体装置の製造方法について説明する。図３０〜図３２は、比較例における半導体装置の製造方法を工程順に示す概略的な部分断面図である。なお図１４に示す工程までは本実施の形態の半導体装置の製造工程と同一であるので、その説明を繰り返さない。
【００５１】
図３０を参照して、チタン（Ｔｉ）の化合物のガスソースを用いたＣＶＤ法により、コンタクト層間膜１２および窒化シリコン膜１１からなる絶縁膜の開口部の底面および側面を被覆するように、厚さ５ｎｍの窒化チタン膜ＢＲが形成される。この窒化チタン膜ＢＲは、酸化膜ＯＸおよびポリシリコン電極５ａのそれぞれと接している。また窒化チタン膜ＢＲは酸化膜ＯＸを介して第１のシリサイド膜ＳＬ１ａと接している。
【００５２】
主に図３１および図３２を参照して、コンタクト層間膜１２と窒化シリコン膜１１とからなる絶縁膜の開口部を充填するように、厚さ４０ｎｍのタングステン膜ＰＧが形成される。次にタングステン膜ＰＧおよび窒化チタン膜ＢＲのそれぞれのシリコンウェハ１の表面側の部分が、ＣＭＰ法により除去される。このＣＭＰによりタングステン膜ＰＧからプラグＰＧａおよびＰＧｂが形成される。また窒化チタン膜ＢＲからバリア膜ＢＲａおよびＢＲｂが形成される。次に、図２２〜図２７に示す工程と同様の工程が行なわれることにより、比較例の半導体装置（図２８）が得られる。
【００５３】
本実施の形態によれば、第１のシリサイド膜ＳＬ１ａのうち、コンタクト層間膜１２と窒化シリコン膜１１とからなる絶縁膜に開口部を形成する工程（図１３）において消失ないし変質した部分を、第２のシリサイド膜ＳＬ２ａ（図１）により補うことができる。これによりプラグＰＧａとポリシリコン電極５ａとの間におけるシリサイド膜による電気抵抗の低減を十分に行なうことができる。よって小さい抵抗でポリシリコン電極５ａとの電気的接続をとることができる。
【００５４】
また第３のシリサイド膜ＳＬ１ｂが形成されるため、プラグＰＧａとソース／ドレイン領域７ａとの間におけるシリサイド膜による電気抵抗の低減を十分に行なうことができる。
【００５５】
また酸化膜ＯＸ（図１４）が除去されるため、プラグＰＧ１ａとポリシリコン電極５ａとの間の電気的経路が酸化膜ＯＸにより阻害されることを防ぐことができる。よって小さい抵抗でポリシリコン電極５ａとの電気的接続をとることができる。
【００５６】
また、図１６に示すように、ニッケル膜ＮＫ２上に窒化チタン膜ＮＴ２が形成されるため、ニッケル膜ＮＫ２が酸化されることを防ぐことができる。
【００５７】
また、図１に示すように、ポリシリコン電極５ａと第２のシリサイド膜ＳＬ２ａとの界面は、ポリシリコン電極５ａと第１のシリサイド膜ＳＬ１ａとの界面よりもシリコンウェハ１側に窪んでいる。相対的にこのような位置関係を有する第１および第２のシリサイド膜ＳＬ１ａ、ＳＬ２ａからなるシリサイド膜ＳＬａによりポリシリコン電極５ａを覆う構造は、図２９に示す実現が困難な構造と異なり、上述した実施の形態１の製造方法により容易に形成することができる。
【００５８】
（実施の形態２）
最初に、本実施の形態の半導体装置の構成について説明する。図３３は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【００５９】
図３３を参照して、本実施の形態の半導体装置は、プラグＰＧａおよびＰＧｂのそれぞれの底面および側面を覆うように、窒化チタン膜ＮＴａおよびＮＴｂの各々を有している。また半導体装置はこの窒化チタン膜ＮＴａおよびＮＴｂのそれぞれを覆うようにニッケル膜ＮＫａおよびＮＫｂの各々を有している。よって窒化シリコン膜１１とコンタクト層間膜１２とからなる絶縁膜とプラグＰＧａとの間に、ニッケル膜ＮＫａが形成されている。このニッケル膜ＮＫａは、シリコンと化合することによりシリサイドを形成することができる金属元素であるニッケル（Ｎｉ）からなる。
【００６０】
次に、本実施の形態の半導体装置の製造方法について説明する。図３４および図３５は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略的な部分断面図である。なお図１７に示す工程までは実施の形態１の半導体装置の製造工程と同一であるので、その説明を繰り返さない。
【００６１】
図３４を参照して、コンタクト層間膜１２と窒化シリコン膜１１とからなる絶縁膜の開口部を充填するように、窒化チタン膜ＮＴ２上に厚さ４０ｎｍのタングステン（Ｗ）膜ＰＧが形成される。この窒化チタン膜ＮＴ２は、プラグＰＧａの材質であるタングステン（Ｗ）の拡散を抑制することができる導体である。次にタングステン膜ＰＧ、窒化チタン膜ＮＴ２およびニッケル膜ＮＫ２のそれぞれのシリコンウェハ１の表面側（図中の上側）の部分が、ＣＭＰ法により除去される。
【００６２】
主に図３５を参照して、上記のＣＭＰにより、タングステン膜ＰＧ（図３４）からプラグＰＧａおよびＰＧｂが形成される。また窒化チタン膜ＮＴ２（図３４）から窒化チタン膜ＮＴａおよびＮＴｂが形成される。またニッケル膜ＮＫ２（図３４）からニッケル膜ＮＫａおよびＮＫｂが形成される。次に、図２２〜図２７に示す工程と同様の工程が行なわれることにより、本実施の形態の半導体装置（図３３）が得られる。
【００６３】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６４】
本実施の形態によれば、窒化チタン膜ＮＴ２の除去工程（実施の形態１における図１７から図１８にかけての工程）が行なわれないため、半導体装置のプラグＰＧａの底面および側面に、窒化チタン膜ＮＴ２から形成された窒化チタン膜ＮＴａが形成される。この窒化チタン膜ＮＴａがプラグＰＧａのバリア膜として機能することができるので、バリア膜を別途形成する工程（実施の形態１における窒化チタン膜ＢＲを形成する工程（図１９））を省略することができる。よって製造工程を簡素化することができる。
【００６５】
また半導体装置はニッケル膜ＮＫ２から形成されたニッケル膜ＮＫｂを有する構造であるため、実施の形態１のニッケル膜ＮＫ２を除去する工程（図１７）を省略することができる。よって製造工程を簡素化することができる。
【００６６】
（実施の形態３）
最初に、本実施の形態の半導体装置の構成について説明する。図３６は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。
【００６７】
図３６を参照して、本実施の形態の半導体装置は、プラグＰＧａおよびＰＧｂのそれぞれの底面および側面を覆うように、バリア膜ＢＲａおよびＢＲｂの各々を有している。また半導体装置はこのバリア膜ＢＲａおよびＢＲｂのそれぞれを覆うように窒化チタン膜ＮＴａおよびＮＴｂの各々を有している。また半導体装置はこの窒化チタン膜ＮＴａおよびＮＴｂのそれぞれを覆うようにニッケル膜ＮＫａおよびＮＫｂの各々を有している。
【００６８】
次に、本実施の形態の半導体装置の製造方法について説明する。図３７〜図３９は、本発明の実施の形態３における半導体装置の製造方法を工程順に示す概略的な部分断面図である。なお図１７に示す工程までは実施の形態１の半導体装置の製造工程と同一であるので、その説明を繰り返さない。
【００６９】
主に図３７を参照して、チタン（Ｔｉ）の化合物のガスソースを用いたＣＶＤ法により、窒化チタン膜ＮＴ２（保護膜）上に、厚さ５ｎｍの窒化チタン膜ＢＲ（バリア膜）が形成される。窒化チタン膜ＢＲはプラグＰＧａ（図３６）の材質の拡散を抑制することができる導体である窒化チタン（ＴｉＮ）からなる。
【００７０】
図３８を参照して、コンタクト層間膜１２と窒化シリコン膜１１とからなる絶縁膜の開口部を充填するように、厚さ４０ｎｍのタングステン（Ｗ）膜ＰＧが形成される。形成方法としては、六フッ化タングステン（ＷＦ6）ガスを用いたＣＶＤ法が用いられる。次にタングステン膜ＰＧ、窒化チタン膜ＢＲ、窒化チタン膜ＮＴ２およびニッケル膜ＮＴ２のそれぞれのシリコンウェハ１の表面側（図中の上側）の部分が、ＣＭＰ法により除去される。
【００７１】
主に図３９を参照して、上記のＣＭＰにより、タングステン膜ＰＧ（図３８）からプラグＰＧａおよびＰＧｂが形成される。また窒化チタン膜ＢＲ（図３８）からバリア膜ＢＲａおよびＢＲｂが形成される。また窒化チタン膜ＮＴ２（図３８）から窒化チタン膜ＮＴａおよびＮＴｂが形成される。またニッケル膜ＮＫ２（図３８）からニッケル膜ＮＫａおよびＮＫｂが形成される。次に、図２２〜図２７に示す工程と同様の工程が行なわれることにより、本実施の形態の半導体装置（図３６）が得られる。
【００７２】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７３】
本実施の形態によれば、図３７に示すように窒化チタン膜ＮＴ２上に窒化チタン膜ＢＲがさらに形成される。よって、図３８に示すタングステン膜ＰＧの形成工程において、ＣＶＤ法に用いられるＷＦ6ガスと、シリサイド膜ＳＬ１ａ、ＳＬ２ａ、ＳＬ１ｂ、ＳＬ１ｃ、ＳＬ１ｄおよびシリコンウェハ１とのそれぞれの間で化学反応が生じることを防ぐバリア性が高められる。これによりシリサイド膜ＳＬ１ａ、ＳＬ２ａ、ＳＬ１ｂ、ＳＬ１ｃ、ＳＬ１ｄおよびシリコンウェハ１のそれぞれが有するＳｉ（シリコン）がＷＦ6ガスと反応してＳｉＦ6としてエッチングされてしまうことを防止することができる。
【００７４】
また窒化チタン膜ＢＲから形成されたバリア膜ＢＲａおよびＢＲｂのそれぞれがプラグＰＧａおよびプラグＰＧｂの各々の応力を緩和する密着層として機能する。これによりプラグＰＧａおよびプラグＰＧｂが剥離することを防止することができる。
【００７５】
上記の実施の形態１〜３に示されたシェアードコンタクト構造は、ＳＲＡＭのメモリセルに特に好適に用いられる。図４０は、ＳＲＡＭのメモリセルの等価回路図である。
【００７６】
図４０を参照して、ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭではマトリックス（行列）状に配置された相補型データ線（ビット線）１０７、１０８とワード線１０９との交差部にメモリセルが配置される。このメモリセルは１対のインバータ回路からなるフリップフロップ回路および２個のアクセストランジスタＱ３、Ｑ４で構成される。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態を有する。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００７７】
１対のアクセストランジスタＱ３、Ｑ４は、ＭＯＳトランジスタよりなっている。アクセストランジスタＱ３のソース／ドレイン領域の一方が記憶ノードＮ１に接続されており、ソース／ドレイン領域の他方はビット線１０７に接続されている。またアクセストランジスタＱ４のソース／ドレイン領域の一方は記憶ノードＮ２に接続されており、ソース／ドレイン領域の他方はビット線１０８に接続されている。またアクセストランジスタＱ３、Ｑ４のゲートはワード線１０９に各々接続されており、このワード線１０９によりアクセストランジスタＱ３、Ｑ４の導通、非導通状態が制御される。
【００７８】
インバータ回路は１個のドライバトランジスタＱ１（もしくはＱ２）および１個の負荷トランジスタＱ５（もしくはＱ６）で構成されている。１対のドライバトランジスタＱ１、Ｑ２は、ＭＯＳトランジスタよりなっている。１対のドライバトランジスタＱ１、Ｑ２のソース領域のそれぞれはＧＮＤ（接地電位）１１２および１１３の各々に接続されている。またドライバトランジスタＱ１のドレイン領域は記憶ノードＮ１に接続されており、ドライバトランジスタＱ２のドレイン領域は記憶ノードＮ２に接続されている。さらにドライバトランジスタＱ１のゲートは記憶ノードＮ２に接続されており、ドライバトランジスタＱ２のゲートは記憶ノードＮ１に接続されている。
【００７９】
負荷トランジスタＱ５、Ｑ６はＭＯＳトランジスタよりなっている。負荷トランジスタＱ５、Ｑ６のそれぞれのソース領域は、Ｖｃｃ電源１１０、１１１の各々に接続されている。また負荷トランジスタＱ５、Ｑ６のそれぞれのドレイン領域は記憶ノードＮ１、Ｎ２の各々に接続されている。また負荷トランジスタＱ５のゲートは、ドライバトランジスタＱ１のゲートとドライバトランジスタＱ２のドレイン領域とに接続されている。また負荷トランジスタＱ６のゲートはドライバトランジスタＱ２のゲートとドライバトランジスタＱ１のドレイン領域とに接続されている。
【００８０】
このように、１対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成される。
【００８１】
このメモリセルにデータを書込むときは、ワード線１０９を選択してアクセストランジスタＱ３、Ｑ４を導通させ、所望の論理値に応じてビット線対１０７、１０８を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。またこのメモリセルからデータを読出すときは、アクセストランジスタＱ３、Ｑ４を導通させ、記憶ノードＮ１、Ｎ２の電位がビット線１０７、１０８に伝達される。
【００８２】
上記のＳＲＡＭにおいて本発明のシェアードコンタクト構造を用いて、たとえば負荷トランジスタＱ５のソース／ドレイン領域の一方と、負荷トランジスタＱ６のゲート電極とのコンタクトを１つのプラグによりとることができる。これにより負荷トランジスタＱ５およびＱ６でプラグが共有されるので、ＳＲＡＭを小型化することができる。またプラグとゲート電極との間の抵抗を小さくすることができるので、プラグとゲート電極との間の接触不良を防止することによりＳＲＡＭの信頼性を高めたり、抵抗による電気信号の伝播の遅延を抑制することによりＳＲＡＭをより高速動作させたりすることができる。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８４】
本発明は、シリコンを含有する電極を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の半導体装置の平面レイアウトを示す概略的な部分平面図である。
【図３】図１の半導体装置の平面レイアウトを示す概略的な部分平面図である。
【図４】図１の半導体装置の平面レイアウトを示す概略的な部分平面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略的な部分断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略的な部分断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略的な部分断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略的な部分断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略的な部分断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略的な部分断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略的な部分断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略的な部分断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略的な部分断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略的な部分断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略的な部分断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第１５工程を示す概略的な部分断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第１６工程を示す概略的な部分断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第１７工程を示す概略的な部分断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第１８工程を示す概略的な部分断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第１９工程を示す概略的な部分断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第２０工程を示す概略的な部分断面図である。
【図２５】本発明の実施の形態１における半導体装置の製造方法の第２１工程を示す概略的な部分断面図である。
【図２６】本発明の実施の形態１における半導体装置の製造方法の第２２工程を示す概略的な部分断面図である。
【図２７】本発明の実施の形態１における半導体装置の製造方法の第２３工程を示す概略的な部分断面図である。
【図２８】比較例における半導体装置の構成を概略的に示す部分断面図である。
【図２９】比較例における半導体装置の製造方法によっては得ることが困難である仮想的な半導体装置の構成を概略的に示す部分断面図である。
【図３０】比較例における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。
【図３１】比較例における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。
【図３２】比較例における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。
【図３３】本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。
【図３６】本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。
【図３７】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。
【図３８】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。
【図３９】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。
【図４０】ＳＲＡＭのメモリセルの等価回路図である。
【符号の説明】
【００８６】
ＢＲａ，ＢＲｂ  バリア膜、ＰＧａ  プラグ（導体部）、ＰＧｂ  プラグ、ＳＬａ，ＳＬ１ｃ，ＳＬ１ｄ  シリサイド膜、ＳＬ１ａ  第１のシリサイド膜、ＳＬ１ｂ  第３のシリサイド膜、ＳＬ２ａ  第２のシリサイド膜、１  シリコンウェハ（半導体基板）、２  ｎウェル、３  ＳＴＩ酸化膜、４  ゲート絶縁膜、５ａ  ポリシリコン電極（電極）、５ｂ  ポリシリコン電極、６ａ，６ｂ  サイドウォール、７ａ  ソース／ドレイン領域（拡散領域）、７ｂ  ソース／ドレイン領域、１１  窒化シリコン膜、１２  コンタクト層間膜。
【図１】
2009164382.tif 000003
【図２】
2009164382.tif 000004
【図３】
2009164382.tif 000005
【図４】
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【図５】
2009164382.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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