(57)【要約】【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第１の電極まわりの配線が簡略化された容量素子を提供することである。【解決手段】本容量素子では、Ｐ型のシリコン基板１１に第１の電極２６ａが形成され、その上部に第２の電極３０ａおよび第３の電極３５ａがそれぞれ第１の絶縁膜２９および第２の絶縁膜３０を介して順次積層されている。第１の電極２６ａに高い電圧が印加されてもブレークダウンしないように、第１の電極２６ａは、不純物濃度の高いＮ拡散層２６からなり、その周囲にＮ拡散層よりも不純物濃度が低いＮウエル２５が形成されている。このため、Ｎウエル２５に金属配線４５を接続しなくても、Ｎウエル２５はＮ拡散層２６と常に同電位となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に第１の電極と、第２の電極と、第３の電極とがそれぞれ第１の絶縁膜、第２の絶縁膜を介して順次積層された容量素子であって、
前記第１の電極は、前記第２導電型の不純物を含み、前記半導体基板よりも不純物濃度が高い拡散層からなり、
前記拡散層は、前記第２導電型の不純物を含み、前記拡散層よりも不純物濃度が低くかつ前記半導体基板の不純物濃度よりも高いウエルによって囲まれていることを特徴とする、容量素子。
【請求項２】
前記第１の電極の表面と対向する前記第２の電極の表面に凹凸パターンが設けられていることを特徴とする、請求項１に記載の容量素子。
【請求項３】
前記第１の絶縁膜および前記第２の絶縁膜のうち少なくともいずれか一方は、酸化膜／窒化膜／酸化膜からなる絶縁膜であることを特徴とする、請求項１に記載の容量素子。
【請求項４】
前記第１の電極と前記第１の絶縁膜と前記第２の電極とで形成された第１の容量素子と、前記第２の電極と前記第２の絶縁膜と前記第３の電極とで形成された第２の容量素子とが並列に接続されていることを特徴とする、請求項１に記載の容量素子。
【請求項５】
前記第３の電極の表面に高融点金属によってサリサイド膜が形成されていることを特徴とする、請求項１に記載の容量素子。
【請求項６】
前記第３の電極が高融点金属のシリサイド膜で形成されていることを特徴とする、請求項１に記載の容量素子。
【請求項７】
浮遊ゲートと制御ゲートを含むメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路とを備える不揮発性記憶装置であって、
前記チャージポンプ回路は、請求項１〜６のいずれかに記載の容量素子を含むことを特徴とする、不揮発性記憶装置。
【請求項８】
第１導電型の半導体基板に、浮遊ゲートと制御ゲートとを有するメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路と、第２導電型の第１のウエルに形成された周辺回路部とを備える不揮発性記憶装置の製造方法であって、前記半導体基板に前記第１のウエルを形成するウエル形成工程と、前記浮遊ゲートを形成する浮遊ゲート形成工程と、前記浮遊ゲートと前記制御ゲートとの間に絶縁膜を形成する絶縁膜形成工程と、前記制御ゲートを形成する制御ゲート形成工程とを備え、
前記チャージポンプ回路に含まれ、第１導電型の半導体基板に第１の電極と、第２の電極と、第３の電極とがそれぞれ第１の絶縁膜、第２の絶縁膜を介して順次積層され、前記第１の電極が前記第１のウエルと同じ導電型の第２のウエルで囲まれた容量素子の、
前記第２のウエルを前記ウエル形成工程において同時に形成し、
前記第２の電極を前記浮遊ゲート形成工程において同時に形成し、
前記第２の絶縁膜を前記絶縁膜形成工程において同時に形成し、
前記第３の電極を前記制御ゲート形成工程において同時に形成することを特徴とする、不揮発性記憶装置の製造方法。
【請求項９】
前記ウエル形成工程よりも前に、
前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の上面を酸化阻止膜で覆った状態で前記溝の側面を酸化する側面酸化工程と、
前記溝を酸化膜で埋め込むことによって前記容量素子を素子分離する素子分離工程とをさらに備えることを特徴とする、請求項８に記載の不揮発性記憶装置の製造方法。
【請求項１０】
前記第２の電極を形成した後に、レジストパターンをマスクにして前記第２の電極をエッチングしてその表面に凹凸パターンを形成するパターン工程をさらに含み、
前記第２の絶縁膜は酸化膜／窒化膜／酸化膜からなる絶縁膜であることを特徴とする、請求項８に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子、容量素子を含む不揮発性記憶装置およびその製造方法に関し、特に、チャージポンプ回路などに使用される容量素子、チャージポンプ回路で生成された電圧を用いて浮遊ゲートに蓄積された電荷を引き抜く不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの浮遊ゲートを有する不揮発性記憶装置では、微細化によってトランジスタのサイズが縮小されるとともに、使用される電源電圧も従来の５Ｖから３Ｖ、さらに最近では１．８Ｖと低電圧化が進んでいる。しかし、電源電圧の低電圧化が進んでも、浮遊ゲートに蓄積された電子を引き抜く消去動作時には、従来と同じく、１５Ｖ程度の消去電圧をシリコン基板（ウエルまたはソース）にプラスの電圧、制御ゲートにマイナスの電圧を印加して、シリコン基板と制御ゲートとの間に１５Ｖの電圧がかかるようにしなければならない。このため、不揮発性記憶装置に内蔵されたチャージポンプ回路によって、電源電圧から±１０Ｖ程度の電圧を生成する必要がある。このとき、電源電圧から±１０Ｖ程度の電圧を効率的に生成するためには、チャージポンプ回路に含まれる容量素子の専有面積を大きくして、その容量を大きくすればよい。
【０００３】
しかし、容量素子の専有面積を大きくすれば、チップに占める容量素子の専有面積の割合が大きくなってしまうので、トランジスタのサイズを縮小することによって得られるチップ面積の縮小効果が減殺されてしまう。
【０００４】
このため、特許文献１では、フラッシュメモリなどに含まれるチャージポンプ回路において、２つの容量素子を半導体基板上に積層して、チャージポンプ回路の昇圧能力を保持したまま、チップに占める容量素子の専有面積を従来の半分にすることが提案されている。
【０００５】
また、特許文献２では、容量素子の電極の表面に段差部を設けることによって、チップに占める容量素子の専有面積を増大させることなく、その容量を大きくすることが提案されている。
【特許文献１】特開２００３−６００４２号公報
【特許文献２】特開平５−１９０７６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の容量素子では、Ｐ型の半導体基板にＮ型のウエルが形成され、さらにＮ型のウエル内にＰ型のウエルが形成されている。そして、Ｐ型のウエルは第１の電極とされ、その外側のＮ型のウエルとともにチャージポンプ回路の同じ節点に接続されている。このため、第１の電極であるＰ型のウエルに所定の電位を与えるとともに、Ｎ型のウエルにも同じ電位が与えられる。したがって、Ｐ型のウエルだけでなく、Ｎ型のウエルにも電位を与える配線を形成しなければならず、第１の電極まわりの配線が複雑になるという問題がある。
【０００７】
また、特許文献２には、容量素子の電極に段差部を形成する方法が開示されているが、不揮発性記憶装置に含まれる容量素子を不揮発性記憶装置とともに効率よく製造できる方法については開示されていない。
【０００８】
そこで、本発明の目的は、半導体基板上に積層された電極のうち、シリコン基板に形成される第１の電極まわりの配線が簡略化された容量素子を提供することである。また、本発明の他の目的は、その容量素子を備えた不揮発性記憶装置を効率よく製造できる方法を提供することである。
【課題を解決するための手段】
【０００９】
第１の発明は、第１導電型の半導体基板に第１の電極と、第２の電極と、第３の電極とがそれぞれ第１の絶縁膜、第２の絶縁膜を介して順次積層された容量素子であって、
前記第１の電極は、前記第２導電型の不純物を含み、前記半導体基板よりも不純物濃度が高い拡散層からなり、
前記拡散層は、前記第２導電型の不純物を含み、前記拡散層よりも不純物濃度が低くかつ前記半導体基板の不純物濃度よりも高いウエルによって囲まれていることを特徴とする。
【００１０】
第２の発明は、第１の発明において、
前記第１の電極の表面と対向する前記第２の電極の表面に凹凸パターンが設けられていることを特徴とする。
【００１１】
第３の発明は、第１の発明において、
前記第１の絶縁膜および前記第２の絶縁膜のうち少なくともいずれか一方は、酸化膜／窒化膜／酸化膜の３層からなる絶縁膜であることを特徴とする。
【００１２】
第４の発明は、第１の発明において、
前記第１の電極と前記第１の絶縁膜と前記第２の電極とで形成された第１の容量素子と、前記第２の電極と前記第２の絶縁膜と前記第３の電極とで形成された第２の容量素子とが並列に接続されていることを特徴とする、請求項１に記載の容量素子。
【００１３】
第５の発明は、第１の発明において、
前記第３の電極の表面に高融点金属によってサリサイド膜が形成されていることを特徴とする。
【００１４】
第６の発明は、第１の発明において、
前記第３の電極が高融点金属のシリサイド膜で形成されていることを特徴とする。
【００１５】
第７の発明は、浮遊ゲートと制御ゲートを含むメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路とを備える不揮発性記憶装置であって、
前記チャージポンプ回路は、請求項１〜６のいずれかに記載の容量素子を含むことを特徴とする。
【００１６】
第８の発明は、第１導電型の半導体基板に、浮遊ゲートと制御ゲートとを有するメモリセル部と、前記浮遊ゲートに蓄積された電荷を前記浮遊ゲートから引き抜くための電圧を生成するチャージポンプ回路と、第２導電型の第１のウエルに形成された周辺回路部とを備える不揮発性記憶装置の製造方法であって、前記半導体基板に前記第１のウエルを形成するウエル形成工程と、前記浮遊ゲートを形成する浮遊ゲート形成工程と、前記浮遊ゲートと前記制御ゲートとの間の絶縁膜を形成する絶縁膜形成工程と、前記制御ゲートを形成する制御ゲート形成工程とを備え、
前記チャージポンプ回路に含まれ、第１導電型の半導体基板に第１の電極と、第２の電極と、第３の電極とがそれぞれ第１の絶縁膜、第２の絶縁膜を介して順次積層され、前記第１の電極が前記第１のウエルと同じ導電型の第２のウエルで囲まれた容量素子の、
前記第２のウエルを前記ウエル形成工程において同時に形成し、
前記第２の電極を前記浮遊ゲート形成工程において同時に形成し、
前記第２の絶縁膜を前記絶縁膜形成工程において同時に形成し、
前記第３の電極を前記制御ゲート形成工程において同時に形成することを特徴とする。
【００１７】
第９の発明は、第８の発明において、
前記ウエル形成工程よりも前に、
前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の上面を酸化阻止膜で覆った状態で前記溝の側面を酸化する側面酸化工程と、
前記溝を酸化膜で埋め込むことによって前記容量素子を素子分離する素子分離工程とをさらに備えることを特徴とする。
【００１８】
第１０の発明は、第８の発明において、
前記第２の電極を形成した後に、レジストパターンをマスクにして前記第２の電極をエッチングしてその表面に凹凸パターンを形成するパターン工程をさらに含み、
前記第２の絶縁膜は酸化膜／窒化膜／酸化膜からなる絶縁膜であることを特徴とする。
【発明の効果】
【００１９】
上記第１の発明によれば、容量素子の第１の電極である拡散層と、第１の電極を囲むウエルとは同じ導電型であるため、常に同電位となる。このため、ウエルに接続するための配線を形成する必要がないので、第１の電極まわりの配線を簡略化することができる。
【００２０】
上記第２の発明によれば、第２の電極の表面に凹凸パターンを形成することによって面積を大きくできるので、容量素子の容量を大きくすることができる。
【００２１】
上記第３の発明によれば、酸化膜／窒化膜／酸化膜からなる絶縁膜を用いることによって、電極に蓄積された電荷のリークが少ない容量素子を形成することができる。
【００２２】
上記第４の発明によれば、第１の容量素子と第２の容量素子を並列に接続することによって、容量素子の容量を大きくすることができる。
【００２３】
上記第５および第６の発明によれば、第２の電極を低抵抗化できるので、その寄生抵抗値を小さくすることができる。このため、高周波領域での容量の低下を防ぐことができる。
【００２４】
上記第７の発明によれば、第１〜第６の発明に記載の容量素子を、不揮発性記憶装置のチャージポンプ回路に使用することによって、不揮発性記憶装置のチップサイズを小さくすることができる。
【００２５】
上記第８の発明によれば、不揮発性記憶装置の周辺回路部の第１のウエルの形成と同時に容量素子の第２のウエルが形成され、浮遊ゲートの形成と同時に容量素子の第２の電極が形成され、制御ゲートの形成と同時に第３の電極が形成され、浮遊ゲートと制御ゲートとの間の絶縁膜の形成と同時に、第２の電極と第３の電極との間の絶縁膜が形成される。このため、容量素子を備えた不揮発性記憶装置を効率よく製造することができる。
【００２６】
上記第９の発明によれば、溝の上側のエッジと下側のエッジの形状を丸くすることができる。このため、溝の上側のエッジで生じる電界集中を緩和することができるとともに、下側のエッジに応力が集中することによって生じる結晶欠陥の誘発も抑制することができる。
【００２７】
上記第１０の発明によれば、第２の電極の表面に凹凸パターンを形成することによってその表面積を大きくすることができる。また、容量素子の第２の絶縁膜として、浮遊ゲートと制御ゲートとの間の絶縁膜と同じ、酸化膜／窒化膜／酸化膜からなる絶縁膜を用いることにより、新たな工程を追加することなく容量素子を形成することができる。この結果、容量素子の専有面積が小さくても必要な容量を確保することができるので、不揮発性記憶装置のチップサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００２８】
＜１．容量素子の構成＞
図１は、本発明の一実施形態に係る容量素子の断面図である。この容量素子は、例えば、外部から与えられた電源電圧を所望の電圧まで昇圧するチャージポンプ回路に含まれる容量素子として使用される。
【００２９】
この容量素子は、図１に示すように、Ｐ型のシリコン基板１１の表面に形成され、Ｎ型の不純物が高濃度に拡散された不純物拡散層（以下「Ｎ拡散層」という）２６からなる  第１の電極２６ａ、第１の電極２６ａ上に、第１の絶縁膜２９を介して形成された第２の電極３０ａ、第２の電極３０ａ上に、第２の絶縁膜３２を介して形成された第３の電極３５ｂが順次積層されている。また、第１の電極２６ａは、Ｎ型の不純物を含むウエル２５によって囲まれている。
【００３０】
このため、第１の電極２６ａと第１の絶縁膜２９と第２の電極３０ａとによって第１の容量素子Ｃ１が構成されており、第２の電極３０ａと第２の絶縁膜３２と第３の電極３５ａとによって第２の容量素子Ｃ２が構成されている。つまり、この容量素子は、第１の容量素子Ｃ１上に、第２の容量素子Ｃ２が積層された構成になっている。そして、これら２つの容量素子Ｃ１、Ｃ２を並列に接続できるように、各電極２６ａ、３０ａ、３５ａに接続された金属配線４５が形成されている。このことによって、第１の容量素子Ｃ１の容量と第２の容量素子Ｃ２の容量とを足した容量を有する容量素子が形成されている。
【００３１】
ここで、Ｎ拡散層２６は、Ｐ型のシリコン基板（以下「シリコン基板」という）１１に形成された、Ｎ拡散層２６よりも不純物濃度が低いＮ型のウエル（以下「Ｎウエル」という）２５内に形成されている。このように、Ｎ拡散層２６の周囲にそれよりも不純物濃度が低いＮウエル２５を設けることによって、第１の電極２６ａに高い電圧が印加された場合であっても、アバランシェブレークダウンを生じにくくさせている。なお、第１の電極２６ａは不純物濃度の低いＮウエル内に形成されているので、その接合容量は小さくなる。したがって、第１の電極２６ａと第２の電極３０ａとの間の容量が支配的になるので、第１の電極２６ａに印加される電圧によって生じる容量の変動は相対的に小さくなる。
【００３２】
このため、Ｎ拡散層２６の不純物濃度は、１Ｅ２０〜３Ｅ２０ｉｏｎｓ／ｃｍであり、そのときのＮウエル２５の不純物濃度は、１Ｅ１７〜５Ｅ１７ｉｏｎｓ／ｃｍとする必要がある。また、Ｎ拡散層２６、Ｎウエル２５の接合深さの範囲はそれぞれ、０．１〜０．３μｍ、１．５〜２．０μｍとする必要がある。ここで、Ｎ拡散層２６の不純物濃度および接合深さは、電極として使用するときに、その寄生抵抗が問題にならないように設定される。また、Ｎウエル２５の不純物濃度および接合深さは、後述する周辺回路部のＮウエル２３と同時に形成される。このため、周辺回路部に形成されるトランジスタに要求される耐圧を考慮して設定される。
【００３３】
第１の絶縁膜２９および第２の絶縁膜３２は、一般的には熱酸化によって形成されたシリコン酸化膜（以下「酸化膜」という）である。この場合、印加される電圧によって絶縁破壊が生じないようにするため、酸化膜内の電界が４〜６ＭｅＶ／ｃｍ程度以下となるようにその膜厚が決定される。
【００３４】
なお、第１の絶縁膜２９および第２の絶縁膜３２のうち少なくとも一方は、酸化膜、シリコン窒化膜（以下「窒化膜」という）、ＨＴＯ膜（High Temperature Oxide：高温酸化膜）がこの順に積層された膜（以下「ＯＮＯ膜」という）によって構成されてもよい。ＯＮＯ膜は、容量素子に蓄積された電子がリークして失われることを抑制することができる。また、ＯＮＯ膜は、酸化膜と酸化膜との間に誘電率の大きな窒化膜が挟まれた膜であるので、その膜厚が酸化膜だけの場合の膜厚と同じであっても、電気的な酸化膜換算膜厚を薄くすることができる。このため、ＯＮＯ膜を用いた容量素子の容量をより大きくすることができる。
【００３５】
また、容量素子の第２の電極３０ａおよび第３の電極３５ａは、いずれも導電性を与えるため、Ｎ型またはＰ型の不純物が拡散された多結晶シリコンによって形成されている。さらに、第３の電極３５ａの表面にコバルト、チタンなどの高融点金属を用いてサリサイド膜４１を形成したり、第３の電極３５ａを多結晶シリコンではなく、タングステンシリサイド（ＷＳｉ）などの高融点金属とシリコンとの化合物であるシリサイド膜によって形成してもよい。この場合、第３の電極３５ａを低抵抗化することができるので、容量素子の寄生抵抗成分が少なくなり、高周波領域でも容量を確保することができる。
【００３６】
また、第３の電極３５ａと対向する第２の電極３０ａの表面に凹凸パターンを形成することによって、凹凸パターンの側面の面積分だけ電極の面積を広くすれば、第２の容量素子Ｃ２の容量もその分だけ大きくすることができる。なお、凹凸パターンの形状はストライプ状、矩形など種々の形状が考えられる。
【００３７】
容量素子は、ＳＴＩ（Shallow Trench Isolation）法によって形成されたＨＤＰ（High Density Plasma）膜１６によって他の素子から分離されている。また、容量素子全体を覆うように、ＢＰＳＧ等の層間絶縁膜４３が形成されている。各電極２６ａ、３０ａ、３５ａは、層間絶縁膜４３に形成されたコンタクトプラグ４４を介して、アルミニウム等の金属からなる配線４５に接続されている。
【００３８】
なお、上述のＰ型のシリコン基板１１上に形成されたＮ拡散層２６およびＮウエル２５に変えて、Ｎ型のシリコン基板上に形成された制御ゲート拡散層および不純物濃度が低いＰ型のウエル（以下「Ｐウエル」という）を用いてもよい。なお、Ｎ型のシリコン基板、不純物濃度が高いＰ型の拡散層（以下「Ｐ拡散層」という）、Ｐウエルの不純物濃度の相互の関係は、Ｐ型のシリコン基板１１、Ｎ拡散層２６、Ｎウエル２５の不純物濃度の相互の関係と同様である。
【００３９】
＜１．２  容量素子を含む不揮発性記憶装置の構成＞
図２は、フラッシュメモリのメモリセル部の平面図である。図２に示すように、矩形の形状をした浮遊ゲート３０ｂがマトリックス状に配置され、行方向に配置された各浮遊ゲート３０ｂの上に、それぞれ行方向に延在する制御ゲート３５ｂが重なるように形成されている。また、隣接する制御ゲート３５ｂと制御ゲート３５ｂとによって挟まれた領域のうち、その間隔の狭い領域はＨＤＰ膜が埋め込まれた素子分離領域が形成されており、間隔の広い領域にはシリコン基板の表面に形成されたソース／ドレインとコンタクトを取るためのコンタクトプラグ４４が形成されている。なお、列方向に配置された各コンタクトプラグ４４を覆うように、列ごとに金属配線４５が形成されている。
【００４０】
図３は、図１に示す容量素子および図２に示すメモリセル部を備える、フラッシュメモリの構成を示す断面図である。図３（Ａ）にはＮチャネル型トランジスタおよびＰチャネル型トランジスタによって構成される周辺回路部、図３（Ｂ）には図２のＸ−Ｘ’線およびＹ−Ｙ’線に沿ったメモリセル部、図３（Ｃ）には容量素子の各断面図がそれぞれ示されている。
【００４１】
図３（Ａ）からわかるように、第３の電極３５ａと対向する第２の電極３０ａの表面には、容量を大きくするために凹凸パターンが形成されている。また、メモリセル部のトランジスタの浮遊ゲート３０ｂと制御ゲート３５ｂとの間の絶縁膜として使用されるＯＮＯ膜３２が、容量素子の第２の電極３０ａと第３の電極３５ａとの間の第２の絶縁膜３２にも使用されている。また、周辺回路部のＮチャネル型トランジスタおよびＰチャネル型トランジスタはともに１層のゲート電極３５ｃを有し、それぞれＰウエル２２内およびＮウエル２３内に形成されている。
【００４２】
このように、上述の容量素子をフラッシュメモリなどの不揮発性記憶装置が形成されたシリコン基板１１に形成することによって、トランジスタのサイズとともに容量素子の専有面積を小さくすることができるので、不揮発性記憶装置のチップ面積を効果的に縮小することができる。
【００４３】
＜１．３  容量素子を含む不揮発性記憶装置の製造法＞
図４〜図１２は、図３に示す容量素子を含むフラッシュメモリの製造工程を示す断面図である。図４〜図１２を参照して、同一チップ上にメモリセルと容量素子を形成する場合の製造工程を説明する。
【００４４】
まず、図４（Ａ）に示すように、Ｐ型のシリコン基板１１の表面を熱酸化することによって膜厚８〜１５ｎｍ程度の酸化膜１２を形成した後、さらに減圧ＣＶＤ法によって酸化膜１２上に膜厚１５０〜２５０ｎｍ程度の窒化膜１３を形成する。この酸化膜１２と窒化膜１３の厚みは、それらを合わせた厚みが後述する第２の電極３０ａの厚みと同じになるように決められる。
【００４５】
図４（Ｂ）に示すように、窒化膜１３上にフォトレジストを塗布した後、露光現像してレジストパターン１４を形成する。そして、レジストパターン１４をマスクにして、不要な窒化膜１３および酸化膜１２をプラズマエッチング法によって順次除去する。
【００４６】
図４（Ｃ）に示すように、レジストパターン１４を剥離した後、窒化膜１３をマスクにして、シリコン基板１１をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法によってエッチングして、シリコン基板１１の表面に２５０〜３００ｎｍ程度の浅い溝１５を形成する。
【００４７】
図５（Ａ）に示すように、浅い溝１５が完全に埋め込まれるまで、高密度プラズマＣＶＤ法を用いて、シリコン基板１１の全面にＨＤＰ膜１６を４００〜６００ｎｍ程度の厚みに堆積する。ここで、ＨＤＰ膜１６を堆積させるのは、ＨＤＰ膜１６は細い溝にも隙間なく埋め込まれるからである。なお、浅い溝１５に埋め込まれる酸化膜として、ＨＤＰ膜１６が最も適しているが、他のプラズマＣＶＤ法によって形成される酸化膜であってもよい。
【００４８】
図５（Ｂ）に示すように、窒化膜１３をストッパ膜として、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法を用いて、浅い溝１５に埋め込まれたＨＤＰ膜１６を研磨する。この研磨によって、ＨＤＰ膜１６の上面は、窒化膜１３の上面と同一平面になる。このように、シリコン基板１１の表面に形成された浅い溝１５にＨＤＰ膜１６を埋め込むことによって、素子分離領域を形成する方法はＳＴＩ法と呼ばれている。
【００４９】
図５（Ｃ）に示すように、１５０〜１６０℃程度に加熱したリン酸に浸漬することによって窒化膜１３を除去し、続いてフッ化水素酸水溶液に浸漬することによって酸化膜１２を除去する。この結果、ＨＤＰ膜１６によって素子分離されている領域を除き、シリコン基板１１の表面が露出される。
【００５０】
図６（Ａ）に示すように、シリコン基板１１を熱酸化することによって、露出されたシリコン基板１１の表面に２０ｎｍ程度の酸化膜１７を形成する。この酸化膜１７は、犠牲酸化膜とも呼ばれ、窒化膜１３が形成された状態で熱処理した場合に生じる、「ホワイトリボン」と呼ばれる不純物層を酸化膜１７に取り込んで除去するとともに、後述する各種のイオン注入時にシリコン基板１１の表面を保護する膜となる。
【００５１】
図６（Ｂ）に示すように、シリコン基板１１の上にレジストを塗布した後、露光現像して、容量素子が形成される領域のみに開口部が形成されるようにレジストパターン１８を形成する。そして、このレジストパターン１８をマスクにして、容量素子が形成される領域にリンイオン（Ｐ）を注入エネルギー２０〜５０ＫｅＶ程度、ドーズ量１Ｅ１５〜５Ｅ１５ｉｏｎｓ／ｃｍ程度で注入するか、または砒素イオン（Ａｓ）を注入エネルギー４０〜６０ＫｅＶ程度、ドーズ量１Ｅ１５〜５Ｅ１５ｉｏｎｓ／ｃｍ程度で注入した後にレジストを剥離する。このイオン注入がされた領域には、接合深さの浅いＮ拡散層が形成される。具体的には、後述する熱処理によって、フラッシュメモリの完成時には、砒素イオンを注入した場合には０．２μｍ、リンを注入した場合には０．３μｍ程度の接合深さで、その不純物濃度が１Ｅ２０〜３Ｅ２０ｉｏｎｓ／ｃｍのＮ拡散層２６が形成される。
【００５２】
次に、図６（Ｃ）に示すように、再びシリコン基板１１の上にレジストを塗布し、露光現像して、周辺回路部を構成するＮチャネル型トランジスタが形成される領域に開口部を有するレジストパターン１９を形成する。そして、レジストパターン１９をマスクにして、ボロンイオン（Ｂ）を注入した後に、レジストパターン１９を剥離する。なお、注入エネルギーを変えてボロンを２重注入することによって、後述する周辺回路部のＰウエル２２に形成されるトランジスタの特性を考慮し、Ｐウエル２２の表面付近と、その内部のボロンイオンの濃度をそれぞれ最適化することができる。
【００５３】
図７（Ａ）に示すように、シリコン基板１１の上にレジストを塗布し、露光現像して、周辺回路部を構成するＰチャネル型トランジスタが形成される領域および容量素子が形成される領域に開口部を有するレジストパターン２０を形成する。そして、レジストパターン２０をマスクにして、リンイオンを注入エネルギー７００〜７５０ＫｅＶ程度、ドーズ量５Ｅ１２〜２Ｅ１３ｉｏｎｓ／ｃｍ程度で注入し、さらに注入エネルギー２５０〜３５０ＫｅＶ程度、ドーズ量１Ｅ１２〜５Ｅ１２ｉｏｎｓ／ｃｍ程度で再度注入した後に、レジストパターン２０を剥離する。このリンイオン注入のエネルギーは、前述のＮ拡散層２６を形成するためのリンイオンの注入エネルギーよりも大きいため、注入されたリンイオンは、シリコン基板１１の表面からより深い位置に注入される。したがって、最終的に形成されるＮウエル２５は、その接合深さが１．５〜２．０μｍで、不純物濃度が１Ｅ１７〜５Ｅ１７ａｔｏｍｓ／ｃｍ程度となる。
【００５４】
また、周辺回路部を構成するＰチャネル型トランジスタが形成される領域にも、後述する熱処理によってＮウエル２３が形成される。なお、リンイオンを２重注入することによってＮウエル２３、２５内のリン濃度を、Ｐウエル２２の場合と同様に最適化することができる。しかし、リン濃度の最適化が要求されない場合には、２度目のリンイオンの注入を省略することもできる。
【００５５】
図７（Ｂ）に示すように、シリコン基板１１の表面上にレジストを塗布した後に露光現像することによって、メモリセル部が形成される領域に開口部を有するレジストパターン２１を形成する。そして、レジストパターン２１をマスクにして、ボロンイオンをエネルギー４０〜６０ＫｅＶ程度、ドーズ量１．０Ｅ１３〜５．０Ｅ１３ｉｏｎｓ／ｃｍ程度で注入した後、レジストパターン２１を剥離する。
【００５６】
その後、シリコン基板１１を拡散炉でアニールすることにより、シリコン基板１１に注入された各種不純物イオンを活性化するとともに、イオン注入時にシリコン基板１１が受けたダメージを回復させる。この結果、容量素子の第１の電極２６ａとなるＮ拡散層２６、Ｎチャネル型トランジスタおよびメモリセル部が形成される領域にＰウエル２２、２４、Ｎ拡散層の周囲およびＰチャネル型トランジスタが形成される領域にＮウエル２３、２５がそれぞれ形成される。
【００５７】
次に、シリコン基板１１をフッ化水素酸水溶液に浸漬することによって酸化膜１７を除去して、シリコン基板１１の表面を露出させる。その後、シリコン基板１１の表面を熱酸化することによって、膜厚１０〜３０ｎｍ程度の酸化膜２７を形成する。この酸化膜２７の膜厚は、後述するトンネル酸化膜を形成するときに増加する膜厚を考慮し、酸化膜内の電界が４〜６ＭｅＶ／ｃｍよりも小さくなるように決められる。
【００５８】
シリコン基板１１の表面上にレジストを塗布し、露光現像して、容量素子が形成される領域をレジストで覆うとともに、メモリセル部および周辺回路部が形成される領域にそれぞれ開口部が形成されたレジストパターンを形成する。そして、レジストパターンをマスクにして基板をフッ化水素酸水溶液に浸漬する。その結果、図７（Ｃ）に示すように、容量素子が形成される領域を除く他の領域の酸化膜２７が除去され、シリコン基板１１の表面が再び露出される。
【００５９】
図８（Ａ）に示すように、熱酸化によって、露出されたシリコン基板１１の表面に膜厚が１０ｎｍ程度の酸化膜２８を形成する。この酸化膜２８は、メモリセル部が形成される領域では、後述する浮遊ゲートにホットエレクトロンとして電子を注入したり、浮遊ゲートからトンネル効果を利用して電子を引き抜いたりするときに電子が通過するトンネル酸化膜となる。
【００６０】
一方、容量素子が形成される領域では、前述の酸化によって形成された酸化膜２７を介してさらに酸化することになるので、酸化膜２９の膜厚は１５０〜３５０ｎｍ程度となる。
【００６１】
図８（Ｂ）に示すように、酸化膜２９上に、減圧ＣＶＤ法を用いて膜厚１００〜３００ｎｍ程度の第１の多結晶シリコン３０を堆積する。そして、第１の多結晶シリコン３０の導電率を所定の値にするため、リンイオンを注入してアニールする。
【００６２】
図８（Ｃ）に示すように、ＨＤＰ膜１６をストッパ膜として、第１の多結晶シリコン３０をＣＭＰによって研磨する。この結果、メモリセル部が形成される領域、容量素子が形成される領域、周辺回路部が形成される領域では、ＨＤＰ膜１６によって囲まれた領域に第１の多結晶シリコン膜３０が埋め込まれる。メモリセル部が形成される領域に埋め込まれた第１の多結晶シリコン膜３０は、後述するように浮遊ゲート３０ｂとなり、容量素子が形成される領域に埋め込まれた第１の多結晶シリコン膜３０は第２の電極３０ａとなる。
【００６３】
図９（Ａ）に示すように、シリコン基板１１の表面上にレジストを塗布して露光現像することにより、容量素子が形成される領域の第１の多結晶シリコン膜３０上にパターンピッチが２〜５μｍのストライプ状のレジストパターン３１を形成する。このとき、容量素子が形成される領域を除く他の領域は、レジストで覆われている。
【００６４】
図９（Ｂ）に示すように、レジストパターン３１をマスクにして、ＲＩＥ法によって、容量素子の第２の電極３０ａとなる第１の多結晶シリコン膜３０の表面をエッチングして、ストライプ状の凹凸パターンを形成する。このとき、第１の多結晶シリコン膜３０の膜厚のばらつきおよびエッチングのばらつきを考慮し、エッチング後の第１の多結晶シリコン膜３０の膜厚が薄くなりすぎて抵抗値が高くならないようにする必要がある。このため、凹凸パターンの段差が第１の多結晶シリコン膜３０の半分程度となるように、第１の多結晶シリコン膜３０をエッチングする。なお、凹凸パターンは、ストライプ状に限定されず、またそのパターンピッチも目的とする容量値に応じて決めればよい。
【００６５】
図９（ｃ）に示すように、熱酸化によって、第１の多結晶シリコン膜３０上に膜厚３〜５ｎｍ程度の酸化膜を形成し、その上に減圧ＣＶＤ法を用いて膜厚５〜７ｎｍ程度の窒化膜を堆積し、さらにその上にプラズマＣＶＤ法によって膜厚６〜８ｎｍ程度のＨＴＯ膜を順次堆積して、ＯＮＯ膜３２を形成する。このＯＮＯ膜３２は、メモリセル部の浮遊ゲート３０ｂに蓄積されている電子が制御ゲート３５ｂにリークすることを防止している。一方、容量素子では、第２の電極３０ａと後述する第３の電極３５ａとの間の絶縁膜として用いられているので、その膜厚が酸化膜だけで形成された絶縁膜の膜厚と同じ場合に比べて、容量が大きくなる。
【００６６】
図１０（Ａ）に示すように、シリコン基板１１の表面上にレジストを塗布した後、露光現像することによって、メモリセル部および容量素子が形成される領域にレジストが残るようなレジストパターン３３を形成する。そして、このレジストパターン３３をマスクにして、プラズマエッチング法により、ＯＮＯ膜３２を除去し、さらに周辺回路部が形成される領域に埋め込まれていた第１の多結晶シリコン膜３０を除去する。続いて、酸化膜２８をフッ化水素酸水溶液によって除去することにより、シリコン基板１１の表面を露出させる。
【００６７】
図１０（Ｂ）に示すように、周辺回路部が形成される領域のシリコン基板１１の表面に、熱酸化によってゲート酸化膜３４を形成する。次に、減圧ＣＶＤ法によって、シリコン基板１１の表面に第２の多結晶シリコン膜３５を２００〜３００ｎｍ程度堆積する。次に、シリコン基板１１上にレジストを塗布した後、露光現像することによって、周辺回路部が形成される領域にトランジスタのゲート３５ｃが形成されるようにレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥ法により第２の多結晶シリコン膜３５をエッチングする。
【００６８】
その結果、図１１（Ａ）に示すように、周辺回路部が形成される領域に、トランジスタのゲート３５ｃが形成される。このとき、後述するように、容量素子の第１の多結晶シリコン膜３０上にコンタクトを取るためのコンタクトホールを通すために、第２の多結晶シリコン膜３５に、コンタクトホールの径よりも大きな径を有する開口孔３７ａが同時に形成される。
【００６９】
次に、図１１（Ｂ）に示すように、再びシリコン基板１１上にレジストを塗布した後に露光現像して、第２の多結晶シリコン膜３５と第１の多結晶シリコン膜３０を連続してエッチングする部分、すなわちメモリセル部の制御ゲート３５ｂとなる領域にレジストを残すとともに、容量素子の第２の多結晶シリコン膜３５の表面からＮ拡散層２６にコンタクトを取るための後述のコンタクトホールを通すのに必要な開口孔３７ｂを形成するために、レジストパターン３８を形成する。
【００７０】
そして、このレジストパターン３８をマスクにして、ＲＩＥ法により第２の多結晶シリコン膜３５および第１の多結晶シリコン膜３０を連続してエッチングを行う。このエッチングによって、第１の多結晶シリコン膜３０と第２の多結晶シリコン膜３５に挟まれたＯＮＯ膜３２も除去される。この結果、図１１（Ｂ）に示すように、メモリセル部のトランジスタの浮遊ゲート３０ｂと制御ゲート３５ｂとが自己整合的に形成されるとともに、容量素子部の第２の多結晶シリコン膜３５の表面から、Ｎ拡散層２６にコンタクトを取るためのコンタクトホールを通すのに必要な開口孔３７ｂが開口される。
【００７１】
図１２（Ａ）に示すように、プラズマＣＶＤ法によって、シリコン基板１１上にＮＳＧ（Non-doped Silicate Glass）を堆積した後にエッチバックすることによって、第３の電極３５ｂの側面および各トランジスタの側面にサイドウオールを形成する。このとき、サイドウオールの形成の前後にそれぞれ砒素イオンまたはボロンイオンを注入することによって、周辺回路部およびメモリセル部のトランジスタのソース／ドレイン４０をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００７２】
第２の多結晶シリコン膜３５の表面にスパッタによって高融点金属を成膜した後、ランプアニールを行うことにより、第３の電極３５ａの表面にサリサイド膜４１を形成してもよい。具体的には、膜厚が１０〜２０ｎｍ程度のコバルト（Ｃｏ）膜を成膜した後に、４５０〜５３０℃で１分間程度のランプアニールを行う。または、コバルトの代わりに、膜厚が４０〜６０ｎｍ程度のチタン（Ｔｉ）膜を成膜した後に、６５０〜７００℃で１分間程度のランプアニールを行ってもよい。この結果、メモリセル部に形成されたトランジスタの制御ゲート３５ｂとソース／ドレイン４０、周辺回路部のゲート３５ｃとソース／ドレイン４０および容量素子の第３の電極３５ａの各表面で、成膜されたコバルト膜またはチタン膜と、第２の多結晶シリコン３５またはシリコン基板１１のシリコンとが反応し、サリサイド（Self-aligned Silicide）膜４１が形成される。その後、硫酸と過酸化水素水の混合液にシリコン基板１１を浸漬することによって未反応のコバルトまたはチタンを除去する。さらに、シリコン基板１１を６５０〜７００℃で３０秒間程度ランプアニールしてサリサイド膜４１を相転移させる。この結果、サリサイド膜４１はより低抵抗化される。
【００７３】
この場合、サリサイド膜４１を容量素子の第３の電極３５ａ上に形成することによって、その寄生抵抗値を小さくすることができる。このため、高周波領域で、容量素子の容量が低下することを防ぐことができる。そして、プラズマＣＶＤ法によって、コンタクトエッチストッパとなる窒化膜４２を形成する。このとき、窒化膜４２は、第２の多結晶シリコン膜３５上に形成されたサリサイド膜４１の表面にも堆積される。
【００７４】
図１２（Ｂ）に示すように、プラズマＣＶＤ法によって、シリコン基板１１上に層間絶縁膜４３として、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜を堆積し、容量素子の各電極２６ａ、３０ａ、３５ａ、周辺回路部のトランジスタの各ソース／ドレイン４０とゲート３５ｃ、メモリセル部のトランジスタの各ソース／ドレイン４０と制御ゲート３５ｂなど、必要な箇所にコンタクトホールを開口する。なお、容量素子では、コンタクトホールは、あらかじめ形成された開口孔３７ａ、３７ｂ内に通されるので、容量素子でもコンタクトホールを、メモリセル部および周辺回路部と同程度の時間で形成することができる。開口された各コンタクトホール内に、タングステン（Ｗ）などの導体を埋め込んでコンタクトプラグ４４を形成した後、アルミニウム（Ａｌ）を主成分とする金属膜をスパッタにより成膜する。そして、レジストパターンをマスクにして金属膜をエッチングすることにより、コンタクトプラグ４４に接続された金属配線４５を形成する。
【００７５】
また、第２の多結晶シリコン膜３５の代わりに、シリコンと高融点金属との化合物であるシリサイド膜をＣＶＤ法によって堆積してもよい。この実施形態では、６フッ化タングステン（ＷＦ６）とジクロルシラン（ＳｉＨ２Ｃｌ２）を反応させることによって、膜厚が１００〜２００ｎｍ程度のタングステンシリサイド膜を堆積させてもよい。この場合も、容量素子の第３の電極３５ａの寄生抵抗値をさらに小さくすることができる。このため、高周波領域で容量素子の容量が低下することを防ぐことができる。
【００７６】
図１３（Ａ）は、容量素子の電界集中および結晶欠陥が生じやすい場所を示す断面図であり、図１３（Ｂ）は、電界集中の緩和し、結晶欠陥の発生を抑制するための処理を施した後の断面図である。図１３（Ａ）に示すように、第１の電極（Ｎ拡散層）２６（２６ａ）、酸化膜２９、第２の電極（第１の多結晶シリコン膜）３０ａ（３０）を順次積層された第１の容量素子において、ＨＤＰ膜１６が形成された浅い溝１５の上側のエッジ１５ａで電界集中が生じやすい。これは、浅い溝１５を形成するためにシリコン基板１１をエッチングした後に、ＨＤＰ膜１６を埋め込み、さらに窒化膜１３および酸化膜１２を除去しているので、浅い溝の上側のエッジ１５ａが尖った形状となってしまうためである。また、浅い溝１５の下側のエッジ１５ｂに応力が集中して結晶欠陥が誘発されやすい。
【００７７】
そこで、シリコン基板１１をエッチングして浅い溝１５を形成した後で、浅い溝１５にＨＤＰ膜１６を埋め込む前に、熱酸化によって膜厚３０〜５０ｎｍ程度の酸化膜を形成する。このとき、シリコン基板の表面は、窒化膜１３によって覆われているので酸化されず、浅い溝１５の側面、上側のエッジ１５ａおよび下側のエッジ１５ｂが酸化される。次に、形成された酸化膜をフッ化水素酸水溶液によって除去すると、図１３（Ｂ）に示すように、浅い溝１５の上側のエッジ１５ａおよび下側のエッジ１５ｂの形状がそれぞれ丸くなる。この結果、上側のエッジ１５ａに生じる電界集中を緩和することができる。また、浅い溝１５の下側のエッジ１５ｂに応力が集中することによって生じる結晶欠陥の誘発も抑制することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態に係る容量素子の断面図である。
【図２】本発明の他の実施形態に係る不揮発性記憶装置のメモリセル部の平面図である。
【図３】上記実施形態に係る不揮発性記憶装置の断面図である。
【図４】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図５】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図６】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図７】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図８】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図９】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図１０】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図１１】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図１２】上記実施形態に係る不揮発性記憶装置の製造工程を示す断面図である。
【図１３】（Ａ）は上記実施形態に係る不揮発性記憶装置の容量素子部における電界集中および結晶欠陥を示す断面図であり、（Ｂ）は電界集中を緩和し、結晶欠陥の抑制するための処理を施した後の断面図である。
【符号の説明】
【００７９】
１１…シリコン基板
２３…周辺回路部のＮウエル
２５…容量素子のＮウエル
２６…Ｎ拡散層
２６ａ…第１の電極
３０…第１の多結晶シリコン膜
３０ａ…第２の電極
３０ｂ…浮遊ゲート
３２…酸化膜／窒化膜／酸化膜（ＯＮＯ膜）
３５…第２の多結晶シリコン膜
３５ａ…第３の電極
３５ｂ…制御ゲート
４１…サリサイド膜
【図１】
2009164504.tif 000003
【図２】
2009164504.tif 000004
【図３】
2009164504.tif 000005
【図４】
2009164504.tif 000006
【図５】
2009164504.tif 000007
【図６】
2009164504.tif 000008
【図７】
2009164504.tif 000009
【図８】
2009164504.tif 000010
【図９】
2009164504.tif 000011
【図１０】
2009164504.tif 000012
【図１１】
2009164504.tif 000013
【図１２】
2009164504.tif 000014
【図１３】
2009164504.tif 000015