(57)【要約】【課題】スタンダードセル設計で電源配線層やチップサイズを増加させずに論理回路セルの電源電圧降下を許容範囲内にするレイアウト設計を可能とする。【解決手段】レイアウト設計で、論理回路セル、フィルセル、ＧＡセルとそれぞれ同じセルサイズで電源配線幅の大きな電源強化セルを用いて、セル配置後に各論理回路セルの電源電圧を調べ、電源電圧降下が許容範囲を超えた論理回路セルがある時は近傍の未配線の基本論理回路セル、フィルセル、ＧＡセルなどを対応する電源強化セルに置き換えて電源配線抵抗を減少させて、論理回路セルの電源電圧降下を減らす。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の論理回路セルの配置および前記論理回路セル間の配線がレイアウトされる半導体装置のレイアウト設計方法であって、
セル配置可能領域に、セル情報および接続情報を格納するデータベースから取得した論理設計に基づいて前記複数の論理回路セルを配置し、配置後の前記セル配置可能領域の空き領域にフィルセルまたはＧＡセルまたは前記論理回路セルを配置するステップと、
前記ステップで配置された前記セル配置可能領域の各論理回路セルの電源電圧降下を算出するステップと、
前記ステップで計算された前記電源電圧降下が所定の基準値より大きい場合に、前記空き領域に配置された前記フィルセルまたはＧＡセルまたは論理回路セルの一部又は全部を電源強化セルに置き換え配置するステップと
を有することを特徴とする半導体装置のレイアウト設計方法。
【請求項２】
前記電源強化セルへの置き換えは、前記電源電圧降下の大きな論理回路セルを含む電源幹線で区切られたセルブロックの前記空き領域に配置された前記フィルセルまたはＧＡセルまたは論理回路セルであることを特徴とする請求項１に記載の半導体装置のレイアウト設計方法。
【請求項３】
前記電源幹線と前記論理回路セルと前記電源強化セルの電源配線幅を拡張するステップを更に有することを特徴とする請求項２に記載の半導体装置のレイアウト設計方法。
【請求項４】
前記電源強化セルの電源配線とウェルのコンタクトが拡張された電源配線幅の領域に拡張されていることを特徴とする請求項１に記載の半導体装置のレイアウト設計方法。
【請求項５】
複数の論理回路セルの配置および前記論理回路セル間の配線がレイアウトされるレイアウト設計プログラムであって、
セル配置可能領域に、セル情報および接続情報を格納するデータベースから取得した論理設計に基づいて前記複数の論理回路セルを配置し、配置後の前記セル配置可能領域の空き領域にフィルセルまたはＧＡセルまたは前記論理回路セルを配置する機能と、
配置された前記セル配置可能領域の各論理セルの電源電圧降下を算出する機能と、
計算された前記電源電圧降下が所定の基準値より大きい場合に、前記空き領域に配置されたフィルセルまたはＧＡセルまたは前記論理回路セルの一部又は全部を電源強化セルに置き換え配置する機能と
を有することを特徴とするレイアウト設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のレイアウト設計方法に係り、特に電源配線強化セルを用いて自動配置配線を行う半導体装置のレイアウト設計方法およびレイアウト設計プログラムに関する。
【背景技術】
【０００２】
近年、システムＬＳＩの設計開発では、マクロセルや論理回路セルを使用したセミカスタム設計手法であるゲートアレー方式やスタンダードセル方式が利用されている。
【０００３】
また、最近のスタンダードセル方式ではセル配置領域に、論理設計で使用する論理回路セルとともに、フィル（Ｆｉｌｌ）セルやシステムの設計変更に備えて、信号配線に未接続状態のＮＡＮＤやインバータやフリップフロップなどの基本論理回路セルおよびゲートアレーのゲート素子に対応したＧＡ（ＧａｔｅＡｒｒａｙ）セルが分散配置されている。そして、これらセルを効率よく配置する技術が知られている（例えば、特許文献１参照。）。
【０００４】
一方、半導体の集積度が向上してＬＳＩに搭載できる回路規模が増加するのに伴い、論理回路セルを接続する信号配線数が増え広い配線領域を確保するため、論理回路セルの小型化が図られている。
【０００５】
各論理回路セルは、隣接の論理回路セルの電源配線を介して電源幹線に接続されているため、電源配線の抵抗成分で配置された論理回路セルで部分的に電源電圧の降下が生じて、動作速度が低下して誤動作するなどの問題が生じ、また論理回路セルの配置や電源配線補強などの修正作業が必要となり開発期間が延びる問題があった。
【０００６】
このため、半導体装置を多層化して上層に電源配線層を設けて電源配線の補強を行って論理回路セルの電源電圧降下対策を行う技術が知られている（例えば、特許文献２参照。）。また、空き領域に電源セルを配置して電圧降下を検知した領域の電源セルに電源Ｉ／Ｏより電源強化配線を行う技術が知られている（例えば、特許文献３参照。）。
【特許文献１】特開２００１−２８４４５６号公報
【特許文献２】特許第３０５２５１９号公報
【特許文献３】特開２００２−１１０８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、電源配線層を第３層以上の上層に追加する方法は、多層化によるコストアップの問題がある。また、電源セルを配置し電圧降下を検知した領域に電源強化配線を行う方法は、電源強化配線が可能な少なくとも第３層が必要であり、更にＩ／Ｏパッド領域が増加して面積の増加の問題がある。
【０００８】
本発明は、上記問題を解決するためになされたもので、論理回路セルでの電源電圧降下を低減しながら、スタンダードセルで使用される最少の２層の電源配線層を用いた半導体装置のレイアウト設計方法およびレイアウト設計プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置のレイアウト設計方法は、複数の論理回路セルの配置および前記論理回路セル間の配線がレイアウトされる半導体装置のレイアウト設計方法であって、セル配置可能領域に、セル情報および接続情報を格納するデータベースから取得した論理設計に基づいて前記複数の論理回路セルを配置し、配置後の前記セル配置可能領域の空き領域にフィルセルまたはＧＡセルまたは前記論理回路セルを配置するステップと、前記ステップで配置された前記セル配置可能領域の各論理回路セルの電源電圧降下を算出するステップと、前記ステップで計算された前記電源電圧降下が所定の基準値より大きい場合に、前記空き領域に配置された前記フィルセルまたはＧＡセルまたは論理回路セルの一部又は全部を電源強化セルに置き換え配置するステップとを有することを特徴とする。
【００１０】
また、本発明のレイアウト設計プログラムは、複数の論理回路セルの配置および前記論理回路セル間の配線がレイアウトされるレイアウト設計プログラムであって、セル配置可能領域に、セル情報および接続情報を格納するデータベースから取得した論理設計に基づいて前記複数の論理回路セルを配置し、配置後の前記セル配置可能領域の空き領域にフィルセルまたはＧＡセルまたは前記論理回路セルを配置する機能と、配置された前記セル配置可能領域の各論理セルの電源電圧降下を算出する機能と、計算された前記電源電圧降下が所定の基準値より大きい場合に、前記空き領域に配置された前記フィルセルまたはＧＡセルまたは前記論理回路セルの一部又は全部を電源強化セルに置き換え配置する機能とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、レイアウト設計で論理回路セルの配置後の空き領域に分散配置されたフィルセルやＧＡセルを電源強化セルに置き換えることで電源配線抵抗を減少させて論理回路セルの電源電圧降下を減らすことができるので、電源配線層の追加による製造期間の増加や電源配線領域の増加でＬＳＩチップサイズが増加することによるコストアップを伴わないで論理回路セルの電源電圧低下による動作速度の低下による誤動作を減らして信頼性の高い半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を説明する。
【実施例】
【００１３】
本発明の実施例を、図１乃至図１１を参照して説明する。  
図１は、本発明の実施例に係るレイアウト設計方法が適用されるスタンダードセルＬＳＩの平面図である。図２乃至図４は、レイアウト設計プログラムの処理手順を示すフローチャートである。
【００１４】
スタンダードセルＬＳＩ１のレイアウト構成の概要を、図１を用いて説明する。  
スタンダードセルＬＳＩ１のレイアウトは、マクロセル３とスタンダード論理回路セルが配置されるスタンダードセル配置領域４とＩ／Ｏパッド５から構成される。
【００１５】
マクロセル３は、ＣＰＵやメモリなどの機能ブロックであり、論理設計で使用するスタンダード論理回路セルの１つのセルサイズより大きな固定領域を占めるセルである。スタンダード論理回路セルは、スタンダードセル配置領域４のセルブロック６ａ〜６ｚ内にロウ方向（図１の横方向）に並べて配置される。また、スタンダード論理回路セルが配置されるセルブロック６ａ〜６ｚは、カラム方向（図１の縦方向）に配置された電源幹線８で区切られた領域である。Ｉ／Ｏパッド５は、主としてＬＳＩチップ周辺部に指定間隔で配置され、チップ外部と接続されて信号の入出力および電源（ＶＤＤ、ＶＳＳ）供給に使用される。
【００１６】
配置されたＩ／Ｏパッド５とマクロセル３およびスタンダード論理回路セルは、基本的に電源配線および信号配線で接続される。図示していない電源配線は、外部電源に接続されるＩ／Ｏパッド５からマクロセル３、電源幹線８に配線される。また、図示していない信号配線は、信号の入出力が行われるＩ／Ｏパッド５とマクロセル３およびスタンダード論理回路セルとの間で配線され、スタンダードセル配置領域４では、セルブロック６ａ〜６ｚ間の信号配線領域７が主として配線に使用される。
【００１７】
次に、スタンダードセルＬＳＩ１の自動配置配線装置のレイアウト設計プログラムの処理を、図２乃至図４を用いて説明する。このスタンダードセルＬＳＩ１のレイアウト設計を行う自動配置配線装置は、論理回路接続情報やスタンダード（ＳＴＤ）論理回路セル情報等のセル情報を記憶するデータベース１０と、パッドおよびマクロセルの配置情報等の配置情報を記憶するデータベース２０を備えている。
【００１８】
最初に、レイアウト処理を行う自動配置配線装置は、論理設計で決定された論理回路接続情報と論理設計で使用されたスタンダード（ＳＴＤ）論理回路セルを含むセルのセル情報をデータベース１０から読み込む（ステップＳ１００）。このセル情報には、レイアウト処理に必要なセルサイズ、セルの入出力端子名や端子位置などの情報の他にセルの消費電力値などの情報が含まれる。
【００１９】
次に、スタンダードＬＳＩ１のフロアプラン情報であるマクロセル３、Ｉ／Ｏパッド５などの配置情報をデータベース２０から読み出して、マクロセル３とＩ／Ｏパッド５を配置する（ステップＳ２００）。この処理フローの詳細は後述する。
【００２０】
次に、スタンダードセル配置領域４内にスタンダード論理回路セル、フィルセル、ＧＡセルなどの配置と仮配線を行う（ステップＳ３００）。この処理フローの詳細は後述する。
【００２１】
次に、仮配線された全てのスタンダード論理回路セルの消費電力値から各電源配線（図１の電源幹線８および配置されたスタンダードセルＬＳＩ１の電源配線）に流れる電流値を求め、電源配線の抵抗で生じる電圧降下の値の計算を仮配線された各スタンダード論理回路セルについて行う（ステップＳ４００）。
【００２２】
次に、全ての仮配線されたスタンダード論理回路セルに供給される電源電圧の電圧降下の値が、あらかじめ定められた許容範囲以内であるか調べる（ステップＳ５００）。全ての仮配線されたスタンダード論理回路セルにおける電源電圧降下が許容範囲である場合は、ステップＳ９００に進む。一方、少なくとも一つ以上のスタンダード論理回路セルの電源電圧が許容範囲を超えて低下している場合は、そのスタンダード論理回路セルを含むセルブロック内の仮配線で配線されていないスタンダード論理回路セル、フィルセル、ＧＡセルは、各セルに対応した電源強化セル（詳細は後述する）に置き換えられる。そして、電源強化セルに置き換えられたセルを含むセルブロック内の電源幹線１００（例えば、図８を参照）および電源幹線２００（例えば、図８を参照）とスタンダード論理回路セルの電源配線とのコンタクト生成領域と、電源幹線１００，２００に隣接するスタンダード論理回路セルまでの電源配線幅は、電源強化セルの電源配線幅に拡張される（ステップＳ６００）。
【００２３】
なお、電源強化セルへの置き換えを行うスタンダードセル配置領域４のセルブロックの対象範囲は、本ステップＳ６００を繰り返し実行する毎に、許容範囲を超えて電圧降下したスタンダード論理回路セルと既に置き換えられた電源強化セルを含むセルブロックに隣接したセルブロックに順次拡大適用される。
【００２４】
次に、全てのセルブロック６ａ〜６ｚで電源強化セルへの置き換えが行われたか調べる（ステップＳ７００）。全てのセルブロック６ａ〜６ｚで電源強化セルへの置き換えが行われていない時は、ステップＳ４００に戻る。ステップＳ４００で電圧降下を調べる時、電源強化セルに置き換えられたセルでは電源配線の幅が増加するため、スタンダード論理回路セルの電源配線の隣接セル方向の抵抗値が減少して、電源配線の抵抗による電圧降下は小さくなる。一方、全てのセルブロック６ａ〜６ｚで電源強化セルに置き換えが行われている時は、データベース２０から読み出したデータでは電源電圧降下を解消できないので、スタンダードセルＬＳＩ１の設計者などがチップサイズの変更や電源幹線数や幅の増加を含めたフロアプランの変更データ入力（入出力装置は省略している）を行って（ステップＳ８００）、ステップＳ２００に戻る。
【００２５】
次に、ステップＳ５００で全ての仮配線されたスタンダード論理回路セルでの電源電圧の降下が許容範囲内である時は、論理回路接続情報に従って信号配線が行われて（ステップＳ９００）、自動配置配線装置によるレイアウト設計が終了する。
【００２６】
次に、上述したステップＳ２００でデータベース２０からマクロセル３、Ｉ／Ｏパッド５などの配置情報を読み出して、マクロセル３とＩ／Ｏパッド５を配置する動作を、図３を用いて説明する。
【００２７】
最初に、データベース２０から取得したスタンダードＬＳＩ１のチップサイズや入力されたＩ／Ｏバッドの配置情報に基づいて、Ｉ／Ｏパッド５を主としてチップ周辺部に配置する（ステップＳ２１０）。
【００２８】
次に、データベース２０から取得したマクロセル３の配置情報に基づいて、マクロセル３を配置する（ステップＳ２２０）。
【００２９】
次に、Ｉ／Ｏパッド５およびマクロセル３が配置された領域外で、スタンダード論理回路セルを配置するスタンダードセル配置領域４を決定する（ステップＳ２３０）。そして、マクロセル３およびスタンダードセル配置領域４の電源幹線８と電源用のＩ／Ｏパッド５との間の電源配線を行なう（ステップＳ２４０）。
【００３０】
次に、上述したステップＳ３００による仮配線の処理を、図４を用いて説明する。  
最初に、データベース２０から取得した配置情報に基づいて、スタンダードセル配置領域４内に、信号入出力用のＩ／Ｏパッド５と接続されるスタンダード論理回路セルとの間、および互いに接続関係にあるスタンダード論理回路セルとスタンダード論理回路セルとの間の配置距離が短くなるようにスタンダード論理回路セルを仮配置する（ステップＳ３１０）。
【００３１】
次に、仮配置したスタンダード論理回路セルに電源配線を行い、電源幹線８と接続する（ステップＳ３２０）。
【００３２】
次に、仮配置されたスタンダード論理回路セルに、データベース２０から取得した論理回路接続情報に従って信号配線を仮配線し、その配線の混雑状況を予測し、密集するような場合は信号配線の混雑を緩和するように、スタンダード論理回路セルの仮配置位置を移動させて再度仮配線を行う（ステップＳ３３０）。
【００３３】
次に、仮配置されていたスタンダード論理回路セルを、スタンダードセル配置領域４に配置する。（ステップＳ３４０）。
【００３４】
次に、スタンダードセル配置領域４の空き領域に、後述する図５に示す基本論理回路セル（例えば、ＩＮＶセル５０ａ）、フィルセル６０ａ、ＧＡセル７０ａを分散配置する（ステップＳ３５０）。
【００３５】
ここで、具体的なレイアウト設計の例を、図２、図５乃至図１１を用いて説明する。
【００３６】
ここで図５は、ＩＮＶ（Ｉｎｖｅｒｔｅｒ）セル５０ａ、フィル（Ｆｉｌｌ）セル６０ａ、ＧＡ（ＧａｔｅＡｒｒａｙ）セル７０ａのレイアウトパターンを示す平面図である。図６は、図５のＩＮＶセル５０ａ、フィルセル６０ａ、ＧＡセル７０ａと同じ形状を有する置き換え用の第１の電源強化セル５０ｂ，６０ｂ，７０ｂを示す。また図７は、図５のＩＮＶセル５０ａ、フィルセル６０ａ、ＧＡセル７０ａと同じ形状を有する置き換え用の第２の電源強化セル５０ｃ，６０ｂｃ，７０ｃを示す。
【００３７】
なお、図５乃至図７において、１０はアルミ配線、１１，１２はコンタクト、１３はＮ＋拡散領域、１４はポリシリコン配線、１５はＰ＋拡散領域、１６はＰウェル、１７はＮウェルである。これらの材料によって、第１の電源強化セル５０ｂ，６０ｂ，７０ｂおよび第２の電源強化セル５０ｃ，６０ｂｃ，７０ｃが構成されるが、これに限定されるものではない。
【００３８】
図８乃至図１１は、例えばセルブロック６ｓの電源配線とセル配置の図２の配線処理における平面図を示している。
【００３９】
図８は、上記ステップＳ３４０でスタンダード論理回路セルが配置された、例えばセルブロック６ｓのレイアウトを示す平面図である。
【００４０】
セルブロック６ｓは、ＶＤＤ電源を供給する電源幹線１００とＶＳＳ電源に接続される電源幹線２００とが両サイドに設けられ、左側の電源幹線２００と右側の電源幹線１００との間に５個のスタンダード論理回路セル、ここではＩＮＶセル３０１、３０３、３０４、３０６、３０７が配置されて、それぞれのＩＮＶセルは電源幹線２００，１００に電源配線されている。
【００４１】
次に、上記ステップＳ３５０で、配置されたスタンダード論理回路セルの空き領域の、例えばＩＮＶセル３０１とＩＮＶセル３０３の間、およびＩＮＶセル３０７と電源幹線１００との間にフィルセル４０２、４０８が配置される。また、ＩＮＶセルとＩＮＶセル３０６の間にＧＡセル４０５が配置されることによって、セルブロック６ｓは、図９の平面図に示すようなレイアウトとなる。
【００４２】
次に、ステップＳ４００で５個のＩＮＶセル３０１、３０３、３０４、３０６、３０７の消費電力情報から、電源配線に流れる電流値と電源配線での電圧降下が計算される。通常この計算は、一定時間内に結果を求められるように計算量を削減する工夫が行われる。例えば、論理回路セルと論理回路セルの電源接続を抵抗網で置き換えて近似計算が行われるが、ここでは詳細説明を省略する。
【００４３】
次に、上記ステップＳ５００で、ＩＮＶセル３０１、３０３、３０４、３０６、３０７の電源電圧降下が許容範囲内であるかチェックされる。ここで、セルブロック６ｓ内のＩＮＶセル３０３の電源電圧降下が、許容範囲を超えているとする。
【００４４】
次に、上記ステップＳ６００で、ＩＮＶセル３０３を含むセルブロック６ｓ内で、論理回路接続情報が使用されていないフィルセル４０２、４０８を図６の第１の電源強化セル６０ｂ、６０ｂに置き換える。また、ＧＡセル４０５を第１の電源強化セル７０ｂに置き換える。さらに、電源幹線１００，２００とＩＮＶセルの電源配線のコンタクト領域を拡大すると共に、電源幹線１００，２００に隣接するＩＮＶセルまでの電源配線が電源強化セルの電源配線幅に拡大する。その結果、セルブロック６ｓのレイアウトは、図１０の平面図に示すようになる。
【００４５】
電源強化セル５０２，５０５，５０８に置き換えられたセルブロック６ｓ内のスタンダード論理回路セル（実施例ではＩＮＶセル）の電源電圧の降下について考察する。ここでは電源電圧降下の変化を、電源電圧降下の計算で使用される電源配線の抵抗値の変化として説明する。
【００４６】
図９における電源幹線１００からの電源配線で生じる抵抗値は、ＩＮＶセル３０３では、ＩＮＶセル３０１に比べるとＩＮＶセル３０１とフィルセル４０２の電源配線抵抗分が加えられたものである。正確には、セルブロック６ｓの反対側に配置されている電源幹線１００からの抵抗も考慮する必要があるが複雑になるため説明を省略する。
【００４７】
ここで、図１０に示すように、フィルセル４０２が電源強化セル５０２に置き換えられると、電源幹線１００からの電源配線抵抗は、ＩＮＶセル３０３では、フィルセル４０２に比べ電源強化セル５０２の電源配線幅が図示するように約４倍となるため、フィルセル４０２で加算されていた抵抗値が約１／４となり、ＩＮＶセル３０３の電源電圧の降下値が減少する。
【００４８】
このように、電源電圧降下が許容範囲を超える論理回路セルを含むセルブロック内の未使用の論理回路セルやフィルセルやＧＡセルを、それぞれに対応する電源強化セルに置き換えることで、電源電圧降下が許容範囲を超えた論理回路セルへの電源配線の抵抗値を低下させて、電源電圧の降下を減少させることができる。
【００４９】
セルブロック６ｓ内で電源強化セルに置き換えを行った後、再度ステップＳ４００で論理回路接続された全ての論理回路セルでの電源電圧を調べて、電源電圧降下が許容範囲内であればステップＳ９００に進み、自動配置配線装置によるレイアウト設計が終了する。
【００５０】
しかし、同じ論理回路セル３０３での電源電圧降下が許容範囲を超えている場合は、セルブロック６ｓに隣接するセルブロック６ｒまたはセルブロック６ｔにおいて（両側の２つのセルブロックを同時に対象にして効果高めるようにしてもよい）上述のセルブロック６ｓと同様に電源強化セルへの置き換えを行う。この置き換えによって、セルブロック６ｓにおける電源幹線１００および２００の電源Ｉ／Ｏパッドに至る電源配線の抵抗を減少させることができて、論理回路セル３０３での電源電圧の低下を減少させることができる。
【００５１】
上述のように電源電圧降下が許容範囲を超える論理回路セルを含むセルブロックの未配線の基本論理回路セルやフィルセルやＧＡセルを電源強化セルへの置き換えによって、論理回路セルの電源電圧降下を減少させることができ、置き換える電源強化セルが基本論理回路セルやフィルセルやＧＡセルと同じセルサイズであるので、セル置き換えによるチップ面積を増加させることなく信頼性の高いスタンダードセルＬＳＩを提供できる。
【００５２】
また、電源強化セルへの置き換えによって、電源配線領域や電源配線層の追加は必要でないので、コスト上昇や製造期間の増加を伴うことなく信頼性の高いスタンダードセルＬＳＩを提供できる。
【００５３】
本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施できることは勿論である。
【００５４】
例えば、置き換える電源強化セルを図７に示すような第２の電源強化セル５０ｃ，６０ｃ，７０ｃを用いると、セルブロック６ｓは図１１に示すようなレイアウトとなる。このようにすれば、電源強化セル５０ｃ、６０ｃ、７０ｃに示すように、電源配線の幅が増加して電源配線抵抗を減少させるだけでなく論理回路セルのウェルと電源配線のコンタクトが増えるためウェルの電位の変動を小さくすることができ、特に隣接するセルのソース領域に近い領域におけるウェルと電源配線とのコンタクトが増加することでガードリングの効果が高まりラッチアップの抑制に有効で、信頼性の高いスタンダードセルＬＳＩを提供できる。
【図面の簡単な説明】
【００５５】
【図１】本発明に係わる実施例のレイアウト設計方法が適用されるスタンダードセルＬＳＩの平面図。
【図２】本実施例のレイアウト設計手順を示すフローチャート。
【図３】本実施例のレイアウト設計手順の一部の詳細を示すフローチャート。
【図４】本実施例のレイアウト設計手順の一部の詳細を示すフローチャート。
【図５】ＩＮＶセル、フィルセル、ＧＡセルのレイアウトを示す平面図。
【図６】ＩＮＶセル、フィルセル、ＧＡセルに対応した電源強化セルのレイアウトを示す平面図。
【図７】ＩＮＶセル、フィルセル、ＧＡセルに対応した電源強化セルのレイアウトを示す平面図。
【図８】セルブロック６ｓのレイアウトを示す平面図。
【図９】セルブロック６ｓのレイアウトを示す平面図。
【図１０】セルブロック６ｓのレイアウトを示す平面図。
【図１１】セルブロック６ｓのレイアウトを示す平面図。
【符号の説明】
【００５６】
１  スタンダードセルＬＳＩ
３  マクロセル
４  スタンダードセル配置領域
５  Ｉ／Ｏパッド
６ａ〜６ｚ  セルブロック
７  セルブロック間の信号配線領域
８  電源幹線（ＶＤＤ、ＶＳＳ）
１０  アルミ配線
１１、１２  コンタクト
１３  Ｎ＋拡散領域
１４  ポリシリコン配線
１５  Ｐ＋拡散領域
１６  Ｐウェル
１７  Ｎウェル
５０ａ  スタンダードセル（ＩＮＶ）
６０ａ  フィルセル
７０ａ  ＧＡセル
５０ｂ、６０ｂ、７０ｂ  第１の置き換え用電源強化セル
５０ｃ、６０ｃ、７０ｃ  第２の置き換え用電源強化セル
【図１】
2009004626.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009004626.tif 000008
【図７】
2009004626.tif 000009
【図８】
2009004626.tif 000010
【図９】
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【図１０】
2009004626.tif 000012
【図１１】
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