(57)【要約】【課題】内部に機能素子が配置された減圧された空洞部を備えた電子部品の検査方法において、当該空洞部の減圧封止状態の検査・確認を製造プロセス途中において容易に行うことができる新規の検査方法を実現する。【解決手段】本発明の電子部品の検査方法は、内部に機能素子１２が配置された減圧された第１の空洞部Ｃ１を備えた電子部品の検査方法であって、少なくとも前記第１の空洞部と共通する減圧封止工程で減圧された第２の空洞部Ｃ２、Ｃ３、Ｃ４と、該第２の空洞部を被覆する被覆部３１Ｃ、３２Ｃ、３３Ｃに設けられた被覆電極３１、３２，３３，３４，３５，３６と、前記第２の空洞部の内部に配置された内部電極３７、３８、３９とを予め形成し、前記被覆電極と前記内部電極の間の電気的特性の測定により前記被覆部の撓み量を求めることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品の検査方法であって、
少なくとも前記第１の空洞部と共通する減圧封止工程で減圧された第２の空洞部と、該第２の空洞部を被覆する被覆部に設けられた被覆電極と、前記第２の空洞部の内部に配置された内部電極とを予め形成し、
前記被覆電極と前記内部電極の間の電気的特性の測定により前記被覆部の撓み量を求めることを特徴とする電子部品の検査方法。
【請求項２】
前記第２の空洞部を被覆する被覆部の被覆面積を前記第１の空洞部を被覆する被覆部の被覆面積より大きく構成することを特徴とする請求項１に記載の電子部品の検査方法。
【請求項３】
前記被覆部の被覆面積が前記第１の空洞部以上である複数種類の前記第２の空洞部が予め形成され、前記測定は該複数種類の前記第２の空洞部のうち少なくとも一つを選択して行うことを特徴とする請求項１又は２に記載の電子部品の検査方法。
【請求項４】
前記被覆電極を前記第１の空洞部を被覆する被覆部の少なくとも一部と同構造で構成することを特徴とする請求項１乃至３のいずれか一項に記載の電子部品の検査方法。
【請求項５】
前記内部電極を前記機能素子の少なくとも一部を構成する部分と同時に構成することを特徴とする請求項１乃至４の何れか一項に記載の電子部品の検査方法。
【請求項６】
内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品であって、
前記第１の空洞部とは別に設けられた、減圧された第２の空洞部と、
前記第２の空洞部を被覆する被覆部に設けられた被覆電極と、
前記第２の空洞部の内部に配置された内部電極と、
前記被覆電極と前記内部電極の間の電気的特性の測定用端子と、
を具備することを特徴とする電子部品。
【請求項７】
前記第２の空洞部を被覆する被覆部の被覆面積が前記第１の空洞部を被覆する被覆部の被覆面積より大きいことを特徴とする請求項６に記載の電子部品。
【請求項８】
前記被覆部の被覆面積が前記第１の空洞部以上である複数種類の前記第２の空洞部が形成されていることを特徴とする請求項６又は７に記載の電子部品。
【請求項９】
前記被覆電極は前記第１の空洞部を被覆する被覆部の少なくとも一部と同構造で構成されていることを特徴とする請求項６乃至８のいずれか一項に記載の電子部品。
【請求項１０】
前記内部電極は前記機能素子の少なくとも一部の構成部分と同一素材で構成されていることを特徴とする請求項６乃至９の何れか一項に記載の電子部品。
【請求項１１】
内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品の製造方法であって、
前記第１の空洞部とともに、少なくとも前記第１の空洞部と共通の減圧封止工程で減圧された第２の空洞部と、該第２の空洞部を被覆する被覆部に設けられた被覆電極と、前記第２の空洞部の内部に配置された内部電極とを形成する空洞部形成工程と、
前記被覆電極と前記内部電極の間の電気的特性の測定により前記被覆部の撓み量を求める検査工程と、
を具備することを特徴とする電子部品の製造方法。
【請求項１２】
複数の製品予定領域を含む元製品について前記空洞部形成工程及び前記検査工程を実施し、当該空洞部形成工程では、前記元製品の前記製品予定領域内に前記第１の空洞部を設けるとともに前記製品予定領域間に設けられた境界領域に前記第２の空洞部を形成し、
前記検査工程の実施後に前記元製品を前記境界領域を分断することで個々の前記製品予定領域に分割することを特徴とする請求項１１に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品の検査方法、電子部品、及び、電子部品の製造方法に係り、特に、ＭＥＭＳ（微小電気機械システム）素子を減圧された空洞内に封入してなる構造を含む電子部品に対して好適な製造技術に関する。
【背景技術】
【０００２】
一般に、ＭＥＭＳ（微小電気機械システム）は、半導体製造プロセス等で用いられる微細パターニング技術を利用した種々の電子部品として製造されているが、空気の粘性によるダンピングに敏感なＭＥＭＳレゾネータ（共振子）などのＭＥＭＳ素子は通常の微細パターニング技術だけでなく、ＭＥＭＳ素子を減圧された空間内に封止する減圧封止工程が別途必要とされる。
【０００３】
この場合、水晶振動子などの通常の電子部品のように、チップ単位で減圧封止を行うことが考えられる。このとき、高品位の製品を安定して製造するには、減圧封止部分の減圧レベルを検査・確認するための方法が重要となる。
【０００４】
従来の減圧封止レベルの検査方法としては、水晶振動子などの素子をパッケージ内に減圧封止してなる電子部品に適用させたものが知られている。例えば、以下の特許文献１乃至３に記載されたものが挙げられる。特許文献１には、試料の周囲の気体を加圧してから試料を試験液中に浸漬させ、その後、周囲を減圧することによって試料より浸出する気体を試験液中に生ずる気泡の有無により把握するといった、試料の封止性能を評価する方法が記載されている。また、特許文献２には、電子部品を耐圧容器内の液体中に浸漬させ、一旦加圧した後に常圧まで戻すことで、封止不良の電子部品中に液体を浸透させて機能の劣化若しくは破壊を生じさせ、その後、電気的測定を行って良品の選別を行う方法が記載されている。さらに、特許文献３には、加圧したヘリウムガス中にリファレンス品を配置した後、真空容器中でリファレンス品から放出されるヘリウムガスを検出する方法が記載されている。
【特許文献１】特開２００４−２４５７５２号公報
【特許文献２】特開２００５−５３５０号公報
【特許文献３】特開２００７−３２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、本発明者らは先に上記の微細パターニング技術を用いた製造プロセス中でＭＥＭＳ素子を内部に配置してなる微細な空洞部（キャビティ）を減圧封止する技術を開発し、これによって従来の減圧封止方法で製品ごとにパッケージ化することによる製造の非効率性を回避することを可能にした。すなわち、微細パターニング技術による製造プロセス中で空洞部を減圧封止することで例えば多数の製品予定領域を一括して形成してなるウエハ単位での減圧封止処理が可能になり、この減圧封止処理を行った後にウエハを分割して個々の製品を製造できるため、製造効率を大幅に向上させることが可能になった。
【０００６】
しかしながら、前述の各特許文献に記載された減圧レベルの検出技術は、本来的に個々のチップ状の電子部品をパッケージ化してなる製品に対してリークテストを行うものであるため、従来の微細パターニング技術を用いた製造プロセス中で当該検出方法を実施することは難しく、また、当該製造プロセス途中において検査を行うことでその後の製造プロセスから不良品を排除したり、その前の製造プロセスの条件を変更したりすることにより、製造効率や製品の品位を高めるといったことができないという問題点がある。さらに、微細パターニング技術の製造プロセス中で空洞部を形成して減圧封止する場合には多数の製品予定領域を一括して処理できるという利点があるが、従来の検査方法では多数の製品予定領域を一括して検査すると、個々の製品予定領域に着目した検査を実施することが不可能で、ウエハ内の製品予定領域別の良否の判断をすることができないという問題点もある。
【０００７】
具体的には、上記の空洞部を備えた電子部品については、所定の減圧状態が得られない封止不良や、減圧による内外圧力差によって被覆部が内側に撓んで陥没し、被覆部が機能素子に接触することによる素子不良が発生する場合があるが、上記従来の方法で検査を行う場合には、通常、減圧封止工程での封止不良や素子不良が発生しても最終製品に近い状態（パッケージ体）となるまで確認できないため、これによって製造効率の低下を招く虞がある。
【０００８】
そこで、本発明は上記問題点を解決するものであり、その課題は、内部に機能素子が配置された減圧された空洞部を備えた電子部品の検査方法において、当該空洞部の減圧封止状態の検査・確認を製造プロセス途中において容易に行うことができる新規の検査方法を実現することにある。
【課題を解決するための手段】
【０００９】
斯かる実情に鑑み、本発明の電子部品の検査方法は、内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品の検査方法であって、少なくとも前記第１の空洞部と共通する減圧封止工程で減圧された第２の空洞部と、該第２の空洞部を被覆する被覆部に設けられた被覆電極と、前記第２の空洞部の内部に配置された内部電極とを予め形成し、前記被覆電極と前記内部電極の間の電気的特性の測定により前記被覆部の撓み量を求めることを特徴とする。
【００１０】
この発明によれば、機能素子を内在させた第１の空洞部とは別に、当該第１の空洞部と共通の減圧封止工程で減圧された第２の空洞部を形成し、その被覆電極と内部電極の間の電気的特性を測定することにより、両電極の接触の有無や相互距離を検出することなどで減圧による被覆部の撓み量を確認することが可能になるので、第１の空洞部の減圧封止状態（減圧されているか否か、内部圧力の大小など）や被覆部の撓みによる機能素子の不具合等を推定し、これによって第１の空洞部の減圧不良や機能素子の良否を判定することが可能になる。
【００１１】
この場合に、上記機能素子とは、何らかの電気的若しくは機械的機能を有する素子を言い、共振子などのレゾネータ、振動子、フィルタ、マイクロアクチュエータなどが含まれる。典型的には、ＭＥＭＳ素子とよばれる微細パターニング技術を用いて形成された微細な機能素子が挙げられる。
【００１２】
本発明の一つの態様においては、前記第２の空洞部を被覆する被覆部の被覆面積を前記第１の空洞部を被覆する被覆部の被覆面積より大きく構成する。これによって、第２の空洞部を被覆する被覆部を第１の空洞部を被覆する被覆部よりも撓みやすく構成できるので、減圧により生ずる内外圧力差に起因する第２の空洞部を被覆する被覆部の変位量を大きくすることができるため、減圧封止状態をより容易に確認できるようになる。
【００１３】
また、本発明の他の態様においては、前記被覆部の被覆面積が前記第１の空洞部以上である複数種類の前記第２の空洞部が予め形成され、前記測定は該複数種類の前記第２の空洞部のうち少なくとも一つを選択して行う。これによって、第１の空洞部の減圧封止状態や被覆部の撓み量をより高い精度で推定することが可能になる。例えば、第１の空洞部と同じ被覆寸法を有する第２の空洞部について電気的測定を行うことで、被覆部の構造が同様の第１の空洞部の減圧封止状態や被覆部の撓み量をそのまま推定できる。また、第１の空洞部以上の被覆面積を有する第２の空洞部について電気的測定を行って当該第２の空洞部の被覆部の撓みを確認することにより、第１の空洞部が減圧封止されているか否かを確認することができる。さらに、複数の第２の空洞部のうち二以上の第２の空洞部について電気的測定を行うことも可能であり、この場合には第１の空洞部の減圧封止状態や被覆部の撓み量などをさらに高い精度で推定することが可能になる。
【００１４】
本発明の他の態様においては、前記被覆電極を前記第１の空洞部を被覆する被覆部の少なくとも一部と同構造、すなわち同じ厚み及び素材構成で構成する。これによれば、第２の空洞部に被覆電極を構成するために第１の空洞部を被覆する被覆部とは異なる構造を別途付加する必要がなくなるので、第２の空洞部の電気的測定に基づく第１の空洞部の減圧封止状態及び被覆部の撓み量の推定をより高い精度で行うことが可能になる。この場合に、第２の空洞部の被覆部全体を第１の空洞部の被覆部と同一構造とすることがより好ましく、また、第２の空洞部の被覆部を第１の空洞部の被覆部と同一工程で形成することが製造を容易化する上でより望ましい。
【００１５】
本発明の別の態様においては、前記内部電極を前記機能素子の少なくとも一部を構成する部分と同時に構成する。これによれば、第２の空洞部の内部に配置された内部電極を第１の空洞部の内部に配置される機能素子の少なくとも一部を構成する部分と同時に構成することで、内部電極を形成するための独立した工程が不要となるため、製造効率が向上するとともに製造コストも抑制できる。もっとも、内部電極を機能素子の形成工程とは異なる別の工程、例えば配線形成工程と同時に行うことによっても製造を容易化することが可能である。
【００１６】
次に、本発明の電子部品は、内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品であって、前記第１の空洞部とは別に設けられた、減圧された第２の空洞部と、前記第２の空洞部を被覆する被覆部に設けられた被覆電極と、前記第２の空洞部の内部に配置された内部電極と、前記被覆電極と前記内部電極の間の電気的特性の測定用端子と、を具備することを特徴とする。
【００１７】
この発明の電子部品としては、第１の空洞部を備えた個々の製品を構成する電子部品、たとえば振動子製品やフィルタ製品の外に、複数の製品相当部分を含むウエハなどの中間製品、たとえば半導体ウエハをも含む。
【００１８】
本発明の一態様では、前記第２の空洞部を被覆する被覆部の被覆面積が前記第１の空洞部を被覆する被覆部の被覆面積より大きい。これによれば、第２の空洞部を被覆する被覆部の撓み量をより確実かつ高精度に検出可能となる。
【００１９】
本発明の一つの態様においては、前記被覆部の被覆面積が前記第１の空洞部以上である複数種類の前記第２の空洞部が形成される。これによって、第１の空洞部の減圧封止状態や被覆部の撓み量などをより高い精度で推定できる。
【００２０】
本発明の他の態様においては、前記被覆電極は前記第１の空洞部を被覆する被覆部の少なくとも一部と同構造、すなわち同じ厚み及び素材構成で構成される。これによれば、第２の空洞部の被覆電極を形成するための別の工程を設ける必要がなくなるので、製造コストを低減できる。
【００２１】
本発明の別の態様においては、前記内部電極は前記機能素子の少なくとも一部の構成部分と同一素材で構成される。これによって、第２の空洞部の内部電極を形成するための別の工程を設ける必要がなくなるので、製造コストを低減できる。
【００２２】
次に、本発明の電子部品の製造方法は、内部に機能素子が配置された減圧された第１の空洞部を備えた電子部品の製造方法であって、前記第１の空洞部とともに、少なくとも前記第１の空洞部と共通の減圧封止工程で減圧された第２の空洞部と、該第２の空洞部を被覆する被覆部に設けられた被覆電極と、前記第２の空洞部の内部に配置された内部電極とを形成する空洞部形成工程と、前記被覆電極と前記内部電極の間の電気的特性の測定により前記被覆部の撓み量を求める検査工程と、を具備することを特徴とする。
【００２３】
この発明によれば、上記検査工程における第２の空洞部に対する電気的測定の結果に応じて第１の空洞部の減圧封止状態及び被覆部の撓み量を推定することで、その後の製造工程から不良品を排除したり、その前の製造工程の工程条件を変更したりすることで、製造効率の向上や製品の品位向上を図ることが可能になる。
【００２４】
本発明の一態様においては、複数の製品予定領域を含む中間製品（たとえば半導体ウエハ）について前記空洞部形成工程及び前記検査工程を実施し、当該空洞部形成工程では、前記中間製品の前記製品予定領域内に前記第１の空洞部を設けるとともに前記製品予定領域間に設けられた境界領域に前記第２の空洞部を形成し、前記検査工程の実施後に前記中間製品を前記境界領域にて分断することで個々の前記製品予定領域に分割する。このようにすると、第２の空洞部を製品予定領域内に設ける必要がなくなるので、製品のコンパクト化や設計の容易化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
［第１実施形態］
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１は本発明に係る第１実施形態の電子部品の一部を拡大して示す拡大部分縦断面図である。本実施形態では、シリコンや化合物半導体などの半導体基板等よりなる基板１１上に、共振器（レゾネータ）、フィルタ、アクチュエータ、センサ等を構成するＭＥＭＳ素子１２が形成されている。ただし、本発明において基板１１はガラス、セラミックス、サファイア、ダイヤモンド、合成樹脂等の他の素材で構成される場合もありうる。
【００２６】
図示例のＭＥＭＳ素子１２は、基板１１の表面上に形成された下部電極１２ａと、この下部電極１２ａと間隔を有して対向し、基板１１の表面上に形成された可動電極１２ｂとを有する。可動電極１２ｂは、基板１１上に固定された支持部１２ｂ―１と、この支持部１２ｂ−１の上部に一体に接続された可動部１２ｂ−２とを備え、当該可動部１２ｂ−２が支持部１２ｂ−１より周囲に張り出すことで、下部電極１２ａと対向するように構成されている。
【００２７】
上記下部電極１２ａ及び可動電極１２ｂの材料は特に限定されないが、ＭＥＭＳ素子１２を構成する要素としては導電体であることが好ましく、例えば、導電性シリコン膜（ドーピングされた多結晶シリコン）で構成されることが望ましい。導電性シリコン膜は半導体製造プロセスにおいて形成される機能層を構成する素材であり、たとえばＣＭＯＳ回路等の半導体回路をＭＥＭＳ素子１２と一体に構成する場合に当該半導体回路中の機能層（たとえばゲート電極）と同時に形成することで製造工程を共通化できるという利点がある。
【００２８】
ＭＥＭＳ素子１２の製造方法の一例としては、例えば、下部電極１２ａを基板１１上に形成した後、下部電極１２ａ上及び下部電極１２ａの形成されていない領域上に酸化シリコンやＰＳＧ等よりなる犠牲層を形成し、当該犠牲層の形成されていない領域及び上記犠牲層上に上記支持部１２ｂ−１及び可動部１２ｂ−２を形成し、上記犠牲層を後述するリリース工程により除去することで、図示のように支持部１２ｂ−１の上に周囲に張り出した動作可能な可動部１２ｂ−２が形成される。なお、上記リリース工程は、後述する第１の空洞部Ｃ１を形成するためのエッチングと同時に行われる。
【００２９】
基板１１上には、絶縁層である酸化シリコン（ＳｉＯ２）、より詳細にはＰＳＧ（リンドープガラス）やＴＥＯＳ（テトラエトキシシランなどを原料ガスとして形成されるＣＶＤ膜）等よりなる層間絶縁膜１３、１４、１５、及び、酸化シリコン（ＳｉＯ２）や窒化シリコン（Ｓｉ３Ｎ４）などからなる表面保護膜２２が積層され、必要に応じてアルミニウム等よりなる配線層１６、１７が各層間絶縁膜１３，１４，１５のいずれかの上に形成される。配線層１６，１７は基板１１の表層部や基板１１上に所定の回路（ＣＭＯＳなど）や配線を形成するための導電パターンとされる。
【００３０】
上記層間絶縁膜１３，１４，１５には開口部が設けられ、この開口部によって上記ＭＥＭＳ素子１２が内部に配置された第１の空洞部Ｃ１が構成される。第１の空洞部Ｃ１は第１の被覆層２１と第２の被覆層２３とから構成される被覆部により上方から被覆されることで密閉されている。第１の被覆層２１には第１の空洞部Ｃ１に連通する複数の細孔２１ａが形成され、これらの細孔２１ａは、第２の被覆層２３が上方から覆われることで閉鎖されている。
【００３１】
上記第１の被覆層２１は例えば同層において配線層１７と同時に形成され、アルミニウム等の金属膜で構成される。たとえば、金属層を成膜し、その後、パターニングすることで、配線層１７と同時に細孔２１ａを備えた第１の被覆層２１が形成される。
【００３２】
なお、実際には上記層間絶縁膜１３，１４，１５を形成した後に上記第１の被覆層２１を形成し、当該第１の被覆層２１の細孔２１ａを通してウエットエッチングやドライエッチング等で上記層間絶縁膜１３，１４，１５をエッチング除去し、その後、洗浄するといった処理を行うリリース工程で、上記開口部である第１の空洞部Ｃ１が形成される。
【００３３】
また、第２の被覆層２３は、第１の被覆層２１上に真空蒸着、スパッタリング、ＣＶＤ法等の気相成長法により減圧下で成膜され、これによって、上記第１の空洞部Ｃ１が細孔２１ａを通して減圧された状態で細孔２１ａが閉鎖される。第２の被覆層２３は、酸化シリコン、窒化シリコン等の絶縁体やアルミニウム、チタン、タングステン等の金属により形成される。この第２の被覆層２３の形成工程が第１の空洞部Ｃ１の減圧封止工程となる。
【００３４】
なお、上記のように成膜された第２の被覆層２３をパターニングすると同時に、他の配線層や接続パッドなどを形成してもよい。
【００３５】
本実施形態では、上記の第１の空洞部Ｃ１と並行して、第２の空洞部Ｃ２、Ｃ３、Ｃ４を形成している。第２の空洞部Ｃ２、Ｃ３、Ｃ４は第１の空洞部Ｃ１と同構造により画成されている。すなわち、基板上に上記層間絶縁膜１３，１４，１５が除去されてなる開口部が設けられ、第２の空洞部Ｃ２，Ｃ３，Ｃ４は、上から細孔３１ａ，３２ａ，３３ａを備えた第１の被覆層３１，３２，３３と第２の被覆層３４，３５，３６とからなる被覆部で上記開口部が密閉された構造で形成される。
【００３６】
第２の空洞部３１，３２，３３の内部には内部電極３７、３８、３９が配置されている。図示例の場合、内部電極３７，３８，３９は基板１１上に形成されている。内部電極３７，３８，３９は導電体よりなり、たとえば、導電性シリコンやアルミニウム等の金属で構成される。これらの内部電極３７，３８，３９は上記下部電極１２ａ又は可動電極１２ｂと同材質で同工程により構成されることが好ましい。これによって、内部電極を形成するための独立した工程を設ける必要がなくなる。
【００３７】
図２は、図１に示す構造の平面形状の例を示す拡大部分平面図である。本実施形態において、上記第１の空洞部Ｃ１と同様の被覆形状乃至寸法（空洞部を被覆部が覆う部分の形状）、すなわち、図示例のように平面視矩形状の被覆形状を有する場合には、第２の空洞部を覆う被覆部３１Ｃの被覆形状及び被覆面積は第１の空洞部を覆う被覆部２１Ｃと同一である。したがって、被覆部３１Ｃの被覆形状の長さ及び幅は被覆部２１Ｃの被覆形状の長さＬ１及び幅Ｗ１と同一となっている。また、被覆部３２Ｃ、３４Ｃの被覆形状は被覆部２１Ｃの被覆形状と相似であり、その被覆面積は被覆部２１Ｃよりも大きく構成されている。すなわち、図示例の場合、Ｌ２>Ｌ１及びＷ２>Ｗ１、並びに、Ｌ３>Ｌ２及びＷ３>Ｗ２であって、被覆部３２Ｃの被覆面積は被覆部２１Ｃ、３１Ｃの被覆面積より大きく、被覆部３３Ｃの被覆面積は被覆部３２Ｃよりさらに大きくなっている。
【００３８】
本実施形態では、図２に示すように、第１の空洞部Ｃ１内に配置されたＭＥＭＳ素子１２の下部電極１２ａと配線Ｄ１を介して導電接続された端子Ｅ１が設けられ、また、可動電極１２ｂと配線Ｆ１を介して導電接続された端子Ｇ１が設けられている。なお、ＭＥＭＳ素子１２は上記端子Ｅ１，Ｇ１ではなく、或いは、端子Ｅ１，Ｇ１とともに、基板１１の表層部若しくは基板１１上に設けられた内部回路に接続されていてもよい。なお、被覆部を構成する第１の被覆層２１と第２の被覆層２３の少なくとも一方が導電体で構成されている場合、当該少なくとも一方が図示しない配線を介して所定電位（例えば接地電位）に導電接続されていることが好ましい。これによって第１の空洞部Ｃ１の内部を電気的に遮蔽することができ、ＭＥＭＳ素子１２に対する外部電磁界の影響を低減することができる。
【００３９】
また、図２に示すように、第２の空洞部Ｃ２、Ｃ３、Ｃ４の内部に配置された内部電極３７，３８，３９は配線Ｄ２、Ｄ３、Ｄ４を介して端子Ｅ２、Ｅ３、Ｅ４と導電接続され、また、被覆部を構成する第１の被覆層３１、３２、３３と第２の被覆層３４、３５、３６の少なくとも一方の導電体で構成されている部分（以下、単に被覆電極という。）は配線Ｆ２、Ｆ３、Ｆ４を介して端子Ｇ２、Ｇ３、Ｇ４と導電接続される。したがって、端子Ｅ２、Ｅ３、Ｅ４と端子Ｇ２、Ｇ３、Ｇ４を用いて被覆電極と内部電極３７、３８、３９の間の電気的特性を測定することができる。なお、電気的特性の測定を用意にするためには、被覆部のうち第１の被覆層が導電体で構成されて被覆電極として機能するように構成されていることが望ましい。
【００４０】
なお、上記の電気的特性の測定を行うための構成は、図示例のように被覆電極と内部電極にそれぞれ接続された２つの端子Ｅ２、Ｅ３、Ｅ４及びＧ２、Ｇ３、Ｇ４を設けたものに限らず、一方の電極を何らかの方法で接地し、他方の電極に導電接続された端子のみとしてもよく、また、上述の内部回路に接続され、当該内部回路を介して測定可能とされたものであってもよい。したがって、本発明の上記測定用端子は、結果的に被覆電極と内部電極の間の電気的特性を可能とする構造であればよく、一般的な端子形状を有するものに限定されない。
【００４１】
本実施形態では、上記の第１の空洞部Ｃ１、第２の空洞部Ｃ２、Ｃ３、Ｃ４が並行して形成されると共に、共通の減圧封止工程において減圧され、封止されている。特に、本実施形態の場合、各空洞部を画成する周囲構造は全て同一工程かつ同一素材で構成されている。したがって、通常は、第２の空洞部に減圧不良、封止不良等があれば第１の空洞部にも同様の不良が存在する可能性が高いことになる。
【００４２】
上記各空洞部が封止された後には、各空洞部と外部の間に内外圧力差が生じるので、この内外圧力差によって被覆部が内側に陥没する態様で撓むことになる。この被覆部の撓みは各空洞部が減圧されていることを示すものであるが、被覆部の撓み量が大きくなると、第１の空洞部Ｃ１では被覆部（特に内側の第１の被覆層２１）が内部のＭＥＭＳ素子１２に接触して素子不良を招くことがある。したがって、第１の空洞部Ｃ１においては被覆部２１Ｃの撓み量を或る程度小さくする必要がある。
【００４３】
一方、各空洞部の被覆部の撓み量が少なすぎると、外部からは空洞部が減圧されているか否かを確認することができなくなる。したがって、第１の空洞部Ｃ１では被覆部の撓み量を外部より確認可能で、しかも素子不良を防止できる範囲に設定する必要があるが、実際には上記撓み量を当該範囲内に設定することは極めて困難である。
【００４４】
本実施形態では、上記の第２の空洞部Ｃ２、Ｃ３、Ｃ４を設け、被覆電極と内部電極３７，３８，３９の間の電気的特性を測定する。この電気的特性の測定としては、被覆電極の内部電極の間の導電率や静電容量などを測定する方法が挙げられる。導電率を測定する場合には、基本的には被覆電極と内部電極との接触の有無が直接的に検出されることになり、後述するように或る程度被覆部の撓み量が大きいときには撓みの有無を確実に検出できる点で有効である。また、静電容量を測定する場合には容量値と電極間距離の関係から被覆電極と内部電極との距離が直接的に測定されることになるので、被覆電極が内部電極と接触しなくても検出が可能で、被覆部の撓み量を広い範囲で検出できるという利点がある。いずれの場合でも、結果として被覆部の撓み量を検出精度の差こそあれ検知することが可能になる。
【００４５】
そして、上記の電気的特性の測定により、被覆部３１Ｃ、３２Ｃ、３３Ｃの撓み量を検出し、この撓み量によって被覆部２１Ｃの撓み量を推定する。具体的には、被覆部２１Ｃと被覆形状が相似形で被覆面積のより大きい被覆部３２Ｃ、３３Ｃを設け、この被覆部３２Ｃ、３３Ｃの撓み量を検出することで、被覆部２１Ｃで第１の空洞部Ｃ１が減圧されていることを推認することができる。これは、被覆部による各空洞部の被覆面積が大きくなるほど内外圧力差に起因する被覆部の撓み量が増加するからである。
【００４６】
例えば、被覆部２１Ｃ及び３１Ｃの撓み量が小さく、電気特性の測定で当該撓み量の存在が検出できない場合でも、図１７に示すように被覆面積の大きい被覆部３２Ｃ、３３Ｃに撓みが発生すれば、これらの被覆部３２Ｃ、３３Ｃを検出することで、これらと同時に減圧封止された第１の空洞部Ｃ１も減圧封止されていることが推定される。ここで、図１８（ａ）に示すように、被覆電極と内部電極が接触しない程度に撓む場合には、両者間の静電容量を測定することで両者間の距離を検出でき、被覆部の撓み量を把握できる。一方、図１８（ｂ）に示すように、被覆部の撓み量がさらに大きい場合には、被覆電極（第１の被覆層）が内部電極に接触すれば導通することになるから、被覆部の撓み量をより確実に知ることができる。このとき、被覆部の撓み量が少なく、被覆電極と内部電極とが導通しなければ被覆部の撓み量が図１８（ｂ）に示すほどには大きくないことになる。
【００４７】
一方、被覆部２１Ｃと同じ被覆面積を有する被覆部３１Ｃで撓み量が小さければ、第１の空洞部Ｃ１内で被覆部２１ＣがＭＥＭＳ素子１２と接触するような不良が発生していないことを推認することができる。
【００４８】
なお、図１及び図２に示す各空洞部の相対配置は特に意味を有するものではなく、あくまでも模式的に描いたものであり、各空洞部の位置関係は基板１１上において任意である。また、被覆部２１Ｃ、３１Ｃ、３２Ｃ、３３Ｃ以外の表面は、リリース工程のエッチングに耐性ないし充分な選択性を有する素材よりなる表面保護膜２２に覆われている。これは、リリース工程において各被覆部の第１の被覆層２１、３１，３２，３３に設けられた細孔２１ａ、３１ａ、３２ａ、３３ａを通した内部エッチングのみが生じ、それ以外の表面エッチングが実質的に行われないようにするためである。
【００４９】
上述の被覆部の被覆面積と撓み量の関係について図１２乃至図１４を用いて説明する。図１２（ａ）及び（ｂ）はシリコン単結晶よりなる基板１の表面に凹部１ａが形成され、この凹部１ａをアルミニウム膜よりなる被覆部２が覆うように構成された構造を示す。そして、当該構造において被覆形状は一辺の長さＬの正方形であり、被覆部の厚みはｔである。この構造で厚みｔを４．５μｍとして構造計算を行った結果、図１３及び図１４に示す関係を得た。
【００５０】
図１３は内外圧力差が０．１ＭＰａ（真空と大気圧の圧力差）の場合の長さＬと被覆部２の中央の変位量（撓み量）の関係を示すグラフ、図１４は長さＬ＝１５０μｍとした場合の内外圧力差と被覆部２の中央の変位量（撓み量）の関係を示すグラフである。
【００５１】
図１３をみると、被覆寸法を示す一辺の長さＬが増大すると被覆部２の中央の変位量は急激に増加することがわかる。具体的には一辺の長さＬと前記変位量との関係を示す指数関数的な曲線態様からすれば、当該変位量は被覆面積のｎ乗（ｎは１より大きな整数）に比例するものと思われる。この図１３に示す関係を用いることにより、たとえば、被覆面積の異なる被覆部３２Ｃ、３３Ｃの変位量に基づいて第１の空洞部Ｃ１の変位量を算出することも可能になる。
【００５２】
また、図１４に示すように、被覆部２の上記変位量は内外圧力差にほぼ比例する。この図１４に示す関係を用いることにより、被覆部３１Ｃの変位量に基づいて被覆部２１Ｃの内外圧力差を算出することができる。また、図１３に示す関係を用いることで、被覆面積の異なる被覆部３２Ｃ、３３Ｃの変位量に基づいて被覆部２１Ｃの内外圧力差を算出することもできる。
【００５３】
なお、図示例のように第１の空洞部Ｃ１を被覆する被覆部２１Ｃの被覆面積より大きく、かつ相互に異なる被覆面積を有する複数の第２の空洞部Ｃ３，Ｃ４の被覆部３２Ｃ、３３Ｃを設け、これらの複数の被覆部の撓み量を共に検出することで、当該撓み量が被覆面積の大小に応じて変化していることが確認されれば撓み量が被覆面積によるものであって他の要因（空洞部ごとの内外圧力差のばらつき、被覆部の剛性の大小など）によるものではないことが推定でき、そうでなければ、上記他の要因が存在することを知ることができるため、製造工程上の問題点を確認することが可能になる。
【００５４】
［第２実施形態］
次に、図３を参照して本発明に係る第２実施形態について説明する。この実施形態では、基本的に第１実施形態と同様の部分には同一符号を付し、それらの説明は省略する。本実施形態では、基板１１上にＭＥＭＳ素子１２を内部に収容した第１の空洞部Ｃ１、内部電極３７、３８、３９を内部に収容した第２の空洞部Ｃ２、Ｃ３、Ｃ４が、配線層の一部で構成された導電体よりなる隔壁ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４で画成されている点で第１実施形態とは異なる。これらの隔壁ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は上記第１の被覆層２１、３１、３２、３３と連結され、層間絶縁膜１３，１４，１５が直接第１の空洞部Ｃ１、第２の空洞部Ｃ２、Ｃ３、Ｃ４に臨まないように構成されている。
【００５５】
上記のように構成すると、第１実施形態において説明したリリース工程において層間絶縁膜１３，１４，１５や犠牲層などをエッチングする際に、不要なサイドエッチングを低減することができるため、各空洞部をコンパクトに構成することができ、また、各空洞部の被覆面積を小さく、しかも再現性よく構成することができるという効果が得られる。
【００５６】
さらに、各空洞部が導電体で囲まれるように構成されるので、外部の電磁界に対する遮蔽効果が得られるので、第１の空洞部Ｃ１ではＭＥＭＳ素子１２の外部電磁界による影響を低減でき、第２の空洞部Ｃ２、Ｃ３、Ｃ４では外部電磁界による検出感度への影響を低減できるという利点もある。
【００５７】
なお、図示例では第１の空洞部Ｃ１及び第２の空洞部Ｃ２、Ｃ３、Ｃ４の全てにおいて上記隔壁ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を設けているが、以下の第５実施形態及び第６実施形態のように、第１の空洞部Ｃ１は第１実施形態と同様に隔壁を有しない態様で構成し、第２の空洞部を本実施形態と同様に隔壁を設けるなど、隔壁を設ける空洞部を適宜に設定しても構わない。
【００５８】
［第３実施形態］
次に、図４を参照して本発明に係る第３実施形態について説明する。この実施形態でも、上記第１実施形態及び第２実施形態と同様に構成された部分については同一符号を付し、それらの説明は省略する。
【００５９】
本実施形態は、第２の空洞部Ｃ２、Ｃ３、Ｃ４の内部に形成された内部電極３７′、３８′、３９′が基板１１上に直接形成されているのではなく、基板１１から上方へ離間した所定の高さに形成されている点で異なる。このようにすると、内部電極３７′、３８′、３９′が第２の空洞部Ｃ２、Ｃ３、Ｃ４の内部でそれぞれ第１及び第２実施形態より上方に配置されるので、基本構造における被覆電極と内部電極の間隔がより小さくなるため、各部の検出感度をそれぞれ高くすることが可能になる。これらの内部電極３７′、３８′、３９′の高さは特に限定されないが、被覆電極との距離が検出上好ましい高さ、或いは、ＭＥＭＳ素子１２の最上部と同じ高さになるように構成されることが好ましい。
【００６０】
本実施形態では、内部電極３７′，３８′，３９′がＭＥＭＳ素子１２の少なくとも一部（可動電極１２ｂの可動部１２ｂ−２）と同材質及び同工程で構成される点では第１及び第２実施形態と同様であるが、上記の高さを得るために、上記内部電極の下に脚部を構成している。当該脚部は支持部１２ｂ−１と同材質及び同工程で形成することができる。
【００６１】
［第４実施形態］
次に、図５を参照して本発明に係る第４実施形態について説明する。この実施形態でも、上記第１実施形態及び第２実施形態と同様に構成された部分については同一符号を付し、それらの説明は省略する。
【００６２】
本実施形態では、内部電極３７″、３８″、３９″が基板１１の上方の所定高さに形成されている点で第３実施形態と類似する。一方、本実施形態は、内部電極３７″、３８″、３９″が配線層と同材質及び同工程で構成されている点で上記第３実施形態とは異なる。このように、内部電極はＭＥＭＳ素子と同材質及び同工程で構成される場合に限られず、配線層など他の構成要素と同材質及び同工程にて構成されてもよい。このように配線層の形成工程を用いて内部電極を形成することで、以下に説明するように内部電極の高さを相互に異ならせることができ、また、内部電極を複数の高さから適宜に選択した高さに形成できるという利点が得られる。
【００６３】
また、第３実施形態と第４実施形態では内部電極３７″、３８″、３９″が相互に異なる高さに形成されている。したがって、図示例のように、複数の異なる被覆面積を有する第２の空洞部Ｃ２、Ｃ３、Ｃ４内において、被覆面積が小さいほど内部電極の高さを大きくする態様に形成することで、それぞれの被覆面積に応じた被覆部の撓み量を高精度に検出できるという効果が得られる。特に、被覆部３１Ｃの下方にある内部電極３７″は第２の空洞部Ｃ２の内部の高い位置に配置されているので、被覆部３１Ｃの撓み量が小さくても高い感度で撓みを検出することが可能になり、その結果、第１の空洞部Ｃ１内で被覆部２１ＣがＭＥＭＳ素子１２と接触することによる素子不良をより確実に把握できる。
【００６４】
さらに、上記構成とは異なり、複数の同一の被覆形状及び被覆面積を有する第２の空洞部を設け、これらの内部に相互に異なる高さに内部電極を配置することも可能である。これにより、被覆電極と内部電極の接触の有無のみを検出可能とした場合でも被覆部の撓み量をより詳細に把握することが可能になり、また、被覆電極と内部電極の距離を検出可能とした場合には各空洞部の検出値に計算処理（統計的処理）を施すことにより上記撓み量をより正確（高精度）に求めることが可能になる。
【００６５】
［第５実施形態］
次に、図６乃至図８を参照して本発明に係る第５実施形態として製造方法についてより詳細に説明する。この実施形態は、第１実施形態及び第２実施形態の構成の組み合わせよりなる構造を製造する工程を示すものであるので、同一部分には同一符号を付し、それらの説明は省略する。
【００６６】
本実施形態においては、図６に示すように、基板１１の表面上に導電性ポリシリコン等からなる下部電極１２ａを形成し、その後、酸化シリコン等よりなる犠牲層１３Ｇの成膜及びパターニングを行う。
【００６７】
次に、犠牲層１３Ｇ上及びその非形成部に導電性シリコン等で支持部１２ｂ−１及び可動部１２ｂ−２からなる可動電極１２ｂを形成して、ＭＥＭＳ素子１２を設ける。なお、電子部品として上記のＭＥＭＳ素子とともにＣＭＯＳ回路などの半導体回路を構成する場合には、ＭＯＳトランジスタ等の半導体素子を同時並行して形成する。たとえば、ＭＯＳトランジスタを構成する場合には、ソース領域及びドレイン領域を基板１１の表層部に形成するとともに、基板１１上にはゲート絶縁膜やゲート電極を形成する。これらの形成工程は、上記のＭＥＭＳ素子の形成工程と同時に行うことで、製造プロセスの複雑化を回避できる。
【００６８】
しかる後に層間絶縁膜１３を成膜し、層間絶縁膜１３にパターニングにより開口部を形成し、この開口部内及び層間絶縁膜１３の表面上にアルミニウム等の導電体の成膜及びパターニング等により配線層１６及び隔壁ＷＬ２、ＷＬ３、ＷＬ４の下部を形成する。
【００６９】
そして、必要に応じて上記の層間絶縁膜の形成、配線層及び隔壁の形成を繰り返すことにより、層間絶縁膜１３、１４、１５及び配線層１６、１７の積層構造を構成し、適宜の配線構造と上記隔壁ＷＬ２、ＷＬ３、ＷＬ４を形成する。なお、このときに上層の層間絶縁膜１５上の配線層と同時に細孔２１ａ，３１ａ，３２ａ，３３ａを備えた第１の被覆層２１、３１、３２、３３がそれぞれ上記のＭＥＭＳ素子１２、内部電極３７、３８、３９の上方位置に形成される。また、最上層には、上記第１の被覆層の細孔２１ａ，３１ａ，３２ａ，３３ａを露出した態様で、上記層間絶縁膜１３，１４，１５や犠牲層１３Ｇとの間にエッチング選択性を有する素材（たとえば窒化シリコンなど）で構成された表面保護膜２２が形成される。
【００７０】
次に、図７に示すように、第１の被覆層２１，３１，３２，３３の細孔２１ａ，３１ａ，３２ａ，３３ａを通してエッチング処理を施すことで層間絶縁膜１３、１４、１５の一部及び犠牲層１３Ｇを除去するリリース工程を実施する。リリース工程では、酸化シリコンをエッチング除去するために沸酸系のウエットエッチング液若しくはエッチングガスを用いる。そして、このエッチング後、各空洞部を水洗等により洗浄する。
【００７１】
最後に、図８に示すように、減圧された容器内において蒸着法、スパッタリング法、ＣＶＤ法などの気相成膜法によって第２の被覆層２３、３４、３５、３６を成膜し、細孔２１ａ，３１ａ，３２ａ，３３ａを閉鎖する。この工程により、第１の空洞部Ｃ１、第２の空洞部Ｃ２、Ｃ３及びＣ４は減圧された状態で同時に封止される。第２の被覆層は、アルミニウム等の金属、ＴＥＯＳなどの酸化シリコン、或いは、窒化シリコン等の絶縁体によって形成することができる。各空洞部の減圧状態は気相成膜時の容器内の圧力によって決定される。通常、各空洞部の圧力は１３３．３Ｐａ（１Ｔｏｒｒ）−１３３３．２Ｐａ（１０ｍＴｏｒｒ）の範囲内とされることが好ましい。
【００７２】
［第６実施形態］
次に、図９乃至図１１を参照して、本発明に係る第６実施形態について説明する。この実施形態では、第５実施形態とは異なる構造に関する製造方法を示す。ただし、第５実施形態と同様の部分には同一符号を付し、それらの説明は省略する。
【００７３】
図９に示すように、本実施形態では、基板１１上にＭＥＭＳ素子１２を形成するとともに層間絶縁膜１３、１４、１５を形成し、上記ＭＥＭＳ素子１２の上方位置において層間絶縁膜上に第１の被覆層２１を形成している点では第５実施形態と同様である。しかしながら、第１の被覆層３１，３２，３３は、層間絶縁膜１５が形成されていない領域（パターニングで除去されている領域）において下層の層間絶縁膜１４上に形成されている点で第５実施形態とは異なる。なお、図示例では第１の被覆層３１，３２，３３が層間絶縁膜１４上に形成されているが、上記領域において層間絶縁膜１４をも形成しないで最下層の層間絶縁膜１３上に第１の被覆層３１，３２、３３を形成してもよい。
【００７４】
その後、第５実施形態と同様にしてリリース工程を実施し、図１０に示すように第１の空洞部Ｃ１と、第２の空洞部Ｃ２′、Ｃ３′及びＣ４′を形成する。さらに、図１１に示すように、第５実施形態と同様にして第２の被覆層２３，３４，３５，３６を形成し、各空洞部を減圧封止する。
【００７５】
本実施形態では、上述のように第２の空洞部Ｃ２′、Ｃ３′及びＣ４′上の第１の被覆層３１，３２，３３が第１の空洞部Ｃ１上の第１の被覆層２１よりも下層に配置されているので、被覆電極と内部電極３７、３８、３９の上下間隔を第５実施形態の場合よりも小さくすることができるから、第２の空洞部における被覆部の撓み量をより高い精度で検出することができ、これによって第１の空洞部の被覆部の撓みの有無、減圧封止状態の良否などをより確実に推定することができる。
【００７６】
［第７実施形態］
最後に、上記各実施形態で説明した電子部品の検査方法について、より具体的な態様を第７実施形態として説明する。図１５は本実施形態の半導体ウエハ１１０の概略平面図、図１６はその一部拡大平面図である。
【００７７】
図１５に示すように、本実施形態では、上記基板１１を構成する半導体ウエハ１１０内に複数の製品（チップ）予定領域１１１が縦横に配列形成され、各製品予定領域１１１には、上記のＭＥＭＳ素子１２及びこれを内部に収容する第１の空洞部Ｃ１が必要に応じて設けられる半導体回路とともに形成される。また、半導体ウエハ１１０には位置決め基準（図示例ではオリエンテーションフラット）１１０ａが設けられ、当該位置決め基準によって検査工程における所定の位置決めがなされる。また、この位置決めがなされた状態で既定の位置に既定数の検査ポイントＰ１〜Ｐ５が設定される。
【００７８】
図１６に示すように、半導体ウエハ１１０には、製品予定領域１１１を分離する仮想分離線１１１Ｔ、１１１Ｈが縦横に設定され、これらの仮想分離線１１１Ｔ、１１１Ｈは、検査工程の後に行われる製品分割工程（たとえばダイシング又はブレイク工程）において分割される位置を示すものである。これらの仮想分離線の間には上記製品予定領域１１１が構成され、また、この製品予定領域１１１の周囲には上記仮想分離線を含みその両側に既定の幅を有する境界領域１１２が構成される。ここで、境界領域１１２には、上記の第１の空洞部Ｃ１、ＭＥＭＳ素子１２、半導体回路などの製品（チップ）の一部となるべき構造は形成されない。
【００７９】
各検査ポイントＰ１〜Ｐ５には、上記の境界領域１１２において内部電極３７、３８、３９及びこれらと対応する被覆電極となる被覆部３１Ｃ、３２Ｃ、３３Ｃ、並びに、第２の空洞部Ｃ２〜Ｃ４及びこれらと対応して設けられた検査用の端子Ｅ２、Ｇ２、Ｅ３、Ｇ３、Ｅ４、Ｇ４が形成される。これらの検査用の構造は、仮想分離線１１１Ｔ、１１１Ｈを中心とする境界領域１１２に設けられる。もっとも、これらの検査用の構造の一部が製品の機能に影響を与えない範囲で製品予定領域１１１の内部に形成されていても構わない。ここで、上記検査用の構造の主要部分が仮想分離線１１１Ｔ、１１１Ｈと交差するように構成される場合、半導体ウエハ１１０が分割されて各製品（チップ）になったときには当該構造は破壊されてもはや機能しない状態となる。ただし、上記構造の主要部分を仮想分離線と交差しないように構成し、製品化後においても再検査を行うことができるようにすることは可能である。
【００８０】
上記のように構成すると、検査用の構造を境界領域１１２内に設けることで製品予定領域１１１の構造に影響を与えなくなり、製品のコンパクト化や設計自由度の向上を図ることができる。もっとも、製品予定領域１１１の内部に上記検査用の構造を設け、製品（チップ）に分離させた後においても当該検査用の構造が残存するように構成してもよい。
【００８１】
なお、本明細書において、上記の半導体ウエハ１１０は最終製品ではないが、これも本明細書においては上記電子部品の一態様であり、また、この半導体ウエハ１１０から分割された各製品（チップ）もまた電子部品の一態様である。
【００８２】
また、本実施形態では、半導体ウエハ１１０内に設定された検査ポイントＰ１〜Ｐ５に上記検査用の構造を設けたが、製品予定領域１１１の内部或いは製品にそれぞれ上記検査用の構造を設けて、各製品予定領域１１１又は製品ごとに検査を実施できるように構成してもよい。
【００８３】
さらに、本実施形態では複数の第２の空洞部を設けているが、単一の第２の空洞部のみを設けても構わない。この場合、第２の空洞部の被覆寸法は、第１の空洞部の被覆寸法と同一であってもよく、或いは、第１の空洞部の被覆面積よりも大きくなっていてもよい。
【図面の簡単な説明】
【００８４】
【図１】第１実施形態の断面構造を模式的に示す拡大部分縦断面図。
【図２】第１実施形態の平面構造を模式的に示す拡大部分平面図。
【図３】第２実施形態の断面構造を模式的に示す拡大部分縦断面図。
【図４】第３実施形態の断面構造を模式的に示す拡大部分縦断面図。
【図５】第４実施形態の断面構造を模式的に示す拡大部分縦断面図。
【図６】第５実施形態の製造工程を模式的に示す工程断面図。
【図７】第５実施形態の製造工程を模式的に示す工程断面図。
【図８】第５実施形態の製造工程を模式的に示す工程断面図。
【図９】第６実施形態の製造工程を模式的に示す工程断面図。
【図１０】第６実施形態の製造工程を模式的に示す工程断面図。
【図１１】第６実施形態の製造工程を模式的に示す工程断面図。
【図１２】計算において設定された仮想的な空洞部及び被覆構造を示す平面図（ａ）及び縦断面図（ｂ）。
【図１３】被覆形状の一辺の長さと被覆部中央の変位量との関係を示すグラフ。
【図１４】空洞部の内外圧力差と被覆部中央の変位量との関係を示すグラフ。
【図１５】第７実施形態の半導体ウエハの平面図。
【図１６】第７実施形態の半導体ウエハの拡大部分平面図。
【図１７】被覆部が内側に撓んだ状態を示す拡大部分断面図。
【図１８】被覆部の撓み状態と電気的特性の測定との関係を示す説明図（ａ）及び（ｂ）。
【符号の説明】
【００８５】
１１…基板、１２…ＭＥＭＳ素子、１３、１４、１５…層間絶縁膜、１３Ｇ…犠牲層、１６、１７…配線層、１９…表面保護膜、２１、２２、２３、２４…第１の被覆層、２１ａ，２２ａ，２３ａ，２４ａ…細孔、２５，２６、２７、２８…第２の被覆層、１１０…半導体ウエハ、１１１…製品予定領域、１１２…境界領域、Ｐ１〜Ｐ５…検査ポイント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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