(57)【要約】【課題】電気泳動表示装置を低消費電力で駆動する。【解決手段】本発明の電気泳動表示装置用駆動回路は、（i）画素２０のメモリ回路２５への画像信号の書き込みを、高速クロックに基づいて制御すると共に、（ii）画素２０のスイッチ回路１１０のスイッチング制御による画素電極２１に対する第１の電位Ｓ１又は第２の電位Ｓ２の供給を含む動作を、低速クロックに基づいて制御する制御部７１０を備える。【選択図】図５
2009258616.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能なメモリ回路と、該メモリ回路の前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御するスイッチ回路とが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置用駆動回路であって、
低速クロックを供給する低速クロック供給部と、
前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、
（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記スイッチング制御による前記画素電極に対する所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部と
を備えることを特徴とする電気泳動表示装置用駆動回路。
【請求項２】
前記画素電位を前記表示部に供給すると共に、これに同期して前記共通電極に共通電位を供給する電源供給部を備えており、
前記制御部は、前記低速クロックに基づいて前記電源供給部による前記画素電位及び前記共通電位の供給を制御する
ことを特徴とする請求項１に記載の電気泳動表示装置用駆動回路。
【請求項３】
前記電源供給部は、前記共通電位を低電位レベル及び該低電位レベルより高い電位を有する高電位レベルのいずれかに変動させて供給することを特徴とする請求項２に記載の電気泳動表示装置用駆動回路。
【請求項４】
前記メモリ回路への前記画像信号の書き込みを実行するためのメモリ書込実行部を備えており、
前記制御部は、前記高速クロック供給部及び前記メモリ書込実行部の各々を制御する
ことを特徴とする請求項１から３のいずれか一項に記載の電気泳動表示装置用駆動回路。
【請求項５】
互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能なメモリ回路と、該メモリ回路の前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御するスイッチ回路とが夫々設けられた複数の画素を含む表示部と、
低速クロックを供給する低速クロック供給部と、
前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、
（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記スイッチング制御による前記画素電極に対する所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部と
を備えることを特徴とする電気泳動表示装置。
【請求項６】
互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能であると共に、前記書き込まれた画像信号に応じて所定の画素電位を前記画素電極に供給可能なメモリ回路とが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置用駆動回路であって、
低速クロックを供給する低速クロック供給部と、
前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、
（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記画素電極に対する前記所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部と
を備えることを特徴とする電気泳動表示装置用駆動回路。
【請求項７】
前記画素電位を前記表示部に供給すると共に、これに同期して前記共通電極に共通電位を供給する電源供給部を備えており、
前記制御部は、前記低速クロックに基づいて前記電源供給部による前記画素電位及び前記共通電位の供給を制御する
ことを特徴とする請求項６に記載の電気泳動表示装置用駆動回路。
【請求項８】
前記電源供給部は、前記共通電位を低電位レベル及び該低電位レベルより高い電位を有する高電位レベルのいずれかに変動させて供給することを特徴とする請求項７に記載の電気泳動表示装置用駆動回路。
【請求項９】
前記メモリ回路への前記画像信号の書き込みを実行するためのメモリ書込実行部を備えており、
前記制御部は、前記高速クロック供給部及び前記メモリ書込実行部の各々を制御する
ことを特徴とする請求項６から８のいずれか一項に記載の電気泳動表示装置用駆動回路。
【請求項１０】
請求項６から９のいずれか一項に記載の電気泳動表示装置用駆動回路を備えることを特徴とする電気泳動表示装置。
【請求項１１】
請求項５又は１０に記載の電気泳動表示装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置を駆動する電気泳動表示装置用駆動回路、電気泳動表示装置及び電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気泳動表示装置は、複数の画素によって次のように表示を行う表示部を有する。各画素では、画素スイッチング素子を介してメモリ回路に画像信号を書き込んだ後、書き込まれた画像信号に応じた画素電位により画素電極が駆動され、共通電極との間に電位差が生じる。これによって画素電極及び共通電極間の電気泳動素子を駆動することにより表示を行う。例えば特許文献１には、このような画素について、メモリ回路にＤＲＡＭ（Dynamic Random Access Memory）を含む構成が開示されている。この場合、メモリ回路における画像信号の書き込みと画素電極への画素電位の供給は同時並行して行われる。
【０００３】
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したような表示部の構成によれば、典型的には行及び列方向にマトリクス状に配列された複数の画素に対する画像信号の供給は高周波数の高速クロックに基づいて制御する必要がある。このため、かかる制御を行うためのコントローラ（或いは駆動部）は高速クロックに基づいて駆動する必要がある。動作時の消費電力はクロックの周波数によるため、コントローラの消費電力が大きくなるという不具合が生じる。従って、簡易な二次電池等の利用が困難となり、電気泳動表示装置を駆動するための電力の供給が煩雑となるという問題点が生じ得る。
【０００５】
本発明は、例えば上記問題点に鑑みなされたものであり、消費電力を小さくすることが可能な電気泳動表示装置用駆動回路、電気泳動表示装置及び電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明に係る第１の電気泳動表示装置用駆動回路は上記課題を解決するために、互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能なメモリ回路と、該メモリ回路の前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御するスイッチ回路とが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置用駆動回路であって、低速クロックを供給する低速クロック供給部と、前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記スイッチング制御による前記画素電極に対する所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部とを備える。
【０００７】
本発明に係る第１の駆動回路によって駆動される電気泳動表示装置では、表示部に含まれる複数の画素の各々における画素電極及び共通電極の電位差に基づく電圧を印加することにより、画素電極及び共通電極間に設けられた電気泳動素子に含まれる電気泳動粒子を画素電極及び共通電極間で移動させることで、表示部に画像を表示させる。各画素では、画像表示に先立って（i）メモリ回路に画素スイッチング素子を介して画像信号を供給して書き込み、この（i）とは別に（ii）画像信号に基づくメモリ回路の出力に応じて、スイッチ回路により画素電極をスイッチング制御して所定の画素電位を供給し、画像表示を行う。尚、所定の画像表示に先立って、表示部に既に表示された前画像を消去する画像消去を行うことがある。この際、上記（ii）の画像表示を含む動作の一部として、少なくとも画像表示に係る動作と同様にスイッチ回路を介して各画素に画素電位、例えば前画像表示と同一電位や階調反転させるための異なる電位が供給される。
【０００８】
本発明に係る第１の駆動回路では、低速クロック供給部及び高速クロック供給部から供給される高速クロック及び低速クロックに基づいて、上記（i）及び（ii）の動作を制御するコントローラを含む制御部を備える。制御部は、上記（i）について高速クロックに基づいて複数の画素に対する画像信号の書き込みを行い、上記（ii）について低速クロックに基づいて画素電極に対して所定の画素電位を供給する。上記（i）については、複数の画素を夫々、典型的には行及び列方向に順次に選択して画像信号の書き込みを俊敏に行うためには高速クロックに基づいてその動作を制御する必要がある。上記（ii）、即ち画像表示や画像消去を行う際には、行又は列方向に配列された画素に共通の制御線を介して画素電位の供給を行う。従って、画素行又は画素列毎に画素電位の供給を行うため、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。或いは上記（ii）に含まれる他の動作として、例えば電子ペーパのページ送りやページ戻し等のキー入力等により表示部や各種回路を起動して表示切替を行う場合、キー入力等による指示を待機するスタンバイモードや、表示部等の起動についても低速クロックに基づいてその動作を制御すれば足りる。
【０００９】
しかるに本発明に係る第１の駆動回路では、制御部は、高速クロックに基づく制御を要する上記（i）の動作以外に、低速クロックに基づいて上記（ii）の画像表示等の動作を制御するため、既に説明したように常時高速クロックのみで駆動し各種の制御を行う場合と比較して消費電力を小さくすることができる。従って、比較的低電力で電気泳動表示装置を駆動することができ、簡易な二次電池等を利用することも可能となる。
【００１０】
本発明に係る第１の電気泳動表示装置用駆動回路の一態様では、前記画素電位を前記表示部に供給すると共に、これに同期して前記共通電極に共通電位を供給する電源供給部を備えており、前記制御部は前記低速クロックに基づいて前記電源供給部による前記画素電位及び前記共通電位の供給を制御する。
【００１１】
この態様によれば、電源供給部は表示部の複数の画素の各々に対して上記（ii）の画像表示や画像消去では画素電位の供給を行うと共に、これと同期して共通電極に共通電位を供給する。共通電位は、画素電位の供給と同様に行又は列方向に配列された画素に共通の共通電位線を介して、各画素に供給される。従って、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。
【００１２】
この態様によれば、制御部は、このような電源供給部の動作を低速クロックに基づいて制御する。従って、低速クロックで足りる動作を不要に高速クロックに基づいて制御するのを回避して、より低消費電力で電気泳動表示装置を駆動することが可能となる。
【００１３】
この電源供給部を備える態様では、前記電源供給部は、前記共通電位を低電位レベル及び該低電位レベルより高い電位を有する高電位レベルのいずれかに変動させて供給するように構成してもよい。
【００１４】
このように構成すれば、以下の所謂「コモン振り駆動」をより低消費電力に行うことが可能となる。電源供給部は、画像表示や画像消去において各画素について画素電位に対して共通電位を低電位（Ｌ）レベル及びこれよりも高電位の高電位（Ｈ）レベルに２値的に変動させる。特に画像表示においては、電源供給部は、周期的にＬレベル及びＨレベルに変動させて共通電位を供給する。このような駆動を以下「コモン振り駆動」と称して説明することもある。
【００１５】
このように共通電位を変動させる場合も、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。従って、以上のような共通電位の供給は制御部により低速クロックに基づいて制御され、不要に高速クロックに基づく制御は行われない。
【００１６】
本発明に係る第１の電気泳動表示装置用駆動回路の他の態様では、前記メモリ回路への前記画像信号の書き込みを実行するためのメモリ書込実行部を備えており、前記制御部は、前記高速クロック供給部及び前記メモリ書込実行部の各々を制御する。
【００１７】
この態様によれば、制御部は、高速クロック供給部を制御してメモリ書き込み実行部に対して高速クロックを供給し、メモリ書き込み実行部により上記（i）の動作が実行されて、表示部の各画素においてメモリ回路に画像信号が書き込まれる。
【００１８】
従って、別途に本発明の駆動回路内に設けられたメモリ書込実行部を制御することで、制御部自体は高速クロックを要する動作を行わないため、制御部は低速クロックで駆動されれば足りる。よって、この態様では、制御部を低速クロックに基づいて駆動することが可能となるため、より低消費電力で電気泳動表示装置を駆動することが可能となる。
【００１９】
本発明に係る第１の電気泳動表示装置は上記課題を解決するために、互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能なメモリ回路と、該メモリ回路の前記画像信号に基づく出力に応じて前記画素電極をスイッチング制御するスイッチ回路とが夫々設けられた複数の画素を含む表示部と、低速クロックを供給する低速クロック供給部と、前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記スイッチング制御による前記画素電極に対する所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部とを備える。
【００２０】
本発明に係る第１の電気泳動表示装置は、上述した本発明に係る第１の電気泳動表示装置用駆動回路と同様に、低消費電力で駆動することが可能となる。
【００２１】
本発明に係る第２の電気泳動表示装置用駆動回路は上記課題を解決するために、互いに対向する画素電極及び共通電極間に電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、該画素スイッチング素子を介して画像信号を書き込むことが可能であると共に、前記書き込まれた画像信号に応じて所定の画素電位を前記画素電極に供給可能なメモリ回路とが夫々設けられた複数の画素を含む表示部を備えた電気泳動表示装置を駆動する電気泳動表示装置用駆動回路であって、低速クロックを供給する低速クロック供給部と、前記低速クロックより高周波数の高速クロックを供給する高速クロック供給部と、（i）前記メモリ回路への前記画像信号の書き込みを、前記高速クロックに基づいて制御すると共に、（ii）前記画素電極に対する前記所定の画素電位の供給を含む動作を、前記低速クロックに基づいて制御する制御部とを備える。
【００２２】
本発明に係る第２の駆動回路によって駆動される電気泳動表示装置では、上述した本発明に係る第１の駆動回路によって駆動される電気泳動表示装置と概ね同様に、電気泳動粒子を画素電極及び共通電極間で移動させることで、表示部に画像を表示させる。各画素では、画像表示に先立って（i）メモリ回路に画素スイッチング素子を介して画像信号を供給して書き込み、この（i）とは別に（ii）書き込まれた画像信号に応じてメモリ回路から画素電極に対して所定の画素電位を供給することで、画素電極及び共通電極間に電圧を印加する。尚、（ii）の動作の際、典型的には、上述した所謂「コモン振り駆動」を行う（即ち、共通電位を、低電位（Ｌ）レベル及びこれよりも高電位の高電位（Ｈ）レベルに２値的に変動させつつ、共通電極に供給する）。
【００２３】
本発明に係る第２の駆動回路では特に、低速クロック供給部及び高速クロック供給部から供給される高速クロック及び低速クロックに基づいて、上記（i）及び（ii）の動作を制御するコントローラを含む制御部を備える。制御部は、上記（i）について高速クロックに基づいて複数の画素に対する画像信号の書き込みを行い、上記（ii）について低速クロックに基づいて画素電極に対して所定の画素電位を供給する。
【００２４】
よって、上述した本発明に係る第１の駆動回路と概ね同様に、制御部は、高速クロックに基づく制御を要する上記（i）の動作以外に、低速クロックに基づいて上記（ii）の画像表示等の動作を制御するため、常時高速クロックのみで駆動し各種の制御を行う場合と比較して消費電力を小さくすることができる。従って、比較的低電力で電気泳動表示装置を駆動することができ、簡易な二次電池等を利用することも可能となる。
【００２５】
本発明に係る第２の電気泳動表示装置用駆動回路の一態様では、前記画素電位を前記表示部に供給すると共に、これに同期して前記共通電極に共通電位を供給する電源供給部を備えており、前記制御部は、前記低速クロックに基づいて前記電源供給部による前記画素電位及び前記共通電位の供給を制御する。
【００２６】
この態様によれば、電源供給部は表示部の複数の画素の各々（より具体的には、各画素のメモリ回路）に対して画素電位の供給を行うと共に、これと同期して共通電極に共通電位を供給する。共通電位は、画素電位の供給と同様に行又は列方向に配列された画素に共通の共通電位線を介して、各画素に供給される。従って、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。
【００２７】
この態様によれば、制御部は、このような電源供給部の動作を低速クロックに基づいて制御する。従って、低速クロックで足りる動作を不要に高速クロックに基づいて制御するのを回避して、より低消費電力で電気泳動表示装置を駆動することが可能となる。
【００２８】
この電源供給部を備える態様では、前記電源供給部は、前記共通電位を低電位レベル及び該低電位レベルより高い電位を有する高電位レベルのいずれかに変動させて供給するように構成してもよい。
【００２９】
このように構成すれば、所謂「コモン振り駆動」をより低消費電力に行うことが可能となる。コモン振り駆動も、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。本態様によれば、共通電位の供給は制御部により低速クロックに基づいて制御され、不要に高速クロックに基づく制御は行われない。
【００３０】
本発明に係る第２の電気泳動表示装置用駆動回路の他の態様では、前記メモリ回路への前記画像信号の書き込みを実行するためのメモリ書込実行部を備えており、前記制御部は、前記高速クロック供給部及び前記メモリ書込実行部の各々を制御する。
【００３１】
この態様によれば、制御部は、高速クロック供給部を制御してメモリ書き込み実行部に対して高速クロックを供給し、メモリ書き込み実行部により上記（i）の動作が実行されて、表示部の各画素においてメモリ回路に画像信号が書き込まれる。
【００３２】
従って、別途に本発明の駆動回路内に設けられたメモリ書込実行部を制御することで、制御部自体は高速クロックを要する動作を行わないため、制御部は低速クロックで駆動されれば足りる。よって、この態様では、制御部を低速クロックに基づいて駆動することが可能となるため、より低消費電力で電気泳動表示装置を駆動することが可能となる。
【００３３】
本発明に係る第２の電気泳動表示装置は上記課題を解決するために、本発明に係る第２の電気泳動表示装置用駆動回路（但し、その各種態様を含む）を備える。
【００３４】
本発明に係る第２の電気泳動表示装置によれば、上述した本発明に係る第２の電気泳動表示装置用駆動回路を備えるので、低消費電力で駆動することが可能となる。
【００３５】
本発明の電子機器は上記課題を解決するために、上述した本発明に係る第１又は第２の電気泳動表示装置を備える。
【００３６】
本発明の電子機器によれば、上述した本発明に係る第１又は第２の電気泳動表示装置を具備してなるので、低消費電力で駆動することが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。
【００３７】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【００３８】
以下では、本発明の実施形態について図を参照しつつ説明する。
【００３９】
＜第１実施形態＞
先ず、本実施形態に係る電気泳動表示装置における電気泳動パネルの全体構成について、図１及び図２を参照して説明する。
【００４０】
図１は、本実施形態に係る電気泳動表示パネルの全体構成を示すブロック図である。
【００４１】
図１において、本実施形態に係る電気泳動表示パネル１は、その主要な構成要素として表示部３、走査線駆動回路６０及びデータ線駆動回路７０を備えている。
【００４２】
表示部３には、ｍ行×ｎ列分の画素２０がマトリクス状（二次元平面的）に配列されている。また、表示部３には、ｍ本の走査線４０（即ち、走査線Ｙ１、Ｙ２、…、Ｙｍ）と、ｎ本のデータ線５０（即ち、データ線Ｘ１、Ｘ２、…、Ｘｎ）とが互いに交差するように設けられている。具体的には、ｍ本の走査線４０は、行方向（即ち、Ｘ方向）に延在し、ｎ本のデータ線５０は、列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０が配置されている。
【００４３】
走査線駆動回路６０は、タイミング信号に基づいて、走査線Ｙ１、Ｙ２、…、Ｙｍの各々に走査信号をパルス的に順次供給する。データ線駆動回路７０は、タイミング信号に基づいて、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。画像信号は、高電位レベル（以下「ハイレベル」という。例えば５Ｖ）又は低電位レベル（以下「ローレベル」という。例えば０Ｖ）の２値的なレベルをとる。
【００４４】
ここに、各画素２０は、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５に電気的に接続されている。高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５は夫々、典型的には図１中に示すように行方向（Ｘ方向）に沿って配列する画素２０からなる画素列毎に、画素列に属する画素２０に共通に配線される。
【００４５】
図２は、画素の電気的な構成を示す等価回路図である。
【００４６】
図２において、画素２０は、本発明に係る「画素スイッチング素子」の一例である画素スイッチング用トランジスタ２４と、メモリ回路２５と、スイッチ回路１１０と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
【００４７】
画素スイッチング用トランジスタ２４は、一例としてＮ型トランジスタで構成されている。画素スイッチング用トランジスタ２４は、そのゲートが走査線４０に電気的に接続されており、そのソースがデータ線５０に電気的に接続されており、そのドレインがメモリ回路２５の入力端子Ｎ１に電気的に接続されている。画素スイッチング用トランジスタ２４は、データ線駆動回路７０（図１参照）からデータ線５０を介して供給される画像信号を、走査線駆動回路６０（図１参照）から走査線４０を介してパルス的に供給される走査信号に応じたタイミングで、メモリ回路２５の入力端子Ｎ１に出力する。
【００４８】
メモリ回路２５は、一例としてインバータ回路２５ａ及び２５ｂを有しており、ＳＲＡＭ（Static Random Access Memory）として構成されている。
【００４９】
インバータ回路２５ａ及び２５ｂは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバータ回路２５ａの入力端子とインバータ回路２５ｂの出力端子とが互いに電気的に接続され、インバータ回路２５ｂの入力端子とインバータ回路２５ａの出力端子とが互いに電気的に接続されている。インバータ回路２５ａの入力端子が、メモリ回路２５の入力端子Ｎ１として構成されており、インバータ回路２５ａの出力端子が、メモリ回路２５の出力端子Ｎ２として構成されている。
【００５０】
インバータ回路２５ａは、Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２を有している。Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２のゲートは、メモリ回路２５の入力端子Ｎ１に電気的に接続されている。Ｎ型トランジスタ２５ａ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２５ａ２のソースは、高電位電源電位ＶＥＰが供給される高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２５ａ１及びＰ型トランジスタ２５ａ２のドレインは、メモリ回路２５の出力端子Ｎ２に電気的に接続されている。
【００５１】
インバータ回路２５ｂは、Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２を有している。Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２のゲートは、メモリ回路２５の出力端子Ｎ２に電気的に接続されている。Ｎ型トランジスタ２５ｂ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２５ｂ２のソースは、高電位電源電位ＶＥＰが供給される高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２５ｂ１及びＰ型トランジスタ２５ｂ２のドレインは、メモリ回路２５の入力端子Ｎ１に電気的に接続されている。
【００５２】
メモリ回路２５は、その入力端子Ｎ１にハイレベルの画像信号が入力されると、その出力端子Ｎ２から低電位電源電位Ｖｓｓを出力し、その入力端子Ｎ１にローレベルの画像信号が入力されると、その出力端子Ｎ２から高電位電源電位ＶＥＰを出力する。即ち、メモリ回路２５は、入力された画像信号がハイレベルであるかローレベルであるかに応じて、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰを出力する。言い換えれば、メモリ回路２５は、入力された画像信号を、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰとして記憶可能に構成されている。
【００５３】
スイッチ回路１１０は、第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２を備えている。
【００５４】
第１のトランスミッションゲート１１１は、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎを備えている。Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのソースは、第１の制御線９４に電気的に接続されている。Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスタ１１１ｐのゲートは、メモリ回路２５の入力端子Ｎ１に電気的に接続されており、Ｎ型トランジスタ１１１ｎのゲートは、メモリ回路２５の出力端子Ｎ２に電気的に接続されている。
【００５５】
第２のトランスミッションゲート１１２は、Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎを備えている。Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのソースは、第２の制御線９５に電気的に接続されている。Ｐ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスタ１１２ｐのゲートは、メモリ回路２５の出力端子Ｎ２に電気的に接続されており、Ｎ型トランジスタ１１２ｎのゲートは、メモリ回路２５の入力端子Ｎ１に電気的に接続されている。
【００５６】
スイッチ回路１１０は、メモリ回路２５に入力される画像信号に応じて、第１の制御線９４及び第２の制御線９５のいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極２１に電気的に接続する。
【００５７】
具体的には、メモリ回路２５の入力端子Ｎ１にハイレベルの画像信号が入力されると、メモリ回路２５からＮ型トランジスタ１１１ｎ及びＰ型トランジスタ１１２ｐのゲートに低電位電源電位Ｖｓｓが出力されると共に、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１２ｎのゲートに高電位電源電位ＶＥＰが出力されることにより、第２のトランスミッションゲート１１２を構成するＰ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎのみがオン状態となり、第１のトランスミッションゲート１１１を構成するＰ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎはオフ状態となる。一方、メモリ回路２５の入力端子Ｎ１にローレベルの画像信号が入力されると、メモリ回路２５からＮ型トランジスタ１１１ｎ及びＰ型トランジスタ１１２ｐのゲートに高電位電源電位ＶＥＰが出力されると共に、Ｐ型トランジスタ１１１ｐ及びＮ型トランジスタ１１２ｎのゲートに低電位電源電位Ｖｓｓが出力されることにより、第１のトランスミッションゲート１１１を構成するＰ型トランジスタ１１１ｐ及びＮ型トランジスタ１１１ｎのみがオン状態となり、第２のトランスミッションゲート１１２を構成するＰ型トランジスタ１１２ｐ及びＮ型トランジスタ１１２ｎはオフ状態となる。つまり、メモリ回路２５の入力端子Ｎ１にハイレベルの画像信号が入力された場合には、第２のトランスミッションゲート１１２のみがオン状態となり、一方、メモリ回路２５の入力端子Ｎ１にローレベルの画像信号が入力された場合には、第１のトランスミッションゲート１１１のみがオン状態となる。
【００５８】
複数の画素２０の各々の画素電極２１は、スイッチ回路１１０によって画像信号に応じて択一的に選択された第１の制御線９４又は第２の制御線９５に電気的に接続される。その際、複数の画素２０の各々の画素電極２１は、スイッチ９４ｓ又は９５ｓのオンオフ状態に応じて、第１の電位Ｓ１又は第２の電位Ｓ２が供給される、或いはハイインピーダンス状態とされる。尚、第１の電位Ｓ１又は第２の電位Ｓ２は本発明に係る「画素電位」の一例である。
【００５９】
より具体的には、ローレベルの画像信号が供給される画素２０については、第１のトランスミッションゲート１１１のみがオン状態となり、その画素２０の画素電極２１は、第１の制御線９４に電気的に接続され、スイッチ９４ｓのオンオフ状態に応じて電源回路２１０から第１の電位Ｓ１が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルの画像信号が供給される画素２０については、第２のトランスミッションゲート１１２のみがオン状態となり、その画素２０の画素電極２１は、第２の制御線９５に電気的に接続され、スイッチ９５ｓのオンオフ状態に応じて電源回路２１０から第２の電位Ｓ２が供給され、又は、ハイインピーダンス状態とされる。
【００６０】
画素電極２１は、電気泳動素子２３を介して共通電極２２と互いに対向するように配置されている。共通電極２２は、共通電位Ｖｃｏｍが供給される共通電位線９３に電気的に接続されている。
【００６１】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
【００６２】
次に、本実施形態に係る電気泳動表示パネルの表示部の具体的な構成について、図３及び図４を参照して説明する。
【００６３】
図３は、本実施形態に係る電気泳動表示パネルの表示部の部分断面図である。
【００６４】
図３において、表示部３は、素子基板２８と対向基板２９との間に電気泳動素子２３が挟持される構成となっている。尚、本実施形態では、対向基板２９側に画像を表示することを前提として説明する。
【００６５】
素子基板２８は、例えばガラスやプラスチック等からなる基板である。素子基板２８上には、ここでは図示を省略するが、図２を参照して上述した画素スイッチング用トランジスタ２４、メモリ回路２５、スイッチ回路１１０、走査線４０、データ線５０、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４、第２の制御線９５等が作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極２１がマトリクス状に設けられている。
【００６６】
対向基板２９は、例えばガラスやプラスチック等からなる透明な基板である。対向基板２９における素子基板２８との対向面上には、共通電極２２が複数の画素電極９ａと対向してベタ状に形成されている。共通電極２２は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）等の透明導電材料から形成されている。
【００６７】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル８０から構成されており、例えば樹脂等からなるバインダー３０及び接着層３１によって素子基板２８及び対向基板２９間で固定されている。尚、本実施形態に係る電気泳動表示パネル１は、製造プロセスにおいて、電気泳動素子２３が予め対向基板２９側にバインダー３０によって固定されてなる電気泳動シートが、別途製造された、画素電極２１等が形成された素子基板２８側に接着層３１によって接着されている。
【００６８】
マイクロカプセル８０は、画素電極２１及び共通電極２２間に挟持され、１つの画素２０内に（言い換えれば、１つの画素電極２１に対して）１つ又は複数配置されている。
【００６９】
図４は、マイクロカプセルの構成を示す模式図である。尚、図４では、マイクロカプセルの断面を模式的に示している。
【００７０】
図４において、マイクロカプセル８０は、被膜８５の内部に分散媒８１と、複数の白色粒子８２と、複数の黒色粒子８３とが封入されてなる。マイクロカプセル８０は、例えば、５０ｕｍ程度の粒径を有する球状に形成されている。尚、白色粒子８２及び黒色粒子８３は、本発明に係る「電気泳動粒子」の一例である。
【００７１】
被膜８５は、マイクロカプセル８０の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂から形成されている。
【００７２】
分散媒８１は、白色粒子８２及び黒色粒子８３をマイクロカプセル８０内（言い換えれば、被膜８５内）に分散させる媒質である。分散媒８１としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、へブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１、２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩やその他の油類を単独で又は混合して用いることができる。また、分散媒８１には、界面活性剤が配合されてもよい。
【００７３】
白色粒子８２は、例えば、二酸化チタン、亜鉛華（酸化亜鉛）、三酸化アンチモン等の白色顔料からなる粒子（高分子或いはコロイド）であり、例えば負に帯電されている。
【００７４】
黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子或いはコロイド）であり、例えば正に帯電されている。
【００７５】
このため、白色粒子８２及び黒色粒子８３は、画素電極２１と共通電極２２との間の電位差によって発生する電場によって、分散媒８１中を移動することができる。
【００７６】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【００７７】
図３及び図４において、画素電極２１と共通電極２２との間に、相対的に共通電極２２の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子８３はクーロン力によってマイクロカプセル８０内で画素電極２１側に引き寄せられると共に、負に帯電された白色粒子８２はクーロン力によってマイクロカプセル８０内で共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０内の表示面側（即ち、共通電極２２側）に白色粒子８２が集まることで、表示部３の表示面にこの白色粒子８２の色（即ち、白色）を表示することができる。逆に、画素電極２１と共通電極２２との間に、相対的に画素電極２１の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子８２がクーロン力によって画素電極２１側に引き寄せられると共に、正に帯電された黒色粒子８３はクーロン力によって共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０の表示面側に黒色粒子８３が集まることで、表示部３の表示面にこの黒色粒子８３の色（即ち、黒色）を表示することができる。
【００７８】
尚、画素電極２１及び共通電極２２間における白色粒子８２及び黒色粒子８３の分布状態によって、白色と黒色との中間階調である、ライトグレー、グレー、ダークグレー等の灰色を表示することも可能である。また、白色粒子８２、黒色粒子８３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示することができる。
【００７９】
次に、以上説明した電気泳動表示パネル１を駆動する駆動回路について、図５を参照して説明する。尚、以下に説明する駆動回路は、電気泳動表示パネル１において走査線駆動回路６０、データ線駆動回路７０等と共に内蔵されて作り込まれてもよいし、例えば外部回路としてパネル外に設けられ電気泳動表示パネル１に実装されるようにしてもよい。
【００８０】
図５は、本実施形態に係る電気泳動表示パネルを駆動する駆動回路の構成を概略的に示すブロック図である。この駆動回路は、その主要部にコントローラを含む制御部７１０、低速クロック供給部７１１、高速クロック供給部７１２、画像信号書込制御部７１４及びメモリ７１５、並びに昇圧回路７１６及びアナログスイッチ７１７を含んでなる。本実施形態に係る電気泳動表示装置は、当該駆動回路及び電気泳動表示パネル１をその主要な構成として備えている。
【００８１】
制御部７１０は、電気泳動表示パネル１の駆動制御を行い、高速クロック供給部７１２、画像信号書込制御部７１４及びメモリ７１５、並びに昇圧回路７１６及びアナログスイッチ７１７の各々の動作を制御する。或いは、制御部７１０は、電気泳動表示装置外の例えばＵＳＢ経由の外部インターフェイス（Ｉ／Ｆ）６０１や、ＵＩ（User Interface）としてのページ送りやページ戻しボタン６０３へのキー入力等による指示を認識し、当該駆動回路や電気泳動表示パネル１の起動を行ったり、電気泳動表示装置の温度管理等を行う。
【００８２】
低速クロック供給部７１１及び高速クロック供給部７１２は水晶発振器等を含んで構成され、所定の周波数のクロックを生成して供給することが可能なように構成されている。低速クロック供給部７１１は制御部７１０を駆動するための例えば３１ｋＨｚの低速クロックの供給を行い、高速クロック供給部７１２は低速クロックより高周波数（例えば２．４ＭＨｚ）の高速クロックの供給を行う。具体的な発振器としては、低速クロックには、音叉型水晶振動子を用いた発振回路や、ＣＲ発振回路を採用することができる。また、高速クロックには、ＣＲ発振回路や、リングオシレータ、セラミック振動子を用いた発振回路、ＡＴ振動子（水晶）を用いた発振回路などが好適である。特に、電気泳動表示装置の駆動には、さほど高精度の発振を必要としないため、低速クロック、高速クロックともに、ＣＲ発振回路とすることにより、安価、かつシンプルな構成で、各クロック供給部を構成することができる。
【００８３】
昇圧回路７１６は、アナログスイッチ７１７を介して電気泳動表示パネル１を駆動するための各種電源を供給可能なように構成される。尚、昇圧回路７１６及びアナログスイッチ７１７は、本発明に係る「電源供給部」の一例を構成する。
【００８４】
図１又は図２において、昇圧回路７１６は、高電位電源線９１に高電位電源電位ＶＥＰを供給すると共に低電位電源線９２に低電位電源電位Ｖｓｓを供給し、共通電位線９３に共通電位Ｖｃｏｍを供給し、第１の制御線９４に第１の電位Ｓ１、及び第２の制御線９５に第２の電位Ｓ２を夫々供給する。また、昇圧回路７１６は、走査線駆動回路６０やデータ線駆動回路７０等を駆動するための電源の供給も行う。
【００８５】
アナログスイッチ７１は、図２に示す５種のスイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓを含んで構成されている。高電位電源電位ＶＥＰはスイッチ９１ｓを介して高電位電源線９１に供給され、同様に、低電位電源電位Ｖｓｓ、共通電位Ｖｃｏｍ、第１の電位Ｓ１及び第２の電位Ｓ２は、スイッチ９２ｓ、９３ｓ、９４ｓ及び９５ｓを介して、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５に夫々供給される。５種のスイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓの各々は、制御部７１０によってオン状態とオフ状態とが切り替えられるように構成されている。スイッチ９１ｓがオン状態とされることで、高電位電源線９１と昇圧回路７１６とが電気的に接続され、スイッチ９１ｓがオフ状態とされることで、高電位電源線９１は電気的に切断されたハイインピーダンス状態とされる。同様に、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５について夫々、スイッチ９２ｓ、９３ｓ、９４ｓ及び９５ｓのうち対応する一つがオン状態とされることで昇圧回路７１６と電気的に接続され、当該一のスイッチがオフ状態とされることでハイインピーダンス状態とされる。
【００８６】
図５において、画像信号書込供給部７１４及びメモリ７１５は、本発明に係る「メモリ書込実行部」の一例を構成する。画像信号書込供給部７１４は、既に説明したように図２に示す画素２０のメモリ回路２５に画像信号を記憶させる、画像信号の書き込み動作を、高速クロック供給部７１２から供給された高速クロックに基づき、メモリ７１５から読み出したシーケンスに従って実行する。
【００８７】
続いて、図６を参照して電気泳動表示装置における表示動作を説明する。
【００８８】
図６は、電気泳動表示装置における表示動作を説明するためのタイミングチャートである。
【００８９】
図６において、本実施形態では、表示動作に係るシーケンス開始前の電源オフ期間ＳＴ１０の後に、前画像を消去する消去期間ＳＴ２０及びＳＴ２１を行い、その後、図１又は図２に示す各画素２０において、画像信号の書き込み動作を行う画像信号書込期間ＳＴ３０の後に画素電極２１に第１の電位Ｓ１又は第２の電位Ｓ２を供給して表示部３に画像を表示する描画期間ＳＴ４０を行い、一連の動作を終了して再び電源オフ期間ＳＴ５０に入る。
【００９０】
図６中には、共通電位Ｖｃｏｍ、及び図５に示す制御部７１０からの画像信号書込制御部７１４への制御信号、更にはこの制御信号に応じて画像信号書込制御部７１４から、図１に示すデータ線駆動回路７０及び走査線駆動回路６０に供給される各種タイミング信号を示してある。
【００９１】
図５において、シーケンス開始前の電源オフ期間ＳＴ１０において、制御部７１０は、例えば外部インターフェイス（Ｉ／Ｆ）６０１や、ページ送りやページ戻しボタン６０３へのキー入力等による指示を待機するスタンバイモードにあり、指示を認識すると低速クロック供給部７１１からの低速クロックに基づいて作動する。スタンバイモードでは、昇圧回路７１６から各種の電源の供給は行われず、且つ図２に示す画素２０について、スイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓはオフ状態となっている。よって、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５はいずれもハイインピーダンス状態にある。従って、図６において、共通電位Ｖｃｏｍもハイインピーダンス状態（Ｈｉ−Ｚ）にある。
【００９２】
その後、制御部７１０により電気泳動表示装置が起動され、表示部３における表示切替を行うべく、前画像を消去する消去期間ＳＴ２０及びＳＴ２１に入る。消去期間ＳＴ２０及びＳＴ２１においては、図１に示す表示部２の各画素２０では、図２に示すメモリ回路２５には前画像を表示する際に入力されたローレベル或いはハイレベルの画像信号が保持された状態にある。よって、各画素２０では、メモリ回路２５からの出力（即ち、高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ）に応じて、スイッチ回路１１０の第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２の一方がオン状態にある。
【００９３】
具体的には、ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。
【００９４】
この際、図５において、制御部７１０は、低速クロックに基づいて昇圧回路７１６及びアナログスイッチ７１７の動作を制御する。昇圧回路７１０は、メモリ回路２５を駆動するためのハイレベル（例えば１５Ｖ）の高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給すると共に、第１の制御線９４及び第２の制御線９５を駆動するための第１の電位Ｓ１及び第２の電位Ｓ２を、ローレベル（例えば０Ｖ）及びハイレベル（例えば１５Ｖ）のうち一方として供給する。即ち、消去期間ＳＴ２０及びＳＴ２１においては、第１の電位Ｓ１及び第２の電位Ｓ２は同電位で供給される。
【００９５】
また、図６に示すように、昇圧回路７１０は、共通電位Ｖｃｏｍを第１の電位Ｓ１及び第２の電位Ｓ２に応じて、ローレベル（例えば０Ｖ）及びハイレベル（例えば１５Ｖ）のいずれかに変動させて供給する。
【００９６】
このように供給された高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ、第１の電位Ｓ１及び第２の電位Ｓ２、並びに共通電位Ｖｃｏｍは、制御部７１０によってオン状態とされたスイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓを介して図２に示す各種の配線９１、９２、９３、９４及び９５に供給される。
【００９７】
従って、表示部３の各画素２０では、画素電極２１には第１の制御線９４又は第２の制御線９５を介して第１の電位Ｓ１又は第２の電位Ｓ２が供給され、共通電極２２には共通電位線９３を介して共通電位Ｖｃｏｍが供給される。これにより、画素電極２１にハイレベルの第１の電位Ｓ１又は第２の電位Ｓ２が供給され、共通電極２２にローレベルの共通電位Ｖｃｏｍが供給される場合には、既に説明したように表示部３にはベタ状の黒色表示が行われる。これに対して、画素電極２１にローレベルの第１の電位Ｓ１又は第２の電位Ｓ２が供給され、共通電極２２にハイレベルの共通電位Ｖｃｏｍが供給される場合には、既に説明したように表示部３にはベタ状の白色表示が行われる。
【００９８】
尚、消去期間ＳＴ２０及びＳＴ２１では、昇圧回路７１０よりスイッチ９４ｓ及び９５ｓを介して、第１の制御線９４及び第２の制御線９５には、各画素２０における表示を階調反転させることが可能なように第１の電位Ｓ１及び第２の電位Ｓ２が夫々互いに異なる電位で供給するようにしてもよい。
【００９９】
また、図６において、シーケンス前の電源オフ期間ＳＴ１０の半ばから消去期間ＳＴ２０及びＳＴ２１にかけては、制御部７１０からの制御信号はローレベル（例えばグランド電位（ＧＮＤ）である０Ｖ）に維持される。その後、画像信号書込期間ＳＴ３０に移行すると、図６に示すように、制御部７１０からの制御信号がハイレベルとなり、画像信号書込制御部７１４が起動され、高速クロック供給部７１２から画像信号書込制御部７１４に高速クロックが供給される。画像信号書込制御部７１４は画像信号書き込み動作に係るシーケンスをメモリ７１５から読み出し、このシーケンスを高速クロックに基づいて実行する。
【０１００】
図６において、画像信号書込制御部７１４は、供給される高速クロックに基づいて、図１に示す走査線駆動回路６０を駆動するためのＹ側クロック信号ＹＣＬＫ（例えば３ｋＨｚ）、及びデータ線駆動回路７０を駆動するためのＸ側クロック信号ＸＣＬＫ（例えば６００ｋＨｚ）を含む各種のタイミング信号を生成して、電気泳動表示パネル１に供給する。
【０１０１】
図１において、走査線駆動回路６０は、Ｙ側クロック信号ＹＣＬＫに基づいて走査線Ｙ１、Ｙ２、…、Ｙｍに順次に走査信号を供給する。走査信号のパルスは画像信号書込制御部７１４から供給されるタイミング信号に含まれる、図６に示すイネーブル信号ＹＥＮＢによって規定される。そして、一のイネーブル信号ＹＥＮＢに基づいて走査線Ｙ１、Ｙ２、…、Ｙｍのうち一の走査線が選択される期間において、データ線駆動回路７０はＸ側クロック信号ＸＣＬＫに基づいてデータ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給する。
【０１０２】
図２において各画素２０では、走査信号に応じて画素スイッチング用トランジスタ２４から画像信号がメモリ回路２５の入力端子Ｎ１に入力される。
【０１０３】
図５において、昇圧回路７１６は、ハイレベル（例えば５Ｖ）の高電位電源電位ＶＥＰ及びローレベルの低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給する。図２において、高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓは夫々、オン状態とされたスイッチ９１ｓ及び９２ｓを介して高電位電源線９１及び低電位電源線９２に供給される。一方で、画像信号書込期間ＳＴ３０では、昇圧回路７１６は、共通電位Ｖｃｏｍ並びに第１の電位Ｓ１及び第２の電位Ｓ２の供給を行わず、スイッチ９３ｓ、９４ｓ及び９５ｓはオフ状態となっている。よって、図６に示す共通電位Ｖｃｏｍはハイインピーダンス状態（Ｈｉ−Ｚ）にあり、図２に示す共通電位線９３、第１の制御線９４及び第２の制御線９５はハイインピーダンス状態にある。
【０１０４】
続いて、描画期間ＳＴ４０に移行する。図５において、制御部７１０からの制御信号は図６に示すようにローレベルとなり、高速クロック供給部７１２からの高速クロックの供給が停止されると共に、画像信号書込制御部７１４の動作も停止する。昇圧回路７１６及びアナログスイッチ７１７は、制御部７１０により低速クロックに基づいて駆動制御される。
【０１０５】
昇圧回路７１６は、ハイレベル（例えば１５Ｖ）の高電位電源電位ＶＥＰ及びローレベルの低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給すると共に、第１の電位Ｓ１をハイレベル（例えば１５Ｖ）として供給し、第２の電位Ｓ２をローレベル（例えば０Ｖ）として供給する。この場合、第１の電位Ｓ１が供給される期間において第２の電位Ｓ２は供給されず、第２の電位Ｓ２が供給される期間において第１の電位Ｓ１は供給されない。
【０１０６】
図６に示すように、昇圧回路７１０は、好ましくは共通電位Ｖｃｏｍをローレベル（例えば０Ｖ）及びハイレベル（例えば１５Ｖ）のいずれかに周期的に変動させて供給する。これにより描画期間ＳＴ４０においては、例えば周波数が５０Ｈｚでコモン振り駆動が行われる。
【０１０７】
このように供給された高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ、第１の電位Ｓ１及び第２の電位Ｓ２、更には共通電位Ｖｃｏｍは、制御部７１０によってオン状態とされたスイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓを介して図２に示す各種の配線９１、９２、９３、９４及び９５に供給される。但し、第１の電位Ｓ１が供給される期間においては、第１の制御線９４がスイッチ９４ｓを介して昇圧回路７１０に電気的に接続され、第２の制御線９５は対応するスイッチ９５ｓがオフ状態とされるため、ハイインピーダンス状態にある。一方で、第２の電位Ｓ２が供給される期間においては、第２の制御線９５がスイッチ９５ｓを介して昇圧回路７１０に電気的に接続され、第１の制御線９４は対応するスイッチ９４ｓがオフ状態とされるため、ハイインピーダンス状態にある。
【０１０８】
表示部３において、各画素２０では、メモリ回路２５にはローレベル或いはハイレベルの画像信号が保持された状態にある。よって、各画素２０では、メモリ回路２５からの出力（高電位電源電位ＶＥＰ及び低電位電源電位Ｖｓｓ）に応じて、スイッチ回路１１０の第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２の一方がオン状態にある。
【０１０９】
具体的には、ローレベルの画像信号が入力された画素２０では、第１のトランスミッションゲート１１１のみがオン状態にあり、画素電極２１は第１の制御線９４に電気的に接続されている。また、ハイレベルの画像信号が入力された画素２０では、第２のトランスミッションゲート１１２のみがオン状態にあり、画素電極２１は第２の制御線９５に電気的に接続されている。
【０１１０】
従って、ローレベルの画像信号が入力された画素２０では、第１の制御線９４から第１の電位Ｓ１（ハイレベル、例えば１５Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがローレベル（例えば０Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、黒色表示が行われる。一方で、ハイレベルの画像信号が入力された画素２０では、第２の制御線９５から第２の電位Ｓ２（ローレベル、例えば０Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがハイレベル（例えば１５Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、白色表示が行われる。
【０１１１】
その後、シーケンスを終了し電源オフ期間ＳＴ５０に移行する。電源オフ期間ＳＴ５０では、再び昇圧回路７１６から各種の電源の供給は行われず、且つ図２に示す画素２０について、スイッチ９１ｓ、９２ｓ、９３ｓ、９４ｓ及び９５ｓはオフ状態となっている。よって、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４及び第２の制御線９５はいずれもハイインピーダンス状態にある。従って、図６において、共通電位Ｖｃｏｍもハイインピーダンス状態（Ｈｉ−Ｚ）にあり、制御部７１０は好ましくは再びスタンバイモードに入るため、制御信号の供給を停止する。
【０１１２】
以上説明したように、本実施形態では、（i）図６に示す画像信号書込期間ＳＴ３０において、画素２０のメモリ回路２５への画像信号の書き込みは、制御部７１０による制御に基づいて高速クロックにより行い、（ii）図６における消去期間ＳＴ２０及びＳＴ２１における全黒又は全白等の消去画像の表示、並びに描画期間ＳＴ４０における画像表示、更には電源オフ期間ＳＴ１０又はＳＴ５０におけるスタンバイモードからの起動等の動作を制御部７１０による制御に基づいて低速クロックにより行う。
【０１１３】
既に説明した動作例によれば、上記（i）については、図１に示す表示部３における複数の画素２０を夫々、行方向に配列された画素行毎に列方向に順次に選択し、画素行が選択される期間においてこれに属する画素の各々に画像信号の書き込みを行うため、係る動作を俊敏に行うためには高速クロックに基づいてその動作を制御する必要がある。一方で、上記（ii）については、上述したような動作例によれば、所定の画像表示を行う際には、画素行毎に共通の第１の制御線９４及び第２の制御線９５並びに共通電位線９３を介して、第１の電位Ｓ１及び第２の電位Ｓ２並びに共通電位Ｖｃｏｍを夫々画素電極２１及び共通電極２２の各々に供給する。従って、上記（ii）については、上記（i）と比較して低周波数の低速クロックに基づいてその動作を制御すれば足りる。また、上記（ii）に含まれる他の動作として、スタンバイモードからの電気泳動表示装置の起動等についても、低速クロックに基づいてその動作を制御すれば足りる。尚、既に説明したように描画期間ＳＴ４０において周期的に共通電位Ｖｃｏｍを２値的に変動させてコモン振り駆動が行われるが、この場合も、低速クロックに基づいてその動作を制御すれば足りる。
【０１１４】
また、上記（i）においては、別途に図５に示す駆動回路内に設けられた画像信号書込制御部７１４を制御することで、制御部７１０自体は高速クロックを要する動作を行わないため、制御部７１０は低速クロックで駆動されれば足りる。よって、本実施形態では、制御部７１０を低速クロックに基づいて駆動することが可能となる。
【０１１５】
従って、本実施形態によれば、制御部７１０が、低速クロックで足りる上記（i）以外の上記（ii）の動作を不要に高速クロックに基づいて制御するのを回避しているので、仮に何らの対策も施さず、常時に高速クロックのみで駆動し各種の制御を行う場合と比較して消費電力を小さくすることができる。従って、比較的低電力で電気泳動表示装置を駆動することができ、簡易な二次電池等を利用することが可能となる。
【０１１６】
＜第２実施形態＞
第２実施形態に係る電気泳動表示装置について、図７から図１０を参照して説明する。尚、第２実施形態に係る電気泳動表示装置は、本発明に係る第２の電気泳動表示装置の一例である。
【０１１７】
先ず、本実施形態に係る電気泳動表示装置における電気泳動パネルの全体構成について、図７及び図８を参照して説明する。
【０１１８】
図７は、第２実施形態に係る電気泳動表示パネルの全体構成を示すブロック図である。尚、図７において、図１から図６に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。この点については、後述する図８から図１０においても同様である。
【０１１９】
図７において、第２実施形態に係る電気泳動表示パネル２は、その主要な構成要素として表示部３ｂ、走査線駆動回路６０及びデータ線駆動回路７０を備えている。
【０１２０】
表示部３ｂには、ｍ行×ｎ列分の画素２０ｂがマトリクス状に配列されている。また、表示部３ｂには、ｍ本の走査線４０と、ｎ本のデータ線５０とが互いに交差するように設けられている。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０ｂが配置されている。
【０１２１】
各画素２０ｂは、高電位電源線９１、低電位電源線９２及び共通電位線９３に電気的に接続されている。高電位電源線９１、低電位電源線９２及び共通電位線９３は夫々、行方向（即ち、Ｘ方向）に沿って配列する画素２０ｂからなる画素列毎に、画素列に属する画素２０ｂに共通に配線されている。
【０１２２】
図８は、第２実施形態における画素の電気的な構成を示す等価回路図である。
【０１２３】
図８において、画素２０ｂは、本発明に係る「画素スイッチング素子」の一例である画素スイッチング用トランジスタ２４と、メモリ回路２２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
【０１２４】
画素スイッチング用トランジスタ２４は、Ｎ型トランジスタで構成されている。画素スイッチング用トランジスタ２４は、そのゲートが走査線４０に電気的に接続されており、そのソースがデータ線５０に電気的に接続されており、そのドレインがメモリ回路２２５の入力端子Ｎ２１に電気的に接続されている。画素スイッチング用トランジスタ２４は、データ線駆動回路７０（図７参照）からデータ線５０を介して供給される画像信号を、走査線駆動回路６０（図７参照）から走査線４０を介してパルス的に供給される走査信号に応じたタイミングで、メモリ回路２２５の入力端子Ｎ２１に出力する。
【０１２５】
メモリ回路２２５は、インバータ回路２２５ａ及び２２５ｂを有しており、ＳＲＡＭとして構成されている。
【０１２６】
インバータ回路２２５ａ及び２２５ｂは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバータ回路２２５ａの入力端子とインバータ回路２２５ｂの出力端子とが互いに電気的に接続され、インバータ回路２２５ｂの入力端子とインバータ回路２２５ａの出力端子とが互いに電気的に接続されている。インバータ回路２２５ａの入力端子が、メモリ回路２２５の入力端子Ｎ２１として構成されており、インバータ回路２２５ａの出力端子が、メモリ回路２２５の出力端子Ｎ２２として構成されている。
【０１２７】
インバータ回路２２５ａは、Ｎ型トランジスタ２２５ａ１及びＰ型トランジスタ２２５ａ２を有している。Ｎ型トランジスタ２２５ａ１及びＰ型トランジスタ２２５ａ２のゲートは、メモリ回路２２５の入力端子Ｎ２１に電気的に接続されている。Ｎ型トランジスタ２２５ａ１のソースは、低電位電源電位Ｖｓｓが供給される低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２２５ａ２のソースは、高電位電源電位ＶＥＰが供給される高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２２５ａ１及びＰ型トランジスタ２２５ａ２のドレインは、メモリ回路２２５の出力端子Ｎ２２に電気的に接続されている。
【０１２８】
インバータ回路２２５ｂは、Ｎ型トランジスタ２２５ｂ１及びＰ型トランジスタ２２５ｂ２を有している。Ｎ型トランジスタ２２５ｂ１及びＰ型トランジスタ２２５ｂ２のゲートは、メモリ回路２２５の出力端子Ｎ２２に電気的に接続されている。Ｎ型トランジスタ２２５ｂ１のソースは、低電位電源線９２に電気的に接続されている。Ｐ型トランジスタ２２５ｂ２のソースは、高電位電源線９１に電気的に接続されている。Ｎ型トランジスタ２２５ｂ１及びＰ型トランジスタ２２５ｂ２のドレインは、メモリ回路２２５の入力端子Ｎ２１に電気的に接続されている。
【０１２９】
メモリ回路２２５は、その入力端子Ｎ２１にハイレベルの画像信号が入力されると、その出力端子Ｎ２２から低電位電源電位Ｖｓｓを出力し、その入力端子Ｎ２１にローレベルの画像信号が入力されると、その出力端子Ｎ２２から高電位電源電位ＶＥＰを出力する。即ち、メモリ回路２２５は、入力された画像信号を、低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰとして記憶可能に構成されている。メモリ回路２２５の出力端子Ｎ２２は、画素電極２１に電気的に接続されている。よって、画素電極２１には、メモリ回路２２５に記憶された（言い換えれば、書き込まれた）画像信号に応じて、メモリ回路２２５から低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰが供給される。即ち、メモリ回路２２５は、画素スイッチング用トランジスタ２４を介して画像信号を書き込む（言い換えれば、画素スイッチング用トランジスタ２４を介して供給される画像信号を記憶する）ことが可能であると共に、この書き込まれた（或いは記憶された）画像信号に応じて所定の画素電位としての低電位電源電位Ｖｓｓ又は高電位電源電位ＶＥＰを画素電極２１に供給可能に構成されている。
【０１３０】
次に、以上説明した電気泳動表示パネル２を駆動する駆動回路について、図９を参照して説明する。
【０１３１】
図９は、第２実施形態に係る電気泳動表示パネルを駆動する駆動回路の構成を概略的に示すブロック図である。
【０１３２】
図９において、第２実施形態に係る駆動回路は、その主要部にコントローラを含む制御部７１０ｂ、低速クロック供給部７１１、高速クロック供給部７１２、画像信号書込制御部７１４及びメモリ７１５、並びに昇圧回路７１６ｂ及びアナログスイッチ（Analog SW）７１７ｂを含んでなる。第２実施形態に係る電気泳動表示装置は、当該駆動回路及び電気泳動表示パネル２をその主要な構成として備えている。
【０１３３】
制御部７１０ｂは、電気泳動表示パネル２の駆動制御を行い、高速クロック供給部７１２、画像信号書込制御部７１４及びメモリ７１５、並びに昇圧回路７１６ｂ及びアナログスイッチ７１７ｂの各々の動作を制御する。また、制御部７１０ｂは、電気泳動表示装置外の例えばＵＳＢ経由の外部インターフェイス（Ｉ／Ｆ）６０１や、ＵＩとしてのページ送りやページ戻しボタン６０３へのキー入力等による指示を認識し、当該駆動回路や電気泳動表示パネル２の起動を行ったり、電気泳動表示装置の温度管理等を行う。
【０１３４】
昇圧回路７１６ｂは、アナログスイッチ７１７ｂを介して電気泳動表示パネル２を駆動するための各種電源を供給可能なように構成されている。尚、昇圧回路７１６ｂ及びアナログスイッチ７１７ｂは、本発明に係る「電源供給部」の一例を構成する。
【０１３５】
図７から図９において、昇圧回路７１６ｂは、高電位電源線９１に高電位電源電位ＶＥＰを供給すると共に低電位電源線９２に低電位電源電位Ｖｓｓを供給し、更に、共通電位線９３に共通電位Ｖｃｏｍを供給する。また、昇圧回路７１６ｂは、走査線駆動回路６０やデータ線駆動回路７０等を駆動するための電源の供給も行う。
【０１３６】
アナログスイッチ７１ｂは、図８に示す３種のスイッチ９１ｓ、９２ｓ及び９３ｓを含んで構成されている。高電位電源電位ＶＥＰはスイッチ９１ｓを介して高電位電源線９１に供給され、同様に、低電位電源電位Ｖｓｓ及び共通電位Ｖｃｏｍは、スイッチ９２ｓ及び９３ｓを介して、低電位電源線９２及び共通電位線９３に夫々供給される。３種のスイッチ９１ｓ、９２ｓ及び９３ｓの各々は、制御部７１０ｂによってオン状態とオフ状態とが切り替えられるように構成されている。スイッチ９１ｓがオン状態とされることで、高電位電源線９１と昇圧回路７１６ｂとが電気的に接続され、スイッチ９１ｓがオフ状態とされることで、高電位電源線９１は電気的に切断されたハイインピーダンス状態とされる。同様に、低電位電源線９２及び共通電位線９３について夫々、スイッチ９２ｓ及び９３ｓのうち対応する一つがオン状態とされることで昇圧回路７１６ｂと電気的に接続され、当該一のスイッチがオフ状態とされることでハイインピーダンス状態とされる。
【０１３７】
次に、第２実施形態に係る電気泳動表示装置における表示動作について、図１０を参照して説明する。
【０１３８】
図１０は、第２実施形態に係る電気泳動表示装置における表示動作を説明するためのタイミングチャートである。
【０１３９】
図１０において、第２実施形態では、表示動作に係るシーケンス開始前の電源オフ期間ＳＴ１０の後に、前画像を消去する消去期間ＳＴ２０及びＳＴ２１を行い、その後、各画素２０ｂ（図１及び図２参照）において、画像信号の書き込み動作を行う画像信号書込期間ＳＴ３０の後に、画素電極２１及び共通電極２２間に電圧を印加することで表示部３ｂに画像を表示する描画期間ＳＴ４０ｂを行い、一連の動作を終了して再び電源オフ期間ＳＴ５０に入る。
【０１４０】
図１０中には、共通電位Ｖｃｏｍ、及び制御部７１０ｂ（図９参照）からの画像信号書込制御部７１４への制御信号、更にはこの制御信号に応じて画像信号書込制御部７１４から、データ線駆動回路７０及び走査線駆動回路６０（図７参照）に供給される各種タイミング信号を示してある。
【０１４１】
第２実施形態では、上述した第１実施形態における動作と概ね同様に、（i）図１０に示す画像信号書込期間ＳＴ３０において、画素２０ｂのメモリ回路２２５への画像信号の書き込みは、制御部７１０ｂによる制御に基づいて高速クロックにより行い、（ii）図１０における消去期間ＳＴ２０及びＳＴ２１における全黒又は全白等の消去画像の表示、並びに描画期間ＳＴ４０ｂにおける画像表示、更には電源オフ期間ＳＴ１０又はＳＴ５０におけるスタンバイモードからの起動等の動作を制御部７１０ｂによる制御に基づいて低速クロックにより行う。
【０１４２】
具体的には、図９及び図１０において、シーケンス前の電源オフ期間ＳＴ１０の半ばから消去期間ＳＴ２０及びＳＴ２１にかけては、制御部７１０ｂからの制御信号はローレベル（例えばグランド電位（ＧＮＤ）である０Ｖ）に維持される。その後、画像信号書込期間ＳＴ３０に移行すると、制御部７１０ｂからの制御信号がハイレベルとなり、画像信号書込制御部７１４が起動され、高速クロック供給部７１２から画像信号書込制御部７１４に高速クロックが供給される。画像信号書込制御部７１４は画像信号書き込み動作に係るシーケンスをメモリ７１５から読み出し、このシーケンスを高速クロックに基づいて実行する。画像信号書込期間ＳＴ３０の終了時には、各画素２０ｂは、メモリ回路２２５にローレベル或いはハイレベルの画像信号が書き込まれた（或いは保持された）状態となる。
【０１４３】
続いて、描画期間ＳＴ４０ｂに移行する。制御部７１０ｂからの制御信号は図１０に示すようにローレベルとなり、高速クロック供給部７１２からの高速クロックの供給が停止されると共に、画像信号書込制御部７１４の動作も停止する。昇圧回路７１６ｂ及びアナログスイッチ７１７ｂは、制御部７１０ｂにより低速クロックに基づいて駆動制御される。
【０１４４】
描画期間ＳＴ４０ｂにおいて、昇圧回路７１６ｂは、ハイレベル（例えば１５Ｖ）の高電位電源電位ＶＥＰ及びローレベルの低電位電源電位Ｖｓｓ（例えば０Ｖ）を供給する。また、昇圧回路７１６ｂは、共通電位Ｖｃｏｍをローレベル（例えば０Ｖ）及びハイレベル（例えば１５Ｖ）のいずれかに周期的に変動させて供給する。これにより描画期間ＳＴ４０ｂにおいては、例えば周波数が５０Ｈｚでコモン振り駆動が行われる。即ち、画像信号書込期間ＳＴ３０においてハイレベルの画像信号がメモリ回路２２５に書き込まれた画素２０ｂでは、描画期間ＳＴ４０ｂにおいてメモリ回路２２５から低電位電源電位Ｖｓｓ（例えば０Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがハイレベル（例えば１５Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、白色表示が行われる。一方で、画像信号書込期間ＳＴ３０においてハイレベルの画像信号がメモリ回路２２５に書き込まれた画素２０ｂでは、描画期間ＳＴ４０ｂにおいてメモリ回路２２５から高電位電源電位ＶＥＰ（例えば１５Ｖ）が画素電極２１に供給され、共通電位線９３から供給される共通電位Ｖｃｏｍがローレベル（例えば０Ｖ）のときに生じる共通電極２２との間の電位差に基づいて、黒色表示が行われる。
【０１４５】
その後、シーケンスを終了し電源オフ期間ＳＴ５０に移行する。電源オフ期間ＳＴ５０では、再び昇圧回路７１６ｂから各種の電源の供給は行われず、且つ画素２０ｂについて、スイッチ９１ｓ、９２ｓ及び９３ｓはオフ状態となっている。
【０１４６】
以上のように、第２実施形態によれば、制御部７１０ｂが、低速クロックで足りる、消去期間ＳＴ２０及びＳＴ２１における全黒又は全白等の消去画像の表示、並びに描画期間ＳＴ４０ｂにおける画像表示、更には電源オフ期間ＳＴ１０又はＳＴ５０におけるスタンバイモードからの起動等の動作（言い換えれば、高速クロックが必須であるメモリ回路２２５への画像信号の書き込み動作以外の動作）を不要に高速クロックに基づいて制御するのを回避しているので、仮に何らの対策も施さず、常時に高速クロックのみで駆動し各種の制御を行う場合と比較して消費電力を小さくすることができる。従って、第２実施形態によれば、上述した第１実施形態と同様に、比較的低電力で電気泳動表示装置を駆動することができ、簡易な二次電池等を利用することが可能となる。
【０１４７】
＜電子機器＞
次に、上述した電気泳動表示装置を適用した電子機器について、図１１及び図１２を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。
【０１４８】
図１１は、電子ペーパー１４００の構成を示す斜視図である。
【０１４９】
図１１に示すように、電子ペーパー１４００は、上述した実施形態に係る電気泳動表示装置を表示部１４０１として備えている。電子ペーパー１４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１４０２を備えて構成されている。
【０１５０】
図１２は、電子ノート１５００の構成を示す斜視図である。
【０１５１】
図１２に示すように、電子ノート１５００は、図１１で示した電子ペーパー１４００が複数枚束ねられ、カバー１５０１に挟まれているものである。カバー１５０１は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１５２】
上述した電子ペーパー１４００及び電子ノート１５００は、上述した実施形態に係る電気泳動表示装置を備えるので、消費電力が小さく、高品質な画像表示を行うことが可能である。
【０１５３】
尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。
【０１５４】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気泳動表示装置用駆動回路、電気泳動表示装置及び該電気泳動表示装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１５５】
【図１】第１実施形態に係る電気泳動表示パネルの全体構成を示すブロック図である。
【図２】第１実施形態における画素の電気的な構成を示す等価回路図である。
【図３】第１実施形態に係る電気泳動表示パネルの表示部の部分断面図である。
【図４】マイクロカプセルの構成を示す模式図である。
【図５】第１実施形態に係る電気泳動表示パネルを駆動する駆動回路の構成を概略的に示すブロック図である。
【図６】第１実施形態に係る電気泳動表示装置における表示動作を説明するためのタイミングチャートである。
【図７】第２実施形態に係る電気泳動表示パネルの全体構成を示すブロック図である。
【図８】第２実施形態における画素の電気的な構成を示す等価回路図である。
【図９】第２実施形態に係る電気泳動表示パネルを駆動する駆動回路の構成を概略的に示すブロック図である。
【図１０】第２実施形態に係る電気泳動表示装置における表示動作を説明するためのタイミングチャートである。
【図１１】電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。
【図１２】電気泳動表示装置を適用した電子機器の一例たる電子ノートの構成を示す斜視図である。
【符号の説明】
【０１５６】
２０、２０ｂ…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング用トランジスタ、２５…メモリ回路、２８…素子基板、２９…対向基板、８０…マイクロカプセル、８２…白色粒子、８３…黒色粒子、１１０…スイッチ回路、２２５…メモリ回路、７１０、７１０ｂ…制御部、７１１…低速クロック供給部、７１２…高速クロック供給部
【図１】
2009258616.tif 000003
【図２】
2009258616.tif 000004
【図３】
2009258616.tif 000005
【図４】
2009258616.tif 000006
【図５】
2009258616.tif 000007
【図６】
2009258616.tif 000008
【図７】
2009258616.tif 000009
【図８】
2009258616.tif 000010
【図９】
2009258616.tif 000011
【図１０】
2009258616.tif 000012
【図１１】
2009258616.tif 000013
【図１２】
2009258616.tif 000014