(57)【要約】【課題】選択トランジスタのしきい値電圧を十分高く設定でき、良好なカットオフ特性を有する選択トランジスタを備える不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１積層部１１０と、第２積層部１２０とを備える。第１積層部１１０は、ブロック絶縁層１１３、電荷蓄積層１１４、及びトンネル絶縁層１１５の側壁の側壁に接して設けられたｎ−型半導体層１１６を備える。第２積層部１２０は、ゲート絶縁層１２４の側壁に接して設けられたｐ−型半導体層１２５を備える。【選択図】図２Ｂ
2009164485.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁層及び第１導電層が交互に積層された第１積層部と、
前記第１積層部の上面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部と
を備え、
前記第１積層部は、
電荷を蓄積する電荷蓄積層を含むゲート絶縁膜と、
前記ゲート絶縁膜に接して設けられ且つ積層方向に延びるように形成された第１半導体層と
を備え、
前記第２積層部は、
前記第２絶縁層の側壁及び前記第２導電層の側壁に接して設けられた第３絶縁層と、
前記第３絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層と
を備え、
前記第１半導体層は第１導電型であり、前記第２半導体層のうち前記第２導電層の側壁に接して設けられた部分は第２導電型である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１半導体層は、前記第１積層部に形成されたトレンチ内において、その断面形状がＵ字形状を有するように形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１半導体層の前記Ｕ字形状の部分に埋め込まれたＳＯＩ絶縁膜を更に備え、
前記ＳＯＩ絶縁膜は、その上面が前記第２導電層の上面と略一致していることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２半導体層に接続される第３半導体層を更に備え、
ビット線に接続される前記第３半導体層は、第１方向に並ぶ複数の前記第２半導体層毎に形成され、
ソース線に接続される前記第３半導体層は、前記第１方向に並ぶ複数の前記第２半導体層に共通接続される
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置として、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
近年の不揮発性半導体記憶装置の益々の微細化の要求に対応するため、半導体基板に対し垂直方向に延在する１つの柱状半導体層にメモリセルを設け、このメモリセルの上下に選択トランジスタを設ける３次元型の半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
通常、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されてＮＡＮＤセルユニットを構成する。しかし、垂直方向にメモリセルと選択トランジスタを設ける場合、特許文献１に記載されているように柱状半導体層に各メモリセルのソース／ドレイン拡散層を選択的に作成することは技術的に困難である。
【０００５】
そのため、柱状半導体層にソース／ドレイン拡散層を形成せず、ｎ−型柱状半導体層をそのままチャネル領域・ソース／ドレイン拡散層として使用することがある。この場合、選択トランジスタ直下のチャネル領域もｎ−型半導体層となり、選択トランジスタのしきい値が低くなるため、良好なカットオフ特性を得ることが難しかった。また、選択トランジスタのしきい値が負になる場合があり、選択トランジスタをオフするために負電圧を用いることもあった。
【特許文献１】特開２００５−８５９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、選択トランジスタのしきい値電圧を十分高く設定でき、良好なカットオフ特性を有する選択トランジスタを備える不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る不揮発性半導体記憶装置は、第１絶縁層及び第１導電層が交互に積層された第１積層部と、前記第１積層部の上面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部とを備え、前記第１積層部は、電荷を蓄積する電荷蓄積層を含むゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ且つ積層方向に延びるように形成された第１半導体層とを備え、前記第２積層部は、前記第２絶縁層の側壁及び前記第２導電層の側壁に接して設けられた第３絶縁層と、前記第３絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層とを備え、前記第１半導体層は第１導電型であり、前記第２半導体層のうち前記第２導電層の側壁に接して設けられた部分は第２導電型であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、選択トランジスタのしきい値電圧を十分高く設定でき、良好なカットオフ特性を有する選択トランジスタを備える不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、以下に記載する「ｎ＋型」はｎ型不純物濃度が高い半導体を示し、「ｎ−型」はｎ型不純物濃度が低い半導体を示す。これと同様に、「ｐ＋型」、「ｐ−型」は、それぞれ、ｐ型不純物濃度が高い半導体、ｐ型不純物濃度が低い半導体を示す。
（不揮発性半導体記憶装置の回路構成）
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置の回路図である。本実施の形態に係る不揮発性半導体記憶装置は、いわゆるＮＡＮＤ型フラッシュメモリである。
【００１０】
図１に示すように、データの消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。なお、図１に示す例では、８個のメモリセルＭＣが、直列接続されている。なお、図１において、メモリセルＭＣは、８個であるが、その他の数としてもよい。
【００１１】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートＣＧ０〜ＣＧ７には、それぞれワード線ＷＬ０〜ＷＬ７が接続されている。ソース側選択トランジスタＳＳＴのゲート端子には、ソース側選択ゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側選択トランジスタＳＤＴのゲート端子には、ドレイン側選択ゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１２】
ソース側選択ゲート線ＳＧＳＬ及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１３】
このユニットが行方向（図１に示すワード線ＷＬの延びる方向）に複数個配列されてブロックが構成されている。１個のブロックの中で同じワード線ＷＬに接続された複数のメモリセルＭＣは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。
【００１４】
（本実施の形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２Ａ及び図２Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２Ａは、本実施の形態に係る不揮発性半導体記憶装置の上面図であり、図２Ｂは、図２ＡのＡ−Ａ’断面図である。なお、図２Ａは、上部に設けられたビット線ＢＬ（後述する配線層１３３）及び後述する絶縁層１３５を省略して示している。図２Ａ及び図２Ｂにおいて、上述したビット線ＢＬの延びる方向をＸ方向とし、上述したソース線ＳＬ（後述する配線層１３４）の延びる方向をＹ方向とする。また、各層が積層される方向（積層方向）をＺ方向とする。
【００１５】
図２Ａ及び図２Ｂに示すように、本実施の形態に係る不揮発性半導体記憶装置は、ＳＯＩ（Silicon On Insulator）構造を有するＮＡＮＤ型フラッシュメモリである。また、本実施の形態に係るメモリセルＭＣ及び選択トランジスタＳＳＴ、ＳＤＴとしては、縦型メモリセルトランジスタ及び縦型選択トランジスタを用いている。なお、縦型のトランジスタとは、チャネルが半導体基板の表面に垂直な方向（Ｚ方向）に形成されるトランジスタのことである。
【００１６】
基板１０上には、酸化アルミニウム膜（Ａｌ２Ｏ３）からなる絶縁層１１が形成されている。絶縁層１１上には一対の第１積層部１１０Ａ、１１０Ｂが形成されている。この第１積層部１１０Ａ、１１０Ｂには、メモリセルＭＣが形成される。
【００１７】
また、第１積層部１１０Ａ上には、第２積層部１２０Ａ及び第３積層部１３０Ａが積層されている。同様に、第１積層部１１０Ｂ上には、第２積層部１２０Ｂ及び第３積層部１３０Ｂが積層されている。第２積層部１２０Ａ、１２０Ｂには、それぞれ選択トランジスタＳＤＴ、ＳＳＴが形成される。また、第３積層部１３０Ａ及び１３０Ｂには、コンタクトプラグ層及び配線層が形成される。
【００１８】
なお、第１積層部１１０Ａ、第２積層部１２０Ａ、及び第３積層部１３０Ａは、第１積層部１１０Ｂ、第２積層部１２０Ｂ、及び第３積層部１３０Ｂに対し、Ｘ方向に所定長さ離間して形成されている。また、第１積層部１１０Ａ、第２積層部１２０Ａ、第３積層部１３０Ａ、第１積層部１１０Ｂ、第２積層部１２０Ｂ、及び第３積層部１３０Ｂの外周には、絶縁層１４０、絶縁層１５０及び絶縁層１５１が堆積されている。絶縁層１４０は、１つのＮＡＮＤセルユニットを形成する第１積層部１１０Ａ、１１０Ｂ、第２積層部１２０Ａ、１２０Ｂの間の挟まれる位置に形成されるＳＯＩ絶縁層である。より具体的には、絶縁層１４０は、後述するｎ−型半導体層１１６のＵ字形状部分に埋め込まれるように形成されている。そして、絶縁層１４０は、その上面が後述する第２導電層１２２の上面と略一致するように形成されている。
【００１９】
絶縁層１５０は複数のＮＡＮＤセルユニットを絶縁分離するように形成されている。絶縁層１５１は、Ｙ方向に並ぶＮＡＮＤセルユニット（後述するｎ−型半導体層１１６、ｎ型半導体層１２６）を互いに絶縁分離するように配置されている。
【００２０】
第１積層部１１０Ａは、下層から、第１導電層１１１ａ〜１１１ｄと、第１層間絶縁層（第１絶縁層）１１２とを交互に積層させて形成されている。第１積層部１１０Ｂは、下層から、第１導電層１１１ｅ〜１１１ｈと、第１層間絶縁層（第１絶縁層）１１２とを交互に積層させて形成されている。各第１導電層１１１ａ〜１１１ｈは、上述した各メモリセルＭＣの制御ゲートＣＧ０〜ＣＧ７として機能する。
【００２１】
また、各第１積層部１１０Ａ、及び１１０Ｂは、それら第１積層部１１０Ａ、１１０Ｂが絶縁層１４０を介して対向する側面に、ブロック絶縁層１１３、電荷蓄積層１１４、トンネル絶縁層１１５、ｎ−型半導体層（第１半導体層）１１６を有する。これらの層１１３〜１１５は、メモリセルＭＣのデータを保持するための電荷蓄積層を含むゲート絶縁膜を構成する。また、ｎ−型半導体層１１６は、メモリセルＭＣのチャネル部、及びソース／ドレインとして機能する。
【００２２】
第１導電層１１１ａ〜１１１ｈには、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第１導電層１１１ａ〜１１１ｄ及び第１導電層１１１ｅ〜１１１ｈは、Ｘ方向の第１積層部１１０Ａ、１１０Ｂの対向する側とは反対側の端部に、シリサイド層１１７を有する。
【００２３】
第１層間絶縁層１１２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００２４】
ブロック絶縁層１１３は、第１導電層１１１ａ〜１１１ｈ及び第１層間絶縁層１１２の側壁に接して形成されている。ブロック絶縁層１１３は、電荷蓄積層１１４に蓄積された電荷のゲート電極への拡散を防止する。ブロック絶縁層１１３としては、たとえば、シリコン酸化膜（ＳｉＯ２）が用いられる。ブロック絶縁層１１３の膜厚は、４ｎｍ程度である。
【００２５】
電荷蓄積層１１４は、ブロック絶縁層１１３に接して設けられ且つ電荷を蓄積するように形成されている。電荷蓄積層１１４としては、例えばシリコン窒化膜（ＳｉＮ）が用いられる。電荷蓄積層１１４の膜厚は、８ｎｍ程度である。
【００２６】
トンネル絶縁層１１５は、電荷蓄積層１１４に接して設けられている。トンネル絶縁層１１５は、電荷蓄積層１１４にｎ−型半導体層１１６から電荷を蓄積する際又は電荷蓄積層１１４に蓄積された電荷がｎ−型半導体層１１６へ拡散する際に電位障壁となる。トンネル絶縁層１１５としては、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。シリコン酸化膜は、シリコン窒化膜よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。トンネル絶縁層１１５の膜厚は、４ｎｍ程度である。
【００２７】
つまり、上記ブロック絶縁層１１３、電荷蓄積層１１４、トンネル絶縁層１１５により、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）が構成されている。
【００２８】
ｎ−型半導体層１１６は、Ａ−Ａ’線における断面形状がＵ字型になっている。つまり、ｎ−型半導体層１１６は、各トンネル絶縁層１１５に接して設けられ且つ積層方向に延びるよう（ピラー状）に形成された側部と、一対の側部の底を連結するように形成された底部を有する。これにより、１つのＮＡＮＤセルユニットは、その断面がＵ字形状を有するように形成されている。ｎ−型半導体層１１６の側部の上端は、後述する第２積層部１２０Ａ、１２０Ｂの下方に位置する第２層間絶縁層１２１の上面まで形成されている。なお、ｎ−型半導体層１１６は、低濃度のｎ型不純物が導入された半導体材料により構成される。なお、ｎ−型半導体層１１６は、図２Ａに示すように、Ｙ方向において互いに絶縁分離されるように複数個形成されている。
【００２９】
各第２積層部１２０Ａ、１２０Ｂは、第１積層部１１０Ａ、１１０Ｂ上に、第２層間絶縁層（第２絶縁層）１２１、第２導電層１２２、第２層間絶縁層１２１、第３層間絶縁層１２３を積層した構成を有する。換言すると、２つの第２層間絶縁層１２１間に第２導電層１２２が積層されている。第２導電層１２２は、第２積層部１２０Ａにおいてドレイン側選択トランジスタＳＤＴのドレイン側選択ゲート線ＳＧＤＬとして機能する。また、第２導電層１２２は、第２積層部１２０Ｂにおいてソース側選択トランジスタＳＳＴのソース側選択制御ゲート線ＳＧＳＬとして機能する。
【００３０】
また、各第２積層部１２０Ａ、１２０Ｂは、各第２導電層１２２が絶縁層１４０を介して対向する側面に、ゲート絶縁層（第３絶縁層）１２４、ｐ−型半導体層（第２半導体層）１２５、ｎ型半導体層１２６を有する。
【００３１】
第２層間絶縁層１２１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００３２】
第２導電層１２２には、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第２導電層１２２は、Ｘ方向の第２積層部１２０Ａ、１２０Ｂの対向する側とは反対側の端部に、シリサイド層１２７を有する。
【００３３】
第３層間絶縁層１２３には、例えば酸化アルミニウム膜（Ａｌ２Ｏ３）が用いられる。
【００３４】
ゲート絶縁層１２４は、第２導電層１２２、第２層間絶縁層１２１及び第３層間絶縁層１２３の側壁に接して設けられている。ｐ−型半導体層１２５は、低濃度のｐ型不純物が導入された半導体層であり、その一の側面においてゲート絶縁層１２４と接し、他の側面において絶縁層１４０と接し、その下面においてｎ−型半導体層１１６と接するように形成されている。ｐ−型半導体層１２５の下面及び上面の位置は、第２導電層１２２の下面及び上面の位置と略一致している。すなわち、本実施の形態では、ドレイン側選択トランジスタＳＤＴ、及びソース側選択トランジスタＳＳＴのチャネル部がｐ−型半導体層１２５により構成されている。
【００３５】
ｎ型半導体層１２６は、その下面がｐ−型半導体層１２５の上面に接し、その一の側面がゲート絶縁層１２４に接し、他方の側面が後述するｎ＋型半導体層１３１、１３４に接するように設けられている。
【００３６】
第３積層部１３０Ａは、第２積層部１２０Ａ上に形成されたｎ＋型半導体層（第３半導体層）１３１を有する。
【００３７】
ｎ＋型半導体層１３１の一端は、ｎ型半導体層１２６に接するように形成されている。ｎ＋型半導体層１３１は、Ｘ方向を長手方向として、Ｘ方向に延びる矩形板状に形成されている。また、複数のｎ＋型半導体層１３１は、Ｙ方向に所定の間隔で、その間を絶縁層１５０、１５１により絶縁されるように配列されている。なお、ｎ＋型半導体層１３１はｎ型不純物が導入されたポリシリコンにより構成されている。
【００３８】
さらに、第３積層部１３０Ａは、ｎ＋型半導体層１３１の上面に設けられたコンタクトプラグ層１３２、コンタクトプラグ層１３２の上面に設けられた配線層１３３を有する。
【００３９】
コンタクトプラグ層１３２は、ｎ＋型半導体層１３１の上面に形成され且つ積層方向に延びるように形成されている。コンタクトプラグ層１３２は、図２Ａに示すように、Ｙ方向に沿った直線に沿って一列に並んで形成されている。
【００４０】
配線層１３３は、複数の第３積層部１３０Ａにおけるコンタクトプラグ層１３２の上面に接するように形成されている。配線層１３３は図２Ｂに示すＸ方向に延在して、上述したビット線ＢＬとして機能する。
【００４１】
また、第３積層部１３０Ｂは、第２積層部１２０Ｂ上に設けられたｎ＋型半導体層（第３半導体層）１３４を有する。ｎ＋型半導体層１３４は、第２積層部１２０Ｂ内においてＹ方向に並ぶ複数のｎ型半導体層１２６に共通接続されるように形成され、上述したソース線ＳＬとしての機能を有する。なお、配線層１３３の底面と、絶縁層１４０、１５０の間には、絶縁層１３５が形成されている。
【００４２】
（本実施の形態に係る不揮発性半導体記憶装置の製造工程）
次に、図３Ａ〜図１１Ａ、図３Ｂ〜図１１Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の製造工程について説明する。図３Ａ〜図１１Ａは、製造工程における上面図であり、図３Ｂ〜図１１Ｂは、製造工程における断面図である。
【００４３】
図３Ａ及び図３Ｂに示すように、基板１０上に、後述するメモリセル加工時にエッチングストッパー膜となる、例えば酸化アルミニウム膜（Ａｌ２Ｏ３）からなる絶縁層１１を堆積する。その後、層間絶縁層２１１と、第１導電層２１２を交互に積層する。さらに、その上から、層間絶縁層２１３、第２導電層２１４、層間絶縁層２１３、層間絶縁層２１５を順次堆積する。
【００４４】
各層間絶縁層２１１は、後の加工により、第１層間絶縁層１１２となる。各第１導電層２１２は、後の加工により、制御ゲートＣＧ０〜ＣＧ７として機能する第１導電層１１１ａ〜１１１ｈとなる。また、層間絶縁層２１３及び第２導電層２１４は、後の加工により、第２層間絶縁層１２１及び選択トランジスタの選択ゲート線ＳＧＤＬ（ＳＧＳＬ）として機能する第２導電層１２２となる。そして、層間絶縁層２１５は、後の加工により、第３層間絶縁層１２３となる。
【００４５】
本実施の形態では、第１導電層２１２及び第２導電層２１４として、例えばポリシリコンが用いられる。また、制御ゲートＣＧを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい、層間絶縁層２１１、層間絶縁層２１３としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）又はリン（Ｐ）を含ませたＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。また、本実施の形態では、選択ゲート電極が十分なカットオフ特性を得られるように、第２導電層２１４は、第１導電層２１２に対し膜厚を厚く堆積している。
【００４６】
次に、図４Ａ及び図４Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁層２１５をマスク材とし、第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５を選択的にエッチングする。絶縁層１１の上面が露出するように、積層させた第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５を貫通させて開口部２１６を形成する。
【００４７】
次に、図５Ａ及び図５Ｂに示すように、開口部２１６に面した第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５の側面上に、シリコン酸化膜２１７及びシリコン窒化膜２１８を順に堆積する。この際、開口部２１６に面した絶縁層１１上に形成されたシリコン酸化膜２１７及びシリコン窒化膜２１８をエッチングにより除去する。なお、シリコン酸化膜２１７及びシリコン窒化膜２１８は、後の加工により、ブロック絶縁層１１３及び電荷蓄積層１１４となる。その後、開口部２１６をシリコン酸化膜２１９で埋め込みＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。
【００４８】
次に、図６Ａ及び図６Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５の片側(チャネル領域を形成する面)のシリコン酸化膜２１９を選択エッチングする。この開口部にレジストＲを第２導電層２１４の底面より下方にのみ埋め込む。
【００４９】
次に、図７Ａ及び図７Ｂに示すように、レジストＲを用いてＲＩＥによりシリコン窒化膜２１８及びシリコン酸化膜２１７を除去する。このＲＩＥ処理により、第２導電層２１４の底面より下方にのみ、シリコン窒化膜２１８及びシリコン酸化膜２１７が残存する。
【００５０】
次に、シリコン窒化膜２１８上、層間絶縁層２１３、２１５の側面上及び第２導電層２１４の側面上に、シリコン酸化膜２２０を堆積する。なお、シリコン酸化膜２２０は、後の加工により、トンネル絶縁層１１５及びゲート絶縁膜１２４となる。続いて、シリコン酸化膜２２０の上及びその側面上に、ｎ−型半導体層２２１を堆積する。ｎ−型半導体層２２１として、アモルファスシリコンを堆積し、アニーリングを行い結晶化する。ｎ−型半導体層２２１は、不純物濃度が比較的低濃度の１Ｅ１９／ｃｍ３以下となるようｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入される。なお、ｎ−型半導体層２２１は、後に示す工程の後、ｎ−型半導体層１１６となる。
【００５１】
次に、図８Ａ及び図８Ｂに示すように、開口部を埋め込むように、ｎ−型半導体層２２１上に絶縁層２２２を堆積する。この際、絶縁層２２２の上面は、第２導電層２１４の底面とほぼ同じ位置に設定される。絶縁層２２２としては、例えばシリコン酸化膜が用いられる。絶縁層２２２を用いて、ｎ−型半導体層２２１のエッチバックを行い、側面にのみｎ−型半導体層２２１を残す。続いて、絶縁層２２２の上面より上に形成されたｎ−型半導体層２２１内に、低濃度のｐ型不純物（ホウ素（Ｂ）等）を斜め方向からイオン注入法により導入する。アニーリングによりイオンの活性化を行うことにより、絶縁層２２２の上面より上のｎ−型半導体層２２１内に、選択トランジスタＳＳＴ、ＳＤＴのチャネル領域としてのｐ−型半導体層２２３を形成する。すなわち、ｐ−型半導体層２２３は、後に示す工程の後、ｐ−型半導体層１２５となる。
【００５２】
次に、図９Ａ及び図９Ｂに示すように、絶縁層２２４として例えばシリコン酸化膜を全面に堆積した後、ｎ−型半導体層２２１とは反対側の第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５のＸ方向の端部が露出するように開口部２２５を形成する。続いて、サリサイド法により露出している第２導電層２１４のＸ方向の端部及び露出している各第１導電層２１２のＸ方向の端部をシリサイド化する。これにより、第２導電層２１４の端部及び各第１導電層２１２の端部に、シリサイド層２２６、２２７が形成される。なお、シリサイド層２２６、２２７は、後に示す工程の後、シリサイド層１１７、１２７となる。
【００５３】
次に、図１０Ａ及び図１０Ｂに示すように、絶縁層２２４を除去した後、絶縁層２２８全面に堆積して平坦化する。そして、複数のユニットを電気的に分離するために、レジストを形成した後、層間絶縁膜２１５をマスク材として、第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５をエッチングにより除去する。第１導電層２１２、第２導電層２１４及び層間絶縁層２１１、２１３、２１５が除去された開口部に絶縁層２２９を堆積し、平坦化を行う。
【００５４】
次に、図１１Ａ及び図１１Ｂに示すように、ｎ−型半導体層２２１間の絶縁層２２８の上面を、第２導電層２１４の上面とほぼ同じ位置までエッチングする。その後、不純物濃度が比較的低濃度の１Ｅ１９／ｃｍ３以下となるようｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入されたｎ＋型半導体層２３０を全面に堆積する。なお、ｎ＋型半導体層２３０は、後に示す工程の後、ｎ＋型半導体層１３１、１３４となる。次に、アニーリングを行うことにより、ｎ＋型半導体層２３０からｎ型不純物がｐ−型半導体層２２３に拡散する。ｎ型不純物が拡散したｐ−型半導体層２２３は、ｎ型半導体層２３１となる。なお、ｎ型半導体層２３１は、後に示す工程の後、ｎ型半導体層１２６となる。
【００５５】
この後、リソグラフィ法によりｎ＋型半導体層２３０にパターニングを行い、ｎ＋型半導体層（第３半導体層）１３１、１３４となるようにエッチングを行う。そして、第３積層部１３０Ａ、１３０Ｂを形成することにより、図２Ａ及び図２Ｂに示す不揮発性半導体記憶装置を形成することができる。
【００５６】
（本実施の形態に係る不揮発性半導体記憶装置の効果）
次に、本実施の形態に係る不揮発性半導体記憶装置の効果について説明する。本実施の形態に係る不揮発性半導体記憶装置は、メモリセルＭＣ及び選択トランジスタを縦型にし、且つ積層しているために、ＮＡＮＤ型フラッシュメモリの面積を削減することができる。
【００５７】
図１２Ａ及び図１２Ｂは、比較例の不揮発性半導体記憶装置を示す。図１２Ａは、比較例の不揮発性半導体記憶装置の上面図であり、図１２Ｂは、図１２ＡのＢ−Ｂ’断面図である。比較例の半導体記憶装置のうち、図２Ａ及び図２Ｂに示す本実施の形態の同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００５８】
図１２Ａ及び図１２Ｂに示す比較例の不揮発性半導体記憶装置は、ｐ−型半導体層（第２半導体層）１２５を有していない点で本実施の形態に係る不揮発性半導体記憶装置と異なる。また、ｎ＋型半導体層１３１がＸ方向を長手方向とする矩形状をしていない点においても本実施の形態に係る不揮発性半導体記憶装置と異なる。
【００５９】
本実施の形態によると、第２導電層１２２の側壁に形成される半導体層の不純物プロファイルを選択的にｐ−型に設定することができる。そのため、選択トランジスタのしきい値設定が容易になり、より良いカットオフ特性を得ることが可能となる。つまり、本実施の形態によれば、不揮発性半導体記憶装置は選択トランジスタのしきい値電圧を十分高く設定でき、良好なカットオフ特性を有する選択トランジスタを備えることができる。
【００６０】
さらに、本実施の形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のｎ＋型半導体層１３１を有する。コンタクトプラグ層１３２とｎ＋型半導体層１３１との合わせ加工を容易に行うことができ、コンタクトプラグ層１３２を小径とする必要がない。コンタクトプラグ層１３２とｎ＋型半導体層１３１との合わせズレによる歩留まり低下を抑制することができる。
【００６１】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、図１３に示すように、コンタクトプラグ層１３２は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置することができる。このように構成することにより、各コンタクトプラグ層１３２間は所定の間隔が設けられるので、コンタクトプラグ層１３２間のショートを抑制し、誤動作を抑制することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【図２Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。
【図２Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の具体的構成を示す図２ＡのＡ−Ａ’断面図である。
【図３Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図３Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図３ＡのＡ−Ａ’断面図である。
【図４Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図４Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図４ＡのＡ−Ａ’断面図である。
【図５Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図５Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図５ＡのＡ−Ａ’断面図である。
【図６Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図６Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図６ＡのＡ−Ａ’断面図である。
【図７Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図７ＡのＡ−Ａ’断面図である。
【図８Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図８Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図８ＡのＡ−Ａ’断面図である。
【図９Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図９ＡのＡ−Ａ’断面図である。
【図１０Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１０Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＡ−Ａ’断面図である。
【図１１Ａ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１１Ｂ】本発明の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す図１１ＡのＡ−Ａ’断面図である。
【図１２Ａ】比較例の不揮発性半導体記憶装置の具体的構成を示す上面図である。
【図１２Ｂ】比較例の不揮発性半導体記憶装置の具体的構成を示す図１２ＡのＢ−Ｂ’断面図である。
【図１３】本発明の実施の形態の変形例を示す。
【符号の説明】
【００６３】
ＳＳＴ・・・ソース側選択トランジスタ、  ＳＤＴ・・・ドレイン側選択トランジスタ、  ＭＣ・・・メモリセル、  ＣＧ・・・制御ゲート、  ＷＬ・・・ワード線、  ＳＬ・・・ソース線、  ＢＬ・・・ビット線、  １０・・・基板、  １１０Ａ、１１０Ｂ・・・第１積層部、  １２０Ａ、１２０Ｂ・・・第２積層部、  １３０Ａ、１３０Ｂ・・・第３積層部。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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