(57)【要約】【課題】複数の語構成に対応したチップにおいて、ＣＲＣなどのチップ内で符号化を行う場合に、チップ面積、チップ内のデータバス配線本数、配線長、消費電力の増大を抑止する半導体装置の提供。【解決手段】第１の語構成において第１出力ピン（ＤＱ０）から出力されるデータ群が、第２の語構成において第１出力ピン（ＤＱ０）と第２出力ピン（ＤＱ１）から出力され、第１の語構成において第３出力ピン（ＤＱ２）から出力されるデータ群が、第２の語構成において第３出力ピン（ＤＱ２）と第４出力ピン（ＤＱ３）から出力される場合、第２出力ピン（ＤＱ１）を第１出力ピン（ＤＱ０）に隣接して配置し、第４出力ピン（ＤＱ３）を第３出力ピン（ＤＱ２）に隣接して配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の語構成において、第１の出力ピンから第１のデータ群が出力され、
第２の語構成において、前記第１の出力ピンと第２の出力ピンから第２のデータ群と第３のデータ群がそれぞれ出力され、
第１の語構成において、第３の出力ピンから第４のデータ群が出力され、
前記第２の語構成において、前記第３の出力ピンと第４の出力ピンから第５のデータ群と第６のデータ群がそれぞれ出力され、
前記第１のデータ群と前記第２のデータ群を入力する符号化回路を少なくとも備え、
前記第２の出力ピンと前記第１の出力ピン間の距離は、前記第２の出力ピンと前記第３の出力ピン間の距離よりも短く、
前記第４の出力ピンと前記第３の出力ピン間の距離は、前記第４の出力ピンと前記第１の出力ピン間の距離よりも短い、ことを特徴とする半導体装置。
【請求項２】
複数のワード線と複数のビット線の所定の交点に配置される複数のメモリセルを含む第１のメモリセルアレイと、
複数のワード線と複数のビット線の所定の交点に配置される複数のメモリセルを含む第２のメモリセルアレイと、
を有し、
前記第１、第２及び第３のデータ群は、前記第１のメモリセルアレイから読み出され、
前記第４、第５及び第６のデータ群は、前記第２のメモリセルアレイから読み出される、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリセルは、ダイナミックメモリである、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
複数のワード線と複数のビット線の所定の交点に配置された複数のメモリセルを有する第１のメモリアレイと、
前記第１のメモリアレイから出力される第１及び第２のデータバスと、
前記第１及び第２のデーダバスに入力が接続される第１の符号化回路と、
複数のワード線と複数のビット線の所定の交点に配置された複数のメモリセルを有する第２のメモリアレイと、
前記第２のメモリアレイから出力される第３及び第４のデータバスと、
前記第３及び第４のデータバスに入力が接続される第２の符号化回路と、
を備え、
第１の語構成では、
前記第１及び第２のデータバスのデータが第１の出力ピンから出力され、
前記第３及び第４のデータバスのデータが第２の出力ピンから出力され、
第２の語構成では、
前記第１のデータバスのデータが前記第１の出力ピンから出力され、
前記第２のデータバスのデータが前記第３の出力ピンから出力され、
前記第３のデータバスのデータが前記第２の出力ピンから出力され、
前記第４のデータバスのデータが前記第４の出力ピンから出力される、ことを特徴とする半導体装置。
【請求項５】
前記第１の符号化回路が、第１、第２、第３、第４のコードを出力し、
前記第２の符号化回路が、第５、第６、第７、第８のコードを出力し、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
を有し、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
前記第１の語構成では、
前記第１、第２のエラー検出符号は前記第１の出力ピンから出力され、
前記第３、第４のエラー検出符号は前記第２の出力ピンから出力され、
前記第２の語構成では、
前記第１のエラー検出符号は前記第１の出力ピンから出力され、
前記第２のエラー検出符号は前記第３の出力ピンから出力され、
前記第３のエラー検出符号は前記第２の出力ピンから出力され、
前記第４のエラー検出符号は前記第４の出力ピンから出力される、ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の符号化回路から第１、第２、第３、第４のコードが出力され、
前記第２の符号化回路から第５、第６、第７、第８のコードが出力され、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
を備え、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
第５、第６の出力ピンを有し、
前記第１の語構成では、
前記第５の出力ピンから前記第１、第２、第３、第４のエラー検出符号が出力され、
前記第２の語構成では、
前記第５の出力ピンから前記第１、第２のエラー検出符号が出力され、
前記第６の出力ピンから前記第３、第４のエラー検出符号が出力される、ことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第１、第２の符号化回路は、それぞれ、前記第１、第２の語構成に対応する選択信号によって符号化演算結果の出力先を切り替えるスイッチを有する、ことを特徴とする請求項４記載の半導体装置。
【請求項８】
前記第３の出力ピンと、前記第１の出力ピン間の距離は、前記第３の出力ピンと前記第２の出力ピン間の距離よりも短く、
前記第４の出力ピンと、前記第２の出力ピン間の距離は、前記第４の出力ピンと前記第１の出力ピン間の距離よりも短い、ことを特徴とする請求項４記載の半導体装置。
【請求項９】
前記第１のメモリアレイから出力され、前記第１の符号化回路に入力される第５、第６のデータバスを有し、
前記第１の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第２のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第３の出力ピンから前記第２のデータバスのデータ、前記第５のデータバスのデータの順で出力される、ことを特徴とする請求項４記載の半導体装置。
【請求項１０】
前記第２のメモリアレイから出力され、前記第２の符号化回路に入力される第７、第８のデータバスを有し、
前記第１の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第４のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第８のデータバスのデータの順で出力され、
前記第４の出力ピンから前記第４のデータバスのデータ、前記第７のデータバスのデータの順で出力される、ことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１の符号化回路から第１、第２、第３、第４のコードが出力され、
前記第２の符号化回路から第５、第６、第７、第８のコードが出力され、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
前記第１の語構成では、
前記第１の出力ピンから前記第１、第２のエラー検出符号が出力され、
前記第２の出力ピンから前記第３、第４のエラー検出符号が出力され、
前記第２の語構成では、
前記第１の出力ピンから前記第１のエラー検出符号が出力され、
前記第２の出力ピンから前記第２のエラー検出符号が出力され、
前記第３の出力ピンから前記第３のエラー検出符号が出力され、
前記第４の出力ピンから前記第４のエラー検出符号が出力される、ことを特徴とする請求項６記載の半導体装置。
【請求項１２】
前記第１のメモリアレイから出力され、前記第１の符号化回路に入力される第５、第６のデータバスを有し、
前記第１の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第２のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第５のデータバスのデータの順で出力され、
前記第３の出力ピンから前記第２のデータバスのデータ、前記第６のデータバスのデータの順で出力される、ことを特徴とする請求項４記載の半導体装置。
【請求項１３】
前記第２のメモリアレイから出力され、前記第２の符号化回路に入力される第７、第８のデータバスを有し、
前記第１の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第４のデータバスのデータ、前記第７のデータバスのデータ、前記第８のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第７のデータバスのデータの順で出力され、
前記第４の出力ピンから前記第４のデータバスのデータ、前記第８のデータバスのデータの順で出力される、ことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
複数のワード線と複数のビット線の所定の交点に配置された複数のメモリセルを有するメモリアレイを備え、第１の語構成と、第２の語構成に対応した半導体装置において、
前記メモリアレイから読み出されたデータを転送する第１のデータ線と、
前記第１のデータ線に入力が接続された第１のＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）符号生成回路を備え、
前記第１のＣＲＣ符号生成回路から第１及び第２のＣＲＣ途中計算結果が出力され、
前記第１のＣＲＣ途中計算結果を第１のデータバスに出力する第１のスイッチと、
前記第２のＣＲＣ途中計算結果を前記第１のデータバスに出力する第２のスイッチと、
前記第１のデータバスに入力が接続された第２のＣＲＣ符号生成回路と、
を有する、ことを特徴とする半導体装置。
【請求項１５】
前記メモリセルは、ダイナミック型メモリである、ことを特徴とする請求項４乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
第１のメモリアレイの複数のメモリバンクから読み出されたデータを第１のマルチプレクサでマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第１の符号化回路と、
第２のメモリアレイの複数のメモリバンクから読み出されたデータを第２のマルチプレクサでマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第２の符号化回路と、
前記第１の符号化回路と前記第２の符号化回路での演算結果を受け第１、第２のエラー検出符号を生成する第３の符号化回路と、
前記第２の符号化回路と前記第１の符号化回路での演算結果を受け第３、第４のエラー検出符号を生成する第４の符号化回路と、
前記第１のマルチプレクサの出力と前記第３の符号化回路の出力に入力が共通に接続され、出力が前記第１のメモリアレイ側に対応した第１、第２の出力端子にそれぞれ接続される第１、第２の出力バッファと、
前記第２のマルチプレクサの出力と前記第４の符号化回路の出力に入力が共通に接続され、出力が前記第２のメモリアレイ側に対応した第３、第４の出力端子にそれぞれ接続される第３、第４の出力バッファと、
を備え、
第１の語構成において、前記第１の出力端子から順に出力される第１、第２のデータは、第２の語構成において、前記第１の出力端子と前記第２の出力端子から並列出力され、
第１の語構成において、前記第３の出力端子から順に出力される第３、第４のデータは、第２の語構成において、前記第３の出力端子と前記第４の出力端子から並列に出力され、
第１の語構成において、前記第１の出力端子から順に出力される前記第１、第２のエラー検出符号、前記第３の出力端子から順に出力される前記第３、第４のエラー検出符号は、前記第２の語構成において、前記第１、第２、第３、第４の出力端子から並列に出力される、ことを特徴とする半導体装置。
【請求項１７】
第１のメモリアレイの複数のメモリバンクから読み出されたデータを第１のマルチプレクサでマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第１の符号化回路と、
第２のメモリアレイの複数のメモリバンクから読み出されたデータを第２のマルチプレクサでマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第２の符号化回路と、
前記第１の符号化回路と前記第２の符号化回路での演算結果を受け、第１、第２のエラー検出符号を生成する第３の符号化回路と、
前記第１のマルチプレクサの出力に入力が共通に接続され、出力が前記第１のメモリアレイ側に対応した第１、第２の出力端子にそれぞれ接続される第１、第２の出力バッファと、
前記第２のマルチプレクサの出力に入力が共通に接続され、出力が前記第２のメモリアレイ側に対応した第３、第４の出力端子にそれぞれ接続される第３、第４の出力バッファと、
前記第３の符号化回路の出力に入力が接続され、前記第１、第２の出力端子と、前記第３、第４の出力端子の間に配設される、エラー検出符号専用の第１、第２の出力端子に出力がそれぞれ接続された第５、第６の出力バッファと、
を備え、
第１の語構成において、前記第１の出力端子から順に出力される第１、第２のデータは、第２の語構成において、前記第１の出力端子と前記第２の出力端子から並列出力され、
第１の語構成において、前記第３の出力端子から順に出力される第３、第４のデータは、第２の語構成において、前記第３の出力端子と前記第４の出力端子から並列に出力され、
第１の語構成において、前記エラー検出符号専用の第１の出力端子から順に出力される前記第１、第２のエラー検出符号は、前記第２の語構成において、前記エラー検出符号専用の第１、第２の出力端子から並列に出力される、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリアレイのデータ出力パスの構成に関する。
【背景技術】
【０００２】
高速伝送路では、外部からのノイズなどの影響により転送データにエラーが発生する恐れがある。通常、高速伝送路では、冗長巡回符号（ＣＲＣ：Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）を用いてエラーを検出し、エラーが検出された場合に、再送することで、データ信頼性を向上している。
【０００３】
一方、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）とメモリコントローラ間のデータ転送速度も高速化しつつあり、高速通信路線と同様に、エラーが発生する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以下の分析は本発明によって与えられたものである。
【０００５】
ＤＲＡＭなどにおいても、通信路の場合と同様に、ＣＲＣによるエラー検出、再送処理を行う方法が考えられる。しかしながら、このためには、ＤＲＡＭ内部でＣＲＣのコードを生成する必要がある。
【０００６】
ＣＲＣのコードは、転送データから複数ビットを選びその排他的論理和により生成される。
【０００７】
ＤＲＡＭでは、製造上１つのチップで多種の語構成、たとえば、入出力データピン数４ビット（ｘ４構成）、８ビット（ｘ８構成）に対応することが望ましい。
【０００８】
このとき、ｘ４構成とｘ８構成では、１つの出力ピンに割り当てられるメモリアレイの領域が半分になる。たとえば、ｘ４構成で出力ピンＤＱ０に割り当てられていたデータは、ｘ８構成ではＤＱ０のほかにＤＱ４にわり当てられる。
【０００９】
このとき、ｘ８構成でのＤＱ４に出力されるデータの番号とｘ４構成でのＤＱ０のデータの番号が異なる場合や、ｘ４構成とｘ８構成で同一のデータ番号のデータを格納しているメモリアレイが異なる場合には、次のような問題が生じる。
【００１０】
ＣＲＣのような符号化を行う場合には、各ＣＲＣビットとデータビットとの関係は一意に決まっている。たとえば、３２ビットのデータビットＤ［３９：８］に対して、８ビットのＣＲＣビットＣ［７：０］を付加する場合で、生成多項式として
Ｇ（ｘ）＝ｘ＾８＋ｘ＾２＋ｘ＋１
を用いた場合には、
Ｃ［７］＝Ｄ［１３］＋Ｄ［１４］＋Ｄ［１５］＋Ｄ［１９］＋Ｄ［２１］＋Ｄ［２３］＋Ｄ［２５］＋Ｄ［２６］＋Ｄ［２８］＋Ｄ［３０］＋Ｄ［３５］＋Ｄ［３７］＋Ｄ［３８］というように、３２ビットのうち、特定のビットの排他的論理和の形で表される。
【００１１】
この式は、ｘ４構成でもｘ８構成でも同一であるため、それぞれのデータビットが出力される出力ピンが変化したとき、それに対応して、格納されているアレイの場所が変更してしまうと、ＣＲＣ符号化回路も語構成によって、複数用意する必要があり、チップ面積の増加を招くことになる。
【００１２】
あるいは、共通の符号化回路を用いたとしても、複数の語構成に対応するために、語構成毎にデータバスを構成する必要があり、チップ内のデータバス本数が増加するとともに、配線距離が長くなり、動作速度、消費電力が増加する、という問題が生じる。
【００１３】
本発明の目的は、ＣＲＣのような符号化処理を行う半導体装置において、複数の語構成に対応させた場合の符号化回路によるチップ面積増加を低減する半導体装置を提供することにある。
【００１４】
また、本発明の他の目的は、チップ内の長距離配線の配線本数及び、データバス配線長を削減する半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は、概略以下の構成とされる。なお、以下の説明において、要素に続く括弧内の符号はあくまで理解の容易化のために付したものであり、発明の範囲を限定するために解釈されるべきものでないことは勿論である。
【００１６】
本発明の１つの側面においては、符号化回路を有し、第１の語構成において、第１出力ピンから第１及び第２データが出力され、第２出力ピンから第３及び第４データが出力され、第２の語構成では、第１データは第１出力ピンから出力され、第２データは第３出力ピンから出力され、第３データは第２出力ピンから出力され、第４データは第４出力ピンから出力される半導体装置において、前記第２出力ピンと前記第１出力ピン間の距離は、前記第２出力ピンと前記第３出力ピン間の距離のほうが短く、前記第４出力ピンと前記第３出力ピン間の距離は、前記第４出力ピンと前記第１出力ピン間の距離よりも短くする半導体装置が提供される。
【００１７】
本発明においては、第１乃至第４の出力ピン（Ｄ０、Ｄ１、Ｄ２、Ｄ３）を備え、第１の語構成において、前記第１の出力ピン（ＤＱ０）から第１のデータ群が出力され、第２の語構成において、第１の出力ピン（ＤＱ０）と第２の出力ピン（ＤＱ１）から第２及び第３のデータ群がそれぞれ出力され、第１の語構成において、第３の出力ピン（ＤＱ２）から第４のデータ群が出力され、前記第２の語構成において、第３の出力ピン（ＤＱ２）と第４の出力ピン（ＤＱ３）から第５及び第６のデータ群がそれぞれ出力され、前記第１のデータ群と前記第２のデータ群を入力する第１の符号化回路と、前記第４のデータ群と前記第５のデータ群を入力する第２の符号化回路を備え、前記第２の出力ピンと前記第１の出力ピン間の距離は、前記第２の出力ピンと前記第３の出力ピン間の距離よりも短く、前記第４の出力ピンと前記第３の出力ピン間の距離は、前記第４の出力ピンと前記第１の出力ピン間の距離よりも短い。本発明において、前記第１、第２及び第３のデータ群は、第１のメモリセルアレイから読み出され、前記第４、第５及び第６のデータ群は、第２のメモリセルアレイから読み出される。
【００１８】
本発明において、複数のワード線と複数のビット線の所定の交点に配置された複数のメモリセルを有する第１のメモリアレイと、
前記第１のメモリアレイから出力される第１及び第２のデータバスと、
前記第１、第２のデーダバスに入力が接続される第１の符号化回路と、
複数のワード線と複数のビット線の所定の交点に配置された複数のメモリセルを有する第２のメモリアレイと、前記第２のメモリアレイから出力される第３及び第４のデータバスと、
前記第３、第４のデータバスに入力が接続される第２の符号化回路と、
を備え、
第１の語構成では、
前記第１、第２のデータバスのデータが第１の出力ピンから出力され、
前記第３、第４のデータバスのデータが第２の出力ピンから出力され、
第２の語構成では、
前記第１のデータバスのデータが前記第１の出力ピンから出力され、
前記第２のデータバスのデータが前記第３の出力ピンから出力され
前記第３のデータバスのデータが前記第２の出力ピンから出力され、
前記第４のデータバスのデータが前記第４の出力ピンから出力される。
【００１９】
本発明において、前記第１の符号化回路が、第１、第２、第３、第４のコードを出力し、前記第２の符号化回路が、第５、第６、第７、第８のコードを出力し、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
を有し、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
前記第１の語構成では、
前記第１、第２のエラー検出符号が前記第１の出力ピンから出力され、
前記第３、第４のエラー検出符号が前記第２の出力ピンから出力され、
前記第２の語構成では、
前記第１のエラー検出符号が前記第１の出力ピンから出力され、
前記第２のエラー検出符号が前記第３の出力ピンから出力され、
前記第３のエラー検出符号が前記第２の出力ピンから出力され、
前記第４のエラー検出符号が前記第４の出力ピンから出力される構成としてもよい。
【００２０】
本発明において、前記第１の符号化回路から第１、第２、第３、第４のコードが出力され、
前記第２の符号化回路から第５、第６、第７、第８のコードが出力され、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
を備え、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
第５、第６の出力ピンを有し、
前記第１の語構成では、
前記第５の出力ピンから前記第１、第２、第３、第４のエラー検出符号が出力され、
前記第２の語構成では、
前記第５の出力ピンから前記第１、第２のエラー検出符号が出力され、
前記第６の出力ピンから前記第３、第４のエラー検出符号が出力される構成としてもよい。
【００２１】
本発明において、前記第１、第２の符号化回路は、それぞれ、前記第１、第２の語構成に対応する選択信号によって符号化演算結果の出力先を切り替えるスイッチを有する構成としてもよい。
【００２２】
本発明において、前記第３の出力ピンと、前記第１の出力ピン間の距離は、前記第３の出力ピンと前記第２の出力ピン間の距離のよりも短く、
前記第４の出力ピンと、前記第２の出力ピン間の距離は、前記第４の出力ピンと前記第１の出力ピン間の距離よりも短い構成とされる。
【００２３】
本発明において、前記第１のメモリアレイから出力され、前記第１の符号化回路に入力される第５、第６のデータバスを有し、
前記第１の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第２のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第３の出力ピンから前記第２のデータバスのデータ、前記第５のデータバスのデータの順で出力される構成としてもよい。
【００２４】
本発明において、前記第２のメモリアレイから出力され、前記第２の符号化回路に入力される第７、第８のデータバスを有し、
前記第１の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第４のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第８のデータバスのデータの順で出力され、
前記第４の出力ピンから前記第４のデータバスのデータ、前記第７のデータバスのデータの順で出力される、
構成としてもよい。
【００２５】
本発明において、前記第１の符号化回路から第１、第２、第３、第４のコードが出力され、
前記第２の符号化回路から第５、第６、第７、第８のコードが出力され、
前記第１、第２、第７、第８のコードを入力する第３の符号化回路と、
前記第３、第４、第５、第６のコードを入力する第４の符号化回路と、
前記第３の符号化回路から第１、第２のエラー検出符号が出力され、
前記第４の符号化回路から第３、第４のエラー検出符号が出力され、
前記第１の語構成では、
前記第１の出力ピンから前記第１、第２のエラー検出符号が出力され、
前記第２の出力ピンから前記第３、第４のエラー検出符号が出力され、
前記第２の語構成では、
前記第１の出力ピンから前記第１のエラー検出符号が出力され、
前記第２の出力ピンから前記第２のエラー検出符号が出力され、
前記第３の出力ピンから前記第３のエラー検出符号が出力され、
前記第４の出力ピンから前記第４のエラー検出符号が出力される、
構成としてもよい。
【００２６】
本発明において、前記第１のメモリアレイから出力され、前記第１の符号化回路に入力される第５、第６のデータバスを有し、
前記第１の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第２のデータバスのデータ、前記第５のデータバスのデータ、前記第６のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第１の出力ピンから前記第１のデータバスのデータ、前記第５のデータバスのデータの順で出力され、
前記第３の出力ピンから前記第２のデータバスのデータ、前記第６のデータバスのデータの順で出力される、
構成としてもよい。
【００２７】
本発明において、前記第２のメモリアレイから出力され、前記第２の符号化回路に入力される第７、第８のデータバスを有し、
前記第１の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第４のデータバスのデータ、前記第７のデータバスのデータ、前記第８のデータバスのデータの順で出力され、
前記第２の語構成において、
前記第２の出力ピンから前記第３のデータバスのデータ、前記第７のデータバスのデータの順で出力され、
前記第４の出力ピンから前記第４のデータバスのデータ、前記第８のデータバスのデータの順で出力される、
構成としてもよい。
【００２８】
本発明において、第１の語構成と第２の語構成に対応した半導体装置において、メモリセルアレイから読み出されたデータを転送する第１のデータ線と、第１のデータ線が入力される第１のＣＲＣ符号化回路を備え、前記第１のＣＲＣ符号化回路から出力される第１及び第２のＣＲＣ途中計算結果と前記第１のＣＲＣ途中計算結果を第１のデータバスに出力する第１スイッチと、前記第２のＣＲＣ途中計算結果を前記第１のデータバスに出力する第２スイッチと、前記第１のデータバスが入力される第２のＣＲＣ符号化回路と、を有する。
【００２９】
本発明の１つの側面においては、第１のメモリアレイの複数のメモリバンク（ＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌ）から読み出されたデータを第１のマルチプレクサ（ＭＵＸ８）でマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第１の符号化回路（ＣＲＣ１Ｌ）と、
第２のメモリアレイの複数のメモリバンク（ＢＡＮＫ０Ｒ〜ＢＡＮＫ７Ｒ）から読み出されたデータを第２のマルチプレクサ（ＭＵＸ８）でマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第２の符号化回路（ＣＲＣ１Ｒ）と、
前記第１の符号化回路と前記第２の符号化回路での演算結果を受け第１、第２のエラー検出符号を生成する第３の符号化回路（ＣＲＣ２Ｌ）と、
前記第２の符号化回路と前記第１の符号化回路での演算結果を受け第３、第４のエラー検出符号を生成する第４の符号化回路（ＣＲＣ２Ｒ）と、
前記第１のマルチプレクサ（ＭＵＸ８）の出力と前記第３の符号化回路（ＣＲＣ２Ｌ）の出力に入力が共通に接続され、出力が前記第１のメモリアレイ側に対応した第１、第２の出力端子（ＤＱ０、ＤＱ１）にそれぞれ接続される第１、第２の出力バッファ（ＦＩＦＯ）と、
前記第２のマルチプレクサの出力と前記第４の符号化回路（ＣＲＣ２Ｒ）の出力に入力が共通に接続され、出力が前記第２のメモリアレイ側に対応した第３、第４の出力端子（ＤＱ２、ＤＱ４）にそれぞれ接続される第３、第４の出力バッファ（ＦＩＦＯ）と、を備え、
第１の語構成において、前記第１の出力端子（ＤＱ０）から順に出力される第１、第２のデータは、第２の語構成において、前記第１の出力端子（ＤＱ０）と前記第２の出力端子（ＤＱ１）から並列出力され、
第１の語構成において、前記第３の出力端子（ＤＱ２）から順に出力される第３、第４のデータは、第２の語構成において、前記第３の出力端子（ＤＱ２）と前記第４の出力端子（ＤＱ３）から並列に出力され、
第１の語構成において、前記第１の出力端子（ＤＱ０）から順に出力される前記第１、第２のエラー検出符号、前記第３の出力端子（ＤＱ２）から順に出力される前記第３、第４のエラー検出符号は、前記第２の語構成において、前記第１、第２、第３、第４の出力端子（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）から並列に出力される、
構成としてもよい。
【００３０】
本発明の別の側面においては、第１のメモリアレイの複数のメモリバンク（ＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌ）から読み出されたデータを第１のマルチプレクサ（ＭＵＸ８）でマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第１の符号化回路（ＣＲＣ１Ｌ）と、
第２のメモリアレイの複数のメモリバンク（ＢＡＮＫ０Ｒ〜ＢＡＮＫ７Ｒ）から読み出されたデータを第２のマルチプレクサ（ＭＵＸ８）でマルチプレクスしたデータを入力しエラー検出用の符号の演算を行う第２の符号化回路（ＣＲＣ１Ｒ）と、
前記第１の符号化回路と前記第２の符号化回路での演算結果を受け第１、第２のエラー検出符号を生成する第３の符号化回路（ＣＲＣ２）と、
前記第１のマルチプレクサ（ＭＵＸ８）の出力に入力が共通に接続され、出力が前記第１のメモリアレイ側に対応した第１、第２の出力端子（ＤＱ０、ＤＱ１）にそれぞれ接続される第１、第２の出力バッファ（ＦＩＦＯ）と、
前記第２のマルチプレクサ（ＭＵＸ８）の出力に入力が共通に接続され、出力が前記第２のメモリアレイ側に対応した第３、第４の出力端子（ＤＱ２、ＤＱ３）にそれぞれ接続される第３、第４の出力バッファ（ＦＩＦＯ）と、
前記第３の符号化回路（ＣＲＣ２）の出力に入力が接続され、前記第１、第２の出力端子と、前記第３、第４の出力端子の間に配設される、エラー検出符号専用の第１、第２の出力端子（ＤＱＣ０、ＤＱＣ１）に出力がそれぞれ接続された第５、第６の出力バッファ（ＦＩＦＯ）と、を備え、
第１の語構成において、前記第１の出力端子（ＤＱ０）から順に出力される第１、第２のデータは、第２の語構成において、前記第１の出力端子（ＤＱ０）と前記第２の出力端子（ＤＱ１）から並列出力され、
第１の語構成において、前記第３の出力端子（ＤＱ２）から順に出力される第３、第４のデータは、第２の語構成において、前記第３の出力端子（ＤＱ２）と前記第４の出力端子（ＤＱ３）から並列に出力され、
第１の語構成において、前記エラー検出符号専用の第１の出力端子（ＤＱＣ０）から順に出力される前記第１、第２のエラー検出符号は、前記第２の語構成において、前記エラー検出符号専用の第１、第２の出力端子（ＤＱＣ０、ＤＱＣ１）から並列に出力される、
構成としてもよい。
【発明の効果】
【００３１】
本発明によれば、ＣＲＣなどのエラー検出のための符号（誤り訂正符号）をデータビットとともに出力する半導体装置において、複数の語構成におけるデータ端子（ＤＱ）から出力されるデータのマッピングに対応して各語構成におけるデータ端子（ＤＱ）のアサインを決めることにより、複数の語構成において、共通のＣＲＣ符号化回路を利用可能とし、チップ内での余分なデータ配線引き回しを抑制し、高速動作及び、小面積化を実現することができる。
【００３２】
また、本発明によれば、指定されたピンアサイン方法に対応したデータマッピング方法を用いることにより、ＣＲＣ符号化回路の共有化と短データバス長を実現することができる。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例を説明する図である。ＤＲＡＭのデータパス構成を示すブロック図と物理的なチップイメージを示す図である。
【００３４】
本実施例は、複数の語構成において、ＣＲＣの符号化回路を共有化し、チップ面積を削減するとともに、出力ピンの配置により、チップ内のデータバス本数を削減する。
【００３５】
図１（ａ）と図１（ｂ）は、同一のチップ（ｃｈｉｐ）において、１回のデータ出力タイミングで、４つのデータを出力するｘ４構成と、８つのデータを出力するｘ８構成を実現するチップの構成を説明するためのブロック図と物理的なチップイメージを示す図である。
【００３６】
チップＣｈｉｐは、左右の２つの領域である左側領域ｌｅｆｔ、右側領域ｒｉｇｈｔからなる。左側領域ｌｅｆｔには、出力ピンとしてＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７が配置され、ｘ４構成の場合には、出力ピンＤＱ０，ＤＱ１が利用され、出力ピンＤＱ６，ＤＱ７はデータ出力として用いられない。ｘ８構成の場合には、出力ピンＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７のすべてが利用される。
【００３７】
図１に示すように、本実施例においては、出力ピンＤＱ０，ＤＱ１に隣接して、出力ピンＤＱ６，ＤＱ７が配置されている。後述するデータ出力順序において、ｘ４構成における出力ピンＤＱ０，ＤＱ１の出力データが、ｘ８構成では、出力ピンＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７から出力される。このような構成をとることで、ＣＲＣ符号化回路を、ｘ４とｘ８の語構成間で共有することを可能としている。
【００３８】
さらに、チップ左側から出力されるデータが、チップ左側に配置される出力ピンから出力されるため、チップの左右にわたるデータバスが不要としている。
【００３９】
チップ左側領域ｌｅｆｔには、各メモリバンクの半分のメモリバンク領域ＢＡＮＫ０Ｌ，ＢＡＮＫ１Ｌ，ＢＡＮＫ２Ｌ，ＢＡＮＫ３Ｌ，ＢＡＮＫ４Ｌ，ＢＡＮＫ５Ｌ，ＢＡＮＫ６Ｌ，ＢＡＮＫ７Ｌが配置される。
【００４０】
図３０に、メモリバンク領域の構成を示す。メモリバンク領域は、複数のメモリセルアレイ領域ＭＣＡからなる。
【００４１】
図３１に、ＤＲＡＭのメモリセルアレイの構成例を示す。メモリセルＭＣは、１つのトラジスタＭＴと一方の電極が共通に接続されたキャパシタＣｓから構成される。
【００４２】
図３０に示すように、メモリセルアレイＭＣＡの間には、ワード線を駆動するサブワードドライバブロックＳＷＤＢ、ビット線に読み出された微小信号を増幅するセンスアンプブロックＳＡＢ、サブワードドライバブロックとセンスアンプブロックの制御線が駆動されるクロスエリアＸＡが配置される。
【００４３】
図１（ａ）に示すように、チップ左側領域ｌｅｆｔにおいて、各メモリバンクＢＡＮＫ０Ｌ，ＢＡＮＫ１Ｌ，ＢＡＮＫ２Ｌ，ＢＡＮＫ３Ｌ，ＢＡＮＫ４Ｌ，ＢＡＮＫ５Ｌ，ＢＡＮＫ６Ｌ，ＢＡＮＫ７Ｌには、バンクデータ出力パスＧＩＯ１が接続され、バンクデータ出力パスＧＩＯ１はマルチプレクサＭＵＸ８に接続される。
【００４４】
データ出力バスＧＩＯ１に出力されるデータは、
３２ｂｉｔ読出しチップの場合、
データ群Ｄ［３９：３８］，Ｄ［３３：３０］，Ｄ［２５：２２］，Ｄ［１７：１４］，Ｄ［９：８］、
６４ｂｉｔ読出しチップの場合、データ群Ｄ［７１：７０］，Ｄ［６５：６２］，Ｄ［５７：５４］，Ｄ［４９：４６］，Ｄ［４１：３８］，Ｄ［３３：３０］，Ｄ［２５：２２］，Ｄ［１７：１４］，Ｄ［９：８］
となっている。
【００４５】
本実施例では、ＣＲＣの符号化回路をｘ４構成とｘ８構成で同一の回路を用いるために、データの番号は、ｘ４構成でもｘ８構成でも同一である。
【００４６】
マルチプレクサＭＵＸ８は、読出しコマンドと入力アドレスに従って、８つのメモリバンクのうち選択された１つのメモリバンクからのバンクデータ出力パスＧＩＯ１と、共通データ出力パスＧＩＯ２とを接続する。
【００４７】
共通データ出力パスＧＩＯ２は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌの入力に接続される。また、共通データ出力パスＧＩＯ２は、
ｘ４チップの場合、出力ピンＤＱ０，ＤＱ１、
ｘ８チップの場合、出力ピンＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７
の出力バッファＦＩＦＯに入力に接続されている。
【００４８】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌの出力は、左側領域ｌｅｆｔ内の第２の符号化回路ＣＲＣ２Ｌと右側領域ｒｉｇｈｔ内の第２の符号化回路ＣＲＣ２Ｒに入力される。
【００４９】
第２のＣＲＣ符号化回路ＣＲＣ２ＬのＣＲＣ符号ビット出力パスＧＩＯＣＲＣは、共通データ出力パスＧＩＯ２と同様に、
ｘ４チップの場合には、出力ピンＤＱ０，ＤＱ１、
ｘ８チップの場合には、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７
の出力バッファＦＩＦＯの入力に接続されている。
【００５０】
同様に、チップ右側領域ｒｉｇｈｔには、出力ピンとしてＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５が配置され、
ｘ４構成の場合には、出力ピンＤＱ２，ＤＱ３が利用され、出力ピンＤＱ４，ＤＱ５はデータ出力として用いられない。ｘ８構成の場合には、出力ピンＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５のすべてが利用される。
【００５１】
出力ピンＤＱ２，ＤＱ３に隣接して、出力ピンＤＱ４，ＤＱ５が配置されている。これは、チップ左側領域ｌｅｆｔの場合と同様に、後述するデータ出力順序において、ｘ４構成における出力ピンＤＱ２、ＤＱ３の出力データが、ｘ８構成では、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるためである。
【００５２】
本実施例においては、このような構成をとることで、ＣＲＣ符号化回路を複数の語構成間で共有することが可能なうえに、チップ左右をわたるデータバスを不要としている。
【００５３】
チップ右側領域ｒｉｇｈｔにおいて、各メモリバンクの半分のメモリバンク領域ＢＡＮＫ０Ｒ，ＢＡＮＫ１Ｒ，ＢＡＮＫ２Ｒ，ＢＡＮＫ３Ｒ，ＢＡＮＫ４Ｒ，ＢＡＮＫ５Ｒ，ＢＡＮＫ６Ｒ，ＢＡＮＫ７Ｒが配置される。
【００５４】
各メモリバンクにはバンクデータ出力パスＧＩＯ１が接続され、バンクデータ出力パスＧＩＯ１はマルチプレクサＭＵＸ８に接続される。
【００５５】
データ出力バスＧＩＯ１に出力されるデータは、
３２ｂｉｔ読出しチップの場合、Ｄ［３７：３４］，Ｄ［２９：２６］，Ｄ［２１：１８］，Ｄ［１３：１０］、
６４ｂｉｔ読出しチップの場合、Ｄ［６９：６６］，Ｄ［６１：５８］，Ｄ［５３：５０］，Ｄ［４５：４２］，Ｄ［３７：３４］，Ｄ［２９：２６］，Ｄ［２１：１８］，Ｄ［１３：１０］
となっている。
【００５６】
チップ左側領域Ｌｅｆｔと同様に、ＣＲＣの符号化回路をｘ４構成とｘ８構成で同一の回路を用いるために、データの番号は、ｘ４構成でもｘ８構成でも同一である。
【００５７】
チップ右側領域ｒｉｇｈｔにおいて、マルチプレクサＭＵＸ８は、読出しコマンドと入力アドレスに従って、１つのメモリバンクからのバンクデータ出力パスＧＩＯ１と共通データ出力パスＧＩＯ２を接続する。
【００５８】
共通データ出力パスＧＩＯ２は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。また、共通データ出力パスＧＩＯ２は、
ｘ４チップの場合には、出力ピンＤＱ２，ＤＱ３、
ｘ８チップの場合には、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５
の出力バッファＦＩＦＯの入力に接続される。
【００５９】
チップ右側領域ｒｉｇｈｔにおいて、第１のＣＲＣ符号化回路ＣＲＣ１Ｒの出力は、右側領域ｒｉｇｈｔ内の第２の符号化回路ＣＲＣ２Ｒと左側領域ｌｅｆｔ内の第２の符号化回路ＣＲＣ２Ｌに入力される。
【００６０】
第２のＣＲＣ符号化回路ＣＲＣ２ＲのＣＲＣ符号ビット出力パスＧＩＯＣＲＣは、共通データ出力パスＧＩＯ２と同様に、
ｘ４チップの場合には、出力ピンＤＱ２，ＤＱ３、
ｘ８チップの場合には、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５
の出力バッファＦＩＦＯの入力に接続される。
【００６１】
図２は、図１のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係を示したものである。ここでは、ＣＲＣ符号化において、データビット３２ビットに対して８ビットのＣＲＣ符号を付加する構成を想定している。
【００６２】
図２（ａ）は、語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番と、ＣＲＣビットの出力順を示している。
【００６３】
本実施例では、出力されるデータ群は、データビットＤ［３９］〜Ｄ［８］までの３２ビットと、ＣＲＣビットＣ［７］〜Ｃ［０］の８ビットの場合で、データ出力順序が、図２（ａ）に示すように、
降順のデータ番号Ｄ［３９］，Ｄ［３８］，Ｄ［３７］，Ｄ［３６］，・・・，Ｄ［９］，Ｄ［８］に対して、
入出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０，ＤＱ１・・・・となっている。
【００６４】
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのうち、奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【００６５】
図２（ｂ）は、語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【００６６】
本実施例では、出力されるデータ群は、
２つのそれぞれ３２ビットからなるデータビット群Ｄ０［３９］〜Ｄ０［８］、Ｄ１［３９］〜Ｄ１［８］と、
２つのそれぞれ８ビットからなるＣＲＣビット群Ｃ０［７］〜Ｃ０［０］、Ｃ１［７］〜Ｃ１［０］からなる。
【００６７】
データ出力順序は、前述の図２（ａ）と同様に、降順のデータＤ０［３９］，Ｄ０［３８］，Ｄ０［３７］，Ｄ０［３６］，・・・，Ｄ０［９］，Ｄ０［８］、及び、Ｄ１［３９］，Ｄ１［３８］，Ｄ１［３７］，Ｄ１［３６］，・・・，Ｄ１［９］，Ｄ１［８］に対して、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０・・・となっている。
【００６８】
データ出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のうち、
奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【００６９】
図３は、図２と同様に、図１のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係の別の例を示したものである。ここでは、ＣＲＣ符号化をデータビット６４ビットに対して８ビットのＣＲＣ符号を付加する構成を想定している。
【００７０】
図３（ａ）は、語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【００７１】
本実施例では、出力されるデータ群はデータビットＤ［７１］〜Ｄ［８］までの６４ビットとＣＲＣビットＣ［７］〜Ｃ［０］の８ビットの場合で、データ出力順序は、図３（ａ）に示すように、降順のデータ番号Ｄ［７１］，Ｄ［７０］，Ｄ［６９］，Ｄ［６８］，・・・，Ｄ［９］，Ｄ［８］に対して、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０，ＤＱ１・・・・となっている。
【００７２】
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのうち、
奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【００７３】
図３（ｂ）は，語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【００７４】
本実施例では、出力されるデータ群は６４ビットからなるデータビット群Ｄ［７１］〜Ｄ［８］と８ビットからなるＣＲＣビット群Ｃ［７］〜Ｃ［０］、からなる。
【００７５】
データ出力順序は、図３（ａ）と同様に、降順のデータＤ［７１］，Ｄ［７０］，Ｄ［６９］，Ｄ［６８］，・・・，Ｄ［９］，Ｄ［８］に対して、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０・・・となっている。
【００７６】
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のうち、
奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【００７７】
図４（ａ）は、ＣＲＣ符号化における生成多項式Ｇ（ｘ）として
Ｇ（ｘ）＝ｘ＾８＋ｘ＾２＋ｘ＋１
を用いた場合のデータビットＤ［３９］〜Ｄ［８］と，ＣＲＣビットＣ［７］〜Ｃ［０］の関係を示したものである。
【００７８】
図４（ｂ）は、出力データ群が６４ビットからなる場合におけるＣＲＣ符号化における生成多項式Ｇ（ｘ）として，
Ｇ（ｘ）＝ｘ＾８＋ｘ＾２＋ｘ＋１
を用いた場合のデータビットＤ［７１］〜Ｄ［８］とＣＲＣビットＣ［７］〜Ｃ［０］の関係を示したものである。
【００７９】
図４に示すように、各ＣＲＣ符号ビットは、複数のデータビットの排他的論理和（ｍｏｄ２の加算）で計算される。データビットの組み合わせは、生成多項式の構成により異なる。生成多項式は、本実施例で用いたＧ（ｘ）＝ｘ＾８＋ｘ＾２＋ｘ＋１に限らず、ＣＲＣを実現する多項式であればよい。
【００８０】
図５（ａ）は、図４（ａ）で示した各ＣＲＣビットを生成するために必要なデータビット群のうち、
チップ左領域ｌｅｆｔのデータだけを集めて計算されるＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌと、
チップ右側領域ｒｉｇｈｔのデータで計算されるＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒと
を示している。同様に、図５（ｂ）は、図４（ｂ）で示した各ＣＲＣビットを生成するために必要なデータビット群のうちチップ左領域ｌｅｆｔのデータだけを集めて計算されるＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌと、
チップ右側領域ｒｉｇｈｔのデータで計算されるＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒとを示している。
【００８１】
図６は、図５（ａ）のＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌを生成する第１のＣＲＣ符号化回路ＣＲＣ１Ｌの構成の一例を示している。この回路は、チップ左側領域ｌｅｆｔに配置される。
【００８２】
各ＣＲＣ途中計算結果は、複数のデータビットの排他的論理和ＥＸ−ＯＲで出力される。本実施例では、２入力排他的論理和回路を多段に用いているが、多入力排他的論理和回路を用いてもかまわない。
【００８３】
図６の回路は、さらに、実現する語構成に従って、生成したＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌを、チップ左右の第２のＣＲＣ符号化回路ＣＲＣ２Ｌ，ＣＲＣ２Ｒのいずれかに送る。
【００８４】
図６の回路において、ＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌのうち、
ＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌは、チップ左側ｌｅｆｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｌに送られ、
ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌはチップ右側ｒｉｇｈｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｒに送られる。
【００８５】
また、ＣＲＣ途中計算結果Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ，Ｃ３Ｌは、実現する語構成により送られる第２のＣＲＣ符号化回路が異なり、ｘ４動作信号ＭＤ４Ｔとｘ８動作信号ＭＤ８Ｔにより、ｘ４，ｘ８選択回路Ｘ４８ＳＥＬにおいて出力先が切り替えられる。
【００８６】
ここで、ＣＲＣ途中計算結果Ｃ０２ＬＬ、及びＣ１３ＬＬは、チップ左側ｌｅｆｔ第１のＣＲＣ符号化回路ＣＲＣ１Ｌから、チップ左側ｌｅｆｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｌに送られる。Ｃ０２ＬＬ及びＣ１３ＬＬからは、ｘ４動作時には、ＣＲＣ途中計算結果Ｃ２Ｌ及びＣ３Ｌがそれぞれ出力され、ｘ８動作時には、ＣＲＣ途中計算結果Ｃ０Ｌ及びＣ１Ｌがそれぞれ出力される。
【００８７】
同様に、ＣＲＣ途中計算結果Ｃ０２ＬＲ及びＣ１３ＬＲは、チップ左側ｌｅｆｔ第１のＣＲＣ符号化回路ＣＲＣ１Ｌからチップ右側ｒｉｇｈｔ第２のＣＲＣ符号化回路ＣＲＣ２Ｒに送られる。Ｃ０２ＬＲ及びＣ１３ＬＲからは、ｘ４動作時には、ＣＲＣ途中計算結果Ｃ０Ｌ及びＣ１Ｌがそれぞれ出力され、ｘ８動作時には、ＣＲＣ途中計算結果Ｃ２Ｌ及びＣ３Ｌがそれぞれ出力される。
【００８８】
本実施例においては、このように、語構成によって、伝送するＣＲＣ途中計算結果を切り替えることにより、チップ左右間を渡るデータバスの本数を削減できる。
【００８９】
図７は、チップ左側ｌｅｆｔにおける図６と同様に、前述の図５（ａ）のＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒを生成する第１のＣＲＣ符号化回路ＣＲＣ１Ｒの構成の一例を示している。この回路は、チップ右側領域ｒｉｇｈｔに配置される。
【００９０】
図７の回路は、さらに、ｘ４あるいは、ｘ８構成にしたがって、生成したＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒをチップ左右の第２のＣＲＣ符号化回路ＣＲＣ２Ｌ，ＣＲＣ２Ｒに送る。
【００９１】
図７の回路において、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒのうち、
ＣＲＣ途中計算結果Ｃ７Ｒ、Ｃ６Ｒはチップ左側ｌｅｆｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｌに送られ、
ＣＲＣ途中計算結果Ｃ５Ｒ，Ｃ４Ｒはチップ右側ｒｉｇｈｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｒに送られる。
【００９２】
また、ＣＲＣ途中計算結果Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ，Ｃ３Ｒは、実現する語構成により送られる第２のＣＲＣ符号化回路が異なり、ｘ４動作信号ＭＤ４Ｔとｘ８動作信号ＭＤ８Ｔにより、Ｘ４，Ｘ８選択回路Ｘ４８ＳＥＬにおいて、切り替えられる。
【００９３】
ここで、途中計算結果Ｃ０２ＲＬ及びＣ１３ＲＬは、チップ左側ｒｉｇｈｔ第１のＣＲＣ符号化回路ＣＲＣ１Ｒからチップ左側ｌｅｆｔ第２のＣＲＣ符号化回路ＣＲＣ２Ｌに送られる。Ｃ０２ＲＬ及びＣ１３ＲＬからは、ｘ４動作時には、ＣＲＣ途中計算結果Ｃ２Ｒ及びＣ３Ｒが出力され、ｘ８動作時には、ＣＲＣ途中計算結果Ｃ０Ｒ及びＣ１Ｒが出力される。
【００９４】
同様に、ＣＲＣ途中計算結果Ｃ０２ＲＲ及びＣ１３ＲＲは、チップ左側ｒｉｇｈｔ第１のＣＲＣ符号化回路ＣＲＣ１Ｒからチップ右側ｒｉｇｈｔ第２のＣＲＣ符号化回路ＣＲＣ２Ｒに送られる。Ｃ０２ＲＲ及びＣ１３ＲＲからは、ｘ４動作時には、ＣＲＣ途中計算結果Ｃ０Ｒ及びＣ１Ｒが出力され、ｘ８動作時には、ＣＲＣ途中計算結果Ｃ２Ｒ及びＣ３Ｒが出力される。
【００９５】
図７の回路は、図６の場合と同様に、語構成によって、伝送するＣＲＣ途中計算結果を切り替えることにより、チップ左右間を渡るデータバスの本数を削減できる。
【００９６】
図８（ａ）と図８（ｂ）は、図６、図７の第１のＣＲＣ符号化回路から出力されたＣＲＣ途中計算結果が入力される第２のＣＲＣ符号化回路ＣＲＣ２Ｌと第２のＣＲＣ符号化回路ＣＲＣ２Ｒの回路構成の一例をそれぞれ示している。
【００９７】
図８（ａ）を参照すると、第２のＣＲＣ符号化回路ＣＲＣ２Ｌは、チップ左側ｌｅｆｔに配置され、
チップ左側領域ｌｅｆｔにある第１のＣＲＣ符号化回路ＣＲＣ１Ｌから出力されたＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ０２ＬＬ，Ｃ１３ＬＬと、
チップ右側領域にある第１のＣＲＣ符号化回路ＣＲＣ２Ｌから出力されたＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ０２ＲＬ，Ｃ１３ＲＬとを入力し、
ＣＲＣ途中計算結果Ｃ７ＬとＣ７ＲからＣＲＣビットＣ［７］、
ＣＲＣ途中計算結果Ｃ６ＬとＣ６ＲからＣＲＣビットＣ［６］、
ＣＲＣ途中計算結果Ｃ０２ＬＬとＣ０２ＲＬから、
ｘ４動作時はＣＲＣビットＣ［２］、
ｘ８動作時はＣＲＣビットＣ［０］、
ＣＲＣ途中計算結果Ｃ１３ＬＬとＣ１３ＲＬから、
ｘ４動作時はＣＲＣビットＣ［３］、
ｘ８動作時はＣＲＣビットＣ［１］
が生成される。
【００９８】
同様に、図８（ｂ）を参照すると、チップ右側領域ｒｉｇｈｔに配置される第２のＣＲＣ符号化回路ＣＲＣ２Ｒは、
チップ左側領域ｌｅｆｔにある第１のＣＲＣ符号化回路ＣＲＣ１Ｌから出力されたＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ０２ＬＲ，Ｃ１３ＬＲと、
チップ右側領域にある第１のＣＲＣ符号化回路ＣＲＣ２Ｌから出力されたＣＲＣ途中計算結果Ｃ５Ｒ、Ｃ４Ｒ，Ｃ０２ＲＲ，Ｃ１３ＲＲとを入力し、
ＣＲＣ途中計算結果Ｃ５ＬとＣ５ＲからＣＲＣビットＣ［５］、
ＣＲＣ途中計算結果Ｃ４ＬとＣ４ＲからＣＲＣビットＣ［４］、
ＣＲＣ途中計算結果Ｃ０２ＬＲとＣ０２ＲＲから、
ｘ４動作時はＣＲＣビットＣ［０］、
ｘ８動作時はＣＲＣビットＣ［２］、
ＣＲＣ途中計算結果Ｃ１３ＬＲとＣ１３ＲＲから、
ｘ４動作時はＣＲＣビットＣ［１］、
ｘ８動作時はＣＲＣビットＣ［３］
が生成される。
【００９９】
このように、本実施例によれば、
ＣＲＣ符号化を、第１のＣＲＣ符号化回路と第２の符号化回路に分割し、さらに、左右に分離して配置し、
ｘ４，ｘ８動作で伝送する途中計算結果を切り替えることで、
チップ左側領域ｌｅｆｔとチップ右側領域ｒｉｇｈｔ間を渡るデータバス本数として、データビット３２ビットのすべてを送る必要がなく、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１３ＬＲ，Ｃ１３ＬＲ，Ｃ０２ＲＬ，Ｃ０２ＲＬの８本だけにすることができる。
【０１００】
さらに、本実施例によれば、ｘ４、ｘ８動作で伝送する途中計算結果を切り替えることで、伝送路を共有化でき、配線するデータバス本数を低減できる。
【０１０１】
次に、ｘ４チップ構成における本実施例の動作について図９を用いて説明する。
【０１０２】
クロックＣＬＯＣＫのエッジにあわせて入力されたリードコマンド（Ｒ）とアドレスに従って、選択アドレスに対応したデータは、チップ左右のデータ出力線ＧＩＯ１に出力される。
【０１０３】
データ出力線ＧＩＯ１に出力されたデータは、マルチプレクサＭＵＸ８を介して共通データ出力線ＧＩＯ２に出力される。
【０１０４】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１用の出力バッファＦＩＦＯに入力される。
【０１０５】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０１０６】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３８］，Ｄ［３３］，Ｄ［３０］，Ｄ［２５］が、第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２２］，Ｄ［１７］，Ｄ［１４］，Ｄ［９］は、第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０１０７】
また同時に共通データ出力線ＧＩＯ２のデータは、第１のＣＲＣ符号化回路ＣＲＣ１Ｌに入力される。第１のＣＲＣ符号化回路ＣＲＣ１Ｌで、ＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。
【０１０８】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌから出力されたＣＲＣ途中計算結果のうち、Ｃ７Ｌ，Ｃ６Ｌ，Ｃ３Ｌ，Ｃ２Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｌに入力される。同時に、チップ右側領域の第２の符号化回路ＣＲＣ１Ｒから、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ３Ｒ，Ｃ２Ｒが入力される。ここで、ＣＲＣ途中計算結果Ｃ３Ｒ及びＣ２Ｒは、ＣＲＣ途中計算結果伝送線Ｃ１３ＲＬ及びＣ０２ＲＬ（図７）を介して伝送される。
【０１０９】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｌでは、
ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［３］，Ｃ［２］が生成される。
【０１１０】
このうち、出力ピンＤＱ１から出力されるＣＲＣビットＣ［６］、及びＣ［２］が出力ピンＤＱ１の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０１１１】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０１１２】
出力される順番は、
第１の出力バッファＦＩＦＯ１＿Ｄ０から、データビットＤ［３８］，Ｄ［３３］，Ｄ［３０］，Ｄ［２５］が出力され、
その後、ＣＲＣ用出力バッファＦＩＦＯ１＿Ｃから、ＣＲＣビットＣ［６］が出力され、
次に、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ［２２］，Ｄ［１７］，Ｄ［１４］，Ｄ［９］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ［２］が出力される。
【０１１３】
チップ右側領域ｒｉｇｈｔの動作は、
共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０１１４】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３６］，Ｄ［３５］，Ｄ［２８］，Ｄ［２７］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２０］，Ｄ［１９］，Ｄ［１２］，Ｄ［１１］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。
【０１１５】
また同時に共通データ出力線ＧＩＯ２に出力されたデータ群は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。
【０１１６】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒから、ＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２ＲＬ・・・，Ｃ７Ｒが出力される。
【０１１７】
出力されたＣＲＣ途中計算結果のうち、Ｃ５Ｒ，Ｃ４Ｒ，Ｃ１Ｒ，Ｃ０Ｒが第２のＣＲＣ符号化回路ＣＲＣ２Ｒに入力される。
【０１１８】
同時にチップ左側領域の第２の符号化回路ＣＲＣ１Ｌから、ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１Ｌ，Ｃ０Ｌが第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。第１のＣＲＣ符号化回路ＣＲＣ１ＲのＣＲＣ途中計算結果Ｃ１Ｌ及びＣ０Ｌは、ＣＲＣ途中計算結果伝送線Ｃ１３ＬＲ及びＣ０２ＬＲを介して伝送される。
【０１１９】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｒでは、ＣＲＣビットＣ［５］，Ｃ［４］，Ｃ［１］，Ｃ［０］が生成される。このうち、出力ピンＤＱ３から出力されるＣＲＣビットＣ［４］及びＣ［０］が出力ピンＤＱ３の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。
【０１２０】
出力バッファＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯ３＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０１２１】
出力される順番は、第１の出力バッファＦＩＦＯ３＿Ｄ０から、
データビットＤ［３６］，Ｄ［３５］，Ｄ［２８］，Ｄ［２７］が出力され、
その後、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ［４］が出力され、
次に、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ［２０］，Ｄ［１９］，Ｄ［１２］，Ｄ［１１］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ［０］が出力される。
【０１２２】
次に、図１０を用いて、ｘ８での動作を説明する。
【０１２３】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータＤ０［３９：８］は、チップ左右のデータ出力線ＧＩＯ１に出力される。
【０１２４】
データＤ０［３９：８］が出力された後、次のデータＤ１［３９：８］がデータ出力線ＧＩＯ１に出力される。
【０１２５】
データ出力線ＧＩＯ１に出力されたデータＤ０，Ｄ１は、マルチプレクサＭＵＸ８を介して共通データ出力線ＧＩＯ２に出力される。
【０１２６】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７用の出力バッファＦＩＦＯに入力される。
【０１２７】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０１２８】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３８］，Ｄ０［２５］，Ｄ０［２２］，Ｄ０［９］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で、第２のデータ群のなかから出力されるデータＤ１［３８］，Ｄ１［２５］，Ｄ１［２２］，Ｄ１［９］は、第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０１２９】
また同時に共通データ出力線ＧＩＯ２上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌに入力される。
【０１３０】
そこで、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。
【０１３１】
出力されたＣＲＣ途中計算結果のうち、Ｃ７Ｌ，Ｃ６Ｌ，Ｃ１Ｌ，Ｃ０Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｌに入力される。同時にチップ右側領域の第２の符号化回路ＣＲＣ１Ｒから、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ１Ｒ，Ｃ０Ｒが入力される。ここで、ＣＲＣ途中計算結果Ｃ１Ｒ及びＣ０Ｒは、ＣＲＣ途中計算結果伝送線Ｃ１３ＲＬ及びＣ０２ＲＬ（図７参照）を介して伝送される。
【０１３２】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｌでは、データ群Ｄ０に対応したＣＲＣビットＣ０［７］，Ｃ０［６］，Ｃ０［１］，Ｃ０［０］が生成される。
【０１３３】
このうち、出力ピンＤＱ１から出力されるＣＲＣビットＣ０［６］が出力ピンＤＱ１の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０１３４】
引き続き、共通出力線ＧＩＯ２に送られてきたデータ群Ｄ１に対して同様の動作が行われ、データ群Ｄ１に対応するＣＲＣビットＣ１［６］が出力ピンＤＱ１のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０１３５】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０１３６】
出力される順番は、第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ０［３８］，Ｄ０［２５］，Ｄ０［２２］，Ｄ０［９］が出力され、
その後、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ０［６］が出力され、
次に、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ１［３８］，Ｄ１［２５］，Ｄ１［２２］，Ｄ１［９］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ１［６］が出力される。
【０１３７】
同様に、チップ右側領域ｒｉｇｈｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０１３８】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３６］，Ｄ０［２７］，Ｄ０［２０］，Ｄ０［１１］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３６］，Ｄ１［２７］，Ｄ１［２０］，Ｄ１［１１］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。
【０１３９】
また同時に共通データ出力線上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。
【０１４０】
そこで、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・，Ｃ７Ｒが出力される。出力されたＣＲＣ途中計算結果のうち、Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒが第２のＣＲＣ符号化回路ＣＲＣ２Ｒに入力される。
【０１４１】
同時にチップ左側領域の第２の符号化回路ＣＲＣ１Ｌから、ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌが入力される。
【０１４２】
ここで、ＣＲＣ途中計算結果Ｃ３Ｌ及びＣ２Ｌは、ＣＲＣ途中計算結果伝送線Ｃ１３ＬＲ及びＣ０２ＬＲを介して伝送される。ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｒでは、データ群Ｄ０に対応したＣＲＣビットＣ０［５］，Ｃ０［４］，Ｃ０［３］，Ｃ０［２］が生成される。
【０１４３】
このうち、出力ピンＤＱ３から出力されるＣＲＣビットＣ０［４］が出力ピンＤＱ３の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。
【０１４４】
引き続き、共通出力線ＧＩＯ２に送られてきたデータ群Ｄ１に対して同様の動作が行われ、データ群Ｄ１に対応するＣＲＣビットＣ１［４］が出力ピンＤＱ３のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。
【０１４５】
出力バッファＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯ３＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０１４６】
出力される順番は、第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ０［３６］，Ｄ０［２７］，Ｄ０［２０］，Ｄ０［１１］が出力され、
その後、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ０［４］が出力され、
次に、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ１［３６］，Ｄ１［２７］，Ｄ１［２０］，Ｄ１［１１］、
最後に、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ１［４］が出力される。
【０１４７】
本実施例の作用効果について述べる。
【０１４８】
ｘ４、ｘ８に対応したチップにおいて、
ｘ４構成の時、ＤＱ０，ＤＱ１、あるいは、ＤＱ２，ＤＱ３から出力されるデータが、
ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７、あるいは、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるデータ出力順序に対応して、チップ内のデータアドレスを、ｘ４，ｘ８構成で同一とし、出力ピンＤＱ０，ＤＱ１に隣接してＤＱ６，ＤＱ７を配置し、ＤＱ２，ＤＱ３に隣接してＤＱ４，ＤＱ５を配置することで、
ｘ４、ｘ８構成において、共通のＣＲＣ符号化回路を用いることができ、チップ面積を削減できる上に、チップ左右を渡るデータバス本数を削減できる。また、語構成によって、ＣＲＣ符号化回路間を渡すＣＲＣ途中計算結果伝送パスに送るデータを切り替えることで、配線本数を削減できる。
【０１４９】
逆に、ｘ４、ｘ８に対応したチップにおいて出力ピンＤＱ０，ＤＱ１に隣接してＤＱ６，ＤＱ７が配置され、ＤＱ２，ＤＱ３に隣接してＤＱ４，ＤＱ５が配置される構成では、ｘ４構成の時、ＤＱ０，ＤＱ１あるいは、ＤＱ２，ＤＱ３から出力されるデータが、ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７、あるいは、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるデータ出力順序にすることで、共通のＣＲＣ符号化回路を用いることができ、チップ面積を低減できる。
【０１５０】
＜第２の実施例＞
図１１（ａ）、図１１（ｂ）は、本発明の第２の実施例であるＤＲＡＭのデータパス構成を示すブロック図と物理的なチップイメージを示す図である。
【０１５１】
本実施例は、複数の語構成において、ＣＲＣの符号化回路を共有化し、チップ面積を削減するとともに、出力ピンの配置により、チップ内のデータバス本数を削減できる。
【０１５２】
本実施例は、前記第１の実施例とは異なり、出力されるデータの順番が、
出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順で手順になっているのが特徴である。
【０１５３】
図１１（ａ）は、同一のチップＣｈｉｐにおいて、１回のデータ出力タイミングで、４つのデータを出力するｘ４構成と、８つのデータを出力するｘ８構成を同一のチップで実現するチップのブロック図である。
【０１５４】
チップＣｈｉｐは、左右の２つの領域ｌｅｆｔ、ｒｉｇｈｔからなる。
【０１５５】
左側領域ｌｅｆｔには、出力ピンとしてＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５が配置され、ｘ４構成の場合には、出力ピンＤＱ０，ＤＱ１が利用され、出力ピンＤＱ４，ＤＱ５はデータ出力として使用しない。
【０１５６】
一方、ｘ８構成の場合には、出力ピンＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５のすべてが利用される。
【０１５７】
ここで、出力ピンＤＱ０，ＤＱ１に隣接して、出力ピンＤＱ４，ＤＱ５を配置されていることが、前記第１の実施例と異なる。
【０１５８】
これは、後述するデータ出力順序において、
ｘ４構成における出力ピンＤＱ０、ＤＱ１の出力データが、
ｘ８構成では、ＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５から出力されている。このような構成をとることで、ＣＲＣ符号化回路を複数の語構成間で共有することが可能なうえに、チップ左右をわたるデータバスが不要になる（不要としてもよい）。
【０１５９】
また、チップ左側領域ｌｅｆｔには、各メモリバンクの半分のメモリバンク領域ＢＡＮＫ０Ｌ，ＢＡＮＫ１Ｌ，ＢＡＮＫ２Ｌ，ＢＡＮＫ３Ｌ，ＢＡＮＫ４Ｌ，ＢＡＮＫ５Ｌ，ＢＡＮＫ６Ｌ，ＢＡＮＫ７Ｌが配置される。
【０１６０】
また、各メモリバンクには、バンクデータ出力パスＧＩＯ１が接続され、マルチプレクサＭＵＸ８に接続される。データ出力バスＧＩＯ１に出力されるデータは、
３２ｂｉｔ読出しチップの場合、データ群Ｄ［３９：３８］，Ｄ［３５：３４］，Ｄ［３１：３０］，Ｄ［２７：２６］，Ｄ［２３：２２］，Ｄ［１９：１８］，Ｄ［１５：１４］，Ｄ［１１：１０］、
６４ｂｉｔ読出しチップの場合、データ群Ｄ［７１：７０］，Ｄ［６７：６６］，Ｄ［６３：６２］，Ｄ［５９：５８］，Ｄ［５５：５４］，Ｄ［５１：５０］，Ｄ［４７：４６］，Ｄ［４３：４２］，Ｄ［３９：３８］，Ｄ［３５：３４］，Ｄ［３１：３０］，Ｄ［２７：２６］，Ｄ［２３：２２］，Ｄ［１９：１８］，Ｄ［１５：１４］，Ｄ［１１：１０］となっている。
【０１６１】
ここで、ＣＲＣの符号化回路を、ｘ４構成とｘ８構成で同一の回路を用いるために、データの番号は、前記第１の実施例と同様に、ｘ４構成でもｘ８構成でも同一である。
【０１６２】
マルチプレクサＭＵＸ８は、読出しコマンドと入力アドレスに従って、１つのメモリバンクからのバンクデータ出力パスＧＩＯ１と共通データ出力パスＧＩＯ２を接続する。
【０１６３】
共通データ出力パスＧＩＯ２は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌに入力される。
【０１６４】
また、同時に、
ｘ４チップの場合には、出力ピンＤＱ０，ＤＱ１、
ｘ８チップの場合には、ＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５
の出力バッファＦＩＦＯに入力される。
【０１６５】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌの出力は、左側領域ｌｅｆｔ内の第２の符号化回路ＣＲＣ２Ｌと、右側領域ｒｉｇｈｔ内の第２の符号化回路ＣＲＣ２Ｒに入力される。
【０１６６】
第２のＣＲＣ符号化回路ＣＲＣ２ＬのＣＲＣ符号ビット出力パスＧＩＯＣＲＣは、前述の共通データ出力パスＧＩＯ２と同様に、
ｘ４チップの場合には、出力ピンＤＱ０，ＤＱ１、
ｘ８チップの場合には、ＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５
の出力バッファＦＩＦＯに入力される。
【０１６７】
同様に、チップ右側領域ｒｉｇｈｔには、出力ピンとして、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７が配置される。
【０１６８】
ｘ４構成の場合には、出力ピンＤＱ２，ＤＱ３が利用され、出力ピンＤＱ６，ＤＱ７はデータ出力として使用しない。
【０１６９】
ｘ８構成の場合には、出力ピンＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７のすべてが利用される。ここで、出力ピンＤＱ２，ＤＱ３に隣接して、出力ピンＤＱ６，ＤＱ７を配置している点が、前記第１の実施例と異なる点である。これは、チップ左側領域ｌｅｆｔの場合と同様に、後述するデータ出力順序において、ｘ４構成における出力ピンＤＱ２、ＤＱ３の出力データが、ｘ８構成では、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されているため、このような構成をとることで、ＣＲＣ符号化回路を複数の語構成間で共有することが可能なうえに、チップ左右をわたるデータバスが不要になる（不要としてもよい）。
【０１７０】
各メモリバンクの半分のメモリバンク領域ＢＡＮＫ０Ｒ，ＢＡＮＫ１Ｒ，ＢＡＮＫ２Ｒ，ＢＡＮＫ３Ｒ，ＢＡＮＫ４Ｒ，ＢＡＮＫ５Ｒ，ＢＡＮＫ６Ｒ，ＢＡＮＫ７Ｒが配置される。
【０１７１】
各メモリバンクには、バンクデータ出力パスＧＩＯ１が接続され、マルチプレクサＭＵＸ８に接続される。データ出力バスＧＩＯ１に出力されるデータは、
３２ｂｉｔ読出しチップの場合、Ｄ［３７：３６］，Ｄ［３３：３２］，Ｄ［２９：２８］，Ｄ［２５：２４］，Ｄ［２１：２０］，Ｄ［１７：１６］，Ｄ［１３：１２］，Ｄ［９：８］、
６４ｂｉｔ読出しチップの場合、Ｄ［６９：６８］，Ｄ［６５：６４］，Ｄ［６１：６０］，Ｄ［５７：５６］，Ｄ［５３：５２］，Ｄ［４９：４８］，Ｄ［４５：４４］，Ｄ［４１：４０］，Ｄ［３７：３６］，Ｄ［３３：３２］，Ｄ［２９：２８］，Ｄ［２５：２４］，Ｄ［２１：２０］，Ｄ［１７：１６］，Ｄ［１３：１２］，Ｄ［９：８］となっている。
【０１７２】
ここで、前述のチップ左側領域Ｌｅｆｔと同様に、ＣＲＣの符号化回路をｘ４構成とｘ８構成で同一の回路を用いるために、データの番号は、ｘ４構成でもｘ８構成でも同一である。
【０１７３】
マルチプレクサＭＵＸ８は、読出しコマンドと入力アドレスに従って、１つのメモリバンクからのバンクデータ出力パスＧＩＯ１と共通データ出力パスＧＩＯ２を接続する。
【０１７４】
共通データ出力パスＧＩＯ２は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。
【０１７５】
また、同時に、
ｘ４構成の場合には、出力ピンＤＱ２，ＤＱ３、
ｘ８構成の場合には、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７
の出力バッファＦＩＦＯに入力される。
【０１７６】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒの出力は、右側領域ｒｉｇｈｔ内の第２の符号化回路ＣＲＣ２Ｒと左側領域ｌｅｆｔ内の第２の符号化回路ＣＲＣ２Ｌに入力される。
【０１７７】
第２のＣＲＣ符号化回路ＣＲＣ２ＲのＣＲＣ符号ビット出力パスＧＩＯＣＲＣは、前述の共通データ出力パスＧＩＯ２と同様に、
ｘ４構成の場合には、出力ピンＤＱ２，ＤＱ３、
ｘ８構成の場合には、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７の出力バッファＦＩＦＯに入力される。
【０１７８】
図１２は、図１１のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係を示したものである。ここでは、ＣＲＣ符号化をデータビット３２ビットに対して８ビットのＣＲＣ符号を付加する構成を仮定している。
【０１７９】
図１２（ａ）は語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０１８０】
本実施例では、出力されるデータ群はデータビットＤ［３９］〜Ｄ［８］までの３２ビットとＣＲＣビットＣ［７］〜Ｃ［０］の８ビットの場合で、データ出力順序が、図に示すように、
降順のデータ番号Ｄ［３９］，Ｄ［３８］，Ｄ［３７］，Ｄ［３６］，・・・，Ｄ［９］，Ｄ［８］に対して、
出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，・・・・となっており、
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのいずれでも、出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順で、データ番号が降順になっているのが特徴である。
【０１８１】
図１２（ｂ）は、語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０１８２】
本実施例では、出力されるデータ群は、
２つのそれぞれ３２ビットからなるデータビット群Ｄ０［３９］〜Ｄ０［８］、Ｄ１［３９］〜Ｄ１［８］と、
２つのそれぞれ８ビットからなるＣＲＣビット群Ｃ０［７］〜Ｃ０［０］、Ｃ１［７］〜Ｃ１［０］からなる。
【０１８３】
データ出力順序は、前述の図１２（ａ）と同様に、降順のデータＤ０［３９］，Ｄ０［３８］，Ｄ０［３７］，Ｄ０［３６］，・・・，Ｄ０［９］，Ｄ０［８］及びＤ１［３９］，Ｄ１［３８］，Ｄ１［３７］，Ｄ１［３６］，・・・，Ｄ１［９］，Ｄ１［８］に対して、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０・・・となっている。
【０１８４】
データ出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のいずれでも、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になっているのが特徴である。
【０１８５】
図１３は、図１２と同様に、図１１のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係の別の例を示したものである。
【０１８６】
ここでは、ＣＲＣ符号化をデータビット６４ビットに対して８ビットのＣＲＣ符号を付加する構成を仮定している。
【０１８７】
図１３（ａ）は、語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０１８８】
本実施例では、出力されるデータ群はデータビットＤ［７１］〜Ｄ［８］までの６４ビットとＣＲＣビットＣ［７］〜Ｃ［０］の８ビットの場合で、
データ出力順序が、図に示すように、
降順のデータ番号Ｄ［７１］，Ｄ［７０］，Ｄ［６９］，Ｄ［６８］，・・・，Ｄ［９］，Ｄ［８］に対して、
出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３・・・・となっており、
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのいずれにおいても、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順でデータ番号が降順になっている。
【０１８９】
図１３（ｂ）は、語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０１９０】
本実施例では、出力されるデータ群は６４ビットからなるデータビット群Ｄ［７１］〜Ｄ［８］と８ビットからなるＣＲＣビット群Ｃ［７］〜Ｃ［０］、からなる。
【０１９１】
データ出力順序は、前述の図１３（ａ）と同様に、降順のデータＤ［７１］，Ｄ［７０］，Ｄ［６９］，Ｄ［６８］，・・・，Ｄ［９］，Ｄ［８］に対して、
出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７・・・となっており、
データ出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のいずれでも、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になっている。
【０１９２】
図１４（ａ）は、前述の図４（ａ）で示した各ＣＲＣビットを生成するために必要なデータビット群のうち、チップ左領域ｌｅｆｔのデータだけを集めて計算されるＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌと、チップ右側領域ｒｉｇｈｔのデータで計算されるＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒを示している。図１４（ｂ）は、前述の図４（ｂ）で示した各ＣＲＣビットを生成するために必要なデータビット群のうち、チップ左領域ｌｅｆｔのデータだけを集めて計算されるＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌと、チップ右側領域ｒｉｇｈｔのデータで計算されるＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒを示している。
【０１９３】
図１５は、図１４（ａ）のＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌを生成する第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’の構成の一例を示している。この回路は、チップ左側領域ｌｅｆｔに配置される。
【０１９４】
各ＣＲＣ途中計算結果は、複数のデータビットの排他的論理和ＥＸ−ＯＲで出力される。本実施例では、２入力排他的論理和回路を多段に用いているが、多入力排他的論理和回路を用いてもかまわない。
【０１９５】
図１５の回路は、さらに、ｘ４あるいは、ｘ８構成にしたがって、生成したＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌをチップ左右の第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’，ＣＲＣ２Ｒ’のいずれかに送る。
【０１９６】
図１５の第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’からのＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌのうち、
ＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ３Ｌ，Ｃ２Ｌは、チップ左側ｌｅｆｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’に送られ、
ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１Ｌ，Ｃ０Ｌはチップ右側ｒｉｇｈｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’に送られる。
【０１９７】
図１６は、チップ左側ｌｅｆｔにおける図１５と同様に、図１４（ａ）のＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒを生成する第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’の構成の一例を示している。この回路は、チップ右側領域ｒｉｇｈｔに配置される。
【０１９８】
図１６の回路は、さらに、ｘ４構成あるいはｘ８構成にしたがって、生成したＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒをチップ左右の第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’，ＣＲＣ２Ｒ’に送る。
【０１９９】
図１６の第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’からのＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒのうち、
ＣＲＣ途中計算結果Ｃ７Ｒ、Ｃ６Ｒ，Ｃ３Ｒ，Ｃ２Ｒはチップ左側ｌｅｆｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’に送られ、
ＣＲＣ途中計算結果Ｃ５Ｒ，Ｃ４Ｒ，Ｃ１Ｒ，Ｃ０Ｒはチップ右側ｒｉｇｈｔの第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’に送られる。
【０２００】
図１７（ａ）と図１７（ｂ）は、前述の図１５、図１６の第１のＣＲＣ符号化回路から出力されたＣＲＣ途中計算結果が入力される第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’と第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’の回路構成の一例をそれぞれ示している。
【０２０１】
第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’は、チップ左側ｌｅｆｔに配置され、チップ左側領域ｌｅｆｔにある第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’から出力されたＣＲＣ途中計算結果Ｃ７Ｌ，Ｃ６Ｌ，Ｃ３Ｌ，Ｃ２Ｌと、
チップ右側領域にある第１のＣＲＣ符号化回路ＣＲＣ２Ｌ’から出力されたＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ３Ｒ，Ｃ２Ｒを入力し、それぞれ、
ＣＲＣ途中計算結果Ｃ７ＬとＣ７ＲからＣＲＣビットＣ［７］、
ＣＲＣ途中計算結果Ｃ６ＬとＣ６ＲからＣＲＣビットＣ［６］、
ＣＲＣ途中計算結果Ｃ３ＬとＣ３ＲからＣＲＣビットＣ［３］、
ＣＲＣ途中計算結果Ｃ２ＬとＣ２ＲからＣＲＣビットＣ［２］
を生成する。
【０２０２】
同様に、第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’は、チップ右側領域ｒｉｇｈｔに配置され、
チップ左側領域ｌｅｆｔにある第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’から出力されたＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１Ｌ，Ｃ０Ｌと、
チップ右側領域にある第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’から出力されたＣＲＣ途中計算結果Ｃ５Ｒ、Ｃ４Ｒ，Ｃ１Ｒ，Ｃ０Ｒとを入力し、それぞれ、
ＣＲＣ途中計算結果Ｃ５ＬとＣ５ＲからＣＲＣビットＣ［５］、
ＣＲＣ途中計算結果Ｃ４ＬとＣ４ＲからＣＲＣビットＣ［４］、
ＣＲＣ途中計算結果Ｃ１ＬとＣ１ＲからＣＲＣビットＣ［１］、
ＣＲＣ途中計算結果Ｃ０ＬとＣ０ＲからＣＲＣビットＣ［０］
を生成する。
【０２０３】
次に、ｘ４構成構成における本実施例の動作について図１８を用いて説明する。
【０２０４】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータはチップ左右のデータ出力線ＧＩＯ１に出力される。
【０２０５】
データ出力線ＧＩＯ１に出力されたデータは、マルチプレクサＭＵＸ８を介して共通データ出力線ＧＩＯ２に出力される。
【０２０６】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１用の出力バッファＦＩＦＯに入力される。
【０２０７】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０２０８】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３８］，Ｄ［３４］，Ｄ［３０］，Ｄ［２６］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、
チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２２］，Ｄ［１８］，Ｄ［１４］，Ｄ［１０］は第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０２０９】
また同時に共通データ出力線ＧＩＯ２に出力されたデータ群は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’に入力される。第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’から、ＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。
【０２１０】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’から出力されたＣＲＣ途中計算結果のうち、Ｃ７Ｌ，Ｃ６Ｌ，Ｃ３Ｌ，Ｃ２Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’に入力される。
【０２１１】
同時に、チップ右側領域の第２の符号化回路ＣＲＣ１Ｒ’から、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ３Ｒ，Ｃ２Ｒが第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’に入力される。
【０２１２】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’では、ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［３］，Ｃ［２］が生成される。このうち、
出力ピンＤＱ１から出力されるＣＲＣビットＣ［６］及びＣ［２］が、出力ピンＤＱ１の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０２１３】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２１４】
出力される順番は、
第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ［３８］，Ｄ［３４］，Ｄ［３０］，Ｄ［２６］が出力され、
その後、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ［６］が出力され、
次に、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ［２２］，Ｄ［１８］，Ｄ［１４］，Ｄ［１０］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ［２］が出力される。
【０２１５】
チップ右側領域ｒｉｇｈｔの動作は、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０２１６】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３６］，Ｄ［３２］，Ｄ［２８］，Ｄ［２４］が、第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２０］，Ｄ［１６］，Ｄ［１２］，Ｄ［８］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。
【０２１７】
また同時に、共通データ出力線ＧＩＯ２に出力されたデータ群は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’に入力される。
【０２１８】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒから、ＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２ＲＬ・・・，Ｃ７Ｒが出力される。第１のＣＲＣ符号化回路ＣＲＣ１Ｒから出力されたＣＲＣ途中計算結果のうち、Ｃ５Ｒ，Ｃ４Ｒ，Ｃ１Ｒ，Ｃ０Ｒが第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’に入力される。
【０２１９】
同時にチップ左側領域の第２の符号化回路ＣＲＣ１Ｌ’から、ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１Ｌ，Ｃ０Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’入力される。
【０２２０】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’では、ＣＲＣビットＣ［５］，Ｃ［４］，Ｃ［１］，Ｃ［０］が生成される。このうち、出力ピンＤＱ３から出力されるＣＲＣビットＣ［４］及びＣ［０］が出力ピンＤＱ３の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。
【０２２１】
出力バッファＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯ３＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２２２】
出力される順番は、
第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ［３６］，Ｄ［３２］，Ｄ［２８］，Ｄ［２４］が出力され、
その後ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ［４］が出力され、
次に、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ［２０］，Ｄ［１６］，Ｄ［１２］，Ｄ［８］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ［０］が出力される。
【０２２３】
次に、図１９を用いて、ｘ８構成での動作を説明する。
【０２２４】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータＤ０［３９：８］は、チップ左右のデータ出力線ＧＩＯ１に出力される。
【０２２５】
データＤ０［３９：８］が出力された後、次のデータＤ１［３９：８］がデータ出力線ＧＩＯ１に出力される。
【０２２６】
データ出力線ＧＩＯ１に出力されたデータＤ０，Ｄ１は、マルチプレクサＭＵＸ８を介して、共通データ出力線ＧＩＯ２に出力される。
【０２２７】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５用の出力バッファＦＩＦＯに入力される。
【０２２８】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０２２９】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３８］，Ｄ０［３０］，Ｄ０［２２］，Ｄ０［１４］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、
チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３８］，Ｄ１［３０］，Ｄ１［２２］，Ｄ１［１４］が第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０２３０】
また同時に共通データ出力線ＧＩＯ２上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’に入力される。
【０２３１】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’で、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。
【０２３２】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’から出力されたＣＲＣ途中計算結果のうち、Ｃ７Ｌ，Ｃ６Ｌ，Ｃ３Ｌ，Ｃ２Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’に入力される。
【０２３３】
同時に、チップ右側領域の第２の符号化回路ＣＲＣ１Ｒ’から、ＣＲＣ途中計算結果Ｃ７Ｒ，Ｃ６Ｒ，Ｃ３Ｒ，Ｃ２Ｒが第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’入力される。
【０２３４】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｌ’では、データ群Ｄ０に対応したＣＲＣビットＣ０［７］，Ｃ０［６］，Ｃ０［３］，Ｃ０［２］が生成される。このうち、出力ピンＤＱ１から出力されるＣＲＣビットＣ０［６］が出力ピンＤＱ１の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０２３５】
引き続き、共通出力線ＧＩＯ２に送られてきたデータ群Ｄ１に対して同様の動作が行われ、データ群Ｄ１に対応するＣＲＣビットＣ１［６］が出力ピンＤＱ１のＣＲＣビット用出力バッファＦＩＦＯ１＿Ｃに格納される。
【０２３６】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２３７】
出力される順番は、
第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ０［３８］，Ｄ０［３０］，Ｄ０［２２］，Ｄ０［１４］が出力され、
その後ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ０［６］が出力され、
次に、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ１［３８］，Ｄ１［３０］，Ｄ１［２２］，Ｄ１［１４］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ１＿ＣからＣＲＣビットＣ１［６］が出力される。
【０２３８】
同様に、チップ右側領域ｒｉｇｈｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７用の出力バッファＦＩＦＯに入力される。
【０２３９】
ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０２４０】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３６］，Ｄ０［２８］，Ｄ０［２０］，Ｄ０［１２］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３６］，Ｄ１［２８］，Ｄ１［２０］，Ｄ１［１２］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。
【０２４１】
また同時に共通データ出力線ＧＩＯ２上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’に入力される。
【０２４２】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’で、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・，Ｃ７Ｒが出力される。
【０２４３】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’から出力されたＣＲＣ途中計算結果のうち、Ｃ５Ｒ，Ｃ４Ｒ，Ｃ１Ｒ，Ｃ０Ｒは第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’に入力される。
【０２４４】
同時にチップ左側領域の第２の符号化回路ＣＲＣ１Ｌ’から、ＣＲＣ途中計算結果Ｃ５Ｌ，Ｃ４Ｌ，Ｃ１Ｌ，Ｃ０Ｌが第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’に入力される。
【０２４５】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２Ｒ’では、データ群Ｄ０に対応したＣＲＣビットＣ０［５］，Ｃ０［４］，Ｃ０［１］，Ｃ０［０］が生成される。このうち、出力ピンＤＱ３から出力されるＣＲＣビットＣ０［４］が出力ピンＤＱ３の出力バッファ内のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。
【０２４６】
引き続き、共通出力線ＧＩＯ２に送られてきたデータ群Ｄ１に対して同様の動作が行われ、データ群Ｄ１に対応するＣＲＣビットＣ１［４］が出力ピンＤＱ３のＣＲＣビット用出力バッファＦＩＦＯ３＿Ｃに格納される。出力バッファＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯ３＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２４７】
出力される順番は、
第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ０［３６］，Ｄ０［２８］，Ｄ０［２０］，Ｄ０［１２］が出力され、
その後ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ０［４］が出力され、
次に、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ１［３６］，Ｄ１［２８］，Ｄ１［２０］，Ｄ１［１２］が出力され、
最後に、ＣＲＣ用出力バッファＦＩＦＯ３＿ＣからＣＲＣビットＣ１［４］が出力される。
【０２４８】
本実施例の作用効果について述べる。
【０２４９】
ｘ４とｘ８構成に対応したチップにおいて、ｘ４構成の時、ＤＱ０，ＤＱ１、あるいは、ＤＱ２，ＤＱ３から出力されるデータが、ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５、あるいは、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されるデータ出力順序に対応して、チップ内のデータアドレスを、ｘ４、ｘ８構成で同一とし、出力ピンＤＱ０，ＤＱ１に隣接してＤＱ４，ＤＱ５を配置し、ＤＱ２，ＤＱ３に隣接してＤＱ６，ＤＱ７を配置することで、ｘ４、ｘ８構成において、共通のＣＲＣ符号化回路を用いることができ、チップ面積を削減できる上に、チップ左右を渡るデータバス本数を削減できる。
【０２５０】
また、語構成によって、ＣＲＣ符号化回路間を渡すＣＲＣ途中計算結果伝送パスに送るデータを切り替えることで、配線本数を削減できる。
【０２５１】
逆に、ｘ４とｘ８構成に対応したチップにおいて、出力ピンＤＱ０，ＤＱ１に隣接してＤＱ４，ＤＱ５が配置され、ＤＱ２，ＤＱ３に隣接してＤＱ６，ＤＱ７が配置される構成では、ｘ４構成の時、ＤＱ０，ＤＱ１あるいは、ＤＱ２，ＤＱ３から出力されるデータがｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５、あるいは、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されるデータ出力順序にすることで、共通のＣＲＣ符号化回路を用いることができ、チップ面積を低減できる。
【０２５２】
＜第１の実施例の変形例＞
図２０は、第１の実施例の変形例の構成を示す図である。図２０を参照すると、この変形例では、前記第１の実施例と同様に、ｘ４とｘ８構成に対応したチップにおいて、ｘ４構成の時に、ＤＱ０，ＤＱ１、あるいは、ＤＱ２，ＤＱ３から出力されるデータが、ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７、あるいは、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるデータ出力順序に対応して、チップ内のデータアドレスを、ｘ４，ｘ８構成で同一とし、出力ピンＤＱ０，ＤＱ１に隣接してＤＱ６，ＤＱ７を配置し、ＤＱ２，ＤＱ３に隣接してＤＱ４，ＤＱ５を配置している一方で、ＣＲＣビットを出力するための専用の出力ピンＤＱＣ０およびＤＱＣ１がチップの中央に配置されている。
【０２５３】
チップの中央領域ｃｅｎｔｅｒに、第２のＣＲＣ符号化回路ＣＲＣ２と、ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１とその出力ピン用の出力バッファＦＩＦＯが配置されている。
【０２５４】
ｘ４構成では、データ用出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のほかに、ＣＲＣ出力ピンＤＱＣ０が利用される。
【０２５５】
一方、ｘ８構成では、データ用出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７のほかに、ＣＲＣ出力ピンＤＱＣ０および、ＤＱＣ１が利用される。そのほかの構成は、前述の第１の実施例と同様である。
【０２５６】
図２１は、第２のＣＲＣ符号化回路ＣＲＣ２の構成の一例を示す図である。
【０２５７】
左右の第１のＣＲＣ符号化回路ＣＲＣ１Ｌ，ＣＲＣ１Ｒから出力されたＣＲＣ途中計算結果を用いて、ＣＲＣ符号化ビットＣ［７：０］を生成する。
【０２５８】
図２２は、図２０のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係を示したものである。ここでは、ＣＲＣ符号化をデータビット３２ビットに対して８ビットのＣＲＣ符号を付加する構成を仮定している。
【０２５９】
図２２（ａ）は、語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０２６０】
本実施例では、出力されるデータ群は、データビットＤ［３９］〜Ｄ［８］までの３２ビットにたいして、データ出力順序が図に示すように、
降順のデータ番号
Ｄ［３９］，Ｄ［３８］，Ｄ［３７］，Ｄ［３６］，・・・，Ｄ［９］，Ｄ［８］に対して、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０，ＤＱ１・・・・となっている。
【０２６１】
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのうち、
奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【０２６２】
図２２（ｂ）は、語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０２６３】
本実施例では、データ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から２つのそれぞれ３２ビットからなるデータビット群Ｄ０［３９］〜Ｄ０［８］、Ｄ１［３９］〜Ｄ１［８］が出力され、
ＣＲＣ出力ピンＤＱＣ０，ＤＱＣ１からは、データ群Ｄ０［３９：８］とＤ１［３９：８］に対応したそれぞれ８ビットからなるＣＲＣビット群Ｃ０［７］〜Ｃ０［０］、Ｃ１［７］〜Ｃ１［０］が出力される。
【０２６４】
データ出力順序は、前述の図２２（ａ）と同様に、
降順のデータＤ０［３９］，Ｄ０［３８］，Ｄ０［３７］，Ｄ０［３６］，・・・，Ｄ０［９］，Ｄ０［８］及びＤ１［３９］，Ｄ１［３８］，Ｄ１［３７］，Ｄ１［３６］，・・・，Ｄ１［９］，Ｄ１［８］に対して、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０，ＤＱ０・・・となっており、
データ出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のうち、
奇数の出力（１Ｄ，３Ｄ，５Ｄ，７Ｄ）は、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になり、
偶数の出力（２Ｄ，４Ｄ，６Ｄ，８Ｄ）では、
ＤＱ７，ＤＱ６，ＤＱ５，ＤＱ４，ＤＱ３，ＤＱ２，ＤＱ１，ＤＱ０の順でデータ番号が降順になっている。
【０２６５】
次に、ｘ４構成構成における本実施例の動作について図２３を用いて説明する。ここでは、チップ左側領域の出力ピンＤＱ１と右側領域の出力ピンＤＱ３、チップ中央領域のＣＲＣ出力ピンＤＱＣ０について述べる。
【０２６６】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータはチップ左右のデータ出力線ＧＩＯ１に出力され、第１のＣＲＣ符号化回路によって、ＣＲＣ途中計算結果が出力されるまでは、前述の第１の実施例と同様である。
【０２６７】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１用の出力バッファＦＩＦＯに入力される。
【０２６８】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０２６９】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３８］，Ｄ［３３］，Ｄ［３０］，Ｄ［２５］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２２］，Ｄ［１７］，Ｄ［１４］，Ｄ［９］は第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０２７０】
また同時に共通データ出力線ＧＩＯ２に出力されたデータは、第１のＣＲＣ符号化回路ＣＲＣ１Ｌに入力される。
【０２７１】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌで、ＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。出力されたＣＲＣ途中計算結果は第２のＣＲＣ符号化回路ＣＲＣ２に入力される。
【０２７２】
チップ右側領域ｒｉｇｈｔの動作は、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３用の出力バッファＦＩＦＯに入力される。
【０２７３】
ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０２７４】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３６］，Ｄ［３５］，Ｄ［２８］，Ｄ［２７］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２０］，Ｄ［１９］，Ｄ［１２］，Ｄ［１１］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。
【０２７５】
また同時に共通データ出力線ＧＩＯ２のデータは、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。
【０２７６】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒで、ＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２ＲＬ・・・，Ｃ７Ｒが出力される。出力されたＣＲＣ途中計算結果は第２のＣＲＣ符号化回路ＣＲＣ２に入力される。
【０２７７】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２では、ＣＲＣビットＣ［７：０］が生成される。
【０２７８】
生成されたＣＲＣビットは、ＣＲＣビット用出力ピンＤＱＣ０用の出力バッファＦＩＦＯＣ０＿０とＦＩＦＯＣ０＿１に格納される。
【０２７９】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２８０】
出力される順番は、出力ピンＤＱ１には、第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ［３８］，Ｄ［３３］，Ｄ［３０］，Ｄ［２５］が出力され、それと同時に、チップ右側領域の出力ピンＤＱ３には、第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ［３６］，Ｄ［３５］，Ｄ［２８］，Ｄ［２７］が出力され、チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［５］，Ｃ［４］が出力される。
【０２８１】
その後、チップ左側領域の出力ピンＤＱ１には、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ［２２］，Ｄ［１７］，Ｄ［１４］，Ｄ［９］が出力され、
チップ右側領域の出力ピンＤＱ３には、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ［２０］，Ｄ［１９］，Ｄ［１２］，Ｄ［１１］が出力され、
チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［５］，Ｃ［４］が出力される。
【０２８２】
次に、図２４を用いて、ｘ８での動作を説明する。ここでは、チップ左側領域の出力ピンＤＱ１と右側領域の出力ピンＤＱ３、チップ中央領域のＣＲＣ出力ピンＤＱＣ０について述べる。クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータＤ０［３９：８］はチップ左右のデータ出力線ＧＩＯ１に出力される。データＤ０［３９：８］が出力された後、次のデータＤ１［３９：８］がデータ出力線ＧＩＯ１に出力される。
【０２８３】
データ出力線ＧＩＯ１に出力されたデータＤ０，Ｄ１は、マルチプレクサＭＵＸ８を介して共通データ出力線ＧＩＯ２に出力される。
【０２８４】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７用の出力バッファＦＩＦＯに入力される。
【０２８５】
ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０２８６】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３８］，Ｄ０［２５］，Ｄ０［２２］，Ｄ０［９］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３８］，Ｄ１［２５］，Ｄ１［２２］，Ｄ１［９］は第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。また同時に共通データ出力線上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌに入力される。
【０２８７】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌで、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。続いて、Ｄ１に対応したＣＲＣ途中計算結果Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・Ｃ７Ｌが出力される。出力されたＣＲＣ途中計算結果は、第２のＣＲＣ符号化回路ＣＲＣ２に入力される。
【０２８８】
チップ右側領域ｒｉｇｈｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０２８９】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３６］，Ｄ０［２７］，Ｄ０［２０］，Ｄ０［１１］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、
チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３６］，Ｄ１［２７］，Ｄ１［２０］，Ｄ１［１１］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。また同時に共通データ出力線上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒに入力される。
【０２９０】
そこで、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・，Ｃ７Ｒが出力される。
【０２９１】
続いて、Ｄ１に対応したＣＲＣ途中計算結果Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・Ｃ７Ｒが出力される。出力されたＣＲＣ途中計算結果は第２のＣＲＣ符号化回路ＣＲＣ２に入力される。
【０２９２】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２では、データ群Ｄ０に対応したＣＲＣビットＣ０［７：０］と、データ群Ｄ１に対応したＣＲＣビットＣ１［７：０］が生成される。
【０２９３】
生成されたＣＲＣビットＣ０［７：０］は、ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１用の出力バッファＦＩＦＯＣ０＿０，ＦＩＦＯＣ１＿０に格納される。
【０２９４】
続いて、データ群Ｄ１に対応したＣＲＣビットＣ１［７：０］は、ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１用の出力バッファＦＩＦＯＣ０＿１，ＦＩＦＯＣ１＿１に格納される。
【０２９５】
こうして出力バッファＦＩＦＯ１＿Ｄ０、ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯＣ０＿０，ＦＩＦＯＣ０＿１，ＦＩＦＯＣ１＿０，ＦＩＦＯＣ１＿１に格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０２９６】
出力される順番は、出力ピンＤＱ１には、第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ０［３８］，Ｄ０［２５］，Ｄ０［２２］，Ｄ０［９］が出力され、それと同時に、チップ右側領域の出力ピンＤＱ３には、第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ０［３６］，Ｄ０［２７］，Ｄ０［２０］，Ｄ０［１１］が出力され、
チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ０［７］，Ｃ０［４］，Ｃ０［３］，Ｃ０［０］が出力される。
【０２９７】
その後、チップ左側領域の出力ピンＤＱ１には、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ１［３８］，Ｄ１［２５］，Ｄ１［２２］，Ｄ１［９］が出力され、それと同時に、チップ右側領域の出力ピンＤＱ３には、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ１［３６］，Ｄ１［２７］，Ｄ１［２０］，Ｄ１［１１］が出力され、チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ１［７］，Ｃ１［４］，Ｃ１［３］，Ｃ１［０］が出力される。
【０２９８】
本実施例の作用効果について説明する。前述の第１の実施例と同様、ｘ４とｘ８構成に対応したチップにおいて、ｘ４構成の時に、ＤＱ０，ＤＱ１あるいは、ＤＱ２，ＤＱ３から出力されるデータが、ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７あるいは、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるデータ出力順序に対応して、チップ内のデータアドレスを、ｘ４，ｘ８構成で同一とし、出力ピンＤＱ０，ＤＱ１に隣接して、ＤＱ６，ＤＱ７を配置し、ＤＱ２，ＤＱ３に隣接して、ＤＱ４，ＤＱ５を配置することで、ｘ４、ｘ８構成において、共通のＣＲＣ符号化回路を用いることができ、チップ面積を削減できる上に、チップ左右を渡るデータバス本数を削減できる。
【０２９９】
逆に、ｘ４、ｘ８に対応したチップにおいて、
出力ピンＤＱ０，ＤＱ１に隣接してＤＱ６，ＤＱ７が配置され、
ＤＱ２，ＤＱ３に隣接してＤＱ４，ＤＱ５が配置される構成では、
ｘ４構成の時に、ＤＱ０，ＤＱ１あるいは、ＤＱ２，ＤＱ３から出力されるデータが、
ｘ８構成の時に、ＤＱ０，ＤＱ１，ＤＱ６，ＤＱ７あるいは、ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５から出力されるデータの出力順序にすることで、共通のＣＲＣ符号化回路を用いることができ、チップ面積を低減できる。
【０３００】
＜第２の実施例の変形例＞
図２５は、本発明の第２の実施例の変形例を示す図である。この変形例では、第２の実施例と同様に、ｘ４とｘ８構成に対応したチップにおいて、
ｘ４構成の時に、ＤＱ０，ＤＱ１、あるいは、ＤＱ２，ＤＱ３から出力されるデータが、
ｘ８構成の時にＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５、あるいは、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されるデータ出力順序に対応して、チップ内のデータアドレスを、ｘ４，ｘ８構成で同一とし、
出力ピンＤＱ０，ＤＱ１に隣接してＤＱ４，ＤＱ５を配置し、
ＤＱ２，ＤＱ３に隣接してＤＱ６，ＤＱ７を配置している。
【０３０１】
ＣＲＣビットを出力するための専用の出力ピンＤＱＣ０およびＤＱＣ１がチップの中央に配置されている。この構成では、チップの中央領域ｃｅｎｔｅｒに、
第２のＣＲＣ符号化回路ＣＲＣ２’と、
ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１と、
その出力ピン用の出力バッファＦＩＦＯが配置されている。
【０３０２】
ｘ４構成では、データ用出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のほかに、ＣＲＣ出力ピンＤＱＣ０が利用される。
【０３０３】
一方、ｘ８構成では、データ用出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５、ＤＱ６，ＤＱ７のほかに、ＣＲＣ出力ピンＤＱＣ０およびＤＱＣ１が利用される。そのほかの構成は、前述の第２の実施例と同様である。
【０３０４】
図２６は、第２のＣＲＣ符号化回路ＣＲＣ２’の構成の一例を示す図である。左右の第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’，ＣＲＣ１Ｒ’から出力されたＣＲＣ途中計算結果を用いて、ＣＲＣ符号化ビットＣ［７：０］を生成する。
【０３０５】
図２７（ａ）と図２７（ｂ）は、図２５のチップＣｈｉｐで実現する２つの語構成ｘ４、ｘ８における、データ群のデータ番号と出力ピン、及び、データ出力順の関係を示したものである。ここでは、ＣＲＣ符号化をデータビット３２ビットに対して８ビットのＣＲＣ符号を付加する構成を仮定している。
【０３０６】
図２７（ａ）は語構成がｘ４の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３から外部出力されるデータの順番とＣＲＣ出力ピンのＣＲＣビットの出力順を示している。
【０３０７】
本実施例では、実施例２と同様に、出力されるデータ群は、データビットＤ［３９］〜Ｄ［８］までの３２ビットに対して、データ出力順序が図にあるように、降順のデータ番号Ｄ［３９］，Ｄ［３８］，Ｄ［３７］，Ｄ［３６］，・・・，Ｄ［９］，Ｄ［８］に対して、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ０，ＤＱ１・・・・となっており、
データビット出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ，６Ｄ，７Ｄ，８Ｄのいずれにおいても、ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３の順でデータ番号が降順になっている。
【０３０８】
図２７（ｂ）は、語構成がｘ８の場合のデータ出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から外部出力されるデータの順番とＣＲＣビットの出力順を示している。
【０３０９】
出力ピンＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７から、
２つのそれぞれ３２ビットからなるデータビット群Ｄ０［３９］〜Ｄ０［８］、Ｄ１［３９］〜Ｄ１［８］が出力され、
ＣＲＣ出力ピンＤＱＣ０，ＤＱＣ１からは、データ群Ｄ０［３９：８］とＤ１［３９：８］に対応したそれぞれ８ビットからなるＣＲＣビット群Ｃ０［７］〜Ｃ０［０］、Ｃ１［７］〜Ｃ１［０］が出力される。
【０３１０】
データ出力順序は、前述の図２７（ａ）と同様に、降順のデータＤ０［３９］，Ｄ０［３８］，Ｄ０［３７］，Ｄ０［３６］，・・・，Ｄ０［９］，Ｄ０［８］及びＤ１［３９］，Ｄ１［３８］，Ｄ１［３７］，Ｄ１［３６］，・・・，Ｄ１［９］，Ｄ１［８］に対して、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７，ＤＱ０・・・となっている。
データ出力タイミング１Ｄ，２Ｄ，３Ｄ，４Ｄ・・・のいずれにおいても、
ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３，ＤＱ４，ＤＱ５，ＤＱ６，ＤＱ７の順でデータ番号が降順になっている。
【０３１１】
次に、ｘ４構成構成における本実施例の動作について図２８を用いて説明する。ここでは、チップ左側領域の出力ピンＤＱ１と右側領域の出力ピンＤＱ３、チップ中央領域のＣＲＣ出力ピンＤＱＣ０について述べる。
【０３１２】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータはチップ左右のデータ出力線ＧＩＯ１に出力され、第１のＣＲＣ符号化回路によって、ＣＲＣ途中計算結果が出力されるまでは、前述の第２の実施例と同様である。
【０３１３】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１用の出力バッファＦＩＦＯに入力される。
【０３１４】
ここでは、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０３１５】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３８］，Ｄ［３４］，Ｄ［３０］，Ｄ［２６］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２２］，Ｄ［１８］，Ｄ［１４］，Ｄ［１０］は第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。また同時に共通データ出力線は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’に入力される。
【０３１６】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’で、ＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。出力されたＣＲＣ途中計算結果は、第２のＣＲＣ符号化回路ＣＲＣ２’に入力される。
【０３１７】
チップ右側領域ｒｉｇｈｔにおいて、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３用の出力バッファＦＩＦＯに入力される。
【０３１８】
ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０３１９】
はじめの４回（１Ｄ〜４Ｄ）で出力されるデータＤ［３６］，Ｄ［３２］，Ｄ［２８］，Ｄ［２４］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で出力されるデータＤ［２０］，Ｄ［１６］，Ｄ［１２］，Ｄ［８］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。また同時に共通データ出力線は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’に入力される。
【０３２０】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’で、ＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２ＲＬ・・・，Ｃ７Ｒが出力される。出力されたＣＲＣ途中計算結果は第２のＣＲＣ符号化回路ＣＲＣ２’に入力される。
【０３２１】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２’では、ＣＲＣビットＣ［７：０］が生成される。生成されたＣＲＣビットは、ＣＲＣビット用出力ピンＤＱＣ０用の出力バッファＦＩＦＯＣ０＿０とＦＩＦＯＣ０＿１に格納される。
【０３２２】
出力バッファＦＩＦＯ１＿Ｄ０，ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ１＿Ｃに格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０３２３】
出力される順番は、出力ピンＤＱ１には、第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ［３８］，Ｄ［３４］，Ｄ［３０］，Ｄ［２６］が出力され、それと同時に、チップ右側領域の出力ピンＤＱ３には、第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ［３６］，Ｄ［３２］，Ｄ［２８］，Ｄ［２４］が出力され、チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［５］，Ｃ［４］が出力される。
【０３２４】
その後、チップ左側領域の出力ピンＤＱ１には、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ［２２］，Ｄ［１７］，Ｄ［１４］，Ｄ［９］が出力され、
チップ右側領域の出力ピンＤＱ３には、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ［２０］，Ｄ［１６］，Ｄ［１２］，Ｄ［８］が出力され、
チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ［７］，Ｃ［６］，Ｃ［５］，Ｃ［４］が出力される。
【０３２５】
次に、図２９を用いて、ｘ８での動作を説明する。ここでは、チップ左側領域の出力ピンＤＱ１と右側領域の出力ピンＤＱ３、チップ中央領域のＣＲＣ出力ピンＤＱＣ０について述べる。
【０３２６】
クロックのエッジにあわせて入力されたリードコマンドとアドレスに従って、選択アドレスに対応したデータＤ０［３９：８］はチップ左右のデータ出力線ＧＩＯ１に出力される。
【０３２７】
データＤ０［３９：８］が出力された後、次のデータＤ１［３９：８］がデータ出力線ＧＩＯ１に出力される。データ出力線ＧＩＯ１に出力されたデータＤ０，Ｄ１は、マルチプレクサＭＵＸ８を介して共通データ出力線ＧＩＯ２に出力される。
【０３２８】
チップ左側領域ｌｅｆｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ１に対応した出力バッファＦＩＦＯを例に説明する。
【０３２９】
はじめの４回（１Ｄ〜４Ｄ）で、第１のデータ群のなかから出力されるデータＤ０［３８］，Ｄ０［３０］，Ｄ０［２２］，Ｄ０［１４］が第１の出力バッファＦＩＦＯ１＿Ｄ０に格納され、
チェックビット後の４回（５Ｄ〜８Ｄ）で、第２のデータ群のなかから出力されるデータＤ１［３８］，Ｄ１［３０］，Ｄ１［２２］，Ｄ１［１４］は、第２の出力バッファＦＩＦＯ１＿Ｄ１に格納される。
【０３３０】
また同時に共通データ出力ＧＩＯ２線上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’に入力される。
【０３３１】
第１のＣＲＣ符号化回路ＣＲＣ１Ｌ’で、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・，Ｃ７Ｌが出力される。続いて、Ｄ１に対応したＣＲＣ途中計算結果Ｃ０Ｌ，Ｃ１Ｌ，Ｃ２Ｌ・・・Ｃ７Ｌが出力される。出力されたＣＲＣ途中計算結果は、第２のＣＲＣ符号化回路ＣＲＣ２’に入力される。
【０３３２】
チップ右側領域ｒｉｇｈｔでは、共通データ出力線ＧＩＯ２に出力されたデータ群は、出力ピンＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７用の出力バッファＦＩＦＯに入力される。ここで、ＤＱ３に対応した出力バッファＦＩＦＯを例に説明する。
【０３３３】
はじめの４回（１Ｄ〜４Ｄ）で第１のデータ群のなかから出力されるデータＤ０［３６］，Ｄ０［２８］，Ｄ０［２０］，Ｄ０［１２］が第１の出力バッファＦＩＦＯ３＿Ｄ０に格納され、チェックビット後の４回（５Ｄ〜８Ｄ）で第２のデータ群のなかから出力されるデータＤ１［３６］，Ｄ１［２８］，Ｄ１［２０］，Ｄ１［１２］は第２の出力バッファＦＩＦＯ３＿Ｄ１に格納される。また同時に共通データ出力線上の出力データＤ０、Ｄ１は、第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’に入力される。
【０３３４】
第１のＣＲＣ符号化回路ＣＲＣ１Ｒ’で、まず、データ群Ｄ０に対応したＣＲＣ途中計算結果、Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・，Ｃ７Ｒが出力される。続いて、Ｄ１に対応したＣＲＣ途中計算結果Ｃ０Ｒ，Ｃ１Ｒ，Ｃ２Ｒ・・・Ｃ７Ｒが出力される。出力されたＣＲＣ途中計算結果は第２のＣＲＣ符号化回路ＣＲＣ２’に入力される。
【０３３５】
ＣＲＣ途中計算結果が入力された第２のＣＲＣ符号化回路ＣＲＣ２’では、データ群Ｄ０に対応したＣＲＣビットＣ０［７：０］と、データ群Ｄ１に対応したＣＲＣビットＣ１［７：０］が生成される。
【０３３６】
生成されたＣＲＣビットＣ０［７：０］は、ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１用の出力バッファＦＩＦＯＣ０＿０，ＦＩＦＯＣ１＿０に格納される。
【０３３７】
続いて、データ群Ｄ１に対応したＣＲＣビットＣ１［７：０］は、ＣＲＣビット用出力ピンＤＱＣ０，ＤＱＣ１用の出力バッファＦＩＦＯＣ０＿１，ＦＩＦＯＣ１＿１に格納される。
【０３３８】
こうして、出力バッファＦＩＦＯ１＿Ｄ０、ＦＩＦＯ１＿Ｄ１，ＦＩＦＯ３＿Ｄ０，ＦＩＦＯ３＿Ｄ１，ＦＩＦＯＣ０＿０，ＦＩＦＯＣ０＿１，ＦＩＦＯＣ１＿０，ＦＩＦＯＣ１＿１に格納されたデータ群、及び、ＣＲＣビットは、クロックの立ち上がりと立下りエッジにあわせて出力される。
【０３３９】
出力される順番は、出力ピンＤＱ１には、
第１の出力バッファＦＩＦＯ１＿Ｄ０からデータビットＤ０［３８］，Ｄ０［３０］，Ｄ０［２２］，Ｄ０［１４］が出力され、
それと同時に、チップ右側領域の出力ピンＤＱ３には、第１の出力バッファＦＩＦＯ３＿Ｄ０からデータビットＤ０［３６］，Ｄ０［２８］，Ｄ０［２０］，Ｄ０［１２］が出力され、チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ０［７］，Ｃ０［５］，Ｃ０［３］，Ｃ０［１］が出力される。
【０３４０】
その後、チップ左側領域の出力ピンＤＱ１には、第２の出力バッファＦＩＦＯ１＿Ｄ１からデータビットＤ１［３８］，Ｄ１［３０］，Ｄ１［２２］，Ｄ１［１４］が出力され、それと同時に、チップ右側領域の出力ピンＤＱ３には、第２の出力バッファＦＩＦＯ３＿Ｄ１からデータビットＤ１［３６］，Ｄ１［２８］，Ｄ１［２０］，Ｄ１［１２］が出力され、チップ中央領域の出力ピンＤＱＣ０からは、ＣＲＣビットＣ１［７］，Ｃ１［５］，Ｃ１［３］，Ｃ１［１］が出力される。
【０３４１】
本実施例の作用効果について説明する。本実施例は、前述の第２の実施例と同様、ｘ４、ｘ８に対応したチップにおいて、
ｘ４構成の時に、ＤＱ０，ＤＱ１あるいは、ＤＱ２，ＤＱ３から出力されるデータがｘ８構成の時にＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５、あるいは、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されるデータ出力順序に対応して、
チップ内のデータアドレスを、ｘ４，ｘ８構成で同一とし、
出力ピンＤＱ０，ＤＱ１に隣接してＤＱ４，ＤＱ５を配置し、
ＤＱ２，ＤＱ３に隣接してＤＱ６，ＤＱ７を配置する、
ことで、
ｘ４、ｘ８構成において、共通のＣＲＣ符号化回路を用いることができ、チップ面積を削減できる上に、チップ左右を渡るデータバス本数を削減できる。
【０３４２】
逆に、ｘ４、ｘ８に対応したチップにおいて、
出力ピンＤＱ０，ＤＱ１に隣接してＤＱ４，ＤＱ５が配置され、
ＤＱ２，ＤＱ３に隣接してＤＱ６，ＤＱ７が配置される構成では、
ｘ４構成の時に、ＤＱ０，ＤＱ１、あるいは、ＤＱ２，ＤＱ３から出力されるデータが、ｘ８構成の時にＤＱ０，ＤＱ１，ＤＱ４，ＤＱ５、あるいは、ＤＱ２，ＤＱ３，ＤＱ６，ＤＱ７から出力されるデータ出力順序にすることで、共通のＣＲＣ符号化回路を用いることができ、チップ面積を低減できる。
【０３４３】
本発明における各回路構成は、図に示したものに限らない。同じ機能を有するものであれば、同様の効果が得られる。また、出力ピン数も４ビット、８ビットに限られない。１６ビット、３２ビットの構成にも適用できる。さらに、２種類の語構成を実現するチップだけでなく、３種以上の語構成を実現するチップに適用しても同様の効果が得られる。
【０３４４】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０３４５】
【図１】本発明の第１の実施例を適用したＤＲＡＭのデータ系ブロック図とチップ内配置を示す図である。
【図２】本発明の第１実施例における各出力ピンのデータ出力順序を示す図である。
【図３】第１実施例における６４ｂｉｔデータ群に対する各出力ピンのデータ出力順序を示す図である。
【図４】１つの生成多項式を用いた場合のＣＲＣビットの生成データビット構成例を示す図である。
【図５】図４の生成データビットをチップ左右の領域に分けた場合の構成例を示す図である。
【図６】図５のチップ左側領域分のＣＲＣ途中計算結果を求める回路構成を示す図である。
【図７】図５のチップ右側領域分のＣＲＣ途中計算結果を求める回路構成を示す図である。
【図８】ＣＲＣ途中計算結果からＣＲＣビットを求める回路構成例を示す図である。
【図９】本実施例のｘ４構成での動作波形を示す図である。
【図１０】本実施例のｘ８構成での動作波形を示す図である。
【図１１】第２の実施例を適用したＤＲＡＭのデータ系ブロック図とチップ内配置を示す図である。
【図１２】第２実施例における各出力ピンのデータ出力順序を示す図である。
【図１３】第２実施例における６４ｂｉｔデータ群に対する各出力ピンのデータ出力順序を示す図である。
【図１４】図４の生成データビットをチップ左右の領域に分けた場合の構成例を示す図である。
【図１５】図１３のチップ左側領域分のＣＲＣ途中計算結果を求める回路構成を示す図である。
【図１６】図１３のチップ右側領域分のＣＲＣ途中計算結果を求める回路構成を示す図である。
【図１７】ＣＲＣ途中計算結果からＣＲＣビットを求める回路構成例を示す図である。
【図１８】本実施例のｘ４構成での動作波形を示す図である。
【図１９】本実施例のｘ８構成での動作波形を示す図である。
【図２０】第１の実施例の変形例を適用したＤＲＡＭのデータ系ブロック図とチップ内配置を示す図である。
【図２１】ＣＲＣ途中計算結果からＣＲＣビットを求める回路構成例を示す図である。
【図２２】第１実施例の変形例における各出力ピンのデータ出力順序を示す図である。
【図２３】本実施例のｘ４構成での動作波形を示す図である。
【図２４】本実施例のｘ８構成での動作波形を示す図である。
【図２５】第２の実施例の変形例を適用したＤＲＡＭのデータ系ブロック図とチップ内配置を示す図である。
【図２６】ＣＲＣ途中計算結果からＣＲＣビットを求める回路構成例を示す図である。
【図２７】第２実施例の変形例における各出力ピンのデータ出力順序を示す図である。
【図２８】本実施例のｘ４構成での動作波形を示す図である。
【図２９】本実施例のｘ８構成での動作波形を示す図である。
【図３０】メモリバンク領域の構成例を示す図である。
【図３１】メモリセルアレイの構成例を示す図である。
【符号の説明】
【０３４６】
ＢＡＮＫ０Ｌ，ＢＡＮＫ１Ｌ，ＢＡＮＫ２Ｌ，ＢＡＮＫ３Ｌ，ＢＡＮＫ４Ｌ，ＢＡＮＫ５Ｌ，ＢＡＮＫ６Ｌ，ＢＡＮＫ７Ｌ、ＢＡＮＫ０Ｒ，ＢＡＮＫ１Ｒ，ＢＡＮＫ２Ｒ，ＢＡＮＫ３Ｒ，ＢＡＮＫ４Ｒ，ＢＡＮＫ５Ｒ，ＢＡＮＫ６Ｒ，ＢＡＮＫ７Ｒ，ＢＡＮＫ  ・・・メモリバンク領域
Ｃ０２ＬＬ，Ｃ０２ＬＲ，Ｃ０２ＲＲ，Ｃ０２ＲＬ，Ｃ１３ＬＬ，Ｃ１３ＬＲ，Ｃ１３ＲＲ，Ｃ１３ＲＬ・・・ＣＲＣ途中結果伝送線、
Ｃ［７：０］・・・ＣＲＣチェックビット
ｃｈｉｐ・・・チップ
Ｃ７Ｌ，Ｃ６Ｌ，Ｃ５Ｌ，Ｃ４Ｌ，Ｃ３Ｌ，Ｃ２Ｌ，Ｃ１Ｌ，Ｃ０Ｌ・・・チップ左側領域ＣＲＣ途中計算結果
Ｃ７Ｒ，Ｃ６Ｒ，Ｃ５Ｒ，Ｃ４Ｒ，Ｃ３Ｒ，Ｃ２Ｒ，Ｃ１Ｒ，Ｃ０Ｒ・・・チップ右側領域ＣＲＣ途中計算結果
ＣＲＣ１Ｌ、ＣＲＣ１Ｒ・・・第１のＣＲＣ符号化回路
ＣＲＣ２Ｌ，ＣＲＬ２Ｒ・・・第２のＣＲＣ符号化回路
Ｄ［３９：８］、Ｄ０［３９：８］、Ｄ１［３９：８］、Ｄ［７１：８］・・・データ群、
ＤＱ、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７・・・出力ピン
ＥＸ−ＯＲ・・・排他的論理和
ＦＩＦＯ・・・出力バッファ
ＧＩＯ２・・・共通データ出力バス
ｌｅｆｔ・・・チップ左側領域
ＭＣ・・・メモリセル
ＭＣＡ・・・メモリアレイ領域
ＭＤ４Ｔ・・・ｘ４動作信号、
ＭＤ８Ｔ・・・ｘ８動作信号
ＭＵＸ８・・・マルチプレクサ
ＧＩＯ１・・・データ出力バス
ＳＡＢ・・・センスアンプブロック
ＳＷＤＢ・・・サブワードドライバ領域
ｒｉｇｈｔ・・・チップ右側領域
Ｘ４８ＳＥＬ・・・ｘ４，ｘ８選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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