(57)【要約】【課題】  本発明は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる半導体メモリ素子の素子分離膜形成方法を提供することを可能にすることを目的としている。【解決手段】  トレンチが形成された半導体基板が提供される段階と、トレンチを含む半導体基板上に第１の絶縁膜を形成する段階と、第１の絶縁膜の一部を除去する第１のエッチング工程を行ってトレンチの開口部の幅を広げる段階と、第２のエッチング工程を行って第１の絶縁膜内に含まれた不純物を除去する段階と、第１の絶縁膜を含む半導体基板上に第２の絶縁膜を形成する段階とを含む構成としたことを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板が提供される段階と、
前記トレンチを含む前記半導体基板上に第１の絶縁膜を形成する段階と、
前記第１の絶縁膜の一部を除去する第１のエッチング工程を行って前記トレンチの開口部の幅を広げる段階と、
第２のエッチング工程を行って前記第１の絶縁膜内に含まれた不純物を除去する段階と、
前記第１の絶縁膜を含む前記半導体基板上に第２の絶縁膜を形成する段階と、
を含むことを特徴とする半導体メモリ素子の素子分離膜形成方法。
【請求項２】
前記第１の絶縁膜及び第２の絶縁膜は、ＨＤＰ(high density plasma)膜またはＯ３−ＴＥＯＳ膜で形成することを特徴とする請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項３】
トレンチが形成された半導体基板が提供される段階と、
前記トレンチの底面に第１の絶縁膜を満たす段階と、
前記第１の絶縁膜を含む前記半導体基板の上部に第２の絶縁膜を形成する段階と、
前記第２の絶縁膜の一部を除去する第１のエッチング工程を行って前記トレンチの開口部の幅を広げる段階と、
第２のエッチング工程を行って前記第２の絶縁膜内に含まれた不純物を除去する段階と、
前記第２の絶縁膜を含む前記半導体基板上に第３の絶縁膜を形成する段階と、
を含むことを特徴とする半導体メモリ素子の素子分離膜形成方法。
【請求項４】
前記第１の絶縁膜は、ＳＯＤ(spin on dielectric)膜で形成することを特徴とする請求項３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項５】
前記ＳＯＤ膜は、ＰＳＺ(polysilazane)膜で形成することを特徴とする請求項４に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項６】
前記第２の絶縁膜及び第３の絶縁膜は、ＨＤＰ膜またはＯ３−ＴＥＯＳ膜で形成することを特徴とする請求項３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項７】
前記第１のエッチング工程は、乾式エッチング工程で行うことを特徴とする請求項１または３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項８】
前記乾式エッチング工程は、ＮＨ３ガス及びＨＦガスの混合ガスを用いることを特徴とする請求項７に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項９】
前記乾式エッチング工程は、ＮＨ３ガス及びＮＦ３ガスの混合ガスを用いることを特徴とする請求項７に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１０】
前記第１のエッチング工程を行った後に熱処理工程を行う段階を含むことを特徴とする請求項１または３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１１】
前記熱処理工程は、１００℃〜３００℃の温度を加えて行うことを特徴とする請求項１０に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１２】
前記不純物は、フッ素(Ｆ；fluorine；フローリン)であることを特徴とする請求項１または３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１３】
前記第２のエッチング工程は、湿式エッチング工程で行うことを特徴とする請求項１または３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１４】
前記湿式エッチング工程は、HFを含むエッチング液を用いることを特徴とする請求項１３に記載の半導体メモリ素子の素子分離膜形成方法。
【請求項１５】
前記第３の絶縁膜を形成する段階後に、平坦化工程を行う段階をさらに含むことを特徴とする請求項３に記載の半導体メモリ素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の素子分離膜形成方法に関するものであり、特に、素子分離膜形成工程時に発生し得る不純物の含量を減らして半導体メモリ素子の電気的特性を向上させる半導体メモリ素子の素子分離膜形成方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、データを格納する多数のメモリセル(memory cell)及び駆動電圧を伝達する多数のトランジスタ(transistor)を含む。フラッシュメモリ素子の場合は、メモリセルが直列連結された多数のストリング(string)をなす。それぞれのストリングの間には素子分離膜を形成してストリング間を電気的に絶縁させる。
【０００３】
一方、半導体メモリ素子の集積度が増加するにつれてストリングの幅が狭くなりながら、素子分離膜の幅も狭くなった。素子分離膜の幅が狭くなるほど素子分離膜を形成する工程が困難になることがあるが、これに対し、フラッシュメモリ素子を例として具体的に説明すれば、次の通りである。
【０００４】
半導体基板上にトンネル絶縁膜及びフローティングゲート用導電膜を形成した後、素子分離領域の導電膜及びトンネル絶縁膜を順にパターニングしてトレンチ(trench)を形成する。特に、トレンチは、半導体の集積度が増加するほどトレンチの幅に比べて深さが深くなるが、これにより、トレンチのアスペクト比が増加する。トレンチのアスペクト比が増加すれば、トレンチを満たすギャップフィル(gap-fill)工程時にトレンチの底面が全て満たされる前に上部が覆われてトレンチの内部にボイド(void)が発生することがある。また、ステップカバレッジ(step coverage)に優れた物質(または、形成方法)を用いれば、トレンチの側壁に形成される物質が互いに対向しながらシーム(seam)を発生することもある。
【０００５】
このような、ボイド(void)またはシーム(seam)は、後続のエッチング工程時にエッチング液が浸透してエッチング損傷を引き起こすことがあり、半導体メモリ素子の電気的特性を劣化させる原因の一つにもなる。
【０００６】
これを解決するために、トレンチの底面を流動性物質(例えば、ＳＯＤ(spin on dielectric))である第１の絶縁膜で満たし、第１の絶縁膜の上部に膜質が緻密な第２の絶縁膜をさらに形成して素子分離膜を形成することができる。第２の絶縁膜は、例えば、ＨＤＰ(high density plasma)膜で形成することができる。この時、第２の絶縁膜の形成工程時にもギャップフィル工程が容易でなければ、エッチング工程を行ってトレンチの上部の幅を広げた後に第３の絶縁膜(例えば、ＨＤＰ膜)をさらに形成することもできる。しかし、この時、エッチング工程による損傷が発生することがあるが、写真を参照して具体的に説明すれば、次の通りである。
【０００７】
図１は、従来の半導体メモリ素子の素子分離膜を説明するための写真である。図１を参照すれば、半導体基板の活性領域10上にトンネル絶縁膜12、フローティングゲート用導電膜14及び素子分離マスクパターン16が順に積層され、トレンチの内部には第１の絶縁膜(図示せず)及び第２の絶縁膜18が形成されている。上述したように、トレンチの上部の幅を広げるエッチング工程で湿式エッチング工程を行えば、第２の絶縁膜18の膜質が不均一に形成された領域Ａ間に湿式率の差が発生することがある。または、湿式エッチングの代わりに乾式エッチング工程を行う場合には、第２の絶縁膜18に含まれたフッ素(Ｆ；fluorine；フローリン)とトンネル絶縁膜12が結合して後続のプログラムしきい値電圧が低下する問題が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体メモリ素子の素子分離膜形成方法は、トレンチが形成された半導体基板が提供される。トレンチを含む半導体基板上に第１の絶縁膜を形成する。第１の絶縁膜の一部を除去する第１のエッチング工程を行ってトレンチの開口部の幅を広げる。第２のエッチング工程を行って第１の絶縁膜内に含まれた不純物を除去する。第１の絶縁膜を含む半導体基板上に第２の絶縁膜を形成する段階を含む半導体メモリ素子の素子分離膜形成方法からなる。この時、第１の絶縁膜及び第２の絶縁膜は、ＨＤＰ(high density plasma)膜またはＯ３−ＴＥＯＳ（ozone-tetraethoxy silane) 膜で形成する。
【００１０】
本発明の他の実施例による半導体メモリ素子の素子分離膜形成方法は、トレンチが形成された半導体基板が提供される。トレンチの底面に第１の絶縁膜を満たす。第１の絶縁膜を含む半導体基板の上部に第２の絶縁膜を形成する。第２の絶縁膜の一部を除去する第１のエッチング工程を行ってトレンチの開口部の幅を広げる。第２のエッチング工程を行って第２の絶縁膜内に含まれた不純物を除去する。第２の絶縁膜を含む半導体基板上に第３の絶縁膜を形成する段階を含む半導体メモリ素子の素子分離膜形成方法からなる。
【００１１】
第１の絶縁膜は、ＳＯＤ(spin on dielectric)膜で形成し、ＳＯＤ膜はＰＳＺ(polysilazane)膜で形成する。そして、第２の絶縁膜及び第３の絶縁膜はＨＤＰ膜またはＯ３−ＴＥＯＳ膜で形成する。
【００１２】
第１のエッチング工程は、乾式エッチング工程で行い、乾式エッチング工程はＮＨ３ガスとＨＦガスの混合ガスを用いる。または、乾式エッチング工程はＮＨ３ガスとＮＦ３ガスの混合ガスを用いる。
【００１３】
第１のエッチング工程を行った後に熱処理工程を行う段階を含み、熱処理工程は１００℃〜３００℃の温度を加えて行う。不純物はフッ素(Ｆ；fluorine；フローリン)である。
【００１４】
第２のエッチング工程は、湿式エッチング工程で行い、湿式エッチング工程はＨＦを含むエッチング液を用いる。
【００１５】
第３の絶縁膜を形成する段階後に、平坦化工程を行う段階をさらに含む。
【発明の効果】
【００１６】
本発明は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる。これにより、トンネル絶縁膜の電気的劣化を抑制することができ、フラッシュメモリ素子の電気的特性劣化を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１８】
図２〜図４は、本発明による半導体メモリ素子の素子分離膜形成方法を説明するための断面図である。
【００１９】
図２（ａ）を参照すれば、フラッシュメモリ素子を例として説明すれば、次の通りである。
【００２０】
半導体基板200上にトンネル絶縁膜202及びフローティングゲート用導電膜204を順に積層する。トンネル絶縁膜202は酸化膜で形成することができ、導電膜204はポリシリコン膜で形成することができる。例えば、導電膜204はアンドープト(undoped)ポリシリコン膜及びドープト(doped)ポリシリコン膜を積層して形成することができる。
【００２１】
図２（ｂ）を参照すれば、導電膜204の上部に素子分離領域が開放された素子分離マスクパターン206を形成する。素子分離マスクパターン206によりエッチング工程を行って導電膜204及びトンネル絶縁膜202を順にパターニングし、露出された半導体基板200の一部を除去してトレンチ207を形成する。次いで、トレンチ207を含む半導体基板200の表面に沿ってライナ絶縁膜208を形成する。ライナ絶縁膜208を形成する前に、トレンチ207形成工程時に半導体基板200の表面損傷を補償するために、トレンチ207の表面に沿ってウォール(wall)酸化膜(図示せず)をさらに形成することもできる。
【００２２】
図３（ａ）を参照すれば、トレンチ207の底面に第１の絶縁膜210を満たす。具体的に説明すれば、トレンチ207の底面が満たされるようにライナ絶縁膜208が形成された半導体基板200上に第１の絶縁膜210を形成する。第１の絶縁膜210は、ＳＯＤ(spin on dielectric)膜で形成することが好ましい。ＳＯＤ膜は流動性物質であり、集積度の増加によりアスペクト比が増加したトレンチ207の底面を満たすのに容易である。ＳＯＤ膜は、例えば、ＰＳＺ(polysilazane)膜で形成することができるが、ＰＳＺ膜を形成した後は、緻密化工程を行ってＰＳＺ膜の膜質を緻密にする。緻密化工程は、熱処理工程で行うことができる。次いで、素子分離マスクパターン206が露出されるように平坦化工程を行った後に第１の絶縁膜210の高さを下げる。望ましくは、第１の絶縁膜210の高さはトンネル絶縁膜202よりも低くする。
【００２３】
尚、第１の絶縁膜210の一部を除去する第１のエッチング工程を行ってトレンチ207の開口部の幅を広げる段階と、第２のエッチング工程を行って第１の絶縁膜210内に含まれた不純物を除去する段階を設けることも出来る。第１の絶縁膜210は、ＨＤＰ(high density plasma)膜またはＯ３−ＴＥＯＳ（ozone-tetraethoxy silane) 膜で形成することが出来る。
【００２４】
図３（ｂ）を参照すれば、第１の絶縁膜210を含む半導体基板200の上部に第２の絶縁膜212を形成する。第２の絶縁膜212は、後続のエッチング工程時にエッチング液が第１の絶縁膜210に浸透するのを防止するために、第１の絶縁膜210よりも緻密な物質で形成することが好ましい。例えば、第２の絶縁膜212はＨＤＰ膜またはＯ３−ＴＥＯＳ膜で形成することができる。
【００２５】
この時、第２の絶縁膜212でトレンチ207の内部を完全に満たすこともできるが、半導体素子の集積度の増加によりトレンチ207のアスペクト比が増加する場合、トレンチ207の内部にボイド(void)が発生することがある。具体的には、トレンチ207の内部を完全に満たす前にトレンチ207の上部の幅(Ｗ)が下部より狭くなることができ、さらにトレンチ207の上部に完全に覆われるようになれば、トレンチ207の内部に満たされない領域にボイド(void)が発生することがある。これにより、第２の絶縁膜212にエッチング工程を行ってトレンチ207の開口部の幅(Ｗ)が広げられるが、次の図面を参照して具体的に説明する。
【００２６】
図３（ｃ）を参照すれば、エッチング工程を行って第２の絶縁膜212の一部を除去する。具体的に説明すれば、第２の絶縁膜212の厚さを減少させてトレンチ207上部の幅を広げる。
【００２７】
エッチング工程は、第１のエッチング工程及び第２のエッチング工程を順に行うことができる。第１のエッチング工程は、湿式または乾式エッチング工程で行うこともできるが、湿式エッチング工程を先に実施すれば、半導体素子の集積度の増加により第２の絶縁膜212の高さを均一に下げ難くなり得る。即ち、湿式エッチング工程では、第２の絶縁膜212の厚さを調節し難いため、オーバーエッチングされる場合には、フローティングゲート用導電膜204が露出されながら損傷することもある。これにより、第１のエッチング工程は、乾式エッチング工程で行うことが好ましい。具体的に説明すれば、第１のエッチング工程は、ＮＨxガス及びＨＦyガスを用いて行うことができる。例えば、ＮＨ３ガスとＨＦガスが用いられるが、以下の反応式１を参照して具体的に説明すれば次の通りである。
【００２８】
[反応式１]
(1)ＮＨ３＋ＨＦ→ＮＨ４＋＋Ｆ−
(2)ＮＨ４＋＋Ｆ−＋ＳｉＯ２→(ＮＨ４)２ＳｉＦ６
(3)(ＮＨ４)２ＳｉＦ６→ＳｉＦ４＋ＮＨ３＋ＨＦ
【００２９】
上記反応式１を参照すれば、‘(1)’の反応式において、乾式エッチング工程時に注入するガスの反応式で、ＮＨ３ガスとＨＦガスを混合すれば、ＮＨ４＋とＦ−が形成される。‘(2)’の反応式において、ＮＨ４＋とＦ−がＳｉＯ２を含む第２の絶縁膜212と接すれば、固体(solid)状態の(ＮＨ４)２ＳｉＦ６が形成される。次いで、‘(3)’の反応式は、第１のエッチング工程を行った後に、固体(solid)状態の(ＮＨ４)２ＳｉＦ６に熱処理工程を行って副産物であるＳｉＦ４、ＮＨ３及びＨＦを除去する反応を示す。この時、熱処理工程は１００℃〜３００℃の温度を加えて行うことができる。また、第１のエッチング工程時に、 ＮＨ３ガスとＨＦガスの混合ガスの代わりにＮＨ３ガスとＮＦ３ガスの混合ガスをリモートプラズマ(remote plasma)方式でチャンバ(chamber)内に注入することもできる。
【００３０】
一方、第１のエッチング工程を実施すれば、第２の絶縁膜212の表面付近にフッ素(Ｆ；fluorine；フローリン)が残留することができる。具体的には、グラフを用いて説明すれば次の通りである。
【００３１】
図５は、エッチング工程によるフッ素(Ｆ；fluorine；フローリン)の分布を示すグラフである。
【００３２】
図５を参照すれば、乾式エッチング工程（ＤＥ）及び湿式エッチング工程（ＷＥ）によりフッ素(Ｆ；fluorine；フローリン)の分布が異に示されることが分かる。図３（ｃ）において上述したように、第１のエッチング工程で乾式エッチング工程（ＤＥ）を実施すれば、第２の絶縁膜212の厚さを均一の厚さで残留させながらフッ素(Ｆ；fluorine；フローリン)の量も減らすことはできるが、第２の絶縁膜212の表面付近に依然として多くの量のフッ素(Ｆ；fluorine；フローリン)が分布することが分かる。
【００３３】
また、乾式エッチング工程中でも、ＮＦ３ガスのみを用いた乾式エッチング工程（ＤＥ）に対するグラフを見れば、フッ素(Ｆ；fluorine；フローリン)が非常に深い深さ(例えば、表面から２３００Åの深さまで)に渡って分布していることが分かる。フッ素(Ｆ；fluorine；フローリン)が第２の絶縁膜212内に残留する場合、後続のプログラム動作時にしきい値電圧を低下させることができるため、フッ素(Ｆ；fluorine；フローリン)を除去することが好ましい。
【００３４】
従って、第１のエッチング工程は、ＮＨ３ガス及びＨＦガスの混合ガス(または、ＮＨ３ガスとＮＦ３ガスの混合ガス)を用いた乾式エッチング工程（ＤＥ）を行うことが好ましい。そして、第２のエッチング工程をさらに行って第２の絶縁膜212の表面を除去しながらフッ素(Ｆ；fluorine；フローリン)の量を減少させることが好ましい。第２のエッチング工程を具体的に説明すれば、次の通りである。
【００３５】
第２のエッチング工程は、上述したように、第２の絶縁膜212の表面付近に分布するフッ素(Ｆ；fluorine；フローリン)を除去するために湿式エッチング工程で行うことが好ましい。例えば、第２のエッチング工程はＨＦを含むエッチング液を用いて行うことができる。即ち、第２のエッチング工程を行って第２の絶縁膜212内に含まれた不純物を除去する。
【００３６】
これにより、第２の絶縁膜212の厚さを均一にすることができ、第２の絶縁膜212内に含まれたフッ素(Ｆ；fluorine；フローリン)の含有量を減少させることができる。また、フローティングゲート用導電膜204の露出を抑制するため、導電膜204の損傷を防止することができる。
【００３７】
図４（ａ）を参照すれば、第２の絶縁膜212を含む半導体基板200の上部に素子分離膜用第３の絶縁膜214を形成する。この時、上述したように、第1及び第２のエッチング工程を行ってトレンチ207の上部の幅が広くなったため、第３の絶縁膜214の形成工程を容易に行うことができる。この時、第３の絶縁膜214は、ＨＤＰ膜またはＯ３−ＴＥＯＳ膜で形成することができる。
【００３８】
図４（ｂ）を参照すれば、素子分離マスクパターン206が露出されるように平坦化工程を行って第1〜第３の絶縁膜210，212，214が積層された素子分離膜215を形成することができる。即ち、第３の絶縁膜214を形成する段階後に、平坦化工程を行う。
【００３９】
上記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００４０】
本発明の活用例として、半導体メモリ素子の素子分離膜形成方法に適用出来、特に、素子分離膜形成工程時に発生し得る不純物の含量を減らして半導体メモリ素子の電気的特性を向上させる半導体メモリ素子の素子分離膜形成方法に適用出来る。
【図面の簡単な説明】
【００４１】
【図１】従来の半導体メモリ素子の素子分離膜を説明するための写真である。
【図２】本発明による半導体メモリ素子の素子分離膜形成方法を説明するための断面図である。
【図３】本発明による半導体メモリ素子の素子分離膜形成方法を説明するための断面図である。
【図４】本発明による半導体メモリ素子の素子分離膜形成方法を説明するための断面図である。
【図５】エッチング工程によるフッ素(Ｆ；fluorine；フローリン)の分布を示すグラフである。
【符号の説明】
【００４２】
200…半導体基板
202…トンネル絶縁膜
204…導電膜
206…素子分離マスクパターン
208…ライナ絶縁膜
210…第１の絶縁膜
212…第２の絶縁膜
214…第３の絶縁膜
215…素子分離膜
【図２】
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【図３】
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【図４】
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【図５】
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【図１】
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