(57)【要約】【課題】トラップ回路における直流オフセットの影響を低減できる映像検波回路を提供する。【解決手段】映像信号に応じて搬送波が変調された映像変調信号に基づいて再生搬送波を生成するフェーズロックループ回路３８，４０，４２と、再生搬送波を用いて映像変調信号から映像信号を同期検波する検波回路３６と、検波回路３６で検波された映像信号から音声信号ノイズを除去するサウンドトラップ回路５２と、サウンドトラップ回路５２で映像信号に重畳される直流オフセット電圧を除去するオフセット除去回路５４と、検波回路３６で検波された映像信号とオフセット除去回路５４において直流オフセット電圧が除去された映像信号とを差動増幅するビデオアンプ４６と、を備えることにより課題を解決することができる。【選択図】図１
2009055495.tif 000002
【特許請求の範囲】
【請求項１】
映像信号に応じて搬送波が変調された映像変調信号に基づいて再生搬送波を生成するフェーズロックループ回路と、
前記再生搬送波を用いて前記映像変調信号から前記映像信号を同期検波する検波回路と、
前記検波回路で検波された映像信号から音声信号ノイズを除去するサウンドトラップ回路と、
前記サウンドトラップ回路で映像信号に重畳される直流オフセット電圧を除去するオフセット除去回路と、
前記検波回路で検波された映像信号と、前記オフセット除去回路において直流オフセット電圧が除去された映像信号と、を差動増幅するビデオアンプと、
を備えることを特徴とする映像検波回路。
【請求項２】
請求項１に記載の映像検波回路であって、
前記オフセット除去回路は、比較器、レジスタ及びデジタル／アナログ変換回路を含むことを特徴とする映像検波回路。
【請求項３】
請求項２に記載の映像検波回路であって、
前記比較器は、前記レジスタの格納値を前記デジタル／アナログ変換回路でアナログ電圧に変換した電圧と、前記サウンドトラップ回路からの映像信号の電圧値と、を加算した加算電圧値と、前記検波回路で検波された映像信号と、を比較し、前記検波回路で検波された映像信号が前記加算電圧値以下であれば０を出力し、前記検波回路で検波された映像信号が前記加算電圧値より大きければ１を出力し、
前記レジスタは、各ビットを下位ビットへシフトしつつ、前記比較器からの出力を最上位ビットに格納する、
ことを特徴とする映像検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波を変調した信号から映像信号を復調する映像検波回路に関する。
【背景技術】
【０００２】
テレビジョン放送の受信機は、テレビジョン放送信号を受信し、受信信号を中間周波数信号（ＩＦ信号：Intermediate Frequency）にダウンコンバートし、そのＩＦ信号から映像信号、色信号、音声信号を復調する。
【０００３】
図５は、従来のビデオ中間周波数信号処理回路（ＶＩＦ回路：Video Intermediate Frequency）の構成を示す図である。ＶＩＦ回路は、中間周波数にダウンコンバートされた映像変調信号（ＰＩＦ信号）から輝度情報を含む映像信号を復調する回路である。
【０００４】
ＶＩＦ回路は、図５に示すように、入力端子２、アンプ４、検波器（ＶＤＥＴ）６、自動位相調整器（ＡＰＣ:Auto Phase Control）８、電圧制御発振器（ＶＣＯ:Voltage Controlled Oscillator）１０、移相器１２、ＡＰＣフィルタ１４、ビデオアンプ（ＶＡＭＰ）１６、出力端子１８、自動ゲイン調整器（ＡＧＣ：Auto Gain Controller）２０及びサウンドトラップ回路２２を含んで構成される。
【０００５】
入力端子２からＰＩＦ信号が入力される。ＰＩＦ信号は、アンプ４により増幅され、ＶＤＥＴ６及びＡＰＣ８へ入力される。ＡＰＣ８、ＶＣＯ１０及び移相器１２はフェーズロックループ回路（ＰＬＬ回路）を構成しており、入力されたＰＩＦ信号に基づいて搬送波を再生する。移相器１２は、ＶＣＯ１０で発生した信号に対して±４５°の位相差を有する２つの信号を生成し、一方をＡＰＣ８へ戻し、他方をＶＤＥＴ６へ出力する。ＰＬＬ回路は、ＡＰＣ８へ入力される２つの信号の位相差が９０°となるように制御を行う。
【０００６】
ＡＰＣ８は、９０°の位相差を有する入力信号をミキシングし、両信号の間の位相差と目標値となる９０°との位相ずれ量δに応じた電流ＩAPCを出力する。ＡＰＣ８の出力端にはＡＰＣフィルタ１４が接続される。ＡＰＣフィルタ１４は抵抗及びコンデンサからなる積分回路であり、ＡＰＣ８の出力信号に含まれる高周波成分をカットし、電流ＩAPCを時間的に平滑化してＶＣＯ１０の制御電圧を生成する。
【０００７】
アンプ４からＡＰＣ８へ入力されるＰＩＦ信号と移相器１２からＡＰＣ８へ入力される信号との位相差をＰＬＬ回路によって＋９０°となるように制御すると、移相器１２からＶＤＥＴ６へ入力される信号は、ＰＩＦ信号の搬送波と同じ周波数かつ位相差０°の再生搬送波となる。ＶＤＥＴ６は、移相器１２からの再生搬送波を受けて、アンプ４から入力されるＰＩＦ信号と再生搬送波をミキシングすることによってＰＩＦ信号から映像信号を抽出して出力する。抽出された映像信号はＶＡＭＰ１６及びサウンドトラップ回路２２に入力される。
【０００８】
サウンドトラップ回路２２は、映像信号に重畳して検波された音声搬送波信号を除去するフィルタ回路を含んで構成される。ＶＡＭＰ１６は、サウンドトラップ回路２２によってフィルタリングされた映像信号とＶＤＥＴ６から直接入力された映像信号との差動増幅を行って出力端子１８から出力する。
【０００９】
また、ＶＡＭＰ１８から出力される映像信号はＡＧＣ２０へ入力される。ＡＧＣ２０は、出力される映像信号の強度に応じて入力側のアンプ４のゲインを制御し、出力される映像信号の強度を適正レベルの範囲に調整する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、サウンドトラップ回路２２の回路特性により、サウンドトラップ回路２２の出力信号に直流オフセットが重畳されてしまう場合がある。サウンドトラップ回路２２の出力信号に直流オフセットが重畳されてしまうと、ＶＡＭＰ１６において基準となるＶＤＥＴ６から直接入力された映像信号との差分が直流オフセットにより変化してしまい、入力信号の変調度が変化したのと同様にＶＩＦ回路から出力される映像信号の振幅に影響が及んでしまう。
【課題を解決するための手段】
【００１１】
本発明の１つの態様は、映像信号に応じて搬送波が変調された映像変調信号に基づいて再生搬送波を生成するフェーズロックループ回路と、前記再生搬送波を用いて前記映像変調信号から前記映像信号を同期検波する検波回路と、前記検波回路で検波された映像信号から音声信号ノイズを除去するサウンドトラップ回路と、前記サウンドトラップ回路で映像信号に重畳される直流オフセット電圧を除去するオフセット除去回路と、前記検波回路で検波された映像信号と、前記オフセット除去回路において直流オフセット電圧が除去された映像信号と、を差動増幅するビデオアンプと、を備えることを特徴とする映像検波回路である。
【００１２】
例えば、前記オフセット除去回路は、比較器、レジスタ及びデジタル／アナログ変換回路を含んで構成することができる。
【００１３】
このとき、前記比較器は、前記レジスタの格納値を前記デジタル／アナログ変換回路でアナログ電圧に変換した電圧と、前記サウンドトラップ回路からの映像信号の電圧値と、を加算した加算電圧値と、前記検波回路で検波された映像信号と、を比較し、前記検波回路で検波された映像信号が前記加算電圧値以下であれば０を出力し、前記検波回路で検波された映像信号が前記加算電圧値より大きければ１を出力し、前記レジスタは、各ビットを下位ビットへシフトしつつ、前記比較器からの出力を最上位ビットに格納する、ことが好適である。
【発明の効果】
【００１４】
本発明によれば、トラップ回路における直流オフセットの影響を低減できる映像検波回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態における映像検波回路（ＶＩＦ回路）１００は、図１に示すように、入力端子３２、アンプ３４、検波器（ＶＤＥＴ）３６、自動位相調整器（ＡＰＣ）３８、電圧制御発振器（ＶＣＯ）４０、移相器４２、ＡＰＣフィルタ４４、ビデオアンプ（ＶＡＭＰ）４６、出力端子４８、自動ゲイン調整器（ＡＧＣ）５０、サウンドトラップ回路５２、サンプルホールド回路（ＳＨ回路）５４及び比較器５６を含んで構成される。
【００１６】
ＶＩＦ回路１００は、例えば、テレビジョン放送信号を処理する半導体集積回路（ＩＣ）の一部として構成することができる。
【００１７】
入力端子３２からＰＩＦ信号が入力される。ＰＩＦ信号は、アンプ３４により増幅され、ＶＤＥＴ３６及びＡＰＣ３８へ入力される。ＡＰＣ３８、ＶＣＯ４０及び移相器４２はＰＬＬ回路を構成している。ＰＬＬ回路は、入力されたＰＩＦ信号に基づいて搬送波を再生する。移相器４２は、ＶＣＯ４０で発生した信号に対して±４５°の位相差を有する２つの信号を生成し、一方をＡＰＣ３８へ戻し、他方をＶＤＥＴ３６へ出力する。ＰＬＬ回路は、ＡＰＣ３８へ入力される２つの信号の位相差が９０°となるように制御を行う。
【００１８】
ＡＰＣ３８は、９０°の位相差を有する入力信号をミキシングし、両信号の間の位相差と目標値となる９０°との位相ずれ量δに応じた電流ＩAPCを出力する。ＡＰＣ３８の出力端にはＡＰＣフィルタ４４が接続される。ＡＰＣフィルタ４４は、低域通過フィルタとして機能する。ＡＰＣフィルタ４４は、例えば、抵抗及びコンデンサからなる積分回路で構成することができる。ＡＰＣフィルタ４４は、ＡＰＣ３８の出力信号に含まれる高周波成分をカットし、電流ＩAPCを時間的に平滑化してＶＣＯの制御電圧を生成する。
【００１９】
アンプ３４からＡＰＣ３８へ入力されるＰＩＦ信号と移相器４２からＡＰＣ３８へ入力される信号との位相差をＰＬＬ回路によって＋９０°となるように制御すると、移相器４２からＶＤＥＴ３６へ入力される信号は、ＰＩＦ信号の搬送波と同じ周波数かつ位相差０°の再生搬送波となる。ＶＤＥＴ３６は、移相器４２からの再生搬送波を受けて、アンプ３４から入力されるＰＩＦ信号と再生搬送波をミキシングする。これによって、ＰＩＦ信号から映像信号が抽出される。抽出された映像信号はＶＡＭＰ４６、サウンドトラップ回路５２及びＳＨ回路５４に基準信号（ＲＥＦ信号）として入力される。
【００２０】
ＶＤＥＴ３６で抽出される映像信号には音声搬送波信号が重畳されている場合がある。サウンドトラップ回路５２は、映像信号に重畳して検波された音声搬送波信号を除去するフィルタ回路を含んで構成される。サウンドトラップ回路５２でフィルタリングされた信号はＳＨ回路５４へトラップ信号（ＴＲ信号）として入力される。
【００２１】
ＳＨ回路５４は、映像信号に含まれる直流成分の強度が決まっている期間に、ＲＥＦ信号とＴＲ信号との直流電位差が０となるようにオフセット電圧Ｖｏｆｆを決定し、オフセット電圧Ｖｏｆｆの影響を低減してＶＡＭＰ４６へ出力する機能を果たす。映像信号に含まれる直流成分の強度が決まっている期間とは、例えば、映像信号に含まれる水平同期期間、垂直同期期間、ペデスタル期間等が挙げられる。ＳＨ回路５４における処理については後述する。
【００２２】
ＶＡＭＰ４６は、サウンドトラップ回路５２によってフィルタリングされ、ＳＨ回路５４でオフセット電圧Ｖｏｆｆを低減された映像信号と、ＶＤＥＴ４６から直接入力された映像信号と、の差動増幅を行って出力端子４８から出力する。また、ＶＡＭＰ４６から出力される映像信号はＡＧＣ５０へ入力される。ＡＧＣ５０は、出力される映像信号の強度に応じて入力側のアンプ３４のゲインを制御し、出力される映像信号の強度を適正レベルの範囲に調整する。
【００２３】
また、比較器５６は、ＶＡＭＰ４６からの出力映像信号を受けて、その映像信号を所定の基準電圧ＶREFと比較して、水平同期期間、垂直同期期間、ペデスタル期間等の映像信号に含まれる直流成分の強度が決まっている期間の開始のタイミングを抽出してゲートパルスＧＰとして出力する。ゲートパルスＧＰはＳＨ回路５４へ入力される。
【００２４】
例えば、水平同期期間を検出する場合、テレビジョン放送信号の映像信号の水平ブランキング期間に含まれるＨｓｙｎｃよりも僅かに高い電圧を基準電圧ＶREFとして、ＶＡＭＰ４６からの映像信号が基準電圧ＶREFよりも低くなったタイミングを水平同期期間の開始のタイミングとしてＳＨ回路５４へ入力する。同様に、基準電圧ＶREFを垂直同期期間やペデスタル期間における映像信号の電圧レベルに合わせて、比較器５６をレベル検出回路として利用することによって垂直同期期間やペデスタル期間の開始のタイミングを検出することができる。
【００２５】
次に、ＳＨ回路５４について詳細に説明する。ＳＨ回路５４は、例えば、図２に示すように、比較器６０、レジスタ６２、デジタル／アナログ変換回路（Ｄ／Ａ回路）６４，６６、加算器６８及び減算器７０により構成することができる。
【００２６】
加算器６８によりサウンドトラップ回路５２の出力側のＴＲ信号とＤ／Ａ回路６４の出力信号Ｖｏｕｔとが加算される。比較器６０には、サウンドトラップ回路５２の入力側のＲＥＦ信号と、加算器６８の出力信号と、が入力される。比較器６０は、差動増幅回路を含んで構成され、ＲＥＦ信号と加算器６８の出力信号とを比較し、ＲＥＦ信号より加算器６８の出力信号が小さければハイレベル（１）を出力し、そうでない場合にはローレベル（０）を出力する。
【００２７】
レジスタ６２は、ラッチ機能付シフトレジスタである。レジスタ６２は、比較器６０からの出力、比較器５６からのゲートパルスＧＰ、及び、システムのクロックパルスＣＬＫを受けて、比較器６０での出力に応じてＴＲ信号に含まれるオフセット電圧Ｖｏｆｆを示すデータを生成及び保持する。具体的には、レジスタ６２は、ゲートパルスＧＰがハイレベルになるとレジスタの各ビットを０にリセットし、その後、クロックパルスＣＬＫに同期させて、レジスタの各ビットを順に下位ビット側へ１ビットずつシフトすると共に、レジスタの最上位ビットに比較器６０からの出力を格納する処理を行う。Ｄ／Ａ回路６４は、レジスタ６２に格納されているデジタル値をアナログ値へ変換して加算器６８へ出力する。
【００２８】
レジスタ６２とＤ／Ａ回路６４との組み合わせは、レジスタ６２の全ビットが１となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最大値Ｖｍａｘよりも大きくなり、全ビットが０となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最小値Ｖｍｉｎよりも小さくなるように設定される。特に、レジスタ６２の全ビットが１となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最大値Ｖｍａｘと略等しくなり、全ビットが０となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最小値Ｖｍｉｎと略等しくなるように設定することが好ましい。
【００２９】
図３を参照しつつ、加算器６８，比較器６０，レジスタ６２及びＤ／Ａ回路６４の働きについて具体例を説明する。レジスタ６２は８ビットのシフトレジスタであるものとして説明する。なお、以下の例では、レジスタ６２の全ビットが１となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最大値Ｖｍａｘと等しくなり、全ビットが０となった場合にＤ／Ａ回路６４から出力される電圧値がオフセット信号Ｖｏｆｆの最小値Ｖｍｉｎと等しくなるものとする。
【００３０】
ゲートパルスＧＰがレジスタ６２に入力されるとレジスタ６２の全ビットが０にリセットされる（図３（ａ））。これによりＤ／Ａ回路６４のアナログ出力電圧Ｖｏｕｔは略オフセット信号Ｖｏｆｆの最小値Ｖｍｉｎとなる（最小値Ｖｍｉｎが負の電圧となる場合にはＤ／Ａ回路６４は正負の両極の電圧を出力できるものとする）（図４（ａ））。加算器６８からはＴＲ信号＋電圧Ｖｍｉｎが出力される。比較器６０では、ＴＲ信号＋電圧ＶｍｉｎとＲＥＦ信号とが比較される。ＴＲ信号にオフセット電圧Ｖｏｆｆ（＞最小値Ｖｍｉｎ）が重畳されている場合、ＲＥＦ信号＞（ＴＲ信号＋電圧Ｖｍｉｎ）となるので比較器６０からの出力はハイレベル（１）となる。レジスタ６２は、クロックパルスＣＬＫに同期させて、比較器６０の出力値をレジスタ６２の最上位ビットに格納する（図３（ｂ））。
【００３１】
レジスタ６２の最上位ビットのみが１となった場合（“１０００００００”）、レジスタ６２の全ビットが１になった場合の略半分の値であるので、Ｄ／Ａ回路６４のアナログ出力電圧Ｖｏｕｔは最大値Ｖｍａｘと最小値Ｖｍｉｎとの略中間値Ｖｍｉｄ（≒（最大値Ｖｍｉｎ＋最小値Ｖｍｉｎ）／２）となる（図４（ｂ））。これにより、加算器６８からの出力はほぼＴＲ信号＋中間値Ｖｍｉｄとなる。比較器６０では、ＲＥＦ信号とＴＲ信号＋中間値Ｖｍｉｄとが比較される。
【００３２】
ＲＥＦ信号≧（ＴＲ信号＋中間値Ｖｍｉｄ）である場合には比較器６０からの出力はハイレベル（１）となり、ＲＥＦ信号＜（ＴＲ信号＋中間値Ｖｍｉｄ）である場合には比較器６０からの出力はローレベル（０）となる。レジスタ６２は、クロックパルスＣＬＫに同期させて、レジスタ６２を下位ビット側へシフトすると共に、比較器６０の出力値をレジスタ６２の最上位ビットに格納する。
【００３３】
例えば、ＲＥＦ信号≧（ＴＲ信号＋中間値Ｖｍｉｄ）である場合には、レジスタ６２は“１１００００００”となり（図３（ｃ））、Ｄ／Ａ回路６４のアナログ出力電圧Ｖｏｕｔは中間値Ｖｍｉｄよりも大きい値となる（図４（ｃ））。ＲＥＦ信号＜（ＴＲ信号＋中間値Ｖｍｉｄ）である場合には“０１００００００”となり（図３（ｄ））、Ｄ／Ａ回路６４のアナログ出力電圧Ｖｏｕｔは中間値Ｖｍｉｄよりも小さい値となる（図４（ｄ））。
【００３４】
このような処理を繰り返し、ＴＲ信号とＤ／Ａ回路６４からの出力電圧値との和と、ＲＥＦ信号と、を比較し、その比較結果に応じてハイレベル（１）又はローレベル（０）となる比較器６０の出力をレジスタ６２の最上位ビットに格納しつつ、レジスタ６２を下位ビット側へ１ビットずつシフトさせることによって、レジスタ６２に設定されるデジタル値は徐々にオフセット電圧Ｖｏｆｆに漸近する。
【００３５】
繰り返し処理は、ゲートパルスＧＰがレジスタ６２に入力されてから、レジスタ６２の総ビット数分だけ比較器６０の出力を格納するまで行う。例えば、その時間に相当するクロックパルスＣＬＫのパルス数をカウントすることによって繰り返し処理の回数を制御することができる。繰り返し処理を終了すると、レジスタ６２は各ビットの値をラッチし、Ｄ／Ａ回路６６へ出力する。
【００３６】
Ｄ／Ａ回路６６は、オフセット電圧Ｖｏｆｆへ漸近されたレジスタ６２の値をアナログ出力電圧に変換して減算器７０へ出力する。減算器７０は、ＴＲ信号からＤ／Ａ回路６６の出力電圧を減算してＶＡＭＰ４６へ出力する。これにより、ＴＲ信号からオフセット電圧Ｖｏｆｆの影響を除去した出力がＶＡＭＰ４６へ入力されることとなる。
【００３７】
ＶＡＭＰ４６は、サウンドトラップ回路５２によってフィルタリングされた後、ＳＨ回路５４でオフセット電圧Ｖｏｆｆを低減された映像信号と、ＶＤＥＴ６から直接入力された映像信号と、の差動増幅を行って出力端子１８から出力する。これにより、サウンドトラップ回路５２におけるオフセット電圧Ｖｏｆｆに影響されない映像検波処理を行うことができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における映像検波回路の構成を示すブロック図である。
【図２】本発明の実施の形態におけるサンプルホールド回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるサンプルホールド回路の処理例を説明する図である。
【図４】本発明の実施の形態におけるサンプルホールド回路の処理例を説明する図である。
【図５】背景技術における映像検波回路の構成を示すブロック図である。
【符号の説明】
【００３９】
２  入力端子、４  アンプ、６  検波器、８  自動位相調整器、１０  電圧制御発振器、１２  移相器、１４  ＡＰＣフィルタ、１６  ビデオアンプ、１８  出力端子、２０  自動ゲイン調整器、２２  サウンドトラップ回路、３２  入力端子、３４  アンプ、３６  検波回路、３８  自動位相調整器、４０  電圧制御発振器、４２  移相器、４４  ＡＰＣフィルタ、４６  ビデオアンプ、４８  出力端子、５２  サウンドトラップ回路、５４  サンプルホールド回路、５６  比較器、６０  比較器、６２  レジスタ、６４，６６  デジタル／アナログ変換回路、６８  加算器、７０  減算器、１００  映像検波回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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