(57)【要約】【課題】オン・オフ動作の高速な半導体リレー装置を提供する。【解決手段】駆動電流Ｉｄの供給によって発光する発光ダイオード２と、発光ダイオード２からの光を受光して光起電力Ｖ１を発生するフォトダイオードアレイ３と、制御電流Ｉｓの供給によって発光する発光ダイオード５ａと、光起電力Ｖ１を作動用電力として作動すると共に発光ダイオード５ａからの光を受光して駆動信号Ｓｄを発生する受光ＩＣ５ｂと、駆動信号Ｓｄに基づいてオン・オフする第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９とを備えている。【選択図】図１
2009004522.tif 000002
【特許請求の範囲】
【請求項１】
駆動電流の供給によって発光する第１発光素子と、
当該第１発光素子からの光を受光して光起電力を発生する第１受光素子と、
前記光起電力を作動用電力として作動すると共に入力した制御信号を当該制御信号と電気的に絶縁された駆動信号に変換して出力する絶縁型信号伝達素子と、
前記駆動信号に基づいてオン・オフする半導体スイッチ素子とを備えている半導体リレー装置。
【請求項２】
前記光起電力を蓄積して前記第２受光素子に供給するコンデンサを備えている請求項１記載の半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子および受光素子を備えた絶縁型の半導体リレー装置に関するものである。
【背景技術】
【０００２】
この種の半導体リレー装置として、特開平９−２１３９２６号公報に開示された半導体リレー（半導体リレー装置）が知られている。この半導体リレー装置は、入力信号に応答して光信号を発生する発光素子と、この光信号を受光して光起電力を発生するフォトダイオードアレイと、このフォトダイオードアレイの光起電力がゲート・ソース間に印加されるとソース・ドレイン間が導通状態になる出力用ＭＯＳＦＥＴとを有している。また、この半導体リレー装置は、出力用ＭＯＳＦＥＴを横型の高耐圧ＤＭＯＳＦＥＴにし、このＦＥＴのゲート・ソース間に並列的に接続されてこの高耐圧ＤＭＯＳＦＥＴのゲートに蓄積した電荷を放電させるための抵抗体を薄膜抵抗体にして同一チップ上に形成して構成されている。この半導体リレー装置では、出力用ＭＯＳＦＥＴのゲートに蓄積された電荷を放電させるための上記抵抗体を拡散抵抗ではなく多結晶シリコン膜によって薄膜抵抗体として形成したことにより、ゲート電流をバイパスさせる寄生トランジスタの形成を回避して、各出力用ＭＯＳＦＥＴのドレイン端子間の定格電流の制限を無くすことが可能となっている。
【特許文献１】特開平９−２１３９２６号公報報（第２−３頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、この種の半導体リレー装置には、以下の問題点がある。すなわち、この種の半導体リレー装置では、上記したように、出力用ＭＯＳＦＥＴのゲート（ゲート容量）に蓄積された電荷を放電させるために、出力用ＭＯＳＦＥＴのゲート・ソース間に抵抗体が形成されているが、この抵抗体の抵抗値は、出力用ＭＯＳＦＥＴのスイッチング動作（オン状態からオフ状態への移行動作、およびオフ状態からオン状態への移行動作）に要する時間を左右する要因となっている。具体的には、上記したように、抵抗体は、出力用ＭＯＳＦＥＴのゲート容量に蓄積された電荷を放電させる機能を有しているため、その抵抗値を小さくすることにより、出力用ＭＯＳＦＥＴのオン状態からオフ状態への移行動作を高速化することができる。その一方で、出力用ＭＯＳＦＥＴは、フォトダイオードアレイが発生する光起電力によってゲート容量が充電されてオフ状態からオン状態へ移行するが、フォトダイオードアレイが発生する光起電力の容量が小さいため、抵抗体の抵抗値が小さいときにはフォトダイオードアレイから出力される電流のうち、抵抗体に流れる電流の量が増加する分だけ、ゲート容量の充電に使われる電流の量が減少する。したがって、この種の半導体リレー装置には、出力用ＭＯＳＦＥＴのオフ状態からオン状態への移行動作が遅くなるという問題点が存在している。逆に、出力用ＭＯＳＦＥＴのオフ状態からオン状態への移行動作を高速化すべく、抵抗体の抵抗値を大きくしたときには、出力用ＭＯＳＦＥＴのゲート容量に蓄積された電荷の放電時間が長くなるため、オン状態からオフ状態への移行動作が遅くなるという課題が生じる。
【０００４】
本発明は、かかる問題点に鑑みてなされたものであり、オン・オフ動作の高速な半導体リレー装置を提供することを主目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく請求項１記載の半導体リレー装置は、駆動電流の供給によって発光する第１発光素子と、当該第１発光素子からの光を受光して光起電力を発生する第１受光素子と、前記光起電力を作動用電力として作動すると共に入力した制御信号を当該制御信号と電気的に絶縁された駆動信号に変換して出力する絶縁型信号伝達素子と、前記駆動信号に基づいてオン・オフする半導体スイッチ素子とを備えている。
【０００６】
また、請求項２記載の半導体リレー装置は、請求項１記載の半導体リレー装置において、前記光起電力を蓄積して前記第２受光素子に供給するコンデンサを備えている。
【発明の効果】
【０００７】
請求項１記載の半導体リレー装置では、半導体スイッチ素子は、第１受光素子で発生する光起電力を作動用電力として作動すると共に、入力した制御信号をこの制御信号と電気的に絶縁された駆動信号に変換して出力する絶縁型信号伝達素子のこの駆動信号に基づいて駆動される。したがって、この半導体リレー装置によれば、一般的にフォトダイオードアレイで構成される第１受光素子よりも応答速度の速い絶縁型カプラ（光結合型カプラ、容量結合型カプラおよび磁気結合型カプラなど）を絶縁型信号伝達素子として使用することにより、半導体スイッチ素子を高速にオン・オフ動作させることができる。
【０００８】
また、請求項２記載の半導体リレー装置によれば、第２受光素子の光起電力で充電されるコンデンサを備えたことにより、半導体スイッチ素子をオフ状態からオン状態に移行させる際に、第２受光素子と共にコンデンサから半導体スイッチ素子に対してより多くの電流を供給することができるため、さらに高速にオン状態に移行させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して、本発明に係る半導体リレー装置の最良の形態について説明する。
【００１０】
最初に、半導体リレー装置１の構成について、図１を参照して説明する。
【００１１】
半導体リレー装置１は、図１に示すように、発光ダイオード２、フォトダイオードアレイ３、コンデンサ４、フォトカプラ５、ｐ型ＦＥＴ（電界効果型トランジスタ）６、ｎ型ＦＥＴ７、第１ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）８、および第２ＭＯＳＦＥＴ９を備え、絶縁型の半導体リレー装置として構成されている。
【００１２】
具体的には、発光ダイオード２は、本発明における第１発光素子であって、駆動電流Ｉｄの供給によって発光する。フォトダイオードアレイ３は、本発明における第１受光素子の一例であって、発光ダイオード２からの光を受光しているときに光起電力Ｖ１を発生して、フォトカプラ５、ｐ型ＦＥＴ６およびｎ型ＦＥＴ７に光起電力Ｖ１を供給することにより、これらの電源として機能する。なお、本発明における第１受光素子としては、フォトダイオードアレイ３に代えて、太陽電池や光電管などの光を入射して光起電力を生成する各種の光電変換素子を用いることができる。コンデンサ４は、本発明におけるコンデンサに相当し、フォトダイオードアレイ３に並列に接続されて、光起電力Ｖ１によって充電される。この場合、コンデンサ４もフォトダイオードアレイ３と同様にして、フォトカプラ５等に対する電源として機能して、充電されている電力をフォトカプラ５等に供給する。このため、コンデンサ４としては、例えば１μＦ程度の容量のコンデンサを使用するのが好ましい。
【００１３】
フォトカプラ５は、本発明における絶縁型信号伝達素子の一例であって、発光ダイオード５ａおよび受光ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）５ｂを備え、絶縁型カプラとして構成されている。この場合、発光ダイオード５ａは、本発明における制御信号としての制御電流Ｉｓの供給によって発光する。受光ＩＣ５ｂは、その電源端子がフォトダイオードアレイ３のプラス端子（アノード端子）に接続されると共に、そのグランド端子（接地端子）がフォトダイオードアレイ３のマイナス端子（カソード端子）に接続されて、光起電力Ｖ１を作動用電力として作動する。また、受光ＩＣ５ｂは、一例として、作動状態において、発光ダイオード５ａから出力される光を受光しているときにローレベルの駆動信号（本例では一例としてディジタル信号）Ｓｄを出力端子から出力し、発光ダイオード５ａからの光を受光していないときにはハイレベルの駆動信号Ｓｄを出力する。すなわち、フォトカプラ５は、入力した制御信号（制御電流Ｉｓ）をこの制御信号と電気的に絶縁された駆動信号Ｓｄに変換して出力する。
【００１４】
ｐ型ＦＥＴ６は、そのソース端子がフォトダイオードアレイ３のプラス端子（アノード端子）に接続され、そのドレイン端子が第１ＭＯＳＦＥＴ８のゲート端子に接続されている。また、ｐ型ＦＥＴ６は、そのゲート端子が受光ＩＣ５ｂの出力端子に接続されている。ｎ型ＦＥＴ７は、そのドレイン端子が第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９の各ゲート端子に接続され、そのソース端子がフォトダイオードアレイ３のマイナス端子（カソード端子）、および第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９のソース端子に接続されている。また、ｎ型ＦＥＴ７は、そのゲート端子が受光ＩＣ５ｂの出力端子に接続されている。第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９は、一例としてｎ型ＭＯＳＦＥＴでそれぞれ構成されて、全体として本発明における半導体スイッチ素子を構成する。具体的には、各ＭＯＳＦＥＴ８，９は、互いのソース端子同士が接続されることによって互いに直列に接続されて、半導体リレー装置１におけるリレー本体を等価的に構成する。また、各ＭＯＳＦＥＴ８，９は、駆動信号Ｓｄに基づいて作動するｐ型ＦＥＴ６およびｎ型ＦＥＴ７によって駆動されてオン・オフ動作を実行する（オン・オフする）。
【００１５】
次いで、制御回路２１によって半導体リレー装置１を駆動する駆動方法およびその際の半導体リレー装置１の動作について、図１を参照して説明する。
【００１６】
この半導体リレー装置１に対しては、まず、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９に対してオン・オフ動作させる前に、つまり、制御電流Ｉｓの供給に先立ち、制御回路２１から発光ダイオード２に対して駆動電流Ｉｄを供給する。これにより、発光ダイオード２が発光し、発光ダイオード２の光を受光したフォトダイオードアレイ３が光起電力Ｖ１を発生させる。また、フォトダイオードアレイ３は、発生させた光起電力Ｖ１をフォトカプラ５に供給すると共に、光起電力Ｖ１でコンデンサ４を充電する。このフォトダイオードアレイ３によるコンデンサ４の充電動作は、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９のオン・オフ動作に拘わらず、駆動電流Ｉｄの供給状態において常に行われる。また、この半導体リレー装置１では、制御電流Ｉｓの非入力状態においては、フォトカプラ５の発光ダイオード５ａは発光していない。このため、発光ダイオード５ａの光を受光していないフォトカプラ５ｂからはハイレベルの駆動信号Ｓｄが出力されており、これにより、ｐ型ＦＥＴ６については、ゲート端子の電位がソース端子の電位に近い電位（高電位）となることからオフ状態にある。一方、ｎ型ＦＥＴ７については、ソース端子に対してゲート端子の電位が高電位となることからオン状態にある。したがって、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９において、ゲート端子とソース端子とがｎ型ＦＥＴ７を介して短絡されることにより、ゲート端子の電位がソース端子の電位とほぼ等しくなって、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９は共にオフ状態に維持されている。
【００１７】
この各ＭＯＳＦＥＴ８，９がオフ状態であって、制御回路２１から半導体リレー装置１に対して制御電流Ｉｓが供給されたときには、フォトカプラ５では、発光ダイオード５ａが発光し、この光を受光したフォトカプラ５ｂがローレベルの駆動信号Ｓｄの出力を開始する。これにより、ｐ型ＦＥＴ６については、ソース端子に対してゲート端子の電位が低電位となることからオン状態に移行する。一方、ｎ型ＦＥＴ７については、ゲート端子の電位がソース端子の電位に近い電位（低電位）となることからオフ状態に移行する。このため、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９において、ゲート端子およびソース端子のｎ型ＦＥＴ７による短絡が解除されると共に、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９の各ゲート端子に対して、フォトダイオードアレイ３およびコンデンサ４からオン状態のｐ型ＦＥＴ６を介しての光起電力Ｖ１の供給（印加）が開始される。これにより、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９はオフ状態からオン状態に移行する。
【００１８】
この半導体リレー装置１では、駆動電流Ｉｄの供給によってフォトダイオードアレイ３が常時作動状態に維持されると共に、これによってコンデンサ４が常時充電された状態となっている。したがって、フォトダイオードアレイ３で第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９を直接駆動する従来の半導体リレー装置と比較して、フォトダイオードアレイ３よりも高速動作が可能なフォトカプラ５で第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９を駆動するため、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９は高速にオン・オフ動作が実行可能となっている。特に、半導体リレー装置１では、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９をオフ状態からオン状態に移行させる際に、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９の各ゲート端子にコンデンサ４から電力が供給されるため、各ゲート容量Ｃ１，Ｃ２が短時間で充電される結果、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９は極めて短時間でオン状態に移行する。
【００１９】
一方、各ＭＯＳＦＥＴ８，９がオン状態であって、制御回路２１から半導体リレー装置１への制御電流Ｉｓの供給が停止されたときには、フォトカプラ５では、発光ダイオード５ａの発光が停止し、フォトカプラ５ｂがハイレベルの駆動信号Ｓｄの出力を開始する。これにより、ｐ型ＦＥＴ６については、ゲート端子の電位がソース端子の電位に近い電位となることからオフ状態に移行する。一方、ｎ型ＦＥＴ７については、ゲート端子の電位がソース端子の電位に対して高電位となることからオン状態に移行する。このため、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９において、ゲート端子がソース端子にｎ型ＦＥＴ７を介して短絡されるため、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９の各ゲート容量Ｃ１，Ｃ２に充電されていた電荷が短時間で放電されて、各ＭＯＳＦＥＴ８，９のゲート端子の電位がソース端子の電位に近い電位に短時間で移行される。この結果、各第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９はオフ状態からオン状態に極めて短時間で移行する。
【００２０】
このように、この半導体リレー装置１では、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９は、フォトダイオードアレイ３で発生する光起電力Ｖ１を作動用電力として作動するフォトカプラ５から出力される駆動信号Ｓｄに基づいて駆動される。したがって、この半導体リレー装置１によれば、一般的にフォトダイオードアレイ３よりも応答速度の速いフォトカプラ５の応答速度で第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９を作動させることができるため、高速にオン・オフさせることができる。
【００２１】
また、この半導体リレー装置１によれば、フォトダイオードアレイ３の光起電力Ｖ１で充電されるコンデンサ４を備えたことにより、第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９をオフ状態からオン状態に移行させる際に、フォトダイオードアレイ３と共にコンデンサ４から第１ＭＯＳＦＥＴ８および第２ＭＯＳＦＥＴ９に対してより多くの電流を供給することができるため、さらに高速にオン状態に移行させることができる。
【００２２】
なお、本発明は、上記した発明の実施の形態に限定されず、適宜変更が可能である。例えば、上述した実施の形態では、絶縁型信号伝達素子として、光結合型の絶縁型カプラであるフォトカプラ５を採用しているが、これに限らず、容量結合型カプラや磁気結合型カプラなどの絶縁型カプラを採用することもできる。また、上述した実施の形態では、フォトカプラ５と各ＭＯＳＦＥＴ８，９との間に、駆動信号Ｓｄに基づいて作動して各ＭＯＳＦＥＴ８，９を駆動するｐ型ＦＥＴ６およびｎ型ＦＥＴ７を配設しているが、フォトカプラ５の受光ＩＣ５ｂに各ＭＯＳＦＥＴ８，９を駆動する十分な能力があるときには、ｐ型ＦＥＴ６およびｎ型ＦＥＴ７の配設を省いて、フォトカプラ５の出力端子を各ＭＯＳＦＥＴ８，９のゲート端子に接続することにより、駆動信号Ｓｄで各ＭＯＳＦＥＴ８，９を直接駆動する構成を採用することもできる。これにより、半導体リレー装置１の構成を簡略化することができる。なお、この場合には、駆動信号Ｓｄに対する各ＭＯＳＦＥＴ８，９のオン・オフ状態の論理が反転するが、受光ＩＣ５ｂを非反転型のＩＣとすることにより、ｐ型ＦＥＴ６およびｎ型ＦＥＴ７を配設した場合の論理に合わせることができる。
【図面の簡単な説明】
【００２３】
【図１】半導体リレー装置１の構成図である。
【符号の説明】
【００２４】
１  半導体リレー装置
２  発光ダイオード
３  フォトダイオードアレイ
４  コンデンサ
５  フォトカプラ
５ａ  発光ダイオード
５ｂ  フォトカプラ
６  ｐ型ＦＥＴ
７  ｎ型ＦＥＴ
８  第１ＭＯＳＦＥＴ
９  第２ＭＯＳＦＥＴ
Ｉｄ  駆動電流
Ｉｓ  制御電流
Ｓｄ  駆動信号
Ｖ１  光起電力
【図１】
2009004522.tif 000003