(57)【要約】【課題】Ｔｒのリーク要因の各パラメータ毎のチップ内ばらつきを考慮し、高精度のＩＤＤＱ算出を実現する。【解決手段】トランジスタTr単体リーク電流要因の各パラメータにおけるチップ内ばらつきデータまたは分布モデルと各パラメータのIDDQ値との相関関係(相関値)による重み付けから、各パラメータのリーク電流値を各条件毎のばらつき分布平均値に基づき算出し、LSI全体のIDDQ値を算出することにより、精度の高いIDDQ値を算出する。【選択図】図３
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【特許請求の範囲】
【請求項１】
Ｔｒのリーク電流要因になる各パラメータについて、レイアウト情報からシミュレーションを行うシミュレーション部と、
前記各パラメータのチップ内分布データに基づいてばらつきを考慮した平均電流を、各パラメータ毎に、算出するチップ内分布算出部と、
前記シミュレーション部と前記チップ内分布算出部とから得られた結果およびＬＳＩ構成情報に基づいて、ＬＳＩ全体のリーク電流を算出するＬＳＩリーク電流算出部とを備えた半導体集積回路設計装置。
【請求項２】
請求項１に記載の半導体集積回路設計装置において、
前記ＬＳＩリーク電流算出部は、
前記各パラメータの電流と前記ＬＳＩリーク電流との相関データと、前記チップ内分布算出部で算出されたパラメータ毎の平均電流算出値とから、各パラメータの相関電流値を算出する相関電流算出部を具備し、
ＬＳＩ構成情報と前記算出した各パラメータ相関電流とに基づいて、ＬＳＩ全体のリーク電流を算出するように構成された半導体集積回路設計装置。
【請求項３】
請求項１または２に記載の半導体集積回路設計装置において、
前記シミュレーション部はＳｐｉｃｅを用いたシミュレーションを行うものである半導体集積回路設計装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路設計装置において、
前記パラメータは、ドレイン領域を流れるドレイン電流を含む半導体集積回路設計装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体集積回路設計装置において、
前記パラメータは、ゲート電極を流れるゲート電流を含む半導体集積回路設計装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路設計装置において、
前記パラメータは、基板を流れる基板電流を含む半導体集積回路設計装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路設計装置において、
前記リーク電流があらかじめ決定された範囲内であるか否かを判断し、前記判断結果に応じて、前記レイアウトを変更する設計部とを具備した半導体集積回路設計装置
【請求項８】
請求項１乃至７のいずれかに記載の半導体集積回路設計装置において、
デイスプレイ、キーボード、中央演算装置、主記憶装置を備え、
プログラムがシステムバスで接続された半導体集積回路設計装置。
【請求項９】
トランジスタのリーク電流要因になる各パラメータについて、レイアウト情報からシミュレーションを行うシミュレーション工程と、
前記各パラメータのチップ内分布データに基づいてばらつきを考慮した平均電流を、各パラメータ毎に、算出するチップ内分布算出工程と、
前記シミュレーション工程と前記チップ内分布算出工程とから得られた結果およびＬＳＩ構成情報に基づいて、ＬＳＩ全体のリーク電流を算出するＬＳＩリーク電流算出工程とを備えた半導体集積回路設計方法。
【請求項１０】
請求項９に記載の半導体集積回路設計方法において、
前記ＬＳＩリーク電流算出工程は、
前記各パラメータの電流と前記ＬＳＩリーク電流との相関データと、前記チップ内分布算出部で算出されたパラメータ毎の平均電流算出値とから、各パラメータの相関電流値を算出する相関電流算出工程を具備し、
ＬＳＩ構成情報と前記算出した各パラメータ相関電流とに基づいて、ＬＳＩ全体のリーク電流を算出するように構成された半導体集積回路設計方法。
【請求項１１】
請求項９または１０に記載の半導体集積回路設計方法において、
前記シミュレーション工程はＳｐｉｃｅを用いたシミュレーションを行うものである半導体集積回路設計方法。
【請求項１２】
請求項９乃至１１のいずれかに記載の半導体集積回路設計方法において、
前記パラメータは、ドレイン領域を流れるドレイン電流を含む半導体集積回路設計方法。
【請求項１３】
請求項９乃至１２のいずれかに記載の半導体集積回路設計方法において、
前記パラメータは、ゲート電極を流れるゲート電流を含む半導体集積回路設計方法。
【請求項１４】
請求項９乃至１３のいずれかに記載の半導体集積回路設計方法において、
前記パラメータは、基板を流れる基板電流を含む半導体集積回路設計方法。
【請求項１５】
請求項９乃至１４のいずれかに記載の半導体集積回路設計方法において、
デイスプレイ、キーボード、中央演算装置、主記憶装置を備え、
プログラムがシステムバスで接続された半導体システム設計方法。
【請求項１６】
請求項９乃至１５のいずれかに記載の半導体集積回路設計方法において、
前記リーク電流があらかじめ決定された範囲内であるか否かを判断し、前記判断結果に応じて、前記レイアウトを変更する設計部とを具備した半導体集積回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路設計装置および半導体集積回路の設計方法にかかり、特にコンピュータを用いた半導体集積回路のリーク電流算出に関するものである。
【背景技術】
【０００２】
半導体集積回路（以下ＬＳＩ）においては、製造技術の飛躍的な進歩により、ディープサブミクロンと呼ばれる超微細プロセスで設計できるようになった。プロセスの微細化に伴い、下記のような要因によりＬＳＩリーク電流（以下ＩＤＤＱ）が増加してきている。
ＩＤＤＱ(Quiescent VDD Supply Current)は、デバイスの静的電源電流であり、たとえばＣＭＯＳ回路は、静止状態では、無視できるくらいの非常に低いリーク電流のみで、これ以上の電流が流れる場合は、回路に製造不良があることを示すといわれている。このような電源電流を増加させるような製造不良は、回路の機能に影響を及ぼしたり、寿命や信頼性に影響を及ぼすものとして、デバイステストのひとつの指標になっている。
【０００３】
リーク電流が無視できるくらいに低くなってきた新しいテクノロジーでも、デバイスの静止状態の電源電流が増加するならば、回路に製造不良があることを示しており、ＩＤＤＱの導入により、基本リーク電流との相対値を計測することにより、大きなリーク電流がある場合でも適用が可能である。
【０００４】
このＩＤＤＱ異常現象を用いた、多様なリーク故障を有するＣＭＯＳＬＳＩの故障ブロックを抽出する診断技術はＬＳＩの設計においても、設計段階でこのＩＤＤＱを高精度に検出し、異常発生を検知して、設計変更を行うことで、不良率の低減が可能であるといわれている。診断に用いる情報はＬＳＩを構成する各ブロックの、テストベクタごとの入力論理情報と、ＩＤＤＱ異常を示すテストベクタ番号情報である。多様なリーク故障に対して,正常状態でも電源間貫通電流を伴うＬＳＩの診断のために故障品と正常品のＩＤＤＱ値の差を算出し、複数のＩＤＤＱ異常値を有するＬＳＩの診断のためにＩＤＤＱ異常値を値ごとに分離し、それらのテストベクタ番号を用いて診断を行うという方法も提案されている。
【０００５】
診断アルゴリズムはＬＳＩを構成するブロックごとに、ＩＤＤＱ異常を示す入力論理と同じ論理が正常なＩＤＤＱ値を有する入力論理に存在するかを調査する方式であり、存在すればこのブロックは正常であると判断し、また, 存在しなければブロックは物理故障内蔵の疑いありと判定する。この診断方式はＩＤＤＱ異常を伴う多様な故障を有するブロックの検出を可能とする。
【０００６】
ところで、
１）トランジスタ（以下Ｔｒ）単体のリーク電流が増大し、これに伴いＴｒ単体のリーク電流のばらつき幅も増加。
２）Ｔｒリーク電流のパラメータ要因の複雑化。
３）ＬＳＩのＴｒ数増加や、ＳＲＡＭのようなｎａｒｒｏｗ  Ｔｒの増加。
【０００７】
ＩＤＤＱの増加は、電池駆動向けＬＳＩの非動作時電流に影響するだけでなく、ＬＳＩ動作電流においてもリーク電流の占める割合が増加してきており、ＬＳＩ設計において大きな影響を与えてきている。そのため、ＩＤＤＱを設計段階で高精度に算出する必要が生じてきている。
【０００８】
ＩＤＤＱに関しては、縮退故障不良の選別活用としては下記に非特許文献1として示すような先行技術があるが、ＩＤＤＱ算出においては、一般的技術として図５に示すような方法で算出しているものしかない。以下、図５を参照しながら従来技術による半導体集積回路のＩＤＤＱ算出方法について簡単に説明する。
【０００９】
図５は、トランジスタＴｒのオフ電流Ｉｏｆｆとそのときの閾値電圧Ｖｔの測定データであり、Ｓｐｉｃｅ(Simulation Program with Integrated Circuit Emphasis)からも算出可能である。
代表的なプロセス条件すなわち、プロセスＴｙｐ条件でのＩＤＤＱ算出は、Ｖｔ  Ｔｙｐ時のオフ電流Ｉｏｆｆ値βを算出し、ＬＳＩの総トランジスタＴｒに数Ａをかけて算出する。ＩＤＤＱのＷｏｒｓｔ値（最大）は、Ｖｔの規格ｍｉｎ値がＷｏｒｓｔ条件であり、このときのＩｏｆｆ値αを算出して用いる。
ＩＤＤＱ  ｔｙｐ値＝  β  ×  Ａ  （μＡ）
ＩＤＤＱ  Ｗｏｒｓｔ値＝  α  ×  Ａ  （μＡ）
【００１０】
ただし、Ｔｒの特性が異なるＰｃｈ、Ｎｃｈ  Ｔｒ数をわけたり、ＴｒがＮｏｎ  Ａｃｔｉｖｅ状態のＴｒ数のみにしたりする補正はおこなわれてＩＤＤＱ値を算出する。また、算出温度条件毎に、Ｉｏｆｆ値は算出してＩＤＤＱ値を算出することはできる。
このような構成によれば、精度はよくないが、Ｔｒのばらつきが少なく、Ｔｒのリーク電流が少ないプロセスにおいては、簡単にＬＳＩ全体のＩＤＤＱ値を算出することができ、ＬＳＩ設計に活用することができる。
【００１１】
【非特許文献１】Use of multiple I/sub DDQ/ test metrics for outlier identification  ＶＬＳＩ  Ｔｅｓｔ  Ｓｙｍｐｏｓｉｕｍ、２００３
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、以上述べた従来技術では、次のような問題点があった。
プロセスの微細化によりＴｒ単体のばらつき幅の増加やＴｒのリーク電流に影響を与えるパラメータ要因（無視できない要因）は、オフ電流Ｉｏｆｆ以外にも多く表れ、ＩＤＤＱとの関係が複雑化してきているため、ＩＤＤＱ算出値と実測値の差異が大きくなってきている。また、チップ内ばらつきが考慮されず、すべてのＴｒが同一状態になっていると仮定して算出しているため、Ｗｏｒｓｔ条件でのＩＤＤＱ算出値が、より大きな値となっている。
【００１３】
本発明は前記実情に鑑みてなされたもので、Ｔｒのリーク要因の各パラメータ毎のチップ内ばらつきを考慮し、高精度のＩＤＤＱ算出を実現することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体集積回路の設計装置によれば、Ｔｒのリーク要因となる各パラメータのチップ内ばらつきを考慮しており、このため高精度のＩＤＤＱ算出をすることができる。さらに各Ｔｒのリーク要因のパラメータとＩＤＤＱとの相関データ（相関関数、相関値）を考慮することにより、さらなる高精度のＩＤＤＱ算出をすることができる。
【００１５】
すなわち、本発明の半導体集積回路設計装置は、トランジスタのリーク電流要因になる各パラメータについて、レイアウト情報からシミュレーションを行うシミュレーション部と、前記各パラメータのチップ内分布データに基づいてばらつきを考慮した平均電流を、各パラメータ毎に、算出するチップ内分布算出部と、前記シミュレーション部と前記チップ内分布算出部とから得られた結果およびＬＳＩ構成情報に基づいて、ＬＳＩ全体のリーク電流を算出するＬＳＩリーク電流算出部とを備えたことを特徴とする。
【００１６】
ここでパラメータとは、ドレインを流れるドレイン電流、ゲートを流れるゲート電流、基板を流れる基板電流などをいうものとする。
【００１７】
また、本発明は、上記半導体集積回路設計装置において、前記ＬＳＩリーク電流算出部は、前記各パラメータの電流と前記ＬＳＩリーク電流との相関データと、前記チップ内分布算出部で算出されたパラメータ毎の平均電流算出値とから、各パラメータの相関電流値を算出する相関電流算出部を具備し、ＬＳＩ構成情報と前記算出した各パラメータ相関電流とに基づいて、ＬＳＩ全体のリーク電流を算出するように構成されたものを含む。
【００１８】
また、本発明は、トランジスタのリーク電流要因になる各パラメータについて、レイアウト情報からシミュレーションを行うシミュレーション工程と、前記各パラメータのチップ内分布データに基づいてばらつきを考慮した平均電流を、各パラメータ毎に、算出するチップ内分布算出工程と、前記シミュレーション工程と前記チップ内分布算出工程とから得られた結果およびＬＳＩ構成情報に基づいて、ＬＳＩ全体のリーク電流を算出するＬＳＩリーク電流算出工程とを備えたことを特徴とする。
【００１９】
また、本発明は、上記半導体集積回路設計装置において、前記ＬＳＩリーク電流算出工程は、前記各パラメータの電流と前記ＬＳＩリーク電流との相関データと、前記チップ内分布算出部で算出されたパラメータ毎の平均電流算出値とから、各パラメータの相関電流値を算出する相関電流算出工程を具備し、ＬＳＩ構成情報と前記算出した各パラメータ相関電流とに基づいて、ＬＳＩ全体のリーク電流を算出するように構成されたものを含む。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、高精度のＩＤＤＱ算出を簡単に実現することができる。これによりＬＳＩ開発における、パッケージの選択（動作電流値によりパッケージの熱許容量）やＬＳＩ評価・解析・歩留解析を効果的に実施できる。
またＬＳＩ動作電流に関係するＬＳＩ検証装置（例えばＩＲ−ＤＲＯＰ検証）においても検証精度を向上することができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
以下、本発明の半導体集積回路設計装置に用いられる半導体集積回路のＩＤＤＱ算出装置について、図１と図2を参照しながら説明する。  図１において、Ｔｒのリーク要因パラメータの一つであるＩｏｆｆとＶｔの測定データとＩｏｆｆチップ内分布データである。
図２において、１は各パラメータＳｐｉｃｅデータ、２は各パラメータチップ内分布データ、３はＬＳＩ構成情報で、１〜３は入力データである。ステップ４は各パラメータ平均電流算出する、ステップ５はＬＳＩ全体のＩＤＤＱを算出する工程である。ここで各パラメータとは、ドレインリーク電流、ゲートリーク電流、などであり、これらの値は、注入条件などのプロセス条件で変動する。
【００２２】
すなわち、本実施の形態では、トランジスタのリーク電流要因になる各パラメータについて、レイアウト情報からシミュレーションを行うシミュレーション部と、前記各パラメータのチップ内分布データに基づいてばらつきを考慮した平均電流を、各パラメータ毎に、算出するチップ内分布算出部と、前記シミュレーション部と前記チップ内分布算出部とから得られた結果およびＬＳＩ構成情報に基づいて、ＬＳＩ全体のリーク電流を算出するＬＳＩリーク電流算出部とを備えたことを特徴とする。
【００２３】
かかる構成によれば、１の各パラメータＳｐｉｃｅデータより、各プロセス条件でのＶｔにたいするＩｏｆｆを算出し、２の各パラメータチップ内分布データにより、Ｖｔのチップ内分布を算出することができる。（図1のグラフが作成される。）前記１と２のデータおよび関係よりＶｔチップ内分布ばらつきを考慮した平均電流Ｉｏｆｆをステップ４の各パラメータ平均電流を算出する工程で算出することができる。このようにしてＴｒリーク要因の各パラメータ毎にパラメータ平均電流を算出する。各パラメータ平均電流と３のＬＳＩ構成情報（ＬＳＩ  Ｔｒ数：Ａ個）を使用し、各パラメータ平均電流の総和をステップ５のＬＳＩ  ＩＤＤＱ算出工程でもとめ、ＬＳＩ全体のＩＤＤＱを算出する。
【００２４】
ＬＳＩ構成情報：Ｔｒ総数Ａ  ［個］
ＩＤＤＱ  Ｔｙｐ：Ｖｔチップ内分布平均Ｉｏｆｆ（パラメータ１）×Ａ
＋パラメータ２平均電流×Ａ  ＋・・・・・・・
＋パラメータＮ平均電流×Ａ  ［μＡ］
【００２５】
ここでは、説明を簡略するためにＶｔ−Ｉｏｆｆだけであるが、関連するパラメータ毎に、パラメータＮ−Ｉｏｆｆを算出する。ＬＳＩ構成情報も簡単のためにＴｒ総数だけにしているが、パラメータの内容により、例えばゲート絶縁膜の膜厚、ゲート電極の厚さがどの範囲にあるＴｒが何個であるかなどのデータも含むように変更する必要はある。例えば、考慮するパラメータにゲートリーク電流、ドレインリーク電流、基板リーク電流を選択した場合、ゲート絶縁膜の膜厚、ゲート電極の厚さ等を考慮する必要がある。
以上のように本発明を適用することにより、高精度のＩＤＤＱ算出を容易に行うことができる。
【００２６】
（実施の形態２）
図３は本発明の実施形態２における半導体集積回路のＩＤＤＱ算出装置の説明図である。
図３において、１は各パラメータＳｐｉｃｅデータ、２は各パラメータチップ内分布データ、３はＬＳＩ構成情報、６は各パラメータ電流とＩＤＤＱとの相関値、１〜４は入力データである。ステップ４は各パラメータ平均電流を算出する工程で、ステップ７は、各パラメータ相関電流を算出する工程で、ステップ５はＬＳＩ全体のＩＤＤＱを算出する工程である。
【００２７】
すなわち本発明では、上記半導体集積回路設計装置において、前記ＬＳＩリーク電流算出部は、前記各パラメータの電流と前記ＬＳＩリーク電流との相関データと、前記チップ内分布算出部で算出されたパラメータ毎の平均電流算出値とから、重み付けを行い、各パラメータの相関電流値を算出する相関電流算出部を具備し、ＬＳＩ構成情報と前記算出した各パラメータ相関電流とに基づいて、ＬＳＩ全体のリーク電流を算出する。
【００２８】
前記実施の形態１と同様にステップ４の各パラメータ平均電流算出工程で、各パラメータ平均電流をもとめ、ステップ７の各パラメータ相関電流値算出工程で、前記各パラメータ平均電流に６の各パラメータ電流とＩＤＤＱとの相関値をかけあわせて各パラメータ相関電流値を算出し、前記実施の形態１と同様にして５ＬＳＩ  ＩＤＤＱ算出工程でＩＤＤＱを算出する。
【００２９】
ＬＳＩ構成情報：Ｔｒ総数Ａ  ［個］
ＩＤＤＱとの相関値：パラメータ１相関値a、パラメータ２相関値ｂ、・・・・・・・・・・パラメータｎ相関値ｎ
ＩＤＤＱ  Ｔｙｐ：Ｖｔチップ内分布平均Ｉｏｆｆ（パラメータ１）×ａ×Ａ
＋パラメータ２平均電流×ｂ×Ａ  ＋・・・・・・・
＋パラメータＮ平均電流×ｎ×Ａ  ［μＡ］
【００３０】
前記実施形態１では、各パラメータ平均電流の総和でＩＤＤＱを算出すると従来技術に比べると精度が高くなるがＩＤＤＱのＷｏｒｓｔ値において、各パラメータがＷｏｒｓｔ条件になるとは限らないため悲観的になる場合がある。そこで、各パラメータ電流とＩＤＤＱの関係から相関値（または相関関数）をもとめ、補正する。
以上のように本発明を適用することにより、さらなる高精度のＩＤＤＱ算出が容易となる。
【００３１】
（実施の形態３）
図４は本発明の前記実施の形態１および２の方法を実現するための概略的なシステム構成が示される。図中のシステムバス１３はデータバス、制御バスからなり、このシステムバスは主記憶装置１２、中央処理装置１１、ディスプレイ９およびキーボード１０が接続されている。主記憶装置１２には前記請求項１から２までのデータが格納されている。中央演算装置１１はシステムバス１３を介して主記憶装置１２から読み込んだデータをプログラム８に基づき、前記実施の形態１および２を実現する機能を有している。この中央演算装置１１の動作はキーボード１０からキー操作に基づき開始され、ディスプレイ９により、処理されたデータを確認することができるシステムである。
【産業上の利用可能性】
【００３２】
本発明に係る半導体集積回路のＩＤＤＱ算出方法および装置を用いた半導体集積回路設計装置および設計方法によれば、高精度のＩＤＤＱ算出が可能となるため、ＬＳＩ設計におけるＬＳＩのリーク電流や動作電流関連の算出装置に有用である。これによりＬＳＩ開発における、パッケージの選択（動作電流値によりパッケージの熱許容量）やＬＳＩ評価・解析・歩留解析を効果的に実施することができる。
【００３３】
またＬＳＩ動作電流に関係するＬＳＩ検証装置（例えばＩＲ−ＤＲＯＰ検証）においても高精度のＩＤＤＱ算出が可能となることにより、検証精度の向上をはかることができ有用である。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１におけるパラメータのチップ内分布とリーク電流の説明図
【図２】実施の形態１における半導体集積回路のＩＤＤＱ算出フロー図
【図３】実施の形態２における半導体集積回路のＩＤＤＱ算出フロー図
【図４】本発明の実施の形態２における半導体集積回路のＩＤＤＱ算出システム構成図
【図５】従来技術におけるとリーク電流の説明図
【符号の説明】
【００３５】
１    各パラメータＳｐｉｃｅデータ（入力）
２    各パラメータチップ内分布データ（入力）
３    ＬＩＳ構成情報（入力）
４    ＬＳＩ各パラメータ  平均リーク電流算出機能
５    ＬＳＩ  ＩＤＤＱ算出機能
６    各パラメータ電流とＩＤＤＱとの相関値
７    格パラメータでのＩＤＤＱ相関電流算出機能
８    プログラム
９    ディスプレイ
１０  キーボード
１１  中央演算装置
１２  主記憶装置
１３  システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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