(57)【要約】【課題】ＥＳＤ耐圧性を向上向上させた保護回路を提供する。【解決手段】入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１が接続された回路において、被保護素子４１と並列に保護回路５１を接続する。保護回路５１は、ドレインが入力端子６１にソースが基準電位７１に接続された電界効果トランジスタ（ＦＥＴ）１１と、一方端がＦＥＴ１１のゲートに接続される抵抗３１と、抵抗３１の他方端とＦＥＴ１１のソースとを接続する抵抗３２と、抵抗３１の他方端とＦＥＴ１１のドレインとを接続するキャパシタ２１とで構成される。【選択図】図１
2009087962.tif 000002
【特許請求の範囲】
【請求項１】
被保護素子に接続される保護回路であって、
エンハンスメント型の電界効果トランジスタと、
前記電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第１の抵抗の他方端と前記電界効果トランジスタのソースとを接続する第２の抵抗と、
前記第１の抵抗の他方端と前記電界効果トランジスタのドレインとを接続するキャパシタとを備え、
前記電界効果トランジスタのドレイン及びソースのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続した、保護回路。
【請求項２】
被保護素子に接続される保護回路であって、
エンハンスメント型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースにドレインが接続される第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第２の電界効果トランジスタのゲートに一方端が接続される第２の抵抗と、
前記第１の抵抗の他方端と前記第２の抵抗の他方端とを接続する第３の抵抗と、
前記第２の抵抗の他方端と前記第２の電界効果トランジスタのソースとを接続する第４の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのドレインとを接続するキャパシタとを備え、
前記第１の電界効果トランジスタのドレイン及び前記第２の電界効果トランジスタのソースのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続した、保護回路。
【請求項３】
被保護素子に接続される保護回路であって、
エンハンスメント型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのソースとを接続する第２の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのドレインとを接続する第１のキャパシタと、
エンハンスメント型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲートに一方端が接続される第３の抵抗と、
前記第３の抵抗の他方端と前記第２の電界効果トランジスタのソースとを接続する第４の抵抗と、
前記第３の抵抗の他方端と前記第２の電界効果トランジスタのドレインとを接続する第２のキャパシタとを備え、
前記第１及び第２の電界効果トランジスタのドレインのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続すると共に、前記第１及び第２の電界効果トランジスタのソースを接続した、保護回路。
【請求項４】
被保護素子に接続される保護回路であって、
エンハンスメント型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースにドレインが接続される第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第２の電界効果トランジスタのゲートに一方端が接続される第２の抵抗と、
前記第１の抵抗の他方端と前記第２の抵抗の他方端とを接続する第３の抵抗と、
前記第２の抵抗の他方端と前記第２の電界効果トランジスタのソースとを接続する第４の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのドレインとを接続する第１のキャパシタと、
エンハンスメント型の第３の電界効果トランジスタと、
前記第３の電界効果トランジスタのソースにドレインが接続される第４の電界効果トランジスタと、
前記第３の電界効果トランジスタのゲートに一方端が接続される第５の抵抗と、
前記第４の電界効果トランジスタのゲートに一方端が接続される第６の抵抗と、
前記第５の抵抗の他方端と前記第６の抵抗の他方端とを接続する第７の抵抗と、
前記第６の抵抗の他方端と前記第４の電界効果トランジスタのソースとを接続する第８の抵抗と、
前記第５の抵抗の他方端と前記第３の電界効果トランジスタのドレインとを接続する第２のキャパシタとを備え、
前記第１及び第３の電界効果トランジスタのドレインのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続すると共に、前記第２及び第４の電界効果トランジスタのソースを接続した、保護回路。
【請求項５】
被保護素子に接続される保護回路であって、
エンハンスメント型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのソースとを接続する第２の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのドレインとを接続する第１のキャパシタと、
エンハンスメント型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲートに一方端が接続される第３の抵抗と、
前記第３の抵抗の他方端と前記第２の電界効果トランジスタのソースとを接続する第４の抵抗と、
前記第３の抵抗の他方端と前記第２の電界効果トランジスタのドレインとを接続する第２のキャパシタとを備え、
前記第１及び第２の電界効果トランジスタのソースのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続すると共に、前記第１及び第２の電界効果トランジスタのドレインを接続した、保護回路。
【請求項６】
被保護素子に接続される保護回路であって、
エンハンスメント型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースにドレインが接続される第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、
前記第２の電界効果トランジスタのゲートに一方端が接続される第２の抵抗と、
前記第１の抵抗の他方端と前記第２の抵抗の他方端とを接続する第３の抵抗と、
前記第２の抵抗の他方端と前記第２の電界効果トランジスタのソースとを接続する第４の抵抗と、
前記第１の抵抗の他方端と前記第１の電界効果トランジスタのドレインとを接続する第１のキャパシタと、
エンハンスメント型の第３の電界効果トランジスタと、
前記第３の電界効果トランジスタのソースにドレインが接続される第４の電界効果トランジスタと、
前記第３の電界効果トランジスタのゲートに一方端が接続される第５の抵抗と、
前記第４の電界効果トランジスタのゲートに一方端が接続される第６の抵抗と、
前記第５の抵抗の他方端と前記第６の抵抗の他方端とを接続する第７の抵抗と、
前記第６の抵抗の他方端と前記第４の電界効果トランジスタのソースとを接続する第８の抵抗と、
前記第５の抵抗の他方端と前記第３の電界効果トランジスタのドレインとを接続する第２のキャパシタとを備え、
前記第２及び第４の電界効果トランジスタのソースのうち、一方を前記被保護素子に接続し、かつ、他方を基準電位に接続すると共に、前記第１及び第３の電界効果トランジスタのドレインを接続した、保護回路。
【請求項７】
請求項１〜６のいずれかに記載の保護回路が被保護素子と同一の半導体基板上に形成されたことを特徴とする、半導体集積回路。
【請求項８】
前記半導体基板が化合物半導体基板であることを特徴とする、請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊防止を目的とした保護回路、及びこの保護回路を集積化した半導体集積回路に関する。
【背景技術】
【０００２】
近年、移動体通信機器の小型化及び高機能化に伴い、高周波半導体デバイスの高性能化が強く要望されている。しかしながら、一般的に高周波半導体デバイスの高性能化は、トランジスタの耐圧低下とトレードオフの関係にあり、外部から印加される電気的ストレス、特に静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対する脆弱性が増している。そのため、ＥＳＤに対する保護回路として、エンハンスメント型トランジスタを用いた技術が提案されている（特許文献１を参照）。
【０００３】
図７は、エンハンスメント型トランジスタを用いてＥＳＤ対策を行った従来の保護回路１５０を備えた半導体集積回路１００の構成を示す図である。
図７において、高周波回路等の被保護素子１１０は、リード線を介して外部と電気的に接続される端子（電極パッド）１２０に接続されている。この端子１２０は、デジタル信号端子、アナログ信号端子、電源端子、及び接地端子等として使用される。トランジスタ１３０は、ドレインが端子１２０に接続され、ゲートが抵抗１４０を介して接地され、ソースが直接接地されている。このトランジスタ１３０及び抵抗１４０は、静電気に起因して端子１２０を通して被保護素子１１０に侵入するＥＳＤ電圧を抑制するために設けられる保護回路１５０である。
【０００４】
以下、トランジスタ１３０にエンハンスメント型電界効果トランジスタを用いた場合を一例にあげて、従来の保護回路１５０の動作原理を説明する。
端子１２０に正のＥＳＤ電圧（高電圧パルス等）が印加されると、トランジスタ１３０のドレイン電位が上昇する。このとき、ドレイン―ゲート間リーク電流と抵抗１４０とにより、トランジスタ１３０のゲート電位も上昇する。ゲート電位がトランジスタ１３０のしきい値電圧以上に上昇すれば、トランジスタ１３０は導通状態となり、ＥＳＤ電荷がトランジスタ１３０のドレインからソースへ放電される。一方、端子１２０に負のＥＳＤ電圧（サージパルス等）が印加されると、トランジスタ１３０のドレイン電位が低下する。このとき、ドレイン電位がトランジスタ１３０のしきい値電圧以下になると、トランジスタ１３０が導通状態となり、ＥＳＤ電荷がトランジスタ１３０のソースからドレインへ放電される。
【０００５】
ここで、トランジスタ１３０のしきい値電圧や抵抗１４０の抵抗値を適切に設定することによって、トランジスタ１３０のドレイン電位が被保護素子１１０の破壊耐圧に達する前にトランジスタ１３０を導通状態にすることができ、ＥＳＤ電圧による破壊から被保護素子１１０を保護することができる。
【特許文献１】特開２００６−１１４６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図７に示す従来の半導体集積回路１００では、端子１２０にＥＳＤ電圧が印加されてから保護回路１５０が動作を開始するまでにある程度の時間を要する。これ次の理由による。端子１２０にＥＳＤ電圧が印加されると、まずトランジスタ１３０のドレイン−ゲート間で逆方向リーク電流が生じる。この逆方向リーク電流が抵抗１４０に流れることにより電圧が発生する。そして、発生する電圧がトランジスタ１３０のしきい値電圧を越えたときに、トランジスタ１３０のチャネルがオンする。このように、トランジスタ１３０がＥＳＤ電流をバイパスするまでに、時間がかかるのである。
【０００７】
このため、極めて短い時間に過大な電圧が端子１２０に印加された場合には、保護回路１５０が動作する前にその過大な電圧によって被保護素子１１０が破壊されるという課題があった。
【０００８】
それ故に、本発明の目的は、ＥＳＤ電圧が印加されてから保護回路が動作を開始するまでの時間を短縮させ、ＥＳＤ耐圧性を向上させた保護回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、被保護素子に接続される保護回路に向けられている。そして、上記目的を達成するために、本発明の保護回路は、エンハンスメント型の電界効果トランジスタと、電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、第１の抵抗の他方端と電界効果トランジスタのソースとを接続する第２の抵抗と、第１の抵抗の他方端と電界効果トランジスタのドレインとを接続するキャパシタとを備えた、基本回路を使用して様々な回路構成を実現する。
【００１０】
基本回路を１つ使用する場合には、電界効果トランジスタのドレイン及びソースのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続する。
基本回路を２つ使用する場合には、２つの電界効果トランジスタのドレインのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続すると共に、２つの電界効果トランジスタのソースを接続するか、又は２つの電界効果トランジスタのソースのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続すると共に、２つの電界効果トランジスタのドレインを接続する。
【００１１】
また、エンハンスメント型の第１の電界効果トランジスタと、第１の電界効果トランジスタのソースにドレインが接続される第２の電界効果トランジスタと、第１の電界効果トランジスタのゲートに一方端が接続される第１の抵抗と、第２の電界効果トランジスタのゲートに一方端が接続される第２の抵抗と、第１の抵抗の他方端と第２の抵抗の他方端とを接続する第３の抵抗と、第２の抵抗の他方端と第２の電界効果トランジスタのソースとを接続する第４の抵抗と、第１の抵抗の他方端と第１の電界効果トランジスタのドレインとを接続するキャパシタとを備えた、他の基本回路を使用してもよい。
【００１２】
他の基本回路を１つ使用する場合には、第１の電界効果トランジスタのドレイン及び第２の電界効果トランジスタのソースのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続する。
他の基本回路を２つ使用する場合には、２つの第１の電界効果トランジスタのドレインのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続すると共に、２つの第２の電界効果トランジスタのソースを接続するか、又は２つの第２の電界効果トランジスタのソースのうち、一方を被保護素子に接続し、かつ、他方を基準電位に接続すると共に、２つの第１の電界効果トランジスタのドレインを接続する。
【００１３】
典型的には、上述した様々な保護回路は、被保護素子と同一の半導体基板上に形成される。この場合、この半導体基板が化合物半導体基板であることが好ましい。
【発明の効果】
【００１４】
上記本発明によれば、被保護素子に印加されたＥＳＤ電圧に高速に応答するため、ＥＳＤ耐圧性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の保護回路について、図面を参照しながら説明する。なお、以下の説明では、ＭＩＳ型、ＭＥＳ型、及びヘテロ接合型等のエンハンスメント型電界効果トランジスタを用いた場合を例に説明するが、ヘテロ接合型等のバイポーラトランジスタを用いた場合でも同様の効果が得られる。その場合、各実施形態におけるドレイン、ゲート、及びソースが、それぞれコレクタ、ベース、及びエミッタと読み替えられる。また、本発明の保護回路は、接合型電界効果トランジスタを用いた論理回路やアナログ回路等に含まれてもよいし、化合物半導体基板上に被保護素子と共に形成されてもよい。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る保護回路５１を備えた半導体集積回路１の構成を示す図である。第１の実施形態に係る半導体集積回路１は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５１とが並列に接続された構成である。保護回路５１は、ドレインが入力端子６１にソースが基準電位７１に接続された電界効果トランジスタ（ＦＥＴ）１１と、一方端がＦＥＴ１１のゲートに接続される抵抗３１と、抵抗３１の他方端とＦＥＴ１１のソースとを接続する抵抗３２と、抵抗３１の他方端とＦＥＴ１１のドレインとを接続するキャパシタ２１とで構成される。
【００１７】
図１において、入力端子６１に電圧が印加されない場合、ＦＥＴ１１のゲート−ソース間電位は０Ｖに保たれる。入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１のドレイン電位が上昇する。この時、キャパシタ２１の抵抗３１に接続された電極側（Ａ点）は、ＦＥＴ１１のドレインに接続された電極側（Ｂ点）の変動に応じて瞬時に電位が上昇する。すなわち、ＦＥＴ１１のゲート電位が瞬時に上昇する。ゲート―ソース間電位差がＦＥＴ１１のしきい値電圧以上になると、ＦＥＴ１１が導通状態となり、ＥＳＤ電荷がＦＥＴ１１のドレインからソースへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。抵抗３１は、ＦＥＴ１１のゲート保護の機能を有し、ゲート順方向電流によるＦＥＴ１１の破壊を防止するためのものである。
【００１８】
入力端子６１に負のＥＳＤ電圧が印加された場合、ＦＥＴ１１がダイオードとして機能する。これにより、ＥＳＤ電荷がＦＥＴ１１のソースからドレインへ放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００１９】
以上のように、本発明の第１の実施形態に係る保護回路５１によれば、被保護素子４１及び４２に印加されたＥＳＤ電圧に高速に応答するためＥＳＤ耐圧性が向上し、被保護素子４１及び４２の破壊を防止することができる。
【００２０】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る保護回路５２を備えた半導体集積回路２の構成を示す図である。第２の実施形態に係る半導体集積回路２は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５２とが並列に接続された構成である。保護回路５２は、ドレインが入力端子６１に接続されたＦＥＴ１１と、ドレインがＦＥＴ１１のソースに接続されかつソースが基準電位７１に接続されたＦＥＴ１２と、一方端がＦＥＴ１１のゲートに接続される抵抗３１と、一方端がＦＥＴ１２のゲートに接続される抵抗３３と、抵抗３１の他方端と抵抗３３の他方端とを接続する抵抗３２と、抵抗３３の他方端とＦＥＴ１２のソースとを接続する抵抗３４と、抵抗３１の他方端とＦＥＴ１１のドレインとを接続するキャパシタ２１とで構成される。
【００２１】
図２において、入力端子６１に電圧が印加されない場合、ＦＥＴ１１のゲート−ソース間電位は０Ｖに保たれる。入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１のドレイン電位が上昇する。この時、キャパシタ２１の抵抗３１に接続された電極側（Ａ点及びＣ点）は、ＦＥＴ１１のドレインに接続された電極側（Ｂ点）の変動に応じて瞬時に電位が上昇する。すなわち、ＦＥＴ１１及び１２のゲート電位が瞬時に上昇する。
【００２２】
Ａ点とＣ点との電位上昇比率は、抵抗３２と抵抗３４との比率によって決定され、ＦＥＴ１１及び１２のドレイン−ソース間で分圧されるＥＳＤ電圧の比率を決定する。ＦＥＴ１１及び１２のゲート―ソース間電位差がしきい値電圧以上になると、ＦＥＴ１１及び１２が導通状態となり、ＥＳＤ電荷がＦＥＴ１１のドレインからＦＥＴ１２のソースへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。このとき、ＥＳＤ電圧がＦＥＴ１１及び１２のドレイン−ソース間で分圧されるため、ＥＳＤ電圧に起因する破壊を防止することができる。なお、抵抗３１及び３３は、ゲート保護の機能を有し、ゲート順方向電流によるＦＥＴ１１及び１２の破壊を防止するためのものである。
【００２３】
入力端子６１に負のＥＳＤ電圧が印加された場合、ＦＥＴ１１及び１２がダイオードとして機能する。これにより、ＥＳＤ電荷がＦＥＴ１２のソースからＦＥＴ１１のドレインに放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００２４】
以上のように、本発明の第２の実施形態に係る保護回路５２によれば、被保護素子４１及び４２に印加されたＥＳＤ電圧に高速に応答するためＥＳＤ耐圧性が向上し、被保護素子４１及び４２の破壊を防止することができる。また、被保護素子４１及び４２に印加されたＥＳＤ電圧をＦＥＴ１１とＦＥＴ１２とで分圧することができるため、より高いＥＳＤ電圧による被保護素子４１及び４２の破壊を防止することができる。
【００２５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る保護回路５３を備えた半導体集積回路３の構成を示す図である。第３の実施形態に係る半導体集積回路３は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５３とが並列に接続された構成である。この保護回路５３は、上記第１の実施形態に係る保護回路５１を２つ、キャパシタ２１側を入力端子６１又は基準電位７１に接続させた対称配置で直列に接続した構成である。
【００２６】
上記構成により、入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１ａが導通状態になると共にＦＥＴ１１ｂがダイオードとして機能するため、ＥＳＤ電荷がＦＥＴ１１ａのドレインからＦＥＴ１１ｂのドレインへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。入力端子６１に負のＥＳＤ電圧が印加されると、ＦＥＴ１１ｂが導通状態になると共にＦＥＴ１１ａがダイオードとして機能するため、ＥＳＤ電荷がＦＥＴ１１ｂのドレインからＦＥＴ１１ａのドレインへ放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００２７】
以上のように、本発明の第３の実施形態に係る保護回路５３によれば、被保護素子４１及び４２に印加されたＥＳＤ電圧に高速に応答するためＥＳＤ耐圧性が向上し、被保護素子４１及び４２の破壊を防止することができる。また、ＦＥＴ１１ａのゲート順方向以下の負電圧を入力端子６１に印加することができるため、正電圧と負電圧との絶対値を等しくすることができ、保護回路５３をより広範囲の回路に応用することが可能となる。
【００２８】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る保護回路５４を備えた半導体集積回路４の構成を示す図である。第４の実施形態に係る半導体集積回路４は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５４とが並列に接続された構成である。この保護回路５４は、上記第２の実施形態に係る保護回路５２を２つ、キャパシタ２１側を入力端子６１又は基準電位７１に接続させた対称配置で直列に接続した構成である。
【００２９】
上記構成により、入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１ａ及び１２ａが導通状態になると共にＦＥＴ１１ｂ及び１２ｂがダイオードとして機能するため、ＥＳＤ電荷がＦＥＴ１１ａのドレインからＦＥＴ１１ｂのドレインへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。入力端子６１に負のＥＳＤ電圧が印加されると、ＦＥＴ１１ｂ及び１２ｂが導通状態になると共にＦＥＴ１１ａ及び１２ａがダイオードとして機能するため、ＥＳＤ電荷がＦＥＴ１１ｂのドレインからＦＥＴ１１ａのドレインへ放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００３０】
以上のように、本発明の第４の実施形態に係る保護回路５４によれば、被保護素子４１及び４２に印加されたＥＳＤ電圧に高速に応答するためＥＳＤ耐圧性が向上し、被保護素子４１及び４２の破壊を防止することができる。また、被保護素子４１及び４２に印加されたＥＳＤ電圧をＦＥＴ１１とＦＥＴ１２とで分圧することができるため、より高いＥＳＤ電圧による被保護素子４１及び４２の破壊を防止することができる。さらに、ＦＥＴ１１ａ及び１２ａのゲート順方向以下の負電圧を入力端子６１に印加することができるため、正電圧と負電圧との絶対値を等しくすることができ、保護回路５４をより広範囲の回路に応用することが可能となる。また、ＦＥＴを多段構成とすることにより、正負の絶対値をさらに大きくすることができる。
【００３１】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る保護回路５５を備えた半導体集積回路５の構成を示す図である。第５の実施形態に係る半導体集積回路５は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５５とが並列に接続された構成である。この保護回路５５は、上記第１の実施形態に係る保護回路５１を２つ、キャパシタ２１側を共通とした対称配置で直列に接続した構成である。
【００３２】
上記構成により、入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１ａがダイオードとして機能すると共にＦＥＴ１１ｂが導通状態になるため、ＥＳＤ電荷がＦＥＴ１１ａのソースからＦＥＴ１１ｂのソースへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。入力端子６１に負のＥＳＤ電圧が印加されると、ＦＥＴ１１ｂがダイオードとして機能すると共にＦＥＴ１１ａが導通状態になるため、ＥＳＤ電荷がＦＥＴ１１ｂのソースからＦＥＴ１１ａのソースへ放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００３３】
以上のように、本発明の第５の実施形態に係る保護回路５５によれば、上記第３の実施形態と同様の効果を得ることができる。
【００３４】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る保護回路５６を備えた半導体集積回路６の構成を示す図である。第６の実施形態に係る半導体集積回路６は、入力端子６１と出力端子６２との間に被保護素子４２が接続され、入力端子６１と基準電位７１との間に被保護素子４１と保護回路５６とが並列に接続された構成である。この保護回路５６は、上記第２の実施形態に係る保護回路５２を２つ、キャパシタ２１側を共通とした対称配置で直列に接続した構成である。
【００３５】
上記構成により、入力端子６１に正のＥＳＤ電圧が印加されると、ＦＥＴ１１ａ及び１２ａがダイオードとして機能すると共にＦＥＴ１１ｂ及び１２ｂが導通状態になるため、ＥＳＤ電荷がＦＥＴ１２ａのソースからＦＥＴ１２ｂのソースへ放電されて、被保護素子４１及び４２に印加される正のＥＳＤ電圧が減少する。入力端子６１に負のＥＳＤ電圧が印加されると、ＦＥＴ１１ｂ及び１２ｂがダイオードとして機能すると共にＦＥＴ１１ａ及び１２ａが導通状態になるため、ＥＳＤ電荷がＦＥＴ１２ｂのソースからＦＥＴ１２ａのソースへ放電されて、被保護素子４１及び４２に印加される負のＥＳＤ電圧が減少する。
【００３６】
以上のように、本発明の第６の実施形態に係る保護回路５６によれば、上記第４の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００３７】
本発明の保護回路は、高周波半導体デバイス等に利用可能であり、特にＥＳＤ耐圧性を向上させたい場合等に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る保護回路５１を備えた半導体集積回路１の構成を示す図
【図２】本発明の第２の実施形態に係る保護回路５２を備えた半導体集積回路２の構成を示す図
【図３】本発明の第３の実施形態に係る保護回路５３を備えた半導体集積回路３の構成を示す図
【図４】本発明の第４の実施形態に係る保護回路５４を備えた半導体集積回路４の構成を示す図
【図５】本発明の第５の実施形態に係る保護回路５５を備えた半導体集積回路５の構成を示す図
【図６】本発明の第６の実施形態に係る保護回路５６を備えた半導体集積回路６の構成を示す図
【図７】従来の保護回路１５０を備えた半導体集積回路１００の構成を示す図
【符号の説明】
【００３９】
１〜６、１００  半導体集積回路
１１、１１ａ、１１ｂ、１２、１２ａ、１２ｂ、１３０  電界効果トランジスタ
２１、２１ａ、２１ｂ  キャパシタ
３１〜３４、３１ａ〜３４ａ、３１ｂ〜３４ｂ、１４０  抵抗
４１、４２、１１０  被保護素子
５１〜５６、１５０  保護回路
６１、６２、１２０  端子
７１  基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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