(57)【要約】【課題】高集積化が可能であり、動作信頼性の高い不揮発性メモリ素子及びその製造方法を提供する。【解決手段】不揮発性メモリ素子において、半導体基板は、上向き配置されて互いに対面する１対の側壁チャンネル領域を有する。フローティングゲート電極は、１対の側壁チャンネル領域間を充填し、半導体基板上に突出される。そして、制御ゲート電極は、フローティングゲート電極の一部分を覆うように、半導体基板上に配される。少なくとも１対の側壁チャンネル領域は、互いに対向配置される。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板から上向き伸張した少なくとも１対の側壁チャンネル領域と、
前記少なくとも１対の側壁チャンネル領域間を充填し、前記半導体基板上に突出した少なくとも１つのフローティングゲート電極と、
前記少なくとも１つのフローティングゲート電極の一部分を覆うように、前記半導体基板上に配された少なくとも１つの制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記少なくとも１対の側壁チャンネル領域は、互いに対向配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記少なくとも１対の側壁チャンネル領域それぞれの一面は、素子分離膜と接していることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記活性領域は、前記素子分離膜によって前記半導体基板に限定され、前記少なくとも１対の側壁チャンネル領域それぞれの一面は、前記ホールによって限定されたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記活性領域は、内部に複数のホールを有し、前記少なくとも１対の側壁チャンネル領域は、前記素子分離膜及び前記複数のホールによって限定されたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項６】
前記少なくとも１つのフローティングゲート電極は、前記活性領域の不純物濃度が前記少なくとも１対の側壁チャンネル領域の不純物濃度より高いことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記少なくとも１つのフローティングゲート電極は、前記少なくとも１対の側壁チャンネル領域と対向するように、前記半導体基板内に配されたリセス部及び前記リセス部から前記半導体基板上に伸張した突出部を備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項８】
前記突出部の幅は、前記リセス部の幅より小さいことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記少なくとも１つの制御ゲート電極は、前記少なくとも１つのフローティングゲート電極の突出部を覆うことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１０】
前記少なくとも１対の側壁チャンネル領域及び前記少なくとも１つのフローティングゲート電極間に介在された少なくとも１層のトンネルリング絶縁層をさらに有することを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１１】
前記少なくとも１層のトンネルリング絶縁層は、前記少なくとも１対の側壁チャンネル領域及び前記少なくとも１つのフローティングゲート電極間に介在されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記少なくとも１つの制御ゲート電極及び前記少なくとも１つのフローティングゲート電極間に介在された少なくとも１層のブロッキング絶縁層をさらに有することを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１３】
前記少なくとも１層のブロッキング絶縁層は、前記少なくとも１つの制御ゲート電極及び前記少なくとも１つのフローティングゲート電極の突出部間に介在されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記半導体基板は、素子分離膜によって限定された活性領域を備え、前記少なくとも１対の側壁チャンネル領域は、前記活性領域に一列に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１５】
前記活性領域は複数のホールを有し、前記少なくとも１対の側壁チャンネル領域は、前記素子分離膜及び前記複数のホールによって限定されたことを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記少なくとも１つのフローティングゲート電極それぞれは、前記少なくとも１対の側壁チャンネル領域の一対と対向するように、前記半導体基板内に配されたリセス部及び前記リセス部から前記半導体基板上に伸張した突出部を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１７】
前記突出部の幅は、前記リセス部の幅より小さいことを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
前記少なくとも１つの制御ゲート電極は、ＮＡＮＤ構造に配されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１９】
半導体基板に、前記半導体基板から上向き配置された少なくとも１対の側壁チャンネル領域を限定する段階と、
前記少なくとも１対の側壁チャンネル領域間を充填し、前記半導体基板上に突出した少なくとも１つのフローティングゲート電極を形成する段階と、
前記少なくとも１つのフローティングゲート電極の一部分を覆うように、前記半導体基板上に少なくとも１つの制御ゲート電極を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２０】
前記少なくとも１つのフローティングゲート電極を形成する段階前に、
前記半導体基板に活性領域を限定する素子分離膜を形成する段階と、
前記活性領域内に複数のホールを形成する段階と、をさらに含み、
前記少なくとも１対の側壁チャンネル領域は、前記複数のホール及び前記素子分離膜によって前記活性領域内に限定することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記少なくとも１つのフローティングゲート電極は、前記複数のホールを埋め込むリセス部及び前記リセス部から前記半導体基板上に伸張する突出部を備えるように形成することを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記突出部の幅は、前記リセス部の幅より小さくすることを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記少なくとも１つのフローティングゲート電極を形成する前に、前記複数のホール内部の表面上に少なくとも１層のトンネル絶縁層を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記少なくとも１つの制御ゲート電極を形成する前に、前記少なくとも１つのフローティングゲート電極の突出部を覆うように、前記半導体基板上に少なくとも１層のブロッキング絶縁層を形成する段階をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特にデータを保存することができる不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）またはフラッシュメモリは、電源が消えてもデータを保管でき、さらにデータを新しくプログラムできる。このような不揮発性メモリ素子は、半導体製品、例えばモバイル機器の記録媒体または携帯用メモリスティックなどに利用されうる。
【０００３】
最近、このような半導体製品の小型化の趨勢によって、このような半導体製品に使われる不揮発性メモリ素子は、さらに高集積化されている。さらに、半導体製品の処理容量が増えるにつれ、不揮発性メモリ素子の動作速度がさらに速くなることが要求される。
【０００４】
しかし、不揮発性メモリ素子の集積度が高まりつつ、それによる短所も生じうる。例えば、短チャンネル効果が大きくなり、漏れ電流が大きくなりうる。また、隣接メモリセル間の間隔が小さくなることによって、メモリセル間の干渉が大きくなりうる。従って、不揮発性メモリ素子の動作信頼性が落ちることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明がなそうとする技術的課題は、高集積化が可能であって、動作信頼性の高い不揮発性メモリ素子を提供するところにある。
【０００６】
本発明がなそうとする他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも１対の側壁チャンネルは、基板から上向き伸張する。少なくとも１つのフローティングゲート電極は、前記少なくとも１対の側壁チャンネル領域間を充填し、前記半導体基板上に突出される。そして、少なくとも１つの制御ゲート電極は、前記少なくとも１つのフローティングゲート電極の一部分を覆うように、前記半導体基板上に配される。
【０００８】
前記不揮発性メモリ素子の一例によれば、前記少なくとも１対の側壁チャンネル領域は、素子分離膜によって前記半導体基板に限定された活性領域内に配され、さらに前記少なくとも１対の側壁チャンネル領域それぞれの一面は、前記素子分離膜と接することができる。さらに、前記活性領域は内部に複数のホールを有し、前記少なくとも１対の側壁チャンネル領域は、前記素子分離膜及び前記複数のホールによって限定されうる。
【０００９】
前記不揮発性メモリ素子の他の例によれば、前記少なくとも１つのフローティングゲート電極は、前記少なくとも１対の側壁チャンネル領域と対面するように、前記半導体基板内に配されたリセス部、及び前記リセス部から前記半導体基板上に伸張した突出部を備えることができる。
【００１０】
前記不揮発性メモリ素子のさらに他の例によれば、少なくとも１層のトンネリング絶縁層は、前記少なくとも１対の側壁チャンネル領域及び前記少なくとも１つのフローティングゲート電極のリセス部間に介在され、ブロッキング絶縁層は、前記少なくとも１つの制御ゲート電極及び前記少なくとも１つのフローティングゲート電極の突出部間に介在されうる。
【００１１】
前記技術的課題を達成するための本発明の他の形態による不揮発性メモリ素子が提供される。半導体基板は、上向き配置された複数対の側壁チャンネル領域を有し、前記複数対の側壁チャンネル領域の各対は、互いに対面する。複数のフローティングゲート電極は、前記複数対の各対の側壁チャンネル領域間を充填し、前記半導体基板上に突出される。そして、複数の制御ゲート電極は、前記複数のフローティングゲート電極の一部分を覆うように、前記半導体基板上に配される。
【００１２】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板に、前記半導体基板から上向き配置された少なくとも１対の側壁チャンネル領域を限定する。前記少なくとも１対の側壁チャンネル領域間を充填し、前記半導体基板上に突出した少なくとも１つのフローティングゲート電極を形成する。そして、前記少なくとも１つのフローティングゲート電極の一部分を覆うように、前記半導体基板上に制御ゲート電極を形成する。
【００１３】
前記不揮発性メモリ素子の製造方法の一例によれば、前記少なくとも１つのフローティングゲート電極を形成する段階前に、前記半導体基板に活性領域を限定する素子分離膜を形成し、前記活性領域内に複数のホールを形成できる。この場合、前記少なくとも１対の側壁チャンネル領域は、前記複数のホール及び前記素子分離膜によって前記活性領域内に限定されうる。
【発明の効果】
【００１４】
本発明による不揮発性メモリ素子で、側壁チャンネル領域は、高い動作電流を提供できる。従って、不揮発性メモリ素子の動作速度を速めることができる。さらに、側壁チャンネル領域は、薄ボディ構造及びチャンネル長拡張に効果的である。これにより、不揮発性メモリ素子の漏れ電流を減少させ、その動作信頼性を高めることができる。
【００１５】
また、本発明による不揮発性メモリ素子で、突出部の幅を狭め、フローティングゲート電極の寄生カップリングを減少させることができる。これにより、メモリトランジスタ間のデータ干渉を減らすことができる。さらに、突出部の広い面を制御ゲート電極が覆っているために、フローティングゲート電極と制御ゲート電極とのカップリング比が高まりうる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照しつつ、本発明による望ましい実施例について説明することによって、本発明について詳細に説明する。しかし本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現され、ただし、本実施例は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に示すために提供されるのである。図面で構成要素は、説明の便宜のためにそのサイズが誇張されうる。
【００１７】
図１は、本発明の一実施例による不揮発性メモリ素子１００を示す斜視図である。図２は、図１の不揮発性メモリ素子１００のＩＩ−ＩＩ’線で切り取った断面図であり、図３は、図１の不揮発性メモリ素子１００のＩＩＩ−ＩＩＩ’線で切り取った断面図である。
【００１８】
図１ないし図３を参照すれば、半導体基板１０５は、素子分離膜１１０によって限定された活性領域１１５を備えることができる。例えば、半導体基板１０５は、バルクタイプまたは薄膜タイプの半導体物質、例えばシリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含むことができる。活性領域１１５は、活性素子が形成される部分を指し、素子分離膜１１０は、このような活性素子を電気的に分離させるために提供されうる。例えば、素子分離膜１１０は、適切な絶縁層、例えば酸化膜及び／または窒化膜を含むことができる。
【００１９】
例えば、不揮発性メモリ素子１００は、ＮＡＮＤ構造を有することができ、活性領域１１５は、ＮＡＮＤストリングの一つを表すことができる。ＮＡＮＤストリングには、複数のメモリトランジスタＴＭ、ストリング選択トランジスタＴＳＳまたは接地選択トランジスタＴＧＳが配されうる。本発明の他の実施例で、素子分離膜１１０によって複数のＮＡＮＤストリングが限定されもする。
【００２０】
複数対の側壁チャンネル領域１２５ａ，１２５ｂは、活性領域内に配されうる。例えば、メモリトランジスタＴＭ、ストリング選択トランジスタＴＳＳ及び／または接地選択トランジスタＴＧＳそれぞれは、１対の側壁チャンネル領域１２５ａ，１２５ｂを有することができる。
【００２１】
側壁チャンネル領域１２５ａ，１２５ｂは、メモリトランジスタＴＭ、ストリング選択トランジスタＴＳＳ及び／または接地選択トランジスタＴＧＳがターンオンされるとき、電荷の導電通路を限定できる。従って、側壁チャンネル領域１２５ａ，１２５ｂの高さを高くすることにより、不揮発性メモリ素子１００に高い動作電流を提供できる。これにより、不揮発性メモリ素子１００の動作速度が速くなりうる。
【００２２】
側壁チャンネル領域１２５ａ，１２５ｂは、半導体基板１０５上に上向き配置されて互いに対面するように配されうる。例えば、活性領域１１５は、内部にホール１２０を有し、側壁チャンネル領域１２５ａ，１２５ｂは、ホール１２０及び素子分離膜１１０によって限定されうる。すなわち、側壁チャンネル領域１２５ａ，１２５ｂの一面は素子分離膜１１０に接し、他の面はホール１２０に接することができる。従って、側壁チャンネル領域１２５ａ，１２５ｂは、薄板状となり、薄ボディ構造を形成できる。
【００２３】
このような薄ボディ構造は、側壁チャンネル領域１２５ａ，１２５ｂで漏れ電流を減少させることができる。また、側壁チャンネル領域１２５ａ，１２５ｂの形状を直線ではない、曲線状に配することによって、チャンネル長をさらに拡張させることができる。これにより、短チャンネル効果を抑制でき、漏れ電流をさらに減少させることができる。
【００２４】
複数のフローティングゲート電極１３５それぞれは、側壁チャンネル領域１２５ａ，１２５ｂ間を充填し、半導体基板１０５上に突出しうる。例えば、フローティングゲート電極１３５それぞれは、リセス部１３５ａ及び突出部１３５ｂを有することができる。リセス部１３５ａは、側壁チャンネル領域１２５ａ，１２５ｂと対面するようにホール１２０内部を充填し、突出部１３５ｂは、リセス部１３５ａから半導体基板１０５上に上向き伸張されうる。フローティングゲート電極１３５は、電荷を保存することができ、適切な導電層、例えばポリシリコンまたは金属を含むことができる。
【００２５】
突出部１３５ｂの幅Ｗ２は、リセス部１３５ａの幅Ｗ１より狭いことが望ましい。リセス部１３５ａの幅Ｗ１は、電荷保存量を大きくするために大きくなりうる。しかし、隣接するメモリトランジスタＴＭ間で、フローティングゲート電極１３５の寄生カップリングを減らすために、突出部１３５ｂの幅Ｗ２は小さくすることが望ましい。これにより、メモリトランジスタＴＭ間のデータ干渉を減らすことができる。例えば、突出部１３５ｂの幅Ｗ２は、リセス部１３５ａの幅Ｗ１の１／３ないし２／３の範囲でありうる。
【００２６】
複数の制御ゲート電極１５０それぞれは、フローティングゲート電極１４０の一部分を覆うように、半導体基板１０５上に配されうる。例えば、制御ゲート電極１５０は突出部１３５ｂを覆い、側壁チャンネル領域１２５ａ，１２５ｂ上を横切ることができる。制御ゲート電極１５０は、突出部１３５ｂの広い側面を覆っているために、制御ゲート電極１５０とフローティングゲート電極１３５とのカップリング比が高まりうる。従って、制御ゲート電極１５０によるメモリトランジスタＴＭの制御効率が高まりうる。
【００２７】
制御ゲート電極１５０はＮＡＮＤ構造に配され、ストリング選択ラインＳＳＬ、ワードラインＷＬ０，ＷＬ１，ＷＬ２及び／または接地選択ラインＧＳＬの一部分を構成できる。ワードラインＷＬ０，ＷＬ１，ＷＬ２の数は例示的に図示されており、よって本発明の範囲を制限するものではない。
【００２８】
複数のトンネリング絶縁層１３０それぞれは、フローティングゲート電極１３５及び側壁チャンネル領域１２５ａ，１２５ｂ間に介在されうる。例えば、トンネリング絶縁層１３０それぞれは、リセス部１３５ａ及び側壁チャンネル領域１２５ａ，１２５ｂ間に配されるように、ホール１２０内部表面上に形成されうる。
【００２９】
複数のブロッキング絶縁層１４０それぞれは、制御ゲート電極１４０及びフローティングゲート電極１３５間に介在されうる。例えば、ブロッキング絶縁層１４０それぞれは、突出部１３５ｂ及び制御ゲート電極１４０間に介在されうる。例えば、ブロッキング絶縁層１４０それぞれは、ＯＮＯ（Oxide-nitride-Oxide）構造を有することができ、例えば第１酸化層１４０ａ、窒化層１４０ｂ及び第２酸化層１４０ｃの積層構造を有することができる。他の例として、ブロッキング絶縁層１４０それぞれは、１層の絶縁層のみを有することもある。
【００３０】
スペーサ絶縁層１６０は、制御ゲート電極１５０の側壁に配されうる。ソース／ドレイン領域１６５は、制御ゲート電極１５０間の活性領域１１５に限定されうる。例えば、ソース／ドレイン領域１６５は、側壁チャンネル領域１２５ａ，１２５ｂを連結するように、側壁チャンネル領域１２５ａ，１２５ｂの両端に配されうる。
【００３１】
例えば、ソース／ドレイン領域１６５は、半導体基板１０５と反対タイプの不純物をドーピングして形成できる。半導体基板１０５が第１導電型を有する場合、ソース／ドレイン領域１６５は、第２導電型を有することができる。他の例として、ソース／ドレイン領域１６５は、制御ゲート電極１５０のフリンジングフィールドによる電界効果によって形成されもする。
【００３２】
前述のように、側壁チャンネル領域１２５ａ，１２５ｂは高い動作電流を提供でき、従って不揮発性メモリ素子の動作速度を速めることができる。さらに、側壁チャンネル領域１２５ａ，１２５ｂは、薄ボディ構造及びチャンネル長拡張に効果的である。これにより、不揮発性メモリ素子１００の漏れ電流を減少させ、その動作信頼性を高めることができる。
【００３３】
一方、薄ボディ構造の効率性を高めるために、側壁チャンネル領域１２５ａ，１２５ｂを除外した活性領域１１５の他の部分には、チャンネルが形成されないように抑制できる。例えば、フローティングゲート電極１３５下の活性領域１１５の不純物のドーピング濃度は、側壁チャンネル領域１２５ａ，１２５ｂの不純物のドーピング濃度より高くありえる。これにより、フローティングゲート電極１３５下の活性領域１１５にチャンネルが形成されることを抑制できる。他の例として、ホール１２０の底面とリセス部１３５ａとの間に、厚い埋没絶縁膜（図示せず）を形成することもできる。
【００３４】
一方、不揮発性メモリ素子１００の構造は、図１に図示されたＮＡＮＤ構造に限定されるものではない。従って、不揮発性メモリ素子１００は、ＮＯＲ構造またはＡＮＤ構造を有することもできる。図１のＮＡＮＤ構造のメモリトランジスタＴＭをＮＯＲ構造またはＡＮＤ構造で変更するのは、当該技術分野での当業者に自明である。
【００３５】
図４ないし図７は、本発明の一実施例による不揮発性メモリ素子の製造方法を示す斜視図である。
【００３６】
図４を参照すれば、半導体基板１０５に、側壁チャンネル領域１２５ａ，１２５ｂを限定できる。例えば、半導体基板１０５に素子分離膜１１０を形成し、活性領域１１５を限定できる。素子分離膜１１０は、半導体基板１０５にトレンチ（図示せず）を形成した後、これを絶縁層で埋め込んで形成できる。このような素子分離膜１１０は、浅いトレンチ分離（ＳＴＩ：Shallow Trench Isolation）構造と呼ばれうるが、本発明の範囲は、このような構造に限定されるものではない。
【００３７】
次に、活性領域１１５内部にホール１２０を形成し、素子分離膜１１０及びホール１２０間に側壁チャンネル領域１２５ａ，１２５ｂを限定できる。ホール１２０の断面形状は、円形、楕円形または多角形状を有することができる。ホール１２０は、一般的なリソグラフィ及びエッチングの技術を利用して形成できる。
【００３８】
図５を参照すれば、ホール１２０の表面上に、トンネリング絶縁層１３０を形成できる。例えば、トンネリング絶縁層１３０は、ホール１２０の表面を熱酸化させて形成できる。他の例として、トンネリング絶縁層１３０は、化学気相蒸着（ＣＶＤ：Chemical Vapor Deposition）法を利用して形成することもできる。
【００３９】
次に、ホール１２０を充填し、半導体基板１０５上に突出したフローティングゲート電極１３５を形成できる。例えば、ホール１２０を充填するように、トンネリング絶縁層１３０上に導電層を形成する。次に、この導電層をパターニングしてフローティングゲート電極１３５を形成できる。
【００４０】
図６を参照すれば、フローティングゲート電極１３５を覆うように、半導体基板１０５上にブロッキング絶縁層１４０を形成できる。例えば、フローティングゲート電極１３５上に、第１酸化層１４０ａ、窒化層１４０ｂ、及び第２酸化層１４０ｃを順に形成し、それらをパターニングしてブロッキング絶縁層１４０を形成できる。ブロッキング絶縁層１４０は、このような積層構造に限定されるものではなく、多様に変形されうる。
【００４１】
図７を参照すれば、ブロッキング絶縁層１４０を覆うように、制御ゲート電極１５０を形成できる。例えば、ブロッキング絶縁層１４０上に導電層を形成し、これをパターニングして制御ゲート電極１５０を形成できる。
【００４２】
次に、制御ゲート電極１５０の側壁に、スペーサ絶縁層１６０を形成できる。例えば、制御ゲート電極１５０を覆う絶縁層を形成し、これを異方性エッチングしてスペーサ絶縁層１６０を形成できる。
【００４３】
次に、制御ゲート電極１５０間の活性領域１１５に、ソース／ドレイン領域１６５を限定できる。例えば、活性領域１１５に第２導電型不純物をドーピングし、ソース／ドレイン領域１６５を限定できる。しかし、本発明の他の実施例で、ソース／ドレイン領域１６５は第２導電型の不純物ドーピングなしに、電界効果によって限定されもする。
【００４４】
前述の図４ないし図７の製造方法は、ＮＯＲ構造またはＡＮＤ構造の不揮発性メモリ素子の製造方法にも容易に適用されうる。
【００４５】
図８は、本発明の一実験例による不揮発性メモリ素子の動作を示すシミュレーションによる斜視図である。シミュレーションは、図１の不揮発性メモリ素子１００の構造を利用し、図８は、不揮発性メモリ素子１００で、半導体素子のみを便宜上図示した。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬには動作電圧を印加し、２本のワードラインＷＬ１，ＷＬ２にはパス電圧を印加し、１本のワードラインＷＬ０には０Ｖから６Ｖまでのスイープ電圧を印加した。
【００４６】
図８を参照すれば、側壁チャンネル領域１２５ａ，１２５ｂに明色でチャンネルが形成されていることが分かる。図８で明色は、高い電子密度を示す。従って、不揮発性メモリ素子１００で、側壁チャンネル領域１２５ａ，１２５ｂを導電通路として利用できることが分かる。
【００４７】
図９は、本発明の一実験例による不揮発性メモリ素子の動作を示すシミュレーションによるグラフである。
【００４８】
図９を参照すれば、ワードラインＷＬ０に印加された電圧ＶＧが高まるにつれ、側壁チャンネル領域１２５ａ，１２５ｂを介して電流ＩＤが流れることが分かる。不揮発性メモリ素子１００は、側壁チャンネル領域１２５ａ，１２５ｂを利用して動作可能であることが分かる。
【００４９】
発明の特定実施例についての以上の説明は、例示及び説明を目的に提供されたものである。本発明は、前記実施例に限定されずに、本発明の技術的思想内で当該分野の当業者によって、前記実施例を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。特に、前記実施例で、フローティングゲート電極の形状は、前述の本発明の思想範囲内で多様に変形されうる。
【産業上の利用可能性】
【００５０】
本発明の不揮発性メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施例による不揮発性メモリ素子を示す斜視図である。
【図２】図１の不揮発性メモリ素子のＩＩ−ＩＩ’線で切り取った断面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線で切り取った断面図である。
【図４】本発明の一実施例による不揮発性メモリ素子の製造方法を示す斜視図である。
【図５】本発明の一実施例による不揮発性メモリ素子の製造方法を示す斜視図である。
【図６】本発明の一実施例による不揮発性メモリ素子の製造方法を示す斜視図である。
【図７】本発明の一実施例による不揮発性メモリ素子の製造方法を示す斜視図である。
【図８】本発明の一実験例による不揮発性メモリ素子の動作特性を示すシミュレーションによる斜視図である。
【図９】本発明の一実験例による不揮発性メモリ素子の動作特性を示すシミュレーションによるグラフである。
【符号の説明】
【００５２】
１００  不揮発性メモリ素子
１０５  半導体基板
１１０  素子分離膜
１１５  活性領域
１２０  ホール
１２５ａ，１２５ｂ  チャンネル領域
１３０  トンネリング絶縁層
１３５，１４０  フローティングゲート電極
１３５ａ  リセス部
１３５ｂ  突出部
１４０ａ  第１酸化層
１４０ｂ  窒化層
１４０ｃ  第２酸化層
１５０  制御ゲート電極
１６０  スペーサ絶縁層
１６５  ソース／ドレイン領域
ＧＳＬ  接地選択ライン
ＳＳＬ  ストリング選択ライン
ＷＬ  ワードライン
ＴＭ  メモリトランジスタ
ＴＧＳ  接地選択トランジスタ
ＴＳＳ  ストリング選択トランジスタ
Ｗ１  リセス部の幅
Ｗ２  突出部の幅
【図１】
2009004751.tif 000003
【図２】
2009004751.tif 000004
【図３】
2009004751.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図８】
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