(57)【要約】【課題】ＤＳＬを用いたＣＭＯＳトランジスタについて、ストレス膜の除膜時におけるシリサイド層へのダメージの無い製造方法を得る事を目的とする。【解決手段】本発明に係る半導体装置の製造方法は、ｐＭＯＳトランジスタ領域４１に選択的にシリサイド層３０を形成する工程、前記工程の後ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する工程、ｎＭＯＳトランジスタ領域４０に選択的にシリサイド層３１を形成する工程、前記工程の後ｎＭＯＳトランジスタ領域４０の表面に選択的にストレス膜２７を形成する工程を備えて構成される。【選択図】  図２２
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板における主面にゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極を挟む前記半導体基板の主面に形成された第１のソース領域及び第１のドレイン領域とを備える第１導電型ＭＯＳトランジスタと、同一の前記半導体基板における主面にゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極を挟む前記半導体基板の主面に形成された第２のソース領域及び第２のドレイン領域とを備える第２導電型ＭＯＳトランジスタを備える半導体基板を準備する工程と、
（ｂ）前記第１導電型ＭＯＳトランジスタの前記第１のゲート電極、前記第１のソース領域、前記第１のドレイン領域の表面に選択的に第１のシリサイド層を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記第１導電型ＭＯＳトランジスタの領域の表面に選択的に第１のストレス膜を形成する工程と、
（ｄ）前記第２導電型ＭＯＳトランジスタの前記第２のゲート電極、前記第２のソース領域、前記第２のドレイン領域の表面に選択的に第２のシリサイド層を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第２導電型ＭＯＳトランジスタの領域の表面に選択的に第２のストレス膜を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｂ）は、
（ｂ１）前記主面の全面に第１の酸化膜を形成する工程と、
（ｂ２）前記第１導電型ＭＯＳトランジスタの領域の前記第１の酸化膜を除去する工程と、
（ｂ３）前記工程（ｂ２）の後、前記主面の全面に第１の金属膜を形成しシリサイド反応により前記第１導電型ＭＯＳトランジスタの前記第１のゲート電極、前記第１のソース領域、前記第１のドレイン領域の表面に第１のシリサイド層を形成する工程と
を備え、
前記工程（ｃ）は、
（ｃ１）前記工程（ｂ３）の後、前記主面の全面に第１のストレス膜を形成する工程と、
（ｃ２）前記第１のストレス膜上に第２の酸化膜を形成する工程と、
（ｃ３）前記第２導電型ＭＯＳトランジスタの領域の前記第１のストレス膜および前記第１、第２の酸化膜を除去する工程と
を備え、
前記工程（ｄ）は、
（ｄ１）前記工程（ｃ３）の後、前記主面の全面に第２の金属膜を形成しシリサイド反応により前記第２導電型ＭＯＳトランジスタの前記第２のゲート電極、前記第２のソース領域、前記第２のドレイン領域の表面に第２のシリサイド層を形成する工程
を備え、
前記工程（ｅ）は、
（ｅ１）前記工程（ｄ１）の後、前記主面の全面に第２のストレス膜を形成する工程と、
（ｅ２）前記第１導電型ＭＯＳトランジスタの領域の前記第２のストレス膜および前記第２の酸化膜を除去する工程と
を備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電型ＭＯＳトランジスタはＰ型のＭＯＳトランジスタであり、前記第１のストレス膜はチャネルに圧縮応力を与える
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電型ＭＯＳトランジスタはＮ型のＭＯＳトランジスタであり、前記第２のストレス膜はチャネルに引っ張り応力を与える
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のシリサイド層の仕事関数が前記第１のソース領域および前記第１のドレイン領域の仕事関数に近づきかつ、前記第２のシリサイド層の仕事関数が前記第２のソース領域および前記第２のドレイン領域の仕事関数に近づくように、前記第１のシリサイド層と前記第２のシリサイド層は互いに異なる仕事関数を有する
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１の金属膜および前記第２の金属膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｈｆ、ＰｔなどＳｉと化合物を生成する金属膜もしくはそれらの合金の金属膜である、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１のストレス膜および前記第２のストレス膜は、ＳｉＮ膜である、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項８】
半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを備えた半導体装置であって、
前記第１導電型ＭＯＳトランジスタは、
前記半導体基板の主面にゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極を挟む前記半導体基板の主面に形成された第１のソース領域及び第１のドレイン領域と、
前記第１のゲート電極、前記第１のソース領域および前記第１のドレイン領域の表面に形成された第１のシリサイド層と、
第１導電型ＭＯＳトランジスタの表面を覆う第１のストレス膜とを備え、
前記第２導電型ＭＯＳトランジスタは、
前記半導体基板の主面にゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極を挟む前記半導体基板の主面に形成された第２のソース領域及び第２のドレイン領域と、
前記第２のゲート電極、前記第２のソース領域および前記第２のドレイン領域の表面に形成された第２のシリサイド層と、
前記第２導電型ＭＯＳトランジスタの表面を覆う第２のストレス膜とを備え、
前記第１のシリサイド層の仕事関数が前記第１のソース領域および前記第１のドレイン領域の仕事関数に近づきかつ、前記第２のシリサイド層の仕事関数が前記第２のソース領域および前記第２のドレイン領域の仕事関数に近づくように、前記第１のシリサイド層と前記第２のシリサイド層は互いに異なる仕事関数を有する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に歪みによりチャネル移動度を増加させる技術に関する。
【背景技術】
【０００２】
近年、トランジスタのチャネル領域に歪みを与えて、チャネル移動度を増加させる技術が注目されている。トランジスタの歪み技術について、ＣＥＳＬ（Contact Etching Stop Layer）にストレスをもつ窒化膜を用いることで、チャネルに対して一軸性（電流方向）の歪みをかけることが可能である。ＣＥＳＬを利用した局所ストレスによる駆動能力向上についての発表は非特許文献１によって初めて行われ、以後数多くの発表がなされている。
【０００３】
しかし、同じストレスをもつ窒化膜（以下、ストレス膜とする）をウェハ全面で利用すると、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ双方に同じストレスがかかることになる。シリコン（１００）基板を用いる場合、ｎＭＯＳトランジスタでは引っ張り歪みが、ｐＭＯＳトランジスタでは圧縮歪みがかかった場合に移動度が向上することが分かっており、この手法を用いる限り、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのどちらかの駆動能力しか向上させることができないことが問題であった。
【０００４】
この問題に対して、ｎＭＯＳトランジスタに引っ張り歪みを、ｐＭＯＳトランジスタに圧縮ひずみをかける方法であるＤＳＬ（Dual Stress Liner）が考案され、学会などで発表されている（非特許文献２参照）。ＤＳＬ技術は、チャネルにストレスをかけることでキャリアの移動度を向上させる局所歪み技術の一つである。
【０００５】
【非特許文献１】A.Shimizu et al., IEDM Tech Dig, p.433 (2001)
【非特許文献２】S.Pidin et al., IEDM Tech Dig, p.213 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＤＳＬを用いたＣＭＯＳトランジスタの作成方法では、シリサイド層をｎＭＯＳトランジスタ側およびｐＭＯＳトランジスタ側に同時に形成し、その後全面にストレス膜を成膜する。その後、逆のストレスを有するストレス膜を形成する領域について、ドライエッチングもしくはウェットエッチングにより先に形成されたストレス膜を除膜する必要があるが、除膜するときに下地にあるシリサイドにダメージが入り、接触抵抗やリーク電流の増大を招くことが懸念されている。
【０００７】
本発明は上記のような問題点を解消するためになされたもので、ＤＳＬを用いたＣＭＯＳトランジスタについて、ストレス膜の除膜時におけるシリサイド層へのダメージの無い製造方法を得る事を目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施例に係る半導体装置の製造方法は、工程（ａ）〜（ｅ）を備える。前記工程（ａ）は、半導体基板における主面に形成された第１のゲート電極と、第１のゲート電極を挟む半導体基板の主面に形成された第１のソース領域及び第１のドレイン領域とを備える第１導電型ＭＯＳトランジスタと、同一の半導体基板において同様に形成された第２のゲート電極、第２のソース領域及び第２のドレイン領域を備える第２導電型ＭＯＳトランジスタを備える半導体基板を準備する工程である。前記工程（ｂ）は、第１導電型ＭＯＳトランジスタの第１のゲート電極、第１のソース領域、第１のドレイン領域の表面に選択的に第１のシリサイド層を形成する工程である。前記工程（ｃ）は、前記工程（ｂ）の後、第１導電型ＭＯＳトランジスタの領域の表面に選択的に第１のストレス膜を形成する工程である。前記工程（ｄ）は、第２導電型ＭＯＳトランジスタの第２のゲート電極、第２のソース領域、第２のドレイン領域の表面に選択的に第２のシリサイド層を形成する工程である。前記工程（ｅ）は、前記工程（ｄ）の後、第２導電型ＭＯＳトランジスタの領域の表面に選択的に第２のストレス膜を形成する工程である。
【発明の効果】
【０００９】
本発明の一実施例に係る半導体装置の製造方法では、第１導電型ＭＯＳトランジスタの領域の表面に選択的に第１のストレス膜を形成する工程において、第２導電型ＭＯＳトランジスタにおける第２のシリサイド層はまだ形成されていないため、第２導電型ＭＯＳトランジスタの領域の第１のストレス膜を除去する際、第２のシリサイド層へのダメージは無く、シリサイド層における接触抵抗の増大やリーク電流の増大を抑えることが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
（構成）
図２２は本発明に係る、半導体装置の断面図である。
【００１２】
半導体基板１はｐウェル１ａとｎウェル１ｂが素子分離領域２により分離されている。ｎウェル１ｂにおける表面にはゲート絶縁膜１０を介してゲート電極（第１のゲート電極）８が形成される。ゲート電極８の側面を覆うようにサイドウォール１２が形成され、ゲート電極８を挟むｎウェル１ｂの主面にはｐ型のソース／ドレイン領域（第１のソース領域及び第１のドレイン領域）５が形成される。ゲート電極８、ソース／ドレイン領域５の表面にはシリサイド層３０（第１のシリサイド層）が形成され、ｐＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）が形成される。また、ｐＭＯＳトランジスタ領域４１の表面を覆うようにチャネルに圧縮応力を与えるストレス膜２３（第１のストレス膜）が形成される。
【００１３】
ｐウェル１ａ側についても、ｎウェル１ｂ側と同様にゲート絶縁膜９を介して形成されたゲート電極（第２のゲート電極）７、サイドウォール１１、Ｐ型のソース／ドレイン領域（第２のソース領域及び第２のドレイン領域）３、およびシリサイド層３１（第２のシリサイド層）が形成され、ｎＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）が形成される。また、ｎＭＯＳトランジスタ領域４０の表面を覆うように、チャネルに引っ張り応力を与えるストレス膜２７（第２のストレス膜）が形成される。さらに全体を覆うように、層間膜２９が形成される。
【００１４】
以上の構成により、ｐＭＯＳトランジスタのチャネルはストレス膜２３により圧縮応力を受け、ｎＭＯＳトランジスタのチャネルはストレス膜２７により引っ張り応力を受けるＣＭＯＳトランジスタが形成される。
【００１５】
ここで、シリサイド層の仕事関数について、シリサイド層３０の仕事関数はソース／ドレイン領域５の仕事関数に近づきかつ、シリサイド層３１の仕事関数はソース／ドレイン領域３の仕事関数に近づくように、シリサイド層３０とシリサイド層３１は互いに異なる仕事関数を有するよう形成されてもよい。
【００１６】
（製法）
次に、本発明に係る半導体装置の製造方法を、図１〜図２２に基づいて説明する。
【００１７】
ここでは、ｐＭＯＳ側のトランジスタに先にストレス膜をつける方法について説明を行う。シリサイド層が形成される直前までの工程は、通常のＣＭＯＳトランジスタの製造工程フローと同様であるので、ここでの詳細な説明は省略する。
【００１８】
シリサイド層が形成される直前のｎＭＯＳトランジスタとｐＭＯＳトランジスタの状態を図１に示す。半導体基板１はｐウェル１ａとｎウェル１ｂが素子分離領域２により分離されている。ｎウェル１ｂにおける主面にはゲート絶縁膜１０を介してゲート電極８が形成され、ゲート電極８の側面を覆うようにサイドウォール１２が形成される。ゲート電極８を挟むｎウェル１ｂの主面にはｐ型のソース／ドレイン領域５が形成され、ｐＭＯＳトランジスタが形成される。同一の半導体基板１におけるｐウェル１ａ側についても、ｎウェル１ｂ側と同様にゲート絶縁膜９を介したゲート電極７、サイドウォール１１、ｎ型のソース／ドレイン領域３により、ｎＭＯＳトランジスタが形成される。このような構成を備える半導体基板１を準備する。
【００１９】
次に、ｎＭＯＳトランジスタ領域４０にシリサイドプロテクションの酸化膜を成膜する。まず、図２に示すように、半導体基板１の主面の全面に酸化膜（第１の酸化膜）２０の形成を行い、さらに図３のようにレジスト膜２１ａで全面を覆った後、図４に示すように写真製版技術によってレジストパターン２１ｂを形成する。その後、図５のように、レジストパターン２１ｂをマスクとして、ｐＭＯＳトランジスタ領域４１の酸化膜２０をウェットエッチングもしくはドライエッチングによって除去する。その後、レジストパターン２１ｂを除去し図６のようになる。
【００２０】
次に、図７に示すようにシリサイド層の形成に用いる、Ｎｉ膜あるいはＣｏ膜などの金属膜（第１の金属膜）２２を半導体基板１の主面の全面に形成し、図８のようにシリサイド反応により、ｐＭＯＳトランジスタのゲート電極８、ソース／ドレイン領域５の表面に選択的にシリサイド層３０を形成する。しかる後、未反応の金属膜２２を除去する。
【００２１】
このとき形成されるシリサイド層３０は、その仕事関数がソース／ドレイン領域５の仕事関数に近づくよう、後述するｎＭＯＳトランジスタのシリサイド層３１とは異なる仕事関数を有するよう形成されてもよく、シリサイド層３１の形成に用いる金属膜２２は、後述するｎＭＯＳトランジスタに使用される金属膜２６とは異なる性質のものが使用されてもよい。
【００２２】
次いで、図９のようにチャネルに圧縮応力を与えるＳｉＮ膜によるストレス膜２３を、半導体基板１の主面の全面に形成する。さらに図１０のように、ストレス膜２３の上に酸化膜２４の形成を行う。これは次のシリサイド工程におけるシリサイドプロテクションとなる。さらに図１１のようにレジスト膜２５ａで全面を覆った後、図１２のように写真製版技術によってｐＭＯＳトランジスタ領域４１のみをレジスト膜で覆うように、レジストパターン２５ｂを形成する。
【００２３】
次に、酸化膜２０止めのウェットエッチングもしくはドライエッチングを行い、図１３に示すようにｎＭＯＳトランジスタ領域４０の酸化膜２４およびストレス膜２３を除去する。すなわち、ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する。このとき、ストレス膜２３を除去するｎＭＯＳトランジスタ領域４０では、ストレス膜２３の下地にシリサイドプロテクションの酸化膜２０が必ずあるため、酸化膜２４およびストレス膜２３のエッチングにおけるダメージが基板やシリサイド層に入ることはない。
【００２４】
次に、レジストパターン２５ｂに対して選択比の高いエッチングでｎＭＯＳトランジスタ領域４０の酸化膜２０を除去し、図１３に示す状態となる。さらにレジストパターン２５ｂを除去し、図１４のようになる。これにより、ｐＭＯＳトランジスタ領域４１では、シリサイド層３０の上面においてチャネルに圧縮応力を与えるストレス膜２３と酸化膜２４が形成された状態となる。一方、ＮＭＯＳトランジスタ領域４０では、シリサイド層はまだ形成されておらず、ストレス膜も形成されていない。
【００２５】
次いで、図１５に示すようにｎＭＯＳトランジスタのシリサイド層の形成に用いる、Ｎｉ膜あるいはＣｏ膜などの金属膜２６（第２の金属膜）を全面に形成し、シリサイド反応により図１６に示すようにｎＭＯＳトランジスタのゲート電極７、ソース／ドレイン領域３の表面に選択的にシリサイド層３１を形成する。しかる後、未反応の金属膜２６を除去する。
【００２６】
このとき形成されるシリサイド層３１は、その仕事関数がソース／ドレイン領域３の仕事関数に近づくよう、上述したｐＭＯＳトランジスタのシリサイド層３０とは異なる仕事関数を有するよう形成されてもよく、シリサイド層３１の形成に用いる金属膜２６は、上述したｐＭＯＳトランジスタに使用される金属膜２２とは異なる性質のものが使用されてもよい。すなわち、シリサイド層３０の仕事関数はソース／ドレイン領域５の仕事関数に近づきかつ、シリサイド層３１の仕事関数はソース／ドレイン領域３の仕事関数に近づくように、シリサイド層３０とシリサイド層３１は互いに異なる仕事関数を有するよう形成されてもよい。
【００２７】
その後、図１７に示すようにチャネルに引っ張り応力を与えるＳｉＮ膜によるストレス膜２７を半導体基板１の主面の全面に形成する。さらに、図１８のようにレジスト膜２８ａで全面を覆った後、図１９のように写真製版技術によって、ＮＭＯＳトランジスタ領域４０のみを覆うようにレジストパターン２８ｂを形成する。
【００２８】
その後、図２０に示すようにｐＭＯＳトランジスタ領域４１のストレス膜２７を除去する。すなわち、ｎＭＯＳトランジスタ領域４０の表面に選択的にストレス膜２７を形成する。このとき下地はすべて酸化膜２４のため、ダメージが基板やシリサイド層３０に当たることはない。さらにｐＭＯＳトランジスタ領域４１の酸化膜２４を除去し、図２０の状態となる。次いで図２１のようにレジストパターン２８ｂを除去した後、全体を覆うように層間膜２９を成膜し、図２２に示すＣＭＯＳトランジスタが形成される。
【００２９】
（効果）
本発明の半導体装置の製造方法では、ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する工程において、ｎＭＯＳトランジスタのシリサイド層３１はまだ形成されていないため、図１２から図１３の工程におけるｎＭＯＳトランジスタ領域４０のストレス膜２３を除去する際、シリサイド層３１へのダメージは無く、シリサイド層における接触抵抗の増大やリーク電流の増大を抑えることが可能である。
【００３０】
また、本発明においてはシリサイド層の形成をｎＭＯＳトランジスタとｐＭＯＳトランジスタで別々に行うため、シリサイド層３０，３１について異なる仕事関数をもたせることができる。ここで、現状のＣＭＯＳトランジスタにおいてシリサイド層の形成を行うときには、Ｎｉ膜やＣｏ膜などの金属膜を全面に堆積し、シリコンの露出しているところのみシリサイド反応を起こしシリサイド層を形成する。このとき、シリサイドを行いたくない場所はシリサイドプロテクション膜を被せるが、通常、シリサイド層の形成はＮＭＯＳトランジスタとＰＭＯＳトランジスタについて同時に行い、シリサイド層は一種類しか使用しない。
【００３１】
仕事関数は物質により決まる物理量であるため、シリサイド層の種類とソース／ドレイン領域への不純物の注入量を決めると必然的に決まってしまう。一方、スケーリング則を守ろうとすると、本来仕事関数もスケーリングする必要がある。シリサイド層の仕事関数をｎＭＯＳ側ソース／ドレイン領域、ｐＭＯＳ側ソース／ドレイン領域のいずれかに近づくような物質に変える事でスケーリング則に近づけることはできるが、シリサイド層を一種類しか使用しない場合は、ｎＭＯＳ側に近づけるとｐＭＯＳ側では仕事関数差は大きくなり、その逆の場合もｐＭＯＳ側に近づけるとｎＭＯＳ側では仕事関数差が大きくなってしまう。
【００３２】
しかし、本発明においては上述したようにシリサイド層３０，３１について異なる仕事関数をもたせることができる。従って、シリサイド層３１の仕事関数がソース／ドレイン領域３の仕事関数に近づきかつ、シリサイド層３０の仕事関数がソース／ドレイン領域５の仕事関数に近づくように、シリサイド層３１とシリサイド層３０は互いに異なる仕事関数を有することにより、接触抵抗を低減することが可能である。
【００３３】
なお、本実施の形態ではｐＭＯＳトランジスタ領域４１を先に作成したが、ｎＭＯＳトランジスタ領域４０を先に作成する場合についても、同様の工程で行うことが可能である。本発明の適用範囲は、２種類のシリサイド層と２種類のストレス膜をそれぞれのトランジスタ領域で使用するＣＭＯＳトランジスタ全般である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００３５】
１  半導体基板、１ａ  ｐウェル、１ｂ  ｎウェル、２  素子分離領域、３，５  ソース／ドレイン領域、７，８  ゲート電極、９，１０  ゲート絶縁膜、１１，１２  サイドウォール、２０，２４  酸化膜、２１ａ，２５ａ，２８ａ  レジスト膜、２１ｂ，２５ｂ，２８ｂ  レジストパターン、２２，２６  金属膜、２３，２７  ストレス膜、２９  層間膜、３０，３１  シリサイド層、４０  ｎＭＯＳトランジスタ領域、４１  ｐＭＯＳトランジスタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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