(57)【要約】【課題】例えば、ＳＲＡＭ等の高集積回路において、スイッチング速度を低下させずに、リーク電流（スタンバイ電流）を低減できる半導体装置およびその製造方法を提供する。【解決手段】第１トランジスタ構造Ｑ１および第２トランジスタ構造Ｑ２は、ソース・ドレイン領域１５ｂを共有している。第１トランジスタ構造Ｑ１のゲート電極２０は、Ｗ（タングステン）で構成し、一方、第２トランジスタ構造Ｑ２のゲート電極１０は、ｎ型Ｓｉで構成することにより、Ｗ（タングステン）の仕事関数はｎ型Ｓｉの仕事関数より大きいことから、第１トランジスタ構造Ｑ１の閾値電圧は、第２トランジスタ構造Ｑ２の閾値電圧より高くなる。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板の上に形成され、第１ゲート電極、第１ソース領域および第１ドレイン領域を有する第１トランジスタ構造と、
半導体基板の上に形成され、第２ゲート電極、第２ソース領域および第２ドレイン領域を有する第２トランジスタ構造とを備え、
第１ソース領域および第２ドレイン領域が同一の領域として形成され、
第１トランジスタ構造の閾値電圧は、第２トランジスタ構造の閾値電圧と異なることを特徴とする半導体装置。
【請求項２】
第１ゲート電極を構成する材料の仕事関数は、第２ゲート電極を構成する材料の仕事関数と異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体装置は、３個以上のトランジスタ構造を含み、各トランジスタ構造のゲート電極が所定のピッチで配置されており、
第１ゲート電極と第２ゲート電極は、最小ピッチで配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体装置は、第１負荷素子および第１駆動トランジスタからなる第１直列回路、ならびに第２負荷素子および第２駆動トランジスタからなる第２直列回路を含むフリップフロップ回路と、
第１直列回路の出力側および第２直列回路の入力側に接続された第１アクセストランジスタと、
第２直列回路の出力側および第１直列回路の入力側に接続された第２アクセストランジスタと備えたＳＲＡＭセルであって、
第１駆動トランジスタおよび第１アクセストランジスタは、前記第１トランジスタ構造および前記第２トランジスタ構造をそれぞれ有し、
第２駆動トランジスタおよび第２アクセストランジスタは、前記第１トランジスタ構造および前記第２トランジスタ構造をそれぞれ有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の上に、酸化膜を成膜するステップと、
酸化膜の上に、第１電極材料を成膜するステップと、
第１電極材料の上に、酸化膜からなるハードマスクおよびレジスト膜をそれぞれ形成するステップと、
第１電極材料にエッチングを施して、ハードマスクに対応した第１ゲート電極およびレジスト膜に対応した第２ゲート電極をそれぞれ形成するステップと、
ハードマスクが残留するように、レジスト膜を除去するステップと、
半導体基板内にソース領域およびドレイン領域を形成するステップと、
半導体基板の上に、各ゲート電極を覆うように層間膜を形成するステップと、
層間膜の部分研磨により、ハードマスクを露出させるステップと、
露出したハードマスクおよび第１ゲート電極を除去するステップと、
除去した部分に第２電極材料を埋め込んで、第３ゲート電極を形成するステップとを含むことを特徴とする半導体装置の製造方法。
【請求項６】
第１電極材料の仕事関数は、第２電極材料の仕事関数と異なることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
第１電極材料はシリコンであり、第２電極材料はタングステンであることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なゲート電極を有する半導体集積回路、例えば、ＳＲＡＭ(Static Random Access Memory)などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）の高集積化には、ゲート長の縮小は必須であるが、ゲート長が短くなるとソース・ドレイン間のリーク電流の増加が問題となる。トランジスタのＶｔｈ（閾値電圧）を高く設定すれば、ソース・ドレイン間のリーク電流が低減する。
【０００３】
しかし、Ｖｔｈは、ウエル(well)濃度で決定されるため、リーク電流の低減のためには、同一ウエル内にあるトランジスタのＶｔｈを全て高くする必要がある。その結果、トランジスタのオン電流が低下して、スイッチング速度が低下してしまう。
【０００４】
例えば、ＳＲＡＭにおいては、フリップフロップを駆動するトランジスタと書き込み・読み出し用のトランジスタは、同じＷＥＬＬ内に形成したほうが集積化しやすい。ところが、駆動トランジスタは、オン電流が高いほど好ましく、より高速で動作するようになる。一方、書き込み・読み出し用のトランジスタは、リーク電流が少ないほうが好ましい。
【０００５】
この対策として、ＷＥＬＬ形成とは別のマスクを用いて局所的に基板にドーパントを注入することで、特定のトランジスタのみＶｔｈを高くすることは可能である。しかし、ドーパント濃度の変動に起因して、Ｖｔｈのバラツキが大きくなるという問題が発生する。
【０００６】
一方、下記特許文献１では、ＣＭＯＳデバイスのＶｔｈをゲート電極材料の仕事関数を利用して制御するという手法が提案されている。この文献によると、通常のプロセスを用いて、ダミーのゲート電極を持つトランジスタ構造を形成した後、層間膜を形成し、ゲート電極の上面まで層間膜を研磨し、続いて、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方のダミーゲート電極を、別の材料である金属に置換する手法が記載されている。
【０００７】
【特許文献１】米国特許第６２９１２８２Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
個々のゲート電極形状に対応した開口を有するマスクを用いて、選択的にゲート電極材料を置換することにより、ゲート電極の仕事関数を変えることは可能である。
【０００９】
しかしながら、ＳＲＡＭのように、２つのゲート電極が微小間隔で近接配置されたレイアウトが存在する場合、マスクを用いた選択的置換によって、隣接する２つのゲート電極の一方または両方の仕事関数を変えようとすると、マスク合わせずれに起因して、隣接するコンタクトとゲートが接触する可能性があり、歩留まりが低下する。また、マスクを形成する工程が増えるので、製造原価が増加するという問題がある。
【００１０】
本発明の目的は、隣接した２つのトランジスタの動作特性を別個に設定することにより、例えば、ＳＲＡＭ等の高集積回路において、スイッチング速度を低下させずに、リーク電流（スタンバイ電流）を低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、隣接した２つのトランジスタのうち、一方のソース領域および他方のドレイン領域が同一の不純物拡散領域として形成され、各トランジスタの閾値電圧が互いに相違している。
【００１２】
各トランジスタの閾値は、ゲート電極を構成する材料の仕事関数を変えることによって、所望の値に設定することができる。
【００１３】
また、隣接した２つのトランジスタの各ゲート電極は、配線設計ルールの最小ピッチで配置されていてもよい。
【００１４】
また、ＳＲＡＭセルへ応用した場合、フリップフロップ回路の駆動トランジスタおよびアクセストランジスタを隣接させて、各トランジスタの閾値電圧を互いに異ならせてもよい。
【００１５】
本発明の他の態様によれば、隣接した２つのトランジスタのうち、一方のゲート電極は、酸化膜からなるハードマスクを用いてパターニングを行い、他方のゲート電極は、レジスト膜を用いてパターニングを行う。
【発明の効果】
【００１６】
この実施例によれば、隣接した２つのトランジスタの閾値電圧が互いに相違することによって、ソース・ドレイン間のリーク電流、オン電流、スイッチング速度などを個別に設定することが可能になる。この手法を、例えば、ＳＲＡＭ等の高集積回路に応用することによって、スイッチング速度を低下させずに、リーク電流（スタンバイ電流）を低減することができる。
【００１７】
また、２つのトランジスタの各ゲート電極を、ハードマスクおよびレジスト膜を用いてパターニングを行うことによって、隣接したゲート電極を最小ピッチの間隔で形成することが可能になる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１〜図１３は、本発明に係る半導体装置の製造方法の一例を示す断面図である。まず、図１に示すように、Ｓｉ（シリコン）等の半導体基板の上に、酸化処理によって、ＳｉＯ２等からなる保護用の薄い酸化膜１を形成した後、イオン注入によりウエル領域２を形成する。次に、酸化膜１を除去した後、図２に示すように、ＳｉＯ２等からなる酸化膜３を形成し、続いて、例えば、ＨｆＯ２等からなる高誘電率膜４を形成する。
【００１９】
次に、図３に示すように、高誘電率膜４の上に、ゲート電極材料として、ＳｉにＰ（リン）をドープした導電層５を形成し、続いて、ハードマスク材料として、ＳｉＯ２等からなる酸化膜６を形成する。
【００２０】
次に、図４に示すように、フォトリソグラフィにより酸化膜６をパターニングして、ハードマスク７を形成する。次に、レジストを全面コートした後、フォトリソグラフィによりパターニングを行って、レジスト膜８を形成する。このとき、ハードマスク７の位置が第１トランジスタ構造のゲート電極に対応し、一方、レジスト膜８の位置が第２トランジスタ構造のゲート電極に対応する。
【００２１】
次に、図５に示すように、エッチング処理によって、ハードマスク７およびレジスト膜８で覆われていない露出部分の導電層５を除去して、ゲート電極９，１０をそれぞれ形成する。そして、ゲート電極９の上に位置するハードマスク７が残留するようにして、ゲート電極１０の上に位置するレジスト膜８を除去する。
【００２２】
次に、図６に示すように、成膜処理によって、基板の上面、ゲート電極９およびハードマスク７の側壁および上面，ゲート電極１０の側壁および上面に、ＳｉＯ２等からなる酸化膜１１を全面に形成する。
【００２３】
次に、酸化膜１１の上に、ＳｉＮ等からなる絶縁膜を全面に形成した後、ドライエッチング処理を行って、図７に示すように、ゲート電極９およびハードマスク７の側壁およびゲート電極１０の側壁以外の場所にある酸化膜１１および絶縁膜を除去して、側壁酸化膜１１ａおよび側壁絶縁膜１２を形成する。
【００２４】
次に、図８に示すように、イオン注入によって、ソース・ドレイン・イクステンション１３を形成した後、ゲート電極９およびハードマスク７の側壁およびゲート電極１０の側壁にＳｉＮ等からなる側壁絶縁膜１４を形成する。続いて、イオン注入によって、第１トランジスタ構造のソース領域１５ａ、ソース・ドレイン領域１５ｂ、第２トランジスタ構造のドレイン領域１５ｃを形成する。ソース・ドレイン領域１５ｂは、第１トランジスタ構造のドレイン領域および第２トランジスタ構造のソース領域として機能する。
【００２５】
ここで、トランジスタ構造でのソース領域およびドレイン領域は、動作時に、ゲート電極に対する各領域の電位に応じて決まるものであり、逆の電位に設定すれば、ソース領域をドレインとして、ドレイン領域をソースとして機能させることも可能である。
【００２６】
続いて、Ｎｉ（ニッケル）の拡散処理を行って、ソース領域１５ａ、ソース・ドレイン領域１５ｂ、ドレイン領域１５ｃおよびゲート電極１０の各露出面に、Ｎｉシリサイド膜１６を形成する。
【００２７】
次に、図９に示すように、ＳｉＮ等からなる層間絶縁膜１７を全面に形成する。
【００２８】
次に、図１０に示すように、層間絶縁膜１７の上に、ＳｉＮ等からなる層間絶縁膜１８を全面に形成した後、ＣＭＰ(Chemical Mechanical Polishing)等の平坦化処理を行って、ハードマスク７が露出するまで層間絶縁膜１７，１８を部分研磨する。
【００２９】
次に、図１１に示すように、選択エッチングを行って、露出したハードマスク７のみを除去し、続いて、選択エッチングを行ってゲート電極９を除去する。
【００３０】
次に、図１２に示すように、ゲート電極９を除去したゲート開口部１９に、Ｗ（タングステン）を埋め込んで、ＣＭＰ等の平坦化処理を行って、ゲート電極２０を形成する。
【００３１】
次に、図１３に示すように、ＳｉＮ等からなる層間絶縁膜２１を形成した後、コンタクトホール２２を開口し、コンタクトホール２２内にＷ（タングステン）を埋め込んでコンタクトプラグを形成し、その上に配線層２３を形成する。
【００３２】
このようにして、左側の第１トランジスタ構造Ｑ１のゲート電極２０は、Ｗ（タングステン）で構成し、一方、右側の第２トランジスタ構造Ｑ２のゲート電極１０は、Ｐドープのｎ型Ｓｉで構成することができる。Ｗ（タングステン）の仕事関数は、ｎ型Ｓｉの仕事関数より大きい。その結果、第１トランジスタ構造Ｑ１の閾値電圧は、第２トランジスタ構造Ｑ２の閾値電圧より高くなる。
【００３３】
図１４（ａ）はＳＲＡＭセルの一例を示す回路図であり、図１４（ｂ）はＳＲＡＭセルにおけるレイアウト図である。図１４（ａ）に示すＳＲＡＭセルは、６個のトランジスタを含む。
【００３４】
負荷トランジスタＰ１および駆動トランジスタＮｄ１からなる第１直列回路が電源ラインＶｃｃ，Ｖｓｓの間に接続されている。また、負荷トランジスタＰ２および駆動トランジスタＮｄ２からなる第２直列回路が電源ラインＶｃｃ，Ｖｓｓの間に接続されている。第１直列回路の出力側は、負荷トランジスタＰ２および駆動トランジスタＮｄ２の各ゲートに接続され、第２直列回路の出力側は、負荷トランジスタＰ１および駆動トランジスタＮｄ１の各ゲートに接続され、フリップフロップ回路を構成している。
【００３５】
第１直列回路の出力側とビット線Ｂとの間には、アクセストランジスタＮａ１が接続され、アクセストランジスタＮａ１のゲートはワード線Ｗに接続されている。また、第２直列回路の出力側と反転ビット線ＩＢとの間には、アクセストランジスタＮａ２が接続され、アクセストランジスタＮａ２のゲートはワード線Ｗに接続されている。
【００３６】
図１４（ｂ）を参照して、アクセストランジスタＮａ１，Ｎａ２は、図１３に示すように、Ｗ（タングステン）からなるゲート電極２０を備えた第１トランジスタ構造Ｑ１を有する。駆動トランジスタＮｄ１，Ｎｄ２は、図１３に示すように、ｎ型Ｓｉからなるゲート電極１０を備えた第２トランジスタ構造Ｑ２を有する。
【００３７】
アクセストランジスタＮａ１および駆動トランジスタＮｄ１は、隣接して配置されており、図１３に示すソース・ドレイン領域１５ｂを共有している。同様に、アクセストランジスタＮａ２および駆動トランジスタＮｄ２は、隣接して配置されており、図１３に示すソース・ドレイン領域１５ｂを共有している。
【００３８】
負荷トランジスタＰ１，Ｐ２は、ｎ型Ｓｉからなるゲート電極１０を備えた第２トランジスタ構造Ｑ２を有する。
【００３９】
各トランジスタ構造のゲート電極は、配線設計ルールに従って所定のピッチで配置されている。そのうち、アクセストランジスタＮａ１のゲート電極および駆動トランジスタＮｄ１のゲート電極は、最小ピッチで隣接配置し、同様に、アクセストランジスタＮａ２のゲート電極および駆動トランジスタＮｄ２のゲート電極は、最小ピッチで隣接配置することにより、ＳＲＡＭの集積度を高めることができる。
【００４０】
また、アクセストランジスタＮａ１，Ｎａ２は、Ｗ（タングステン）からなるゲート電極を有するため、その閾値電圧は、ｎ型Ｓｉからなるゲート電極を備えた駆動トランジスタＮｄ１，Ｎｄ２より高くなる。そのため、アクセストランジスタＮａ１，Ｎａ２でのリーク電流（スタンバイ電流）を低減することができる。一方、駆動トランジスタＮｄ１，Ｎｄ２のオン電流は、従前のままであるため、スイッチング速度の低下を防止できる。
【００４１】
以上の説明では、６−トランジスタ型のＳＲＡＭセルについて例示したが、負荷トランジスタＰ１，Ｐ２を抵抗素子で置換した４−トランジスタ型のＳＲＡＭセルにも本発明は適用可能である。
【産業上の利用可能性】
【００４２】
本発明は、所望の動作特性を有する半導体装置を高い集積度で実現できる点で、産業上極めて有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図６】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図７】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図８】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図９】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図１０】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図１１】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図１２】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図１３】本発明に係る半導体装置の製造方法の一例を示す断面図である。
【図１４】図１４（ａ）はＳＲＡＭセルの一例を示す回路図であり、図１４（ｂ）はＳＲＡＭセルにおけるレイアウト図である。
【符号の説明】
【００４４】
１  酸化膜、  ２  ウエル領域、  ３  酸化膜、  ４  高誘電率膜、  ５  導電層、
６  酸化膜、  ７  ハードマスク、  ８  レジスト膜、  ９，１０  ゲート電極、
１１  酸化膜、  １１ａ  側壁酸化膜、１２  側壁絶縁膜、
１３  ソース・ドレイン・イクステンション、  １４  側壁絶縁膜、
１５ａ  ソース領域、  １５ｂ  ソース・ドレイン領域、  １５ｃ  ドレイン領域、
１６  Ｎｉシリサイド膜、  １７，１８  層間絶縁膜、  １９  ゲート開口部、
２０  ゲート電極、  ２１  層間絶縁膜、  ２２  コンタクトホール、
２３  配線層、  Ｎａ１，Ｎａ２  アクセストランジスタ、
Ｐ１，Ｐ２  負荷トランジスタ、  Ｎｄ１，Ｎｄ２  駆動トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2009164453.tif 000014
【図１３】
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【図１４】
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