(57)【要約】【課題】ゲート絶縁膜の膜厚の異なる複数の薄膜トランジスタが同一基板上に形成されている場合において、該複数の薄膜トランジスタのゲート絶縁膜の膜質を良好な形で形成することができる半導体装置の製造方法を提供する。【解決手段】半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、上記製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する半導体装置の製造方法である。【選択図】図１
2009004582.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、
該製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、
第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、
第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記上側ゲート絶縁膜は、酸化シリコン膜であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ウェットエッチングは、エッチャントとしてフッ化水素酸を用いるものであることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記下側ゲート絶縁膜形成工程は、４００℃以上で窒化シリコン膜を堆積させるものであり、
前記上側ゲート絶縁膜形成工程は、酸化シリコン膜を形成するものである
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記製造方法は、上側ゲート絶縁膜を除去する工程の後に、第一及び第二薄膜トランジスタの形成領域に酸化シリコン膜を形成することを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記製造方法は、第一及び第二薄膜トランジスタを形成した後に、第一及び第二ゲート絶縁膜の一部を選択的に除去し、半導体層上の該除去した部分と重畳する領域に絶縁膜を形成することを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置の製造方法を含むことを特徴とする表示装置の製造方法。
【請求項９】
半導体層、第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層、第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、
該第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、
該第一及び第二ゲート絶縁膜は、ウェットエッチング耐性を有する下側ゲート絶縁膜と、ウェットエッチング溶解性を有する上側ゲート絶縁膜と、最上層に酸化シリコン膜とを有する複数膜で構成されている
ことを特徴とする半導体装置。
【請求項１０】
前記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記上側ゲート絶縁膜は、酸化シリコン膜であることを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
前記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成である
ことを特徴とする請求項９〜１１のいずれかに記載の半導体装置。
【請求項１３】
半導体層の一部と重畳して第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層の一部と重畳して第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、
該第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、
該第一薄膜トランジスタは、半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜を有し、
該第二薄膜トランジスタは、半導体層、第二ゲート絶縁膜及びゲート電極を覆う絶縁膜を有する
ことを特徴とする半導体装置。
【請求項１４】
前記第一ゲート絶縁膜は、第一酸化シリコン膜及び窒化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第二酸化シリコン膜が積層された構成である
ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、
前記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成である
ことを特徴とする請求項１３記載の半導体装置。
【請求項１６】
請求項９〜１５のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置に関する。より詳しくは、アクティブマトリクス駆動方式の液晶表示装置に好適に用いられる半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）等の三端子能動素子を備える半導体装置は、ガラス等の基板上に半導体回路を備える形で、表示装置等の構成部材として多く利用されている。
【０００３】
表示装置等の半導体回路においては、各ＴＦＴで適正な駆動電圧が異なる場合がある。したがって、各ＴＦＴには、その駆動電圧に応じた絶縁耐圧性を付与することが好ましい。また、これらのＴＦＴは、同一基板上に設けられることが好ましく、各ＴＦＴが同一基板上に形成される、いわゆるシステムオングラスの形態となることにより、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。
【０００４】
これらのいずれの条件も満たす方法としては、各ＴＦＴでゲート絶縁膜の膜厚を異ならせる方法が知られている。具体的には、例えば、半導体層とゲート電極との間にゲート絶縁膜及び層間絶縁膜の２層を有するマトリクス回路部ＴＦＴ（画素スイッチング用ＴＦＴ）と、ゲート絶縁膜のみを有する周辺回路部ＴＦＴ（駆動回路用ＴＦＴ）とが同一の基板上に形成された薄膜半導体装置が開示されている（例えば、特許文献１参照。）。また、ゲート絶縁膜を構成する絶縁膜を形成した後、該絶縁膜の所定の領域をエッチングで選択的に除去することでゲート絶縁膜の厚さが異なる第１及び第２の電界効果型トランジスタを形成する半導体装置の製造方法が開示されている（例えば、特許文献２参照。）。更に、エッチングで絶縁膜の一部を選択的に除去する方法として、マスクを用いて誘電体膜のエッチングと不純物導入とを行うことで、製造工程を短縮するものが開示されている（例えば、特許文献３参照。）。
【０００５】
しかしながら、半導体装置については更なる高性能化及び高効率化が求められており、このようにゲート絶縁膜の膜厚を選択的に変えることができ、かつ形成されるＴＦＴの特性をより向上させることが可能な方法が求められていた。
【特許文献１】特開平５−３３５５７３号公報
【特許文献２】特開２００５−７２４６１号公報
【特許文献３】特開２００６−１０６０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、ゲート絶縁膜の膜厚の異なる複数の薄膜トランジスタが同一基板上に形成されている場合において、該複数の薄膜トランジスタのゲート絶縁膜の膜質を良好な形で形成することができる半導体装置の製造方法、表示装置の製造方法、半導体装置及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者らは、ゲート絶縁膜の膜厚を選択的に変えることができ、かつ形成されるＴＦＴの特性を向上させることが可能な半導体装置の製造方法について種々検討したところ、ゲート絶縁膜の成膜条件及びエッチング条件に着目した。そして、膜厚を異ならせるためのエッチング条件としてドライエッチングを用いると、ゲート絶縁膜にダメージが生じ、ＴＦＴの閾値に変動が生じるおそれがあることを見いだすとともに、エッチング条件としてウェットエッチングを用いることにより、閾値電圧の変動が低減されることを見いだし、更に、エッチングされる絶縁膜（上側ゲート絶縁膜）の下に位置する絶縁膜（下側ゲート絶縁膜）の形成条件を一定の条件とすることにより、上側ゲート絶縁膜と下側ゲート絶縁膜とで、高いエッチング選択比を得ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００８】
すなわち、本発明は、半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法であって、上記製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程と、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程とを有する半導体装置の製造方法である。
【０００９】
以下、本発明の半導体装置の製造方法について詳述する。
【００１０】
本発明の半導体装置の製造方法は、半導体層を有し、ゲート絶縁膜の膜厚が互いに異なる第一及び第二薄膜トランジスタを基板上に備える半導体装置の製造方法である。ゲート絶縁膜の膜厚が異なることで絶縁耐圧性が異なることになるので、駆動電圧を異ならせて用いる等の使用目的に応じて特性の異なるＴＦＴを同一基板上に配置することができる。そして、このような半導体装置は、小型化、低消費電力化及び高信頼化を実現することができる。
【００１１】
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング耐性を有する下側ゲート絶縁膜を形成する工程を有する。本発明の製造方法においては、下記に示すように、ゲート絶縁膜の膜厚を第一ＴＦＴと第二ＴＦＴとで異ならせる方法としてウェットエッチングを用いている。また、ウェットエッチングによって絶縁膜が削られる度合いを調整するために、ウェットエッチングされる絶縁膜の下にウェットエッチング耐性を有する絶縁膜を設け、ウェットエッチングによって全ての絶縁膜が削られることのないようにしている。本発明において「ウェットエッチング耐性を有する」とは、エッチング選択比（ウェットエッチング溶解性を有する材料のエッチング速度／ウェットエッチング耐性を有する材料のエッチング速度）が１．５以上のものをいう。なお、本発明の製造方法において下側ゲート絶縁膜は、ウェットエッチング耐性を有していればよく、ドライエッチング耐性を有するかどうかは限定されない。
【００１２】
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域に、ウェットエッチング溶解性を有する上側ゲート絶縁膜を形成する工程を有する。上述のように、本発明の製造方法においては、ゲート絶縁膜の膜厚を各ＴＦＴで異ならせる方法としてウェットエッチングを用いているため、ウェットエッチングによって削られる絶縁膜は、ウェットエッチング溶解性を有する必要がある。なお、本発明の製造方法において上側ゲート絶縁膜は、ウェットエッチング溶解性を有していればよく、ドライエッチング溶解性を有するかどうかは限定されない。
【００１３】
本発明の半導体装置の製造方法は、第一及び第二薄膜トランジスタの形成領域のいずれか一方で、ウェットエッチングにより上側ゲート絶縁膜を除去する工程を有する。上述のように本発明の製造方法は、ゲート絶縁膜を複数層とし、ゲート絶縁膜の一部を除去するウェットエッチング工程を含んでいる。これにより、ゲート絶縁膜の膜厚が各ＴＦＴで異なることになるので、絶縁耐圧性を各ＴＦＴで異ならせることができる。本発明の製造方法ではエッチング法としてウェットエッチングを用いるので、一般的に、エッチングされる絶縁膜の下に位置する下側ゲート絶縁膜に対するダメージは、ドライエッチングの場合と比べて少ない。そのため、形成されるＴＦＴの閾値に変動が生じにくく、高性能な半導体装置が得られることになる。
【００１４】
以下、本発明の半導体装置の製造方法の好ましい形態について詳述する。
【００１５】
上記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることが好ましい。本発明の製造方法において下側ゲート絶縁膜は、ウェットエッチング耐性を有する必要がある。これらの材料は、特にウェットエッチング耐性に優れた材料である。下側ゲート絶縁膜がこれらの材料で形成されることで、よりエッチング選択比を大きくとることができ、より的確にＴＦＴを形成することができる。なお、本形態において下側ゲート絶縁膜は、主成分がこれらの成分でできている限り、他の成分を微量含むものであってもよい。
【００１６】
上記上側ゲート絶縁膜は、酸化シリコン膜であることが好ましい。本発明の製造方法において上側ゲート絶縁膜は、第一及び第二ＴＦＴの形成領域のいずれか一方で除去されるものであり、第一ＴＦＴと第二ＴＦＴとの間の段差を形成するものである。酸化シリコンは、ウェットエッチング溶解性に優れた材料である。また、電荷注入部位（トラップサイト）を作りにくいため、絶縁膜材料としても優れている。なお、本形態において上側ゲート絶縁膜は、主成分が酸化シリコンでできている限り、他の成分を微量含むものであってもよい。
【００１７】
上記ウェットエッチングは、エッチャントとしてフッ化水素酸を用いるものであることが好ましい。本発明の製造方法では、エッチングによって絶縁膜が削られる度合いを調整する必要がある。フッ化水素酸（ＨＦ）は、ウェットエッチング時のエッチャントとして多く利用される物質であり、特に酸化シリコン膜と、上述の窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜との間でエッチング選択比（酸化シリコンのエッチング速度／窒化シリコンのエッチング速度）を比較的とりやすいエッチャントである。なお、本形態においてエッチャントは、フッ化水素酸を含むものであれば特に限定されず、その他に例えば、フッ化水素酸とフッ化アンモニウム水溶液の緩衝溶液等を含むものであってもよい。
【００１８】
上記下側ゲート絶縁膜形成工程は、４００℃以上で窒化シリコン膜を堆積させるものであり、上記上側ゲート絶縁膜形成工程は、酸化シリコン膜を形成するものであることが好ましい。下側ゲート絶縁膜の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法等の堆積法を用いることが好ましい。堆積（デポ）させる際の温度は、通常限定されないが、４００℃以上で堆積させることで、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を飛躍的に大きくとることができる（図３参照。）。したがって、本形態によれば、下側ゲート絶縁膜である窒化シリコン膜に対するダメージを低減しつつ、ウェットエッチング後が均一な膜厚のゲート絶縁膜を形成することが可能となる。
【００１９】
上記製造方法は、上側ゲート絶縁膜を除去する工程の後に、第一及び第二薄膜トランジスタの形成領域に酸化シリコン膜を形成することが好ましい。すなわち、ゲート絶縁膜のゲート電極と接する面を酸化シリコン膜とすることが好ましく、そうすることでＴＦＴ特性を安定させることができる。これは、他のゲート絶縁膜材料、例えば、窒化シリコン、酸化アルミニウム等をゲート電極と接する面に配置すると、ゲート電極からゲート絶縁膜に向かって電荷注入が起こり、特性が変化してしまうことがあるからである。酸化シリコン膜は、特にこのような電荷注入を抑える効果を有するので、上側ゲート絶縁膜を除去することで露出される表面を再度酸化シリコン膜でカバーすることで、このような電荷注入を抑制することができる。
【００２０】
上記製造方法は、第一及び第二薄膜トランジスタを形成した後に、第一及び第二ゲート絶縁膜の一部を選択的に除去し、半導体層上の該除去した部分と重畳する領域に絶縁膜を形成することが好ましい。本形態において、「ゲート絶縁膜の一部」とは、半導体層のうち、ゲート電極と重畳するチャネル領域以外の領域を指し、一般的にソース領域及びドレイン領域となる領域である。半導体層に対しては、リン（Ｐ）、ボロン（Ｂ）等の不純物が注入されることになるが、これら不純物の半導体層への添加量は半導体層上のゲート絶縁膜の膜厚に依存する。そのため、半導体層のうち不純物が注入される領域上においてゲート絶縁膜を選択的に除去し、新たに絶縁膜を半導体層の不純物注入領域上に形成することで、ゲート絶縁膜が第一ＴＦＴと第二ＴＦＴとで異なる場合であっても、同じ濃度で不純物を注入することができ、各ＴＦＴで特性にばらつきが生じにくくなる。また、この新たな絶縁膜が半導体層、ゲート絶縁膜及びゲート電極を覆うように形成されることで、これらを他の電極や配線形成時の金属汚染等から防止することもできる。このような絶縁膜を、以下、「キャップ絶縁膜」ともいう。キャップ絶縁膜としては、例えば、酸化シリコン膜、窒化シリコン膜等を用いることができる。
【００２１】
本発明はまた、上記半導体装置の製造方法を含む表示装置の製造方法でもある。表示装置としては、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセント（ＥＬ）表示装置、プラズマ表示装置（ＰＤＰ）等が挙げられる。本発明の表示装置の製造方法は、本発明の半導体装置の製造方法を含むので、形成されるＴＦＴの閾値に変動が生じにくく、表示特性に優れた表示装置が得られることになる。
【００２２】
本発明はまた、半導体層、第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層、第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、上記第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、上記第一及び第二ゲート絶縁膜は、ウェットエッチング耐性を有する下側ゲート絶縁膜と、ウェットエッチング溶解性を有する上側ゲート絶縁膜と、最上層に酸化シリコン膜とを有する複数膜で構成されている半導体装置でもある（以下、本発明の第一の半導体装置ともいう。）。本発明の第一の半導体装置は、トップゲート構造であれば、基板側から半導体層、第一ゲート絶縁膜及びゲート電極の順にこれらが積層されている形態を有する。一方、ボトムゲート構造であれば、基板側からゲート電極、第一ゲート絶縁膜及び半導体層の順にこれらが積層されている形態を有する。本発明の第一の半導体装置は、ゲート絶縁膜のゲート電極又は半導体層と接する面に酸化シリコン膜が形成されている。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有するので、このようにゲート電極又は半導体層と接するゲート絶縁膜表面を酸化シリコン膜とすることで、ゲート電極又は半導体層からゲート絶縁膜に向かって起こる電荷注入を抑制することができ、ＴＦＴの閾値の変動をより生じにくくさせることができる。また、本発明の第一の半導体装置は、上記本発明の製造方法によって好適に作製される半導体装置である。したがって、エッチングによって下側ゲート絶縁膜が受けるダメージは低減されており、閾値電圧の変動が生じにくい、高性能なＴＦＴを有する。
【００２３】
上記下側ゲート絶縁膜は、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ジルコニウム膜又は酸化ハフニウム膜であることが好ましい。上述のように、これらの材料は、ウェットエッチング耐性に優れた材料である。下側ゲート絶縁膜がこれらの材料で形成されることで、よりエッチング選択比を大きくとることができ、より的確にパターニングされたＴＦＴが得られることになる。なお、本形態において下側ゲート絶縁膜は、主成分がこれらの成分でできている限り、他の成分を微量含むものであってもよい。
【００２４】
上記上側ゲート絶縁膜は、酸化シリコン膜であることが好ましい。上述のように、酸化シリコンは、ウェットエッチング溶解性に優れた材料である。また、電荷注入部位（トラップサイト）を作りにくいため、絶縁膜材料としても優れている。なお、本形態において上側ゲート絶縁膜は、主成分が酸化シリコンでできている限り、他の成分を微量含むものであってもよい。
【００２５】
上記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成であることが好ましい。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有する。そのため、本形態のように半導体層又はゲート電極と酸化シリコン膜とを接するように配置することで、更に、半導体層又はゲート電極からゲート絶縁膜に向かって起こる電荷注入を抑えることもできる。
【００２６】
本発明は更に、半導体層の一部と重畳して第一ゲート絶縁膜及びゲート電極を積層して備える第一薄膜トランジスタ、並びに、半導体層の一部と重畳して第二ゲート絶縁膜及びゲート電極を積層して備える第二薄膜トランジスタを基板上に備える半導体装置であって、上記第一ゲート絶縁膜は、第二ゲート絶縁膜と膜厚が異なり、上記第一薄膜トランジスタは、半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜を有し、上記第二薄膜トランジスタは、半導体層、第二ゲート絶縁膜及びゲート電極を覆う絶縁膜を有する半導体装置でもある（以下、本発明の第二の半導体装置ともいう。）。このように半導体層、第一ゲート絶縁膜及びゲート電極を覆う絶縁膜（キャップ絶縁膜）としては、例えば、酸化シリコン膜、窒化シリコン膜等を用いることができる。キャップ絶縁膜を半導体層の不純物注入領域上に形成することで、ゲート絶縁膜が第一ＴＦＴと第二ＴＦＴとが異なる場合であっても、同じ濃度で不純物を注入することができ、各ＴＦＴで特性にばらつきが生じにくい半導体装置が得られることになる。また、キャップ絶縁膜は、半導体層、ゲート絶縁膜及びゲート電極を覆うように形成されているので、他の電極や配線形成時の金属汚染等から防止された半導体装置が得られることになる。
【００２７】
上記第一ゲート絶縁膜は、第一酸化シリコン膜及び窒化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第二酸化シリコン膜が積層された構成であることが好ましい。このように、ゲート絶縁膜の材料として異なる複数の材料を用いてゲート絶縁膜を複数層形成することで、容易に第一ＴＦＴと第二ＴＦＴとで膜厚を異ならせることができる。また、本形態のように、半導体層と酸化シリコン膜とを接するように配置することで、半導体層からゲート絶縁膜に向かって起こる電荷注入を抑える効果を得ることができる。
【００２８】
上記第一ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜及び第三酸化シリコン膜が積層された構成であり、上記第二ゲート絶縁膜は、第一酸化シリコン膜、窒化シリコン膜、第二酸化シリコン膜及び第三酸化シリコン膜が積層された構成であることが好ましい。上述のように、酸化シリコン膜は、特に導電体からの電荷注入を抑える効果を有し、ゲート電極からゲート絶縁膜に向かって起こる電荷注入、及び、半導体層からゲート絶縁膜に向かって起こる電荷注入のいずれも抑制することができるので、本形態によれば、ＴＦＴの閾値の変動をより生じにくくさせることができる。
【００２９】
本発明はまた、上記半導体装置を含む表示装置でもある。表示装置としては、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセント（ＥＬ）表示装置、プラズマ表示装置（ＰＤＰ）等が挙げられる。本発明の表示装置は、本発明の半導体装置を含むので、形成されるＴＦＴの閾値に変動が生じにくく、表示特性に優れた表示装置になる。
【発明の効果】
【００３０】
本発明の半導体装置の製造方法によれば、ＴＦＴのゲート絶縁膜に対するダメージを低減しつつ、膜厚の異なる複数のＴＦＴを形成することができ、それによって閾値変動が抑制されたＴＦＴを複数、同一基板上に備える半導体装置を作製することができる。
【発明を実施するための最良の形態】
【００３１】
以下に実施形態を掲げ、本発明について、図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００３２】
（実施形態１）
図１は、実施形態１で作製される半導体装置の断面模式図である。実施形態１で作製される半導体装置は、本発明の第一の半導体装置である。図１に示すように、実施形態１の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一ＴＦＴ１及び第二ＴＦＴ２を基板１１上に備える。第一ＴＦＴ１は、基板１１側から半導体層１２ａ、第一ゲート絶縁膜１７ａ及びゲート電極１８ａが積層された構成となっている。第二ＴＦＴ２は、基板１１側から半導体層１２ｂ、第二ゲート絶縁膜１７ｂ及びゲート電極１８ｂが積層された構成となっている。第二ゲート絶縁膜１７ｂの膜厚は、第一ゲート絶縁膜１７ａの膜厚よりも大きい。そのため、第一ＴＦＴ１は低電圧駆動用ＴＦＴとして、第二ＴＦＴ２高電圧駆動用ＴＦＴとして用いることができる。
【００３３】
第一ゲート絶縁膜１７ａは、第一酸化シリコン（ＳｉＯ２）膜１３、窒化シリコン（ＳｉＮｘ）膜（下側ゲート絶縁膜）１４及び第三酸化シリコン（ＳｉＯ２）膜１６で構成されている。第二ゲート絶縁膜１７ｂは、第一酸化シリコン（ＳｉＯ２）膜１３、窒化シリコン（ＳｉＮｘ）膜（下側ゲート絶縁膜）１４、第二酸化シリコン（ＳｉＯ２）膜（上側ゲート絶縁膜）１５及び第三酸化シリコン（ＳｉＯ２）膜１６で構成されている。窒化シリコン（ＳｉＮｘ）膜はウェットエッチング耐性を有する膜であり、酸化シリコン（ＳｉＯ２）膜はウェットエッチング溶解性を有する膜である。
【００３４】
実施形態１において、下側ゲート絶縁膜は窒化シリコン（ＳｉＮｘ）膜１４を用いているが、他に、酸化アルミニウム（Ａｌ２Ｏ３）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸化ジルコニウム（ＺｒＯｘ）膜、又は、酸化ハフニウム（ＨｆＯｘ）膜であってもよい。これらはいずれもウェットエッチング耐性を有する膜である。
【００３５】
実施形態１の半導体装置によれば、特性の異なる複数のＴＦＴ１、２が同一基板１１上に形成されることになるので、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。以下に、実施形態１の半導体装置の製造方法について詳述する。図２−１〜２−１１は、実施形態１の半導体装置の製造工程を示す断面模式図である。
【００３６】
まず、図２−１に示すように、基板１１上の第一ＴＦＴの形成領域３及び第二ＴＦＴの形成領域４において、アモルファスシリコン膜１０ａを形成する。基板１１としては、例えば、ガラス基板、プラスチック基板等を用いることができる。アモルファスシリコン膜１０ａの膜厚は、３０〜１００ｎｍとするのが好ましい。アモルファスシリコン膜１０ａは、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等で形成することができる。次に、図２−２に示すように、アモルファスシリコン膜１０ａに対し、レーザー発射口１１１からレーザー光１１２を図中の矢印方向に照射し、アモルファスシリコン膜１０ａの溶融及び固化を繰り返して結晶化を行い、ポリシリコン膜１０ｂを形成する。レーザー光としては、エキシマレーザー、固体レーザー等を用いることができる。次に、図２−３に示すように、ポリシリコン膜１０ｂをＴＦＴのサイズにパターニングし、第一ＴＦＴの形成領域３において半導体層１２ａを、第二ＴＦＴの形成領域４において半導体層１２ｂを形成する。
【００３７】
次に、図２−４に示すように、第一ＴＦＴの形成領域３及び第二ＴＦＴの形成領域４において、第一ＳｉＯ２膜１３、ＳｉＮｘ膜（下側ゲート絶縁膜）１４及び第二ＳｉＯ２膜（上側ゲート絶縁膜）１５を連続形成する。このとき、第一ＳｉＯ２膜１３の膜厚は２０〜７０ｎｍ、ＳｉＮｘ膜１４の膜厚は２０〜７０ｎｍ、第二ＳｉＯ２膜１５の膜厚は２０〜７０ｎｍとするのが好ましい。第一ＳｉＯ２膜１３、ＳｉＮｘ膜１４及び第二ＳｉＯ２膜１５の形成方法としては、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等が挙げられる。
【００３８】
実施形態１においてＳｉＮｘ膜１４は、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等の堆積法を用いて４００℃以上の温度で堆積させて形成している。こうすることで、後のエッチング工程におけるＳｉＯ２とＳｉＮｘとのエッチング選択比（酸化シリコンのエッチング速度／窒化シリコンのエッチング速度）を飛躍的に向上することができる。
【００３９】
実施形態１においては、下側ゲート絶縁膜として窒化シリコン（ＳｉＮｘ）膜を用いているが、他に、酸化アルミニウム（Ａｌ２Ｏ３）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜を用いることもできる。
【００４０】
図３は、実施形態１において、ＳｉＮｘ膜１４を堆積（デポ）する際の温度と、ＳｉＯ２とＳｉＮｘとのエッチング選択比との関係を示したグラフである。図３に示すように、２００℃のデポ温度ではエッチング選択比が約１であり、効果的な選択エッチングを行うことができないが、４００℃以上のデポ温度とすることで、エッチング選択比を約１０とすることができ、ウェットエッチング後の膜厚が均一な膜厚のゲート絶縁膜１７ａ、１７ｂを形成することが可能となる。
【００４１】
次に、図２−５に示すように、第二ＴＦＴの形成領域４において、マスクを用いて第二ＳｉＯ２膜１５上にレジスト１１３を形成する。次に、図２−６に示すように、第一ＴＦＴの形成領域３において、フッ化水素酸（ＨＦ）を用いて、第一ＳｉＯ２膜１３及びＳｉＮｘ膜１４を残し、第二ＳｉＯ２膜１５をウェットエッチングして除去する。フッ化水素酸（ＨＦ）によれば、ＳｉＯ２とＳｉＮｘとの選択比を比較的大きくとることができるため、実施形態１において好適に用いられるエッチャントといえる。実施形態１によれば、ＳｉＯ２とＳｉＮｘとのエッチング選択比を大きくとることができるので、第一ＴＦＴの形成領域３においては、通常の条件でウェットエッチングを行うことで、ＳｉＮｘ膜１４をストッパーとして、その上に形成されている第二ＳｉＯ２膜１５を選択的に除去することができる。一方、第二ＴＦＴの形成領域４においては、レジスト１１３が形成されているため、第二ＳｉＯ２膜１５の除去は行われない。ウェットエッチング後は、第二ＴＦＴの形成領域４に残っているレジスト１１３を除去する。
【００４２】
次に、図２−７に示すように、第一ＴＦＴの形成領域３及び第二ＴＦＴの形成領域４において、第三ＳｉＯ２膜１６を形成する。このとき、第三ＳｉＯ２膜１６の膜厚は２０〜６０ｎｍとするのが好ましい。第三ＳｉＯ２膜１６の形成方法としては、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等が挙げられる。
【００４３】
次に、図２−８に示すように、第一ＴＦＴの形成領域３において第三ＳｉＯ２膜１６上にゲート電極１８ａを、第二ＴＦＴの形成領域４において第三ＳｉＯ２膜１６上にゲート電極１８ｂを形成する。ゲート電極１８ａ、１８ｂの材料としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、これらの窒化物等が挙げられる。ゲート電極１８ａ、１８ｂの形成方法としては、スパッタ法、ＣＶＤ法等が挙げられる。
【００４４】
次に、図２−９に示すように、ゲート電極１８ａ、１８ｂをマスクとして、不純物１１４注入を行う。このとき、Ｎ型ＴＦＴであればリンイオンを、Ｐ型ＴＦＴであればホウ素イオンの注入を行う。不純物１１４注入の方法としては、まず、第一ＴＦＴの形成領域３に不純物１１４注入を行い、その後、エネルギー条件を変えて第二ＴＦＴの形成領域４に不純物１１４注入を行う方法と、第一ＴＦＴの形成領域３及び第二ＴＦＴの形成領域４全体に同じエネルギー条件で不純物１１４注入を行った後、ゲート絶縁膜の膜厚の大きい第二ＴＦＴの形成領域４においてエネルギー条件を変えて２度目の不純物１１４注入を行う方法とが挙げられる。不純物１１４濃度は、第一ＴＦＴの形成領域３では加速電圧３０〜７０ｋｅＶ、１×１０１５〜５×１０１５ｉｏｎ／ｃｍ２のドーズ量で、第二ＴＦＴの形成領域４では加速電圧５０〜９０ｋｅＶ、１×１０１５〜５×１０１５ｉｏｎ／ｃｍ２のドーズ量で行うことが好ましい。そして、６５０℃で１０分間の熱処理を行い、不純物の活性化を行う。
【００４５】
こうして、第一ＴＦＴの形成領域３において、基板１１側から半導体層１２ａ、第一ＳｉＯ２膜１３、ＳｉＮｘ膜１４、第三ＳｉＯ２膜１６及びゲート電極１８ａが積層された第一ＴＦＴ１が形成され、第二ＴＦＴの形成領域４において、基板１１側から半導体層１２ｂ、第一ＳｉＯ２膜１３、ＳｉＮｘ膜１４、第二ＳｉＯ２膜１５、第三ＳｉＯ２膜１６及びゲート電極１８ｂが積層された第二ＴＦＴ２が形成されることになる。
【００４６】
次に、図２−１０に示すように、第一ＴＦＴの形成領域３及び第二ＴＦＴの形成領域４において、層間絶縁膜１９を形成する。層間絶縁膜１９としては、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）膜、これらの積層膜等が挙げられる。層間絶縁膜１９の膜厚としては、３００〜８００ｎｍとすることが好ましい。層間絶縁膜１９は、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等によって形成することができる。
【００４７】
次に、図２−１１に示すように、半導体層１２ａ、１２ｂの不純物注入領域と重畳する第一ゲート絶縁膜１７ａ、第二ゲート絶縁膜１７ｂ及び層間絶縁膜１９に対して、ドライエッチング又はウェットエッチングでコンタクトホールを設ける。そして、コンタクトホールを形成した領域に、第一ＴＦＴの形成領域３に形成されるソース電極及びドレイン電極２０ａ、第二ＴＦＴの形成領域４に形成されるソース電極及びドレイン電極２０ｂとなる導電膜をパターニングする。ソース電極及びドレイン電極２０ａ、２０ｂの材料としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、これらの窒化物等が挙げられ、ソース電極及びドレイン電極２０ａ、２０ｂの形成方法としては、スパッタ法、ＣＶＤ法等が挙げられる。
【００４８】
こうして、異なる膜厚の第一ゲート絶縁膜１７ａ及び第二ゲート絶縁膜１７ｂを有する複数のＴＦＴ１、２を同一基板１１上に備える半導体装置を、閾値変動の少ない高性能な形で得られることになる。
【００４９】
（実施形態２）
図４は、実施形態２で作製される半導体装置の断面模式図である。実施形態２で作製される半導体装置は、本発明の第二の半導体装置である。図４に示すように、実施形態２の半導体装置は、ゲート絶縁膜の膜厚が互いに異なる第一ＴＦＴ５及び第二ＴＦＴ６を基板２１上に備える。第一ＴＦＴ５は、基板２１側から半導体層２２ａ、第一ゲート絶縁膜２７ａ及びゲート電極２８ａが積層された構成となっている。第二ＴＦＴ６は、基板２１側から半導体層２２ｂ、第二ゲート絶縁膜２７ｂ及びゲート電極２８ｂが積層された構成となっている。第二ゲート絶縁膜２７ｂの膜厚は、第一ゲート絶縁膜２７ａの膜厚よりも大きい。そのため、第一ＴＦＴ５は低電圧駆動用ＴＦＴとして、第二ＴＦＴ６高電圧駆動用ＴＦＴとして用いることができる。
【００５０】
第一ゲート絶縁膜２７ａは、第一酸化シリコン（ＳｉＯ２）膜２３、窒化シリコン（ＳｉＮｘ）膜（下側ゲート絶縁膜）２４及び第三酸化シリコン（ＳｉＯ２）膜２６で構成されている。第二ゲート絶縁膜２７ｂは、第一酸化シリコン（ＳｉＯ２）膜２３、窒化シリコン（ＳｉＮｘ）膜（下側ゲート絶縁膜）２４、第二酸化シリコン（ＳｉＯ２）膜（上側ゲート絶縁膜）２５及び第三酸化シリコン（ＳｉＯ２）膜２６で構成されている。窒化シリコン（ＳｉＮｘ）膜はウェットエッチング耐性を有する膜であり、酸化シリコン（ＳｉＯ２）膜はウェットエッチング溶解性を有する膜である。
【００５１】
実施形態２においては、下側ゲート絶縁膜として窒化シリコン（ＳｉＮｘ）膜を用いているが、他に、酸化アルミニウム（Ａｌ２Ｏ３）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜を用いることもできる。
【００５２】
実施形態２における半導体装置は、実施形態１と異なり、ゲート絶縁膜２７ａ、２７ｂ及びゲート電極２８ａ、２８ｂが半導体層２２ａ、２２ｂの一部と重畳して形成されており、かつ、半導体層２２ａ、２２ｂ、ゲート絶縁膜２７ａ、２７ｂ及びゲート電極２８ａ、２８ｂの全体を覆うように、キャップ絶縁膜５０が形成されている。このキャップ絶縁膜５０が形成されることにより、第一ＴＦＴ５及び第二ＴＦＴ６が保護されることになる。なお、実施形態２の半導体装置によっても、特性の異なる複数のＴＦＴ５、６が同一基板２１上に形成されることになるので、半導体装置の小型化、低消費電力化及び高信頼化を実現することができる。以下に、実施形態２の半導体装置の製造方法について詳述する。
【００５３】
実施形態２の半導体装置の製造方法は、ゲート電極２８ａ、２８ｂの形成までは実施形態１の半導体装置の製造方法と同じである。すなわち、図２−１〜２−８は、実施形態２の半導体装置の製造工程を示す断面模式図でもある。
【００５４】
図５−１〜５−５は、実施形態２の半導体装置のゲート電極形成後の製造工程を示す断面模式図である。ゲート電極形成後は、まず、図５−１に示すように、ゲート電極２８ａ、２８ｂ形成領域と重畳する領域以外のゲート絶縁膜２７ａ、２７ｂを除去する。具体的には、ドライ又はウェットエッチングにより第一ＳｉＯ２膜２３、ＳｉＮｘ膜２４、第二ＳｉＯ２膜２５及び第三ＳｉＯ２膜２６の一部を除去し、ゲート電極２８ａ、２８ｂ下にのみ、これらの膜を残す。
【００５５】
次に、図５−２に示すように、半導体層２２ａ、２２ｂ、ゲート絶縁膜２７ａ、２７ｂ及びゲート電極２８ａ、２８ｂ上にキャップ絶縁膜５０を形成する。キャップ絶縁膜５０としては、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）膜等が挙げられる。キャップ絶縁膜５０の膜厚としては、３０〜２００ｎｍとすることが好ましい。キャップ絶縁膜５０は、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等によって形成することができる。
【００５６】
次に、図５−３に示すように、第一ＴＦＴの形成領域７及び第二ＴＦＴの形成領域８において、ゲート電極２８ａ、２８ｂをマスクとして、不純物１２４注入を行う。このとき、Ｎ型ＴＦＴであればリンイオンを、Ｐ型ＴＦＴであればホウ素イオンの注入を行う。実施形態２によれば、半導体層の不純物１２４注入領域と重畳する領域においては、キャップ絶縁膜５０が形成されているのみであるので、一度の工程で、かつ均一に不純物１２４の注入を行うことができる。また、次に第一ＴＦＴの形成領域７及び第二ＴＦＴの形成領域８以外の領域において、ゲート配線、データ配線等の各種配線が形成されることになるが、キャップ絶縁膜５０の存在により、これらの形成によって起こる半導体層２２ａ、２２ｂ、ゲート絶縁膜２７ａ、２７ｂ及びゲート電極２８ａ、２８ｂへの金属汚染から保護することができる。
【００５７】
次に、図５−４に示すように、第一ＴＦＴの形成領域７及び第二ＴＦＴの形成領域８において、層間絶縁膜２９を形成する。層間絶縁膜２９としては、酸化シリコン膜、窒化シリコン膜、これらの積層膜等が挙げられる。層間絶縁膜２９の膜厚は、３００〜８００ｎｍとすることが好ましい。層間絶縁膜２９の形成方法としては、常圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等が挙げられる。
【００５８】
次に、図５−５に示すように、半導体層２２ａ、２２ｂの不純物１２４注入領域と重畳するゲート絶縁膜２７ａ、２７ｂ及び層間絶縁膜２９に対して、ドライ又はウェットエッチングでコンタクトホールを設ける。そして、コンタクトホールを形成した領域に、第一ＴＦＴの形成領域７に形成されるソース電極及びドレイン電極３０ａ、及び、第二ＴＦＴの形成領域８に形成されるソース電極及びドレイン電極３０ｂとなる導電膜をパターニングする。ソース電極及びドレイン電極３０ａ、３０ｂの材料としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、これらの窒化物等が挙げられ、ソース電極及びドレイン電極３０ａ、３０ｂの形成方法としては、スパッタ法、ＣＶＤ法等が挙げられる。
【００５９】
こうして、異なる膜厚のゲート絶縁膜を有する複数のＴＦＴ５、６を同一基板２１上に備える半導体装置を、閾値変動の少ない高性能な形で、かつ、金属汚染等の影響を受けていない形で、また、各ＴＦＴ５、６が均一な不純物１２４濃度を有する形で得られることになる。
【００６０】
（評価試験１）
実施形態１の半導体装置及び実施形態２の半導体装置の製造工程においては、いずれも第一ＴＦＴの形成領域３、７において、ドライエッチングではなくウェットエッチングによって第二ＳｉＯ２膜１５、２５のエッチングを行っている。評価試験１においては、このウェットエッチングの効果を検証するために、ドライエッチングによってエッチングすることを除いて実施形態１と同様の方法で、比較例１の半導体装置を作製した。そして、実施形態１の半導体装置と比較例１の半導体装置とで、それぞれＢＴＳ（Bias Temperature Stress）試験を行い、閾値電圧（Ｖｔｈ）特性の変化を調べた。図６は、実施形態１の半導体装置と比較例１の半導体装置との、それぞれのゲート−ソース間の電圧（Ｖｇｓ）の変化に対するドレイン−ソース間の電流（Ｉｄｓ）の変化を示すグラフである。図６に示すように、ウェットエッチングを行った場合（実施形態１）と、ドライエッチングを行った場合（比較例１）とでは、閾値電圧が異なる。具体的には、ドライエッチングを行った場合、ウェットエッチングを行った場合と比べて閾値電圧がプラス方向へシフトする。これは、ドライエッチングによるエッチングダメージがゲート絶縁膜に残っているためと考えられる。このような電圧シフトは、ＴＦＴ特性のばらつきを発生させてしまう。
【００６１】
以上のことから、実施形態１及び実施形態２によれば、ＴＦＴ特性のばらつきを抑制することができることになる。
【００６２】
（評価試験２）
実施形態１の半導体装置と実施形態２の半導体装置とは、ともにゲート電極と接する面のゲート絶縁膜材料が酸化シリコン（ＳｉＯ２）膜で形成されている。酸化シリコン（ＳｉＯ２）膜をゲート電極と接するように配置する効果を検証するために、ゲート電極と接する面のゲート絶縁膜材料を、窒化シリコン膜（ＳｉＮｘ）で形成することを除いて実施形態１と同様の方法で、比較例２の半導体装置を作製した。そして、比較例２の半導体装置を用いてＢＴＳ試験を行い、閾値電圧（Ｖｔｈ）特性の変化を調べた。図７は、比較例２の半導体装置の、ゲート−ソース間の電圧（Ｖｇｓ）の変化に対するドレイン−ソース間の電流（Ｉｄｓ）の変化を示すグラフである。図７に示すように、比較例２の半導体装置では、電圧をマイナス側からプラス側に変化させたときと、電圧をプラス側からマイナス側に変化させたときとで、閾値電圧が異なる結果となった。これは、ゲート電極と接する面のゲート絶縁膜材料を窒化シリコン膜（ＳｉＮｘ）とすると、窒化シリコン膜に向かって電荷注入が起こってしまうためと考えられる。一方、酸化シリコン（ＳｉＯ２）膜によれば、このような現象は生じない。このような閾値電圧の変化は、ＴＦＴ特性のばらつきを生じさせてしまう。
【００６３】
以上のことから、実施形態１及び実施形態２によれば、ＴＦＴ特性のばらつきを抑制することができることになる。
【図面の簡単な説明】
【００６４】
【図１】実施形態１で作製される半導体装置の断面模式図である。
【図２−１】実施形態１の半導体装置の製造工程を示す断面模式図であり、アモルファスシリコン膜１０ａまでが形成された段階である。
【図２−２】実施形態１の半導体装置の製造工程を示す断面模式図であり、ポリシリコン膜１０ｂまでが形成された段階である。
【図２−３】実施形態１の半導体装置の製造工程を示す断面模式図であり、半導体層１２ａ、１２ｂまでが形成された段階である。
【図２−４】実施形態１の半導体装置の製造工程を示す断面模式図であり、第一ＳｉＯ２膜１３、ＳｉＮｘ膜１４及び第二ＳｉＯ２膜１５までが形成された段階である。
【図２−５】実施形態１の半導体装置の製造工程を示す断面模式図であり、レジスト１１３までが形成された段階である。
【図２−６】実施形態１の半導体装置の製造工程を示す断面模式図であり、第二ＳｉＯ２膜１５が第一ＴＦＴの形成領域３においてウェットエッチングされた段階である。
【図２−７】実施形態１の半導体装置の製造工程を示す断面模式図であり、第三ＳｉＯ２膜１６までが形成された段階である。
【図２−８】実施形態１の半導体装置の製造工程を示す断面模式図であり、ゲート電極１８ａ、１８ｂまでが形成された段階である。
【図２−９】実施形態１の半導体装置の製造工程を示す断面模式図であり、不純物１１４注入が行われた段階である。
【図２−１０】実施形態１の半導体装置の製造工程を示す断面模式図であり、層間絶縁膜１９までが形成された段階である。
【図２−１１】実施形態１の半導体装置の製造工程を示す断面模式図であり、ソース電極及びドレイン電極２０ａ、２０ｂまでが形成された段階である。
【図３】実施形態１において、ＳｉＮｘ膜１４を堆積（デポ）する際の温度と、ＳｉＯ２とＳｉＮｘとのエッチング選択比との関係を示したグラフである。
【図４】実施形態２で作製される半導体装置の断面模式図である。
【図５−１】実施形態２の半導体装置の製造工程を示す断面模式図であり、第一ＳｉＯ２膜２３、ＳｉＮｘ膜２４、第二ＳｉＯ２膜２５及び第三ＳｉＯ２膜２６がウェットエッチングされた段階である。
【図５−２】実施形態２の半導体装置の製造工程を示す断面模式図であり、キャップ絶縁膜５０までが形成された段階である。
【図５−３】実施形態２の半導体装置の製造工程を示す断面模式図であり、不純物１２４注入が行われた段階である。
【図５−４】実施形態２の半導体装置の製造工程を示す断面模式図であり、層間絶縁膜２９までが形成された段階である。
【図５−５】実施形態１の半導体装置の製造工程を示す断面模式図であり、ソース電極及びドレイン電極３０ａ、３０ｂまでが形成された段階である。
【図６】実施形態１の半導体装置と比較例１の半導体装置との、それぞれのゲート−ソース間の電圧（Ｖｇｓ）の変化に対するドレイン−ソース間の電流（Ｉｄｓ）の変化を示すグラフである。
【図７】比較例２の半導体装置の、ゲート−ソース間の電圧（Ｖｇｓ）の変化に対するドレイン−ソース間の電流（Ｉｄｓ）の変化を示すグラフである。
【符号の説明】
【００６５】
１、２：第一ＴＦＴ
３、４：第一ＴＦＴの形成領域
５、６：第二ＴＦＴ
７、８：第二ＴＦＴの形成領域
１０ａ：アモルファスシリコン膜
１０ｂ：ポリシリコン膜
１１、２１：基板
１２ａ、１２ｂ、２２ａ、２２ｂ：半導体層
１３、２３：第一酸化シリコン（ＳｉＯ２）膜
１４、２４：窒化シリコン（ＳｉＮｘ）膜
１５、２５：第二酸化シリコン（ＳｉＯ２）膜
１６、２６：第三酸化シリコン（ＳｉＯ２）膜
１７ａ、２７ａ：第一ゲート絶縁膜
１７ｂ、２７ｂ：第二ゲート絶縁膜
１８ａ、１８ｂ、２８ａ、２８ｂ：ゲート電極
１９、２９：層間絶縁膜
２０ａ、２０ｂ、３０ａ、３０ｂ：ソース電極、ドレイン電極
５０：キャップ絶縁膜
１１１：レーザー発射口
１１２：レーザー光
１１３：レジスト
１１４、１２４：不純物
【図１】
2009004582.tif 000003
【図２−１】
2009004582.tif 000004
【図２−２】
2009004582.tif 000005
【図２−３】
2009004582.tif 000006
【図２−４】
2009004582.tif 000007
【図２−５】
2009004582.tif 000008
【図２−６】
2009004582.tif 000009
【図２−７】
2009004582.tif 000010
【図２−８】
2009004582.tif 000011
【図２−９】
2009004582.tif 000012
【図２−１０】
2009004582.tif 000013
【図２−１１】
2009004582.tif 000014
【図３】
2009004582.tif 000015
【図４】
2009004582.tif 000016
【図５−１】
2009004582.tif 000017
【図５−２】
2009004582.tif 000018
【図５−３】
2009004582.tif 000019
【図５−４】
2009004582.tif 000020
【図５−５】
2009004582.tif 000021
【図６】
2009004582.tif 000022
【図７】
2009004582.tif 000023