(57)【要約】      （修正有）【課題】基板上の集積回路に搭載された境界走査試験回路の一部のレジスタをシフトレジスタとして動作させ、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較して、信号異常が検知できる故障診断装置を提供する。【解決手段】複数の集積回路の前段の集積回路から入力される入力信号を走査する第１の走査回路と、後段の集積回路に出力する出力信号を走査する第２の走査回路と、各集積回路に設けられたテスト端子を介して第１及び第２の走査回路を制御し、各走査回路の出力信号に基づき各集積回路の検査を行う検査回路と、各集積回路の少なくとも１つの集積回路に設けられ、通常動作時に、後段の第２の走査回路からテスト端子を介して入力された出力信号と、自集積回路の第１の走査回路の出力信号とを比較する比較回路と、比較回路の比較出力に基づき自集積回路の異常を通常動作時に検出する異常検出回路とを具備する。【選択図】図１
2009128295.tif 000002
【特許請求の範囲】
【請求項１】
複数の集積回路と、
前記複数の集積回路のそれぞれに設けられ、前段の集積回路から入力される複数の入力信号を走査する第１の走査回路と、
前記複数の集積回路のそれぞれに設けられ、後段の集積回路に出力する複数の出力信号を走査する第２の走査回路と、
前記複数の集積回路のそれぞれに設けられたテスト端子を介して前記第１の走査回路および前記第２の走査回路を制御するとともに、前記第１の走査回路の出力信号および前記第２の走査回路の出力信号に基づき前記複数の集積回路の検査を行う検査回路と、
前記複数の集積回路の中の少なくとも１つの集積回路に設けられ、前記複数の集積回路の通常の動作状態において、後段の前記第２の走査回路の出力信号を前記テスト端子を介して入力し、該入力した前記後段の前記第２の走査回路の出力信号と自集積回路の前記第１の走査回路の出力信号とを順次比較する比較回路と、
前記比較回路の比較出力に基づき前記自集積回路の異常を前記複数の集積回路の通常の動作状態において検出する異常検出回路と
を具備する故障診断装置。
【請求項２】
前記検査回路は、
バウンダリスキャンテスト回路であり、
前記テスト端子は、
前記バウンダリスキャンテスト回路による前記集積回路の検査のために設けられた専用端子であり、
前記第１の走査回路および前記第２の走査回路は、
前記バウンダリスキャンテスト回路による前記集積回路の検査のために前記複数の集積回路のそれぞれに設けられた入出力信号走査回路である請求項１記載の故障診断装置。
【請求項３】
前記複数の集積回路は、
画像形成装置内に設けられ、ビデオ信号をパイプライン処理するイメージデータ生成回路およびイメージデータ処理回路を含み、
前記比較回路は、
前記パイプライン処理された前記ビデオ信号の比較を行い、
前記異常検出回路は、
前記画像形成装置が通常の動作状態において前記イメージデータ生成回路およびイメージデータ処理回路の異常を検出する請求項１または２記載の故障診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障診断装置に関する。
【背景技術】
【０００２】
近年、オフィス等に広く普及している画像形成装置には、多くの集積回路の基板等が使用されており、これら電子部品の動作の検査方法として従来、インサーキットテスト手法が主流であったが、現在では、これら電子部品の高密度化、パッケージ化、多ピン化等に伴いインサーキットテスト手法による検査実施が困難となっている。
【０００３】
そこで、これに代わる手法としてＪＴＡＧ（＝Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）が定めた仕様のバンダリスキャンテスト手法が用いられるようになってきており、このバンダリスキャンテスト手法は、集積回路等の電子部品に当該集積回路の本来の機能に加えてバンダリスキャンテスト回路を設け、この回路を介してテスト用データの入出力制御を行い、当該集積回路の動作検査を行うものである。
【０００４】
このバンダリスキャンテスト手法は、例えば、集積回路の基板を備えた装置に異常が発生した場合に、JＴＡＧ（ＩＥＥＥ１１４９．１）を用いて基板の結線検査、チップの検査等を行う方法が一般的であり、この場合、ＪＴＡＧを制御する機器が必要になるため、ＪＴＡＧを製造工程での故障診断ツールとして使用し、装置の通常動作中では使用されないのが一般的である。
【０００５】
例えば、特許文献１には、電子回路の一部または全部にバンダリスキャンテスト回路とＴＡＰ（＝Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラを設け、該バンダリスキャンテスト回路に予め決められたテスト信号を発生して入力させ、バンダリスキャンテスト回路より出力されたテストデータが予め記録された正常値と異なるか否かを判定し、判定結果を画像形成装置の入力・表示部または転写紙に転写表示させるようにして、容易に電子回路が正常であるか否か、および障害個所を判定できるように構成された画像形成装置が開示されている。
【特許文献１】特開平１０−１３２９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、基板上の集積回路に搭載されたバンダリスキャンテスト回路の一部のレジスタをシフトレジスタとして動作させて利用し、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較して、信号異常が検知できる故障診断装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１の故障診断装置の発明は、複数の集積回路と、前記複数の集積回路のそれぞれに設けられ、前段の集積回路から入力される複数の入力信号を走査する第１の走査回路と、前記複数の集積回路のそれぞれに設けられ、後段の集積回路に出力する複数の出力信号を走査する第２の走査回路と、前記複数の集積回路のそれぞれに設けられたテスト端子を介して前記第１の走査回路および前記第２の走査回路を制御するとともに、前記第１の走査回路の出力信号および前記第２の走査回路の出力信号に基づき前記複数の集積回路の検査を行う検査回路と、前記複数の集積回路の中の少なくとも１つの集積回路に設けられ、前記複数の集積回路の通常の動作状態において、後段の前記第２の走査回路の出力信号を前記テスト端子を介して入力し、該入力した前記後段の前記第２の走査回路の出力信号と自集積回路の前記第１の走査回路の出力信号とを順次比較する比較回路と、前記比較回路の比較出力に基づき前記自集積回路の異常を前記複数の集積回路の通常の動作状態において検出する異常検出回路とを具備する。
【０００８】
また、請求項２の故障診断装置の発明は、請求項１の発明において、前記検査回路は、バウンダリスキャンテスト回路であり、前記テスト端子は、前記バウンダリスキャンテスト回路による前記集積回路の検査のために設けられた専用端子であり、前記第１の走査回路および前記第２の走査回路は、前記バウンダリスキャンテスト回路による前記集積回路の検査のために前記複数の集積回路のそれぞれに設けられた入出力信号走査回路である。
【０００９】
また、請求項３の故障診断装置の発明は、請求項１または２の発明において、前記複数の集積回路は、画像形成装置内に設けられ、ビデオ信号をパイプライン処理するイメージデータ生成回路およびイメージデータ処理回路を含み、前記比較回路は、前記パイプライン処理された前記ビデオ信号の比較を行い、前記異常検出回路は、前記画像形成装置が通常の動作状態において前記イメージデータ生成回路およびイメージデータ処理回路の異常を検出する。
【発明の効果】
【００１０】
請求項１記載の発明によれば、通常の動作状態における集積回路の検査を行う回路を最小限の回路構成で集積回路に付加するだけで実現できるという、効果を有する。
【００１１】
また、請求項２記載の発明によれば、集積回路に設けられたバウンダリスキャンテスト回路を利用して、通常の動作状態における集積回路の検査ができるという、効果を有する。
【００１２】
また、請求項３記載の発明によれば、多段のパイプライン処理を行う集積回路において、通常動作時の集積回路の検査を行う回路を最小限の回路構成で集積回路に付加するだけで実現でき、また、異常のある集積回路の段が容易に特定できるという、効果を有する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係わる故障診断装置を画像処理装置に適用した一実施例について、添付図面を参照して詳細に説明する。
【００１４】
図１は、本発明に係わる故障診断装置を適用した画像処理装置の要部の模式的な構成の一例を示すブロック図である。
【００１５】
図１に示すように、画像処理装置１００は、画像処理装置１００全体を統括制御する主制御部１０と、主制御部１０で画像処理されて出力される画像データを画像処理装置１００が備える用紙等の媒体上に形成する処理を行う画像出力部２０を備えており、主制御部１０は、半導体集積回路が形成された基板（以下、「主制御部基板１０」という。）で構成されている。
【００１６】
この主制御部基板１０は、ＣＰＵ（＝Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１、画像処理制御部１２、メモリ１３、画像データ生成部１４、画像処理部１５、ＪＴＡＧ（＝Jｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）ポート１６を備えており、ＣＰＵ１１、メモリ１３及び各部がシステムバスで接続され、また、画像処理制御部１２と画像データ生成部１４等とがイメージ出力バスで接続されている。
【００１７】
画像処理制御部１２は、画像処理を高速に行うとともに、主制御部基板１０の各部間を結ぶバス、例えばＰＣＩ（＝Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスの制御やＣＰＵバス等の他のバスを橋渡してデータ転送制御を行う。
【００１８】
メモリ１３は、受信された画像データや、画像データ生成部１４、画像処理部１５等で処理されて出力される画像データを一時的に記憶保持する記憶装置であり、高速アクセスが可能なメモリである。
【００１９】
画像データ生成部１４は、受信画像データを中間言語データ等に変換し、変換された中間言語データ等の画像データを画像処理部１５へ出力する。
【００２０】
画像処理部１５は、画像データ生成部１４から出力された画像データをイメージデータに変換後、ビデオデータに変換して画像出力部２０へ出力する。
【００２１】
ＪＴＡＧポート１６は、主制御部基板１０の各部の挙動を検査するバンダリスキャンテスト（ＢＳＴ：Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｔｅｓｔ：境界走査試験)を実施するためのＴＡＰコントローラ５１を備える基本試験装置５０（図２参照）と接続するためのポートであり、ＪＴＡＧの５本の各テスト用端子に対応するＴＤＯ（＝Ｔｅｓｔ  Ｄａｔａ  Ｏｕｔ）、ＴＤＩ（＝Ｔｅｓｔ  Ｄａｔａ  Ｉｎ）、ＴＲＳＴ（＝Ｔｅｓｔ  Ｒｅｓｅｔ）、ＴＭＳ（＝Ｔｅｓｔ  Ｍｏｄｅ  Ｓｅｌｅｃｔ）、ＴＣＫ（＝Ｔｅｓｔ  Ｃｈｅｃｋ）の各コネクタピンの端子を備え、ＴＤＯ、ＴＤＩ、ＴＲＳＴ、ＴＭＳ、ＴＣＫの各信号が送受できるように構成されている。
【００２２】
主制御部基板１０の画像処理制御部１２、画像データ生成部１４及び画像処理部１５の各部は、集積回路で構成されており、これらの各部には、各部本来の機能を実現するための回路構成に加えて、基本試験装置５０のＴＡＰコントローラ５１の制御に基づき各部の動作を検査するバンダリスキャンテストが実施可能なバンダリスキャンテスト用の回路（以下、「ＢＳＴ回路」という。）が設けられている。
【００２３】
また、各部の境界部にはＪＴＡＧポート１６の５本の各テスト用端子に対応するＴＤＯ端子、ＴＤＩ端子、ＴＲＳＴ端子、ＴＭＳ端子、ＴＣＫ端子がそれぞれ形成されて、ＪＴＡＧポート１６の各端子と接続されている。
【００２４】
尚、本発明に係わる画像処理装置１００の主制御部基板１０は、バンダリスキャンテストを実施していないときでも、単一方向の信号線のバウンダリスキャンレジスタをシフトレジスタとして連動動作させ、出力側から入力側へ、バウンダリスキャンの信号でフィードバックし、入力側と出力側との間での信号の異常を検知して、その故障診断ができるように構成されており、この構成は、主制御部基板１０の各部の入力側と出力側との間での信号の異常が検知できるように構成されている。
【００２５】
また、本実施例では、説明の便宜上、主制御部基板１０の画像データ生成部１４のデータの出力側である画像処理部１５と、画像処理部１５のデータの入力側である画像データ生成部１４との間での信号の異常を検知してその故障診断を行う一例を示したものである。
【００２６】
前述したＪＴＡＧポート１６の各端子は、例えばＪＴＡＧポート１６のＴＤＯ端子が画像処理制御部１２のＴＤＯ端子と接続され、ＪＴＡＧポート１６のＴＤＩ端子が画像処理部１５のＴＤＩ端子と接続され、ＪＴＡＧポート１６のＴＲＳＴ端子、ＴＭＳ端子、ＴＣＫ端子の各端子が画像処理制御部１２、画像データ生成部１４及び画像処理部１５の各部のＴＲＳＴ端子、ＴＭＳ端子、ＴＣＫ端子の各端子とそれぞれ接続されている。
【００２７】
また、画像処理部１５のＴＤＯ端子が画像データ生成部１４のＴＤＩ端子と接続され、画像データ生成部１４のＴＤＯ端子が画像処理制御部１２のＴＤＩ端子と接続されて、画像処理部１５から出力された一部の出力信号が画像データ生成部１４にフィードバックされて入力され、画像データ生成部１４から出力された一部の出力信号が画像処理制御部１２にフィードバックされて入力されるように画像処理部１５と画像データ生成部１４と画像処理制御部１２とが数珠繋ぎに接続されている。
【００２８】
また、画像処理部１５に対してデータの入力側となる画像データ生成部１４は、比較部１４１、割込制御部１４２を備えており、比較部１４１は、画像データ生成部１４から画像処理部１５へ出力された一部の出力信号と、画像処理部１５からフィードバックされた一部の出力信号とを比較して、その比較結果をＣＰＵ１２へ出力する、または比較結果に基づく指令信号を割込制御部１４２へ出力する。
【００２９】
割込制御部１４２は、比較部１４１から入力された指令信号に基づきＣＰＵ１１に対して割込み制御を行う。
【００３０】
このように構成された画像処理装置１００の主制御部１０は、バンダリスキャンテストの実施時には、図２に示すように、ＴＡＰコントローラ５１を備える基本試験装置５０と主制御部１０のＪＴＡＧポート１６とを接続し、主制御部１０をオフライン状態にして、基本試験装置５０のＴＡＰコントローラ５１の制御に基づきＴＲＳＴ信号、ＴＭＳ信号、ＴＣＫ信号がＪＴＡＧポート１６から画像処理制御部１２、画像データ生成部１４及び画像処理部１５へそれぞれのＴＲＳＴ端子、ＴＭＳ端子、ＴＣＫ端子の各端子を介して入力される。
【００３１】
尚、図２において、バンダリスキャンテスト実施時における各信号の流れに特に関係しない接続線の部分については、破線で示してある。
【００３２】
また、ＴＤＩ信号は、ＪＴＡＧポート１６のＴＤＩ端子を介して画像処理部１５のＴＤＩ端子へ入力され、画像処理部１５のＢＳＴ回路１５０を通って画像処理部１５のＴＤＯ端子から画像データ生成部１４のＴＤＩ端子へ入力される。
【００３３】
画像データ生成部１４のＴＤＩ端子へ入力されたＴＤＩ信号は、画像データ生成部１４のＢＳＴ回路１４０を通って、３本の制御ライン（ＣＬＫ線、ＰＳＹＮＣ線、ＬＳＹＮＣ線）及び４本のデータライン（Ｄ３線、Ｄ２線、Ｄ１線、Ｄ０線）を介して画像処理部１５のＢＳＴ回路１５０を通り、更に、画像処理部１５のＴＤＯ端子から画像データ生成部１４のＴＤＩ端子へ入力され、画像データ生成部１４のＴＤＯ端子から画像処理制御部１２のＴＤＩ端子へ入力される。
【００３４】
画像処理制御部１２のＴＤＩ端子へ入力されたＴＤＩ信号は、画像処理制御部１２が備える図示せぬＢＳＴ回路を通って画像処理制御部１２のＴＤＯ端子からＪＴＡＧポート１６のＴＤＯ端子を介して基本試験装置５０へ入力され、基本試験装置５０により各部の検査結果が出力される。
【００３５】
画像処理装置１００の主制御部１０が通常動作時は、図３に示すように、画像データ生成部１４から画像処理部１５へ３本の制御ライン（ＣＬＫ線、ＰＳＹＮＣ線、ＬＳＹＮＣ線）を介して制御信号が出力され、また、画像データ生成部１４で生成された画像データのデータ信号が４本のデータライン（Ｄ３線、Ｄ２線、Ｄ１線、Ｄ０線）を介して画像処理部１５へ出力される。
【００３６】
また、画像データ生成部１４で生成された画像データの一部のデータ信号は、画像データ生成部１４のＢＳＴ回路１４０を通って比較部１４１へ入力されるとともに、画像データ生成部１４から画像処理部１５へ出力されたデータ信号の一部が画像処理部１５のＢＳＴ回路１５０を通ってＴＤＯ端子から画像データ生成部１４のＴＤＩ端子へフィードバックされて入力される。
【００３７】
尚、図３において、主制御部１０が通常動作時における各信号の流れに特に関係しない接続線の部分については、破線で示してある。
【００３８】
比較部１４１は、画像データ生成部１４のＢＳＴ回路１４０を通って入力された画像データの一部のデータ信号と、画像処理部１５のＢＳＴ回路１５０を通ってフィードバックされて入力された画像データの一部のデータ信号とを比較し、双方のデータ信号が一致していない場合は、信号異常と判別し、一致する場合は、正常である判別して、その旨をＣＰＵ１１へ通知する。
【００３９】
一方、ＣＰＵ１１は、比較部１４１から通知される判別結果に基づき、例えば、比較部１４１から信号異常の判別結果が通知された場合は、画像処理装置１００の動作の停止制御を行う等、判別結果に応じて画像処理装置１００の動作を制御する。
【００４０】
ここで、画像データ生成部１４に設けられたＢＳＴ回路１４０や画像処理部１５に設けられたＢＳＴ回路１５０の要部の構成と、各ＢＳＴ回路間の接続状態について図４及び図５参照して説明する。
【００４１】
図４は、画像データ生成部１４に設けられたＢＳＴ回路１４０と、画像処理部１５に設けられたＢＳＴ回路１５０の要部の回路構成の一例を示すブロック図であり、図５は、各ＢＳＴ回路を構成する基本的な回路構成の一例を示す基本回路図である。
【００４２】
図４に示すように、画像データ生成部１４の境界部に形成されたＢＳＴ回路１４０は、図５に示すような基本的な回路（以下、「基本ＢＳＴ回路」という。）５００で構成された基本ＢＳＴ回路１４０−１から基本ＢＳＴ回路１４０−７と、タイミング生成ｎビットカウンタ回路１４０−８とで構成され、画像処理部１５の境界部に形成されたＢＳＴ回路１５０は、ＢＳＴ回路１４０と同様に、基本ＢＳＴ回路５００で構成された基本ＢＳＴ回路１５０−１から基本ＢＳＴ回路１５０−７と、タイミング生成ｎビットカウンタ回路１５０−８とで構成されている。
【００４３】
基本ＢＳＴ回路１４０−１乃至基本ＢＳＴ回路１４０−３及び基本ＢＳＴ回路１５０−１乃至基本ＢＳＴ回路１５０−３は、入力された制御信号（ＣＬＫ（クロック）信号、ＰＳＹＮＣ（同期）信号、ＬＳＹＮＣ（同期）信号）の保持と出力の制御を行う回路として構成され、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７及び基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７は、入力された画像データのデータ信号（例えばＤ３、Ｄ２、Ｄ１、Ｄ０の各データ信号）の保持と出力の制御を行う回路として構成されている。
【００４４】
これらの各基本ＢＳＴ回路を構成する基本ＢＳＴ回路５００は、図５に示すように、マルチプレクサ５０１−１（以下、「ＭＵＸ５０１−１」という。）、マルチプレクサ５０１−２（以下、「ＭＵＸ５０１−２」という。）及びＤラッチ５０２（以下、「ラッチ５０２」という。）とで構成されており、通常動作時には、一方の端子より入力された入力信号Ｓｉ（例えば、制御信号またはデータ信号）は、ＭＵＸ５０１−２を通って出力信号Ｓｏ−１で出力されるとともに、入力信号Ｓｉは、ＭＵＸ５０１−１及びラッチ５０２を通って出力信号Ｓｏ−２で出力され、図４に示されるように、次の基本ＢＳＴ回路の入力信号として入力される。
【００４５】
次の基本ＢＳＴ回路の入力信号として出力された出力信号Ｓｏ−２は、その基本ＢＳＴ回路のラッチでラッチされ、その基本ＢＳＴ回路の次の基本ＢＳＴ回路の入力信号として出力され、基本ＢＳＴ回路のシフトレジスタとして動作して、シリアルデータで転送される。
【００４６】
また、バンダリスキャンテスト実施時には、基本ＢＳＴ回路５００の他方の端子より入力されたテスト信号ＴＩは、ＭＵＸ５０１−１、ラッチ５０２およびＭＵＸ５０１−２を介して画像データ生成部１４や画像処理部１５の各部の内部ロジックに入力し、これらの内部ロジックより出力されたデータはＭＵＸ５０１−１およびラッチ５０２を通ってテストデータＴＯで出力され、前述の通常動作時の場合と同様に、次の基本ＢＳＴ回路の入力信号として入力され、その基本ＢＳＴ回路のラッチでラッチされた後、その基本ＢＳＴ回路の次の基本ＢＳＴ回路の入力信号として出力されて、基本ＢＳＴ回路のシフトレジスタとして動作し、シリアルデータで転送される。
【００４７】
タイミング生成ｎビットカウンタ回路１４０−８及びタイミング生成ｎビットカウンタ回路１５０−８は、入力された制御信号（ＣＬＫ信号、ＰＳＹＮＣ信号、ＬＳＹＮＣ信号）と同期してタイミング信号を生成し、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７または基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７へ出力する回路として構成されている。
【００４８】
また、前述したように、画像データ生成部１４及び画像処理部１５には、ＪＴＡＧポート１６の５本の各テスト用端子に対応するＴＤＯ端子、ＴＤＩ端子、ＴＲＳＴ端子、ＴＭＳ端子、ＴＣＫ端子がそれぞれ形成され、基本試験装置５０のＴＡＰコントローラ５１の制御に基づくバンダリスキャンテストが実施できるように構成され、画像データ生成部１４は、比較部１４１と割込制御部１４２を備えている。
【００４９】
尚、図４において、ＴＲＳＴ端子及びＴＭＳ端子は、説明の便宜上、省略して示してある。
【００５０】
このように構成されたＢＳＴ回路１４０（画像データ生成部１４）とＢＳＴ回路１５０（画像処理部１５）は、基本ＢＳＴ回路１４０−１乃至基本ＢＳＴ回路１４０−３の各基本ＢＳＴ回路が基本ＢＳＴ回路１５０−１乃至基本ＢＳＴ回路１５０−３の各基本ＢＳＴ回路とそれぞれ接続されており、例えば、ＣＬＫ信号が基本ＢＳＴ回路１４０−１から基本ＢＳＴ回路１５０−１へ出力され、ＰＳＹＮＣ信号が基本ＢＳＴ回路１４０−２から基本ＢＳＴ回路１５０−２へ出力され、ＬＳＹＮＣ信号が基本ＢＳＴ回路１４０−３から基本ＢＳＴ回路１５０−３へ出力されるように接続されている。
【００５１】
また、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７の各基本ＢＳＴ回路が基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７の各基本ＢＳＴ回路とそれぞれ接続されており、例えば画像データのデータ信号（Ｄ３信号、Ｄ２信号、Ｄ１信号、Ｄ０信号）のデータ信号（Ｄ３）が基本ＢＳＴ回路１４０−４から基本ＢＳＴ回路１５０−４へ出力され、データ信号（Ｄ２）が基本ＢＳＴ回路１４０−５から基本ＢＳＴ回路１５０−５へ出力され、データ信号（Ｄ１）が基本ＢＳＴ回路１４０−６から基本ＢＳＴ回路１５０−６へ出力され、データ信号（Ｄ０）が基本ＢＳＴ回路１４０−７から基本ＢＳＴ回路１５０−７へ出力されるように接続されている。
【００５２】
また、画像データ生成部１４が備える比較部１４１は、画像データ生成部１４のＴＤＩ端子と基本ＢＳＴ回路１４０−７のラッチＱ８の出力側とに接続され、画像データ生成部１４のＴＤＩ端子が画像処理部１５のＴＤＯ端子と接続され、画像処理部１５のＴＤＯ端子が画像処理部１５の基本ＢＳＴ回路１５０−７のラッチＱ１２の出力側と接続されており、基本ＢＳＴ回路１４０−７（画像データ生成部１４）のラッチＱ８から出力された出力信号と、基本ＢＳＴ回路１５０−７（画像処理部１５）のラッチＱ１２から出力されてフィードバックされた出力信号とが比較できるように接続されている。
【００５３】
このように接続することで、画像データ生成部１４から画像処理部１５への各信号の流れは、ＣＬＫ（クロック）信号が基本ＢＳＴ回路１４０−１から基本ＢＳＴ回路１５０−１へ出力され、ＰＳＹＮＣ（同期）信号が基本ＢＳＴ回路１４０−２から基本ＢＳＴ回路１５０−２へ出力され、ＬＳＹＮＣ（同期）信号が基本ＢＳＴ回路１４０−３から基本ＢＳＴ回路１５０−３へ出力される。
【００５４】
また、これらの制御信号に同期してタイミング生成ｎビットカウンタ回路１４０−８及びタイミング生成ｎビットカウンタ回路１５０−８は、タイミング信号を生成し、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７または基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７へ出力して、このタイミング信号に基づき各基本ＢＳＴ回路は、それぞれの基本ＢＳＴ回路に入力された入力信号の保持と出力の制御を行う。
【００５５】
また、画像データ生成部１４から画像処理部１５へのデータ信号の流れは、画像データ生成部１４の基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７のそれぞれの端子から入力された入力データ信号（ＯＤ３、ＯＤ２、ＯＤ１、ＯＤ０）は、各基本ＢＳＴ回路のそれぞれのＭＵＸ５０１−２（マルチプレクサ）を通って画像処理部１５の基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７にそれぞれ出力されるとともに、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７のそれぞれのＭＵＸ５０１−１（マルチプレクサ）を通ってラッチＱ１１乃至ラッチＱ８にそれぞれロードされる。
【００５６】
具体的には、基本ＢＳＴ回路１４０−４に入力された入力データ信号（ＯＤ３）は、基本ＢＳＴ回路１４０−４のＭＵＸ５０１−２（マルチプレクサ）を通って出力信号（Ｄ３）として画像処理部１５の基本ＢＳＴ回路１５０−４へ出力されるとともに、入力データ信号（ＯＤ３）は、基本ＢＳＴ回路１４０−４のＭＵＸ５０１−１（マルチプレクサ）を通ってラッチＱ１１にロードされる。
【００５７】
また、基本ＢＳＴ回路１４０−５に入力された入力データ信号（ＯＤ２）は、基本ＢＳＴ回路１４０−５のＭＵＸ５０１−２（マルチプレクサ）を通って出力信号（Ｄ２）として画像処理部１５の基本ＢＳＴ回路１５０−５へ出力され、更に、入力データ信号（ＯＤ２）は、基本ＢＳＴ回路１４０−５のＭＵＸ５０１−１（マルチプレクサ）を通ってラッチＱ１０にロードされる。
【００５８】
また、基本ＢＳＴ回路１４０−６及び基本ＢＳＴ回路１４０−７に入力された各入力データ信号（ＯＤ１、ＯＤ０）は、前述の基本ＢＳＴ回路１４０−４及び基本ＢＳＴ回路１４０−５と同様に、各基本ＢＳＴ回路のＭＵＸ５０１−２（マルチプレクサ）を通って出力信号（Ｄ１、Ｄ０）として画像処理部１５の基本ＢＳＴ回路１５０−６または基本ＢＳＴ回路１５０−７へそれぞれ出力され、更に、入力データ信号（ＯＤ１）は、基本ＢＳＴ回路１４０−６のＭＵＸ５０１−１（マルチプレクサ）を通ってラッチＱ９にロードされ、入力データ信号（ＯＤ０）は、基本ＢＳＴ回路１４０−７のＭＵＸ５０１−１（マルチプレクサ）を通ってラッチＱ８にロードされる。
【００５９】
また、各ラッチ（Ｑ１１、Ｑ１０、Ｑ９、Ｑ８）にそれぞれロードされた各データ信号（ＯＤ３、ＯＤ２、ＯＤ１、ＯＤ０）は、タイミング生成ｎビットカウンタ回路１４０−８から出力されるタイミング信号に基づく所定のタイミングでラッチＱ８にロードされていたデータ信号（ＯＤ０）が比較部１４１へ転送され、ラッチＱ９にロードされていたデータ信号（ＯＤ１）がラッチＱ８へ転送され、ラッチＱ１０にロードされていたデータ信号ＯＤ２がラッチＱ９へ転送され、ラッチＱ１１にロードされていたデータ信号ＯＤ３がラッチＱ１０へそれぞれ順次転送され、シフトレジスタとして動作する。
【００６０】
一方、基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７からそれぞれ出力されたデータ信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）は、画像処理部１５の基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７にそれぞれ入力され、画像データ生成部１４の基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７の場合と同様に、基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７のそれぞれのＭＵＸ５０１−２（マルチプレクサ）を通って出力されるとともに、基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７のそれぞれのＭＵＸ５０１−１（マルチプレクサ）を通って各ラッチ（Ｑ１５、Ｑ１４、Ｑ１３、Ｑ１２）にそれぞれロードされる。
【００６１】
各ラッチ（Ｑ１５、Ｑ１４、Ｑ１３、Ｑ１２）にロードされたそれぞれのデータ信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）は、タイミング生成ｎビットカウンタ回路１５０−８から出力されるタイミング信号に基づく所定のタイミングでラッチＱ１２にロードされていたデータ信号（Ｄ０）が画像処理部１５のＴＤＯ端子と画像データ生成部１４のＴＤＩ端子を通って画像データ生成部１４の比較部１４１へ転送され、ラッチＱ１３にロードされていたデータ信号（Ｄ１）がラッチＱ１２へ転送され、ラッチＱ１４に転送されていたデータ信号（Ｄ２）がラッチＱ１３へ転送され、ラッチＱ１５にロードされていたデータ信号（Ｄ３）がラッチＱ１４へそれぞれ順次転送される。
【００６２】
このように、画像処理装置１００の制御部１０は、画像データ生成部１４の基本ＢＳＴ回路１４０−７から画像処理部１５の基本ＢＳＴ回路１５０−７へ出力される一部の出力信号と、画像処理部１５の基本ＢＳＴ回路１５０−７から出力される一部の出力信号とが比較部１４１で比較され、その比較結果に基づいて信号の異常の有無が検知できるように構成されている。
【００６３】
このように構成された画像処理装置１００の主制御部１０において、通常動作時における画像データ生成部１４から画像処理部１５への画像データの転送とそのタイミングの制御動作について図６を参照して説明する。
【００６４】
図６は、通常動作時の画像データ生成部１４から画像処理部１５へ転送される画像データと、その転送動作のタイミングを示したタイミング図であり、図６（ａ）は、画像データ生成部１４での画像データを取り込むタイミングを示すタイミング図、図６（ｂ）は、画像処理部１５での画像データを取り込むタイミングを示すタイミング図である。
【００６５】
図６（ａ）に示すように、画像データ生成部１４の同期信号の制御を行う基本ＢＳＴ回路１４０−２と基本ＢＳＴ回路１４０−３から”Ｈ”のＰＳＹＮＣ信号とＬＳＹＮＣ信号がそれぞれ出力されると、そのタイミングに同期して、図６（ｂ）に示すように、画像処理部１５の同期信号の制御を行う基本ＢＳＴ回路１５０−２と基本ＢＳＴ回路１５０−３から”Ｈ”のＰＳＹＮＣ信号とＬＳＹＮＣ信号がそれぞれ出力される。
【００６６】
”Ｈ”のＰＳＹＮＣ信号及びＬＳＹＮＣ信号が出力されると、図６（ａ）及び図６（ｂ）に示すように、ＣＬＫ（クロック）信号の制御を行う画像データ生成部１４の基本ＢＳＴ回路１４０−１及び画像処理部１５の基本ＢＳＴ回路１５０−１からそれぞれ出力されるＣＬＫ信号に同期して、画像データ生成部１４の基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７の各端子よりそれぞれ入力された各データ信号ＯＤ３（例えばＡ）、ＯＤ２（例えばＢ）、ＯＤ１（例えばＣ）、ＯＤ０（例えばＤ）が各データ信号が入力されたそれぞれの基本ＢＳＴ回路のＭＵＸ５０１−２（マルチプレクサ）を通ってデータ信号Ｄ３（例えばＡ）、Ｄ２（例えばＢ）、Ｄ１（例えばＣ）、Ｄ０（例えばＤ）として各基本ＢＳＴ回路と接続された画像処理部１５の基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７にそれぞれ出力される。
【００６７】
また、略同時に、画像データ生成部１４及び画像処理部１５の各タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｌ”のＬＤ（ロード）信号を出力し、このＬＤ信号に基づき画像データ生成部１４の基本ＢＳＴ回路１４０−４乃至基本ＢＳＴ回路１４０−７にそれぞれ入力されたデータ信号（ＯＤ３、ＯＤ２、ＯＤ１、ＯＤ０）がそれぞれの基本ＢＳＴ回路のＭＵＸ５０１−１（マルチプレクサ）を通してそれぞれのラッチ（Ｑ１１、Ｑ１０、Ｑ９、Ｑ８）にロードされる。
【００６８】
また、略同時に、画像処理部１５の基本ＢＳＴ回路１５０−４乃至基本ＢＳＴ回路１５０−７にそれぞれ出力されたデータ信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）がそれらの各基本ＢＳＴ回路の各ラッチ（Ｑ１５、Ｑ１４、Ｑ１３、Ｑ１２）にそれぞれロードされる。
【００６９】
各データ信号（ＯＤ３、ＯＤ２、ＯＤ１、ＯＤ０、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が各ラッチ（Ｑ１１、Ｑ１０、Ｑ９、Ｑ８、Ｑ１５、Ｑ１４、Ｑ１３、Ｑ１２）にロードされると、次のＣＬＫ（クロック）信号の立ち上がりのタイミングに同期して、タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｈ”のＬＤ信号を出力し、このＬＤ信号に基づき画像データ生成部１４のラッチＱ８にロードされていたデータ信号（ＯＤ０）が比較部１４１へ、ラッチＱ９にロードされていたデータ信号（ＯＤ１）がラッチＱ８へ、ラッチＱ１０にロードされていたデータ（信号ＯＤ２）がラッチＱ９へ、ラッチＱ１１にロードされていたデータ信号（ＯＤ３）がラッチＱ１０へそれぞれ転送されてシフトし、同様に、画像処理部１５のラッチＱ１２にロードされていたデータ信号（Ｄ０）が画像処理部１５のＴＤＯ端子及び画像データ生成部１４のＴＤＩ端子を介して比較部１４１へ転送され、ラッチＱ１３にロードされていたデータ信号Ｄ１がラッチＱ１２へ、ラッチＱ１４にロードされていたデータ信号Ｄ２がラッチＱ１３へ、ラッチＱ１５にロードされていたデータ信号Ｄ３がラッチＱ１４へそれぞれ転送されてシフトする。
【００７０】
また、次のＣＬＫ（クロック）信号の立ち上がりのタイミングに同期して、タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｈ”のＬＤ信号を出力し、このＬＤ信号に基づき前述の動作と同様に、画像データ生成部１４のラッチＱ９からラッチＱ８に転送されたデータ信号（ＯＤ１）が比較部１４１へ、ラッチＱ１０からラッチＱ９に転送されたデータ信号（ＯＤ２）がラッチＱ８へ、ラッチＱ１１からラッチＱ１０に転送されたデータ信号（ＯＤ３）がラッチＱ９へそれぞれ転送されてシフトする。
【００７１】
また、同様に、画像処理部１５のラッチＱ１３からラッチＱ１２に転送されたデータ信号（Ｄ１）が比較部１４１へ、ラッチＱ１４からラッチＱ１３に転送されたデータ信号（Ｄ２）がラッチＱ１２へ、ラッチＱ１５からラッチＱ１４に転送されたデータ信号（Ｄ３）がラッチＱ１３へそれぞれ転送されてシフトする。
【００７２】
また、次のＣＬＫ（クロック）信号の立ち上がりのタイミングに同期して、タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｈ”のＬＤ信号を出力し、このＬＤ信号に基づき前述の動作と同様に、画像データ生成部１４のラッチＱ９からラッチＱ８に転送されたデータ信号（ＯＤ２）が比較部１４１へ、ラッチＱ１０からラッチＱ９に転送されたデータ信号（ＯＤ３）がラッチＱ８へそれぞれ転送されてシフトする。
【００７３】
また、同様に、画像処理部１５のラッチＱ１３からラッチＱ１２に転送されたデータ信号（Ｄ２）が比較部１４１へ、ラッチＱ１４からラッチＱ１３に転送されたデータ信号（Ｄ３）がラッチＱ１２へそれぞれ転送されてシフトする。
【００７４】
また、次のＣＬＫ（クロック）信号の立ち上がりのタイミングに同期して、タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｈ”のＬＤ信号を出力し、このＬＤ信号に基づき前述の動作と同様に、画像データ生成部１４のラッチＱ９からラッチＱ８に転送されたデータ信号（ＯＤ３）が比較部１４１へ転送されてシフトし、画像処理部１５のラッチＱ１３からラッチＱ１２に転送されたデータ信号Ｄ３が比較部１４１へ転送されてシフトする。
【００７５】
また、次のＣＬＫ（クロック）信号の立ち上がりのタイミングに同期して、タイミング生成ｎビットカウンタ回路１４０−８、タイミング生成ｎビットカウンタ回路１５０−８が”Ｌ”のＬＤ信号を出力することで、このＬＤ信号に基づき画像データ生成部１４の基本ＢＳＴ回路１４０から画像処理部１５の基本ＢＳＴ回路１５０へのデータ信号の転送動作と、各基本ＢＳＴ回路の各ラッチＱへの入力データ信号のロード動作と、各ラッチＱへロードされたデータ信号のシフト転送動作及び基本ＢＳＴ回路１４０−７のラッチＱ８から出力されたデータ信号と基本ＢＳＴ回路１５０−７のラッチＱ１２から出力されたデータ信号の比較動作が繰り返される。
【００７６】
一方、比較部１４１は、ＣＬＫ（クロック）信号に同期して、画像データ生成部１４の基本ＢＳＴ回路１４０−７のラッチＱ８と、画像処理部１５の基本ＢＳＴ回路１５０−７のラッチＱ１２から順次出力されるデータ信号を比較して、双方のデータ信号が一致する場合は、画像データの転送動作が正常であると判断し、双方のデータ信号が一致しない場合は、画像データの転送動作が異常であると判断して、その判断結果をＣＰＵ１１へ通知する。
【００７７】
ＣＰＵ１１は、比較部１４１から通知された判断結果に応じた制御動作を実施し、例えば、判断結果を画像処理装置１００が備える表示装置等に表示したり、画像データの転送動作が異常の場合は、画像処理装置１００の動作を停止させて画像処理動作を中止する等、適宜、判断結果に対応した制御動作を実施する。
【００７８】
これまでの説明では、１つの基板（主制御部１０）上に構成された画像処理制御部１２と画像データ生成部１４及び画像処理部１５の集積回路間において、通常動作時もバンダリスキャンテスト用の回路（ＢＳＴ回路）のレジスタをシフトレジスタとして動作させて利用し、出力側の一部の出力信号を入力側にフィードバックして比較して、各回路間の転送信号の異常等を検知するように構成された故障診断装置を具備した画像処理装置の例を示したが、２つの基板上に形成された各集積回路間においても、各集積回路に設けられたバンダリスキャンテスト用の回路（ＢＳＴ回路）のレジスタをシフトレジスタとして動作させて利用し、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較することで、各基板間の各集積回路間の転送信号の異常等を検知するように構成された故障診断装置を画像処理装置に具備させる構成としてもよい。
【００７９】
この場合は、図７に示すような構成とすることで実現可能である。
【００８０】
具体的には、図７に示すように、画像処理装置１１０は、主基板の基板Ａ３０と基板Ｂ４０とを有し、主基板の基板Ａ３０は、ＣＰＵ（Ａ）３１、画像データ生成部３４、画像処理部Ａ３５を備え、基板Ｂ４０は、画像処理部Ｂ４５を備えており、基板Ａ３０のＣＰＵ（Ａ）３１と画像データ生成部３４及び画像処理部Ａ３５、基板Ｂ４０のＣＰＵ（Ｂ）４１と画像処理部４５がそれぞれのシステムバスで接続されている。  
また、基板Ａ３０のＣＰＵ（Ａ）３１と基板Ｂ４０のＣＰＵ（Ｂ）４１は、直接接続されてＣＭＤ（コマンド）信号、ＳＴＳ（ステータス）信号の授受が行わる。
【００８１】
また、基板Ａ３０のＣＰＵ（Ａ）３１は、画像データ生成部３４の割込制御部３４２と、画像処理部Ａ３５の割込制御部３５２とにシステムバスとは他の線で接続され、基板Ｂ４０のＣＰＵ（Ｂ）４１は、画像処理部Ｂ４５の割込制御部４５２とシステムバスとは他の線で接続されている。
【００８２】
基板Ａ３０が備える画像データ生成部３４、画像処理部Ａ３５と、基板Ｂ４０が備える画像処理部Ｂ４５の各部には、各部の本来の機能を実現するためのそれぞれの回路構成に加えて、バンダリスキャンテストが実施可能なバンダリスキャンテスト用の回路（ＢＳＴ回路）のＢＳＴ回路３４０、ＢＳＴ回路３５０、ＢＳＴ回路４５０と、比較部３４１、割込制御部３４２、比較部３５１、割込制御部３５２、比較部４５１、割込制御部４５２がそれぞれ具備されている。
【００８３】
このように構成された基板Ａ３０の画像データ生成部３４、画像処理部Ａ３５と、基板Ｂ４０の画像処理部Ｂ４５は、基板Ｂ４０の画像処理部Ｂ４５のＴＤＯ端子と基板Ａ３０の画像処理部Ａ３５のＴＤＩ端子とが接続され、基板Ａ３０の画像処理部Ａ３５のＴＤＯ端子と画像データ生成部３４のＴＤＩ端子とが接続され、画像処理部Ｂ４５と画像処理部Ａ３５と画像データ生成部３４とが数珠繋ぎに接続されている。
【００８４】
画像データ生成部３４の比較部３４１は、ＴＤＩ端子とＢＳＴ回路３４０及び割込制御部３４２に接続され、ＢＳＴ回路３４０から出力される一部の出力信号と、画像処理部Ａ３５から出力された一部の出力信号とが比較部３４１に入力されるように構成されている。
【００８５】
また、画像データ生成部３４の割込制御部３４２は、比較部３４１とＣＰＵ（Ａ）３１とに接続され、割込制御部３４２が比較部３４１から出力される比較結果の信号に基づきＣＰＵ（Ａ）３１に対して割込み制御が実施できるように構成されている。
【００８６】
画像処理部Ａ３５の比較部３５１及び割込制御部３５２は、画像データ生成部３４と同様に、比較部３５１がＴＤＩ端子とＢＳＴ回路３５０及び割込制御部３５２と接続され、割込制御部３５２が比較部３５１とＣＰＵ（Ａ）３１とに接続され、ＢＳＴ回路３５０から出力される一部の出力信号と、基板Ｂ４０の画像処理部Ｂ４５から出力される一部の出力信号とが比較部３５１に入力され、割込制御部３５２が比較部３５１から出力される比較結果の信号に基づきＣＰＵ（Ａ）３１に対して割込み制御が実施できるように構成されている。
【００８７】
基板Ｂ４０の比較部４５１、割込制御部４５２は、基板Ａ３０の画像処理部Ａ３５と同様に、比較部４５１がＴＤＩ端子とＢＳＴ回路４５０及び割込制御部４５２とに接続され、割込制御部４５２が比較部４５１とＣＰＵ（Ｂ）４１とに接続されて、ＢＳＴ回路４５０から出力される一部の出力信号と、図示しない他の基板の画像処理部等の集積回路から出力される一部の出力信号とが比較部４５１に入力され、割込制御部４５２が比較部４５１から出力される比較結果の信号に基づきＣＰＵ（Ｂ）４１に対して割込み制御が実施できるように構成されている。
【００８８】
このように構成することで、基板Ａ３０及び基板Ｂ４０が通常動作時において、例えば基板Ａ３０の画像処理部Ａ３５から出力される一部の出力信号と、基板Ｂ４０の画像処理部Ｂ４５から出力される一部の出力信号とが画像処理部Ａ３５の比較部３５１に入力されて比較され、その比較結果が割込制御部３５２に出力されて、割込制御部３５２がその比較結果に基づきＣＰＵ（Ａ）３１に対して割込み制御を実施する。
【産業上の利用可能性】
【００８９】
本発明は、境界走査試験回路を備える装置の故障診断技術に適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明に係わる故障診断装置を適用した画像処理装置１００の要部の模式的な構成の一例を示すブロック図
【図２】主制御部１０のバンダリスキャンテスト実施時のデータの流れを示す説明図
【図３】主制御部１０の通常動作時のデータの流れを示す説明図
【図４】ＢＳＴ回路１４０とＢＳＴ回路１５０の要部の各回路構成を示すブロック図
【図５】ＢＳＴ回路１５０及びＢＳＴ回路１５０を構成する基本的な回路構成を示すブロック図
【図６】通常動作時の画像データ生成部１４から画像処理部１５へ転送される画像データと、その転送動作のタイミングを示すタイミング図
【図７】２つの基板上に形成された各集積回路のＢＳＴ回路をシフトレジスタとして動作させて利用する故障診断装置を備えた画像処理装置１１０の一例を示すブロック図
【符号の説明】
【００９１】
１０  主制御部
１１  ＣＰＵ
１２  画像処理制御部
１３  メモリ
１４、３４  画像データ生成部
１５  画像処理部
１６  ＪＴＡＧポート１６
２０  画像出力部
３０  基板Ａ
３１  ＣＰＵ（Ａ）
４１  ＣＰＵ（Ｂ）
３５  画像処理部Ａ
４０  基板Ｂ
４５  画像処理部Ｂ
５０  基本試験装置
５１  ＴＡＰコントローラ
１００、１１０  画像処理装置
１４０、１４０−１〜１４０−７、１５０、１５０−１〜１５０−７、３４０、３５０、４５０、５００  基本ＢＳＴ回路
１４１、３４１、３５１、４５１  比較部
１４２、３４２、３５２、４５２  割込制御部
１４０−８、１５０−８  タイミング生成ｎビットカウンタ回路
５００−１、５００−１  マルチプレクサ（ＭＵＸ）
５０２  Ｄラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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