(57)【要約】【課題】遅延時間のバラツキなどの遅延異常を示す異常箇所を抽出して、遅延異常の詳細な原因を特定することができ、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体装置を作製可能な半導体集積回路装置及びその検査方法を提供する。【解決手段】半導体集積回路装置は、複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路１０１と、信号伝播遅延回路１０１に接続され、複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の入力端子を任意に選択する入力端子選択回路１０２と、信号伝播遅延回路１０１に接続され、ｎ段目の遅延要素の出力端子を任意に選択する出力端子選択回路１０３とを備えている。測定時には、ｎ段目の遅延要素の入力端子及び出力端子に、入力端子選択回路１０２及び出力端子選択回路１０３を介して外部測定装置からそれぞれ所定の電圧が印加される。【選択図】図１
2009004429.tif 000002
【特許請求の範囲】
【請求項１】
外部測定装置を用いて信号の伝播遅延が測定される半導体集積回路装置であって、
複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、
前記信号伝播遅延回路に接続され、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の入力端子を任意に選択する入力端子選択回路と、
前記信号伝播遅延回路に接続され、前記ｎ段目の遅延要素の出力端子を任意に選択する出力端子選択回路とを備え、
測定時には、前記ｎ段目の遅延要素の入力端子及び出力端子に、前記入力端子選択回路及び前記出力端子選択回路を介して、前記外部測定装置からそれぞれ所定の電圧が印加される半導体集積回路装置。
【請求項２】
前記出力端子選択回路に、互いに並列に接続された第１のスイッチ及び第２のスイッチと、
前記第１のスイッチを介して前記出力端子選択回路に接続され、前記信号伝播遅延回路から出力された第１の出力値を記憶するためのサンプルホールド回路と、
前記第２のスイッチを介して前記出力端子選択回路と接続されるとともに、前記サンプルホールド回路の出力部に接続され、前記サンプルホールド回路から出力された前記第１の出力値と、前記第２のスイッチを介して前記信号伝播遅延回路から出力された第２の出力値とを比較するための比較回路とをさらに備えている請求項１に記載の半導体集積回路装置。
【請求項３】
測定時に前記出力端子選択回路と前記外部測定装置とに直列に接続され、且つ、第１のスイッチ及び前記第２のスイッチと並列に接続され、前記信号伝播遅延回路から出力された電流値を電圧値に変換するための抵抗素子をさらに備え、
前記第１の出力値及び前記第２の出力値は、電圧値である請求項２に記載の半導体集積回路装置。
【請求項４】
前記複数の遅延要素の各々は、インバータである請求項１〜３のうちいずれか１つに記載の半導体集積回路装置。  
【請求項５】
複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、前記信号伝播遅延回路に接続された入力端子選択回路及び出力端子選択回路とを有する半導体集積回路装置の検査方法であって、
前記入力端子選択回路及び前記出力端子選択回路を用いて、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の入力端子及び出力端子をそれぞれ選択するステップ（ａ）と、
前記ステップ（ａ）の後、前記入力端子選択回路及び前記出力端子選択回路に接続された外部測定装置を用いて、前記入力端子及び前記出力端子にそれぞれ所定の電圧を供給することで、前記ｎ段目の遅延要素の特性を測定するステップ（ｂ）とを備え、
前記ステップ（ｂ）の後、選択する遅延要素を順次変更しながら、前記ステップ（ａ）及び前記ステップ（ｂ）を繰り返し行うことにより、前記複数の遅延要素の中から、特性異常を示す遅延要素を特定する半導体集積回路装置の検査方法。
【請求項６】
前記複数の遅延要素の各々は、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタを有するインバータであり、
前記ステップ（ｂ）では、前記ｎ段目の遅延要素のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタの直流特性を測定する請求項５に記載の半導体集積回路装置の検査方法。
【請求項７】
前記ステップ（ｂ）では、前記出力端子にＶｄｄ［Ｖ］を供給し、且つ、前記入力端子に供給する電圧を０［Ｖ］からＶｄｄ［Ｖ］まで連続可変させることで、前記ｎチャネル型ＭＯＳトランジスタの直流特性を測定する請求項６に記載の半導体集積回路装置の検査方法。
【請求項８】
複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、前記信号伝播遅延回路に接続された入力端子選択回路及び出力端子選択回路と、前記出力端子選択回路に互いに並列に接続された第１のスイッチ及び第２のスイッチと、前記第１のスイッチを介して前記出力端子選択回路に接続されたサンプルホールド回路と、前記第２のスイッチを介して前記出力端子選択回路に接続された比較回路とを有する半導体集積回路装置の検査方法であって、
前記入力端子選択回路及び前記出力端子選択回路を用いて、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の第１の入力端子及び第１の出力端子をそれぞれ選択するステップ（ａ）と、
前記入力端子選択回路及び前記出力端子選択回路に接続された外部測定装置を用いて、前記第１の入力端子及び前記第１の出力端子にそれぞれ所定の電圧を供給した状態で、前記第１のスイッチを導通状態にして、前記第１の出力端子から出力された第１の出力値を前記サンプルホールド回路に記憶するステップ（ｂ）と、
前記入力端子選択回路及び前記出力端子選択回路により、前記複数の遅延要素のうち、前記ｎ段目の遅延要素とは異なるｍ段目（ｍは正の整数）の遅延要素の第２の入力端子及び第２の出力端子をそれぞれ選択するステップ（ｃ）と、
前記第２のスイッチを導通状態にするとともに前記第１のスイッチを非導通状態にして、前記外部測定装置を用いて前記第２の入力端子及び前記第２の出力端子にそれぞれ所定の電圧を供給することで、前記第２の出力端子から出力された第２の出力値を前記比較回路に入力させるステップ（ｄ）と、
前記サンプルホールド回路から前記比較回路に入力された前記第１の出力値と、前記第２の出力値とを前記比較回路で所定の条件により比較して、前記第１の出力値又は前記第２の出力値を基準値として選択した後、前記サンプルホールド回路に前記基準値を記憶するステップ（ｅ）とを備え、
前記ステップ（ｅ）の後、選択する遅延要素を順次変更して、前記ステップ（ｃ）、前記ステップ（ｄ）、及び前記ステップ（ｅ）を繰り返し行い、且つ、前記工程（ｅ）における前記第１の出力値を前記基準値に置き換えることで、前記複数の遅延要素の中から前記基準値を示す遅延要素を特定する半導体集積回路装置の検査方法。
【請求項９】
前記外部測定装置を用いて、前記基準値を示す前記遅延要素の入力端子及び出力端子にそれぞれ所定の電圧を供給し、前記基準値を示す前記遅延要素の特性を測定するステップ（ｆ）をさらに備えた請求項８に記載の半導体集積回路装置の検査方法。
【請求項１０】
前記複数の遅延要素の各々は、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタを有するインバータであり、
前記ステップ（ｆ）では、前記基準値を示す前記遅延要素のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタの直流特性を測定する請求項９に記載の半導体集積回路装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその検査方法に関する。
【背景技術】
【０００２】
集積回路に搭載される論理回路等を正しく動作させるためには、回路ブロック間等における内部の信号同士でのセットアップ時間やホールド時間などのタイミング設定において、適切なマージン時間を設定しなければならない。これは、集積回路を動作させる環境の電源変動や温度変動によるタイミングの変動を見込んで、適切な余裕（マージン）のあるタイミング設計を行う必要があるからである。
【０００３】
しかしながら、近年の半導体集積回路装置（集積回路）の高速化に伴い、タイミングの設計時点で、内部の信号同士のマージン時間を、集積回路が動作可能な範囲の限界まで、短くする必要に迫られている。従って、従来のような適切なマージンを含むタイミング設計を行うことが困難になってきている。
【０００４】
一方、集積回路の微細化に伴い、集積回路を構成するＭＯＳ型半導体素子等における特性のバラツキが大きくなってきている。このため、ＭＯＳ型半導体素子等の特性のバラツキに起因するタイミングのズレによって、集積回路の動作に不具合が生じる可能性が高くなってきている。また、ＭＯＳ型半導体素子として、信頼性が不十分で、長時間の使用により特性が変動してしまう半導体素子を用いた場合、この特性変動によっても集積回路の動作に不具合が生じるおそれがある。
【０００５】
これらの不具合に対して、半導体素子の特性のバラツキ及び特性の変動による信号のズレを正確に把握し、マージンを取りすぎることなく、最適なタイミング設計を行うことが可能な半導体装置が提案されている（例えば、特許文献１参照）。
【０００６】
図６は、従来の半導体装置の構成を示す図である。同図に示すように、従来の半導体装置は、遅延時間を正確に測定するための回路として、例えばインバータなどが複数設けられてなる複数のリングオシレータ回路６０３、６０４と、該リングオシレータ回路６０３、６０４の出力信号６０５ａ、６０６ａを入力信号とするマルチプレクサ回路６０７と、該マルチプレクサ回路６０７の出力信号６０７ａを入力信号とする分周回路６０８とを備えている。
【０００７】
上述の構成を有する従来の半導体装置では、分周回路６０８を設けることにより、少ないゲート段数でもリングオシレータ回路６０３、６０４の遅延時間を正確に測定できるようになり、チップ内の局所バラツキを正確に把握することが可能となる。さらに、マルチプレクサ回路６０７を設けることで、多数個のリングオシレーター６０３、６０４を測定することが可能となり、リングオシレータ回路の遅延時間のバラツキを統計的に把握することができる。
【特許文献１】特開平４−３４０７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の従来の半導体装置では、遅延時間のバラツキを把握することで、現状の半導体製造プロセスの実力を確認して、最適なマージンを含むＬＳＩ（Large Scale Integration）の設計を行うことは可能である。しかしながら、リングオシレータ回路の中から、遅延時間のバラツキなどの原因となる異常インバータを抽出し、異常インバータの異常箇所を短時間で解析した後に、解析結果を半導体製造プロセスへ反映させてプロセスの修正などを行うことは難しい。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、遅延時間のバラツキなどの遅延異常を示す異常箇所を抽出して、遅延異常の詳細な原因を特定することができ、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体装置を作製可能な半導体集積回路装置及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の半導体集積回路装置は、外部測定装置を用いて信号の伝播遅延が測定される半導体集積回路装置であって、複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、前記信号伝播遅延回路に接続され、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の入力端子を任意に選択する入力端子選択回路と、前記信号伝播遅延回路に接続され、前記ｎ段目の遅延要素の出力端子を任意に選択する出力端子選択回路とを備え、測定時には、前記ｎ段目の遅延要素の入力端子及び出力端子に、前記入力端子選択回路及び前記出力端子選択回路を介して、前記外部測定装置からそれぞれ所定の電圧が印加される。
【００１１】
この構成によれば、入力端子選択回路及び出力端子選択回路を用いて、複数の遅延要素の各々の入力端子及び出力端子を任意に選択して、外部測定装置に接続することができる。これにより、外部測定装置を用いて、遅延要素毎の異常を検出できるうえ、各遅延要素を構成するトランジスタの直流特性などを評価することが可能となり、遅延異常を引き起こす異常箇所やより詳細な異常原因などを特定することができる。このため、半導体集積回路装置の検査で得られた結果を半導体製造プロセスに反映することで、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体集積回路装置を、歩留まり良く製造することが可能となる。
【００１２】
また、前記出力端子選択回路に、互いに並列に接続された第１のスイッチ及び第２のスイッチと、前記第１のスイッチを介して前記出力端子選択回路に接続され、前記信号伝播遅延回路から出力された第１の出力値を記憶するためのサンプルホールド回路と、前記第２のスイッチを介して前記出力端子選択回路と接続されるとともに、前記サンプルホールド回路の出力部に接続され、前記サンプルホールド回路から出力された前記第１の出力値と、前記第２のスイッチを介して前記信号伝播遅延回路から出力された第２の出力値とを比較するための比較回路とをさらに備えていてもよい。
【００１３】
この構成によれば、半導体集積回路装置内に、出力端子選択回路の出力部に接続されたサンプルホールド回路及び比較回路を備えていることで、互いに異なる遅延要素から出力された出力値を比較することができる。これにより、比較的容易に各遅延要素の性能を確認することができ、遅延異常や遅延バラツキの原因となる遅延要素をスムーズに抽出することが可能となる。
【００１４】
なお、本発明の半導体集積回路装置において、前記複数の遅延要素の各々は、インバータであってもよい。
【００１５】
次に、本発明の半導体集積回路装置の第１の検査方法は、複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、前記信号伝播遅延回路に接続された入力端子選択回路及び出力端子選択回路とを有する半導体集積回路装置の検査方法であって、前記入力端子選択回路及び前記出力端子選択回路を用いて、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の入力端子及び出力端子をそれぞれ選択するステップ（ａ）と、前記ステップ（ａ）の後、前記入力端子選択回路及び前記出力端子選択回路に接続された外部測定装置を用いて、前記入力端子及び前記出力端子にそれぞれ所定の電圧を供給することで、前記ｎ段目の遅延要素の特性を測定するステップ（ｂ）とを備え、前記ステップ（ｂ）の後、選択する遅延要素を順次変更しながら、前記ステップ（ａ）及び前記ステップ（ｂ）を繰り返し行うことにより、前記複数の遅延要素の中から、特性異常を示す遅延要素を特定する。
【００１６】
この第１の検査方法では、ステップ（ａ）で任意に選択した各遅延要素の入力端子及び出力端子を外部測定装置にそれぞれ接続することができるため、ステップ（ｂ）で、外部測定装置を用いて、遅延要素毎の異常を検出できるうえ、各遅延要素を構成するトランジスタの直流特性などを測定することが可能となる。その結果、遅延異常を引き起こす異常箇所やより詳細な異常原因などを特定することができる。このため、本実施形態の半導体集積回路装置の第１の検査方法で得られた結果を半導体製造プロセスに反映することで、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体集積回路装置を、歩留まり良く製造することが可能となる。
【００１７】
さらに、本発明の半導体集積回路装置の第２の検査方法は、複数の遅延要素が互いに直列に接続されてなる信号伝播遅延回路と、前記信号伝播遅延回路に接続された入力端子選択回路及び出力端子選択回路と、前記出力端子選択回路に互いに並列に接続された第１のスイッチ及び第２のスイッチと、前記第１のスイッチを介して前記出力端子選択回路に接続されたサンプルホールド回路と、前記第２のスイッチを介して前記出力端子選択回路に接続された比較回路とを有する半導体集積回路装置の検査方法であって、前記入力端子選択回路及び前記出力端子選択回路を用いて、前記複数の遅延要素のうち、ｎ段目（ｎは正の整数）の遅延要素の第１の入力端子及び第１の出力端子をそれぞれ選択するステップ（ａ）と、前記入力端子選択回路及び前記出力端子選択回路に接続された外部測定装置を用いて、前記第１の入力端子及び前記第１の出力端子にそれぞれ所定の電圧を供給した状態で、前記第１のスイッチを導通状態にして、前記第１の出力端子から出力された第１の出力値を前記サンプルホールド回路に記憶するステップ（ｂ）と、前記入力端子選択回路及び前記出力端子選択回路により、前記複数の遅延要素のうち、前記ｎ段目の遅延要素とは異なるｍ段目（ｍは正の整数）の遅延要素の第２の入力端子及び第２の出力端子をそれぞれ選択するステップ（ｃ）と、前記第２のスイッチを導通状態にするとともに前記第１のスイッチを非導通状態にして、前記外部測定装置を用いて前記第２の入力端子及び前記第２の出力端子にそれぞれ所定の電圧を供給することで、前記第２の出力端子から出力された第２の出力値を前記比較回路に入力させるステップ（ｄ）と、前記サンプルホールド回路から前記比較回路に入力された前記第１の出力値と、前記第２の出力値を前記比較回路で所定の条件により比較して、前記第１の出力値又は前記第２の出力値を基準値として選択した後、前記サンプルホールド回路に前記基準値を記憶するステップ（ｅ）とを備え、前記ステップ（ｅ）の後、選択する遅延要素を順次変更して、前記ステップ（ｃ）、前記ステップ（ｄ）、及び前記ステップ（ｅ）を繰り返し行い、前記工程（ｅ）における前記第１の出力値を前記基準値に置き換えることで、前記複数の遅延要素の中から前記基準値を示す遅延要素を特定する。
【００１８】
この第２の検査方法では、ステップ（ｅ）で、互いに異なる遅延要素から出力された出力値を、半導体集積回路装置内に設けられた比較回路により比較することができる。これにより、比較的容易に各遅延要素の性能を確認することができ、遅延異常や遅延バラツキの原因となる遅延要素をスムーズに抽出することが可能となる。さらに、上述の第１の検査方法とは異なり、全ての遅延要素に対してではなく、最終的に比較回路により判定された遅延要素のみに対して、外部測定装置を用いてトランジスタの直流特性などの詳細な解析を行えばよいため、第１の検査方法よりもより短時間で、遅延異常などの詳細な原因を特定することができる。従って、本発明の半導体集積回路装置の第２の検査方法を用いれば、遅延異常の原因となる遅延要素の詳細な情報を比較的短時間で半導体製造プロセスに反映することができるため、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体装置を、効率的に、且つ、歩留まり良く製造することができる。
【発明の効果】
【００１９】
本発明の半導体集積回路装置及びその検査方法では、複数の遅延要素からなる信号伝播遅延回路において、遅延要素毎の特性を測定することができる。そのため、複雑な方法を用いることなく、比較的容易に遅延異常の原因となる遅延要素を抽出し、分析することができ、性能のバラツキが少ない半導体素子を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置及びその検査方法について、図面を参照しながら説明する。
【００２１】
図１は、本実施形態に係る半導体集積回路装置の構成を示す図である。同図に示すように、本実施形態の半導体集積回路装置は、例えばインバータから構成される複数の遅延要素１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈがチェーン状に互いに直列に接続されてなる信号伝播遅延回路１０１（インバータチェーン）と、信号伝播遅延回路１０１に接続された入力端子選択回路１０２及び出力端子選択回路１０３とを備えている。ここで、インバータチェーンの各段の遅延要素の入力端子と入力端子選択回路１０２とは、それぞれ遅延要素への入力端子線１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈで接続され、インバータチェーンの各段の遅延要素の出力端子と出力端子選択回路１０３とは、それぞれ遅延要素からの出力端子線１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０３ｆ、１０３ｇ、１０３ｈで接続されている。さらに、入力端子選択回路１０２の出力部には、出力端子線１０４を介して、外部測定装置である第１の電圧源１０６及び第１の電流計１０７が接続されている。一方、出力端子選択回路１０３の出力部には、出力端子線１０５を介して、外部測定装置である第２の電圧源１０８及び第２の電流計１０９が接続されている。
【００２２】
次に、図２を用いて本実施形態の半導体集積回路装置の検査方法における遅延要素の測定原理について説明する。図２は、本実施形態の半導体集積回路装置に係る遅延要素の測定原理を示す図である。ここでは、例えばｎチャネル型ＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ）２０１ａ及びｐ型チャネル型ＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ）２０１ｂを有するインバータから構成される遅延要素１０１ｃの測定を行う場合について説明する。
【００２３】
図２に示すように、遅延要素１０１ｃの測定を行う場合、まず、入力端子選択回路１０２を用いて遅延要素１０１ｃへの入力端子線１０２ｃを選択し、出力端子選択回路１０３を用いて遅延要素１０１ｃからの出力端子線１０３ｃを選択する。次に、入力端子選択回路１０２及び出力端子選択回路１０３の出力部に、第１の電圧源１０６及び第１の電流計１０７、並びに第２の電圧源１０８及び第２の電流計１０９をそれぞれ接続する。続いて、遅延要素１０１ｃのＶｄｄ端子２０１ｄに電圧源（図示せず）を接続し、グランド端子２０１ｃをグランドに接続する。
【００２４】
続いて、第２の電圧源１０８をＶｄｄ［Ｖ］に設定し、第１の電圧源１０６を０〜Ｖｄｄ［Ｖ］まで連続可変（スイープ）させると、第２の電流計１０９でｎ型ＭＯＳトランジスタ２０１ａのＶｇ−Ｉｄ特性（直流特性）を測定することができる。また、第２の電圧源１０８をグランドに設定し、第１の電圧源１０６をＶｄｄ〜０［Ｖ］までスイープさせると、第２の電流計１０９でｐ型ＭＯＳトランジスタ２０１ｂのＶｇ−Ｉｄ特性を測定することができる。以上の方法により、信号伝播遅延回路の各段の遅延要素について、トランジスタの直流特性を測定することができる。
【００２５】
次に、上述の本実施形態の半導体集積回路装置を用いた検査方法について、図３を用いて説明する。図３は、本実施形態の半導体集積回路装置の検査方法を示すフローチャートである。
【００２６】
図３に示すように、まず、ステップＳ１では、信号伝播遅延要素１０１の複数の遅延要素の中から、ｎ段目の遅延要素を選択する。次に、ステップＳ２では、半導体集積回路装置の外部から制御信号を入力することで、入力端子選択回路１０２及び出力端子選択回路１０３を用いて、ｎ段目の遅延要素の入力端子Ｉｎ及び出力端子Ｏｎを選択する（ｎは正の整数）。本実施形態の検査方法では、ステップＳ１及びＳ２で、例えば１段目の遅延要素１０１ａの入力端子Ｉ１及び出力端子Ｏ１をまず選択する。
【００２７】
続いて、入力端子選択回路１０２及び出力端子選択回路１０３に接続された外部測定装置を用いて、遅延要素１０１ａの特性を測定する。具体的には、ステップＳ３では、上述した遅延要素の測定原理（図２参照）と同様な方法により、第２の電圧源１０８から出力端子Ｏ１へ供給する電圧をＶｄｄ［Ｖ］とする。この時、第１の電圧源１０６から入力端子Ｉ１へ供給する電圧を０〜Ｖｄｄ［Ｖ］までスイープさせる。これにより、ステップＳ４で、ｎ型ＭＯＳトランジスタ２０１ａの直流特性を測定することができる。ここで、トランジスタの直流特性の結果より、寄生抵抗が大きい、リーク電流が多いなどのトランジスタの異常原因を推定することができる。従って、ステップＳ５で、ｎ型ＭＯＳトランジスタ２０１ａの直流特性の結果がトランジスタの異常を示すものであると判断されると、ステップＳ６で、さらに異常推定箇所を物理的に解析することにより、最終的に異常原因を特定する。
【００２８】
一方、ステップＳ４でｎ型ＭＯＳトランジスタ２０１ａの直流特性に問題が無ければ、図２に示す方法と同様にして、ｐ型ＭＯＳトランジスタ２０１ｂの直流特性を測定する。具体的には、ステップＳ７で、第２の電圧源１０８をグランドに設定し、出力端子Ｏ１の電圧をＶｓｓ［Ｖ］とする。この時、第１の電圧源１０６から入力端子Ｉ１へ供給する電圧をＶｄｄ〜０［Ｖ］までスイープさせる。これにより、ステップＳ８で、ｐ型ＭＯＳトランジスタ２０１ｂの直流特性を測定することができる。ここで、ステップＳ９において、ｐ型ＭＯＳトランジスタ２０１ｂの直流特性に異常が確認されると、ステップＳ１０で、さらに異常推定箇所を物理的に解析して、異常原因を特定する。なお、本実施形態の検査方法では、ｎ型ＭＯＳトランジスタ２０１ａの直流特性を先に測定したが、これに限定されるものではなく、ｐ型ＭＯＳトランジスタ２０１ｂの直流特性を先に測定した後、ｎ型ＭＯＳトランジスタ２０１ａの直流特性を測定してもよい。
【００２９】
次に、ステップＳ８でｐ型ＭＯＳトランジスタ２０１ｂの直流特性に異常が見られなかった場合、ステップＳ２に戻って、入力端子選択回路１０２及び出力端子選択回路１０３を用いて、２段目の遅延要素１０１ｂの入力端子Ｉ２及び出力端子Ｏ２を選択する。その後、上述の方法と同様にして、２段目の遅延要素１０１ｂのｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの直流特性の測定する。このように、選択する遅延要素を順次変更しながら、全ての遅延要素に対してステップＳ２〜ステップＳ１１までのステップを行うことで、特性に異常のある遅延要素を抽出することができる。
【００３０】
以上説明したように、本実施形態の半導体集積回路装置及びその検査方法では、複数の遅延要素が接続されてなる信号伝播遅延回路１０１において、入力端子選択回路１０２及び出力端子選択回路１０３を用いて、任意に選択した各遅延要素の入力端子及び出力端子を外部測定装置に接続することができる。これにより、外部測定装置を用いて、遅延要素毎の異常を検出できるうえ、各遅延要素を構成するトランジスタの直流特性などを評価することが可能となり、遅延異常を引き起こす異常箇所やより詳細な異常原因などを特定することができる。このため、半導体集積回路装置の検査で得られた結果を半導体製造プロセスに反映することで、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体集積回路装置を、歩留まり良く製造することが可能となる。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置及びその検査方法について、図面を参照しながら説明する。図４は、本実施形態の半導体集積回路装置の構成を示す図である。
【００３２】
図４に示すように、本実施形態の半導体集積回路装置は、例えばインバータから構成される複数の遅延要素１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈがチェーン状に互いに直列に接続されてなる信号伝播遅延回路１０１（インバータチェーン）と、信号伝播遅延回路１０１に接続された入力端子選択回路１０２及び出力端子選択回路１０３と、出力端子選択回路１０３に互いに並列に接続された第１のスイッチ４０３及び第２のスイッチ４０４と、第１のスイッチ４０３を介して出力端子選択回路１０３に接続され、信号伝播遅延回路１０１から出力された出力値（第１の出力値）を記憶するためのサンプルホールド回路４０１と、第２のスイッチ４０４を介して出力端子選択回路１０３に接続され、第２のスイッチを介して信号伝播遅延回路１０１から出力された出力値（第２の出力値）と第１の出力値とを比較するための比較回路４０２とを備えている。なお、サンプルホールド回路４０１の出力部は、比較回路４０２の入力部に接続されている。
【００３３】
ここで、本実施形態の半導体集積回路装置では、インバータチェーンの各段の遅延要素の入力端子と入力端子選択回路１０２とは、それぞれ遅延要素への入力端子線１０２ａ、１０２ｂ、・・・、１０２ｈで接続され、インバータチェーンの各段の遅延要素の出力端子と出力端子選択回路１０３とは、それぞれ遅延要素からの出力端子線１０３ａ、１０３ｂ、・・・、１０３ｈで接続されている。さらに、入力端子選択回路１０２の出力部には、出力端子線１０４を介して、外部測定装置である第１の電圧源１０６及び第１の電流計１０７が接続されている。一方、出力端子選択回路１０３の出力部には、出力端子線１０５を介して、第１のスイッチ４０３及び第２のスイッチ４０４と並列に接続され、出力端子線１０５に流れた電流値を電圧値（第１の出力値及び第２の出力値）に変更するための抵抗素子４０５が接続されている。さらに、出力端子選択回路１０３の出力部は、抵抗素子４０５を介して、外部測定装置である第２の電圧源１０８及び第２の電流計１０９と接続されている。
【００３４】
続いて、上述の本実施形態の半導体集積回路装置を用いた検査方法について説明する。図５は、本実施形態の半導体集積回路装置の検査方法を示すフローチャートである。なお、本実施形態の半導体集積回路装置の検査方法では、オン電流の小さい遅延要素を抽出する方法を一例として挙げる。
【００３５】
図５に示すように、まず、ステップＳ１では、信号伝播遅延要素１０１の複数の遅延要素の中から、ｎ段目の遅延要素を選択する。次に、ステップＳ２では、半導体集積回路装置の外部から制御信号を入力することで、入力端子選択回路１０２及び出力端子選択回路１０３を用いて、ｎ段目の遅延要素の入力端子Ｉｎ及び出力端子Ｏｎを選択する（ｎは正の整数）。その後、入力端子選択回路１０２及び出力端子選択回路１０３にそれぞれ接続された第１の電圧源１０６及び第２の電圧源１０８を用いて、ｎ段目の遅延要素の入力端子Ｉｎ及び出力端子ＯｎにそれぞれＶｄｄ［Ｖ］を供給する。なお、本実施形態の検査方法では、ステップＳ１及びＳ２で、例えば１段目の遅延要素１０１ａの入力端子Ｉ１及び出力端子Ｏ１をまず選択する。
【００３６】
次に、ステップＳ３では、半導体集積回路装置の外部からの制御信号により、第１のスイッチ４０３をオン状態にするとともに第２のスイッチをオフ状態にする。そして、ステップＳ４では、１段目の遅延要素１０１ａから出力され、出力端子線１０５を流れる電流値を、抵抗素子４０５により電圧値（第１の出力値）に変換して、第１の出力値（Ｎ１）をサンプルホールド回路４０１に記憶する。
【００３７】
次に、ステップＳ５では、半導体集積回路装置の外部からの制御信号により、第１のスイッチ４０３をオフ状態にするとともに、第２のスイッチ４０４をオン状態にする。続いて、ステップＳ６では、２段目の遅延要素１０１ｂを選択する。そして、ステップＳ７では、半導体集積回路装置の外部からの制御信号により、入力端子選択回路１０２及び出力端子選択回路１０３を用いて、２段目の遅延要素１０１ｂの入力端子Ｉ２及び出力端子Ｏ２を選択する。その後、第１の電圧源１０６及び第２の電圧源１０８を用いて、２段目の遅延要素１０１ｂの入力端子Ｉ２及び出力端子Ｏ２にそれぞれＶｄｄ［Ｖ］を供給する。
【００３８】
次に、ステップＳ８では、２段目の遅延要素１０１ｂから出力され、出力端子線１０５を流れる電流値を、抵抗素子４０５により電圧値（第２の出力値）に変換して、第２のスイッチ４０４を介して第２の出力値（Ｎ２）を比較回路（比較器）４０２に入力する。さらに、サンプルホールド回路４０１に記憶されている第１の出力値（Ｎ１）も比較回路４０２に入力され、比較回路４０２により第１の出力値（Ｎ１）と第２の出力値（Ｎ２）とを比較する。具体的には、第１の出力値（Ｎ１）と第２の出力値（Ｎ２）から、１段目の遅延要素１０１ａ及び２段目の遅延要素１０１ｂのｎ型ＭＯＳトランジスタのオン電流をそれぞれ比較することができる。
【００３９】
ここで、第１の出力値（Ｎ１）が第２の出力値（Ｎ２）よりも大きい場合、１段目の遅延要素１０１ａのオン電流は２段目の遅延要素１０１ｂのオン電流よりも小さいと判定できる。この判断結果より、オン電流が小さい方の１段目の遅延要素１０１ａの第１の出力値（Ｎ１）は、基準値（Ｎ０）としてサンプルホールド回路４０１に記憶されたままとなる。この場合、ステップＳ１２で３段目の遅延要素１０１ｃを選択した後、ステップＳ７に戻って３段目の遅延要素１０１ｃから出力された電圧値を新たな第２の出力値（Ｎ３）として、第２のスイッチ４０４を介して比較回路４０２へ入力する。そして、上述の方法と同様にして、ステップＳ８で、比較回路４０２により、サンプルホールド回路４０１から出力された基準値（Ｎ０）と、新たに入力された第２の出力値（Ｎ３）とを比較することで、新たな基準値を設定する。
【００４０】
一方、第２の出力値（Ｎ２）が第１の出力値（Ｎ１）よりも大きい場合、２段目の遅延要素１０１ｂのオン電流が１段目の遅延要素１０１ａのオン電流よりも小さいと判定できる。この場合、ステップＳ９で、第１のスイッチ４０３をオン状態とするとともに、第２のスイッチをオフ状態とする。そして、ステップＳ１０で、オン電流が小さい方の２段目の遅延要素１０１ｂの出力値（第２の出力値（Ｎ２））を、基準値（Ｎ０）としてサンプルホールド回路４０１に新たに記憶させる。その後、ステップＳ１１では、ステップＳ５と同様にして、第１のスイッチ４０３をオフ状態にするとともに、第２のスイッチ４０４をオン状態にする。
【００４１】
続いて、ステップＳ１２で、３段目の遅延要素１０１ｃを選択し、ステップＳ７及びステップＳ８を行うことで、比較回路４０２により、サンプルホールド回路から出力された基準値（第２の出力値（Ｎ２））と、入力された新たな第２の出力値（Ｎ３）とを比較することで、新たな基準値（Ｎ０）を設定する。
【００４２】
以降、選択する遅延要素を順次変更しながら、全ての遅延要素に対してステップＳ７〜ステップＳ１２を繰り返し行うことで、最もオン電流の小さいトランジスタを有する遅延要素を抽出する。そして、上述の第１の実施形態の半導体集積回路装置の検査方法（図２参照）と同様にして、ステップＳ１３で、抽出した遅延要素のトランジスタの直流特性などを評価すれば、遅延時間の異常などの原因を特定する。以上の方法により、本実施形態の半導体集積回路装置の遅延異常などの検査を行うことができる。
【００４３】
なお、本実施形態の半導集積回路装置の検査方法では、複数の遅延要素の中からオン電流が最も小さい遅延要素を抽出したが、これに限定されるものではなく、比較回路４０２での判定条件や、入力端子及び出力端子に供給する電圧の設定を変更することで、オン電流の最大値を有する遅延要素、オフ電流の最小値及び最大値を有する遅延要素、並びにｐ型ＭＯＳトランジスタの特性などについても測定することが可能となる。
【００４４】
本実施形態の半導体集積回路装置及びその検査方法では、複数の遅延要素が接続されてなる信号伝播遅延回路１０１において、任意に選択された各遅延要素の入力端子及び出力端子を外部測定装置に接続することができ、さらには、各遅延要素の出力部に接続されたサンプルホールド回路４０１及び比較回路４０２を備えている。これにより、半導体集積回路装置内で、互いに異なる遅延要素の出力値を比較することができ、比較的容易に各遅延要素の性能を確認することができる。その結果、遅延異常や遅延バラツキの原因となる遅延要素をスムーズに抽出することが可能となる。また、第１の実施形態の検査方法と異なり、全ての遅延要素に対してではなく、最終的に比較回路により判定された遅延要素のみに対して、外部測定装置を用いてトランジスタの直流特性などの詳細な解析を行えばよいため、第１の実施形態の検査方法よりもより短時間で、遅延異常などのより詳細な原因を特定することができる。従って、本実施形態の半導体集積回路装置の検査方法を用いれば、遅延異常の原因となる遅延要素の詳細な情報を比較的短時間で半導体製造プロセスに反映することができるため、半導体素子の性能のバラツキが抑えられた信頼性の高い半導体装置を、効率的に、且つ、歩留まり良く製造することができる。
【００４５】
なお、本実施形態の半導体集積回路装置の評価方法では、サンプルホールド回路４０１に記憶させるために、抵抗素子４０５を用いて電流値を電圧値に変換しているが、電流値の記憶が可能なサンプルホールド回路を用いた場合、抵抗素子４０５を必ずしも必要ではない。
【００４６】
また、第１の実施形態及び第２の実施形態の半導体集積回路装置において、入力端子選択回路１０２及び出力端子選択回路１０３に使用するトランジスタとしては、該トランジスタが遅延要素の負荷になるのを防ぐために、遅延時間や電流能力等の遅延要素の性能を考慮したトランジスタを使用した方がよい。
【産業上の利用可能性】
【００４７】
本発明の半導体集積回路装置及びその検査方法は、信号伝播遅延などを引き起こす半導体素子の異常を特定することができるため、信頼性の高い半導体集積回路装置を設計に有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す断面図である。
【図２】第１の実施形態の半導体集積回路装置の検査方法における遅延要素の測定原理を示す図である。
【図３】第１の実施形態の半導体集積回路検査方法を示すフローチャートである。
【図４】第２の実施形態の半導体集積回路の構成を示す図である。
【図５】第２の実施形態の半導体集積回路検査方法の示すフローチャートである。
【図６】従来の実施形態の半導体集積回路の構成を示す図である。
【符号の説明】
【００４９】
Ｉｎ    ｎ段目の遅延要素の入力端子 
Ｏｎ    ｎ段目の遅延要素の出力端子 
Ｉ１    １段目の遅延要素の入力端子
Ｏ１    １段目の遅延要素の出力端子
Ｉ２    ２段目の遅延要素の出力端子
Ｏ２    ２段目の遅延要素の出力端子
１０１      信号伝播遅延回路 
１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈ      遅延要素 
１０２      入力端子選択回路 
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ      入力端子線 
１０３      出力端子選択回路 
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０３ｆ、１０３ｇ、１０３ｈ      出力端子線 
１０４、１０５      出力端子線 
１０６      第１の電圧源 
１０７      第１の電流計 
１０８      第２の電圧源 
１０９      第２の電流計 
２０１ａ    ｎ型ＭＯＳトランジスタ 
２０１ｂ    ｐ型ＭＯＳトランジスタ 
２０１ｃ    グランド端子 
２０１ｄ    Ｖｄｄ端子 
４０１      サンプルホールド回路 
４０２      比較回路 
４０３      第１のスイッチ 
４０４      第２のスイッチ 
４０５      抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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