(57)【要約】 【課題】ＣＭＩＳ構造の半導体装置において、ｎ型およびｐ型ＭＩＳＥＦＥＴの界面抵抗を低減する半導体装置の製造方法および半導体装置を提供する。【解決手段】第１の半導体領域上にｎ型ＭＩＳＦＥＴのゲート絶縁膜およびゲート電極を形成し、第２の半導体領域上にｐ型ＭＩＳＦＥＴのゲート絶縁膜およびゲート電極を形成し、第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、第１の半導体領域上にＮｉを含む第１の金属を堆積した後、第１の熱処理によって第１のシリサイド層を形成し、第１のシリサイド層上および第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第２の熱処理によって、第１のシリサイド層を厚膜化するとともに、第２のシリサイド層を形成し、第２のシリサイド層にＢまたはＭｇをイオン注入した後、第３の熱処理を加えることを特徴とする半導体装置の製造方法および半導体装置。【選択図】図１
2009004495.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板の第１の半導体領域上に前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、
前記半導体基板の第２の半導体領域上に前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、
前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｎ型ＭＩＳＦＥＴのゲート電極を形成し、
前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、
前記第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、
前記第１の半導体領域上にＮｉを含む第１の金属を堆積した後、第１の熱処理によって前記第１の半導体領域をシリサイド化して第１のシリサイド層を形成し、
前記第１のシリサイド層上および前記第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第２の熱処理によって、前記第１の半導体領域をシリサイド化して前記第１のシリサイド層を厚膜化するとともに、前記第２の半導体領域をシリサイド化して第２のシリサイド層を形成し、
前記第２のシリサイド層にＢまたはＭｇをイオン注入した後、第３の熱処理を加える、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の熱処理後の前記第１のシリサイド層の膜厚が、前記第３の熱処理後の前記第２のシリサイド層の膜厚の２倍以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３の熱処理後の前記第１のシリサイド層の深さが、前記第１の金属を堆積する直前の前記ｎ型拡散層の深さよりも深いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の金属または前記第２の金属がＰｔを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２のシリサイド層にＢおよびＭｇをイオン注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１の熱処理の温度が、前記第２の熱処理の温度よりも低温であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第３の熱処理の温度が、３５０℃以上５５０℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板の第１の半導体領域上に前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、
前記半導体基板の第２の半導体領域上に前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、
前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｎ型ＭＩＳＦＥＴのゲート電極を形成し、
前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、
前記第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、
前記第１の半導体領域上にＮｉを含む第１の金属を堆積した後、前記第１の金属にＡｓをイオン注入することによって、前記第１の半導体領域をシリサイド化して第１のシリサイド層を形成し、
前記第１のシリサイド層上および前記第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第１の熱処理によって、前記第１の半導体領域をシリサイド化して前記第１のシリサイド層を厚膜化するとともに、前記第２の半導体領域をシリサイド化して第２のシリサイド層を形成し、
前記第２のシリサイド層にＢまたはＭｇをイオン注入した後、第２の熱処理を加える、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の金属にＡｓをイオン注入する際の、Ａｓのドーズ量が２．４×１０１６ａｔｏｍｓ／ｃｍ２以上３．０×１０１６ａｔｏｍｓ／ｃｍ２以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２の熱処理後の前記第１のシリサイド層の膜厚が、前記第２の熱処理後の前記第２のシリサイド層の膜厚の２倍以上であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第２の熱処理後の前記第１のシリサイド層の深さが、前記第１の金属を堆積する直前の前記ｎ型拡散層の深さよりも深いことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属または前記第２の金属がＰｔを含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記第２のシリサイド層にＢおよびＭｇをイオン注入することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記第２の熱処理の温度が、３５０℃以上５５０℃以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１７】
半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置であって、
前記ｎ型ＭＩＳＦＥＴが、
前記半導体基板上の第１のチャネル領域と、
前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のチャネル領域の両側に、Ｎｉを含有する第１のシリサイド層で形成されたソース電極およびドレイン電極と、
前記１のチャネル領域と前記第１のシリサイド層との間に形成されたＡｓ偏析層を有し、
前記ｐ型ＭＩＳＦＥＴが、
前記半導体基板上の第２のチャネル領域と、
前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のチャネル領域の両側に、Ｎｉを含有する第２のシリサイド層で形成されたソース電極およびドレイン電極と、
前記２のチャネル領域と前記第２のシリサイド層との間に形成されたＢ偏析層またはＭｇ偏析層を有し、
前記第１のシリサイド層の膜厚が、前記第２のシリサイド層の膜厚よりも厚いことを特徴とする半導体装置。
【請求項１８】
前記第１のシリサイド層の膜厚が、前記第２のシリサイド層の膜厚の２倍以上であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることを特徴とする請求項１７記載の半導体装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界のため、素子の超微細化による高性能化だけでなく、素子そのものの動作も困難な状況にある。
【０００３】
そのような物性的限界の一つにソース・ドレイン領域の寄生抵抗の問題がある。図５０に従来技術の典型的なＭＩＳＦＥＴを示す。図５０に示すように、ソース電極およびドレイン電極にはシリサイド層５１０が形成されており、このシリサイド層５１０と、シリサイド層５１０の周辺に形成された高濃度不純物層５０８およびエクステンション拡散層５０５との間にショットキー接合が形成される。そして、図５０に示すように、ソース・ドレイン電極の寄生抵抗はシリサイド層自体の抵抗（Ｒｓ）、高濃度不純物層の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
【０００４】
この中で、界面抵抗（Ｒｃ）がもっとも大きいことが一般に知られている。また、上記界面抵抗は、比例縮小則に従って、小さくならない。よって、将来的なＭＩＳＦＥＴの性能向上のためには、上記界面抵抗の低減が、非常に重要な課題となる。
【０００５】
そして、界面抵抗（Ｒｃ）の低抵抗化については、シリサイド層５１０と高濃度不純物層５０８の界面部分での不純物の高濃度化が重要であることが知られている。そして、このとき界面からより狭い範囲、例えば２０ｎｍ以内に、より高濃度、例えば５×１０１９ｃｍ−３以上の活性化した不純物を偏析させることが望ましい。
【０００６】
図５１にシリサイド層と高濃度不純物層（Ｓｉ層）との間に形成されるショットキー接合のバンド図を示す。電子は、ショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ）に相当するエネルギーの山をトンネリングことにより、シリサイド層−高濃度不純物層間を移動する。この電子のトンネリングのしやすさは、トンネル確率と一般に言われており、トンネル確率の高い接合界面ほど界面抵抗は低くなる。
【０００７】
さらに、トンネル確率は、ショットキー障壁高さとトンネル距離の積に対して指数的に減少することが知られており、ショットキー障壁高さおよびトンネル距離を実効的に低減させることが界面抵抗の低減につながる。
【０００８】
シリサイド層と高濃度不純物層の界面における不純物濃度を高く、かつ偏析させることにより、図５２に示すように、Ｓｉ層のバンドの曲がりを強める効果が生じトンネル距離が低減する。さらに、鏡像効果を取り入れて計算した図５２のバンド図からも明らかなように、ショットキー障壁高さ自体も低減される。したがって、ショットキー障壁高さとトンネル距離の積が減少し、界面抵抗（Ｒｃ）の低減が実現される。  
【０００９】
一方、シリサイド層自体の抵抗（Ｒｓ）については、従来のＴｉＳｉ２（チタンシリサイド）膜やＣｏＳｉ２（コバルトシリサイド）膜より抵抗の低いＮｉＳｉ（ニッケルシリサイド）膜が近年用いられるようになっている。このＮｉＳｉ膜は、低抵抗に加え、低温での形成が可能である点、シリサイド形成時のＳｉ消費量が少なく浅いシリサイド層が形成可能である点、また、仕事関数がＳｉ（シリコン）バンドのミッドギャップ近傍にあり、ｎ型およびｐ型双方のＭＩＳＦＥＴのシリサイド材料としての同時適用に好適な点からも材料として有望視されている。図５３にこのＮｉＳｉ膜をシリサイド層に適用する場合の典型的なプロセスフローを示している。
【００１０】
このように、シリサイド材料としてはＮｉＳｉが有望視されている。このことから、接合の界面抵抗（Ｒｃ）の低抵抗化についても、特に、ＮｉＳｉ層とＳｉ層との界面の低抵抗化がもっとも重要な課題のひとつとなってきている。
【００１１】
ＮｉＳｉ層とＳｉ層との界面抵抗（Ｒｃ）の低抵抗化を実現する手法として、シリサイド形成前にイオン注入によって形成された不純物層を、シリサイド形成の際にシリサイド層とＳｉ層の界面に偏析させ、この界面に高濃度の不純物偏析層を形成する技術、いわゆる不純物偏析プロセスが開示されている（例えば、非特許文献１）。
【００１２】
図５４に、上記不純物偏析プロセスによって作成されたＮｉＳｉ層／Ｓｉ層の界面を裏面ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｒｏｓｃｏｐｙ）により観察した結果を示す。図５４（ａ）は不純物がＡｓ（砒素）の場合、図５４（ｂ）は不純物がＢ（ボロン）の場合である。
【００１３】
図５４（ａ）に示すようにｎ型Ｓｉの代表的不純物であるＡｓ（砒素）の場合は、界面に対して両側に不純物が分布する。これに対し、図５４（ｂ）に示すようにｐ型Ｓｉの代表的不純物であるＢ（ボロン）の場合は、シリサイド化中にＮｉＳｉ膜にＢが取り込まれるため、その多くがＮｉＳｉ膜中に分布しており、Ｓｉ膜側の不純物濃度が極めて低くなっている。
【００１４】
このように、不純物偏析プロセスは、ｎ型ＭＩＳＦＥＴの高性能化にとっては有用であるが、ｐ型ＭＩＳＦＥＴの高性能化にとっては必ずしも有用でない。よって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの両方を備えるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体装置の高性能化のためには、未だ十分なプロセスとはいえなかった。
【００１５】
【非特許文献１】Ａ．Ｋｉｎｏｓｈｉｔａ  ｅｔ  ａｌ．，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ＳＳＤＭ，ｐｐ．１７２−１７３（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、ＣＭＩＳ構造の半導体装置の特性向上のためには、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化と同時に、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化を実現する技術が切望されている。
【００１７】
発明者らは、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために、ＮｉＳｉ層形成後にＢのイオン注入を行う、いわゆる不純物後打ちプロセスを提案している（Ｔ．Ｙａｍａｕｃｈｉ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．３８５  （２００６））。この不純物後打ちプロセスは、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化に極めて有効である。
【００１８】
もっとも、ＣＭＩＳ構造の半導体装置においては、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）低抵抗化と両立させるための製造方法および素子構造の最適化が必要である。
【００１９】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ＣＭＩＳ構造の半導体装置において、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＥＦＥＴの界面抵抗を低減する半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の態様の半導体装置の製造方法は、半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板の第１の半導体領域上に前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記半導体基板の第２の半導体領域上に前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｎ型ＭＩＳＦＥＴのゲート電極を形成し、前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、前記第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、前記第１の半導体領域上にＮｉを含む第１の金属を堆積した後、第１の熱処理によって前記第１の半導体領域をシリサイド化して第１のシリサイド層を形成し、前記第１のシリサイド層上および前記第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第２の熱処理によって、前記第１の半導体領域をシリサイド化して前記第１のシリサイド層を厚膜化するとともに、前記第２の半導体領域をシリサイド化して第２のシリサイド層を形成し、前記第２のシリサイド層にＢまたはＭｇをイオン注入した後、第３の熱処理を加えることを特徴とする。
【００２１】
ここで、第１の態様の半導体装置の製造方法において、前記第３の熱処理後の前記第１のシリサイド層の膜厚が、前記第３の熱処理後の前記第２のシリサイド層の膜厚の２倍以上であることが望ましい。
【００２２】
ここで、第１の態様の半導体装置の製造方法において、前記第３の熱処理後の前記第１のシリサイド層の深さが、前記第１の金属を堆積する直前の前記ｎ型拡散層の深さよりも深いことが望ましい。
【００２３】
ここで、第１の態様の半導体装置の製造方法において、前記第１の金属または前記第２の金属がＰｔを含むことが望ましい。
【００２４】
ここで、第１の態様の半導体装置の製造方法において、前記第２のシリサイド層にＢおよびＭｇをイオン注入することが望ましい。
【００２５】
ここで、第１の態様の半導体装置の製造方法において、前記第１の熱処理の温度が、前記第２の熱処理の温度よりも低温であることが望ましい。
【００２６】
ここで、第１の態様の半導体装置の製造方法において、前記第３の熱処理の温度が、３５０℃以上５５０℃以下であることが望ましい。
【００２７】
ここで、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることが望ましい。
【００２８】
本発明の第１の態様の半導体装置の製造方法は、半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板の第１の半導体領域上に前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記半導体基板の第２の半導体領域上に前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記ｎ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｎ型ＭＩＳＦＥＴのゲート電極を形成し、前記ｐ型ＭＩＳＦＥＴのゲート絶縁膜上に前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、前記第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、前記第１の半導体領域上にＮｉを含む第１の金属を堆積した後、前記第１の金属にＡｓをイオン注入することによって、前記第１の半導体領域をシリサイド化して第１のシリサイド層を形成し、前記第１のシリサイド層上および前記第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第１の熱処理によって、前記第１の半導体領域をシリサイド化して前記第１のシリサイド層を厚膜化するとともに、前記第２の半導体領域をシリサイド化して第２のシリサイド層を形成し、前記第２のシリサイド層にＢまたはＭｇをイオン注入した後、第２の熱処理を加えることを特徴とする。
【００２９】
ここで、第２の態様の半導体装置の製造方法において、前記第１の金属にＡｓをイオン注入する際の、Ａｓのドーズ量が２．４×１０１６ａｔｏｍｓ／ｃｍ２以上３．０×１０１６ａｔｏｍｓ／ｃｍ２以下であることが望ましい。
【００３０】
ここで、第２の態様の半導体装置の製造方法において、前記第２の熱処理後の前記第１のシリサイド層の膜厚が、前記第２の熱処理後の前記第２のシリサイド層の膜厚の２倍以上であることが望ましい。
【００３１】
ここで、第２の態様の半導体装置の製造方法において、前記第２の熱処理後の前記第１のシリサイド層の深さが、前記第１の金属を堆積する直前の前記ｎ型拡散層の深さよりも深いことが望ましい。
【００３２】
ここで、第２の態様の半導体装置の製造方法において、前記第１の金属または前記第２の金属がＰｔを含むことが望ましい。
【００３３】
ここで、第２の態様の半導体装置の製造方法において、前記第２のシリサイド層にＢおよびＭｇをイオン注入することが望ましい。
【００３４】
ここで、第２の態様の半導体装置の製造方法において、前記第２の熱処理の温度が、３５０℃以上５５０℃以下であることが望ましい。
【００３５】
ここで、第２の態様の半導体装置の製造方法において、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることが望ましい。
【００３６】
本発明の一態様の半導体装置は、半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置であって、前記ｎ型ＭＩＳＦＥＴが、前記半導体基板上の第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のチャネル領域の両側に、Ｎｉを含有する第１のシリサイド層で形成されたソース電極およびドレイン電極と、前記１のチャネル領域と前記第１のシリサイド層との間に形成されたＡｓ偏析層を有し、前記ｐ型ＭＩＳＦＥＴが、前記半導体基板上の第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のチャネル領域の両側に、Ｎｉを含有する第２のシリサイド層で形成されたソース電極およびドレイン電極と、前記２のチャネル領域と前記第２のシリサイド層との間に形成されたＢ偏析層またはＭｇ偏析層を有し、前記第１のシリサイド層の膜厚が、前記第２のシリサイド層の膜厚よりも厚いことを特徴とする。
【００３７】
ここで、この半導体装置において、前記第１のシリサイド層の膜厚が、前記第２のシリサイド層の膜厚の２倍以上であることが望ましい。
【００３８】
ここで、この半導体装置において、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであることが望ましい。
【発明の効果】
【００３９】
本発明によれば、ＣＭＩＳ構造の半導体装置において、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＥＦＥＴの界面抵抗を低減する半導体装置の製造方法および半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００４０】
上述のように、本発明の発明者らは、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために、ＮｉＳｉ形成後にＢのイオン注入を行う、いわゆる不純物後打ちプロセスを提案している。本発明は、この不純物後打ちプロセスと、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化に有効とされる不純物偏析プロセスを組み合わせた上で最適化し、ＣＭＩＳ構造を有する半導体装置の高性能化を図ろうとするものである。
【００４１】
そこで、まず、本発明の基礎となっている不純物後打ちプロセスについて簡単に説明する。そして、次に、この不純物後打ちプロセスと不純物偏析プロセスとの比較について、理論的解析結果を含めて簡単に説明する。
【００４２】
図２に不純物後打ちプロセスのプロセスフローを示す。このプロセスでは、一旦、ＮｉＳｉ層を形成した後に、Ｂ等の不純物をＮｉＳｉ層にイオン注入する。その後、アニールすることによって、ＮｉＳｉ層に注入した不純物をＮｉＳｉ層／Ｓｉ層界面に拡散させる。
【００４３】
この不純物後打ちプロセスによって作成したＮｉＳｉ層／Ｓｉ層界面の不純物分布をＳＩＭＳによって分析した結果を図３に示す。横軸には、シリサイド層表面からの深さ、縦軸にはＢ濃度を示す。また、界面位置の確認のため、Ｎｉの分布も同時に示している。
【００４４】
本明細書において、ＳＩＭＳ分析によるＮｉＳｉ層／Ｓｉ層界面位置とは、以下のように定義される。すなわち、Ｎｉ濃度が、バルクのＮｉＳｉ層の濃度から一桁落ちるまでの領域を界面分布とし、その界面分布の深さ範囲の半値の位置をＮｉＳｉ層／Ｓｉ層界面位置とする。図３も、この定義に基づき界面分布と界面位置が示されている。
【００４５】
図３から明らかなように、Ｂ原子が、イオン注入後のアニール温度の上昇とともに、より界面方向に移動し、界面付近にパイルアップしている。そして、ピークのＢ濃度は、シリコン中のＢの固溶限（５．０×１０２０ａｔｏｍｓ／ｃｍ３）程度になっている。このピーク濃度は、図５４（ｂ）に示した不純物偏析プロセスの約一桁増しである。また、Ｓｉ層側へ入るＢの濃度も、不純物偏析プロセスに比較して増大していることがわかる。
【００４６】
次に、同様にＢ原子の不純物後打ちプロセスで作成したＮｉＳｉ層／Ｓｉ層界面の電圧−電流特性を測定した結果を、図４に示す。サンプルはＢイオン注入後のアニールが４５０℃の場合と、５５０℃の場合のものを準備した。測定は、トンネル電流が支配的となる温度領域で行うため、５０ＫでＳｉ層側に正電圧を加えて測定し、電流の立ち上がる電圧（ＶＦ）をモニタすることによって、ショットキー障壁高さ（ＳＢＨ）を見積もった。ＮｉＳｉ層とＳｉ層の間のＳＢＨは、５５０℃のアニールでは、Ｓｉ層側にＢがない真性半導体の場合と比較して、約０．２ｅＶ低下している。不純物偏析プロセスでは、図示しないがＳＢＨの低下量が約０．１５ｅＶであることが知られている。よって、Ｂの不純物後打ちプロセスの不純物偏析プロセスに対する優位性が電気特性からも明らかである。
【００４７】
このように、不純物偏析プロセスによれば、Ｂを不純物として用いた場合に、ＮｉＳｉ層／Ｓｉ層界面付近の不純物濃度を高くでき、この結果ＳＢＨを低下させることができる。よって、このプロセスが、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために極めて有効といえる。
【００４８】
一方、Ｂ原子との比較のために、発明者らがＡｓ原子に対して、不純物後打ちプロセスを適用した場合のＳＩＭＳ分析結果を、図５に示す。この結果と図５４（ａ）との比較からもわかるように、ＮｉＳｉ層／Ｓｉ層界面におけるＡｓ原子のピーク濃度は、不純物偏析プロセスで作成した場合よりも低くなっているだけでなく、分布全体もＮｉＳｉ層側にはいりこんでいる。したがって、不純物後打ちプロセスは、ｐ型ＭＩＳＦＥＴに対しては有効であるが、必ずしも、ｎ型ＭＩＳＦＥＴにとっては、有効とはいえないことがわかる。
【００４９】
次に、発明者らが、不純物後打ちプロセスおよび不純物偏析プロセスでのＮｉＳｉ層／Ｓｉ層界面における、不純物分布の違いを理論的に解析した結果を簡単に説明する。計算方法としては、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ  Ｇｅｎｅｒａｌｉｚｅｄ  Ｇｒａｄｉｅｎｔ  Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。
【００５０】
まず、ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子を不純物原子に置換した場合に、界面構造のエネルギーが、不純物原子の置換位置に応じてどの様に変化するかを計算した。計算結果を図６に示す。
【００５１】
図６上側の結晶構造図において、円で囲まれたＳｉ原子を１個のＢ原子またはＡｓ原子で置換して、それぞれの場合に対応する結晶構造の総エネルギーをプロットしたものが下側のグラフである。エネルギーが低いほうの結晶構造がより安定といえる。なお、エネルギーの基準（０値）は、Ｓｉ層バルクのＳｉ原子を不純物原子が置換した場合、すなわちグラフの右端のプロットの場合のエネルギーとしている。
【００５２】
グラフ中、黒丸がＢ原子で置換した場合、黒三角がＡｓ原子で置換した場合である。いずれの不純物の場合にも、界面近傍のＳｉ原子が置換された時にエネルギーがもっとも低くなり、界面近傍にエネルギー的にもっとも安定となるサイトが存在していることを示している。
【００５３】
したがって、ＮｉＳｉ層／Ｓｉ層界面にＢ原子もしくはＡｓ原子を偏析させることは理論的に可能であると考えられる。
【００５４】
Ｂ原子の場合の不純物後打ちプロセスにおいて、Ｂ原子がＮｉＳｉ層／Ｓｉ層界面に偏析する過程を、図７を参照して説明する。ＮｉＳｉ層にイオン注入されたＢ原子は、まずＮｉＳｉの格子間位置に入る。図７に示すように、格子間位置にＢ原子がある場合は、系のエネルギーが、置換位置にＢ原子がある場合に比較して、１ｅＶ程度高くなっている。
【００５５】
このため、一部のＢ原子は、バルクのＮｉＳｉ層の置換位置に入ることになる。しかし、イオン注入によって多数格子間に導入されたＢ原子の多くが、アニールによる拡散で、バルクのＮｉＳｉ層の置換位置よりも安定な界面付近の置換位置に入ることになる。このようにして、Ｂ原子のＮｉＳｉ層／Ｓｉ層界面への偏析が生じる。
【００５６】
もっとも、不純物偏析プロセスの場合には、Ｂ原子の界面への偏析があまり見られない。これは、次のように説明できる。シリサイド化前に、Ｓｉ中の置換位置に導入されたＢ原子は、シリサイドの過程で、一旦、格子間位置に入る。このとき、Ｓｉの格子間位置にＢ原子が存在するよりも、ＮｉＳｉ層の格子間位置に入るほうが圧倒的に安定であるため、ＮｉＳｉ層側にＢ原子は吸収されていく。そして、その後、Ｓｉ層側に拡散して戻るよりも早く、安定なバルクのＮｉＳｉ層中の置換位置に収まることになる。また、図６から明らかなように、置換位置に関しても、Ｂ原子の場合は、バルクのＮｉＳｉ層にいるほうが、バルクのＳｉ層にいるよりも安定であることも、界面側へのＢ原子の移動を抑制している。
【００５７】
一方、Ａｓ原子の場合も、Ｂ原子と同様、界面で最もエネルギー的に安定となる。しかし、Ｂ原子の場合と異なり、Ａｓ原子は原子半径がＢ原子よりも大きいこともあって、アニール等による拡散が遅い。したがって、不純物後打ちプロセスでは、Ａｓ原子は、界面近傍に偏析するよりもイオン注入されたＮｉＳｉ層の置換位置に入りやすいと考えられる。
【００５８】
これに対し、Ｂ原子の場合と異なり、図６から明らかなように、Ａｓ原子の場合は、バルクのＮｉＳｉ層の置換位置に入るよりも、Ｓｉ層のバルクに入るほうがエネルギー的に安定である。このため、不純物偏析プロセスによれば、ＮｉＳｉ層／Ｓｉ層界面近傍の置換位置に入り、界面近傍に偏析することが可能となると考えられる。
【００５９】
以上のように、発明者らによって、実験的にも理論的にも、Ｂ原子を不純物とするｐ型ＭＩＳＦＥＴの場合には不純物後打ちプロセスが、Ａｓ原子を不純物とするｎ型ＭＩＳＦＥＴの場合には不純物偏析プロセスが、ＮｉＳｉ層／Ｓｉ層界面の低抵抗化を実現する上で、有効であることが明らかになった。
【００６０】
このため、ＣＭＩＳ構造の半導体装置の製造においては、図８に示すように、Ａｓについては不純物偏析プロセス、Ｂについては不純物後打ちプロセスと２つのプロセスを組み合わせることが最も望ましいと考えられる。
【００６１】
もっとも、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴ双方の界面抵抗を最適化しようとする場合、図８のプロセスでも十分であるとはいえないことを発明者らは見出した。すなわち、図８のプロセスで形成される半導体装置は、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴともに同一の膜厚のシリサイド層を有することになる。しかし、実際には、ｎ型ＭＩＳＦＥＴのソース・ドレインのシリサイド層の膜厚を、ｐ型ＭＩＳＦＥＴよりも厚くする方が好ましいのである。
【００６２】
まず、Ａｓの不純物偏析プロセスでは、先にイオン注入されたＡｓ原子をシリサイド形成時のいわゆる雪かき効果によってかき集め、界面にＡｓを偏析させる。したがって、より多くのＡｓを界面に偏析させるためには、シリサイド層は厚いほうが望ましい。
【００６３】
一方、Ｂの不純物後打ちプロセスの場合、シリサイド層が厚くなると、シリサイド層／Ｓｉ層との界面近くに注入するＢの濃度を高くするためには、Ｂのイオン注入の加速エネルギーを増大させる必要がある。そうすると、加速エネルギーの増大に従い、Ｂの深さ方向の分布も広がる。このため、イオン注入によって、ＮｉＳｉ層ではなく、Ｓｉ層側に導入されるＢ原子が増大する。そして、このＢ原子によって形成される拡散層により、ｐ型ＭＩＳＦＥＴのショートチャネル効果が劣化するおそれがある。したがって、Ｂの不純物後打ちプロセスの場合は、シリサイド層は薄いほうが望ましい。
【００６４】
このように、不純物偏析プロセスと不純物後打ちプロセスを組み合わせる場合、シリサイド層の厚さについて、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴでは、最適な厚さが異なるという問題がある。
【００６５】
以下に説明する本発明の実施の形態の半導体装置の製造方法においては、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで異なった膜厚のシリサイド層を形成するために、最初にｎ型ＭＩＳＦＥＴについて所定の膜厚のシリサイド層を形成する。そして、その後、ｎ型ＭＩＳＦＥＴのシリサイド層の厚膜化と、ｐ型ＭＩＳＦＥＴのシリサイド層の形成を同時に行う。
【００６６】
従来技術によって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで異なった膜厚のシリサイド層を形成しようとすると、それぞれのシリサイド層を独立に形成することになる。すなわち、例えば、まずｎ型ＭＩＳＦＥＴのシリサイド層を形成する。その後、ｎ型ＭＩＳＦＥＴをマスクした状態で、ｐ型ＭＩＳＦＥＴのシリサイド層を形成する。
【００６７】
このように、シリサイド層をまったく独立に形成すると、先に形成したｎ型ＭＩＳＦＥＴのシリサイド層にかかる熱処理時間が、ｐ型ＭＩＳＦＥＴのシリサイド層形成の熱処理時間分だけ余分に長くなる。このため、Ｎｉの異常拡散が生ずるおそれが高くなる。また、ｎ型ＭＩＳＦＥＴをマスクする工程が増えることになり、工程が複雑化する。
【００６８】
本発明の実施の形態の製造方法によれば、ｎ型ＭＩＳＦＥＴのシリサイド層の厚膜化と、ｐ型ＭＩＳＦＥＴのシリサイド層の形成を同時に行うため、ｎ型ＭＩＳＦＥＴのシリサイド層にかかる熱処理時間が低減できる。また、ｎ型ＭＩＳＦＥＴをマスクする工程が削減できるため、工程が簡略化できる。
【００６９】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置の製造方法は、半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板の第１の半導体領域上にｎ型ＭＩＳＦＥＴのゲート絶縁膜を形成し、半導体基板の第２の半導体領域上にｐ型ＭＩＳＦＥＴのゲート絶縁膜を形成する。そして、ｎ型ＭＩＳＦＥＴのゲート絶縁膜上にｎ型ＭＩＳＦＥＴのゲート電極を形成し、ｐ型ＭＩＳＦＥＴのゲート絶縁膜上にｐ型ＭＩＳＦＥＴのゲート電極を形成する。そして、第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、第１の半導体領域上にＮｉを含む第１の金属を堆積した後、第１の熱処理によって第１の半導体領域をシリサイド化して第１のシリサイド層を形成する。そして、第１のシリサイド層上および第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第２の熱処理によって、第１の半導体領域をシリサイド化して第１のシリサイド層を厚膜化するとともに、第２の半導体領域をシリサイド化して第２のシリサイド層を形成する。さらに、第２のシリサイド層にＢまたはＭｇをイオン注入した後、第３の熱処理を加える。
【００７０】
図１は、本実施の形態の半導体装置の製造方法で形成される、本実施の形態の半導体装置の断面図である。
【００７１】
この半導体装置は、例えば、シリコンの半導体基板１００上に、ｎ型ＭＩＳＦＥＴ２００とｐ型ＭＩＳＦＥＴ３００を有している。このｎ型ＭＩＳＦＥＴ２００は、シリコン基板１００に形成されたｐウェル２０２に形成されている。また、このｐ型ＭＩＳＦＥＴ３００は、シリコン基板１００に形成されたｎウェル３０２上に形成されている。そして、ｎ型ＭＩＳＦＥＴ２００が形成される領域と、ｐ型ＭＩＳＦＥＴ３００が形成される領域との境界には、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。
【００７２】
そして、ｎ型ＭＩＳＦＥＴ２００が、シリコン基板１００上の第１のチャネル領域２０４と、第１のチャネル領域２０４上に形成された第１のゲート絶縁膜２０６と、第１のゲート絶縁膜２０６上に形成された第１のゲート電極２０８と、第１のチャネル領域２０４の両側に、例えばＮｉＳｉからなる第１のシリサイド層２１０で形成されたソース電極およびドレイン電極と、第１のチャネル領域２０４と第１のシリサイド層２１０との間に形成されたＡｓ偏析層２１２を有している。
【００７３】
このＡｓ偏析層２１２は、例えば、８×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７４】
また、ｎ型ＭＩＳＦＥＴ２００のゲート電極２０８上には、例えば、ＮｉＳｉからなる第１のゲートシリサイド層２１４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【００７５】
そして、ｐ型ＭＩＳＦＥＴ３００が、シリコン基板１００上の第２のチャネル領域３０４と、第２のチャネル領域３０４上に形成された第２のゲート絶縁膜３０６と、第１のゲート絶縁膜３０６上に形成された第２のゲート電極３０８と、第２のチャネル領域３０４の両側に、例えばＮｉＳｉからなる第１のシリサイド層２１０で形成されたソース電極およびドレイン電極と、第２のチャネル領域３０４と第２のシリサイド層３１０との間に形成されたＢ偏析層３１２を有している。
【００７６】
このＢ偏析層は、例えば、８×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７７】
また、ｐ型ＭＩＳＦＥＴ３００のゲート電極３０８上には、例えば、ＮｉＳｉからなる第２のゲートシリサイド層３１４が形成されている。また、ゲート電極３０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜３１６が形成されている。
【００７８】
この半導体装置においては、ｎ型ＭＩＳＦＥＴの第１のシリサイド層２１０の膜厚が、ｐ型ＭＩＳＦＥＴの第２のシリサイド層３１０の膜厚よりも厚くなっている。
【００７９】
次に、本実施の形態の半導体装置の製造方法について、図９ないし図１７を参照して説明する。
【００８０】
まず、図９に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。この素子分離領域１０２は、後に、ｎ型ＭＩＳＦＥＴが形成される第１の半導体領域２５０と、ｐ型ＭＩＳＦＥＴが形成される第２の半導体領域の３５０との境界部に形成される。その後、ｎ型ウェル２０２およびｐ型ウェル３０２を不純物のイオン注入により形成する。
【００８１】
次に、図１０に示すように、第１の半導体領域２５０上に、例えば、シリコン酸化膜で形成される、第１のゲート絶縁膜２０６をＥＯＴにして１ｎｍ程度形成する。同様に、第２の半導体領域３５０上に、例えば、シリコン酸化膜で形成される、第２のゲート絶縁膜３０６をＥＯＴにして１ｎｍ程度形成する。これらの、第１のゲート絶縁膜２０６と第２のゲート絶縁膜３０６は同時に形成されてもかまわない。
【００８２】
そして、第１のゲート絶縁膜２０６上に、第１のゲート電極２０８となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、第１のゲート絶縁膜２０６および第１のゲート電極２０８をゲート長が３０ｎｍ程度となるようにパターン形成する。
【００８３】
そして、同様に第２のゲート絶縁膜３０６上に、第２のゲート電極３０８となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、第２のゲート絶縁膜３０６及び第２のゲート電極３０８をゲート長が３０ｎｍ程度となるようにパターン形成する。
【００８４】
なお、ポリシリコン膜の堆積や、第１のゲート絶縁膜２０６および第１のゲート電極２０８と、第２のゲート絶縁膜３０６および第２のゲート電極３０８のパターン形成は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで同時におこなわれてもかまわない。
【００８５】
必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００８６】
次に、図１１に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜を第１のゲート電極２０８、第２のゲート電極３０８の側面部にのみ残す。これにより、側壁絶縁膜２１６、３１６を形成する。
【００８７】
次に、第２の半導体領域３５０上をリソグラフィーによりレジスト膜でマスクし、ゲート電極２０８および側壁絶縁膜２１６をマスクに、Ａｓ（砒素）を、イオン注入により第１の半導体領域２５０に導入する。これにより、例えば、１×１０２１ａｔｏｍｓ／ｃｍ３程度のｎ型拡散層２２０を形成する。
【００８８】
次に、図１２に示すように、例えば、シリコン酸化膜からなる保護膜１０６を、ＬＰＣＶＤ法による堆積と、リソグラフィーとＲＩＥによるパターニングで、第２の半導体領域３５０上のみに形成する。そして、例えば、スパッタ法により、第１の金属として、厚さ１０ｎｍ程度のＮｉ膜１０８を第１の半導体領域２５０上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１０８が接するよう堆積する。
【００８９】
そして、その後、図１３に示すように、第１の熱処理として、例えば、ＲＴＡにより、３５０℃、３０秒程度のアニールを行い、第１の半導体領域２５０をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉからなる第１のシリサイド層２１０を形成する。この時、ゲート電極２０８上にも第１のゲートシリサイド層２１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０８を剥離する。この第１のシリサイド層２１０が、ｎ型ＭＩＳＦＴのソース・ドレイン電極となる。
【００９０】
第１のシリサイド層２１０が形成される際に、ｎ型拡散層２２０がシリサイド化することにより、Ａｓ偏析層２１２が第１のシリサイド層２１０の界面、すなわちＮｉＳｉ層／Ｓｉ層界面に形成される。
【００９１】
次に、図１４に示すように、例えば、スパッタ法により、厚さ８ｎｍ程度のＮｉ膜１１０を、第２の金属として第１の半導体領域２５０上および第２の半導体領域３５０上に堆積する。
【００９２】
その後、図１５に示すように、第２の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行う。そして、先に形成されている第１のシリサイド層２１０の下の第１の半導体領域２５０をシリサイド化して、第１のシリサイド層２１０を厚膜化する。このとき、第１のシリサイド層２１０は厚さ３６ｎｍ程度となる。
【００９３】
なお、第１の熱処理、第２の熱処理または後述する第３の熱処理によって、第１の半導体領域２５０をシリサイド化する際に、シリサイド化前のｎ型拡散層２２０の深さよりも深い領域まで第１の半導体領域２５０をシリサイド化することが望ましい。すなわち、最終的に形成される第１のシリサイド層２１０の深さが、第１の金属であるＮｉ膜１０８を堆積する直前のｎ型拡散層の深さよりも深いことが望ましい。これによって、ｎ型拡散層２２０中のより多くのＡｓを、より急峻な濃度プロファイルで第１のシリサイド層２１０の界面に偏析させることが可能となり、一層のショットキー障壁の低減が実現できるからである。
【００９４】
また、同時に第２の半導体領域３５０をシリサイド化して、厚さ１６ｎｍ程度のＮｉＳｉからなる第２のシリサイド層３１０を形成する。この第２のシリサイド層２１０が、ｐ型ＭＩＳＦＴのソース・ドレイン電極となる。この時、ゲート電極３０８上にも第２のゲートシリサイド層３１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１１０を剥離する。
【００９５】
ここで第１の熱処理の温度が、第２の熱処理の温度よりも低温であることが望ましい。ニッケルのシリサイドには多くの相が存在する。もっとも低温のアニール温度で形成されるのは、ダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、アニール温度の上昇とともに、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルダイシリサイド（ＮｉＳｉ２）の順で形成される。
【００９６】
上述したように、ＬＳＩに適用する場合には、このうちニッケルモノシリサイド（ＮｉＳｉ）が好ましい。このため、第２の熱処理においてはニッケルモノシリサイド（ＮｉＳｉ）が形成されるだけの十分なアニール温度が要求される。もっとも、第１の熱処理においては、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）が形成されなくともかまわない。すなわち、後の余剰Ｎｉの剥離の際の選択性が得られるダイニッケルシリサイド（Ｎｉ２Ｓｉ）化するアニール温度を与えれで十分である。そして、後の第２の熱処理および第３の熱処理によって、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）化することが可能でなる。
【００９７】
第１の熱処理の温度を、第２の熱処理の温度よりも低温とすることにより、第１のシリサイド層が過剰な熱プロセスをへて、第１のシリサイド層中のＮｉが異常拡散し、ジャンクションリークが増大することを抑制することが出来る。
【００９８】
次に、図１５に示すように第１の半導体領域２５０上をレジスト膜（図示せず）で覆った後に、第２の半導体領域３５０上に、Ｂ原子をイオン注入する。このＢ原子は、第２のシリサイド３１０中に導入されることになる。
【００９９】
その後、図１６に示すように、第３の熱処理として、例えば、ＲＴＡにより、５００℃、１０秒程度のアニールを行う。このアニールにより、Ｂ原子を第２のシリサイド３１０の界面、すなわち、ＮｉＳｉ層／Ｓｉ層界面に偏析して、Ｂ偏析層３１２が形成される。
【０１００】
この第３の熱処理の温度は、３５０℃以上５５０℃以下であることが望ましい。この範囲を下回ると、Ｂ偏析層の濃度が十分高くならない恐れがあるからである。また、この温度を上回ると、第１および第２のシリサイド層のＮｉがＳｉ層中に異常拡散することにより、ジャンクションリークが増大する恐れがあるからである。
【０１０１】
なお、イオン注入の条件は、イオン注入直後のＢ原子の濃度ピークが第２のシリサイド層３１０中に入るように設定されることが望ましい。これによって、Ｂ原子を効果的に偏析させ、Ｂ偏析層３１２の不純物濃度を一層高くすることが可能となるからである。
【０１０２】
以上のようにして、ｎ型ＭＩＳＦＥＴのソース・ドレイン電極となる第１のシリサイド層２１０と、ｐ型ＭＩＳＦＥＴのソース・ドレイン電極となる第２のシリサイド層３１０とが形成される。そして、第１のシリサイド層２１０が第２のシリサイド層３１０よりも厚く形成される。
【０１０３】
また、これらのシリサイド層の膜厚について、第３の熱処理後の第１のシリサイド層の膜厚が、第３の熱処理後の第２のシリサイド層の膜厚の２倍以上であることが望ましい。２倍以上にすることにより、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの界面抵抗を同等にすることが可能だからである。以下、この理由について、理論的に説明する。
【０１０４】
図６に示す界面構造の全エネルギーにおいて、Ａｓ原子の場合の最大値と最小値の差をΔＥＡｓとすると、
ΔＥＡｓ≒１．４ｅＶ
であり、不純物偏析プロセスにおいては、このエネルギー差に応じてＳｉ層への移動がおこると考えられる。
【０１０５】
一方、Ｂ原子の場合には、ＮｉＳｉ層からＳｉ層へ入る場合に、超えるべきエネルギー障壁は、図６より０．７ｅＶである。しかし、ＮｉＳｉ層中のＢ原子の拡散バリアがそれより大きく１．３５ｅＶである。したがって、実際に、Ｂ原子のＮｉＳｉ層からＳｉ層への移動を制約するエネルギー障壁の高さは、
ΔＥＢ≒１．３５ｅＶ
となる。
【０１０６】
よって、例えば、アニール温度５００℃（＝７７３Ｋ）において、Ｓｉ層側に入る確率は、
ｅｘｐ（ΔＥＡｓ−ΔＥＢ／ｋＴ）≒２．０
から、Ｂ原子がＡｓ原子の約２倍と考えられる。
【０１０７】
よって、ｎ型ＭＩＳＦＥＴのソース・ドレイン電極のＮｉＳｉ層の厚さを、ｐ型ＭＩＳＦＥＴのＮｉＳｉ層の厚さの２倍にすれば、不純物量およびプロセス温度が同等の場合に、Ｓｉ層側に偏析する不純物の濃度を同程度にすることが可能となる。よって、ショットキー障壁高さも同程度になり、界面抵抗も同等にそろえることが出来る。
【０１０８】
さらに、通常、ｎ型ＭＩＳＦＥＴのキャリアである電子の移動度は、ｐ型ＭＩＳＦＥＴのキャリアである正孔の移動度に比較して２倍以上と高い。このため、ｎ型ＭＩＳＦＥＴにおいては、トランジスタの性能向上において、ｐ型ＭＩＳＦＥＴよりも、ソース・ドレイン電極の界面抵抗や、ソース・ドレイン電極のバルクの抵抗自体を一層低減することが必要とされる。
【０１０９】
したがって、ｎ型ＭＩＳＦＥＴにおいては、界面抵抗がｐ型ＭＩＳＦＥＴと同等以上となる２倍以上のＮｉＳｉ層膜厚を有することが望ましい。
【０１１０】
そして、バルクのＮｉＳｉ層の抵抗を、チャネルの移動度に反比例するチャネル抵抗にあわせて１／２以下とする観点からも、ｎ型ＭＩＳＦＥＴのＮｉＳｉ層が、ｐ型ＭＩＳＦＥＴのＮｉＳｉ層の２倍以上の膜厚を有することが望ましい。
【０１１１】
本実施の形態の半導体装置の製造方法によれば、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの、それぞれのソース・ドレイン電極となるシリサイド層の厚さを変えることが可能である。これによって、それぞれのソース・ドレイン電極の界面に形成される不純物偏析層の濃度プロファイルを個別に最適化できる。したがって、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴそれぞれのソース・ドレイン電極の界面抵抗を最適化でき、ＣＭＩＳ構造の半導体装置の高性能化を実現できる。
【０１１２】
本実施の形態の製造方法によって、製造される図１の半導体装置は、上述したように、ｎ型ＭＩＳＦＥＴはＡｓ偏析層を、ｐ型ＭＩＳＦＥＴはＢ偏析層をソース・ドレイン部に有している。さらに、第１のシリサイド層の膜厚が、前記第２のシリサイド層の膜厚より厚い。
【０１１３】
このような、構造を有することにより、界面抵抗の低抵抗化が実現できる。さらに、電子と正孔の移動度の違いから、ｐ型ＭＩＳＦＥＴよりもｎ型ＭＩＳＦＥＴに一層厳しく要求される寄生抵抗の低減を実現できる。
【０１１４】
このとき、ｎ型ＭＩＳＦＥＴの第１のシリサイド層の膜厚を、ｐ型ＭＩＳＦＥＴの第２のシリサイド層の膜厚の２倍以上とすることにより、チャネル抵抗の比と、バルクのＮｉＳｉ層の抵抗の比を近づけることが可能となり半導体装置の特性が一層向上する。
【０１１５】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例の半導体装置および半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのそれぞれが、エクステンション拡散層を有する以外は、第１の実施の形態の半導体装置および半導体装置の製造方法と同様であるので、記述を省略する。
【０１１６】
図１７は、本変形例の半導体装置の断面図である。図のように、ｎ型ＭＩＳＦＥＴ２００は、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＡｓのエクスション拡散層２３０を有している。また、ｐ型ＭＩＳＦＥＴ３００は、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＢのエクスション拡散層２３０を有している。
【０１１７】
本変形例の半導体装置は、例えば、第１の実施の形態の半導体装置の製造方法において、図１０に示すゲート電極２０８、３０８形成後に、ｎ型ＭＩＳＦＥＴが形成される第１の半導体領域２５０にＡｓのイオン注入を、ｐ型ＭＩＳＦＥＴが形成される第２の半導体領域２５０にＢのイオン注入を行うことによって製造可能である。
【０１１８】
本実施の形態の半導体装置および半導体装置の製造方法によれば、エクステンション拡散層を付加することにより、第１の実施の形態の効果に加えて、ＭＩＳＦＥＴの特性最適化、具体的には、ショートチャネル効果と動作電流との最適化等が容易になるという効果が得られる。
【０１１９】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置の製造方法は、第２のシリサイド層にＢおよびＭｇをイオン注入した後、第３の熱処理を加えること以外は、第１の実施の形態と同様であるので記述を省略する。
【０１２０】
本実施の形態によれば、第１の実施の形態に比較して、一層ｐ型ＭＩＳＦＥＴの界面抵抗を低減することが可能となる。
【０１２１】
まず、ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子をＭｇ原子に置換した場合に、界面構造のエネルギーが、Ｍｇ原子の置換位置に応じてどの様に変化するかを計算した。計算結果を図６に示す。
【０１２２】
図１８上側の結晶構造図において、円で囲まれたＳｉ原子を１個のＭｇ原子で置換して、それぞれの場合に対応する結晶構造の総エネルギーをプロットしたものが下側のグラフである。エネルギーが低いほうの結晶構造がより安定といえる。なお、エネルギーの基準（０値）は、Ｓｉ層バルクのＳｉ原子をＭｇ原子が置換した場合、すなわちグラフの右端のプロットの場合のエネルギーとしている。
【０１２３】
図１８から明らかなように、Ｂ原子の場合と同様、界面近傍のＳｉ原子がＭｇ原子で置換された時にエネルギーがもっとも低くなり、界面近傍にエネルギー的にもっともＭｇが安定となるサイトが存在していることを示している。
【０１２４】
したがって、ＮｉＳｉ層／Ｓｉ層界面に、Ｂ原子の場合と同様、Ｍｇ原子を偏析させることは理論的に可能であると考えられる。
【０１２５】
図１９は、Ｍｇ原子で不純物偏析層を形成した場合のショットキー障壁高さを計算した結果である。横軸は電子のエネルギー、縦軸は局所状態密度（Ｌｏｃａｌ  Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ；ＬＤＯＳ）である。比較のため、Ｂ原子で不純物偏析層を形成した場合、不純物偏析層を有しない場合も示す。
【０１２６】
図１９から明らかなように、Ｂ原子の場合以上に、Ｍｇ原子で不純物偏析層とした場合に、界面での電気双極子（ダイポール）の影響が強くなり、ショットキー障壁高さが低下することがわかる。
【０１２７】
したがって、本実施の形態のように、Ｂ原子にＭｇ原子を加えて不純物偏析層を形成することは、ｐ型ＭＩＳＦＥＴのＮｉＳｉ層／Ｓｉ層界面のショットキー障壁高さを低減させ、界面抵抗を低くする上で極めて有効である。
【０１２８】
なお、本実施の形態において、Ｍｇ原子単独でなく、Ｂ原子とあわせて不純物偏析層を形成するのは、Ｍｇ原子のＳｉに対する固溶限がＢ原子に比べて低いため、Ｍｇ原子単独で不純物偏析層を形成した場合には、不純物濃度の不足によりショットキー障壁が十分に下がらない恐れがあるためである。しかしながら、Ｍｇ原子単独で不純物偏析層を形成することを本発明が排除しているわけではない。
【０１２９】
また、本実施の形態の半導体装置は、第１の実施の形態の半導体装置の製造方法において、図１５に示した工程で、第２の半導体領域３５０に、Ｂ原子をイオン注入する際に、あわせて、Ｍｇ原子をイオン注入することで製造することが可能である。
【０１３０】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置の製造方法は、第１の金属および第２の金属がＮｉ単体ではなく、Ｐｔを含有すること以外は、第１の実施の形態と同様であるので記述を省略する。
【０１３１】
本実施の形態においては、第１の実施の形態の図１２で、第１の金属１０８を堆積する際に、Ｐｔを含有したＮｉを堆積する。また、第１の実施の形態の図１４で、第２の金属１１０を堆積する際に、Ｐｔを含有したＮｉを堆積する。
【０１３２】
不純物後打ちプロセスの場合、イオン注入後に不純物を偏析させるアニールの分だけ、通常のシリサイドプロセスと比較してアニール時間が長くなる。したがって、ＮｉＳｉ層中の余剰Ｎｉ原子のチャネル部への異常拡散が起こりやすくなる。このようなＮｉの異常拡散が生ずると、ジャンクションリークが増大し、例えば、ＬＳＩの待機電流が増大するという問題が生ずる。
【０１３３】
ここで、ＮｉにＰｔを添加した膜をＳｉと反応させてシリサイドを形成すると、Ｎｉの異常拡散が抑制される。したがって、本実施の形態の半導体装置の製造方法によれば、第１の実施の形態の効果に加え、さらにソース・ドレインのジャンクションリークが抑制された半導体装置の製造を可能にするという効果が得られる。
【０１３４】
なお、Ｎｉ膜に含有するＰｔ量は、原子濃度で、５％以上１０％以下であることが望ましい。なぜなら、この範囲を下回ると、Ｎｉの異常拡散効果が低下し始めるからである。また、この範囲を上回ると、高価なＰｔの使用による製造コストの増大が懸念されるからである。
【０１３５】
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置の製造方法は、第１のシリサイド層を形成するアニール処理である第１の熱処理に代えて、Ａｓのイオン注入をする以外は第１の実施の形態と同様であるので記述を省略する。
【０１３６】
発明者らは、シリコン上にスパッタしたＮｉ膜にＡｓをイオン注入することにより、ニッケルシリサイドを形成することが可能であることを見出した。本実施の形態の製造方法は、この知見を応用したものである。
【０１３７】
図２０および図２１を参照しつつ、本実施の形態の半導体装置の製造方法について具体的に説明する。
【０１３８】
まず、図１１に示すように、第２の半導体領域３５０上をリソグラフィーによりレジストでマスクし、ゲート電極２０８および側壁絶縁膜２１６をマスクに、Ａｓ（砒素）を、イオン注入によって第１の半導体領域２５０に導入するまでは、第１の実施の形態と同様である。
【０１３９】
次に、図２０に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜１０８を第１の半導体領域２５０上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１０８が接するよう堆積する。そして、第２の半導体領域３５０をレジスト膜でマスクし、第１の半導体領域２５０上にＡｓをイオン注入する。
【０１４０】
そして、図２１に示すように、このＡｓのイオン注入により発生する熱で第１の半導体領域２５０をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉからなる第１のシリサイド層２１０を形成する。この時、ゲート電極２０８上にも第１のゲートシリサイド層２１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０８を剥離する。
【０１４１】
その後の工程は、第１の実施の形態と同様である。
【０１４２】
本実施の形態によれば、第１の実施の形態に比べ、図１２に示されるような第１のシリサイド層形成の際に第２の半導体領域を保護する保護膜１０６の形成工程が不要となる。したがって、第１の実施の形態の効果に加え、さらに簡便なプロセスで高性能なＣＭＩＳ構造の半導体装置を製造することが可能となる。
【０１４３】
以下、本実施の形態で用いられるＮｉ膜のイオン注入によるシリサイド化プロセスについて、簡単に説明する。
【０１４４】
Ａｓ原子をＳｉ結晶内部にいオン注入した時に放出されるエネルギーを計算するため、Ｓｉ６４の単位格子を用いて、Ａｓ原子が格子間位置に入るとき、さらに、Ａｓ原子がＳｉ置換位置に入るときの生成エネルギーを計算した。生成エネルギーは以下の式により定義される。
【０１４５】
まず、Ｓｉ層のＳｉ置換位置にＡｓが原子入る場合の生成エネルギーＥｆＳｉは以下のように表される。
ＥｆＳｉ＝−Ｅ（１個のＡｓ原子を含むＳｉ６３個のセル構造）
−Ｅ（バルク中の１個のＳｉ原子）
＋Ｅ（Ｓｉ６４個のセル構造）
＋Ｅ（真空中の１個のＡｓ原子）
【０１４６】
次に、Ｓｉ層の格子間位置にＡｓ原子が入る場合の生成エネルギーＥｆｉｎｔは以下のように表される。
Ｅｆｉｎｔ＝−Ｅ（１個のＡｓ原子を格子間に含むＳｉ６４個のセル構造）
＋Ｅ（Ｓｉ６４個のセル構造）
＋Ｅ（真空中の１個のＡｓ原子）
【０１４７】
ただし、Ａｓ原子がＳｉ置換位置に入る場合には、格子点から出たＳｉ原子は再びバルクのＳｉ層に戻るとして計算を実行した。
【０１４８】
この結果、
ＥｆＳｉ＝２．３３ｅＶ
Ｅｆｉｎｔ＝−０．６１ｅＶ
という結果が得られた。
【０１４９】
ここで、生成エネルギーが負になることから、Ａｓ原子は基本的には格子間に入ることが出来ず、Ｓｉ置換位置に入ることになる。よって、２．３３ｅＶのエネルギーが放出されることになる。すなわち、熱が発生することになる。
【０１５０】
例えば、１０１６ａｔｏｍｓ／ｃｍ２のドーズ量のＡｓを２０ＫｅＶで打ち込んだときの表面濃度は１０２１ａｔｏｍｓ／ｃｍ３である。１ｃｍ３あたりのＳｉ結晶の熱容量を１．０２×１０１９ｅＶ／Ｋ・ｃｍ３を用いて、イオン注入による上昇温度を求める。すると、（２．３３ｅＶ×１０２１）／（１．０２×１０１９）＝２２８Ｋとなる。
【０１５１】
ここで、ＮｉＳｉ層が生成される温度範囲を、３５０℃から５００℃とする。すると、この温度を実現するために必要なＡｓのドーズ量は、上昇温度がドーズ量に比例するので、２．４×１０１６ａｔｏｍｓ／ｃｍ２から３．０×１０１６ａｔｏｍｓ／ｃｍ２となる。
【０１５２】
このため、本実施の形態の半導体装置の製造方法において、Ａｓイオン注入のドーズ量は、２．４×１０１６ａｔｏｍｓ／ｃｍ２以上３．０×１０１６ａｔｏｍｓ／ｃｍ２以下であることが望ましい。
【０１５３】
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置および半導体装置の製造方法は、半導体装置を構成するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであること以外は第１の実施の形態と同様であるので記述を省略する。
【０１５４】
図２２は、本実施の形態の半導体装置の斜視図である。
【０１５５】
図１に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板１００上に、Ｆｉｎ型のｎ型ＭＩＳＦＥＴ２００と、Ｆｉｎ型のｐ型ＭＩＳＦＥＴ３００を有している。
【０１５６】
そして、ｎ型ＭＩＳＦＥＴ２００は、第１のチャネル領域２０４の両側に、例えばＮｉＳｉからなる第１のシリサイド層２１０で形成されたソース電極およびドレイン電極と、第１のチャネル領域２０４と第１のシリサイド層２１０との間に形成されたＡｓ偏析層２１２を有している。
【０１５７】
そして、このチャネル領域２０４は、半導体基板１００に垂直なＦｉｎ形状をしており、相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、例えばシリコン酸化膜からなる第１のゲート絶縁膜が形成されている。その第１のゲート絶縁膜上に、第１のゲート電極２０８が形成されている。このように、本実施の形態のｎ型ＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１５８】
そして、ｐ型ＭＩＳＦＥＴ３００は、第２のチャネル領域２０４の両側に、例えばＮｉＳｉからなる第２のシリサイド層３１０で形成されたソース電極およびドレイン電極と、第２のチャネル領域３０４と第２のシリサイド層３１０との間に形成されたＢ偏析層３１２を有している。
【０１５９】
そして、このチャネル領域３０４は、半導体基板１００に垂直なＦｉｎ形状をしており、相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、例えばシリコン酸化膜からなる第２のゲート絶縁膜が形成されている。その第２のゲート絶縁膜上に、第２のゲート電３０８が形成されている。このように、本実施の形態のｐ型ＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１６０】
次に、本実施の形態の半導体装置の製造方法について、図２３ないし図４９を参照して説明する。
【０１６１】
まず、図２３の平面図、図２３のＡ−Ａ’方向の断面図である図２４（ａ）、図２３のＢ−Ｂ’方向の断面図である図２４（ｂ）、図２３のＣ−Ｃ’方向の断面図である図２４に示すように、半導体シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜４１０を堆積する。その後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜２１０とシリコン基板１００をエッチングし、素子領域４０１および素子分離領域となる溝を形成する。
【０１６２】
次に、図２６の平面図、図２６のＡ−Ａ’方向の断面図である図２７（ａ）、図２６のＢ−Ｂ’方向の断面図である図２７（ｂ）、図２６のＣ−Ｃ’方向の断面図である図２８に示すように、素子分離領域となる溝にシリコン酸化膜等の絶縁膜４１５が堆積され、この絶縁膜４１５が化学的機械的研磨法（以下、ＣＭＰともいう）等により、絶縁膜４１０の上面まで平坦化され、素子分離領域が形成される。その後、絶縁膜４１５の一部が除去され、素子領域４０１の側面が露出するよう溝４０５が形成される。
【０１６３】
次に、図２９の平面図、図２９のＡ−Ａ’方向の断面図である図３０（ａ）、図２９のＢ−Ｂ’方向の断面図である図３０（ｂ）、図２９のＣ−Ｃ’方向の断面図である図３１に示すように、第１の半導体領域２５０の素子領域４０１の側面部に第１のゲート絶縁膜２０６が形成される。また、第２の半導体領域３５０の素子領域４０１の側面部に第２のゲート絶縁膜３０６が形成される。
【０１６４】
これらの、ゲート絶縁膜２０６、３０６としては、例えば、熱酸化法によるシリコン酸化膜であってもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
【０１６５】
次に、第１のゲート絶縁膜２０６および第２のゲート絶縁膜３０６上に、第１のゲート電極２０８および第２のゲート電極３０８となる導電材が堆積され、溝４０５が埋め込まれる。その後、ＣＭＰにより、絶縁膜４１０の上面が露出するまで埋め込まれた導電材およびゲート絶縁膜が平坦化される。ここで、ゲート電極２０８、３０８となる導電材は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【０１６６】
次に、図３２の平面図、図３２のＡ−Ａ’方向の断面図である図３３（ａ）、図３２のＢ−Ｂ’方向の断面図である図３３（ｂ）、図３２のＣ−Ｃ’方向の断面図である図３４に示すように、ゲート配線４２０となる導電材が堆積される。そして、リソグラフィーおよびＲＩＥにより、素子領域４０１をはさんで別れているゲート電極を物理的かつ電気的に接続するように、ゲート配線４２０が形成される。ここで、ゲート配線４２０は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【０１６７】
その後、例えば、シリコン窒化膜からなる側壁絶縁膜４３０がゲート配線４２０の両側に形成される。
【０１６８】
次に、第２の半導体領域３５０上をリソグラフィーによりレジストでマスクし、ゲート配線４２０および側壁絶縁膜４３０をマスクに、Ａｓ（砒素）を、イオン注入により第１の半導体領域２５０に導入する。これにより、例えば、１×１０２１ａｔｏｍｓ／ｃｍ３程度のｎ型拡散層２２０を形成する。
【０１６９】
次に、図３５の平面図、図３５のＡ−Ａ’方向の断面図である図３６（ａ）、図３５のＢ−Ｂ’方向の断面図である図３６（ｂ）、図３５のＣ−Ｃ’方向の断面図である図３７に示すように、例えば、シリコン酸化膜からなる保護膜１０６を、ＬＰＣＶＤ法による堆積と、リソグラフィーとＲＩＥによるパターニングで、第２の半導体領域３５０上のみに形成する。そして、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜１０８を第１の半導体領域２５０上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１０８が接するよう堆積する。
【０１７０】
次に、図３８の平面図、図３８のＡ−Ａ’方向の断面図である図３９（ａ）、図３８のＢ−Ｂ’方向の断面図である図３９（ｂ）、図３８のＣ−Ｃ’方向の断面図である図４０に示すように、第１の熱処理として、例えば、ＲＴＡにより、３５０℃、３０秒程度のアニールを行い、第１の半導体領域２５０をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉからなる第１のシリサイド層２１０を形成する。この時、第１の半導体領域２５０のゲート配線４２０上にも第１のゲートシリサイド層２１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０８を剥離する。
【０１７１】
第１のシリサイド層２１０が形成される際に、ｎ型拡散層２２０がシリサイド化することにより、Ａｓ偏析層２１２が第１のシリサイド層２１０の界面、すなわちＮｉＳｉ層／Ｓｉ層界面に形成される。
【０１７２】
次に、図４１の平面図、図４１のＡ−Ａ’方向の断面図である図４２（ａ）、図４１のＢ−Ｂ’方向の断面図である図４２（ｂ）、図４１のＣ−Ｃ’方向の断面図である図４３に示すように、例えば、スパッタ法により、厚さ８ｎｍ程度のＮｉ膜１１０を、第１の半導体領域２５０上および第２の半導体領域３５０上に堆積する。
【０１７３】
次に、図４４の平面図、図４４のＡ−Ａ’方向の断面図である図４５（ａ）、図４４のＢ−Ｂ’方向の断面図である図４５（ｂ）、図４４のＣ−Ｃ’方向の断面図である図４６に示すように、第２の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行う。そして、先に形成されている第１のシリサイド層２１０の下の第１の半導体領域２５０をシリサイド化して、第１のシリサイド層２１０を厚膜化する。このとき、第１のシリサイド層２１０は厚さ３６ｎｍ程度となる。
【０１７４】
また、同時に第２の半導体領域３５０をシリサイド化して、厚さ１６ｎｍ程度のＮｉＳｉからなる第２のシリサイド層３１０を形成する。この時、第２の半導体領域３５０上のゲート配線４２０上にも第２のゲートシリサイド層３１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１１０を剥離する。
【０１７５】
次に、第１の半導体領域２５０上をレジスト膜（図示せず）で覆った後に、第２の半導体領域３５０上に、Ｂ原子をイオン注入する。このＢ原子は、第２のシリサイド層３１０中に導入されることになる。
【０１７６】
次に、図４７の平面図、図４７のＡ−Ａ’方向の断面図である図４８（ａ）、図４７のＢ−Ｂ’方向の断面図である図４８（ｂ）、図４７のＣ−Ｃ’方向の断面図である図４９に示すように、第３の熱処理として、例えば、ＲＴＡにより、５００℃、１０秒程度のアニールを行う。このアニールにより、Ｂ原子を第２のシリサイド３１０の界面、すなわち、ＮｉＳｉ層／Ｓｉ層界面に偏析して、Ｂ偏析層３１２が形成される。
【０１７７】
以上のようにして、図２２に示す本実施の形態の半導体装置が製造される。上述のように、ｎ型ＭＩＳＦＥＴのソース・ドレイン電極となる第１のシリサイド層２１０と、ｐ型ＭＩＳＦＥＴのソース・ドレイン電極となる第２のシリサイド層３１０とが形成される。そして第１のシリサイド層２１０が第２のシリサイド層３１０よりも厚くなっていることは第１の実施の形態の半導体装置と同様である。
【０１７８】
Ｆｉｎ型ＭＩＳＦＥＴは、ゲートの支配力が非常に強いため、ドレイン電界によるソース端でのバリア低下（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇを抑えることができ、短チャネル効果に強いという特徴を持っている。
【０１７９】
よって、本実施の形態の半導体装置および製造方法によれば、第１の実施の形態の効果に加え、短チャネル効果を抑制するという効果を得ることが可能となる。
【０１８０】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１８１】
例えば、実施の形態においては、半導体基板の材料がＳｉ（シリコン）である場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を材料とする半導体基板についても適用することが可能である。
【０１８２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１８３】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】不純物後打ちプロセスのプロセスフローを示す図。
【図３】不純物後打ちプロセスによって作成したＮｉＳｉ層／Ｓｉ層界面の不純物分布をＳＩＭＳによって分析した結果を示す図。
【図４】Ｂ原子の不純物後打ちプロセスで作成したＮｉＳｉ層／Ｓｉ層界面の電圧−電流特性を測定した結果第１の実施の形態の半導体装置の製造工程を示す図。
【図５】Ａｓ原子に対して、不純物後打ちプロセスを適用した場合のＳＩＭＳ分析結果を示す図。
【図６】ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子を不純物原子に置換した場合に、界面構造のエネルギーが、不純物原子の置換位置に応じてどの様に変化するかを計算した結果を示す図。
【図７】Ｂ原子の場合の不純物後打ちプロセスにおいて、Ｂ原子がＮｉＳｉ層／Ｓｉ層界面に偏析する過程の説明図。
【図８】Ａｓについては不純物偏析プロセス、Ｂについては不純物後打ちプロセスを適用するプロセスフロー。
【図９】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１１】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１５】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１６】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１７】第１の実施の形態の半導体装置の変形例の断面図。
【図１８】ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子をＭｇ原子に置換した場合に、界面構造のエネルギーが、Ｍｇ原子の置換位置に応じてどの様に変化するかを計算した結果を示す図。
【図１９】Ｍｇ原子で不純物偏析層を形成した場合のショットキー障壁高さを計算した結果を示す図。
【図２０】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２１】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２２】第５の実施の形態の半導体装置の斜視図。
【図２３】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２５】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２６】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２７】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２８】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図２９】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３０】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３１】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３２】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３３】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３４】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３５】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３６】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３７】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３８】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図３９】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４０】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４１】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４２】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４３】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４４】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４５】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４６】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４７】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４８】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図４９】第５の実施の形態の半導体装置の製造工程を示す断面図。
【図５０】従来技術の典型的なＭＩＳＦＥＴを示す図。
【図５１】シリサイド膜と高濃度不純物領域（Ｓｉ層）との間に形成されるショットキー接合のバンド図。
【図５２】Ｓｉ層の不純物濃度の違いによるＳｉ層のバンドの曲がりの違いを示す図。
【図５３】従来のＮｉＳｉ層形成プロセスを示す図。
【図５４】ＮｉＳｉ層と高濃度不純物Ｓｉ層との界面を、裏面ＳＩＭＳにより観察した結果を示す図。
【符号の説明】
【０１８４】
１００      半導体基板
１０２      素子分離領域
１０６      保護膜
１０８      第１の金属
１１０      第２の金属
２００      ｎ型ＭＩＳＦＥＴ
２０２      ｐ型ウェル
２０４      第１のチャネル領域
２０６      第１のゲート絶縁膜
２０８      第１のゲート電極
２１０      第１のシリサイド層
２１２      Ａｓ偏析層
２２０      ｎ型拡散層
２５０      第１の半導体領域
３００      ｐ型ＭＩＳＦＥＴ
３０２      ｎ型ウェル
３０４      第２のチャネル領域
３０６      第２のゲート絶縁膜
３０８      第２のゲート電極
３１０      第２のシリサイド層
３１２      Ｂ偏析層
３５０      第２の半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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