(57)【要約】【課題】並置された複数種類の素子を有し、低工程数で、且つ低不良率により製造することができる半導体装置とその製造方法を提供する。【解決手段】本発明の半導体装置は、半導体基板の上面に設けられたＭＯＳＦＥＴと、半導体基板の上面において、前記ＭＯＳＦＥＴと並置されたＰｉＰ容量素子と、前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用酸化膜と、を含む。本発明の半導体装置の製造方法は、半導体基板に溝部を形成し、第1の開口部の底面と溝部の底面に酸化膜を成長させて第１の分離膜及び第２の分離膜を形成し、第２の分離膜上にＰｉＰ容量素子を形成する工程を含む。【選択図】図１２（Ａ）
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に設けられたＭＯＳＦＥＴと、
前記半導体基板の上面において、前記ＭＯＳＦＥＴとともに設けられたＰｉＰ容量素子と、
前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用酸化膜と、
を含むことを特徴とする半導体装置。
【請求項２】
ＭＯＳＦＥＴ及びＰｉＰ容量素子を含む半導体装置の製造方法であって、
半導体基板の上面に耐酸化性膜を形成する工程と、
前記耐酸化性膜を部分的に除去し、前記半導体基板の上面に達する少なくとも一つの第１の開口部と少なくとも一つの第２の開口部を形成する工程と、
前記耐酸化性膜の上面及び前記第１の開口部を耐エッチング性膜で覆う工程と、
前記耐エッチング性膜をマスクとして前記第２の開口部を介して前記半導体基板の上面をエッチングし、前記半導体基板に溝部を形成する工程と、
前記耐エッチング性膜を除去する工程と、
前記第１の開口部及び前記第２の開口部を介して酸化膜を前記半導体基板の上面に成長させて第１及び第２の分離膜を形成する工程と、
前記第２の分離膜上に前記ＰｉＰ容量素子を形成する工程と、
前記溝部を除く前記半導体基板の上面にＭＯＳＦＥＴを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記溝部の深さは１０００Å以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の分離膜の上面は前記溝部を除く前記半導体基板の上面と一致することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の分離膜及び前記第２の分離膜は、高耐圧素子形成領域内に形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１の分離膜は、低耐圧素子形成領域内に形成されており、前記第２の分離膜は、高耐圧素子形成領域内に形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰｉＰ容量素子を含む半導体装置及び同装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体基板上にトランジスタ素子、容量素子及び抵抗素子等の複数の素子がともに設けられた半導体装置が知られている。一般に素子と素子、及び半導体基板と素子との間を電気的に分離するための素子分離化膜が形成される。例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法においては、半導体基板表面を熱酸化することによって厚い酸化膜（ＬＯＣＯＳ分離膜）を生成する。一方、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法においては、基板に掘られた溝内部に、ＣＶＤ法により酸化膜を埋め込むことによって素子分離化膜が形成される。
【０００３】
従来、半導体基板全領域において、通常のＬＯＣＯＳ分離膜が使用されている。例えば、特許文献１では、機能が異なる２つの素子分離化膜を形成する半導体製造装置の方法が開示されている。２つの素子分離化膜を形成するために、熱酸化工程が２回実行される。
【０００４】
比較的大きな電圧が印加される素子、例えば、容量素子等は、比較的大きな電圧、例えば数十ボルトの電圧が上部電極と下部電極に印加される。電極と半導体基板との電気的絶縁を確保するために、容量素子は半導体基板表面上には形成すること困難である。そのため、半導体基板上に比較的膜厚の大きい素子分離化膜を形成し、素子分離化膜上に容量素子を形成する。半導体基板表面近傍に形成されるＭＯＳトランジスタと、膜厚の大きい素子分離化膜上に形成された容量素子が並存する半導体装置においては、以下の問題が生ずる。
【０００５】
ＭＯＳトランジスタと容量素子とを覆う層間絶縁膜に形成されるコンタクトホールの深さが、ＭＯＳトランジスタと容量素子では大きく異なる。ＭＯＳトランジスタと容量素子へ同時にコンタクトホールを形成する場合、全てのコンタクトホールを開口するには、もっとも深い箇所に合わせたエッチング時間に設定する必要がある。従って、半導体基板の内部に形成されるＭＯＳトランジスタのソース、ドレイン領域にコンタクトホールが到達するようにエッチング時間が設定される。従って、容量素子の上部電極や下部電極は、過剰にエッチングされてしまい上部電極及び下部電極が貫通される危険性がある。
【０００６】
特許文献２は、容量素子とトランジスタが同一基板上に形成された半導体装置について開示している。素子間で異なる深さのコンタクトホールを同時に形成する際に生ずる上記問題を解決するため、窒化膜によるストッパーを使用することを提案している。
【特許文献１】特許３８５３９１６
【特許文献２】特開２０００３−２８２７２６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１では、機能が異なる２つのＬＯＣＯＳ分離化膜を形成するには、熱酸化工程を２回実行する必要があり、素子の数、素子の構造、耐電圧性等を考慮してＬＯＣＯＳ分離化膜を半導体基板上に形成する場合、素子数の増大に伴い、ＬＯＣＯＳ分離化膜を形成するための熱酸化工程数が増加してしまう。そのため、形成工程数節約の課題があった。
【０００８】
一方、上記特許文献２では、半導体基板の全領域において素子分離化膜としてＳＴＩ分離膜を採用しているので、既存プロセスからの大幅な工程変更が必要である。基板全領域ではなく、課題が生じた箇所のみ（例：コンタクトホールの深さが浅い箇所）ＳＴＩ分離膜を採用することも考えられる。ＳＴＩ構造の素子分化離膜は、半導体基板に溝を掘った後、その溝をＣＶＤ酸化膜で埋め込むプロセスになっており、ＬＯＣＯＳ分離膜のように半導体基板を熱酸化させることによって形成するものとは異なるため、同一基板に異なる素子分離化膜を生成する際に、全く異なる生成方法を適用しなければならず、工程が複雑化してしまう。
【０００９】
そこで、本発明の目的は、複数種類の素子がともに設けられた半導体装置を、低工程数で、且つ低不良率により製造することができる製造方法及び同装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、半導体基板の上面に設けられたＭＯＳＦＥＴと、
半導体基板の上面において、ＭＯＳＦＥＴとともに設けられたＰｉＰ容量素子と、ＰｉＰ容量素子の下方の半導体基板の溝部に形成された素子分離用酸化膜と、を含む。
【００１１】
発明の半導体装置の製造方法は、ＭＯＳＦＥＴ及びＰｉＰ容量素子を含む半導体装置の製造方法であって、半導体基板の上面に耐酸化性膜を形成する工程と、耐酸化性膜を部分的に除去し、半導体基板の上面に達する少なくとも一つの第１の開口部と少なくとも一つの第２の開口部を形成する工程と、耐酸化性膜の上面及び第１の開口部を耐エッチング性膜で覆う工程と、耐エッチング性膜をマスクとして第２の開口部を介して半導体基板の上面をエッチングし、半導体基板に溝部を形成する工程と、耐エッチング性膜を除去する工程と、第１の開口部及び第２の開口部を介して酸化膜を半導体基板の上面に成長させて第１及び第２の分離膜を形成する工程と、第２の分離膜上にＰｉＰ容量素子を形成する工程と、溝部を除く半導体基板の上面にＭＯＳＦＥＴを形成する工程と、を含む。
【発明の効果】
【００１２】
本発明によれば、第１及び第２の分離膜を同じ形成方法によって、１回のみの工程で形成できる。素子の数が増大するのに伴い、必要な素子分離化膜の数が増えることによって、素子分離化膜を形成するための工程数が増大する特許文献１に開示されるような従来の製造方法に比べて、本発明においては、素子の数等の増大に伴う第１の分離膜と第２の分離膜の形成すべき数が増大したとしても、１回のみの工程で形成することができる。従って、形成工程数を軽減することができる。
【００１３】
更に、本発明によれば、第２の分離膜上に形成される素子と、第１の分離膜を介して半導体基板の上面近傍に形成される素子とは、同じ形成面すなわち半導体基板の上面において形成される。第２の分離膜を、半導体基板に形成した溝部に形成するので、第１の分離膜の上面と半導体基板の表面がほぼ一致するように形成される。従って、各素子上に形成するコンタクトホールの深さの差が同程度になり、特許文献２に記載された従来例に比べて、深さの差が小となるように形成することができる。従って、コンタクトホールを形成する際に、過剰エッチングによって、コンタクトホールが素子を貫通する危険性が低減されることとなる。従って、低不良率にて、複数種類の素子をともに設けている半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を添付図面を参照して説明する。
【００１５】
本発明の半導体装置の製造方法に係る実施例の半導体装置は、ｐ型シリコン基板にＮＭＯＳトランジスタ、ＰｉＰ（ＰｏｌｙＳｉ−Ｉｎｓｕｌａｔｏｒ−ＰｏｌｙＳｉ）容量素子、基板電極層が同一基板上にともに設けられている。半導体基板は比較的印加電圧の大きい素子を形成する高耐圧素子形成領域と、比較的印加電圧の小さい素子を形成する低耐圧素子形成領域とを有する。高耐圧素子形成領域内に形成される素子のうち、比較的印加電圧の大きい高耐圧ＭＯＳＦＥＴ等は高耐圧素子形成領域内に形成された第１の分離膜（ＬＯＣＯＳ分離膜）によって素子間の電気的絶縁が確保され、ＰｉＰ容量素子は高耐圧素子形成領域内に形成された第２の分離膜（リセスＬＯＣＯＳ分離膜）上に形成することによって、基板及び他の素子から電気的絶縁が確保される。低耐圧素子形成領域内に形成される素子は、低耐圧素子形成領域内に形成された第１の分離膜（ＬＯＣＯＳ分離膜）によって素子間の電気的絶縁が確保される。この実施例においては、低耐圧素子形成領域内に、ＮＭＯＳトランジスタ及び基板電極層が形成されている。比較的印加電圧が小さいＮＭＯＳトランジスタ（ＭＯＳＦＥＴ）と基板電極層は、低耐圧素子形成領域内の半導体基板の上面近傍に形成され、素子間の電気絶縁は低耐圧素子形成領域内に形成された第１の分離膜（ＬＯＣＯＳ分離膜）によって確保される。一方、高耐圧素子領域内には、ＰｉＰ容量素子が形成されており、ＰｉＰ容量素子は、印加電圧が大きいので半導体基板上には形成することができず、高耐圧素子領域内に形成された第２の分離膜（リセスＬＯＣＯＳ分離膜）上に形成することによって、基板及び他の素子から電気的絶縁が確保される。
【００１６】
図１のフローチャートを用いて、本発明の実施例の半導体装置の製造方法の製造工程について説明する。まず、低耐圧素子形成領域内に形成されるＮＭＯＳトランジスタと基板電極層との間の電気的絶縁と、高耐圧素子領域内に形成されるＰｉＰ容量素子とｐ型シリコン基板との間の電気的絶縁を確保するため、素子分離化膜としてＬＯＣＯＳ分離膜とリセスＬＯＣＯＳ分離膜を形成する（Ｓ１）。次に、ＮＭＯＳトランジスタ、基板電極層、及びＰｉＰ容量素子を形成する（Ｓ２、Ｓ３、Ｓ４）。尚、素子形成工程Ｓ２、Ｓ３、Ｓ４は、図１に示した順序に限定されない。また、ＮＭＯＳトランジスタ、ＰｉＰ容量素子、基板電極層のうち、例えば、同じ材料を用いて形成する素子部分がある場合は、素子形成工程Ｓ２、Ｓ３、Ｓ４を部分的に同時に行ってもよい。次に、各素子を覆う層間絶縁膜を形成する（Ｓ５）。次に、層間絶縁膜中に、各素子に到達するコンタクトホールを形成し、各素子との電気的接続を確保するためコンタクトを形成する（Ｓ６）。外部電源との接続を可能にするために、各コンタクトに金属配線を形成する（Ｓ７）。
【００１７】
図２から図８は、図１の工程Ｓ１によって製造される半導体装置の中間体を示し、図９は、図１の工程Ｓ２−Ｓ４で製造される半導体装置の中間体を示し、図１０は、図１の工程Ｓ５で製造される半導体装置の中間体を示し、図１１は、図１の工程Ｓ６で製造される半導体装置の中間体を示し、図１２は、図１の工程Ｓ７で製造される半導体装置を示す。以下、各工程について説明する。
【００１８】
図２に示すように、Ｐ型のシリコン基板１上面に、公知の酸化技術により膜厚３００Å程度のパッド酸化膜２を形成し、公知のＣＶＤ技術により膜厚１９００Å程度のシリコン窒化膜３を形成する。パッド酸化膜２及びシリコン窒化膜３は、後の工程でＬＯＣＯＳ分離膜及びリセスＬＯＣＯＳ分離膜を形成するために行う熱酸化処理によるシリコン基板１の酸化を防止する耐酸化性膜としての機能を有する。
【００１９】
次に、図３（Ａ）及び３（Ｂ）に示すように、シリコン基板１上に形成されたパッド酸化膜２及びシリコン窒化膜３を部分的に開口し除去し、シリコン基板１の表面１ａ及び１ｂを露出させ、少なくとも１つの第１の開口部と少なくとも一つの第２の開口部を形成する。露出表面のうち、後の工程でシリコン基板１の表面１ｂに相当する領域であってＬＯＣＯＳ分離膜が形成される領域をＬＯＣＯＳ領域、シリコン基板１の露出表面１ａに相当する領域であってリセスＬＯＣＯＳ分離膜が形成される領域をリセスＬＯＣＯＳ領域と称する。
【００２０】
次に、図４（Ａ）及び４（Ｂ）に示すように、シリコン基板１の露出表面１ａを除いて、シリコン基板１の表面１ｂとシリコン窒化膜３上に公知のフォトリソグラフィー技術によりフォトレジスト膜４を形成する。後の工程でＬＯＣＯＳ分離膜が形成されるＬＯＣＯＳ領域、すなわち、シリコン基板１の表面１ｂもフォトレジスト膜４が形成される。シリコン窒化膜３上におけるフォトレジスト膜４の厚さは、後の工程で形成されるシリコン基板の溝部の深さに比べて十分に大きければよい。フォトレジスト膜４は第１の開口部、シリコン窒化膜３、パッド酸化膜２がエッチングされるのを防ぐ耐エッチング性膜としての機能を有する。
【００２１】
次に、図５（Ａ）及び５（Ｂ）に示すように、フォトレジスト膜４をマスクとする公知の異方性ドライエッチングをシリコン基板１の表面１ａに対して行って、後の工程でリセスＬＯＣＯＳ分離膜が形成されるリセスＬＯＣＯＳ領域に相当するシリコン基板１を部分的に除去し、シリコン基板１表面に対して溝部１ｃを形成する。溝部１ｃの深さが１０００Å程度以下となるようにエッチングするのが好ましい。溝部１ｃの深さが１０００Å程度以下となるようにする理由は、後の工程で形成されるリセスＬＯＣＯＳ分離膜と半導体基板１の基板面とに段差が生じないようにするためである。シリコン基板の表面１ｂはフォトレジスト膜４によって覆われているので、エッチングによる影響は受けない。
【００２２】
次に、図６（Ａ）及び６（Ｂ）に示すように、シリコン窒化膜３とパッド酸化膜２及びシリコン窒化膜３の開口部に形成されているフォトレジスト膜４を剥離する。したがって、基板表面１ｂが再度露出される。
【００２３】
次に、図７（Ａ）及び７（Ｂ）に示すように、アンモニア過水による処理を行ってエッチングダメージの回復を実行して、その後、公知の熱酸化法によって、シリコン基板１の溝部１ｃ及びシリコン基板１の露出面１ｂに対して、フィールド酸化膜を形成する。シリコン基板１の露出面１ｂに対して形成されるフィールド酸化膜はＬＯＣＯＳ分離膜５ｂであり、シリコン基板１の溝部１ｃに対して形成されるフィールド酸化膜はリセスＬＯＣＯＳ分離膜５ａである。リセスＬＯＣＯＳ分離膜５ａとＬＯＣＯＳ分離膜５ｂとは同時に形成されるので、両膜厚は、同程度である。リセスＬＯＣＯＳ分離膜５ａの膜厚は、６０００Å程度であり、リセスＬＯＣＯＳ分離膜５ａの露出面が半導体基板１の上面とほぼ一致するように形成する。
【００２４】
リセスＬＯＣＯＳ分離膜５ａは、シリコン基板１と後の工程でリセスＬＯＣＯＳ分離膜５ａ上に形成されるＰｉＰ容量素子との間の電気的絶縁を確保するために形成される。一方、ＬＯＣＯＳ分離膜５ｂは、後の工程でシリコン基板１の上面及び内部に形成されるＮＭＯＳトランジスタと電極部との間の電気的絶縁を確保するために形成される。図７（Ａ）及び７（Ｂ）で説明した熱酸化工程において、基板と素子との間の電気的絶縁、素子間の電気的絶縁といった機能が異なる複数の電気的絶縁膜を、異なる箇所で、且つ同時に形成することができる。さらに、電気的絶縁膜を形成するための熱酸化処理は１回のみである。
【００２５】
次に、図８（Ａ）及び８（Ｂ）に示すように、パッド酸化膜２及びシリコン窒化膜３を除去し、フィールド酸化膜であるＬＯＣＯＳ分離膜５ｂ及びリセスＬＯＣＯＳ分離膜５ａが形成されていないシリコン基板１の上面を露出させる。
【００２６】
次の工程からは、シリコン基板１に形成されたＬＯＣＯＳ分離膜５ｂ及びリセスＬＯＣＯＳ分離膜５ａに基づいて、各素子を形成する工程となる。本実施例においては、ＬＯＣＯＳ分離膜５ｂとリセスＬＯＣＯＳ分離膜５ａに挟まれるシリコン基板１に対してＮＭＯＳトランジスタ７を形成し、リセスＬＯＣＯＳ分離膜５ａ上には、ＰｉＰ容量素子６を形成する。更に、基板電極部も形成する。
【００２７】
次に、図９（Ａ）及び９（Ｂ）に示すように、リセスＬＯＣＯＳ分離膜５ａ上に、ＰｉＰ容量素子６を形成する。通常のリソグラフィー技術、エッチング技術を用いて、ＰｉＰ容量素子６の下部電極層６ａを形成し、下部電極６ａ上にＰｉＰ容量素子６の中間絶縁膜層６ｂを形成し、中間絶縁膜層６ｂ上にＰｉＰ容量素子６の上部電極６ｃを形成する。下部電極層６ａ、中間絶縁膜層６ｂ、及び上部電極層６ｃは、それぞれ、ポリシリコン、ＯＮＯ膜、ポリシリコン若しくはポリサイドによって形成されている。ここで、図９（Ｂ）の平面図に示すように、下部電極層６ａの平面形状は、リセスＬＯＣＯＳ分離膜５ａの外縁内に収まるように形成する。下部電極層６ａがリセスＬＯＣＯＳ分離膜５ａからはみ出して、シリコン基板１の表面に接触すれば、下部電極層６ａに規定の電圧がかからず、シリコン基板１に余計な電圧がかかるので、半導体装置全体として誤動作を生ずる可能性があるからである。また、図９（Ｂ）の平面図に示すように、上部電極層６ｃの平面形状は、中間絶縁膜層６ｂの外縁内に収まるように形成する。後の工程で、上部電極層６ｃ及び下部電極層６ａ上にコンタクトホールを形成するが、コンタクトホールと上部電極層６ｃとの間に十分の距離がないと、コンタクトホール内の伝導体と上部電極層６ｃとの間の電気的絶縁を確保できないからである。
【００２８】
また、図９（Ａ）及び９（Ｂ）に示すように、ＬＯＣＯＳ分離膜５ｂ及びリセスＬＯＣＯＳ分離膜５ａによって挟まれるシリコン基板１上に、ゲート電極部７ｂを部分的に形成する。ゲート電極部７は、例えばポリシリコン等の材料から構成される。さらに、このゲート電極部７ｂをマスクとして、ＬＯＣＯＳ分離膜５ｂ及びリセスＬＯＣＯＳ分離膜５ａによって挟まれるシリコン基板１に対して、公知のイオン注入技術を用いて、例えば燐等のＮ型ドーパントを部分的にイオン注入して、一対のＮ型の高濃度不純物拡散領域７ａを形成する。一対のＮ型の高濃度不純物拡散領域７ａの一方がＮＭＯＳトランジスタ７のドレイン、他方がソースとして機能する。一対のＮ型の高濃度不純物拡散領域７ａによって挟まれ、イオン注入がなされていないシリコン基板１はチャンネル層として形成され、チャンネル層上にゲート電極７ｂが形成されている。一対のＮ型の高濃度不純物拡散領域７ａの膜厚は、半導体基板１の内部に形成されたＬＯＣＯＳ分離膜５ｂの部分の膜厚よりも小となるように形成されるのが好ましい。Ｎ型の高濃度不純物拡散領域７ａの膜厚が、ＬＯＣＯＳ分離膜５ｂのその部分の膜厚よりも大きいと、Ｐ型の基板電極層８との電気的絶縁が悪くなるからである。
【００２９】
Ｐ型の基板電極層８は、ＬＯＣＯＳ分離膜５ｂとシリコン基板１の縁端との間のシリコン基板１内部に、公知のイオン注入技術を用いて、例えば燐等のＰ型ドーパントを部分的にイオン注入することによって、Ｐ型の不純物拡散領域として形成される。Ｐ型の基板電極層８の膜厚も、半導体基板１の内部に形成されたＬＯＣＯＳ分離膜５ｂの部分の膜厚よりも小となるように形成されるのが好ましい。Ｎ型の高濃度不純物拡散領域７ａの膜厚が、ＬＯＣＯＳ分離膜５ｂのその部分の膜厚よりも大きく形成されると、Ｎ型の高濃度不純物拡散領域７ａとの電気的絶縁が悪くなるからである。
【００３０】
なお、ＮＭＯＳトランジスタ７のゲート電極部７ｂとＰｉＰ容量素子６の上部電極層６ｃを同じ材料で形成する場合、両者を同時に形成してもよい。ゲート電極部７ｂとＰｉＰ容量素子６の上部電極層６ｃを、例えば、ポリシリサイド（ＰｏｌｙＳｉ／ＷＳｉ）の積層構造によって形成すると、コンタクトホール形成後の被エッチング膜がＷＳｉとなる為、選択比が高く、コンタクトホールがゲート電極部７ｂとＰｉＰ容量素子６の上部電極層６ｃを貫通するのを防ぐことができる。
【００３１】
次に、図１０（Ａ）及び１０（Ｂ）に示すように、図９（Ａ）及び９（Ｂ）に示した各素子及び半導体基板１の上面を覆うように層間絶縁膜９を形成する。層間絶縁膜９は、例えば、ＣＶＤ等の従来の方法で酸化膜で形成される。
【００３２】
次に、図１１（Ａ）及び１１（Ｂ）に示すように、Ｐ型の基板電極層８、ＮＭＯＳトランジスタ７のドレイン又はソースである１対Ｎ型の高濃度不純物拡散領域７ａとゲート電極部７ｂと、ＰｉＰ容量素子６の下部電極部６ａ及び上部電極部６ｃに、外部電極を電気的に接続可能にするため、層間絶縁膜９中にコンタクトホールを形成する。これらのコンタクトホールの形成はエッチング等の公知の技術によって行われる。ＮＭＯＳトランジスタ７の１対Ｎ型の高濃度不純物拡散領域７ａ及びゲート電極部７ｂと、ＰｉＰ容量素子６の下部電極部６ａ及び上部電極部６ｃと、基板電極層８とに形成されるコンタクトホールの数は、電圧がそれぞれの素子に均一にかかるように設定されればよい。その後、コンタクト１０を形成する。
【００３３】
次に、図１２（Ａ）及び１２（Ｂ）に示すように、コンタクト１０を介して、基板電極層８と接続される金属配線１１ａ、Ｎ型の高濃度不純物拡散領域７ａの一方と接続される金属配線１１ｂ、ゲート電極と接続される金属配線１１ｃ、Ｎ型の高濃度不純物拡散領域７ａの他方と接続される金属配線１１ｄ、下部電極層６ａと接続される金属配線１１ｅ、上部電極層６ｃと接続される金属配線１１ｆを形成する。
【００３４】
以下、本発明の複数の素子を有する半導体装置の製造方法に係る実施例を適用して、製造された半導体装置の効果について、表１を参照して説明する。表１は、従来例のように図８（Ａ）及び８（Ｂ）に示したＬＯＣＯＳ分離膜５ｂのようなＬＯＣＯＳ分離膜上に形成されたＰｉＰ容量素子と、本発明の実施例による図８（Ａ）及び８（Ｂ）に示したリセスＬＯＣＯＳ分離膜５ａのようなリセスＬＯＣＯＳ分離膜上に形成されたＰｉＰ容量素子とを比較した表である。
【００３５】
【表１】
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【００３６】
まず、従来例のようにＬＯＣＯＳ分離膜（表１中の通常ＬＯＣＯＳ）は半導体基板の溝部に形成されるのではなく、半導体基板上に形成される。ＬＯＣＯＳ分離膜上に形成されたＰｉＰ上部電極及びＰｉＰ下部電極の層間絶縁膜の上面からの深さは、それぞれ２７００Å及び５７００Åである。一方、リセスＬＯＣＯＳ分離膜（表１中のリセスＬＯＣＳ１及び２）上に形成されたＰｉＰ上部電極及びＰｉＰ下部電極の層間絶縁膜の上面からの深さは、リセスＬＯＣＳ１であっては、それぞれ４３００Å及び７３００Åであり、リセスＬＯＣＳ２であっては、それぞれ５０００Å及び８０００Åである。通常ＬＯＣＯＳとリセスＬＯＣＳ１及び２とを、ＰｉＰ下部電極の層間絶縁膜の上面からの深さに関して比較すると、リセスＬＯＣＳ１及び２の方がより深い位置、すなわち、より半導体基板表面（他の素子であるトランジスタ及び基板電極の形成面）に近い位置で、ＰｉＰ容量素子が形成されていることが分かる。また、通常ＬＯＣＯＳとリセスＬＯＣＳ１及び２とを、ＰｉＰ下部電極の過剰エッチ量（コンタクトホールを形成する際の）に関して比較すると、リセスＬＯＣＳ１及び２の方が、過剰エッチ量が少ない。このように、ＰｉＰ容量素子を半導体基板に形成された溝部に形成されたリセスＬＯＣＯＳ分離膜上に形成することによって、トランジスタや電極部などの半導体の内部又は上面に形成される素子との形成面とリセスＬＯＣＯＳ分離膜上に形成されるＰｉＰ容量素子などの素子の厚さ又は高さとの差を、従来例に比べて小さくすることができる。その結果、素子の違いによるコンタクトホールの深さの差を低減することができ、過剰エッチによって、コンタクトホールが素子を貫通するリスクが低減できる。
【００３７】
本発明における半導体装置の製造方法の効果について説明する。本発明に係る製造方法によれば、素子の数、素子の構造、素子の膜厚又は高さ、素子の機能、素子への印加電圧の大きさ等に応じて、主に基板と素子との間の絶縁を確保するために設けられる第２の分離膜と、主に素子と素子との間の絶縁を確保するために設けられる第１の分離膜とを同時に形成する。第２の分離膜と第１の分離膜とが、異なる箇所に形成される場合であっても、両分離膜を同じ形成方法によって、１回のみの工程で形成できる。素子の数が増大するのに伴い、必要な素子分離化膜の数が増えることによって、素子分離化膜を形成するための工程数が増大する特許文献１に開示されるような従来の製造方法に比べて、本発明においては、素子の数等の増大に伴う第１の分離膜と第２の分離膜の形成すべき数が増大したとしても、１回のみの工程で形成することができる。従って、形成工程数を軽減することができる。
【００３８】
更に、本発明における半導体装置の製造方法は、第２の分離膜上に形成される素子と、第１の分離膜を介して半導体基板の上面近傍に形成される素子とは、同じ形成面すなわち半導体基板の上面において形成される。第２の分離膜を、半導体基板に形成した溝部に形成するので、第１の分離膜の上面と半導体基板の表面がほぼ一致するように形成される。従って、各素子上に形成するコンタクトホールの深さの差が同程度になり、特許文献２に記載された従来例に比べて、深さの差が小となるように形成することができる。従って、コンタクトホールを形成する際に、過剰エッチングによって、コンタクトホールが素子を貫通する危険性が低減されることとなる。従って、低不良率で、複数種類の素子をともに設けている半導体装置を製造することができる。
【００３９】
変形例
（１）本発明の実施例においては、リセスＬＯＣＯＳ分離膜（第２の分離膜）上に、ＰｉＰ容量素子を形成するとして説明したが、ＬＯＣＯＳ分離膜（第１の分離膜）と同様の機能を持たせてもよい。すなわち、素子と素子との間の絶縁を確保させるべく、第２の分離膜を、素子と素子との間に形成してもよい。
【００４０】
（２）本発明の実施例においては、ＬＯＣＯＳ分離膜（第１の分離膜）上に、素子を形成しないものとして説明したが、従来例と同様に、素子間の絶縁及び素子−基板間の絶縁を確保さえできれば、ＬＯＣＯＳ分離膜（第１の分離膜）上においても、素子を形成してもよい。但し、素子の膜厚又は高さが比較的大きい場合、コンタクトホールを形成する際に、素子を貫通してしまう。よって、素子の膜厚又は高さが比較的大きい場合や、比較的高い電圧が印加される素子においては、リセスＬＯＣＯＳ分離膜（第２の分離膜）上に形成するのが好ましい。
【００４１】
（３）本発明の実施例においては、ＬＯＣＯＳ分離膜（第１の分離膜）とリセスＬＯＣＯＳ分離膜（第２の分離膜）はそれぞれ一つであるとして説明したが、実施例の数に限定されない。素子の数、素子の構造、素子の膜厚又は高さ、素子の機能、素子に印加される電圧の大きさ等によって、素子間の絶縁及び素子−基板間の絶縁を確保すべく、適宜変更することができる。
【００４２】
（４）本発明の実施例のＬＯＣＯＳ分離膜（第１の分離膜）とリセスＬＯＣＯＳ分離膜（第２の分離膜）の平面及び断面形状は図８（Ａ）及び８（Ｂ）に示された形状に限定されない。素子の数、素子の構造、素子の膜厚又は高さ、素子の機能、素子に印加される電圧の大きさ等によって、素子間の絶縁及び素子−基板間の絶縁を確保すべく、適宜変更することができる。
【００４３】
（５）本発明の実施例においては、複数の素子は、ＭＯＳトランジスタ、ＰｉＰ容量素子、基板電極部として説明した。これらに限らず、他の素子、例えば抵抗素子などであってもよい。
【００４４】
（６）本発明の実施例においては、リセスＬＯＣＯＳ分離膜（第２の分離膜）上には単一のＰｉＰ容量素子を形成するものとして説明したが、複数のＰｉＰ容量素子を形成してもよい。この場合、複数のＰｉＰ容量素子間で電気的絶縁が確保されるよう、リセスＬＯＣＯＳ分離膜上において各々のＰｉＰ容量素子を離間させる。また、ＬＯＣＯＳ分離膜とリセスＬＯＣＯＳ分離膜との間の半導体基板の上面及び内部には、単一のＭＯＳトランジスタを形成するものとして説明したが、比較的印加電圧の大きい高耐圧ＭＯＳＦＥＴと比較的印加電圧の小さい低耐圧ＭＯＳＦＥＴを含む複数のＭＯＳトランジスタを形成してもよい。この場合、複数の複数のＭＯＳトランジスタ間で電気的絶縁が確保されるよう、ＬＯＣＯＳ分離膜とリセスＬＯＣＯＳ分離膜との間において各々のＭＯＳトランジスタ間を離間させる。
【００４５】
（７）本発明の半導体基板、ＭＯＳトランジスタ、基板電極層の伝導型は、半導体装置の機能に応じて変更することができる。
【００４６】
（８）本発明の実施例においては、リセスＬＯＣＯＳ分離膜（第２の分離膜）を高耐圧形成領域内に形成し、ＬＯＣＯＳ分離膜（第１の分離膜）を低耐圧形成領域に形成するものとして説明したが、リセスＬＯＣＯＳ分離膜（第２の分離膜）及びＬＯＣＯＳ分離膜（第１の分離膜）をともに高耐圧素子形成領域内に形成してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置の製造方法の実施例を示すフローチャートである。
【図２】本発明の実施例である半導体装置の製造方法における初期工程における半導体装置の断面図である。
【図３（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図３（Ｂ）に示した３Ｂ−３Ｂ‘線に沿った断面図である。
【図３（Ｂ）】図３（Ａ）に示した半導体装置の上面図である。
【図４（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図４（Ｂ）に示した４Ｂ−４Ｂ‘線に沿った断面図である。
【図４（Ｂ）】図４（Ａ）に示した半導体装置の上面図である。
【図５（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図５（Ｂ）に示した５Ｂ−５Ｂ‘線に沿った断面図である。
【図５（Ｂ）】図５（Ａ）に示した半導体装置の上面図である。
【図６（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図６（Ｂ）に示した６Ｂ−６Ｂ‘線に沿った断面図である。
【図６（Ｂ）】図５（Ａ）に示した半導体装置の上面図である。
【図７（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図７（Ｂ）に示した７Ｂ−７Ｂ‘線に沿った断面図である。
【図７（Ｂ）】図７（Ａ）に示した半導体装置の上面図である。
【図８（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図８（Ｂ）に示した８Ｂ−８Ｂ‘線に沿った断面図である。
【図８（Ｂ）】図８（Ａ）に示した半導体装置の上面図である。
【図９（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図９（Ｂ）に示した９Ｂ−９Ｂ‘線に沿った断面図である。
【図９（Ｂ）】図９（Ａ）に示した半導体装置の上面図である。
【図１０】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の断面図である。
【図１１（Ａ）】本発明の実施例である半導体装置の製造方法における中間工程における半導体装置の図１１（Ｂ）に示した１１Ｂ−１１Ｂ‘線に沿った断面図である。
【図１１（Ｂ）】図１１（Ａ）に示した半導体装置の上面図である。
【図１２（Ａ）】本発明の実施例の半導体装置の図１２（Ｂ）に示した１２Ｂ−１２Ｂ‘線に沿った断面図である。
【図１２（Ｂ）】図１２（Ａ）に示した半導体装置の上面図である。
【符号の説明】
【００４８】
１  Ｐ型のシリコン基板
１ａ  露出面
１ｂ  露出面
１ｃ  溝部
２  パッド酸化膜
３  シリコン窒化膜
４  フォトレジスト膜
５ａ  リセスＬＯＣＯＳ分離膜
５ｂ  ＬＯＣＯＳ分離膜
６  ＰｉＰ容量素子
６ａ  下部電極層
６ｂ  中間絶縁膜層
６ｃ  上部電極層
７  ＮＭＯＳトランジスタ
７ａ  Ｎ型の高濃度不純物拡散領域
７ｂ  ゲート電極部
８  Ｐ型の基板電極層
９  層間絶縁膜
１１  コンタクト
１２  金属配線
【図１】
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【図２】
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【図３（Ａ）】
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【図３（Ｂ）】
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【図４（Ａ）】
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【図４（Ｂ）】
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【図５（Ａ）】
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【図５（Ｂ）】
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【図６（Ａ）】
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【図６（Ｂ）】
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【図７（Ａ）】
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【図７（Ｂ）】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図９（Ａ）】
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【図９（Ｂ）】
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【図１０】
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【図１１（Ａ）】
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【図１１（Ｂ）】
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【図１２（Ａ）】
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【図１２（Ｂ）】
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