(57)【要約】【課題】不揮発性メモリから読出した情報が信頼できるものであるのか否かを知ることができる半導体集積回路を提供する。【解決手段】不揮発性メモリセル１１を含む半導体集積回路において、互いに異なる２以上の不安定ビット検出用電圧を不揮発性メモリセルの制御ゲートに順次供給し、不揮発性メモリセルから複数の読み出しデータを出力させる検出共用ワード線電圧制御回路２４と、複数の読出しデータを互いに比較し、前記不揮発性メモリセルの安定／不安定を判定するＯＫ／ＮＧ判定回路２５とを設ける。【選択図】図１
2009158043.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを含む半導体集積回路において、
互いに異なる２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給し、前記不揮発性メモリセルから複数の読み出しデータを出力させる検出用電圧生成手段と、
前記複数の読出しデータを互いに比較し、前記不揮発性メモリセルの安定／不安定を判定する判定手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載された半導体集積回路において、
前記２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給するタイミングを規定するタイミングパルス信号を生成し、前記検出用電圧生成手段へ供給するタイミングパルス信号生成手段を備えることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載された半導体集積回路において、
前記検出用電圧生成手段が、
前記２以上の不安定ビット検出用電圧を生成する複数の分圧抵抗と、
該複数の分圧抵抗に接続されるとともに前記タイミングパルス信号生成手段に接続された複数のスイッチとを備え、
前記複数のスイッチが前記タイミングパルス信号に応じてオン／オフすることにより前記２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給するようにしたことを特徴とする半導体集積回路。
【請求項４】
請求項２又は３に記載された半導体集積回路において、
外部からのコマンドに応じて前記不揮発性メモリセルの出力パスを通常パスから前記判定手段に接続された不安定ビット検出用パスへ切り換えるパス切換手段を備えていることを特徴とする半導体集積回路。
【請求項５】
請求項４に記載された半導体集積回路において、
前記タイミングパルス信号生成手段が前記コマンドに応じて前記タイミングパルス信号を生成することを特徴とする半導体集積回路。
【請求項６】
請求項１乃至４のいずれか一つに記載された半導体集積回路において、
前記検出用電圧生成手段が、前記不揮発性メモリセルに書き込まれたデータの論理判定に用いられるデータ判定レベル電圧を生成する判定用電圧生成手段を兼ねていることを特徴とする半導体集積回路。
【請求項７】
請求項６に記載された半導体集積回路において、
前記検出用電圧制御手段が、前記２以上の不安定ビット検出用電圧として、前記データ判定レベル電圧よりも高い第１の不安定ビット判定レベル電圧と、前記データ判定レベル電圧よりも低い第２の不安定ビット判定レベル電圧とを生成することを特徴とする半導体集積回路。
【請求項８】
請求項１乃至７のいずれか一つに記載された半導体集積回路において、
前記判定手段は、
前記２以上の不安定ビット検出用電圧にそれぞれ対応して読み出しデータをラッチする複数のラッチ回路と、
該複数のラッチ回路の出力を比較し、一致／不一致を示す判定信号を生成する比較回路とを備えることを特徴とする半導体集積回路。
【請求項９】
不揮発性メモリセルを含む半導体集積回路の不安定ビットの検出方法において、
互いに異なる２以上の不安定ビット検出用電圧を前記不揮発性メモリセルに順次供給して読み出し動作を複数回行い、
得られた複数の読出しデータを互いに比較して前記不揮発性メモリセルに書き込まれているデータの安定／不安定を判定することを特徴とする不安定ビットの検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリセルアレイを含む半導体集積回路に関し、特にその不安定ビットの検出方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリは、外部からの電源供給が断たれた後も書き込まれた情報を保持する。そこで、不揮発性メモリに他の回路等の制御に関する情報（フラグ等）を書き込んでおけば、その制御対象の回路等に電源遮断が生じた場合に、不揮発性メモリに書き込まれた情報を参照することによって、その制御対象回路等を容易に正常動作へ復帰させることができる。
【０００３】
例えば、ＥＣＵ（電子制御装置）に不揮発性メモリを設け、ＥＣＵが動作する際には、正常動作中であることを示す値“ＡＡ”を不揮発性メモリにセットし、動作終了時にはその値を“００”にリセットするようにしておく。すると、ＥＣＵの動作中に電源遮断が生じた場合、不揮発性メモリの値は“ＡＡ”のままとなるので、次回ＥＣＵに電源が供給されたときに、前回のＥＣＵの動作が正常に終了されていないことを知ることができる（例えば、特許文献１参照）。
【０００４】
また、フラッシュメモリへの書込み等の動作を行う際、別の不揮発性メモリにその経過情報を書き込むようにしておく。こうすることにより、フラッシュメモリに電源遮断が生じても、電源が再投入されたときに、不揮発性メモリに書き込まれた経過情報に基づいてフラッシュメモリの状態を知ることができ、誤動作を防止することができる（例えば、特許文献２）。
【０００５】
【特許文献１】特開平８−１７８９７６号公報
【特許文献２】特開２００５−２２２２０２号報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
不揮発性メモリに書き込まれたフラグ等の情報を利用して、他の回路の電源遮断に対応するには、不揮発性メモリから読み出された情報が信頼できるものでなければならない。ところが、不揮発性メモリへの書き込み中、書き換え中、あるいは消去中にも、電源遮断は発生し得る。そして、そのような場合、不揮発性メモリから読み出された情報は正しいとは限らない。
【０００７】
従来、不揮発性メモリからの情報の読出しは、各メモリセルを構成するフローティングゲート型トランジスタの制御ゲートにデータ判定レベル電圧を印加することで行われている。フローティングゲート型トランジスタのスレッショルド電圧は、書き込まれたデータに応じて変化する。それゆえ、データ判定レベル電圧を印加したときのセルトランジスタのオン／オフ状態に基づき、メモリセルに書き込まれたデータを知ることができる。例えば、二値メモリセルであれば、制御ゲートにデータ判定レベル電圧を印加したときに、ドレイン電流が流れれば“１”、流れなければ“０”である。これはつまり、二値メモリセルを構成するトランジスタのスレッショルド電圧が、データ判定レベル電圧よりも低い場合は“１”、高い場合は“０”ということである。
【０００８】
ここで、二値メモリセルのスレッショルド電圧がデータ判定レベル電圧に比べて十分に高い又は低い値を持つ場合は、特に問題はない。しかしながら、そのスレッショルド電圧がデータ判定レベル電圧に近い値を持つ場合は、書き込まれた情報が“０”であるのか“１”であるのか判然としない（不安定ビットである）にもかかわらず、“０”又は“１”と判定されてしまう。
【０００９】
例えば、図１３に示すように、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に対して十分に大きいスレッショルド電圧Ｖｔｈ［Ｖ］、すなわち、領域“ア”に属するスレッショルド電圧Ｖｔｈ［Ｖ］を持つメモリセルのデータは明らかに“０”である。また、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に対して十分に小さいスレッショルド電圧Ｖｔｈ［Ｖ］、すなわち、領域“イ”に属するスレッショルド電圧Ｖｔｈ［Ｖ］を持つメモリセルのデータは明らかに“１”である。これに対して、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に近いスレッショルド電圧Ｖｔｈ［Ｖ］、すなわち、領域“ウ”に属するスレッショルド電圧Ｖｔｈ［Ｖ］を持つメモリセルのデータは、“０”であるのか“１”であるのか明らかでない。しかも、この領域“ウ”に属するスレッショルド電圧Ｖｔｈ［Ｖ］を持つメモリセルのデータは、温度変化や、データ判定レベル電圧Ｖｒｅｆ［Ｖ］のバラツキなどによって、判定結果が“０”になったり“１”になったりするおそれのあるものである。
【００１０】
このように、従来の不揮発メモリに書き込まれた情報の判定方法は、セルトランジスタのスレッショルド電圧とデータ判定レベル電圧との単純な比較であるため、読出された情報が信頼できるものなのか否かが不明であるという問題点がある。
【００１１】
そして、この問題点はメモリセルの多値化が進むに従い顕著になる。これは、メモリセルの多値化が進むと、図１４に示すように、各論理値を示すスレッショルド電圧と隣接する論理値を示すスレッショルド電圧との差が小さくなり、各論理値を示すスレッショルド電圧と対応するデータ判定レベル電圧Ｖｒｅｆ１〜３との差が小さく（マージンが少なく）なるからである。
【００１２】
また、不揮発性メモリから読出した情報が誤りである場合には、その情報を利用するシステム側においてもシステムエラーが発生するおそれがあるという問題点もある。
【００１３】
そこで、本発明は、不揮発性メモリから読出した情報が信頼できるものであるのか否か（当該メモリセルの情報が不安定ビットに該当するのか否か）を知ることができる不揮発性メモリセルを含む半導体集積回路及びその不安定ビットの検出方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、不揮発性メモリセルを含む半導体集積回路において、互いに異なる２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給し、前記不揮発性メモリセルから複数の読み出しデータを出力させる検出用電圧生成手段と、前記複数の読出しデータを互いに比較し、前記不揮発性メモリセルの安定／不安定を判定する判定手段とを備えることを特徴とする。
【００１５】
また、本発明は、不揮発性メモリセルを含む半導体集積回路の不安定ビットの検出方法において、互いに異なる２以上の不安定ビット検出用電圧を前記不揮発性メモリに順次供給して読み出し動作を複数回行い、得られた複数の読出しデータを互いに比較して前記不揮発性メモリセルに書き込まれているデータの安定／不安定を判定することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、制御ゲートへの印加電圧を変化させて複数回の読出し動作を行い、読出したデータを互いに比較するようにしたことで、不安定ビットを精度良く検出することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明を実施の形態について詳細に説明する。
【００１８】
図１に本発明の一実施の形態に係る半導体集積回路（不揮発性メモリ）の概略構成を示す。図示の不揮発性メモリは、多数の不揮発性メモリセルを配列した不揮発メモリセルアレイ１１、Ｘスイッチ１２、Ｙスイッチ１３、パス切換スイッチ１４、Ｘデコーダ１５、Ｙデコーダ１６、アドレスラッチ回路１７、レジスタ群１８、データラッチ回路１９、入出力バッファ２０、入出力ＩＦ回路２１、アドレス状態遷移検出回路２２、スイッチ制御タイミングパルス生成回路２３、検出共用ワード線電圧制御回路２４、及びＯＫ／ＮＧ判定回路２５を含んでいる。
【００１９】
図１において、太線枠で囲んだブロック（１４，２２〜２５）が従来の不揮発性メモリと大きく異なる部分である。ここで、パス切換スイッチ１４は、パス切換手段として機能する。また、スイッチ制御タイミングパルス生成回路２３は、タイミングパルス信号生成手段として機能する。また、検出共用ワード線電圧制御回路２４は、検出用電圧生成手段として機能するとともに、判定用電圧生成手段として機能する。さらに、ＯＫ／ＮＧ判定回路２５は判定手段として機能する。
【００２０】
図１の不揮発性メモリにおける通常の書込み動作や読出し動作は、従来の不揮発性メモリと同様なので、その説明を省略する。以下では不安定ビットの検出動作について説明する。
【００２１】
まず、図１の不揮発性メモリにおける不安定ビットの検査方法の原理について図２を参照して説明する。
【００２２】
図２は、不揮発性メモリセルアレイのおけるメモリセルのスレッショルド電圧の分布を示すグラフである。
【００２３】
メモリセルトランジスタのスレッショルド電圧Ｖｒｅｆ［Ｖ］が、図２の領域“ア”にあるとき、そのスレッショルド電圧Ｖｒｅｆ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に比べて十分に高い。したがって、その制御ゲートにデータ判定レベル電圧Ｖｒｅｆ［Ｖ］を印加した場合のみならず、それよりも高い電圧Ｖｒｅｆ＋ΔＶ［Ｖ］を印加した場合にも、ドレイン電流は流れず、読出しデータはともに“０”となる。
【００２４】
また、メモリセルトランジスタのスレッショルド電圧Ｖｒｅｆ［Ｖ］が、領域“イ”にあるとき、そのスレッショルド電圧Ｖｒｅｆ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に比べて十分に低い。したがって、その制御ゲートにデータ判定レベル電圧Ｖｒｅｆ［Ｖ］を印加した場合のみならず、それよりも低い電圧Ｖｒｅｆ−ΔＶ［Ｖ］を印加した場合にも、ドレイン電流が流れ、読出しデータはともに“１”となる。
【００２５】
これに対して、メモリセルトランジスタのスレッショルド電圧Ｖｒｅｆ［Ｖ］が、領域“ウ”にあるとき、そのスレッショルド電圧Ｖｒｅｆ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に近い。このため、制御ゲートに、電圧Ｖｒｅｆ＋ΔＶ［Ｖ］を印加したときの読出しデータは“１”となるが、電圧Ｖｒｅｆ−ΔＶ［Ｖ］を印加したときの読出しデータは“０”となる。
【００２６】
このように、制御ゲートに印加する電圧をある範囲内（マージンの範囲内）で変化させると、スレッショルド電圧Ｖｒｅｆ［Ｖ］が領域“ウ”にあるメモリセルからの読出しデータには変化が生じる。本発明は、印加電圧を所定の範囲で段階的に変化させて複数回の読み出し動作を行うことにより、読出しデータの変化の有無を検出し、これによって不安定ビットを検出するものである。
【００２７】
次に、図１の不揮発性メモリの動作を、図３をも参照してより詳細に説明する。
【００２８】
まず、図示しない制御システム（外部）から不安定ビットを検出するための不安定ビット検出用読出し命令（コマンド信号）が入力されると（Ｓ２０１）、不安定ビット検出用複数回セルデータ読出し用モードレジスタは入力されたコマンド信号をラッチする（Ｓ２０２）。そして、モードレジスタは、ラッチしたコマンド信号を、モード信号“ＤＥＴＯＮ”として、パス切換スイッチ１４及びスイッチング制御タイミングパルス生成回路２３へ出力する。
【００２９】
パス切換スイッチ１４は、不揮発性メモリセル１１からの出力信号パスを通常パスＡと不安定ビット検出用パスＢとの間で切り替えるスイッチである。パス切換スイッチ１４は、モード信号“ＤＥＴＯＮ”を受けると、出力信号パスを通常パスＡから不安定ビット検出用パスＢへと切り替える（Ｓ２０３）。
【００３０】
次に、図示しない制御システムからのアドレス信号に対応する不揮発性メモリセルに対して、セルデータの複数回（Ｋ回、Ｋ：２以上の整数）読出しを行う（Ｓ２０４）。このとき、検出共用ワード線電圧制御回路２４はＫ個の異なるワード線（ゲート）電圧を順次発生する。検出共用ワード線電圧制御回路２４は、通常のメモリセル読出し動作の際には、データ判定レベル電圧（例えば、図２のＶｒｅｆ［Ｖ］）を発生し、不安定ビット検出動作の際には、それとは異なる電圧を２以上含むワード電圧（例えば、図２のＶｒｅｆ＋ΔＶ［Ｖ］及びＶｒｅｆ−ΔＶ［Ｖ］）を発生する。
【００３１】
また、スイッチング制御タイミングパルス生成回路２３は、モード信号“ＤＥＴＯＮ”とアドレス状態遷移検出回路２２からのアドレス状態遷移検出パルス信号に基づいて、検出共用ワード線電圧制御回路２４がＫ個の互いに異なるワード線電圧を発生させるタイミングを検出共用ワード線電圧制御回路２４へ知らせる。
【００３２】
検出共用ワード線電圧制御回路２４からのＫ個のワード線電圧は、Ｘスイッチ１２を介して、検出対象であるメモリセルトランジスタの制御ゲートへ順次供給され、読出しが行われる。読出したデータはパス切換スイッチ１４及び信号パスＢを介してＯＫ／ＮＧ判定回路２５へ送られる。
【００３３】
ＯＫ／ＮＧ判定回路２５は、Ｋ個の読出しラッチ部を有しており、Ｋ個のワード電圧を用いて順次読み出されたＫ個のデータ（“ＸＸ”ｈ，“ＹＹ”ｈ，“ＺＺ”ｈ，・・・“ＷＷ”ｈ）を一つずつラッチする（Ｓ２０５−１〜Ｓ２０５−Ｋ）。また、ＯＫ／ＮＧ判定回路２５は、読出し情報比較部を有し、読出されたＫ個のデータを互いに比較する（Ｓ２０６）。
【００３４】
Ｋ個の読出しデータが全て一致したとき、ＯＫ／ＮＧ判定回路２５は、データが正常であることを示す判定結果、例えば“００”ｈを出力する（Ｓ２０７）。また、全ての読出しデータが一致しなかったとき、ＯＫ／ＮＧ判定回路２５は、データが異常であることを示す判定結果、例えば“ＦＦ”ｈを出力する（Ｓ２０８）。
【００３５】
判定結果は、入出力バッファ２０及び入出力ＩＦ回路２１を介して制御システム（外部）へ出力される。制御システムは、判定結果に基づいて管理テーブルを生成する（Ｓ２０９）。
【００３６】
以上のようにして、本実施の形態に係る不揮発性メモリは、不安定ビットを精度良く検出することができる。また、制御システムの誤動作を防止することができる。
【００３７】
次に、図４を参照して、検出共用ワード線電圧制御回路２４について詳細に説明する。ここでは、不揮発性メモリセルアレイ１１として多数の二値メモリセルを配列したアレイを想定し、Ｋ＝３（３回読出し）とする。ここで二値メモリセルとは、一つのデータ判定レベル電圧を用いて、書き込まれているデータが“０”であるのか“１”であるのか判定するセルメモリを指す。
【００３８】
図４は、不揮発性メモリセルアレイ１１、パス切換スイッチ１４、及び検出共用ワード線電圧制御回路２４等の詳細を示す回路図である。
【００３９】
不揮発性メモリセルアレイ１１は、一般的な構造を有している。各メモリセルのワード線へ所定の電圧を印加し、ビット線に電流が流れれば読出しデータ“１”、流れなければ読出しデータ“０”とする。
【００４０】
パス切換スイッチ１４は、ビット線にそれぞれ接続されるスイッチＳＷ２−０〜ＳＷ２−ｎ（ｎ：ビット線の数−１（ＤＱ０〜ＤＱｎに対応））を含む。各スイッチＳＷ２−０〜ＳＷ２−ｎは、モードレジスタからの“ＤＥＴＯＮ”信号によって制御される。即ち、各スイッチＳＷ２−０〜ＳＷ２−ｎは、“ＤＥＴＯＮ”信号が入力されていないときビット線を信号パスＡに接続し、“ＤＥＴＯＮ”信号が入力されているときビット線を信号パスＢに接続する。なお、図４は、“ＤＥＴＯＮ”信号が入力され、各スイッチＳＷ２−０〜ＳＷ２−ｎがビット線を信号パスＢに接続している状態を示している。
【００４１】
Ｙスイッチ１３は、ビット線にそれぞれ接続されるスイッチＳＷ１−１〜ＳＷ１−ｎを含む。これらスイッチＳＷ１−１〜ＳＷ１−ｎは、通常の読出しの動作の場合と同様に制御される。
【００４２】
Ｘスイッチ１２は、ワード線にそれぞれ接続されるスイッチＳＷ３−１〜ＳＷ３−ｍ（ｍ：ワード線の数−１）を含む。これらスイッチＳＷ３−１〜ＳＷ３−ｍは、通常の読出しの動作の場合と同様に制御される。
【００４３】
検出共用ワード線電圧制御回路２４は、Ｘスイッチ１２のスイッチＳＷ３−１〜ＳＷ３−ｍに共通に接続されるＫ個（ここでは、３個）のスイッチＳＷ４−ａ，ＳＷ４−ｂ，ＳＷ４−ｃと、これらスイッチに互いに異なる電圧を供給する分圧抵抗Ｒ１，・・・，Ｒｚを有している。分圧抵抗の数は、生成しようとする電圧の数＋１あればよい。
【００４４】
分圧抵抗Ｒ１，・・・，Ｒｚは、データ判定レベル電圧をＶｒｅｆ［Ｖ］として、スイッチＳＷ４−ａに電圧Ｖｒｅｆ＋ΔＶ［Ｖ］を、スイッチＳＷ４−ｂに電圧Ｖｒｅｆ［Ｖ］を、スイッチＳＷ−ｃに電圧Ｖｒｅｆ−ΔＶ［Ｖ］を供給するように接続されている。これらの電圧が不安定ビット判定レベル電圧として利用される。
【００４５】
スイッチＳＷ４−ａ，ＳＷ４−ｂ，ＳＷ４−ｃは、スイッチング制御タイミングパルス生成回路２３からタイミングパルス信号ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ，ＳｉｇＳＷ４−ｃにより制御される。即ち、タイミングパルス信号ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ，ＳｉｇＳＷ４−ｃが適切に供給されることにより、通常読み出し時には、スイッチＳｉｇＳＷ４−ｂのみがオンし、ワード線に電圧Ｖｒｅｆ［Ｖ］が供給される。また、不安定ビット検出時には、スイッチＳＷ４−ａ，ＳＷ４−ｂ及びＳＷ４−ｃが、一つずつ順番にオンし、ワード線には電圧Ｖｒｅｆ＋ΔＶ［Ｖ］、電圧Ｖｒｅｆ［Ｖ］及び電圧Ｖｒｅｆ−ΔＶ［Ｖ］が順次供給される。なお、タイミングパルス信号ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ，ＳｉｇＳＷ４−ｃの生成については後述する。
【００４６】
ワード線に、電圧Ｖｒｅｆ＋ΔＶ［Ｖ］、電圧Ｖｒｅｆ［Ｖ］及び電圧Ｖｒｅｆ−ΔＶ［Ｖ］が順次供給されることによりメモリセルに対するＫ（＝３）回の読出し動作が行われる。得られたＫ個の読出しデータは、パス切換スイッチ１４を介してＯＫ／ＮＧ判定回路２５へ供給される。
【００４７】
図５に、ＯＫ／ＮＧ判定回路２５の内部構成を示す。図示のように、ＯＫ／ＮＧ判定回路２５は、信号パスＢラッチ部２５−１と比較器部（比較回路）２５−２とを有している。
【００４８】
信号パスＢラッチ部２５−１は、Ｋ個のラッチ回路を含み、各ラッチ回路は、スイッチング制御タイミングパルス生成回路２３からのタイミングパルス信号を用いて、パス切換スイッチ１４を介して入力される読出しデータをラッチする。即ち、タイミングパルス信号が“ハイ”になると読み出しデータがラッチ回路に転送され、“ロー”になるとラッチされる。これにより、ノードＮｏｄｅ１，Ｎｏｄｅ２，Ｎｏｄｅ３にそれぞれデータが供給される。
【００４９】
図６に、信号パスＢラッチ部２５−１に入力される読出しデータ（ノードＮｏｄｅ１’，Ｎｏｄｅ２’，Ｎｏｄｅ３’の状態）と、タイミングパルス信号（ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ，ＳｉｇＳＷ４−ｃ）と、ノードＮｏｄｅ１，Ｎｏｄｅ２，Ｎｏｄｅ３の状態との関係を示す。
【００５０】
図示のように、Ｋ個のラッチ回路（Ｎｏｄｅ１’，Ｎｏｄｅ２’，Ｎｏｅ３’）には、同一のデータ値ＤａｔａＶａｌｕｅ１，ＤａｔａＶａｌｕｅ２及びＤａｔａＶａｌｕｅ３が順次入力される。また、タイミングパルス信号ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ及びＳｉｇＳＷ４−ｃが順次Ｋ個のラッチ回路に供給される。その結果、タイミングパルス信号ＳｉｇＳＷ４−ａが入力されたときノードＮｏｄｅ１にデータ値ＤａｔａＶａｌｕｅ１が現れる。また、タイミングパルス信号ＳｉｇＳＷ４−ｂが入力されたときＮｏｄｅ２にデータ値ＤａｔａＶａｌｕｅ２が現れる。さらに、タイミングパルス信号ＳｉｇＳＷ４−ｃが入力されたとき、Ｎｏｄｅ３にデータ値ＤａｔａＶａｌｕｅ３が現れる。
【００５１】
比較部２５−２は、ノードＮｏｄｅ１，Ｎｏｄｅ２及びＮｏｄｅ３の状態に応じて判定結果を出力する。比較部２５−２の真理値表を図７に示す。図示のように、比較部２５−２は、ノードＮｏｄｅ１，Ｎｏｄｅ２及びＮｏｄｅ３が全て“０”又は“１”のとき、判定結果ＮｏｄｅＪｇとして“０”を出力し、それ以外のとき、“１”を出力する。
【００５２】
判定結果ＮｏｄｅＪｇは、入出力バッファ２０及び入出力ＩＦ回路２１を介して制御システムへ送られる。
【００５３】
制御システムでは、読出しの対象であったアドレス番地に対する判定結果ＮｏｄｅＪｇが“０”であるのか“１”であるのかによって、読出し対象のメモリセルの情報が不安定であるのか否かを判断することでき、管理テーブルの作成を正しく行うことができる。その結果、制御システムの誤動作を防止することができる。
【００５４】
ここで、複数の比較部２５−２が並列設置される場合を考える。例えば、８個の比較部２５−２が並列配置されている場合に、その出力側に、これら複数の比較部からの判定結果を一纏めにして出力する回路を設ければ、前述したように、全ての読出しデータが一致した場合には判定結果として“００”ｈを、不一致の場合には“ＦＦ”ｈを出力させることができる。
【００５５】
次に、図８乃至図１１を参照して、タイミングパルス信号の生成について説明する。
【００５６】
図１を参照して説明したように、スイッチング制御タイミングパルス生成回路２３は、レジスタ群１８からのモード信号“ＤＥＴＯＮ”とアドレス状態遷移検出回路２２からのアドレス状態遷移検出パルス信号に基づいてタイミングパルス信号を生成する。
【００５７】
モード信号“ＤＥＴＯＮ”は、制御システムからのコマンドに依存し、アドレス状態遷移検出信号は、制御システムからのアドレス信号に依存する。
【００５８】
アドレス状態遷移検出信号を生成するアドレス状態遷移検出回路２２は、例えば図８に示すように構成される。このアドレス状態遷移検出回路２２は、図９（ａ）及び（ｂ）にそれぞれ示す、論理ロー出力のみを遅らせるインバータ回路及び論理ハイ出力のみを遅らせるインバータ回路を含む。このアドレス状態遷移検出回路２２は、Ｘデコーダ１５からのＸデコーダ信号を受けて、アドレス状態の遷移を検出し、アドレス状態遷移検出パルス信号ＡＤＴＲをスイッチング制御タイミングパルス生成回路２３へ出力する。
【００５９】
スイッチング制御タイミングパルス生成回路２３は、例えば、図１０に示す前段回路と図１１（ａ），（ｂ）及び（ｃ）の左側に示す後段回路により構成される。
【００６０】
図１０の前段回路により生成された予備信号ＳｉｇＳＷ４−ａ’，ＳｉｇＳＷ４−ｂ’及びＳｉｇＳＷ４−ｃ’は、それぞれ、図１１（ａ），（ｂ）及び（ｃ）の左側に示される後段回路に供給される。各図の右側に、各後段回路の真理値表を示す。これら真理値表に示すように、後段回路は、予備信号ＳｉｇＳＷ４−ａ’，ＳｉｇＳＷ４−ｂ’及びＳｉｇＳＷ４−ｃ’とモード信号“ＤＥＮＴＯＮ”とから、互いにタイミングのずれたタイミングパルス信号ＳｉｇＳＷ４−ａ，ＳｉｇＳＷ４−ｂ及びＳｉｇＳＷ４−ｃを生成する。
【００６１】
なお、本実施の形態では、予備信号ＳｉｇＳＷ４−ａ’，ＳｉｇＳＷ４−ｂ’及びＳｉｇＳＷ４−ｃ’をアドレス状態遷移を検出することにより生成するとしたが、書込みコマンドや読出しコマンドを利用して生成するようにしてもよい。
【００６２】
以上本発明について一実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。
【００６３】
例えば、上記実施の形態では不安定ビットの判定を行うために３回読出しを行っているが、マージン範囲内にある電圧Ｖｒｅｆ＋ΔＶ［Ｖ］及びＶｒｅｆ−ΔＶ［Ｖ］を用いて２回の読出しを行えば不安定ビットの判定は可能である。また、判定制度を向上させるために、読出しを４回以上行うようにしてもよい。
【００６４】
読出し回数を増やす場合、検出共用ワード線電圧制御回路２４のスイッチＳＷ４（図４参照）の数を増やし、各スイッチに適切な電圧が印加されるように分圧抵抗に接続するとともに、対応するタイミングパルス信号ＳｉｇＳＷ４を生成させるようにすればよい。
【００６５】
また、予め最大Ｋ回の読出し動作を行えるように作製しておき、使用時に、読出しを行う回数を決定するようにしてもよい。これは例えば、信号パスＢラッチ部２５−１の各ノード間にスイッチを接続しておくことにより実現できる。つまり、信号パスＢラッチ部２５−１に使用しないラッチ回路が存在する場合、ノード間に接続されたスイッチを制御して、使用しないラッチ回路に対応するノードを他の使用されるラッチ回路に対応するノードに接続すれば、上述したのと同様に不安定ビットの判定を行うことができる。
【００６６】
また、上記実施の形態では、二値メモリセルの場合について説明したが、多値メモリセルの場合にも本発明は適用可能である。多値メモリセルでは、互いに異なる複数のデータ判定レベルを用いて書き込まれたデータの判定が行われる。例えば、４値メモリセル（図１４参照）であれば、３つのデータ判定レベル電圧Ｖｒｅｆ１〜３を順次制御ゲートに印加してドレイン電流が流れるか否かを検出することにより、読出しデータ“００”，“０１”，“１０”及び“１１”の判定が行われる。このような４値メモリセルに本願発明を適用する場合、検出共用ワード線電圧制御回路２４は、不安定ビットの検出のために例えば３回読出しを行うとして、３×３＝９個の電圧を発生させる必要がある。この場合、検出共用ワード線電圧制御回路２４において、図１２のように分圧抵抗を用いて９個の異なる電圧を発生させればよい。そして、図４と同様に各電圧に対応するスイッチＳＷ４を設けて、順次制御ゲートを供給するようにすればよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態に係る半導体集積回路の概略構成を示すブロック図である。
【図２】不揮発性メモリセルアレイにおけるメモリセルのスレッショルド電圧の分布を示すグラフである。
【図３】図１の半導体集積回路における不安定ビットの検出動作を説明するためのシーケンス図である。
【図４】図１の半導体集積回路の不揮発性メモリセルアレイと検出共用ワード線電圧制御回路及びその周辺の詳細を示す回路図である。
【図５】図１の半導体集積回路のＯＫ／ＮＧ判定回路の内部構成を示す回路図である。
【図６】図５のＯＫ／ＮＧ判定回路における信号パスＢラッチ部の入力と出力との関係を説明するための図である。
【図７】図５のＯＫ／ＮＧ判定回路における比較部の真理値表である。
【図８】図１の半導体集積回路のアドレス状態遷移検出回路の内部構成を示す回路図である。
【図９】（ａ）及び（ｂ）は図８のアドレス状態遷移検出回路に用いられるインバータ回路を示す回路図である。
【図１０】図１の半導体集積回路のスイッチング制御タイミングパルス生成回路を構成する前段回路を示す回路図である。
【図１１】（ａ），（ｂ）及び（ｃ）は、図１の半導体集積回路のスイッチング制御タイミングパルス生成回路を構成する後段回路を示す回路図及びその真理値である。
【図１２】図１の半導体集積回路の検出共用ワード線電圧制御回路２４の他の構成例を説明するための回路図である。
【図１３】従来のデータ判定における問題点を説明するための図であって、不揮発性メモリセルアレイにおける二値メモリセルのスレッショルド電圧の分布を示すグラフである。
【図１４】従来のデータ判定における問題点を説明するための図であって、不揮発性メモリセルアレイにおける多値メモリセルのスレッショルド電圧の分布を示すグラフである。
【符号の説明】
【００６８】
１１    不揮発性メモリセル
１２    Ｘスイッチ
１３    Ｙスイッチ
１４    パス切換スイッチ
１５    Ｘデコーダ
１６    Ｙデコーダ
１７    アドレスラッチ回路
１８    レジスタ群
１９    データラッチ回路
２０    入出力バッファ
２１    入出力ＩＦ回路
２２    アドレス状態遷移検出回路
２３    スイッチ制御タイミングパルス生成回路
２４    検出共用ワード線電圧制御回路
２５    ＯＫ／ＮＧ判定回路
２５−１    信号パスＢラッチ部
２５−２    比較器部
【図１】
2009158043.tif 000003
【図２】
2009158043.tif 000004
【図３】
2009158043.tif 000005
【図４】
2009158043.tif 000006
【図５】
2009158043.tif 000007
【図６】
2009158043.tif 000008
【図７】
2009158043.tif 000009
【図８】
2009158043.tif 000010
【図９】
2009158043.tif 000011
【図１０】
2009158043.tif 000012
【図１１】
2009158043.tif 000013
【図１２】
2009158043.tif 000014
【図１３】
2009158043.tif 000015
【図１４】
2009158043.tif 000016
【手続補正書】
【提出日】平成20年12月22日(2008.12.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを含む半導体集積回路において、
互いに異なる２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給し、前記不揮発性メモリセルから複数の読み出しデータを出力させる検出用電圧生成手段と、
前記複数の読出しデータを互いに比較し、前記不揮発性メモリセルの安定／不安定を判定する判定手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載された半導体集積回路において、
前記２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給するタイミングを規定するタイミングパルス信号を生成し、前記検出用電圧生成手段へ供給するタイミングパルス信号生成手段をさらに備えることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載された半導体集積回路において、
前記検出用電圧生成手段が、
前記２以上の不安定ビット検出用電圧を生成する複数の分圧抵抗と、
該複数の分圧抵抗に接続されるとともに前記タイミングパルス信号生成手段に接続された複数のスイッチとを備え、
前記複数のスイッチが前記タイミングパルス信号に応じてオン／オフすることにより前記２以上の不安定ビット検出用電圧を前記不揮発性メモリセルの制御ゲートに順次供給するようにしたことを特徴とする半導体集積回路。
【請求項４】
請求項２又は３に記載された半導体集積回路において、
外部からのコマンドに応じて前記不揮発性メモリセルの出力パスを通常パスから前記判定手段に接続された不安定ビット検出用パスへ切り換えるパス切換手段をさらに備えていることを特徴とする半導体集積回路。
【請求項５】
請求項４に記載された半導体集積回路において、
前記タイミングパルス信号生成手段が前記コマンドに応じて前記タイミングパルス信号を生成することを特徴とする半導体集積回路。
【請求項６】
請求項１乃至４のいずれか一つに記載された半導体集積回路において、
前記検出用電圧生成手段が、前記不揮発性メモリセルに書き込まれたデータの論理判定に用いられるデータ判定レベル電圧を生成する判定用電圧生成手段を兼ねていることを特徴とする半導体集積回路。
【請求項７】
請求項６に記載された半導体集積回路において、
前記検出用電圧生成手段が、前記２以上の不安定ビット検出用電圧として、前記データ判定レベル電圧よりも高い第１の不安定ビット判定レベル電圧と、前記データ判定レベル電圧よりも低い第２の不安定ビット判定レベル電圧とを生成することを特徴とする半導体集積回路。
【請求項８】
請求項１乃至７のいずれか一つに記載された半導体集積回路において、
前記判定手段は、
前記２以上の不安定ビット検出用電圧にそれぞれ対応して読み出しデータをラッチする複数のラッチ回路と、
該複数のラッチ回路の出力を比較し、一致／不一致を示す判定信号を生成する比較回路とを備えることを特徴とする半導体集積回路。
【請求項９】
書き込まれたデータに応じて変化する閾値電圧を有し、該閾値電圧が、第１の情報のための第１の領域、第２の情報のための第２の領域、及び前記第１の領域と前記第２の領域との間に位置し且つ書き込まれた情報が前記第１の情報及び前記第２の情報のいずれであるのかを判定するための所定の電圧に等しい値を含む第３の領域、のうちのいずれかの領域に属する不揮発性メモリセルと、
前記不揮発性メモリセルの制御ゲートに接続されるワード線電圧制御回路と、
前記不揮発性メモリセルに接続されるビット線を通じて読み出したデータを判定する判定回路と、を備え、
前記ワード線電圧制御回路が発生する２以上の電圧にそれぞれ対応した読み出しデータを得て、
前記判定回路は、前記読み出しデータを互いに比較し、前記閾値電圧が前記第３領域に属するか否かを判定する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載された半導体集積回路において、
前記不揮発性メモリセルから同一のデータ情報をｋ回（ｋ≧２）、読み出す制御を行なうタイミングパルス信号生成回路をさらに備え、
通常動作時、前記ワード線電圧制御回路は、所定の電圧を前記制御ゲートに１回印加し、
前記閾値電圧が前記第３領域に属するか否かを判定するとき、前記ワード線電圧制御回路は、前記タイミングパルス信号生成回路からの制御に応じてｋ回、且つ異なる電圧を前記制御ゲートに印加する
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載された半導体集積回路において、
前記判定回路は、
読み出しデータを格納する前記ｋ回に対応するｋ個のラッチ回路と、
前記ｋ個のラッチ回路の出力信号に基づいて前記閾値電圧が第３領域に属することを示す論理回路と、
を備えることを特徴とする半導体集積回路。
【請求項１２】
請求項９乃至１１のいずれかは一つに記載された半導体集積回路において、
通常動作時に読み出したデータをラッチする第１ラッチ回路と、
前記読み出したデータを外部データ端子へ出力する入出力バッファと、
前記判定回路または前記第１ラッチ回路のどちらか一方へ前記ビット線のデータを供給するスイッチと、
を備えることを特徴とする半導体集積回路。
【請求項１３】
請求項１２に記載された半導体集積回路において、
前記入出力バッファは、第１のラッチ回路を介して前記読み出したデータを出力し、前記判定回路を介して前記閾値電圧が前記第３の領域に属するか否かを示す判定結果を出力する、
ことを特徴とする半導体集積回路。
【請求項１４】
不揮発性メモリセルを含む半導体集積回路の制御方法において、
前記不揮発性メモリセルの閾値電圧に関して、第１の情報のための第１の領域、第２の情報のための第２の領域、及び前記第１の領域と前記第２の領域との間に位置し且つ前記不揮発性メモリセルが前記第１の情報を記憶しているのか前記第２の情報を記憶しているのかを判定するための所定の電圧に等しい値を含む第３の領域を設定し、
前記不揮発性メモリに記憶されている情報が前記第１の情報であるのか前記第２の情報であるのかを判定するとき、前記不揮発性メモリセルの制御ゲートに前記所定の電圧を供給することにより一回の読み出し動作を行い、
前記不揮発性メモリセルの前記閾値電圧が前記第３の領域に属するか否かを判定するとき、ｋ個（ｋ≧２）の異なる電圧を前記不揮発性メモリセルの前記制御ゲートに供給することによりｋ回の読み出し動作を行う、
ことを特徴とする半導体集積回路の制御方法。
【請求項１５】
請求項１４に記載された半導体集積回路の制御方法において、
前記ｋ個の異なる電圧によりそれぞれ読み出されたデータは、互いに論理合成され、その合成出力は、前記閾値電圧が前記第３の領域に属するか否かを示す判定結果として、出力される、
ことを特徴とする半導体集積回路の制御方法。
【請求項１６】
請求項１４又は１５に記載された半導体集積回路の制御方法において、
前記不揮発性メモリセルの前記制御ゲートには、異なる内部タイミングで前記ｋ個の電圧がそれぞれ印加される、
ことを特徴とする半導体集積回路の制御方法。
【請求項１７】
請求項１４乃至１６のいずれか一つに記載された半導体集積回路の制御方法において、
前記ｋ個の異なる電圧のうちの一つは、前記所定の電圧よりも低く、
前記ｋ個の異なる電圧のうちの他の一つは、前記所定の電圧より高い、
ことを特徴とする半導体集積回路の制御方法。
【請求項１８】
請求項１７に記載された半導体集積回路の制御方法において、
通常動作時、前記所定の電圧により読み出し動作を行い、
前記閾値電圧が第３の領域に属するか否かを判定するとき、前記制御ゲートにｋ個の異なる電圧を前記制御ゲートに供給して読み出し動作を行う、
ことを特徴とする半導体集積回路の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明の他の形態に係る半導体集積回路は、書き込まれたデータに応じて変化する閾値電圧を有し、該閾値電圧が、第１の情報のための第１の領域、第２の情報のための第２の領域、及び前記第１の領域と前記第２の領域との間に位置し且つ書き込まれた情報が前記第１の情報及び前記第２の情報のいずれであるのかを判定するための所定の電圧に等しい値を含む第３の領域、のうちのいずれかの領域に属する不揮発性メモリセルと、前記不揮発性メモリセルの制御ゲートに接続されるワード線電圧制御回路と、前記不揮発性メモリセルに接続されるビット線を通じて読み出したデータを判定する判定回路と、を備え、前記ワード線電圧制御回路が発生する２以上の電圧にそれぞれ対応した読み出しデータを得て、前記判定回路は、前記読み出しデータを互いに比較し、前記閾値電圧が前記第３領域に属するか否かを判定することを特徴とする。
また、本発明は、不揮発性メモリセルを含む半導体集積回路の制御方法において、前記不揮発性メモリセルの閾値電圧に関して、第１の情報のための第１の領域、第２の情報のための第２の領域、及び前記第１の領域と前記第２の領域との間に位置し且つ前記不揮発性メモリセルが前記第１の情報を記憶しているのか前記第２の情報を記憶しているのかを判定するための所定の電圧に等しい値を含む第３の領域を設定し、前記不揮発性メモリに記憶されている情報が前記第１の情報であるのか前記第２の情報であるのかを判定するとき、前記不揮発性メモリセルの制御ゲートに前記所定の電圧を供給することにより一回の読み出し動作を行い、前記不揮発性メモリセルの前記閾値電圧が前記第３の領域に属するか否かを判定するとき、ｋ個（ｋ≧２）の異なる電圧を前記不揮発性メモリセルの前記制御ゲートに供給することによりｋ回の読み出し動作を行う、ことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
メモリセルトランジスタのスレッショルド電圧Ｖｔｈ［Ｖ］が、図２の領域“ア”にあるとき、そのスレッショルド電圧Ｖｔｈ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に比べて十分に高い。したがって、その制御ゲートにデータ判定レベル電圧Ｖｒｅｆ［Ｖ］を印加した場合のみならず、それよりも高い電圧Ｖｒｅｆ＋ΔＶ［Ｖ］を印加した場合にも、ドレイン電流は流れず、読出しデータはともに“０”となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、メモリセルトランジスタのスレッショルド電圧Ｖｔｈ［Ｖ］が、領域“イ”にあるとき、そのスレッショルド電圧Ｖｔｈ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に比べて十分に低い。したがって、その制御ゲートにデータ判定レベル電圧Ｖｒｅｆ［Ｖ］を印加した場合のみならず、それよりも低い電圧Ｖｒｅｆ−ΔＶ［Ｖ］を印加した場合にも、ドレイン電流が流れ、読出しデータはともに“１”となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
これに対して、メモリセルトランジスタのスレッショルド電圧Ｖｔｈ［Ｖ］が、領域“ウ”にあるとき、そのスレッショルド電圧Ｖｔｈ［Ｖ］は、データ判定レベル電圧Ｖｒｅｆ［Ｖ］に近い。このため、制御ゲートに、電圧Ｖｒｅｆ＋ΔＶ［Ｖ］を印加したときの読出しデータは“１”となるが、電圧Ｖｒｅｆ−ΔＶ［Ｖ］を印加したときの読出しデータは“０”となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
このように、制御ゲートに印加する電圧をある範囲内（マージンの範囲内）で変化させると、スレッショルド電圧Ｖｔｈ［Ｖ］が領域“ウ”にあるメモリセルからの読出しデータには変化が生じる。本発明は、印加電圧を所定の範囲で段階的に変化させて複数回の読み出し動作を行うことにより、読出しデータの変化の有無を検出し、これによって不安定ビットを検出するものである。