(57)【要約】【課題】局所領域のばらつきを精度良く監視でき、製品不良発生の原因解析を効率的に実施することができる半導体装置の評価方法を提供する。【解決手段】半導体装置の製造ラインにおいて使用する製品用マスクとは別個に、製造ラインを監視するための専用の評価用マスクを準備する（ステップＳ１）。次に、半導体装置の製造ラインにおいて、この評価用マスクを用いてウエハの少なくとも１つのチップ領域内に複数の評価素子（例えば、トランジスタなど）を形成し、評価用ウエハを形成する（ステップＳ２）。次に、評価用ウエハに形成された複数の評価素子について電気的特性を計測する（ステップＳ３）。次に、評価用ウエハに形成された複数の評価素子について物理パラメータを解析する（ステップＳ４）。【選択図】図１
2009164452.tif 000002
【特許請求の範囲】
【請求項１】
１つのチップ領域内に２次元配列した複数の評価素子を形成するための評価用マスクを準備するステップと、
半導体装置の製造ラインにおいて、該評価用マスクを用いてウエハの少なくとも１つのチップ領域内に複数の評価素子を形成し、評価用ウエハを形成するステップと、
評価用ウエハに形成された複数の評価素子について電気的特性を計測するステップと、
評価用ウエハに形成された複数の評価素子について物理パラメータを解析するステップとを含むことを特徴とする半導体装置の評価方法。
【請求項２】
複数の評価素子は、トランジスタ素子、キャパシタ素子、抵抗素子および論理回路からなるグループから選択されたものであることを特徴とする請求項１記載の半導体装置の評価方法。
【請求項３】
複数の評価素子は、トランジスタ素子であり、
計測する電気的特性は、トランジスタ素子のしきい値電圧であることを特徴とする請求項１記載の半導体装置の評価方法。
【請求項４】
複数の評価素子は、トランジスタ素子であり、
解析する物理パラメータは、トランジスタ素子にかかる応力、ゲート長、ゲート幅、ゲート形状、ゲートのラインエッジラフネス、ゲート酸化膜厚、ＰＮ接合の状態、およびチャネル不純物の離散分布からなるグループから選択された少なくとも１つであることを特徴とする請求項１記載の半導体装置の評価方法。
【請求項５】
計測した電気的特性のばらつきと、解析した物理パラメータのばらつきとの相関を計算し、半導体装置の製造ラインに固有の物理パラメータのばらつきが、電気的特性のばらつきに与える影響の感度を示す感度テーブルを作成するステップとをさらに含むことを特徴とする請求項１記載の半導体装置の評価方法。
【請求項６】
複数の評価素子は、チップ領域内にマトリクス状に配置され、
該チップ領域には、複数の評価素子のうちの１つを選択するための行デコーダ回路および列デコーダ回路が設けられることを特徴とする請求項１記載の半導体装置の評価方法。
【請求項７】
１つの製品チップおよび、該製品チップのダイシングライン内に２次元配列した複数の評価素子を形成するための製品用マスクを準備するステップと、
半導体装置の製造ラインにおいて、該製品用マスクを用いてウエハのダイシングライン内に複数の評価素子を形成し、製品用ウエハを製造するステップと、
製品用ウエハに形成された複数の評価素子について電気的特性を計測するステップと、
製品用ウエハに形成された複数の評価素子について物理パラメータを解析するステップとを含むことを特徴とする半導体装置の評価方法。
【請求項８】
少なくとも１つのチップ領域内に２次元配列した複数の評価素子が形成されていることを特徴とする半導体ウエハ。
【請求項９】
１つの製品チップおよび、該製品チップのダイシングライン内に２次元配列した複数の評価素子が形成されていることを特徴とする半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度の回路素子を含む半導体装置（例えば、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)、ＲＯＭ(Read Only Memory)、フラッシュメモリ、ＳｏＣ(System-on-Chip)などの半導体集積回路、液晶ディスプレイパネル、または磁気ヘッドなど）の評価方法に関する。また本発明は、こうした評価方法に使用される半導体ウエハに関する。
【背景技術】
【０００２】
ウエハ基板に成膜プロセスやフォトリソグラフィプロセス等の各種プロセスを施して、高密度の回路素子を大量生産する場合、回路素子の特性ばらつきの評価、解析、対策等が製品歩留まりの改善に極めて有効な手法となる。
【０００３】
【特許文献１】特開２００３−１９７７５２号公報（図１）
【非特許文献１】T. Mizuno et al., "Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET's", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 41, NO. 11, pp. 2216-2221, 1994
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１では、１枚の半導体ウエハに、Ｘ方向配列ピッチLxおよびＹ方向の配列ピッチLyで多数のチップが設けられ、その有効チップ領域内ではチップＸ辺に沿ってNx個の第１特性モニタ部をピッチpxで配置し、チップＹ辺に沿ってNy個の第２特性モニタ部をピッチpyで配置しており、Nx×px＝Lx、Ny×py＝Lyが成立している。
【０００５】
しかしながら、特性ばらつきを評価するための同じサイズのトランジスタは、各チップ領域ごとに１つ程度しか配置できないため、ウエハ全体で数十個のトランジスタしか評価ができない。このため、ウエハ面内ばらつき（プロセス起因による特性の面内分布）の評価は一応可能であるが、ランダムばらつき（例えば、不純物の離散性やラインエッジラフネス、ゲート酸化膜の局所膜厚分布に起因するトランジスタの特性ばらつき）を評価することはできない。
【０００６】
また、上記非特許文献１では、不純物の離散分布起因の特性ばらつきの評価が可能であるが、その他の成分の分離や、どの物理パラメータがどの程度特性ばらつきに影響しているか、またどの製造プロセスを改善していけばよいかの指針を出すことができない。
【０００７】
こうした従来技術では、プロセスの面内分布の分析は可能であるが、ＳＲＡＭ等の１チップ内に非常に高密度にトランジスタを配置したような集積回路や半導体メモリにおいて、個々のトランジスタに影響を及ぼして製造歩留りを低下させる原因となる局所領域の特性ばらつきの解析は不可能である。
【０００８】
また、配線パターン間隔が０．１μｍ以上のプロセス世代では、素子の特性ばらつきが物理パラメータ（例えば、トランジスタのゲート長、ゲート幅、ゲート酸化膜膜厚、側壁酸化膜膜厚など、素子特性に影響する寸法や膜厚）のばらつきにほぼ一対一対応していたため、素子特性の不具合に応じて解決すべき物理パラメータが明確であった。
【０００９】
しかしながら、プロセス世代が進むに従って、素子の特性ばらつきは複数の物理パラメータが影響し合うことから、その対策も複雑になってきており、上述のような従来技術ではもはや対処できない。
【００１０】
本発明の目的は、局所領域のばらつきを精度良く監視でき、製品不良発生の原因解析を効率的に実施することができる半導体装置の評価方法を提供することである。
【００１１】
また本発明の目的は、こうした評価方法に好適な半導体ウエハを提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施例によれば、半導体装置の製造ラインにおいて使用する製品用マスクとは別個に、製造ラインを監視するための専用の評価用マスクを準備する。次に、半導体装置の製造ラインにおいて、この評価用マスクを用いてウエハの少なくとも１つのチップ領域内に複数の評価素子（例えば、トランジスタなど）を形成し、評価用ウエハを形成する。次に、評価用ウエハに形成された複数の評価素子について電気的特性を計測する。次に、評価用ウエハに形成された複数の評価素子について物理パラメータを解析する。
【００１３】
特に、複数の評価素子について電気的特性を計測し、一般の統計的分析手法を適用することによって、特性ばらつきのウエハ面内分布、ショット分布（フォトリソグラフィプロセスで一回に露光するエリア毎に規則性を持つ分布）、システマティック分布（チップ内で空間的に規則性を持つ分布）およびランダム分布を分離することができる。
【００１４】
また、特性のランダムばらつきに関して、異常な特性を示す評価素子の物理パラメータがどのようにばらついているかを評価する。例えば、半導体装置の製造ラインに固有の物理パラメータのばらつきが、電気的特性のばらつきに与える影響の感度を示す感度テーブルを作成する。この感度テーブルを算出することにより、物理パラメータが関係する製造ラインの改善、対策を実施する方針が明確になる。
【発明の効果】
【００１５】
この実施例によれば、２次元配列した複数の評価素子を形成するためのマスクを用いることによって、局所領域のばらつきを精度良く監視でき、製品不良発生の原因解析を効率的に実施することができる。こうして得られた評価結果を半導体装置の製造ラインにフィードバックすることによって、製品歩留まりの改善を図ることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本発明に係る半導体装置の評価方法の一例を示す全体フロー図である。ステップＳ０では、製品用の半導体ウエハ（例えば、Ｓｉ，ＧａＡｓ等）と同じウエハを準備する。ステップＳ１では、１つのチップ領域内に２次元配列した複数の評価素子を形成するための評価用のＴＥＧ(Test Element Group)マスクセットを準備する。
【００１７】
ステップＳ２では、製品用の製造ラインにおいて、ＴＥＧマスクセットを用いてウエハの少なくとも１つのチップ領域内に複数の評価素子を形成し、評価用ウエハ１００を製造する。
【００１８】
ステップＳ３では、評価用ウエハ１００に形成された複数の評価素子について電気的特性を計測する。ステップＳ４では、評価用ウエハ１００に形成された複数の評価素子について物理パラメータを解析する。
【００１９】
図２（ａ）は、評価用ウエハ１００の一例を示す部分平面図であり、図２（ｂ）は、図２（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。評価用ウエハ１００には、複数のチップ領域ＣＡが設けられ、ステップＳ１のＴＥＧマスクセットを用いて、少なくとも１つのチップ領域ＣＡ内、好ましくは全てのチップ領域ＣＡ内に、複数の評価素子ＴＥを含む評価素子群ＴＥＧが形成される。
【００２０】
図２（ｂ）に示すように、１つのチップ領域ＣＡ内に複数の評価素子ＴＥがマトリクス状に配置され、複数の評価素子ＴＥのうちの１つを選択するための行デコーダ回路ＤＹおよび列デコーダ回路ＤＸが配置される。
【００２１】
評価素子ＴＥは、トランジスタ素子、キャパシタ素子、抵抗素子および論理回路（例えば、奇数段のインバータをリング状に接続したリングオシレータなど）からなるグループから選択される。ここでは、評価素子ＴＥとして、ＭＯＳ(Metal Oxide Semiconductor)−ＦＥＴ(Field Effect Transistor)を用いた場合を説明する。
【００２２】
図２（ａ）に示すように、チップ領域ＣＡの周辺には複数のパッドＰＤが配置されており、各パッドＰＤは、ウエハテスタ等の検査装置と接続された複数のコンタクトピンが接触可能である。評価素子ＴＥを指定するためのアドレス信号は、パッドＰＤを介して外部から行デコーダ回路ＤＹおよび列デコーダ回路ＤＸに供給される。また、アドレス信号によって指定された評価素子ＴＥからの電気信号は、パッドＰＤを介して外部に取り出すことが可能である。
【００２３】
図３は、ステップＳ２の製造ラインにおける典型的なＣＭＯＳ(Complementary-MOS)の製造プロセスを示す断面図である。ここで説明する製造プロセスは単なる例示であって、対象となるデバイスプロセスや製造ラインに応じて最適化される。
【００２４】
まず図３（ａ）に示すように、ウエハＷの上に酸化膜１０１を形成した後、マスク１０２を設けてエッチングにより、素子分離のための浅溝素子分離領域１０３を形成する。次に図３（ｂ）に示すように、素子分離領域１０３に分離層となる酸化膜を埋め込んで、ＳＴＩ(Shallow Trench Isolation)層１０４を形成する。
【００２５】
次に図３（ｃ）に示すように、多層成膜、フォトリソグラフィ、ドライエッチング技術を用いてゲート電極１０５を形成する。次に図３（ｄ）に示すように、浅いソース・ドレイン領域のためのイクステンション(Extension)と、短チャネル効果抑制のためのハロー(Halo)を形成した後、ゲート側壁絶縁膜１０６を形成する。
【００２６】
次に図３（ｅ）に示すように、電極形成のための深いソース・ドレイン領域を形成した後、低抵抗化のためのメタルシリサイド層１０７を形成する。次に図３（ｆ）〜（ｈ）に示すように、層間絶縁膜１０８、タングステンコンタクト１０９、メタル配線１１０を順次形成することにより、図３（ｉ）に示すように、３層のメタル配線１１０，１１１，１１２を形成する。最終的に、パッシベーション膜が形成され、その上にパッドＰＤが配置されて、評価用ウエハ１００が完成する。
【００２７】
図４は、ステップＳ３で使用する測定システムを示す構成図である。この測定システムは、ウエハテスタ１０と、計測器１１とを備える。ウエハテスタ１０は、評価用ウエハ１００に配置された複数のチップ領域ＣＡから任意の１つを選択し、選択したチップ領域ＣＡの各パッドＰＤと電気接触するための複数のコンタクトピンを備える。計測器１１は、特定の評価素子ＴＥを指定するためのアドレス信号をパッドＰＤを介して行デコーダ回路ＤＹおよび列デコーダ回路ＤＸに供給するとともに、パッドＰＤを介して評価素子ＴＥに電気信号を供給したり、評価素子ＴＥからの電気信号を取得する。
【００２８】
１つのチップ領域ＣＡには、図２（ｂ）に示すように、複数の評価素子ＴＥがマトリクス状に配置されており、ステップＳ３では、これら全ての評価素子ＴＥについて電気的特性を計測する。計測する電気的特性は、例えば、評価素子ＴＥがトランジスタである場合、典型的にはドレイン電流−ゲート電圧依存性である。
【００２９】
図５（ａ）は、典型的なドレイン電流−ゲート電圧特性を示すグラフであり、図５（ｂ）は、しきい値電圧ばらつきの累積度数分布の一例を示すグラフである。全ての評価素子ＴＥのドレイン電流−ゲート電圧特性を計測して、予め定めた規格に従って個々の素子ＴＥのしきい値電圧を決定した後、しきい値電圧ばらつきの度数分布を計数し、累積度数分布グラフに変換する。
【００３０】
その結果、図５（ｂ）に示すように、１つのチップ領域ＣＡという狭い領域内であっても、トランジスタのしきい値電圧は、０．３Ｖ〜０．５Ｖの範囲で変動しており、累積度数分布５０％の平均値が０．４Ｖを示すことが判る。
【００３１】
この場合、同じチップ領域ＣＡ内でトランジスタ特性を取得しているため、プロセスのウエハ面内依存性（例えば、膜厚分布など）やフォトリソグラフィのショットの依存性の影響（例えば、ゲート長依存性など）は最小限になっていると考えられる。一方、プロセスの影響によるばらつきの解析は、しきい値の面内分布やショット内分布を調べ、プロセスパラメータとの相関の強さを調べることで行うことが可能となる。
【００３２】
問題は、１つのチップ領域ＣＡ内で変動している特性であり、この原因を調べるために、例えば、図５（ｂ）に示すように、しきい値電圧０．３Ｖを示すトランジスタ、しきい値電圧０．５Ｖを示すトランジスタ、および平均値０．４Ｖを示すトランジスタについて物理解析を行う。
【００３３】
図６（ａ）は、図３の製造プロセスによって形成された１つのトランジスタの構造を示す斜視図であり、図６（ｂ）は、ゲート電極を分離した分解斜視図である。トランジスタの電気的特性との相関を調べるために、解析を行う物理パラメータは、例えば、トランジスタ素子にかかる応力ＳＴ、ゲート電極１０５の長さＧＬおよび幅ＧＷ、ゲート電極１０５の形状およびラインエッジラフネスＧＲ、ゲート酸化膜１０１の厚さＧＴ、ＰＮ接合１３０の状態、チャネル不純物の離散分布１３１などである。
【００３４】
図６に示した物理パラメータの値を調べるために、図７〜図１３に示すような物理パラメータの一貫解析手法を用いた解析を行う。図７に示すように、評価用ウエハ１００のチップ領域ＣＡ内に配置された評価素子群ＴＥＧの中から、素子の電気特性を計測した領域ＭＡ内に位置する評価素子ＴＥを抽出する。
【００３５】
その後、パッシベーション膜や配線層を機械研磨とケミカルエッチングによって除去し、図８に示すように、第１の配線層を除去した状態にする。この状態で、集光したレーザ光２０を照射し、顕微ラマン分光法や共焦点ラマン分光法を用いて、応力ＳＴの測定を実施する。
【００３６】
次に、層間絶縁膜をケミカルエッチングによって除去し、図９に示すようにゲート側壁絶縁膜１０６が露出した状態にする。ゲート側壁絶縁膜１０６上にはシリコン窒化膜のライナー層が存在するので、フッ酸系のエッチング液を用いて層間絶縁膜のみを除去し、その後ライナー層のシリコン窒化膜を除去することで、ゲート側壁絶縁膜１０６の露出が可能である。この状態で、オフライン走査電子顕微鏡を用いて、ゲート側壁絶縁膜１０６の寸法を評価する。
【００３７】
次に、図１０に示すように、ケミカルエッチングを用いてゲート側壁絶縁膜１０６を除去する。一般に、ゲート側壁絶縁膜１０６は、シリコン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜の積層からなるため、フッ酸系、およびリン酸系のエッチング液を用いて除去可能である。シリサイドもフッ酸系のエッチング液で除去されるため、ゲート側壁絶縁膜１０６の除去工程で消失する。この状態で、走査電気顕微鏡を用いて、ゲート電極１０５の長さＧＬおよび幅ＧＷ、ラインエッジラフネスＧＲを評価し、さらに走査電気顕微鏡観察で得られた像（ホワイトバンド）から、ゲート電極１０５の形状の評価を行う。
【００３８】
次に、ヒドラジン水溶液、あるいは水酸化カリウム水溶液、水酸化ナトリウム水溶液中でゲート電極１０５を除去する。これらエッチング液は、シリコンとシリコン酸化膜のエッチング比が非常に大きいので、シリコンのみエッチングされシリコン酸化膜はまったくエッチングされない特徴を持つ。図１１に示す状態で、プローブ顕微鏡を用いて、ゲート酸化膜１０１の容量分析を行い、その膜厚ＧＴを同定する。
【００３９】
次に、図１２に示すように、ケミカルエッチングを用いてゲート酸化膜１０１を除去し、プローブ顕微鏡を用いて、イクステンション／ハローで形成されたＰＮ接合１３０の状態を評価する。
【００４０】
最後に、図１３に示すように、収束イオンビーム１４０を照射して、トランジスタのチャネル領域１３９のみを露出させ、アトムプローブを用いてチャネル領域の離散不純物分布１３１を評価する。
【００４１】
このように解析して得られた物理パラメータと、計測した電気的特性（例えば、トランジスタのしきい値電圧）のばらつきとの相関を計算し、半導体装置の製造ラインに固有の物理パラメータのばらつきが、電気的特性のばらつきに与える影響の感度を示す感度テーブルを作成する。
【００４２】
評価素子群ＴＥＧに属するｎ個のトランジスタのしきい値電圧のばらつきσＶｔｈと物理パラメータａｉの相関は、以下の式で示すことができる。
【００４３】
【数１】
2009164452.tif 000003
【００４４】
この式で、左辺は特性ばらつき、右辺第一項は物理パラメータばらつき、右辺第二項が感度パラメータとなる。この感度パラメータは、製造ラインの物理パラメータばらつきが電気特性ばらつきに与える影響の感度を示している。そこで、感度の高い物理パラメータに関し、プロセス的対策などを行うことによって、製造ラインで作成した素子のばらつきを低減することが可能となる。本対策を実施することにより、異物などの対策を実施して歩留りを向上した上、配分などで落ちている歩留りを向上することが可能となる。
【００４５】
実施の形態２．
本実施形態においても、図１と同様に、ステップＳ０〜Ｓ４の手順を実行する。
【００４６】
図１４（ａ）は、評価用ウエハ１００の他の例を示す部分平面図であり、図１４（ｂ）は、図１４（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。評価用ウエハ１００には、複数のチップ領域ＣＡが設けられ、ステップＳ１のＴＥＧマスクセットを用いて、少なくとも１つのチップ領域ＣＡ内、好ましくは全てのチップ領域ＣＡ内に、複数の評価素子ＴＥを含む評価素子群ＴＥＧが形成される。
【００４７】
図１４（ｂ）に示すように、１つのチップ領域ＣＡ内に複数の評価素子ＴＥがマトリクス状に配置され、複数の評価素子ＴＥのうちの１つを選択するための行デコーダ回路ＤＹおよび列デコーダ回路ＤＸが配置される。
【００４８】
本実施形態では、評価素子ＴＥとして、抵抗素子（例えば、ウエル抵抗、拡散層抵抗、ビア抵抗、ポリシリコン抵抗、シリサイド抵抗、配線抵抗など）を用いている。この場合、ステップＳ３で計測する電気的特性は、抵抗値である。
【００４９】
そこで、図５と同様に、全ての評価素子ＴＥの抵抗値を計測して、抵抗値ばらつきの度数分布を計数し、累積度数分布グラフに変換する。そして、抵抗値ばらつきの最大値、最小値、累積度数分布５０％の平均値などを算出する。
【００５０】
次に、ステップＳ４において抵抗値ばらつきの大きな素子について物理解析を行う。対象となる評価素子群ＴＥＧについて、寸法などの外観を観察したり測長を実施する。拡散抵抗などイオン注入で抵抗領域を定義しているものは、測長等は行わない。層間絶縁膜の除去後、アトムプローブなどを用いて不純物の量や分布を直接測定する。
【００５１】
図１５は、抵抗素子の物理解析の様子を示す斜視図である。シリコン基板２１０の上にはＳＴＩ絶縁膜２１１が形成され、その上に層間絶縁膜２１２，２１３が形成されている。層間絶縁膜２１３の上面には、評価素子ＴＥとして形成された配線２１４が配置され、その両端にビア２１５がそれぞれ接続されている。
【００５２】
物理解析を行う場合、層間絶縁膜の除去後、配線２１４の寸法や形状を確認する。その後、平面ＴＥＭ分析などの評価技術を用いてグレインの観察などを行う。得られた物理パラメータと、計測した電気的特性（例えば、抵抗素子の抵抗値）のばらつきとの相関を計算し、実施の形態１と同様に感度テーブルを作成する。その結果、もっとも感度の高い物理パラメータに着目し、そのばらつきが減少するように、製造ラインの対策を行うことが可能となる。
【００５３】
実施の形態３．
本実施形態においても、図１と同様に、ステップＳ０〜Ｓ４の手順を実行する。
【００５４】
図１６（ａ）は、評価用ウエハ１００のさらに他の例を示す部分平面図であり、図１６（ｂ）は、図１６（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。評価用ウエハ１００には、複数のチップ領域ＣＡが設けられ、ステップＳ１のＴＥＧマスクセットを用いて、少なくとも１つのチップ領域ＣＡ内、好ましくは全てのチップ領域ＣＡ内に、複数の評価素子ＴＥを含む評価素子群ＴＥＧが形成される。
【００５５】
図１６（ｂ）に示すように、１つのチップ領域ＣＡ内に複数の評価素子ＴＥがマトリクス状に配置され、複数の評価素子ＴＥのうちの１つを選択するための行デコーダ回路ＤＹおよび列デコーダ回路ＤＸが配置される。
【００５６】
本実施形態では、評価素子ＴＥとして、キャパシタ素子（例えば、ゲート容量、拡散総容量、キャパシタ容量など）を用いている。この場合、ステップＳ３で計測する電気的特性は、静電容量値である。
【００５７】
そこで、図５と同様に、全ての評価素子ＴＥの静電容量値を計測して、静電容量値ばらつきの度数分布を計数し、累積度数分布グラフに変換する。そして、静電容量値ばらつきの最大値、最小値、累積度数分布５０％の平均値などを算出する。
【００５８】
次に、ステップＳ４において静電容量値ばらつきの大きな素子について物理解析を行う。対象となる評価素子群ＴＥＧについて、寸法などの外観を観察したり測長を実施する。例えば、プローブ顕微鏡を用いて、上部電極除去後の容量膜の膜厚分布を直接測定する。
【００５９】
得られた物理パラメータと、計測した電気的特性（例えば、キャパシタ素子の静電容量値）のばらつきとの相関を計算し、実施の形態１と同様に感度テーブルを作成する。その結果、もっとも感度の高い物理パラメータに着目し、そのばらつきが減少するように、製造ラインの対策を行うことが可能となる。
【００６０】
実施の形態４．
本実施形態は、製品用ウエハの一部に評価素子を組み込んで、品質ばらつきを定常的に監視し、異常が発生した時にその素子の物理解析を実施することを目的とする。
【００６１】
本実施形態においても、図１と同様に、ステップＳ０〜Ｓ４の手順を実行するが、ステップＳ１において、評価専用のＴＥＧマスクセットを準備する代わりに、１つの製品チップおよび該製品チップのダイシングライン内に２次元配列した複数の評価素子を形成するための製品用マスクセットを準備する。
【００６２】
ステップＳ２では、製品用の製造ラインにおいて、この製品用マスクセットを用いてウエハのダイシングライン内に複数の評価素子を形成し、製品用ウエハを製造する。
【００６３】
ステップＳ３では、製品用ウエハに形成された複数の評価素子について電気的特性を計測する。ステップＳ４では、製品用ウエハに形成された複数の評価素子について物理パラメータを解析する。
【００６４】
図１７は、製品用ウエハ４００の一例を示す平面図である。製品用ウエハ４００には、複数の製品チップ領域ＣＡが設けられ、隣接する製品チップ領域ＣＡの境界には、ＸＹ方向に沿ったダイシングラインＤＬが確保される。
【００６５】
本実施形態では、このダイシングラインＤＬの一部に、複数の評価素子ＴＥを含む評価素子群ＴＥＧを組み込んでいる。評価素子群ＴＥＧは、図２（ｂ）と同様に、ダイシングラインＤＬの範囲内で複数の評価素子ＴＥがマトリクス状に配置され、複数の評価素子ＴＥのうちの１つを選択するための行デコーダ回路ＤＹおよび列デコーダ回路ＤＸが配置される。
【００６６】
評価素子ＴＥは、トランジスタ素子、キャパシタ素子、抵抗素子および論理回路（例えば、奇数段のインバータをリング状に接続したリングオシレータなど）からなるグループから選択される。評価素子群ＴＥＧの周囲には、ダイシングラインＤＬの範囲内で、外部と電気信号を送受するための複数のパッドＰＤが配置される。
【００６７】
こうして得られた製品用ウエハ４００は、ダイシングラインＤＬに配置された評価素子ＴＥの電気的特性を計測することによって、製品チップの量産と併行して、品質ばらつきを定常的に監視し、ばらつきトレンドデータを取得できる。なお、評価素子群ＴＥＧはダイシングラインＤＬに配置しているため、チップ分割の際に自動的に切除されてしまい、製品チップにはその痕跡が残らない。
【００６８】
製品チップの製造時に特性異常が発生した場合は、評価素子群ＴＥＧの電気的特性の計測と一貫物理分析を関連付けて実施することにより、より早く不良の原因解析を実施することが可能となる。
【００６９】
さらに、通常の特性モニタ用ＴＥＧよりもウエハ面内でのＴＥＧを数多く形成することにより、ウエハ面内ばらつきなどのモニタの精度も向上させることが可能である。
【産業上の利用可能性】
【００７０】
本発明は、局所領域のばらつきを精度良く監視でき、製品不良発生の原因解析を効率的に実施することができる点で、産業上極めて有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る半導体装置の評価方法の一例を示す全体フロー図である。
【図２】図２（ａ）は、評価用ウエハ１００の一例を示す部分平面図であり、図２（ｂ）は、図２（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。
【図３】ステップＳ２の製造ラインにおける典型的なＣＭＯＳの製造プロセスを示す断面図である。
【図４】ステップＳ３で使用する測定システムを示す構成図である。
【図５】図５（ａ）は、典型的なドレイン電流−ゲート電圧特性を示すグラフであり、図５（ｂ）は、しきい値電圧ばらつきの累積度数分布の一例を示すグラフである。
【図６】図６（ａ）は、図３の製造プロセスによって形成された１つのトランジスタの構造を示す斜視図であり、図６（ｂ）は、ゲート電極を分離した分解斜視図である。
【図７】評価用ウエハ１００の評価素子ＴＥを抽出する様子を示す説明図である。
【図８】応力測定の様子を示す部分斜視図である。
【図９】ゲート側壁絶縁膜１０６の評価の様子を示す部分斜視図である。
【図１０】ゲート電極１０５の評価の様子を示す部分斜視図である。
【図１１】ゲート酸化膜１０１の評価の様子を示す部分斜視図である。
【図１２】ＰＮ接合１３０の状態の評価の様子を示す部分斜視図である。
【図１３】チャネル領域の離散不純物分布１３１の評価の様子を示す部分斜視図である。
【図１４】図１４（ａ）は、評価用ウエハ１００の他の例を示す部分平面図であり、図１４（ｂ）は、図１４（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。
【図１５】抵抗素子の物理解析の様子を示す斜視図である。
【図１６】図１６（ａ）は、評価用ウエハ１００のさらに他の例を示す部分平面図であり、図１６（ｂ）は、図１６（ａ）に示す１つのチップ領域ＣＡに配置される評価回路を示す回路図である。
【図１７】製品用ウエハ４００の一例を示す平面図である。
【符号の説明】
【００７２】
１０  ウエハテスタ、  １１  計測器、  １００  評価用ウエハ、
１０１  ゲート酸化膜、  １０５  ゲート電極、  １０６  ゲート側壁絶縁膜、
１３０  ＰＮ接合、  １３１  チャネル領域の離散不純物分布、
４００  製品用ウエハ、
ＣＡ  チップ領域、  ＤＸ  列デコーダ回路、  ＤＹ  行デコーダ回路、
ＴＥ  評価素子、  ＴＥＧ  評価素子群、  ＰＤ  パッド、
ＤＬ  ダイシングライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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