(57)【要約】【課題】半導体装置が備えるゲート電極の側壁膜の膜厚のばらつきを抑制するとともに側壁膜の表面の平坦性を向上させることにより、半導体装置の性能等の向上を図り得る半導体装置の製造方法を提供する。【解決手段】不純物を含有する浮遊ゲート電極３と制御ゲート電極１０との間に電極間絶縁膜４を挟んでなるとともにトンネル絶縁膜２を介して半導体基板１上に設けられた少なくとも１個のゲート構造１３に対して第１の加熱処理を施す。この第１の加熱処理が施されたゲート構造１３を有する半導体基板１の表層部に向けて不純物を注入した後、ゲート構造１３を覆って不純物無添加の非単結晶シリコン膜１８を設ける。この非単結晶シリコン膜１８を覆ってさらに絶縁膜１９を設けた後、この絶縁膜１９により覆われた非単結晶シリコン膜１８およびゲート構造１３に第２の加熱処理を施す。【選択図】      図２
2009004492.tif 000002
【特許請求の範囲】
【請求項１】
不純物を含有する浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を挟んでなるとともにトンネル絶縁膜を介して半導体基板上に設けられた少なくとも１個のゲート構造に対して第１の加熱処理を施し、
この第１の加熱処理が施された前記ゲート構造を有する前記半導体基板の表層部に向けて不純物を注入した後、前記ゲート構造を覆って不純物無添加の非単結晶シリコン膜を設け、
この非単結晶シリコン膜を覆ってさらに絶縁膜を設けた後、この絶縁膜により覆われた前記非単結晶シリコン膜および前記ゲート構造に第２の加熱処理を施す、
ことを特徴とする半導体装置の製造方法。
【請求項２】
不純物を含有する浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を挟んでなるとともにトンネル絶縁膜を介して半導体基板上に設けられた少なくとも１個のゲート構造のうち前記浮遊ゲート電極および前記制御ゲート電極の側面上に第１の絶縁膜を設け、
この第１の絶縁膜を覆って前記ゲート構造の側面上に不純物無添加の非単結晶シリコン膜を設け、
この非単結晶シリコン膜が設けられた前記ゲート構造を有する前記半導体基板の表層部に向けて不純物を注入した後、前記非単結晶シリコン膜および前記ゲート構造を覆って第２の絶縁膜を設け、
この第２の絶縁膜が設けられた前記非単結晶シリコン膜および前記ゲート構造に加熱処理を施す、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート構造にウェット処理を施すことにより、前記浮遊ゲート電極および前記制御ゲート電極の側面上に第１の絶縁膜としての酸化膜を設けることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ウェット処理はオゾン水または過酸化水素水を用いて行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート構造にラジカル窒化処理を施すことにより、前記浮遊ゲート電極および前記制御ゲート電極の側面上に第１の絶縁膜としての窒化膜を設けることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に半導体記憶装置が備えるゲート電極の側壁膜の膜厚のばらつきを抑制して半導体記憶装置の性能等の向上を図り得るゲート電極の側壁膜の形成方法に関する。
【背景技術】
【０００２】
以下、半導体装置として半導体記憶装置の一種であるフラッシュメモリーの製造方法について説明する。特に、フラッシュメモリーが有するフローティングゲート型トランジスタの一般的な形成方法について説明する（例えば特許文献１参照）。
【０００３】
先ず、半導体シリコン基板の表面上にトンネル酸化膜を形成する。続けて、このトンネル酸化膜の上に不純物としてのリン（Ｐ）を添加した第１の多結晶シリコン膜を堆積させる。この第１のＰ添加多結晶シリコン膜はフローティングゲート電極となる。続けて、第１のＰ添加多結晶シリコン膜の上に電極間絶縁膜を形成する。具体的には、先ず、第１のＰ添加多結晶シリコン膜の上に最下層の窒化膜となる第１のシリコン窒化膜を堆積させる。続けて、この第１のシリコン窒化膜の上に下層側の酸化膜となるボトム酸化膜を堆積させる。続けて、このボトム酸化膜の上に中層の窒化膜となる第２のシリコン窒化膜を堆積させる。続けて、この第２のシリコン窒化膜の上に上層側の酸化膜となるトップ酸化膜を堆積させる。さらに続けて、このトップ酸化膜の上に最上層の窒化膜である第３のシリコン窒化膜を堆積させる。これにより、シリコン窒化膜とシリコン酸化膜とが交互に５層に積層された構造からなる電極間絶縁膜が第１のＰ添加多結晶シリコン膜の上に形成される。なお、これら各シリコン窒化膜および各シリコン酸化膜は例えばＣＶＤ法により成膜される。
【０００４】
次に、電極間絶縁膜の最上層である第３のシリコン窒化膜の上に、第１のＰ添加多結晶シリコン膜と同様に不純物としてのリン（Ｐ）を添加した第２の多結晶シリコン膜を堆積させる。この第２のＰ添加多結晶シリコン膜はコントロールゲート電極となる。続けて、第２のＰ添加多結晶シリコン膜の上にシリコン窒化膜からなる加工用ハードマスク材を堆積させる。続けて、この加工用ハードマスク材から第１のＰ添加多結晶シリコン膜（フローティングゲート多結晶シリコン膜）までの積層膜を通常のフォトリソグラフィ工程およびドライエッチング工程により加工して、所定のゲート構造に成型する。続けて、この加工工程によって第２のＰ添加多結晶シリコン膜から第１のＰ添加多結晶シリコン膜までの積層膜に与えられたダメージを回復させるために、それらの積層膜に対して酸化性雰囲気下で加熱処理を施す。これにより、フローティングゲート電極とコントロールゲート電極との間に電極間絶縁膜を挟んでなるゲート構造がトンネル酸化膜を介して半導体シリコン基板の表面上に形成される。
【０００５】
次に、ＬＤＤ（Lightly Doped Drain）構造からなるソース・ドレイン拡散層を形成する。具体的には、先ず、ゲート構造が形成された半導体シリコン基板の表層部に向けて、低エネルギーで第１のイオン注入を行う。これにより、ソース・ドレイン拡散層のうちの浅い接合部となるエクステンション領域が、ゲート構造をその両外側から挟んで半導体シリコン基板の表層部に形成される。続けて、エクステンション領域のゲート構造に隣接する部分を覆ってゲート構造の側壁部に酸化膜をＣＶＤ法により堆積させる。この側壁酸化膜は、後述するソース・ドレイン拡散層のコンタクト領域をチャネル領域から電気的に分離するためのオフセット領域を形成するためのスペーサとなる。続けて、側壁酸化膜に対して酸化性雰囲気下で加熱処理を施して緻密化させる。
【０００６】
この後、緻密化された側壁酸化膜を有するゲート構造が形成された半導体シリコン基板の表層部に向けて、第１のイオン注入よりも高いエネルギーで第２のイオン注入を行う。これにより、ソース・ドレイン拡散層のうち深い接合部となるコンタクト領域が、側壁酸化膜が設けられたゲート電極をその両外側から挟んで半導体シリコン基板の表層部に形成される。コンタクト領域は、エクステンション領域に対して側壁酸化膜の膜厚分だけゲート電極の両外側に向けてさらにずらされて、かつ、エクステンション領域よりも深い位置まで達して形成される。したがって、側壁酸化膜の膜厚がチャネル領域に対するコンタクト領域のオフセット領域の大きさ（幅、長さ）となる。これまでの工程により、フローティングゲート電極を有するフラッシュメモリーの記憶用トランジスタが半導体シリコン基板の表層部に形成される。
【０００７】
以上説明した工程によりＬＤＤ構造からなるソース・ドレイン拡散層を形成する場合、そのコンタクト領域の位置はゲート構造の側壁酸化膜の膜厚に応じて決まる。すなわち、ＬＤＤ構造からなるソース・ドレイン拡散層のソース・ドレイン方向における位置を高い精度で制御するためには、側壁酸化膜の膜厚の制御性が重要なポイントとなる。ところが、近年、半導体装置に対する微細化の要求が一段と高まっており、側壁酸化膜を形成する際にその膜厚を所望の薄さに制御するのが非常に困難になっている。
【特許文献１】特開２００３−２９８０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明では、半導体装置が備えるゲート電極の側壁膜の膜厚のばらつきを抑制するとともに側壁膜の表面の平坦性を向上させることにより、半導体装置の性能等の向上を図り得る半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置の製造方法は、不純物を含有する浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を挟んでなるとともにトンネル絶縁膜を介して半導体基板上に設けられた少なくとも１個のゲート構造に対して第１の加熱処理を施し、この第１の加熱処理が施された前記ゲート構造を有する前記半導体基板の表層部に向けて不純物を注入した後、前記ゲート構造を覆って不純物無添加の非単結晶シリコン膜を設け、この非単結晶シリコン膜を覆ってさらに絶縁膜を設けた後、この絶縁膜により覆われた前記非単結晶シリコン膜および前記ゲート構造に第２の加熱処理を施す、ことを特徴とするものである。
【００１０】
また、本発明の他の態様に係る半導体装置の製造方法は、不純物を含有する浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を挟んでなるとともにトンネル絶縁膜を介して半導体基板上に設けられた少なくとも１個のゲート構造のうち前記浮遊ゲート電極および前記制御ゲート電極の側面上に第１の絶縁膜を設け、この第１の絶縁膜を覆って前記ゲート構造の側面上に不純物無添加の非単結晶シリコン膜を設け、この非単結晶シリコン膜が設けられた前記ゲート構造を有する前記半導体基板の表層部に向けて不純物を注入した後、前記非単結晶シリコン膜および前記ゲート構造を覆って第２の絶縁膜を設け、この第２の絶縁膜が設けられた前記非単結晶シリコン膜および前記ゲート構造に加熱処理を施す、ことを特徴とするものである。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、半導体装置が備えるゲート電極の側壁膜の膜厚のばらつきを抑制することができるとともに側壁膜の表面の平坦性を向上させることができるので、半導体装置の性能等の向上を図り得る。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１３】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を説明するのに先立って、本発明者らが調べたこれまでの一般的な形成方法によってフローティングゲート型トランジスタを形成した場合の問題点について簡潔に説明する。本発明者らが調べた結果によれば、一般的な形成方法によってフローティングゲート型トランジスタを形成した場合、次に述べる二つの問題が生じ易いことが分かった。
【００１４】
第１の問題点は、ソース・ドレイン拡散層の形成位置の制御性に関するものである。フローティングゲート電極やコントロールゲート電極となるＰ添加多結晶シリコン膜中のＰ濃度は、そのイオン注入工程ごとにばらつきがある。そして、Ｐ添加多結晶シリコン膜の側面上に設けられる側壁酸化膜は、多結晶シリコン膜中のＰによる増速酸化により、多結晶シリコン膜中のＰ濃度が高くなるに連れてその膜厚が厚くなるというＰ濃度依存性を有している。すなわち、側壁酸化膜の下地層となる多結晶シリコン膜中の不純物濃度が側壁酸化膜の膜厚に影響を与える。したがって、多結晶シリコン膜中の不純物濃度にばらつきがあると、側壁酸化膜の膜厚にもばらつきが生じる。この結果、多結晶シリコン膜中に不純物濃度のばらつきがあると、ソース・ドレイン拡散層の形成位置の制御性が悪くなるという問題が生じる。ソース・ドレイン拡散層の形成位置の制御性が悪くなると、フローティングゲート型トランジスタの電気的特性や性能などが劣化する。ひいては、そのようなフローティングゲート型トランジスタを備えるフラッシュメモリー全体の電気的特性や性能などが劣化する。
【００１５】
第２の問題点は、複数個のトランジスタを近接して形成した場合の各トランジスタ間の閾値の干渉に関するものである。前述した酸化性雰囲気下での加熱処理では、ゲート構造のうちフローティングゲート電極やコントロールゲート電極となるＰ添加多結晶シリコン膜上には酸化膜が形成され易いが、シリコン窒化膜やシリコン酸化膜からなる電極間絶縁膜上には酸化膜が形成され難い。このため、ゲート構造の側面上に形成される側壁酸化膜に段差が生じ易い。側壁酸化膜に段差が生じると、配線形成工程に先立って層間絶縁膜となる酸化膜をＣＶＤ法により半導体シリコン基板上に堆積させた際に、複数個のトランジスタ同士の間にボイドが発生する。すると、そのボイドを起点とする窪みが後工程において発生するとともに、その窪みの内部にＳｉＮ膜等の加工ストッパー膜が侵入する。すると、各トランジスタ間の絶縁膜の誘電率が上昇して、各トランジスタ間の寄生容量が増大する。この結果、各トランジスタ間の閾値干渉が大きくなるという問題が生じる。各トランジスタ間の閾値干渉が大きくなると、ソース・ドレイン拡散層の形成位置の制御性が悪くなった場合と同様に、フローティングゲート型トランジスタやこれを備えるフラッシュメモリー全体の電気的特性や性能などが劣化する。
【００１６】
本実施形態は、以上説明した問題点を解決すべくなされたものである。以下、本発明に係る第１実施形態について図１〜図６を参照しつつ説明する。本実施形態においては、半導体装置として半導体記憶装置の一種であるフラッシュメモリーの製造方法について説明する。特に、フラッシュメモリーが有するフローティングゲート型トランジスタおよびその側壁膜の形成方法を主として説明する。
【００１７】
先ず、図１（ａ）に示すように、半導体基板としてのシリコン基板１の表面を覆って、例えばシリコン酸化膜（ＳｉＯ2 膜）からなるトンネル絶縁膜２を形成する。このトンネル絶縁膜２はトンネル酸化膜とも称される。続けて、このトンネル酸化膜２の上に第１の多結晶シリコン膜３を堆積させるとともに、この第１の多結晶シリコン膜３に不純物としてのリン（Ｐ）をイオン注入法により添加する。この第１のＰ添加多結晶シリコン膜３は、後工程において所定の形状に加工されて浮遊ゲート電極（フローティングゲート電極）となる。
【００１８】
続けて、第１のＰ添加多結晶シリコン膜３の上に電極間絶縁膜４を形成する。ここでは、互いに膜種の異なる複数の絶縁膜を複数層に積層してなる積層絶縁膜を用いて電極間絶縁膜４を形成する。具体的には、先ず、第１のＰ添加多結晶シリコン膜３の上に第１層目（最下層）の電極間絶縁膜となる第１のシリコン窒化膜（ＳｉＮ膜）５を堆積させる。続けて、この第１のシリコン窒化膜５の上に第２層目の電極間絶縁膜となる第１のシリコン酸化膜（ＳｉＯ2 膜）６を堆積させる。この第１のシリコン酸化膜６は、後述する第２のシリコン酸化膜８に対して下層側の酸化膜となるので、ボトム酸化膜とも称される。続けて、この第１のシリコン酸化膜６の上に第３層目の電極間絶縁膜となる第２のシリコン窒化膜（ＳｉＮ膜）７を堆積させる。続けて、この第２のシリコン窒化膜の上に第４層目の電極間絶縁膜となる第２のシリコン酸化膜（ＳｉＯ2 膜）６を堆積させる。この第２のシリコン酸化膜６は、前述した第１のシリコン酸化膜６に対して上層側の酸化膜となるので、トップ酸化膜とも称される。続けて、この第２のシリコン酸化膜８の上に第５層目（最上層）の電極間絶縁膜となる第３のシリコン窒化膜（ＳｉＮ膜）９を堆積させる。これまでの工程により、シリコン窒化膜５，７，９とシリコン酸化膜６，８とが交互に５層に積層された構造からなる電極間絶縁膜４が第１のＰ添加多結晶シリコン膜３の上に形成される。なお、これら第１、第２、および第３の各シリコン窒化膜５，７，９、ならびに第１および第２の各シリコン酸化膜６，８は、例えばＣＶＤ法により成膜すればよい。
【００１９】
続けて、電極間絶縁膜４の最上層の絶縁膜である第３のシリコン窒化膜９の上に第２の多結晶シリコン膜１０を堆積させる。そして、前述した第１のＰ添加多結晶シリコン膜３と同様に、第２の多結晶シリコン膜１０に不純物としてのリン（Ｐ）をイオン注入法により添加する。この第２のＰ添加多結晶シリコン膜１０は、後工程において所定の形状に加工されて制御ゲート電極（コントロールゲート電極）となる。
【００２０】
続けて、第２のＰ添加多結晶シリコン膜１０の上に、例えばシリコン窒化膜（ＳｉＮ膜）からなる加工用ハードマスク材１１を堆積させるとともに、この加工用ハードマスク材１１を所定の形状にパターニングする。この後、パターニングされた加工用ハードマスク材１１をマスクとして、第２のＰ添加多結晶シリコン膜１０から第１のＰ添加多結晶シリコン膜３までの積層膜を通常のフォトリソグラフィ工程およびドライエッチング工程により加工して、所定のゲート構造に成型する。これまでの工程により、フローティングゲート電極３とコントロールゲート電極１０との間に電極間絶縁膜４を挟んでなるゲート構造１３がトンネル酸化膜２を介してシリコン基板１の表面上に形成される。
【００２１】
次に、図１（ｂ）に示すように、第２のＰ添加多結晶シリコン膜１０から第１のＰ添加多結晶シリコン膜３までの積層膜に対して酸化性雰囲気下で第１の加熱処理を施す。これにより、前述したゲート加工工程によって第２のＰ添加多結晶シリコン膜１０から第１のＰ添加多結晶シリコン膜３までの積層膜が受けたダメージを回復させる。この際、第２のＰ添加多結晶シリコン膜１０および第１のＰ添加多結晶シリコン膜３の露出面である側面の上には、極めて薄いシリコン酸化膜（ＳｉＯ2 膜）１２が形成される。このシリコン酸化膜１２の膜厚は、大きくてもせいぜい４ｎｍ程度である。
【００２２】
次に、ゲート構造１３が形成されたシリコン基板１の表層部にＬＤＤ（Lightly Doped Drain）構造からなるソース・ドレイン拡散層１４を形成する。具体的には、先ず、図２（ａ）中実線矢印で示すように、シリコン基板１の表層部に向けて、イオン注入法により低エネルギーで不純物を注入する。これを第１のイオン注入工程とする。この第１のイオン注入工程により、ソース・ドレイン拡散層１４のうちの浅い接合部であるエクステンション領域１５が、シリコン酸化膜１２が付着したゲート構造１３をその両外側から挟んでシリコン基板１の表層部に形成される。このエクステンション領域１５は、ソース拡散層１４ａおよびドレイン拡散層１４ｂとそれら両拡散層１４ａ，１４ｂの間のチャネル領域１７との電気的接合部となる。
【００２３】
次に、図２（ｂ）に示すように、シリコン酸化膜１２が付着したゲート構造１３および加工用ハードマスク材１１を覆って不純物無添加の非単結晶シリコン膜１８を設ける。この非単結晶シリコン膜１８は、例えばＣＶＤ法により薄肉形状に形成される。また、非単結晶シリコン膜１８としては、多結晶シリコン膜（ポリシリコン膜）および非晶質シリコン膜（アモルファスシリコン膜）のどちらを用いても構わない。ただし、アモルファスシリコン膜の方がポリシリコン膜に比べて表面の均一性や膜厚等の制御性が優れているため、非単結晶シリコン膜１８としてアモルファスシリコン膜を用いるのが好ましい。したがって、ここでは不純物無添加の非単結晶シリコン膜１８として不純物無添加のアモルファスシリコン膜（α−Ｓｉ膜）を成膜する。
【００２４】
次に、図３（ａ）に示すように、不純物無添加のアモルファスシリコン膜１８を覆って、さらに絶縁膜１９を設ける。この絶縁膜１９は、後工程としてさらなる加工工程を行う際にゲート構造１３の側壁保護膜として機能する。ここでは、絶縁膜１９としてシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法によりアモルファスシリコン膜１８の表面上に堆積させる。
【００２５】
次に、図３（ｂ）に示すように、シリコン酸化膜１９により覆われたアモルファスシリコン膜１８およびゲート構造１３に対して酸化性雰囲気下で第２の加熱処理を施す。これにより、シリコン酸化膜１９を焼き固めて緻密化させる。この際、アモルファスシリコン膜１８はシリコン酸化膜１９と一体化されて、より厚肉形状のシリコン酸化膜（ＳｉＯ2 膜）２０の一部となる。このシリコン酸化膜２０のうちゲート構造１３の側面上の部分は、シリコン酸化膜１２とともにゲート側壁膜（側壁酸化膜）２１となる。
【００２６】
本実施形態においては、背景技術において説明した通常のゲート構造の形成方法と異なり、ゲート側壁膜２１の一部となるシリコン酸化膜１９をゲート構造１３の側面上に直接には設けない。本実施形態においては、前述したように、ゲート構造１３の側面上にシリコン酸化膜１９を設けるのに先立って、ゲート構造１３の側面を覆って不純物無添加のアモルファスシリコン膜１８を設ける。これにより、不純物であるリン（Ｐ）が添加されたポリシリコン膜からなるフローティングゲート電極３およびコントロールゲート電極１０の側面にシリコン酸化膜１９は直接接触することはない。また、シリコン酸化膜１９の下地層となるアモルファスシリコン膜１８は不純物無添加である。さらに、アモルファスシリコン膜１８とフローティングゲート電極３およびコントロールゲート電極１０との間には極めて薄いシリコン酸化膜１２が介在している。シリコン酸化膜１２は、フローティングゲート電極３およびコントロールゲート電極１０の内部のリンがそれら各電極３，１０の外部に拡散するのを防ぐ拡散防止膜として機能する。
【００２７】
このような構造によれば、フローティングゲート電極３およびコントロールゲート電極１０の内部のリンがシリコン酸化膜１９に到達するおそれは殆ど無い。このため、たとえそれら各ゲート電極３，１０の内部にリンの濃度のばらつきが存在していたとしても、前述した第２の加熱処理を行う際に各ゲート電極３，１０内のリンによる増速酸化がシリコン酸化膜１９に生じるおそれは殆ど無い。ひいては、下地層中のリン濃度が高くなるに連れて膜厚が厚くなるというリン濃度依存性に起因する膜厚のばらつきが、シリコン酸化膜１９に生じるおそれも殆ど無い。この結果、シリコン酸化膜２０に膜厚のばらつきが生じるおそれも殆ど無い。
【００２８】
また、前述したように、シリコン酸化膜１２の膜厚は大きくてもせいぜい４ｎｍ程度であり、アモルファスシリコン膜１８やシリコン酸化膜１９、あるいはシリコン酸化膜２０に比べて極めて薄い。このため、ゲート構造１３の側面上に部分的に形成されたシリコン酸化膜１２が、ゲート構造１３の側面上におけるシリコン酸化膜２０の表面の高さや面内均一性（平坦性）に影響を及ぼすおそれは実質的に殆ど無い。すなわち、ゲート構造１３の側面上におけるシリコン酸化膜２０の表面には、段差や凹凸等は実質的に殆ど生じ無い。それとともに、ゲート構造１３の側面上のシリコン酸化膜２０の膜厚を、実質的にゲート側壁膜２１の膜厚とみなすことができる。したがって、シリコン酸化膜１２およびゲート構造１３の側面上のシリコン酸化膜２０からなるゲート側壁膜２１の膜厚は略均一であり、ゲート側壁膜２１には表面上の段差や凹凸、あるいは膜厚のばらつき等が実質的に殆ど生じていない。
【００２９】
次に、図４中実線矢印で示すように、シリコン酸化膜２０により覆われたゲート構造１３を有するシリコン基板１の表層部に向けて、第１のイオン注入工程と同様にイオン注入法により不純物を注入する。これを第２のイオン注入工程とする。この第２のイオン注入工程は、第１のイオン注入工程よりも高いエネルギーで行う。この第２のイオン注入工程により、ソース・ドレイン拡散層１４のうち深い接合部であるコンタクト領域１６が、シリコン基板１の表層部においてエクステンション領域１５よりも深い位置まで達して形成される。コンタクト領域１６中の不純物濃度は、エクステンション領域１５中の不純物濃度よりも濃くなっている。
【００３０】
また、コンタクト領域１６は、シリコン酸化膜２０により覆われたゲート構造１３をその両外側から挟んで形成される。すなわち、コンタクト領域１６は、エクステンション領域１５に対してシリコン酸化膜２０の膜厚分だけゲート構造１３の両外側に向けてさらにずらされて形成される。図４に示すように、コンタクト領域１６がエクステンション領域１５からずれされた領域が、コンタクト領域１６をチャネル領域１７から電気的に分離するためのオフセット領域２２となる。これまでの工程により、トンネル酸化膜２、ゲート構造１３、ソース・ドレイン拡散層１４ａ，１４ｂ、およびゲート側壁膜２１からなるフローティングゲート型トランジスタ２３がシリコン基板１の表層部に設けられる。
【００３１】
背景技術において説明したように、ＬＤＤ構造からなるソース・ドレイン拡散層を形成する場合、通常はゲート側壁膜がオフセット領域を形成するためのスペーサとして機能する。このため、オフセット領域の大きさ（幅）およびコンタクト領域の形成位置は、ゲート側壁膜の膜厚に応じて規定される。ひいては、ソース・ドレイン拡散層の形成位置および形状は、ゲート側壁膜の膜厚に応じて決定される。したがって、ゲート側壁膜の膜厚の制御性をいかに高めることができるかが、ソース・ドレイン拡散層を、そのソース・ドレイン方向における位置を精度良く制御して形成できるか否かのポイントとなる。
【００３２】
本実施形態においては、前述したように、シリコン酸化膜１２およびゲート構造１３の側面上のシリコン酸化膜２０からなるゲート側壁膜２１のうちシリコン酸化膜１２の膜厚分だけ、ゲート構造１３の両端部からゲート構造１３の両外側に向けて予めずらされてエクステンション領域１５が形成される。したがって、本実施形態においては、ゲート側壁膜２１のうちゲート構造１３の側面上のシリコン酸化膜２０がオフセット領域２２を形成するためのスペーサとなる。そして、オフセット領域２２の大きさ、ひいてはコンタクト領域１６の形成位置は、ゲート構造１３の側面上のシリコン酸化膜２０の膜厚に応じて規定される。
【００３３】
前述したように、本実施形態では、ゲート側壁膜２１の大部分を構成するゲート構造１３の側面上のシリコン酸化膜２０を、その表面上に段差や凹凸が生じたり、あるいは膜厚のばらつきが発生したりするのを抑制しつつ形成することができる。すなわち、シリコン酸化膜２０を、その表面の均一性（平坦性）や膜厚を高い精度で制御しつつ形成することができる。この結果、本実施形態によれば、第２のイオン注入工程においてコンタクト領域１６およびオフセット領域２２の形成位置のばらつきや誤差を抑制して許容範囲内に収めることができる。すなわち、コンタクト領域１６およびオフセット領域２２の形成位置を高い精度で制御して、それら各領域１６，２２を所望の位置に形成することができる。
【００３４】
なお、図１（ａ），（ｂ）、図２（ａ），（ｂ）、図３（ａ），（ｂ）、および図４においては、本実施形態に係るフローティングゲート型トランジスタ２３の形成工程を分かり易く説明するために、トランジスタ２３を１個のみ図示した。しかし、実際に製品となるフラッシュメモリーにおいては、シリコン基板１の表層部に複数個のトランジスタ２３が互いに近接して設けられる。例えば、図５には、シリコン基板１の表層部に設けられる複数個のトランジスタ２３のうち隣接する２個のトランジスタ２３のみを図示する。そして、先に参照した図２（ｂ）、図３（ａ）に示すアモルファスシリコン膜１８およびシリコン酸化膜１９は、図５に示すように、実際にはそれぞれシリコン基板１の表面上の複数個のゲート構造１３をまとめて覆って設けられる。ただし、アモルファスシリコン膜１８およびシリコン酸化膜１９を設ける工程およびそれら各膜１８，１９を設けた後の工程は、先に図２（ｂ）、図３（ａ），（ｂ）、および図４を参照しつつ説明した工程と同様であるので、それらの説明は割愛する。また、以下の説明において参照する図６（ａ），（ｂ）には、図５と同様に複数個のトランジスタ２３のうち隣接する２個のトランジスタ２３のみを図示する。さらに、図５および図６（ａ），（ｂ）においては、図面を見易くするために、各トランジスタ２３の間のソース・ドレイン拡散層１４ａ，１４ｂおよびチャネル領域１７の図示を省略する。
【００３５】
次に、図６（ａ）に示すように、各ゲート構造１３の上に設けられている加工用ハードマスク材１１およびシリコン酸化膜２０を、例えばＣＭＰ法により研磨して除去する。続けて、図示は省略するが、各ゲート構造１３を覆ってシリコン基板１の表面上に設けられているシリコン酸化膜２０を、例えばＲＩＥ法により選択的に削って除去する。これにより、シリコン基板１の表面を一旦露出させる。
【００３６】
次に、図６（ｂ）に示すように、各トランジスタ２３の上方に図示しないビット線等の配線を設けるのに先立って、各ゲート構造１３およびシリコン基板１の表面を覆って層間絶縁膜２４を設ける。ここでは、層間絶縁膜２４として、例えばシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法によりシリコン基板１の表面上に堆積させる。続けて、図示は省略するが、各ゲート構造１３の上に設けられているシリコン酸化膜２４を例えばＣＭＰ法により研磨して除去する。続けて、各ゲート構造１３のコントロールゲート電極１０の上に加工ストッパー膜２５を設ける。この加工ストッパー膜２５は、配線を形成するためにシリコン酸化膜２４を加工する工程において各コントロールゲート電極１０がダメージを受けるのを防ぐための保護膜として機能する。ここでは、加工ストッパー膜２５として、例えばシリコン窒化膜（ＳｉＮ膜）を成膜する。
【００３７】
前述したように、本実施形態では、ゲート構造１３の側面上のシリコン酸化膜１９の表面上に段差や凹凸が生じたり、あるいはシリコン酸化膜１９に膜厚のばらつきが発生したりするおそれは殆ど無い。また、シリコン酸化膜１２の膜厚は大きくてもせいぜい４ｎｍ程度であり、シリコン酸化膜１９よりも厚肉に形成されるシリコン酸化膜２４に比べて極めて薄い。このため、シリコン酸化膜１９と同様の工程により形成されるシリコン酸化膜２４の表面上に段差や凹凸が生じたり、あるいはシリコン酸化膜２４の膜厚にばらつきが生じたりするおそれは殆ど無い。すなわち、ゲート構造１３の側面上のシリコン酸化膜２４も、シリコン酸化膜１９やシリコン酸化膜２０と同様に、その表面が略平坦であるとともに膜厚も略均一である。したがって、互いに近接して設けられた各ゲート構造１３同士の間の微細な隙間を埋め込んで設けられるシリコン酸化膜２４の内部にボイドが発生するおそれは殆ど無い。ひいては、各ゲート構造１３同士の間のシリコン酸化膜２４の内部にボイドを起点とする窪みが発生するおそれも殆ど無い。この結果、各ゲート構造１３同士の間のシリコン酸化膜２４の内部にシリコン窒化膜２５が侵入するおそれも殆ど無い。
【００３８】
この後、図示は省略するが、ビット線やビット線とソース・ドレイン拡散層１４ａ，１４ｂとを接続するコンタクトプラグ等をシリコン基板１の上に設ける。これにより、図６（ｂ）に示すように、複数個のフローティングゲート型トランジスタ２３がシリコン基板１の表層部に互いに近接して設けられた構造を有する、本実施形態に係るフラッシュメモリーを得ることができる。
【００３９】
以上説明したように、この第１実施形態によれば、フローティングゲート電極３およびコントロールゲート電極１０をはじめとするゲート構造１３の側壁膜（側壁酸化膜）２１の膜厚のばらつきを抑制するとともに側壁膜２１の表面の平坦性を向上させることができる。これにより、ソース・ドレイン拡散層１４ａ，１４ｂの位置や形状の制御性を向上させてソース・ドレイン拡散層１４ａ，１４ｂを所望の位置に高い精度で形成することができる。また、互いに隣接し合う各ゲート構造１３（トランジスタ２３）同士の間の微細な隙間を埋め込んで設けられるシリコン酸化膜２４の内部におけるボイドやボイドを起点とする窪みの発生を低減して、各ゲート構造１３同士の間にシリコン窒化膜２５が侵入し難くすることができる。これにより、互いに隣接し合う各トランジスタ２３間の誘電率の上昇や寄生容量の増大を抑制して、各トランジスタ２３同士の閾値の干渉を低減させることができる。これらの結果、フローティングゲート型トランジスタ２３の電気的特性や性能、あるいは品質などを向上させることができる。ひいては、そのようなフローティングゲート型トランジスタ２３を多数備えるフラッシュメモリー全体の電気的特性や性能、あるいは品質などを向上させることができる。
【００４０】
このように、本発明に係る第１実施形態によれば、半導体装置としてのフラッシュメモリーが備えるフローティングゲート電極３およびコントロールゲート電極１０の側壁膜２１の膜厚のばらつきを抑制するとともに側壁膜２１の表面の平坦性を向上させることにより、フラッシュメモリーの電気的特性や性能、あるいは品質などを向上させることができる。
【００４１】
（第２の実施の形態）
次に、本発明に係る第２実施形態について図７〜図１２を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、ゲート側壁膜の形成方法が第１実施形態と異なっているだけで、その他は略第１実施形態と同様である。以下、具体的かつ詳細に説明する。
【００４２】
先ず、図７（ａ）に示すように、シリコン基板１の表面上にトンネル絶縁膜２、第１のＰ添加多結晶シリコン膜３、第１のシリコン窒化膜５、第１のシリコン酸化膜６、第２のシリコン窒化膜７、第２のシリコン酸化膜８、第３のシリコン窒化膜９、第２のＰ添加多結晶シリコン膜１０、および加工用ハードマスク材１１を順次積層させて堆積させる。続けて、加工用ハードマスク材１１から第１のＰ添加多結晶シリコン膜３までの積層膜を加工して、所定のゲート構造に成型する。ここまでの工程は、第１実施形態において図１（ａ）を参照しつつ説明した工程と同様である。これまでの工程により、フローティングゲート電極３とコントロールゲート電極１０との間に電極間絶縁膜４を挟んでなるゲート構造１３がトンネル酸化膜２を介してシリコン基板１の表面上に形成される。
【００４３】
次に、図７（ｂ）に示すように、フローティングゲート電極３およびコントロールゲート電極１０の側面上に第１の絶縁膜３１を設ける。ここでは、第１の絶縁膜３１として極めて薄い膜厚からなるシリコン酸化膜（ＳｉＯ2 膜）を設ける。このシリコン酸化膜３１は、例えばフローティングゲート電極３およびコントロールゲート電極１０の側壁部にオゾン水（Ｏ3 ）または過酸化水素水（Ｈ2Ｏ2 ）を用いてウェット処理を施すことにより形成される。ここでは、シリコン酸化膜３１を、およそ０．５〜１ｎｍ程度の膜厚で形成する。したがって、シリコン酸化膜３１の膜厚は、このシリコン酸化膜３１と同様に第１および第２の各Ｐ添加多結晶シリコン膜３，１０の側面上に形成された第１実施形態のシリコン酸化膜１２の膜厚の１／８〜１／４程度の薄さであり、シリコン酸化膜３１はシリコン酸化膜１２によりもさらに薄い。シリコン酸化膜３１も、第１実施形態のシリコン酸化膜１２と同様に、フローティングゲート電極３およびコントロールゲート電極１０の内部のリンがそれら各電極３，１０の外部に拡散するのを防ぐ拡散防止膜として機能する。
【００４４】
次に、図８（ａ）に示すように、フローティングゲート電極３およびコントロールゲート電極１０の側面をシリコン酸化膜３１により覆われたゲート構造１３を覆って不純物無添加の非単結晶シリコン膜３２を設ける。ここでは、不純物無添加の非単結晶シリコン膜３２として、例えば不純物無添加のシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法によりゲート構造１３およびシリコン酸化膜３１の上に堆積させる。続けて、シリコン酸化膜３２により覆われたゲート構造１３に対して酸化性雰囲気下で第１の加熱処理を施す。これにより、ゲート加工工程によって第２のＰ添加多結晶シリコン膜１０から第１のＰ添加多結晶シリコン膜３までの積層膜が受けたダメージを回復させる。
【００４５】
次に、図８（ｂ）中実線矢印で示すように、ゲート構造１３が形成されたシリコン基板１の表層部に対して、第１実施形態と同様の方法で第１のイオン注入工程を施す。これにより、エクステンション領域１５を、シリコン酸化膜３２により覆われたゲート構造１３をその両外側から挟んでシリコン基板１の表層部に形成する。
【００４６】
次に、図９（ａ）に示すように、ゲート構造１３を覆って設けられたシリコン酸化膜３２をさらに覆って第２の絶縁膜３３を設ける。この第２の絶縁膜３３は、シリコン酸化膜３１やシリコン酸化膜３２とともに、後工程としての配線加工工程におけるゲート構造１３の側壁保護膜の一部となる。ここでは、第２の絶縁膜３３として、例えばシリコン酸化膜３２と同様に、シリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法によりシリコン酸化膜３２の上に堆積させる。
【００４７】
次に、図９（ｂ）に示すように、シリコン酸化膜３２およびシリコン酸化膜３３により覆われたゲート構造１３に対して酸化性雰囲気下で第２の加熱処理を施す。これにより、各シリコン酸化膜３２，３３を焼き固めて緻密化させるとともに、各シリコン酸化膜３２，３３を一体化させてより厚肉形状の１層のシリコン酸化膜（ＳｉＯ2 膜）３４に形成する。このシリコン酸化膜３４のうちゲート構造１３の側面上の部分が、シリコン酸化膜３１とともに側壁保護膜としてのゲート側壁膜３５となる。
【００４８】
次に、図１０中実線矢印で示すように、シリコン酸化膜３４により覆われたゲート構造１３を有するシリコン基板１の表層部に対して、第１実施形態と同様の方法で第２のイオン注入工程を施す。これにより、コンタクト領域１６を、シリコン酸化膜３４により覆われたゲート構造１３をその両外側から挟んでシリコン基板１の表層部に形成する。コンタクト領域１６は、エクステンション領域１５に対してシリコン酸化膜３３の膜厚分だけゲート構造１３の両外側に向けてさらにずらされて形成される。したがって、シリコン酸化膜３３の膜厚がオフセット領域２２の大きさ（幅）となる。これまでの工程により、トンネル酸化膜２、ゲート構造１３、ソース・ドレイン拡散層１４ａ，１４ｂ、およびゲート側壁膜３５からなるフローティングゲート型トランジスタ３６がシリコン基板１の表層部に設けられる。
【００４９】
なお、第１実施形態と同様に、図７（ａ），（ｂ）、図８（ａ），（ｂ）、図９（ａ），（ｂ）、および図１０においては、本実施形態に係るフローティングゲート型トランジスタ３６の形成工程を分かり易く説明するために、トランジスタ３６を１個のみ図示した。これに対して、図１１には、シリコン基板１の表層部に設けられる複数個のトランジスタ３６のうち隣接する２個のトランジスタ３６のみを図示する。また、先に参照した図８（ａ），（ｂ）、図９（ａ）に示す各シリコン酸化膜３２，３３は、図１１に示すように、実際にはそれぞれシリコン基板１の表面上の複数個のゲート構造１３をまとめて覆って設けられる。ただし、各シリコン酸化膜３２，３３を設ける工程およびそれら各シリコン酸化膜３２，３３を設けた後の工程は、先に図８（ａ），（ｂ）および図９（ａ）を参照しつつ説明した工程と同様であるので、それらの説明は割愛する。また、以下の説明において参照する図１２（ａ），（ｂ）には、図１１と同様に複数個のトランジスタ３６のうち隣接する２個のトランジスタ３６のみを図示する。さらに、図１１および図１２（ａ），（ｂ）においては、図面を見易くするために、各トランジスタ３６の間のソース・ドレイン拡散層１４ａ，１４ｂおよびチャネル領域１７の図示を省略する。
【００５０】
次に、図１２（ａ）に示すように、第１実施形態と同様の工程により、各ゲート構造１３の上に設けられている加工用ハードマスク材１１およびシリコン酸化膜３４を除去する。続けて、図示は省略するが、各ゲート構造１３を覆ってシリコン基板１の表面上に設けられているシリコン酸化膜３４を除去してシリコン基板１の表面を一旦露出させる。
【００５１】
次に、図１２（ｂ）に示すように、第１実施形態と同様の工程により、各ゲート構造１３およびシリコン基板１の表面を覆って層間絶縁膜としてのシリコン酸化膜（ＳｉＯ2 膜）２４を設ける。続けて、図示は省略するが、各ゲート構造１３の上に設けられているシリコン酸化膜２４を例えばＣＭＰ法により研磨して除去する。続けて、各ゲート構造１３のコントロールゲート電極１０の上に加工ストッパー膜としてのシリコン窒化膜（ＳｉＮ膜）２５を設ける。
【００５２】
この後、図示は省略するが、ビット線やビット線とソース・ドレイン拡散層１４ａ，１４ｂとを接続するコンタクトプラグ等をシリコン基板１の上に設ける。これにより、図１２（ｂ）に示すように、複数個のフローティングゲート型トランジスタ３６がシリコン基板１の表層部に互いに近接して設けられた構造を有する、本実施形態に係るフラッシュメモリーを得ることができる。
【００５３】
以上説明したように、この第２実施形態においては、フローティングゲート電極３およびコントロールゲート電極１０の加工形成工程においてそれら各ゲート電極３，１０が受けたダメージを除去するための加熱処理（アニール処理）を酸化性雰囲気下で各ゲート電極３，１０に施すのに先立って、各ゲート電極３，１０の側面を覆って拡散防止膜としてのシリコン酸化膜３１および不純物無添加のシリコン酸化膜３２を連続して設ける。このため、第１実施形態のシリコン酸化膜１９と同様に、不純物であるリン（Ｐ）が添加されたポリシリコン膜からなるフローティングゲート電極３およびコントロールゲート電極１０の側面にシリコン酸化膜３３が直接接触することはない。それとともに、フローティングゲート電極３およびコントロールゲート電極１０の内部のリンがシリコン酸化膜３３に到達するおそれは殆ど無い。また、前述したように、シリコン酸化膜３１は第１実施形態のシリコン酸化膜１２に比べてさらに薄く形成されている。
【００５４】
このような構造によれば、シリコン酸化膜３１およびゲート構造１３の側面上のシリコン酸化膜３４からなるゲート側壁膜３５は、第１実施形態のゲート側壁膜２１に比べて、その膜厚がより均一化されているとともに、その表面上の段差や凹凸もより低減されている。すなわち、本実施形態によれば、第１実施形態のゲート側壁膜２１に比べて、ゲート側壁膜３５の膜厚のばらつきをより抑制するとともに側壁膜２１の表面の平坦性をより向上させることができる。これにより、第１実施形態に比べて、ソース・ドレイン拡散層１４ａ，１４ｂの位置や形状の制御性をより向上させてソース・ドレイン拡散層１４ａ，１４ｂを所望の位置により高い精度で形成することができる。
【００５５】
また、シリコン酸化膜３３と同様の工程により形成されるシリコン酸化膜２４の表面上に段差や凹凸が生じたり、あるいはシリコン酸化膜２４の膜厚にばらつきが生じたりするおそれも、第１実施形態のシリコン酸化膜２４に比べてより低減されている。すなわち、本実施形態のシリコン酸化膜２４は、第１実施形態のシリコン酸化膜２４に比べて、その表面がより平坦であるとともに膜厚もより均一化されている。このため、互いに近接して設けられた各ゲート構造１３同士の間の微細な隙間を埋め込んで設けられるシリコン酸化膜２４の内部にボイドやボイドを起点とする窪みが発生するおそれが第１実施形態に比べてより低減されている。ひいては、各ゲート構造１３同士の間のシリコン酸化膜２４の内部にシリコン窒化膜２５が侵入するおそれも第１実施形態に比べてより低減されている。これにより、互いに隣接し合う各トランジスタ２３間の誘電率の上昇や寄生容量の増大をより抑制して、各トランジスタ２３同士の閾値の干渉を第１実施形態に比べてより低減させることができる。
【００５６】
したがって、この第２実施形態によれば、フローティングゲート型トランジスタ３６の電気的特性や性能、あるいは品質などを、第１実施形態のフローティングゲート型トランジスタ２３の電気的特性や性能、あるいは品質などに比べてより向上させることができる。ひいては、そのようなフローティングゲート型トランジスタ３６を多数備えるフラッシュメモリー全体の電気的特性や性能、あるいは品質などを、第１実施形態のフラッシュメモリーに比べてより向上させることができる。
【００５７】
なお、本発明に係る半導体装置の製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５８】
例えば、第２実施形態においてフローティングゲート電極３およびコントロールゲート電極１０の側面上に形成した第１の絶縁膜３１は、前述したシリコン酸化膜には限定されない。第１の絶縁膜３１は、フローティングゲート電極３およびコントロールゲート電極１０の内部のリンがそれら各電極３，１０の外部に拡散するのを防ぐことができればよい。それとともに、第１の絶縁膜３１の形成方法は、前述したウェット処理には限定されない。例えば、第１の絶縁膜３１として、ラジカル窒化処理（熱窒化処理）により、シリコン窒化膜あるいはシリコン酸窒化膜をフローティングゲート電極３およびコントロールゲート電極１０の側面上に形成しても構わない。
【００５９】
また、電極間絶縁膜４は、前述した積層絶縁膜４には限定されない。電極間絶縁膜４としては、単層の絶縁膜を用いたり、あるいはシリコン窒化膜およびシリコン酸化膜の積層数や積層順序を適宜、適正に組み替えたりすることにより、様々な絶縁膜を用いることができる。例えば、積層絶縁膜４に代えて、いわゆる単層の高誘電体膜を電極間絶縁膜４として形成しても構わない。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【００６１】
１…シリコン基板（半導体基板）、２…トンネル酸化膜（トンネル絶縁膜）、３…フローティングゲート電極（第１のＰ添加多結晶シリコン膜３、浮遊ゲート電極）、４…電極間絶縁膜、５…第１のシリコン窒化膜（ＳｉＮ膜、第１層目の電極間絶縁膜）、６…第１のシリコン酸化膜（ＳｉＯ2 膜、第２層目の電極間絶縁膜）、７…第２のシリコン窒化膜（ＳｉＮ膜、第３層目の電極間絶縁膜）、８…第２のシリコン酸化膜（ＳｉＯ2 膜、第４層目の電極間絶縁膜）、９…第３のシリコン窒化膜（ＳｉＮ膜、第５層目の電極間絶縁膜）、１０…コントロールゲート電極（第２のＰ添加多結晶シリコン膜３、制御ゲート電極）、１３…ゲート構造、１８…不純物無添加のアモルファスシリコン膜（不純物無添加の非単結晶シリコン膜）、１９…シリコン酸化膜（ＳｉＯ2 膜、絶縁膜）、３１…シリコン酸化膜（ＳｉＯ2 膜、第１の絶縁膜）、３２…不純物無添加のシリコン酸化膜（不純物無添加のＳｉＯ2 膜、不純物無添加の非単結晶シリコン膜）、３３…シリコン酸化膜（ＳｉＯ2 膜、第２の絶縁膜）
【図１】
2009004492.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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