(57)【要約】【課題】  駆動電流が増大しても、高い発光効率を有する半導体光素子及びその製造方法を提供する。【解決手段】  埋め込み層３０中の第１埋め込み層３１と第２埋め込み層３２の界面の位置Ｐが、半導体メサ２０中の第２導電型クラッド層２２の下面の位置Ｑより高く、上面の位置Ｒよりも低いため、第２導電型クラッド層の側面２２ｓの少なくとも一部が、第２埋め込み層３２によって覆われている。第２埋め込み層３２は絶縁性材料からなるため、第２導電型クラッド層側面２２ｓにおけるリーク電流が効果的に抑制される。【選択図】  図１
2009087977.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられており、第１導電型クラッド層と、前記第１導電型クラッド層上に設けられた活性層と、前記活性層上に設けられた第２導電型クラッド層と、を含む半導体メサと、
前記半導体基板上に設けられ、前記半導体メサを埋め込んでおり、半導体材料からなる第１埋め込み層と、前記第１埋め込み層上に設けられた、絶縁性材料からなる第２埋め込み層と、を含む埋め込み層と、を有し、
前記埋め込み層中の前記第１埋め込み層と前記第２埋め込み層の界面の位置は、前記半導体メサ中の前記第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低いことを特徴とする、半導体光素子。
【請求項２】
第１導電型クラッド層と、前記第１導電型クラッド層上に設けられた活性層と、前記活性層上に設けられた第２導電型クラッド層と、を含む半導体メサを、半導体基板上に形成する工程と、
前記半導体メサを埋め込むと共に、上面の位置が前記半導体メサ中の前記第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い、半導体材料からなる第１埋め込み層を形成する工程と、
前記第１埋め込み層上に、絶縁性材料からなり、前記半導体メサを埋め込む第２埋め込み層を形成する工程と、
を有することを特徴とする、半導体光素子の製造方法。
【請求項３】
前記第１埋め込み層を前記半導体基板上に形成する工程が、
前記第１埋め込み層を前記半導体メサよりも高い位置まで形成する工程と、
前記第１埋め込み層をエッチングして、上面の位置を、前記半導体メサ中の前記第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い高さに形成する工程と、
を有することを特徴とする、請求項２記載の半導体光素子の製造方法。
【請求項４】
前記第１埋め込み層をエッチングする工程が、
前記第１埋め込み層の一部を、ディープエッチングにより除去する工程と、
前記第１埋め込み層の上面が、前記半導体メサ中の前記第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い位置になるように、前記第１埋め込み層の残部をウェットエッチングにより除去する工程と、
を有することを特徴とする、請求項３記載の半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子及びその製造方法に関する。
【背景技術】
【０００２】
光情報通信分野で用いる半導体光素子の主要構造の一つとして、活性層及びその周辺層をメサストライプ状にエッチングし、その両端面を半導体層からなる電流ブロック領域（埋め込み層）で埋め込んだ、埋め込みヘテロ構造（Ｂｕｒｉｅｄ  Ｈｅｔｅｒｏ  Ｓｔｒｕｃｔｕｒｅ。以下「ＢＨ構造」という）がある。ＢＨ構造では、両側の電流ブロック領域により、光及び電流を活性層に強く閉じ込めることが可能であるので、誘導放出が効率よく生じる。特に、電流ブロック領域に半導体材料を用いたＢＨ構造型半導体光素子は、寄生キャパシタンスが小さく、高速性に優れるため、光通信用レーザとして多用されている。例えば特許文献１に上記構造の半導体光素子が開示されている。
【特許文献１】特開平８−１１１５６５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、光通信によって伝達される情報の増大とともに、高出力が可能な光通信用レーザの要望が高く、特に駆動電流が増大した際に発光効率の高い光通信用レーザが求められているが、従来のＢＨ構造型半導体光素子では、十分な発光効率を得られていない。この原因としては、半導体メサの側面から埋め込み層へのリーク電流の増加が考えられる。
【０００４】
本発明は、上記事情に鑑みてなされたものであり、駆動電流が増大しても高い発光効率を有する半導体光素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の半導体光素子は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられており、第１導電型クラッド層と、第１導電型クラッド層上に設けられた活性層と、活性層上に設けられた第２導電型クラッド層と、を含む半導体メサと、（ｃ）半導体基板上に設けられ、半導体メサを埋め込んでおり、半導体材料からなる第１埋め込み層と、第１埋め込み層上に設けられた、絶縁性材料からなる第２埋め込み層と、を含む埋め込み層と、を有し、（ｄ）第１埋め込み層と第２埋め込み層の界面の位置は、半導体メサ中の第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低いことを特徴とする。
【０００６】
上記構造にした場合、埋め込み層中の第１埋め込み層と第２埋め込み層の界面の位置が、半導体メサ中の第２導電型クラッド層の下面の位置より高く、上面の位置よりも低いため、第２導電型クラッド層の側面の少なくとも一部が、第２埋め込み層によって覆われている。第２埋め込み層は絶縁性材料からなるため、第２導電型クラッド層側面におけるリーク電流が効果的に抑制される。したがって、本発明に係る半導体光素子は、駆動電流が増大しても、高い発光効率を実現することができる。
【０００７】
本発明の半導体光素子の製造方法は、（ａ）第１導電型クラッド層と、第１導電型クラッド層上に設けられた活性層と、活性層上に設けられた第２導電型クラッド層と、を含む半導体メサを、導電性を有する半導体基板上に形成する工程と、（ｂ）半導体メサを埋め込むと共に、上面の位置が半導体メサ中の第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い、半導体材料からなる第１埋め込み層を形成する工程と、（ｃ）第１埋め込み層上に、絶縁性材料からなり、半導体メサを埋め込む第２埋め込み層を形成する工程と、を有することを特徴とする。
【０００８】
上記の製造方法により、埋め込み層のうち第１埋め込み層は、上面の位置が、半導体メサ中の第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低く形成される。このため、半導体メサ中の第２導電型クラッド層の側面の少なくとも一部が、絶縁性材料からなる第２埋め込み層により覆われる。これにより、第２導電型クラッド層の側面からの埋め込み層へのリーク電流が抑制され、駆動電流が増大しても、高い発光効率を有する半導体光素子を製造することができる。
【０００９】
また、本発明の半導体光素子の製造方法は、（ｂ）第１埋め込み層を半導体基板上に形成する工程が、（ｂ１）第１埋め込み層を半導体メサよりも高い位置まで形成する工程と、（ｂ２）第１埋め込み層をエッチングして、上面の位置を、半導体メサ中の第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い高さに形成する工程と、を有する態様でもよい。
【００１０】
半導体基板上に第１埋め込み層を成長させる際、半導体メサの側面近傍でエピ層の這い上がりが発生することがあり、これにより厚さのばらつきが生じることがある。しかしながら、上記のように第１埋め込み層を半導体メサより高い位置まで形成することで、半導体メサの側面近傍におけるエピ層の這い上がり等を抑制することができる。さらに、第１埋め込み層の高さの調整をエッチングにより行うことで、エピ層の這い上がりによる影響を低減し、第１埋め込み層を均一な高さとすることができる。
【００１１】
本発明の製造方法は、さらに、（ｂ２）第１埋め込み層をエッチングする工程が、（ｂ２−１）第１埋め込み層の一部を、ディープエッチングにより除去する工程と、（ｂ２−２）第１埋め込み層の上面の位置が、半導体メサ中の第２導電型クラッド層の下面の位置よりも高く、上面の位置よりも低い位置になるように、前記第１埋め込み層をウェットエッチングにより部分的に除去する工程と、を有する態様でもよい。
【００１２】
上記の工程によれば、第１埋め込み層をエッチングするときに、半導体基板の面方向のエッチング速度を半導体基板の厚さ方向のエッチング速度よりも高くすることにより、第１埋め込み層の上面を平坦にすることができる。
【発明の効果】
【００１３】
本発明によれば、駆動電流が増大しても高い発光効率を有する半導体光素子及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００１５】
（半導体光素子の構成）
図１は、本発明の実施形態に係る半導体光素子を示す断面図である。この半導体光素子は１．５５μｍ帯の光を発光する素子であり、例えば長波長光通信のために用いられる。図１に示すとおり、半導体光素子１Ａは、半導体基板１０と、半導体メサ２０と、半導体メサ２０を埋め込む埋め込み層３０とを備える。
【００１６】
半導体基板１０は、導電性を有する第１導電型（ｎ型）の基板であり、例えば、ＩｎＰ基板が挙げられる。
【００１７】
半導体メサ２０は、半導体基板１０上に設けられ、下部の第１導電型クラッド層２１と、活性層２３と、上部の第２導電型クラッド層２２と、第２導電型クラッド層の上部のコンタクト層２４とによって構成される。
【００１８】
半導体メサ２０を構成する第１導電型クラッド層２１としては、例えば、ＳｉをドープしたＩｎＰ等が好ましい。また、第１導電型クラッド層２１と、第１導電型の半導体基板１０とを一体的に構成させる態様でもよい。第２導電型クラッド層２２としては、例えば、ＺｎをドープしたＩｎＰ層等が好ましい。
【００１９】
活性層２３には、井戸層及びバリア層を含む量子井戸構造が採用され、例えば、交互に積層された井戸層及びバリア層を含む多重量子井戸構造を有する層でもよい。井戸層とバリア層とは、例えば、互いに組成が異なるＩｎＧａＡｓＰ半導体からなる。また、量子井戸構造の上下にガイド層を備えた分離閉じ込めヘテロ構造（ＳＣＨ構造）としてもよい。
【００２０】
コンタクト層２４としては、例えば、ＩｎＧａＡｓ層等が好ましい。
【００２１】
埋め込み層３０は、２つの層で構成されており、下部の第１埋め込み層３１と上部の第２埋め込み層３２からなる。第１埋め込み層３１は、半導体材料からなり、例えばＦｅをドープしたＩｎＰ等が好ましい。第１埋め込み層３１の上部に設けられる第２埋め込み層３２は、絶縁性材料からなり、例えば、ＳｉＯ２が好ましい。
【００２２】
第１埋め込み層３１と第２埋め込み層３２の界面は、半導体基板１０の主面１０ｓに平行であり、その位置Ｐは、第２導電型クラッド層２２の下面の位置Ｑよりは高く、上面の位置Ｒよりは低くなっている。そのため、第２埋め込み層３２により、第２導電型クラッド層２２の側面２２ｓの一部が覆われている。
【００２３】
本実施形態に係る半導体光素子１Ａは、さらに半導体メサ２０の最上部のコンタクト層２４上に形成された、電極４１（例えばアノード）と、半導体基板１０の裏面に形成された、電極４２（例えばカソード）を備える。
【００２４】
なお、上記の実施形態のより具体的な態様は以下のとおりである。
半導体基板１０：ＩｎＰ基板
第１導電型クラッド層２１：ＳｉドープＩｎＰ層（厚さ１．０μｍ）
活性層２３：ＩｎＧａＡｓＰ層（厚さ０．２μｍ）
第２導電型クラッド層２２：ＺｎドープＩｎＰ層（厚さ１．５μｍ）
コンタクト層２４：ＩｎＧａＡｓ層（厚さ０．２μｍ）
第１埋め込み層３１：ＦｅドープＩｎＰ層（Ｆｅ濃度  １×１０１７ａｔｏｍ／ｃｍ３）
第２埋め込み層３２：ＳｉＯ２層
【００２５】
上記に示した本発明の実施形態による効果を、従来技術と比較して説明する。図２は従来技術に係る半導体光素子２Ａを示す図である。図２に示すように、半導体光素子２Ａの半導体メサ２０は、半絶縁性の埋め込み層６０のみで埋め込まれている。そして、埋め込み層６０と電極４１の間に、ＳｉＯ２絶縁層６１が介在している。このため、半導体メサ２０から埋め込み層６０へのリーク電流が大きく、十分な発光効率が得られていなかった。
【００２６】
一方、本発明の実施形態に係る半導体光素子１Ａでは、図１に示すとおり、第１埋め込み層３１と第２埋め込み層３２の界面の位置Ｐが、第２導電型クラッド層２２の下面の位置Ｑより高く、上面の位置Ｒより低いため、界面Ｐより上側に位置するコンタクト層２４の側面２４ｓ及び第２導電型クラッド層の側面２２ｓの少なくとも一部からのリーク電流が減少する。したがって、駆動電流が大きいときでも、駆動電流が小さいときと同程度に、高い発光効率を実現することができる。
【００２７】
なお、第１埋め込み層３１と第２埋め込み層３２の界面の位置Ｐが第２導電型クラッド層２２の下面の位置Ｑより低い場合、活性層２１の側面は第１埋め込み層３１によって覆われず、少なくとも活性層２１の周囲に第２埋め込み層３２が形成されるまで外部に露出される。このため、露出時の大気による影響や、第２埋め込み層３２の形成時の高温処理等による影響を受け、活性層２１の結晶性が劣化する可能性があり、発光効率の低下が起こり得る。また、界面の位置Ｐが第２導電型クラッド層２２の上面の位置Ｒより高い場合は、第２クラッド層の側面２２ｓが第２埋め込み層３２に覆われないため、リーク電流が抑制されず、発光効率が低下すると考えられる。
【００２８】
（半導体光素子の製造方法）
図３〜図５は、本実施形態に係る半導体光素子１Ａの製造方法の各工程を模式的に示す図である。半導体光素子１Ａは、例えば以下の各工程を経ることによって製造される。
【００２９】
［半導体層形成工程］
図３（Ａ）に示すように、半導体基板１０上に半導体層２０ａを形成する。半導体層２０ａは、半導体基板１０上に第１導電型クラッド層２１となる層２１ａ、活性層２３となる層２３ａ、第２導電型クラッド層２２となる層２２ａ、コンタクト層２４となる層２４ａ、キャップ層５１を順次成長して形成される。これらの層の成長には、例えば、有機金属気相成長（ＭＯＶＰＥ）法を用いることができる。
【００３０】
［マスク層形成工程］
次に、図３（Ｂ）に示すように、キャップ層５１上に厚さ約１μｍのマスク層５２を形成する。マスク層５２は絶縁性材料からなり、例えばＳｉＯ２、ＳｉＮが好ましい。マスク層５２は、例えばプラズマＣＶＤ法により形成される。
【００３１】
続いて、図３（Ｃ）に示すように、マスク層５２をパターニング成形して、幅１．８μｍのストライプ状マスク５３を形成する。このマスク５３は、例えば、通常のフォトリソグラフィー法とドライエッチングにより形成される。
【００３２】
［半導体メサ形成工程］
次に、図３（Ｄ）に示すように、マスク５３をマスクにして上記半導体層２０ａをエッチング処理し、半導体メサ２０を得る。このとき、エッチング処理の条件を調整して、所定高さ（例えば、３μｍ）の半導体メサ２０を形成する。このエッチングは、例えばＨ２とＣＨ４の混合ガスを用いたドライエッチングにより行われる。これにより、所定の軸方向に延び、第１導電型クラッド層２１、活性層２３、第２導電型クラッド層２４、及びコンタクト層２４からなる半導体メサ２０が形成される。
【００３３】
［第１埋め込み層形成工程］
次に、図４（Ａ）に示すように、上記半導体メサ２０を埋め込む埋め込み層３０のうちの第１埋め込み層３１となる半導体層３１ａを形成する。半導体層３１ａは、例えば、ＭＯＶＰＥ法により形成される。半導体層３１ａの厚さは半導体メサ２０（例えば、３μｍ）以上であり、マスク５３で覆われている半導体メサ２０上には成長しない。このように、半導体層３１ａを半導体メサ２０以上の厚さにすることで、半導体メサ２０の側面近傍に発生する這い上がりを抑制することができる。
【００３４】
半導体層３１ａを形成した後、マスク５３を除去する。マスク５３は、例えば、２５％に希釈したフッ酸（ＤＨＦ）により除去される。
【００３５】
次に、半導体層３１ａをエッチングし、その上面の位置を、半導体メサ２０の第２導電型クラッド層２２の下面の位置よりも高く、上面の位置よりも低くして、第１埋め込み層３１を得る。詳細な方法は以下の通りである。
【００３６】
まず、図４（Ｂ）に示すように、半導体メサ２０の両側の半導体層３１ａそれぞれに、半導体メサ２０に沿って平行に延びる溝３３を、ドライエッチングにより、形成する。２つの溝３３は、同じ深さまでディープエッチングされ、その底面の位置が第１埋め込み層３１の上面の位置と同じになるように調整される。底面の位置の調整は、エッチング条件の変更等により行うことができる。
【００３７】
続いて、図４（Ｃ）に示すように、ウェットエッチングにより、半導体層３１ａをエッチングすることにより、半導体層３１ａを、溝３３の底面位置付近で平坦として、第１埋め込み層３１を形成する。エッチングの深さは、例えば１μｍである。ウェットエッチングは、ＣＨ３ＣＯＯＨとＨＣｌを混合し、Ｈ２Ｏで希釈したエッチング液を用いる。ＣＨ３ＣＯＯＨとＨＣｌの混合比を調整することにより、半導体層３１ａの水平方向のエッチング速度が、垂直方向のエッチング速度と比較して十分に速くなるため、エッチング後の第１埋め込み層３１の上面を平坦にすることができる。
【００３８】
このように、半導体層３１ａを半導体メサ２０より高い位置まで形成することで、半導体メサ２０の側面近傍における這い上がり等を抑制することができる。さらに、半導体層３１ａの高さの調整をドライエッチングによるディープエッチング及びウェットエッチングにより行って第１埋め込み層３１を形成することで、上記の這い上がりによる影響を低減し、第１埋め込み層３１を均一な高さとすることができる。
【００３９】
なお、半導体層３１ａのウェットエッチングの際に、併せてキャップ層５１もエッチング除去される。また、半導体層３１ａの垂直方向のエッチング速度は、コンタクト層２４の垂直方向のエッチング速度と比較して十分速いため、コンタクト層２４のエッチングはほとんど進まず、半導体層３１ａを選択的にエッチングすることができる。
【００４０】
［第２埋め込み層形成工程］
次に、図４（Ｄ）に示すように、半導体メサ２０及び第１埋め込み層３１を一体的に覆うように絶縁性材料からなる絶縁層３２ａを形成する。形成方法は、例えばプラズマＣＶＤ法により、上面が半導体メサ２０より高くなるように形成する。
【００４１】
そして、形成した絶縁層３２ａの一部を、例えば次の方法でエッチングする。すなわち、図５（Ａ）に示すように、半導体メサ２０の部分に開口部が設けられた、フォトレジスト５４を形成した後、２５％に希釈したフッ酸により、フォトレジスト５４をマスクとして、絶縁層３２ａをエッチングし、半導体メサ２０のコンタクト層２４を露出させる。エッチングに用いたフォトレジスト５４を除去して、成形後の第２埋め込み層３２が得られる。
【００４２】
［電極形成工程］
次に、コンタクト層２４の上部に電極を形成する。図５（Ｂ）に示すように、電極４１を形成する部分に開口部を設けた、フォトレジスト５５（厚さ２μｍ）を形成する。その後、Ａｕ／Ｐｔ／Ｔｉ電極を蒸着・リフトオフし、図５（Ｃ）に示すような、厚さ３μｍ以上の電極４１が形成される。さらに、半導体基板の裏面にも、同様の方法により、電極４２を形成する。
【００４３】
これにより、図１に示される半導体光素子１Ａが製造される。
【００４４】
以上の製造方法によれば、第１埋め込み層３１と第２埋め込み層３２の界面の位置Ｐが第２クラッド層２２の下面の位置Ｑより高く、上面の位置Ｒより低い、半導体メサ２０からの駆動電流が増大しても高い発光効率を有する半導体光素子を提供することができる。
【００４５】
なお、上記実施形態は、本発明の要旨を逸脱しない範囲での変更が可能である。例えば、半導体基板１０の導電型はｎ型であるが、ｐ型であってもよい。この場合には、第１導電型クラッド層２１の導電型がｐ型に変更され、第２導電型クラッド層２２及びコンタクト層２４の導電型はｎ型に変更される。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る半導体光素子の構成を模式的に示す断面図である。
【図２】従来の半導体光素子の構成を模式的に示す断面図である。
【図３】本発明の実施形態に係る半導体光素子の製造方法の工程の一部を示す断面図である。
【図４】本発明の実施形態に係る半導体光素子の製造方法の工程の一部を示す断面図である。
【図５】本発明の実施形態に係る半導体光素子の製造方法の工程の一部を示す断面図である。
【符号の説明】
【００４７】
１Ａ、２Ａ…半導体光素子、１０…半導体基板、２０…半導体メサ、２１…第１導電型クラッド層、２２…第２導電型クラッド層、２３…活性層、２４…コンタクト層、３０…埋め込み層、３１…第１埋め込み層、３２…第２埋め込み層、４１、４２…電極。
【図１】
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【図２】
2009087977.tif 000004
【図３】
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【図４】
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【図５】
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