(57)【要約】【課題】ＭＯＳトランジスタの寄生抵抗の低減化を図るとともに、ソース・ドレイン領域及びエクステンション部を構成するエピタキシャル成長領域の安定化を図った半導体装置の製造方法を得る。【解決手段】ポリシリコンゲート５の側面にオフセット部をオフセットスペーサ用酸化膜３１及びオフセットスペーサ用窒化膜３２の２層構造で形成し、さらにその側面にサイドウォール用酸化膜３３及びダミーサイドウォール用窒化膜を形成した後、当該ダミーサイドウォール用窒化膜を熱燐酸を用いて除去する。その結果、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。そして、ポリシリコンゲート５、上記酸化膜及び窒化膜３１〜３３をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散する。【選択図】図５
2009158677.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に対して行う半導体装置の製造方法であって、
(a) 前記ＳＯＩ基板の前記ＳＯＩ層上にゲート絶縁膜を介してゲート電極を得るステップと、
(b) 前記ゲート電極の側面にオフセット幅を規定するオフセット部を形成するステップと、
(c) 表面が露出した前記ＳＯＩ層からのエピタキシャル成長により第１の選択エピ成長領域を形成するステップと、
(d) 前記オフセット部の側面にダミーサイドウォール部を形成し、表面が露出した前記第１の選択エピ成長領域からのエピタキシャル成長により第２の選択エピ成長領域を形成するステップと、
(e) 前記ダミーサイドウォール部を除去した後、前記ゲート電極及び前記オフセット部をマスクとして、エクステンション部形成用のエクステンション不純物及びHalo用不純物注入処理を行うステップとを備え、前記ダミーサイドウォール部の除去後、前記ゲート電極と前記第２の選択エピ成長領域との間に段差部が設けられ、
(f) 前記オフセット部の側面に実サイドウォール部を形成し、前記ゲート電極、前記オフセット部及び前記実サイドウォール部をマスクとして、ソース・ドレイン領域形成用のソース・ドレイン不純物注入処理を行うステップをさらに備え、
前記ステップ(f) 後に、前記ソース・ドレイン領域及び前記エクステンション領域が形成され、前記ゲート絶縁膜、前記ゲート電極、前記エクステンション領域及び前記ソース・ドレイン領域を主要部としたＭＯＳトランジスタが構成される、
半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記ダミーサイドウォール部はダミーサイドウォール用窒化膜を含み、
前記ステップ(e) は前記サイドウォール用窒化膜を熱燐酸よりに除去するステップを含む、
半導体装置の製造方法。
【請求項３】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に対して行う半導体装置の製造方法であって、
(a) 前記ＳＯＩ基板の前記ＳＯＩ層上にゲート絶縁膜を介してゲート電極を得るステップと、
(b) 前記ゲート電極の側面にオフセット幅を規定するオフセット部を形成するステップと、
(c) 表面が露出した前記ＳＯＩ層からのエピタキシャル成長により第１の選択エピ成長領域を形成するステップと、
(d) 前記オフセット部の側面にダミーサイドウォール部を形成し、表面が露出した前記第１の選択エピ成長領域からのエピタキシャル成長により第２の選択エピ成長領域を形成するステップと、
(e) 前記ゲート電極、前記オフセット部及び前記ダミーサイドウォール部をマスクとして、ソース・ドレイン領域形成用のソース・ドレイン不純物注入処理を行うステップと、
(f) 前記ダミーサイドウォール部を除去した後、前記ゲート電極及び前記オフセット部をマスクとして、エクステンション部形成用のエクステンション不純物及びHalo用不純物注入処理を行うステップとを備え、前記ダミーサイドウォール部の除去後、前記ゲート電極と前記第２の選択エピ成長領域との間に段差部が設けられ、
前記ステップ(f) 後に、前記ソース・ドレイン領域及び前記エクステンション領域が形成され、前記ゲート絶縁膜、前記ゲート電極、前記エクステンション領域及び前記ソース・ドレイン領域を主要部としたＭＯＳトランジスタが構成される、
半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 互いに異なる材質の第１及び第２のオフセット用絶縁膜を全面に順次形成するステップと、
(b-2) 前記第１のオフセット用絶縁膜を下地として、前記第２のオフセット用絶縁膜をパターニングするステップと、
(b-3) 前記ステップ(b-2) 後に実行され、前記ＳＯＩ層上に形成される前記第１のオフセット用絶縁膜を選択的に除去するステップとを含み、
前記ステップ(b-3)後において、前記ゲート電極の側面に第１及び第２のオフセット用絶縁膜からなる前記オフセット部が形成される、
半導体装置の製造方法。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 単層のオフセット用絶縁膜を全面に形成するステップと、
(b-2) 前記オフセット用絶縁膜に対して異方性エッチングを行い、前記ゲート電極側面上の前記オフセット用絶縁膜を前記オフセット部として残存させるステップと、
(b-3) 前記ステップ(b-2)後、等方性エッチングを行うステップとを含む、
半導体装置の製造方法。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置の製造方法であって、
(g) 前記ＭＯＳトランジスタを含む全面に所定の膜厚でストレスライナー膜を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(a) は、
前記ゲート電極上にマスク層を形成するステップをさらに含む、
半導体装置の製造方法。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体装置の製造方法であって、
(h) 前記ゲート電極の表面からシリサイド化し、前記ゲート電極を全てシリサイド化したシリサイドゲートを得るステップをさらに備える、
半導体装置の製造方法。
【請求項９】
(a) 半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなる混成トランジスタ形成用ＳＯＩ基板を準備するステップを備え、前記混成トランジスタ形成用ＳＯＩ基板は、高耐圧用トランジスタ形成領域と低耐圧用トランジスタ形成領域とを有し、
(b) 前記高耐圧用トランジスタ形成領域における前記埋め込み絶縁膜及び前記ＳＯＩ層を選択的に除去するステップと、
(c) 前記高耐圧用トランジスタ形成領域において、前記半導体支持基板の表面からエピタキシャル成長させ、前記低耐圧用トランジスタ形成領域における前記ＳＯＩ層と同程度の高さでエピタキシャル成長領域を形成するステップと、
(d) 前記高耐圧用トランジスタ形成領域の前記エピタキシャル成長領域において、高耐圧用のＭＯＳトランジスタを形成するとともに、前記低耐圧用トランジスタ形成領域の前記ＳＯＩ層において、所定の製造方法により低耐圧用のＭＯＳトランジスタを形成するステップとを備え、
前記所定の製造方法は、前記混成トランジスタ形成用ＳＯＩ基板を前記ＳＯＩ基板とした請求項１ないし請求項８記載の半導体装置の製造方法のいずれかの製造方法を含む、
混成トランジスタ用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板上に形成されるＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＭＯＳトランジスタとして、完全空乏型のＭＯＳトランジスタを形成する場合、ＳＯＩ層の膜厚を薄く（20nm以下）形成する必要がある。装置の微細化が進むにつれ、ショートチャネル効果低減のため、このような薄膜ＳＯＩトランジスタ（ＳＯＩ層が薄いＳＯＩ基板に形成されるＭＯＳトランジスタ）が注目されている。
【０００６】
このため、ＭＯＳトランジスタのドレイン及びソース等に付随する寄生抵抗が大きくなる。この寄生抵抗の増大を抑制すべく、エクステンション部（Ｅｘｔ部）やソースドレイン部（Ｓ／Ｄ部）での選択エピ成長(Selective Epitaxial Growth，SEG)技術が必須となる。特にＥｘｔ部の選択エピ成長は必須となる。
【０００７】
図６５〜図７０は２段エピ成長技術(Ext部とS/D部を選択エピ成長し、エピ成長膜厚はExt部よりS/D部の方が高い構造：Elevated source/drain (S/D) extension and elevated S/D struc-tures)を用いた薄膜ＳＯＩトランジスタの製造方法を示す断面図である。なお、最終的に形成される薄膜ＳＯＩトランジスタは例えば非特許文献１に開示されている。以下、これらの図を参照して、薄膜ＳＯＩトランジスタの従来の製造方法（第１の従来製法）を説明する。
【０００８】
まず、図６５に示すように、半導体支持基板５１、埋め込み絶縁膜５２及びＳＯＩ層５３によりなるＳＯＩ基板のＳＯＩ層５３上にゲート酸化膜５４を形成し、ゲート酸化膜５４上にポリシリコンゲート５５を選択的に形成し、ポリシリコンゲート５５上にマスク層として酸化膜５６を形成する。
【０００９】
その後、図６６に示すように、全面に酸化膜を形成した後、エッチングによりパターニングすることにより、ポリシリコンゲート５５の側面及び酸化膜５６の側面の一部にオフセットスペーサ用酸化膜５７を選択的に形成する。このオフセットスペーサ用酸化膜５７のパターニング時に、ＳＯＩ層５３におけるゲート外ＳＯＩ領域５３ｅの表面が一部が削れ、エッチングダメージが加えられる。
【００１０】
次に、図６７に示すように、ゲート外ＳＯＩ領域５３ｅからの選択エピタキシャル成長により選択エピ成長領域６１を形成する。そして、ポリシリコンゲート５５及びオフセットスペーサ用酸化膜５７をマスクとして、ゲート外ＳＯＩ領域３ｅ及び選択エピ成長領域６１に対しＥｘｔ用不純物７２及びＨａｌｏ用不純物７３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。
【００１１】
その後、図６８に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、オフセットスペーサ用酸化膜５７の側面からゲート外ＳＯＩ領域５３ｅの表面の一部にサイドウォール用酸化膜５８を形成し、サイドウォール用酸化膜５８の側面及び表面上にサイドウォール用窒化膜５９を形成する。なお、エピタキシャル成長前のフッ酸系ウエットエッチング処理によりサイドウォール用酸化膜５８は若干後退する。そして、選択エピ成長領域６１からさらに選択的にエピタキシャル成長させることにより選択エピ成長領域６２を形成する。
【００１２】
次に、図６９に示すように、ポリシリコンゲート５５及びオフセットスペーサ用酸化膜５７、サイドウォール用酸化膜５８及びサイドウォール用窒化膜５９をマスクとして、ゲート外ＳＯＩ領域３ｅ並びに選択エピ成長領域６１及び６２にＳ／Ｄ用不純物７４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｅｘｔ部及びＨａｌｏ部（共に図示せず）も同時に完成する。
【００１３】
続いて、図７０に示すように、ポリシリコンゲート５５上の酸化膜５６を除去したあと、選択エピ成長領域６２の表面内にシリサイド領域６０ｓを形成するとともに、ポリシリコンゲート５５の表面内にシリサイド領域６０ｇを形成する。以上の工程により、第１の従来製法による薄膜ＳＯＩトランジスタが完成する。
【００１４】
図７１〜図７５はダミーサイドウォールを用いた薄膜ＳＯＩトランジスタの製造方法を示す断面図である。以下、これらの図を参照して、薄膜ＳＯＩトランジスタの従来の製造方法（第２の従来製法）を説明する。なお、第２の従来製法は例えば非特許文献２に開示されている。
【００１５】
まず、図７１に示すように、半導体支持基板５１、埋め込み絶縁膜５２及びＳＯＩ層５３によりなるＳＯＩ基板のＳＯＩ層５３上にゲート酸化膜５４を形成し、ゲート酸化膜５４上にポリシリコンゲート５５を選択的に形成する。以下、説明の都合上、ＳＯＩ層５３において、ポリシリコンゲート５５下の領域をゲート下ＳＯＩ領域５３ｇ、それ以外の領域をゲート外ＳＯＩ領域５３ｅとする。
【００１６】
その後、図７２に示すように、単層のオフセット５７を形成後、ライナー酸化膜及びダミーサイドウォール用窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、ポリシリコンゲート５５の側面からゲート外ＳＯＩ領域５３ｅの表面の一部にライナー酸化膜６４を形成し、ライナー酸化膜６４の側面及び表面上にダミーサイドウォール用窒化膜６５ｄを形成する。
【００１７】
さらに、図７２に示すように酸化膜除去のフッ酸（ＨＦ）処理を通常より長時間行うことにより、ライナー酸化膜６４を意図的に後退させた後、ゲート外ＳＯＩ領域５３ｅからエピタキシャル成長させて選択エピ成長領域６３を形成する。この際、ポリシリコンゲート５５の表面からエピタキシャル成長によりエピ成長部５５ｅも形成される。
【００１８】
次に、図７３に示すように、選択エピ成長領域６３に対してＳ／Ｄ用不純物７４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。
【００１９】
その後、図７４に示すように、ダミーサイドウォール用窒化膜６５ｄを除去する。その結果、選択エピ成長領域６３とポリシリコンゲート５５との間に段差部６９が設けられる。その後、ポリシリコンゲート５５及びオフセット用酸化膜６４をマスクとして、選択エピ成長領域６３に対しＥｘｔ用不純物７２及びＨａｌｏ用不純物７３を順次注入し、この後、注入活性化アニールを行う。その結果、Ｅｘｔ部及びＨａｌｏ部（図示せず）が形成され、Ｓ／Ｄ部（図示せず）が完成する。
【００２０】
そして、図７５に示すように、酸化膜及び窒化膜を順次堆積した後エッチバックすることにより、オフセット用酸化膜６４の側面から段差部６９の底面及び側面上にサイドウォール用酸化膜６６を形成し、サイドウォール用酸化膜６６の側面及び表面上にサイドウォール用窒化膜６７を形成する。
【００２１】
続いて、図７５に示すように、選択エピ成長領域６３の表面内にシリサイド領域６０ｓを形成するとともに、ポリシリコンゲート５５のエピ成長部５５ｅにシリサイド領域７０ｓを形成する。以上の工程により、第２の従来製法による薄膜ＳＯＩトランジスタが完成する。
【００２２】
【非特許文献１】2005年 SOI Conference （Impact of BOX Scaling on 30nm Gate Length FD SOI MOSFETs）
【非特許文献２】2005年 IEDM (Improved sub-10-nm CMOS Devices with Elevated Source/Drain Extensions by Tunneling Si-Selective-Epitaxial-Growth)
【発明の開示】
【発明が解決しようとする課題】
【００２３】
第１の従来製法及び第２の従来製法は以上のように行われており、以下に示す問題点があった。
【００２４】
（第１の従来製法について）
(1) 微細化が進むにつれてＳＯＩ膜厚（ＳＯＩ層５３の膜厚）が薄膜化（ゲート長の１/3〜1/5程度：ゲート長32nmでは〜７nm程度）するため、第１の従来製法のようにオフセットスペーサエッチング時に薄膜のＳＯＩ層５３が削れてしまう（以下、「ＳＯＩ削れ」と略記する場合あり）。このようなＳＯＩ削れが生じると、ＳＯＩ層５３においてＳｉ面が消失し、エピ成長のもととなる単結晶面がなくなることに起因してエピ成長できなくなる危険性があるという問題点があった。特にこの問題点は微細化に伴いＳＯＩ層５３が薄膜化するにつれてエッチング残膜のばらつきを考えると単結晶面保持が厳しい。
【００２５】
(2) オフセットスペーサエッチング時にＳＯＩ層５３の表面にドライエッチングによるダメージが入ったり、エッチングガスにより表面が汚染され、エピ成長が不安定性になりエピ膜厚がばらついたり、結晶性が悪くなったり、結晶界面層が存在する等により、デバイス特性に深刻な影響を与えてしまう問題点があった。
【００２６】
(3) Ｅｘｔ用不純物７２やＨａｌｏ用不純物７３の注入（以下、前者を「Ｅｘｔ注入」、後者を「Ｈａｌｏ注入」と略する場合あり）を１段目の選択エピ成長領域６１に対して行う結果、２段目の選択エピ成長領域６２の形成は下地の注入種、注入量に依存したエピ成長によって行われる。このため、ＰＭＯＳ／ＮＭＯＳ等の種別により、Ｅｘｔ用不純物７２及びＨａｌｏ用不純物７３の内容が変わってしまう結果、トランジスタ種別毎に選択エピ成長領域６２の膜厚（エピ膜厚）がばらついてしまうという問題点があった。
【００２７】
例えば、ＮＭＯＳトランジスタにおいてＥｘｔ部に砒素を６Ｅ１５の注入量で注入する場合、ＰＭＯＳトランジスタにおいてＥｘｔ部にボロンを４Ｅ１５の注入量で注入した場合、選択エピ成長領域６２のエピ膜厚がノンドープ領域に選択エピ成長したエピ膜厚より半減した実験結果も得られている。
【００２８】
(4) Ｅｘｔ注入及びＨａｌｏ注入を選択エピ成長領域６１に対して行っている。このため、選択エピ成長領域６２のエピ成長時にエピ温度またはエピ前の水素ベーク温度が高い（800℃〜900度）こと起因して、Ｅｘｔ用不純物７２がチャネルに拡散する結果、トランジスタの実効チャネル長が短くなる等の深刻な影響を与えてしまう問題点があった。
【００２９】
(5) ＳＯＩ層５３の膜厚（以下、「ＳＯＩ膜厚」と略する場合あり）が薄いため、低抵抗に必要なＥｘｔ注入を行うとゲート外ＳＯＩ領域５３ｅにおいて表面から底面にかけてアモルファス化してしまう。この場合、後に注入回復アニールを行っても種結晶がゲート下ＳＯＩ領域５３ｇにしか存在しないいため、Ｓ／Ｄ部は単結晶化できず、高抵抗なポリシリコンが形成されてしまう問題点があった。
【００３０】
(6) オフセットスペーサエッチング時にＳＯＩ層５３が削られる。その結果、選択エピ成長前の段階でＳＯＩ層５３の残膜が薄くなり、選択エピ成長前の水素ベーク処理(800度〜1000度)で、活性領域/分離境界のＳｉがマイグレーション(移動)する危険性があり、その結果、活性領域幅が細く活性領域の抵抗が上昇するという問題があった。なお、ＳｉマイグレーションはＳＯＩ残膜が薄くなればなるほど発生する危険性が大きくなる。
【００３１】
（第２の従来製法について）
上記問題点(3)〜(5）の解決を図っているものの、問題点(1)〜(2），(6)の問題点は残っている。加えて、以下の問題点を抱えている。
【００３２】
(7) ダミーサイドウォール用窒化膜６５ｄの除去前にＳ／Ｄ用不純物７４の注入（以下、「Ｓ／Ｄ注入」と略記する場合あり）を行っている。このため、選択エピ成長領域６３及びポリシリコンゲート５５に注入されるＳ／Ｄ用不純物７４の種別によって、ダミーサイドウォール用窒化膜６５ｄの除去時にエッチング度合が影響を受けてしまうという問題点があった。例えば、Ｓ／Ｄ用不純物７４として砒素が注入された際にダミーサイドウォール用窒化膜６５ｄを熱燐酸でエッチング除去すると、併せて選択エピ成長領域６３及びポリシリコンゲート５５もエッチングされてしまうという問題点があった。
【００３３】
その結果、シリサイド化する前段階における選択エピ成長領域６３の膜厚が大きく変動することにより、寄生抵抗等が異なってしまう問題を引き起こしてしまう。
【００３４】
(8) ポリシリコンゲート５５上にハードマスクがないため、ポリシリコンゲート５５上にもエピ成長によりエピ成長部５５ｅが形成されてしてしまう。そのため、選択エピ成長領域６３の膜厚が増加すると、Ｓ／Ｄ部とポリシリコンゲート５５との間で電気的接触が生じる危険性がある。この危険性を回避すべく。選択エピ成長領域６３のエピ膜厚を薄くする必要があり、十分な寄生抵抗低減が困難となるという問題点があった。
【００３５】
この発明は上記問題点を解決するためになされたもので、ＭＯＳトランジスタの寄生抵抗の低減化を図るとともに、ソース・ドレイン領域及びエクステンション部を構成するエピタキシャル成長領域の安定化を図った半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００３６】
この発明の一実施の形態によれば、第２の選択エピ成長領域の形成後に第１の選択エピ成長領域上に形成されるダミーサイドウォール部を除去する。すると、第１の選択エピ成長領域上に形成された第２の選択エピ成長領域とゲート電極との間に段差部が設けられる。そして、ゲート電極及びオフセット部をマスクとして、エクステンション部形成用のエクステンション不純物及びHalo用不純物注入処理を行う。
【発明の効果】
【００３７】
この実施の形態によれば、第１及び第２の選択エピ成長領域の形成後の段差部が設けられた状態で、エクステンション不純物及びHalo用不純物注入処理を行っている。このため、段差部下の第１の選択エピ成長領域１１及びその下のＳＯＩ領域が全てアモルファス化しても、段差部が形成されていない第１及び第２の選択エピ成長領域並びにその下のＳＯＩ領域の一部に種結晶を必ず残存させることができる。その結果、ソース・ドレイン領域に種結晶を残すことが可能になり、注入活性化アニールですべてを単結晶化させることでＭＯＳトランジスタにおける寄生抵抗の低抵抗化が可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
＜実施の形態１＞
（製法）
図１〜図７はこの発明の実施の形態１である半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。
【００３９】
まず、分離工程を経て（分離は図示せず）、図１に示すように、半導体支持基板１、埋め込み絶縁膜２及びＳＯＩ層３によりなるＳＯＩ基板のＳＯＩ層３上にゲート酸化膜４を形成し、ゲート酸化膜４上にポリシリコンゲート５を形成し、ポリシリコンゲート５上に窒化膜６を形成する。その後、写真製版工程を経て、ポリシリコンゲート５およびゲート上の窒化膜６のパターニングを行う。以下、ＳＯＩ層３において、ポリシリコンゲート５下の領域をゲート下ＳＯＩ領域３ｇ、それ以外の領域をゲート外ＳＯＩ領域３ｅとする。また、ポリシリコンゲート５およびゲート上の窒化膜６形成はドライエッチングによりパターニングされるにより行われるが、窒化膜６はドライエッチングのゲート加工精度は高く、後述する選択エピ成長前のフッ酸系のウエットエッチング処理で膜厚が減少する等の不具合も生じない。
【００４０】
その後、図２に示すように、全面にドライ酸化によりオフセットスペーサ用酸化膜３１を形成した後、オフセットスペーサ用酸化膜３１上にオフセットスペーサ用窒化膜３２を堆積する。その後、オフセットスペーサ用窒化膜３２をエッチングによりパターニングする。この際、ＳＯＩ層３の表面はオフセットスペーサ用酸化膜３１によって保護されているため、ＳＯＩ層３の表面にエッチングダメージを与えることなくオフセットスペーサ用窒化膜３２のパターニングが行える。勿論、ゲート外ＳＯＩ領域３ｅの一部が上記パターニング時に除去されることもない。なお、オフセットスペーサ用酸化膜３１をドライ酸化でなく堆積処理により形成しても良い。上述したオフセットスペーサ用酸化膜３１及びオフセットスペーサ用窒化膜３２がＭＯＳトランジスタのオフセット幅を規定するオフセット部として機能する。
【００４１】
次に、図３に示すように、フッ酸（ＨＦ）処理でゲート外ＳＯＩ領域３ｅの表面上に形成されたオフセットスペーサ用酸化膜３１をフッ酸系のウエットエッチング処理で除去した後、ゲート外ＳＯＩ領域３ｅからの選択エピタキシャル成長により選択エピ成長領域１１（第１の選択エピ成長領域）を形成する。
【００４２】
このように、オフセットスペーサ用酸化膜３１及びオフセットスペーサ用窒化膜３２の加工時において何らエッチングダメージが与えられていないゲート外ＳＯＩ領域３ｅからエピタキシャル成長を行うことにより、結晶精度の良い選択エピ成長領域１１を得ることができる。
【００４３】
その後、図４に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、オフセットスペーサ用窒化膜３２の側面からゲート外ＳＯＩ領域５３ｅの表面の一部にサイドウォール用酸化膜３３を形成し、サイドウォール用酸化膜３３の側面及び表面上にダミーサイドウォール用窒化膜３４ｄ（ダミーサイドウォール部）を形成する。
【００４４】
なお、ダミーサイドウォール用窒化膜３４ｄのパターニング時はサイドウォール用酸化膜３３が下地となるため選択エピ成長領域１１にダメージを与えない。また、サイドウォール用酸化膜３３はフッ酸系ウエットエッチング処理で除去できるため選択エピ成長領域１１にダメージを与えることはない。
【００４５】
このように、サイドウォール用酸化膜３３及びダミーサイドウォール用窒化膜３４ｄの加工時に何らエッチングダメージが与えられていない選択エピ成長領域１１からさらに選択的にエピタキシャル成長させることにより選択エピ成長領域１２（第２の選択エピ成長領域）を形成する。したがって、結晶精度の高い選択エピ成長領域１２を得ることができる。
【００４６】
次に、図５に示すように、ダミーサイドウォール用窒化膜３４ｄ及び窒化膜６を熱燐酸を用いて除去する。その結果、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。そして、ポリシリコンゲート５、オフセットスペーサ用酸化膜３１、オフセットスペーサ用窒化膜３２、及びサイドウォール用酸化膜３３をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。
【００４７】
その後、図６に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、サイドウォール用酸化膜３５及びサイドウォール用窒化膜３６を形成する。サイドウォール用酸化膜３５は、オフセットスペーサ用酸化膜３１、オフセットスペーサ用窒化膜３２、サイドウォール用酸化膜３３上及び段差部１９の側面上に形成され、サイドウォール用窒化膜３６はサイドウォール用酸化膜３５の側面に隣接して段差部１９（図５参照）上に形成される。
【００４８】
なお、サイドウォール用窒化膜３６のパターニング時はサイドウォール用酸化膜３５が下地となるため選択エピ成長領域１１にダメージを与えない。また、サイドウォール用酸化膜３５はフッ酸処理で除去できるため選択エピ成長領域１１及び選択エピ成長領域１２にダメージを与えることはない。
【００４９】
さらに、図６に示すように、ポリシリコンゲート５〜サイドウォール用窒化膜３６をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２に対し、Ｓ／Ｄ用不純物２４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｅｘｔ部及びＨａｌｏ部（共に図示せず）も同時に完成する。
【００５０】
なお、図５，図６で示した選択エピ成長領域１１及び１２並びにゲート外ＳＯＩ領域３ｅの砂地のハッチングは、Ｅｘｔ部及びＨａｌｏ部形成用の不純物注入、Ｓ／Ｄ部形成用の不純物注入が行われたことを模式的に示しているにすぎず、これらの領域１１，１２，３ａにおける拡散内容を示すものでない。また、以降に示す断面図における砂地ハッチングにおいても同様である。
【００５１】
続いて、図７に示すように、選択エピ成長領域１２の表面内にシリサイド領域１０ｓを形成するとともに、ポリシリコンゲート５の表面内にシリサイド領域１０ｇを形成する。その後、全面にストレスライナー膜７を形成する。
【００５２】
以降、通常のバックエンドプロセスで、層間絶縁膜の堆積、コンタクトプラグの形成、配線層の形成を行い、実施の形態１の半導体装置の製造方法は終了する。
【００５３】
このように、実施の形態１の製造方法によって、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ゲート下ＳＯＩ領域３ｇ、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。
【００５４】
なお、選択エピ成長膜はシリコンエピ膜で行う場合が一般的であるが、ＳｉＧｅやＳｉＣでもよい。特にＳＳＯＩ（歪ＳＯＩ）ウエハを用いた場合、格子定数のミスマッチによる欠陥を防止するため、ＳｉＧｅエピが有効である。
【００５５】
（効果）
実施の形態１の半導体装置の製造方法では、オフセット膜をオフセットスペーサ用酸化膜３１及びオフセットスペーサ用窒化膜３２からなる２層構造にしている。このため、オフセットスペーサ用窒化膜３２に対するエッチング時（ドライエッチ等で行う）に、オフセットスペーサ用酸化膜３１が下地となりゲート外ＳＯＩ領域３ｅの表面を削ることがないため、上述した問題点(1)を解決することができる。
【００５６】
例えば、ＳＯＩ層の当初の膜厚が７nmであった場合に、オフセットスペーサの加工時に4nmが削れ、ダメージ除去ＳＯＩ削れが３nm発生するとＳＯＩ層の残りの膜厚がゼロになり、選択エピ成長に必要な元となる単結晶面がなくなってしまう。なお、ダメージ除去ＳＯＩ削れとは、オフセットスペーサ加工時に生じたＳＯＩ層のダメージを緩和するために行われる等方性エッチング時に生じる削れ量を意味する。しかし、実施の形態１の製造方法によれば、オフセットスペーサ加工時の削れ及びダメージ除去ＳＯＩ削れ（∵ダメージ緩和する必要無し）が生じないため、ＳＯＩ層の残り膜厚が７nmとなる。
【００５７】
また、上述したように、オフセットスペーサ用酸化膜３１〜サイドウォール用窒化膜３６のパターニング時に下地の選択エピ成長領域１１及び選択エピ成長領域１２にエッチングダメージを与えることがないのため、上述した問題点(2)を解決することができる。その結果、選択エピ成長領域１１及び１２として、結晶性のよい均一な領域を得ることができる。
【００５８】
また、Ｅｘｔ用不純物２２（Ｈａｌｏ用不純物２３）やＳ／Ｄ用不純物２４の注入前に選択エピ成長領域１１及び１２を形成するため、選択エピ成長領域１１及び１２の膜厚がバラツクという問題点(3)を解決することができる。
【００５９】
加えて、選択エピ成長領域１２の形成後にＥｘｔ用不純物２２の注入（Ｅｘｔ不純物注入処理）を行っているため、選択エピ成長領域１２のエピタキシャル成長時にＥｘｔ用不純物２２が拡散することに伴う問題点(4)を解決することができる。
【００６０】
さらに、図５に示すように、選択エピ成長領域１１及び１２の形成後の段差部１９が設けられた状態で、Ｅｘｔ用不純物２２の注入を行っている。このため、段差部１９下の選択エピ成長領域１１及びゲート外ＳＯＩ領域３ｅ（エクステンション領域）が全てアモルファス化しても、段差部１９が形成されていない選択エピ成長領域１１及び１２並びにゲート外ＳＯＩ領域３ｅの領域（ソース・ドレイン領域）の一部に種結晶を必ず残存させることができる。その結果、Ｓ／Ｄ部に種結晶を残すことが可能になり、注入回復アニールですべてを単結晶化させることで低抵抗化が可能となり、上述した問題点(5)を解消することができる。
【００６１】
さらに、本実施の形態ではオフセット膜をオフセットスペーサ用酸化膜３１及びオフセットスペーサ用窒化膜３２からなる２層構造にしている。オフセットスペーサ用窒化膜３２に対するエッチング時（ドライエッチ等で行う）に、オフセットスペーサ用酸化膜３１が下地となりゲート外ＳＯＩ領域３ｅの表面を削ることがないため、上述した問題点(６)の危険性を回避できる可能性が大きくなる。
【００６２】
加えて、ダミーサイドウォール用窒化膜３４ｄの除去後にＳ／Ｄ注入が行なれるため、ダミーサイドウォール用窒化膜３４ｄ等の熱燐酸による除去時に、併せてポリシリコンゲート５や選択エピ成長領域１２がエッチングされてしまうという上述した問題点(7)を解消することができる。
【００６３】
また、選択エピ成長領域１１及び１２の形成時にはゲート酸化膜４上には窒化膜６がハードマスク（マスク層）として存在するため、ポリシリコンゲート５上からエピ成長することなくＳ／Ｄ部とのショートやコンタクトとのショートという、上述した問題点(8)を解消することができる。
【００６４】
加えて、第１の選択エピ成長前にＳＯＩ層３上の２層のオフセットスペーサの一方であるオフセットスペーサ用酸化膜３１をフッ酸処理で除去する際、他方のオフセットスペーサ用窒化膜３２は窒化膜を材質としているため、ゲート側壁のオフセットスペーサ用酸化膜３１は側壁方向からエッチングされることなく、スペーサ幅がフッ酸系ウエットエッチ起因でばらつくことによる、トランジスタばらつきを低減できるという効果を奏する。
【００６５】
＜実施の形態２＞
（製法）
図８〜図１４はこの発明の実施の形態２である半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。なお、図８〜図１１に示す工程は、実施の形態１の図１〜図４で示す工程と同様であるため説明を省略し、図１２〜図１４で示す工程について説明する。
【００６６】
図１２に示すように、ポリシリコンゲート５、オフセットスペーサ用酸化膜３１、オフセットスペーサ用窒化膜３２、サイドウォール用酸化膜３３及びダミーサイドウォール用窒化膜３４ｄをマスクとして、ゲート外ＳＯＩ領域３ｅ、サイドウォール外選択エピ成長領域１１ｅ及びサイドウォール外選択エピ成長領域１２ｅに対し、Ｓ／Ｄ用不純物２４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。
【００６７】
その後、図１３に示すように、等方性のドライエッチングを行うことにより、ダミーサイドウォール用窒化膜３４ｄ及び窒化膜６を除去する。その結果、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。そして、ポリシリコンゲート５、オフセットスペーサ用酸化膜３１、オフセットスペーサ用窒化膜３２、及びサイドウォール用酸化膜３３をマスクとして、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｓ／Ｄ部（図示せず）も同時に完成する。
【００６８】
その後、図１４に示すように、サイドウォールを形成することなく、選択エピ成長領域１２の表面内にシリサイド領域１０ｓを形成するとともに、ポリシリコンゲート５の表面内にシリサイド領域１０ｇを形成する。その後、全面にストレスライナー膜８を形成する。
【００６９】
以降、通常のバックエンドプロセスで、層間絶縁膜の堆積、コンタクトプラグの形成、配線層の形成を行い、実施の形態２の半導体装置の製造方法は終了する。
【００７０】
このように、実施の形態２の製造方法によって、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ゲート下ＳＯＩ領域３ｇ、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。
【００７１】
（効果）
実施の形態２の半導体装置の製造方法においても、実施の形態１と同様、問題点(1)〜(6)及び(8)を解消することができる。
【００７２】
また、ダミーサイドウォール用窒化膜３４ｄ及び窒化膜６を熱燐酸によらず等方性のドライエッチングにより行うことにより、選択エピ成長領域１２及びポリシリコンゲート５が併せて除去されることはない。したがって、上述した問題点(7)が発生することもない。
【００７３】
さらに、実施の形態２の製造方法は、ストレスライナー膜８をサイドウォールを介することなく形成できる分、トランジスタのパフォーマンス向上を図ることができる効果を奏する。
【００７４】
＜実施の形態３＞
（製法）
図１５〜図２０はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。なお、図１５に示す工程は、実施の形態１の図１で示す工程と同様であるため説明を省略し、図１６〜図２０で示す工程について説明する。
【００７５】
図１６に示すように、異方性ドライエッチによりオフセットスペーサ用酸化膜３７を形成する。その後、オフセットスペーサ加工時に生じたＳＯＩ層のダメージを緩和するために、等方性ドライエッチング（ＣＤＥ(Chemical Dry Etching)))を行う。)、その後、選択エピ成長前のフッ酸系ウエット洗浄をポリシリコンゲート５側面及び窒化膜６の側面の一部にオフセットスペーサ用酸化膜３７を残存させるように行う。このときのオフセットスペーサ用酸化膜３７がオフセット幅を規定するオフセット部として機能する。そして、ゲート外ＳＯＩ領域３ｅからの選択エピタキシャル成長により選択エピ成長領域１１を形成する。なお、等方性ドライエッチング時に窒化膜６の一部が除去されて残存窒化膜６ｒとなる。
【００７６】
その後、図１７に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、オフセットスペーサ用酸化膜３７の側面からゲート外ＳＯＩ領域５３ｅの表面の一部にサイドウォール用酸化膜３８を形成し、サイドウォール用酸化膜３８の側面及び表面上にダミーサイドウォール用窒化膜３９ｄ（ダミーサイドウォール部）を形成する。
【００７７】
なお、ダミーサイドウォール用窒化膜３９ｄのパターニング時はサイドウォール用酸化膜３８が下地となるため選択エピ成長領域１１にダメージを与えない。また、サイドウォール用酸化膜３８はフッ酸処理で除去できるため選択エピ成長領域１１にダメージを与えることはない。
【００７８】
次に、図１８に示すように、ダミーサイドウォール用窒化膜３４ｄ及び残存窒化膜６ｒを熱燐酸を用いて除去する。その結果、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。そして、ポリシリコンゲート５、オフセットスペーサ用酸化膜３７、及びサイドウォール用酸化膜３８をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。
【００７９】
その後、図１９に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、サイドウォール用酸化膜３０及びサイドウォール用窒化膜４０を形成する。サイドウォール用酸化膜３０は、サイドウォール用酸化膜３８の側面、及び段差部１９の側面上に形成され、サイドウォール用窒化膜４０はサイドウォール用酸化膜３０の側面に隣接して段差部１９上に形成される。なお、図面上では説明の都合上、サイドウォール用酸化膜３０及びサイドウォール用酸化膜３８を一体化して示している。
【００８０】
なお、サイドウォール用窒化膜４０のパターニング時はサイドウォール用酸化膜３０が下地となるため選択エピ成長領域１１にダメージを与えない。また、サイドウォール用酸化膜３０はフッ酸処理で除去できるため選択エピ成長領域１１及び選択エピ成長領域１２にダメージを与えることはない。
【００８１】
さらに、図１９に示すように、ポリシリコンゲート５〜サイドウォール用窒化膜４０をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２に対し、Ｓ／Ｄ用不純物２４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｅｘｔ部及びＨａｌｏ部（共に図示せず）も同時に完成する。
【００８２】
続いて、図２０に示すように、選択エピ成長領域１２の表面内にシリサイド領域１０ｓを形成するとともに、ポリシリコンゲート５の表面内にシリサイド領域１０ｇを形成する。その後、全面にストレスライナー膜７を形成する。
【００８３】
以降、通常のバックエンドプロセスで、層間絶縁膜の堆積、コンタクトプラグの形成、配線層の形成を行い、実施の形態３の半導体装置の製造方法は終了する。
【００８４】
このように、実施の形態３の製造方法によって、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ゲート下ＳＯＩ領域３ｇ、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。
【００８５】
（効果）
実施の形態３の半導体装置の製造方法においても、実施の形態１と同様、問題点(3)〜((5)，(7)，及び(8)を解消することができる。
【００８６】
＜実施の形態４＞
（製法）
図２１〜図２６はこの発明の実施の形態４である半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。なお、図２１〜図２３に示す工程は、実施の形態３の図１５〜図１７で示す工程と同様であるため説明を省略し、図２４〜図２６に示す工程を説明する。
【００８７】
図２４に示すように、ポリシリコンゲート５、オフセットスペーサ用酸化膜３７、サイドウォール用酸化膜３８及びダミーサイドウォール用窒化膜３９ｄをマスクとして、ゲート外ＳＯＩ領域３ｅ、サイドウォール外選択エピ成長領域１１ｅ及びサイドウォール外選択エピ成長領域１２ｅに対し、Ｓ／Ｄ用不純物２４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。
【００８８】
その後、図２５に示すように、等方性のドライエッチングを行うことにより、ダミーサイドウォール用窒化膜３９ｄ及び残存窒化膜６ｒを除去する。その結果、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。そして、ポリシリコンゲート５、オフセットスペーサ用酸化膜３７及びサイドウォール用酸化膜３８をマスクとして、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｓ／Ｄ部（図示せず）も同時に完成する。
【００８９】
その後、図２６に示すように、サイドウォールを形成することなく、選択エピ成長領域１２の表面内にシリサイド領域１０ｓを形成するとともに、ポリシリコンゲート５の表面内にシリサイド領域１０ｇを形成する。その後、全面にストレスライナー膜８を形成する。
【００９０】
以降、通常のバックエンドプロセスで、層間絶縁膜の堆積、コンタクトプラグの形成、配線層の形成を行い、実施の形態４の半導体装置の製造方法は終了する。
【００９１】
このように、実施の形態４の製造方法によって、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ゲート下ＳＯＩ領域３ｇ、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。
【００９２】
（効果）
実施の形態４の半導体装置の製造方法においても、実施の形態３と同様、問題点(3)〜(5)及び(8)を解消することができる。
【００９３】
また、ダミーサイドウォール用窒化膜３９ｄ及び残存窒化膜６ｒを熱燐酸によらず等方性のドライエッチングにより行うことにより、選択エピ成長領域１２及びポリシリコンゲート５が併せて除去されることはない。したがって、上述した問題点(7)が発生することはない。
【００９４】
さらに、実施の形態４の製造方法は、ストレスライナー膜８をサイドウォールを介することなく形成できる分、実施の形態２と同様、トランジスタのパフォーマンス向上を図ることができる効果を奏する。
【００９５】
＜実施の形態５＞
（製法）
図２７〜図３３はこの発明の実施の形態５である半導体装置の製造方法を示す断面図である。以下、これらの図を参照してその製造方法を説明する。なお、図２７〜図２９に示す工程は、実施の形態１の図１〜図３で示す工程と同様であるため説明を省略し、図３０〜図３３で示す工程を説明する。
【００９６】
図３０に示すように、実施の形態１と同様、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、オフセットスペーサ用窒化膜３２の側面からゲート外ＳＯＩ領域５３ｅの表面の一部にサイドウォール用酸化膜３３を形成し、サイドウォール用酸化膜３３の側面及び表面上にダミーサイドウォール用窒化膜３４ｄを形成する。
【００９７】
そして、選択エピ成長領域１１からさらに選択的にエピタキシャル成長させることにより選択エピ成長領域１３（第２の選択エピ成長領域）を形成する。したがって、結晶精度の高い選択エピ成長領域１３を得ることができる。この際、選択エピ成長領域１３の実施の形態１で形成したエピ膜厚が選択エピ成長領域１２のエピ膜厚より厚くなるようにする。
【００９８】
次に、図３１に示すように、ダミーサイドウォール用窒化膜３４ｄ及び窒化膜６を熱燐酸を用いて除去する。さらに、サイドウォール用酸化膜３３を除去する。その結果、選択エピ成長領域１３とポリシリコンゲート５との間に段差部２９が形成される。そして、ポリシリコンゲート５、オフセットスペーサ用酸化膜３１、及びオフセットスペーサ用窒化膜３２をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２にＥｘｔ用不純物２２及びＨａｌｏ用不純物２３を順次注入，拡散することにより、Ｅｘｔ部及びＨａｌｏ部（図示せず）を形成する。
【００９９】
その後、図３２に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後エッチバックすることにより、実サイドウォール部であるサイドウォール用酸化膜３５及びサイドウォール用窒化膜３６を形成する。サイドウォール用酸化膜３５は、オフセットスペーサ用酸化膜３１，オフセットスペーサ用窒化膜３２上並びに段差部２９の底面及び側面上に形成され、サイドウォール用窒化膜３６はサイドウォール用酸化膜３５の側面に隣接して段差部２９上に形成される。
【０１００】
なお、サイドウォール用窒化膜３６のパターニング時はサイドウォール用酸化膜３５が下地となるため選択エピ成長領域１１にダメージを与えない。また、サイドウォール用酸化膜３５はフッ酸系ウエットエッチング処理で除去できるため選択エピ成長領域１１及び選択エピ成長領域１３にダメージを与えることはない。
【０１０１】
さらに、図３２に示すように、ポリシリコンゲート５〜サイドウォール用窒化膜３６をマスクとして、ゲート外ＳＯＩ領域３ｅ、選択エピ成長領域１１及び１２に対し、Ｓ／Ｄ用不純物２４を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。この後、注入活性化アニールを行う。この際、Ｅｘｔ部及びＨａｌｏ部（共に図示せず）も同時に完成する。
【０１０２】
続いて、図３３に示すように、選択エピ成長領域１３から選択エピ成長領域１１にかけてシリサイド領域２０ｓを形成するとともに、ポリシリコンゲート５のすべての領域をシリサイド化してシリサイドゲート２０ｇを得る。その後、全面にストレスライナー膜７を形成する。
【０１０３】
以降、通常のバックエンドプロセスで、層間絶縁膜の堆積、コンタクトプラグの形成、配線層の形成を行い、実施の形態５の半導体装置の製造方法は終了する。
【０１０４】
このように、実施の形態５の製造方法によって、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ゲート下ＳＯＩ領域３ｇ、ゲート酸化膜４及びシリサイドゲート２０ｇを主要部としたＭＯＳトランジスタを得ることができる。
【０１０５】
（効果）
実施の形態５の半導体装置の製造方法においても、実施の形態１と同様、問題点(1)〜((8)を解消することができる。
【０１０６】
さらに、ポリシリコンゲート５の全てをシリサイドゲート２０ｇとすることにより、閾値電圧を比較的高く設定したリーク電流の少ないＭＯＳトランジスタを得ることができる効果を奏する。また、ゲートをフルシリサイド化することでゲート空乏化を抑制しトランジスタ特性を改善できる。さらに、ゲート抵抗を低抵抗化する効果もある。
【０１０７】
（その他）
実施の形態５の半導体装置の製造方法は、実施の形態１の製法に沿った工程でシリサイドゲートを得る方法を説明したが、同様にして実施の形態２〜実施の形態４に沿った工程でシリサイドゲートを得ることができるのは勿論である。また、ポリシリコンゲートの代わりに、ＴｉＮ等のメタルをゲート構造に用いてもよい。
【０１０８】
また、図３１で示す工程において、実施の形態１の製造方法と同様に、サイドウォール用酸化膜３３を残存させても良い。逆に実施の形態１及び実施の形態３の製造方法においても、図３１に示す工程においてサイドウォール用酸化膜３３を除去しても良い。
【０１０９】
＜実施の形態６＞
（製法）
図３４〜図５９はこの発明の実施の形態６である半導体装置の製造方法の基本態様を示す断面図である。以下、これらの図を参照してその製造方法の基本態様を説明する。
【０１１０】
まず、図３４に示すように、構成トランジスタ形成用のシリコン基板である半導体支持基板１、埋め込み絶縁膜２及びＳＯＩ層３によりなるＳＯＩ基板を準備する。ＳＯＩ基板にはＩ／Ｏ部ＮＭＯＳ領域Ａ１、Core部ＮＭＯＳ領域Ａ２、ＳＡＲＭ部ＮＭＯＳ領域Ａ３、ＳＡＲＭ部ＰＭＯＳ領域Ａ４、Core部ＰＭＯＳ領域Ａ５及びＩ／Ｏ部ＰＭＯＳ領域Ａ６が予め割り当てられている。
【０１１１】
このようなＳＯＩ基板に対し、拡散前処理であるＡＰＭ（アンモニア−過酸化水素水系の洗浄液）により洗浄し、自然酸化膜除去を目的としたフッ酸系ウエットエッチングを行う。そして、ＳＯＩ層３の一部を酸化してフィールド酸化膜４１を形成することにより、ＳＯＩ層３の膜厚を薄くした後、フィールド酸化膜４１をフッ酸系ウェットエッチングにより除去する。
【０１１２】
次に、図３５に示すように、ＡＰＭ洗浄、フッ酸系ウエットエッチングを行った後、酸化処理によりＳＯＩ層３の表面上に５〜５０ｎｍの膜厚の酸化膜４２を形成し、酸化膜４２上に１０〜１００ｎｍの膜厚の窒化膜４３を堆積し、レジスト４４を塗布する。その後、写真製版技術によりレジスト４４をパターニングする。そして、レジスト４４をマスクとして窒化膜４３、酸化膜４２、ＳＯＩ層３及び埋め込み絶縁膜２に対し異方性エッチングを行い、Ｉ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６に開口部９６を設け、半導体支持基板１の表面を露出させる。その後、レジスト４４を除去する。
【０１１３】
続いて、図３６に示すように、全面に１０〜１００ｎｍの膜厚の酸化膜を堆積し、酸化膜に対して異方性エッチングを行うことにより、埋め込み絶縁膜２、ＳＯＩ層３、酸化膜４２、及び窒化膜４３の側面にサイドウォール４５を形成する。その後、半導体支持基板１のダメージ除去目的で等方性エッチング（ＣＤＥ等）を行い、さらに、フッ酸系ウエットエッチング処理を行う。
【０１１４】
その後、図３６に示すように、開口部９６により表面が露出した半導体支持基板１の表面から選択Ｓｉエピタキシャル成長処理を行い、Ｓｉエピタキシャル成長領域１５を得る。
【０１１５】
次に、図３７に示すように、シリコン系の層に対するＣＭＰ処理を窒化膜４３をストッパーとして行い、Ｓｉエピタキシャル成長領域１５の形成高さを窒化膜４３の形成高さと同程度にする。さらに、シリコンに対するエッチバックを行い、Ｓｉエピタキシャル成長領域１５の形成高さを調整する。その後、熱燐酸により窒化膜４３を除去し、フッ酸処理により酸化膜４２及びＳｉエピタキシャル成長領域１５から突出したサイドウォール４５の一部を除去する。
【０１１６】
続いて、図３８に示すように、酸化処理を行い、ＳＯＩ層３及びＳｉエピタキシャル成長領域１５の表面を含む全面に膜厚が５〜２０ｎｍの酸化膜４６を形成する。次に、酸化膜４６上に膜厚が３０〜１００ｎｍのポリシリコン４７を堆積し、さらに、ポリシリコン４７上に膜厚が８０〜２００ｎｍの窒化膜４８を堆積する。そして、窒化膜４８上に写真製版技術によりパターニングされたレジスト６８を形成する。このパターニングされたレジスト６８をマスクとして、窒化膜４８、ポリシリコン４７、酸化膜４６及びＳＯＩ層３あるいはＳｉエピタキシャル成長領域１５に対しエッチングし、トレンチを形成する。
【０１１７】
その後、ゲート酸化により表面を酸化した後、ＨＤＰ(High Density Plasma)によりトレンチ内に酸化膜を堆積し、この酸化膜を焼きしめアニールによりウエット耐性を向上させた後、ＣＭＰ処理を行い平坦化する。その結果、上記トレンチ内に酸化膜を埋め込んで形成することができる。
【０１１８】
その後、上記酸化膜に対するウエットエッチングを行い、分離高さを調整する。そして、熱燐酸等のウエットエッチング処理により窒化膜４８を除去し、さらに、ウェットエッチング処理によりポリシリコン４７を除去することにより、図３９で示すように、各領域Ａ１〜Ａ６間を素子分離する分離酸化膜４９を得る。
【０１１９】
次に、図３９に示すように、写真製版技術（露光，現像処理等）によりパターニングされたレジスト７５をマスクとして、Ｉ／Ｏ部ＮＭＯＳ領域Ａ１のＳｉエピタキシャル成長領域１５に対しボロン７６を注入し拡散することによりＰウェル領域７９を得る。さらに、浅くボロン７６を注入することによりチャネル領域を形成する。そして、レジスト７５を除去する。
【０１２０】
その後、図４０に示すように、写真製版技術によりパターニングされたレジスト７７をマスクとして、Ｉ／Ｏ部ＰＭＯＳ領域Ａ６のＳｉエピタキシャル成長領域１５に対しリン７８を注入し拡散することによりＮウェル領域８０を得る。さらに、浅く砒素（図示せず）を注入することによりチャネル領域を形成する。そして、レジスト７７を除去し、８００〜１１００℃の活性化アニール処理を行う。
【０１２１】
なお、同様にして、Core部ＮＭＯＳ領域Ａ２及びＳＡＲＭ部ＮＭＯＳ領域Ａ３のチャネル領域形成用に、ＳＡＲＭ部ＰＭＯＳ領域Ａ４及びCore部ＰＭＯＳ領域Ａ５のチャネル領域形成用にＰ型不純物及びＮ型不純物を注入する工程をそれぞれ追加しても良い。
【０１２２】
次に、図４１に示すように、ウェット処理によりＳＯＩ層３、Ｐウェル領域７９及びＮウェル領域８０の表面に形成された犠牲酸化膜（図示せず）を除去し、ＨＦ系ウエットエッチング処理を行う。その後、全面にゲート酸化処理を行い、１〜５０ｎｍの酸化膜１６を形成する。
【０１２３】
続いて、図４２に示すように、Ｉ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６上に写真製版技術によりパターニングされたレジスト８１をＩ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６上に形成する。そして、Core部ＮＭＯＳ領域Ａ２、ＳＡＲＭ部ＮＭＯＳ領域Ａ３、ＳＡＲＭ部ＰＭＯＳ領域Ａ４及びCore部ＰＭＯＳ領域Ａ５のゲート酸化膜１６に対しウェットエッチング処理を行い除去する。その後、領域Ａ２〜Ａ５においてゲート酸化処理を行い、１〜１０ｎｍのゲート酸化膜１７を形成する。この際、ゲート酸化膜１７の膜厚はゲート酸化膜１６より薄くなるように形成する。
【０１２４】
その後、図４３に示すように、全面にポリシリコン層８２を堆積し、ポリシリコン層８２上に写真製版技術によりパターニングされたレジスト８３ＬをＩ／Ｏ部ＮＭＯＳ領域Ａ１、Core部ＮＭＯＳ領域Ａ２、及びＳＡＲＭ部ＮＭＯＳ領域Ａ３上に形成する。そして、ＳＡＲＭ部ＰＭＯＳ領域Ａ４、Core部ＰＭＯＳ領域Ａ５及びＩ／Ｏ部ＰＭＯＳ領域Ａ６のポリシリコン層８２に対しボロン７６を注入してＰ型不純物をドープした後、レジスト８３Ｌを除去する。
【０１２５】
次に、図４４に示すように、ポリシリコン層８２上に写真製版技術によりパターニングされたレジスト８３ＲをＳＡＲＭ部ＰＭＯＳ領域Ａ４、Core部ＰＭＯＳ領域Ａ５及びＩ／Ｏ部ＰＭＯＳ領域Ａ６上に形成する。そして、Ｉ／Ｏ部ＮＭＯＳ領域Ａ１、Core部ＮＭＯＳ領域Ａ２及びＳＡＲＭ部ＮＭＯＳ領域Ａ３のポリシリコン層８２に対しリン７８を注入してＮ型不純物をドープした後、レジスト８３Ｒを除去する。
【０１２６】
そして、全面に窒化膜を堆積し、当該窒化膜上に領域Ａ１〜Ａ６それぞれのゲート形成領域に対応して写真製版技術によりパターニングされたレジスト８４を形成する。
【０１２７】
その後、図４５に示すように、レジスト８４をマスクとして窒化膜及びポリシリコン層８２に対し異方性エッチングを行うことにより、窒化膜６及びポリシリコンゲート５を得る。その後、レジスト８４を除去する。
【０１２８】
次に、領域Ａ１〜Ａ６それぞれにおいて、全面にドライ酸化によりオフセットスペーサ用酸化膜３１を形成した後、オフセットスペーサ用酸化膜３１上にオフセットスペーサ用窒化膜３２を堆積する。
【０１２９】
その後、図４６にオフセットスペーサ用窒化膜３２をエッチングによりパターニングする。この際、ＳＯＩ層３の表面はオフセットスペーサ用酸化膜３１によって保護されているため、ＳＯＩ層３の表面にエッチングダメージを与えることなくオフセットスペーサ用窒化膜３２のパターニングが行える。
【０１３０】
その後、図４７に示すように、拡散前処理（ＡＰＭ等）を行い、フッ酸（ＨＦ）系ウエットエッチング処理でポリシリコンゲート５下及びオフセットスペーサ用窒化膜３２下以外の、ＳＯＩ層３、Ｐウェル領域７９及びＮウェル領域８０上に形成されたオフセットスペーサ用酸化膜３１を除去した後、選択エピタキシャル成長により、５〜５０ｎｍのエピ厚の選択エピ成長領域１１を形成する。
【０１３１】
その後、図４８に示すように、サイドウォール用酸化膜３３及びサイドウォール用窒化膜３４を順次堆積した後、サイドウォール用窒化膜３４に対し異方性エッチングを行うことにより、サイドウォール用酸化膜３３の側面から表面の一部上にかけてサイドウォール用窒化膜３４を残存させる。
【０１３２】
なお、サイドウォール用窒化膜３４に対する異方性エッチング処理はサイドウォール用酸化膜３３が下地となるため、下層のＳＯＩ層３、Ｐウェル領域７９及びＮウェル領域８０にダメージを与えない。
【０１３３】
次に、図４９に示すように、表面が露出したサイドウォール用酸化膜３３をフッ酸系ウエットエッチング処理で選択除去した後、拡散前処理（ＡＰＭ等）、フッ酸系ウエットエッチング等を行う。そして、選択エピ成長領域１１からさらに選択的にエピタキシャル成長させることにより、５〜１００ｎｍのエピ厚の選択エピ成長領域１２を形成する。
【０１３４】
次に、図５０に示すように、サイドウォール用窒化膜３４及び窒化膜６を熱燐酸もしくはドライエッチングを用いて除去し、サイドウォール用酸化膜３３もフッ酸系ウエットエッチング処理により除去する。その結果、領域Ａ１〜Ａ６それぞれにおいて、選択エピ成長領域１２とポリシリコンゲート５との間に段差部１９が形成される。
【０１３５】
なお、サイドウォール用酸化膜３３は実施の形態１の半導体装置の製造方法のように残存させても良い。本実施の形態の様にサイドウォール用酸化膜３３を除去する場合は後に行う不純物注入のバラツキを低減できる効果を奏する。一方、サイドウォール用酸化膜３３を残存させた場合、活性化アニール時に注入したボロン等の不純物が外方向に拡散するのを防止できる効果を奏する。
【０１３６】
次に、図５１に示すように、写真製版技術によりＩ／Ｏ部ＰＭＯＳ領域Ａ６のみを開口するようにパターニングされたレジスト８６を形成し、レジスト８６をマスクとしてＢＦ2８７を注入，拡散してＥｘｔ部（図示せず）を形成した後、レジスト８６を除去する。なお、ＢＦ2８７にかえてボロンを注入しても良い。
【０１３７】
その後、図５２に示すように、写真製版技術によりＩ／Ｏ部ＮＭＯＳ領域Ａ１のみを開口するようにパターニングされたレジスト８９を形成し、レジスト８９をマスクとして砒素８８及びリン７８を注入，拡散してＥｘｔ部（図示せず）を形成した後、レジスト８９を除去する。
【０１３８】
続いて、図５３に示すように、写真製版技術によりＳＡＲＭ部ＰＭＯＳ領域Ａ４及びCore部ＰＭＯＳ領域Ａ５のみを開口するようにパターニングされたレジスト９０を形成し、レジスト９０をマスクとしてボロン７６及びリン７８を注入，拡散してＥｘｔ部及びＨａｌｏ部（共に図示せず）を形成した後、レジスト９０を除去する。
【０１３９】
その後、図５４に示すように、写真製版技術によりCore部ＮＭＯＳ領域Ａ２及びＳＡＲＭ部ＮＭＯＳ領域Ａ３のみを開口するようにパターニングされたレジスト９１を形成し、レジスト９１をマスクとして砒素８６及びボロン７６を注入，拡散してＥｘｔ部及びＨａｌｏ部（共に図示せず）を形成した後、レジスト９１を除去する。
【０１４０】
その後、図５５に示すように、酸化膜及び窒化膜（ＳｉＮ）を順次堆積した後、窒化膜に対し異方性エッチングを行い（エッチングストッパが酸化膜となる）、その後、酸化膜をフッ酸系ウエットエッチング処理を行うことにより、サイドウォール用酸化膜３５及びサイドウォール用窒化膜３６を形成する。サイドウォール用酸化膜３５はオフセットスペーサ用窒化膜３２の側面及び側面上に形成され、サイドウォール用窒化膜３６はサイドウォール用酸化膜３５の側面に隣接して段差部１９上に形成される。
【０１４１】
次に、図５６に示すように、写真製版技術によりＳＡＲＭ部ＰＭＯＳ領域Ａ４、Core部ＰＭＯＳ領域Ａ５及びＩ／Ｏ部ＰＭＯＳ領域Ａ６を開口するようにパターニングされたレジスト９２を形成する。そして、レジスト９２及び領域Ａ４〜Ａ６におけるポリシリコンゲート５〜サイドウォール用窒化膜３６をマスクとして、ＳＯＩ層３（Ｎウェル領域８０）、選択エピ成長領域１１及び１２に対し、ボロン７６を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。
【０１４２】
次に、図５７に示すように、写真製版技術によりＩ／Ｏ部ＮＭＯＳ領域Ａ１、Core部ＮＭＯＳ領域Ａ２及びＳＡＲＭ部ＮＭＯＳ領域Ａ３を開口するようにパターニングされたレジスト９３を形成する。そして、レジスト９３及び領域Ａ１〜Ａ３におけるポリシリコンゲート５〜サイドウォール用窒化膜３６をマスクとして、ＳＯＩ層３（Ｐウェル領域７９）、選択エピ成長領域１１及び１２に対し、リン７８及び砒素８８を注入し拡散することによりＳ／Ｄ部（図示せず）を形成する。さらに、８００〜１１００℃で活性化アニール処理を行う。この際、Ｅｘｔ部及びＨａｌｏ部（共に図示せず）も同時に完成する。
【０１４３】
その後、図５８に示すように、全面にスパッタによりニッケルと堆積しメタルアニール処理により、領域Ａ１〜Ａ６それぞれにおいて、選択エピ成長領域１２の表面及びポリシリコンゲート５の表面から深さ方向にシリサイド領域１０ｓ及びシリサイド領域１０ｇを形成する。その後、ウェット処理によりニッケルを除去し、再びメタルアニール処理を行う。
【０１４４】
そして、図５９に示すように、全面に低温下で１０〜１００ｎｍの膜厚のストレスライナー膜７を形成する。以降、通常のバックエンドプロセスで、層間絶縁膜９３の堆積、コンタクトプラグ９４の形成、配線層９５の形成を行い、実施の形態６の半導体装置の製造方法は終了する。なお、コンタクトプラグ９４の形成の際、ストレスライナー膜７はコンタクトプラグ形成時のエッチングストップ層としても機能する。
【０１４５】
このように、実施の形態６の製造方法によって、領域Ａ１〜Ａ６それぞれにおいて、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ＳＯＩ層３（Ｐウェル領域７９，Ｎウェル領域８０）、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。この際、領域Ａ１〜Ａ３にはＮＭＯＳトランジスタが、領域Ａ４〜Ａ６にはＰＭＯＳトランジスタが形成される。
【０１４６】
図６０は、実施の形態６の半導体装置の製造方法で製造された半導体装置の一構成例を示す説明図である。同図に示すように、実施の形態６の製造方法で製造された半導体装置である半導体チップ１００は、コア部１０１、ＳＡＲＡＭ部１０２及びＩ／Ｏ部１０３が集積されている。コア部１０１にはコア論理回路領域１０４が形成され、ＳＡＲＡＭ部１０２にはＳＲＡＭ回路領域１０５が形成され、Ｉ／Ｏ部１０３にはアナログ回路領域１０６、高耐圧Ｉ／Ｏ回路領域１０７、ＥＳＤ回路領域１０８及び不揮発性メモリ回路領域１０９が形成される。
【０１４７】
Ｉ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６がＩ／Ｏ部１０３に形成されるＭＯＳトランジスタの形成領域であり、Core部ＮＭＯＳ領域Ａ２及びCore部ＰＭＯＳ領域Ａ５がコア部１０１に形成されるＭＯＳトランジスタであり、ＳＡＲＭ部ＮＭＯＳ領域Ａ３及びＳＡＲＭ部ＰＭＯＳ領域Ａ４がＳＡＲＡＭ部１０２に形成されるＭＯＳトランジスタである。
【０１４８】
（効果）
実施の形態６の半導体装置の製造方法の基本態様においても、実施の形態１の製法と同様、ＳＯＩ基板上の領域の低耐圧用トランジスタ形成領域（Core部ＮＭＯＳ領域Ａ２、ＳＡＲＭ部ＮＭＯＳ領域Ａ３、ＳＡＲＭ部ＰＭＯＳ領域Ａ４、及びCore部ＰＭＯＳ領域Ａ５）において、問題点(1)〜(7)を解消したＭＯＳトランジスタを得ることができる。すなわち、低耐圧用トランジスタ形成領域において低耐圧用に適したＭＯＳトランジスタを製造することができる。
【０１４９】
さらに、高耐圧用トランジスタ形成領域（Ｉ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６）に形成深さが深いＰウェル領域７９及びＮウェル領域８０に形成されるＭＯＳトランジスタを同時に形成することができる。このＭＯＳトランジスタはバルク基板上に形成されるＭＯＳトランジスタと等価であるため、基板浮遊効果や低ドレイン耐圧、低閾値電圧等の問題は生じることがない。すなわち、高耐圧用トランジスタ形成領域において高耐圧用に適したなＭＯＳトランジスタを形成することができる。
【０１５０】
このように、実施の形態５の半導体装置の製造方法は、高耐圧用トランジスタ形成領域及び低耐圧用トランジスタ形成領域に適したＭＯＳトランジスタを同一の半導体支持基板１上に形成することができる。
【０１５１】
（他の方法）
図６１〜図６４は実施の形態６の製造方法の他の態様を示す断面図である。以下、これらの図を参照して製造方法の他の態様を説明する。
【０１５２】
まず、図３４〜図５９で示した基本態様と同様、図３４〜図４６で示した工程を経て、図４６で示す構造を得る。
【０１５３】
そして、図６１に示すように、写真製版技術により、Core部ＮＭＯＳ領域Ａ２、ＳＡＲＭ部ＮＭＯＳ領域Ａ３、ＳＡＲＭ部ＰＭＯＳ領域Ａ４及びCore部ＰＭＯＳ領域Ａ５が開口するようにパターニングされたレジスト８５を形成する。そして、領域Ａ２〜Ａ５のみにおいて、ＳＯＩ層３上に形成されたオフセットスペーサ用酸化膜３１をフッ酸系ウエットエッチング処理により除去し、レジスト８５を除去する。
【０１５４】
その後、図６２に示すように、拡散前処理（ＡＰＭ等）を行い、フッ酸系ウエットエッチング処理を行ったが、領域Ａ２〜Ａ５のみにおいて、選択エピタキシャル成長により、５〜５０ｎｍのエピ厚の選択エピ成長領域１１を形成する。
【０１５５】
その後、図６３に示すように、前段階サイドウォール用酸化膜３３ｐ及びサイドウォール用窒化膜３４を順次堆積した後、サイドウォール用窒化膜３４に対し異方性エッチングを行うことにより、領域Ａ１〜Ａ６それぞれにおいて、前段階サイドウォール用酸化膜３３ｐの側面から表面の一部上にかけてサイドウォール用窒化膜３４を残存させる。
【０１５６】
続いて、図６３に示すように、写真製版技術により、Core部ＮＭＯＳ領域Ａ２、ＳＡＲＭ部ＮＭＯＳ領域Ａ３、ＳＡＲＭ部ＰＭＯＳ領域Ａ４及びCore部ＰＭＯＳ領域Ａ５が開口するようにパターニングされたレジスト８６を形成する。そして、領域Ａ２〜Ａ５のみにおいて、選択エピ成長領域１１上及び窒化膜６上に形成された前段階サイドウォール用酸化膜３３ｐをフッ酸系ウエットエッチング処理により除去し、サイドウォール用酸化膜３３を残存させ、レジスト８６を除去する。
【０１５７】
次に、図６４に示すように、拡散前処理（ＡＰＭ等）、フッ酸系ウエットエッチング処理等を行う。そして、領域Ａ２〜Ａ５のみにおいて、選択エピ成長領域１１からさらに選択的にエピタキシャル成長させることにより、５〜１００ｎｍのエピ厚の選択エピ成長領域１２を形成する。
【０１５８】
以降、基本態様で示した図５０〜図５９と同様にして処理を行う。このように、実施の形態６の製造方法の他の態様によって、領域Ａ１〜Ａ６それぞれにおいて、Ｓ／Ｄ部、Ｅｘｔ部及びＨａｌｏ部、ＳＯＩ層３（Ｐウェル領域７９，Ｎウェル領域８０）、ゲート酸化膜４及びポリシリコンゲート５を主要部としたＭＯＳトランジスタを得ることができる。この際、領域Ａ１〜Ａ３にはＮＭＯＳトランジスタが、領域Ａ４〜Ａ６にはＰＭＯＳトランジスタが形成される。
【０１５９】
（効果）
実施の形態６の半導体装置の製造方法の他の態様は、基本態様の効果に加え、Ｉ／Ｏ部ＮＭＯＳ領域Ａ１及びＩ／Ｏ部ＰＭＯＳ領域Ａ６において、必要性の低い選択エピ成長領域１１及び１２の形成を省略できる分、設計目的に沿ったＭＯＳトランジスタを形成することができる効果を奏する。
【０１６０】
（その他）
実施の形態６の半導体装置の製造方法は、領域Ａ２〜Ａ５におけるＭＯＳトランジスタの製造方法を実施の形態１の製造方法に沿って行ったが、同様にして、実施の形態２〜実施の形態５の製造方法に沿って行うことも勿論可能である。
【図面の簡単な説明】
【０１６１】
【図１】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】実施の形態１の半導体装置の製造方法を示す断面図である。
【図７】実施の形態１の半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図９】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１０】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１１】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図１６】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１７】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１８】実施の形態３の半導体装置の製造方法を示す断面図である。
【図１９】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２０】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２１】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図２２】実施の形態４の半導体装置の製造方法を示す断面図である。
【図２３】実施の形態４の半導体装置の製造方法を示す断面図である。
【図２４】実施の形態４の半導体装置の製造方法を示す断面図である。
【図２５】実施の形態４の半導体装置の製造方法を示す断面図である。
【図２６】実施の形態４の半導体装置の製造方法を示す断面図である。
【図２７】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図２８】実施の形態５の半導体装置の製造方法を示す断面図である。
【図２９】実施の形態５の半導体装置の製造方法を示す断面図である。
【図３０】実施の形態５の半導体装置の製造方法を示す断面図である。
【図３１】実施の形態５の半導体装置の製造方法を示す断面図である。
【図３２】実施の形態５の半導体装置の製造方法を示す断面図である。
【図３３】実施の形態５の半導体装置の製造方法を示す断面図である。
【図３４】この発明の実施の形態６である混成トランジスタ用の半導体装置の製造方法の基本態様を示す断面図である。
【図３５】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図３６】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図３７】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図３８】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図３９】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４０】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４１】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４２】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４３】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４４】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４５】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４６】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４７】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４８】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図４９】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５０】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５１】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５２】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５３】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５４】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５５】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５６】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５７】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５８】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図５９】実施の形態６の半導体装置の製造方法の基本態様を示す断面図である。
【図６０】実施の形態６の半導体装置の製造方法で製造された混成トランジスタ用半導体装置の一構成例を示す説明図である。
【図６１】実施の形態６の半導体装置の製造方法の他の態様を示す断面図である。
【図６２】実施の形態６の半導体装置の製造方法の他の態様を示す断面図である。
【図６３】実施の形態６の半導体装置の製造方法の他の態様を示す断面図である。
【図６４】実施の形態６の半導体装置の製造方法の他の態様を示す断面図である。
【図６５】第１の従来製法を示す断面図である。
【図６６】第１の従来製法を示す断面図である。
【図６７】第１の従来製法を示す断面図である。
【図６８】第１の従来製法を示す断面図である。
【図６９】第１の従来製法を示す断面図である。
【図７０】第１の従来製法を示す断面図である。
【図７１】第２の従来製法を示す断面図である。
【図７２】第２の従来製法を示す断面図である。
【図７３】第２の従来製法を示す断面図である。
【図７４】第２の従来製法を示す断面図である。
【図７５】第２の従来製法を示す断面図である。
【符号の説明】
【０１６２】
１  半導体支持基板、２  埋め込み絶縁膜、３  ＳＯＩ層、４  ゲート酸化膜、５  ポリシリコンゲート、６  窒化膜、７，８  ストレスライナー膜、１０ｓ，１０ｇ，２０ｓ  シリサイド領域、１１〜１３  選択エピ成長領域、２０ｇ  シリサイドゲート、２２  Ｅｘｔ用不純物、２３  Ｈａｌｏ用不純物、２４  Ｓ／Ｄ用不純物、３１，３７  オフセットスペーサ用酸化膜、３２  オフセットスペーサ用窒化膜、３３，３５，３８  サイドウォール用酸化膜、３４ｄ，３９ｄ  ダミーサイドウォール用窒化膜、３６，４０  サイドウォール用窒化膜。
【図１】
2009158677.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
2009158677.tif 000046
【図４５】
2009158677.tif 000047
【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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