(57)【要約】【課題】簡便な回路構成で発振周波数の精度悪化を抑制することができる発振回路およびそれを用いた半導体装置を実現する。【解決手段】本発明の発振回路およびそれを用いた半導体装置は、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースがＧＮＤに接続されたＭＯＳキャパシタ（ＭＣ１〜ｎ）と、ＭＣ１〜ｎが出力に接続された遅延インバータ（ＤＩＵ１〜ｎ）と、奇数段のＤＩＵ１〜ｎがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流Ｉ１を生成し、Ｉ１に対応したバイアス電圧（ＢＰおよびＢＮ）をＤＩＵ１〜ｎへ供給し、ＤＩＵ１〜ｎとのカレントミラー構成によってＩ１と同等の電流でＭＣ１〜ｎを充放電するバイアス回路を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたＭＯＳキャパシタと、
前記ＭＯＳキャパシタが出力に接続された遅延インバータと、
奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、
外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記ＭＯＳキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路。
【請求項２】
前記ＭＯＳキャパシタは、バックゲートとなるｐウェル上に形成されたゲート、および前記ｐウェルの表面近傍に形成され前記ゲートを挟んで対向して配置されたｎ型拡散層よりなるドレインおよびソースを具備したＮＭＯＳキャパシタであることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記バイアス回路は、
ソースが第１の電源に接続され、ゲートがドレインに接続された第１導電型の第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ソースが第２の電源に接続され、ゲートが前記外部端子に接続された第２導電型の第２のトランジスタと、
ドレインおよびゲートが前記外部端子に接続され、ソースが前記第２の電源に接続された前記第２導電型の第３のトランジスタを有し、
前記バイアス電圧は、前記外部端子からの第１のバイアス電圧と前記第１のトランジスタの前記ドレインからの第２のバイアス電圧とからなることを特徴とする請求項１に記載の発振回路。
【請求項４】
前記ＭＯＳキャパシタは、バックゲートとなるｎウェル上に形成されたゲート、および前記ｎウェルの表面近傍に形成され前記ゲートを挟んで対向して配置されたｐ型拡散層よりなるドレインおよびソースを具備したＰＭＯＳキャパシタであることを特徴とする請求項１に記載の発振回路。
【請求項５】
半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたＭＯＳキャパシタと、
前記ＭＯＳキャパシタが出力に接続された遅延インバータと、
奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、
外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記ＭＯＳキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路を用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、内部クロック信号を生成する発振回路を有する半導体装置に関する。
【背景技術】
【０００２】
クロック信号に同期させて動作させるマイクロコンピュータなどの半導体装置には、水晶発振子を用いた外部発信回路を外付けするものと、内部発信回路を用いてクロック信号を生成するものがある。前者は高い周波数精度を実現できるかわりに外部発信回路での消費電流が大きく、後者は消費電流が少なく外付け抵抗を用いて簡便に発振周波数を変更できるかわりにクロック信号の周波数精度（バラツキ）に問題があった。
【０００３】
このような問題に対処するために、内部発信回路の周波数を必要に応じて外部からのクロック信号で補正する方法（例えば、「特許文献１」を参照。）が提案されている。しかし、このように外部発振回路に同期させる従来の発明の名称は発振周波数の制御に複雑な回路構成を必要とし、特に、周波数可変の発明の名称を簡便に構成することが難しいという問題があった。
【０００４】
一方、抵抗素子で発振周波数を変更するタイプでは、リングオシレータの遅延を制御するためのバイアス回路を構成するＭＯＳトランジスタの閾値（Ｖｔｈ）バラツキで発振周波数が変動するという問題があった。すなわち、Ｖｔｈが低ければ電流が大で発振周波数が高くなり、Ｖｔｈが高ければ電流は小で発振周波数は低くなるという問題があった。
【特許文献１】特開２００５−４９９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、簡便な回路構成で発振周波数の精度悪化を抑制することができる発振回路およびそれを用いた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたＭＯＳキャパシタと、前記ＭＯＳキャパシタが出力に接続された遅延インバータと、奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記ＭＯＳキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路が提供される。
【０００７】
また、本発明の別の一態様によれば、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたＭＯＳキャパシタと、前記ＭＯＳキャパシタが出力に接続された遅延インバータと、奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記ＭＯＳキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路を用いた半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、簡便な回路構成で発振周波数の精度悪化を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係わる半導体装置を示す回路ブロック図である。ここでは、主に、発振回路とその制御にかかわる部分を示した。  
本発明の実施例に係わる半導体装置は、外付け抵抗Ｒが接続される端子１１、Ｒにより周波数可変のクロック信号を生成する発振回路１２、奇数段の遅延インバータからなるリングオシレータ１３、およびリングオシレータ１３の周波数を制御するバイアス回路１４を備えている。
【００１１】
バイアス回路１４の入力は端子１１に接続され、リングオシレータ１３の第１の入力はバイアス回路１４の第１の出力（ＢＰ）に接続され、リングオシレータ１３の第２の入力はバイアス回路１４の第２の出力（ＢＮ）に接続され、リングオシレータ１３の出力（ＲＩＮＧＯＵＴ）はクロック信号（ＣＬＯＣＫ）として半導体装置の回路ブロック（図示していない。）へ供給されている。
【００１２】
図２は、本発明の実施例に係わる半導体装置のリングオシレータ１３を示す回路図である。  
本発明の実施例に係わる半導体装置のリングオシレータ１３は、奇数段の遅延インバータ（以下、「ＤＩＵ１〜ｎ」という。）がリング状に直列接続され、それぞれのＤＩＵ１〜ｎにはＢＮおよびＢＰが供給されている。
【００１３】
ＤＩＵ１は、図２に示したように、２つのｐ型ＭＯＳトランジスタ（以下、「ＭＰ１１およびＭＰ２１」という。）、２つのｎ型ＭＯＳトランジスタ（以下、「ＭＮ１１およびＭＮ２１」という。）、およびＭＯＳキャパシタ（以下、「ＭＣ１」という。）を備えている。
【００１４】
ＭＰ１１のソースは電源（以下、「ＶＤＤ」という。）に接続され、ＭＰ１１のゲートにはＢＰが入力され、ＭＰ１２のソースはＭＰ１１のドレインに接続され、ＭＰ２１のゲートにはＤＩＵｎの出力が接続され、ＭＰ２１のドレインはＭＣ１のゲートに接続され、ＭＣ１のバックゲート、ソース、およびドレインはＧＮＤに接続されている。
【００１５】
ＭＮ１１のソースは接地電位（以下、「ＧＮＤ」という。）に接続され、ＭＮ１１のゲートにはＢＮが雑座腐れ、ＭＮ２１のソースはＭＮ１１のドレインに接続され、ＭＮ２１のゲートはＤＩＵｎの出力に接続され、ＭＮ２１のドレインはＭＰ２１のドレインおよびＭＣ１のゲートに接続されるとともにＤＩＵ１の出力として次段のＤＩＵ２へ供給されている。
【００１６】
ＤＩＵ２〜ｎ（ｎは奇数。）はＤＩＵ１と同様の構成で、それぞれ、出力が次段の入力へ供給されている。
【００１７】
図３は、本発明の実施例に係わる半導体装置のバイアス回路１４を示す回路図である。  
本発明の実施例に係わる半導体装置のバイアス回路１４は、２つのｎ型ＭＯＳトランジスタ（以下、「ＭＮ３１およびＭＮ３２」という。）および１つのｐ型ＭＯＳトランジスタ（以下、「ＭＰ３１」という。）を備えている。
【００１８】
ＭＰ３１のソースはＶＤＤに接続され、ＭＰ３１のゲートはＭＰ３１のドレインに接続され、ＭＮ３２のソースはＧＮＤに接続され、ＭＮ３２のゲートおよびドレインには端子１１からのＢＩＡＳが接続され、ＭＮ３１のソースはＧＮＤに接続され、ＭＮ３１のゲートはＭＮ３２のゲートに接続され、ＭＮ３１のドレインはＭＰ３１のドレインに接続されている。また、ＭＰ３１のドレインはＢＰとしてリングオシレータ１３の第１の入力へ供給され、ＭＮ３１のゲートはＢＮとしてリングオシレータ１３の第２の入力へ供給されている。
【００１９】
ＭＰ３１およびＭＮ３２がダイオード接続となっているので、図４に示したように、ＢＰはおおよそＭＰ３１の閾値（ＶｔｈＰ）分だけＶＤＤより低い電圧となり、ＢＮはおおよそＭＮ３２の閾値（ＶｔｈＮ）分だけＧＮＤより高い電圧になる。
【００２０】
また、ＭＮ３１およびＭＮ３２はカレントミラーを構成するので、端子１１に外付けされるＲの抵抗値とＭＮ３２およびＭＰ３１のＶｔｈとによってＭＰ３１およびＭＮ３１を流れる電流値（Ｉ１）が決まる。すなわち、Ｖｔｈが低ければ電流Ｉ１は大きくなり、Ｖｔｈが高ければ電流Ｉ１は小さくなる。
【００２１】
さらに、ＢＰが入力されるＤＩＵ１〜ｎのｐ型ＭＯＳトランジスタ（ＭＰ１１〜１ｎ）とＭＰ３１がカレントミラーを構成し、ＢＮが入力されるＤＩＵ１〜ｎのｎ型ＭＯＳトランジスタ（ＭＮ１１〜１ｎ）とＭＮ３２がカレントミラーを構成するので、ＤＩＵ１〜ｎの各段に流れる電流もＩ１と等しく定電流になる。
【００２２】
図５は、本発明の実施例に係わる半導体装置のリングオシレータ１３におけるＭＣ１〜ｎの構造を示す断面のイメージ図である。  
本発明の実施例に係わる半導体装置のリングオシレータ１３におけるＭＣ１〜ｎは、半導体基板中に形成されたｐ型ウェル（以下、「Ｐｗｅｌｌ」という。）、ゲート酸化膜５１を介してＰｗｅｌｌの表面上に形成されたゲート５２、Ｐｗｅｌｌの表面近傍に形成され、ゲート５２を挟んで対向して配置されたｎ型拡散層５３および５４（ソースおよびドレイン）、およびＰｗｅｌｌ（バックゲート）をＧＮＤへ電気的に接続するためにＰｗｅｌｌの表面近傍に形成されたｐ型拡散層５５を備えている。
【００２３】
ゲート５２はＤＩＵ１〜ｎのそれぞれの出力に電気的に接続され、ソース（拡散層５３）、ドレイン（拡散層５４）、およびバックゲート（Ｐｗｅｌｌ）はＧＮＤに電気的に接続されている。
【００２４】
ＭＣ１〜ｎの容量値Ｃは、図５に示したように、ゲート酸化膜５１の厚さで決まる容量値（Ｃ１）と、ゲート５２への電圧印加時に形成される空乏層５６で決まる容量値（Ｃ２）との和となる。Ｃ１は一定で、Ｃ２は、ゲート５２への印加電圧が高い場合には、空乏層５６が狭くなり容量値は増加し、ゲート５２への印加電圧が低い場合には、空乏層５６が広くなり容量値は減少する。したがって、全体の容量値Ｃは印加電圧で可変する。
【００２５】
リングオシレータ１３は、ＢＮおよびＢＰに伴ったＭＯＳトランジスタとＭＣ１〜ｎの充放電による遅延で発振する。ここで、発振時の周期をｔ、電圧をＶ、電流をｉとした場合、ｔ＝ＣＶ／ｉである。したがって、電流ｉがバラついたとしても、印加される電圧Ｖで容量値Ｃが決まるため、電流ｉのバラツキは容量値Ｃの変化で相殺される。
【００２６】
上記実施例によれば、電流Ｉ１のバラツキがＭＣ１〜ｎの可変する容量値Ｃで相殺されるので、簡便な回路構成で発振周波数の精度悪化を抑制することができる。
【００２７】
上述の実施例では、バイアス回路１４は２つのｎ型ＭＯＳトランジスタ（ＭＮ３１およびＭＮ３２）と１つのｐ型ＭＯＳトランジスタ（ＭＰ３１）で構成されるとしたが、本発明はこれに限られるものではなく、例えば、図６に示したように、２つのｐ型ＭＯＳトランジスタ（ＭＰ６１およびＭＰ６２）と１つのｎ型ＭＯＳトランジスタ（ＭＮ６１）で構成することもできる。この場合、ｐ型とｎ型の入れ替えに応じて電源の接続も変更する。
【００２８】
すなわち、ＭＮ６１のソースはＧＮＤに接続され、ＭＮ６１のゲートはＭＮ６１のドレインに接続され、ＭＰ６２のソースはＶＤＤに接続され、ＭＰ６２のゲートおよびドレインには端子１１からのＢＩＡＳが接続され、ＭＰ６１のソースはＶＤＤに接続され、ＭＰ６１のゲートはＭＰ６２のゲートに接続され、ＭＰ６１のドレインはＭＮ６１のドレインに接続される。また、ＭＮ６１のドレインはＢＮとしてリングオシレータ１３の第２の入力へ供給され、ＭＰ６１のゲートはＢＰとしてリングオシレータ１３の第１の入力へ供給される。
【００２９】
また、上述の実施例では、ＭＯＳキャパシタ（ＭＣ１〜ｎ）はｎ型ＭＯＳトランジスタで構成されるとしたが、本発明はこれに限られるものではなく、ｐ型ＭＯＳトランジスタを用いることもできる。この場合、バックゲート、ソース、およびドレインはＶＤＤに接続される。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例に係わる半導体装置を示す回路ブロック図。
【図２】本発明の実施例に係わる半導体装置のリングオシレータ１３を示す回路図。
【図３】本発明の実施例に係わる半導体装置のバイアス回路１４を示す回路図。
【図４】本発明の実施例に係わる半導体装置のバイアス回路１４におけるバイアス電圧（ＢＰおよびＢＮ）の電圧レベルを示すイメージ図。
【図５】本発明の実施例に係わる半導体装置のリングオシレータ１３におけるＭＣ１〜ｎの構造を示す断面のイメージ図。
【図６】本発明の実施例に係わる半導体装置の別のバイアス回路１４を示す回路図。
【符号の説明】
【００３１】
１１  端子
１２  発振回路
１３  リングオシレータ
１４  バイアス回路
ＭＣ１〜ｎ  ＭＯＳキャパシタ
ＤＩＵ１〜ｎ  遅延インバータ
ＢＰ、ＢＮ  バイアス電圧
【図１】
2009004960.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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