(57)【要約】【課題】出力バッファの出力信号に含まれるノイズが低減した半導体集積回路および差動出力回路を提供する。【解決手段】半導体集積回路１０において、共通の半導体基板１００上に形成された差動出力バッファ１３＿１〜１３＿ｎを複数備えるとともに、共通の半導体基板１００上に形成され、複数の差動出力バッファ１３＿１〜１３＿ｎに動作電流を供給する共通の電流源１１，１２と、共通の半導体基板１００上に形成され、共通の電流源１１，１２と複数の差動出力バッファ１３＿１〜１３＿ｎとの間の共通のノードＣ１，Ｄ１に接続された共通の容量素子１４，１５とを備えたことを特徴とする。【選択図】        図４
2009164682.tif 000002
【特許請求の範囲】
【請求項１】
共通の半導体基板上に形成された差動出力バッファを複数備えるとともに、
前記共通の半導体基板上に形成され、該複数の差動出力バッファに動作電流を供給する共通の電流源と、
前記共通の半導体基板上に形成され、前記共通の電流源と複数の差動出力バッファとの間の共通のノードに接続された共通の容量素子とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記共通の半導体基板上に、前記複数の差動出力バッファのそれぞれに対応する出力パッドが配置されるパッド領域が互いに隣接して配置され、前記共通の容量素子の少なくとも一部が該互いに隣接して配置されたパッド領域に形成されたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記共通の半導体基板上に、前記複数の差動出力バッファのそれぞれを構成する出力トランジスタが形成されるバッファ形成領域と、外部から供給された電源を前記共通の電流源に供給する電源配線が配置された電源配線領域とが、互いに隣接して配置され、前記共通の容量素子の少なくとも一部が前記電源配線領域に形成されたことを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
請求項１ないし３のいずれかの半導体集積回路と、該半導体集積回路の複数の差動出力バッファのそれぞれによって駆動される負荷抵抗素子とを備えたことを特徴とする差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および差動出力回路に関し、特に、複数の差動出力バッファを備えた半導体集積回路および差動出力回路に関する。
【背景技術】
【０００２】
従来、差動出力回路において差動信号を出力する差動出力バッファとして、例えば、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等の規格に対応した低振幅の差動信号を出力する差動出力バッファが知られている（例えば、特許文献１参照。）。
【０００３】
図１は、差動出力回路の例を説明する図である。図１のパート（Ａ）にはＬＶＤＳの信号を伝送する回路８０が示され、パート（Ｂ）には伝送される信号の波形が示されている。
【０００４】
図１のパート（Ａ）に示す回路８０では、差動信号が送信側の半導体集積回路であるＬＳＩ１（８１）から受信側の半導体集積回路であるＬＳＩ２（８５）までケーブル８３を経由して伝送される。より具体的には、送信側のＬＳＩ１（８１）の出力段に設けられた差動出力バッファ８２によって、１００Ωの抵抗値を有する終端抵抗としての負荷抵抗素子８４に±４ｍＡの電流Ｉが供給され、図１のパート（Ｂ）に示すように±４００ｍＶの振幅で電圧が発生する。この発生した電圧が受信側のＬＳＩ２（８５）の入力信号となる。信号電圧の振幅は差動出力バッファ８２の電源電圧に比較して小さく、省電力および低ノイズでの高速伝送が図られている。終端抵抗に一定量の電流を供給するため、差動出力バッファ８２には定電流源が接続される（例えば、特許文献２参照。）。
【０００５】
図２は、従来技術の差動出力回路を示す回路図である。
【０００６】
図２に示す差動出力回路９０は、例えば、図１に示すＬＳＩ１（８１）の内部に形成される回路である。この差動出力回路９０では、２つの電流源９１，９２を介して、４つのトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２からなる差動出力バッファ９３に動作電流が供給される。差動出力バッファ９３は、プリドライバ９０Ａの出力信号に応じて、２つのパッドＯＵＴＰ，ＯＵＴＮから差動信号を出力する。
【０００７】
図３は、従来技術における別の差動出力回路を示す回路図である。図３には、ｎ個の差動出力バッファを備えた差動出力回路のうち、１個目およびｎ個目の差動出力バッファ９３＿１，９３＿ｎが、電流源ＰＴｒ１，ＰＴｒｎ，ＮＴｒ１，ＮＴｒｎとともに示されている。
【０００８】
図３に示すように複数の差動出力バッファを並列に配置することによって、複数ビットからなる差動信号を出力することができる。
【特許文献１】特開２０００−１３４０８２号公報
【特許文献２】特開２００３−３１８７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２に示す差動出力回路９０において、出力信号が’Ｈ’または’Ｌ’のいずれかのレベルに確定した期間では、差動出力バッファ９３が電流源９１に接続するノードＮ９０１の電位、および差動出力バッファ９３が電流源９２に接続するノードＮ９０４の電位は一定に保たれる。しかし、出力信号が変化する期間ではノードＮ９０１，Ｎ９０４の電位が変動し、この電位変動によって出力信号波形にもノイズが発生する。そこで、出力信号波形のノイズを低減するため、ノードＮ９０１，Ｎ９０４に、例えば１〜２０ｐＦ程度の安定化容量を接続することが行われている。しかし、この程度の安定化容量では、電位変動を十分に抑制することができない。
【００１０】
本発明は、上記事情に鑑み、出力バッファの出力信号に含まれるノイズが低減した半導体集積回路および差動出力回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明の半導体集積回路は、共通の半導体基板上に形成された差動出力バッファを複数備えるとともに、
上記共通の半導体基板上に形成され、この複数の差動出力バッファに動作電流を供給する共通の電流源と、
上記共通の半導体基板上に形成され、上記共通の電流源と複数の差動出力バッファとの間の共通のノードに接続された共通の容量素子とを備えたことを特徴とする。
【００１２】
本発明の半導体集積回路では、差動出力バッファ毎に設けられていた電流源を複数の差動出力バッファで共用し、また、安定化のための容量素子も複数の差動出力バッファで共用する。従来、電流源に接続されたノードでの電位変動が問題となる差動出力バッファでは、複数の差動出力バッファで電流源を共用すると、共通に接続されたノードを介して複数の差動出力バッファ間で相互の干渉が発生し、出力波形のノイズが増大すると考えられていた。しかしながら、本発明の半導体集積回路では、電流源と共に容量素子も共有化されるため、回路の配置面積を同一に保ったままで容量素子の容量を複数倍に増大させることができる。さらに、容量を個々に設けた場合に必要とされる容量素子間の分離領域を削除して容量素子に割り当てることにより、容量素子の容量をさらに増大させることができる。したがって、共通に接続されるノードの電位変動が抑えられ、出力バッファの出力信号に含まれるノイズが低減する。
【００１３】
ここで、上記本発明の半導体集積回路において、上記共通の半導体基板上に、上記複数の差動出力バッファのそれぞれに対応する出力パッドが配置されるパッド領域が互いに隣接して配置され、上記共通の容量素子の少なくとも一部はこの互いに隣接して配置されたパッド領域に形成されたことが好ましい。
【００１４】
複数の差動出力バッファのそれぞれが独立した容量素子を有する構成では、容量素子に接続する配線の配置自由度が低い。一方、本発明の半導体集積回路では、容量素子が共通化することにより、複数の差動出力バッファの領域に亘って配置可能となる。そこで、容量素子の少なくとも一部をパッド領域にまで形成することによって、容量素子の容量をさらに増大させることができる。このため、出力バッファの出力信号に含まれるノイズがさらに低減する。
【００１５】
また、上記本発明の半導体集積回路において、上記共通の半導体基板上に、上記複数の差動出力バッファのそれぞれを構成する出力トランジスタが形成される個別バッファ形成領域と、外部から供給された電源を上記共通の電流源に供給する電源配線が配置された電源配線領域とが、互いに隣接して配置され、上記共通の容量素子の少なくとも一部が上記電源配線領域に形成されたことが好ましい。
【００１６】
本発明の半導体集積回路では、容量素子が共通化することにより、配置自由度が高くなる。容量素子の少なくとも一部を電源配線領域にまで形成することによって容量素子の容量をさらに増大させることができる。このため、出力バッファの出力信号に含まれるノイズがさらに低減する。
【００１７】
また、上記目的を達成する本発明の差動出力回路は、上記半導体集積回路と、この半導体集積回路の複数の差動出力バッファのそれぞれによって駆動される負荷抵抗素子とを備えたことを特徴とする。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、出力バッファの出力信号に含まれるノイズが低減した半導体集積回路および差動出力回路が実現する。
【発明を実施するための最良の形態】
【００１９】
以下図面を参照して本発明の実施形態について説明する。
【００２０】
図４は、本発明の半導体集積回路で構成される差動出力回路の一実施形態を示す回路図である。
【００２１】
図４に示す差動出力回路１０は、図示しないｎ個のプリドライバと、プリドライバからの出力信号に応じて差動信号を出力するｎ個の出力バッファ１３＿１〜１３＿ｎとを備えている。図４には、差動出力回路１０のうち１個目の出力バッファ１３＿１およびｎ個目の出力バッファ１３＿ｎが、電流源１１，１２とともに示されている。プリドライバの構成および機能は、図２に示したプリドライバ９０Ａと同様であり図示および説明を省略する。
【００２２】
出力バッファ１３＿１〜１３＿ｎのそれぞれは差動信号を出力し、半導体集積回路の外部に設けられた負荷抵抗素子（例えば、図１の負荷抵抗素子８４）を駆動する。差動信号はｎ組のパッドＴＸＰ１，ＴＸＮ１〜ＴＸＰｎ，ＴＸＮｎを経由して出力される。ｎ組のパッドＴＸＰ１，ＴＸＮ１〜ＴＸＰｎ，ＴＸＮｎには、終端抵抗としての負荷抵抗素子がそれぞれ接続される。
【００２３】
差動出力回路１０には、一対の電流源１１，１２、および一対の容量素子１４，１５も備えられている。電流源１１，１２は、ｎ個の出力バッファ１３＿１〜１３＿ｎに共通の電流源であり、ｎ個の出力バッファ１３＿１〜１３＿ｎの動作電流は、電流源１１，１２から供給される。厳密には、これらの電流源１１，１２の内、一方は、ｎ個の出力バッファ１３＿１〜１３＿ｎに供給される電流を設定する定電流源として動作する。他方は、定電流電源によって設定される電流を流して所定の電圧を発生することにより、出力信号のコモンレベルを設定する抵抗素子として動作する。また、容量素子１４，１５も、ｎ個の出力バッファ１３＿１〜１３＿ｎに共通の安定化容量である。容量素子１４は、正側の電流源１１とｎ個の出力バッファ１３＿１〜１３＿ｎとが接続される共通のノードＣ１に接続され、容量素子１５は、負側の電流源１２とｎ個の出力バッファ１３＿１〜１３＿ｎとが接続される共通のノードＤ１に接続されている。これらの出力バッファ１３＿１〜１３＿ｎ、電流源１１，１２、および容量素子１４，１５は、共通の半導体基板１００（図５参照）上に形成され、本発明の半導体集積回路の一実施形態を構成する。
【００２４】
図５は、図４に示す差動出力回路が形成された半導体基板を示す平面図である。半導体基板１００上には、複数の差動出力バッファが１列に並んで形成される。図５には、この半導体基板１００のうち、６個の出力バッファ１３＿１〜１３＿６およびその周辺回路が形成された一部の領域が示されている。
【００２５】
図５に示されたように、半導体基板１００上には、６つの出力バッファ１３＿１〜１３＿６のそれぞれを構成する出力トランジスタが形成されたバッファ形成領域１１３＿１〜１１３＿６が、図の縦方向に１列に並んで配置されている。このうち５つのバッファ形成領域１１３＿１〜１１３＿５は、互いに隣接して配置されている。そして、これら5つのバッファ形成領域の上側および下側には、電源配線形成領域１２６（電源供給配線形成領域１２６＿１、および、グランド配線形成領域１２６＿２）が隣接して配置されている。そしてさらに、電源配線形成領域１２６に隣接して、次の５つのバッファ形成領域が配置されている。すなわち、図示された範囲では、５つのバッファ形成領域１１３＿１〜１１３＿５の下側には、グランド配線形成領域１２６＿２が配置され、さらにその下側には、バッファ形成領域１１３＿６、およぴ、図示されない他の４つのバッファ形成領域が隣接して配置されている。また、５つのバッファ形成領域１１３＿１〜１１３＿５の上側には、電源供給配線形成領城１２６＿１が配置され、さらにその上側には、図示されない５つのバッファ形成領域が隣接して配置されている。
【００２６】
このように、半導体基板１００上には、所定の個数のバッファ形成領域と、電源配線領域とが、交互に、互いに隣接して、1列に並んで配置されている。なお、それぞれのバッファ形成領域は、所定の幅（図の横方向の寸法）と高さ（図の縦方向の寸法）を有する。また、電源配線形成領域１２６は、バッファ形成領域と同一の幅と、半分の高さとを有する。各バッファ形成領域１１３＿１〜１１３＿６の隣（図の右側）には、パッド領域１２１＿１〜１２１＿６がそれぞれ配置されている。パッド領域１２１＿１〜１２１＿６には、出力バッファ１３＿１〜１３＿６のそれぞれに対応する出力パッド１１６＿１〜１１６＿６，１１７＿１〜１１７＿６が配置されている。パッド領域１２１＿１〜１２１＿５は、図の縦方向に１列に並んで、互いに隣接して配置されている。
【００２７】
また、バッファ形成領域１１３＿１〜１１３＿６のパッド領域１２１＿１〜１２１＿６と反対側（図の左側）には、正負の電流源１１，１２が形成された電流源領域１２２＿１〜１２２＿２，１２３＿１〜１２３＿２が設けられている。電流源領域１２２＿１，１２３＿１に形成された電流源は、５個の出力バッファ１３＿１〜１３＿５に共通の電流源である。電流源領域１２２＿１〜１２２＿２，１２３＿１〜１２３＿２には、電流源に電源を供給するための電源供給ライン１２４およびグランドライン１２５が形成されている。図５において、電源供給ラインおよびグランドラインは相対的に密なハッチングで示されている。電源供給ライン１２４およびグランドライン１２５はそれぞれ、電源供給配線形成領域１２６＿１に配置される電源供給配線１２４＿１、並びに、グランド配線形成領域１２６＿２に配置されるグランド供給配線１２５＿１によって、電源パッド１２８および１２９にそれぞれ接続されている。
【００２８】
電流源領域１２２＿１〜１２２＿６とプリドライバ領域１３１＿１〜１３１＿６との間の領域１３２には、容量素子１３２が形成されている。この容量素子１３２は、５つの出力バッファ１３＿１〜１３＿５（図４参照）に共通であり、図５において、相対的に疎らなハッチングで示されている。この容量素子１３２の一部は、電源配線領域１２６、およびパッド領域１２１＿１〜１２１＿６に亘って形成されている。
【００２９】
図６は、図５に示した本実施形態の半導体基板に対する比較例としての、電流源が共通化されていない回路の半導体基板を示す平面図である。
【００３０】
図６に示す比較例の半導体基板９００では、出力バッファが形成されたバッファ形成領域９１３＿１〜９１３＿５のそれぞれに対応して、電流源領域９２２＿１〜９２２＿５、９２３＿１〜９２３＿５が設けられている。また、容量素子９３２＿１〜９３２＿５もバッファ形成領域９１３＿１〜９１３＿５のそれぞれに対応して設けられており、これら複数の容量素子９３２＿１〜９３２＿５は、図示しない分離領域によって互いに分離されている。半導体基板９００では、複数のバッファ形成領域９１３＿１〜９１３＿５がパッドの配列に沿って一列に配置されている。このため、仮に、図の上側の電源配線領域９２６＿１に容量素子を形成した場合でも、この容量素子に接続できるのは、複数の容量素子９３２＿１〜９３２＿５のうち電源配線領域９２６＿１に隣接する容量素子９３２＿１のみとなり、各容量素子間で容量が不均衡になってしまう。これと同様の問題は、容量素子を、電源配線領域９２６を経てパッド領域に拡大した場合にも生じる。よって、容量素子のために電源配線領域９２６やパッド領域を利用することができない。
【００３１】
この一方で、本実施形態の差動出力回路１０が形成された、図５に示す半導体素子基板１００では、５つの出力バッファに対し容量素子１３２が共通化されており、容量が少なくとも５倍になる。実際には、比較例の場合に必要な分離領域が不要であることを考慮すると、さらに容量を大きくすることができる。また、共通化された容量素子１３２は、複数のバッファ形成領域１１３＿１，１１３＿５に亘って形成されるのみでは無く、さらに一部が電源配線領域１２６およびパッド領域１２１＿１〜１２１＿６にも形成されている。したがって、容量素子１３２の容量がさらに増大し、出力バッファ１３＿１〜１３＿６（図４参照）の出力信号に含まれるノイズがさらに低減する。
【００３２】
形成される容量値は容量を共通にする出力バッファの個数を増やすことによってさらに大きくすることができる。具体的には、例えば、２０個の出力バッファで共通にすることにより、１ｎＦ程度の容量値を実現することが可能である。
【００３３】
共通に接続された容量値が大きくても、容量を共通にした出力バッファの全ての出力信号のレベルが同時に変化した場合には、比較的大きなノイズが発生する可能性がある。しかし現実には、全てのバッファの出力信号レベルが同時に変化する確率は低い。さらに、本発明の差動出力回路においては、従来の差動出力回路の場合の容量値に比較して、共通にする出力バッファの個数倍を超える容量値を実現することができる。従って、全てのバッファの出力信号レベルが同時に変化した場合であっても、従来の差動出力回路に比較してノイズを低減することができる。
【００３４】
なお、本発明の差動出力回路では、複数の出力バッファで電流源が共通にされているため、個々の出力バッファ動作電流を厳密に制御することはできない。しかし、出力信号が‘Ｈ’もしくは‘Ｌ’のいずれのレベルであっても、負荷抵抗の両端には、容量が接続される２つのノード（図4の回路ではノードＣ１とＤ１）の間の電圧によって定められる所要の信号電圧を発生することができる。このため、正しく信号を伝達することができる。
【００３５】
図4には、Ｎチャネル型トランジスタのみで出力バッファを構成した例を示したが、Pチャネル型トランジスタのみで、もしくは、Nチャネル型トランジスタとPチャネル型トランジスタとを組み合わせて出力バッファを構成することも可能である。また、図４には、正側の電流源をPチャネル型トランジスタで構成し、負側の電流源をNチャネル型トランジスタで構成した例を示した。しかし、いずれの電流源も、Nチャネル型トランジスタとPチャネル型トランジスタのいずれで構成することも可能である。
【００３６】
また、上述した実施形態では、差動出力バッファとして、ＬＶＤＳの出力バッファの例を説明したが、本発明はこれに限られるものではなく、差動信号を出力するバッファ一般に適用可能である。
【図面の簡単な説明】
【００３７】
【図１】差動出力回路の例を説明する図である。
【図２】従来技術の差動出力回路を示す回路図である。
【図３】従来技術における別の差動出力回路を示す回路図である。
【図４】本発明の半導体集積回路で構成される差動出力回路の一実施形態を示す回路図である。
【図５】図４に示す差動出力回路が形成された半導体素子基板を示す平面図である。
【図６】比較例としての、電流源が共通化されていない回路の半導体素子基板を示す平面図である。
【符号の説明】
【００３８】
１０    差動出力回路（半導体集積回路）
１１，１２    定電流源
１３＿１〜１３＿ｎ    出力バッファ（差動出力バッファ）
１４，１５    容量素子
Ｃ１，Ｄ１    （共通の）ノード
１００    半導体基板
１１３＿１，１１３＿５    バッファ形成領域
１１６＿１    出力パッド
１２１＿１    パッド領域
１２６    電源配線領域
１３２    容量素子
８４    負荷抵抗素子
【図１】
2009164682.tif 000003
【図２】
2009164682.tif 000004
【図３】
2009164682.tif 000005
【図４】
2009164682.tif 000006
【図５】
2009164682.tif 000007
【図６】
2009164682.tif 000008