(57)【要約】【課題】スケーラビリティが高く、ビットまたはバイト単位の書き換えが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶素子をマトリックスに配列し、Ｙ側にページバッファを設ける。１本のワード線に接続されたメモリセルのデータをページバッファに読み出したのち、これらのメモリセルのデータを消去する。そして、ページバッファに読み出したデータのうち１または複数のデータを書き換え、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す。これを高速に行うことにより、ビットまたはバイト単位の書き換えをエミュレートする。【選択図】図１２
2009158513.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶素子であって、
前記第１のゲート絶縁膜の厚さが、標準電源電圧（Ｖｃｃ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする不揮発性半導体記憶素子。
【請求項２】
半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶素子であって、
前記第１のゲート絶縁膜の厚さと前記トンネル絶縁膜の厚さが同じであることを特徴とする不揮発性半導体記憶素子。
【請求項３】
前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶素子。
【請求項４】
前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする請求項３に記載の不揮発性半導体記憶素子。
【請求項５】
請求項１乃至請求項２のいずれかに記載の不揮発性半導体記憶素子をＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、
各ワード線の電圧を制御するＸデコーダと、
各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、
全てのビット線に現れたセンス電圧をバッファするとともに、全てのビット線に印加する書き込み電圧をバッファするページバッファと、
前記Ｘデコーダ、Ｙデコーダを制御して各メモリセルに対するデータの書き込み、消去、読み出しを行う制御部と、
を備えた不揮発性半導体記憶装置であって、
前記制御部は、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出したのち、これらのメモリセルのデータを消去し、さらに、前記読み出したデータのうち１または複数のデータを書き換えたのち、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻すよう制御する不揮発性半導体記憶装置。
【請求項６】
前記ページバッファが、標準電源電圧（Ｖｃｃ）用のトランジスタまたは外部入出力（Ｉ／Ｏ）用のトランジスタと同じ構造に形成されている請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
記憶トランジスタと選択トランジスタからなるメモリセルをＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに全てのビット線に印加する書き込み電圧をバッファするページバッファとを備えた不揮発性半導体記憶装置に、
１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出す手順、
これらのメモリセルのデータを消去する手順、
前記ページバッファに読み出したデータのうち１または複数のデータを書き換える手順、
書き換えたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す手順、
を実行させることを制御とする不揮発性半導体記憶装置のデータ書き換え方法。
【請求項８】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子にビットデータを書き込む方法であって、
前記ｎ型ウエルに電源電圧（Ｖｃｃ）よりも高電圧の正の書込みバックゲート電圧Ｖｗｅｌｌ（ｐ）を印加し、前記第１のゲート電極に前記第１のチャネル領域を導通状態にする負の電圧Ｖｓｇ（ｐ）を印加し、前記第２のゲート電極に電源電圧よりも高電圧の正の電圧Ｖｃｇ（ｐ）を印加し、第１、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域と第２のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行なうことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法。
【請求項９】
半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶装素子あって、
前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする不揮発性半導体記憶素子。
【請求項１０】
前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする請求項９に記載の不揮発性半導体記憶素子。
【請求項１１】
Ｘ（行）Ｙ（列）のマトリクス状に配列された請求項１または請求項２に記載の複数の不揮発性半導体記憶素子（以下メモリセルと呼ぶ）と、前記マトリクスの各行毎に設けられ、同じ行のメモリセルの第２のゲート電極に接続されるワード線と、を有するｎ型ウェルブロック、および、Ｙ方向に形成されたゲート電圧供給線と、前記各ワード線毎に設けられ、各ワード線を前記ゲート電圧供給線に対して開閉するトランスファゲートと、を有するｐ型ウェルブロック、を対応づけたペアをＸ方向に複数配列したメモリセルアレイと、
前記メモリセルアレイの各行ごとに設けられ、同じ行のトランスファゲートのゲート電極に接続されるワード線選択線と、
前記メモリセルアレイの各行ごとに設けられ、同じ行のメモリセルの前記第１のゲート電極に接続されるメモリセル選択線と、
前記メモリセルアレイの各列ごとに設けられ、同じ行のメモリセルの前記第１のｐ＋領域に接続されるビット線と、
前記メモリセルアレイの各メモリセルの前記第３のｐ＋領域に接続されるソース線と、
を備えた不揮発性半導体記憶装置。
【請求項１２】
各ｎ型ウェルブロックに、データの書込単位の列数（１バイト）ずつの前記メモリセルが配列されている請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
請求項１１または請求項１２に記載の不揮発性半導体記憶装置のメモリセルに記憶されているデータを消去する方法であって、
１本のゲート電圧供給線に負の高電圧を印加するとともに、１本のワード線選択線に前記ゲート電圧供給線に印加された電圧よりも高い電圧を印加することにより、
前記１本のゲート電圧供給線が属するｐ型ウェルブロックに対応するｎ型ウェルブロックの、前記１本のワード線に接続されているメモリセルのみの記憶内容を消去する不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビットまたはバイト単位の書き換えを可能にした不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、あらゆる機器にマイコン等のＬＳＩが組み込まれるようになり、これに伴いこれら多くのＬＳＩそれぞれに小〜中容量のデータを不揮発に記憶させておきたいと言う要求が高まってきている。このような目的のためには、中程度の容量でよいので小さな単位（バイト〜数バイト程度）でのデータの書き換えが可能な不揮発性メモリが要求される。
【０００３】
従来より、このような用途に用いられていた記憶素子としてＥＥＰＲＯＭがある。しかしＥＥＰＲＯＭは、セルサイズが大きいうえに動作電圧も高いのでスケーラビリティに劣り、現在でも１Ｍビット程度の容量しか実現していない。すなわち、（１）動作電圧に２０Ｖ程度の電圧が必要であるため、選択トランジスタ、メモリセルトランジスタのチャネル長を短くすることができずスケーリング困難、（２）トンネル領域（ドレイン領域とオーバーラップする薄い酸化膜領域）を形成する必要があるため、記憶トランジスタが大型化する、（３）構造が複雑でありセル面積のスケーリングが困難というような問題点があった。
【０００４】
一方、ＮＡＮＤ型に代表されるフラッシュメモリが、大容量且つ低価格で現在広く普及している。しかし、フラッシュメモリは、書込み単位がバイト〜ページ（１ｋバイト程度）、消去単位はページ（１ｋバイト程度）〜ブロック（６４ｋバイト程度）であり、上記の組み込み用途で要求される書き換え単位を満足するものではなかった。
【０００５】
従来、ｐＦＬＡＳＨ（登録商標）（特許文献１参照）およびＮｅｏＦｌａｓｈ（登録商標）（特許文献２参照）のようなメモリが提案されている。
【０００６】
【特許文献１】国際公開第９９／１９８８０号パンフレット
【特許文献２】米国特許第７２５０６５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上に述べたｐＦＬＡＳＨ（登録商標）、ＮｅｏＦｌａｓｈ（登録商標）は、ともに２つのトランジスタで構成されたメモリセルからなるメモリデバイスであるが、Ｐチャネルトランジスタで構成されているため、Ｎチャネルトランジスタで構成されていた従来のＥＥＰＲＯＭに比べて動作電圧が比較的低く、セル面積も比較的小さくなっている。
【０００８】
しかし、いずれのメモリデバイスもバイト単位の書き換えは不可能であり、メモリセルのゲート長のスケーラビリティもＮＯＲ型フラッシュメモリと同程度の１００ｎｍ程度が限界であった。
【０００９】
ｐＦＬＡＳＨ（登録商標）（特許文献１参照）は、書き込みにＢＴＢＴホットエレクトロン注入を用い、書き込み時の消費電流を小さくしているが、このためにドレインに高電圧（電源電圧よりも絶対値の大きい負の電圧）を印加することが必要であり、選択トランジスタはこの電圧のオン／オフのために長いゲート長が必要になり、記憶トランジスタはパンチスルーを防止するために長いゲート長が必要になるためスケーリングが困難である。
【００１０】
また、ＮｅｏＦｌａｓｈ（登録商標）（特許文献２参照）は、書き込みにチャネルホットエレクトロン注入を用いているために書き込み時の消費電流が大きい。また、チャネルホットエレクトロンを発生させるためにドレインに負の高電圧を印加する必要があるため、ｐＦＬＡＳＨ（登録商標）と同様に選択トランジスタ、メモリトランジスタ共にゲート長のスケーリングが困難である。
【００１１】
この発明は、スケーラビリティが高く、ビットまたはバイト単位の書き換えが可能な不揮発性半導体記憶装置、および、この不揮発性半導体記憶装置に適した不揮発性半導体記憶素子、不揮発性半導体記憶素子のデータ書き込み方法、不揮発性半導体記憶装置のデータ書き換え方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子であって、前記第１のゲート絶縁膜の厚さが、標準電源電圧（Ｖｃｃ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする。
【００１３】
請求項２の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子であって、前記第１のゲート絶縁膜の厚さと前記トンネル絶縁膜の厚さが同じであることを特徴とする。
【００１４】
請求項３の発明は、請求項１、２の発明において、前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする。
【００１５】
請求項４の発明は、請求項３の発明において、前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする。
請求項３に記載の不揮発性半導体記憶素子。
【００１６】
請求項５の発明は、請求項１乃至請求項２のいずれかに記載の不揮発性半導体記憶素子をＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに、全てのビット線に印加する書き込み電圧をバッファするページバッファと、前記Ｘデコーダ、Ｙデコーダを制御して各メモリセルに対するデータの書き込み、消去、読み出しを行う制御部と、を備えた不揮発性半導体記憶装置であって、前記制御部は、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出したのち、これらのメモリセルのデータを消去し、さらに、前記読み出したデータのうち１または複数のデータを書き換えたのち、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻すよう制御することを特徴とする。
【００１７】
請求項６の発明は、請求項５の発明において、前記ページバッファが、標準電源電圧（Ｖｃｃ）用のトランジスタまたは外部入出力（Ｉ／Ｏ）用のトランジスタと同じ構造に形成されていることを特徴とする。
【００１８】
請求項７の発明である不揮発性半導体記憶装置のデータ書き換え方法は、記憶トランジスタと選択トランジスタからなるメモリセルをＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに全てのビット線に印加する書き込み電圧をバッファするページバッファとを備えた不揮発性半導体記憶装置に、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出す手順、これらのメモリセルのデータを消去する手順、前記ページバッファに読み出したデータのうち１または複数のデータを書き換える手順、書き換えたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す手順、を実行させることを制御とする。
【００１９】
請求項８の発明である不揮発性半導体記憶素子のデータ書き込み方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子にビットデータを書き込む方法であって、前記ｎ型ウエルに電源電圧（Ｖｃｃ）よりも高電圧の正の書込みバックゲート電圧Ｖｗｅｌｌ（ｐ）を印加し、前記第１のゲート電極に前記第１のチャネル領域を導通状態にする負の電圧Ｖｓｇ（ｐ）を印加し、前記第２のゲート電極に電源電圧よりも高電圧の正の電圧Ｖｃｇ（ｐ）を印加し、第１、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域と第２のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行なうことを特徴とする。
【００２０】
請求項９の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶装素子あって、前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする。
【００２１】
請求項１０の発明は、請求項９の発明において、前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする。
【００２２】
請求項１１の発明は、Ｘ（行）Ｙ（列）のマトリクス状に配列された請求項１または請求項２に記載の複数の不揮発性半導体記憶素子（以下メモリセルと呼ぶ）と、前記マトリクスの各行毎に設けられ、同じ行のメモリセルの第２のゲート電極に接続されるワード線と、を有するｎ型ウェルブロック、および、Ｙ方向に形成されたゲート電圧供給線と、前記各ワード線毎に設けられ、各ワード線を前記ゲート電圧供給線に対して開閉するトランスファゲートと、を有するｐ型ウェルブロック、を対応づけたペアをＸ方向に複数配列したメモリセルアレイと、前記メモリセルアレイの各行ごとに設けられ、同じ行のトランスファゲートのゲート電極に接続されるワード線選択線と、前記メモリセルアレイの各行ごとに設けられ、同じ行のメモリセルの前記第１のゲート電極に接続されるメモリセル選択線と、前記メモリセルアレイの各列ごとに設けられ、同じ行のメモリセルの前記第１のｐ＋領域に接続されるビット線と、前記メモリセルアレイの各メモリセルの前記第３のｐ＋領域に接続されるソース線と、を備えたことを特徴とする。
【００２３】
請求項１２の発明は、請求項１１の発明において、各ｎ型ウェルブロックに、データの書込単位の列数（１バイト）ずつの前記メモリセルが配列されていることを特徴とする。
【００２４】
請求項１３の発明は、請求項１１または請求項１２に記載の不揮発性半導体記憶装置のメモリセルに記憶されているデータを消去する方法であって、
１本のゲート電圧供給線に負の高電圧を印加するとともに、１本のワード線選択線に前記ゲート電圧供給線に印加された電圧よりも高い電圧を印加することにより、前記１本のゲート電圧供給線が属するｐ型ウェルブロックに対応するｎ型ウェルブロックの、前記１本のワード線に接続されているメモリセルのみの記憶内容を消去することを特徴とする。
【発明の効果】
【００２５】
この発明によれば、記憶トランジスタ（第２のチャネル領域のトランジスタ）、選択トランジスタ（第１のチャネル領域のトランジスタ）ともにスケーラビリティを大幅に向上させることができる。
【００２６】
また、この発明によれば、高速且つ多ビットの同時書き込みが可能であるため、書き換え単位がワード線１本分であっても、ワード線１本分を読み出して必要なビットのみ書き換えて書き戻すことができ、外部から見ればビット単位の書き換えをエミュレートすることができる。
【発明を実施するための最良の形態】
【００２７】
図面を参照してこの発明の実施形態を説明する。
図１はこの発明の実施形態であるメモリセルの断面図である。このメモリセルは、記憶トランジスタと選択トランジスタを有するＥＥＰＲＯＭ型のメモリセルである。同図（Ａ）がフローティングゲート型ＥＥＰＲＯＭ、同図（Ｂ）がＭＯＮＯＳ型ＥＥＰＲＯＭの実施形態を示している。
【００２８】
図１（Ａ）において、従来より一般的なフローティングゲート型のＥＥＰＲＯＭと異なる点は、トランジスタがＰチャネルＭＯＳトランジスタである点、および、選択トランジスタの絶縁膜厚が、周辺回路等に用いられているＶｃｃトランジスタ、Ｉ／Ｏトランジスタの膜厚になっている点である。すなわち、従来のＥＥＰＲＯＭのトランジスタは、たとえば２０Ｖの電圧（ドレイン・ソース間電圧Ｖｄｓ）をオン／オフできる高耐圧トランジスタで構成されていたが、この実施形態のトランジスタは、ロジックＬＳＩで一般的に用いられるトランジスタと同じ耐圧になっている点である。
【００２９】
図１（Ａ）において、Ｐ型基板１００の表面付近にＮ型ウェル１０１が形成されている。このＮ型ウェル１０１の内部にメモリセル１が形成される。メモリセル１は、記憶トランジスタ１０と選択トランジスタ１１からなる。記憶トランジスタ１０は、フローティングゲート型のトランジスタであり、ソースとなるＰ＋領域１０４とドレインとなる（且つ選択トランジスタ１１のソースとなる）Ｐ＋領域１０３との間のチャネル領域１１０の上方に形成されたトンネル酸化膜１１１、フローティングゲート１１２、ゲート絶縁膜１１３、コントロールゲート１１４からなる。ゲート絶縁膜１１３は、フローティングゲート１１２とコントロールゲート１１４との静電容量を大きくするため、窒化膜等の誘電体膜を酸化膜でサンドイッチした構造になっている。
【００３０】
選択トランジスタ１１は、ドレインとなるＰ＋領域１０２とソースとなるＰ＋型領域１０３との間のチャネル領域１１６の上方にゲート絶縁膜１１７およびセレクトゲート１１８が形成されたものである。ここで、選択トランジスタ１１と記憶トランジスタ１０の形成プロセスの共通化を図るため、選択トランジスタ１１のセレクトゲート１１８は、記憶トランジスタ１０のゲート絶縁膜１１３に孔を開け、コントロールゲート１１４のポリシリコン層をフローティングゲート１１２まで貫通させた構造になっている。
【００３１】
ここで、選択トランジスタのドレインとなるＰ＋領域１０２のチャネル領域１１６側、および、記憶トランジスタのソースとなるＰ＋領域１０４のチャネル領域１１０側には、ＬＤＤ領域であるＰ−領域１０５、１０６がそれぞれ設けられている。このＰ−領域１０５、１０６は、後述の書き込み時にＮウェル１０１に高いバックゲート電圧が印加されたときに望まれないＢＴＢＴ（バンド間トンネリング）が生じないようにするためのものである。
【００３２】
記憶トランジスタ１０のコントロールゲート１１４は、このメモリチップをアレイ状に配列して構成されるメモリアレイのワード線の一部として形成される。記憶トランジスタ１０のソース（Ｐ＋領域）１０４は、メモリアレイのソース線に接続される。選択トランジスタ１１のドレイン（Ｐ＋領域）１０２は、メモリアレイのビット線に接続される。選択トランジスタ１１のセレクトゲート１１８は、メモリアレイの選択線の一部として形成される。
【００３３】
図１（Ｂ）において、同図（Ａ）と同一構成の部分には同一番号を付す。Ｐ型基板１００の表面付近にＮ型ウェル１０１が形成されている。このＮ型ウェル１０１の内部にメモリセル１が形成される。メモリセル１は、記憶トランジスタ１０と選択トランジスタ１１からなる。記憶トランジスタ１０は、ＭＯＮＯＳ型のトランジスタであり、ソースとなるＰ＋領域１０４とドレインとなる（且つ選択トランジスタ１１のソースとなる）Ｐ＋領域１０３との間のチャネル領域１１０の上方に形成されたトンネル酸化膜１１１、電荷蓄積層１１２′、ゲート絶縁膜１１３′、コントロールゲート１１４からなる。電荷蓄積層１１２′には、窒化膜等の不導体電荷蓄積膜、ナノクリスタル層等を適用することができる。
【００３４】
選択トランジスタ１１は、ドレインとなるＰ＋領域１０２とソースとなるＰ＋型領域１０３との間のチャネル領域１１６の上方にゲート絶縁膜１１７およびセレクトゲート１１８が形成されたものである。
【００３５】
記憶トランジスタ１０のコントロールゲート１１４は、このメモリチップをアレイ状に配列して構成されるメモリアレイのワード線の一部として形成される。記憶トランジスタ１０のソース（Ｐ＋領域）１０４は、メモリアレイのソース線に接続される。選択トランジスタ１１のドレイン（Ｐ＋領域）１０２は、メモリアレイのビット線に接続される。選択トランジスタ１１のセレクトゲート１１８は、メモリアレイの選択線の一部として形成される。
【００３６】
図２は図１に示したメモリセルをＸ，Ｙのマトリクスアレイ状に配列して構成したメモリセルアレイの平面図構造である。メモリセル１は、Ｙ方向に２個のトランジスタ（ＶｃｃまたはＩ／Ｏトランジスタと記憶トランジスタ）を並べた構造になっている。このうち、−Ｙ方向（図面下側）のトランジスタが記憶トランジスタ１０であり、＋Ｙ方向（図面上側）のトランジスタが選択トランジスタ１１である。記憶トランジスタ１０の上方にワード線ＣＧがＸ方向に形成され、選択トランジスタ１１の上方に選択線ＳＧがＸ方向に形成されている。また、ワード線ＣＧの下方にソース線ＳＬ、選択線ＳＧのさらに上方にビット線ＢＬが形成されている。ビット線ＢＬは各カラム毎にＹ方向に形成されている。ソース線は、メモリアレイの全メモリセルに共通に形成されている。ビット線ＢＬとメモリセル１の選択トランジスタ１１のドレイン１０２とはコンタクトプラグで接続される。ソース線ＳＬとメモリセル１の記憶トランジスタ１０のソース１０４とが接続されている。
【００３７】
図３〜図１１を参照してメモリセル１の書き込み、消去、読み出しの動作を説明する。図３（Ａ）は、書き込み、消去、読み出しの動作条件の対比図である。図４，図５は、書き込み時の電圧印加条件およびパルスシーケンスを示す図である。図６，図７は、消去時（第１形態）の電圧印加条件およびパルスシーケンスを示す図である。図８，図９は、消去時（第２形態）の電圧印加条件およびパルスシーケンスを示す図である。図１０，図１１は、読み出し時の電圧印加条件およびパルスシーケンスを示す図である。
【００３８】
まず、図３（Ａ）、図４、図５を参照して、このメモリセルにデータを書き込む場合、すなわち、記憶トランジスタをプログラム（書き込み）する場合の動作について説明する。
【００３９】
このメモリセルの書き込み動作の特徴は、ＢＴＢＴ（バンド間トンネリング）によるホットエレクトロン（ＢＢＨＥ）により、記憶トランジスタをプログラムしている点である。ＢＢＨＥを用いたプログラムは、チャネルホットエレクトロン（ＣＨＥ）を用いたプログラムに比して１０００倍程度書き込み効率が高く、１０００倍のメモリセルの同時書き込み（高速書き込み）が可能になる。またさらに、このメモリセルの書き込み動作の特徴は、書き込み時にＮ型ウェル１０１にバックゲート電圧（例えば８Ｖ）を印加することにより、小さいＶｄｓ（記憶トランジスタのドレイン・ソース間電圧）でドレイン付近にＢＢＨＥを発生させている点である。これにより、記憶トランジスタのチャネル長を短くしてスケーリング効率を高くすることができるとともに、ビット線を駆動する駆動トランジスタを高速のＶｃｃトランジスタ（またはＩ／Ｏトランジスタ）で構成することができるため、さらなる高速書き込みが可能になる。
【００４０】
イニシャル状態では、ビット線ＢＬ、選択ゲートＳＧ、コントロールゲートＣＧ、ソース線ＳＬが全てＶｃｃ（またはＩ／Ｏ電圧：以下、図３〜図１１の説明において同じ）である。
【００４１】
（１）予め非選択セルの選択ゲートをＶｓｇ（ｐ）（たとえば−３Ｖ）にして非選択セルの選択トランジスタをオンしておき、ＮウェルにＶｗｅｌｌ（ｐ）（たとえば８Ｖ）のバックゲート電圧を印加する。このバックゲート電圧の印加で選択セルにおいてＢＢＨＥが発生しやすくなる。非選択セルは選択トランジスタがオンしているため、記憶トランジスタのドレイン（選択トランジスタのソース）はＶｃｃに保たれ、Ｎウェルとのカップリングで電圧が上昇することがない。
非選択セルの選択ゲート電圧は、Ｎウェルの電圧がＶｗｅｌｌ（ｐ）に安定したのちＶｃｃに戻す。
【００４２】
（２）次に、選択セルのビット線を０Ｖにし、選択ゲートをＶｓｇ（ｐ）（たとえば−３Ｖ）まで低下させて選択トランジスタ１１をオンさせるとともに、コントロールゲートＣＧの電圧をＶｃｇ  （ｐ）（たとえば８Ｖ）まで上昇させる。これにより、記憶トランジスタ１０のドレイン（Ｐ＋領域）１０３が０Ｖになり、Ｎウェルとの電位差によってドレイン近傍にＢＢＨＥが発生する。このＢＢＨＥがコントロールゲートＣＧの電圧によって吸引され、電荷蓄積層（フローティングゲートを含む）に注入される。
【００４３】
（３）こののち、選択セルのビット線、選択ゲート、コントロールゲートをＶｃｃにもどし、Ｎウェルの電圧をＶｃｃにもどすことで書き込みが終了する。
【００４４】
なお、（２）の動作時に、選択セルとワード線を共有する非選択セルに対する影響を軽減するために非選択セルのビット線にインヒビット電圧Ｖｕｂｌ（ｐ）（Ｖｃｃ、Ｖｉｏの２倍程度）を印加してもよい。
【００４５】
また、上記（１）の動作では、ＮウェルにＶｗｅｌｌ（ｐ）のバックゲート電圧を印加するまえに、予め非選択セルの選択ゲートをＶｓｇ（ｐ）にして非選択セルの選択トランジスタをオンしているが、これに代えて、図５に点線で示すように、非選択セルのコントロールゲートをＶｕｃｇ（ｐ）  （たとえば−３Ｖ）まで低下させることによって選択トランジスタをオンするようにしてもよい。
【００４６】
図３（Ａ）、図６、図７を参照して、メモリセルのデータを消去する動作（第１形態）を説明する。この消去動作はＦＮ(Fowler-Nordheim) トンネル電流による電荷の引き抜き動作である。
【００４７】
イニシャル状態では、ビット線ＢＬ、選択ゲートＳＧ、コントロールゲートＣＧ、ソース線ＳＬが全てＶｃｃであり、全てのメモリセルの選択トランジスタはオフしている。
【００４８】
この状態で、選択セル（選択行）のコントロールゲートに消去電圧Ｖｃｇ（ｅ１）（たとえば−２０Ｖ）を印加する。これにより、電荷蓄積層から基板に向けて電荷が引き抜かれ、記憶トランジスタがイレーズされる。
【００４９】
図３（Ａ）、図８、図９を参照して、メモリセルのデータを消去する動作（第２形態）を説明する。この消去動作も第１形態と同様のＦＮトンネル電流による電荷の引き抜き動作であるが、メモリセル（メモリセルアレイ）全体を１０Ｖ程度バイアスすることにより、コントロールゲートに印加する消去電圧を−１０Ｖ程度に低下（絶対値）させている。これにより、コントロールゲートを駆動するトランジスタに耐圧の低い高速なものを用いることを可能にしている。
【００５０】
選択セル（行）のコントロールゲートを除く全ての電圧、すなわち、Ｎウェル、ソース線、選択セルのビット線、選択セルの選択ゲート、非選択セルのビット線、非選択セルの選択ゲート、非選択セルのコントロールゲートに、それぞれ、Ｖｗｅｌｌ（Ｅ２）、Ｖｓｌ（Ｅ２），Ｖｂｌ（Ｅ２），Ｖｓｇ（Ｅ２），Ｖｂｌ（Ｅ２），Ｖｓｇ（Ｅ２），Ｖｕｃｇ（Ｅ２）の電圧を印加する。これらの電圧はほぼ同じ電圧でよく、たとえば１０Ｖとする。なお、Ｎウェルは静電容量が大きく電圧の遷移に時間が掛かるため、図９に示すように他の電圧よりも若干早く印加を開始すればよい。そして、同時に選択セルのコントロールゲートをＶｃｇ（Ｅ２）（たとえば−１０Ｖ）まで低下させる。すなわち、バイアス電圧と選択セルのコントロールゲート電圧の和がＦＮを生じる電圧になっていればよい。これにより、電荷蓄積層から基板に向けて電荷が引き抜かれ、記憶トランジスタがイレーズされる。
【００５１】
図３（Ａ）、図１０、図１１を参照して、メモリセルのデータを読み出す動作を説明する。選択セルのビット線のＶｃｃ電圧の印加を解除するとともに、選択ゲートを０Ｖに低下させて選択トランジスタをオンさせる。そして、記憶トランジスタのコントロールゲートを所定の電圧まで低下させる。どこまでこの低下させる電圧値Ｖｃｇ（Ｒ）は、記憶トランジスタの仕様によって、すなわち、プログラム時のしきい値電圧を何Ｖに設定するかによって決定される。プログラム時に記憶トランジスタがデプレッションする場合には、選択トランジスタをオンするのみ（コントロールゲートの電圧はそのまま）で読み出しを行うことができる。これにより、ビット線には記憶トランジスタのオン／オフに応じた電流が流れ、これを読み出し回路（センスアンプ）で検出することにより読み出しが行われる。
【００５２】
上に説明した書き込み時、消去時、読み出し時に各部に種々の電圧を印加するが、その電圧の大小関係式を図３（Ｂ）に示しておく。なお、この式において“＝”は同じ電源回路から供給される等の実質的に等しいことを意味するものであり、厳密に同電圧であることを意味するものではない。
【００５３】
図１２は、上述のメモリセルをＸ（行），Ｙ（列）のマトリクスに配列したメモリセルアレイを備えたメモリデバイスの構成例を示す図である。また、図１３は、このメモリデバイスに組み込まれるページバッファの１セル分の回路ブロック図である。ページバッファは、このセンスアンプ、書込バッファを全てのビット線に対応する個数（たとえば１０２４個）備えている。
【００５４】
メモリセルアレイ２０は、たとえば、Ｘ（行）方向に１０２４×Ｙ（列）方向に１０２４の上記メモリセルが配列されている。各行ごとにワード線および選択線が設けられ、各列ごとにビット線が設けられている。各ワード線、各選択線はＸデコーダ２１によって駆動される。また、各ビット線はＹデコーダ２２によって駆動される。Ｙデコーダ２２とメモリセルアレイとの間にはページバッファ２３が接続されている。ページバッファ２３は、ワード線１本分のメモリセル（この例の場合１０２４個）のデータをバッファする。ページバッファ２３は、メモリセルから読み出されたデータをバッファするとともに、メモリセルに書き込むデータをバッファする。
【００５５】
Ｘデコーダ２１、Ｙデコーダ２２、ページバッファ２３の動作は、コントローラ３０によって制御される。コントローラは、外部からの指示に応じて所定のメモリセルへのデータの書き込み、消去、および、所定のメモリセルからのデータの読み出しを制御する。
【００５６】
このメモリデバイスにおいて、特徴的な動作は、１ビット書き換えのエミュレート動作である。
【００５７】
このメモリデバイスは、ワード線１本分のデータをバッファするページバッファ２３を備えているとともに、ＢＢＨＥ書き込みにより、ワード線１本分のデータの高速同時書き込みが可能であり、且つ、各メモリセルに選択トランジスタを備えたことにより、ワード線を共有するメモリセルの単位でデータの消去が可能である。そこで、コントローラ３０に以下の制御をさせることにより、１ビット単位のデータ書き換えをエミュレートすることができる。
【００５８】
（１）１本のワード線に接続されたメモリセルのデータを全てページバッファ２３に読み出す。
（２）このワード線に接続されたメモリセルのデータを消去する。
（３）ページバッファに読み出したデータのうち、外部から書き換えを要求された１または複数のデータを書き換える。
（４）この書き換えられたページバッファの内容を前記１本のワード線に接続された元のメモリセルに書き戻す。
なお、上記（２）と（３）の動作は逆の順序であってもよい。
【００５９】
また、図１４〜図１６は、メモリデバイスの他の実施形態を示す図である。これらの実施形態は、図１２のメモリデバイスとページバッファの接続形態が異なっている。図１４の実施形態では、Ｙデコーダ２２から見てページバッファ２３がメモリセルアレイ２０の反対側になるように配置されている。また、図１５の実施形態では、メモリセルアレイ２０から見てページバッファ２３がＹデコーダの反対側になるように配置されている。また、図１６の実施形態では、Ｙデコーダ２２（２２Ａ，２２Ｂ）およびページバッファ２３（２３Ａ，２３Ｂ）をメモリセルアレイ２０のＹ側（上）、−Ｙ側（下）の両側に設け、上側のＹデコーダ２２Ａ、ページバッファ２３Ａには奇数番のビット線のデコードおよびバッファを行わせ、下側のＹデコーダ２２Ｂ、ページバッファ２３Ｂには偶数番のビット線のデコードおよびバッファを行わせるようにしている。Ｙデコーダ２２、ページバッファ２３の回路は、メモリセルに比べて大きいため、このように上下に分割することにより、スペース的に余裕ができ、メモリセル（メモリセルアレイ）のスケーリング効率をより活かすことができる。
≪メモリセルアレイの他の実施形態≫
以上の実施形態は、各行ごと１本のワード線を設けたメモリセルアレイの例を示した。すなわち、ＸＹ方向にマトリクス状に複数のメモリセルを配列したメモリセルアレイに、各行ごとにワード線および選択線を配置するとともに、メモリセルアレイ全体に共通のソース線を配した構成であった。
【００６０】
以下に説明する第２の実施形態のメモリセルアレイは、メモリセルアレイを行（Ｘ）方向に１バイトずつに分割し、ワード線を分割した１バイト毎に別々に設けた構成になっている。ここで、１バイトとは、データの読み書きの単位（たとえばデータバス幅）の意であり、８ビットに限定されるものではない。
このような構成にすることにより、書き換え（読み出し→消去→書き込み）を１バイト単位で行うことができる。
【００６１】
図１７〜図２０は、第２の実施形態のメモリセルアレイの構成を示す平面図であり、且つ、図１７は書き込み時の電圧印加条件を示し、図１８は消去時（第１形態）の電圧印加条件を示し、図１９は消去時（第２形態）の電圧印加条件を示し、図２０は読み出し時の電圧印加条件を示している。
【００６２】
図１７〜図２０において、メモリセルアレイ１００を構成する各メモリセル１０１は、図１、図２に示したものと同様である。各メモリセルが配置されるＮウェル１０２は、１バイト（同図では４ビット：４列）単位のバイトブロック（ｎ型ウェルブロック）１０２−ｎに分割され、分割された各Ｎウェルの間にＰウェル（ｐ型ウェルブロック）１０３−ｎが形成されている。メモリセル選択線ＳＧは、複数のバイトブロックを横切ってメモリセルアレイの行方向全体にわたって各行毎に形成されている。一方ワード線ＣＧは、各バイトブロック単位で各行毎に設けられている。バイト単位の各ワード線ＣＧは、トランスファゲートＴｒを介してゲート電圧供給線ＭＧに接続されている。トランスファゲートＴｒは、バイト単位の各ワード線ＣＧごとにＰウェル１０３内に形成される。同一のＰウェル１０３−ｎ内に形成され、列（Ｙ）方向に配列されているトランスファゲートＴｒは、同一のゲート電圧供給線ＭＧに接続されている。また、複数のバイトブロック１０２−ｎにわたって同じ行に配列されているトランスファゲートＴｒのゲートは、メモリセルアレイ１００の行方向全体にわたって設けられているワード線選択線ＷＬＳＧに接続されている。
【００６３】
以上の構成のメモリセルアレイにおいて、図３〜図１１に示した第１実施形態の書き込み電圧、消去電圧、読み出し電圧のうち、ワード線（コントロールゲート）に印加されるべき電圧が書き換え  （読み出し、消去または書き込み）を行いたいバイトが存在するバイトブロックのゲート電圧供給線ＭＧに印加される。各ビット線、ソース線、各Ｎウェル、各選択線（選択ゲート）に印加される電圧は第１実施形態と同様である。
【００６４】
また、この実施形態では、書き換えを行いたいバイトのワード線ＣＧのみに電圧を印加してバイト単位の書き換えを行うために、ワード線選択線ＷＬＳＧおよび各Ｐウェルに以下のような電圧を印加する。
【００６５】
図１７に示す書き込み時においては、書き込みバイト１１０のワード線ＣＧに電圧を印加するトランスファゲートＴｒのゲート電圧をゲート電圧供給線ＭＧに印加される電圧と同電圧にして、トランスファゲートＴｒをオンする。ここでは、ゲート電圧供給線ＭＧに１０Ｖが印加されているため、書き込みバイトのトランスファゲートＴｒのゲートにも１０Ｖを印加する。すなわち選択されたワード線選択線ＷＬＳＧに１０Ｖを印加する。他の（非選択の）ゲート電圧供給線ＭＧは０Ｖであり、他の（非選択の）ワード線選択線ＷＬＳＧは０Ｖである。Ｐウェルは全て０Ｖである。
【００６６】
図１８に示す第１形態の消去時においては、消去バイト１１１のワード線（コントロールゲート）に電圧を印加するゲート電圧供給線ＭＧに−２０Ｖを印加するとともに、このゲート電圧供給線ＭＧに対応するＰウェル１０３−１にも−２０Ｖを印加する。そして、選択されたワード線選択線ＷＬＳＧを０Ｖにして消去バイトのトランスファゲートＴｒをオンし、非選択のワード線選択線ＷＬＳＧには−２０Ｖを印加して非選択のトランスファゲートをオフする。なお、非選択のゲート電圧供給線ＭＧおよび非選択のＰウェル１０３−ｎは０Ｖである。
【００６７】
図１９に示す第２形態の消去時においては、消去バイト１１１のワード線（コントロールゲート）に電圧を印加するゲート電圧供給線ＭＧに−１０Ｖを印加するとともに、このゲート電圧供給線ＭＧに対応するＰウェル１０３−１にも−１０Ｖを印加する。そして、選択されたワード線選択線ＷＬＳＧを０Ｖにして消去バイトのトランスファゲートＴｒをオンし、非選択のワード線選択線ＷＬＳＧには−１０Ｖを印加して非選択のトランスファゲートをオフする。この消去動作では、図８、図９に示したように、消去バイトが配置されているＮウェル１０２−１のみ１０Ｖが印加される。なお、非選択のゲート電圧供給線ＭＧおよび非選択のＰウェル１０３−ｎは０Ｖであり、非選択のＮウェル１０２−ｎには１．８Ｖ程度の電圧（ＶｃｃまたはＩＯ電圧）が印加される。
【００６８】
図２０に示す読み出し時においては、選択されたゲート電圧供給線ＭＧに所定の電圧（−２Ｖ／０Ｖ／１．８Ｖ）が印加される。どのような電圧が印加されるかは、メモリセルの記憶トランジスタの仕様によって決定される。読み出しバイトのトランスファゲートは、選択されたワード線選択線ＷＬＳＧに３Ｖが印加されることによりオンされる。他の非選択のワード線選択線ＷＬＳＧには、ゲート電圧に応じて−２Ｖ〜０Ｖ程度の電圧が印加される。また、読み出しバイト１１２のトランスファゲートが配置されるＰウェル１０３−１も同様に、ゲート電圧に応じて−２Ｖ〜０Ｖ程度の電圧が印加される。他の非選択のＰウェル１０３の電圧は０Ｖである。
【００６９】
なお、トランスファゲートＴｒが形成されるＰウェル１０３−１〜ｎは、共通に形成され、同じ電位に制御されてもよい。
【００７０】
図２１は、図１７〜図２０に示したメモリセルアレイを備えたメモリデバイスの構成例を示す図である。メモリセルアレイ３０のＹ側周辺には、ビット線を制御するセンスアンプ・書込ドライバ回路３１およびゲート電圧供給線を制御するＭＧドライバ３２が設けられている。これらの回路は、書込／読出の単位（１バイト）に対応する数設けられ、書込／読出が行われるビット線、ＭＧ線にアサインされる。また、Ｘ側周辺には選択線ＳＧを制御するＳＧドライバ３３およびワード線選択線ＷＬＳＧを制御するＷＬＳＧドライバ３４が設けられている。各ドライバ３１〜３４の動作は制御回路・電源回路３５によって制御される。
以上の構成および電圧印加条件により、バイト単位の書き込み、消去、読み出しが可能になる。
【図面の簡単な説明】
【００７１】
【図１】この発明の実施形態であるメモリセル（不揮発性半導体記憶素子）の断面構成図
【図２】同メモリセルを配列したメモリセルアレイの平面構成図
【図３】前記メモリセルの書き込み、消去、読み出しの動作条件の対比図
【図４】前記メモリセルの書き込み電圧印加条件を示す図
【図５】前記メモリセルの書き込み時のパルスシーケンスを示す図
【図６】前記メモリセルの消去（第１態様）電圧印加条件を示す図
【図７】前記メモリセルの消去（第１態様）時のパルスシーケンスを示す図
【図８】前記メモリセルの消去（第２態様）電圧印加条件を示す図
【図９】前記メモリセルの消去（第２態様）時のパルスシーケンスを示す図
【図１０】前記メモリセルの読み出し電圧印加条件を示す図
【図１１】前記メモリセルの読み出し時のパルスシーケンスを示す図
【図１２】前記メモリセルを備えたメモリデバイスの概略構造図
【図１３】前記メモリデバイスのページバッファのブロック図
【図１４】前記メモリデバイスの他の実施形態を示す図
【図１５】前記メモリデバイスの他の実施形態を示す図
【図１６】前記メモリデバイスの他の実施形態を示す図
【図１７】メモリセルアレイの他の実施形態（書込時）を示す図
【図１８】メモリセルアレイの他の実施形態（消去時）を示す図
【図１９】メモリセルアレイの他の実施形態（消去時）を示す図
【図２０】メモリセルアレイの他の実施形態（読出時）を示す図
【図２１】上記メモリセルアレイを備えたメモリデバイスの概略構造図
【符号の説明】
【００７２】
１…メモリセル
１０…記憶トランジスタ
１１…選択トランジスタ
２０…メモリセルアレイ
２１…Ｙデコーダ
２２…Ｘデコーダ
２３…ページバッファ
３０…コントローラ
３０…メモリセルアレイ
３１…センスアンプ・書込ドライバ回路
３２…ＭＧドライバ３２
３３…ＳＧドライバ３３
３４…ＷＬＳＧドライバ
３５…制御回路・電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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