(57)【要約】【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。【選択図】図１
2009158728.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成された不純物拡散領域と、
前記半導体基板上に形成された層間絶縁膜とを備え、
前記層間絶縁膜には、前記不純物拡散領域まで達する線状に延設された開口溝が設けられ、
前記開口溝内に埋設され、前記不純物拡散領域と電気接続された導電層をさらに備える、
半導体装置。
【請求項２】
前記不純物拡散領域上に形成されたシリサイド層をさらに備える、
請求項１に記載の半導体装置。
【請求項３】
前記導電層に沿って、前記導電層上に形成された金属層をさらに備える、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成されたトランジスタをさらに備え、
前記不純物拡散領域は、
前記導電層からの電位を、前記トランジスタの基板電位として前記半導体基板に与えるコンタクト領域を含む、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極をさらに備え、
前記不純物拡散領域は、
前記ゲート電極を挟んで形成されるソースドレイン領域を含む、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を含むトランジスタをさらに備え、
前記不純物拡散領域は、
前記導電層からの電位を、前記トランジスタの基板電位として前記半導体基板に与えるコンタクト領域と、
前記ゲート電極を挟んで形成されるソースドレイン領域とを含む、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項７】
前記ソースドレイン領域と、前記コンタクト領域とは、
前記導電層下において互いに接して設けられた、
請求項６に記載の半導体装置。
【請求項８】
複数の半導体セルを備え、
前記複数の半導体セルのうちの所望のセルに、請求項３に記載の半導体装置、または、請求項７に記載の半導体装置が用いられた、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、不純物拡散領域を備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、先端ＳｏＣなどの半導体装置では、チップ面積の縮小化を実現するため、半導体セルの面積をさらに縮小することが求められている。しかしながら、セル面積を縮小するために、配線の幅を小さくすると、配線の抵抗が上昇する。
【０００３】
そこで、配線に係る抵抗を下げるため、様々な発明がなされている。特許文献１に記載の半導体装置では、コンタクトの形状をトランジスタの幅方向に縦長の形状とすることにより、コンタクトと配線との間の抵抗を下げている。特許文献２に記載の半導体集積回路装置では、延設した不純物拡散領域を形成することにより、コンタクト領域の抵抗を下げている。特許文献３に記載の半導体装置では、コンタクト溝の内壁にソース線を形成することにより、配線の抵抗を下げるとともに層数を低減している。特許文献４に記載の半導体装置では、制御ゲート上層にコンタクト溝を形成し、その溝に導電層を埋設することにより、配線の抵抗を下げている。
【０００４】
【特許文献１】特開２００３−７８４４号公報
【特許文献２】特開２０００−３５３７４７号公報
【特許文献３】特開平１１−２２０１１２号公報
【特許文献４】特開２０００−８２８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、更なるセル面積の縮小化を実現するためには、配線に係る抵抗をさらに低減する必要があった。
【０００６】
本発明は、上記のような問題点を解決するためになされたものであり、配線に係る抵抗を低減し、半導体セルの面積の縮小化を目的とする。
【課題を解決するための手段】
【０００７】
実施の形態に係る半導体装置は、半導体基板と、前記半導体基板表面に形成された不純物拡散領域と、前記半導体基板上に形成された層間絶縁膜とを備える。前記層間絶縁膜には、前記不純物拡散領域まで達する線状に延設された開口溝が設けられる。そして、前記開口溝内に埋設され、前記不純物拡散領域と電気接続された導電層をさらに備える。
【発明の効果】
【０００８】
本発明の半導体装置によれば、配線に係る抵抗を低減することができるため、半導体装置の面積を縮小することができる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
本実施の形態に係る半導体装置の上面図を図１に示す。本実施の形態に係る半導体装置は、ＳｏＣが備えるセルのＮＯＴゲートであるものとして説明する。図１に示すように、本実施の形態に係る半導体装置は、絶縁層２と、コンタクト領域３，４よりなる不純物拡散領域と、ソースドレイン領域５，６と、導電層７，８と、コンタクト層９と、金属層１０，１１，１２，１３と、ゲート電極１４とを備える。
【００１０】
絶縁層２は半導体基板１上に形成され、例えば、ＳＴＩ（Shallow Trench Isolation）が該当する。コンタクト領域３，４およびソースドレイン領域５，６は、半導体基板１表面に形成される。図１は上面図であるため、絶縁層２と、コンタクト領域３，４およびソースドレイン領域５，６が表面に現れている。
【００１１】
本実施の形態では、不純物拡散領域であるコンタクト領域３，４の上側には、図１の点線で示される導電層７，８が形成されている。また、ソースドレイン領域５，６上それぞれには、同図の点線で示されるコンタクト層９が形成されている。このコンタクト層９の材質には、例えば、タングステンが用いられる。
【００１２】
図面上半部において、導電層７上とコンタクト層９上には、共通の金属層１０が形成されており、図面下半部において、導電層８上とコンタクト層９上には、共通の金属層１１が形成されている。図面左半部において、ゲート電極１４上には、金属層１２が形成されている。また、図面右半部において、上側のコンタクト層９上と下側のコンタクト層９上には、共通の金属層１３が形成されている。これら金属層１０，１１，１２，１３は、本実施の形態では、導電層７，８とともに、配線として用いられる。この金属層１０，１１，１２，１３は、例えば、アルミニウムや銅によって形成される。
【００１３】
半導体基板１には、Ｎウェルと、Ｐウェルとが互いに接して形成される。図１に示す一点鎖線Ａ−Ａ’は、ＮウェルとＰウェルとの境界を示し、本実施の形態では、その一点鎖線Ａ−Ａ’より上側にはＮウェルが形成され、その一点鎖線Ａ−Ａ’より下側にはＰウェルが形成されている。
【００１４】
本実施の形態では、Ｎウェルの半導体基板１表面に形成されるコンタクト領域３は、Ｎ＋導電型を有し、Ｎウェルの半導体基板１表面に形成されるソースドレイン領域５は、Ｐ＋導電型を有する。一方、Ｐウェルの半導体基板１表面に形成されるコンタクト領域４は、Ｐ＋導電型を有し、Ｐウェルの半導体基板１表面に形成されるソースドレイン領域６は、Ｎ＋導電型を有する。なお、以下の説明において、Ｎウェルの半導体基板１を、Ｎ導電型の半導体基板１と呼ぶこともあり、Ｐウェルの半導体基板１を、Ｐ導電型の半導体基板１と呼ぶこともある。
【００１５】
図２は、図１の一点鎖線Ｂ−Ｂ’における断面図である。図２に示すように、本実施の形態に係る半導体装置は、Ｐウェルの半導体基板１上に形成されたトランジスタであるＮ型ＭＯＳＦＥＴ（Metal Insulator Semiconductor Field Effective Transistor）を備える。本実施の形態に係るＮ型ＭＯＳＦＥＴは、Ｐ導電型の半導体基板１と、ゲート絶縁膜１７と、ゲート電極１４と、Ｎ導電型のエクステンション領域１８と、Ｎ＋導電型のソースドレイン領域６と、シリサイド層１６，２０と、サイドウォール１９とを備える。
【００１６】
ゲート電極１４は、Ｐ導電型の半導体基板１上に、ゲート絶縁膜１７を介して形成される。このゲート電極１４上には、シリサイド層２０が形成されている。ソースドレイン領域６は、Ｐ導電型の半導体基板１表面に、ゲート電極１４を挟んで形成される。エクステンション領域１８は、ソースドレイン領域６と重ねて形成され、サイドウォール１９下まで延在して設けられる。本実施の形態に係る半導体装置が備えるシリサイド層１６は、ソースドレイン領域６上に形成される。サイドウォール１９は、ゲート電極１４の側面に隣接して形成される。
【００１７】
図２に示すように、本実施の形態に係る半導体装置は、層間絶縁膜２１と、絶縁膜２２とを備える。層間絶縁膜２１は、Ｐ導電型の半導体基板１上に形成される。金属層１１，１３と、絶縁膜２２は、層間絶縁膜２１上に形成される。層間絶縁膜２１には、ソースドレイン領域６に達する正方形状に形成された開口穴（コンタクトホール）が設けられており、この開口穴内にコンタクト層９が形成されている。
【００１８】
図２に示すソースドレイン領域６のうち、左側のソースドレイン領域６は、コンタクト層９を介して金属層１１と電気接続され、図２の右側のソースドレイン領域６は、コンタクト層９を介して金属層１３と電気接続される。
【００１９】
このように、本実施の形態に係る半導体装置は、図１の下側の半導体基板１、つまり、Ｐウェルの半導体基板１に形成されたＮ型ＭＯＳＦＥＴを備える。また、本実施の形態に係る半導体装置は、図１の上側の半導体基板１、つまり、Ｎウェルの半導体基板１上に形成されたＰ型ＭＯＳＦＥＴを備える。
【００２０】
このＰ型ＭＯＳＦＥＴは、図１において、Ｎ導電型の半導体基板１と、ゲート電極１４と、Ｐ＋導電型のソースドレイン領域５と、図示しないシリサイド層と、層間絶縁膜とを備える。ソースドレイン領域５は、Ｎ導電型の半導体基板１表面に形成される。図示しないシリサイド層は、ソースドレイン領域５上に形成される。図示しない層間絶縁膜は、Ｎ導電型の半導体基板１上に形成される。その層間絶縁膜には、ソースドレイン領域５に達する正方形状に形成された開口穴が設けれられており、この開口穴内にコンタクト層９が形成されている。
【００２１】
このＰ型ＭＯＳＦＥＴについて、図１に示すソースドレイン領域５のうち、左側のソースドレイン領域５は、金属層１０とコンタクト層９を介して電気接続され、図１の右側のソースドレイン領域５は、金属層１３とコンタクト層９を介して電気的に接続される。
【００２２】
導電層７は、金属層１０からの電源電圧の電位（ＶＤＤ）を、上述のＰ型ＭＯＳＦＥＴのソースドレイン領域５に与える。導電層８は、金属層１１からのグランド電位（ＧＮＤ）を、上述のＮ型ＭＯＳＦＥＴのソースドレイン領域６に与える。金属層１２は、入力をゲートコンタクトを介してゲート電極１４に与え、金属層１３は、上述のＰ型ＭＯＳＦＥＴ、および、上述のＮ型ＭＯＳＦＥＴの出力を導出する。このように、本実施の形態に係る半導体装置は、上述のＮ型ＭＯＳＦＥＴと、上述のＰ型ＭＯＳＦＥＴとを備えるＮＯＴゲートである。
【００２３】
次に、本実施の形態に係る半導体装置が、従来の半導体装置と異なる構成について説明する。図３は、図１の一点鎖線Ｃ−Ｃ’における断面図である。図３に示すように、本実施の形態に係る半導体装置は、半導体基板１と、コンタクト領域４と、導電層８と、金属層１１と、シリサイド層１６と、層間絶縁膜２１と、絶縁膜２２とを備える。
【００２４】
本実施の形態に係る半導体装置が備える不純物拡散領域であるコンタクト領域４は、Ｐ導電型の半導体基板１表面に形成される。層間絶縁膜２１は、Ｐ導電型の半導体基板１上に形成される。この層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられている。導電層８は、その開口溝内に埋設される。この導電層８は、金属、例えば、タングステンよりなる。図４は、図１の一点鎖線Ｄ−Ｄ’における断面図である。導電層８は、上述の開口溝内に埋設して設けられているため、図４に示すように線状に延設する。
【００２５】
図３に示すように、本実施の形態では、シリサイド層１６が、コンタクト領域４上に形成される。導電層８は、シリサイド層１６を介して、コンタクト領域４と電気接続される。こうして、導電層８は、上述の開口溝に埋設され、コンタクト領域４と電気接続される。コンタクト領域４は、シリサイド層１６を介して、導電層８からの電位であるグランド電位（ＧＮＤ）を、上述のＮ型ＭＯＳＦＥＴの基板電位として、Ｐ導電型の半導体基板１に与える。本実施の形態では、図１に示すように、金属層１１は、導電層８に沿って、コンタクト領域４上の導電層８上に形成される。
【００２６】
以上では、図１のコンタクト領域４、導電層８、金属層１１について説明したが、コンタクト領域３、導電層７、金属層１０についても同様である。つまり、本実施の形態に係る半導体装置が備える不純物拡散領域であるコンタクト領域３は、Ｎ導電型の半導体基板１表面上に形成される。層間絶縁膜２１は、Ｎ導電型の半導体基板１上に形成される。この層間絶縁膜２１には、コンタクト領域３まで達する線状に延設された開口溝が設けられている。そして、導電層７は、その開口溝に埋設され、シリサイド層１６を介して、コンタクト領域３と電気接続される。コンタクト領域３は、シリサイド層１６を介して、導電層７からの電位である電源電圧の電位（ＶＤＤ）を、上述のＰ型ＭＯＳＦＥＴの基板電位として、Ｎ導電型の半導体基板１に与える。本実施の形態では、図１に示すように、金属層１０は、導電層７に沿って、コンタクト領域３上の導電層７上に形成される。
【００２７】
ここで、従来の半導体装置と、本実施の形態に係る半導体装置を比較する。従来の半導体装置では、コンタクト領域３，４上側には、図１のコンタクト層９と同じ正方形状の導電層が形成され、その導電層上には配線としての金属層が形成されていた。そして、その金属層とコンタクト領域３，４とは、正方形状の導電層を介して電気接続されていた。
【００２８】
それに対し、本実施の形態に係る半導体装置では、コンタクト領域３，４上側には、線状に延在する導電層７，８が形成され、コンタクト領域３，４は、その導電層７，８と電気接続される。これにより、コンタクト領域３と導電層７との間、および、コンタクト領域４と導電層８との間それぞれにおいて実質的な接触面積が大きくなるので、それらの間それぞれの抵抗が低減する。こうして、抵抗が低減した分だけ、配線を構成する金属層１０，１１、および、導電層７，８の幅を小さくすることができるため、セル面積を縮小することができる。
【００２９】
また、本実施の形態では、シリサイド層１６が、コンタクト領域３，４上に形成されている。そのため、コンタクト領域３と導電層７との間、および、コンタクト領域４と導電層８との間それぞれの抵抗が低減する。これにより、抵抗が低減した分だけ、配線を構成する金属層１０，１１、および、導電層７，８の幅を小さくすることができるため、セル面積を縮小することができる。
【００３０】
＜実施の形態２＞
本実施の形態に係る半導体装置の上面図を図５に示す。以下、本実施の形態に係る半導体装置の構成のうち、実施の形態１と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態１と同じであるものとする。
【００３１】
本実施の形態では、実施の形態１に係る金属層１０，１１，１２，１３が設けられていない。その代わりに、コンタクト領域３上とソースドレイン領域５上には、線状に延設された共通の導電層７が形成されている。コンタクト領域４上とソースドレイン領域６上には、線状に延設された共通の導電層８が形成されている。ゲート電極１４上には、線状に延設された導電層２３が形成されている。また、ソースドレイン領域５上とソースドレイン領域６上には、線状に延設された共通の導電層２４が形成されている。つまり、線状に延設された導電層７，８，２３，２４は、コンタクト層の役割とともに、配線の役割を有する。
【００３２】
図６は、図５の一点鎖線Ｂ−Ｂ’における断面図である。図６に示すように、本実施の形態に係る半導体装置は、Ｐウェルの半導体基板１上に形成されたトランジスタであるＮ型ＭＯＳＦＥＴを備える。本実施の形態に係るＮ型ＭＯＳＦＥＴは、Ｐ導電型の半導体基板１と、ゲート絶縁膜１７と、ゲート電極１４と、Ｎ導電型のエクステンション領域１８と、Ｎ＋導電型のソースドレイン領域６と、シリサイド層１６，２０と、サイドウォール１９とを備える。
【００３３】
ゲート電極１４は、Ｐ導電型の半導体基板１上に、ゲート絶縁膜１７を介して形成される。本実施の形態に係る半導体装置が備える不純物拡散領域であるソースドレイン領域６は、Ｐ導電型の半導体基板１表面に、ゲート電極１４を挟んで形成される。本実施の形態に係る半導体装置が備えるシリサイド層１６は、不純物拡散領域であるソースドレイン領域６上に形成される。このように、本実施の形態に係る半導体装置は、半導体基板１上にゲート絶縁膜１７を介して形成されたゲート電極１４を有するトランジスタであるＮ型ＭＯＳＦＥＴを備える。
【００３４】
図６に示すように、本実施の形態に係る半導体装置は、層間絶縁膜２１と、絶縁膜２２とを備える。層間絶縁膜２１は、Ｐ導電型の半導体基板１上に形成される。絶縁膜２２は、層間絶縁膜２１上に形成される。層間絶縁膜２１には、ソースドレイン領域６に達する線状に延設された開口溝が設けられている。
【００３５】
導電層８は、図６に示す開口溝のうち左側の開口溝に埋設され、ソースドレイン領域６と電気接続される。導電層２４は、図６に示す開口溝のうち右側の開口溝に埋設され、ソースドレイン領域６と電気接続される。
【００３６】
このように、本実施の形態に係る半導体装置は、図５の下側の半導体基板１、つまり、Ｐウェルの半導体基板１上に形成されたトランジスタであるＮ型ＭＯＳＦＥＴを備える。また、本実施の形態に係る半導体装置は、図５の上側の半導体基板１、つまり、Ｎウェルの半導体基板１上に形成されたトランジスタであるＰ型ＭＯＳＦＥＴを備える。
【００３７】
本実施の形態に係るＰ型ＭＯＳＦＥＴは、図５において、Ｎ導電型の半導体基板１と、ゲート電極１４と、Ｐ＋導電型のソースドレイン領域５と、図示しないシリサイド層と、層間絶縁膜とを備える。本実施の形態に係る半導体装置が備える不純物拡散層であるソースドレイン領域５は、Ｎ導電型の半導体基板１表面に形成される。図示しないシリサイド層は、ソースドレイン領域５上に形成される。図示しない層間絶縁膜は、Ｎ導電型の半導体基板１上に形成される。その層間絶縁膜には、ソースドレイン領域５に達する線状に延設する開口溝が設けられている。そして、導電層７は、図５に示す開口溝のうち左側の開口溝に埋設され、ソースドレイン領域５と電気接続される。導電層２４は、図５に示す開口溝のうち右側の開口溝に埋設され、ソースドレイン領域５と電気接続される。
【００３８】
導電層７は、外部からの電源電圧の電位（ＶＤＤ）を、上述のＰ型ＭＯＳＦＥＴのソースドレイン領域５に与える。導電層８は、外部からのグランド電位（ＧＮＤ）を、上述のＮ型ＭＯＳＦＥＴのソースドレイン領域６に与える。導電層２３は、入力をゲート電極１４に与え、導電層２４は、上述のＰ型ＭＯＳＦＥＴ、および、上述のＮ型ＭＯＳＦＥＴの出力を導出する。このように、本実施の形態に係る半導体装置は、上述のＮ型ＭＯＳＦＥＴと、上述のＰ型ＭＯＳＦＥＴとを備えるＮＯＴゲートである。
【００３９】
図７は、図５の一点鎖線Ｃ−Ｃ’における断面図である。図７に示すように、本実施の形態に係る半導体装置は、半導体基板１と、コンタクト領域４と、導電層８と、シリサイド層１６と、層間絶縁膜２１と、絶縁膜２２とを備える。
【００４０】
本実施の形態に係る半導体装置が備える不純物拡散領域であるコンタクト領域４は、Ｐ導電型の半導体基板１表面に形成される。層間絶縁膜２１は、Ｐ導電型の半導体基板１上に形成される。この層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられている。導電層８は、その開口溝内に埋設される。このように、導電層８は、上述の開口溝内に埋設して設けられているため線状に延設する。
【００４１】
図７に示すように、本実施の形態では、シリサイド層１６が、コンタクト領域４上に形成される。導電層８は、シリサイド層１６を介して、コンタクト領域４と電気接続される。こうして、導電層８は、上述の開口溝に埋設され、コンタクト領域４と電気接続される。コンタクト領域４は、シリサイド層１６を介して、導電層８からの電位であるグランド電位（ＧＮＤ）を、上述のＮ型ＭＯＳＦＥＴの基板電位として、Ｐ導電型の半導体基板１に与える。
【００４２】
以上では、図５のコンタクト領域４、導電層８について説明したが、コンタクト領域３、導電層７についても同様である。つまり、本実施の形態に係る半導体装置が備える不純物拡散領域であるコンタクト領域３は、Ｎ導電型の半導体基板１表面上に形成される。層間絶縁膜２１は、Ｎ導電型の半導体基板１上に形成される。この層間絶縁膜２１には、コンタクト領域３まで達する線状に延設された開口溝が設けられている。そして、導電層７は、その開口溝に埋設され、シリサイド層１６を介して、コンタクト領域３と電気接続される。コンタクト領域３は、図示しないシリサイド層１６を介して、導電層７からの電位である電源電圧の電位（ＶＤＤ）を、上述のＰ型ＭＯＳＦＥＴの基板電位として、Ｎ導電型の半導体基板１に与える。
【００４３】
以上の構成からなる本実施の形態に係る半導体装置では、実施の形態１と同様、コンタクト領域３，４上には、線状に延在する導電層７，８が形成され、コンタクト領域３，４は、その導電層７，８と電気接続される。これにより、コンタクト領域３と導電層７との間、および、コンタクト領域４と導電層８との間それぞれにおいて実質的な接触面積が大きくなるので、それらの間それぞれの抵抗が低減する。これにより、抵抗が低減した分だけ、配線を構成する導電層７，８の幅を小さくすることができるため、セル面積を縮小することができる。
【００４４】
また、本実施の形態に係る半導体装置では、ソースドレイン領域５，６上には、線状に延在する導電層７，８が形成され、ソースドレイン領域５，６は、その導電層７，８と電気接続される。これにより、ソースドレイン領域３と導電層７との間、および、ソースドレイン領域４と導電層８との間それぞれにおいて実質的な接触面積が大きくなるので、それらの間それぞれの抵抗が低減する。こうして、抵抗が低減した分だけ、配線を構成する導電層７，８の幅を小さくすることができるため、セル面積を縮小することができる。
【００４５】
なお、本実施の形態では、実施の形態１に係る金属層１０，１１，１２，１３を省く構成とした。これにより、配線の抵抗は上昇してしまうが、金属層１０，１１，１２，１３のカバーマージンが不要となるため、セル面積を縮小することができる。
【００４６】
＜実施の形態３＞
本実施の形態に係る半導体装置の上面図を図８に示す。以下、本実施の形態に係る半導体装置の構成のうち、実施の形態２と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態２と同じであるものとする。
【００４７】
本実施の形態半導体装置は、金属層１０，１１，２５が追加されている点で実施の形態２と異なる。この金属層１０，１１，２５は、導電層７，８，２２に沿って、導電層７，８，２２上に形成される。
【００４８】
図９は、図８の一点鎖線Ｂ−Ｂ’における断面図である。図９に示すように、本実施の形態に係る半導体装置は、層間絶縁膜２１と、金属層１１，２５と、絶縁膜２２とを備える。層間絶縁膜２１は、Ｐ導電型の半導体基板１上に形成されており、金属層１１，２５、および、絶縁膜２２は、層間絶縁膜２１上に形成される。層間絶縁膜２１には、ソースドレイン領域６に達する線状に延設された開口溝が設けられている。
【００４９】
導電層８は、図９に示す開口溝のうち左側の開口溝に埋設され、ソースドレイン領域６と電気接続される。金属層１１は、導電層８に沿って、導電層８上に形成される。導電層２４は、図９に示す開口溝のうち右側の開口溝に埋設され、ソースドレイン領域６と電気接続される。金属層２５は、導電層２４に沿って、導電層２４上に形成される。なお、図８の一点鎖線Ｃ−Ｃ’における断面図は、図３と同じである。
【００５０】
以上の構成よりなる本実施の形態に係る半導体装置では、金属層１０，１１，２５を導電層７，８，２４上に設けたことにより、配線を構成する導電層７，８，２４の抵抗を低減することができる。これにより、抵抗が低減した分だけ、配線を構成する導電層７，８，２４の幅を小さくすることができるため、セル面積をさらに縮小することができる。
【００５１】
なお、実施の形態１では、コンタクト領域３，４上に導電層７，８を設け、ソースドレイン領域５，６上にコンタクト層９を設けた。そして、導電層７上とコンタクト層９上に共通する金属層１０を設け、導電層８上とコンタクト層９上に共通する金属層１１を設け、コンタクト層９のみに共通する金属層１３を設けた。
【００５２】
本実施の形態では、コンタクト領域３上とソースドレイン領域５上に、共通する導電層７を設け、コンタクト領域４上とソースドレイン領域６上に、共通する導電層８を設けた。そして、ソースドレイン領域５上とソースドレイン領域６上に、共通する導電層２４を設けた。
【００５３】
しかし、これらの半導体装置に限ったものではなく、コンタクト領域３，４上に正方形状のコンタクト層９を設け、ソースドレイン領域５，６上にのみ線状の導電層７，８を設ける構成とするものであってもよい。これにより、ソースドレイン領域５と導電層７との間、および、ソースドレイン領域６と導電層８との間それぞれにおいて実質的な接触面積が大きくなるので、それらの間それぞれの抵抗が低減する。こうして、抵抗が低減した分だけ、配線としての導電層７，８の幅を小さくすることができるため、セル面積を縮小することができる。また、金属層は、図８に限ったものではなく、図１０のように、コンタクト領域３，４上にのみ設けるものとしてもよい。
【００５４】
＜実施の形態４＞
本実施の形態に係る半導体装置の上面図を図１１に示す。以下、本実施の形態に係る半導体装置の構成のうち、実施の形態３と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態３と同じであるものとする。
【００５５】
図１１に示すように、本実施の形態に係るソースドレイン領域５，６は、コンタクト領域３，４の方に延在している。こうして、本実施の形態では、ソースドレイン領域５，６と、コンタクト領域３，４とは、導電層７，８下において互いに接して設けられている。
【００５６】
これにより、ソースドレイン領域５と導電層７との間、および、ソースドレイン領域４と導電層８との間それぞれにおいて実質的な接触面積が大きくなるので、それらの間それぞれの抵抗が低減する。こうして、抵抗が低減した分だけ、配線としての導電層７，８の幅を小さくすることができる。
【００５７】
＜実施の形態５＞
本実施の形態に係る半導体装置の構成を図１２に示す。本実施の形態に係る半導体装置は、半導体セルで構成されたＮＡＮＤゲートＧ３０〜Ｇ３８を備える。つまり、本実施の形態に係る半導体装置は、複数の半導体セルを備える。
【００５８】
半導体セルは、高速半導体セルと、小面積半導体セルとを含む。本実施の形態では、ＮＡＮＤゲートＧ３０〜Ｇ３５は、高速半導体セルを含み、ＮＡＮＤゲートＧ３６〜Ｇ３８は、小面積半導体セルを含む。また、本実施の形態では、ＮＡＮＤゲートＧ３０〜３５はクリティカルパスであり、ＮＡＮＤゲートＧ３６〜Ｇ３８は非クリティカルパスであるものとする。
【００５９】
ここで、図１１に示した半導体装置は、図１０に示した半導体装置と比べ、金属層１０，１１を長く設けており、また、ソースドレイン領域５，６と、導電層７，８下においてコンタクト領域３，４とは互いに接して設けられている。そのため、図１１に示した半導体装置は、図１０に示した半導体装置と比べ、半導体装置の面積は大きいが、抵抗は小さい。そこで、本実施の形態では、上述の高速半導体セルに、図１１に示す半導体装置を用いる。
【００６０】
一方、図１０に示した半導体装置は、図１１に示した半導体装置と比べ、金属層１０，１１を設けた部分が小さい。そのため、図１０に示した半導体装置は、図１１に示した半導体装置と比べ、抵抗は大きいが、半導体装置の面積は小さい。そこで、本実施の形態では、上述の小面積半導体セルに、図１０に示すＮＯＴゲートを用いる。こうして、本実施の形態では、複数の半導体セルのうちの所望のセルに、図１０、図１１に示した半導体装置が用いられる。
【００６１】
ＮＡＮＤゲートＧ３０〜Ｇ３５の端部には、フリップフロップＦ３０，Ｆ３１が設けられ、ＮＡＮＤゲートＧ３６〜Ｇ３８の端部には、フリップフロップＦ３２，Ｆ３３が設けられている。そして、入力ＣＫに応じて、フリップフロップＦ３０〜Ｆ３３は、ＮＡＮＤゲートＧ３０〜Ｇ３５からなるパスと、ＮＡＮＤゲートＧ３６〜Ｇ３８からなるパスを切り換える。
【００６２】
以上の構成からなる本実施の形態に係る半導体装置では、クリティカルパスに、図１１に示した半導体装置を用い、非クリティカルパスに図１０に示した半導体装置を用いる。これにより、クリティカルパスでは、高速動作を確保するとともに、非クリティカルパスでは、半導体装置の面積を縮小することができる。
【００６３】
なお、本実施の形態では、所望の半導体セルに用いる半導体装置は、図１０，図１１に示した半導体装置を用いたが、これに限ったものではなく、図１，図５、図８、図１０、図１１に示した半導体装置のいずれかを用いるものであってもよい。
【図面の簡単な説明】
【００６４】
【図１】実施の形態１に係る半導体装置の構成を示す上面図である。
【図２】実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の構成を示す断面図である。
【図４】実施の形態１に係る半導体装置の構成を示す断面図である。
【図５】実施の形態２に係る半導体装置の構成を示す上面図である。
【図６】実施の形態２に係る半導体装置の構成を示す断面図である。
【図７】実施の形態２に係る半導体装置の構成を示す断面図である。
【図８】実施の形態３に係る半導体装置の構成を示す上面図である。
【図９】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１０】実施の形態３に係る半導体装置の構成を示す上面図である。
【図１１】実施の形態４に係る半導体装置の構成を示す上面図である。
【図１２】実施の形態５に係る半導体装置の構成を示す図である。
【符号の説明】
【００６５】
１  半導体基板、２  絶縁層、３，４  コンタクト領域、５，６  ソースドレイン領域、７，８，２３，２４  導電層、９  コンタクト層、１０，１１，１２，１３，２５  金属層、１４  ゲート電極、１６，２０  シリサイド層、１７  ゲート絶縁膜、１８  エクステンション領域、１９  サイドウォール、２０  シリサイド層、２１  層間絶縁膜、２２  絶縁膜、Ｆ３０〜Ｆ３３  フリップフロップ、Ｇ３０〜Ｇ３８  ＮＡＮＤゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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