(57)【要約】【課題】  フレームメモリやラインメモリを使用しないで、低コストでインターレース／プログレッシブ変換を行うことができる液晶表示装置の駆動回路を提供する。【解決手段】  テレビジョン放送の原画像データは、インターレース化されて送信されて来る。インターレース化された画像データは、奇数フレームの画像データと偶数フレームの画像データに分割されて送信される。そのようなインターレース化された画像データを受信した液晶表示装置の駆動回路は、奇数フレームの画像データについては、奇数フレームにおいて奇数ラインのみを走査して表示する。また、偶数フレームの画像データについては、偶数フレームにおいて偶数ラインのみを走査して表示する。液晶表示装置の各画素には、書き込まれた画像データを保持する、メモリ素子（例えば、保持容量）が設けられており、そのメモリ効果がインターレース／プログレッシブ変換に利用される。【選択図】図１
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【特許請求の範囲】
【請求項１】
画像データを保持するメモリ素子を有した複数の画素がマトリクス状に配列されて複数のラインを形成し、インターレース方式の画像データを受信して表示を行う液晶表示装置の駆動回路において、
偶数フレームにおいて偶数ラインに走査信号を出力し、奇数フレームにおいて奇数ラインに走査信号を出力する走査回路を具備することを特徴とする液晶表示装置の駆動回路。
【請求項２】
前記走査回路は、シフトクロックに基づいてスタートパルスをシフトして、時系列的に複数の走査信号を出力する複数のシフトレジスタと、
マスク信号に応じて、前記複数のシフトレジスタの走査信号をマスクするマスク回路とを具備し、
前記走査回路は、偶数フレームにおいては前記マスク信号の発生期間中に、奇数ラインに対応した走査信号を前記シフトレジスタから発生させることにより、該走査信号をマスクし、
奇数フレームにおいては前記マスク信号の発生期間中に、偶数ラインに対応した走査信号を前記シフトレジスタから発生させることにより、該走査信号をマスクすることを特徴とする請求項１に記載の液晶表示装置の駆動回路。
【請求項３】
前記シフトクロックは、短いパルス幅を有する第１のクロックと、
第１のクロックより長いパルス幅を有する第２のクロックから成り、前記第１のクロックは前記マスク信号の発生期間に含まれることを特徴とする請求項２に記載の液晶表示装置の駆動回路。
【請求項４】
前記メモリ素子は、容量素子であることを特徴とする請求項１、２、３のいずれか１項に記載の液晶表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動回路に関し、特に、インターレース／プログレッシブ変換機能を備えた液晶表示装置の駆動回路に関する。
【背景技術】
【０００２】
テレビジョン放送の走査方式は、画面を構成する複数本の水平走査線を一定の間隔で飛び越して操作するインターレース方式で行われている。ところで、液晶表示装置では、プログレッシブ方式で映像信号を表示している。そのため、インターレース方式の映像信号を液晶表示装置に表示させる際には、インターレース方式の映像信号をプログレッシブ方式の映像信号に変換する必要がある。
【０００３】
従来、インターレース／プログレッシブ変換を行う場合、記憶容量の大きなメモリとしてフレームメモリを用いる方法が知られている（特許文献１）。また、ラインメモリを使用して倍速走査する方法が知られている（特許文献２）。
【特許文献１】特開２００７−１０８２８７号公報
【特許文献２】特開２００５−２８６７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のようなフレームメモリを用いる方法、ラインメモリを用いて倍速走査する方法は、コストを上昇させる要因となる。
【課題を解決するための手段】
【０００５】
本発明は、画像データを保持するメモリ素子を有した複数の画素がマトリクス状に配列されて複数のラインを形成し、インターレース方式の画像データを受信して表示を行う液晶表示装置の駆動回路において、
偶数フレームにおいて偶数ラインに走査信号を出力し、奇数フレームにおいて奇数ラインに走査信号を出力する走査回路を具備することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、フレームメモリやラインメモリを使用しないで、低コストでインターレース／プログレッシブ変換を行うことができる。
【発明を実施するための最良の形態】
【０００７】
以下で、本発明の実施形態について図面を参照して説明する。まず、図１を参照して本発明の基本的な構成について説明する。
【０００８】
図１（ａ）に示すように、テレビジョン放送の原画像データは、インターレース化されて送信されて来る。インターレース化された画像データは、図１（ｂ）に示す奇数フレームの画像データと、図１（ｃ）に示す偶数フレームの画像データに分割されて送信される。
【０００９】
そのようなインターレース化された画像データを受信した液晶表示装置は、図１（ｄ）に示すように、奇数フレームの画像データについては、奇数フレームにおいて奇数ラインのみを走査して表示する。また、図１（ｅ）に示すように、偶数フレームの画像データについては、偶数フレームにおいて偶数ラインのみを走査して表示する。奇数ラインとは液晶パネル上で、奇数番目のライン（第１ライン、第３ライン、第５ライン、・・・）に配列された画素列に対応し、偶数ライン（第２ライン、第４ライン、第６ライン、・・・）とは液晶パネル上で、偶数番目のラインに配列された画素列に対応する。
【００１０】
液晶表示装置の各画素には、書き込まれた画像データを保持する、メモリ素子（例えば、保持容量）が設けられており、そのメモリ効果がインターレース／プログレッシブ変換に利用される。即ち、奇数フレームにおいては、走査されなかった偶数ラインには、直前の偶数フレームで走査されて書き込まれた画像がメモリ効果により残っており、同様に、偶数フレームにおいては、走査されなかった奇数ラインには、直前の奇数フレームで走査されて書き込まれた画像がメモリ効果により残っているので、図１（ｆ）に示すように、インターレース／プログレッシブ変換が行われる。このように、液晶表示装置そのものをメモリとして利用するので、フレームメモリや、ラインメモリが不要となる。
【００１１】
次に、本発明の実施形態による液晶表示装置の駆動回路の具体的な構成について説明する。図２に示すように、ソースラインＳＬ１、ＳＬ２と、ゲートラインＧＬ１〜ＧＬ３が設けられ、それらの交差点に対応して、複数の画素ＰＸがマトリクス状に配列されている。この例では、３行×２列のマトリクス部分だけを図示したが、実際の液晶パネルでは、これよりも多数の画素ＰＸが同様の構成で配列されている。各画素ＰＸは、スイッチング素子であるＴＦＴ１０と、「メモリ素子」の一例である保持容量１１を備えている。
【００１２】
ＴＦＴ１０のソース１０ｓは対応するソースラインＳＬ１、ＳＬ２に接続され、ゲートは対応するゲートラインＧＬ１〜ＧＬ３に接続され、ドレイン１０ｄは画素電極１３に接続されている。保持容量１１は、画素電極１３と共通電極１４の間に接続され、画素電極１３、共通電極１４をそれぞれ容量電極とし、それらの電極間に形成された容量絶縁膜を有している。このような保持容量１１に代えて、スタティック型のメモリを使用しても良い。
【００１３】
また、共通電極１４は、ＴＦＴ１０が形成されたＴＦＴ基板に対向して設けられた対向基板（不図示）の表面に形成されている。また、画素電極１３と共通電極１４の間に液晶１２が配置されている。共通電極１４には、共通電位信号ＭＯＵＴが印加される。
【００１４】
走査回路であるゲートドライバ２０は、ゲートラインＧＬ１〜ＧＬ３に、それぞれ走査信号１、２、３を出力する。本発明においては、奇数フレームにおいては、奇数ラインに対応した走査信号１、３、５、・・・のみ発生させ、偶数フレームにおいては、偶数ラインに対応した走査信号２、４、６、・・・のみ発生させる。ゲートドライバ２０の走査は順次走査であるため、図３に示すようなシフトレジスタが使用される。具体的には、シフトレジスタＳＲ１〜ＳＲ５が直列に接続され、初段のシフトレジスタＳＲ１に垂直スタートパルスＳＴＶが入力され、各シフトレジスタＳＲ１〜ＳＲ５にシフトクロックとして垂直クロックＶＣＬＫが入力される。すると、垂直クロックＶＣＬＫの立ち上がりに同期して、垂直スタートパルスＳＴＶは、次シフトレジスタに順次シフト（転送）されていく。
【００１５】
そして、走査ラインの切り替わり時に、全ての走査信号を無効にするための無効期間を設けるために、マスク回路が用いられる。即ち、各シフトレジスタＳＲ１〜ＳＲ５に対応して、ＡＮＤ回路２１〜２５が設けられ、ＡＮＤ回路２１〜２５には対応するシフトレジスタＳＲ１〜ＳＲ５の出力信号（垂直スタートパルスＳＴＶのシフト信号）が入力され、マスク信号ＧＯＥＸの反転信号が共通に入力される。そして、ＡＮＤ回路２１〜２５はゲートラインＧＬ１〜ＧＬ３に対応して、走査信号１、２、３（この場合は垂直走査信号）を出力する。マスク信号ＧＯＥＸはパルス信号であって、マスク信号ＧＯＥＸの発生期間中は、ＡＮＤ回路２１〜２５の出力はＬレベルになり、全ての走査信号を無効にするように構成されている。
【００１６】
また、ソースドライバ３０は、外部から到来した画像データＶｓｉｇ（本発明ではインターレース化された画像データ）をソースラインＳＬ１、ＳＬ２に順次出力する。そのため、ソースドライバ３０にはシフトレジスタが利用される。即ち、シフトクロックである、水平クロックＨＣＬＫの立ち上がりに同期して、水平スタートパルスＳＴＨは、順次シフト（転送）されていく。また、ソースラインＳＬ１、ＳＬ２毎に水平スイッチが設けられ、水平スイッチがシフトレジスタからの走査信号（この場合は水平走査信号）に応じてオンすることで、画像データＶｓｉｇがソースラインＳＬ１、ＳＬ２に順次出力されることになる。
【００１７】
尚、上述のソースドライバ３０の動作は点順次走査であるが、線順次走査を採用することもできる。線順次走査は、１ライン分の画像データＶｓｉｇをラッチ回路等により一時記憶しておき、ソースラインＳＬ１、ＳＬ２に同時に出力する走査方法である。
【００１８】
また、前述の垂直スタートパルスＳＴＶ、垂直クロックＶＣＬＫ、マスク信号ＧＯＥＸ、水平スタートパルスＳＴＨ、水平クロックＨＣＬＫ及び共通電位信号ＭＯＵＴはタイミングコントローラ４０によって作成される。尚、ゲートドライバ２０、ソースドライバ３０、タイミングコントローラ４０は、複数の画素ＰＸと共に、ＴＦＴ基板上に形成されても良いし、ＴＦＴ基板とは別のＬＳＩに内蔵されても良い。
【００１９】
本発明においては、ゲートドライバ２０による走査を奇数フレームでは奇数ラインの走査、偶数フレームでは偶数ラインの走査を行うために、奇数フレームでは走査信号の無効期間に偶数ラインの走査を行い、偶数フレームでは走査信号の無効期間に奇数ラインの走査を行う。それは、無効期間にシフトレジスタＳＲ１〜ＳＲ５のデータをシフトすることで実現する。
【００２０】
無効期間は通常の順次走査時と同じ時間とし、無効期間のシフトについて通常のタイミングよりも短時間（無効期間内）でシフトするように制御することで、画素ＰＸへの画像データの書き込み時間を減らすことなく、また、倍速走査およびそれに伴うラインメモリが必要なくなる。
【００２１】
以下、通常の走査方法と対比しながら本発明による駆動回路の走査方法について詳しく説明する。図５は、通常の走査方法を示す図であり、図４は発明による走査方法を示す図である。通常の走査方法では、図５に示すように、垂直スタートパルスＳＴＶは垂直クロックＶＣＬＫの立ち上がりに同期してシフトされていき、各シフトレジスタＳＲ１〜ＳＲ５から一定のパルス幅の出力信号が得られる。垂直クロックＶＣＬＫは、一定の周期でＨレベルとＬレベルを繰り返すクロックである。そして、各シフトレジスタＳＲ１〜ＳＲ５の出力信号が遷移する時の前後に、マスク信号ＧＯＥＸの発生により無効期間が設定される。これにより、走査信号１、２、３、４、５は互いに重ならないように設定されている。そして、走査信号１、２、３、４、５に応じて対応するラインが選択されて、選択されたラインの画素ＰＸに対してソースドライバ３０によって画像データＶｓｉｇが書き込まれることで表示が行われる。
【００２２】
本発明による走査方法によれば、図４に示すように、通常の走査方法とは、垂直クロックＶＣＬＫの波形が異なっている。垂直クロックＶＣＬＫは、短いパルス幅を有する（Ｈレベルの期間が相対的に短い）第１のクロックと、第１のクロックより長いパルス幅を有する（Ｈレベルの期間が相対的に長い）第２のクロックから構成されており、第１のクロックと第２のクロックが同じ周期で交互に繰り返される。第１のクロックのＨレベル期間は無効期間の中に含まれている。
【００２３】
奇数フレームにおいては、図４（ａ）に示すように、垂直スタートパルスＳＴＶは第１のクロックの立ち上がり後であって、第２のクロックの立ち上がり前に発生させる。（図中の矢印を参照）
そうすると、垂直スタートパルスＳＴＶは、第２のクロックの立ち上がりに基づいてシフトされ、そのシフトされた信号がシフトレジスタＳＲ１の出力信号として現れる。そして、シフトレジスタＳＲ１の出力信号は、次段のシフトレジスタＳＲ２により、第１のクロックの立ち上がりに基づいてシフトされる。第１のクロックのＨレベルは無効期間に含まれているので、シフトレジスタＳＲ２の出力信号（Ｈレベルのパルス信号）は無効期間に含まれることになる。シフトレジスタＳＲ２の出力信号は、次段のシフトレジスタＳＲ３により、第２のクロックの立ち上がりに基づいてシフトされる。以下はこの繰り返しである。
【００２４】
上述の走査方法によれば、偶数番目のシフトレジスタＳＲ２、ＳＲ４、・・・の出力信号は全て無効期間に含まれる。そして、偶数番目のシフトレジスタＳＲ２、ＳＲ４、・・・の出力信号は、ＡＮＤ回路２２、２４、・・・によってマスクされる結果、走査信号として現れない。従って、奇数フレームにおいては、奇数ラインに対応した走査信号１、３、５、・・・のみが発生するので、奇数ラインの走査のみが行われる。そして、走査信号１、３、５に応じて対応するラインが選択されて、選択されたラインの画素ＰＸに対してソースドライバ３０によって画像データＶｓｉｇが書き込まれることで表示が行われる。
【００２５】
一方、偶数フレームにおいては、図４（ｂ）に示すように、垂直スタートパルスＳＴＶは第１のクロックの立ち上がり前に発生させる。（図中の矢印を参照）そうすると、垂直スタートパルスＳＴＶは、第１のクロックの立ち上がりに基づいてシフトされ、そのシフトされた信号がシフトレジスタＳＲ１の出力信号として現れる。第１のクロックのＨレベルは無効期間に含まれているので、シフトレジスタＳＲ１の出力信号（Ｈレベルのパルス信号）は無効期間に含まれることになる。そして、シフトレジスタＳＲ１の出力信号は、次段のシフトレジスタＳＲ２により、第２のクロックの立ち上がりに基づいてシフトされる。
【００２６】
そして、シフトレジスタＳＲ２の出力信号は、次段のシフトレジスタＳＲ３により、第１のクロックの立ち上がりに基づいてシフトされる。第１のクロックのＨレベルは無効期間に含まれているので、シフトレジスタＳＲ３の出力信号（Ｈレベルのパルス信号）は無効期間に含まれることになる。シフトレジスタＳＲ３の出力信号は、次段のシフトレジスタＳＲ４により、第２のクロックの立ち上がりに基づいてシフトされる。以下はこの繰り返しである。
【００２７】
上述の走査方法によれば、奇数番目のシフトレジスタＳＲ１、ＳＲ３、・・・の出力信号は全て無効期間に含まれる。そして、奇数番目のシフトレジスタＳＲ１、ＳＲ３、・・・の出力信号は、ＡＮＤ回路２１、２３、・・・によってマスクされる結果、走査信号として現れない。従って、偶数フレームにおいては、偶数ラインに対応した走査信号２、４、６、・・・のみが発生するので、偶数ラインの走査のみが行われる。
そして、走査信号２、４、６に応じて対応するラインが選択されて、選択されたラインの画素ＰＸに対してソースドライバ３０によって画像データＶｓｉｇが書き込まれることで表示が行われる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態によるインターレース／プログレッシブ変換を説明する図である。
【図２】本発明の実施形態による液晶表示装置の駆動回路の構成を示す図である。
【図３】ゲートドライバの構成を示す図である。
【図４】本発明の実施形態による液晶表示装置の駆動回路の走査方法を示す図である。
【図５】従来の液晶表示装置の駆動回路の走査方法を示す図である。
【符号の説明】
【００２９】
１０  ＴＦＴ
１０ｓ  ソース
１０ｄ  ドレイン
１１  保持容量
１２  液晶
１３  画素電極
１４  共通電極
２０  ゲートドライバ
２１〜２５  ＡＮＤ回路
３０  ソースドライバ
４０  タイミングコントローラ
ＳＬ１，ＳＬ２  ソースライン
ＧＬ１〜ＧＬ４  ゲートライン
ＰＸ  画素
ＳＲ１〜ＳＲ５  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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