(57)【要約】      （修正有）【課題】メモリセルの微細化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。【解決手段】ＮＯＲ型フラッシュメモリのメモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層２８ｂを共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層２８ａを共有する。ソースのローカルインターコネクト溝と、ドレインのコンタクトプラグ３７ａは、いずれもセルフアラインにより形成される。ソース拡散層２８ｂの列方向の幅は、ドレイン拡散層２８ａの列方向の幅よりも狭い。【選択図】図３
2009158590.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
列方向に延び、行方向に所定の間隔をおいて配置され、前記半導体基板の素子形成領域を分離する素子分離領域と、
前記半導体基板上に形成されたトンネル絶縁膜、前記行方向に延びこのトンネル絶縁膜および前記素子分離領域を横断するように形成されたゲート電極、前記半導体基板の素子形成領域に形成されたドレイン拡散層、および前記ゲート電極を挟み前記ドレイン拡散層と反対側の前記半導体基板の素子形成領域に形成されたソース拡散層、を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの前記ドレイン拡散層に接続するように、セルフアラインにより形成された第１のコンタクトプラグと、
前記列方向に延び、下方に位置する前記第１のコンタクトプラグに接続されたビット線と、
前記行方向に延び、前記メモリセルトランジスタの前記ソース拡散層に接続するように、セルフアラインにより形成されたローカルインターコネクトと、
前記ローカルインターコネクトに接続された共通ソース線と、を備え、
前記メモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層を共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層を共有し、
前記ソース拡散層の前記列方向の幅は、前記ドレイン拡散層の前記列方向の幅よりも狭い
ことを特徴とするＮＯＲ型フラッシュメモリ。
【請求項２】
前記第１のコンタクトプラグと前記ビット線との間に接続された第２のコンタクトプラグをさらに備え、
前記第１のコンタクトプラグは、前記ドレイン拡散層と接続された下部よりも前記第２のコンタクトプラグと接続された上部の方が、前記列方向に幅が広くなっており、
前記第２のコンタクトプラグの底面は、前記列方向の幅が前記第１のコンタクトプラグの前記列方向における上面の幅以上の幅を有する
ことを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ。
【請求項３】
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
穴状に開口した開口部を有する第１のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第１のレジストパターンの前記開口部の前記列方向の幅よりも狭い第２のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするＮＯＲ型フラッシュメモリの製造方法。
【請求項４】
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第１のレジストパターンの前記開口部の前記列方向の幅よりも狭い第２のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
穴状に開口した開口部を有する第１のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするＮＯＲ型フラッシュメモリの製造方法。
【請求項５】
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
コンタクトホールを形成するための穴状に開口した第１の開口部、およびローカルインターコネクト溝を形成するための行方向に溝状に開口し前記列方向の幅が前記第１の開口部の前記列方向の幅よりも狭い第２の開口部を有するレジストパターンを１度の露光現像により形成し、
前記レジストパターンをマスクとして、ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通する前記コンタクトホールと、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断する前記ローカルインターコネクト溝と、を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするＮＯＲ型フラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース電極がローカルインターコネクト方式であるＮＯＲ型不揮発性半導体記憶装置及びその製造方法に関し、特にセルフアラインコンタクト構造を有するソース・ドレイン領域形成に使用されるものである。
【背景技術】
【０００２】
半導体集積回路の高性能化により、マイクロプロセッサ及び大容量の半導体メモリが開発され、情報化社会の進展に貢献している。
【０００３】
不揮発性半導体メモリは、電気的に書き込み及び消去が可能であり電源を切っても記憶したデータを保持することができる。この不揮発性半導体メモリは、記憶容量の増大により、これまで使われてきたハードディスク等の磁気記録媒体の市場も凌駕しつつある。
【０００４】
このような技術の進展は、半導体集積回路の微細化によるところが大きく貢献している。半導体集積回路の微細化を支えてきたものは、まずフォトリソグラフィ技術である。このフォトリソグラフィ技術は、今日では、ナノメートルレベルの解像度を実現し、さらに微細化の方策が検討されている。
【０００５】
フォトリソグラフィ技術は、半導体ウエハー上に塗布されたフォトレジストに所望のパターンを投影露光するための露光装置と、レチクルと呼ばれる微細なパターンが形成された露光用のマスクと、を用いて行われる。このフォトリソグラフィ技術の中でも難しいとされるのがコンタクトホールのパターニングである。
【０００６】
半導体集積回路において主要な構成要素となるトランジスタには、ドレイン領域及びソース領域と呼ばれる微細な拡散層が形成されている。配線を形成する際には、その微細な拡散層と、層間絶縁層に形成されたコンタクトホールあるいはローカルインターコネクト溝と、を介してコンタクトを形成する必要がある。
【０００７】
特に、ドレイン領域へ繋がるコンタクトホールは、その微細な拡散層上に隣接ビットと短絡することなく確実に形成される必要がある。
【０００８】
ここで、以下に、ＮＯＲ型フラッシュメモリのメモリセルアレイについて具体的に記述する。
【０００９】
ＮＯＲ型フラッシュメモリのメモリセルアレイは、メモリセルＭＣが行列状に配置されている。メモリセルアレイの列方向には、ビット線ＢＬが延びており行方向にはワード線ＷＬとソース線ＬＩが延びている。
【００１０】
メモリセルアレイにおいて、メモリセルＭＣは隣り合うもの同士がソース領域又はドレイン領域を共有するように列方向に直列接続されている。すなわち、隣り合うメモリセルＭＣがソース領域又はドレイン領域を共有するように配置されている。ビット線ＢＬは同一列のメモリセルＭＣのドレイン領域とドレインコンタクト層ＤＣを形成している。ワード線ＷＬは行方向に延びており、メモリセルＭＣのコントロールゲート電極とセルアレイの同一行で共通接続を形成するように設けられている。
【００１１】
このように、ＮＯＲ型フラッシュメモリのメモリセルアレイは、ビット線ＢＬと接続するドレインコンタクト層ＤＣが、２個のメモリセルに対して１個の割合で必要となる。そのため、ドレインコンタクト層ＤＣはメモリセルアレイ内において周期的に配列している。
【００１２】
ドレインコンタクト層ＤＣは、ワード線ＷＬと素子分離領域に挟まれる位置に設けられるものであり、メモリセルの微細化に伴って微小なドレインコンタクトホールを高精度に形成する必要がある。そのために、メモリセルアレイの加工精度は高度なものが要求されている。
【００１３】
しかしながら、コンタクト抵抗を下げるべく、コンタクトホールの口径は可能な限り広い面積で形成したい。そのためには、コンタクトホールの開口は、許容された面積を最大限活用する工夫をすることが重要である。
【００１４】
どのようなコンタクトホールを形成できるかは、まず露光装置とフォトレジストの能力、次にそれをエッチングする装置能力、最後にそこの埋め込み性によって決まる。
【００１５】
一方、ソース線ＬＩは行方向に延びておりメモリセルアレイの同一行で共通接続を形成するように設けられている。
【００１６】
ソース領域がドレイン領域と異なる点は、行方向の隣接ビットとの関係である。すなわち、ドレイン領域は行方向の隣接ビットとは確実に分断されていなくてはならない。それに対し、ソース領域はグランド電位につながっていればよいので、行方向の隣接ソースとつながっていても全く問題ない。
【００１７】
よって、グランド電位の供給は、上層のソース配線からソース電位を中継するビアを介し、数十ビット毎あるいは数百ビット毎に行う。
【００１８】
ＮＯＲ型メモリセルのソール領域の構成は、ローカルインターコネクトを介して上層のソース配線からグランド電位をとるＬＩ（ローカルインターコネクト）型と、拡散層で隣接セルを介してグランド電位をとるＳＡＳ（セルフアラインソース）型（例えば、特許文献１参照。）に大別される。
【００１９】
上記いずれの構成も、ゲート電極とドレインコンタクト層との距離は、必要な電気的耐圧およびリソグラフィ装置の有する合わせズレ量を必ず確保しなくてはならない。
【００２０】
ＬＩ型では、さらにゲート電極とソースのローカルインターコネクトとの距離も、ドレイン側と同様に電気耐圧と合わせズレ量を確保しなくてはいけない。
【００２１】
一方、ＳＡＳ型は、ソース側を考慮しなくてよい分だけ、メモリセルは小さくすることができる。
【００２２】
チップの総面積を小さくするためには、メモリセルアレイを小さくすることが最も有効である。しかし、必ずしもメモリセルが小さければよいというわけではない。
【００２３】
すなわち、同じ製造装置でＬＩ型のメモリセルとＳＡＳ型のメモリセルを作成した場合、メモリセルそのものはＳＡＳ型の方が若干小さくできるが、ソース電位を電気抵抗の高い拡散層にて供給するため頻繁にグランド電位への給電をする必要がある。
【００２４】
それに対し、ＬＩ型セルは、上層のメタル配線層のグランド電位を、タングステン等を介してソース拡散層に供給することができる。これにより、ＬＩ型セルは、ＳＡＳ型より少ない供給ポイントで間に合う。
【００２５】
さらに、ＳＡＳ型のソース電位供給方法では、ソースコンタクトがワード線と電気的に接触しないように、ワード線を曲げてピッチを広くする必要がある。
【００２６】
一方、ＬＩ型のソース電位供給方法では、２次元的にソース電位が給電できるので、ソース電位を供給するための面積はＳＡＳ型より小さくできる。
【００２７】
したがって、大規模なメモリセルアレイ単位で面積を比較すると、メモリセル単体の面積が大きいＬＩ型でもＳＡＳ型より小さなアレイ面積になり得る。
【特許文献１】特表２００２−５０８５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
本発明は、メモリセルの微細化を図ることが可能なＮＯＲ型フラッシュメモリおよびＮＯＲ型フラッシュメモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の一態様に係るＮＯＲ型フラッシュメモリは、
半導体基板と、
列方向に延び、行方向に所定の間隔をおいて配置され、前記半導体基板の素子形成領域を分離する素子分離領域と、
前記半導体基板上に形成されたトンネル絶縁膜、前記行方向に延びこのトンネル絶縁膜および前記素子分離領域を横断するように形成されたゲート電極、前記半導体基板の素子形成領域に形成されたドレイン拡散層、および前記ゲート電極を挟み前記ドレイン拡散層と反対側の前記半導体基板の素子形成領域に形成されたソース拡散層、を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの前記ドレイン拡散層に接続するように、セルフアラインにより形成された第１のコンタクトプラグと、
前記列方向に延び、下方に位置する前記第１のコンタクトプラグに接続されたビット線と、
前記行方向に延び、前記メモリセルトランジスタの前記ソース拡散層に接続するように、セルフアラインにより形成されたローカルインターコネクトと、
前記ローカルインターコネクトに接続された共通ソース線と、を備え、
前記メモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層を共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層を共有し、
前記ソース拡散層の前記列方向の幅は、前記ドレイン拡散層の前記列方向の幅よりも狭いことを特徴とする。
【００３０】
本発明の一態様に係るＮＯＲ型フラッシュメモリの製造方法は、
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
穴状に開口した開口部を有する第１のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第１のレジストパターンの前記開口部の前記列方向の幅よりも狭い第２のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
【００３１】
本発明の他の態様に係るＮＯＲ型フラッシュメモリの製造方法は、
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第１のレジストパターンの前記開口部の前記列方向の幅よりも狭い第２のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
穴状に開口した開口部を有する第１のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
【００３２】
本発明のさらに他の態様に係るＮＯＲ型フラッシュメモリの製造方法は、
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第１の間隔と前記第１の間隔より狭い第２の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第１の間隔部分にドレイン拡散層を、前記素子形成領域の前記第２の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
コンタクトホールを形成するための穴状に開口した第１の開口部、およびローカルインターコネクト溝を形成するための行方向に溝状に開口し前記列方向の幅が前記第１の開口部の前記列方向の幅よりも狭い第２の開口部を有するレジストパターンを１度の露光現像により形成し、
前記レジストパターンをマスクとして、ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通する前記コンタクトホールと、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断する前記ローカルインターコネクト溝と、を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
【発明の効果】
【００３３】
本発明の一態様に係るＮＯＲ型フラッシュメモリおよびＮＯＲ型フラッシュメモリの製造方法によれば、メモリセルの微細化を図ることができる。
【発明を実施するための最良の形態】
【００３４】
半導体集積回路において、コンタクトホールは、半導体基板に一導電型不純物（ｎ型若しくはｐ型を付与する不純物元素）を添加して形成される不純物領域と配線を接続するために必要とされている。
【００３５】
図１Ａは、本実施の形態で適用されるＬＩ型のメモリセルを上から見た平面図である。また、図１Ｂは、図１Ａに示すメモリセルの断面を示す断面図である。
【００３６】
本実施形態では、図１Ａおよび図１Ｂに示すように、ゲート電極の配置間隔を第１の間隔と、第１の間隔より狭い第２の間隔の交互、すなわち、非対称に配置することにより、ソース側のローカルインターコネクト溝より、ドレイン側コンタクトホールを大きくあける構造及びその工程を例示する。
【００３７】
そして、本実施形態では、ローカルインターコネクト（ＬＩ）型のメモリセルを微細化するために、セルフアラインコンタクト（ＳＡＣ）方式を併用する。さらに、ゲート電極をＬＩ側に成形が可能でかつ電気的耐圧に耐えられる範囲で寄せ、ドレインコンタクト層（ＤＣ）側を広くした非対称構造とする。
【００３８】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００３９】
図２は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００のメモリセルアレイの構成を上から見た平面図である。また、図３は、図２に示すＮＯＲ型フラッシュメモリ１００のメモリセルアレイの断面を示す図である。
【００４０】
なお、図３において、（Ａ）は、図２において示すＡ−Ａ’線に対応する断面図（メモリセルのチャネル長方向の断面構造を示す図）を示している。また、図３において、（Ｂ）は同様にＢ−Ｂ’線に対応する断面図（メモリセルのチャネル幅方向の断面構造を示す図）を示している。また、図３において、（Ｃ）は、同様にＣ−Ｃ’線に対応する断面図（メモリセルのドレインコンタクト層の断面構造を示す図）を示している。
【００４１】
図２、図３に示すように、ＮＯＲ型フラッシュメモリ１００は、半導体基板１０と、列方向に形成され、半導体基板１０の素子形成領域１７を分離する素子分離領域（素子分離絶縁膜）１８と、複数のメモリセルトランジスタ４４と、第１のコンタクトプラグ３７ａと、ローカルインターコネクト３７ｂ（ＬＩ）と、ビット線４１（ＢＬ）と、共通ソース線４２（ＣＳＬ）と、ワード線ＷＬと、を備える。
【００４２】
素子形成領域１７にはメモリセルのチャネル領域と、ドレイン拡散層２８ａ及びソース拡散層２８ｂを非対称に形成する一導電型の不純物領域が形成されている。メモリセルアレイにおいて、一導電型の不純物領域としては、ｎ型の不純物領域が形成される。
【００４３】
メモリセルトランジスタ４４は、半導体基板１０上に形成されたトンネル絶縁膜１２と、このトンネル絶縁膜１２上行方向に延び、素子形成領域１７および素子分離領域１８を横断するように形成されたゲート電極２７、半導体基板１０の素子形成領域１７に形成されたドレイン拡散層２８ａ、およびゲート電極２７を挟みドレイン拡散層２８ａと反対側の半導体基板１０の素子形成領域１７に形成されたソース拡散層２８ｂ、を有する。
【００４４】
この、ゲート電極２７は行方向に第１の間隔とこの第１の間隔より狭い第２の間隔が交互になるように配置されている。ドレイン拡散層２８ａは第１の間隔の素子形成領域１７に形成され、ソース拡散層２８ｂは第２の間隔の素子形成領域１７に形成されている。
【００４５】
すなわち、ソース拡散層２８ｂの列方向の幅は、ドレイン拡散層２８ａの列方向の幅よりも狭く（ドレイン拡散層２８ａの列方向の幅は、ソース拡散層２８ｂの列方向の幅よりも広く）形成されている。
【００４６】
メモリセルトランジスタ４４は、列方向の一方で隣接する他のメモリセルトランジスタ４４とソース拡散層２８ｂを共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタ４４とドレイン拡散層２８ａを共有している。
【００４７】
また、ゲート電極２７の列方向の幅（チャネル長方向の幅）は全て同じである。その結果、全てのメモリセルトランジスタ４４の電気的特性をほぼ同じにすることができる。
【００４８】
ゲート電極２７は、トンネル絶縁膜１２上に形成されたフローティングゲート１３、１９と、このフローティングゲート１３、１９上に形成されたゲート間絶縁膜２０と、このゲート間絶縁膜２０上に形成されえたコントロールゲート２１と、を含む。
【００４９】
このコントロールゲート上には、窒化シリコン層２３が形成されている。
【００５０】
また、ゲート電極２７の両側面には、酸化シリコン層２４が形成されている。
【００５１】
第１のコンタクトプラグ３７ａは、メモリセルトランジスタ４４のドレイン拡散層２８ａに接続されている。この第１のコンタクトプラグ３７ａは、ドレイン拡散層２８ａと接続される下部よりも第２のコンタクトプラグ４０と接続される上部の方が、列方向に幅が広くなっている。
【００５２】
ここで、柱状の第１のコンタクトプラグ３７ａよりも、溝状のローカルインターコネクト３７ｂの方が、形成が容易である。このため、ローカルインターコネクト３７ｂとソース拡散層２８ｂとの間の所望の導電性を得るのは、第１のコンタクトプラグ３７ａとドレイン拡散層２８ａとの間の所望の導電性を得ることよりも、容易である。
【００５３】
そこで、既述のように、ドレイン拡散層２８ａの列方向の幅をソース拡散層２８ｂの列方向の幅よりも広く設定することにより、第１のコンタクトプラグ３７ａとドレイン拡散層２８ａとの間の導電性を向上する。
【００５４】
これにより、メモリセル大きさを維持しつつ、メモリセルの制御性を向上することができる。
【００５５】
また、図２、３においては、第２のコンタクトプラグ４０ａの下部は、列方向の幅が第１のコンタクトプラグ３７ａの上部の幅未満の幅を有する。
【００５６】
しかし、第２のコンタクトプラグ４０ａの底面は、列方向の幅が第１のコンタクトプラグ３７ａの上面の幅以上の幅を有してもよい。これにより、さらに第１のコンタクトプラグ３７ａと第２のコンタクトプラグ４０ａとの間の導電性が向上され、メモリセルの制御性が向上される。
【００５７】
ビット線４１（ＢＬ）は、列方向に形成されている。このビット線４１は、下方に位置する第１のコンタクトプラグ３７ａに、この第１のコンタクトプラグ３７ａとビット線４１（ＢＬ）との間に接続された第２のコンタクトプラグ４０ａを介して、接続されている。ドレインコンタクトＤＣは、第１のコンタクトプラグ３７ａ及び第２のコンタクトプラグ４０ａによって構成されている。
【００５８】
共通ソース線４２（ＣＳＬ）は、列方向に形成され、第３のコンタクトプラグ４０ｂを介してローカルインターコネクト３７ｂに接続されている。
【００５９】
ローカルインターコネクト３７ｂは、行方向に形成され、メモリセルトランジスタ４４のソース拡散層２８ｂに接続されている。
【００６０】
メモリセルアレイの行方向に延びるワード線ＷＬは素子形成領域１７及び素子分離領域１８を横断している。ワード線ＷＬは、メモリセル４４のゲート電極を兼ねるものであり二層ゲート構造を有している。
【００６１】
以上の構成を有するＮＯＲ型フラッシュメモリ１００の製造方法について、図３ないし図１６を参照して説明する。
【００６２】
図４ないし図１４は、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の各工程を示す断面図である。また、図１５は、図６に示す製造工程におけるＮＯＲ型フラッシュメモリ１００のメモリセルアレイ領域の平面図である。また、図１６は、図８に示す製造工程におけるＮＯＲ型フラッシュメモリ１００のメモリセルアレイ領域の平面図である。
【００６３】
なお、図４ないし図１４において、（Ａ）は図２において示すＡ−Ａ’線に対応する断面図（メモリセルのチャネル長方向の断面構造を示す図）を示している。また、図４ないし図１４において、（Ｂ）は同様にＢ−Ｂ’線に対応する断面図（メモリセルのチャネル幅方向の断面構造を示す図）を示している。また、図４ないし図１４において、（Ｃ）は、同様にＣ−Ｃ’線に対応する断面図（メモリセルのドレインコンタクト層の断面構造を示す図）を示している。
【００６４】
まず、図４（Ａ）ないし（Ｃ）に示すように、半導体基板１０の主表面にトンネル絶縁膜と呼ばれる第１の酸化シリコン層１２を形成する。さらに、後の工程でセルのフローティングゲート電極となる第１の多結晶シリコン層１３を堆積する。さらに、第１の窒化シリコン層１４、第２の酸化シリコン層１５を順次形成する。
【００６５】
なお、本実施例では、半導体基板１０としてｐ型シリコン基板を用い、メモリセルを形成する領域には深いｎウエル領域を形成した後、ｐウエル領域１１が形成されているものとする。
【００６６】
次に、図５（Ａ）ないし（Ｃ）に示すように、素子分離領域を形成する部分にトレンチ１６を形成する。この工程は、第２の酸化シリコン層１５の上に、素子分離領域を開口するレジストパターン（図示せず）をフォトリソグラフィ工程により形成する。このレジストパターンは、メモリセルアレイにおいて列方向に延びるストライプ状の開口パターンとして形成される。このレジストパターンをマスクにして反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）法により第２の酸化シリコン層１５と第１の窒化シリコン層１４をエッチング加工する。
【００６７】
続いて、加工された第２の酸化シリコン層１５及び第１の窒化シリコン層１４をマスクとして、ＲＩＥ法により第１の多結晶シリコン層１３、第１の酸化シリコン層１２及び半導体基板１０をエッチング加工してトレンチ１６を形成する。トレンチ１６の深さは、素子分離をする目的からｐウエル１１よりも深く掘り込まれている。
【００６８】
その後、トレンチ１６及び、第１の酸化シリコン層１２、第１の多結晶シリコン層１３、第１の窒化シリコン層１４、第２の酸化シリコン層１５までを十分に埋め込むように埋込絶縁膜を堆積する。埋込絶縁膜としては、酸化シリコン膜が選択される。酸化シリコン膜の堆積は、例えば、ＳｉＨ4−Ｎ2Ｏ系のガス又はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉＬＩｃａｔｅ）−Ｏ2系のガスを用いてプラズマＣＶＤ法により行う。
【００６９】
そして、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ＰｏＬＩｓｈｉｎｇ；ＣＭＰ）法により、第１の窒化シリコン層１４を研磨におけるストッパーとして用い、堆積した酸化シリコン膜及び第２の酸化シリコン層１５を研磨して表面が平坦になるように加工する。この加工により、第２の酸化シリコン層１５は埋込絶縁膜と共に除去され、第１の窒化シリコン層１４と埋込絶縁膜の表面の高さが揃えられる。
【００７０】
その結果、図６に示すようにトレンチ１６に酸化シリコン膜が埋め込まれたＳＴＩによる素子分離領域（素子分離絶縁膜）１８が形成される。すなわち、半導体基板１０の素子形成領域１７を分離する素子分離領域１８を、列方向に形成する。
【００７１】
ここで、図１５に示すように、素子分離領域１８は、メモリセルアレイの列方向にストライプ状に形成され、それに挟まれるようにして素子形成領域１７が設けられる。素子形成領域１７には、第１の酸化シリコン層１２、第１の多結晶シリコン層１３、第１の窒化シリコン層１４が積層された状態となっている。
【００７２】
次に、図７（Ａ）ないし（Ｃ）に示すように、二層ゲート構造を形成する工程を行う。
【００７３】
上述の図６の状態から、リン酸処理により第１の窒化シリコン層１４を除去する。そして、第２の多結晶シリコン層１９を形成する。例えば、原料ガスとしてＳｉＨ2Ｃｌ2、ＨＣｌ及びＰＨ3を用い、減圧ＣＶＤ法によって堆積したリンが添加された多結晶シリコン膜を堆積する。その膜をフォトリソグラフィ工程によりレジストパターンを形成し、ドライエッチングにより素子分離領域１８の上部で分離されるように加工することにより第２の多結晶シリコン層１９が形成される。
【００７４】
これにより、第１の多結晶シリコン層１３と第２の多結晶シリコン層１９が積層され、メモリセルのフローティングゲート１３、１９として用いられる。フローティングゲート１３、１９は、図７（Ｂ）、（Ｃ）で示すように、Ｂ−Ｂ’線及びＣ−Ｃ’線から見た断面形状は略Ｔ字状に形成される。
【００７５】
すなわち、フローティングゲート１３、１９は、メモリセル毎に設けられ、隣接するメモリセルとは絶縁分離される構成となる。
【００７６】
続いて、ゲート間絶縁層２０として、例えば、酸化シリコン層／窒化シリコン層／酸化シリコン層が積層された所謂ＯＮＯ層を減圧ＣＶＤ法で形成する。さらにリンが添加された第３の多結晶シリコン層２１及びタングステンシリサイド（ＷＳｉ）層２２を形成する。タングステンシリサイド層２２は、例えば、ＷＦ6とＳｉＨ4を用いてＣＶＤ法により堆積する。さらに、後の工程で二層ゲート電極を形成するときにゲートCAP材として用いる第３の窒化シリコン層２３を順次堆積する。
【００７７】
次に、図８（Ａ）ないし（Ｃ）に示すように、フローティングゲートとコントロールゲートからなる二層構造のゲート電極を形成する。
【００７８】
まず、フォトリソグラフィ法によりレジストパターンを形成する。このレジストパターンは、メモリセルアレイにおいて、行方向に延びるワード線ＷＬに対応するパターンである。このレジストパターンを用いてＲＩＥ法により、第３の窒化シリコン層２３、タングステンシリサイド層２２、第３の多結晶シリコン層２１、ゲート間絶縁層２０、第２の多結晶シリコン層１９、第１の多結晶シリコン層１３を、異方性エッチングしてゲート電極２７を形成する。すなわち、行方向に延び、素子分離領域１８及び素子形成領域１７を横断するゲート電極１７を形成する。
【００７９】
このときのゲート電極２７は列方向に第１の間隔と第１の間隔より狭い第２の間隔が交互になるように配置される。すなわち、第２の間隔の半導体基板１０に形成されるソース領域を狭く、第１の間隔の半導体基板１０に形成されるドレイン領域を広くして非対称にする。この後の工程で、ゲートとソース・ドレインは、いずれの側についてもセルフアラインコンタクトを形成する。また、それぞれのゲート電極２７の幅は同じである。
【００８０】
まず、図９（Ａ）ないし（Ｃ）に示すように、ゲート電極２７の側壁にサイドウォールスペーサ２６を形成する。まず、酸化処理を行い、ゲート電極２７の第１の多結晶シリコン層１３、第２の多結晶シリコン層１９、第３の多結晶シリコン層２１及びタングステンシリサイド層２２の各側面に所望の厚さで第４の酸化シリコン層２４を形成する。この後、不純物領域を形成する。
【００８１】
本実施例では、メモリセルにおいてドレイン領域（ドレイン拡散層）及びソース領域（ソース拡散層）を構成する高濃度のｎ型不純物領域２８に加え、低濃度ドレイン（ＬＤＤ）を形成する低濃度のｎ型不純物領域２５を形成する場合について例示する。
【００８２】
第４の酸化シリコン層２４の形成後、メモリセルにおいて低濃度ドレイン（ＬＤＤ）を形成するため、ゲート電極２７をマスクとしてイオン注入を行い、低濃度のｎ型不純物領域２５を形成する。
【００８３】
次に、ゲート電極２７を埋め込むように、例えば、窒化シリコン膜を堆積し、これをエッチバックしてサイドウォールスペーサ２６を形成する。
【００８４】
そして、サイドウォールスペーサ２６をマスクとして、高濃度のｎ型不純物領域（ドレイン拡散層）２８ａ、高濃度のｎ型不純物領域（ソース拡散層）２８ｂを形成するためのイオン注入を行う。
【００８５】
このようにして、素子形成領域１７であって、ゲート電極２７の両側において、サイドウォールスペーサ２６と重なる領域に低濃度のｎ型不純物領域２５が形成され、サイドウォールスペーサ２６の外側に高濃度のｎ型不純物領域であるドレイン拡散層２８ａ、ソース拡散層２８ｂが形成される。
【００８６】
これにより素子形成領域の第１の間隔部分にドレイン拡散層２８ａを、素子形成領域の第２の間隔にソース拡散層２８ｂを形成することにより、ソース拡散層２８ｂの列方向の幅がドレイン拡散層２８ａの列方向の幅よりも狭くなる。
【００８７】
図８、図９で示す工程で形成されるゲート電極２７は、第３の多結晶シリコン層２１及びタングステンシリサイド（ＷＳｉ）層２２が行方向に素子形成領域１７及び素子分離領域１８を横断するように延設し、ゲート間絶縁膜２０を介して行方向のフローティングゲートを接続することによりワード線ＷＬを形成している。
【００８８】
このとき、ドレインコンタクト層をはさむ側を広く、ローカルインターコネクトをはさむ側を狭く配置することにより、非対称のソース／ドレイン開口を形成する。
【００８９】
次に、図１０（Ａ）ないし（Ｃ）に示すように、第２の窒化シリコン層２９及び層間絶縁層３０を形成する。
【００９０】
まず、コンタクト開口時にエッチングストッパーとなる第２の窒化シリコン層２９を形成する。その上に、例えば、ＳｉＨ4、Ｂ2Ｈ6、ＰＨ3及びＯ2ガスを導入して常圧ＣＶＤ法によりボロン・リン・シリケート・ガラス（ＢＰＳＧ）膜を堆積する。成膜されたＢＰＳＧ膜をリフローした後に、ＣＭＰ法により第２の窒化シリコン層２９をストッパーとして上面が露出するまで削り平坦化を行うことにより、層間絶縁層３０が形成される。
【００９１】
すなわち、ゲート電極２７上方、ソース拡散層２８ｂ上、およびドレイン拡散層２８ａ上に、層間絶縁層３０を形成する。さらに、ゲート電極２７の上方および層間絶縁膜３０上にハードマスクとして層間絶縁膜４３を形成する。
【００９２】
次に、ドレインコンタクトを形成するためのマスクパターンを形成する。このマスクパターンは、ゲート電極に対するセルフアライン構造なので、ゲートに乗り上げる位置関係とする。
【００９３】
図１１（Ａ）ないし（Ｃ）に示すように、ＢＰＳＧ膜で形成された層間絶縁層３０及び４３の上にドレインコンタクト加工窓パターン３２を形成する。ドレインコンタクト加工窓パターン３２はフォトリソグラフィ工程によりレジストパターン３１により形成される。レジストパターン３１は、ドレイン拡散層２８ａ上に穴状に開口した開口部が形成され、該開口部はゲート電極２７の上部を一部覆う。
【００９４】
このような開口部を有するドレインコンタクト加工窓パターン３２をマスクとして、層間絶縁層３０及び４３をエッチングすると、図１２で示す断面図のようなセルアライン構造のドレインコンタクト（コンタクトホール）３５ａが形成される。すなわち、この断面は上から下にかけてサイドウォールスペーサ２６に沿って狭まり、底部ではドレイン拡散層２８ａと等しく接触する形態となる。
【００９５】
このときのエッチングの深さは、ドレインコンタクト加工窓パターン３２の大きさによって決まってくる。すなわち、所望のエッチング深さを得るには、それに応じたドレインコンタクト加工窓パターン３２の面積が必要である。すなわち、小さな開口面積で深い穴を得るには限度があり、より深くエッチングしたければ、ドレインコンタクト加工窓パターン３２を広げる。
【００９６】
次いで、図１２（Ａ）ないし（Ｃ）に示すようにソースのローカルインターコネクト加工溝パターン３４を形成する。
【００９７】
ソースのローカルインターコネクト加工溝パターン３４はフォトリソグラフィ工程によりレジストパターン３３により形成される。このマスクパターンも、ゲート電極に対するセルフアライン構造なので、ゲートに乗り上げる位置関係とする。レジストパターン３３は、ソース拡散層２８ｂ上に行方向に溝状に開口した開口部が形成され、該開口部はゲート電極２７の上部を一部覆う。このレジストパターン３３の開口部の列方向の幅は、レジストパターン３１の開口部の幅よりも狭い。したがって、ローカルインターコネクト加工溝パターン３４の開口部の列方向の幅は、ドレインコンタクト加工窓パターン３２の開口部の列方向の幅よりも狭い。
【００９８】
このレジストパターン３３でローカルインターコネクト加工溝パターン３４をエッチングする。
【００９９】
そして、この行方向に溝状に開口した開口部を有するローカルインターコネクト加工溝パターン３４をマスクとして、層間絶縁膜３０及び４３をエッチングする。これにより、図１３で示す断面図のようなセルアライン構造のソースのローカルインターコネクト溝３５ｂが形成される。
【０１００】
すなわち、このソースのローカルインターコネクト溝３５ｂの断面は上から下にかけてサイドウォールスペーサ２６に沿って狭まり、底部ではソース拡散層２８ｂと等しく接触する形態となる。
【０１０１】
このソースのローカルインターコネクト溝３５ｂのエッチング速度は、ドレインコンタクトホール３５ａのエッチング速度に比べて速い。
【０１０２】
すなわち、総面積が同じであれば、隣接ビット毎に仕切られているドレインコンタクトホール３５ａをエッチングするよりも、ビットが連続してつながっているソースのローカルインターコネクト溝３５ｂのほうが、容易にエッチングができる。
【０１０３】
このことは、同じ製造装置を用いてエッチングをする場合、ドレインコンタクトホール３５ａの開口寸法に比べて、ソースのローカルインターコネクト溝３５ｂの幅を狭くしてもエッチングは容易であるということを示している。
【０１０４】
これにより、ソース拡散層２８ｂの列方向の幅を、ドレイン拡散層２８ａの列方向の幅よりも狭くすることが容易にできる。
【０１０５】
これにより、例えば、メモリセルのサイズを維持しつつ、ソースのローカルインターコネクト溝上部寸法を減して、ドレインコンタクトホール開口上部寸法を増やすことができる。
【０１０６】
次に、図１３（Ａ）ないし（Ｃ）に示すように、ドレインコンタクト加工窓パターン３２及びソースのローカルインターコネクト加工溝パターン３４を用い、ＲＩＥ法により第２の窒化シリコン層２９をストッパーとして層間絶縁層３０及び４３をエッチングしてコンタクトホール３５を形成する。
【０１０７】
その後、コンタクトホール３５の底部における第２の窒化シリコン層２９を除去して高濃度のｎ型不純物領域２８ａ、２８ｂを露出させる。
【０１０８】
なお、本実施例においては、図１１ないし図１３に示すように、ドレインコンタクト加工窓パターン３２をマスクとして層間絶縁膜３０及び４３をエッチングしてドレインコンタクトホール３５ａを形成し、その後、ソースのローカルインターコネクト加工溝パターン３４をマスクとして層間絶縁膜３０をエッチングしてソースのローカルインターコネクト溝３５ｂを形成する場合について説明した。
【０１０９】
しかし、この作製順を逆にして、ソースのローカルインターコネクト加工溝パターン３４をマスクとして層間絶縁膜３０及び４３をエッチングしてソースのローカルインターコネクト溝３５ｂを形成し、その後、ドレインコンタクト加工窓パターン３２をマスクとして層間絶縁膜３０をエッチングしてドレインコンタクトホール３５ａを形成してもよい。
【０１１０】
すなわち、行方向に溝状に開口した開口部を有するソースのローカルインターコネクト加工溝パターン３４をマスクとして、層間絶縁膜３０及び４３をエッチングすることにより、ソース拡散層２８ｂに貫通し素子分離領域１８及び素子形成領域１７を横断するローカルインターコネクト溝３５ｂを形成する。その後、穴状に開口した開口部を有し、この開口部の列方向の幅がソースのローカルインターコネクト加工溝パターン３４の開口部の列方向の幅よりも広いドレインコンタクト加工窓パターン３２をマスクとして、層間絶縁膜３０をエッチングすることにより、ドレイン拡散層２８ａに貫通するコンタクトホール３５ａを形成してもよい。
【０１１１】
或いは、フォトリソグラフィ工程にてドレイン用のレジストパターン３１とソース用のレジストパターン３３を同時に露光現像する。
【０１１２】
すなわち、コンタクトホール３５ａを形成するための穴状に開口した第１の開口部、およびローカルインターコネクト溝３５ｂを形成するための行方向に溝状に開口し列方向の幅が第１の開口部の列方向の幅よりも狭い第２の開口部を有するレジストパターンを、１度の露光現像により形成する。
【０１１３】
これにより、コンタクトホール３５ａおよびソースのローカルインターコネクト溝３５ｂを形成するためのフォトリソグラフィ工程を１回にすることができる。
【０１１４】
そして、得られた１つのマスクを用いて、層間絶縁膜３０をエッチングし、同時にコンタクトホール３５ａおよびソースのローカルインターコネクト溝３５ｂを形成するようにしてもよい。
【０１１５】
すなわち、上記レジストパターンをマスクとして、層間絶縁膜３０及び４３をエッチングする。これにより、ドレイン拡散層２８ａに貫通するコンタクトホール３５ａと、ソース拡散層２８ｂに貫通し素子分離領域１８及び素子形成領域１７を横断するローカルインターコネクト溝３５ｂと、を同時に形成してもよい。
【０１１６】
次に、図１４（Ａ）ないし（Ｃ）に示すように、
第１のバリアメタル層３６及び第１のコンタクトプラグ（ドレインコンタクト層）３７ａおよびローカルインターコネクト３７ｂの形成を行う。
【０１１７】
第１のバリアメタル層３６は、スパッタリング法により、チタン膜、窒化チタン膜、又はチタン膜と窒化チタン膜を積層させて形成する。
【０１１８】
さらに、六フッ化タングステンを用いたＣＶＤ法によりタングステン膜をコンタクトホールに埋め込むように堆積する。
【０１１９】
そして、タングステン膜とチタン膜の露出部分をＣＭＰ法により研磨して平坦化する。この工程により、コンタクトホール３５ａにドレイン拡散層２８ａに接続されたコンタクトプラグ３７ａを形成するととともに、ローカルインターコネクト溝３５ｂにソース拡散層２８ｂに接続されたローカルインターコネクト３７ｂが形成される。
【０１２０】
そして、既述の図３（Ａ）ないし（Ｃ）に示すように、ＴＥＯＳ系のＣＶＤ法で第５の酸化シリコン層３８を堆積する。
【０１２１】
その後、フォトリソグラフィ工程により所定のレジストパターンを形成する。
【０１２２】
そして、ＲＩＥ法により第１のコンタクトプラグ３７ａに対応する位置の第５の酸化シリコン層３８にビット線信号引き出し用のコンタクトホールを、あるいはローカルインターコネクト３７ｂに対応する位置の第５の酸化シリコン層３８にソース電位供給用のコンタクトホールを形成する。
【０１２３】
次に、第２のバリアメタル層３９を堆積し、その上にタングステン膜を堆積してコンタクトホールの埋め込みを行う。そして、タングステン膜とチタン膜の露出部分をＣＭＰ法により研磨して平坦化することにより第２のコンタクトプラグ４０ａを形成する。
【０１２４】
その後、ドレイン領域につながっている第２のコンタクトプラグ４０ａ上にビット線に相当する配線４１を形成する。
【０１２５】
また、ソース拡散層２８ｂにつながっている第３のコンタクトプラグ４０ｂ上に共通ソース線４２を形成することにより、メモリセルの素子形成が終了する（図３（Ａ）ないし（Ｃ））。
【０１２６】
以上の製造工程により、ＮＯＲ型フラッシュメモリ１００のメモリセルアレイ領域が形成される。
【０１２７】
既述のように、上記製造方法によれば、ソース拡散層２８ｂの列方向の幅を、ドレイン拡散層２８ａの列方向の幅よりも狭くすることが容易にできる。
【０１２８】
以上のように、本実施例に係るＮＯＲ型フラッシュメモリおよびその製造方法によれば、メモリセルの微細化を図ることができる。
【図面の簡単な説明】
【０１２９】
【図１Ａ】本実施の形態で適用されるＬＩ型のメモリセルを上から見た平面図である。
【図１Ｂ】図１Ａに示すメモリセルの断面を示す断面図である。
【図２】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００のメモリセルアレイの構成を上から見た平面図である。
【図３】図２に示すＮＯＲ型フラッシュメモリ１００のメモリセルアレイの断面を示す図である。
【図４】本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図５】図４に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図６】図５に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図７】図６に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図８】図７に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図９】図８に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１０】図９に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１１】図１０に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１２】図１１に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１３】図１２に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１４】図１３に続く、本実施例１に係るＮＯＲ型フラッシュメモリ１００の製造方法の工程を示す断面図である。
【図１５】図６に示す製造工程におけるＮＯＲ型フラッシュメモリ１００のメモリセルアレイ領域の平面図である。
【図１６】図８に示す製造工程におけるＮＯＲ型フラッシュメモリ１００のメモリセルアレイ領域の平面図である。
【符号の説明】
【０１３０】
ＭＣ  メモリセル
ＢＬ  ビット線
ＬＩ  ソースのローカルインターコネクト
ＣＳＬ  共通ソース線
ＷＬ  ワード線
ＤＣ  ドレインコンタクト
１０  半導体基板
１１  ｐウエル
１２  第１の酸化シリコン層
１３  第１の多結晶シリコン層
１４  第１の窒化シリコン層
１５  第２の酸化シリコン層
１６  トレンチ
１７  素子形成領域
１８  素子分離領域
１９  第２の多結晶シリコン層
２０  ゲート間絶縁層
２１  第３の多結晶シリコン層
２２  タングステンシリサイド層
２３  第３の窒化シリコン層
２４  第４の酸化シリコン層
２５  低濃度のｎ型不純物領域
２６  サイドウォールスペーサ
２７  ゲート電極
２８ａ  高濃度のｎ型不純物領域（ドレイン拡散層）
２８ｂ  高濃度のｎ型不純物領域（ソース拡散層）
２９  第２の窒化シリコン層
３０  層間絶縁層
３１  レジストパターン
３２  ドレインコンタクト加工窓パターン３２
３３  レジストパターン
３４  ソースのローカルインターコネクト加工溝パターン
３５ａ  ドレインコンタクトホール
３５ｂ  ソースのローカルインターコネクト溝
３６  第１のバリアメタル層
３７ａ  第１のコンタクトプラグ（ドレインコンタクト層）
３７ｂ  ローカルインターコネクト
３８  第５の酸化シリコン層
３９  第２のバリアメタル層
４０ａ  第２のコンタクトプラグ
４０ｂ  第３のコンタクトプラグ
４１  ビット線
４２  共通ソース線
４３  層間絶縁膜
４４  メモリセルトランジスタ
１００  ＮＯＲ型フラッシュメモリ
【図１Ａ】
2009158590.tif 000003
【図１Ｂ】
2009158590.tif 000004
【図２】
2009158590.tif 000005
【図３】
2009158590.tif 000006
【図４】
2009158590.tif 000007
【図５】
2009158590.tif 000008
【図６】
2009158590.tif 000009
【図７】
2009158590.tif 000010
【図８】
2009158590.tif 000011
【図９】
2009158590.tif 000012
【図１０】
2009158590.tif 000013
【図１１】
2009158590.tif 000014
【図１２】
2009158590.tif 000015
【図１３】
2009158590.tif 000016
【図１４】
2009158590.tif 000017
【図１５】
2009158590.tif 000018
【図１６】
2009158590.tif 000019