(57)【要約】【課題】変換回路の共有化を図り、回路規模の削減と消費電力の低減を図ることができる動画像符号化装置を得ることを目的とする。【解決手段】ＤＣＴ／ＩＤＣＴ部３が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御２の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うように構成する。【選択図】図１
2009258786.tif 000002
【特許請求の範囲】
【請求項１】
８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の切り替えを制御する切替制御手段と、所定の演算を実施する複数の演算ユニットから構成されており、上記複数の演算ユニットに与えられる信号が上記切替制御手段の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行う１次元演算手段と、上記１次元演算手段の１次元演算結果を転置して格納する演算結果格納手段と、上記１次元演算手段における１次元演算処理の対象信号として、動画像の画素信号又は上記演算結果格納手段に格納されている転置された１次元演算結果を選択する信号選択手段とを備えた動画像符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行う動画像符号化装置に関するものである。
【背景技術】
【０００２】
動画圧縮規格であるＨ．２６４方式で動画像の符号化を行う際には、４×４の整数近似離散コサイン変換又は８×８の整数近似離散コサイン変換を実施する必要がある。
一方、局部復号画像を生成する際には、４×４の整数近似離散コサイン逆変換又は８×８の整数近似離散コサイン逆変換を実施する必要がある。
例えば、以下の特許文献１には、回路規模の削減を図るために、４×４アダマール変換回路と、４×４整数近似離散コサイン変換回路と、８×８整数近似コサイン変換回路とを共有化している技術が開示されている。
ただし、以下の特許文献１には、整数近似離散コサイン逆変換回路を共有化する技術については開示されていない。
【０００３】
【特許文献１】特開２００６−３３２８３６号公報（段落番号［００１４］、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の動画像符号化装置は以上のように構成されているので、Ｈ．２６４方式で動画像の符号化を行う際には、４×４の整数近似離散コサイン変換又は８×８の整数近似離散コサイン変換を実施する必要があり、局部復号画像を生成する際には、４×４の整数近似離散コサイン逆変換又は８×８の整数近似離散コサイン逆変換を実施する必要がある。しかし、これらの変換を実現するには、４種類の変換回路を実装する必要があり、回路規模の増大と消費電力の増大を招くなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、変換回路の共有化を図り、回路規模の削減と消費電力の低減を図ることができる動画像符号化装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る動画像符号化装置は、１次元演算手段が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御手段の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うようにしたものである。
【発明の効果】
【０００７】
この発明によれば、１次元演算手段が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御手段の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うように構成したので、変換回路の共有化が図られ、回路規模の削減と消費電力の低減を図ることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による動画像符号化装置を示す構成図であり、図において、信号選択部１はＤＣＴ／ＩＤＣＴ部３における１次元演算処理の対象信号として、動画像の画素信号又は演算結果格納部４に格納されている信号（ＤＣＴ／ＩＤＣＴ部３の１次元演算結果が転置されている信号）を選択する処理を実施する。なお、信号選択部１は信号選択手段を構成している。
切替制御部２は８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の切り替えを制御する処理を実施する。なお、切替制御部２は切替制御手段を構成している。
【０００９】
ＤＣＴ／ＩＤＣＴ部３は所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御部２の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行う。なお、ＤＣＴ／ＩＤＣＴ部３は１次元演算手段を構成している。
演算結果格納部４はＤＣＴ／ＩＤＣＴ部３の１次元演算結果を転置して格納するメモリである。なお、演算結果格納部４は演算結果格納手段を構成している。
【００１０】
図２は図１のＤＣＴ／ＩＤＣＴ部３の内部を示す構成図である。
ＤＣＴ／ＩＤＣＴ部３は、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ及び演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６から構成されている。
図３は図２のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂの詳細を示す回路図であり、図において、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂは入力ピンｉｎ０，ｉｎ１，ｉｎ２，Ｉｎ３を備えており、切替制御部２が８×８の整数近似離散コサイン変換の実施を指示している場合には、入力ピンｉｎ０から入力される信号を選択して出力ピンｏｕｔに出力し、切替制御部２が４×４の整数近似離散コサイン変換の実施を指示している場合には、入力ピンｉｎ１から入力される信号を選択して出力ピンｏｕｔに出力する。また、切替制御部２が８×８の整数近似離散コサイン逆変換の実施を指示している場合には、入力ピンｉｎ２から入力される信号を選択して出力ピンｏｕｔに出力し、切替制御部２が４×４の整数近似離散コサイン逆変換の実施を指示している場合には、入力ピンｉｎ３から入力される信号を選択して出力ピンｏｕｔに出力する。
【００１１】
図４は図２の演算ユニット２１の詳細を示す回路図であり、図において、入力ピンｕ１−ｉ１はセレクタ１１ａの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ２はセレクタ１１ｂの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ３はセレクタ１１ｃの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ４はセレクタ１１ｄの出力ピンｏｕｔと接続されている。
また、入力ピンｕ１−ｉ５はセレクタ１１ｅの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ６はセレクタ１１ｆの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ７はセレクタ１１ｇの出力ピンｏｕｔと接続され、入力ピンｕ１−ｉ８はセレクタ１１ｈの出力ピンｏｕｔと接続されている。
【００１２】
加算器２１ａは入力ピンｕ１−ｉ１から入力される信号と入力ピンｕ１−ｉ８から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ１に出力する。
加算器２１ｂは入力ピンｕ１−ｉ２から入力される信号と入力ピンｕ１−ｉ７から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ２に出力する。
加算器２１ｃは入力ピンｕ１−ｉ３から入力される信号と入力ピンｕ１−ｉ６から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ３に出力する。
加算器２１ｄは入力ピンｕ１−ｉ４から入力される信号と入力ピンｕ１−ｉ５から入力される信号を加算し、その加算結果を出力ピンｕ１−ｏ４に出力する。
【００１３】
減算器２１ｅは入力ピンｕ１−ｉ４より入力される信号から、入力ピンｕ１−ｉ５より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ５に出力する。
減算器２１ｆは入力ピンｕ１−ｉ３より入力される信号から、入力ピンｕ１−ｉ６より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ６に出力する。
減算器２１ｇは入力ピンｕ１−ｉ２より入力される信号から、入力ピンｕ１−ｉ７より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ７に出力する。
減算器２１ｈは入力ピンｕ１−ｉ１より入力される信号から、入力ピンｕ１−ｉ８より入力される信号を減算し、その減算結果を出力ピンｕ１−ｏ８に出力する。
【００１４】
図５は図２の演算ユニット２２−１の詳細を示す回路図であり、図において、入力ピンｕ２１−ｉ１はセレクタ１２ａの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ２はセレクタ１２ｂの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ３はセレクタ１２ｃの出力ピンｏｕｔと接続され、入力ピンｕ２１−ｉ４はセレクタ１２ｄの出力ピンｏｕｔと接続されている。
加算器２２−１ａは入力ピンｕ２１−ｉ１から入力される信号と入力ピンｕ２１−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ２１−ｏ１に出力する。
加算器２２−１ｂは入力ピンｕ２１−ｉ２から入力される信号と入力ピンｕ２１−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ２１−ｏ２に出力する。
減算器２２−１ｃは入力ピンｕ２１−ｉ２より入力される信号から、入力ピンｕ２１−ｉ３より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ３に出力する。
減算器２２−１ｄは入力ピンｕ２１−ｉ１より入力される信号から、入力ピンｕ２１−ｉ４より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ４に出力する。
【００１５】
図６は図２の演算ユニット２２−２の詳細を示す回路図であり、図において、入力ピンｕ２２−ｉ１はセレクタ１２ｅの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ２はセレクタ１２ｆの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ３はセレクタ１２ｇの出力ピンｏｕｔと接続され、入力ピンｕ２２−ｉ４はセレクタ１２ｈの出力ピンｏｕｔと接続されている。
加算器２２−２ａは入力ピンｕ２２−ｉ１から入力される信号と入力ピンｕ２２−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ２２−ｏ１に出力する。
加算器２２−２ｂは入力ピンｕ２２−ｉ２から入力される信号と入力ピンｕ２２−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ２２−ｏ２に出力する。
減算器２２−２ｃは入力ピンｕ２２−ｉ２より入力される信号から、入力ピンｕ２２−ｉ３より入力される信号を減算し、その減算結果を出力ピンｕ２２−ｏ３に出力する。
減算器２２−２ｄは入力ピンｕ２２−ｉ１より入力される信号から、入力ピンｕ２２−ｉ４より入力される信号を減算し、その減算結果を出力ピンｕ２２−ｏ４に出力する。
【００１６】
図７は図２の演算ユニット２３の詳細を示す回路図であり、図において、入力ピンｕ３−ｉ１はセレクタ１３ａの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ２はセレクタ１３ｂの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ３はセレクタ１３ｃの出力ピンｏｕｔと接続され、入力ピンｕ３−ｉ４はセレクタ１３ｄの出力ピンｏｕｔと接続されている。
１ビットシフト器２３ａは入力ピンｕ３−ｉ１から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｂは入力ピンｕ３−ｉ２から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｃは入力ピンｕ３−ｉ３から入力される信号を１ビット右にシフトする。
１ビットシフト器２３ｄは入力ピンｕ３−ｉ４から入力される信号を１ビット右にシフトする。
【００１７】
セレクタ２３ｅ〜２３ｌは図３のセレクタと同様のセレクタであり、切替制御部２の制御の下、４つの入力ピンから入力されるいずれかの信号を選択して、その信号を出力ピンに出力する。
加算器２３ｍはセレクタ２３ｅにより選択された信号とセレクタ２３ｆにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ１に出力する。
加算器２３ｎはセレクタ２３ｇにより選択された信号とセレクタ２３ｈにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ２に出力する。
加算器２３ｏはセレクタ２３ｉにより選択された信号とセレクタ２３ｊにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ３に出力する。
加算器２３ｐはセレクタ２３ｋにより選択された信号とセレクタ２３ｌにより選択された信号を加算し、その加算結果を出力ピンｕ３−ｏ４に出力する。
【００１８】
図８は図２の演算ユニット２４の詳細を示す回路図であり、図において、入力ピンｕ４−ｉ１はセレクタ１４ａの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ２はセレクタ１４ｂの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ３はセレクタ１４ｃの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ４はセレクタ１４ｄの出力ピンｏｕｔと接続されている。
また、入力ピンｕ４−ｉ５はセレクタ１４ｅの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ６はセレクタ１４ｆの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ７はセレクタ１４ｇの出力ピンｏｕｔと接続され、入力ピンｕ４−ｉ８はセレクタ１４ｈの出力ピンｏｕｔと接続されている。
【００１９】
加算器２４ａは入力ピンｕ４−ｉ１から入力される信号と入力ピンｕ４−ｉ２から入力される信号を加算し、その加算結果を出力ピンｕ４−ｏ１に出力する。
加算器２４ｂは入力ピンｕ４−ｉ３から入力される信号と入力ピンｕ４−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ４−ｏ２に出力する。
減算器２４ｃは入力ピンｕ４−ｉ５より入力される信号から、入力ピンｕ４−６より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ３に出力する。
減算器２４ｄは入力ピンｕ４−ｉ７より入力される信号から、入力ピンｕ４−８より入力される信号を減算し、その減算結果を出力ピンｕ２１−ｏ４に出力する。
【００２０】
図９は図２の演算ユニット２５の詳細を示す回路図であり、図において、入力ピンｕ５−ｉ１はセレクタ１５ａの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ２はセレクタ１５ｂの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ３はセレクタ１５ｃの出力ピンｏｕｔと接続され、入力ピンｕ５−ｉ４はセレクタ１５ｄの出力ピンｏｕｔと接続されている。
１ビットシフト器２５ａは入力ピンｕ５−ｉ３から入力される信号を１ビット右にシフトする。
１ビットシフト器２５ｂは入力ピンｕ５−ｉ４から入力される信号を１ビット右にシフトする。
【００２１】
加算器２５ｃは入力ピンｕ５−ｉ１から入力される信号と入力ピンｕ５−ｉ２から入力される信号を加算し、その加算結果を出力ピンｕ５−ｏ１に出力する。
減算器２５ｄは入力ピンｕ５−ｉ１より入力される信号から、入力ピンｕ５−２より入力される信号を減算し、その減算結果を出力ピンｕ５−ｏ３に出力する。
加算器２５ｅは１ビットシフト器２５ａにより１ビット右にシフトされた信号と入力ピンｕ５−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ５−ｏ３に出力する。
減算器２５ｆは１ビットシフト器２５ｂにより１ビット右にシフトされた信号から、入力ピンｕ５−３より入力される信号を減算し、その減算結果を出力ピンｕ５−ｏ４に出力する。
【００２２】
図１０は図２の演算ユニット２６の詳細を示す回路図であり、図において、入力ピンｕ６−ｉ１は演算ユニット２４の出力ピンｕ４−ｏ２と接続され、入力ピンｕ６−ｉ２はセレクタ１６ａの出力ピンｏｕｔと接続され、入力ピンｕ６−ｉ３は演算ユニット２４の出力ピンｕ４−ｏ３と接続され、入力ピンｕ６−ｉ４はセレクタ１６ｂの出力ピンｏｕｔと接続されている。
【００２３】
２ビットシフト器２６ａは入力ピンｕ６−ｉ１から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｂは入力ピンｕ６−ｉ３から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｃは入力ピンｕ６−ｉ２から入力される信号を２ビット右にシフトする。
２ビットシフト器２６ｄは入力ピンｕ６−ｉ４から入力される信号を２ビット右にシフトする。
【００２４】
加算器２６ｅは２ビットシフト器２６ａにより２ビット右にシフトされた信号と入力ピンｕ６−ｉ４から入力される信号を加算し、その加算結果を出力ピンｕ６−ｏ１に出力する。
減算器２６ｆは入力ピンｕ６−ｉ２より入力される信号から、２ビットシフト器２６ｂにより２ビット右にシフトされた信号を減算し、その減算結果を出力ピンｕ６−ｏ２に出力する。
加算器２６ｇは２ビットシフト器２６ｃにより２ビット右にシフトされた信号と入力ピンｕ６−ｉ３から入力される信号を加算し、その加算結果を出力ピンｕ６−ｏ３に出力する。
減算器２６ｈは２ビットシフト器２６ｄにより２ビット右にシフトされた信号から、入力ピンｕ６−ｉ１より入力される信号を減算し、その減算結果を出力ピンｕ６−ｏ４に出力する。
【００２５】
次に動作について説明する。
切替制御部２は、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の切り替えを制御する。
例えば、８×８の整数近似離散コサイン変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ０から入力される信号を選択すべき指示を出力する。
【００２６】
したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７となり、ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン変換の結果である出力信号は、Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７となる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７は、信号選択部１により選択される動画像の画素信号である。
【００２７】
以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈは、信号選択部１から入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７が与えられると、その入力信号ｘ０，ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，ｘ７を選択して演算ユニット２１の入力ピンｕ１−ｉ１〜ｕ１−ｉ８に出力する。
セレクタ１２ａ〜１２ｄは、演算ユニット２１の出力ピンｕ１−ｏ１〜ｕ１−ｏ４から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、演算ユニット２１の出力ピンｕ１−ｏ８〜ｕ１−ｏ５から出力される信号を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。
【００２８】
セレクタ１３ａ〜１３ｄは、演算ユニット２１の出力ピンｕ１−ｏ８，ｕ１−ｏ５，ｕ１−ｏ６，ｕ１−ｏ７から出力される信号を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ３，ｕ２２−ｏ４，ｕ２２−ｏ１から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ４−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。
【００２９】
セレクタ１５ａ〜１５ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１〜ｕ２１−ｏ４から出力される信号を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、演算ユニット２４の出力ピンｕ４−ｏ４，ｕ４−ｏ１から出力される信号を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。
【００３０】
下記の表１は、演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力される信号を示す一覧表である。
【表１】
2009258786.tif 000003
【００３１】
上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、８×８の整数近似離散コサイン変換が行われる。
ａ０＝ｘ０＋ｘ７
ａ１＝ｘ１＋ｘ６
ａ２＝ｘ２＋ｘ５
ａ３＝ｘ３＋ｘ４
ａ４＝ｘ０−ｘ７
ａ５＝ｘ１−ｘ６
ａ６＝ｘ２−ｘ５
ａ７＝ｘ３−ｘ４
ｂ０＝ａ０＋ａ３
ｂ１＝ａ１＋ａ２
ｂ２＝ａ０−ａ３
ｂ３＝ａ１−ａ２
ｂ４＝ａ５＋ａ６＋（ａ４／２＋ａ４）
ｂ５＝ａ４−ａ７−（ａ６／２＋ａ６）
ｂ６＝ａ４＋ａ７−（ａ５／２＋ａ５）
ｂ７＝ａ５−ａ６＋（ａ７／２＋ａ７）
Ｙ０＝ｂ０＋ｂ１
Ｙ２＝ｂ２＋ｂ３／２
Ｙ４＝ｂ０−ｂ１
Ｙ６＝ｂ２／２−ｂ３
Ｙ１＝ｂ４＋ｂ７／４
Ｙ３＝ｂ５＋ｂ６／４
Ｙ５＝ｂ６−ｂ５／４
Ｙ７＝−ｂ７＋ｂ４／４
【００３２】
ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン変換の１次元演算結果である出力信号Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７は、外部に出力されるほか、転置されて演算結果格納部４に格納される。
【００３３】
次に、切替制御部２が４×４の整数近似離散コサイン変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ１から入力される信号を選択すべき指示を出力する。
ただし、４×４の整数近似離散コサイン変換の場合、２行又は２列同時の処理を行うようにする。
【００３４】
したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｘ０（ａ），ｘ１（ａ），ｘ２（ａ），ｘ３（ａ）とｘ０（ｂ），ｘ１（ｂ），ｘ２（ｂ），ｘ３（ｂ）の２セットになり、ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン変換の結果である出力信号は、ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ）とｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）の２セットになる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｘ０（ａ），ｘ１（ａ），ｘ２（ａ），ｘ３（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ２（ｂ），ｘ３（ｂ）は、信号選択部１により選択される動画像の画素信号である。
【００３５】
以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈは、信号選択部１から入力信号ｘ０（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ１（ａ），ｘ２（ａ），ｘ２（ｂ），ｘ３（ｂ），ｘ３（ａ）が与えられると、その入力信号ｘ０（ａ），ｘ０（ｂ），ｘ１（ｂ），ｘ１（ａ），ｘ２（ａ），ｘ２（ｂ），ｘ３（ｂ），ｘ３（ａ）を選択して演算ユニット２１の入力ピンｕ１−ｉ１〜ｕ１−ｉ８に出力する。
セレクタ１２ａ〜１２ｄは、演算ユニット２１の出力ピンｕ１−ｏ１〜ｕ１−ｏ４から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、演算ユニット２１の出力ピンｕ１−ｏ８〜ｕ１−ｏ５から出力される信号を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。
【００３６】
セレクタ１３ａ〜１３ｄは、０値を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ１，ｕ２２−ｏ４，ｕ２２−ｏ３から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２１の出力ピンｕ１−ｏ７，ｕ１−ｏ８，ｕ１−ｏ５，ｕ１−ｏ６から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。
【００３７】
セレクタ１５ａ〜１５ｄは、０値を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、０値を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。
【００３８】
下記の表２は、演算ユニット２１，２２−１，２２−２，２４に入力される信号を示す一覧表である。
【表２】
2009258786.tif 000004
【００３９】
上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、４×４の整数近似離散コサイン変換が行われる。
ａ０（ａ）＝ｘ０（ａ）＋ｘ３（ａ）
ａ１（ａ）＝ｘ１（ａ）＋ｘ２（ａ）
ａ２（ａ）＝ｘ１（ａ）−ｘ２（ａ）
ａ３（ａ）＝ｘ０（ａ）−ｘ３（ａ）
ｂ０（ａ）＝ａ０（ａ）＋ａ１（ａ）
ｂ１（ａ）＝２×ａ３（ａ）＋ａ２（ａ）
ｂ２（ａ）＝ａ０（ａ）−ａ１（ａ）
ｂ３（ａ）＝ａ３（ａ）−２×ａ２（ａ）
ａ０（ｂ）＝ｘ０（ｂ）＋ｘ３（ｂ）
ａ１（ｂ）＝ｘ１（ｂ）＋ｘ２（ｂ）
ａ２（ｂ）＝ｘ１（ｂ）−ｘ２（ｂ）
ａ３（ｂ）＝ｘ０（ｂ）−ｘ３（ｂ）
ｂ０（ｂ）＝ａ０（ｂ）＋ａ１（ｂ）
ｂ１（ｂ）＝２×ａ３（ｂ）＋ａ２（ｂ）
ｂ２（ｂ）＝ａ０（ｂ）−ａ１（ｂ）
ｂ３（ｂ）＝ａ３（ｂ）−２×ａ２（ｂ）
【００４０】
ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン変換の１次元演算結果である出力信号ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ），ｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）は、外部に出力されるほか、転置されて演算結果格納部４に格納される。
【００４１】
次に、切替制御部２が８×８の整数近似離散コサイン逆変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ２から入力される信号を選択すべき指示を出力する。
【００４２】
したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７となり、ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン逆変換の結果である出力信号は、ｇ０，ｇ１，ｇ２，ｇ３，ｇ４，ｇ５，ｇ６，ｇ７となる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７は、信号選択部１により選択される演算結果格納部４の信号、即ち、８×８の整数近似離散コサイン変換の１次元演算結果Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７が転置された信号である。
【００４３】
以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１〜ｕ２１−ｏ４から出力される信号を選択して演算ユニット２２の入力ピンｕ１−ｉ１〜ｕ１−ｉ４に出力する。
セレクタ１１ｅ〜１１ｈは、演算ユニット２６の出力ピンｕ６−ｏ３，ｕ６−ｏ１，ｕ６−ｏ４，ｕ６−ｏ２から出力される信号を選択して演算ユニット２１の入力ピンｕ１−ｉ５〜ｕ１−ｉ８に出力する。
【００４４】
セレクタ１２ａ〜１２ｄは、演算ユニット２５の出力ピンｕ５−ｏ１，ｕ５−ｏ２，ｕ５−ｏ４，ｕ５−ｏ３から出力される信号を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、入力信号ｄ７，ｄ５，ｄ３，ｄ１を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。
【００４５】
セレクタ１３ａ〜１３ｄは、入力信号ｄ１，ｄ５，ｄ７，ｄ３を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２２−２の出力ピンｕ２２−ｏ２，ｕ２２−ｏ４，ｕ２２−ｏ３，ｕ２２−ｏ１から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ４−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。
【００４６】
セレクタ１５ａ〜１５ｄは、入力信号ｄ０，ｄ４，ｄ６，ｄ２を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、演算ユニット２４の出力ピンｕ４−ｏ１，ｕ４−ｏ４から出力される信号を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。
【００４７】
下記の表３は、演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力される信号を示す一覧表である。
【表３】
2009258786.tif 000005
【００４８】
上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、８×８の整数近似離散コサイン逆変換が行われる。
ｅ０＝ｄ０＋ｄ４
ｅ１＝−ｄ３＋ｄ５−（ｄ７＋ｄ７／２）
ｅ２＝ｄ０−ｄ４
ｅ３＝ｄ１＋ｄ７−（ｄ３＋ｄ３／２）
ｅ４＝ｄ２／２−ｄ６
ｅ５＝−ｄ１＋ｄ７＋（ｄ５＋ｄ５／２）
ｅ６＝ｄ２＋ｄ６／２
ｅ７＝ｄ３＋ｄ５＋（ｄ１＋ｄ１／２）
ｆ０＝ｅ０＋ｅ６
ｆ１＝ｅ１＋ｅ７／４
ｆ２＝ｅ２＋ｅ４
ｆ３＝ｅ３＋ｅ５／４
ｆ４＝ｅ２−ｅ４
ｆ５＝ｅ３／４−ｅ５
ｆ６＝ｅ０−ｅ６
ｆ７＝ｅ７−ｅ１／４
ｇ０＝ｆ０＋ｆ７
ｇ１＝ｆ２＋ｆ５
ｇ２＝ｆ３＋ｆ４
ｇ３＝ｆ１＋ｆ６
ｇ４＝ｆ６−ｆ１
ｇ５＝ｆ４−ｆ３
ｇ６＝ｆ２−ｆ５
ｇ７＝ｆ０−ｆ７
【００４９】
ＤＣＴ／ＩＤＣＴ部３による８×８の整数近似離散コサイン逆変換の１次元演算結果である出力信号ｇ０，ｇ１，ｇ２，ｇ３，ｇ４，ｇ５，ｇ６，ｇ７は、外部に出力されるほか、転置されて演算結果格納部４に格納される。
【００５０】
次に、切替制御部２が４×４の整数近似離散コサイン逆変換を実施させる場合には、ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌに対して、入力ピンｉｎ３から入力される信号を選択すべき指示を出力する。
ただし、４×４の整数近似離散コサイン逆変換の場合、２行又は２列同時の処理を行うようにする。
【００５１】
したがって、この場合、ＤＣＴ／ＩＤＣＴ部３の入力信号は、ｃ０（ａ），ｃ１（ａ），ｃ２（ａ），ｃ３（ａ）とｃ０（ｂ），ｃ１（ｂ），ｃ２（ｂ），ｃ３（ｂ）の２セットになり、ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン逆変換の結果である出力信号は、ｅ０（ａ），ｅ１（ａ），ｅ２（ａ），ｅ３（ａ）とｅ０（ｂ），ｅ１（ｂ），ｅ２（ｂ），ｅ３（ｂ）の２セットになる。
なお、ＤＣＴ／ＩＤＣＴ部３の入力信号ｃ０（ａ），ｃ１（ａ），ｃ２（ａ），ｃ３（ａ），ｃ０（ｂ），ｃ１（ｂ），ｃ２（ｂ），ｃ３（ｂ）は、信号選択部１により選択される演算結果格納部４の信号、即ち、４×４の整数近似離散コサイン変換の１次元演算結果ｂ０（ａ），ｂ１（ａ），ｂ２（ａ），ｂ３（ａ），ｂ０（ｂ），ｂ１（ｂ），ｂ２（ｂ），ｂ３（ｂ）が転置された信号である。
【００５２】
以下、ＤＣＴ／ＩＤＣＴ部３の処理内容を具体的に説明する。
ＤＣＴ／ＩＤＣＴ部３のセレクタ１１ａ〜１１ｄは、演算ユニット２２−１の出力ピンｕ２１−ｏ１，ｕ２１−ｏ４，ｕ２１−ｏ２，ｕ２１−ｏ３から出力される信号を選択して演算ユニット２２の入力ピンｕ１−ｉ１〜ｕ１−ｉ４に出力する。
セレクタ１１ｅ〜１１ｈは、演算ユニット２４の出力ピンｕ４−ｏ４，ｕ４−ｏ２，ｕ４−ｏ３，ｕ４−ｏ１から出力される信号を選択して演算ユニット２１の入力ピンｕ１−ｉ５〜ｕ１−ｉ８に出力する。
【００５３】
セレクタ１２ａ〜１２ｄは、入力信号ｃ０（ａ），ｃ０（ｂ），ｃ２（ｂ），ｃ２（ａ）を選択して演算ユニット２２−１の入力ピンｕ２１−ｉ１〜ｕ２１−ｉ４に出力する。
また、セレクタ１２ｅ〜１２ｈは、０値を選択して演算ユニット２２−２の入力ピンｕ２２−ｉ１〜ｕ２２−ｉ４に出力する。
【００５４】
セレクタ１３ａ〜１３ｄは、入力信号ｃ３（ａ），ｃ３（ｂ），ｃ１（ａ），ｃ１（ｂ）を選択して演算ユニット２３の入力ピンｕ３−ｉ１〜ｕ３−ｉ４に出力する。
セレクタ１４ａ，１４ｃ，１４ｅ，１４ｇは、演算ユニット２３の出力ピンｕ３−ｏ１，ｕ３−ｏ２，ｕ３−ｏ３，ｕ３−ｏ４から出力される信号を選択して演算ユニット２４の入力ピンｕ４−ｉ１，ｕ４−ｉ３，ｕ４−ｉ５，ｕ４−ｉ７に出力する。
また、セレクタ１４ｂ，１４ｄ，１４ｆ，１４ｈは、入力信号ｃ１（ａ），ｃ１（ｂ），ｃ３（ａ），ｃ３（ｂ）を選択して演算ユニット２４の入力ピンｕ４−ｉ２，ｕ４−ｉ４，ｕ４−ｉ６，ｕ４−ｉ８に出力する。
【００５５】
セレクタ１５ａ〜１５ｄは、０値を選択して演算ユニット２５の入力ピンｕ５−ｉ１〜ｕ５−ｉ４に出力する。
セレクタ１６ａ〜１６ｂは、０値を選択して演算ユニット２６の入力ピンｕ６−ｉ２，ｕ６−ｉ４に出力する。
【００５６】
下記の表４は、演算ユニット２１，２２−１，２３，２４に入力される信号を示す一覧表である。
【表４】
2009258786.tif 000006
【００５７】
上記の信号が演算ユニット２１，２２−１，２２−２，２３，２４，２５，２６に入力されることにより、下記に示すような演算が実施され、４×４の整数近似離散コサイン逆変換が行われる。
ｄ０（ａ）＝ｃ０（ａ）＋ｃ２（ａ）
ｄ１（ａ）＝ｃ０（ａ）−ｃ２（ａ）
ｄ２（ａ）＝ｃ１（ａ）／２−ｃ３（ａ）
ｄ３（ａ）＝ｃ１（ａ）＋ｃ３（ａ）／２
ｅ０（ａ）＝ｄ０（ａ）＋ｄ３（ａ）
ｅ１（ａ）＝ｄ１（ａ）＋ｄ２（ａ）
ｅ２（ａ）＝ｄ１（ａ）−ｄ２（ａ）
ｅ３（ａ）＝ｄ０（ａ）−ｄ３（ａ）
ｄ０（ｂ）＝ｃ０（ｂ）＋ｃ２（ｂ）
ｄ１（ｂ）＝ｃ０（ｂ）−ｃ２（ｂ）
ｄ２（ｂ）＝ｃ１（ｂ）／２−ｃ３（ｂ）
ｄ３（ｂ）＝ｃ１（ｂ）＋ｃ３（ｂ）／２
ｅ０（ｂ）＝ｄ０（ｂ）＋ｄ３（ｂ）
ｅ１（ｂ）＝ｄ１（ｂ）＋ｄ２（ｂ）
ｅ２（ｂ）＝ｄ１（ｂ）−ｄ２（ｂ）
ｅ３（ｂ）＝ｄ０（ｂ）−ｄ３（ｂ）
【００５８】
ＤＣＴ／ＩＤＣＴ部３による４×４の整数近似離散コサイン逆変換の１次元演算結果である出力信号ｅ０（ａ），ｅ１（ａ），ｅ２（ａ），ｅ３（ａ），ｅ０（ｂ），ｅ１（ｂ），ｅ２（ｂ），ｅ３（ｂ）は、外部に出力されるほか、転置されて演算結果格納部４に格納される。
【００５９】
以上で明らかなように、この実施の形態１によれば、ＤＣＴ／ＩＤＣＴ部３が所定の演算を実施する複数の演算ユニットから構成されており、複数の演算ユニットに与えられる信号が切替制御２の制御の下で切り替えられて、８×８の整数近似離散コサイン変換、４×４の整数近似離散コサイン変換、８×８の整数近似離散コサイン逆変換又は４×４の整数近似離散コサイン逆変換の１次元演算を行うように構成したので、変換回路の共有化が図られ、回路規模の削減と消費電力の低減を図ることができる効果を奏する。
【００６０】
なお、この実施の形態１では、セレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌが４入力であるものについて示したが、演算に必要な最小の入力数とすることも可能である。
【図面の簡単な説明】
【００６１】
【図１】この発明の実施の形態１による動画像符号化装置を示す構成図である。
【図２】図１のＤＣＴ／ＩＤＣＴ部３の内部を示す構成図である。
【図３】図２のセレクタ１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂの詳細を示す回路図である。
【図４】図２の演算ユニット２１の詳細を示す回路図である。
【図５】図２の演算ユニット２２−１の詳細を示す回路図である。
【図６】図２の演算ユニット２２−２の詳細を示す回路図である。
【図７】図２の演算ユニット２３の詳細を示す回路図である。
【図８】図２の演算ユニット２４の詳細を示す回路図である。
【図９】図２の演算ユニット２５の詳細を示す回路図である。
【図１０】図２の演算ユニット２６の詳細を示す回路図である。
【符号の説明】
【００６２】
１  信号選択部（信号選択手段）、２  切替制御部（切替制御手段）、３  ＤＣＴ／ＩＤＣＴ部（１次元演算手段）、４  演算結果格納部（演算結果格納手段）、１１ａ〜１１ｈ，１２ａ〜１２ｈ，１３ａ〜１３ｄ，１４ａ〜１４ｈ，１５ａ〜１５ｄ，１６ａ〜１６ｂ，２３ｅ〜２３ｌ  セレクタ、２１，２２−１，２２−２，２３，２４，２５，２６  演算ユニット、２１ａ〜２１ｄ，２２−１ａ，２２−１ｂ，２２−２ａ，２２−２ｂ，２３ｍ〜２３ｐ，２４ａ，２４ｂ，２５ｃ，２５ｅ，２６ｅ，２６ｇ  加算器、２１ｅ〜２１ｈ，２２−１ｃ，２２−１ｄ，２２−２ｃ，２２−２ｄ，２４ｃ，２４ｄ，２５ｄ，２５ｆ，２６ｆ，２６ｈ  減算器、２３ａ〜２３ｄ，２５ａ，２５ｂ  １ビットシフト器、２６ａ〜２６ｄ  ２ビットシフト器。
【図１】
2009258786.tif 000007
【図２】
2009258786.tif 000008
【図３】
2009258786.tif 000009
【図４】
2009258786.tif 000010
【図５】
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【図６】
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【図７】
2009258786.tif 000013
【図８】
2009258786.tif 000014
【図９】
2009258786.tif 000015
【図１０】
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