(57)【要約】【課題】パネル製造工程におけるパネルの静電気破壊を除去し、歩留まりを向上させる。【解決手段】基板１上に複数の薄膜トランジスタｔと複数のコンデンサｃを配置してなる半導体装置において、複数のコンデンサｃの第１の電極は複数の薄膜トランジスタｔのソースに接続されており、複数のコンデンサｃの第２の電極は共通電極バイアスラインVs-lineと接続されており、複数の薄膜トランジスタのゲート電極は複数のゲートラインVg-lineに接続されており、複数の薄膜トランジスタのドレインは複数の転送ラインSig-lineに接続されており、共通電極バイアスラインと複数のゲートラインと複数の転送ラインとが電気的に接続されている。【選択図】図１
2009294686.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極及び第２の電極を有するコンデンサと前記コンデンサの第１の電極にソースまたはドレインの一方が接続された薄膜トランジスタとがマトリックス状に複数配置された領域と、前記領域の外周部と、前記領域と前記外周部との間に配されておりスライスされることにより除去されるべきスライス領域とを有している半導体装置であって、
前記領域には、
複数の前記コンデンサの第２の電極に接続されたバイアスラインと、
複数行の前記薄膜トランジスタのゲート電極に接続された複数のゲートラインと、
複数列の前記薄膜トランジスタのソースまたはドレインの他方が接続された複数の転送ラインと、
前記バイアスラインに接続された一端と、前記ゲートラインに接続された他端とを有する第１の抵抗と、
隣接する２つの前記ゲートラインのうちの一方のゲートラインに接続された一端と、他方のゲートラインに接続された他端とをそれぞれ有する複数の第２の抵抗と、
が配され、
前記外周部には、
前記バイアスラインと前記転送ラインとの間に接続された第３の抵抗と、
隣接する前記転送ラインの間にそれぞれ接続された複数の第４の抵抗と、
が配され、
前記スライス領域には、
前記バイアスライン及び前記第１の抵抗の前記一端に接続された一端と、前記第３の抵抗の一端に接続された他端とを有する第１の半導体層と、
前記転送ラインに接続された一端と、前記第４の抵抗の一端又は前記第３の抵抗の他端に接続された他端とをそれぞれ有する複数の第２の半導体層と、
が配されている
ことを特徴とする半導体装置。
【請求項２】
前記第１の抵抗は、半導体層である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
スライス後に前記領域の周辺となる領域には、
前記複数の転送ラインに接続され、前記複数の転送ラインにより転送された信号を処理する信号処理ＩＣと、
前記バイアスラインに接続され、前記バイアスラインへバイアスを印加するバイアス印加部と、
前記バイアスラインと前記バイアス印加部との間に接続された第５の抵抗と、
前記複数のゲートラインに接続され、前記複数のゲートラインのそれぞれへ電圧を印加するドライバと、
前記複数のゲートラインと前記ドライバとの間に接続された複数の第６の抵抗と、
が配されることが予定されており、
前記第２の抵抗の値Ｒｓは、前記薄膜トランジスタのスレッショルド電圧をＶth、前記薄膜トランジスタをオンさせるために前記ドライバにより印加される電圧の値をＶgh、前記薄膜トランジスタをオフさせるために前記ドライバにより印加される電圧の値をＶgl、前記第５の抵抗の値をＲｏ、前記第６の抵抗の値をＲｏとするとき、
Ｒｓ＞（Ｖgl＋Ｖgh−２Ｖth）Ｒｏ／（Ｖth−Ｖgl）
を満たす
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の抵抗の値Ｒvs-gは、
Ｒvs-g＞Ｒｓ、かつ、Ｒvs-g＞１００Ｒｏ
を満たす
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記領域には、
前記複数列の前記コンデンサの第２の電極に接続された複数の前記バイアスラインが配され、
さらに、複数の前記バイアスラインの間に接続された第７の抵抗が配され、
前記第７の抵抗の値Ｒvs-vsは、
Ｒvs-vs＞１００Ｒｏ
を満たす
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
第１の電極及び第２の電極を有するコンデンサと前記コンデンサの第１の電極にソースまたはドレインの一方が接続された薄膜トランジスタとをそれぞれ含む複数の素子がマトリックス状に配置された領域と、前記領域の外周部と、前記領域と前記外周部との間に配されておりスライスされることにより除去されるべきスライス領域とを有している半導体装置の製造方法であって、
前記領域に、複数の前記コンデンサの第２の電極に接続されたバイアスラインと、複数行の前記薄膜トランジスタのゲート電極に接続された複数のゲートラインと、複数列の前記薄膜トランジスタのソース又はドレインの他方が接続された複数の転送ラインと、前記バイアスラインに接続された一端と、前記ゲートラインに接続された他端とを有する第１の抵抗と、隣接する２つの前記ゲートラインのうちの一方のゲートラインに接続された一端と、他方のゲートラインに接続された他端とをそれぞれ有する複数の第２の抵抗とを配し、前記外周部に、前記バイアスラインと前記転送ラインとの間に接続された第３の抵抗と、隣接する前記転送ラインの間にそれぞれ接続された複数の第４の抵抗とを配し、前記スライス領域に、前記バイアスライン及び前記第１の抵抗の前記一端に接続された一端と、前記第３の抵抗の一端に接続された他端とを有する第１の半導体層と、前記転送ラインに接続された一端と、前記第４の抵抗の一端又は前記第３の抵抗の他端に接続された他端とをそれぞれ有する複数の第２の半導体層とを配する第１のステップと、
前記第１の半導体層及び前記第２の半導体層が除去されるように前記スライス領域がスライスされることにより、前記外周部における前記第３の抵抗の抵抗を前記バイアスライン及び前記転送ラインから切り離すとともに、前記外周部における前記複数の第４の抵抗を前記複数の転送ラインから切り離す第２のステップと、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の製造方法に係わり、特にＴＦＴを用いた液晶パネルや光電変換装置として好適に用いられる半導体装置、及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
近年、ＴＦＴを用いたパネルの大判化が急速に進んでいる。ＴＦＴを用いた液晶パネルの製造技術の発展や、光電変換素子を有するエリアセンサーの各分野への利用（例えば、Ｘ線撮像装置）の影響によるものである。また、その大判化の流れとともに、パターンピッチの微細化が進んでいる。これに伴い、パネル製造工程における歩留まりの低下がおこっている。その原因として、次のようなことが考えられる。
【０００３】
（１）パネルの大判化が進むにつれ、パネルあたりの配線距離が増加し、断線確率があがった。
【０００４】
（２）パネルの微細化が進むにつれ、パネルあたりのＴＦＴや配線クロス部の面積が増加したため、ショートの確率があがった。
【０００５】
（３）静電気破壊（ＥＳＤ）の発生。パネルサイズの大判化によりパネルとの接触部の面積が大きくなり、静電気の摩擦帯電、剥離帯電量が増加し、かつ、均一で即座な除電が難しくなっている。そして、パターンピッチの微細化により上下のパターンクロス部数が増加することから、ＥＳＤによる不良発生確率が上がった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの原因のうち、（３）にあげたパネルのＥＳＤに対しては、共通電極バイアスライン（Vs line）、ゲートライン（Vg line）、もしくは、共通電極バイアスライン（Vs line）、ゲートライン（Vg line）、転送ライン（Sigline）を金属ラインにより接続し、各ラインを接続することが有効であるが、これら接続された各ラインは途中工程で分離することが求められる。この分離はたとえばダイヤモンド粒子を樹脂材料で固めたブレードを用いたパネルスライス工程で行うことができるが、金属配線部の切断を行うことにより、金属部のカケ（チッピング）による配線異常や、金属部の伸びによる金属配線間のショート、また、スライス時の水や熱による金属の疲労や腐食における信頼性に影響を及ぼすなどの問題が出てくる場合がある。
【０００７】
本発明は、ＴＦＴマトリックスパネルを有する半導体装置において、製造工程における静電気破壊（ＥＳＤ）を効果的に防止することができ、より歩留まり向上を実現できる半導体装置を提供することを目的とする。
【０００８】
本発明は、配線ライン間に所望の抵抗を挿入して、つまり、ライン間を所望の抵抗接続してスライス工程による分離工程を必ずしも必要とせず、分離工程が必要な場合も金属配線のない部分で行なうことが可能になる半導体装置を提供することを目的とする。また、金属導体部分のスライス工程による分離で生じる問題を生ずることなく静電気破壊を防止することができる半導体装置を提供することを目的とする。
【０００９】
加えて、本発明は各配線間が抵抗を介して電気的に接続されているため、その静電気破壊の防止効果が最終的な装置内への設置まで充分に効果を発揮することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の１つの側面に係る半導体装置は、第１の電極及び第２の電極を有するコンデンサと前記コンデンサの第１の電極にソースまたはドレインの一方が接続された薄膜トランジスタとがマトリックス状に複数配置された領域と、前記領域の外周部と、前記領域と前記外周部との間に配されておりスライスされることにより除去されるべきスライス領域とを有している半導体装置であって、前記領域には、複数の前記コンデンサの第２の電極に接続されたバイアスラインと、複数行の前記薄膜トランジスタのゲート電極に接続された複数のゲートラインと、複数列の前記薄膜トランジスタのソースまたはドレインの他方が接続された複数の転送ラインと、前記バイアスラインに接続された一端と、前記ゲートラインに接続された他端とを有する第１の抵抗と、隣接する２つの前記ゲートラインのうちの一方のゲートラインに接続された一端と、他方のゲートラインに接続された他端とをそれぞれ有する複数の第２の抵抗とが配され、前記外周部には、前記バイアスラインと前記転送ラインとの間に接続された第３の抵抗と、隣接する前記転送ラインの間にそれぞれ接続された複数の第４の抵抗とが配され、前記スライス領域には、前記バイアスライン及び前記第１の抵抗の前記一端に接続された一端と、前記第３の抵抗の一端に接続された他端とを有する第１の半導体層と、前記転送ラインに接続された一端と、前記第４の抵抗の一端又は前記第３の抵抗の他端に接続された他端とをそれぞれ有する複数の第２の半導体層とが配されていることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、前記共通電極バイアスライン（Vs line）と前記複数のゲートライン（Vg line）、もしくは、前記共通電極バイアスラインと前記複数のVg lineと前記複数の転送ライン（Sigline）を接続することを可能とするものであり、パネル製造工程の静電気の発生に対し、前記共通電極バイアスラインと前記複数のゲートライン、もしくは、前記共通電極バイアスラインと前記複数のゲートラインと前記複数の転送ラインを同電位に保つことにより、前記接続された各ライン間の静電気破壊（ＥＳＤ）の防止を可能とし、歩留まりの向上を図るものである。
【００１２】
また、本発明の半導体装置は、ライン間にある抵抗を持たして接続することにより、スライス工程において分離する必要をなくすことを可能とし、また、スライス工程において分離する際は、半導体層においてスライスすることにより前記信頼性の問題を除去することを可能とするものである。
【００１３】
以上に説明したように、本発明によれば、ＴＦＴマトリックスパネルを用いた半導体装置において、製造工程における静電気破壊（ＥＳＤ）を効果的に防止することができ、より歩留まり向上を実現できる。
【００１４】
本発明によれば、配線ライン間に所望の抵抗を挿入してある、つまり、ライン間を所望の抵抗接続しているため、スライス工程による分離工程を必ずしも必要とせず、分離工程が必要な場合も金属配線のない部分で行なうことが可能となる。したがって、金属導体部分のスライス工程による分離で生じる問題を生ずることなく静電気破壊を防止することができる。
【００１５】
加えて、本発明によれば各配線間が抵抗を介して電気的に接続されているため、その静電気破壊の防止効果は最終的な装置内への設置まで充分に効果を発揮することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の一例を説明するための概略的等価回路図である。
【図２】本発明の半導体装置の一例を説明するための概略的平面図である。
【図３】（ａ）、（ｂ）は動作の一例を説明するための等価回路図である。
【図４】本発明の半導体装置の一例を説明するための概略的等価回路図である。
【図５】本発明の半導体装置の一例を説明するための概略的平面図である。
【図６】スライス部の一例を示す模式的断面図である。
【図７】スライス部の一例を示す模式的断面図である。
【図８】本発明の半導体装置の一例を説明するための概略的等価回路図である。
【図９】本発明の半導体装置の一例を説明するための概略的平面図である。
【図１０】本発明の半導体装置の一例を説明するための概略的平面図である。
【図１１】本発明の半導体装置の一例を説明するための概略的平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１８】
〔実施例１〕以下、本発明の実施例１を図面に基づいて説明する。図１は本発明の第１の実施例に関わる半導体装置の概略的な等価回路図であり、図２は本実施例の半導体装置におけるスライス工程前の概略的等価回路とスライス位置を示す概略的平面図である。
【００１９】
図１に示すように、本実施例の半導体装置は、パネルスライス後のＴＦＴマトリックスパネル１、ドライバ（Driver）２、信号処理ＩＣまたはソースドライバ（Source Driver）３、共通電極ドライバ（Driver）４を有する。また、ｃ11，ｃ12，・・・はコンデンサであり、不図示の光電変換素子により発生した電子と正孔とを、バイアスを印加することにより分離した状態を表している。また、ｔ11，ｔ12，・・・はＴＦＴであり、光電変換素子により発生した電荷を転送する際のスイッチ素子の役割を果たす。
【００２０】
光電変換素子部は、たとえば絶縁基板上にアルミ、クロムなどを真空蒸着等の方法で形成される下部電極と、電子、ホール両方の通過を阻止する窒化シリコンや酸化シリコンで形成される絶縁層、水素化アモルファスシリコンの真性半導体層で形成される半導体層、ホールの注入を阻止するアモルファスシリコンのｎ+層で形成される注入阻止層、アルミを真空蒸着等の方法で形成される絶縁層を順に有している。
【００２１】
共通電極バイアスラインVs lineは２系統から制御され、各系統間は抵抗Ｒvs-vsにより接続されている。各ゲートラインVg line間は抵抗Ｒsにより接続され、また共通電極バイアスラインVslineとゲートラインVg line間は抵抗Ｒvs-gにより接続されている。
【００２２】
第１ラインのゲートラインVg lineを選択する場合、ドライバ２のDr.1には、ＴＦＴ（ｔ11，ｔ21，ｔ31，・・・）のオン電圧Ｖghがかかり、ドライバ２のDr.2及びDr.3はＴＦＴのオフ電圧Ｖglがかかっている。各ドライバDr.1〜Dr.3から一番目のＴＦＴ（ｔ11，ｔ12，ｔ13，・・・）のゲート電極に至るまでに、抵抗Ｒoを配置し、各ゲートラインVgline間は半導体層による抵抗Ｒsで接続する。ここで、抵抗ＲsはＴＦＴのスレッショルド電圧をＶthとすると、Dr.2の一番目のＴＦＴ（ｔ12）のゲート電極にかかる電圧がこのＶthより低くなるような抵抗値とする。こうすれば、第１ラインのゲートラインVglineを除く他のラインのＴＦＴがオンすることはない。
【００２３】
以下に、半導体層による抵抗Ｒsを求める。今、ドライバ２のDr.1には、ＴＦＴ（ｔ11，ｔ21，ｔ31，・・・）のオン電圧Ｖghがかかり、それ以外にはＴＦＴのオフ電圧Ｖglがかかっている。第１ラインと第２ラインのゲートラインVglineだけを考えると、図３（ａ）のような等価回路となり、ａ点の電位Ｖaは、
Ｖa＝Ｖgl＋（Ｖgh−Ｖgl）・Ｒo／（Ｒs＋２Ｒo）
となる。
【００２４】
また、第１ライン〜第３ラインのゲートラインVg lineを考えると、図３（ｂ）のような等価回路となり、ａ点の電位Ｖa′は、
Ｖa′＝Ｖgl＋（Ｖgh−Ｖgl）・Ｒ／（Ｒs＋Ｒo＋Ｒ）
となる。ここで、Ｒ＝Ｒo（Ｒs＋Ｒo）／（Ｒs＋２Ｒo）である。
【００２５】
Ｖa−Ｖa′＝（Ｖgh−Ｖgl）・Ｒo／（Ｒs＋２Ｒo）−（Ｖgh−Ｖgl）・Ｒ／（Ｒs＋Ｒo＋Ｒ）＞０
なので、Ｖa＞Ｖa′となり、第１ライン〜第ｎラインのゲートラインVg lineを考えても図３（ａ）中のａ点の電位はゲートラインVg lineが増えるごとに低下していく。そして、一つ前のゲートラインVglineの電位よりも次のラインのゲートラインVg lineの電位の方が低くなる（例えば図３（ｂ）中のｂ点の電位ＶbはＶa′＞Ｖbとなる。）。したがって、Ｖa＜Ｖthとなるように抵抗Ｒsを設定すれば、ゲートラインVglineの数に係わらず、第２ライン以降のゲートラインVglineにかかる電圧がＶthより低くなる。
【００２６】
すなわち、抵抗Ｒsは、
Ｖgl＋（Ｖgh−Ｖgl）Ｒo／（Ｒs＋２Ｒo）＜Ｖth
となるような値を持たせる。上式より、
Ｒs＞（Ｖgl＋Ｖgh−２Ｖth）Ｒo／（Ｖth−Ｖgl）
なる抵抗Ｒsを持たせた場合、各ドライバーに接続され、かつDr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に接続されたすべてのＴＦＴは、ゲート電極の電位がＶthより小さくなるためオフの状態となり、各Vglineを接続し、かつ制御が可能となる。
【００２７】
本実施例で、Ｖgl≒−５Ｖ、Ｖgh≒１５Ｖ、Ｖth≒２Ｖ、Ｒo≒１００Ωとしたときに、抵抗Ｒsは、
Ｒs＞８５．７Ω
であればよいことになる。ただし、製造工程のバラツキやマージンを考慮するとＲｓは１ＭΩ程度が好ましい。
【００２８】
また、抵抗Ｒvs-gの抵抗値の範囲は次の通りである。
【００２９】
Vslineのバイアスに関しては、半導体層の光吸収による電子または正孔の蓄積時の共通電極バイアス（蓄積バイアス）は９Ｖであり、また蓄積された電子または正孔の除去時のリフレッシュバイアス（除去バイアス）は３Ｖである。このため、Vgline（Ｖgh＝１５Ｖ，Ｖgl＝−５Ｖ）とVs lineとのバイアス差は、最大で１４Ｖであり、Vg line間のバイアス差（Ｖgh−Ｖgl＝２０Ｖ）と比較すると小さいため、Vslineのバイアス印加部とVg lineのバイアス印加部との間の抵抗Ｒvs-gがＲs＋Ｒoより大きければ、Ｒvs-gにより接続されているVg lineにより駆動しているＴＦＴが、VglineにＶghのバイアスを印加した際はＴＦＴが駆動し、Ｖglのバイアスを印加した際はＴＦＴがスレッショルド電圧まで到達せず、ＴＦＴがオフとなる。つまり、ＥＳＤ対策として、抵抗Ｒvs-gはVglineの駆動を考慮すると、
Ｒvs-g＞Ｒs
を満たす抵抗を持たせることにより正常に駆動する。
【００３０】
また、Vs lineの駆動に関しては、ＥＳＤ対策の接続による印加バイアスのバイアス変動がVg lineとVs line間のバイアス差の１％より小さい範囲では正常に駆動することが確認された。よって、Ｒvs-gは、
Ｒvs-g＞１００×Ｒo
を満たす範囲においては、バイアス変動を１％程度より小さく抑え、正常に駆動することができる。
【００３１】
よって、Ｒvs-gに関しては、
Ｒvs-g＞Ｒs、かつ、Ｒvs-g＞１００×Ｒo
であることが好ましい。
【００３２】
本実施例では、
Ｒvs-g＞１０ｋΩ
であればよいことになる。
【００３３】
Ｒvs-vsに関しても同様で、２系統別駆動（別々のバイアスを印加）において、Ｒvs-vsの接続によるバイアス変動が２系統別駆動のVsline間のバイアス差の１％より小さければ正常に駆動するため、Ｒvs-vsは、
Ｒvs-vs＞１００×Ｒo
であればよい。
【００３４】
本実施例では、
Ｒvs-vs＞１０ｋΩ
であればよいことになる。
【００３５】
本実施例では上記式を満足するようにＲvs-g、Ｒvs-vsを１０ＭΩとすることにより、Vs lineの各系統と各Vg lineを制御可能としている。
【００３６】
これにより、パネルスライス後のパネル製造工程において発生する静電気に対し、各系統の共通電極バイアスラインVs lineと各ゲートラインVg lineの帯電電位差によるパネルのＥＳＤがなくなり、歩留まりの向上につながる。
【００３７】
図２は本実施例のＴＦＴマトリックスパネルのスライス前の等価回路である。
【００３８】
共通電極バイアスラインVs lineは２系統から制御され、各系統間は抵抗Ｒvs-vsにより接続されている。各ゲートラインVg line間は抵抗Ｒsにより接続され、各転送ラインSigline間は抵抗Ｒs-sにより接続され、また共通電極バイアスラインVs lineとゲートラインVg line間は抵抗Ｒvs-gにより接続されている。これにより、ＴＦＴパネルにおける全Vgline、全Vs line、そして全Sig lineは電気的に接続されており、常に同電位が保たれることになる。このため、パネル製造工程において発生する静電気に対し各配線の帯電電位差によるパネルのＥＳＤがなくなり、歩留まりの向上につながる。
【００３９】
また、光電変換素子により発生した電荷の転送用である配線（Sig line）は、パネルスライス工程までは半導体層により接続されており、パネルのスライスとともに各ラインが分離される。
【００４０】
〔実施例２〕以下、本発明の実施例２を図面に基づいて説明する。図４は本発明の第２の実施例に関わる半導体装置の概略的等価回路であり、図５は本実施例の半導体装置のスライス工程前の概略的等価回路とスライス位置を示す。
【００４１】
図４は本実施例２の半導体装置であり、パネルスライス後のＴＦＴマトリックスパネル１とドライバ（Driver）２、信号処理ＩＣまたはソースドライバ（Source Driver）３、共通電極ドライバ（Driver）４からなる。また、ｃ11，ｃ12…はコンデンサであり、液晶部を表している。また、ｔ11，ｔ12…はＴＦＴであり、SourceDriverから液晶に電界強度を与える際のスイッチ素子の役割を果たす。共通電極バイアスラインVs lineは２系統から制御され、各系統は電気的に分離されている。また、全Vgline、全Vs line、及び全Sig lineも同様に電気的に分離されている。
【００４２】
図５は本実施例２のＴＦＴマトリックスパネルのスライス前の概略的等価回路である。
【００４３】
共通電極バイアスラインVs lineは２系統から制御されている。各系統の共通電極バイアスラインVs lineと各ゲートラインVg lineと各転送ラインSiglineは各半導体層に接続されており、前記各半導体層は、前記複数のＴＦＴと複数のコンデンサが配置されている素子が形成されている領域の外周部に配置された金属配線により接続されている。
【００４４】
図６はパネルスライス部の一例を示す模式的断面図で、絶縁基板５上に半導体層６と金属配線７が形成されているパネルをＴＦＴマトリックス配置側を半導体層部（スライス領域８）でスライスしている様子を表す図である。図５における各系統のVs lineと各Vg lineと各Sig lineと接続されている各半導体層部で図６のようにスライス領域８でスライスすることにより各ラインが分離される。
【００４５】
図７はパネルスライス後のスライス部の断面図である。ＴＦＴマトリックス側は半導体層部によりスライスされている。９はスライス端部を示している。
【００４６】
〔実施例３〕以下、本発明の実施例３を図面に基づいて説明する。図８は本発明の第３の実施例に関わる半導体装置の概略的等価回路である。
【００４７】
図８は本実施例３の半導体装置であり、パネルスライス後のＴＦＴマトリックスパネル１、ドライバ（Driver）２、信号処理ＩＣまたはソースドライバ（Source Driver）３、共通電極ドライバ（Driver）４からなる。また、ｃ11，ｃ12…はコンデンサであり、光電変換素子により発生した電子と正孔とを、バイアスを印加することにより分離された状態を表している。また、ｔ11，ｔ12…はＴＦＴであり、光電変換素子により発生した電荷を転送する際のスイッチ素子の役割を果たす。
【００４８】
Vslineは２系統から制御され、各系統のVs lineには配線抵抗低減のために、共通電極ドライバーから複数の配線を通じてバイアスを印加している。またVslineの各系統間は抵抗Ｒvs-vsにより接続されている。各Vg line間は抵抗Ｒsにより接続され、またVs lineとVg line間はＲvs-gにより接続されている。
【００４９】
Dr.1には、ＴＦＴ（ｔ11，ｔ21，ｔ31…）のオン電圧Ｖghがかかり、Dr.2及びDr.3はＴＦＴのオフ電圧Ｖglがかかっている。各ドライバから一番目のＴＦＴのゲート電極に至るまでに抵抗をＲｏ配置し、各Vglineは半導体層により抵抗Ｒｓで接続されている。ここで、ＲｓはＴＦＴのスレッショルド電圧をＶthとすると、Dr.2の一番目のＴＦＴ（ｔ12）のゲート電極にかかる電圧がこのＶthより低い抵抗とする。
【００５０】
以下に半導体層による抵抗Ｒｓを求める。実施例１で説明したように、
Ｖgl＋（Ｖgh−Ｖgl）Ｒｏ／（Ｒｓ＋２Ｒｏ）＜Ｖth
上記式より、
Ｒｓ＞（Ｖgl＋Ｖgh−２Ｖth）Ｒｏ／（Ｖth−Ｖgl）
なるＲｓを持たせた場合、各ドライバーを接続し、かつDr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に接続されたすべてのＴＦＴは、ゲート電極の電位がＶthより小さくなるためオフの状態となり、各Vglineを接続し、かつ制御が可能となる。
【００５１】
本実施例では、Ｖgl≒−５Ｖ、Ｖgh≒１５Ｖ、Ｖth≒２Ｖ、Ｒｏ≒１００Ωであり、
Ｒｓ＞８５．７Ω
を満たす１ＭΩとする。
【００５２】
また、Ｒvs-gの抵抗値の範囲は次のようになった。
【００５３】
Vslineのバイアスに関しては、転送するもしくはされる電子または正孔の蓄積時の共通電極バイアス（蓄積バイアス）は９Ｖであり、また転送後の蓄積された電子または正孔の除去時のリフレッシュバイアス（除去バイアス）は３Ｖである。このため、Vgline（Ｖgh＝１５Ｖ，Ｖgl＝−５Ｖ）とVs lineとのバイアス差は、最大で１４Ｖであり、Vg line間のバイアス差（Ｖgh−Ｖgl＝２０Ｖ）と比較すると小さいため、Vslineのバイアス印加部とVg lineのバイアス印加部との間の抵抗Ｒvs-gがＲs＋Ｒoより大きければ、Ｒvs-gにより接続されているVg lineにより駆動しているＴＦＴが、VglineにＶghのバイアスを印加した際はＴＦＴが駆動し、Ｖglのバイアスを印加した際はＴＦＴがスレッショルド電圧まで到達せず、ＴＦＴがオフとなる。つまり、ＥＳＤ対策として、抵抗Ｒvs-gはVglineの駆動を考慮すると、
Ｒvs-g＞Ｒs
を満たす抵抗を持たせることにより正常に駆動する。
【００５４】
また、Vs lineの駆動に関しては、ＥＳＤ対策の接続による印加バイアスのバイアス変動がVg lineとVs line間のバイアス差の１％より小さい範囲では正常に駆動することが確認された。よって、Ｒvs-gは、
Ｒvs-g＞１００×Ｒo
を満たす範囲においては、バイアス変動を１％程度より小さく抑え、正常に駆動する。
【００５５】
よって、Ｒvs-gに関しては、
Ｒvs-g＞Ｒs、かつ、Ｒvs-g＞１００×Ｒo
であることが好ましい。
【００５６】
Ｒvs-vsに関しても同様で、２系統別駆動（別々のバイアスを印加）において、Ｒvs-vsの接続によるバイアス変動が２系統別駆動のVsline間のバイアス差の１％より小さければ正常に駆動するため、Ｒvs-vsは、
Ｒvs-vs＞１００×Ｒo
であればよい。
【００５７】
本実施例では、上記の式を満たすように、Ｒvs-g、Ｒvs-vsを１０ＭΩとすることにより、Vs lineの各系統と各Vg lineを制御可能としている。
【００５８】
これにより、パネルスライス後のパネル製造工程において発生する静電気に対し、各系統のVs lineと各Vg lineの帯電電位差によるパネルのＥＳＤがなくなり、歩留まりの向上につながる。
【００５９】
〔実施例４〕以下、本発明の実施例４を図面に基づいて説明する。図９は本発明の第４の実施例に関わる半導体装置の概略的等価回路である。
【００６０】
ｃ11，ｃ12…はコンデンサであり、光電変換層により発生した電荷を転送する際のスイッチ素子の役割を果たす。
【００６１】
Vslineは２系統から制御され、Vs lineの各系統間は抵抗Ｒvs-vsにより接続されている。各Vg line間は抵抗Ｒs により接続され、また、VslineとVg line間はＲvs-gにより接続されている。
【００６２】
各配線には検査パッド１０が設けられており、パネル検査時にプローブなどを通じてバイアス電圧を印加することができ、電気実装前の検査工程により良品／不良品の判定をすることが可能となっている。
【００６３】
Dr.1には、検査パッドよりＴＦＴ（ｔ11，ｔ21，ｔ31，…）のオン電圧Ｖghを印加しており、Dr.2及びDr.3はＴＦＴのオフ電圧Ｖglを印加している。各検査パッド部から一番目のＴＦＴのゲート電極にいたるまでに抵抗Ｒoを配置し、各Vglineは半導体層により抵抗Ｒsで接続されている。ここで、ＲsはＴＦＴのスレッショルド電圧をＶthとすると、Dr.2の一番目のＴＦＴ（ｔ12）のゲート電極にかかる電圧がこのＶthより低い抵抗となる十分に高い抵抗Ｒsを持たせる。本実施例においてはＲs＝１ＭΩとする。
【００６４】
また、Ｒvs-gの抵抗値は、Vg line−Vs lineのバイアス差とＶgh−Ｖglのバイアス差を考慮すると
Ｒvs-g＞Ｒs
を満たす抵抗を持たせることにより正常に駆動する。
【００６５】
また、Vs lineの駆動に関しては、ＥＳＤ対策の接続による印加バイアスのバイアス変動がVg lineとVs line間のバイアス差の１％より小さい範囲では正常に駆動することが確認された。よって、Ｒvs-gは、
Ｒvs-g＞１００×Ｒo
を満たす範囲においては、バイアス変動を１％程度より小さく抑え、正常に駆動する。
【００６６】
よって、Ｒvs-gに関しては、
Ｒvs-g＞Ｒs、かつ、Ｒvs-g＞１００×Ｒo
であることが好ましい。
【００６７】
Ｒvs-vsに関しても同様で、
Ｒvs-vs＞１００×Ｒo
であればよい。
【００６８】
本実施例では、上記式を満たす十分に高い抵抗値として、Ｒvs-g、Ｒvs-vsを１０ＭΩとすることにより、Vs lineの各系統と各Vg lineを制御可能としている。
【００６９】
ここで、検査パッドを用いてパネル検査を行うにあたり、全パッドを一括に測定することが困難で、特定のブロックごとの測定を複数回行い１枚のパネルを検査する場合、次のような現象が起こることがある。
【００７０】
図９のように、検査領域がDr.1〜3、未検査領域がDr.4〜において、Dr.1にＴＦＴのオン電圧Ｖgh、Dr.2、3にＴＦＴオフ電圧Ｖglが印加された場合は、Dr.4以降の電気的にフローティング電位であるVglineには、Dr.3のリーク電流により電圧が決定するため、各Vg lineはＴＦＴのオフ電圧となり、Dr.1に接続された光電変換素子の検査を行うことができる。しかし、図１０の概略的回路図に示されるように、Dr.1，2がＴＦＴのオフ電圧Ｖgl、Dr.3がＴＦＴのオン電圧Ｖghとなった場合、Dr.4以降の電気的にフローティング電位であるVglineは、Dr.3のリーク電流によりＴＦＴのオン電圧となるため、結果Dr.3に接続された光電変換素子の検査ができなくなる。つまり、Dr側の検査領域の端部の電圧が、未検査領域側にリークすることにより検査領域端部の光電変換素子の評価が不可となる現象が発生することがある。
【００７１】
これに対し、本実施例４では図１１の概略的回路に示されるように検査領域と未検査領域となるブロックの境界に定常的にＶglもしくはＧＮＤ電位をプローブから供給できるダミーパッド部１１を設けることにより、未検査領域のVg lineの電位をダミーパッドからのリーク電流で制御し、ＶglもしくはＧＮＤ電位とし、未検査領域のＴＦＴをオフ電圧で維持する。結果、ブロックごとの検査においても、静電気対策として設けた抵抗Ｒsを有する配線のリーク電流が問題とならず、検査可能となる。
【００７２】
また、これにより、パネルスライス後のパネル製造工程において発生する静電気に対し、各系統のVs lineと各Vg lineの帯電電位差によるパネルのＥＳＤがなくなり、歩留まりの向上につながり、かつ、検査工程特有の問題をも除去できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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