(57)【要約】【課題】縦型電界効果トランジスタの特性パラメータを自由に設計することができる技術を提供すること。【解決手段】ストライプ状の複数のトレンチ１０を有する半導体層２と、複数のトレンチ１０に部分的に埋め込まれたゲート電極５０と、ベース領域２０，２１と、ソース領域２５とを備える。ゲート電極５０は、複数の第１ゲート構造５１と少なくとも１つの第２ゲート構造５２とを含む。複数の第１ゲート構造５１は、複数のトレンチ１０の中に形成され、第１ゲート構造５１の各々は、トレンチ１０から突出する突出部５１ａとトレンチ１０に埋め込まれた埋設部５１ｂを有する。第２ゲート構造５２は、隣り合う第１ゲート構造５１の突出部５１ａ間をつなぐように形成される。埋設部５１ｂは、トレンチ１０の中に第１絶縁膜３１を介して形成される。第２ゲート構造５２は、第１絶縁膜３１より厚い第２絶縁膜３２を介してソース領域２５上に形成される。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
ストライプ状の複数のトレンチを有する半導体層と、
前記複数のトレンチに部分的に埋め込まれたゲート電極と、
前記複数のトレンチのうち隣り合うトレンチ間の前記半導体層に形成されたベース領域及びソース領域と
を備え、
前記ゲート電極は、
前記複数のトレンチのそれぞれの中に形成された複数の第１ゲート構造と、ここで、前記複数の第１ゲート構造の各々は、トレンチから突出する突出部と前記トレンチに埋め込まれた埋設部とを有し、
前記複数の第１ゲート構造のうち隣り合う第１ゲート構造の前記突出部間をつなぐように形成された少なくとも１つの第２ゲート構造と
を含み、
前記埋設部は、前記トレンチの側壁上に第１絶縁膜を介して形成され、
前記第２ゲート構造は、前記第１絶縁膜より厚い第２絶縁膜を介して前記ソース領域上に形成された
縦型電界効果トランジスタ。
【請求項２】
請求項１に記載の縦型電界効果トランジスタであって、
前記複数の第１ゲート構造と前記少なくとも１つの第２ゲート構造は、同じ材料で一体として形成されている
縦型電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の縦型電界効果トランジスタであって、
前記突出部の幅は、前記トレンチの幅よりも大きい
縦型電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項に記載の縦型電界効果トランジスタであって、
前記トレンチの底面と前記埋設部の底面の間には、前記第１絶縁膜よりも厚い第３絶縁膜が形成された
縦型電界効果トランジスタ。
【請求項５】
請求項４に記載の縦型電界効果トランジスタであって、
前記半導体層は、エピタキシャル層であり、
前記エピタキシャル層の表面から前記トレンチの底面までの深さがＴＤであり、
前記エピタキシャル層の表面から前記ベース領域の底面までの深さがＴＢであり、
前記エピタキシャル層の表面から前記エピタキシャル層の底面までの深さがＴＥであるとき、
ＴＤは、ＴＢ＋０．２μｍからＴＥ−０．３μｍの範囲にある
縦型電界効果トランジスタ。
【請求項６】
（Ａ）半導体層に、ストライプ状の複数のトレンチを形成する工程と、
（Ｂ）前記複数のトレンチのうち隣り合うトレンチ間の前記半導体層の中にベース領域及びソース領域を形成する工程と、
（Ｃ）前記（Ｂ）工程の後に熱酸化処理を実施することによって、前記トレンチの側壁に第１絶縁膜を形成し、前記ソース領域上に第２絶縁膜を形成する工程と、
（Ｄ）前記（Ｃ）工程の後に、ゲート材料膜を全面に形成する工程と、
（Ｅ）前記ゲート材料膜をパターンニングすることにより、前記複数のトレンチに部分的に埋め込まれたゲート電極を形成する工程と
を有し、
前記ゲート電極は、
前記複数のトレンチのそれぞれの中に形成され、各々がトレンチから突出する突出部を有する複数の第１ゲート構造と、
前記複数の第１ゲート構造のうち隣り合う第１ゲート構造の前記突出部間をつなぐように、前記第２絶縁膜上に形成される少なくとも１つの第２ゲート構造と
を含む
縦型電界効果トランジスタの製造方法。
【請求項７】
請求項６に記載の縦型電界効果トランジスタの製造方法であって、
前記（Ｅ）工程において、前記突出部の幅が前記トレンチの幅よりも大きくなるように、前記ゲート電極が形成される
縦型電界効果トランジスタの製造方法。
【請求項８】
請求項６又は７に記載の縦型電界効果トランジスタであって、
（ａ）前記（Ａ）工程の後で前記（Ｂ）工程の前に、前記複数のトレンチの中に埋設絶縁膜を形成する工程と、
（ｂ）前記（Ｂ）工程の後で前記（Ｃ）工程の前に、前記埋設絶縁膜の少なくとも一部を除去する工程と
を更に有する
縦型電界効果トランジスタの製造方法。
【請求項９】
請求項８に記載の縦型電界効果トランジスタの製造方法であって、
前記（ｂ）工程は、前記埋設絶縁膜を全部除去する
縦型電界効果トランジスタの製造方法。
【請求項１０】
請求項８に記載の縦型電界効果トランジスタの製造方法であって、
前記（ｂ）工程は、少なくとも前記トレンチの底面上に前記埋設絶縁膜を残す
縦型電界効果トランジスタの製造方法。
【請求項１１】
請求項１０に記載の縦型電界効果トランジスタの製造方法であって、
前記半導体層は、エピタキシャル層であり、
前記エピタキシャル層の表面から前記トレンチの底面までの深さがＴＤであり、
前記エピタキシャル層の表面から前記ベース領域の底面までの深さがＴＢであり、
前記エピタキシャル層の表面から前記エピタキシャル層の底面までの深さがＴＥであるとき、
前記（Ａ）工程において、ＴＤは、ＴＢ＋０．２μｍからＴＥ−０．３μｍの範囲に設定される
縦型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関する。特に、本発明は、トレンチに埋め込まれたゲート電極を有する電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴの分野において、オン抵抗Ｒｏｎを低減することは重要な課題の１つである。オン抵抗Ｒｏｎを低減するためには、素子を微細化することが有効である。微細化の観点から優れた素子として、縦型ＭＯＳＦＥＴ（Vertical-type Metal Oxide Semiconductor Field-Effect Transistor）が知られている。特に、トレンチに埋め込まれたゲート電極を有するタイプは、セル面積の縮小に有利である。縦型ＭＯＳＦＥＴのオン抵抗Ｒｏｎの更なる低減を求めて、次のような技術が提案されている。
【０００３】
特許文献１には、オン抵抗Ｒｏｎの低減を目的とした縦型ＭＯＳＦＥＴが開示されている。この縦型ＭＯＳＦＥＴは、半導体基板に選択的に形成された複数のストライプ状の溝（トレンチ）を備えている。それら溝の内壁面を覆うように絶縁膜が形成され、また、各溝にはゲート電極材料層が埋め込まれている。トランジスタの一部を構成する不純物層は、溝の周囲において上記絶縁膜に接して設けられている。更に、その縦型ＭＯＳＦＥＴは、ゲート電極材料層の各々を電気的に接続するために、複数のストライプ状の溝と交差する方向に配設されたゲートメタル配線を備えている。このゲートメタル配線は、ゲート電極材料層より上層に形成されており、そのゲートメタル配線の下を、上述の溝、絶縁膜、ゲート電極材料層及び不純物層が途切れることなく横切っている。これにより、有効なチャネル幅が増加し、オン抵抗Ｒｏｎが低減される。
【０００４】
特許文献２には、セルサイズの小型化を目的とした縦型ＭＯＳＦＥＴが開示されている。この縦型ＭＯＳＦＥＴでは、半導体基板に設けられたトレンチ型のゲートで囲まれた領域にユニットセルが構成されている。当該ユニットセル内にベース層及びソース層が形成され、当該ユニットセルの中央にソース層及びベース層に達するトレンチ型のコンタクトが形成されている。基板の表面には当該コンタクトにつながるソース電極が形成され、一方、基板の裏面にドレイン電極が形成されている。また、コンタクトは、ベース層の不純物濃度のピーク深さと異なる深さまで達するように形成され、且つ、そのコンタクトの底部にベースコンタクト層が形成されている。これにより、閾値電圧やソース抵抗を増大させることなく、セルサイズを小型化することができる。
【０００５】
縦型ＭＯＳＦＥＴの特性に関連するパラメータは、上述のオン抵抗Ｒｏｎに限られない。ゲート抵抗Ｒｇ、ゲート電荷Ｑｇ、ゲート−ドレイン間電荷Ｑｇｄといったパラメータも、縦型ＭＯＳＦＥＴの特性に寄与する。
【０００６】
特許文献３には、ゲート抵抗Ｒｇの低減を目的とした縦型ＭＯＳＦＥＴが開示されている。この縦型ＭＯＳＦＥＴは、半導体基板にストライプ状に形成されたトレンチ構造のゲート電極を実動作領域内に有する。更に、その実動作領域上には、格子状のゲート引き出し電極が設けられる。つまり、格子状のゲート引き出し電極が、ゲート電極及び該ゲート電極と隣接する基板表面を覆うように設けられる。ゲート電極として利用できる断面積が増加するため、ゲート抵抗Ｒｇが低減される。
【０００７】
【特許文献１】特開平１０−９３０８６号公報
【特許文献２】特開２００３−３１８３９６号公報
【特許文献３】特開２００４−３１３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者は、次の点に着目した。上述の通り、微細化によるオン抵抗Ｒｏｎの低減が大きく進んでいるが、近年、パワーＭＯＳＦＥＴに対する要求は、オン抵抗Ｒｏｎの低減だけでなく、多様化している。例えば高速スイッチ用のパワーＭＯＳＦＥＴに関しては、オン抵抗Ｒｏｎやゲート抵抗Ｒｇの低減だけでなく、貫通電流に寄与するパラメータ“Ｑｇｄ／Ｑｇ”をより小さくしたいという要求がある。これは、個々のアプリケーションで最高の効率を発揮させるために重要である。しかしながら、オン抵抗Ｒｏｎを低減するために素子がただ単に微細化されると、ゲート抵抗Ｒｇやゲート−ドレイン間電荷Ｑｇｄが増大するという問題が発生し、上記要求が満たされない。
【０００９】
特許文献３に記載の技術によれば、格子状のゲート引き出しが設けられるため、ゲート抵抗Ｒｇが低減されるが、同時にその分だけゲート電荷Ｑｇが増大する。ゲート電荷Ｑｇが増えると、パラメータＱｇｄ／Ｑｇは低減されるが、ゲート電荷Ｑｇの過度な増加は必ずしも好ましくない。例えば、次の式で表される損失指数ＳＷを考える。
ＳＷ＝Ｑｇ＋Ｒｏｎ＋Ｑｇｄ／Ｑｇ×Ｒｇ×Ｖｄｓ＋Ｑｇｄ×Ｒｇ
（単位：Ｑｇ［ｎＣ］、Ｑｇｄ［ｎＣ］、Ｒｏｎ［ｍΩ］、Ｒｇ［Ω］、Ｖｄｓ［Ｖ］）
上記式から明らかなように、損失指数ＳＷは、パラメータＱｇを独立に有している。従って、ゲート電荷Ｑｇのいたずらな増加は、損失指数ＳＷの増大を招き、好ましくない。
【００１０】
多様化する要求に応えるために、縦型ＭＯＳＦＥＴの特性パラメータを、使用用途に応じて自由に設計することができる技術が望まれる。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の第１の観点において、縦型電界効果トランジスタが提供される。その縦型電界効果トランジスタは、ストライプ状の複数のトレンチ（１０）を有する半導体層（２）と、複数のトレンチ（１０）に部分的に埋め込まれたゲート電極（５０）と、複数のトレンチ（１０）のうち隣り合うトレンチ間の半導体層（２）に形成されたベース領域（２０，２１）及びソース領域（２５）と、を備える。ゲート電極（５０）は、複数の第１ゲート構造（５１）と少なくとも１つの第２ゲート構造（５２）とを含む。複数の第１ゲート構造（５１）は、複数のトレンチ（１０）のそれぞれの中に形成され、第１ゲート構造（５１）の各々は、トレンチ（１０）から突出する突出部（５１ａ）とトレンチ（１０）に埋め込まれた埋設部（５１ｂ）を有する。第２ゲート構造（５２）は、複数の第１ゲート構造（５１）のうち隣り合う第１ゲート構造（５１）の突出部（５１ａ）間をつなぐように形成されている。埋設部（５１ｂ）は、トレンチ（１０）の側壁上に第１絶縁膜（３１）を介して形成されている。第２ゲート構造（５２）は、第１絶縁膜（３１）より厚い第２絶縁膜（３２）を介してソース領域（２５）上に形成されている。
【００１３】
本発明の第２の観点において、縦型電界効果トランジスタの製造方法が提供される。その製造方法は、（Ａ）半導体層（２）にストライプ状の複数のトレンチ（１０）を形成する工程と、（Ｂ）複数のトレンチ（１０）のうち隣り合うトレンチ間の半導体層（２）の中にベース領域（２０，２１）及びソース領域（２５）を形成する工程と、（Ｃ）上記（Ｂ）工程の後に熱酸化処理を実施することによって、トレンチ（１０）の側壁に第１絶縁膜（３１）を形成し、ソース領域（２５）上に第２絶縁膜（３２）を形成する工程と、（Ｄ）上記（Ｃ）工程の後に、ゲート材料膜（４１，４２）を全面に形成する工程と、（Ｅ）ゲート材料膜（４１，４２）をパターンニングすることにより、複数のトレンチ（１０）に部分的に埋め込まれたゲート電極（５０）を形成する工程と、を有する。そのゲート電極（５０）は、複数の第１ゲート構造（５１）と少なくとも１つの第２ゲート構造（５２）とを含む。複数の第１ゲート構造（５１）は、複数のトレンチ（１０）のそれぞれの中に形成され、第１ゲート構造（５１）の各々は、トレンチ（１０）から突出する突出部（５１ａ）を有する。第２ゲート構造（５２）は、複数の第１ゲート構造（５１）のうち隣り合う第１ゲート構造（５１）の突出部（５１ａ）間をつなぐように、第２絶縁膜（３２）上に形成される。
【発明の効果】
【００１４】
本発明によれば、ゲート電極は、トレンチの中に形成される第１ゲート構造と、隣り合う任意の第１ゲート構造間をつなぐ第２ゲート構造とを含んでいる。このような第２ゲート構造を形成することにより、ゲート抵抗Ｒｇを低減させると共に、ゲート電荷Ｑｇを増加させることができる。ゲート電荷Ｑｇが増加すると、貫通電流に寄与するパラメータ“Ｑｇｄ／Ｑｇ”が減少する。これらの傾向は全て、パワーＭＯＳＦＥＴの効率の向上に寄与する。更に、第２ゲート構造は厚い第２絶縁膜を介してソース領域上に形成される。従って、ゲート抵抗Ｒｇを大きく低減させるために多数の第２ゲート構造を設けた場合であっても、ゲート電荷Ｑｇがいたずらに増大し過ぎることが防止される。また、第１ゲート構造と第２ゲート構造は、ゲート材料膜のパターンニングにより一括で形成される。ここで、第２ゲート構造の形成パターンは、デバイスの使用用途に応じて個別に設定することが可能である。すなわち、使用用途毎に新規プロセスを開発することなく、縦型電界効果トランジスタの特性パラメータを自由に設計することが可能となる。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照して、本発明の実施の形態に係る縦型電界効果トランジスタ及びその製造方法を説明する。縦型電界効果トランジスタとして、縦型ＭＯＳＦＥＴが例示される。
【００１６】
１．構造
図１は、本発明の実施の形態に係る縦型ＭＯＳＦＥＴの構造を示す平面図である。図２Ａ及び図２Ｂのそれぞれは、図１中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った断面構造を示している。図１、図２Ａ及び図２Ｂを参照して、本実施の形態に係る縦型ＭＯＳＦＥＴの構造を説明する。
【００１７】
図２Ａ及び図２Ｂに示されるように、Ｎ＋＋型の半導体基板１上に、Ｎ−型のエピタキシャル層（半導体層）２が形成されている。半導体基板１は、例えばシリコン基板である。本実施の形態では、これら半導体基板１とその上のエピタキシャル層２が基板として用いられる。
【００１８】
この基板は、複数のトレンチ１０を有している。より詳細には、エピタキシャル層２に、複数のトレンチ１０が形成されている。図１に示されるように、複数のトレンチ１０は、Ｙ方向に沿って互いに略平行に形成されている。すなわち、複数のトレンチ１０は、ストライプ状に形成されている。尚、本明細書において、トレンチ１０の延在方向（Ｙ方向）に直交する平面方向がＸ方向と定義され、Ｘ方向及びＹ方向と直交する垂直方向がＺ方向と定義される。
【００１９】
複数のトレンチ１０のうち隣り合うトレンチ１０間のエピタキシャル層２には、Ｎ＋型のソース領域２５及びＰ型のベース領域が形成されている。図２Ａにおいて、Ｐ型のベース領域は、Ｐ−ベース領域２０とＰ＋ベース領域２１を含んでいる。このうち、Ｐ＋ベース領域２１は、ベースコンタクト層として機能する。Ｎ＋型のソース領域２５は、半導体基板１の表面に形成されている。
【００２０】
図２Ａ及び図２Ｂに示されるように、各トレンチ１０の側壁上にはゲート酸化膜３１（第１絶縁膜）が形成されている。また、Ｎ＋型のソース領域２５上には保護酸化膜３２（第２絶縁膜）が形成されている。後述される製造プロセスの結果、保護酸化膜３２の厚さは、ゲート酸化膜３１の厚さよりも大きくなる。
【００２１】
ゲート酸化膜３１及び保護酸化膜３２上には、ポリシリコン膜４１が形成されている。更に、ポリシリコン膜４１上には高融点金属膜４２が形成されている。高融点金属膜４２は、１０００℃より高い融点をもつ金属膜であり、例えばタングステンシリサイド（ＷＳｉ）膜である。これらポリシリコン膜４１及び高融点金属膜４２はゲート材料膜である。そのゲート材料膜をパターンニングすることにより、複数のトレンチ１０に部分的に埋め込まれたゲート電極５０が形成されている。本実施の形態に係るゲート電極５０は特徴を有しており、その詳細は後述される。
【００２２】
上述のソース領域２５及びゲート電極５０を覆うように層間絶縁膜６０が形成されている。より詳細には、図２Ａ及び図２Ｂに示されるように、ソース領域２５上の保護酸化膜３２や高融点金属膜４２上に層間絶縁膜６０が形成されている。層間絶縁膜６０の上面は平坦化されている。
【００２３】
図２Ａに示されるように、層間絶縁膜６０、保護酸化膜３２、ソース領域２５及びＰ＋ベース領域２１の一部を貫通するように、コンタクトホール７０が形成されている。コンタクトホール７０の内壁及び層間絶縁膜６０の表面には、バリアメタル膜７３が形成されている。バリアメタル膜７３は、例えば窒化チタン（ＴｉＮ）膜である。更に、コンタクトホール７０を埋めるように、コンタクトプラグ７５が形成されている。コンタクトプラグ７５は、例えばタングステン（Ｗ）膜である。これらバリアメタル膜７３及びコンタクトプラグ７５が、ソースコンタクト（バックゲートコンタクト）として機能する。すなわち、層間絶縁膜６０、保護酸化膜３２及びソース領域２５を貫通してＰ＋ベース領域２１に達するソースコンタクト（７３、７５）が形成されている。
【００２４】
更に、上記ソースコンタクト（７３、７５）と電気的に接続されるソースメタル配線８０が形成されている。このソースメタル配線８０は、平坦な層間絶縁膜６０上の全面に形成されている。更に、Ｎ＋＋型の半導体基板１の裏面上には、ドレインメタル配線９０（裏面メタル配線）が形成されている。
【００２５】
本実施の形態において、ゲート電極５０は、部分的にトレンチ１０に埋め込まれている。つまり、ゲート電極５０の一部が、複数のトレンチ１０に埋め込まれている。更に、本実施の形態に係るゲート電極５０は、複数の第１ゲート構造５１と、少なくとも１つの第２ゲート構造５２を含んでいる。
【００２６】
ゲート電極５０のうち第１ゲート構造５１は、トレンチ１０に沿って形成されトレンチ１０に一部埋め込まれた部位である。その意味で、第１ゲート構造５１は、以下「トレンチゲート５１」と参照される。図１に示されるように、複数のトレンチゲート５１が、ストライプ状の複数のトレンチ１０のそれぞれの中に形成されている。すなわち、複数のトレンチゲート５１は、Ｙ方向に沿って互いに略平行に形成されている。
【００２７】
また、図２Ａに示されるように、各トレンチゲート５１は、トレンチ１０から突出する「突出部５１ａ」と、トレンチ１０に完全に埋め込まれた「埋設部５１ｂ」とを有している。埋設部５１ｂは、突出部５１ａの下方に位置しており、トレンチ１０の側壁上にゲート酸化膜３１（第１絶縁膜）を介して形成されている。一方、突出部５１ａは、埋設部５１ｂの上方に位置しており、ソース領域２５上の保護酸化膜３２に一部オーバーラップしている。すなわち、突出部５１ａのＸ方向に沿った幅は、トレンチ１０のＸ方向に沿った幅よりも大きい。このことは、ゲート電極５０のゲート抵抗Ｒｇの低減に寄与する。
【００２８】
一方、ゲート電極５０のうち第２ゲート構造５２は、上記複数のトレンチゲート５１のうち隣り合うトレンチゲート５１間をつなぐ部位である。その意味で、第２ゲート構造５２は、以下「ブリッジゲート５２」と参照される。図１においては、複数のブリッジゲート５２が、隣り合うトレンチゲート５１間をつなぐように形成されている。各ブリッジゲート５２の延在方向は、Ｙ方向に直交するＸ方向である。
【００２９】
より詳細には、図２Ｂに示されるように、ブリッジゲート５２は、隣り合うトレンチゲート５１の突出部５１ａ間をつなぐように形成されている。すなわち、ブリッジゲート５２は、トレンチゲート５１の突出部５１ａと同じ層に形成されている。言い換えれば、ブリッジゲート５２は、ソース領域２５上の厚い保護酸化膜３２上に形成されており、且つ、層間絶縁膜６０を挟んでソースメタル配線８０よりも下層に形成されている。隣り合うトレンチゲート５１間をつなぐブリッジゲート５２がソースメタル配線８０と異なる層に形成されているため、ブリッジゲート５２によってソースメタル配線８０が分断されることはなく、このことはオン抵抗Ｒｏｎの低減の観点から好適である。また、ブリッジゲート５２とソース領域２５との間に厚い保護酸化膜３２が介在しているため、ゲートカップリング容量が低減され、ゲート電荷Ｑｇの極端な増加が防止される。
【００３０】
後述されるように、隣り合うトレンチゲート５１の突出部５１ａ間をつなぐブリッジゲート５２は、トレンチゲート５１と同じ製造工程で形成することが可能である。言い換えれば、１回のフォトリソグラフィ工程によりレジストマスク（図示されない）を形成し、これを用いてゲート材料膜（４１，４２）をパターンニングすることによって、トレンチゲート５１とブリッジゲート５２を一括で形成することが可能である。その結果、複数のトレンチゲート５１とブリッジゲート５２は、同じ材料で一体として形成されることになる。図２Ｂの例では、一体構造を有するトレンチゲート５１とブリッジゲート５２は、共に同じゲート材料膜（ポリシリコン膜４１及び高融点金属膜４２）から形成されている。尚、ゲート材料膜が高融点金属膜４２を含んでいることも、ゲート電極５０のゲート抵抗Ｒｇの低減に寄与する。
【００３１】
このように、本実施の形態に係る縦型ＭＯＳＦＥＴのゲート電極５０は、トレンチ１０に沿って形成されるトレンチゲート５１に加えて、隣り合うトレンチゲート５１間をつなぐブリッジゲート５２を備えている。このようなブリッジゲート５２が形成されるため、ゲート電極５０のゲート抵抗Ｒｇが低減されると共に、そのゲート電荷Ｑｇが増加する。ゲート電荷Ｑｇが増加すると、貫通電流に寄与するパラメータ“Ｑｇｄ／Ｑｇ”が減少する。これらの傾向は全て、パワーＭＯＳＦＥＴの効率の向上に寄与する。
【００３２】
更に、トレンチゲート５１及びブリッジゲート５２は、ゲート材料膜（４１，４２）のパターンニングにより一括で形成され得る。ここで、ブリッジゲート５２の形状・面積は任意である。すなわち、ゲートプロセスにおいて、ブリッジゲート５２の形成パターンは、縦型ＭＯＳＦＥＴの使用用途に応じて個別に設定することが可能である。例えば図１において、複数のブリッジゲート５２が形成されており、隣り合うブリッジゲート５２の間隔はＣＤであり、各ブリッジゲート５２のＹ方向の幅はＣＷである。それら間隔ＣＤ及び幅ＣＷは、所望の特性に応じて自由に設計することが可能である。
【００３３】
図３Ａ〜図３Ｄは、ブリッジゲート５２の様々な形成パターンを例示している。図３Ａ〜図３Ｄに例示されるように、ブリッジゲート５２の間隔ＣＤや幅ＣＷは、所望の特性に応じて自由に設計することができる。所望のパターンがどのようなパターンであっても、他のプロセスに影響を及ぼすことなく、ゲートプロセスにおけるパターンニング処理によって実現することができる。パターンを変えるだけで、つまり、フォトリソグラフィ工程で用いるマスクを変えるだけで、オン抵抗Ｒｏｎやゲート−ドレイン間電荷Ｑｇｄといったパラメータを変えることなく、ゲート抵抗Ｒｇ及びゲート電荷Ｑｇを最適化することができる。
【００３４】
以上に説明されたように、本実施の形態に係るブリッジゲート５２は、ゲート抵抗Ｒｇの低減とゲート電荷Ｑｇの増加に寄与する。そして、そのブリッジゲート５２の面積やパターンは自由に設計することが可能である。すなわち、ブリッジゲート５２を自由に設計することにより、所望のゲート抵抗Ｒｇとゲート電荷Ｑｇを得ることが可能となる。その意味で、本実施の形態に係るブリッジゲート５２を「Ｑｇ／Ｒｇコントロール用ゲート」と呼ぶこともできる。Ｑｇ／Ｒｇコントロール用ゲートを利用することにより、ゲート抵抗Ｒｇとゲート電荷Ｑｇを、デバイスの使用用途に合わせて最適化することができる。デバイスの使用用途毎に、膨大な研究開発費を投じて新規プロセスを開発する必要はない。本実施の形態によれば、使用用途毎に新規プロセスを開発することなく、縦型ＭＯＳＦＥＴの特性パラメータを自由に設計することが可能である。
【００３５】
尚、本実施の形態によれば、ゲート電極５０のパターンにかかわらず、全てのトレンチ１０に沿ってチャネルが形成される。ゲート抵抗Ｒｇの低減のためにゲート電極５０の面積が大きく設計されたとしても、チャネル領域を犠牲にする必要はない。よって、ゲート抵抗Ｒｇの低減とオン抵抗Ｒｏｎの低減を両立させることができる。更に、どのようなゲート電極５０のパターンであっても、上層のソースメタル配線８０を分断する必要はない。ソースメタル配線８０を全面に形成することによって、オン抵抗Ｒｏｎを更に低減することが可能である。
【００３６】
２．製造方法
図４〜図１８は、本実施の形態に係る縦型ＭＯＳＦＥＴの製造工程における断面構造を示している。図４〜図１８を参照して、本実施の形態における製造工程の一例を説明する。
【００３７】
まず、図４に示されるように、Ｎ＋＋型の半導体基板１上に、エピタキシャル成長によってＮ−型のエピタキシャル層（半導体層）２が形成される。半導体基板１は、例えばシリコン基板である。以下、半導体基板１とその上のエピタキシャル層２が基板として用いられる。
【００３８】
次に、熱酸化処理が実施され、図５に示されるように、エピタキシャル層２上に酸化膜３が形成される。更に、ＣＶＤ（Chemical Vapor Deposition）法により、窒化膜４及び酸化膜５が形成される。
【００３９】
次に、レジストマスク（図示されない）を用いて上述の酸化膜３、窒化膜４及び酸化膜５のパターンニングが行われ、図６に示されるように、トレンチ１０を形成するためのマスクが形成される。そのマスクを用いたエッチング（シリコンエッチング）が実施され、エピタキシャル層２に複数のトレンチ１０が形成される。それら複数のトレンチ１０は、Ｙ方向に沿ってストライプ状に形成される。このとき、基板（エピタキシャル層２）の表面からトレンチ１０の底面までの深さＴＤ（以下、「トレンチ深さＴＤ」と参照される場合がある）は、自由に設計することができる。後述されるように、トレンチ深さＴＤを制御することによって、ゲート−ドレイン間電荷Ｑｇｄを最適化することができる。尚、トレンチ深さＴＤを変更するためには、単にシリコンエッチングの時間を変更するだけでよい。
【００４０】
次に、高温熱酸化処理が実施され、トレンチ１０の開口部及び底部のエッジ（コーナー部）が丸められる。例えば、酸素雰囲気、約１１００℃の条件下でシリコン表面に犠牲酸化膜が形成された後、その犠牲酸化膜がエッチングにより除去される。更に、全てのマスク膜が除去されると、図７に示された構造が得られる。図７に示されるように、トレンチ１０の開口部１０及び底部のコーナー部が全て丸くなる。
【００４１】
次に、ＣＶＤ法により全面にＮＳＧ（Non-doped Silicate Glass）膜１５が形成された後、エッチバックが行われる。その結果、図８に示されるように、複数のトレンチ１０内を埋めるＮＳＧ膜１５（埋設絶縁膜）が形成される。
【００４２】
次に、イオン注入が実施され、図９に示されるように、Ｐ−型のベース領域２０及びＮ＋型のソース領域２５がセルフアラインで形成される。具体的には、ボロン（Ｂ）イオン注入が実施され、隣り合うトレンチ１０間のエピタキシャル層２の中にＰ−ベース領域２０が形成される。更に、砒素（Ａｓ）イオン注入が実施され、隣り合うトレンチ１０間のエピタキシャル層２表面に、Ｎ＋型のソース領域２５が形成される。これにより、縦型ＭＯＳＦＥＴのチャネル領域が形成される。
【００４３】
次に、ＮＳＧ膜１５のプラズマエッチングが実施される。このとき、図１０に示されるように、少なくともトレンチ１０の側壁上にＮＳＧ膜１５が残される。その後、その側壁上に残ったＮＳＧ膜１５が、ウェットエッチングにより除去される。このようなプロセスの結果、プラズマエッチングによるトレンチ１０の側壁へのダメージが防止される。
【００４４】
次に、熱酸化処理が実施され、図１１に示されるように、トレンチ１０の側壁上にゲート酸化膜３１（第１絶縁膜）が形成される。ゲート酸化膜３１の厚さは、例えば５００Åである。上述の通り、プラズマエッチングによるトレンチ１０の側壁のダメージが防止されているため、品質の良好なゲート酸化膜３１が形成される。その結果、デバイスの信頼性が向上する。また、ゲート酸化膜３１と同時に、Ｎ＋型のソース領域２５上に保護酸化膜３２（第２絶縁膜）が形成される。このとき、Ｎ＋型のソース領域２５上では酸化が増進されるため、厚い保護酸化膜３２が形成される。具体的には、保護酸化膜３２はゲート酸化膜３１よりも厚くなり、その膜厚は例えば２０００Åである。このように厚い保護酸化膜３２が形成されるのは、ゲート酸化時より前にＮ＋型のソース領域２５が形成されているからである。トレンチ１０の開口部のコーナー部に厚い保護酸化膜３２が形成されるため、信頼性が向上するという効果が得られる。また、ソース領域２５と後に形成されるブリッジゲート５２との間に厚い保護酸化膜３２が介在することになるため、ゲートカップリング容量が低減されるという効果も得られる。
【００４５】
次に、図１２に示されるように、ゲート電極の材料となるゲート材料膜（４１、４２）が全面に形成される。具体的には、ＣＶＤ法により、トレンチ１０を充填し保護酸化膜３２を覆うようにポリシリコン膜４１が全面に堆積される。ここで、ポリシリコン膜４１の表面が平坦化されてもよい。更に、スパッタ法により、ポリシリコン膜４１上に高融点金属膜４２が形成される。高融点金属膜４２は、１０００℃より高い融点をもつ金属膜であり、例えばタングステンシリサイド（ＷＳｉ）膜である。例えば、ＷＳｉ膜の厚さは、トータル膜厚（ポリシリコン＋ＷＳｉ）の１／４以上である。
【００４６】
次に、レジストマスクＲＥＳを用いて、ゲート材料膜４１、４２のパターンニングが行われる。その結果、複数のトレンチ１０に部分的に埋め込まれたゲート電極５０が形成される。上述の通り、そのゲート電極５０は、複数のトレンチゲート５１（第１ゲート構造）と少なくとも１つのブリッジゲート５２（第２ゲート構造）を含んでいる。また、ゲート電極５０の形成パターンは任意である（図１、図３Ａ〜図３Ｄ参照）。
【００４７】
図１３Ａは、このときの線Ａ−Ａ’に沿った断面構造を示している。一方、図１３Ｂは、このときの線Ｂ−Ｂ’に沿った断面構造を示している。図１３Ａ及び図１３Ｂに示されるように、ゲート材料膜４１、４２上にはレジストマスクＲＥＳが形成されている。このレジストマスクＲＥＳは、所望のゲート電極５０のパターンを有するようにフォトリソグラフィにより形成することができる。レジストマスクＲＥＳのパターンは、デバイスの使用用途に応じて個別に設計することができる（図１、図３Ａ〜図３Ｄ参照）。このレジストマスクＲＥＳを用いることにより、ゲート材料膜４１、４２のエッチング（パターンニング）が実施される。マスクパターンを変更するだけで、所望のパターン形状を有するトレンチゲート５１及びブリッジゲート５２が一括して形成される。
【００４８】
トレンチゲート５１は、トレンチ１０に沿ってストライプ状に形成され、トレンチ１０から突出する突出部５１ａとトレンチ１０に埋め込まれた埋設部５１ｂとを有する。埋設部５１ｂは、トレンチ１０の側壁上にゲート酸化膜３１を介して形成される。突出部５１ａは、埋設部５１ｂの上に位置し、保護酸化膜３２に一部オーバーラップするように形成される。つまり、突出部５１ａのＸ方向に沿った幅は、トレンチ１０のＸ方向に沿った幅よりも大きい。このことも、ゲート電極５０のゲート抵抗Ｒｇの低減に寄与する。一方、ブリッジゲート５２は、図１３Ｂに示されるように、隣り合うトレンチゲート５１の突出部５１ａ間をつなぐように形成される。このことが、ゲート抵抗Ｒｇの低減とゲート電荷Ｑｇの増加に寄与する。また、ブリッジゲート５２は、ソース領域２５上の厚い保護酸化膜３２上に形成される。このことは、ブリッジゲート５２とソース領域２５との間のカップリング容量の低減の観点から好適である。
【００４９】
このように、ゲートプロセスにおいて、トレンチゲート５１とブリッジゲート５２が、同じ材料で一体として形成される。上述の通り、ブリッジゲート５２はＱｇ／Ｒｇコントロール用ゲートとしての役割を果たす。デバイスの使用用途に合わせて、所望のゲート抵抗Ｒｇやゲート電荷Ｑｇが得られるように、ブリッジゲート５２の面積やパターンを自由に設計することができる。逆に言えば、使用用途に応じてブリッジゲート５２の面積やパターンを変更するだけで、所望のゲート抵抗Ｒｇやゲート電荷Ｑｇを得ることができる。使用用途に応じたゲート抵抗Ｒｇやゲート電荷Ｑｇを得るために、プロセスを変更したり、新規プロセスを開発したりする必要はない。
【００５０】
これ以降、図１４〜図１８は、線Ａ−Ａ’に沿った断面構造の変遷を示している。まず、図１４に示されるように、ＣＶＤ法によって、層間絶縁膜６０が全面に形成される。また、層間絶縁膜６０の上面は平坦化される。
【００５１】
次に、図１５に示されるように、レジストマスク（図示されない）を用いたエッチングにより、コンタクトホール７０が形成される。このコンタクトホール７０は、層間絶縁膜６０、保護酸化膜３２及びソース領域２５を貫通してＰ−ベース領域２０に達するように形成される。
【００５２】
次に、図１６に示されるように、ＣＶＤ法により、全面に犠牲酸化膜７１が形成される。続いて、ボロン（Ｂ）イオン注入が実施され、６００℃〜１０００℃の温度でアニーリングが行われる。その結果、コンタクトホール７０の底面周辺のベース領域に、Ｐ＋ベース領域２１が形成される。このＰ＋ベース領域２１は、ベースコンタクト層として機能する。その後、犠牲酸化膜７１は除去される。
【００５３】
次に、図１７に示されるように、コンタクトホール７０の内壁及び層間絶縁膜６０の表面に、バリアメタル膜７３が形成される。バリアメタル膜７３は、例えば、スパッタ法により形成される窒化チタン（ＴｉＮ）膜である。更に、コンタクトホール７０を埋めるように、コンタクトプラグ７５が形成される。コンタクトプラグ７５は、例えばタングステン（Ｗ）膜である。これらバリアメタル膜７３及びコンタクトプラグ７５が、ソースコンタクト（バックゲートコンタクト）として機能する。このようにして、層間絶縁膜６０、保護酸化膜３２及びソース領域２５を貫通してＰ＋ベース領域２１に達するソースコンタクト（７３、７５）が形成される。
【００５４】
次に、図１８に示されるように、上記ソースコンタクト（７３、７５）と電気的に接続されるソースメタル配線８０が形成される。ソースメタル配線８０は、例えば、スパッタ法により形成されるアルミニウム配線である。このソースメタル配線８０は、平坦な層間絶縁膜６０上の全面に形成されている。ここで、下層のゲート電極５０がどのようなパターンを有していても、上層のソースメタル配線８０を分断する必要はない。ソースメタル配線８０を全面に形成することによって、オン抵抗Ｒｏｎを低減することが可能である。更に、Ｎ＋＋型の半導体基板１の裏面上に、ドレインメタル配線９０（裏面メタル配線）が形成される。尚、層間絶縁膜６０からＮ＋＋型の半導体基板１に達する図示しないドレインコンタクトプラグを形成し、これにドレインメタル配線９０を接続するようにして、ドレインメタル配線９０をソースメタル配線８０と同時に形成するようにしても良い。
【００５５】
このようにして、本実施の形態に係る縦型ＭＯＳＦＥＴが製造される。
【００５６】
３．トレンチ深さＴＤの自由設計
既出の図６で示されたように、トレンチエッチングにより、エピタキシャル層２に複数のトレンチ１０が形成される。このトレンチエッチングにおける「トレンチ深さＴＤ」は、他のプロセスに影響を与えることなく、自由に設計することができる。図１９及び図２０を参照して、トレンチ深さＴＤの自由設計について説明する。図１９は、既出の図１０に対応する図であり、図２０は、既出の図１１に対応する図である。
【００５７】
図１９に示されるように、ＮＳＧ膜１５のプラズマエッチング工程において、トレンチ１０の側壁上だけでなく、トレンチ１０の底部にＮＳＧ膜１５が残ってもよい。例えばトレンチ深さＴＤが比較的大きく設定された場合、トレンチ１０の側壁上にＮＳＧ膜１５ａが残るだけでなく、トレンチ１０の底面上にＮＳＧ膜１５ｂが残る。つまり、図１９において、側壁上のＮＳＧ膜１５ａに加えて底部のＮＳＧ膜１５ｂが残るように、プラズマエッチングが実施される。
【００５８】
その後は同様である。トレンチ１０の側壁上に残ったＮＳＧ膜１５ａが、ウェットエッチングにより除去される。結果として、プラズマエッチングによるトレンチ１０の側壁へのダメージが防止される。続いて、熱酸化処理が実施される。その結果、図２０に示されるように、トレンチ１０の側壁上に良質なゲート酸化膜３１が形成され、また、ソース領域２５上に厚い保護酸化膜３２が形成される。これにより、信頼性が向上する。更に、図２０の場合、トレンチ１０の底面上に、ＮＳＧ膜１５ｂに対応する「底部酸化膜３３（第３絶縁膜）」が形成される。底部酸化膜３３は、ゲート酸化膜３１よりも厚い。
【００５９】
図２０と既出の図１１の違いは、トレンチ１０の底部に底部酸化膜３３が存在するか否かだけである。トレンチ深さＴＤが比較的大きく設定された場合は、トレンチ１０の底部に底部酸化膜３３が残るだけであり、その他は同じである。例えばゲート材料膜（４１，４２）の製膜時間を変える必要はなく、従って、ゲート電極５０のトレンチ１０内の深さにも変更はない。トレンチ１０内のゲート電極５０は、底部酸化膜３３によって自動的に底上げされるからである。このように、トレンチ深さＴＤが変更されても、その他のプロセスを変更する必要は無い。これは、トレンチ１０内にＮＳＧ膜１５が埋設されるからこその効果であると言える。
【００６０】
このように、他のプロセスに影響を与えることなく、トレンチ深さＴＤを自由に変更することができる。このことは、デバイスの特性が最適化されるように、トレンチ深さＴＤを自由に設計することができることを意味する。トレンチ深さＴＤの自由設計により得られる効果を、以下に説明する。
【００６１】
図２１は、既出の図１８に対応する図である。図２１に示されるように、トレンチ深さＴＤは、基板（エピタキシャル層２）の表面からトレンチ１０の底面までの深さである。また、基板（エピタキシャル層２）の表面からベース領域（Ｐ−ベース領域２０及びＰ＋ベース領域２１）の底面までの深さは、「ベース領域深さＴＢ」と定義される。また、基板（エピタキシャル層２）の表面からエピタキシャル層２の底面までの深さは、「エピ層深さＴＥ」と定義される。
【００６２】
図２２は、図２１で示された構造における、ゲート−ドレイン間電荷Ｑｇｄのトレンチ深さＴＤに対する依存性を示している。横軸がトレンチ深さＴＤを示しており、縦軸がパラメータＱｇｄに対応している。ここで、ベース領域深さＴＢは０．９μｍであり、エピ層深さＴＥは２．３μｍである。貫通電流に寄与するパラメータ“Ｑｇｄ／Ｑｇ”を低減するためには、パラメータＱｇｄをなるべく小さくすることが望ましい。
【００６３】
図２２に示されるように、トレンチ深さＴＤが小さい値から大きくなるにつれて、パラメータＱｇｄは減少していく傾向にある。特に、トレンチ深さＴＤが“ＴＢ（＝０．９μｍ）＋０．２μｍ”を超えると、十分に小さいパラメータＱｇｄが実現される。従って、トレンチ深さＴＤは、“ＴＢ＋０．２μｍ”以上であることが好適である。一方、トレンチ深さＴＤが“ＴＥ（＝２．３μｍ）−０．３μｍ”を超えると、パラメータＱｇｄの減少傾向が増加傾向に転ずる。従って、トレンチ深さＴＤは、“ＴＥ−０．３μｍ”以下であることが好適である。総合すると、トレンチ深さＴＤは、“ＴＢ＋０．２μｍ”〜“ＴＥ−０．３μｍ”の範囲内に設計されることが好ましい。これにより、パラメータＱｇｄを十分に低減することができ、従って、パラメータＱｇｄ／Ｑｇも十分低減することが可能となる。
【００６４】
このように、トレンチ深さＴＤを自由に設計することにより、パラメータＱｇｄ／Ｑｇを低減することが可能となる。トレンチ深さＴＤを変更するためには、単にトレンチエッチングの時間を変更するだけでよく、その他のプロセスを変更する必要はない。
【００６５】
４．考察
以上に説明されたように、本実施の形態によれば、縦型ＭＯＳＦＥＴの特性パラメータ（Ｒｇ、Ｑｇ、Ｑｇｄ／Ｑｇ、ＳＷ等）を、自由に設計することができる。図２３は、本実施の形態に係る縦型ＭＯＳトランジスタの特性パラメータの様々な設計例を示すテーブルである。各設計値は、本願発明者により実施されたシミュレーションの結果得られた。以下、図２３を適宜参照しながら、本実施の形態に係る縦型ＭＯＳＦＥＴの考察を行う。
【００６６】
（１）Ｒｇ，Ｑｇ
本実施の形態に係る縦型ＭＯＳＦＥＴのゲート電極５０は、トレンチ１０に沿って形成されるトレンチゲート５１と、隣り合うトレンチゲート５１間をつなぐブリッジゲート５２とを備えている。トレンチゲート５１の突出部５１ａの幅は、トレンチ１０の幅よりも大きい。このことは、ゲート抵抗Ｒｇの低減とゲート電荷Ｑｇの増加に寄与する。また、トレンチゲート５１間をつなぐブリッジゲート５２を形成することにより、ゲート抵抗Ｒｇを低減し、ゲート電荷Ｑｇを増やすことが可能である。
【００６７】
また、本実施の形態に係るブリッジゲート５２の本数や配置位置、面積は、所望のゲート抵抗Ｒｇ及びゲート電荷Ｑｇが得られるように適宜決定可能である。ゲートプロセスにおいて、ブリッジゲート５２の形成パターンは、デバイスの使用用途に応じて個別に設定することが可能である。所望のパターンがどのようなパターンであっても、他のプロセスに影響を及ぼすことなく、ゲートプロセスにおけるパターンニング処理によって実現することができる。パターンを変えるだけで、オン抵抗Ｒｏｎやゲート−ドレイン間電荷Ｑｇｄといったパラメータを変えることなく、ゲート抵抗Ｒｇ及びゲート電荷Ｑｇを最適化することができる。
【００６８】
図２４は、ゲート抵抗Ｒｇとゲート電荷Ｑｇとの対応関係を示すグラフ図である。図２３及び図２４から明らかなように、本実施の形態によれば、ゲート抵抗Ｒｇを低減することができる。また、ゲート抵抗Ｒｇが小さくなるにつれ、ゲート電荷Ｑｇが増加する。ゲート電荷Ｑｇが増加すると、パラメータ“Ｑｇｄ／Ｑｇ”が減少し、貫通電流が削減される。これらの傾向は全て、パワーＭＯＳＦＥＴの効率の向上に寄与する。
【００６９】
比較例として、特許文献１に記載された技術を考える。当該技術において、ゲート抵抗Ｒｇを低減するために、ゲート電極より上層に形成されるゲートメタル配線の数を増やすことが考えられる。この場合、ゲート抵抗Ｒｇは低減されても、ゲート電荷Ｑｇは変わらない。そのため、本実施の形態で得られる効果が得られない。尚、特許文献１においてゲートメタル配線の数が増えると、それだけソースメタル配線を分断する必要性が増える。ソースメタル配線が分断されると、その配線抵抗が増加し、チップ全体としてのオン抵抗Ｒｏｎが増加するという問題も発生する。
【００７０】
以上に説明されたように、本実施の形態に係るブリッジゲート５２は、ゲート抵抗Ｒｇの低減及びゲート電荷Ｑｇの増加に寄与する。そして、そのブリッジゲート５２の面積やパターンは自由に設計することが可能である。すなわち、ブリッジゲート５２を自由に設計することにより、所望のゲート抵抗Ｒｇとゲート電荷Ｑｇを得ることが可能となる。ゲート抵抗Ｒｇとゲート電荷Ｑｇを、デバイスの使用用途に合わせて最適化することができる。デバイスの使用用途毎に、膨大な研究開発費を投じて新規プロセスを開発する必要はない。
【００７１】
（２）Ｑｇｄ
上記第３節で説明されたように、本実施の形態によれば、他のプロセスに影響を与えることなく、トレンチ深さＴＤを自由に設計することができる。つまり、プロセスを変更することなく、所望のデバイス特性が得られるようにトレンチ深さＴＤを設定することができる。特に、トレンチ深さＴＤは、“ＴＢ＋０．２μｍ”〜“ＴＥ−０．３μｍ”の範囲内に設定されることが好ましい。これにより、パラメータＱｇｄを十分に低減することができ、従って、パラメータＱｇｄ／Ｑｇも十分低減することが可能となる。同一プロセスであっても、貫通電流に寄与するパラメータＱｇｄ／Ｑｇを可変に設定することができると言える。
【００７２】
（３）Ｒｏｎ
本実施の形態によれば、ゲート電極５０のパターンにかかわらず、全てのトレンチ１０に沿ってチャネルが形成される。ゲート抵抗Ｒｇの低減のためにゲート電極５０の面積が大きく設計されたとしても、チャネル領域を犠牲にする必要はない。よって、ゲート抵抗Ｒｇの低減とオン抵抗Ｒｏｎの低減を両立させることができる。
【００７３】
また、ゲート電極５０がどのようなパターンを有していても、上層のソースメタル配線８０を分断する必要はない。トレンチゲート５１間をつなぐブリッジゲート５２がソースメタル配線８０と異なる層に形成されているため、ブリッジゲート５２によってソースメタル配線８０が分断されることはない。従って、ソースメタル配線８０を全面に形成することができ、それにより、オン抵抗Ｒｏｎを更に低減することが可能である。
【００７４】
（４）損失指数ＳＷ
本実施の形態において、損失指数ＳＷは下記式で表される：
ＳＷ＝Ｑｇ＋Ｒｏｎ＋Ｑｇｄ／Ｑｇ×Ｒｇ×Ｖｄｓ＋Ｑｇｄ×Ｒｇ
（単位：Ｑｇ［ｎＣ］、Ｑｇｄ［ｎＣ］、Ｒｏｎ［ｍΩ］、Ｒｇ［Ω］、Ｖｄｓ［Ｖ］）
【００７５】
上述の通り、本実施の形態によれば、Ｑｇ、Ｒｇ、Ｑｇｄ、Ｑｇｄ／Ｑｇといった特性パラメータを、互いに独立して自由に設計することができる。従って、損失指数ＳＷが小さくなるように、各特性パラメータを最適化することができる。尚、上記式において、損失指数ＳＷがパラメータＱｇを独立に有していることに留意されたい。ゲート電荷Ｑｇの極端な増加は、損失指数ＳＷの増大を招き、好ましくない。特許文献３に記載された技術によれば、ソース領域を形成する前に、熱酸化によりゲート酸化膜を形成し、トレンチゲート電極間をつなぐゲート引き出し電極を形成しているため、ゲート引き出し電極の下には薄いゲート酸化膜しかなく、ゲート電荷Ｑｇが増大してしまう。本実施の形態によれば、上述の通り、ブリッジゲート５２は、厚い保護酸化膜３２を介してソース領域２５上に形成される。従って、ゲート抵抗Ｒｇを大きく低減させるために多数のブリッジゲート５２を設けた場合であっても、ゲート電荷Ｑｇがいたずらに増大し過ぎることが防止される。
【００７６】
図２５は、損失指数ＳＷとゲート電荷Ｑｇとの対応関係を示すグラフ図である。図２３及び図２５に示されるように、本実施の形態によれば、損失指数ＳＷが小さくなるように各パラメータを最適化することが可能である。ゲート抵抗Ｒｇの低減に伴いゲート電荷Ｑｇが大きくなったとしても、損失指数ＳＷを低いレベルに抑えることができている。このように、使用アプリケーションにおいてデバイスが最高の効率を発揮できるように、各特性パラメータを最適化することが可能である。
【００７７】
（５）高品質酸化膜
上述の通り、ゲート酸化プロセスより前に、トレンチ１０を埋めるようにＮＳＧ膜１５が形成され（図８参照）、Ｐ−ベース領域２０及びソース領域２５がセルフアラインで形成される（図９参照）。更に、少なくともトレンチ１０の側壁上にＮＳＧ膜１５が残るようにプラズマエッチングが実施された後、その側壁上のＮＳＧ膜１５がウェットエッチングにより除去される（図１０参照）。これにより、トレンチ１０の側壁へのダメージが防止される。そしてその後に、ゲート酸化プロセスが実施される。その結果、トレンチ１０の側壁上には品質の良好なゲート酸化膜３１が形成され、信頼性が向上する。同時に、Ｎ＋型のソース領域２５が既に形成されているため、そのソース領域２５上には増速酸化により厚い保護酸化膜３２が形成される（図１１参照）。トレンチ１０の開口部のコーナー部に厚い保護酸化膜３２が形成されるため、信頼性が向上する。また、ソース領域２５とブリッジゲート５２との間に厚い保護酸化膜３２が介在することになるため、ゲートカップリング容量が低減されるという効果も得られる。このように、本実施の形態によれば、高品質のゲート酸化膜３１と厚い保護酸化膜３２が形成されるため、信頼性が向上する。
【００７８】
以上に説明されたように、本実施の形態によれば、使用アプリケーションにおいてデバイスが最高の効率を発揮できるように、各特性パラメータを最適化することが可能である。更に、酸化膜として高品質のものが作成されるため、信頼性が向上する。これらのことは、例えば、高速スイッチ用のパワーＭＯＳＦＥＴに求められる全ての要求を完全に満たしている。更に、デバイスの使用用途毎に新規プロセスを開発することなく、特性パラメータを自由に設計することが可能である。特性パラメータを変更するために膨大な研究開発費を投じて新規プロセスを開発する必要がないため、コストが大幅に削減される。
【００７９】
尚、本発明による縦型ＭＯＳトランジスタ及びその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。
【００８０】
上述の実施の形態では、第２絶縁膜３２を第１絶縁膜３１と同時に形成するようにして工程数を増加させない例を示したが、第２絶縁膜３２は第１絶縁膜３１とは別に形成してもかまわない。例えば、図９のようにＰ−ベース領域２０およびソース領域２５を形成した後、ＣＶＤ等にて第２絶縁膜（保護絶縁膜）３２を形成し、ソース領域２０の上部を覆うようなマスクを形成し、トレンチ１０の中に形成された当該第２絶縁膜３２とＮＳＧ膜１５を除去すればよい。このようにすれば、ＣＶＤ等にて形成した第２絶縁膜３２の誘電率および膜厚によって、ゲート電荷Ｑｇを最適値とすることができる。
【００８１】
また、底部酸化膜３３は、必ずしも酸化膜でなければならないということはなく、誘電率の大きなシリコン窒化酸化膜（ＳｉＯＮ膜）などにすれば、さらにゲート−ドレイン間電荷Ｑｇｄを小さくすることができる。
【００８２】
複数のトレンチとは、ストライプ状のトレンチ部分が複数あるという意味であり、複数のトレンチの端部に延長トレンチをさらに有し、当該延長トレンチにより複数のトレンチが互いに連結され、全体として１つのトレンチを構成している場合を含む。当該延長トレンチの中には、第１ゲート構造５１から延長された延長ゲート構造が形成されていても良い。
【００８３】
また、導電型は、Ｎ型とＰ型を各々逆にしても良い。また、上述の実施の形態ではＭＯＳトランジスタを例に説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など、トレンチに埋め込まれたゲート電極を有する半導体装置に広く適用できる。
【図面の簡単な説明】
【００８４】
【図１】図１は、本発明の実施の形態に係る縦型ＭＯＳＦＥＴの構造を示す平面図である。
【図２Ａ】図２Ａは、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図２Ｂ】図２Ｂは、図１中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図３Ａ】図３Ａは、ブリッジゲートの配置の一例を示す平面図である。
【図３Ｂ】図３Ｂは、ブリッジゲートの配置の他の例を示す平面図である。
【図３Ｃ】図３Ｃは、ブリッジゲートの配置の更に他の例を示す平面図である。
【図３Ｄ】図３Ｄは、ブリッジゲートの配置の更に他の例を示す平面図である。
【図４】図４は、本発明の実施の形態に係る縦型ＭＯＳＦＥＴの製造工程における断面図である。
【図５】図５は、製造工程における断面図である。
【図６】図６は、製造工程における断面図である。
【図７】図７は、製造工程における断面図である。
【図８】図８は、製造工程における断面図である。
【図９】図９は、製造工程における断面図である。
【図１０】図１０は、製造工程における断面図である。
【図１１】図１１は、製造工程における断面図である。
【図１２】図１２は、製造工程における断面図である。
【図１３Ａ】図１３Ａは、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１３Ｂ】図１３Ｂは、製造工程における線Ｂ−Ｂ’に沿った断面図である。
【図１４】図１４は、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１５】図１５は、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１６】図１６は、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１７】図１７は、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１８】図１８は、製造工程における線Ａ−Ａ’に沿った断面図である。
【図１９】図１９は、製造工程における断面図である。
【図２０】図２０は、製造工程における断面図である。
【図２１】図２１は、製造工程における断面図である。
【図２２】図２２は、ゲート−ドレイン間電荷Ｑｇｄのトレンチ深さＴＤに対する依存性を示すグラフ図である。
【図２３】図２３は、本実施の形態における特性パラメータの設計値の様々な例を示すテーブルである。
【図２４】図２４は、ゲート抵抗Ｒｇとゲート電荷Ｑｇとの対応関係を示すグラフ図である。
【図２５】図２５は、損失指数ＳＷとゲート電荷Ｑｇとの対応関係を示すグラフ図である。
【符号の説明】
【００８５】
１    半導体基板
２    エピタキシャル層
３    酸化膜
４    窒化膜
５    酸化膜
１０    トレンチ
１５    ＮＳＧ膜（埋設絶縁膜）
２０    Ｐ−ベース領域
２１    Ｐ＋ベース領域
２５    ソース領域
３１    ゲート酸化膜
３２    保護酸化膜
３３    底部酸化膜
４１    ゲートポリシリコン膜
４２    高融点金属膜
５０    ゲート電極
５１    トレンチゲート（第１ゲート構造）
５１ａ  突出部
５１ｂ  埋設部
５２    ブリッジゲート（第２ゲート構造）
６０    層間絶縁膜
７０    コンタクトホール
７１    犠牲酸化膜
７３    バリアメタル膜
７５    コンタクトプラグ
８０    ソースメタル配線
９０    ドレインメタル配線
ＲＥＳ    レジストマスク
【図１】
2009158717.tif 000003
【図２Ａ】
2009158717.tif 000004
【図２Ｂ】
2009158717.tif 000005
【図３Ａ】
2009158717.tif 000006
【図３Ｂ】
2009158717.tif 000007
【図３Ｃ】
2009158717.tif 000008
【図３Ｄ】
2009158717.tif 000009
【図４】
2009158717.tif 000010
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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