(57)【要約】【課題】不良アドレス登録容量を削減した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列された、複数ブロックからなるメモリセルアレイと、前記メモリセルアレイ内に設定されて不良ブロック位置情報を記憶する不良ブロック位置情報登録領域と、前記メモリセルアレイのブロック選択を行うためのアドレスデコード回路と、前記アドレスデコード回路内に設けられて、前記メモリセルアレイの不良ブロック位置情報登録領域から読み出された不良ブロック位置情報に基づいて不良ブロックフラグがセットされる不良ブロックフラグラッチとを備え、前記不良ブロック位置情報登録領域の不良ブロック位置情報は、前記複数ブロックの内のブロック位置と前記メモリセルアレイの同時アクセスされるセル範囲である１ページ内のカラム位置とを１：１に対応させて、１ブロックに対して１ビットが割り当てられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列された、複数ブロックからなるメモリセルアレイと、
前記メモリセルアレイ内に設定されて前記メモリセルアレイの不良ブロック位置情報を記憶する不良ブロック位置情報登録領域と、
前記メモリセルアレイのブロック選択を行うためのアドレスデコード回路と、
前記アドレスデコード回路内に設けられて、前記メモリセルアレイの不良ブロック位置情報登録領域から読み出された不良ブロック位置情報に基づいて不良ブロックフラグがセットされる不良ブロックフラグラッチとを備え、
前記不良ブロック位置情報登録領域の不良ブロック位置情報は、前記複数ブロックの内のブロック位置と前記メモリセルアレイの同時アクセスされるセル範囲である１ページ内のカラム位置とを１：１に対応させて、１ブロックに対して１ビットが割り当てられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数ブロックが８個ずつブロックセットとして定義され、前記１ページを１カラム＝８ビットの複数カラムとして、前記不良ブロック位置情報登録領域の不良ブロック位置情報は、複数ブロック内のｎ番目のブロックセットのｍ番目のブロックと１ページ内のｎ番目のカラムのｍビット目とを１：１に対応させて、１ブロックに１ビットが割り当てられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記アドレスデコード回路は、アドレスデータを複数のワンホット信号にデコードするプリデコーダと、このプリデコーダのデコード信号を更にデコードしてブロック位置情報を出力する、それぞれに前記不良ブロックフラグラッチを備えたロウデコードとを有し、
前記プリデコーダは、前記アドレスデータから１ブロックセット内の選択ブロック位置情報を示す８ビットのワンホット信号をデコードする第１デコード部と、複数ブロック内の選択ブロックセット位置情報をワンホット信号にデコードする第２デコード部とを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイの選択ブロックの１ページのデータ読み出しを行うセンスアンプ回路と、
前記センスアンプ回路の１ページデータを１バイトずつ転送するデータ線と、
パワーオンリセット時、前記不良ブロック位置情報登録領域から前記センスアンプ回路に読み出された１ページデータから前記データ線に順次転送される１バイトデータを前記第１デコード部のデコード信号に代わって選択して前記ロウデコードに転送するセレクタとを更に備えた
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記パワーオンリセット時、前記プリデコーダの第２デコード部は、順次ブロックセットを選択する入力状態に設定され、前記セレクタは、前記センスアンプ回路に読み出された１ページデータから前記データ線に順次転送される１バイトデータを選択して前記ロウデコードに転送する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に不良アドレス登録法の改良に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの代表例として、ＮＡＮＤ型フラッシュメモリがよく知られている。現状のＮＡＮＤ型フラッシュメモリでは、ダイソート工程において、チップ内で不良ブロックが検出された場合でも、その数が一定数以下の場合は、不良ブロックとして許容している。一定数以下の不良ブロックの存在を許容することにより、歩留まりを上げることが可能となるためである。
【０００３】
ただし、不良ブロックは通常ブロックと異なる制御が不可欠であるため、不良ブロックのアドレスは、例えばメモリセルアレイ内のＲＯＭフューズ領域への登録が必要である。ＲＯＭフューズ領域に登録された不良ブロックアドレスは、電源投入時に実行されるパワーオンリセット動作中に読み出されて、対応するロウデコーダが選択され、そのロウデコーダ内の不良ブロックフラグラッチに不良ブロックフラグがセットされる。
【０００４】
不良ブロックフラグがセットされると、以後そのブロックはメモリコントローラによって不良ブロックとして認識され、動作に悪影響を与えないよう制御することができる（例えば、特許文献１参照）。
【０００５】
不良ブロックアドレスの登録方法について、例えば１０２４個のブロックを持ち、１ページの容量が１ｋＢｙｔｅ、１プレーン構成のチップの場合を例に説明する。１０２４個のブロックを持つチップでは、ブロックアドレスを表すのに、１０ｂｉｔが必要となるが、通常データ扱いの単位は８ビット（＝１Ｂｙｔｅ）であるため、１つのブロックアドレスの登録には、２Ｂｙｔｅの領域が必要である。
【０００６】
ＲＯＭフューズ領域のデータは、高い信頼性を必要とするため、相補データを用意し、データ読み出し時には、正データと相補データとを比較することにより、データの信頼性を確保している。これにより、１つのブロックアドレスを登録するのに４Ｂｙｔｅの領域が必要になる。
【０００７】
さらに、相補データとの比較でエラーとなった場合のために、正データと相補データのデータセットを複数持つことが望ましい。データセットを２セット用意するものとすると、１つのブロックアドレスの登録に８Ｂｙｔｅの領域が必要になる。このとき、１ページが１ｋＢｙｔｅのＮＡＮＤ型フラッシュメモリでは、１２８個のブロックしか登録できない。
【０００８】
従って上述の例では、１０２４ブロック中１２９個以上の不良ブロックが発生した場合には、不良チップとして出荷することができないことになる。
【特許文献１】特開２００１−２７３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、不良アドレス登録容量を削減した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列された、複数ブロックからなるメモリセルアレイと、
前記メモリセルアレイ内に設定されて前記メモリセルアレイの不良ブロック位置情報を記憶する不良ブロック位置情報登録領域と、
前記メモリセルアレイのブロック選択を行うためのアドレスデコード回路と、
前記アドレスデコード回路内に設けられて、前記メモリセルアレイの不良ブロック位置情報登録領域から読み出された不良ブロック位置情報に基づいて不良ブロックフラグがセットされる不良ブロックフラグラッチとを備え、
前記不良ブロック位置情報登録領域の不良ブロック位置情報は、前記複数ブロックの内のブロック位置と前記メモリセルアレイの同時アクセスされるセル範囲である１ページ内のカラム位置とを１：１に対応させて、１ブロックに対して１ビットが割り当てられている。
【発明の効果】
【００１１】
この発明によると、不良アドレス登録容量を削減した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１３】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリコア部のセルアレイ構成を示している。メモリセルアレイ１は、図２に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル(図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット(ＮＡＮＤストリング)ＮＵを配列して構成される。
【００１４】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ（ＢＬｅ又はＢＬｏ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１５】
ワード線方向に配列されるＮＡＮＤセルユニットＮＵの集合が、データ消去の単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路（データレジスタを含む）３が配置される。ワード線の一端側にはブロック選択およびブロック内ワード線及び選択ゲート線の選択を行うロウデコーダ４が配置される。
【００１６】
図２では、互いに隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏが一つのセンスアンプＳＡを共有する例を示している。偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは、ビット線セレクタ２ａにより一方が選択されてセンスアンプＳＡに接続される。この場合、一つのワード線と全偶数番ビット線（又は全奇数番ビット線）により選択されるメモリセル群が、同時に書き込み／読み出しされる物理的１ページを構成する。
【００１７】
コマンド、アドレス及びデータは、入出力バッファ１０を介して入力される。動作モードを指示するコマンドは、コマンドデコーダ１１でデコードされて、内部制御回路８に送られる。アドレスはアドレスレジスタ６を介し、制御回路８の制御により所定のタイミングにおいて、ロウアドレスＲＯＷＡＤＤはプリデコーダ５へ、カラムアドレスＣＯＬＡＤＤはカラムデコーダ３へと転送される。
【００１８】
ロウアドレスは、プリデコーダ５で複数のワンホット信号にデコードされた後、メインロウデコーダ５でひとつのブロックが選択され、そのなかの一本のワード線選択が行われる。
【００１９】
Ｉ／Ｏバッファ１０を介して、通常１Ｂｙｔｅずつ供給される書き込みデータは、センスアンプ回路２にロードされて、１ページ単位でメモリセルアレイに一括書き込みがなされる。センスアンプ回路２の読み出しデータは１Ｂｙｔｅずつシリアル転送されてＩ／Ｏバッファ１５を介して、外部に出力される。
【００２０】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路７が設けられている。高電圧発生回路７は、制御回路８から与えられる指令に基づいて所定の高電圧を発生する。
【００２１】
メモリセルアレイ１には、ダイソートテストにおいて求められた不良ブロック位置情報登録領域としてのＲＯＭフューズ領域１ａが設定されている。ＲＯＭフューズ領域には電圧調整データ等その他各種初期設定データが記憶される。パワーオン検出回路９が電源投入を検出すると、制御回路８はＲＯＭフューズ領域１ａのデータを読み出して所定のレジスタ（図示せず）に電圧調整データ等を設定し、また不良ブロック位置情報を読み出して、ロウデコーダ４に不良ブロックフラグを設定するパワーオンリセット動作を行う。
【００２２】
図３は、メモリセルアレイ１が１０２３個のブロックＢＬＫ０−ＢＬＫ１０２３からなり、ロウデコーダ４の各ブロック対応デコード部に不良ブロックフラグ用のラッチＬＡＴが設けられた状態を示している。ロウデコーダは実際には、ブロック選択を行うデコーダ（ブロックデコーダ）と、全ブロックに共通に用いられるワード線及び選択ゲート線デコーダ兼ドライバとから構成されるが、図３に示すロウデコーダ４は、前者のブロックデコーダ（即ち狭義のロウデコーダ）を指している。
【００２３】
この実施の形態では、ＲＯＭフューズ領域１ａの不良ブロック情報登録エリアに対して、ブロックアドレスを直接登録する従来の方式（以下、“ブロックアドレス直接登録方式”という）に代わって、チップ内のすべてのブロックについて１ブロックに対しＲＯＭフューズ領域のデータ１ビットを割り当てる方式（以下、これを“ビット位置アサイン方式”という）を採用している。具体的に、不良ブロック位置の登録は、ブロック位置とカラムビット位置を１：１に対応させることにより行う。
【００２４】
その詳細は後述するが、このような不良ブロック登録方式の変更により、ＲＯＭフューズ領域１ａの不良ブロック位置情報登録エリアの容量を大きく削減することが可能になる。パワーオンリセット時にＲＯＭフューズ領域１ａから読み出される不良ブロック位置情報は、セレクタ１２によってプリデコーダ５のデコード出力と一部置き換えられてロウデコーダ４に送られて、ロウアドレス選択が行われ、対応ロウデコード部に不良ブロックフラグがセットされることになる。
【００２５】
この実施の形態のビット位置アサイン方式を具体的に説明する。セルアレイの１０２４個のブロックに対して、図４に示すように、ブロックＢＬＫ０からＢＬＫ７までをブロックセット０、ブロックＢＬＫ８からＢＬＫ１５までをブロックセット１、以下同様に、ブロックＢＬＫ１０１６からＢＬＫ１０２３までをブロックセット１２７というルールで、８個ずつのブロックからなるブロックセットを定義する。
【００２６】
そして、図５に示すように、ＲＯＭフューズ領域１ａのカラムアドレスとブロックセットとを対応させる。即ちＲＯＭフューズ領域のカラムアドレスｎを、ブロックセットｎに対応させ、更に１Ｂｙｔｅのカラムデータのｍビット目を、１つのブロックセット中で小さいほうからｍ番目のブロックと対応させる。
【００２７】
従って、ＲＯＭフューズ領域のデータの先頭からｎバイト目のｍビット目を、データセットｎの小さいほうからｍ番目のブロック（ブロックアドレスｎ８＋ｍ）と対応させる。
【００２８】
以上により、ＲＯＭフューズ領域のあるカラム位置のデータが“１”の場合は、そのカラム位置に相当するブロックアドレスのブロックが、不良ブロックであることを示すこととする。“０”データの場合は、不良ブロックでないことを示すことにする。例えば、ＲＯＭフューズのカラムアドレス１２７バイト目の７ビット目が“１”の時、ブロックアドレス１０２３のブロックが不良ブロックであることを示す。
【００２９】
次に、実施の形態でのロウデコーダ周りの構成と、不良ブロックフラグ設定の動作を、従来例と比較しながら詳細に説明する。
【００３０】
図６は、比較のために示す従来のロウデコーダ周りの構成であり、図７は実施の形態でのロウデコーダ周りの構成である。また、図９は従来方式でのブロックアドレスデコード法を示し、図１０はこれとの対応で実施の形態のブロックアドレスデコード法を示している。
【００３１】
まず比較のために、従来のブロックアドレス直接登録方式とその場合の不良ブロックフラグ設定の動作を説明する。
【００３２】
このブロックアドレス直接登録方式では、パワーオンリセット時、センスアンプ回路２に読み出されるアドレスデータは、８ビットづつ２サイクルでデータ線ＤＩＮｒを転送され、アドレスレジスタ６に２サイクルのデータが転送されたところで、１０ビットのブロックアドレス＜９：０＞となる。
【００３３】
一つ目の不良ブロックのロウデコーダに不良ブロックフラグのセットが終了すると、次の不良ブロックのアドレスデータが、センスアンプ回路より転送されてくることにより、同様の手順で不良ブロックフラグがセットされる。以下、同様の手順で、ＲＯＭフューズ領域に登録された不良ブロックアドレス対応のロウデコーダに不良ブロックフラグを立てられる。
【００３４】
図９が具体的なデコード方法の例を示している。１０ビットのブロックアドレスデータＢｌｏｃｋＡＤＤ＜９：０＞は、プリデコーダ５において、ＡＲＯＷＡ，ＡＲＯＷＢ，ＡＲＯＷＣ，ＡＲＯＷＤ，ＡＲＯＷＥという、それぞれ４ビットの５つの信号にデコードされる。これらのプリデコード信号はすべて、図９に示すように、一つだけが“１”であるワンホット信号である。
【００３５】
このようなプリデコードを行うことにより、ロウデコーダ４として、図８に示す単純なＮＡＮＤゲートを用いることが可能となる。ここで、図８のプリデコード信号ＡＲＯＷＡ<*>は、４ビットの信号ＡＲＯＷＡ＜３：０＞のうち、１ビット（＊）が選択されて接続されることを示している。ＡＲＯＷＢ<*>, ＡＲＯＷＣ<*>, ＡＲＯＷＤ<*>, ＡＲＯＷＥ<*>についても同様である。
【００３６】
例えば、ブロックアドレス０のブロックのロウデコーダには、ＡＲＯＷＡ<0>, ＡＲＯＷＢ<0>, ＡＲＯＷＣ<0>, ＡＲＯＷＤ<0>, ＡＲＯＷＥ<0>が接続される。ブロックアドレス１０２３のブロックのロウデコーダには、ＡＲＯＷＡ<3>, ＡＲＯＷＢ<3>, ＡＲＯＷＣ<3>, ＡＲＯＷＤ<3>, ＡＲＯＷＥ<3>が接続される。
【００３７】
このようなロウデコーダを用いたブロック選択方法について説明すると、前述のようにブロックアドレスを指定するため、１０ビットのブロックアドレスを入力する。ただし、データ転送バスＤＩＮｒのビット幅は８ビットであるため、２回に分けて転送され、アドレスレジスタで１０ビットのアドレス信号ＢｌｏｃｋＡＤＤ＜９：０＞となる。
【００３８】
このアドレスデータがプリデコードされてロウデコーダに入力される。ロウデコーダは、トランジスタＴｒａＡによって、ノードＮＡがあらかじめ“Ｈ”にプリチャージされる。例えばブロックアドレス０を選択する、ＢｌｏｃｋＡＤＤ＜９：０＞＝１０’ｈ０００が入力された場合、プリデコーダ５において、ＡＲＯＷＡ<3:0>＝４’ｂ０００１，ＡＲＯＷＢ<3:0>＝４’ｂ０００１，ＡＲＯＷＣ<3:0>＝４’ｂ０００１，ＡＲＯＷＤ<3:0>＝４’ｂ００１，ＡＲＯＷＥ<3:0>＝４’ｂ０００１のようにデコードされる。
【００３９】
そうすると、ブロックアドレス０では、図８に示すロウデコーダの直列に接続されたトランジスタがすべてオンすることにより、プリチャージされていたノードＮＡが放電され、選択ブロック信号ノードＮＢが“Ｈ”になる。これがブロック０の選択状態となる。このようにして、１０２４個のブロックのうち、一つのブロックを選択することが可能となる。
【００４０】
次に、この実施の形態によるビット位置アサイン方式でのブロックアドレス登録方式と不良ブロックフラグ設定の動作を具体的に説明する。
【００４１】
図４及び図５で説明したビット位置アサイン方式を実現するためには、ロウデコード周りの構成を図７のように変更し、図１０のデコード法を適用することが必要になる。即ちこの実施の形態では、図１０に示すように、プリデコード信号の一つＡＲＯＷＡをデータの扱い単位である８ビットのワンホット信号として、これに選択ブロックセット内のブロック位置情報を持たせる。
【００４２】
従ってプリデコーダ５は、図６の場合と異なり、第１デコード部（ＡＲＯＷＡｄｅｃ）が、選択ブロック内のブロック位置情報をデコードしてワンホット信号を生成するものとして構成される。以下の第２デコード部（ＡＲＯＲＣｄｅｃ〜ＡＲＯＷＥｄｅｃ）は、複数ブロックセット内のブロックセット位置情報対応のプリデコード信号（４ビットのワンホット信号ＡＲＯＷＢ，ＡＲＯＷＣ，ＡＲＯＷＤと、２ビットのワンホット信号ＡＲＯＷＥ）を得るものとしている。
【００４３】
パワーオンリセット時、ＲＯＭフューズ領域からセンスアンプ回路２に読み出されたデータは、８ビットづつデータ線ＤＩＮｒに転送される。ビット位置アサイン方式ではこのデータは、従来のようなブロックアドレスデータではないため、アドレスレジスタ６に保持させる必要がない。
【００４４】
データ線ＤＩＮｒに１バイトずつ転送されるデータは、パワーオンリセット時に“Ｈ”となる選択信号ＳＥＬにより制御されるセレクタ１２により順次選択されて、プリデコーダ５の第１デコード部ＡＲＯＷＡｄｅｃのデコード出力ＡＲＯＷＡ［７：０］に代わって、ロウデコーダ４に入力される。一方このとき、第２デコード部（ＡＲＯＲＣｄｅｃ〜ＡＲＯＷＥｄｅｃ）には、順次複数ブロック内のブロックセット位置情報を出力するような入力データを与える。
【００４５】
不良ブロックフラグのセット方法をより具体的に説明する。まず、ブロックセット０のデータに相当する、先頭カラムデータをデータ線ＤＩＮｒに読み出す。このとき初期状態として、ＡＲＯＷＢ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＢ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＣ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＤ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＥ＜１：０＞＝２’ｂ０１にしておく。
【００４６】
そうすると、ＡＲＯＷＡ＜７：０＞に代わってデータ線ＤＩＮｒ上のデータが選択され、ブロックセット０の不良情報が“１”になっているブロックのみ選択状態となり、ここに不良ブロックフラグがセットされる。
【００４７】
例えば、ブロックセット０のブロックがすべて不良の時、ＲＯＭフューズ領域の先頭カラムには、８ビット共に“１”がセットされているはずである。このとき、セレクタ１２で選択される信号は、ＡＲＯＷＡ＜７：０＞＝８’ｂ１１１１_１１１１となる。ブロック０からブロック７までが同時に選択状態となり、同時に不良ブロックフラグをセットすることができる。
【００４８】
次に、ブロックセット１のデータをデータ線ＤＩＮｒに読み出すタイミングでは、プリデコード信号をＡＲＯＷＢ＜３：０＞＝４’ｂ００１０，ＡＲＯＷＣ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＤ＜３：０＞＝４’ｂ０００１，ＡＲＯＷＥ＜１：０＞＝２’ｂ０１に切り換える。これにより、ブロックセット１の不良ブロック対応のロウデコーダに一気に不良ブロックフラグをセットすることができる。
【００４９】
このように、読み出しカラムアドレスを切り替えるタイミングで、図１０のデコード方式に従ってＡＲＯＷＢ＜３：０＞，ＡＲＯＷＣ＜３：０＞，ＡＲＯＷＤ＜３：０＞，ＡＲＯＷＥ＜１：０＞を切り替えることにより、８ブロック同時に、不良ブロックフラグのセット及び非セットを行うことができる。即ち、１２８バイトのデータ読み出しで、１０２４個のブロックについて不良ブロックフラグをセットすることが可能となる。
【００５０】
以上のようにこの実施の形態によるビット位置アサイン方式を用いると、１０２４個のブロックに不良ブロックフラグをセットするのに、１２８バイトのデータで済む。正データと相補データを持たせ、更に２つのデータセットを持たせるとしても、５１２バイトで不良ブロック登録ができる。従ってこのような不良ブロック登録方式を採用すれば、より信頼性をあげるため、データセットを４つ持たせる、ということも容易にできる。
【００５１】
以上この実施の形態の特徴をまとめると、（１）不良ブロック情報を小容量で記憶できるため、実質的にチップ内のすべての不良ブロックを登録することができる、（２）不良ブロック登録容量が小さいことから、空き容量にバックアップデータを持たせることができ、不良ブロックアドレスの信頼性が高くなる、（３）不良ブロックの多いチップ、例えば全体の３／４が不良であるようなチップも、容量が３／４のチップとして出荷することが可能であり、製品コスト削減が可能になる。
【００５２】
今後、ワード線やビット線の微細化が更に進むと、シート抵抗や配線容量の増大によりパフォーマンスが制限される。十分なパフォーマンスを得るためには、ワード線やビット線を短くすることが必要になり、そのためにはメモリチップ内のメモリプレーン数を増やすことが簡単な解決法となる。例えば、２プレーンのメモリチップでその片方のワード線に致命的な不具合があった場合、従来方式では不良チップとなるが、この実施の形態の不良ブロック登録法によると、不良の片プレーンを不良ブロック登録して、容量が半分の製品として出荷することも可能になる。
【図面の簡単な説明】
【００５３】
【図１】一実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのロウデコーダ構成を示す図である。
【図４】実施の形態のビット位置アサイン方式を適用するための複数ブロックのブロックセット定義を示す図である。
【図５】同ビット位置アサイン方式のブロックアドレスとカラムアドレスの対応関係を示す図である。
【図６】従来のロウデコーダ周りの構成を示す図である。
【図７】実施の形態によるロウデコーダ周りの構成を示す図である。
【図８】実施の形態のロウデコーダ基本構成を示す図である。
【図９】従来のブロックアドレスデコード法を示す図である。
【図１０】実施の形態によるブロックアドレスデコード法を示す図である。
【符号の説明】
【００５４】
１…メモリセルアレイ、１ａ…ＲＯＭフューズ領域（不良ブロック位置情報登録領域）、２…センスアンプ回路、３…カラムデコーダ、４…ロウデコーダ、５…プリデコーダ、６…アドレスレジスタ、７…電圧発生回路、８…制御回路、９…パワーオン検出回路、１０…Ｉ／Ｏバッファ、１１…コマンドデコーダ、１２…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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