(57)【要約】【課題】  フィルファクターを高めながら、電荷共有現象が発生しないことと、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。【解決手段】  実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された第１トランジスタと第２トランジスタと、前記第１トランジスタと前記第２トランジスタの間に形成された電気接合領域と、前記第２トランジスタの一側に前記配線と繋がるように形成された第１導電型領域を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された第１トランジスタと第２トランジスタと、前記第１トランジスタと前記第２トランジスタの間に形成された電気接合領域と、前記第２トランジスタの一側に前記配線と繋がるように形成された第１導電型領域を含むことを特徴とするイメージセンサー。
【請求項２】
前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項３】
前記電気接合領域は、ＰＮジャンクションであることを特徴とする請求項２に記載のイメージセンサー。
【請求項４】
前記第１導電型領域は、Ｎ＋領域であることを特徴とする請求項１に記載のイメージセンサー。
【請求項５】
配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された第１トランジスタと第２トランジスタと、前記第１トランジスタと前記第２トランジスタの間に形成された電気接合領域と、前記第２トランジスタの一側に前記配線と繋がるように形成された第１導電型領域を含み、前記第１基板の上側は第２導電型に導電されていることを特徴とするイメージセンサー。
【請求項６】
前記電気接合領域は、前記第１基板の第２導電型領域上に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする請求項５に記載のイメージセンサー。
【請求項７】
前記第１基板の上側はＰ型に導電されていて、前記電気接合領域はＰＮジャンクションであることを特徴とする請求項５に記載のイメージセンサー。
【請求項８】
前記第１トランジスタ及び第２トランジスタは、トランスファトランジスタであることを特徴とする請求項５に記載のイメージセンサー。
【請求項９】
第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含み、前記第１基板の回路を形成する段階は、前記第１基板に第１トランジスタと第２トランジスタを形成する段階と、前記第１トランジスタと前記第２トランジスタの間に電気接合領域を形成する段階と、前記第２トランジスタの一側に前記配線と繋がる第１導電型領域を形成する段階を含むことを特徴とするイメージセンサーの製造方法。
【請求項１０】
前記電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階を含むことを特徴とする請求項９に記載のイメージセンサーの製造方法。
【請求項１１】
前記電気接合領域を形成する段階は、ＰＮジャンクションを形成する段階であることを特徴とする請求項９に記載のイメージセンサーの製造方法。
【請求項１２】
前記第１導電型領域は、Ｎ＋領域に形成することを特徴とする請求項９に記載のイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、イメージセンサー及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサーは、光学的映像を電気信号に変換する半導体素子であり、大きくＣＣＤイメージセンサーとＣＭＯＳイメージセンサーに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成する。ところが、チップサイズの増加なしにピクセル数を増加させることを目的として、フォトダイオードのサイズがますます減少するにつれて、受光部の面積が縮小して画像特性が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射するフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着したり、ウェハ対ウェハの直接接合（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ）などの方法でリードアウト回路をシリコン基板に形成し、フォトダイオードをリードアウト回路上部に形成する試み（以下「３次元イメージセンサー」と称する）がなされている。フォトダイオードとリードアウト回路は配線を通じて繋がるようになる。
【０００６】
一方、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン双方が高濃度のＮ型にドーピングされているので、電荷共有現象（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）が発生するような問題がある。電荷共有現象が発生すれば、出力画像の感度を低下させて、画像エラーを発生させることもある。
【０００７】
また、従来技術によれば、フォトダイオードとリードアウト回路の間で、フォトチャージ（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）が円滑に移動することができず、暗電流が発生したり、サチュレーション（Ｓａｔｕｒａｔｉｏｎ）及び感度の低下が発生している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
実施例は、フィルファクターを高めながら、電荷共有現象が発生しないイメージセンサー及びその製造方法を提供する。
【０００９】
また、実施例は、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された第１トランジスタと第２トランジスタと、前記第１トランジスタと前記第２トランジスタの間に形成された電気接合領域と、前記第２トランジスタの一側に前記配線と繋がるように形成された第１導電型領域を含むことを特徴とする。
【００１１】
また、実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された第１トランジスタと第２トランジスタと、前記第１トランジスタと前記第２トランジスタの間に形成された電気接合領域と、前記第２トランジスタの一側に前記配線と繋がるように形成された第１導電型領域を含み、前記第１基板の上側は第２導電型に導電されていることを特徴とする。
【００１２】
また、実施例によるイメージセンサーの製造方法は、第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含み、前記第１基板の回路を形成する段階は、前記第１基板に第１トランジスタと第２トランジスタを形成する段階と、前記第１トランジスタと前記第２トランジスタの間に電気接合領域を形成する段階と、前記第２トランジスタの一側に前記配線と繋がれる第１導電型領域を形成する段階を含むことを特徴とする。
【発明の効果】
【００１３】
実施例によるイメージセンサー及びその製造方法によれば、回路とフォトダイオードの垂直型集積を提供することができる。
【００１４】
また、実施例によれば、垂直型で３次元（３−Ｄ）イメージセンサーを製造する場合、チップ上部に形成されたフォトダイオードと回路が形成された基板を連結させるためのコンタクトエッチング工程、及び高濃度のＮ＋ドーピング工程の中で、発生可能な暗電流を最小化しながら４−Ｔｒピクセル作動と同一のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）が可能になって、暗電流及びノイズを最小化することができる。
【００１５】
また、実施例によれば、回路とフォトダイオードの垂直型集積によってフィルファクターを１００％に近接させることができる。
【００１６】
また、実施例によれば、垂直型集積によって、同一ピクセルサイズで従来技術よりも高い感度（ｓｅｎｓｉｔｉｖｉｔｙ）を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、実施例によるイメージセンサー及びその製造方法を添付された図面を参照して説明する。
＜第１実施例＞
【００１８】
図１は、第１実施例によるイメージセンサーの断面図である。
【００１９】
第１実施例によるイメージセンサーは、配線１５０と回路１２０が形成された第１基板１００と、前記配線１５０と接触しながら前記第１基板１００上に形成されたフォトダイオード２１０を含み、前記第１基板１００の回路１２０は、前記第１基板１００に形成された第１トランジスタ１２１ａと第２トランジスタ１２１ｂと、前記第１トランジスタ１２１ａと前記第２トランジスタ１２１ｂの間に形成された電気接合領域１４０と、及び前記第２トランジスタ１２１ｂの一側に前記配線１５０と繋がるように形成された高濃度の第１導電型領域１３１ｂを含み得る。
【００２０】
第１実施例は、前記フォトダイオード２１０が結晶型半導体層２１０ａ（図３参照）に形成された例である。よって、第１実施例によれば、フォトダイオードが回路の上側に位置する垂直型のフォトダイオードを採用しながら、フォトダイオードを結晶型半導体層内に形成することで、フォトダイオード内のディフェクトを防止することができる。
【００２１】
図１の図面符号の中で説明していない図面符号は、以下製造方法にて説明することにする。
【００２２】
以下、図２ないし図６を参照して、第１実施例によるイメージセンサーの製造方法を説明する。
【００２３】
まず、図２のように、配線１５０を含む回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタを含む回路１２０を形成する。例えば、前記回路１２０は、トランスファトランジスタ（Ｔｘ１、Ｔｘ２）１２１ａ、１２１ｂ、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含んで形成することができる。その後、第１フローティングディフュージョン領域（ＦＤ１）１３１ａ、ソース／ドレイン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２４】
ここで、第１実施例において、前記第１基板１００に回路１２０を形成する段階をより具体的に説明する。
【００２５】
まず、前記第１基板１００に第１トランジスタ１２１ａと第２トランジスタ１２１ｂを形成する。例えば、前記第１トランジスタ１２１ａと第２トランジスタ１２１ｂは、それぞれ第１トランスファトランジスタ１２１、第２トランスファトランジスタ１２１ｂであり得るが、これに限定されるものではない。前記第１トランジスタ１２１ａと第２トランジスタ１２１ｂは、同時又は順次に形成することができる。
【００２６】
その後、前記第１トランジスタ１２１ａと前記第２トランジスタ１２１ｂの間に電気接合領域１４０を形成する。例えば、前記電気接合領域１４０は、ＰＮジャンクション１４０であり得るが、これに限定されるものではない。
【００２７】
例えば、実施例のＰＮジャンクション１４０は、第２導電型エピ層（またはウェル）１４１上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含み得る。
【００２８】
例えば、前記ＰＮジャンクション１４０は、図２のように、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）ジャンクションであり得が、これに限定されるものではない。
【００２９】
その後、前記第２トランジスタ１２１ｂの一側に前記配線１５０と繋がる高濃度の第１導電型領域１３１ｂを形成する。前記高濃度の第１導電型領域１３１ｂは、Ｎ＋イオン注入領域（Ｎ＋  Ｊｕｎｃｔｉｏｎ）であり、第２フローティングディフュージョン領域（ＦＤ２）１３１ｂの役割をすることができるが、これに限定されるのではない。
【００３０】
実施例において、リードアウト回路部は、チップ上部のフォトダイオード２１０で生成された電子を、回路１２０が形成された基板のＮ＋ジャンクション１３１ｂに移動させて、Ｎ＋ジャンクション１３１ｂの電子を再びＮ−ジャンクション１４３に移動させることで、４Ｔｒオペレーションをすることができる。
【００３１】
第１実試例において、図２のように、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０とＮ＋ジャンクション１３１ｂを分離して形成させた理由は、次の通りである。
【００３２】
例えば、Ｐ０／Ｎ−／Ｐ−エピ１４０のＰ／Ｎ／ＰジャンクションにＮ＋ドーピング及びコンタクトを形成すると、Ｎ＋層１３１ｂ及びコンタクトエッチングのダメージによって暗電流が発生するので、これを防止するために、コンタクト形成部であるＮ＋ジャンクション１３１ｂをＰ／Ｎ／Ｐジャンクション１４０部と分離させた。
【００３３】
即ち、Ｐ／Ｎ／Ｐジャンクション１４０の表面でＮ＋ドーピング及びコンタクトエッチングが行われると、漏出源（Ｌｅａｋａｇｅ  Ｓｏｕｒｃｅ）になるので、これを防止するために、Ｎ＋／Ｐ−エピジャンクション１３１ｂにコンタクトを形成したのである。
【００３４】
信号読み取り（Ｓｉｇｎａｌ  Ｒｅａｄｏｕｔ）の際には、第２トランジスタ（Ｔｘ２）１２１ｂのゲートがオンになるので、チップ上部のフォトダイオード２１０で生成された電子がＰ０／Ｎ−／Ｐ−エピジャンクション部１４０を経って、第１フローティングディフュージョン領域（ＦＤ１）１３１ａのノードに移動するので、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）（ＣＤＳ）が可能になる。
【００３５】
その次に、前記第１基板１００上に層間絶縁層１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含み得るが、これに限定されるものではない。
【００３６】
次に、図３のように、第２基板２００上に結晶型半導体層２１０ａを形成する。このような結晶型半導体層２１０ａにフォトダイオードが形成されることで、フォトダイオード内のディフェクトを防止することができる。
【００３７】
例えば、前記第２基板２００上にエピタキシャル成長法によって結晶型半導体層２１０ａを形成する。その後、第２基板２００と結晶型半導体層２１０ａの境界に水素イオンを注入して水素イオン注入層２０７ａを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われ得る。
【００３８】
次に、図４のように、結晶型半導体層２１０ａにイオン注入によってフォトダイオード２１０を形成する。
【００３９】
例えば、前記結晶型半導体層２１０ａ上部に第２導電型伝導層２１６を形成する。第２導電型伝導層２１６は、高濃度Ｐ型伝導層であり得る。例えば、前記結晶型半導体層２１０ａ上部に、マスクなしに第２基板２００全面にブランケットイオン注入して高濃度Ｐ型伝導層２１６を形成することができる。例えば、前記第２導電型伝導層２１６は、約０．５μｍ以内のジャンクションデプス（ｊｕｎｃｔｉｏｎ  ｄｅｐｔｈ）に形成され得る。
【００４０】
その後、前記第２導電型伝導層２１６下部に第１導電型伝導層２１４を形成する。例えば、前記２導電型伝導層２１６の下部にマスクなしに第２基板２００全面にブランケットイオン注入して第１導電型伝導層２１４を形成することができる。第１導電型伝導層２１４は、低濃度Ｎ型伝導層であり得る。例えば、前記低濃度の第１導電型伝導層２１４は、約１．０〜２．０μｍのジャンクションデプスに形成され得る。
【００４１】
その後、第１実施例は、前記第１導電型伝導層２１４の下側に高濃度の第１導電型伝導層２１２を形成する段階を更に含み得る。例えば、前記１導電型伝導層２１４の下側にマスクなしに第２基板２００全面にブランケットイオン注入して高濃度Ｎ＋型伝導層２１２を更に形成することで、オーミックコンタクトに寄与することができる。
【００４２】
その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が接触するように、前記第１基板１００と前記第２基板２００をボンディングする。例えば、前記第１基板１００と第２基板２００をボンディングする前に、プラズマによるアクティベーションによってボンディングされる面の表面エネルギーを高めることで、ボンディングを行うことができる。
【００４３】
その後、第２基板２００に熱処理することで、水素イオン注入層２０７ａが水素気体層（不図示）に変化し得る。
【００４４】
次に、図６のように、水素気体層を基準に第２基板２００の下側をブレードなどを利用して取り除いて、フォトダイオード２１０が露出され得る。
【００４５】
その後、前記フォトダイオード２１０をピクセル毎に分離するエッチングを行い、ピクセル間の絶縁層（不図示）でエッチングされた部分を埋めることができる。その後、上部電極（不図示）、カラーフィルター（不図示）などを形成する工程が実施され得る。
【００４６】
＜第２実施例＞
図７は、第２実施例によるイメージセンサーの断面図である。
【００４７】
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
【００４８】
一方、第２実施例は前記第１実施例と違い、フォトダイオード２２０が非晶質層に形成され得る。
【００４９】
例えば、前記フォトダイオード２２０は、前記配線１５０と電気的に繋がる真性層（ｉｎｔｒｉｎｓｉｃ  ｌａｙｅｒ）２２３と、前記真性層２２３上に形成された第２導電型伝導層２２５を含み得る。
【００５０】
第２実施例は、前記配線１５０と真性層２２３の間に形成された第１導電型伝導層２２１を更に含み得る。
【００５１】
以下、第２実施例のフォトダイオード２２０の形成方法を説明する。
【００５２】
第２実施例は、前記第１実施例と違い、基板間のボンディングによるものでなく、配線１５０を含む回路１２０が形成された第１基板１００上にフォトダイオード２２０を蒸着などの方法で形成する。
【００５３】
例えば、前記配線１５０と接触するように前記第１基板１００上に第１導電型伝導層２２１を形成する。一方、場合によっては、前記第１導電型伝導層２２１が形成されずにその後の工程が行われ得る。前記第１導電型伝導層２２１は、第２実施例で採用するＰＩＮダイオードのＮ層の役割を果たし得る。即ち、前記第１導電型伝導層２２１は、Ｎタイプの導電型伝導層であり得るが、これに限定されるものではない。
【００５４】
前記第１導電型伝導層２２１は、Ｎドーピングされた非晶質シリコンを用いて形成することができるが、これに限定されるものではない。
【００５５】
即ち、前記第１導電型伝導層２２１は、非晶質シリコンにゲルマニウム、炭素、窒素又は酸素などを添加して、ａ−Ｓｉ：Ｈ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＣ、ａ−ＳｉＮ：Ｈａ−ＳｉＯ：Ｈなどで形成され得る。
【００５６】
前記第１導電型伝導層２２１は、化学気相蒸着法（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成することができる。例えば、前記第１導電型伝導層２２１は、シランガス（ＳｉＨ４）にＰＨ３、Ｐ２Ｈ５等を混合して、ＰＥＣＶＤによって非晶質シリコンで形成することができる。
【００５７】
次に、前記第１導電型伝導層２２１上に真性層２２３を形成する。前記真性層２２３は、本発明の実施例で採用するＰＩＮダイオードのＩ層の役割を果たし得る。
【００５８】
前記真性層２２３は、非晶質シリコンを利用して形成することができる。前記真性層２２３は、化学気相蒸着法（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成することができる。例えば、前記真性層２２３は、シランガス（ＳｉＨ４）などを利用してＰＥＣＶＤによって非晶質シリコンで形成することができる。
【００５９】
その後、前記真性層２２３上に第２導電型伝導層２２５を形成する。前記第２導電型伝導層２２５は、前記真性層２２３の形成と連続工程（ｉｎ  ｓｉｔｕ）で形成することができる。前記第２導電型伝導層２２５は、第２実施例で採用するＰＩＮダイオードのＰ層の役割を果たし得る。即ち、前記第２導電型伝導層２２５は、Ｐタイプの導電型伝導層であり得るが、これに限定されるものではない。
【００６０】
前記第２導電型伝導層２２５は、Ｐドーピングされた非晶質シリコンを用いて形成することができるが、これに限定されるものではない。
【００６１】
前記第２導電型伝導層２２５は、化学気相蒸着法（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成することができる。例えば、前記第２導電型伝導層２２５は、シランガス（ＳｉＨ４）にボロンなどを混合して、ＰＥＣＶＤによって非晶質シリコンで形成することができる。
【００６２】
次に、前記第２導電型伝導層２２５上に上部電極２４０を形成することができる。例えば、前記上部電極２４０は、光透過性が高くて伝導性が高い透明電極に形成することができる。例えば、前記上部電極２４０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）又はＣＴＯ（ｃａｒｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）などで形成することができる。
【図面の簡単な説明】
【００６３】
【図１】第１実施例によるイメージセンサーの断面図。
【図２】第１実施例によるイメージセンサーの製造方法の工程断面図。
【図３】第１実施例によるイメージセンサーの製造方法の工程断面図。
【図４】第１実施例によるイメージセンサーの製造方法の工程断面図。
【図５】第１実施例によるイメージセンサーの製造方法の工程断面図。
【図６】第１実施例によるイメージセンサーの製造方法の工程断面図。
【図７】第２実施例によるイメージセンサーの断面図。
【符号の説明】
【００６４】
１００  第１基板、  １１０  素子分離膜、  １２０  回路、  １２１ａ  第１トランジスタ、  １２１ｂ  第２トランジスタ、  １２３  リセットトランジスタ、  １２５  ドライブトランジスタ、  １２７  セレクトトランジスタ、  １３０  イオン注入領域、  １３１ａ  第１フローティングディフュージョン領域、  １３１ｂ  第１導電型領域、  １３３、１３５、１３７  ソース及びドレーン領域、  １４０  電気接合領域、  １４１  第２導電型エピ層、  １４３  第１導電型イオン注入層、  １４５  第２導電型イオン注入層、  １５０  配線、  １５１  第１メタル、  １５１ａ  第１メタルコンタクト、  １５２  第２メタル、  １５３  第３メタル、  １５４ａ  第４メタルコンタクト、  １６０  層間絶縁層、  ２００  第２基板、  ２０７ａ  水素イオン注入層、  ２１０、２２０  フォトダイオード、  ２１０ａ  結晶型半導体層、  ２１２、２１４、２２１  第１導電型伝導層、  ２１６、２２５  第２導電型伝導層、  ２２３  真性層、  ２４０  上部電極。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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