(57)【要約】【課題】ビット線に印加する充電電圧又は充電電流の過度なピーク上昇を制御して充電時間を短縮することができる半導体記憶装置を提供する。【解決手段】複数のメモリセルが接続されたメモリストリングと、メモリストリングの端部に接続されたビット線と、メモリストリング内の各メモリセルの動作状態に関わる電圧又は電流を発生する電源回路と、電源回路において発生される電圧又は電流に応じてメモリストリング内の各メモリセルの動作状態を制御する制御電圧又は制御電流をビット線を介して該メモリストリングに供給し、該メモリストリングの動作状態を検出するセンスアンプ回路と、センスアンプ回路がメモリストリングを第１の動作状態から第２の動作状態に移行させる制御電圧又は制御電流を前記ビット線に供給する際に、電源発生回路において発生される電圧又は電流の過渡応答特性を調整する過渡応答調整回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが接続されたメモリストリングと、
前記メモリストリングの端部に接続されたビット線と、
前記メモリストリング内の各メモリセルの動作状態に関わる電圧又は電流を発生する電源回路と、
前記電源回路において発生される電圧又は電流に応じて前記メモリストリング内の各メモリセルの動作状態を制御する制御電圧又は制御電流を前記ビット線を介して該メモリストリングに供給し、該メモリストリングの動作状態を検出するセンスアンプ回路と、
前記センスアンプ回路が前記メモリストリングを第１の動作状態から第２の動作状態に移行させる制御電圧又は制御電流を前記ビット線に供給する際に、前記電源発生回路において発生される電圧又は電流の過渡応答特性を調整する過渡応答調整回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記電源回路は、前記メモリストリング内の各メモリセルの読み出し動作に関わる充電電圧又は充電電流を発生し、
前記センスアンプ回路は、前記電源回路において発生される前記充電電圧又は充電電流に応じて前記メモリストリングに接続された前記ビット線を充電した後、前記各メモリセルのデータ記憶状態を検出し、
前記過渡応答調整回路は、前記センスアンプ回路が前記ビット線を充電する際に、前記電源回路において発生される充電電圧又は充電電流の過渡応答特性を調整することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプ回路は、前記充電電圧又は充電電流に応じて前記ビット線に対する充電動作を実行するトランジスタ回路を有し、
前記過渡応答調整回路は、前記トランジスタ回路が動作する閾値電圧に応じて前記充電電圧又は充電電流の過渡応答特性を調整することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記過渡応答調整回路は、前記トランジスタ回路の閾値電圧に達するまでと、前記充電電圧又は充電電流が所望の電圧値に達するまでと、に分けて前記充電電圧又は充電電流の過渡応答特性を調整することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記過渡応答調整回路は、前記充電電圧又は充電電流の過渡応答特性を調整する調整値を設定する調整値設定回路を有することを特徴とする請求項２乃至３の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリストリング毎にセンスアンプ回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、大容量のデータを扱う用途の増加とともに需要が急増している。例えば、ＮＡＮＤ型フラッシュメモリでは、１つのメモリセルにおいて２ビットの情報を記憶することができる多値技術により、チップ面積の縮小とより多くの情報の記憶を可能にしている。このような半導体記憶装置では、複数のメモリセルを直列に接続してメモリストリングを構成し、このメモリストリングを複数並列に配置し、メモリストリング毎にビット線ＢＬを接続し、行方向の複数のメモリセル毎にワード線ＷＬを共有接続して、ページ単位でのアクセスを可能とすることにより、データスループットを向上させている。
【０００３】
上記半導体記憶装置において、更にデータスループットを向上させるためには、１本のワード線ＷＬに接続された全てのメモリセルを同時に読み出すことが望ましい。この場合は、ビット線ＢＬ毎にセンスアンプ回路を接続し、隣接するメモリストリングに接続されたビット線ＢＬ同士の容量結合の影響を受けないように、センスアンプ回路で検出するビット線レベルの低下を防ぐ必要がある。
【０００４】
上記のようなビット線ＢＬ毎にセンスアンプ回路を接続した構成において、ビット線レベルの低下を防止しながらセンスアンプ回路の検出動作を妨げないように構成した不揮発性メモリが、例えば、特許文献１に記載されている。
【０００５】
上記不揮発性メモリでは、複数のメモリセルのソースラインを接地する際に、ソースラインに存在する有限の抵抗成分に流れる電流により発生するソースラインバイアスエラーを減少させる構成を有している。このソースラインバイアスエラーはセンスアンプ回路の検出動作を不正確にさせる。このため、上記不揮発性メモリでは、境界電流値より高い伝導電流を有するメモリセルを識別し、識別したメモリセルに関連するビット線を接地することにより、ソースラインバイアスエラーの発生を減少さていせる。
【特許文献１】特表２００６−５０８４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリストリングのデータ記憶状態を検出する前に、ビット線に印加する充電電圧又は充電電流の過度なピーク上昇を制御して充電時間を短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る半導体記憶装置は、複数のメモリセルが接続されたメモリストリングと、前記メモリストリングの端部に接続されたビット線と、前記メモリストリング内の各メモリセルの動作状態に関わる電圧又は電流を発生する電源回路と、前記電源回路において発生される電圧又は電流に応じて前記メモリストリング内の各メモリセルの動作状態を制御する制御電圧又は制御電流を前記ビット線を介して該メモリストリングに供給し、該メモリストリングの動作状態を検出するセンスアンプ回路と、前記センスアンプ回路が前記メモリストリングを第１の動作状態から第２の動作状態に移行させる制御電圧又は制御電流を前記ビット線に供給する際に、前記電源回路において発生される電圧又は電流の過渡応答特性を調整する過渡応答調整回路と、を備える。
【発明の効果】
【０００８】
本発明よれば、メモリストリングのデータ記憶状態を検出する前に、ビット線に印加する充電電圧又は充電電流の過度なピーク上昇を制御して充電時間を短縮する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る半導体記憶装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１０】
（第１の実施の形態）
図１は、本発明の半導体記憶装置を適用した第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示す図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、例えば、ｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎがセルアレイ１０１に含まれる。セルアレイ１０１において、列方向に一群として複数のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎが配列され、且つこの一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎが行方向に配列されることにより、複数のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ，ＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎをマトリクス状に配置している。
【００１１】
メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ソース側選択ゲートトランジスタＳＴＳ１及びドレイン側選択ゲートトランジスタＳＴＤ１が直列に接続されてメモリストリング１１１を構成している。メモリセルトランジスタＭＴ１１のソース端子には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択するソース側選択ゲートトランジスタＳＴＳ１のドレイン端子が接続されている。メモリセルトランジスタＭＴ１ｎのドレイン端子には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択するドレイン側選択ゲートトランジスタＳＴＤ１のソース端子が接続されている。ソース側選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ，・・・・，ＭＴｍ１〜ＭＴｍｎ、及びドレイン側選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ直列に接続されてメモリストリング１１２，・・・・，１１ｍを構成している。
【００１２】
ソース側選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソース端子には、共通ソース線ＳＬが接続される。共通ソース線ＳＬには、共通ソース線ＳＬに電圧を供給するソース線ドライバ１０４が接続される。ソース側選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの各ゲート端子には、共通の選択ゲート線ＳＧＳが接続される。選択ゲート線ＳＧＳは、ロウデコーダ１０２に接続される。ドレイン側選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの各ゲート端子には、共通の選択ゲート線ＳＧＤが接続される。選択ゲート線ＳＧＤは、ロウデコーダ１０２に接続される。メモリセルトランジスタＭＴ１１，ＭＴ２１，・・・・，ＭＴｍ１の各ゲート端子には、共通のワード線ＷＬ１が接続される。メモリセルトランジスタＭＴ１２，ＭＴ２２，・・・・，ＭＴｍ２、ＭＴ１ｎ，ＭＴ２ｎ，・・・・，ＭＴｍｎの各ゲート端子には、共通のワード線ＷＬ２〜ＷＬｎが接続される。ワード線ＷＬ１〜ＷＬｎは、ロウデコーダ１０２に接続される。ドレイン側選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの各ドレイン端子には、ビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。
【００１３】
ロウデコーダ１０２は、ロウアドレス信号をデコードし、ロウアドレスデコード信号をワード線ＷＬ１〜ＷＬｎ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に供給する。カラムデコーダ１０５は、カラムアドレス信号をデコードしてカラムアドレスデコード信号を得て、カラムアドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。センスアンプ回路１０３は、ロウデコーダ１０２及びカラムデコーダ１０５により選択されたメモリセルトランジスタから読み出したメモリ信号を増幅する。
【００１４】
次に、図１に示したセンスアンプ回路１０３内の概略構成を図２に示す。図２に示すように、センスアンプ回路１０３は、ビット線ＢＬｎ−２，ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１，ＢＬｎ＋２毎にセンスアンプＳ／Ａｎ−２，Ｓ／Ａｎ−１，Ｓ／Ａｎ，Ｓ／Ａｎ＋１，Ｓ／Ａｎ＋２を接続する構成をとる。なお、図２では、５回路分のセンスアンプＳ／Ａを示しているが、実際には、図１に示したビット線ＢＬ１〜ＢＬｍ毎にセンスアンプＳ／Ａは接続される構成をとる。
【００１５】
次に、図２に示したセンスアンプＳ／Ａを１回路分の回路構成を図３に示す。図３に示すように、センスアンプＳ／Ａは、プリリチャージ回路３０１と、クランプ回路３０２と、ＢＬリセット回路３０３と、センス回路３０４と、データラッチ回路３０５と、高耐圧ＮＭＯＳトランジスタＴＲ１と、ＮＭＯＳトランジスタＴＲ１０，ＴＲ１３と、を有する。
【００１６】
プリチャージ回路３０１は、ＰＭＯＳトランジスタＴＲ２，ＴＲ３から構成される。ＰＭＯＳトランジスタＴＲ２は、ソース端子が電源端子に接続され、ゲート端子がＦＬＴ入力端子に接続され、ドレイン端子がＰＭＯＳトランジスタＴＲ３のソース端子に接続される。ＰＭＯＳトランジスタＴＲ３は、ゲート端子がＩＮＶ入力端子に接続され、ドレイン端子がクランプ回路３０２に接続される。プリリチャージ回路３０１は、外部の制御回路等（図示せず）から入力される電圧信号ＦＬＴ，ＩＮＶにより動作して、後述するビット線ＢＬ及びセンス回路３０４に対するプリチャージ動作を制御する回路である。
【００１７】
クランプ回路３０２は、ＮＭＯＳトランジスタＴＲ４〜ＴＲ７から構成される。ＮＭＯＳトランジスタＴＲ４は、ソース端子がプリチャージ回路３０１に接続され、ゲート端子がＢＬＸ入力端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ５のソース端子に接続される。ＮＭＯＳトランジスタＴＲ５は、ゲート端子がＢＬＣ入力端子に接続され、ドレイン端子がＢＬリセット回路３０３に接続される。ＮＭＯＳトランジスタＴＲ６は、ソース端子がプリチャージ回路３０１に接続され、ゲート端子がＨＬＬ入力端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ７のソース端子とセンス回路３０４に接続される。ＮＭＯＳトランジスタＴＲ７は、ゲート端子がＸＸＬ入力端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ１０のソース端子に接続される。また、ＮＭＯＳトランジスタＴＲ４，ＴＲ７の各ソース端子は、ノードＣＯＭにより接続される。クランプ回路３０２は、外部の制御回路等（図示せず）から入力される電圧信号ＶＢＬＸ，ＶＢＬＣ，ＨＬＬ，ＶＸＸＬにより動作して、後述するビット線ＢＬ及びセンス回路３０４に供給するプリチャージ電圧を設定する回路である。
【００１８】
ＢＬリセット回路３０３は、ＮＭＯＳトランジスタＴＲ８，ＴＲ９から構成される。ＮＭＯＳトランジスタＴＲ８は、ソース端子がクランプ回路３０２に接続され、ゲート端子がＩＮＶ入力端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ９のソース端子に接続される。ＮＭＯＳトランジスタＴＲ９は、ゲート端子がＧＲＳ入力端子に接続され、ドレイン端子がグランドに接続される。ＢＬリセット回路３０３は、外部の制御回路等（図示せず）から入力される電圧信号ＩＮＶ，ＧＲＳにより動作して、メモリセルトランジスタＭＴに対するデータ書き込み動作を実行する前にビット線ＢＬの充電電圧をリセットする回路である。
【００１９】
センス回路３０４は、ＰＭＯＳトランジスタＴＲ１１，ＴＲ１２と、キャパシタＣ＿ＳＥＮから構成される。ＰＭＯＳトランジスタＴＲ１１は、ソース端子が電源端子に接続され、ゲート端子がＳＴＢ入力端子に接続され、ドレイン端子がＰＭＯＳトランジスタＴＲ１２のソース端子に接続される。ＰＭＯＳトランジスタＴＲ１２は、ゲート端子がキャパシタＣ＿ＳＥＮとともにクランプ回路３０２に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ１３のソース端子とデータラッチ回路３０５に接続される。キャパシタＣ＿ＳＥＮは、一端部がノードＳＥＮに接続され、他端部がグランドに接続される。センス回路３０４は、外部の制御回路等（図示せず）から入力される電圧信号ＳＴＢ及びクランプ回路３０２から供給されるプリチャージ電圧により動作して、ビット線ＢＬに接続されたメモリセルトランジスタＭＴに記憶されたデータをセンスする回路である。
【００２０】
データラッチ回路３０５は、ＰＭＯＳトランジスタＴＲ１４〜ＴＲ１６と、ＮＭＯＳトランジスタＴＲ１７〜ＴＲ１９から構成される。ＰＭＯＳトランジスタＴＲ１４は、ソース端子が電源端子に接続され、ゲート端子がＲＳＴ入力端子に接続され、ドレイン端子がＰＭＯＳトランジスタＴＲ１５のソース端子に接続される。ＰＭＯＳトランジスタＴＲ１５は、ゲート端子がＰＭＯＳトランジスタＴＲ１６のドレイン端子とＮＭＯＳトランジスタＴＲ１７のゲート端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ１７のソース端子に接続される。ＰＭＯＳトランジスタＴＲ１６は、ソース端子が電源端子に接続され、ゲート端子がＰＭＯＳトランジスタＴＲ１５のドレイン端子とＮＭＯＳトランジスタＴＲ１９のゲート端子に接続され、ドレイン端子がＮＭＯＳトランジスタＴＲ１９のソース端子に接続される。ＮＭＯＳトランジスタＴＲ１７は、ドレイン端子がＮＭＯＳトランジスタＴＲ１８のソース端子に接続される。ＮＭＯＳトランジスタＴＲ１８は、ゲート端子がＳＴＢ入力端子に接続され、ドレイン端子がグランドに接続される。また、ＰＭＯＳトランジスタＴＲ１５のドレイン端子、ＰＭＯＳトランジスタＴＲ１６のゲート端子及びＮＭＯＳトランジスタＴＲ１９のゲート端子は、ノードＩＮＶに接続される。ＮＭＯＳトランジスタＴＲ１９は、ドレイン端子がグランドに接続される。データラッチ回路３０５は、外部の制御回路等（図示せず）から入力される電圧信号ＲＳＴ及びノードＩＮＶの電位に応じて動作して、センス回路３０４によりセンスされたデータをラッチする回路である。
【００２１】
ＮＭＯＳトランジスタＴＲ１０は、ソース端子がクランプ回路３０２に接続され、ゲート端子がＮＣＯ入力端子に接続され、ドレイン端子がグランドに接続される。ＮＭＯＳトランジスタＴＲ１０は、外部の制御回路等（図示せず）から入力される電圧信号ＮＣＯに応じて動作して、データを入出力するためのトランジスタである。
【００２２】
ＮＭＯＳトランジスタＴＲ１３は、ソース端子が上記ノードＩＮＶに接続され、ゲート端子がＲＳＴ入力端子に接続され、ドレイン端子がグランドに接続される。ＮＭＯＳトランジスタＴＲ１３は、外部の制御回路等（図示せず）から入力される電圧信号ＲＳＴに応じて動作して、ノードＩＮＶの電位をリセットするトランジスタである。
【００２３】
図４は、図３に示したセンスアンプＳ／Ａ用のゲート電圧発生回路４００の回路構成を示す図である。ゲート電圧発生回路４００は、抵抗Ｒ１〜Ｒ６と、キャパシタＣ１と、エンハンスメント型ＮＭＯＳトランジスタ（以下、Ｅ型ＮＭＯＳトランジスタという）Ｍ１〜Ｍ４と、高耐圧イントリンシック（intrinsic）型ＮＭＯＳトランジスタ（以下、高耐圧Ｉ型ＮＭＯＳトランジスタという）Ｍ６〜Ｍ９と、から構成される。
【００２４】
抵抗Ｒ２は、一端部が電流源Ｉ１と高耐圧Ｉ型ＮＭＯＳトランジスタＭ９のゲート端子に接続され、他端部が抵抗Ｒ３と高耐圧Ｉ型ＮＭＯＳトランジスタＭ８のゲート端子に接続される。抵抗Ｒ３は、一端部が抵抗Ｒ２の他端部と高耐圧Ｉ型ＮＭＯＳトランジスタＭ８のゲート端子に接続され、他端部がノードＧＢＬＣに接続される。ノードＧＢＬＣには、キャパシタＣ１と高耐圧Ｉ型ＮＭＯＳトランジスタＭ６のソース端子と高耐圧Ｉ型ＮＭＯＳトランジスタＭ６，Ｍ７のゲート端子が接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ７〜Ｍ９の各ソース端子は、電圧源Ｖ１に接続される。電源Ｖ１は、約５Ｖである。高耐圧Ｉ型ＮＭＯＳトランジスタＭ７は、ゲート端子がノードＧＢＬＣに接続され、ドレイン端子が出力端子ＯＵＴ１とＥ型ＮＭＯＳトランジスタＭ３のソース端子に接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ８は、ドレイン端子が出力端子ＯＵＴ２と抵抗Ｒ４に接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ９は、ドレイン端子が出力端子ＯＵＴ３と抵抗Ｒ６に接続される。Ｅ型ＮＭＯＳトランジスタＭ２〜Ｍ４のゲート端子及びＥ型ＮＭＯＳトランジスタＭ２のソース端子は、高耐圧Ｉ型ＮＭＯＳトランジスタＭ６のドレイン端子に接続される。Ｅ型ＮＭＯＳトランジスタＭ２〜Ｍ４のドレイン端子は、ノードＶＢＬに接続される。Ｅ型ＮＭＯＳトランジスタＭ３のソース端子は、高耐圧Ｉ型ＮＭＯＳトランジスタＭ７のドレイン端子と出力端子ＯＵＴ３に接続される。Ｅ型ＮＭＯＳトランジスタＭ４のソース端子は、抵抗Ｒ４に接続される。Ｅ型ＮＭＯＳトランジスタＭ５のソース端子は、抵抗Ｒ５に接続される。抵抗Ｒ５は、抵抗Ｒ６に接続される。ノードＶＢＬには、抵抗Ｒ１の一方の端部が接続され、抵抗Ｒ１の他端部にはＥ型ＮＭＯＳトランジスタＭ１のソース端子が接続される。Ｅ型ＮＭＯＳトランジスタＭ１は、ゲート端子が入力端子ＩＮに接続され、ドレイン端子がグランドに接続される。
【００２５】
ゲート電圧発生回路４００は、図３に示したセンスアンプＳ／Ａ内のセンス動作時に用いる電圧信号ＶＸＸＬ，ＶＢＬＸ，ＶＢＬＣを発生して、出力端子ＯＵＴ１〜３からクランプ回路３０２内のＸＸＬ入力端子、ＢＬＸ入力端子及びＢＬＣ入力端子に各々供給する。
【００２６】
図５は、図３に示したセンスアンプＳ／Ａ用の電源回路５００の回路構成を示す図である。電源回路５００は、Ｅ型ＮＭＯＳトランジスタＭ１１，Ｍ１２と、高耐圧Ｉ型ＮＭＯＳトランジスタＭ１３，Ｍ１４と、抵抗Ｒ１１，Ｒ１２と、から構成される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ１３は、ソース端子が定電流源Ｉ２、ゲート端子及び高耐圧Ｉ型ＮＭＯＳトランジスタＭ１４のゲート端子に接続され、ドレイン端子が抵抗Ｒ１１に接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ１４は、ソース端子が電源Ｖ２に接続され、ドレイン端子が抵抗Ｒ１２と出力端子ＯＵＴ４に接続される。Ｅ型ＮＭＯＳトランジスタＭ１１は、ソース端子が抵抗Ｒ１１とゲート端子に接続され、ドレイン端子が電源端子に接続される。Ｅ型ＮＭＯＳトランジスタＭ１２は、ソース端子が抵抗Ｒ１２とゲート端子に接続され、ドレイン端子が電源端子に接続される。電源回路５００は、定電流源Ｉ２と、高耐圧Ｉ型ＮＭＯＳトランジスタＭ１３，Ｍ１４から構成されるカレントミラー回路を用いることにより、図３に示したセンスアンプＳ／Ａ内のデータ書き込み動作（以下、プログラム動作という）時に定電圧ＶＴＨを発生して出力端子ＯＵＴ４から出力する。
【００２７】
次に、図３に示したセンスアンプＳ／Ａ、図４に示したゲート電圧発生回路４００、及び図５に示した電源回路５００の各動作について説明する。
【００２８】
まず、図３のセンスアンプＳ／Ａにおけるセンス動作について説明する。センス動作の初期動作として、データラッチ回路３０５のノードＩＮＶはグランドＧＮＤレベルにリセットされている。この時、ＳＴＢ入力端子は、“Ｈｉ”レベルである。ＢＬＳ入力端子には、８Ｖ程度の高電圧信号ＢＬＳが印加されて、高耐圧ＮＭＯＳトランジスタＴＲ１がオンされる。次いで、プリチャージ回路３０１内のＦＬＴ入力端子には、“Ｌｏｗ”レベルの電圧信号ＦＬＴが入力される。この電圧信号ＦＬＴの入力によりＰＭＯＳトランジスタＴＲ２はオンする。ＰＭＯＳトランジスタＴＲ３のゲート端子が接続されたＩＮＶ入力端子もグランド（ＧＮＤ）レベルにリセットされているため、ＰＭＯＳトランジスタＴＲ３もオンする。その結果、クランプ回路３０２からビット線ＢＬに対する充電動作が可能になる。
【００２９】
例えば、ビット線ＢＬを０．５Ｖまで充電する場合、クランプ回路３０２内のＢＬＣ入力端子に入力する電圧信号ＶＢＬＣは、ＶＢＬＣ＝０．５Ｖ＋Ｖｔｈに設定する。すなわち、図４に示すゲート電圧発生回路４００において、出力端子ＯＵＴ１から電圧信号ＶＢＬＣとして０．５Ｖ＋Ｖｔｈが出力される。また、クランプ回路３０２内のＨＬＬ入力端子に入力する電圧信号ＶＨＬＬをＶｄｄ＋Ｖｔｈに設定することにより、ＮＭＯＳトランジスタＴＲ６がオンして、センス回路３０４内のノードＳＥＮに接続されたキャパシタＣ＿ＳＥＮはＶｄｄまでプリチャージされる。また、クランプ回路３０２内のＸＸＬ入力端子に入力する電圧信号ＶＸＸＬを０．９Ｖ＋Ｖｔｈ、ＢＬＸ入力端子に入力する電圧信号ＶＢＬＸを０．７Ｖ＋Ｖｔｈに設定する。すなわち、図４に示すゲート電圧発生回路４００において、出力端子ＯＵＴ２，ＯＵＴ３からは、電圧信号ＶＸＸＬとして０．９Ｖ＋Ｖｔｈ、電圧信号ＶＢＬＸとして０．７Ｖ＋Ｖｔｈが各々出力される。以上のように、クランプ回路３０２内の各入力端子に電圧信号ＶＢＬＣ，ＨＬＬ，ＶＸＸＬ，ＶＢＬＸを入力することにより、ビット線ＢＬへの充電が開始される。
【００３０】
そして、ビット線ＢＬの充電電圧が０．５Ｖに達した時点で、ＨＬＬ入力端子に入力する電圧信号ＨＬＬをＶｄｄ＋Ｖｔｈから０Ｖに切り替えることにより、ノードＳＥＮに接続されたキャパシタＣ＿ＳＥＮに対するプリチャージ動作が停止される。センスアンプＳ／Ａとビット線ＢＬを介して接続されたメモリセルトランジスタＭＴが、電流が流れるオンセルである場合、ＶＸＸＬ＞ＶＢＬＸの電圧関係にあるため、優先的にノードＳＥＮに接続されたキャパシタＣ＿ＳＥＮの充電電圧がディスチャージされて、ビット線ＢＬに供給される。このようにメモリセルトランジスタＭＴには、充電電圧に応じたセル電流が流れるに従って、ノードＳＥＮの電位が下がり０．７Ｖに達した時点で、ＶＢＬＸ＝０．７Ｖ＋Ｖｔｈであるため、これ以降、電圧信号VＢＬＸが入力されるＮＭＯＳトランジスタＴＲ４を介してビット線ＢＬに充電電圧が供給される。したがって、ノードＳＥＮの電位は０．７Ｖ以下に下がらない。
【００３１】
上記プリチャージ動作の状態から一定時間経過後、ノードＳＥＮの電位は、メモリセルトランジスタＭＴに流れるセル電流により決定されるレベルになっている。このため、ＳＴＢ入力端子に入力する電圧信号ＳＴＢを“Ｌｏｗ”に切り替えると、セル電流が多いビット線ＢＬに接続されたセンスアンプＳ／Ａ内のノードＳＥＮのレベルは、ノードＳＥＮにゲート端子が接続されたＰＭＯＳトランジスタＴＲ１２の閾値を超えることになる。これにより、ＰＭＯＳトランジスタＴＲ１２がオンする。また、電圧信号ＳＴＢも“Ｌｏｗ”であるため、ＰＭＯＳトランジスタＴＲ１１もオンし、センス回路３０４内のノードＩＮＶの電位はＶｄｄになる。
【００３２】
また、ＳＴＢ入力端子に入力する電圧信号ＳＴＢを“Ｌｏｗ”に切り替えると、セル電流が少ないビット線ＢＬに接続されたセンスアンプＳ／Ａ内のノードＳＥＮのレベルはあまり下がらず、ノードＳＥＮにゲート端子が接続されたＰＭＯＳトランジスタＴＲ１２の閾値を超えることはない。このため、センス回路３０４内のノードＩＮＶの電位はグランド（ＧＮＤ）レベルのままである。以上のような、プリチャージ動作後のセンス回路３０４内の動作により、メモリセルトランジスタＭＴに記憶されたデータのセンスが可能になる。
【００３３】
また、センス動作期間中は、ノードＳＥＮの充電電圧又は電圧信号ＶＢＬＸが入力されるＮＭＯＳトランジスタＴＲ４を介してビット線ＢＬに充電電圧が供給されるため、メモリセルトランジスタＭＴから放電した電荷を常に供給することが可能である。したがって、ＮＡＮＤ型フラッシュメモリ１００では、センスアンプ回路１０３として図３及び図４に示したセンスアンプＳ／Ａ及びゲート電圧発生回路４００を用いることにより、全てのビット線ＢＬ１〜ＢＬｍを同時にセンスしても、ビット線ＢＬの電圧は一定に保たれるため、隣接するビット線ＢＬ間において容量カップリングの影響を受けにくくすることが可能になる。
【００３４】
次に、図３のセンスアンプＳ／Ａにおけるプログラム動作について説明する。プログラム動作を行う場合、まず、センスアンプＳ／Ａ内のデータラッチ回路３０５にプログラムデータを与える。例えば、データ“０”を書き込む場合、ノードＩＮＶの電位はＶｄｄとし、データ“１”を書き込む場合は、ノードＩＮＶの電位はグランド（ＧＮＤ）レベルにリセットする。続いて、８Ｖ程度の電圧信号ＢＬＳをＮＭＯＳトランジスタＴＲ１に入力し、ＶＴＨ＝Ｖｄｄ＋Ｖｔｈに設定した電圧信号ＶＢＬＣ，ＶＢＬＸをそれぞれＮＭＯＳトランジスタＴＲ５，ＴＲ４に入力することで、ＮＭＯＳトランジスタＴＲ１，ＴＲ５，ＴＲ４はそれぞれオンされる。メモリセルトランジスタＭＴにデータ“０”を書き込む場合は、ＩＮＶ入力端子及びＧＲＳ入力端子の各電位は共にＶｄｄであるため、ビット線ＢＬは、ＢＬリセット回路３０３を介してグランド（ＧＮＤ）に接続される。
【００３５】
また、メモリセルトランジスタＭＴにデータ“１”を書き込む場合は、ＩＮＶ入力端子の電位はグランド（ＧＮＤ）レベルであるため、電圧信号ＦＬＴを“Ｌｏｗ”に切り替えることにより、ＰＭＯＳトランジスタＴＲ２，ＴＲ３が共にオンする。この動作により、クランプ回路３０２及びビット線ＢＬを介してメモリセルトランジスタＭＴに電源電圧Ｖｄｄが充電される。このとき、ビット線ＢＬの電位がＶｄｄである場合、選択ゲート線ＳＧＤに接続されたドレイン側選択ゲートトランジスタＳＤＴにより、メモリセルトランジスタＭＴのチャネルはカットオフされている。書込対象のメモリセルトランジスタＭＴが接続されたビット線ＢＬに０Ｖ又はＶｄｄが十分に供給された後、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍ＝２０Ｖ程度、非選択ワード線ＷＬにパス電圧Ｖｐａｓｓ＝１０Ｖ程度をそれぞれ印加すると、電位＝０Ｖのビット線ＢＬに接続された書込対象メモリセルトランジスタＭＴには高いゲート・チャネル電圧が印加され、そのフローティングゲートに電子がトンネリングしてデータ“０”が書き込まれる。また、電位＝Ｖｄｄのビット線ＢＬに接続された書込対象メモリセルトランジスタＭＴはカットオフしているため、コントロールゲートとのカップリングによりチャネル電位が上昇し、ゲート・チャネル間電位が低下し、そのフローティングゲートへの電子のチャネリングが生じないため、データ“１”が書き込まれる。
【００３６】
続いて、図４に示したゲート電圧発生回路４００における動作について説明する。ゲート電圧発生回路４００は、上述したようにセンスアンプＳ／Ａにおいてセンス動作時に用いる電圧信号ＶＢＬＣ＝０．５Ｖ＋Ｖｔｈ、ＶＢＬＸ＝０．７Ｖ＋Ｖｔｈ、及びＶＸＸＬ＝０．９Ｖ＋Ｖｔｈを発生する。図４において、電流源Ｉ１は常に一定の電流を供給し、電源Ｖ１は約５Ｖを供給している。電流源Ｉ１により常に一定の電流が供給されているため、抵抗Ｒ１の抵抗値を変更することで、ノードＶＢＬの電位を調整できる。図４では、ノードＶＢＬの電位は０．５Ｖであると仮定する。Ｅ型ＮＭＯＳトランジスタＭ２〜Ｍ５によりＶｔｈの電位差が発生するため、出力端子ＯＵＴ１からは電圧信号ＶＢＬＣ＝０．５Ｖ＋Ｖｔｈが出力される。出力端子ＯＵＴ２は、抵抗Ｒ２による電位差０．２Ｖを発生させることで、電圧信号ＶＢＬＸ＝０．７Ｖ＋Ｖｔｈが出力される。同様に、出力端子ＯＵＴ３は、抵抗Ｒ５，Ｒ６による各電位差０．２Ｖを発生させることで、電圧信号ＶＸＸＬ＝０．９Ｖ＋Ｖｔｈが出力される。また、ノードＧＢＬＣにはキャパシタＣ１が接続されている。
【００３７】
また、センスアンプＳ／Ａにおいてプログラム動作が実行される時、図５に示す電源回路５００において生成される電圧信号ＶＴＨが用いられる。電源回路５００は、定電流源Ｉ２と高耐圧Ｉ型ＮＭＯＳトランジスタＭ１３，Ｍ１４から構成されたカレントミラー回路を用いることで、ＶＴＨ＝Ｖｄｄ＋Ｖｔｈ＋α（１０μＡ×Ｒ１２）の電圧信号が生成される。なお、定電流源Ｉ２は１０μＡを供給するものとする。
【００３８】
ビット線ＢＬ毎に複数のセンスアンプＳ／Ａを備えるセンスアンプ回路１０３では、センス動作及びプログラム動作を行う場合、全ビット線ＢＬを同時に充電するため、充電動作時に大きな電流ピークが発生する。この電流ピークの発生に伴って電源電圧Ｖｄｄの電圧降下やグランド電位Ｖｓｓの変動が生じ、ラッチデータの破壊やロジック動作の不良を引き起こす可能性がある。
【００３９】
以下では、図４に示したゲート電圧発生回路４００において発生される電圧信号ＶＢＬＣ，ＶＢＬＸの電圧上昇を制御することで、ビット線ＢＬを充電する際に発生する電流ピークを抑えるゲート電圧発生回路について説明する。
【００４０】
図６は、ビット線ＢＬを充電する際に発生する電流ピークを抑えるゲート電圧発生回路６００（過渡応答調整回路を含む）の回路構成を示す図である。なお、図６において、図４に示したゲート電圧発生回路４００と同一の構成部分には同一符号を付して、その構成説明を省略する。
【００４１】
図６におい、ゲート電圧発生回路６００は、ノードＶＢＬに接続された抵抗Ｒ１とＥ型ＮＭＯＳトランジスタＭ１と並列にＥ型ＮＭＯＳトランジスタＭ２０を接続したことが、図４に示したゲート電圧発生回路４００と異なる構成部分である。
【００４２】
Ｅ型ＮＭＯＳトランジスタＭ２０は、ソース端子がノードＶＢＬに接続され、ゲート端子がＢＬＣＳＬＯＷ入力端子に接続され、ドレイン端子がグランドに接続される。Ｅ型ＮＭＯＳトランジスタＭ２０は、ゲート端子に入力される電圧信号ＢＬＣＳＬＯＷにより動作して、ノードＶＢＬの電位をグランド（ＧＮＤ）に放電させる放電パスを形成する。ここでは、Ｅ型ＮＭＯＳトランジスタＭ２０の放電動作を制御する電圧信号をＢＬＣＳＬＯＷと呼ぶものとする。
【００４３】
次に、ゲート電圧発生回路６００による充電動作について、図６及び図７に示す各信号のタイミングチャートを参照して説明する。図７において、（ａ）はゲート電圧発生回路６００による充電動作に関わる各信号のタイミングチャートであり、（ｂ）はゲート電圧発生回路４００による充電動作に関わる各信号のタイミングチャートである。この図７（ａ）、（ｂ）において、「ＢＬ」はビット線ＢＬの充電電圧の波形、「ＢＬＣ」はクランプ回路３０２内のＢＬＣ入力端子に入力される電圧信号の波形、「ＢＬＸ」はクランプ回路３０２内のＢＬＸ入力端子に入力される電圧信号の波形、「ＢＬＣＳＬＯＷ」は電圧信号ＢＬＣＳＬＯＷの波形、「ＶＢＬＣ」はゲート電圧発生回路６００の出力端子ＯＵＴ１から出力される電圧信号ＶＢＬＣの波形、「ＶＢＬＸ」はゲート電圧発生回路６００の出力端子ＯＵＴ２から出力される電圧信号ＶＢＬＸの波形である。
【００４４】
ゲート電圧発生回路６００のＢＬＣＳＬＯＷ入力端子に電圧信号ＢＬＣＳＬＯＷが入力されると（図７（ａ）のタイミングｔ１の「ＢＬＣＳＬＯＷ：“Ｈｉ”」参照）、Ｅ型ＮＭＯＳトランジスタＭ２０がオンして、ノードＶＢＬの電位がグランド（ＧＮＤ）に放電される。この放電により、電圧信号ＶＢＬＣ，ＶＢＬＸ，ＶＸＸＬの各電位は、Ｖｔｈ，Ｖｔｈ＋０．２Ｖ，Ｖｔｈ＋０．４Ｖまで低下する。これらの電位は、電圧信号ＢＬＣＳＬＯＷが入力されている間は保持される（図７（ａ）のタイミングｔ１〜ｔ２の期間参照）。
【００４５】
次いで、電圧信号ＢＬＣＳＬＯＷを停止すると、Ｅ型ＮＭＯＳトランジスタＭ２０がオフして、電圧信号ＶＢＬＣの電位が上昇を始める（図７（ａ）のタイミングｔ２以降の「ＶＢＬＣ」参照）。この時、ノードＶＢＬは電流源Ｉ１からの一定の電流で充電されるため、ノードＶＢＬの電位は線形に上昇する。つまり、電圧信号ＶＢＬＣ，ＶＢＬＸ，ＶＸＸＬの各電位も一定の傾きで上昇していく（図７（ａ）のタイミングｔ２以降の「ＶＢＬＣ」、「ＶＢＬＸ」参照）。
【００４６】
上記のように変化する電圧信号ＶＢＬＣ，ＶＢＬＸ，ＶＸＸＬがセンスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子、ＢＬＸ入力端子及びＸＸＬ入力端子に接続されたＮＭＯＳトランジスタＴＲ４，ＴＲ５，ＴＲ７の各ゲート端子に入力される。ここでは、特に、ビット線ＢＬとセンスアンプＳ／Ａとの間を接続するＮＭＯＳトランジスタＴＲ５に入力される電圧信号ＶＢＬＣついて考察する。ＢＬＣ入力端子とゲート電圧発生回路６００の出力端子ＯＵＴ１は、後述するトランスファーゲート回路によって接続されている。ビット線ＢＬへの充電開始時は、トランスファーゲート回路がオンすることにより、ＢＬＣ入力端子に電圧信号ＶＢＬＣが入力される。そして、ＮＭＯＳトランジスタＴＲ５がオンすることにより、高耐圧ＮＭＯＳトランジスタＴＲ１を介してビット線ＢＬに電圧信号ＶＢＬＣによる充電が開始される。
【００４７】
次に、図７（ａ）、（ｂ）に示すタイミングチャートを参照して、更にゲート電圧発生回路６００及びゲート電圧発生回路４００の各動作を比較して説明する。
【００４８】
図７（ｂ）に示すように、Ｅ型ＮＭＯＳトランジスタＭ２０が接続されていないゲート電圧発生回路４００では、電圧信号ＶＢＬＣを発生してビット線ＢＬへの充電動作を開始すると（図中のタイミングｔ１）、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子に入力される電圧信号は急激に上昇する（図中のタイミングｔ１→ｔ２）。この電圧信号によりＮＭＯＳトランジスタＴＲ５は直ちにオンするため、ビット線ＢＬに対する充電電流が一気に流れて、大きな電流ピークが発生する。
【００４９】
Ｅ型ＮＭＯＳトランジスタＭ２０が接続されたゲート電圧発生回路６００では、図７（ａ）に示すように、ビット線ＢＬへの充電動作を開始する前に（図中のタイミングｔ１）、電圧信号ＢＬＣＳＬＯＷ（“Ｈｉ”）を入力すると、Ｅ型ＮＭＯＳトランジスタＭ２０がオンして、ノードＶＢＬの電位がグランド（ＧＮＤ）に放電することにより、ノードＶＢＬの電位はＶｔｈまで低下する。この状態でビット線ＢＬへの充電動作を開始すると（図中のタイミングｔ２）、電圧信号ＶＢＬＣの電位はＶｔｈまで一気に上昇し、クランプ回路３０２内のＢＬＣ入力端子の電位もＶｔｈまで一気に上昇する。この場合、ＢＬＣ入力端子の電位はＶｔｈまで一気に上昇するものの、ＮＭＯＳトランジスタＴＲ５の閾値は超えていないため、ビット線ＢＬに充電電流が急激に流れることはない。なお、電圧信号ＶＢＬＣを０Ｖまで下げると、ＢＬＣ入力端子の電位がＶｔｈに達するまでビット線ＢＬに充電電流は流れない。このＢＬＣ入力端子の電位がＶｔｈに達するまでの時間は、充電時間に対して損失になるため、電圧信号ＶＢＬＣを０Ｖまで下げることはない。
【００５０】
ＢＬＣ入力端子の電位がＶｔｈまで達した後、電圧信号ＶＢＬＣの電位が上昇する傾きに従ってＢＬＣ入力端子の電位も線形に上昇する（図中のタイミングｔ２→ｔ３）。すなわち、ビット線ＢＬに充電電流が流れ始める。ここで、ビット線ＢＬに対する充電動作速度は、ＢＬＣ入力端子に入力される電圧信号の上昇速度で決定される。すなわち、ビット線ＢＬに対する充電動作速度（過渡応答）は、ゲート電圧発生回路６００おいて発生される電圧信号ＢＬＣの上昇速度で決定される。この電圧信号ＶＢＬＣの上昇速度は、ゲート電圧発生回路６００内のノードＧＢＬＣに接続されるキャパシタＣ１の容量値で決定することができる。本第１の実施の形態では、キャパシタＣ１の容量値を調整して電圧信号ＶＢＬＣの上昇速度を制御することにより、ビット線ＢＬに流れる充電電流が一気に上昇することを緩和して、電流ピークの発生を回避している。実際には、ゲート電圧発生回路６００とセンスアンプＳ／Ａの間を接続する配線の配線容量や負荷容量等により、電圧信号ＶＢＬＣの上昇速度はさらに緩和されるため、充電電流の上昇速度もさらに緩和され、電流ピークの発生を緩和できる。
【００５１】
以上のように、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００に用いるセンスアンプ回路１０３では、ビット線ＢＬ毎に接続されるセンスアンプＳ／Ａの充電動作に関わる電圧信号を発生するゲート電圧発生回路６００において、ビット線ＢＬに流す充電電流の上昇速度（過渡応答）を制御（調整）するＥ型ＮＭＯＳトランジスタＭ２０及びキャパシタＣ１（過渡応答調整回路）を有する構成とした。このため、ビット線ＢＬに充電電流を供給するセンスアンプＳ／Ａ内のクランプ回路３０２において、充電動作に関わるＮＭＯＳトランジスタＴＲ５のゲート端子に入力する電圧信号ＶＢＬＣが一気に上昇することを緩和することができ、充電電流が流れ始める際の電流ピークの発生を緩和することが可能になった。したがって、ＮＡＮＤ型フラッシュメモリ１００において、充電動作時に電流ピークが発生して電源電圧Ｖｄｄの電圧降下やグランド電位Ｖｓｓの変動が生じることを防止でき、ラッチデータの破壊やロジック動作の不良を回避することが可能になる。
【００５２】
（第２の実施の形態）
図８は、本発明の半導体記憶装置を適用した第２の実施の形態に係るＮＡＮＤ型フラッシュメモリに適用するゲート電圧発生回路の回路構成を示す図である。図８において、（ａ）はゲート電圧発生回路（過渡応答調整回路を含む）８００の回路構成を示す図、（ｂ）はゲート電圧発生回路８００の駆動能力を調整する駆動能力調整回路９００の回路構成を示す図である。なお、本第２の実施の形態２に係るＮＡＮＤ型フラッシュメモリの構成は、図１に示したものと同様であるため、その図示及び構成説明は省略する。また、本第２の実施の形態２に係るセンスアンプＳ／Ａの回路構成は、図３に示したものと同様であるため、その図示及び構成説明は省略する。
【００５３】
ゲート電圧発生回路８００は、Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ４０と、高耐圧Ｉ型ＮＭＯＳトランジスタＭ４１，Ｍ４２と、ＰＭＯＳトランジスタＭ４３，Ｍ４４と、トランスファーゲートＴＧと、から構成される。Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ３５は、各ソース端子がＥ型ＮＭＯＳトランジスタＭ３６〜Ｍ４０の各ドレイン端子に接続され、各ドレイン端子がグランドに接続される。Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４は、各ゲート端子がＤＡＣ１〜ＤＡＣ４入力端子に接続される。Ｅ型ＮＭＯＳトランジスタＭ３５のゲート端子は電源端子（Ｖｄｄ）に接続される。Ｅ型ＮＭＯＳトランジスタＭ３６〜Ｍ３９は、各ソース端子が高耐圧Ｉ型ＮＭＯＳトランジスタＭ４１のドレイン端子に接続され、各ゲート端子がノードＧＮに接続される。Ｅ型ＮＭＯＳトランジスタＭ４０のソース端子及びゲート端子は高耐圧Ｉ型ＮＭＯＳトランジスタＭ４２のドレイン端子とノードＧＮに接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ４１は、ソース端子がＰＭＯＳトランジスタＭ４４のドレイン端子（ノードＧＰ）に接続され、ゲート端子が定電流源Ｉ３と高耐圧Ｉ型ＮＭＯＳトランジスタＭ４２のゲート端子に接続される。高耐圧Ｉ型ＮＭＯＳトランジスタＭ４２は、ソース端子及びゲート端子が定電流源Ｉ３と高耐圧Ｉ型ＮＭＯＳトランジスタＭ４１のゲート端子に接続される。ＰＭＯＳトランジスタＭ４３，Ｍ４４の各ソース端子、及びトランスファーゲートＴＧのソース端子は、ＶＴＨ入力端子に接続される。ＰＭＯＳトランジスタＭ４３，Ｍ４４の各ゲート端子はノードＧＰに接続される。ＰＭＯＳトランジスタＭ４３のドレイン端子及びトランスファーゲートＴＧのドレイン端子は、ＶＴＨ２出力端子に接続される。トランスファーゲートＴＧの各ゲート端子には、ゲート信号Ａ，／Ａが入力される。なお、定電流源Ｉ３は１０μＡを供給するものとする。また、ＶＴＨ入力端子には、上述の定電圧ＶＴＨが入力されるものとする。
【００５４】
ＰＭＯＳトランジスタＭ４３，Ｍ４４、及びＩ型ＮＭＯＳトランジスタＭ４１，Ｍ４２は、カレントミラー回路を構成し、電圧信号ＶＴＨ２を出力する。Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４は、後述する駆動能力調整回路９００から入力される調整信号ＤＡＣ１〜ＤＡＣ４により選択的にオンされ、カレントミラー回路から出力される電圧信号ＶＴＨ２の駆動能力を調整する。トランスファーゲートＴＧは、ゲート信号Ａ（“Ｈｉ”），／Ａ（“Ｌｏｗ”）が入力された時にオンし、入力端子ＶＴＨに入力される定電圧ＶＴＨと同電位の電圧信号ＶＴＨ２をＶＴＨ２出力端子から出力する。また、トランスファーゲートＴＧは、後述する駆動能力調整回路９００に入力される電圧信号ＢＬＣＳＬＯＷが“Ｈｉ”の時にオフする。
【００５５】
図８（ｂ）において、駆動能力調整回路（調整値設定回路）９００は、ＮＡＮＤゲート９０１及びインバータ９０２から構成される。ＮＡＮＤゲート９０１は、電圧信号ＢＬＣＳＬＯＷが“Ｈｉ”の時に、駆動能力調整信号ＤＡＣ＜３：０＞をインバータ９０２に伝達する。インバータ９０２は、駆動能力調整信号ＤＡＣ＜３：０＞に応じた調整信号ＤＡＣ１〜ＤＡＣ４をＥ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４の各ゲート端子に出力して、Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４を選択的にオンさせる。
【００５６】
次に、ゲート電圧発生回路８００及び駆動能力調整回路９００によるビット線ＢＬの充電動作について、図９に示すタイミングチャートを参照して説明する。図９において、（ａ）はゲート電圧発生回路８００におけるＢＬＣＳＬＯＷ入力時の充電動作に関わる各信号のタイミングチャートであり、（ｂ）はゲート電圧発生回路８００におけるＢＬＣＳＬＯＷ未入力時の充電動作に関わる各信号のタイミングチャートである。この図９（ａ）、（ｂ）において、「ＢＬ」はビット線ＢＬの充電電圧の波形、「ＢＬＣ」はクランプ回路３０２内のＢＬＣ入力端子に入力される電圧信号の波形、「ＢＬＸ」はクランプ回路３０２内のＢＬＸ入力端子に入力される電圧信号の波形、「ＢＬＣＳＬＯＷ」は電圧信号ＢＬＣＳＬＯＷの波形、「ＶＴＨ２」はゲート電圧発生回路８００のＶＴＨ２出力端子から出力される電圧信号ＶＴＨ２の波形である。
【００５７】
プログラム動作時は、ビット線ＢＬは電源電圧Ｖｄｄまで充電される。充電動作時以外は、ゲート電圧発生回路８００内のトランスファーゲートＴＧはオンされており、ＶＴＨ入力端子とＶＴＨ２出力端子はトランスファーゲートＴＧを介して接続され、定電圧ＶＴＨと同電位の電圧信号ＶＴＨ２がＶＴＨ２出力端子からセンスアンプＳ／Ａに供給される。ＶＴＨ２出力端子と、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子及びＢＬＸ入力端子は、後述するトランスファーゲート回路によって接続されている。このトランスファーゲート回路は、ビット線ＢＬの充電動作開始時にオンすることで、ＶＴＨ２出力端子とＢＬＣ入力端子及びＢＬＸ入力端子は接続される。
【００５８】
ビット線ＢＬへの充電動作時に電圧信号ＢＬＣＳＬＯＷを入力しない場合、図９（ｂ）に示すように、ビット線ＢＬへの充電動作を開始すると同時に、電圧信号ＢＬＣが一気に流れて大きな電流ピークが発生する（図９（ｂ）のタイミングｔ１→ｔ２）。
【００５９】
また、ビット線ＢＬへの充電動作を開始する時に、図９（ａ）に示すように、電圧信号ＢＬＣＳＬＯＷを“Ｈｉ”にする（図９（ａ）のタイミングｔ１）。この時、ゲート電圧発生回路８００内のトランスファーゲートＴＧはオフし、駆動能力調整回路９００から出力される駆動能力調整信号ＤＡＣ＜３：０＞に応じた調整信号ＤＡＣ１〜ＤＡＣ４が有効となり、ゲート電圧発生回路８００内のカレントミラー回路の動作が有効になる。駆動能力調整回路９００内のアンドゲート９０１は、電圧信号ＢＬＣＳＬＯＷと駆動能力調整信号ＤＡＣ＜３：０＞の論理積をとるため、駆動能力調整信号ＤＡＣ＜３：０＞の設定を変更することにより、調整信号ＤＡＣ１〜ＤＡＣ４を選択的に“Ｈｉ”とする。そして、調整信号ＤＡＣ１〜ＤＡＣ４は、Ｅ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４を選択的にオンする。その結果、カレントミラー回路からＶＴＨ２出力端子に出力される電圧信号ＶＴＨ２の駆動能力を変更することができる。したがって、駆動能力調整回路９００は、充電動作の開始時に充電電流の急激な上昇（過渡応答）を調整する過渡応答調整機能を有する。
【００６０】
また、電圧信号ＢＬＣＳＬＯＷを“Ｈｉ”にすることにより、上記トランスファーゲート回路がオンし、ＶＴＨ２出力端子とセンスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子及びＢＬＸ入力端子とを接続して、電圧信号ＶＴＨ２によるビット線ＢＬへの充電動作が開始される。この時、図９（ａ）に示す電圧信号ＶＴＨ２は、ＢＬＣ入力端子及びＢＬＸ入力端子との間の配線容量や負荷容量を充電するため、一気に降圧される。
【００６１】
その後、ゲート電圧発生回路８００内のノードＧＰの電位が、選択されたＥ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４を介して降圧されて、ＶＴＨ入力端子に入力される定電圧ＶＴＨの電位より低くなる。このノードＧＰの電位の降圧により、電圧信号ＶＴＨ２はＶＴＨ入力端子からＰＭＯＳトランジスタＭ４３，Ｍ４４を介して入力される定電圧ＶＴＨにより充電される。すなわち、図９（ａ）に示す電圧信号ＶＴＨ２の電位は徐々に上昇する。この時、電圧信号ＶＴＨ２を充電する速度は、調整信号ＤＡＣ１〜ＤＡＣによりＥ型ＮＭＯＳトランジスタＭ３１〜Ｍ３４を選択的にオンすることによりある程度自由に制御することができる。
【００６２】
また、図６に示したゲート電圧発生回路６００と図８に示したゲート電圧発生回路８００とを組み合わせて、ビット線ＢＬへの充電動作を行うことも可能である。ゲート電圧発生回路６００，８００に各々入力される電圧信号ＢＬＣＳＬＯＷは、同一の信号である。この場合、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子に対して、ゲート電圧発生回路６００内の出力端子ＯＵＴ１（ＶＢＬＣ）から出力される電圧信号ＶＢＬＣと、ゲート電圧発生回路８００内のＶＴＨ２出力端子から出力される電圧信号ＶＴＨ２とを選択して入力するトランスファーゲート回路の構成例を図１０に示す。
【００６３】
図１０に示すように、トランスファーゲート回路７００は、トランスファーゲートＴＧ１〜ＴＧ３、ＡＮＤゲート７０１、及びＮＭＯＳトランジスタＭ７１から構成される。トランスファーゲートＴＧ１は、ゲート信号Ｚ，／Ｚが入力された時にオンして、定電圧ＶＴＨをＢＬＣ入力端子に対して供給する。トランスファーゲートＴＧ２は、ゲート信号Ｙ，／Ｙが入力された時にオンして、電圧信号ＶＴＨ２をＢＬＣ入力端子に対して供給する。トランスファーゲートＴＧ３は、ゲート信号Ｘ，／Ｘが入力された時にオンして、電圧信号ＶＢＬＣをＢＬＣ入力端子に対して供給する。ＡＮＤゲート７０１は、外部の制御回路（図示せず）から入力されるゲート信号／Ｘ，／Ｙ，／Ｚの論理積をＮＭＯＳトランジスタＭ７１のゲート端子に出力する。ＮＭＯＳトランジスタＭ７１は、ＡＮＤゲート７０１から入力される論理積が“Ｈｉ”の時にオンし、定電圧ＶＴＨ、電圧信号ＶＴＨ２又は電圧信号ＶＢＬＣのＢＬＣ入力端子への出力を可能にする。なお、ゲート信号／Ｘ，／Ｙ，／Ｚは、ゲート信号Ｘ，Ｙ，Zの反転信号である。
【００６４】
次に、トランスファーゲート回路７００の動作について、図１１に示すタイミングチャートを参照して説明する。図１１において、「ＢＬＣＳＬＯＷ」は電圧信号ＢＬＣＳＬＯＷの波形、「Ｘ」はゲート信号Ｘの波形、「Ｙ」はゲート信号Ｙの波形、「Ｚ」はゲート信号Ｚの波形、「ＶＢＬＣ」は電圧信号ＶＢＬＣの波形、「ＶＴＨ２」は電圧信号ＶＴＨ２の波形、「ＢＬＣ」はＢＬＣ入力端子の電位変化を示す波形、「ＢＬ」はビット線ＢＬに充電する充電信号の波形である。
【００６５】
図１１に示すタイミングｔ１において、まず、電圧信号ＢＬＣＳＬＯＷとゲート信号Ｘを同時に“Ｈｉ”にすると、ゲート電圧発生回路６００内の出力端子ＯＵＴ１（ＶＢＬＣ）の電位は、Ｅ型ＮＭＯＳトランジスタＭ２０がオンするため、Ｅ型ＮＭＯＳトランジスタＭ３の閾値Ｖｔｈまで下がる。この時、トランスファーゲート回路７００内のトランスファーゲートＴＧ３がオンして、ゲート電圧発生回路６００内の出力端子ＯＵＴ１（ＶＢＬＣ）と、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子が接続される。
【００６６】
上記の初期動作により、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子の電位は、Ｖｔｈまで一気に上昇する（図１１の「ＢＬＣ」のタイミングｔ１）。この後、図１１に示すタイミングｔ２において、電圧信号ＢＬＣＳＬＯＷを“Ｈｉ”のまま、ゲート信号Ｘを“Ｌｏｗ”、ゲート信号Ｙを“Ｈｉ”にすると、トランスファーゲートＴＧ１はオフし、トランスファーゲートＴＧ２はオンする。この動作により、ゲート電圧発生回路８００内のＶＴＨ２出力端子と、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子が接続される。
【００６７】
そして、ゲート電圧発生回路８００内のＶＴＨ２出力端子からは、上述のカレントミラー回路の動作において調整信号ＤＡＣ１〜ＤＡＣ４により駆動能力が調整された定電流がＢＬＣ入力端子に供給される。その結果、図１１の「ＢＬＣ」のタイミングｔ２→ｔ３に示すように、ＢＬＣ入力端子の電位はＶｔｈからＶＴＨ２まで上昇する。
【００６８】
以上の動作のように、トランスファーゲート回路７００を用いて、ゲート電圧発生回路６００から出力される電圧信号ＶＢＬＣと、ゲート電圧発生回路８００から出力される電圧信号ＶＴＨ２を切り替えて、センスアンプＳ／Ａのクランプ回路３０２内のＢＬＣ入力端子に供給することにより、ＢＬＣ入力端子の電位をＶｔｈまで上昇させる時間を短縮することが可能になる。
【００６９】
また、ゲート電圧発生回路８００では、許容可能なビット線ＢＬの充電時間に対応して、駆動能力調整回路９００から出力する調整信号ＤＡＣ１〜ＤＡＣ４の設定を適宜変更することにより、ビット線ＢＬに流す充電電流を電流ピークが発生しないように抑えることができる。例えば、消去動作時にビット線ＢＬを充電する場合は、プログラム動作時に比べて許容できる充電時間が十分に長いため、調整信号ＤＡＣ１〜ＤＡＣ４の設定によりビット線ＢＬに流す充電電流を抑えることができる。
【００７０】
以上のように、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００に用いるセンスアンプ回路１０３では、ビット線ＢＬ毎に接続されるセンスアンプＳ／Ａの充電動作に関わる電圧信号を発生するゲート電圧発生回路８００において、ビット線ＢＬに流す充電電流の上昇速度を制御する調整信号ＤＡＣ１〜ＤＡＣ４を設定する駆動能力調整回路９００を有する構成とした。このため、ビット線ＢＬに充電電流を供給するセンスアンプＳ／Ａ内のクランプ回路３０２において、充電動作に関わるＮＭＯＳトランジスタＴＲ５のゲート端子に入力する電圧信号ＶＢＬＣが一気に上昇することを緩和することができ、充電電流が流れ始める際の電流ピークの発生を緩和することが可能になった。したがって、ＮＡＮＤ型フラッシュメモリ１００において、充電動作時に電流ピークが発生して電源電圧Ｖｄｄの電圧降下やグランド電位Ｖｓｓの変動が生じることを防止でき、ラッチデータの破壊やロジック動作の不良を回避することが可能になる。
【００７１】
また、駆動能力調整回路９００は、外部の制御回路等から入力される駆動能力調整信号ＤＡＣ＜３：０＞の設定により、調整信号ＤＡＣ１〜ＤＡＣ４を任意に設定できるため、プログラム動作時や消去動作時にビット線ＢＬを充電する際に、許容できる充電時間に対応して容易に充電電流の上昇速度を制御することが可能になる。
【００７２】
なお、上記第１の実施の形態及び第２の実施の形態では、ＮＡＮＤ型フラッシュメモリを例示したが、微細化や大容量化等によりビット線ＢＬ容量が大きくなる他のメモリに対しても本発明は適用可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示す図である。
【図２】本発明の第１の実施の形態に係る図１のセンスアンプ回路内の概略構成を示す図である。
【図３】本発明の第１の実施の形態に係るセンスアンプＳ／Ａを１回路分の回路構成を示す図である。
【図４】本発明の第１の実施の形態に係るセンスアンプＳ／Ａ用のゲート電圧発生回路の回路構成を示す図である。
【図５】本発明の第１の実施の形態に係るセンスアンプＳ／Ａ用の電源回路の回路構成を示す図である。
【図６】本発明の第１の実施の形態に係る電流ピークを抑えるゲート電圧発生回路の回路構成を示す図である。
【図７】本発明の第１の実施の形態に係る（ａ）はゲート電圧発生回路６００による充電動作に関わる各信号のタイミングチャート、（ｂ）はゲート電圧発生回路４００による充電動作に関わる各信号のタイミングチャートである。
【図８】本発明の第２の実施の形態に係るセンスアンプＳ／Ａ用のゲート電圧発生回路の回路構成を示す図である。
【図９】本発明の第２の実施の形態に係る（ａ）はゲート電圧発生回路８００における電圧信号ＢＬＣＳＬＯＷ入力時の充電動作に関わる各信号のタイミングチャート、（ｂ）はゲート電圧発生回路８００における電圧信号ＢＬＣＳＬＯＷ未入力時の充電動作に関わる各信号のタイミングチャートである。
【図１０】本発明の第２の実施の形態に係る駆動能力調整回路の回路構成を示す図である。
【図１１】本発明の第２の実施の形態に係る駆動能力調整回路により充電動作に関わる各信号のタイミングチャートである。
【符号の説明】
【００７４】
１…ＮＡＮＤ型フラッシュメモリ、１０３…センスアンプ回路、１０１…セルアレイ、１１１〜１１ｍ…メモリストリング、３０１…プリチャード回路、３０２…クランプ回路、３０３…ＢＬリセット回路、３０４…センス回路、３０５…データラッチ回路、６００，８００…ゲート電圧発生回路、７００…トランスファーゲート回路、９００…駆動能力調整回路、ＢＬ…ビット線、Ｃ１…キャパシタ、ＭＴ１１〜ＭＴ１ｎ…メモリセルトランジスタ、Ｍ２０…Ｅ型ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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