(57)【要約】【課題】簡易な構成で安定した動作が得られるノイズ除去回路を提供する。【解決手段】入力信号１００を与えられ、第１の遅延量だけ遅延して遅延信号１０１を出力する遅延回路ＤＣ１と、入力信号１００と遅延信号１０１とを与えられ、論理演算を行って信号１０２を出力する論理回路ＡＮ１と、信号１０２を与えられ、第２の遅延量だけ遅延して遅延信号１０３を出力する遅延回路ＤＣ２と、信号１０２と遅延信号１０３とを与えられ、論理演算を行って１０４を出力する論理回路ＯＲ１とを備え、第２の遅延量は第１の遅延量より大きいことを特徴とする。【選択図】図１
2009055470.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を与えられ、第１の遅延量だけ遅延して第１の遅延信号を出力する第１の遅延回路と、
前記入力信号と前記第１の遅延信号とを与えられ、第１の論理演算を行って第１の信号を出力する第１の論理回路と、
前記第１の信号を与えられ、第２の遅延量だけ遅延して第２の遅延信号を出力する第２の遅延回路と、
前記第１の信号と前記第２の遅延信号とを与えられ、第２の論理演算を行って第２の信号を出力する第２の論理回路と、
を備え、
前記第２の遅延量は前記第１の遅延量より大きいことを特徴とするノイズ除去回路。
【請求項２】
前記第１の遅延回路は、第１の遅延量制御信号を与えられて前記第１の遅延量が制御され、前記第２の遅延回路は、第２の遅延量制御信号を与えられて前記第２の遅延量が制御されることを特徴とする請求項１記載のノイズ除去回路。
【請求項３】
前記第１の遅延回路は、
前記入力信号が入力され、反転して出力する第１のインバータと、
前記第１のインバータからの出力が入力され、反転して前記第１の遅延信号を出力する第２のインバータと、
前記第１のインバータと電源端子との間にソース、ドレインが接続された第１のＰチャネル型ＭＯＳＦＥＴと、前記第１のインバータと接地端子との間にドレイン、ソースが接続された第１のＮチャネル型ＭＯＳＦＥＴと、
前記第２のインバータと電源端子との間にソース、ドレインが接続された第２のＰチャネル型ＭＯＳＦＥＴと、前記第２のインバータと接地端子との間にドレイン、ソースが接続された第２のＮチャネル型ＭＯＳＦＥＴと、
を有し、
前記第２の遅延回路は、
前記第１の信号が入力され、反転して出力する第３のインバータと、
前記第３のインバータからの出力が入力され、反転して前記第２の遅延信号を出力する第４のインバータと、
前記第３のインバータと電源端子との間にソース、ドレインが接続された第３のＰチャネル型ＭＯＳＦＥＴと、前記第３のインバータと接地端子との間にドレイン、ソースが接続された第３のＮチャネル型ＭＯＳＦＥＴとを有し、
前記第４のインバータと電源端子との間にソース、ドレインが接続された第４のＰチャネル型ＭＯＳＦＥＴと、前記第４のインバータと接地端子との間にドレイン、ソースが接続された第４のＮチャネル型ＭＯＳＦＥＴと、
を有し、
前記第１、第２のＰチャネル型ＭＯＳＦＥＴのゲートと、前記第１、第２のＮチャネル型ＭＯＳＦＥＴのゲートとに前記第１の遅延量制御信号が入力され、
前記第３、第４のＰチャネル型ＭＯＳＦＥＴのゲートと、前記第３、第４のＮチャネル型ＭＯＳＦＥＴのゲートとに前記第２の遅延量制御信号が入力されることを特徴とする請求項２記載のノイズ除去回路。
【請求項４】
前記第１の遅延回路は、
前記入力信号を与えられて遅延して出力する第１の遅延部と、
前記第１の遅延部により遅延された信号を与えられて遅延して出力する第２の遅延部と、
前記第１の遅延部により遅延された信号と、前記第１及び第２の遅延部により遅延された信号とを与えられ、前記第１の遅延量制御信号に従っていずれかを選択して出力する第１のセレクタとを有し、
前記第２の遅延回路は、
前記第１の信号を与えられて遅延して出力する第３の遅延部と、
前記第３の遅延部により遅延された信号を与えられて遅延して出力する第４の遅延部と、
前記第３の遅延部により遅延された信号と、前記第３及び第４の遅延部により遅延された信号とを与えられ、前記第２の遅延量制御信号に従っていずれかを選択して出力する第２のセレクタとを有する請求項１乃至４のいずれか一に記載のノイズ除去回路。
【請求項５】
前記第１の論理回路がＡＮＤ回路で前記第２の論理回路がＯＲ回路、前記第１の論理回路がＯＲ回路で前記第２の論理回路がＡＮＤ回路、前記第１の論理回路がＮＡＮＤ回路で前記第２の論理回路がＡＮＤ回路、前記第１の論理回路がＮＡＮＤ回路で前記第２の論理回路がＮＡＮＤ回路、前記第１の論理回路がＮＯＲ回路で前記第２の論理回路がＮＯＲ回路、あるいは前記第１の論理回路がＮＯＲ回路で前記第２の論理回路がＯＲ回路のいずれかであることを特徴とする請求項１乃至４のいずれか一に記載のノイズ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はノイズ除去回路に係わり、特にノイズによる誤動作を防止する必要のある外部入力を有する入力回路に関する。
【背景技術】
【０００２】
外部から信号が入力された際に、外部または電源からのノイズにより、例えば入力回路に設けられたアンプの動作閾値前後において入力レベルが変動し、パルス状のノイズが発生すると、後段の回路において誤動作が生じる。
【０００３】
そこで従来は、入力回路において、
（１）２つの動作閾値を有するシュミット入力回路を用いる、
（２）入力信号に含まれる高周波ノイズをキャパシタＣ及び抵抗Ｒから成るＣ／Ｒフィルタを用いて除去する、あるいは
（３） 入力信号を１段以上のシフトレジスタによりクロックに同期して取り込むことで、クロック周波数以下のノイズを除去する、
等の対策が施されていた。
【０００４】
しかし、上記（１）、（２）による対策では、半導体技術の進歩に伴い、チップシュリンク効果により動作ノイズが増加する一方で動作感度の向上が要求され、ノイズ除去が困難となってきている。
【０００５】
また、ＥＭＣ（Electro-Magnetic Compatibility）試験では上記（１）、（２）による対策では十分なノイズ除去効果が得られないという問題があった。
【０００６】
上記（３）による対策ではクロックを必要とするため、クロック停止時には使用することができず、またクロックの周波数以上の信号を取り込むことができないという問題があった。
【０００７】
さらに、例えば入力回路が水晶発振回路や入力アンプ等を有する際に、入力信号が小振幅を有する場合、正弦波を有する場合、低周波数で動作する場合等において、外部ノイズ、電源ノイズ、グランドノイズが入力アンプの動作閾値付近で増幅されるため、カウンタ等が誤カウントして正常に動作しないという問題があった。
【０００８】
この対策としては、従来は水晶発振回路や入力アンプの次段に上記（１）、（２）による対策を施してノイズを除去する手法が取られてきた。しかし、この場合も上述したように十分なノイズ除去が困難であった。さらに、対策として用いるシュミット回路やＣＲフィルタの周波数特性により、最大動作周波数が制限されるという問題があった。
【０００９】
従来のノイズ除去技術を開示した文献名を記載する。
【特許文献１】特開２００１−１４８６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、簡易な構成で安定した動作が得られるノイズ除去回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様によるノイズ除去回路は、入力信号を与えられ、第１の遅延量だけ遅延して第１の遅延信号を出力する第１の遅延回路と、前記入力信号と前記第１の遅延信号とを与えられ、第１の論理演算を行って第１の信号を出力する第１の論理回路と、前記第１の信号を与えられ、第２の遅延量だけ遅延して第２の遅延信号を出力する第２の遅延回路と、前記第１の信号と前記第２の遅延信号とを与えられ、第２の論理演算を行って第２の信号を出力する第２の論理回路とを備え、前記第２の遅延量は前記第１の遅延量より大きいことを特徴とする。
【発明の効果】
【００１２】
本発明のノイズ除去回路によれば、簡易な構成で安定した動作を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）実施の形態１
本発明の実施の形態１によるノイズ除去回路の構成を図１に示す。
【００１５】
ノイズ除去回路の入力端子ＩＮ１に、二入力端子を有するＡＮＤ回路ＡＮ１の一方の入力端子が接続され、入力端子ＩＮ１とＡＮＤ回路ＡＮ１の他方の入力端子との間に遅延回路ＤＣ１が直列に接続されている。さらに、ＡＮＤ回路ＡＮ１の出力端子が、入力端子を有するＯＲ回路ＯＲ１の一方の入力端子に接続され、ＡＮＤ回路ＡＮ１の出力端子とＯＲ回路ＯＲ１の他方の入力端子との間に遅延回路ＤＣ２が直列に接続されている。
【００１６】
例えば図２に入力回路として示されたように、このようなノイズ除去回路ＮＲ１を、半導体集積回路の入力端子ＩＮに入力端子が接続された入力アンプとしてのインバータＩＮＶ１の出力端子に接続して用いる。
【００１７】
ここで、遅延回路ＤＣ１、ＤＣ２は、例えば図３に示されたように、複数のインバータＤＩＮＶ１〜ＤＩＮＶ４が直列に接続された構成を備える。
【００１８】
このような本実施の形態１によるノイズ除去回路の動作について説明する。
【００１９】
図４（ａ）に示されたように、閾値Ｖthを有する入力回路にディジタル波形を有する入力信号が入力された場合を考える。図４（ｂ）に、入力信号の波形を拡大して示す。ハイレベルからローレベルに立ち下がる際に、高周波ノイズが乗っていると、図４（ｃ）に示されたように出力信号においてハイレベルからローレベルに立ち下がる際に、ハイレベルとローレベルとを高周波数で繰り返すノイズが発生する。
【００２０】
あるいは、図５（ａ）に示されたように、閾値Ｖthを有する入力回路に正弦波を有する入力信号が入力された場合を考える。図５（ｂ）に、入力信号の波形を拡大して示す。ハイレベルからローレベルに立ち下がる際に、高周波ノイズが乗っていると、図５（ｃ）に示されたように出力信号においてハイレベルからローレベルに立ち下がる際に、ハイレベルとローレベルとを高周波数で繰り返すノイズが同様に発生する。
【００２１】
本実施の形態１では、このようなノイズが入力アンプ等の入力回路から出力された場合にも除去することができる。
【００２２】
図６（ａ）〜（ｄ）に、それぞれ、ハイレベルからローレベルに変わった直後にハイレベルのノイズが発生した場合、ハイレベルからローレベルに変わる直前にローレベルのノイズが発生した場合、ローレベルからハイレベルに変わる直前にハイレベルのノイズが発生した場合、ローレベルからハイレベルに変わった直後にローレベルのノイズが発生した場合における、図１の入力信号１００、遅延回路ＤＣ１の出力信号１０１、ＡＮＤ回路ＡＮ１の出力信号１０２、遅延回路ＤＣ２の出力信号１０３、出力信号１０４の波形を示す。
【００２３】
図６（ａ）に示された入力信号１００のように、ハイレベルからローレベルに変わった直後にパルス幅ｔ１のハイレベルのパルス状のノイズが発生した場合、遅延回路ＤＣ１からは遅延時間ｄ１だけ遅延された信号１０１が出力される。入力信号１００と信号１０１とがＡＮＤ回路ＡＮ１に入力され、ノイズが除去された信号１０２が出力される。この信号１０２が遅延回路ＤＣ２により遅延時間ｄ２だけ遅延されて信号１０３が出力される。信号１０２と１０３とがＯＲ回路ＯＲ１に入力され、信号１０４が出力される。
【００２４】
図６（ｂ）に示された入力信号１００のように、ハイレベルからローレベルに変わる直前にパルス幅ｔ１のローレベルのパルス状のノイズが発生した場合、遅延回路ＤＣ１から遅延時間ｄ１だけ遅延された信号１０１が出力される。入力信号１００と信号１０１とがＡＮＤ回路ＡＮ１に入力され、遅延前のノイズと遅延後のノイズとが加算された信号１０２が出力される。しかし、この信号１０２が遅延回路ＤＣ２により遅延時間ｄ２だけ遅延されて信号１０３が出力され、信号１０２と共にＯＲ回路ＯＲ１に入力されると、ノイズが全て除去された信号１０４が出力される。
【００２５】
図６（ｃ）に示された入力信号１００のように、ローレベルからハイレベルに変わる直前にパルス幅ｔ１のハイレベルのパルス状のノイズが発生した場合、遅延回路ＤＣ１からは遅延時間ｄ１だけ遅延された信号１０１が出力される。入力信号１００と信号１０１とがＡＮＤ回路ＡＮ１に入力され、ノイズが除去された信号１０２が出力される。この信号１０２が遅延回路ＤＣ２により遅延時間ｄ２だけ遅延されて信号１０３が出力される。信号１０２と１０３とがＯＲ回路ＯＲ１に入力され、信号１０４が出力される。
【００２６】
図６（ｄ）に示された入力信号１００のように、ハイレベルからローレベルに変わった直後にパルス幅ｔ１のローレベルのパルス状のノイズが発生した場合、遅延回路ＤＣ１から遅延時間ｄ１だけ遅延された信号１０１が出力される。入力信号１００と信号１０１とがＡＮＤ回路ＡＮ１に入力され、遅延前のノイズと遅延後のノイズとが加算された信号１０２が出力される。しかし、この信号１０２が遅延回路ＤＣ２により遅延時間ｄ２だけ遅延されて信号１０３が出力され、信号１０２と共にＯＲ回路ＯＲ１に入力されると、ノイズが全て除去された信号１０４が出力される。
【００２７】
このように、図６（ｂ）、（ｃ）に示された場合は、１段目の遅延回路ＤＣ１及びＡＮＤ回路ＡＮ１のみではノイズを除去できずに逆に増幅することとなる。そこで、２段目の遅延回路ＤＣ２及びＯＲ回路ＯＲ１を用いてノイズを除去する。
【００２８】
ここで、除去可能なノイズのパルス幅ｔ１は、以下の式（１）に表されたように、遅延回路ＤＣ１の遅延時間ｄ１、遅延回路ＤＣ２の遅延時間ｄ２のいずれよりも小さくなければならない。
ｔ１＜ｄ１  かつ  ｔ２＜ｄ２                  （１）
【００２９】
さらに、遅延時間ｄ１とｄ２とが同一であるとノイズを除去することができず、以下の式（２）のように、２段目の遅延量ｄ２が１段目の遅延量ｄ１の２倍以上の大きさを有する必要がある。これにより、図６（ｂ）、（ｃ）に示されたような場合であっても、２段目の遅延回路ＤＣ２及びＯＲ回路ＯＲ１によりノイズを全て除去することができる。
２＊ｄ１≦ｄ２                                （２）
【００３０】
また、本実施の形態１によるノイズ除去回路により、ＥＭＣノイズが除去される現象を図７を用いて説明する。
【００３１】
図７（ａ）に示されたように、ハイレベルの状態から瞬間的にパルス幅ｄ１を有するローレベルのノイズが生じた入力信号１００が入力されると、遅延回路ＤＣ１からは遅延時間ｄ１だけ遅延されて出力される。信号１００、１０１がＡＮＤ回路ＡＮ１に入力され、信号１００のノイズと信号１０１のノイズとが加算されて２倍のパルス幅ｄ２（＝２＊ｄ１）を有する信号１０２が出力される。
【００３２】
信号１０２が遅延回路ＤＣ１２により遅延されて信号１０３として出力される。信号１０２、１０３がＯＲ回路ＯＲ１に入力されて、ノイズが全て除去された信号１０４が出力される。
【００３３】
図７（ｂ）に示されたように、ローレベルの状態から瞬間的にパルス幅ｄ１を有するハイレベルのノイズが生じた入力信号１００が入力されると、遅延回路ＤＣ１からは遅延時間ｄ１だけ遅延されて出力される。信号１００、１０１がＡＮＤ回路ＡＮ１に入力され、信号１００のノイズと信号１０１のノイズとが共に除去された信号１０２が出力される。
【００３４】
信号１０２が遅延回路ＤＣ１２により遅延されて信号１０３として出力され、信号１０２、１０３がＯＲ回路ＯＲ１に入力されて信号１０４が出力される。
【００３５】
以上のように本実施の形態１によれば、ＥＭＣノイズを含めて十分なノイズ除去効果が得られる。これにより、例えば水晶発振回路や入力アンプ等を有する入力回路において、外部ノイズ、電源ノイズ、グランドノイズが入力アンプの動作閾値付近で増幅される場合であってもカウンタ等の誤動作を防止することができる。
【００３６】
また、ノイズ除去にシュミット回路やＣＲフィルタを用いないため、これらの周波数特性によって最大動作周波数が制限される事態を回避することができる。さらに、クロックに同期して動作するフリップフロップを用いないため、クロック停止時であってもノイズの除去が可能である。
【００３７】
以上のように、本実施の形態１によれば簡易な構成により動作の安定したノイズ除去が可能である。
【００３８】
（２）実施の形態２
本発明の実施の形態２について説明する。上記実施の形態１では、図１に示される構成を有するノイズ除去回路を、図２のように入力回路に含まれるインバータ回路ＩＮＶ１の次段に接続して用いる。
【００３９】
これに対し本実施の形態２では、図８に示されたように、入力端子ＩＮに入力アンプとして２段のインバータＩＮＶ１１、ＩＮＶ１２が直列に接続され、１段目のインバータＩＮＶ１１の入力端子と出力端子との間に並列に抵抗Ｒ１が接続された小振幅を増幅する入力回路において、インバータＩＮＶ１２の出力側にノイズ除去回路ＮＲ１１が接続されている。
【００４０】
入力端子ＩＮには、小振幅あるいは正弦波を有する信号が入力され、インバータＩＮＶ１１及び抵抗Ｒ１により増幅される。
【００４１】
ここで、インバータＩＮＶ１１の動作閾値付近においてノイズが発生すると、ノイズを含めて信号が増幅されるので、そのまま後段の回路に出力すると誤動作を招くこととなる。
【００４２】
しかし、通常はこのようなノイズは幅の短いパルス状の波形を有しており、図１に示された構成を有するノイズ除去回路ＮＲ１１を用いることで除去することができる。
【００４３】
但し、製造プロセス等の変動により遅延回路ＤＣ１、ＤＣ２を構成するインバータ等の素子のパラメータが変化し、遅延量ｄ１、ｄ２が変化すると入力回路の周波数特性に影響を及ぼすことになる。
【００４４】
そこで、素子特性の依存性を低減することが可能な遅延回路の構成を図９に示す。
【００４５】
ノイズ除去回路の入力端子ＩＮ１に、二入力端子を有するＡＮＤ回路ＡＮ１１の一方の入力端子が接続され、入力端子ＩＮ１とＡＮＤ回路ＡＮ１１の他方の入力端子との間に遅延回路ＤＣ１１が直列に接続されている。さらに、ＡＮＤ回路ＡＮ１１の出力端子が、入力端子を有するＯＲ回路ＯＲ１１の一方の入力端子に接続され、ＡＮＤ回路ＡＮ１１の出力端子とＯＲ回路ＯＲ１１の他方の入力端子との間に遅延回路ＤＣ１２が直列に接続されている。
【００４６】
そして、遅延回路ＤＣ１１には、遅延量ｄ１を一定に維持するための遅延量制御信号１が入力され、遅延回路ＤＣ１２には遅延量ｄ２を一定に維持するための遅延量制御信号２が入力される。
【００４７】
図１０に、遅延回路ＤＣ１１、ＤＣ１２の具体的な回路構成の一例を示す。遅延用のインバータＤＩＮＶ１０１、ＤＩＮＶ１０２が直列に２段接続されている。そして、それぞれ電流源として、電源端子とインバータＤＩＮＶ１０１との間にＰチャネル型ＭＯＳＦＥＴ  ＰＴ１、インバータＤＩＮＶ１０１と接地端子との間にＮチャネル型ＭＯＳＦＥＴ  ＮＴ１、電源端子とインバータＤＩＮＶ１０２との間にＰチャネル型ＭＯＳＦＥＴ  ＰＴ２、インバータＤＩＮＶ１０２と接地端子との間にＮチャネル型ＭＯＳＦＥＴ  ＮＴ２が接続されている。
【００４８】
これらのＭＯＳＦＥＴ  ＰＴ１、ＮＴ１、ＰＴ２、ＮＴ２のゲートには、遅延量制御信号１、２が入力される遅延量制御回路からゲート信号がそれぞれ出力されて与えられる。これにより、インバータＤＩＮＶ１０１及びＤＩＮＶ１０２によりもたらされる遅延量ｄ１、ｄ２が、製造プロセス等により変動することなく一定値を維持するように、ＭＯＳＦＥＴ  ＰＴ１、ＮＴ１、ＰＴ２、ＮＴ２のゲート電圧が制御され、電流源としてインバータＤＩＮＶ１０１、ＤＩＮＶ１０２に供給する電流値が制御される。
【００４９】
これにより、素子特性の依存性が抑制されて遅延時間ｄ１、ｄ２が一定値を維持し、安定したノイズ除去が可能となる。
【００５０】
（３）実施の形態３
本発明の実施の形態３によるノイズ除去回路について説明する。
【００５１】
ノイズ除去回路を入力回路に用いた場合、遅延量が大きくなると、上記実施の形態１において述べたように遅延量より幅の小さいパルスがノイズ成分として除去される。よって、遅延量に比して周波数の高い信号が入力された場合には、遅延回路の存在が原因となって入力信号成分が出力されないことが起こり得る。
【００５２】
また、入力信号の周波数に応じてノイズの影響の受け易さが異なってくる。周波数が高い場合には、例えば図４（ｂ）に示されたように入力信号がハイレベルからローレベル、又はローレベルからハイレベルに変化する際の傾きが急になり、動作閾値をよぎる際に入力信号に含まれるノイズの影響を受けにくくなる。このような場合は、高い周波数を有する信号成分が通過できるように遅延量が小さい方が望ましい。
【００５３】
逆に、周波数が低い場合は、例えば図５（ｂ）に示されたように入力信号の傾きが緩やかになり、動作閾値をよぎる際に入力信号に含まれるノイズの影響を受けやすくなる。このような場合には、ノイズ低減効果を高めるために遅延量が大きい方が望ましい。
【００５４】
このように、入力信号の周波数や振幅によって、入力信号に含まれるノイズの影響の受けやすさが異なってくる。
【００５５】
そこで本実施の形態３では、広い周波数帯域において良好な特性を得るために、入力信号の周波数に従ってノイズ除去回路が有する遅延量を最適な値に制御する点に特徴がある。
【００５６】
図１１に、本実施の形態３によるノイズ除去回路における遅延回路の部分の構成を示す。ノイズ除去回路全体の回路構成は、上記実施の形態２における図９に示されたものと同等である。上記実施の形態２では、各遅延回路ＤＣ１１、ＤＣ１２が図１０に示された構成を有する。これに対し、本実施の形態３では各遅延回路ＤＣ１１、ＤＣ１２が図１１に示された構成を有する。
【００５７】
遅延回路ＤＣ２１、ＤＣ２２が直列に接続され、遅延回路ＤＣ２１からの出力と遅延回路ＤＣ２からの出力とがセレクタＳＬ１に入力される。セレクタＳＬ１において、遅延量制御信号１が入力され、遅延回路ＤＣ２１からの出力と遅延回路ＤＣ２からの出力のいずれか一方が選択されて出力される。これにより、遅延回路ＤＣ２１のみが有する遅延量だけ遅延された信号と、遅延回路ＤＣ２１と遅延回路ＤＣ２２の遅延量が加算された分だけ遅延された信号のいずれか一方が選択されて出力される。
【００５８】
さらに、遅延回路ＤＣ３１にセレクタＳＬ１から出力された信号が入力され、セレクタＳＬ２に遅延回路ＤＣ３１からの出力とセレクタＳＬ１からの出力とが入力される。セレクタＳＬ２において遅延量制御信号２が入力され、遅延回路ＤＣ３１からの出力とセレクタＳＬ１からの出力のいずれか一方が選択されて出力される。
【００５９】
この結果、遅延回路ＤＣ２１のみの遅延量で遅延された信号、遅延回路ＤＣ２１及びＤＣ２２の遅延量で遅延された信号、遅延回路ＤＣ２１、ＤＣ２２、ＤＣ３１の遅延量で遅延された信号のうちいずれかが選択されて出力されることになる。
【００６０】
このように本実施の形態３では、入力信号の周波数が高い場合には遅延量を小さくし、周波数が低い場合には遅延量を大きくするように制御することで、広い範囲に渡って良好な周波数特性を得ることが可能である。
【００６１】
また、入力回路に対してテストを行う際に、ノイズ除去回路の存在によりテスト時間の増加がもたらされることが懸念されるような場合には、遅延量を小さく設定することでテスト時間の短縮を図ることができる。
【００６２】
尚、上記実施の形態１〜３では、図２に示されたようにインバータＩＮＶ１から成る入力回路が用いられ、あるいは図８に示されたように２段のインバータＩＮＶ１１及びＩＮＶ１２と、抵抗Ｒ１とから成る入力回路が用いられ、その後段にノイズ除去回路が設けられている。
【００６３】
しかしこれに限らず、図１２に示された入力回路のように、オペアンプＯＰが用いられ、その後段にノイズ除去回路ＮＲ２１が設けられた構成であってもよい。
【００６４】
あるいは、図１３に示された入力回路のように比較器ＣＯＭと抵抗Ｒ１が用いられ、その後段にノイズ除去回路ＮＲ３１が配置されてもよい。あるいはまた、図１４に示された入力回路のように、インバータＩＮＶ２０１及びＩＮＶ２０２と抵抗Ｒ１１が設けられたアンプに、水晶振動子ＣＲＯ、容量Ｃ１及びＣ２が外付けで接続された水晶発振器等の後段にノイズ除去回路ＮＲ４１が設けられた構成であってもよい。いずれの構成であっても、ノイズ除去回路ＮＲ２１、ＮＲ３１、ＮＲ４１により、入力信号に含まれるノイズを除去することができる。
【００６５】
また、図１５に示された入力回路のように、出力をハイレベル、ローレベルに切り換える時にそれぞれ異なる閾値を有するシュミット回路ＳＭＣとインバータＩＮＶ３０１とが直列に接続された後段に、ノイズ除去回路ＮＲ５１が接続されたものであってもよい。
【００６６】
ところで、半導体集積回路内において複数の回路間で電源を分離した構成とすることが増えている。このような場合には、回路間で動作電流が相違し、ピーク電流が相違することにより、ノイズレベルやノイズが発生するタイミングにずれが生じる。このような異なる動作電流で動作する回路間における入出力インタフェース回路にも上記実施の形態１、２を適用することができる。
【００６７】
図１６に示されたように、回路Ａ  ２０１には、電源端子２１１に接続された配線に寄生するインダクタ２１３、抵抗２２４、端子に寄生する容量２１２を介して電源電圧が印加され、動作電流Ａが供給される。回路Ｂ  ２０２には、電源端子２２１に接続された配線に寄生するインダクタ２２３、端子に寄生する容量２２２を介して電源電圧が印加され、動作電流Ｂが供給される。回路Ａ  ２０１は、接地端子２３１を介して接地され、回路Ｂ  ２０２は接地端子２３２に接続された配線に寄生する抵抗２３３を介して接地されている。
【００６８】
回路Ａ  ２０１と回路Ｂ  ２０２との間には、入出力インタフェース回路２０１ａ、２０２ａがそれぞれ設けられ、信号が相互に転送される。このような状態では、配線や端子に寄生するインダクタ、容量、抵抗の影響により、動作電流、ピーク電流の相違が顕著となる。
【００６９】
これにより、回路Ａ  ２０１と回路Ｂ  ２０２とにおいてノイズレベルが相違し、回路Ａ  ２０１における入出力インタフェース回路２０１ａに含まれる入力インバータ２０１ａ、回路Ａ  ２０２における入出力インタフェース回路２０２ａに含まれる入力インバータ２０２ａにおいて異なるレベルのノイズが異なるタイミングで発生することが考えられる。
【００７０】
このような場合にも、それぞれの回路における入力部に上記実施の形態１〜３を適用することで、簡易な構成でノイズを効果的に除去することができる。
【００７１】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態１では、一段目の論理回路にＡＮＤ回路ＡＮ１、二段目の論理回路にＯＲ回路ＯＲ１を用いている。しかしこれに限らず、一段目にＯＲ回路、二段目にＡＮＤ回路を用いてもよい。あるいは、一段目にＮＡＮＤ回路、二段目にＡＮＤ回路を用いてもよい。あるいは、一段目にＮＡＮＤ回路、二段目にＮＡＮＤ回路を用いてもよい。あるいはまた、一段目にＮＯＲ回路、二段目にＮＯＲ回路を用いてもよい。さらには、一段目にＮＯＲ回路、二段目にＯＲ回路を用いてこともできる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１によるノイズ除去回路の構成を示す回路図。
【図２】同ノイズ除去回路を入力アンプの後段に設けた構成を示した回路図。
【図３】同ノイズ除去回路における遅延回路の構成を示した回路図。
【図４】ディジタル入力信号にノイズが含まれる際に出力信号にノイズが発生する現象を示した波形図。
【図５】正弦波入力信号にノイズが含まれる際に出力信号にノイズが発生する現象を示した波形図。
【図６】上記実施の形態１によるノイズ除去回路において入力信号にノイズが含まれる時の出力信号の波形を示す説明図。
【図７】上記実施の形態１によるノイズ除去回路において入力信号にＥＭＣノイズが含まれる時の出力信号の波形を示す説明図。
【図８】本発明の実施の形態２によるノイズ除去回路を用いた入力回路の構成を示す回路図。
【図９】同実施の形態２によるノイズ除去回路の構成を示す回路図。
【図１０】同ノイズ除去回路における遅延回路の構成を示す回路図。
【図１１】本発明の実施の形態３によるノイズ除去回路に含まれる遅延回路の構成を示す回路図。
【図１２】オペアンプの後段にノイズ除去回路が設けられた入力回路の構成を示す回路図。
【図１３】比較器の後段にノイズ除去回路が設けられた入力回路の構成を示す回路図。
【図１４】水晶発振器の後段にノイズ除去回路が設けられた入力回路の構成を示す回路図。
【図１５】シュミット回路の後段にノイズ除去回路が設けられた入力回路の構成を示す回路図。
【図１６】異なる動作電流で動作する回路間における入出力インタフェース回路を含む回路の構成を示す回路図。
【符号の説明】
【００７３】
ＮＲ１、ＮＲ１１  ノイズ除去回路
ＤＣ１、ＤＣ１１、ＤＣ２、ＤＣ１２、ＤＣ２１、ＤＣ２２、ＤＣ３１  遅延回路
ＡＮ１、ＡＮ１１  ＡＮＤ回路
ＯＲ１、ＯＲ１１  ＯＲ回路
ＳＬ１、ＳＬ２  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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