(57)【要約】【課題】複数の半導体チップを、互いの素子面が対向するようにしてバンプ等の層間接続体で電気的に接続し、積層してなるＳｉＰ（System in Package）構造の半導体装置において、高速処理が行われる半導体チップの入力されるべき高速信号の遅延を防止する。【解決手段】第１の半導体チップと第２の半導体チップとを互いの接続端子が対向するようにして積層するとともに、前記第１の半導体チップ及び前記第２の半導体チップに対してそれぞれ第１の信号配線接続端子及び第２の信号配線接続端子を形成し、前記第１の半導体チップ及び前記第２の半導体チップに対し、前記第１の信号配線接続端子及び前記第２の信号配線接続端子を介して低速信号及び高速信号を独立して供給するようにして半導体装置を構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
主面上において形成された第１のチップ間接続端子及び第１の信号配線接続端子を含む第１の半導体チップと、
前記第１の半導体チップ上に積層され、その主面上において、前記第１のチップ間接続端子と対向するようにして形成された第２のチップ間接続端子、裏面上において形成された第２の信号配線接続端子、及び厚さ方向に貫通して前記第２の信号配線接続端子を前記主面上に形成された電気回路と電気的に接続するための配線層を含む第２の半導体チップと、
前記第１の信号配線接続端子に対して低速信号を供給するための低速信号配線と、
前記第２の信号配線接続端子に対して高速信号を供給するための高速信号配線とを具え、
前記第１の半導体チップと前記第２の半導体チップとは、前記第１のチップ間接続端子及び前記第２のチップ間接続端子を介して層間接続体により互いに電気的に接続されてなることを特徴とする、半導体装置。
【請求項２】
前記第２の半導体チップは薄肉部を有し、前記第２の信号配線接続端子は前記薄肉部に形成されるとともに、前記配線層は前記薄肉部を貫通するようにして形成されたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体チップの前記薄肉部と前記第１の半導体チップとの間には、前記層間接続体が介在することを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の半導体チップの前記薄肉部と前記第１の半導体チップとの間には、スペーサが介在することを特徴とする、請求項１又は２に記載の半導体装置。
【請求項５】
前記第２の半導体チップの、前記第２の信号配線接続端子及び前記配線層は、前記第２の半導体チップの、前記電気回路を含む素子面の外方に形成されたことを特徴とする、請求項１〜４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを、互いの素子面が対向するようにしてバンプ等の層間接続体で電気的に接続し、積層してなるＳｉＰ（System in Package）構造の半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを高密度に実装する技術として、ＳｉＰ（System in Package）構造の半導体装置が提案されている。このＳｉＰ構造の半導体装置においては、例えば所定の配線基板あるいはリードフレーム上に、主面上に複数の接続端子が形成されてなるベースとなる半導体チップ（第１の半導体チップ）が搭載され、この第１の半導体チップ上に、同じく主面上に形成された複数の接続端子が形成されてなる第２の半導体チップが、互いの素子面が対向するとともに、互いの接続端子がバンプ等の層間接続体で電気的に接続されるようにして積層されてなる（特許文献１）。
【０００３】
このようなＳｉＰ構造の半導体装置においては、一般に上記第１の半導体チップには比較的低速処理を行う電気回路を配置する場合が多く、その上方に位置する第２の半導体チップには比較的高速処理を行う電気回路を配置する場合が多い。例えば、前記第２の半導体チップにおいては、外部からの高速信号に対してシリアル／パラレル変換を施すような高速処理の電気回路が配置される場合が多く、前記第１の半導体チップにおいては、そのようなシリアル／パラレル変換を行うことなく、入力されたパラレル信号をそのままパラレル信号として外部へ出力するような電気回路が配置される場合が多い。
【０００４】
また、従来のＳｉＰ構造の半導体装置においては、上述した第２の半導体チップで処理されるべき高速信号も、一旦は下方に位置する第１の半導体チップに入力された後、前記第１の半導体チップ内の配線や上記層間接続体を介して上記第２の半導体チップに入力されるようになる。したがって、上記第２の半導体チップで処理すべき高速信号は、前記第１の半導体チップにおける前記配線及び前記層間接続体内を通過することによって、前記配線の抵抗及び前記層間接続体の抵抗により遅延を生じる原因となっていた。
【０００５】
具体的に、半導体チップにおける配線の幅及び高さは、信号を導入するための信号配線と比較して十分に小さく、前記配線の抵抗は前記信号配線の抵抗に比較して約３桁程度大きくなり、上述したような高速信号の遅延に対して重大な影響を及ぼすようになる。
【特許文献１】特開２００７−５９４３０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の半導体チップを、互いの素子面が対向するようにしてバンプ等の層間接続体で電気的に接続し、積層してなるＳｉＰ（System in Package）構造の半導体装置において、高速処理が行われる半導体チップの入力されるべき高速信号の遅延を防止することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、本発明の一態様は、主面上において形成された第１のチップ間接続端子及び第１の信号配線接続端子を含む第１の半導体チップと、前記第１の半導体チップ上に積層され、その主面上において、前記第１のチップ間接続端子と対向するようにして形成された第２のチップ間接続端子、裏面上において形成された第２の信号配線接続端子、及び厚さ方向に貫通して前記第２の信号配線接続端子を前記主面上に形成された電気回路と電気的に接続するための配線層を含む第２の半導体チップと、前記第１の信号配線接続端子に対して低速信号を供給するための低速信号配線と、前記第２の信号配線接続端子に対して高速信号を供給するための高速信号配線とを具え、前記第１の半導体チップと前記第２の半導体チップとは、前記第１のチップ間接続端子及び前記第２のチップ間接続端子を介して層間接続体により互いに電気的に接続されてなることを特徴とする、半導体装置に関する。
【発明の効果】
【０００８】
上記態様によれば、複数の半導体チップを、互いの素子面が対向するようにしてバンプ等の層間接続体で電気的に接続し、積層してなるＳｉＰ（System in Package）構造の半導体装置において、高速処理が行われる半導体チップの入力されるべき高速信号の遅延を防止することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
図１〜３は、本実施形態の半導体装置を示す構成図である。図１は、本実施形態の半導体装置１０の上平面図であり、図２は、図１に示す半導体装置１０をＩ−Ｉ線に沿って切った場合の断面図であり、図３は、図１に示す半導体装置１０をII−II線に沿って切った場合の断面図である。
【００１０】
図１〜３に示すように、本実施形態の半導体装置１０は、配線基板１３上において第１の半導体チップ１１が搭載されるとともに、この第１の半導体チップ１２の上方において第２の半導体チップ１２が積層されてなる。
【００１１】
第１の半導体チップ１１の主面には横方向に３列、縦方向に６列の接続パッド（第１のチップ間接続端子）１１１が形成されているとともに、第２の半導体チップ１２の主面にも、接続パッド１１１と対向するようにして横方向に３列、縦方向に６列の接続パッド（第２のチップ間接続端子）１２１が形成されている。さらに、接続パッド１１１及び接続パッド１２１は、それぞれバンプ（層間接続体）１４を介して電気的に接続されており、ＳｉＰ（System in Package）構造の半導体装置を構成している。
【００１２】
なお、接続パッド１１１及び１２１の数は本実施形態において例示的に示したものであり、必要に応じて任意の数とすることができる。また、その配列形態も必要に応じて任意のものとすることができる。
【００１３】
また、第１の半導体チップ１１の上辺部及び下辺部には、配線基板１３から所定の信号を入力するための接続パッド（第１の信号配線接続端子）１１２が形成されており、配線基板１３の上辺部及び下辺部に形成された接続パッド１３２とワイヤ２２によって電気的に接続されている。さらに、第１の半導体チップ１１の左辺部には、同様にして配線基板１３から所定の信号を入力するための接続パッド（第１の信号配線接続端子）１１３が形成されており、配線基板１３の左辺部に形成された接続パッド１３３とワイヤ２３によって電気的に接続されている。
【００１４】
なお、上述した接続パッド１１２及び１１３の一方は電源端子とすることができる。また、第１の半導体チップ１１の前記主面には、図示しない所定の電気回路が形成されている。また、配線基板１３の上方に形成された第１の半導体チップ１１及び第２の半導体チップ１２、並びに接続パッド１１１等は、図示しないモールド樹脂でモールドされている。あるいは前記モールド樹脂に代えて、図示しない蓋等によって覆われている。
【００１５】
第２の半導体チップ１２の前記主面には３つのシリアル／パラレル回路１２２が形成されているとともに、その裏面側の、素子領域１２Ａの外方には局所的に凹部が形成され、第２の半導体チップ１２の厚さが局所的に減じられて薄肉部１２３が形成されている。また、この薄肉部１２３上には第２の半導体チップ１２に対して主として高速信号を入力するための接続パッド（第２の信号配線接続端子）１２４が形成されるとともに、このバンプ１２４と連続し、薄肉部１２３を厚さ方向に貫通して第２の半導体チップ１２の例えばシリアル／パラレル回路１２２と電気的に接続するような配線層１２５が形成されている。
【００１６】
なお、接続パッド１２４は、配線基板１３の接続パッド１３５とワイヤ２５によって電気的に接続され、所定の信号が入力されるようになっている。
【００１７】
また、第２の半導体チップ１２の薄肉部１２３と、第１の半導体チップ１１との間にも、それぞれ接続パッド１１７及び１２７を介してバンプ１４が形成されている。
【００１８】
さらに、配線基板１３の裏面側には複数のバンプ１５が設けられており、ＢＧＡの構成を呈している。
【００１９】
なお、上述した接続パッドの数及び形成位置などの形成態様は、必要に応じて適宜変更することができる。
【００２０】
本実施形態における半導体装置１０において、第２の半導体チップ１２は上述したようにシリアル／パラレル回路１２２を有するので、主として高速信号の処理に供される。すなわち、第２の半導体チップ１２は、高速信号としてのシリアル信号に対してシリアル／パラレル変換のような高速処理を施すように構成されている。一方、第１の半導体チップ１１はシリアル／パラレル回路等の高速信号に対する処理回路を有しないので、主として低速信号の処理に供される。すなわち、低速信号としてのパラレル信号に対して所定の処理を行い、そのままパラレル信号として出力するように構成されている。
【００２１】
なお、本実施形態及び以下に述べる実施形態における“高速処理”は、少なくとも上述したシリアル信号に対してシリアル／パラレル変換を含む処理を行うことを意味し、“低速処理”とは、少なくとも上述したパラレル信号に対して任意の処理を行う場合を意味する。
【００２２】
本実施形態では、第２の半導体チップ１２において、第１の半導体チップ１１とは独立にその裏面側に接続パッド１２４が形成され、かかる接続パッド１２４に対して配線基板１３から直接に高速信号が入力されるようになっている。したがって、従来のように、低速処理を行う第１の半導体チップ１１を介して前記高速信号を入力する場合と比較して、第１の半導体チップ１１の配線やバンプによる抵抗に起因した遅延を生じることなく、前記高速信号を第２の半導体チップ１２に入力させることができる。
【００２３】
また、接続パッド１２４は配線層１２５を介して第２の半導体チップ１２の主面に形成されたシリアル／パラレル回路１２２等に電気的に接続されてので、上述のようにして入力された上記高速信号は、配線層１２５を介してシリアル／パラレル回路１２２等の高速処理を行う回路に入力されることになる。しかしながら、本実施形態では、配線層１２５は、第２の半導体チップ１２の薄肉部１２３において形成されているので、配線層１２５全体の長さを削減することができる。したがって、前記高速信号が、配線層１２５における抵抗に起因して遅延するのを抑制することができる。
【００２４】
例えば、第２の半導体チップ１２の厚さを２００μｍとした場合、薄肉部１２３の厚さは５０μｍ程度とすることができる。
【００２５】
なお、接続バンプ１２４及び配線層１２５は、半導体チップ上に形成された配線等に比較して幅や厚さ等が十分大きいため、その抵抗値は十分に小さい。したがって、前記高速信号が配線層１２５を介して第２の半導体チップ１２の主面に形成されたシリアル／パラレル回路１２２等に供給される場合においても、その遅延を十分に抑制することができる。
【００２６】
一方、第２の半導体チップ１２において薄肉部１２３を形成した場合、薄肉部１２３の厚さの低下に伴って、かかる部分の強度が低下するようになる。実際、半導体チップの抗折強度は、前記半導体チップの厚さの２乗に比例することが知られている（“ＳｉＰ技術のすべて”、赤沢隆著、工業調査会、１６９頁参照）。すなわち、半導体チップの厚さが薄くなるにつれて、その抗折強度は厚さの２乗に比例して小さくなる。
【００２７】
しかしながら、本実施形態では、図２に示すように、第２の半導体チップ１２の薄肉部１２３と第１の半導体チップ１２との間にバンプ１４を介在させているので、薄肉部１２３に対して抗折力が作用した場合においても、バンプ１４が前記抗折力に対して対抗するようになるので、薄肉部１２３の前記抗折力による破壊を防止することができる。
【００２８】
前記抗折力は、特に薄肉部１２３上に形成した接続バンプ１２４にワイヤ２５をボンディングする際に問題となる。すなわち、接続バンプ１２４に対してワイヤ２５をボンディングする際には、約５０ｇ〜１５０ｇの圧力が負荷され、超音波法を用いたボンディングにおいても約２５ｇ〜５０ｇの圧力が負荷される。したがって、薄肉部１２３の厚さが小さいと、このような圧力負荷によっても薄肉部１２３が破壊されてしまうことになる。しかしながら、本実施形態では、バンプ１４が薄肉部１２３と第１の半導体チップ１１との間に介在していることによって、前記ボンディング圧力に対して抗することができ、薄肉部１２３の破壊を防止することができる。
【００２９】
なお、薄肉部１２３に対して設けたバンプ１４は、電気的な接続体としてその本来的な機能を奏するようにすることもできるが、単に前記抗折力に対する緩衝材としての機能を奏するような、ダミーのバンプとして構成することもできる。
【００３０】
また、本実施形態では、薄肉部１２３を第２の半導体素子１２の素子領域１２の外方に形成し、接続パッド１２４及び配線層１２５を素子領域１２の外方に位置するようにしているので、これら接続パッド１２４等が第２の半導体素子１２の、シリアル／パラレル回路１２２等に悪影響を与えるのを抑制することができる。
【００３１】
なお、本実施形態において薄肉部１２３の形成は必須の構成要件ではないが、薄肉部１２３を形成することによって上述した作用効果、すなわち配線層１２５の短縮化による抵抗低減に起因した高速信号の遅延を防止することができる。
【００３２】
また、特許文献１には、ＳｉＰ構造の半導体装置において、第１の半導体チップ上に積層した第２の半導体チップにおいて、その厚さ方向に貫通するような導電層を形成し、バンプを介して前記第１の半導体チップに電源電圧を供給するような構成が開示されている。しかしながら、かかる技術では、前記第２の半導体チップを貫通する前記導電層は、前記バンプを介して前記第１の半導体チップと電気的に接続されており、前記導電層は、第２の半導体チップ１２の電気回路と電気的に接続するように構成された、本実施形態における配線層１２５とは異なる形態を有するとともに、異なる作用効果を奏するものである。
【００３３】
また、特許文献１に記載の技術は、あくまで電源電圧を供給することを目的としており、本実施形態のように高速信号を供給することを目的とはしていない。したがって、本実施形態における半導体装置と、特許文献１に記載された半導体装置とでは、外観上類似する点を有するものの、実際の構成及び作用効果は全く異なるものである。
【００３４】
さらに、特許文献１は、第２の半導体チップにおいて薄肉部を形成し、配線層（導電層）を短縮化して抵抗を減少させるような技術も全く開示されていないとともに、示唆もしておらず、このような薄肉部の形成を考慮しても、本実施形態における半導体装置と特許文献１に記載の半導体装置とでは全く構成を異にするものである。
【００３５】
なお、特に図示しないが、本実施形態における配線基板１３をリードフレームに代えることもできる。この場合、第１の半導体チップ１１及び第２の半導体チップ１２への信号供給は、接続パッド１１２，１１３及び１２４を介して前記リードフレームからワイヤ２２，２３及び２５によって行う。
【００３６】
（第２の実施形態）
図４は、本実施形態の半導体装置を示す構成図である。図４は、上記実施形態における図２に相当する断面図である。なお、類似及び同一の構成要素に関しては、同じ参照数字を用いている。
【００３７】
本実施形態は、上記第１の実施形態の変形例に相当するものであり、図４に示すように、第２の半導体チップ１２の薄肉部１２３と第１の半導体チップ１１との間に、２個のバンプ１４が形成されている点を除き、その他の構成については上記第１の実施形態と同じである。
【００３８】
本実施形態では、薄肉部１２３と第１の半導体チップ１１との間に２個のバンプ１４が位置しているので、薄肉部１２３に抗折力が作用した場合の、前記抗折力に対する対抗力をより増大させることができる。したがって、薄肉部１２３の前記抗折力による破壊をより効果的に防止することができる。このため、上述したように、特に薄肉部１２３に対してボンディング圧力が加えられたような場合において、薄肉部１２３の破壊をより効果的に防止することができる。
【００３９】
なお、本実施形態においても、薄肉部１２３に対して設けたバンプ１４は、電気的な接続体としてその本来的な機能を奏するようにすることもできるが、単に前記抗折力に対する緩衝材としての機能を奏するような、ダミーのバンプとして構成することもできる。
【００４０】
また、第１の半導体チップ１１及び第２の半導体チップ１２に要求される条件は、上記第１の実施形態と同様である。
【００４１】
（第３の実施形態）
図５は、本実施形態の半導体装置を示す構成図である。図５は、上記実施形態における図２に相当する断面図である。なお、類似及び同一の構成要素に関しては、同じ参照数字を用いている。
【００４２】
本実施形態は、上記第１の実施形態の変形例に相当するものであり、図５に示すように、第２の半導体チップ１２の薄肉部１２３と第１の半導体チップ１１との間に、バンプ１４の代わりにスペーサ２７が形成されている点を除き、その他の構成については上記第１の実施形態と同じである。
【００４３】
本実施形態では、薄肉部１２３と第１の半導体チップ１１との間にスペーサ２７が形成されているので、上記同様に、薄肉部１２３に抗折力が作用した場合に、前記抗折力に対抗して、薄肉部１２３の破壊を防止することができる。このため、上述したように、特に薄肉部１２３に対してボンディング圧力が加えられたような場合において、薄肉部１２３の破壊を上記同様に防止することができる。
【００４４】
スペーサ２７は、例えばポリイミドテープ、シリコン又ラミネートフィルムから構成することができる。これらの材料は、３０μｍ程度の厚さに加工できるとともに絶縁性があり、モールド時の高温（約１８０℃）に耐えることができ、極めて実用に適している。但し、前述した材料はあくまでも例示であって、前記材料に限定されるものではない。
【００４５】
なお、本実施形態では、薄肉部１２３に対して直接スペーサを設けているので、第１の実施形態及び第２の実施形態におけるような接続パッド１１７及び１２７を設ける必要がない。
【００４６】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態における半導体装置の上平面図である。
【図２】図１に示す半導体装置の、Ｉ−Ｉ線に沿って切った場合の断面図である。
【図３】図１に示す半導体装置の、II−II線に沿って切った場合の断面図である。
【図４】第２の実施形態における半導体装置の断面図である。
【図５】第３の実施形態における半導体装置の断面図である。
【符号の説明】
【００４８】
１０  半導体装置
１１  第１の半導体チップ
１２  第２の半導体チップ
１３  配線基板
１４，１５  バンプ
２２，２３，２５  ワイヤ
２７  スペーサ
１１１，１１２，１１３，１１７  （第１の半導体チップの）接続パッド
１２１，１２４，１２７  （第２の半導体チップの）接続パッド
１２３  （第２の半導体チップの）薄肉部
１２５  配線層
１３２，１３３，１３５（配線基板の）接続パッド
【図１】
2009164280.tif 000003
【図２】
2009164280.tif 000004
【図３】
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【図４】
2009164280.tif 000006
【図５】
2009164280.tif 000007