(57)【要約】      （修正有）【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。【選択図】図１
2009164554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、
前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、
前記第３領域の下部に形成された第２伝導型の第５領域と、
前記第５領域の底部および前記素子分離領域の下部に接合する第１伝導型の第６領域を有する
半導体装置。
【請求項２】
前記半導体基板に複数の前記サイリスタ形成領域があり、
前記サイリスタ形成領域のそれぞれに形成される前記第５領域は、前記第３領域と前記素子分離領域と前記６領域とによって分離されている
請求項１記載の半導体装置。
【請求項３】
前記素子分離領域の底部に接合する第１伝導型の不純物領域を有し、
前記第６領域は、前記第５領域の底部、前記素子分離領域の下部側の側部および前記不純物領域に接合する
請求項１記載の半導体装置。
【請求項４】
前記不純物領域の不純物はホウ素もしくはインジウムからなる
請求項３記載の半導体装置。
【請求項５】
前記半導体基板に複数の前記サイリスタ形成領域があり、
前記サイリスタ形成領域のそれぞれに形成される前記第５領域は、前記第３領域と前記素子分離領域と前記第６領域とによって分離されている
請求項３記載の半導体装置。
【請求項６】
前記素子分離領域の下部と前記第６領域の上部とに接合する第１伝導型の不純物領域有する
請求項１記載の半導体装置。
【請求項７】
前記不純物領域の不純物はホウ素もしくはインジウムからなる
請求項６記載の半導体装置。
【請求項８】
前記半導体基板に複数の前記サイリスタ形成領域があり、
前記サイリスタ形成領域のそれぞれに形成される前記第５領域は、前記第３領域と前記素子分離領域と前記不純物領域と前記第６領域とによって分離されている
請求項３記載の半導体装置。
【請求項９】
前記第６領域の電位が基準電位に設定されている
請求項１記載の半導体装置。
【請求項１０】
前記第６領域はｐ型であり、
前記基準電位は−０．３Ｖ以上＋０．５Ｖ以下である
請求項９記載の半導体装置。
【請求項１１】
前記基準電位は０Ｖである
請求項１０記載の半導体装置。
【請求項１２】
半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、
前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、
前記第３領域の下部に形成された第２伝導型の第５領域を有し、
前記第５領域は、前記サイリスタに前記素子分離領域を介して隣接して前記半導体基板に形成される前記サイリスタと同一構造の隣接サイリスタの第５領域と、前記素子分離領域によって分離されて独立に形成されている
半導体装置。
【請求項１３】
半導体基板にサイリスタ形成領域を分離する素子分離領域を形成する工程と、
前記半導体基板に、前記素子分離領域の下部に接合する第１伝導型の第６領域を形成する工程と、
前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程とを順に有し、
前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、前記第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する
半導体装置の製造方法。
【請求項１４】
前記第５領域を形成した後に前記サイリスタを形成する
請求項１３記載の半導体装置の製造方法。
【請求項１５】
半導体基板にサイリスタ形成領域を分離する素子分離領域を形成するための素子分離溝を形成する工程と、
前記素子分離溝の底部の前記半導体基板に第１伝導型の不純物領域を形成する工程と、
前記素子分離溝に素子分離領域を形成する工程と、
前記半導体基板に前記素子分離領域の下部側の側部および前記不純物領域に接合するように第１伝導型の第６領域を形成する工程と、
前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程と
を順に有し、
前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する
半導体装置の製造方法。
【請求項１６】
前記第５領域を形成した後に前記サイリスタを形成する
請求項１５記載の半導体装置の製造方法。
【請求項１７】
半導体基板にサイリスタ形成領域を分離する素子分離領域を形成するための素子分離溝を形成する工程と、
前記素子分離溝の底部の前記半導体基板に第１伝導型の不純物領域を形成する工程と、
前記素子分離溝に素子分離領域を形成する工程と、
前記不純物領域に接合するように前記半導体基板に第１伝導型の第６領域を形成する工程と、
前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程と
を順に有し、
前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、前記第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する
半導体装置の製造方法。
【請求項１８】
前記第５領域を形成した後に前記サイリスタを形成する
請求項１７記載の半導体装置の製造方法。
【請求項１９】
半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、
前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、
前記第３領域の下部に形成された第２伝導型の第５領域と、
前記第５領域の底部および前記素子分離領域の下部に接合する第１伝導型の第６領域を有する半導体装置に書き込みを行うとき、
前記第６領域の電位を基準電位に設定する
半導体装置の駆動方法。
【請求項２０】
前記第６領域はｐ型であり、
前記基準電位は−０．３Ｖ以上＋０．５Ｖ以下である
請求項１９記載の半導体装置の駆動方法。
【請求項２１】
前記基準電位は０Ｖである
請求項２０記載の半導体装置の駆動方法。
【請求項２２】
前記素子分離領域の底部に接合する第１伝導型の不純物領域を有し、
前記第６領域は、前記第５領域の底部、前記素子分離領域の下部側の側部および前記不純物領域に接合する
請求項１９記載の半導体装置の駆動方法。
【請求項２３】
前記素子分離領域の下部と前記第６領域の上部とに接合する第１伝導型の不純物領域有する
請求項１９記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを有する半導体装置およびその製造方法およびその駆動方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。
Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
一方、本発明の出願人は、サイリスタをＭＯＳＦＥＴと同じプレーナ型でバルクシリコン（Ｂｕｌｋ−Ｓｉ）ウエハ上に作製し、選択エピタキシャル成長技術を組み合わせることでサイリスタを作製している。
しかし、バルクシリコンウエハを用いて作製した場合は、ＳＯＩ（Silicon on Insulator）基板を用いて作製した場合に比べ、ジャンクションの数が多いために寄生素子も多くなる。
【０００５】
上述のように、寄生素子が多く存在するために多くの問題が生じる可能性がある。
その一つに隣接ビットへのディスターブの問題がある。ディスターブにも様々な種類がある。例えば、隣接ビットへの書き込みディスターブについての問題を以下に説明する。
書き込みディスターブとは、ある選択したビットのみにデータ“０”または“１”を書き込もうとするときに、隣接ビット（必ずしもすぐ隣とは限らず、ワードライン、ビットラインを共有するビットなども含まれる。）にもデータを誤書き込みする場合をいう。
【０００６】
図２６に示すように、従来のサイリスタの構造は、ｐ型の第１領域である第１ｐ型領域ｐ１と、ｎ型の第２領域である第１ｎ型領域ｎ１（ｎベース）と、ｐ型の第３領域である第２ｐ型領域ｐ２（ｐベース）と、ｎ型の第４領域である第２ｎ型領域ｎ２とが順に接合された構成になっている。そして、上記第２ｐ型領域ｐ２の下にｎ型の第１ウエル領域３１が形成されている。
上記第２ｐ型領域ｐ２の下部の接合（ジャンクション）がＳＴＩ構造の素子分離領域１２によって分離されていて、第２ｐ型領域ｐ２は、隣のビット（またはアクセストランジスタ）と分離されている構造となっている。
しかし、ｎ型の第１ウエル領域３１の下部の接合（ジャンクション）は分離されていないため、第１ウエル領域３１はサイリスタＴ１、Ｔ２同士で共有している。
【０００７】
このため、図２７に示すように、サイリスタＴ１が動作したとき、第２ｐ型領域ｐ２／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２からなるｐｎｐ寄生バイポーラトランジスタがｏｎ状態となる可能性がある。
特に書き込み動作時にアノードとなる第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第１ウエル領域３１からなる寄生サイリスタがｏｎ状態になったときに、同時にこの第２ｐ型領域ｐ２／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２がｏｎしやすい状態になる。
そして、この寄生ｐｎｐ寄生バイポーラトランジスタがｏｎ状態になることで、隣接ビットのサイリスタＴ２もｏｎ状態となり、その結果、“１”書き込みが誤って行われるという問題がある。
【０００８】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、第２ｐ型領域ｐ２／ｎ型の第１ウエル領域３１／（隣接のサイリスタの）第２ｐ型領域ｐ２からなる寄生バイポーラトランジスタがｏｎ状態となることで、書き込みのディスターブが発生する点である。
【００１０】
本発明は、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置（第１半導体装置）は、半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域の下部に形成された第２伝導型の第５領域と、前記第５領域の底部および前記素子分離領域の下部に接合する第１伝導型の第６領域を有する。
【００１２】
本発明の半導体装置（第１半導体装置）では、素子分離領域がサイリスタ形成領域を分離するように形成されている。そして、このサイリスタ形成領域に形成される第３領域の下部に第２伝導型の第５領域が形成され、さらにこの第５領域の底部および素子分離領域の下部に接合するように第１伝導型の第６領域が形成されている。これによって、第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の第６領域および素子分離領域によって囲まれる。
このため、従来技術のように、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることがなくなる。
【００１３】
本発明の半導体装置（第２半導体装置）では、半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域の下部に形成された第２伝導型の第５領域を有し、前記第５領域は、前記サイリスタに前記素子分離領域を介して隣接して前記半導体基板に形成される前記サイリスタと同一構造の隣接サイリスタの第５領域と、前記素子分離領域によって分離されて独立に形成されている。
【００１４】
本発明の第２半導体装置では、第５領域は、サイリスタに素子分離領域を介して隣接して半導体基板に形成されるサイリスタと同一構造の隣接サイリスタの第５領域と、素子分離領域によって独立に形成されている。これによって、従来技術のように、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることがなくなる。
【００１５】
本発明の半導体装置の製造方法（第１製造方法）は、半導体基板にサイリスタ形成領域を分離する素子分離領域を形成する工程と、前記半導体基板に前記素子分離領域の下部に接合する第１伝導型の第６領域を形成する工程と、前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程とを順に有し、前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、前記第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する。
【００１６】
本発明の第１製造方法では、サイリスタ形成領域を分離する素子分離領域を形成し、素子分離領域の下部に接合する第１伝導型の第６領域を形成し、第６領域上およびサイリスタ形成領域に形成される第３領域に接合する第２伝導型の第５領域を形成する。これによって、第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の第６領域および素子分離領域によって囲まれるように形成される。
このため、従来技術のように、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることがなくなる。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、半導体基板にサイリスタ形成領域を分離する素子分離領域を形成するための素子分離溝を形成する工程と、前記素子分離溝の底部の前記半導体基板に第１伝導型の不純物領域を形成する工程と、前記素子分離溝に素子分離領域を形成する工程と、前記半導体基板に前記素子分離領域の下部側の側部および前記不純物領域に接合するように第１伝導型の第６領域を形成する工程と、前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程とを順に有し、前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する。
【００１８】
本発明の第２製造方法では、サイリスタ形成領域を分離する素子分離領域が形成され、素子分離領域の下部に接合する第１伝導型の第６領域が形成され、第６領域上およびサイリスタ形成領域に形成される第３領域に接合する第２伝導型の第５領域が形成される。これによって、第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の不純物領域、第１伝導型の第６領域および素子分離領域によって囲まれるように形成される。
このため、従来技術のように、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることがなくなる。
また、素子分離領域の底部に第１伝導型の不純物領域が形成されていることから、第５領域と隣接するサイリスタの第５領域との間の分離耐圧が高められる。
【００１９】
本発明の半導体装置の製造方法（第３製造方法）は、半導体基板にサイリスタ形成領域を分離する素子分離領域を形成するための素子分離溝を形成する工程と、前記素子分離溝の底部の前記半導体基板に第１伝導型の不純物領域を形成する工程と、前記素子分離溝に素子分離領域を形成する工程と、前記不純物領域に接合するように前記半導体基板に第１伝導型の第６領域を形成する工程と、前記第６領域上に接合し、かつ前記サイリスタ形成領域に形成される第１伝導型の第３領域の下部が接合する第２伝導型の第５領域を形成する工程とを順に有し、前記サイリスタ形成領域に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、前記第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを形成する。
【００２０】
本発明の第３製造方法では、素子分離領域がサイリスタ形成領域を分離するように形成され、このサイリスタ形成領域に形成される第３領域の下部に第２伝導型の第５領域が形成され、素子分離領域の底部に接合するように第１伝導型の不純物領域が形成され、る。さらに第５領域の底部と不純物領域に接合するように第１伝導型の第６領域が形成される。これによって、第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の不純物領域、第１伝導型の第６領域および素子分離領域によって囲まれるように形成される。
このため、従来技術のように、第３領域（ｐベース）／第６領域／（隣接の）第３領域（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることがなくなる。
また、素子分離領域の底部に第１伝導型の不純物領域が形成されていることから、第５領域と隣接するサイリスタの第５領域との間の分離耐圧が高められる。
さらに、第５領域／第６領域のジャンクションを素子分離領域の底部より浅くしなくてもよい。
【００２１】
本発明の半導体装置の駆動方法は、半導体基板に形成されたサイリスタ形成領域を分離する素子分離領域と、前記サイリスタ形成領域に形成されていて、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタと、前記第３領域の下部に形成された第２伝導型の第５領域と、前記第５領域の底部および前記素子分離領域の下部に接合する第１伝導型の第６領域を有する半導体装置に書き込みを行うとき、前記第６領域の電位を基準電位に設定する。
【００２２】
本発明の半導体装置の駆動方法では、半導体装置に書き込みを行うとき、第６領域の電位を基準電位に設定する。例えば、素子分離領域を介して隣接する第５領域間に電流が流れない範囲に電圧を設定する。例えば−０．３Ｖ以上＋０．５Ｖ以下、好ましくは０Ｖに設定する。これによって、書き込み時に第６領域の電位の上昇が抑えられるので、ディスターブ（disturb）が防げる。
【発明の効果】
【００２３】
本発明の第１半導体装置は、第２伝導型の第５領域は、第１伝導型の第３領域と第１伝導型の第６領域と素子分離領域によって囲まれている。このため、寄生の第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることを防ぐことができる。この結果、書き込みのディスターブを防止することができるという利点がある。よって、半導体装置の信頼性の向上が図れる。
【００２４】
本発明の第２半導体装置は、第５領域は、サイリスタに素子分離領域を介して隣接して半導体基板に形成されるサイリスタと同一構造の隣接サイリスタの第５領域と、素子分離領域によって独立に形成されている。このため、寄生の第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることを防ぐことができる。この結果、書き込みのディスターブを防止することができるという利点がある。よって、半導体装置の信頼性の向上が図れる。
【００２５】
本発明の半導体装置の第１製造方法は、第２伝導型の第５領域を、第１伝導型の第３領域と第１伝導型の第６領域と素子分離領域によって囲むように形成する。このため、寄生の第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることを防ぐことができる。この結果、書き込みのディスターブを防止することができるという利点がある。よって、半導体装置の信頼性の向上が図れる。
【００２６】
本発明の半導体装置の第２製造方法は第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の不純物領域、第１伝導型の第６領域および素子分離領域によって囲むように形成する。このため、寄生の第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることを防ぐことができる。この結果、書き込みのディスターブを防止することができるという利点がある。よって、半導体装置の信頼性の向上が図れる。
【００２７】
本発明の半導体装置の第３製造方法は、第２伝導型の第５領域は、第１伝導型の第３領域、第１伝導型の不純物領域、第１伝導型の第６領域および素子分離領域によって囲むように形成。このするため、寄生の第３領域（ｐベース）／第５領域／（隣接の）第３領域（ｐベース）がｏｎすることを防ぐことができる。この結果、書き込みのディスターブを防止することができるという利点がある。よって、半導体装置の信頼性の向上が図れる。
【００２８】
本発明の半導体装置の第１駆動方法〜第４駆動方法は、半導体装置に書き込みを行うとき、第６領域の電位を基準電位に設定するので、書き込み時におけるディスターブ（disturb）を防ぐことができる。よって、書き込み時の誤動作を防止することができ、半導体装置の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００３０】
図１に示すように、半導体装置１は、第１伝導型（例えばｐ型）の第１領域（以下第１ｐ型領域という）ｐ１、第２伝導型（例えばｎ型）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。
以下、詳細に説明する。
【００３１】
半導体基板１１には、例えば複数のサイリスタ形成領域２１を分離する素子分離領域１２が形成されている。
上記半導体基板１１には例えばシリコン基板を用いる。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば深さが３００ｎｍに形成されている。この素子分離領域１２の深さは、後に説明する第２ｐ型領域ｐ２、第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）３１、第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２によって適宜調整される。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタＴは同一構成となっている。
【００３２】
サイリスタ形成領域２１の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタＴ１の第２ｐ型領域ｐ２になっている。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が１×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００３３】
上記第２ｐ型領域ｐ２の下部の半導体基板１１には、第２伝導型（ｎ型）の第１ウエル領域３１が形成されている。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成されている。この第１ウエル領域３１は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばリンイオン（Ｐ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１５０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【００３４】
さらに、上記第１ウエル領域３１の底部および上記素子分離領域１２の下部に接合するように、上記半導体基板１１には第１伝導型（ｐ型）の第２ウエル領域３２が形成されている。
上記第２ウエル領域３２は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばホウ素イオン（Ｂ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１２０ｋｅＶ、ドーズ量を１．５×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第１ウエル領域３１、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタＴ（Ｔ１，Ｔ２）に共通させて形成することができる。
【００３５】
したがって、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接するサイリスタＴ２の第１ウエル領域３１と分離されている。
【００３６】
一方、上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。上記ゲート電極２３上にはハードマスク（図示せず）が形成されていてもよい。
【００３７】
上記ゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２には、通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることができる。例えば、酸化シリコン（ＳｉＯ2）、窒化酸化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）などを挙げることができる。
また、ＣＭＯＳトランジスタのゲート絶縁膜とサイリスタＴ１のゲート絶縁膜とは、その膜厚・膜種を変えてもよい。
【００３８】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極、フルシリサイドや部分シリサイド等のシリサイド電極等を適用することもでき、またシリコンゲルマニウム（ＳｉＧｅ）で形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク（図示せず）はゲート電極２３上に残した状態としてもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成される。
【００３９】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００４０】
上記ゲート電極２３の一方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１はサイドウォール２６によってゲート電極２３と隔絶されている。
上記第１ｎ型領域ｎ１は、例えば、エピタキシャル成長により形成されたもので、膜厚が１００ｎｍであり、ｎ型ドーパントとしてヒ素（Ａｓ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第１ｎ型領域ｎ１の膜厚は、５０ｎｍ〜３００ｎｍ程度が望ましい。またこの第１ｎ型領域ｎ１のドーパント濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。
上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００４１】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、第１ｎ型領域ｎ１の濃度よりも濃いことが望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記ホウ素（Ｂ）ドーパントの代わりに有機ソースなどのｐ型不純物を用いることもできる。
【００４２】
上記ゲート電極２３の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２はサイドウォール２５によってゲート電極２３と隔絶されている。
上記第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のヒ素（Ａｓ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００４３】
上記第１ｐ型領域ｐ１はアノード電極となるとともに、上記第２ｎ型領域ｎ２はカソード電極となる。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００４４】
上記半導体装置１では、素子分離領域１２がサイリスタ形成領域２１を分離するように形成されている。そして、このサイリスタ形成領域２１に形成される第３領域の第２ｐ型領域ｐ２の下部にｎ型の第１ウエル領域３１が形成され、さらにこのｎ型の第１ウエル領域３１の底部および素子分離領域１２の下部に接合するようにｐ型の第２ウエル領域３２が形成されている。このことから、ｐの第１ウエル領域は、ｐ型の第２ｐ型領域ｐ２、ｐ型の第２ウエル領域および素子分離領域１２によって囲まれる。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／ｎ型の第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／ｎ型の第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることを防ぐことができる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置１の信頼性の向上が図れる。
【００４５】
上記半導体装置１は、請求項１〜２に対応する半導体装置であるが、第５領域（第１ウエル領域３１）が素子分離領域１２により隣接するサイリスタの第５領域（第１ウエル領域３１）と分離されていることから、請求項９に対応する半導体装置でもある。
【００４６】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
【００４７】
図２に示すように、半導体装置２は、第１伝導型（例えばｐ型）の第１領域（以下第１ｐ型領域という）ｐ１、第２伝導型（例えばｎ型）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。
以下、詳細に説明する。
【００４８】
半導体基板１１には、例えば複数のサイリスタ形成領域２１を分離する素子分離領域１２が形成されている。
上記半導体基板１１には例えばシリコン基板を用いる。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば深さが３００ｎｍに形成されている。この素子分離領域１２の深さは、後に説明する第２ｐ型領域ｐ２、第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）３１、第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２によって適宜調整される。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタＴは同一構成となっている。
【００４９】
サイリスタ形成領域２１の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタＴ１の第２ｐ型領域ｐ２になっている。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が１×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましく、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００５０】
上記第２ｐ型領域ｐ２の下部の半導体基板１１には、第２伝導型（ｎ型）の第１ウエル領域３１が形成されている。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成されている。この第１ウエル領域３１は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばリンイオン（Ｐ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１５０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【００５１】
また、上記素子分離領域１２の底部には、この素子分離領域１２の底部に接合する第１伝導型（ｐ型）の不純物領域３３が形成されている。
この不純物領域３３は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばホウ素イオン（Ｂ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１０ｋｅＶ、ドーズ量を１×１０13ｃｍ-2とする。この条件値は、第１ウエル領域３１、第２ウエル領域３２の濃度に応じて適宜調整される。もちろん、ドーパントはインジウム等の他のｐ型不純物でもよい。
【００５２】
さらに、上記第１ウエル領域３１の底部および上記素子分離領域１２の下部側の側部および上記不純物領域３３に接合するように、上記半導体基板１１には第１伝導型（ｐ型）の第２ウエル領域３２が形成されている。
上記第２ウエル領域３２は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばホウ素イオン（Ｂ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１２０ｋｅＶ、ドーズ量を１．５×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第１ウエル領域３１、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタＴ（Ｔ１，Ｔ２）に共通させて形成することができる。
【００５３】
したがって、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接するサイリスタＴ２の第１ウエル領域３１と分離されている。
【００５４】
一方、上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。上記ゲート電極２３上にはハードマスク（図示せず）が形成されていてもよい。
【００５５】
上記ゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２には、通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることができる。例えば、酸化シリコン（ＳｉＯ2）、窒化酸化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）などを挙げることができる。
また、ＣＭＯＳトランジスタのゲート絶縁膜とサイリスタＴ１のゲート絶縁膜とは、その膜厚・膜種を変えてもよい。
【００５６】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極、フルシリサイドや部分シリサイド等のシリサイド電極等を適用することもでき、またシリコンゲルマニウム（ＳｉＧｅ）で形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク（図示せず）はゲート電極２３上に残した状態としてもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成される。
【００５７】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００５８】
上記ゲート電極２３の一方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１はサイドウォール２６によってゲート電極２３と隔絶されている。
上記第１ｎ型領域ｎ１は、例えば、エピタキシャル成長により形成されたもので、膜厚が１００ｎｍであり、ｎ型ドーパントとしてヒ素（Ａｓ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第１ｎ型領域ｎ１の膜厚は、５０ｎｍ〜３００ｎｍ程度が望ましい。またこの第１ｎ型領域ｎ１のドーパント濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。
上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００５９】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、第１ｎ型領域ｎ１の濃度よりも濃いことが望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましく、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記ホウ素（Ｂ）ドーパントの代わりに有機ソースなどのｐ型不純物を用いることもできる。
【００６０】
上記ゲート電極２３の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２はサイドウォール２５によってゲート電極２３と隔絶されている。
上記第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のヒ素（Ａｓ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましいく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００６１】
上記第１ｐ型領域ｐ１はアノード電極となるとともに、上記第２ｎ型領域ｎ２はカソード電極となる。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００６２】
上記半導体装置２では、素子分離領域１２がサイリスタ形成領域２１を分離するように形成されている。そして、このサイリスタ形成領域２１に形成される第２ｐ型領域ｐ２の下部にｎ型の第１ウエル領域３１が形成され、素子分離領域１２の底部に接合するようにｐ型の不純物領域３３が形成され、さらに第１ウエル領域３１の底部と素子分離領域１２の下部側の側部とｐ型の不純物領域３３に接合するようにｐ型の第２ウエル領域３２が形成されている。これによって、ｎ型の第１ウエル領域３１は、ｐ型の第２ｐ型領域ｐ２、ｐ型の不純物領域３３、ｐ型の第２ウエル領域３２および素子分離領域１２によって囲まれる。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることを防ぐことができる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置２の信頼性の向上が図れる。
【００６３】
また、素子分離領域１２の底部にｐ型の不純物領域３３が形成されていることから、サイリスタＴ１の第１ウエル領域３１と、サイリスタＴ１に隣接するサイリスタＴ２の第１ウエル領域３１との間の分離耐圧が高められる。
【００６４】
上記半導体装置２は、請求項３〜５に対応する半導体装置であるが、第５領域（第１ウエル領域３１）が素子分離領域１２により隣接するサイリスタの第５領域（第１ウエル領域３１）と分離されていることから、請求項９に対応する半導体装置でもある。
【００６５】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図３の概略構成断面図によって説明する。
【００６６】
図３に示すように、半導体装置３は、第１伝導型（例えばｐ型）の第１領域（以下第１ｐ型領域という）ｐ１、第２伝導型（例えばｎ型）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。
以下、詳細に説明する。
【００６７】
半導体基板１１には、例えば複数のサイリスタ形成領域２１を分離する素子分離領域１２が形成されている。
上記半導体基板１１には例えばシリコン基板を用いる。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば深さが３００ｎｍに形成されている。この素子分離領域１２の深さは、後に説明する第２ｐ型領域ｐ２、第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）３１、第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２によって適宜調整される。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタＴ１は同一構成となっている。
【００６８】
サイリスタ形成領域２１の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタＴ１の第２ｐ型領域ｐ２になっている。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が１×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましく、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００６９】
上記第２ｐ型領域ｐ２の下部の半導体基板１１には、第２伝導型（ｎ型）の第１ウエル領域３１が形成されている。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成されている。この第１ウエル領域３１は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばリンイオン（Ｐ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを３００ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【００７０】
また、上記素子分離領域１２の底部には、この素子分離領域１２の底部に接合する第１伝導型（ｐ型）の不純物領域３３が形成されている。
このｐ型の不純物領域３３は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばホウ素イオン（Ｂ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを１０ｋｅＶ、ドーズ量を１×１０13ｃｍ-2とする。この条件値は、第１ウエル領域３１、第２ウエル領域３２の濃度に応じて適宜調整される。もちろん、ドーパントはインジウム等の他のｐ型不純物でもよい。
【００７１】
さらに、上記第１ウエル領域３１の底部および上記ｐ型の不純物領域３３に接合するように、上記半導体基板１１には第１伝導型（ｐ型）の第２ウエル領域３２が形成されている。
上記第２ウエル領域３２は、上記素子分離領域１２の深さが３００ｎｍのとき、例えばホウ素イオン（Ｂ+）のイオン注入によって形成される。このイオン条件は、例えば、注入エネルギーを３００ｋｅＶ、ドーズ量を３×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第１ウエル領域３１、第２ｐ型領域ｐ２の濃度に応じて適宜調整される。もちろん、ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタＴ（Ｔ１，Ｔ２）に共通させて形成することができる。
【００７２】
したがって、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接するサイリスタＴ２の第１ウエル領域３１と分離されている。
【００７３】
一方、上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。上記ゲート電極２３上にはハードマスク（図示せず）が形成されていてもよい。
【００７４】
上記ゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２には、通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることができる。例えば、酸化シリコン（ＳｉＯ2）、窒化酸化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）などを挙げることができる。
また、ＣＭＯＳトランジスタのゲート絶縁膜とサイリスタＴ１のゲート絶縁膜とは、その膜厚・膜種を変えてもよい。
【００７５】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極、フルシリサイドや部分シリサイド等のシリサイド電極等を適用することもでき、またシリコンゲルマニウム（ＳｉＧｅ）で形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク（図示せず）はゲート電極２３上に残した状態としてもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成される。
【００７６】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００７７】
上記ゲート電極２３の一方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１はサイドウォール２６によってゲート電極２３と隔絶されている。
上記第１ｎ型領域ｎ１は、例えば、エピタキシャル成長により形成されたもので、膜厚が１００ｎｍであり、ｎ型ドーパントとしてヒ素（Ａｓ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第１ｎ型領域ｎ１の膜厚は、５０ｎｍ〜３００ｎｍ程度が望ましい。またこの第１ｎ型領域ｎ１のドーパント濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。
上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００７８】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、第１ｎ型領域ｎ１の濃度よりも濃いことが望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましく、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記ホウ素（Ｂ）ドーパントの代わりに有機ソースなどのｐ型不純物を用いることもできる。
【００７９】
上記ゲート電極２３の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２はサイドウォール２５によってゲート電極２３と隔絶されている。
上記第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により２００ｎｍの膜厚に形成され、膜中のヒ素（Ａｓ）濃度が例えば１×１０20ｃｍ-3となっている。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また第１ｐ型領域ｐ１の膜厚は５０ｎｍから３００ｎｍ程度が望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ヒ素（Ａｓ）ドーパントとして用いられるアルシン（ＡｓＨ3）の代わりにフォスフィン（ＰＨ3）や有機ソースなどのｎ型不純物を用いることもできる。
【００８０】
上記第１ｐ型領域ｐ１はアノード電極となるとともに、上記第２ｎ型領域ｎ２はカソード電極となる。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００８１】
上記第３半導体装置３では、素子分離領域１２がサイリスタ形成領域２１を分離するように形成されていて、このサイリスタ形成領域２１に形成される第２ｐ型領域ｐ２の下部にｎ型の第１ウエル領域３１が形成され、素子分離領域１２の底部に接合するようにｐ型の不純物領域３３が形成され、さらに第１ウエル領域３１の底部とｐ型の不純物領域３３に接合するようにｐ型の第２ウエル領域３２が形成されている。これによって、ｎ型の第１ウエル領域３１は、ｐ型の第２ｐ型領域ｐ２、ｐ型の不純物領域３３、ｐ型の第２ウエル領域３２および素子分離領域１２によって囲まれる。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることを防ぐことができる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置３の信頼性の向上が図れる。
【００８２】
また、素子分離領域１２の底部にｐ型の不純物領域３３が形成されていることから、サイリスタＴ１の第１ウエル領域３１と、サイリスタＴ１に隣接するサイリスタＴ２の第１ウエル領域３１との間の分離耐圧が高められる。
【００８３】
さらに、第１ウエル領域３１／第２ウエル領域３２のジャンクションを素子分離領域１２の底部より浅くしなくてもよい。
【００８４】
上記半導体装置３は、請求項６〜８に対応する半導体装置であるが、ｐ型の不純物領域３３を含めて素子分離領域１２とすれば、第５領域（第１ウエル領域３１）が素子分離領域により隣接するサイリスタの第５領域（第１ウエル領域３１）と分離されていることから、請求項９に対応する半導体装置でもある。
【００８５】
上記各半導体装置１〜３の構成において、第２ウエル領域３２がフロート状態のとき、図４（１）に示すような、入力波形を入力して、例えば最初にビット１をｏｎし、その後ビット２をｏｎさせた場合について説明する。この場合、図４（２）に示すように、最初のビット１をｏｎさせたときにビット２もｏｎしてしまい、ディスターブ（disturb）を起こすことがある。
【００８６】
そこで、上記各半導体装置１〜３では、第２ウエル領域（第６領域）３２が基準電位に設定されている。以下、代表して、上記半導体装置１の構成で説明する。
【００８７】
図５に示すように、半導体基板１１には、例えば複数のサイリスタ形成領域２１とＭＯＳトランジスタ形成領域５１を分離する素子分離領域１２が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば深さが３００ｎｍに形成されている。
【００８８】
上記サイリスタ形成領域２１の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタＴ１の第２ｐ型領域ｐ２になっている。
上記第２ｐ型領域ｐ２の下部の半導体基板１１には、第２伝導型（ｎ型）の第１ウエル領域３１が形成されている。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成されている。
【００８９】
さらに、上記第１ウエル領域３１の底部および上記素子分離領域１２の下部に接合するように、上記半導体基板１１には第１伝導型（ｐ型）の第２ウエル領域３２が形成されている。
上記第２ウエル領域３２は、各サイリスタＴ（Ｔ１，Ｔ２）に共通させて形成することができる。
したがって、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接するサイリスタＴ２の第１ウエル領域３１と分離されている。
【００９０】
一方、上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。上記ゲート電極２３上にはハードマスク（図示せず）が形成されていてもよい。上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。
【００９１】
上記ゲート電極２３の一方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１はサイドウォール２６によってゲート電極２３と隔絶されている。
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。
上記ゲート電極２３の他方側の半導体基板１１（第２ｐ型領域ｐ２）上には、上記第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２はサイドウォール２５によってゲート電極２３と隔絶されている。
【００９２】
上記第１ｐ型領域ｐ１はアノード電極となるとともに、上記第２ｎ型領域ｎ２はカソード電極となる。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００９３】
上記のように、上記半導体装置１は、第１伝導型のｐ型の第１ｐ型領域ｐ１、第２伝導型のｎ型の第１ｎ型領域ｎ１、ｐ型の第２ｐ型領域ｐ２、ｎ型の第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有する。
【００９４】
また、上記半導体基板１１は、上記サイリスタ形成領域２１に隣接して、アクセストランジスタが形成されるＭＯＳトランジスタ形成領域５１が形成されている。上記サイリスタ形成領域２１と上記ＭＯＳトランジスタ形成領域５１とは、半導体基板１１に形成された素子分離領域１２によって分離されている。
上記ＭＯＳトランジスタ形成領域５１の半導体基板１１には、第１伝導型（ｐ型）の第３ウエル領域３４が形成されている。この第３ウエル領域３４の下部に、上記第２ウエル領域３２が延長形成されている。また、したがって、第３ウエル領域３４は素子分離領域１２と第２ウエル領域３２によって囲まれている。
【００９５】
上記第３ウエル領域３４上には、ゲート絶縁膜５２を介してゲート電極５３が形成されている。このゲート電極５３の両側の上記半導体基板１１には、ＬＤＤ（Lightly Doped Drain）領域５４、５５が形成されている。また上記ゲート電極５３の両側壁にはサイドウォールスペーサ５４が形成され、このサイドウォールスペーサ５６、５７の下部に上記ＬＤＤ領域５４、５５が形成されている。さらに、上記ゲート電極５３の両側に半導体基板１１には、上記ＬＤＤ領域５４、５５をそれぞれに介して、ソース・ドレイン領域５８、５９が形成されている。このように、アクセストランジスタとなるＭＯＳトランジスタ５０が構成されている。
【００９６】
上記ＭＯＳトランジスタ５０は、ｎ型ＭＯＳトランジスタであり、その一方のソース・ドレイン領域５９が上記サイリスタＴ１のカソードとなる第２ｎ型領域ｎ２に接続され、他方のソース・ドレイン領域５８がビット線に接続されている。
【００９７】
そして、上記第２ウエル領域３２の電位は基準電位に設定されている。この基準電位は、例えば−０．３Ｖ以上＋０．５Ｖ以下であり、より好ましくは、上記基準電位は０Ｖである。
【００９８】
上記のように、第２ウエル領域３２の電位を基準電位として、例えば０Ｖに設定して、書き込みを行う。例えば、図６（１）に示すような、入力波形を入力して、例えば最初にビット１をｏｎし、その後ビット２をｏｎさせる。この場合、図６（２）に示すように、入力のタイミングに対応して、最初のビット１がｏｎとなり、書き込みが行われ、ＯＦＦとなる。次にビット２がｏｎとなって、書き込みが行われ、ＯＦＦとなる。このように、それぞれのビット１、ビット２が完全に独立して、書き込み動作することができるので、書き込み時のディスターブ（disturb）が防止できる。
【００９９】
上記説明では、第２ウエル領域３２の電位を基準電位の０Ｖに設定したが、素子分離領域１２を介して隣接する第５領域の第１ウエル領域３１間に電流が流れない範囲に電圧を設定ればよい。すなわち、上記基準電圧は−０．３Ｖ以上＋０．５Ｖ以下であれば、素子分離領域１２を介して隣接する第５領域の第１ウエル領域３１間に電流が流れないので、書き込み時のディスターブを防止することができる。上記基準電圧が−０．３Ｖよりも低い場合、および＋０．５Ｖよりも高い場合は、書き込み時にディスターブを起こすことが判っている。よって、上記基準電圧は−０．３Ｖ以上＋０．５Ｖ以下であることが好ましい。そして、より好ましくは、０Ｖとする。基準電圧を０Ｖに設定することで、確実にディスターブを防止することができる。
【０１００】
例えば、ＭＯＳトランジスタ５０のゲートに電圧が印加され、ＭＯＳトランジスタ５０がオン（ｏｎ）状態、すなわち、書き込み（Write）“１”状態では以下のようになる。
アノード（第１ｐ型領域ｐ１）電圧：１．０Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：１Ｖ、
第２ウエル領域３２の電圧：−０．３Ｖ以上＋０．５Ｖ以下
に設定される。
このとき、サイリスタＴはオン（ｏｎ）状態となって、第１ｐ型領域ｐ１（アノード）から、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２を通り第２ｎ型領域ｎ２（カソード）へ電流が流れる。
【０１０１】
また、ＭＯＳトランジスタ５０のゲートに電圧が印加され、ＭＯＳトランジスタ５０がオン（ｏｎ）状態、すなわち、書き込み（Write）“０”状態では以下のようになる。
アノード（第１ｐ型領域ｐ１）電圧：−０．５Ｖ、
カソード（第２ｎ型領域ｎ２）電圧：０Ｖ、
サイリスタのゲート（ゲート電極２２）電圧：１Ｖ、
第２ウエル領域３２の電圧：−０．３Ｖ以上＋０．５Ｖ以下
に設定される。
このとき、アノード、カソード間は逆バイアスになり、サイリスタＴはオフ状態になり電流は流れなくなる。
上記第２ウエル領域３２の電圧以外の電圧値は一例であって、適宜変更可能である。
【０１０２】
本発明の半導体装置の駆動方法では、半導体装置１に書き込みを行うとき、第２ウエル領域３２の電位を基準電位に設定する。例えば、素子分離領域１２を介して隣接する第１ウエル領域３１間に電流が流れない範囲に電圧を設定する。例えば−０．３Ｖ以上＋０．５Ｖ以下、好ましくは０Ｖに設定する。これによって、書き込み時に第２ウエル領域３２の電位の上昇が抑えられるので、ディスターブ（disturb）が防げる。
よって、書き込み時の誤動作を防止することができ、半導体装置１の信頼性を高めることができる。
【０１０３】
上記半導体装置１とともに上記半導体装置２、３についても同様なことが言える。よって、第２ウエル領域３２の電位を基準電位に設定する。例えば、素子分離領域１２を介して隣接する第１ウエル領域３１間に電流が流れない範囲に電圧を設定する。例えば−０．３Ｖ以上＋０．５Ｖ以下、好ましくは０Ｖに設定する。これによって、書き込み時の誤動作を防止することができ、半導体装置２、３の信頼性を高めることができる。
【０１０４】
次に、上記各半導体装置１〜３の第２ウエル領域３２の取り出し電極の形成位置について以下に説明する。まず、第１例を図７の平面レイアウト図よって説明する。
【０１０５】
図７に示すように、半導体装置１は、一例として、一方向（例えばＸ方向）に、第１サイリスタＴ１、第１選択トランジスタＴｒ１、第２選択トランジスタＴｒ２、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１２が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第１サイリスタＴ１、第１選択トランジスタＴｒ１、第２選択トランジスタＴｒ２、第２サイリスタＴ２がそれぞれ、素子分離領域１２を介して繰り返し配置されている。
そして、各第１サイリスタＴ１の第１サイリスタワード線ＴＷ１と各第２サイリスタＴ２の第２サイリスタワード線ＴＷ２とがＹ方向に配置され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配置されている。
【０１０６】
上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２の各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト７１を介して接続するアノード線Ａが上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２と例えば平行する方向に配設されている。
また、各第１選択トランジスタＴｒ１および第２選択トランジスタＴｒ２のサイリスタ側のソース・ドレイン５９とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれ図示していないがそれぞれのブリッジコンタクトを介して配線により接続されている。
さらに最上層には、上記第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２との間のソース・ドレイン領域５８にビットコンタクト７２を介して接続されたビット線（図示せず）が配設されている。
【０１０７】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１とでメモリ素子Ｍ１が構成されている。
【０１０８】
さらに、セルアレイ端の素子分離領域１２中で第２ウエル領域３２へのウエルコンタクト７５が取られている。上記ウエルコンタクト７５は、例えば複数設けられ、各ウエハコンタクト７５には、ウエル配線７６が接続されている。このウエル配線７６は、例えばＸ方向に配設されている。そして、上記ウエル配線７６を上記基準電位に設定する。すなわち、この基準電位は、例えば−０．３Ｖ以上＋０．５Ｖ以下に設定され、より好ましくは、上記基準電位は０Ｖに設定されている。
【０１０９】
上記第１例のウエルコンタクト７５、ウエル配線７６の配置では、セル面積に対する不利益はほとんどない。しかしながら、ウエルコンタクト７５から離れたセルは電位降下が生じる、可能性があり、設定どおりの電圧にならない可能性がある。
【０１１０】
そこで、第２例を図８の平面レイアウト図よって説明する。
【０１１１】
図８に示すように、各ビット（メモリ素子Ｍ１）ごとに、もしくは複数部ビット（複数のメモリ素子Ｍ１）ごとに、素子分離領域１２中で第２ウエル領域３２へのウエルコンタクト７５を取る。図面では、各ビットごとにウエルコンタクト７５を取った一例を示した。また、各ウエハコンタクト７５には、ウエル配線７６が接続されている。このウエル配線７６は、例えばＹ方向に配設されている。そして、上記ウエル配線７６を上記基準電位に設定する。すなわち、この基準電位は、例えば−０．３Ｖ以上＋０．５Ｖ以下に設定され、より好ましくは、上記基準電位は０Ｖに設定されている。
【０１１２】
上記第２例のウエルコンタクト７５、ウエル配線７６の配置では、各ビット（メモリ素子Ｍ１）ごとに、もしくは複数部ビット（複数のメモリ素子Ｍ１）ごとに、ウエルコンタクト７５を取ることから、電位降下が生じることはなく、設定どおりの電圧になる。しかしながら、セル面積が大きくなる可能性がある。
【０１１３】
本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を、図９〜図１３の製造工程断面図によって説明する。この第１製造方法は、前記図１によって説明した半導体装置の製造方法の一例である。
【０１１４】
図９（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１にサイリスタ形成領域２１を分離する素子分離領域１２を形成する。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成され、例えば３００ｎｍの深さに形成する。この素子分離領域１２の深さは、後に説明する第２ｐ型領域、第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）、第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２によって適宜調整される。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタは同時に形成されていく。
【０１１５】
続いて、上記素子分離領域１２の下部に接合するように、上記半導体基板１１中に第１伝導型（ｐ型）の第２ウエル領域３２を形成する。
上記第２ウエル領域３２は、例えばホウ素イオン（Ｂ+）をイオン注入することによって形成される。上記素子分離領域１２の深さが３００ｎｍのとき、上記イオン条件は、例えば、注入エネルギーを１２０ｋｅＶ、ドーズ量を１．５×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび次に形成される第１ウエル領域、第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタＴに共通させて形成する。
【０１１６】
次に、図１０（２）に示すように、上記第２ウエル領域３２上に接合するように、半導体基板１１に第２伝導型（ｎ型）の第１ウエル領域３１を形成する。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成される。この第１ウエル領域３１は、例えばリンイオン（Ｐ+）のイオン注入によって形成される。
上記素子分離領域１２の深さが３００ｎｍのとき、このイオン条件は、例えば、注入エネルギーを１５０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、次に形成される第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【０１１７】
次に、図１１（３）に示すように、上記第１ウエル領域３１上の半導体基板１１を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましく、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１１８】
このようにして、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１（３１−１）は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接する第１ウエル領域３１（３１−２）と分離されて形成される。
【０１１９】
次に、図１２（４）に示すように、上記半導体基板１１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
また、ＭＯＳトランジスタを同一半導体基板上に形成する場合、ＭＯＳトランジスタのゲート絶縁膜（図示せず）とサイリスタの上記ゲート絶縁膜２２とは、膜厚、膜種を変えてもよい。
【０１２０】
次に、上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１２１】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【０１２２】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。
上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１２３】
次に、図１３（５）に示すように、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。そして、さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【０１２４】
次いで、上記ゲート電極２３の他方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の左側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
【０１２５】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【０１２６】
まず、上記ゲート電極２３、サイドウォール２５、２６等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【０１２７】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１．５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０１２８】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【０１２９】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【０１３０】
次に上記ゲート電極２３、サイドウォール２５、２６、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（サイリスタＴ１は図面左側、サイリスタＴ２は図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【０１３１】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１３２】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１３３】
次に、図示はしないが、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極と、第２ｎ型領域ｎ２に接続されるカソード電極とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上にハードマスクが形成されている場合には、そのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド形成工程によってシリサイドを形成してもよい。上記シリサイドは、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等で形成する。その後、通常の配線工程を行う。
【０１３４】
上記第１製造方法では、サイリスタ形成領域２１を分離する素子分離領域１２を形成する。そして、素子分離領域１２の下部に接合するｐ型の第２ウエル領域３２を形成し、第２ウエル領域３２上およびサイリスタ形成領域２１に形成される第２ｐ型領域ｐ２に接合するｎ型の第１ウエル領域３１を形成する。これによって、ｎ型の第１ウエル領域３１は、ｐ型の第２ｐ型領域ｐ２、ｐ型の第２ウエル領域３２および素子分離領域１２によって囲まれるように形成される。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることがなくなる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置１の信頼性の向上が図れる。
【０１３５】
本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を、図１４〜図１９の製造工程断面図によって説明する。この第２製造方法は、前記図２によって説明した第２半導体装置の製造方法の一例である。
【０１３６】
図１４（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１にサイリスタ形成領域２１を分離する素子分離溝１３を形成する。
【０１３７】
上記素子分離溝１３の形成方法の一例としては、まず、上記半導体基板１１にパッド酸化膜（図示せず）を例えば１ｎｍから１０ｎｍの厚さに形成し、次いで窒化シリコン膜４１を例えば５０ｎｍから１５０ｎｍの厚さに形成する。
次いで上記窒化シリコン膜４１上にレジスト膜４２を形成し、素子分離溝を形成する領域上に開口部４３を形成する。このレジスト膜４２をエッチングマスクに用いて、上記窒化シリコン膜４１、パッド酸化膜を貫通して、上記半導体基板１１に素子分離領域を形成するための素子分離溝１３を形成する。
【０１３８】
次に、上記レジスト膜４２をマスクに用いて、イオン注入法等の不純物ドーピング技術を用いて、素子分離溝１３の底部の上記半導体基板１１中にｐ型不純物をドーピングし、ｐ型の不純物領域３３を形成する。
このときのイオン注入条件は、例えばｐ型不純物にホウ素イオン（Ｂ+）を用い、イオン注入エネルギーを１０ｋｅＶ、ドーズ量を１×１０13ｃｍ-2に設定した。このイオン注入は、後に形成されるｐ型の第２ウエル領域、ｎ型の第１ウエル領域、サイリスタのｐ型ベースとなる第２ｐ型領域等の不純物濃度を考慮しドーピングを行う。
【０１３９】
その後、上記レジスト膜４２を除去する。
なお、イオン注入時には、エッチングマスクとして用いたレジスト膜４２を除去し、新たにイオン注入マスクとなるレジスト膜を形成し直してもよい。
【０１４０】
次に、図１５（２）に示すように、上記素子分離溝１３の内部を埋め込むように、上記半導体基板１１上に絶縁膜４４を形成する。
次いで、上記半導体基板１１表面が露出するまで、上記絶縁膜４４を除去する。この除去工程は、例えばエッチバック法、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法等を用いることができる。この絶縁膜４４の除去工程では、半導体基板１１上に形成された窒化シリコン膜（前記図９（１）参照）をストッパとしてもよい。その後、窒化シリコン膜４２、パッド酸化膜を除去する。
このようにして、素子分離溝１３の内部に残した絶縁膜４４によって、サイリスタ形成領域２１を分離するＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２を形成する。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタＴは同時に形成されていく。
【０１４１】
続いて、上記素子分離領域１２の下部の側部および上記ｐ型の不純物領域３３に接合するように、上記半導体基板１１に第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２を形成する。例えば、図示したように、第２ウエル領域３２は、上記素子分離領域１２の下部の側部および上記ｐ型の不純物領域３３の上部と、このｐ型の不純物領域３３の側部の上部に接合するように形成される。
上記第２ウエル領域３２は、例えばホウ素イオン（Ｂ+）をイオン注入することによって形成される。上記素子分離領域１２の深さが３００ｎｍのとき、上記イオン条件は、例えば、注入エネルギーを１２０ｋｅＶ、ドーズ量を１．５×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび次に形成される第１ウエル領域、第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタＴに共通させて形成する。
【０１４２】
次に、図１６（３）に示すように、上記第２ウエル領域３２上に接合するように、半導体基板１１中に第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）を形成する。
上記第１ウエル領域３１は、その側端部が上記素子分離領域１２に接合されていて、上記素子分離領域１２の底部よりも浅く形成される。この第１ウエル領域３１は、例えばリンイオン（Ｐ+）のイオン注入によって形成される。上記素子分離領域１２の深さが３００ｎｍのとき、このイオン条件は、例えば、注入エネルギーを１５０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、次に形成される第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【０１４３】
次に、図１７（４）に示すように、上記第１ウエル領域３１上の半導体基板１１を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましく、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１４４】
このようにして、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１（３１−１）は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接する第１ウエル領域３１（３１−２）と分離されて形成される。
【０１４５】
次に、図１８（５）に示すように、上記半導体基板１１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
また、ＭＯＳトランジスタを同一半導体基板上に形成する場合、ＭＯＳトランジスタのゲート絶縁膜（図示せず）とサイリスタの上記ゲート絶縁膜２２とは、膜厚、膜種を変えてもよい。
【０１４６】
次に、上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１４７】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【０１４８】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。
上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１４９】
次に、図１９（６）に示すように、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【０１５０】
次いで、上記ゲート電極２３の他方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の左側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
【０１５１】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【０１５２】
まず、上記ゲート電極２３、サイドウォール２５、２６等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【０１５３】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１．５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０１５４】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【０１５５】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【０１５６】
次に上記ゲート電極２３、サイドウォール２５、２６、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（サイリスタＴ１は図面左側、サイリスタＴ２は図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【０１５７】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１５８】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１５９】
次に、図示はしないが、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極と、第２ｎ型領域ｎ２に接続されるカソード電極とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド形成工程によってシリサイドを形成してもよい。上記シリサイドは、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等で形成する。その後、通常の配線工程を行う。
【０１６０】
上記第２製造方法では、サイリスタ形成領域２１を分離する素子分離領域１２を形成し、素子分離領域１２の下部に接合するｐ型の第２ウエル領域３２を形成し、第２ウエル領域３２上およびサイリスタ形成領域２１に形成される第２ｐ型領域ｐ２に接合するｎ型の第１ウエル領域３１を形成する。これによって、ｎ型の第１ウエル領域３１は、ｐ型の第２ｐ型領域ｐ２、ｐ型の第２ウエル領域３２、ｐ型の不純物領域３３および素子分離領域１２によって囲まれるように形成される。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることがなくなる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置２の信頼性の向上が図れる。
【０１６１】
本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を、図２０〜図２５の製造工程断面図によって説明する。この第２製造方法は、前記図３によって説明した第２半導体装置の製造方法の一例である。
【０１６２】
図２０（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１にサイリスタ形成領域２１を分離する素子分離溝１３を形成する。
【０１６３】
上記素子分離溝１３の形成方法の一例としては、まず、上記半導体基板１１にパッド酸化膜（図示せず）を例えば１ｎｍから１０ｎｍの厚さに形成し、次いで窒化シリコン膜４１を例えば５０ｎｍから１５０ｎｍの厚さに形成する。
次いで上記窒化シリコン膜４１上にレジスト膜４２を形成し、素子分離溝を形成する領域上に開口部４３を形成する。このレジスト膜４２をエッチングマスクに用いて、上記窒化シリコン膜４１、パッド酸化膜を貫通して、上記半導体基板１１に素子分離領域を形成するための素子分離溝１３を形成する。
【０１６４】
次に、上記レジスト膜４２をマスクに用いて、イオン注入法等の不純物ドーピング技術を用いて、素子分離溝１３の底部の上記半導体基板１１中にｐ型不純物をドーピングし、ｐ型の不純物領域３３を形成する。
このときのイオン注入条件は、例えばｐ型不純物にホウ素イオン（Ｂ+）を用い、イオン注入エネルギーを３０ｋｅＶ、ドーズ量を３×１０13ｃｍ-2に設定した。このイオン注入は、後に形成されるｐ型の第２ウエル領域、ｎ型の第１ウエル領域、サイリスタのｐ型ベースとなる第２ｐ型領域等の不純物濃度を考慮しドーピングを行う。
【０１６５】
その後、上記レジスト膜４２を除去する。
なお、イオン注入時には、エッチングマスクとして用いたレジスト膜４２を除去し、新たにイオン注入マスクとなるレジスト膜を形成し直してもよい。
【０１６６】
次に、図２１（２）に示すように、上記素子分離溝１３の内部を埋め込むように、上記半導体基板１１上に絶縁膜４４を形成する。
次いで、上記半導体基板１１表面が露出するまで、上記絶縁膜４４を除去する。この除去工程は、例えばエッチバック法、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法等を用いることができる。この絶縁膜４４の除去工程では、半導体基板１１上に形成された窒化シリコン膜（前記図９（１）参照）をストッパとしてもよい。その後、窒化シリコン膜４２、パッド酸化膜を除去する。
このようにして、素子分離溝１３の内部に残した絶縁膜４４によって、サイリスタ形成領域２１を分離するＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２を形成する。
以下、複数のサイリスタ形成領域２１のうちの一つに着目して説明するが、各サイリスタ形成領域２１に形成されるサイリスタは同時に形成されていく。
【０１６７】
次に、上記ｐ型の不純物領域３３に接合するように、上記半導体基板１１中に第１伝導型（ｐ型）の第６領域（以下第２ウエル領域という）３２を形成する。例えば、図示したように、第２ウエル領域３２は、上記素子分離領域１２には接合せず、上記ｐ型の不純物領域３３の下部に接合するように形成される。
上記第２ウエル領域３２は、例えばホウ素イオン（Ｂ+）をイオン注入することによって形成される。上記素子分離領域１２の深さが３００ｎｍのとき、上記イオン条件は、例えば、注入エネルギーを３００ｋｅＶ、ドーズ量を３×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび次に形成される第１ウエル領域、第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはインジウム等の他のｐ型不純物でもよい。
上記第２ウエル領域３２は、各サイリスタに共通させて形成する。
【０１６８】
次に、図２２（３）に示すように、上記第２ウエル領域３２上に接合するように、半導体基板１１中に第２伝導型（ｎ型）の第５領域（以下第１ウエル領域という）３１を形成する。例えば、図示したように、第１ウエル領域３１は、上記素子分離領域１２の下部および上記ｐ型の不純物領域３３に接合するように形成される。
この第１ウエル領域３１は、例えばリンイオン（Ｐ+）のイオン注入によって形成される。上記素子分離領域１２の深さが３００ｎｍのとき、このイオン条件は、例えば、注入エネルギーを３００ｋｅＶ、ドーズ量を２×１０13ｃｍ-2とする。この条件値は、上記素子分離領域１２の深さおよび第２ウエル領域３２、次に形成される第２ｐ型領域の濃度に応じて適宜調整される。
上記ドーパントはヒ素（Ａｓ）等の他のｎ型不純物でもよい。
【０１６９】
次に、図２３（４）に示すように、上記第１ウエル領域３１上の半導体基板１１を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。
上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）を１×１０18ｃｍ-3程度のドーパント濃度に導入することで形成する。この第２領域ｐ２のドーパント濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましく、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【０１７０】
このようにして、上記サイリスタ形成領域２１のそれぞれに形成される上記ｎ型の第１ウエル領域３１（３１−１）は、上記第２ｐ型領域ｐ２と上記素子分離領域１２と上記ｐ型の第２ウエル領域３２とによって、隣接する第１ウエル領域３１（３１−２）と分離されて形成される。
【０１７１】
次に、図２４（５）に示すように、上記半導体基板１１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。
なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
また、ＭＯＳトランジスタを同一半導体基板上に形成する場合、ＭＯＳトランジスタのゲート絶縁膜（図示せず）とサイリスタの上記ゲート絶縁膜２２とは、膜厚、膜種を変えてもよい。
【０１７２】
次に、上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１７３】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜する。その後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク（図示せず）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【０１７４】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。
上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１７５】
次に、図２５（６）に示すように、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。さらにエピタキシャル成長によって、第１ｎ型領域ｎ１上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
【０１７６】
次いで、上記ゲート電極２３の他方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の左側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上に、エピタキシャル成長によって、第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
【０１７７】
以下、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１および第２ｎ型領域ｎ２の具体的な形成方法を以下に説明する。
【０１７８】
まず、上記ゲート電極２３、サイドウォール２５、２６等を被覆する第１絶縁膜（図示せず）を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（サイリスタＴ１では当該サイリスタＴ１のゲート電極２３の右側、サイリスタＴ２では当該サイリスタＴ２のゲート電極２３の左側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第１絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【０１７９】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。
このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
上記第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１．５×１０18ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスの他に、ホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることができる。
【０１８０】
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、ｐ型不純物を含む有機ソースなどを用いることができる。
【０１８１】
また第１ｐ型領域ｐ１を形成する前に、上記第１ｎ型領域ｎ１表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
【０１８２】
次に上記ゲート電極２３、サイドウォール２５、２６、上記第１絶縁膜等を被覆する第２絶縁膜（図示せず）を形成する。この第２絶縁膜は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側（サイリスタＴ１は図面左側、サイリスタＴ２は図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜、第１絶縁膜に開口部（図示せず）を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２）面を露出させることができる。
ここでは一例として、上記第２絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
【０１８３】
次に、上記第２ｐ型領域ｐ２上の上記開口部に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。
この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素（Ａｓ）濃度が１×１０20ｃｍ-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。
上記ドーパント（ヒ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
また、上記第２ｎ型領域ｎ２を形成するエピタキシャル成長前に、必要に応じて、半導体基板１１表面を、フッ酸（ＨＦ）などの薬液や、水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１８４】
また、上記実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。
また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１８５】
次に、図示はしないが、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極と、第２ｎ型領域ｎ２に接続されるカソード電極とをそれぞれ形成する。
この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜、第２絶縁膜を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常の配線工程を行う。
【０１８６】
上記第２製造方法では、サイリスタ形成領域２１を分離する素子分離領域１２を形成し、素子分離領域１２の下部に接合するｐ型の第２ウエル領域３２を形成し、第２ウエル領域３２上およびサイリスタ形成領域２１に形成される第２ｐ型領域ｐ２に接合するｎ型の第１ウエル領域３１を形成する。これによって、ｎ型の第１ウエル領域３１は、ｐ型の第２ｐ型領域ｐ２、ｐ型の第２ウエル領域３２、ｐ型の不純物領域３３および素子分離領域１２によって囲まれるように形成される。
このため、従来技術のように、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）からなる寄生バイポーラトランジスタが形成されることがなくなる。すなわち、第２ｐ型領域ｐ２（ｐベース）／第１ウエル領域３１／（隣接の）第２ｐ型領域ｐ２（ｐベース）がｏｎすることがなくなる。
この結果、サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするという利点がある。
よって、半導体装置３の信頼性の向上が図れる。
【０１８７】
上記各実施例において、ｎ型をｐ型とし、ｐ型をｎ型としてもよい。
なお、上記各実施例で、ｎ型をｐ型とし、ｐ型をｎ型とした場合、当然、印加する電圧も正負も逆になる。また、第２ウエル領域３２領域の電位も同様に逆になる。
したがって、第２ウエル領域３２の規準電位は、−０．５Ｖ以上＋０．３Ｖ以下となる。
【０１８８】
上記各実施例においては、サイリスタＴを形成するときには、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２をエピタキシャル成長により形成したが、第１ｐ型領域ｐ１のみエピタキシャル成長で形成し、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のみエピタキシャル成長で形成し、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２をイオン注入法で形成してもよい。また全ての領域（第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、第２ｐ型領域ｐ２）をエピタキシャル成長で作成してもよく、またはイオン注入法で作成してもよい。
【図面の簡単な説明】
【０１８９】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図４】書き込み時の入力波形、およびディスターブを起こしたときのサイリスタのカソード電流とタイミングの関係図である。
【図５】本発明の半導体装置における駆動方法を説明する概略構成断面図である。
【図６】本発明の駆動方法における書き込み時の入力波形、およびサイリスタのカソード電流とタイミングの関係図である。
【図７】ウエルコンタクトの配置位置の一例（第１例）を示した平面レイアウト図である。
【図８】ウエルコンタクトの配置位置の一例（第２例）を示した平面レイアウト図である。
【図９】本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の第１製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の第２製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２０】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２１】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２２】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２３】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２４】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２５】本発明の半導体装置の第３製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２６】従来のサイリスタを有する半導体装置の一例を示した概略構成断面図である。
【図２７】従来のサイリスタを有する半導体装置の課題を示した概略構成断面図である。
【符号の説明】
【０１９０】
１…半導体装置、１１…半導体基板、１２…素子分離領域、２１…サイリスタ形成領域、３１…第１ウエル領域、３２…第２ウエル領域、ｐ１…第１領域（第１ｐ型領域）、ｎ１…第２領域（第１ｎ型領域）、ｐ２…第３領域（第２ｐ型領域）、ｎ２…第４領域（第２ｎ型領域）
【図１】
2009164554.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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