(57)【要約】【課題】  従来、超接合構造の半導体装置において、素子領域端部の空乏層の曲率が大きくなるため、終端領域を広く確保し、終端領域にｐ型半導体層およびｎ型半導体層を繰り返し配置するなどして、空乏層を基板水平方向に広げ、空乏層端部の内部電界集中を防いでいた。しかし、終端領域の幅が広く、チップサイズが増大する問題があった。【解決手段】  超接合構造を有する半導体領域の端部に、素子領域を囲む絶縁領域を設ける。素子領域の空乏層は絶縁領域で終端するので、素子領域の端部が曲面形状とならない。つまり、空乏層に内部電界が集中する曲面が存在しないので、終端領域を設けて空乏層の水平方向の広がりを促進する手段をとる必要がない。終端領域は不要となるので、チップサイズの小型化が実現する。あるいは、素子領域の面積を拡大できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板上に設けられ、一導電型半導体層と逆導電型半導体層を互いに当接して交互に配置し、前記一導電型半導体基板に対して垂直方向に複数のｐｎ接合を形成した半導体領域と、
該半導体領域の表面に設けられた素子領域と、
前記素子領域の外周を囲んで設けられた絶縁領域と、を具備し、
前記絶縁領域は、前記半導体領域の表面から前記半導体基板に達して設けられ、前記絶縁領域の側面が露出するように前記半導体領域の端部に設けられることを特徴とする半導体装置。
【請求項２】
前記素子領域は、絶縁ゲート型半導体素子が設けられることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に超接合構造を有する半導体素子の周辺部の面積を低減した半導体装置に関する。
【背景技術】
【０００２】
高耐圧で低オン抵抗を実現するシリコン半導体ウエハとして、例えばピラー状にｐ型半導体層とｎ型半導体層を設けて、ウエハ表面に対して垂直に、複数のｐｎ接合を形成したウエハ構造が知られている。
【０００３】
これらは、ｐ型半導体層とｎ型半導体層の不純物濃度および幅が所望の値に選択することにより、逆方向電圧印加時にはｐｎ接合で高耐圧を実現できる。以下このような構造を、超接合（スーパージャンクション）構造と称して説明する。
【０００４】
従来の超接合構造を有する半導体装置の場合には、素子領域のみならず、その外周の終端領域にもｐ型半導体層およびｎ型半導体層を交互に配置し、耐圧を確保している（例えば特許文献１、特許文献２参照）。
【０００５】
図６を参照して、従来の半導体装置の一例として、超接合構造を有するＭＯＳＦＥＴを例に説明する。
【０００６】
図６はＭＯＳＦＥＴの周辺部付近の断面図である。このＭＯＳＦＥＴは、ｎ＋型基板１０１基板上にｐ型半導体層１０２とｎ型半導体層１０５を交互に配置した超接合構造を有しており、超接合構造の表面に、ＭＯＳＦＥＴの素子領域Ｅが設けられている。
【０００７】
素子領域Ｅは、ピラー状のｐ型半導体層１０２とｎ型半導体層１０５の表面に、ｐ型ベース層１０３が設けられ、ｐ型ベース層１０３を貫通する深さのゲート電極１０９が、ゲート絶縁膜１０８を介して設けられる。ｐ型ベース層１０３の表面には、ｎ型ソース拡散層１０４が設けられ、ｐ型ベース層１０３およびｎ型ソース拡散層１０４の上には、ソース電極１０７が設けられる。また、ｐ型ベース層１０３とソース電極１０７の間には、ｐ型コンタクト層１１０が設けられる。
【０００８】
図６において、ＭＯＳＦＥＴが形成される領域、より具体的には例えば、ｐ型ベース層１０３の端部までを素子領域Ｅとし、その外周でｎ＋型基板１０１（チップ）の端部までを終端領域Ｔとすると、ｐ型半導体層１０２とｎ型半導体層１０５は耐圧向上のため終端領域Ｔまで配置されている。
【０００９】
また、終端領域Ｔのｎ型半導体層１０５、ｐ型半導体層１０２の上には、絶縁膜１１３を介して、フィールドプレート電極１１４が設けられる。フィールドプレート電極１１４は、ソース電極１０７またはゲート電極１０９と接続し、ｐ型ベース層１０３の端部に設けられたｐ型リサーフ層１１５とともに耐圧を高める作用をする。
【特許文献１】特開２００６−３１３８９２号公報  （第９頁、第１図）
【特許文献２】特開２００３−１０１０２２号公報  （第９頁、第１５図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般に、ｎ型不純物の半導体領域とｐ型不純物の半導体領域との接合面に形成される空乏層中にはｎ型からｐ型へ向かう内部電界が形成される。つまり空乏層端部がある曲率を有する曲面形状に形成される場合には、その曲面に空乏層の内部電界が集中する。曲面の曲率が大きいほど内部電界の集中が強くなるため、空乏層を基板の水平方向に広げて空乏層端部の曲率を緩和する必要がある。
【００１１】
ｐ型半導体層とｎ型半導体層による超接合構造を実現するには、ｐ型半導体層及びｎ型半導体層の不純物濃度を十分高める必要がある。このため素子領域Ｅの端部に形成される空乏層は、その曲率が非常に大きくなるため、素子領域の端部あるいは素子領域外周の終端領域において空乏層の曲率を緩和し、十分な耐圧が確保できるような構造にする必要がある。
【００１２】
例えば図６では、ｐ型リサーフ層１１５やフィールドプレート電極１１４などによって、空乏層を基板の水平方向（基板表面に平行な方向）に広げて内部電界の集中を緩和すると共に、終端領域Ｔにもｐ型半導体領域１０２およびｎ型半導体領域１０５を設けることで耐圧を確保している。
【００１３】
図６の場合、終端領域Ｔのｐ型半導体領域１０２およびｎ型半導体領域１０５は、素子領域に印加される電圧の影響を受けるので、素子領域Ｅに近い領域では空乏層が十分に広がり、端部へ向かうほど、その広がりが小さくなる。
【００１４】
従って、端部へ向かうほど空乏層広がりが徐々に弱まる構造となり、ガードリング（リサーフ層）などによって空乏層を基板水平方向に広げて曲率を緩和するのと同様に、空乏層端部での電界集中を緩和できる。
【００１５】
つまりＭＯＳＦＥＴに限らず、超接合構造を有する半導体装置においては、一般的に終端領域にｐ型半導体領域およびｎ型半導体領域を設けることで耐圧を確保しており、この領域が広いほど、耐圧を確保する点では望ましい。
【００１６】
しかし、ｐ型半導体層とｎ型半導体層を終端領域に多数配置することで、素子領域Ｅの面積が同等でも、チップサイズは大きくなってしまう。例えば、超接合構造でないＭＯＳＦＥＴ、すなわちｎ型半導体層に素子領域を形成したＭＯＳＦＥＴと比較した場合、素子領域の面積およびＭＯＳＦＥＴの特性が同等であっても、超接合構造のＭＯＳＦＥＴの方がチップサイズが大きくなってしまい、１枚のウエハあたりのチップの収率も少なくなってしまう。
【００１７】
超接合構造のウエハは、製造工程も複雑であるためコストが高くなりがちであり、その上、ウエハあたりのチップの収率が少なくなることで、さらにコストが増加する問題があった。
【００１８】
あるいはチップサイズの増大を抑えると、素子領域の面積が低下しＭＯＳＦＥＴの場合にはオン抵抗が増加する問題があった。
【課題を解決するための手段】
【００１９】
本発明は、かかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板上に設けられ、一導電型半導体層と逆導電型半導体層を互いに当接して交互に配置し、前記一導電型半導体基板に対して垂直方向に複数のｐｎ接合を形成した半導体領域と、該半導体領域の表面に設けられた素子領域と、前記素子領域の外周を囲んで設けられた絶縁領域と、を具備し、前記絶縁領域は、前記半導体領域の表面から前記半導体基板に達して設けられ、前記絶縁領域の側面が露出するように前記半導体領域の端部に設けられることにより、解決するものである。
【発明の効果】
【００２０】
本実施形態によれば、逆方向電圧印加時に広がる空乏層端部は曲面形状とならず、空乏層端部での内部電界の集中が発生しない。空乏層端部がある曲率を有する曲面形状の場合には、曲面に内部電界が集中するため、終端領域において空乏層を基板水平方向に十分広げる工夫をする必要がある。しかし、本実施形態では、空乏層端部が曲面形状にならないため、空乏層端部の内部電界の集中を回避する構造が不要となる。
【００２１】
つまり、超接合構造の半導体装置であっても、素子領域の外側に多数のｐ型半導体領域とｎ型半導体領域を配置する必要はなく、更にガードリング等の空乏層端部の曲率を緩和する手段も不要となる。
【００２２】
従って、チップサイズを大幅に縮小でき、半導体チップのコストを低減することができる。例えば、耐圧が６００Ｖの超接合構造を有する半導体チップの場合、従来ではｐ型半導体領域およびｎ型半導体領域、あるいはガードリング等が配置される終端領域として、素子領域の一つの端部からの幅として２５０μｍ程度が必要であり、例えばチップサイズが２ｍｍ角であったものが、本実施形態によれば素子領域の外周を囲む絶縁領域の幅（１００μｍ程度）のみを確保すればよく、チップサイズを３０％程度低減できる。
【００２３】
また、従来の超接合構造を有する半導体装置と同等の耐圧で同じチップ面積を維持する場合は、素子領域の面積を拡大できるので、例えばＭＯＳＦＥＴの場合にはオン抵抗を低減できる。
【発明を実施するための最良の形態】
【００２４】
図１から図５を参照し、本発明の実施形態として素子領域にＭＯＳＦＥＴが形成される場合を例に詳細に説明する。
【００２５】
図１には、本実施形態のＭＯＳＦＥＴ１００を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線の断面図である。尚、図１（Ａ）では表面の金属電極および絶縁膜を省略している。
【００２６】
本実施形態のＭＯＳＦＥＴ１００は、一導電型半導体基板１と、半導体領域２と、素子領域Ｅと、絶縁領域３０と、から構成される。
【００２７】
図１（Ａ）を参照して、一導電型半導体基板上に半導体領域を設けた基板ＳＢの表面に、破線の如くＭＯＳＦＥＴの素子領域Ｅが設けられる。素子領域Ｅの外周には絶縁領域３０が設けられ、絶縁領域３０の外周端は基板ＳＢの端部と一致する。
【００２８】
詳細な図示は省略するが、素子領域Ｅのゲート電極は、基板ＳＢの周辺部に引き出され、ゲート電極と同じポリシリコン層よりなるゲート引き出し部８ｃに接続する。ゲート引き出し部８ｃはその上に設けられるゲート配線（不図示）と接続し、ゲート配線は例えばチップコーナー部に設けたゲートパッド電極（不図示）と接続する。
【００２９】
図１（Ｂ）を参照して、一導電型半導体基板１は、例えば高濃度のｎ型（ｎ＋型）シリコン半導体基板である。
【００３０】
半導体領域２は、ｎ＋型シリコン半導体基板１上に設けられた超接合構造の半導体領域である。ここで超接合構造とは、ｎ型半導体層２１とｐ型半導体層２２を互いに当接して交互に配置し、ｎ＋型シリコン半導体基板１の表面に対して垂直方向に複数のｐｎ接合を形成した構造である。尚、ｐ型半導体層２２の底部にｎ型半導体層２１を形成してもよい。
【００３１】
素子領域Ｅは、半導体領域２の表面に所望の不純物拡散等を行ってトランジスタセル等を形成した領域であり、本実施形態では一例として絶縁ゲート型半導体素子（ＭＯＳＦＥＴ）のセルが形成される。
【００３２】
ＭＯＳＦＥＴの構成は以下の通りである。
【００３３】
ｎ＋型のシリコン半導体基板１上に、超接合構造を有する半導体領域２を設ける。ｎ＋型のシリコン半導体基板１と半導体領域２のｎ型半導体層２１によりドレイン領域が構成される。
【００３４】
チャネル層３は、半導体領域２表面に設けたｐ型不純物領域である。トレンチ６は、チャネル層３を貫通してｎ型半導体層２１まで達する深さに設けられ、トレンチ６の内壁を、駆動電圧に応じた膜厚のゲート絶縁膜（例えば酸化膜）７で被覆する。
【００３５】
トレンチ６内にはゲート電極８が埋設される。ゲート電極８は、例えば、不純物（例えばリン（Ｐ））をドープしたポリシリコン層である。
【００３６】
トレンチ６に隣接したチャネル層３表面には高濃度のｎ型不純物領域であるソース領域９が設けられ、隣り合うソース領域９間のチャネル層３表面には高濃度のｐ型不純物領域であるボディ領域１０が設けられる。ソース領域９は、ゲート絶縁膜７を介してゲート電極８と隣接する。トレンチ６に囲まれた領域がＭＯＳＦＥＴの１つのセルとなる。
【００３７】
層間絶縁膜１６は、少なくともゲート電極８上を覆って設けられる。ソース電極１７は、Ａｌ等からなり、一般的にはスパイク防止のためシリコンを含有し、所望の配線形状にパターンニングされた金属電極層であり、層間絶縁膜１６間のコンタクトホールを介してソース領域９およびボディ領域１０にコンタクトする。
【００３８】
素子領域Ｅ周囲の基板ＳＢ表面には、ゲート電極８に接続するゲート引き出し部８ｃが延在し、これと重畳するゲート配線１８およびゲート配線１８に接続するゲートパッド電極（不図示）も、ソース電極１７と同一金属層により設けられる。また、基板ＳＢの裏面にはドレイン電極１９が設けられる。
【００３９】
絶縁領域３０は、凹部３１と、少なくとも凹部３１の内壁に設けられた絶縁膜３２とから構成される。本実施形態では凹部３１内に絶縁膜３２が例えば埋め込まれている。絶縁膜３２は、熱酸化膜を形成しても良いし、熱酸化膜を形成した後、ＴＥＯＳ（tetraethy lorthosilicate）膜、窒化膜などの絶縁膜を埋め込むか、あるいはポリイミド膜などの絶縁樹脂層を埋め込んでもよい。また、熱酸化膜を形成しなくてもよい。
【００４０】
絶縁領域３０は、素子領域Ｅの外周を囲んで設けられ、その深さは、半導体領域２の表面から半導体基板１に達する。また、絶縁領域３０はその端部の側面が露出するように半導体領域２の端部に設けられる。絶縁領域３０が埋め込まれている場合、絶縁領域３０の外周端は基板ＳＢの外周端と一致する。
【００４１】
本実施形態では、チャネル層３の配置領域までを素子領域Ｅとする。つまり絶縁領域３０は素子領域Ｅ端部と当接している。
【００４２】
図２は、本実施形態のＭＯＳＦＥＴ１００に逆方向電圧を印加した際に空乏層５０が広がる様子を示す概要図である。尚、素子領域ＥのＭＯＳＦＥＴの詳細は省略する。
【００４３】
半導体領域２は、超接合構造であり、逆方向電圧印加時にはｎ型半導体領域２１とｐ型半導体領域２２のそれぞれの領域内には、基板ＳＢの垂直方向（基板ＳＢの表面に垂直な方向）に空乏層５０が広がる。そして半導体領域２全体が空乏化された後、臨界電界強度に達するまで耐圧を確保する。
【００４４】
このとき、素子領域Ｅの端部に設けられた絶縁領域３０によって、空乏層５０は終端する。すなわち、空乏層５０はその端部が曲面形状とならずに形成される。
【００４５】
このように空乏層５０の端部には内部電界が集中する曲面が存在しないので、従来の如く終端領域Ｔに多数のｐ型半導体層１０２およびｎ型半導体層１０５を配置したり、フィールドプレート電極１１４、リサーフ領域１１５等を配置して空乏層の曲率を緩和する必要がなくなる。
【００４６】
つまり、従来構造（図６）における終端領域Ｔは不要となり、その分チップサイズを低減できる。一例として、例えば、耐圧が６００Ｖの超接合構造を有する半導体チップ（チップサイズが例えば２ｍｍ角）の場合、従来構造（図６）では、終端領域Ｔの幅（素子領域Ｅの端部から終端領域Ｔまでの幅）Ｗ３が２５０μｍ程度必要であった。しかし本実施形態によれば、素子領域Ｅの外周を囲む絶縁領域３０の幅Ｗ１（図１（Ｂ）参照）は１００μｍ程度確保すればよく、チップサイズを３０％程度低減できる。
【００４７】
あるいは、従来と同等のチップサイズを維持した場合に、素子領域Ｅの面積を拡大でき、ＭＯＳＦＥＴの場合にはオン抵抗の低減が図れる。
【００４８】
次に、図３および図４を参照して、本実施形態の絶縁領域３０の製造方法について、その一例を説明する。
【００４９】
本実施形態のＭＯＳＦＥＴは、超接合構造の半導体領域の端部に、側面が露出する絶縁領域３０を設ける。これは、以下のようにして形成することができる。
【００５０】
図３（Ａ）の如く、ｎ＋＋型シリコン半導体基板１の上にｎ型エピタキシャル層を所望の厚みで積層し、所望の距離で離間したトレンチ５１を形成するとともに、ｎ型半導体層２１１を形成する。トレンチ５１の開口幅Ｗ２はその中心ＣがダイシングラインＤＬ上に配置されるようにする。尚、トレンチ５１の底部にｎ型エピタキシャル層を残しても良い。
【００５１】
次に、全面にｐ型エピタキシャル層２２’を所望の厚みで積層し（図３（Ｂ））、全面異方性エッチングによりｎ型半導体層２１１と隣接するｐ型半導体層２２１を形成する（図３（Ｃ））。このエピタキシャル層の形成工程と、全面異方性エッチング工程とをこの後少なくとも１回以上繰り返し、全てエピタキシャル層からなるｎ型半導体領域２１とｐ型半導体領域２２とを交互に隣接して形成する。
【００５２】
ｎ型半導体領域２１とｐ型半導体領域２２は全てエピタキシャル層であり、所望の厚み（幅）に形成することができる。
【００５３】
図４は、最後（ｎ回目）のエピタキシャル層形成工程と全面異方性エッチング工程を行い、ｎ番目のｐ型半導体層２２ｎを形成した後の断面図である。当初に形成したトレンチ５１間には、ｎ型半導体層２１およびｐ型半導体層２２が複数形成されており、ダイシングラインＤＬ上に所望の幅の凹部３１を残すのみである（図４（Ａ））。
【００５４】
全面に絶縁膜３２を形成することにより、凹部３１に絶縁膜３２を例えば埋め込む。凹部３１はすべて熱酸化膜により形成しても良いし、熱酸化膜を形成した後、ＴＥＯＳ膜、窒化膜などの絶縁膜を埋め込むか、あるいはポリイミド膜などの絶縁樹脂層を埋め込んでもよい（図４（Ｂ））。また、熱酸化膜を形成しなくてもよい。
【００５５】
その後、表面の絶縁膜３２をエッチングにより除去して超接合構造の半導体領域２を形成した後、その表面に所望の素子領域Ｅ（ここではＭＯＳＦＥＴ）を形成する（図４（Ｃ））。
【００５６】
その後、ダイシングを行うことにより、素子領域Ｅ毎に個々の半導体チップに分割される。各半導体チップは、半導体領域２の端部に絶縁領域３０が設けられ、その側面が基板ＳＢ（半導体チップ）の端部に露出する。また、最初のトレンチ５１の幅Ｗ２は、ｎ型半導体層２１およびｐ型半導体層２２の幅、ならびにダイシングラインＤＬの位置（チップサイズ）を考慮して選択されており、絶縁領域３０の内側はすべてエピタキシャル層による超接合構造の半導体領域２を形成できる。
【００５７】
尚図４（Ｂ）の如く凹部３１に絶縁膜を形成すると、凹部３１の中心付近ではボイドが発生したり、両側から形成された絶縁膜が中心で良好に接合しない欠陥部分が発生する恐れがある。しかし絶縁領域３０の形成領域をダイシングライン上に合わせる上記の方法であれば、当該半導体ウエハ１０に所望の素子領域を形成した後、ダイシングすることでこれらの欠陥部分の絶縁領域３０は除去され、個々の半導体装置（ＭＯＳＦＥＴのチップ）としての特性に影響を及ぼすことはない。
【００５８】
具体的には、トレンチ５１の開口幅Ｗ２の中心ＣがダイシングラインＤＬ上に配置されるようにすることで（図３（Ａ））、絶縁領域３０の形成領域をダイシングラインと重畳させることができる。
【００５９】
この場合は、半導体チップとなる領域は、全て超接合を形成するｐ型半導体層およびｎ型半導体層が配置されるので、上記の如く第３半導体層形成後に、他のエピタキシャル層の形成工程とエッチング工程を繰り返し、ｐ型半導体層２２とｎ型半導体層２１を交互に隣接して配置する。
【００６０】
更に、図５を参照して他の実施形態を説明する。
【００６１】
図５は、凹部３１には絶縁膜３２が完全に埋め込まれず、その側面のみに絶縁領域３０が形成される場合を示す。
【００６２】
図５（Ａ）を参照して説明する。トレンチ５１の開口幅Ｗ２の中心ＣがダイシングラインＤＬ上に配置されるようにする点は図４と同様であるが、ダイシングラインＤＬは実際にはその幅が広いため、ダイシングブレード幅Ｗｄを残して絶縁領域３０を設ける。つまり凹部３１の側面に露出した、例えばｐ型半導体層２１に隣接して、これと例えば同等の幅の絶縁領域３０を形成する。
【００６３】
この場合も、半導体チップとなる領域は、全て超接合を形成するｐ型半導体層およびｎ型半導体層が配置されるので、上記の如くｐ型エピタキシャル層の形成工程とエッチング工程およびｎ型エピタキシャル層の形成工程とエッチング工程とを繰り返し、ｐ型半導体層２２とｎ型半導体層２１を交互に隣接して配置する。
【００６４】
この構造によれば、絶縁領域３０間（凹部３１の底部）で絶縁膜３２が形成されていない領域をダイシングすることになるので、ダイシングブレードの劣化を抑制できる。
【００６５】
更に図５（Ｂ）の如く、半導体チップとなる領域に絶縁領域３０が配置されてもよい。
【００６６】
つまり、図５（Ａ）は、素子領域Ｅの下方は全て超接合構造であるが、図５（Ｂ）では、素子領域Ｅの下方において、ｎ型半導体層２１とｐ型半導体層２２の幅程度の絶縁領域３０を一定間隔で配置する。素子領域Ｅ下方においてはｎ型半導体層２１、ｐ型半導体層２２および絶縁領域３０が当接し、ダイシングラインＤＬにおいては、ダイシングブレードの幅Ｗｄを残して、絶縁領域３０が形成されるよう、トレンチ５１の幅Ｗ２、ｎ型半導体層２１、ｐ型半導体層２２、絶縁領域３０の幅を適宜選択する。これによりダイシングブレードの幅Ｗｄの領域には絶縁膜３２が形成されず、ｐ型半導体層２２（またはｎ型半導体層２１）と隣接する絶縁領域３０が設けられる。
【００６７】
この場合も絶縁膜（絶縁領域３０）３２の存在しない領域をダイシングできるので、ダイシングブレードの劣化を防止できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の実施形態の半導体装置を説明するための概要図である。
【図３】本発明の実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施形態の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置を説明するための断面図である。
【符号の説明】
【００６９】
１    ｎ＋型半導体基板
２    半導体領域
２１、２１１          ｎ型半導体層
２２、２２１、２２ｎ  ｐ型半導体層
３    チャネル層  
６    トレンチ
７    ゲート絶縁膜  
８    ゲート電極
９    ソース領域
１０  ボディ領域
１６  層間絶縁膜
１７  ソース電極
１８  ゲート配線
１９  ドレイン電極
３０  絶縁領域
３１  凹部
３２  絶縁膜
５０  空乏層
５１  トレンチ
１００    ＭＯＳＦＥＴ
１０１    ｎ＋型基板
１０２    ｐ型半導体層
１０３    ｐ型ベース層
１０４    ｎ型ソース拡散層
１０５    ｎ型半導体層
１０７    ソース電極
１１０    ｐ型コンタクト層
ＳＢ  基板
Ｅ    素子領域  
Ｔ    終端領域
Ｗ１  絶縁領域幅
Ｗ２  トレンチ幅  
Ｗ３  終端領域幅
Ｗｄ  ダイシングブレード幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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