(57)【要約】【課題】高速ＩＦ回路に対して安定して高精度のＡＣタイミングテストを行う。【解決手段】測定装置であって、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有する。【選択図】図１
2009014654.tif 000002
【特許請求の範囲】
【請求項１】
それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、
それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを備える
測定装置。
【請求項２】
請求項１に記載の測定装置において、
前記複数の入力遅延調整部は、それぞれ、
対応する前記入力信号を遅延させ、得られた互いに異なる遅延を有する複数の信号を出力する入力遅延回路と、
対応する前記入力遅延選択信号に従って、前記入力遅延回路から出力された複数の信号から１つを選択して出力するセレクタとを有するものであり、
前記複数の出力遅延調整部は、それぞれ、
前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させ、得られた互いに異なる遅延を有する複数の信号を出力する出力遅延回路と、
対応する前記出力遅延選択信号に従って、前記出力遅延回路から出力された複数の信号から１つを選択して出力するセレクタとを有するものである
ことを特徴とする測定装置。
【請求項３】
請求項１に記載の測定装置において、
前記複数の入力遅延調整部の出力のうち、１つを基準クロックとして、その他の少なくとも１つをデータとして選択し、出力する基準信号／データ選択部と、
前記基準信号／データ選択部の出力をラッチして出力するデータラッチ部とを更に備える
ことを特徴とする測定装置。
【請求項４】
請求項３に記載の測定装置において、
データを格納するＦＩＦＯ（first in, first out）バッファと、
前記データラッチ部から出力された基準クロック又は外部から入力されたクロックを選択してＦＩＦＯ書込みクロックとして出力し、前記データラッチ部から出力されたデータ又は外部から入力されたデータを選択して出力するＦＩＦＯ入力選択部とを更に備え、
前記ＦＩＦＯバッファは、
前記ＦＩＦＯ入力選択部で選択されたデータを前記ＦＩＦＯ書込みクロックに従って格納する
ことを特徴とする測定装置。
【請求項５】
請求項４に記載の測定装置において、
前記ＦＩＦＯ入力選択部は、
前記データラッチ部から出力された基準クロック又は外部から入力されたクロックを選択してＦＩＦＯ読出しクロックとして出力するものであり、
前記ＦＩＦＯバッファは、
格納されたデータを前記ＦＩＦＯ読出しクロックに従って出力するものである
ことを特徴とする測定装置。
【請求項６】
請求項５に記載の測定装置において、
前記複数の入力遅延調整部は、それぞれ、
対応する前記入力信号又は外部から入力されたデータを選択するセレクタを有する
ことを特徴とする測定装置。
【請求項７】
請求項１に記載の測定装置において、
前記複数の入力遅延調整部の出力及び前記複数の出力遅延調整部の出力が外部に出力されるように構成されている
ことを特徴とする測定装置。
【請求項８】
請求項１に記載の測定装置において、
有効パターン認識用のデータ及びパターン長が設定されるレジスタを更に備え、
前記ＦＩＦＯバッファは、
前記ＦＩＦＯ入力選択部から入力されたデータのパターンと前記レジスタに設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、前記レジスタに設定されたパターン長のデータを前記ＦＩＦＯ入力選択部から取り込む
ことを特徴とする測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等に搭載される高速インタフェースのテストに用いられる測定装置に関する。
【背景技術】
【０００２】
近年、半導体デバイス間のデータ伝送レートを向上させるため、各半導体デバイスに高速インタフェース（高速ＩＦ）回路が搭載されることが多くなっている。ところが、インタフェースのさらなる速度向上により、テスタの能力が追いつかなくなってきている。
【０００３】
このため、高速ＩＦ回路のテストとしては、ＢＯＳＴ（built-off self-test）や、実機検査が一般的である。図６は、ＢＯＳＴ用のテストシステムの例を示すブロック図である。図６では、テストボード上に被測定デバイス９７０と実デバイス９６０とを実装しており、被測定デバイス９７０の高速ＩＦ回路９７４と実デバイス９６０との間で、入出力端子９７８を介して実際に入出力テストを行う。高速ＩＦ回路９７４は、パターン発生部９７２が生成したデータを実デバイス９６０に出力し、入力データ取込部９７６は、高速ＩＦ回路９７４が実デバイス９６０から受け取ったデータＲＤをテスタ９８０に出力する。
【０００４】
また、高速ＩＦ回路からの入出力クロックのみに対し遅延調整回路を設け、ＢＯＳＴの際に一部のタイミングを考慮したテストを行う技術も知られている（特許文献１参照）。
【０００５】
図７は、ループバック方式のテストシステムの例を示すブロック図である。図７の被測定デバイス９７０Ｂは、高速ＩＦ回路９７４からの出力データを入出力端子９７８から出力せずに高速ＩＦ回路に戻すループバック方式のＢＩＳＴ（built-in self test）回路を内蔵している。期待値比較部９７７は、ループバックされたデータが正しいか否かを判定し、その判定結果ＲＳをテスタ９８０に出力する。すなわち、高速信号を被測定デバイスから出力せずにテストが行われる。
【特許文献１】特開２００３−９８２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
インタフェースの速度向上により、要求されるタイミング制約が厳しくなり、高精度のＡＣタイミングテストの実施が重要となってきている。
【０００７】
しかしながら、図６のようなＢＯＳＴや実機検査では、ＡＣタイミングを調整する機構がないことから、特定のデバイスに対して、ファンクションによる機能テストしか実施できないという欠点がある。また、特許文献１のようにＢＯＳＴテストにおいて入出力クロックのみを遅延させただけでは、セットアップ側又はホールド側の一方しかテストできない。更に、被測定デバイスの製造工程に起因してその特性にばらつきが生じること等により、ループバック回路自身に遅延ばらつきがあるので、図７のようなループバック方式のテストによると、安定した正確なテストが困難である。
【０００８】
このように、これらの技術では、高精度で安定したＡＣタイミングテストができないので、実際に製品に組み込まれた後での動作不具合が生じたり、歩留まりが低くなるという問題があった。
【０００９】
本発明は、高価な高速かつ高精度なテスタを用いることなく、高速ＩＦ回路に対して安定して高精度のＡＣタイミングテストを行うことができる測定回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、本発明が講じた手段は、測定装置として、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有するものである。
【００１１】
これによると、測定装置の各入力信号及び各出力信号に対して遅延調整を行うので、要求に応じてＡＣタイミングを設定することができ、高速信号に対してもＡＣタイミングテストが可能となる。
【発明の効果】
【００１２】
本発明によれば、高速信号についてＡＣタイミングテストを行うことができるので、高速ＩＦ回路に対して高精度のＡＣ特性評価や検査を容易に安定して行うことができる。低速なテスタを用いることができるので、実際に製品に組み込まれた後での高速ＩＦ回路の動作不具合の解消やデバイスの歩留まりの向上を、低コストで図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
図１は、本発明の実施形態に係る測定装置を含んだテストシステムの構成を示すブロック図である。図１のテストシステムは、測定装置１０と、被測定デバイス７０と、テスタ８０とを有している。測定装置１０及び被測定デバイス７０は、テストボード上に配置されている。被測定デバイス７０は、パターン発生部７２と、高速ＩＦ回路７４と、ＦＩＦＯ（first in, first out）バッファ７６とを有している。
【００１５】
測定装置１０は、高速ＩＦ回路７４のテストを行うために、被測定デバイス７０の高速ＩＦ回路７４の入出力端子に接続される。測定装置１０は、入力遅延調整部１２Ａ，…，１２Ｎと、基準信号／データ選択部１４と、データラッチ部１６と、出力遅延調整部２２Ａ，…，２２Ｎと、ＦＩＦＯ入力選択部２４と、ＦＩＦＯバッファ２６とを有している。図１では、テスタ８０から測定装置１０の各部への制御信号の一部は省略されている。
【００１６】
被測定デバイス７０のパターン発生部７２は、テスタ８０からの制御信号ＴＵ１に従って、テストパターンを発生させ、発生されたパターンを高速ＩＦ回路７４に出力する。高速ＩＦ回路７４は、発生されたパターンに従って、入力遅延調整部１２Ａ，…，１２Ｎに対して信号ＤＩＡ，…，ＤＩＮを出力する。また、高速ＩＦ回路７４は、出力遅延調整部２２Ａ，…，２２Ｎから信号ＤＯＡ，…、ＤＯＮを受け取り、ＦＩＦＯバッファ７６に出力する。ＦＩＦＯバッファ７６は、高速ＩＦ回路７４から受け取ったデータを格納し、入力された順にデータＴＵ２としてテスタ８０に出力する。テスタ８０は、データＴＵ２を低速で受け取り、期待した通りの値であるか否かの判定を行う。
【００１７】
図２は、図１の測定装置１０のデータ入力に関する部分の構成を示すブロック図である。まず、入力遅延調整部１２Ａに関して説明する。入力遅延調整部１２Ａは、セレクタ３２Ａ，３６Ａと、入力遅延回路３４Ａとを有している。
【００１８】
セレクタ３２Ａは、テスタ８０からのセレクタ制御信号Ｃ１に従って、被測定デバイス７０からの信号ＤＩＡ又はテスタ８０からのテスタ評価用入力信号ＴＡを選択し、入力遅延回路３４Ａに出力する。入力遅延回路３４Ａは、セレクタ３２Ａで選択された信号を遅延させ、得られた互いに異なる遅延を有する複数の出力信号を出力する。これらの出力信号の遅延の間には、微小な差がある。セレクタ３６Ａは、テスタ８０からの遅延選択信号ＣＡに従って、入力遅延回路３４Ａの複数の出力信号から１つを選択し、選択された信号（遅延信号ＤＳＡ）を基準信号／データ選択部１４及びテスタ８０に出力する。
【００１９】
入力遅延調整部１２Ｂは、セレクタ３２Ｂ，３６Ｂと、入力遅延回路３４Ｂとを有している。セレクタ３２Ａは、テスタ８０からのセレクタ制御信号Ｃ１に従って、被測定デバイス７０からの信号ＤＩＢ又はテスタ８０からのテスタ評価用入力信号ＴＢを選択し、入力遅延回路３４Ｂに出力する。入力遅延回路３４Ｂは、セレクタ３２Ｂで選択された信号を遅延させ、得られた互いに異なる遅延を有する複数の出力信号を出力する。これらの出力信号の遅延の間には、微小な差がある。セレクタ３６Ｂは、テスタ８０からの遅延選択信号ＣＢに従って、入力遅延回路３４Ｂの複数の出力信号から１つを選択し、選択された信号（遅延信号ＤＳＢ）を基準信号／データ選択部１４及びテスタ８０に出力する。他の入力遅延調整部１２Ｎ等についても同様に説明することができる。
【００２０】
テスタ８０は、テスタ評価用入力信号ＴＡとセレクタ３６Ａの出力とから、入力遅延調整部１２Ａで実際に生じている遅延を測定し、その結果に応じて遅延選択信号ＣＡを出力することにより、適切な遅延量の設定を行う。テスタ８０は、他の入力遅延調整部１２Ｂ〜１２Ｎについても同様に、遅延選択信号ＣＢ〜ＣＮを出力することにより、適切な遅延量の設定を行う。テスタ８０が入力遅延調整部１２Ａ〜１２Ｎの実際の遅延を設定にフィードバックするので、精度の高い遅延調整が可能となる。
【００２１】
このように、入力遅延調整部１２Ａ〜１２Ｎが、被測定デバイス７０からの信号ＤＩＡ〜ＤＩＮをそれぞれ遅延させ、各信号が要求されたＡＣタイミングになるようにするので、高精度のＡＣタイミングテストを実施することができる。
【００２２】
例えば、信号ＤＩＡは基準クロック、信号ＤＩＢ〜ＤＩＮは基準クロックに同期して入力されるデータであるとする。この場合、信号ＤＩＡを遅らせることにより、データのホールドエラーについてテストをすることができ、信号ＤＩＢ〜ＤＩＮを遅らせることにより、データのセットアップエラーについてテストをすることができる。
【００２３】
基準信号／データ選択部１４は、遅延信号ＤＳＡ，ＤＳＢ，…，ＤＳＮから１つを選択し、基準クロックＤＲＳとして出力し、残りをデータＤＤＢ，…，ＤＤＮとして出力する。データラッチ部１６は、基準クロックＤＲＳでデータＤＤＢ〜ＤＤＮをラッチし、データＤＤＬとして出力し、基準クロックＤＲＳを基準クロック信号ＤＲＬとして出力する。基準信号／データ選択部１４は、いずれの遅延信号ＤＳＡ〜ＤＳＮも基準クロックＤＲＳとして選択することができるので、種々のＡＣタイミングテストが可能となり、測定装置に汎用性を持たせることができる。
【００２４】
図３は、図１の測定装置１０のＦＩＦＯバッファ２６の周辺の構成を示すブロック図である。ＦＩＦＯバッファ２６は、テスタ８０からのテストモード切替信号ＣＭにより、内部の高速クロックで動作する通常テストモードと、テスタからの直接制御で動作するテスタ制御モードとを切り替えることができる。
【００２５】
ＦＩＦＯ入力選択部２４は、書込みクロックセレクタ５２と、読出しクロックセレクタ５４と、ＦＩＦＯ入力データセレクタ５６とを有している。書込みクロックセレクタ５２は、テストモード切替信号ＣＭに従って、データラッチ部１６から出力された基準クロックＤＲＬ又はテスタ８０から出力された書込みクロックＣＫＷを選択して、ＦＩＦＯ書込みクロックＣＦＷとして出力する。
【００２６】
読出しクロックセレクタ５４は、テストモード切替信号ＣＭに従って、データラッチ部１６から出力された基準クロックＤＲＬ又はテスタ８０から出力された読出しクロックＣＫＲを選択して、ＦＩＦＯ読出しクロックＣＦＲとして出力する。ＦＩＦＯ入力データセレクタ５６は、テストモード切替信号ＣＭに従って、データラッチ部１６から出力されたデータＤＤＬ又はテスタ８０から出力されたデータＤＴＦを選択して、ＦＩＦＯ入力データＤＦＷとして出力する。ＦＩＦＯバッファ２６は、ＦＩＦＯ入力データＤＦＷをＦＩＦＯ書込みクロックＣＦＷに従って格納し、格納されたデータをＦＩＦＯ読出しクロックＣＦＲに従って出力する。
【００２７】
ＦＩＦＯバッファ２６には、テストモード切替信号ＣＭにより次の３種類の動作をさせることが可能である。
【００２８】
（１）テストモード切替信号ＣＭが、通常テストモードを示すようにする。このとき、書込みクロックセレクタ５２及び読出しクロックセレクタ５４は、基準クロックＤＲＬを選択し、入力データセレクタ５６は、データＤＤＬを選択する。ＦＩＦＯ出力データＤＦＲを後段の出力遅延調整部２２Ａ〜２２Ｎへ出力することにより、被測定デバイスの入出力動作の複合テストを実施することができる。
【００２９】
（２）ＦＩＦＯバッファ２６にデータラッチ部１６からのデータが溜まった時点で、テストモード切替信号ＣＭを、通常テストモードからテスタ制御モードに切り替える。このとき、書込みクロックセレクタ５２はＦＩＦＯ書込みクロックＣＫＷを選択し、読出しクロックセレクタ５４はＦＩＦＯ読出しクロックＣＫＲを選択する。テスタ８０は、ＦＩＦＯ書込みクロックＣＫＷを停止させ、ＦＩＦＯ読出しクロックＣＫＲを出力する。
【００３０】
すると、テスタ８０がＦＩＦＯ出力データＤＦＲを直接取り込むことができる。テスタ８０が、取り込んだデータと期待される値との比較を行うことにより、被測定デバイス７０の出力側の単体テストが可能となり、不具合解析時の解析容易性も向上する。
【００３１】
（３）最初に、テストモード切替信号ＣＭをテスタ制御モードに設定し、テスタ８０は、ＦＩＦＯ書込みクロックＣＫＷを出力し、ＦＩＦＯ読出しクロックＣＫＲを停止させる。テスタ８０は、データＤＴＦを出力して、ＦＩＦＯバッファ２６にテストデータをセットする。その後、テストモード切替信号ＣＭを通常テストモードに切り替える。ＦＩＦＯバッファ２６は、基準クロックＤＲＬに従って、ＦＩＦＯ出力データＤＦＲを後段の出力遅延調整部２２Ａ〜２２Ｎを経て被測定デバイス７０に出力する。これにより、被測定デバイス７０の入力側の単体テストが可能となり、不具合解析時の解析容易性も向上する。
【００３２】
また、入力遅延調整部１２Ａ〜１２Ｎのセレクタ３２Ａ〜３２Ｎが、テスタ８０から出力されたテスタ評価用入力信号ＴＡ〜ＴＮ（図２）を選択し、テスタ８０が、ＦＩＦＯバッファ２６からのＦＩＦＯ出力データＤＦＲを取り込むようにしてもよい。テスタ８０がテスタ評価用入力信号ＴＡ〜ＴＮの入力タイミングを変化させながら、ＰＡＳＳ／ＦＡＩＬの境界となる入力タイミングを検出することにより、測定装置１０の入力側のＡＣ特性を評価することができる。このようにして、あらかじめ測定装置１０のＡＣ特性を確認した上で、入力遅延調整部１２Ａ〜１２Ｎが遅延調整を行うようにすると、より高精度なＡＣタイミングテストを行うことが可能となる。
【００３３】
図４は、図１の測定装置１０のデータ出力に関する部分の構成を示すブロック図である。まず、出力遅延調整部２２Ａに関して説明する。出力遅延調整部２２Ａは、出力遅延回路４４Ａと、セレクタ４６Ａとを有している。
【００３４】
出力遅延回路４４Ａは、基準クロックＤＲＬを遅延させて、互いに微小な遅延差を持った複数の出力信号を出力する。セレクタ４６Ａは、テスタ８０からの遅延選択信号ＣＯＡに従って、出力遅延回路４４Ａの複数の出力信号から１つを選択し、選択された信号（遅延信号ＤＯＡ）を被測定デバイス７０の高速ＩＦ回路７４及びテスタ８０に出力する。
【００３５】
出力遅延調整部２２Ｂは、出力遅延回路４４Ｂと、セレクタ４６Ｂとを有している。出力遅延回路４４Ｂは、ＦＩＦＯ出力データＤＦＲの一部であるＦＩＦＯ出力データＤＦＲＢを遅延させて、互いに微小な遅延差を持った複数の出力信号を出力する。セレクタ４６Ｂは、テスタ８０からの遅延選択信号ＣＯＢに従って、出力遅延回路４４Ｂの複数の出力信号から１つを選択し、選択された信号（遅延信号ＤＯＢ）を被測定デバイス７０の高速ＩＦ回路７４及びテスタ８０に出力する。他の出力遅延調整部２２Ｎ等についても同様に説明することができる。
【００３６】
また、前述の（３）の動作のように、テスタ８０が図２のＦＩＦＯバッファ２６にデータをセットして出力させ、そのデータを出力遅延調整部２２Ａ〜２２Ｎを介してテスタ８０が取り込むようにする。すると、テスタ８０が、出力遅延調整部２２Ａ〜２２Ｎで各遅延信号に実際に生じる遅延を確認することができ、その結果を遅延量の設定にフィードバックするさせることができるので、精度の高い遅延調整が可能となる。
【００３７】
図５は、図１の測定装置の変形例を含むテストシステムの構成を示すブロック図である。図５のテストシステムは、測定装置２１０と、被測定デバイス２７０と、テスタ８０とを有している。
【００３８】
被測定デバイス２７０は、パターン発生部２７２及びＦＩＦＯバッファ２７６をパターン発生部７２及びＦＩＦＯバッファ７６に代えて有し、レジスタ２７８を更に有する点の他は、図１の被測定デバイス７０と同様である。測定装置２１０は、ＦＩＦＯバッファ２２６をＦＩＦＯバッファ２６に代えて有し、レジスタ２１８を更に有する点の他は、図１の測定装置１０と同様である。このため、その他の構成要素については説明を省略する。
【００３９】
レジスタ２１８，２７８には、有効パターン認識用のデータ及びパターン長があらかじめテスタ８０から設定される。パターン発生部２７２は、レジスタ２７８に設定された内容を受け取り、有効テストパターンの先頭に有効パターン認識用のデータを付加し、設定されたパターン長と同じ長さのパターンを発生させる。
【００４０】
測定装置２１０のＦＩＦＯバッファ２２６は、ＦＩＦＯ入力選択部２４から入力されたデータのパターンとレジスタ２１８に設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、レジスタ２１８に設定されたパターン長のデータをＦＩＦＯ入力選択部２４から取り込む。
【００４１】
また、被測定デバイス２７０のＦＩＦＯバッファ２７２は、高速ＩＦ回路７４から入力されたデータのパターンとレジスタ２７８に設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、レジスタ２７８に設定されたパターン長のデータを高速ＩＦ回路７４から取り込む。
【００４２】
図５のテストシステムによると、被測定デバイス２７０のパターン発生部２７２と、測定装置２１０及び被測定デバイス２７０のＦＩＦＯ２２６，２７８とを連動して動作させることができるので、高速動作させた場合においてもデータ取込み時にデータのずれの発生が防止でき、安定したテストが実施できる。
【産業上の利用可能性】
【００４３】
以上説明したように、本発明は、高速ＩＦ回路の評価及び検査を行う測定装置として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る測定装置を含んだテストシステムの構成を示すブロック図である。
【図２】図１の測定装置のデータ入力に関する部分の構成を示すブロック図である。
【図３】図１の測定装置のＦＩＦＯバッファの周辺の構成を示すブロック図である。
【図４】図１の測定装置のデータ出力に関する部分の構成を示すブロック図である。
【図５】図１の測定装置の変形例を含むテストシステムの構成を示すブロック図である。
【図６】ＢＯＳＴ用のテストシステムの例を示すブロック図である。
【図７】図７は、ループバック方式のテストシステムの例を示すブロック図である。
【符号の説明】
【００４５】
１０  測定装置
１２Ａ〜１２Ｎ  入力遅延調整部
１４  基準信号／データ選択部
１６  データラッチ部
２２Ａ〜２２Ｎ  出力遅延調整部
２４  ＦＩＦＯ入力選択部
２６  ＦＩＦＯバッファ
３２Ａ〜３２Ｎ，３６Ａ〜３６Ｎ，４６Ａ〜４６Ｎ  セレクタ
３４Ａ〜３４Ｎ  入力遅延回路
４４Ａ〜４４Ｎ  出力遅延回路
７０  被測定デバイス
【図１】
2009014654.tif 000003
【図２】
2009014654.tif 000004
【図３】
2009014654.tif 000005
【図４】
2009014654.tif 000006
【図５】
2009014654.tif 000007
【図６】
2009014654.tif 000008
【図７】
2009014654.tif 000009