(57)【要約】【課題】読み出しポート用のトランジスタを有する半導体記憶装置において、読み出し時に、メモリセルの読み出しポート用のトランジスタからのリーク電流によるビット線に不必要な電圧降下が生じ、読み出しエラーが起こる場合があった。【解決手段】本発明にかかる半導体記憶装置は、６トランジスタのＳＲＡＭにおいて、ソース又はドレインの一方が前記第１のビット線と接続され、メモリセルの保持する値に応じて前記第１のビット線に対して行う接地電圧の供給を、メモリセルの選択、非選択に応じて切り替える第３のトランジスタと、メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に維持する固定電圧維持回路と、を有する。【選択図】図１
2009087427.tif 000002
【特許請求の範囲】
【請求項１】
第１のインバータと第２のインバータと、
前記第１のインバータの出力および前記第２のインバータの入力が接続される第１のノードと、前記第２のインバータの出力および前記第１のインバータの入力が接続される第２のノードと、
ソース又はドレインの一方が前記第１のノードと接続される第１のトランジスタと、ソース又はドレインの一方が前記第２のノードと接続される第２のトランジスタと、
前記第１のトランジスタのソース又はドレインの他方と接続される第１のビット線と、前記第２のトランジスタのソース又はドレインの他方と接続される第２のビット線と、
前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続されるワード線とを有するメモリセルを複数有する半導体記憶装置であって、
ソース又はドレインの一方が前記第１のビット線と接続され、メモリセルの保持する値に応じて前記第１のビット線に対して行う接地電圧の供給を、メモリセルの選択、非選択に応じて切り替える第３のトランジスタと、
メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に維持する固定電圧維持回路と、
を有する半導体記憶装置。
【請求項２】
ソース又はドレインの一方が接地端子に接続され、メモリセルの保持する値に応じてソース又はドレインの他方に接地電圧を供給する第４のトランジスタを有し、
前記固定電圧維持回路は、メモリセル選択時に前記第４のトランジスタのソース又はドレインの他方と前記第３のトランジスタのソース又はドレインの他方を電気的に接続する請求項１に記載の半導体記憶装置。
【請求項３】
前記固定電圧維持回路は、
ソース又はドレインの一方に前記固定電位が供給される、固定電位ノードに接続され、ソース又はドレインの他方が前記第３のトランジスタのソース又はドレインの他方に接続され、メモリセル非選択時に導通状態になる第５のトランジスタと、
ソース又はドレインの一方が前記第３のトランジスタのソース又はドレインの他方と接続され、ソース又はドレインの他方が前記第４のトランジスタのソース又はドレインの他方に接続され、メモリセル非選択時に非導通状態になる第６のトランジスタと、
を有する請求項２に記載の半導体記憶装置。
【請求項４】
前記固定電位は、ビット線をプリチャージしたときのプリチャージ電圧と同電位である請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記固定電位は、電源電圧である請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１のビット線は、書き込み専用ビット線と読み出し専用ビット線からなり、前記第３のトランジスタのソース又はドレインの一方は前記読み出し専用ビット線に接続され、前記第１のトランジスタのソース又はドレインの他方は前記書き込み専用ビット線に接続される請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
第１のインバータと第２のインバータと、
前記第１のインバータの出力および前記第２のインバータの入力が接続される第１のノードと、前記第２のインバータの出力および前記第１のインバータの入力が接続される第２のノードと、
ソース又はドレインの一方が前記第１のノードと接続される第１のトランジスタと、ソース又はドレインの一方が前記第２のノードと接続される第２のトランジスタと、
前記第１のトランジスタのソース又はドレインの他方と接続される第１のビット線と、前記第２のトランジスタのソース又はドレインの他方と接続される第２のビット線と、
前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続されるワード線とを有するメモリセルを複数有する半導体記憶装置であって、
ソース又はドレインの一方が第３のビット線と接続され、メモリセルの保持する値に応じて前記第３のビット線に対して行う接地電圧の供給を、メモリセルの選択、非選択に応じて切り替える第３のトランジスタと、
メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に維持する固定電圧維持回路と、
を有する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
通常、コンピュータ等の電子機器は、データを格納するデータ格納手段を備える。このデータ格納手段として用いられる半導体記憶装置の一つにＳＲＡＭ（Static Random Access Memory）がある。ＳＲＡＭはリフレッシュ動作が必要ない、メモリセルへのアクセスタイムが短い等の高速動作における利点を有する。
【０００３】
しかし、近年ＳＲＡＭセルを構成するトランジスタの微細化が進み、トランジスタの電流駆動能力が低下しているため、動作速度の妨げになっている問題がある。そこで、メモリセルのデータの読み出し動作を補助するため、高い駆動能力を有する読み出し専用トランジスタでビット線を駆動するＳＲＡＭが提案されている。このような読み出し専用トランジスタを有するＳＲＡＭの一例が特許文献１に開示されている。
【０００４】
特許文献１に開示されているＳＲＡＭセル１１の回路図を図９に示す。図９に示すように、ＳＲＡＭセル１１は、ｎＭＯＳトランジスタＴｒ１０とｐＭＯＳトランジスタＴｒ２０からなるインバータ、ｎＭＯＳトランジスタＴｒ１１とｐＭＯＳトランジスタＴｒ２１からなるインバータによりラッチ回路を構成し、各インバータの入力と出力をノードＡ１とノードＢ１で接続する。ノードＡ１とビット線ＤＴ間には、ゲートがワード線ＷＬ１に接続されているｎＭＯＳトランジスタＴｒ３０が接続される。ノードＢ１とビット線ＤＢ間には、ゲートがワード線ＷＬ１に接続されているｎＭＯＳトランジスタＴｒ３１が接続される。
【０００５】
また、ゲートがワード線ＷＬ１に接続されているｎＭＯＳトランジスタＴｒ４０がビット線ＤＴとノードＣ１間に接続される。また、ゲートがノードＢ１に接続されているｎＭＯＳトランジスタＴｒ５０がノードＣ１と接地端子（Ｖｓｓ）間に接続される。ここで、ビット線ＤＴは、読み出し及び書き込み共用ポートとして用いられている。ＳＲＡＭは上記構成と同様のメモリセルが１つのビット線対に複数接続される構成となっている。（図１０参照）。
【０００６】
ＳＲＡＭセル１１は、ノードＡ１にロウレベルが記憶され、ノードＢ１にハイレベルが記憶されている場合、ビット線ＤＴをロウレベル、ビット線ＤＢをハイレベルにする。また、データの読み出しが開始される前のプリチャージ期間において、ビット線ＤＴ、ＤＢは、ともにハイレベルとされる。このような状態においてＳＲＡＭセル１１からデータを読み出す場合、ＳＲＡＭセル１１はｎＭＯＳトランジスタＴｒ４０によってビット線ＤＴから急速に電流を引き抜くことが可能である。このような動作によって、ＳＲＡＭセル１１は低い動作電源電圧で動作しながら高速な動作を実現する。なお、高速な動作を実現するために、ｎＭＯＳトランジスタＴｒ４０の電流駆動能力は高く設定される。
【０００７】
しかしながら、ｎＭＯＳトランジスタＴｒ４０は、チャネルリーク電流も大きい。そのため、このチャネルリーク電流に起因するビット線の電位変動が生じ、ＳＲＡＭセル１１はデータの読み出し不良が発生する。この課題を説明するために図１１に図１０に示すＳＲＡＭ回路１０の動作を示すタイミングチャートを示す。
【０００８】
図１１に示すように、ＳＲＡＭ回路１０は、タイミングｔ１からｔ２の読み出し期間（図中のＲｅａｄ期間）にデータを読み出す。図１１の例では、ワード線ＷＬ１が読み出し期間においてハイレベルとなっており、ワード線ＷＬ２、ＷＬ３がロウレベルであることから、ＳＲＡＭセル１１が選択された状態であり、ＳＲＡＭセル１２、１３が非選択状態となっている。そして、ＳＲＡＭセル１１からデータを読み出されることで、ビット線ＤＴはハイレベルを維持し、ビット線ＤＢがロウレベルになる。
【０００９】
このとき、ＳＲＡＭセル１２、１３では、ワード線ＷＬ２、ＷＬ３がロウレベルであるため、ｎＭＯＳトランジスタＴｒ４０は遮断状態である。一方、ｎＭＯＳトランジスタＴｒ５０はＳＲＡＭセル１２、１３に記憶されているデータに対応して導通状態となっている。そのため、ノードＣ２、Ｃ３は接地電位となる。つまり、ＳＲＡＭセル１２、１３のｎＭＯＳトランジスタＴｒ４０のソース−ドレイン間には電源電位に対応した電位差が生じる。
【００１０】
読み出しに用いられるｎＭＯＳトランジスタＴｒ４０は、高い電流駆動能力を有するがチャネルリーク電流も大きい。そのため、ｎＭＯＳトランジスタＴｒ４０のソースドレイン間に電位差が生じた場合、ｎＭＯＳトランジスタＴｒ４０のソースドレイン間にリーク電流が流れる。このリーク電流は、ハイインピーダンス状態であって、ハイレベルを維持するビット線ＤＴから接地端子Ｖｓｓに流れ込む方向で流れる。そのため、このリーク電流によって、ビット線ＤＴから電荷が引き抜かれることで、ビット線ＤＴの電位レベルが低下する。
【００１１】
近年、半導体記憶装置の動作電源電圧は低下しており、ビット線におけるハイレベルとロウレベルの電位差も小さくなっている。そのため、ビット線において、ハイレベルの電位低下が発生した場合、センスアンプがビット線対の電位差を誤検出して、データの読み出し不良が発生する可能性がある。また、高温環境下でチャネルリーク電流は増加する傾向があるため、高温環境下ではこの問題はさらに顕著に現れる。
【００１２】
また、特許文献２にデータを記憶するメモリセルと、リーク電流を生成するリファレンスセルと、リファレンスセルからのリーク電流に応じてビット線の信号を補正する補正回路を有する技術が開示されている。しかし、この技術ではリファレンスセルや補正回路等が付加されるため、回路規模が大きくなる問題がある。
【特許文献１】特開２００６−５９５２０号公報
【特許文献２】特開２００４−２８８３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、ビット線に読み出し動作を補助する読み出しポート用のトランジスタを有する半導体記憶装置において、読み出し時に、非選択メモリセルの前記ビット線に読み出し動作を補助するトランジスタからのリーク電流によるビット線に不必要な電圧降下が生じ、読み出しエラーが起こる場合があった。
【課題を解決するための手段】
【００１４】
本発明の一態様は、第１のインバータと第２のインバータと、前記第１のインバータの出力および前記第２のインバータの入力が接続される第１のノードと、前記第２のインバータの出力および前記第１のインバータの入力が接続される第２のノードと、ソース又はドレインの一方が前記第１のノードと接続される第１のトランジスタと、ソース又はドレインの一方が前記第２のノードと接続される第２のトランジスタと、前記第１のトランジスタのソース又はドレインの他方と接続される第１のビット線と、前記第２のトランジスタのソース又はドレインの他方と接続される第２のビット線と、前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続されるワード線とを有するメモリセルを複数有する半導体記憶装置であって、ソース又はドレインの一方が前記第１のビット線と接続され、メモリセルの保持する値に応じて前記第１のビット線に対して行う接地電圧の供給を、メモリセルの選択、非選択に応じて切り替える第３のトランジスタと、メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に維持する固定電圧維持回路とを有する半導体記憶装置である。
【００１５】
本発明の別の態様は、第１のインバータと第２のインバータと、前記第１のインバータの出力および前記第２のインバータの入力が接続される第１のノードと、前記第２のインバータの出力および前記第１のインバータの入力が接続される第２のノードと、ソース又はドレインの一方が前記第１のノードと接続される第１のトランジスタと、ソース又はドレインの一方が前記第２のノードと接続される第２のトランジスタと、前記第１のトランジスタのソース又はドレインの他方と接続される第１のビット線と、前記第２のトランジスタのソース又はドレインの他方と接続される第２のビット線と、前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続されるワード線とを有するメモリセルを複数有する半導体記憶装置であって、ソース又はドレインの一方が第３のビット線と接続され、メモリセルの保持する値に応じて前記第３のビット線に対して行う接地電圧の供給を、メモリセルの選択、非選択に応じて切り替える第３のトランジスタと、メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に維持する固定電圧維持回路とを有する半導体記憶装置である。
【００１６】
本発明にかかる半導体記憶装置によれば、メモリセル非選択時に前記第３のトランジスタのソース又はドレインの他方の電位を固定電位に固定する。これにより、第１のビット線及びメモリセルの記憶データに関わらず、第３のトランジスタのソース又はドレインの他方の端子の電位が第１のビット線の電位より低下することを防止する。つまり、第３のトランジスタのソース−ドレイン間のリーク電流の防止が可能となる。
【発明の効果】
【００１７】
本発明にかかる半導体記憶装置によれば、読み出しエラーを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明をＳＲＡＭに用いたものである。
【００１９】
図１に本実施の形態にかかる半導体記憶装置のメモリセルの回路構成の一例を示す。図１に示すように、メモリセル１０１は、ビット線ＤＴ（本発明での第１のビット線）とビット線ＤＢ（本発明での第２のビット線）からなるビット線対と、インバータＩｎｖ１０（本発明での第１のインバータ）と、インバータＩｎｖ１１（本発明での第２のインバータ）と、ｎＭＯＳトランジスタＴｒ３０（本発明での第１のトランジスタ）と、ｎＭＯＳトランジスタＴｒ３１（本発明での第２のトランジスタ）とを有する。
【００２０】
インバータＩｎｖ１０は、出力をノードＡ１（本発明での第１のノード）、入力をノードＢ１（本発明での第２のノード）とする。インバータＩｎｖ１０は、ｎＭＯＳトランジスタＴｒ１０とｐＭＯＳトランジスタＴｒ２０とを有する。トランジスタＴｒ１０は、ドレインがノードＡ１に、ソースが接地端子Ｖｓｓ（出力電圧ＧＮＤ）に、ゲートがノードＢ１に接続される。トランジスタＴｒ２０は、ソースが電源電圧を出力する電源電圧端子Ｖｄｄ（出力電圧Ｖｄｄ）に、ドレインがノードＡ１に、ゲートがノードＢ１に接続される。
【００２１】
インバータＩｎｖ１１は、入力をノードＡ１、出力をノードＢ１とする。インバータＩｎｖ１１は、ｎＭＯＳトランジスタＴｒ１１とｐＭＯＳトランジスタＴｒ２１とを有する。トランジスタＴｒ１１は、ドレインがノードＢ１に、ソースが接地端子Ｖｓｓに、ゲートがノードＡ１に接続される。トランジスタＴｒ２１は、ソースが電源電圧を出力する電源電圧端子Ｖｄｄに、ドレインがノードＢ１に、ゲートがノードＡ１に接続される。
【００２２】
トランジスタＴｒ３０は、ビット線ＤＴとノードＡ１との間に接続され、ゲートがワード線ＷＬ１に接続されている。トランジスタＴｒ３１は、ビット線ＤＢとノードＢ１との間に接続され、ゲートがワード線ＷＬ１に接続されている。
【００２３】
またメモリセル１０１は、ｎＭＯＳトランジスタＴｒ４０ａ（本発明での第３のトランジスタ）と、ｎＭＯＳトランジスタＴｒ５０ａ（本発明での第４のトランジスタ）と、固定電圧維持回路６０ａを有する。ここで、トランジスタＴｒ４０ａは、ソース又はドレインの一方がビット線ＤＴに、ソース又はドレインの他方がノードＣ１ａに、ゲートがワード線ＷＬ１に接続される。トランジスタＴｒ５０ａは、ソース又はドレインの一方が接地端子Ｖｓｓに、ソース又はドレインの他方がノードＤ１ａに、ゲートがノードＢ１に接続される。
【００２４】
固定電圧維持回路６０ａは、ｎＭＯＳトランジスタＴｒ６０ａ（本発明での第６のトランジスタ）とｐＭＯＳトランジスタＴｒ６１ａ（本発明での第５のトランジスタ）を有する。トランジスタＴｒ６１ａは、ソースが電源電圧端子Ｖｄｄに、ドレインがノードＣ１ａに、ゲートがワード線ＷＬ１に接続されている。トランジスタＴｒ６０ａは、ソース又はドレインの一方がノードＣ１ａに、ソース又はドレインの他方がノードＤ１ａに、ゲートがワード線ＷＬ１に接続されている。固定電圧維持回路６０ａは、メモリセルが非選択時、即ち本例で言うところの、ワード線ＷＬ１のワード選択信号がロウレベルの時にノードＣ１ａを固定電位としてハイレベル（電圧Ｖｄｄ）に固定する。よって、本実施の形態では、電源電圧端子Ｖｄｄが固定電位ノードとなる。
【００２５】
また、固定電圧維持回路６０ａは、基本的な性能に影響を与えない範囲内において異なる構成で実現してもよい。例えば、トランジスタＴｒ６０ａ、Ｔｒ６１ａのゲートを独立した信号線に接続し、その信号線によりトランジスタＴｒ６０ａ、Ｔｒ６１ａのオン、オフを制御させる構成としてもよい。また、本実施の形態では固定電位を電源電圧（電圧Ｖｄｄ）としているが、ビット線ＤＴ、ＤＢのプリチャージ時のプリチャージ電圧がＶｄｄ／２であるときは、固定電位をＶｄｄ／２の電圧としてもよい。つまり、固定電位は、ビット線をプリチャージしたときのプリチャージ電圧と同電位であるものとする。
【００２６】
図２に、図１のメモリセル１０１と同様の回路構成で、ビット線ＤＴとＤＢで構成されるビット線対間に接続されるメモリセル１０２、１０３を有するＳＲＡＭ回路１００の一例を示す。但し、メモリセル１０２、１０３におけるノードＡ２、Ａ３は、メモリセル１０１のノードＡ１に対応する。メモリセル１０２、１０３におけるノードＢ２、Ｂ３は、メモリセル１０１のノードＢ１に対応する。メモリセル１０２、１０３におけるノードＣ２ａ、Ｃ３ａは、メモリセル１０１のノードＣ１ａに対応する。メモリセル１０２、１０３におけるノードＤ２ａ、Ｄ３ａは、メモリセル１０１のノードＤ１ａに対応する。また、メモリセル１０２、１０３におけるワード線ＷＬ２、ＷＬ３は、メモリセル１０１のワード線ＷＬ１に対応する。
【００２７】
ここで、本実施の形態では、図が煩雑になるのを避けるため、メモリセルアレイを列方向に対し１列、行方向に３列のみの構成としているが、列方向および行方向にメモリセルをさらに複数構成し、マトリクス状に配置してもかまわない。また、その場合、複数のメモリセルに行単位に接続されるワード線や各列単位に接続されるビット線対等もメモリの数に合わせ複数必要になる。
【００２８】
以上の回路の動作を図３に示すタイミングチャートを用いて説明する。ここで本例では、図２に示すようにメモリセル１０１の保持データが「１」、つまりノードＡ１の電位がハイレベル（図２中では「１」と記載）、ノードＢ１の電位がロウレベル（図２中では「０」と記載））、メモリセル１０２や１０３の保持データが「０」、つまりノードＡ２、Ａ３の電位がロウレベル（図２中では「０」と記載）、ノードＢ２、Ｂ３の電位がハイレベル（図２中では「１」と記載）であり、メモリセル１０１の保持データが読み出される場合を想定する。
【００２９】
まず、時刻ｔ１以前は、ワード線ＷＬ１、ＷＬ２、ＷＬ３のワード選択信号がロウレベルであり、メモリセル１０１、１０２、１０３のトランジスタＴｒ３０、Ｔｒ３１、Ｔｒ４０ａはオフとなっている。また、ビット線ＤＴ、ＤＢは、プリチャージ回路（図示せず）により、ハイレベルにプリチャージされている。また、メモリセル１０１の保持データが「１」であることから、ノードＡ１はハイレベル、ノードＢ１はロウレベルである。さらに、ノードＣ１ａは、トランジスタＴｒ６１ａがオンとなり、トランジスタＴｒ６０ａがオフとなっていることから電位はハイレベルとなっている。ノードＤ１ａは、トランジスタＴｒ５０ａがオフとなっていることからハイインピーダンス状態である。
【００３０】
また、メモリセル１０２、１０３の保持データが「０」であることから、ノードＡ２、Ａ３はロウレベル、ノードＢ２、Ｂ３はハイレベルである。さらに、ノードＣ２ａ、Ｃ３ａは、トランジスタＴｒ６１ａがオンとなり、トランジスタＴｒ６０ａがオフとなっていることから電位はハイレベルとなっている。ノードＤ２ａ、Ｄ３ａは、トランジスタＴｒ５０ａがオンとなっていることから接地端子Ｖｓｓと接続されロウレベルとなっている。
【００３１】
時刻ｔ１からｔ２、即ちリード期間では、ワード線ＷＬ１のワード選択信号がハイレベルに立ち上がり、メモリセル１０１のトランジスタＴｒ３０、Ｔｒ３１、Ｔｒ４０ａ、Ｔｒ６０がオンとなり、トランジスタＴｒ６１がオフとなる。よって、ビット線ＤＴとノードＡ１、ビット線ＤＢとノードＢ１が接続され、メモリセル１０１の保持データがビット線ＤＴ、ＤＢに出力される。また同時に、ビット線ＤＴ、ＤＢをプリチャージしていたプリチャージ回路が動作を停止する。これにより、ビット線ＤＢの電位がハイレベルからロウレベルに降下する。ここで、非選択メモリセルであるメモリセル１０２、１０３では、時刻ｔ１以前の状態が維持される。つまり、ノードＣ２ａ、Ｃ３ａは、ハイレベルのままとなる。
【００３２】
時刻ｔ２以降は、ワード線ＷＬ１のワード選択信号が立ち下がり、メモリセル１０１のトランジスタＴｒ３０、Ｔｒ３１、Ｔｒ４０ａがオフとなる。また、ビット線ＤＴ、ＤＢは、プリチャージ回路により、ハイレベルにプリチャージされる。よって、時刻ｔ１以前と同様の状態となる。
【００３３】
ここで、時刻ｔ１からｔ２のメモリセル１０１の保持データのリード期間において、従来技術では非選択メモリセル１０２、１０３のトランジスタＴｒ４０ａのリーク電流により、ハイインピーダンス状態でハイレベルを維持するビット線ＤＴの電位が降下していた。このことが、センスアンプに不必要な電圧降下を与えてしまい、ビット線ＤＴからの出力期待値がハイレベルの時に、出力エラーを生じさせていた。
【００３４】
しかし、本発明にかかる実施の形態においては、メモリセル１０２、１０３が非選択時に、トランジスタＴｒ４０ａと固定電圧維持回路６０ａ間のノードＣ２ａ、Ｃ３ａを、ハイレベルに保持することで、トランジスタＴｒ４０ａのソース−ドレイン間の電位差を無くし、リーク電流が生じることを防ぐ。このことにより、従来技術で問題となっていた、トランジスタＴｒ４０ａのリーク電流による、ハイインピーダンス状態でハイレベルを維持するビット線ＤＴの電位降下がなくなる。よって、センスアンプへの不必要な電圧降下も生じず、ビット線ＤＴからの出力期待値がハイレベルの時に、出力エラーが生じるのを防ぐことが可能になる。また、前述したリーク電流自体が生じないことから、従来技術で問題となっていた温度上昇による指数関数的なリーク電流の増加の影響もなくなる。
【００３５】
ここでメモリセル１０１が「０」、即ちノードＡ１の電位がロウレベル、ノードＢ１の電位がハイレベルのデータを保持しており、それがビット線ＤＴに読み出される場合を簡単に説明する。この場合、リード期間にビット線にはノードＡ１のロウレベルの電位が伝播する。よって、ビット線ＤＴの電位も降下する。ここで、前述したようにトランジスタＴｒ４０ａは、リーク電流が大きいため、非選択メモリセルのハイレベルのノードＡ２、Ａ３からビット線ＤＴへリーク電流が流れ、ビット線の電位を上昇させて出力エラーを発生させることが懸念される。しかし、ビット線ＤＴからの出力値を「０」（ロウレベル）にするためのセンスアンプにより感知されるビット線ＤＴの電圧降下はそれほど大きくなくてよい。例えば本実施の形態においては、最も低下したとしてＶｄｄ／２程度である。よって、非選択メモリセルのトランジスタＴｒ４０ａのソース−ドレイン間の電位差はそれほど大きくなく、リーク電流もほとんど流れない。よって、この場合のトランジスタＴｒ４０ａによるリーク電流は問題とならないことがわかる。
【００３６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図４に示すように、図１でビット線ＤＴに接続していた、トランジスタＴｒ４０ａ、Ｔｒ５０ａ、固定電圧維持回路６０ａと同様の構成で形成される読み出し専用の電流路をビット線ＤＢ側に用いてもよい。この電流路の構成を、トランジスタＴｒ４０ｂ、Ｔｒ５０ｂ、固定電圧維持回路６０ｂとする。トランジスタＴｒ４０ｂとＴｒ５０ｂ間のノードをＣ１ｂ、トランジスタＴｒ６０ｂとＴｒ４０ｂ間のノードをＤ１ｂとする。よって、トランジスタＴｒ４０ｂは、ソース又はドレインの一方がビット線ＤＢに、ソース又はドレインの他方がノードＣ１ｂに、ゲートがワード線ＷＬ１に接続される。トランジスタＴｒ５０ｂは、ソース又はドレインの一方が接地端子Ｖｓｓに、ソース又はドレインの他方がノードＤ１ｂに、ゲートがノードＡ１に接続される。固定電圧維持回路６０ｂのｎＭＯＳトランジスタＴｒ６１ｂのソースが電源電圧端子Ｖｄｄに、ドレインがノードＣ１ｂに、ゲートがワード線ＷＬ１に接続されている。固定電圧維持回路６０ｂのソース又はドレインの一方がノードＣ１ｂに、ソース又はドレインの他方がノードＤ１ｂに、ゲートがワード線ＷＬ１に接続されている。
【００３７】
さらに、図５に示すように、図１と図４の接続構成を用いビット線ＤＴにトランジスタＴｒ４０ａ、Ｔｒ５０ａ、固定電圧維持回路６０ａと、ビット線ＤＢにＴｒ４０ｂ、Ｔｒ５０ｂ、固定電圧維持回路６０ｂとで構成される２つの読み出し専用の電流路を接続してメモリセルを構成してもよい。
【００３８】
また、図６に示すように、ワード選択信号を流すワード線を書き込み専用ワード線ＷＷＬと読み出し専用ワード線ＲＷＬの２つ用いてもよい。このとき、トランジスタＴｒ３０、Ｔｒ３１のゲートは、書き込み専用ワード線ＷＷＬに接続される。また、固定電圧維持回路６０ａが有するトランジスタＴｒ６０ａ、Ｔｒ６１ａのゲートと、トランジスタＴｒ４０ａのゲートは読み出し専用ワード線ＲＷＬに接続される。さらに、メモリセルが保持データを出力するビット線も書き込み専用ビット線ＷＤＴと読み出し専用ビット線ＲＤＴの２つ用いるようにしてもよい。このとき、トランジスタＴｒ３０のソース又はドレインの一方は、書き込み専用ビット線ＷＤＴに接続される。トランジスタＴｒ４０ａのソース又はドレインの一方は、読み出し専用ビット線ＲＤＴに接続される。その他の接続関係は図１と同様である。つまり、図６は、読み出しポート用と書き込みポート用のワード線とビット線を持つ２ポートメモリセルの実施例である。
【００３９】
また、図７に示すように、２ポートメモリセル構成においても図４と同様、ビット線ＤＢの側（ＲＤＢ、ＷＤＢ）にトランジスタＴｒ４０ｂ、Ｔｒ５０ｂ、固定電圧維持回路６０ｂで構成される読み出し専用の電流路を用いてもよい。このとき、トランジスタＴｒ３０、Ｔｒ３１のゲートは、書き込み専用ワード線ＷＷＬに接続される。固定電圧維持回路６０ｂが有するトランジスタＴｒ６０ｂ、Ｔｒ６１ｂのゲートと、トランジスタＴｒ４０ｂのゲートは読み出し専用ワード線ＲＷＬに接続される。さらに、トランジスタＴｒ３１のソース又はドレインの一方は書き込み専用ビット線ＷＤＢに、トランジスタＴｒ４０ｂのソース又はドレインの一方は読み出し専用ビット線ＲＤＢに接続される。その他の接続関係は図４と同様である。またさらに、図８に示すように、２ポートメモリセル構成において、ビット線ＤＴ側（ＲＤＴ、ＷＤＴ）およびＤＢ側（ＲＤＢ、ＷＤＢ）にトランジスタＴｒ４０ａ、Ｔｒ５０ａ、固定電圧維持回路６０ａおよびトランジスタＴｒ４０ｂ、Ｔｒ５０ｂ、固定電圧維持回路６０ｂで構成され、図６と図７と同様の接続関係を有する２つの読み出し専用の電流路を用いてもよい。
【図面の簡単な説明】
【００４０】
【図１】実施形態１にかかる半導体記憶装置のメモリセルの回路構成の一例
【図２】実施形態１にかかる半導体記憶装置のＳＲＡＭ回路の一例
【図３】実施形態１にかかる半導体記憶装置のタイミングチャートの一例
【図４】実施形態１にかかる半導体記憶装置のメモリセルの回路構成の他の例
【図５】実施形態１にかかる半導体記憶装置のメモリセルの回路構成の他の例
【図６】その他の実施の形態にかかる半導体記憶装置のメモリセルの回路構成の一例
【図７】その他の実施の形態にかかる半導体記憶装置のメモリセルの回路構成の他の例
【図８】その他の実施の形態にかかる半導体記憶装置のメモリセルの回路構成の他の例
【図９】従来技術にかかる半導体記憶装置のメモリセルの回路構成の一例
【図１０】従来技術にかかる半導体記憶装置のＳＲＡＭ回路の一例
【図１１】従来技術にかかる半導体記憶装置タイミングチャートの一例
【符号の説明】
【００４１】
Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２、Ｂ３、Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ、Ｄ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂ、Ｄ３ａ、Ｄ３ｂ  ノード
Ｔｒ２０、Ｔｒ２１、Ｔｒ６１ａ、Ｔｒ６１ｂ  ｐＭＯＳトランジスタ
Ｔｒ１０、Ｔｒ１１、Ｔｒ３０、Ｔｒ３１、Ｔｒ４０ａ、Ｔｒ４０ｂ、Ｔｒ５０ａ、Ｔｒ５０ｂ、Ｔｒ６０ａ、Ｔｒ６０ｂ  ｎＭＯＳトランジスタ
Ｉｎｖ１０、Ｉｎｖ１１  インバータ
６０ａ、６０ｂ  固定電圧維持回路
ＤＴ、ＤＢ  ビット線
ＷＬ１、ＷＬ２、ＷＬ３  ワード線
Ｖｄｄ  電源端子
Ｖｓｓ  接地端子
１００  ＳＲＡＭ回路
１０１、１０２、１０３  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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