(57)【要約】【課題】差動伝送回路のような信号遅延時間をできる限り一致させることが必要な回路で用いられる電子部品において、静電容量値の差が確実に所望の範囲内に入る積層バリスタの製造方法並びにその選別装置を提供する。【解決手段】複数のバリスタ要素を有する積層バリスタの各バリスタ要素の静電容量値を測定する容量測定部と、前記各バリスタの静電容量値の差を計算し、あらかじめ決められた所定の容量値差との比較を行う演算部と、前記所定の容量値差よりも前記各バリスタの静電容量値差が大きな積層バリスタを除外する選別部とを有する積層バリスタの選別装置により複数のバリスタ要素から選ばれた２個または２個以上のバリスタ要素の容量値の差があらかじめ決められた所定の値の範囲内になるように選別を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のバリスタ要素を有する積層バリスタにおいて、前記複数のバリスタ要素から選ばれた２個または２個以上のバリスタ要素の容量値の差が所定の値の範囲内になるように選別を行うことを特徴とする積層バリスタの製造方法。
【請求項２】
バリスタ要素は２個であり、前記２個のバリスタ要素の容量値の差が所定の値の範囲内になるように選別を行うことを特徴とする請求項１に記載の積層バリスタの製造方法。
【請求項３】
複数のバリスタ要素を有する積層バリスタの各バリスタ要素の静電容量値を測定する静電容量測定部と、前記各バリスタの静電容量値の差を計算し、あらかじめ決められた所定の容量値差との比較を行う演算部と、前記所定の容量値差よりも前記各バリスタの静電容量値差が大きな積層バリスタを除外する選別部とを有する積層バリスタの選別装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のバリスタ要素を有する積層バリスタの製造方法並びにその選別装置に関するものである。
【背景技術】
【０００２】
ＨＤＭＩ（High  Definition  Multimedia  Interface）やＵＳＢ（Universal Serial Bus）に代表される差動伝送方式は耐ノイズ性能に優れるため広く普及している。また、この目的に供される信号処理ＩＣは静電気耐性が弱く、ＩＣとコネクタ間に静電気抑制部品としてバリスタが用いられる。バリスタは信号ラインに印加された静電気をグランドに逃がすために信号ラインとグランドの間に接続される。一般にバリスタは静電容量成分を有しており、静電気が加わった動作時以外ではバリスタは静電容量素子として伝送ライン上の有害な高周波ノイズを低減するフィルタとして機能する。
【０００３】
差動伝送ラインの差動ペアラインには同じ静電容量のバリスタが用いられるのが通常であるが、製品のバラツキにより静電容量値の差異が大きくなると差動ペア間にスキューを生じ伝送信号品質の劣化につながる。
【０００４】
従って、差動イントラペア・スキューを小さくするために差動ペアラインにはバリスタの静電容量値の差が所定の範囲内に入っている必要がある。バリスタの静電容量値の差を所定の静電容量値内とするために、従来は個別のバリスタの各静電容量値を厳密に規定し、個別のバリスタを組み合わせて使用した場合においても、各バリスタの静電容量値の差が所望の範囲内に収まるように、バリスタの容量値の選別を厳しくして用いていた。
【０００５】
なお、本出願に関連する先行技術文献としては、例えば積層セラミックコンデンサの例である特許文献１及び特許文献２をあげることができる。
【特許文献１】特開平１０−３４０８３２号公報
【特許文献２】特開２００２−０６４０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし上記の特許文献１に記載されているような従来の方法で個別のバリスタの静電容量選別を行う場合、高周波ノイズをカットするのに求められる容量値許容差に比べて、差動イントラペア・スキューを小さくするための静電容量値差はより小さい事が必要なため、バリスタの静電容量値が非常に狭い範囲に入っていることが必要となり、歩留まりが低くなる。
【０００７】
従って本発明は、上記の差動イントラペア・スキューを小さくする事が必要な回路において、静電容量値の差が確実に所望の範囲内に入る積層バリスタの製造方法並びにその選別装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するために、本発明の積層バリスタの製造方法は、複数のバリスタ要素を有する積層バリスタにおいて、これら複数のバリスタ要素から選ばれた２個または２個以上のバリスタ要素の静電容量値の差があらかじめ決められた所定の値の範囲内になるように選別を行う積層バリスタの製造方法であり、差動伝送回路などに使用された時に容易に差動イントラペア・スキューを低減できる積層バリスタを提供することができる。
【０００９】
さらに、本発明の積層バリスタの製造方法では２個のバリスタ要素に対してこれら２個のバリスタ要素の静電容量値の差が所定の値の範囲内になるように選別を行うものであり、差動伝送回路に最も適した２連型の積層バリスタの容量値の差があらかじめ決められた所定の値の範囲内になるように選別を行うので、良好な信号品質を有する差動伝送回路に適する積層バリスタを提供することができる。
【００１０】
さらに、本発明の選別装置は、複数のバリスタ要素を有する積層バリスタの各バリスタ要素の静電容量値を測定する容量測定部と、前記各バリスタの静電容量値の差を計算し、あらかじめ決められた所定の容量値差との比較を行う演算部と、前記所定の容量値差よりも前記各バリスタの静電容量値差が大きな積層バリスタを除外する選別部とを有する積層バリスタの選別装置であり、比較的容易な方法で良好な差動伝送回路を提供できる積層バリスタを選別することができる。
【発明の効果】
【００１１】
本発明によれば、複数のバリスタ要素を有する積層バリスタにおいて、これら複数のバリスタ要素から選ばれた２個または２個以上のバリスタ要素の容量値の差があらかじめ決められた所定の値の範囲内になるように選別を行うという構成としたため、差動伝送回路などに使用された時に差動イントラペア・スキューを低減できる積層バリスタを提供することができるという効果を有する。
【発明を実施するための最良の形態】
【００１２】
（実施の形態）
以下、本発明の積層バリスタの製造方法並びにその選別装置について、一実施の形態および図１〜図５を用いて説明する。
【００１３】
図１は本一実施の形態で使用する積層バリスタの選別装置の機能を表したブロック図であり、太い矢印は作業の流れを示し、細い矢印は情報の流れを示す。
【００１４】
多連型積層バリスタは素子整列部１１で所定の位置に二対の外部電極が来るように整列され、素子整列部からは搬送系の各保持位置でのバリスタの存否情報が演算部１３に送られる。
【００１５】
その後、静電容量測定部１２で２個のバリスタ要素のおのおのの静電容量値を測定する。測定した静電容量値のデータは演算部１３に送られ、演算部１３で２個のバリスタ要素の静電容量おのおのが所定の静電容量値の範囲内に入っているかどうかとともに、２個のバリスタ要素の静電容量値の差が所定の範囲内（例えば１０％以内）に入っているかどうかの判定を行う。所定の範囲はこの多連型積層バリスタが使用される回路によって変わるが、４０％以下の任意の範囲で決められる。更に差動イントラペア・スキューの効果的な低減のためには、より好ましくは１０％以下とする。このようにして静電容量値並びに静電容量値の差が所定の範囲であるものを良品とし、この判定結果は素子毎の情報として演算部１３に保持される。
【００１６】
次に、演算部１３が所定の特性値範囲を外れるものを除外するように選別部１４を駆動する。これらの一連の動作により、バリスタの静電容量選別が実現される。
【００１７】
なお、静電容量測定後にバリスタ電圧の評価を実施し、演算部でこれらの情報も加味して良否選別する構成としても良い。
【００１８】
図２は、一般的な多連型の積層バリスタ２１の一部切欠斜視図であり、半導体セラミック層２２と内部電極２３とが交互に積層されて積層体を構成し、内部電極２３はその端面が積層体の対向する両端面に交互に露出するよう積層されており、積層体の両側面に形成された外部電極２４に交互に接続されている。
【００１９】
図３は、図２に示した多連型の積層バリスタの製造工程を説明するための分解斜視図であり、焼成により半導体セラミック層２２となるグリーンシート３１に内部電極３２を印刷した後、この内部電極印刷後のグリーンシートを図３に示すように内部電極が一対の端面に交互に露出するように所定の間隔にずらせて所定の枚数を積層し、その上下に内部電極３２を印刷しないグリーンシートを所定枚数積層した保護層３３を形成している。
【００２０】
次に、本発明に係る２個のバリスタ要素を有する多連型積層バリスタの製造方法について詳細に説明する。
【００２１】
まず、酸化亜鉛を主成分とするセラミック粉末と、有機結合材成分としてポリビニルブチラール樹脂と、溶剤、可塑剤、分散剤等を混合してセラミックスラリーを作製し、ドクターブレード法を用いて焼成により半導体セラミック層２２となるグリーンシート３１を作製する。
【００２２】
一方、Ｐｔ、あるいはＡｇ／Ｐｄ合金などの金属粉末と、溶剤、樹脂、可塑剤等よりなるビヒクルとを混合して電極ペーストを作製し、この電極ペーストをスクリーン印刷法によりグリーンシート上に塗布して内部電極２３となる内部電極３２を形成する。
【００２３】
次いで、この内部電極３２を形成したグリーンシート３１を所定の枚数積層して加圧し一体化して積層体グリーンブロック（図示せず）を作製する。
【００２４】
次いで、この積層体グリーンブロックを所定の寸法に切断して、焼成により積層バリスタの焼結体となる積層セラミックグリーンチップ（図示せず）を作製した。
【００２５】
次いで、前記積層セラミックグリーンチップを焼成炉に投入し、４５０℃〜５００℃脱バインダーを行った後、大気中で１０００℃〜１１００℃の範囲で焼成して、２個のバリスタ要素を有する多連型積層バリスタの焼結体を得た。
【００２６】
この多連型積層バリスタの焼結体に２対の外部電極２４を形成した。外部電極を形成した積層バリスタ２１について、図１にブロック図を示す選別装置を用いて、静電容量測定部で２個のバリスタ要素の静電容量を測定し、演算部で２個のバリスタおのおのの静電容量が所定の規格内であるかどうかの判定とともに、２個のバリスタの静電容量値の差を算出し、この静電容量値の差が所定の範囲（容量差で１０％以内）であるかどうかを判定した。
【００２７】
このようにして選別した多連型積層バリスタと、比較例として本一実施の形態の選別を行っておらず、２個のバリスタの静電容量値の差が１０％よりも大きい多連型積層バリスタの両方について、図４に示す回路を用いて、差動伝送回路に生じる差動イントラペア・スキューを測定した。
【００２８】
図４は信号発生ＩＣ、バリスタ、コネクタにより構成された試験用回路であり、Ｚ１、Ｚ２はバリスタを示す。図４の回路中、信号発生ＩＣ４１は市販の差動伝送用ＩＣのものを用い、周波数５００ＭＨｚで立ち上がり時間７５ｐＳの信号を発生させた。Ｚ１、Ｚ２には本実施の形態で得られた（表１）の実施例に示す静電容量を持つ多連形積層バリスタを用い、比較例として（表１）の比較例に示す静電容量を持つ多連形積層バリスタを用いた。差動イントラペア・スキューはコネクタ４２の両端子に高速オシロスコープ４３を接続し測定した。
【００２９】
【表１】
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【００３０】
本一実施の形態により選別した多連型積層バリスタを用いた回路の波形を測定した結果を図５（ａ）に、また比較例として本一実施の形態により選別しておらず、２個のバリスタ要素の静電容量値の差が大きい多連型積層バリスタを用いた回路の波形を測定した結果を図５（ｂ）に示す。図中の横軸はナノ秒で表した時間、縦軸はＶで表した信号の電圧である。
【００３１】
図５（ａ）、図５（ｂ）から明らかなように、実施例の多連型積層バリスタを用いた場合では イントラペア・スキューは０．００１８５ｎｓになったのに対し比較例の多連型積層バリスタを用いた場合ではイントラペア・スキューが０．００７６５ｎｓとなった。
【００３２】
なお、静電容量の測定は、静電容量部で周波数１．０ＭＨｚ、入力信号レベル１．０Ｖｒｍｓにて測定した値である。
【００３３】
また、上記一実施の形態では、バリスタ要素が２つの多連型積層バリスタを例に説明したが、これに限定されるものではなく、回路によっては３つ以上のバリスタ要素を備えた多連型積層バリスタが用いられる場合があり、本発明はこのような場合にも有用である。
【産業上の利用可能性】
【００３４】
本発明にかかる積層バリスタの製造方法は、複数のバリスタ要素を有する積層バリスタにおいて、これら複数のバリスタ要素から選ばれた２個または２個以上のバリスタ要素の容量値の差があらかじめ決められた所定の値の範囲内になるように選別を行う積層バリスタの製造方法であり、差動伝送回路などに使用された時に容易に差動イントラペア・スキューが低減できることにより、信号品質の劣化を低減することができる積層バリスタを提供することができ、多連型の積層バリスタの製造方法等に有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施の形態における選別装置の概略を示すブロック図
【図２】一般的な多連型積層バリスタの一部切欠斜視図
【図３】図２の多連型積層バリスタの製造方法を説明するための分解斜視図
【図４】差動イントラペア・スキュー測定に使用した差動伝送回路のブロック図
【図５】（ａ）一実施の形態で選別した多連型積層バリスタを図４に示す回路に用いた場合のスキュー測定結果を示す図、（ｂ）比較例の多連型積層バリスタを図４に示す回路に用いた場合のスキュー測定結果を示す図
【符号の説明】
【００３６】
１１  素子整列部
１２  静電容量測定部
１３  演算部
１４  選別部
２１  積層バリスタ
２２  半導体セラミック層
２３  内部電極
２４  外部電極
３１  グリーンシート
３２  内部電極
３３  保護層
４１  信号発生ＩＣ
４２  コネクタ
４３  オシロスコープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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