(57)【要約】【課題】スーパージャンクション構造の半導体装置の耐圧を向上させる。【解決手段】半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが、交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、半導体装置の中心領域に第１の半導体層と第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、素子領域の周辺であって、トランジスタが形成されていない終端領域を有し、終端領域におけるドリフト層のキャリアライフタイムが、素子領域におけるドリフト層のキャリアライフタイムの１／５以下であることを特徴とする半導体装置を提供することにより上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、
前記半導体装置の中心領域に前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって、前記トランジスタが形成されていない終端領域を有し、
前記終端領域における前記ドリフト層の抵抗値が、前記素子領域における前記ドリフト層の抵抗値よりも高く、且つ不純物濃度で決まる抵抗値よりも高くされていることを特徴とする半導体装置。
【請求項２】
前記終端領域における前記ドリフト層のキャリアライフタイムが、前記素子領域における前記ドリフト層のキャリアライフタイムの１／５以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記終端領域における前記ドリフト層のキャリアライフタイムは、１〔μｓ〕以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記終端領域における前記ドリフト層においては、前記ピラー構造が形成されていないことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記終端領域における前記ドリフト層は、電子線照射、プロトン照射、ヘリウム照射、重金属の拡散させていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、高耐圧構造の電力用の半導体装置に関するものである。
【背景技術】
【０００２】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化に対する性能改善が注力されている。その中で、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、その高速スイッチング性能を有し、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るためには、Ｎ型ベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
パワーＭＯＳＦＥＴのオン抵抗は、伝導層（Ｎ型ドリフト層）部分の電気抵抗に大きく依存する。そして、このＮ型ドリフト層の電気抵抗を決定する不純物濃度は、Ｐ型ベースとＮ型ドリフト層により形成されるＰＮ接合の耐圧に対応するため、上限を有している。従って、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子の材料により決定されるため限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現につながる。
【０００５】
この問題を解決するために、スーパージャンクション構造と呼ばれる、Ｎ型ドリフト層（Ｎ型ピラー層）にＰ型ドリフト層（Ｐ型ピラー層）を埋め込んだ構造が知られている。具体的には、特許文献１、２において、ドリフト層として、不純物濃度を高めたＮ型の領域とＰ型の領域とを交互に配置した並列ＰＮ層により形成され、オフ状態のときは、空乏化して耐圧を維持する構造の半導体装置が開示されている。
【０００６】
特許文献１、２に記載されている半導体装置において、Ｎ型ピラー層、Ｐ型ピラー層を形成する方法としては、Ｎ型半導体層をエピタキシャル成長により形成し、レジストパターンを形成し、Ｂ等のイオン注入することによりＰ型半導体領域を形成し、レジストパターンを除去する一連のプロセスを繰り返した後、熱拡散によりＰ型ピラー層、Ｎ型ピラー層を交互に形成する方法が開示されている。
【０００７】
このようなＰ型ピラー層、Ｎ型ピラー層を交互に形成した半導体装置では、トランジスタの形成される素子領域と、その周囲を取り囲むトランジスタの形成されていない終端領域を有している。終端領域にＰ型ピラー層、Ｎ型ピラー層を交互に形成した場合では、Ｐ型ピラー層における不純物量と、Ｎ型ピラー層における不純物量とが等しい場合、素子領域よりも終端領域の耐圧が低下し、半導体装置全体を破壊してしまうという問題があった。
【０００８】
一方、素子領域のみＰ型ピラー層、Ｎ型ピラー層を交互に形成し、終端領域にはＰ型ピラー層、Ｎ型ピラー層を交互に形成しない半導体装置においては、終端領域における耐圧を高めるため、終端領域を高抵抗層により形成するが、この場合、素子領域に対して終端領域の耐圧を高めただけでは、素子領域におけるトランジスタにおける内蔵ダイオードの逆回復時に、終端領域に過剰に蓄積されたキャリアが十分排出されずに、この場合においても、半導体装置全体を破壊してしまう。
【特許文献１】特開２０００−４０８２２号
【特許文献２】特開２００１−１６８０３６号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置の高耐圧化を目的とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る半導体装置は、半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記半導体装置の中心領域に前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって、前記トランジスタが形成されていない終端領域を有し、前記終端領域における前記ドリフト層の抵抗値が、前記素子領域における前記ドリフト層の抵抗値よりも高く、且つ不純物濃度で決まる抵抗値よりも高くされていることを特徴とする。
【００１１】
また、本発明の一の態様に係る半導体装置は、半導体基板上に柱状の第１導電型の第１の半導体層と第２導電型の第２の半導体層とが、交互に周期的に形成されたピラー構造のドリフト層を有する半導体装置であって、前記半導体装置の中心領域に前記第１の半導体層と前記第２の半導体層とにより構成されるトランジスタが複数配列されている素子領域と、前記素子領域の周辺であって、前記トランジスタが形成されていない終端領域を有し、前記終端領域における前記ドリフト層のキャリアライフタイムが、前記素子領域における前記ドリフト層のキャリアライフタイムの１／５以下であることを特徴とする。
【発明の効果】
【００１２】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置を容易に高耐圧にすることができる。
【発明を実施するための最良の形態】
【００１３】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。本実施の形態における半導体装置を図１に示す。本実施における半導体装置は、電力用半導体装置であって、素子領域１と終端領域２により構成されている。
【００１４】
素子領域１において形成されるトランジスタは、Ｎ型ドリフト層１１と、このＮ型ドリフト層１１中に形成される複数のＰ型ピラー層１２から構成されるスーパージャンクション構造を有している。Ｎ型ドリフト層１１の一方の表面（図１において、下側の表面）に、Ｎ型ドリフト層１１よりも不純物濃度の高いＮ＋型ドレイン層１３が形成され、Ｎ＋型ドレイン層１３の表面には、不図示のドレイン電極が形成されている。尚、本実施の形態では、ドリフト層１４は、Ｎ型ドリフト層１１とＰ型ピラー層１２からなり、また、ドリフト層１４は、素子領域１に形成されるドリフト層１４Ａと、終端領域２に形成されるドリフト層１４Ｂからなる。また、Ｎ型ドリフト層１１とＮ＋型ドレイン層１３の形成方法は、Ｎ型ドリフト層１１の片面に不純物を拡散する方法や、Ｎ＋型ドレイン層１３を基板としてＮ型ドリフト層１１を結晶成長させる方法により形成される。
【００１５】
Ｎ型ドリフト層１１においてＮ＋型ドレイン層１３の形成されていない面は、上述のとおり、Ｐ型ピラー層１２が周期的に形成される。尚、隣接するＰ型ピラー層１２とＰ型ピラー層１２の間に形成されているＮ型ドリフト層１１を別途Ｎ型ピラー層１１Ｂと称する。Ｐ型ピラー層１２の表面に広がる領域には、イオン注入によりＰ型ベース層１５が形成される。Ｐ型ベース層１５は、図面に対し垂直方向に延在するようにストライプ上に形成されている。このように形成された各々のＰ型ベース層１５の表面には、２ヶ所のＮ型ソース層１６が図面に対し垂直方向に延在するように形成されている。
【００１６】
更に、隣接するＰ型ベース層１５とＰ型ベース層１５とに挟まれたＮ型ドリフト層１１の表面、即ち、隣接するＮ型ソース層１６とＮ型ソース層１６との間であって、その間にＰ型ベース層１５に挟まれたＮ型ドリフト層１１を有する表面領域には、ゲート絶縁膜１８が形成される。このゲート絶縁膜１８は、例えば、膜厚が約０．１〔μｍ〕の酸化シリコン膜からなるものである。更に、ゲート絶縁膜１８上には、ゲート電極１９が形成されており、ゲート電極１９同士が接続されている。また、ゲート電極１９上には、層間絶縁膜２０が形成されている。
【００１７】
ゲート電極１９とゲート電極１９との間に挟まれた領域においては、Ｐ型ベース層１５及び、このＰ型ベース層１５内に設けられた２つのＮ型ソース層１６と接するように、ソース電極１７が形成される。ソース電極１７は層間絶縁膜２０を覆うように形成されており、各々と接続されている。また、ソース電極１７とゲート電極１９とは、層間絶縁膜２０を介し電気的に絶縁がとられている。
【００１８】
一方、終端領域２においても、Ｎ型ドリフト層１１（Ｎ型ピラー層を含む）及びＰ型ピラー層１２が形成されており、スーパージャンクション構造が形成されている。
【００１９】
終端領域２において、Ｎ型ドリフト層１１及びＰ型ピラー層１２の形成されている素子領域１の近傍の表面には、イオン注入によりＰ＋型ガードリング層２１が形成されており、Ｐ＋型ガードリング層２１の表面は、ソース電極１７と接触している。
【００２０】
また、終端領域２において、Ｐ＋型ガードリング層２１に接し、素子領域１に対し反対側に広がるように、表面にＰ型リサーフ層２２が形成される。
【００２１】
終端領域２におけるＰ型リサーフ層２２、Ｎ型ドリフト層１１、Ｐ型ピラー層１２の表面には、層間絶縁膜２３が形成されており、その内部には、ゲート電極１９との接続のためのフィールドプレート２４が形成され、ゲート端子３１と接続されている。
【００２２】
尚、終端領域２においては、Ｎ型ドリフト層１１とＰ型ピラー層１２は、全ての領域に形成されるのではなく、素子領域１から一定の範囲の領域に形成されており、その周辺となる領域には、Ｐ型ピラー層１２の形成されていない、Ｎ型ドリフト層１１のみからなる領域が形成されている。更に、その周囲の領域の表面には、フィールドストップ層となる高濃度のＰ型領域２５が形成されている。
【００２３】
ここで、本実施の形態に係る半導体装置は、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムが、素子領域１のドリフト層１４Ａにおけるキャリアライフタイムの１／５以下の値となるように構成されている。
【００２４】
具体的には、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なう。これにより、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を素子領域１のドリフト層１４Ａにおけるキャリアライフタイムの値よりも低くしているのである。このように、終端領域２のドリフト層１４Ｂにおけるキャリアライフタイムの値を低くすることにより、逆バイアス時における漏れ電流を増大させることなく、この終端領域２におけるアバランシェ耐量を高めるとともに、トランジスタの内蔵ダイオードの逆回復時における逆回復特性を改善することができ、半導体装置における全体の耐圧を高めることができる。
【００２５】
なお、本実施の形態では、終端領域２におけるキャリアライフタイムは、１〔μｓ〕以下であることが好ましい。
【００２６】
また、本実施の形態を別の側面から捉えるならば、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域２のドリフト層１４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なうことにより、終端領域２のドリフト層１４Ｂにおける抵抗の値を素子領域１における抵抗の値よりも高くなるように構成されている。このように、終端領域２のドリフト層１４Ｂにおける抵抗値を高くすることにより、半導体装置における全体の耐圧を高めることができる。
【００２７】
〔第２の実施の形態〕
本発明における第２の実施の形態を以下に記載する。本実施の形態における半導体装置を図２に示す。本実施における半導体装置は、電力用半導体装置であって、素子領域５１と終端領域５２により構成されている。
【００２８】
素子領域５１において形成されるトランジスタは、Ｎ型ドリフト層６１と、このＮ型ドリフト層６１中に形成される複数のＰ型ピラー層６２から構成されるスーパージャンクション構造を有している。この実施の形態では、図２に示すように、Ｐ型ピラー層６２がＮ型ドリフト層の底部まで達しているのが好適である。
【００２９】
Ｎ型ドリフト層６１の一方の表面（図２において、下側の表面）に、Ｎ型ドリフト層６１よりも不純物濃度の高いＮ＋型ドレイン層６３が形成され、Ｎ＋型ドレイン層６３の表面には、不図示のドレイン電極が形成されている。尚、本実施の形態では、ドリフト層６４はＮ型ドリフト層６１とＰ型ピラー層６２からなり、また、ドリフト層６４は、素子領域５１に形成されるドリフト層６４Ａと、終端領域５２に形成されるドリフト層６４Ｂからなる。
【００３０】
Ｎ型ドリフト層６１には、上述のとおり、Ｐ型ピラー層６２が周期的に形成される。尚、隣接するＰ型ピラー層６２とＰ型ピラー層６２の間に形成されているＮ型ドリフト層６１を別途Ｎ型ピラー層６１Ｂと称する場合もある。Ｐ型ピラー層６２の表面に広がる領域には、イオン注入によりＰ型ベース層６５が形成される。
【００３１】
Ｐ型ベース層６５は、図面に対し垂直方向に延在するようにストライプ上に形成されている。このように形成された各々のＰ型ベース層６５の表面には、２ヶ所のＮ型ソース層６６が図面に対し垂直方向に延在するように形成されている。
【００３２】
更に、隣接するＰ型ベース層６５とＰ型ベース層６５とに挟まれたＮ型ドリフト層６１の表面、即ち、隣接するＮ型ソース層６６とＮ型ソース層６６との間であって、その間にＰ型ベース層６５に挟まれたＮ型ドリフト層６１を有する表面領域には、ゲート絶縁膜６８が形成される。
【００３３】
このゲート絶縁膜６８は、例えば、膜厚が約０．１〔μｍ〕の酸化シリコン膜からなるものである。更に、ゲート絶縁膜６８上には、ゲート電極６９が形成されており、ゲート電極６９同士が接続されている。また、ゲート電極６９上には、層間絶縁膜７０が形成されている。
【００３４】
ゲート電極６９とゲート電極６９との間に挟まれた領域においては、Ｐ型ベース層６５及び、このＰ型ベース層６５内に設けられた２つのＮ型ソース層６６と接するように、ソース電極６７が形成される。ソース電極６７は層間絶縁膜７０を覆うように形成されており、各々と接続されている。また、ソース電極６７とゲート電極６９とは、層間絶縁膜７０を介し電気的に絶縁がとられている。
【００３５】
一方、終端領域５２においては、素子領域５１に最も近接している領域にトランジスタを構成することのないＰ型ピラー層６２が設けられている他は、Ｐ型ピラー層６２は設けられていない。すなわち、この実施の形態の半導体装置の終端領域５２には、スーパージャンクション構造は形成されていない。このため、本実施の形態では、終端領域５２を形成するＮ型ドリフト層６１Ｂの不純物濃度が、素子領域５１中のＮ型ピラー層６１Ｂの不純物濃度よりも大きくされている。
【００３６】
また、終端領域５２では、終端領域５２に設けられたＰ型ピラー層６２から、終端方向（素子領域５１とは反対方向）にＰ型ガードリング層７２が設けられており、Ｐ型ガードリング層７２には高濃度のＰ＋型領域７１が形成されており、このＰ＋型領域７１の表面は、ソース電極６７と接触している。
【００３７】
また、Ｐ型ガードリング層７２のさらに終端方向には、ガードリング層７５が複数設けられている。
【００３８】
終端領域５２におけるＰ型ガードリング層７２、Ｎ型ドリフト層６１、ガードリング層７５の表面には、層間絶縁膜７３が形成されており、その内部には、ゲート電極６９との接続のためのフィールドプレート７４が形成され、ゲート端子８１と接続されている。ここで、本実施の形態に係る半導体装置は、終端領域５２のドリフト層６４Ｂにおけるキャリアライフタイムが、素子領域５１のドリフト層６４Ａにおけるキャリアライフタイムの１／５以下の値となるように構成されている。
【００３９】
具体的には、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域５２のドリフト層６４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なう。これにより、終端領域５２のドリフト層６４Ｂにおけるキャリアライフタイムの値を素子領域５１のドリフト層６４Ａにおけるキャリアライフタイムの値よりも低くしているのである。このように、終端領域５２のドリフト層６４Ｂにおけるキャリアライフタイムの値を低くすることにより、逆バイアス時における漏れ電流を増大させることなく、この終端領域２におけるアバランシェ耐量を高めるとともに、トランジスタの内蔵ダイオードの逆回復時における逆回復特性を改善することができ、半導体装置における全体の耐圧を高めることができる。
【００４０】
なお、本実施の形態では、終端領域２におけるキャリアライフタイムは、１〔μｓ〕以下であることが好ましい。
【００４１】
また、本実施の形態を別の側面から捉えるならば、本実施の形態における半導体装置を製造するプロセスの途中において、終端領域５２のドリフト層６４Ｂに、電子線照射、プロトン照射、ヘリウム照射或いはＰｔ等の重金属を表面に付着させた後、熱拡散を行なうことにより、終端領域５２のドリフト層６４Ｂにおける抵抗の値を素子領域５１における抵抗の値よりも高くなるよう構成されている。このように、終端領域５２のドリフト層６４Ｂにおける抵抗値を高くすることにより、半導体装置における全体の耐圧を高めることができる。
【００４２】
以上より、スーパージャンクション構造のＭＯＳトランジスタにおいて、逆バイアス時の漏れ電流を大きく増大させることなく、耐圧を向上させることができる。
【００４３】
［本実施の形態の製造方法］
次に、本実施の形態におけるドリフト層１４（第１の実施の形態）又は６４（第２の実施の形態）の製造方法を、図３〜図８を参照して説明する。
【００４４】
なお、以下では、参照符号として第１の実施の形態のものを用いて説明するが、いずれの方法も、第２の実施の形態の半導体装置の製造にも適用可能である。
【００４５】
まず、第１の製造方法を、図３を参照して説明する。まず、図３（ａ）に示すように、Ｎ＋型ドレイン層１３上に、Ｎ型ドリフト層１１となるＮ型エピタキシャル層１１１を薄く堆積させる。このＮ型エピタキシャル層１１１上にマスクＭ１を形成し、フォトリソグラフィ法により、このマスクＭ１に等間隔にストライプ状の開口を形成する（開口は、図３では紙面垂直方向を長手方向とするストライプ形状として表現されている）。そして、このマスクＭ１をマスクとして、Ｎ型エピタキシャル層１１１にボロン（Ｂ）をイオン注入する。
【００４６】
その後、図３（ｂ）に示すように、このＮ型エピタキシャル層１１１上に、更にＮ型ドリフト層１１となるＮ型エピタキシャル層１１２を薄く堆積させる。その後、図３（ａ）、（ｂ）に示した手順を繰り返すことにより、図３（ｃ）に示すように、ボロンが等間隔のストライプ状にイオン注入された複数層のＮ型エピタキシャル層１１１〜１１５が堆積される。
【００４７】
その後、このＮ型エピタキシャル層１１１〜１１５に対し熱処理が加えられることにより、イオン注入されたボロンが拡散して上下方向に接続される。これにより、図３（ｄ）に示すように、Ｐ型ピラー層１２が形成される一方、このＰ型ピラー層１２の間のＮ型ドリフト層１１により、Ｎ型ピラー層が形成され、これによりスーパージャンクション構造が得られる。なお、図３では、Ｎ型エピタキシャル層に対しＰ型不純物（ボロン他）のイオン注入を行う例を示したが、これとは逆に、Ｐ型エピタキシャル層を堆積し、ここにＮ型不純物（リン）をイオン注入する方法も可能である。
【００４８】
次に、第２の製造方法を図４を参照して説明する。まず、図４（ａ）に示すように、Ｎ＋型ドレイン層１３上に、Ｎ型ドリフト層１１となるＮ型エピタキシャル層１１１を薄く堆積させる。このＮ型エピタキシャル層１１１上にマスクＭ１を形成し、フォトリソグラフィ法により、このマスクＭ１に等間隔にストライプ状の開口を形成する（開口は、図４では紙面垂直方向を長手方向とするストライプ形状として表現されている）。そして、このマスクＭ１をマスクとして、Ｎ型エピタキシャル層１１１にボロン（Ｂ）をイオン注入する。
【００４９】
続いて、図４（ｂ）に示すように、このマスクＭ１を剥離し、ボロンが注入された領域の中間の領域上に開口を有するマスクＭ２を新たに形成する。そして、このマスクＭ２をマスクとして、Ｎ型エピタキシャル層１１１にリン（Ｐ）をイオン注入する。従って、Ｎ型エピタキシャル層１１１には、ボロンの注入領域、及びリンの注入領域が、横方向に交互に形成される。
【００５０】
その後、図４（ｃ）に示すように、薄いエピタキシャル層１１２〜１１５の堆積と、図４（ａ）（ｂ）で説明した２種類のイオン注入の工程を繰り返す。そして、熱行程が加えられることにより、これらイオン注入領域が拡散して上下方向に接続され、図４（ｄ）に示すように、Ｎ型ピラー層とＰ型ピラー層１２が交互に形成されたスーパージャンクション構造を有するドリフト層が完成する。この第２の製造方法によれば、Ｐ型ピラー層１２と共に、Ｎ型ドリフト層１１の不純物濃度を独立して制御することが可能であるため、第２の実施の形態の半導体装置の製造に好適である。
【００５１】
次に、第３の製造方法を図５を参照して説明する。この方法は、図５（ａ）に示すように、ドリフト層１１に対し、等間隔に開口を有するマスクＭ３を用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）によりトレンチを形成し、この後、このトレンチ内も含めたＮ型ドリフト層１１上に、Ｐ型の半導体層１２´を堆積させる。そして、ＣＭＰ法（Chemical Mechanical Polishing）を用いて、トレンチ外の半導体層１２´を除去することにより、同様にスーパージャンクション構造を得ることができる。
【００５２】
次に、第４の製造方法を図６を参照して説明する。この方法は、ｎ＋型ドレイン層１１上に形成されたｉ型エピタキシャル層１１６に対し、マスクＭ４を用いたＲＩＥにより等間隔のトレンチを形成した後（図６（ａ））、このトレンチの側壁に対し、回転イオン注入法を用いて斜め方向からボロン（Ｂ）をイオン注入する。これにより、ｉ型エピタキシャル層１１６は、Ｐ型層に変化する。
【００５３】
続いて、同じトレンチの側壁に対し、回転イオン注入法を用いて、斜め方向からリン（ｐ）をイオン注入する。このとき、加速電圧はボロンのイオン注入の場合（図６（ｂ）よりも弱くする）。これにより、トレンチ間のメサ状の部分に、Ｎ型ピラー層１１、Ｐ型ピラー層１２、及びＮ型ピラー層１１の３層が交互に形成される。その後、図６（ｄ）に示すように、トレンチ内を含めたピラー層１１，１２上に絶縁膜を埋め込む。この第６の方法の場合、Ｐ型ピラー層１２だけでなく、Ｎ型ピラー層１１の不純物濃度を制御することが容易であり、第２の実施の形態の製造にも好適である。なお、ボロンとヒ素を同時にイオン注入して、拡散係数の違いにより熱行程を経て同様なＮ型ピラー層１２、Ｐ型ピラー層１２を形成することも可能である。
【００５４】
次に、第５の製造方法を、図７を参照して説明する。この方法は、トレンチを形成してその側壁にイオン注入を行う点は第４の製造方法と同一である。ただし、この第５の製造方法では、回転イオン注入法に代え、気相拡散法を用いている点で第４の製造方法と異なっている。
【００５５】
次に、第６の製造方法を、図８を参照して説明する。この方法は、Ｎ型ドリフト層１１上に等間隔に開口を有するマスクＭ１を形成し、この開口を介して加速電圧を変えてイオン注入を行うことにより、Ｐ型ピラー層１２を形成するものである。この方法によれば、薄いＮ型エピタキシャル層を堆積させる工程と、その上にマスクを形成してイオン注入を繰り返す必要がなく、工程数を削減することが可能である。
【００５６】
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
【図面の簡単な説明】
【００５７】
【図１】第１の実施の形態における半導体装置の構造断面図を示す。
【図２】第２の実施の形態における半導体装置の構造断面図を示す。
【図３】本実施の形態の第１の製造工程を示す。
【図４】本実施の形態の第２の製造工程を示す。
【図５】本実施の形態の第３の製造工程を示す。
【図６】本実施の形態の第４の製造工程を示す。
【図７】本実施の形態の第５の製造工程を示す。
【図８】本実施の形態の第６の製造工程を示す。
【符号の説明】
【００５８】
１・・・素子領域、２・・・終端領域、１１・・・Ｎ型ドリフト層、１２・・・Ｐ型ピラー層、１３・・・Ｎ＋型ドレイン層、１４・・・ドリフト層、１５・・・Ｐ型ベース層、１６・・・Ｎ型ソース層、１７・・・ソース電極、１８・・・ゲート絶縁膜、１９・・・ゲート電極、２０・・・層間絶縁膜、２１・・・Ｐ＋型ガードリング層、２２・・・Ｐ型リサーフ層、２３・・・層間絶縁膜、２４・・・フィールドプレート、３１・・・ゲート端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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