(57)【要約】【課題】オーバーライト状態の発生を抑え、均一な濃度の表示を得ることができる電気泳動表示装置を提供する。【解決手段】本発明の電気泳動表示装置は、画素４０ごとに、画素電極３５と、第１のラッチ回路ＬＡＴ１と、第１のラッチ回路ＬＡＴ１に接続された第１の選択トランジスタＳＴ１と、第２のラッチ回路ＬＡＴ２と、第２のラッチ回路ＬＡＴ２に接続された第２の選択トランジスタＳＴ２と、第１のラッチ回路ＬＡＴ１に接続された第１のスイッチ回路ＳＣ１と、第２のラッチ回路ＬＡＴ２及び第１のスイッチ回路ＳＣ１並びに画素電極３５に接続された第２のスイッチ回路ＳＣ２とが設けられており、第１のスイッチ回路ＳＣ１に接続された第１及び第２の制御線９１、９２を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、
前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、
前記第１のスイッチ回路に接続された第１及び第２の制御線を有することを特徴とする電気泳動表示装置。
【請求項２】
前記第２のスイッチ回路がトランスミッションゲートであり、
前記トランスミッションゲートの入力端子に前記第１のスイッチ回路の出力端子が接続される一方、出力端子には前記画素電極が接続されていることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記第２のスイッチ回路に接続された第３の制御線を有することを特徴とする請求項１に記載の電気泳動表示装置。
【請求項４】
前記第２のスイッチ回路が第１及び第２のトランスミッションゲートを備えており、
前記第１のトランスミッションゲートの入力端子に前記第１のスイッチ回路の出力端子が接続され、
前記第２のトランスミッションゲートの入力端子に前記第３の制御線が接続され、
前記第１及び第２のトランスミッションゲートの出力端子に前記画素電極が接続されていることを特徴とする請求項３に記載の電気泳動表示装置。
【請求項５】
前記画素電極とともに前記電気泳動素子を挟持する対向電極を有し、
前記第３の制御線には、前記対向電極に入力される信号と同期した信号を入力可能であることを特徴とする請求項３又は４のいずれか１項に記載の電気泳動表示装置。
【請求項６】
前記第１のメモリ回路のデータ入力端子に前記第１のスイッチング素子を介して接続された第１のデータ線と、
前記第２のメモリ回路のデータ入力端子に前記第２のスイッチング素子を介して接続された第２のデータ線と、
を有することを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。
【請求項７】
前記第２のデータ線に供給される制御信号に対応する画素制御データを生成する画像解析部を備え、
前記画像解析部は、表示対象である第１の前記画像データと前記第１の画像データの直前の第２の前記画像データとを、同一の前記画素に対応する画素データ同士で比較し、
前記画素データ同士の比較において階調が一致する場合と不一致の場合とで階調を異ならせて制御用画素データを生成することで、前記制御用画素データのデータ列からなる前記画素制御データを生成する
ことを特徴とする請求項６に記載の電気泳動表示装置。
【請求項８】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、前記第１のスイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置の駆動方法であって、
前記第１のスイッチング素子を介して前記第１のメモリ回路に入力される画像信号が、前記第１のメモリ回路に保持されている画像信号と同一の階調であるとき、
前記第２のメモリ回路に、前記第２のスイッチ回路をオフ状態とする信号を出力させる制御信号を入力する
ことを特徴とする電気泳動表示装置の駆動方法。
【請求項９】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、前記第１のスイッチ回路に接続された第１及び第２の制御線と、前記第２のスイッチ回路に接続された第３の制御線と、を有する電気泳動表示装置の駆動方法であって、
前記第１のスイッチング素子を介して前記第１のメモリ回路に入力される画像信号が、前記第１のメモリ回路に保持されている画像信号と同一の階調であるとき、
前記第２のメモリ回路に、前記第２のスイッチ回路を介して前記第３の制御線と前記画素電極とを接続する信号を出力させる制御信号を入力する
ことを特徴とする電気泳動表示装置の駆動方法。
【請求項１０】
前記画素電極とともに前記電気泳動素子を挟持する対向電極が前記基板に形成されており、
前記第３の制御線に、前記対向電極に入力される信号と同期した信号を入力することを特徴とする請求項９に記載の電気泳動表示装置の駆動方法。
【請求項１１】
前記表示部に画像を表示させるステップにおいて、前記第３の制御線をハイインピーダンス状態に保持することを特徴とする請求項９に記載の電気泳動表示装置の駆動方法。
【請求項１２】
請求項１から７のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置とその駆動方法、及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものであった。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたＳＲＡＭ（画素ＳＲＡＭ回路）に、白黒二値のいずれかを電位（ハイレベル／ローレベル）として記憶する。そして、記憶された電位に基づく電圧をマイクロカプセルに印加することで表示を行っていた。
そして、この種の電気泳動表示装置において表示画像の更新を行うと、表示領域における表示の濃度が不均一になるという問題があった。これは、表示画像の更新動作時に、黒表示又は白表示を維持する画素において更新前の画像を表示するときと同方向の電界が再度マイクロカプセルに作用するため、表示が変更される画素に比べてマイクロカプセルに電界が作用する時間が長くなるためである。これにより、黒表示がより黒く、白表示がより白くなってしまうオーバーライト状態となる。また、このようなオーバーライトされた画素では、表示色を反転させる場合に電気泳動粒子が移動しにくくなり、表示させた色の濃度が不足して表示領域に濃度のむらを生じるという問題もあった。
さらには、長時間にわたり同一色が維持されると、マイクロカプセルに一方向の電界が作用し続けることになり、対向電極を構成するＩＴＯ（インジウム錫酸化物）に電気化学反応による変色や腐食が生じやすくなり、信頼性上の問題となる場合があった。
【０００４】
本発明は、上記従来技術の問題点に鑑み成されたものであって、オーバーライト状態の発生を抑え、均一な濃度の表示を得ることができる電気泳動表示装置とその駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、前記第１のスイッチ回路に接続された第１及び第２の制御線を有することを特徴とする。
【０００６】
この構成によれば、第１のメモリ回路と第１のスイッチ回路とによって第１又は第２の制御線と、第２のスイッチ回路との接続状態をスイッチングすることができ、さらに、第２のメモリ回路と第２のスイッチ回路とにより、第１のスイッチ回路と画素電極との接続状態をスイッチングすることができる。したがって、画素電極に対して第１の制御線の電位、又は第２の制御線の電位を入力できるのに加えて、ハイインピーダンス状態とすることも可能になる。すなわち、電気泳動素子に対して印加する電圧を２種類選択することができるとともに、電気泳動素子に対して電圧を印加しない状態を選択することが可能である。
よって、画素の表示状態が変化しない場合に、電気泳動素子に電圧を印加しない状態を選択することで、電気泳動素子に同一方向の電界が繰り返し作用するのを回避することができ、画素がオーバーライトされるのを防ぐことができる。
以上から、本発明によれば、均一な濃度の表示を得ることができる電気泳動表示装置を提供することができる。
【０００７】
前記第２のスイッチ回路がトランスミッションゲートであり、前記トランスミッションゲートの入力端子に前記第１のスイッチ回路の出力端子が接続される一方、出力端子には前記画素電極が接続されている構成とすることができる。
すなわち、第２のスイッチ回路は１つのトランスミッションゲートを用いて構成することができる。トランスミッションゲートをオフ状態とすることで、画素電極をハイインピーダンス状態とすることができ、電気泳動素子に電界が作用しない状態を容易に実現できる。
【０００８】
前記第２のスイッチ回路に接続された第３の制御線を有する構成とすることもできる。
この場合、第２のスイッチ回路は、第１のスイッチ回路及び第３の制御線と、画素電極との接続状態をスイッチングする。第３の制御線を備えることで、画素電極に対して３種類の電位を入力可能になり、駆動形態の選択幅が広がる。
【０００９】
前記第２のスイッチ回路が第１及び第２のトランスミッションゲートを備えており、前記第１のトランスミッションゲートの入力端子に前記第１のスイッチ回路の出力端子が接続され、前記第２のトランスミッションゲートの入力端子に前記第３の制御線が接続され、前記第１及び第２のトランスミッションゲートの出力端子に前記画素電極が接続されていることが好ましい。
このように、第２のスイッチ回路を２つのトランスミッションゲートにより構成することもできる。
【００１０】
前記画素電極とともに前記電気泳動素子を挟持する対向電極を有し、前記第３の制御線には、前記対向電極に入力される信号と同期した信号を入力可能であることが好ましい。
このような構成とすることで、画素電極と共通電極とを同電位とした状態を選択可能になる。この状態においても、電気泳動素子には電圧が印加されないため、画素のオーバーライトを効果的に防ぐことが可能である。
【００１１】
前記第１のメモリ回路のデータ入力端子に前記第１のスイッチング素子を介して接続された第１のデータ線と、前記第２のメモリ回路のデータ入力端子に前記第２のスイッチング素子を介して接続された第２のデータ線と、を有することが好ましい。
このような構成とすることで、第１及び第２のメモリ回路にそれぞれ異なる信号を入力することができる構成を容易に実現することができる。また、第１及び第２のスイッチング素子のオンオフを制御する制御端子が、同一の信号配線に接続されていることがより好ましい。この場合には、第１及び第２のメモリ回路に対して同時に信号を入力することができ、簡便な駆動方法を採用できる。
【００１２】
前記第２のデータ線に供給される制御信号に対応する画素制御データを生成する画像解析部を備え、前記画像解析部は、表示対象である第１の前記画像データと前記第１の画像データの直前の第２の前記画像データとを、同一の前記画素に対応する画素データ同士で比較し、前記画素データ同士の比較において階調が一致する場合と不一致の場合とで階調を異ならせた制御用画素データを生成することで、前記制御用画素データのデータ列からなる前記画素制御データを生成する構成とすることができる。
このような構成とすることで、第２のデータ線に供給する制御信号を、画像データに基づいて生成することができる電気泳動表示装置を実現できる。
【００１３】
次に、本発明の電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、前記第１のスイッチ回路に接続された第１及び第２の制御線を有する電気泳動表示装置の駆動方法であって、前記第１のスイッチング素子を介して前記第１のメモリ回路に入力される画像信号が、前記第１のメモリ回路に保持されている画像信号と同一の階調であるとき、前記第２のメモリ回路に、前記第２のスイッチ回路をオフ状態とする信号を出力させる制御信号を入力することを特徴とする。
【００１４】
この駆動方法によれば、画素の階調が変更されないときに、画素電極をハイインピーダンス状態とすることができるので、電気泳動素子に同一方向の電界が繰り返し作用するのを回避でき、画素がオーバーライトされるのを防止することができる。したがって、均一な濃度の高画質の表示が可能になる。
【００１５】
また本発明の電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、第１のメモリ回路と、前記第１のメモリ回路に接続された第１のスイッチング素子と、第２のメモリ回路と、前記第２のメモリ回路に接続された第２のスイッチング素子と、前記第１のメモリ回路に接続された第１のスイッチ回路と、前記第２のメモリ回路及び前記第１のスイッチ回路並びに前記画素電極に接続された第２のスイッチ回路と、を備え、前記第１のスイッチ回路に接続された第１及び第２の制御線と、前記第２のスイッチ回路に接続された第３の制御線と、を有する電気泳動表示装置の駆動方法であって、前記第１のスイッチング素子を介して前記第１のメモリ回路に入力される画像信号が、前記第１のメモリ回路に保持されている画像信号と同一の階調であるとき、前記第２のメモリ回路に、前記第２のスイッチ回路を介して前記第３の制御線と前記画素電極とを接続する信号を出力させる制御信号を入力することを特徴とする。
【００１６】
この駆動方法によれば、画素の階調が変更されないときに、画素電極に対して第３の制御線の電位を入力することができる。これにより、第１の階調及び第２の階調に対応する電位を入力する第１及び第２の制御線とは異なる電位を画素電極に入力することができるので、第３の制御線の電位を適切に選択することで、電気泳動素子に同一方向の電界が繰り返し作用するのを回避でき、画素がオーバーライトされるのを防止することができる。したがって、均一な濃度の高画質の表示が可能になる。
【００１７】
前記画素電極とともに前記電気泳動素子を挟持する対向電極が前記基板に形成されており、前記第３の制御線に、前記対向電極に入力される信号と同期した信号を入力することが好ましい。
これにより、画素の階調が変更されないときに、画素電極と共通電極とを同電位とすることができるので、電気泳動素子に電界が作用せず、画素がオーバーライトされるのを防止することができる。
【００１８】
前記表示部に画像を表示させるステップにおいて、前記第３の制御線をハイインピーダンス状態に保持することもできる。この場合にも、電気泳動素子には実質的に電界が作用しないため、画素がオーバーライトされるのを防止することができる。
【００１９】
次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、高画質で信頼性に優れた表示装置を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の一実施形態であるアクティブマトリクス方式の電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２１】
（第１の実施形態）
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、上記の回路を総合的に制御する。
【００２２】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数の第１のデータ線６８及び複数の第２のデータ線６９と、が形成されている。第１のデータ線６８と走査線６６との交差位置に対応して画素４０が設けられている。
【００２３】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択する。走査線駆動回路６１は、選択した走査線６６を介して、画素４０に設けられた第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２（図２参照）にオンタイミングを規定する選択信号を供給する。
【００２４】
データ線駆動回路６２は、ｎ本の第１のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）と、ｎ本の第２のデータ線６９（Ｐ１、Ｐ２、…、Ｐｎ）とを介して各々の画素４０に接続されている。データ線駆動回路６２は、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を第１のデータ線６８を介して画素４０に供給する。
また、データ線駆動回路６２は、コントローラ６３の制御のもと、画素４０の各々に対応する動作制御のための制御信号を第２のデータ線６９を介して画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【００２５】
表示部５にはまた、共通電源変調回路６４から延びる５本のグローバル配線（低電位電源線４９、高電位電源線５０、第１の制御線９１、第２の制御線９２、及び第３の制御線９３）が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。また、共通電源変調回路６４は、複数の画素４０に共通の共通電極３７（図３参照）と接続され、共通電極３７に対する電位Ｖcomの供給及び共通電極３７のハイインピーダンス化を行う。
【００２６】
図２は、画素４０の回路構成図である。
画素４０には、第１の選択トランジスタＳＴ１（第１のスイッチング素子）と、第１のラッチ回路ＬＡＴ１（第１のメモリ回路）と、第１のスイッチ回路ＳＣ１と、第２の選択トランジスタＳＴ２（第２のスイッチング素子）と、第２のラッチ回路ＬＡＴ２（第２のメモリ回路）と、第２のスイッチ回路ＳＣ２と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
画素４０は、第１のラッチ回路ＬＡＴ１により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２７】
第１の選択トランジスタＳＴ１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなるスイッチング素子である。第１の選択トランジスタＳＴ１のゲート端子は走査線６６に接続され、ソース端子は第１のデータ線６８に接続され、ドレイン端子は第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１及びデータ出力端子Ｎ１２は、第１のスイッチ回路ＳＣ１と接続されている。さらに第１のスイッチ回路ＳＣ１は、第２のスイッチ回路ＳＣ２、第１の制御線９１、及び第２の制御線９２に接続されている。
【００２８】
第２の選択トランジスタＳＴ２は、Ｎ−ＭＯＳトランジスタからなるスイッチング素子である。第２の選択トランジスタＳＴ２のゲート端子は、第１の選択トランジスタＳＴ１のゲート端子と共通の走査線６６に接続され、ソース端子は第１のデータ線６８と対を成す第２のデータ線６９に接続され、ドレイン端子は第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１及びデータ出力端子Ｎ２２は、第２のスイッチ回路ＳＣ２と接続されている。第２のスイッチ回路ＳＣ２は、第１のスイッチ回路ＳＣ１、第３の制御線９３、及び画素電極３５に接続されている。
【００２９】
第１のラッチ回路ＬＡＴ１は、転送インバータＩＮＶ１と帰還インバータＩＮＶ２とを備えている。転送インバータＩＮＶ１及び帰還インバータＩＮＶ２はいずれもＣ−ＭＯＳインバータである。転送インバータＩＮＶ１と帰還インバータＩＮＶ２とは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨ１を介して接続された高電位電源線５０から高電位の電源電圧が供給され、低電位電源端子ＰＬ１を介して接続された低電位電源線４９から低電位の電源電圧が供給される。
【００３０】
転送インバータＩＮＶ１は、それぞれのドレイン端子をデータ出力端子Ｎ１２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタＰＭ１とＮ−ＭＯＳトランジスタＮＭ１とを有している。Ｐ−ＭＯＳトランジスタＰＭ１のソース端子は高電位電源端子ＰＨ１に接続され、Ｎ−ＭＯＳトランジスタＮＭ１のソース端子は低電位電源端子ＰＬ１に接続されている。Ｐ−ＭＯＳトランジスタＰＭ１及びＮ−ＭＯＳトランジスタＮＭ１のゲート端子（転送インバータＩＮＶ１の入力端子）は、データ入力端子Ｎ１１（帰還インバータＩＮＶ２の出力端子）と接続されている。
【００３１】
帰還インバータＩＮＶ２は、それぞれのドレイン端子をデータ入力端子Ｎ１１に接続されたＰ−ＭＯＳトランジスタＰＭ２とＮ−ＭＯＳトランジスタＮＭ２とを有している。Ｐ−ＭＯＳトランジスタＰＭ２及びＮ−ＭＯＳトランジスタＮＭ２のゲート端子（帰還インバータＩＮＶ２の入力端子）は、データ出力端子Ｎ１２（転送インバータＩＮＶ１の出力端子）と接続されている。
【００３２】
上記構成の第１のラッチ回路ＬＡＴ１において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２からローレベル（Ｌ）の信号が出力される。一方、第１のラッチ回路ＬＡＴ１にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力される。
【００３３】
第１のスイッチ回路ＳＣ１は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタＰＭ３とＮ−ＭＯＳトランジスタＮＭ３とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のソース端子（第１のトランスミッションゲートＴＧ１の入力端子）は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタＰＭ３及びＮ−ＭＯＳトランジスタＮＭ３のドレイン端子（第１のトランスミッションゲートＴＧ１の出力端子）は、第２のトランスミッションゲートＴＧ２の出力端子とともに第２のスイッチ回路ＳＣ２（第３のトランスミッションゲートＴＧ３）の入力端子に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続され、Ｎ−ＭＯＳトランジスタＮＭ３のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続されている。
【００３４】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタＰＭ４とＮ−ＭＯＳトランジスタＮＭ４とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のソース端子（第２のトランスミッションゲートＴＧ２の入力端子）は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタＰＭ４及びＮ−ＭＯＳトランジスタＮＭ４のドレイン端子（第２のトランスミッションゲートＴＧ２の出力端子）は、第１のトランスミッションゲートＴＧ１の出力端子とともに第２のスイッチ回路ＳＣ２（第３のトランスミッションゲートＴＧ３）の入力端子に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ出力端子Ｎ１２に接続され、Ｎ−ＭＯＳトランジスタＮＭ４のゲート端子は、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に接続されている。
【００３５】
第２のラッチ回路ＬＡＴ２は、第１のラッチ回路ＬＡＴ１と同様の構成を備えたラッチ回路であり、Ｐ−ＭＯＳトランジスタＰＭ５とＮ−ＭＯＳトランジスタＮＭ５とを備えた転送インバータＩＮＶ３と、Ｐ−ＭＯＳトランジスタＰＭ６とＮ−ＭＯＳトランジスタＮＭ６とを備えた帰還インバータＩＮＶ４とを有する。第２のラッチ回路ＬＡＴ２においても、ハイレベル（Ｈ）の制御信号が記憶されると、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２からローレベル（Ｌ）の信号が出力される。一方、第２のラッチ回路ＬＡＴ２にローレベル（Ｌ）の制御信号が記憶されると、データ出力端子Ｎ２２からハイレベル（Ｈ）の信号が出力される。
【００３６】
第２のスイッチ回路ＳＣ２は、第３のトランスミッションゲートＴＧ３と第４のトランスミッションゲートＴＧ４とを備えている。
第３のトランスミッションゲートＴＧ３は、Ｐ−ＭＯＳトランジスタＰＭ７とＮ−ＭＯＳトランジスタＮＭ７とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のソース端子（第３のトランスミッションゲートＴＧ３の入力端子）は、第１及び第２のトランスミッションゲートＴＧ１、ＴＧ２の出力端子に接続され、Ｐ−ＭＯＳトランジスタＰＭ７及びＮ−ＭＯＳトランジスタＮＭ７のドレイン端子（第３のトランスミッションゲートＴＧ３の出力端子）は、画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続され、Ｎ−ＭＯＳトランジスタＮＭ７のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続されている。
【００３７】
第４のトランスミッションゲートＴＧ４は、Ｐ−ＭＯＳトランジスタＰＭ８とＮ−ＭＯＳトランジスタＮＭ８とを備えている。
Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のソース端子（第４のトランスミッションゲートＴＧ４の入力端子）は第３の制御線９３に接続され、Ｐ−ＭＯＳトランジスタＰＭ８及びＮ−ＭＯＳトランジスタＮＭ８のドレイン端子（第４のトランスミッションゲートＴＧ４の出力端子）は、第３のトランスミッションゲートＴＧ３の出力端子とともに画素電極３５に接続されている。
Ｐ−ＭＯＳトランジスタＰＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ出力端子Ｎ２２に接続され、Ｎ−ＭＯＳトランジスタＮＭ８のゲート端子は、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に接続されている。
【００３８】
以上に説明した画素４０では、第１のラッチ回路ＬＡＴ１の出力信号（保持電位）により第１のスイッチ回路ＳＣ１が制御され、第２のラッチ回路ＬＡＴ２の出力信号（保持電位）により第２のスイッチ回路ＳＣ２が制御される。そして、第１及び第２のスイッチ回路ＳＣ１、ＳＣ２によるスイッチング動作により、画素電極３５に第１〜第３の制御線９１〜９３のいずれかが接続され、これらの制御線の電位Ｓ１〜Ｓ３のいずれかが画素電極３５に入力される。
【００３９】
まず、第１のラッチ回路ＬＡＴ１にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ１２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となって第１の制御線９１と第２のスイッチ回路ＳＣ２とが電気的に接続され、第１の制御線９１の電位Ｓ１が第２のスイッチ回路ＳＣ２に入力される。
一方、第１のラッチ回路ＬＡＴ１にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ１２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２の電位Ｓ２が第２のスイッチ回路ＳＣ２に入力される。
【００４０】
このとき、第２のラッチ回路ＬＡＴ２にローレベル（Ｌ）の制御信号が記憶され、データ出力端子Ｎ２２からハイレベル（Ｈ）の信号が出力されていれば、第３のトランスミッションゲートＴＧ３がオン状態となって、画素電極３５と第１のスイッチ回路ＳＣ１とが接続される。これにより、第１のラッチ回路ＬＡＴ１の出力信号に基づき第１のスイッチ回路ＳＣ１で選択された第１の制御線９１又は第２の制御線９２が画素電極３５と接続され、電位Ｓ１又はＳ２が画素電極３５に入力される。
一方、第２のラッチ回路ＬＡＴ２にハイレベル（Ｈ）の制御信号が記憶され、データ出力端子Ｎ２２からローレベル（Ｌ）の信号が出力されていると、第４のトランスミッションゲートＴＧ４がオン状態となって、画素電極３５と第３の制御線９３とが接続される。これにより、画素電極３５には第３の制御線９３の電位Ｓ３が入力される。
【００４１】
次に、図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。
【００４２】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成された電極である。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、第１及び第２のデータ線６８、６９、第１及び第２の選択トランジスタＳＴ１、ＳＴ２、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２、第１及び第２のスイッチ回路ＳＣ１、ＳＣ２などが形成されている。
【００４３】
一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極（対向電極）３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
【００４４】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は電気泳動素子３２の画素電極３５側のみに存在することになる。
【００４５】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００４６】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４７】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４８】
図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、第１の選択トランジスタＳＴ１を介して入力される画像信号を記憶する第１のラッチ回路ＬＡＴ１と、第２の選択トランジスタＳＴ２を介して入力される制御信号を記憶する第２のラッチ回路ＬＡＴ２とにより、それぞれ第１のスイッチ回路ＳＣ１、第２のスイッチ回路ＳＣ２を制御し、第１〜第３の制御線９１〜９３のいずれかと画素電極３５とを電気的に接続する。これにより、画素電極３５に所定の電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００４９】
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００５０】
［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory）等からなる記憶部１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、画像解析回路１６７と、を備えている。
【００５１】
制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。
記憶部１６２は、制御回路１６１による各回路の動作制御に必要な設定値（モード設定値やボリューム値）等を記憶している。例えば、動作モードごとの駆動シーケンスの設定値をＬＵＴ（Look Up Table）として記憶している。記憶部１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像データ等を記憶しておくこともできる。なお、記憶部１６２は、ＥＥＰＲＯＭ以外の不揮発性メモリで構成することもでき、記憶部１６２用の電源を確保できる場合には揮発性メモリで構成してもよい。
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤａｔを保持するとともに、制御回路１６１に対して画像データＤａｔを送信する。
【００５２】
フレームメモリ１６５は、表示部５の画素４０の配列に対応する読み書き可能のメモリ空間を有するＲＡＭ（Random Access Memory）である。メモリ制御回路１６６は、制御回路１６１から供給される画像データを制御信号に従ってフレームメモリ１６５に展開する。
本実施形態の場合、制御回路１６１からメモリ制御回路１６６に画像データＤａｔとともに画素制御データＤｓが供給されるため、フレームメモリ１６５は、画像データＤａｔ用のメモリ空間と、画素制御データＤｓ用のメモリ空間とを備えている。
【００５３】
そして、メモリ制御回路１６６は、制御回路１６１から供給される画像データＤａｔ及び画素制御データＤｓを、制御信号に従って表示部５の画素配列に対応させてそれぞれ展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤａｔ及び画素制御データＤｓからなるデータ群を、それぞれ画像信号Ｄｘ、制御信号Ｄｐとして順次データ線駆動回路６２に送信する。
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号Ｄｘ及び制御信号Ｄｐを一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号Ｄｘを第１のデータ線６８に、制御信号Ｄｐを第２のデータ線６９にそれぞれ入力する。
【００５４】
画像解析回路（画像解析部）１６７は、制御回路１６１から供給される画像データＤａｔに基づいて、画素制御データＤｓを生成する。画像解析回路１６７は、内部に複数の画像データＤａｔを保持する記憶領域を備えており、記憶領域に少なくとも２フレーム分の画像データＤａｔを保持する。また、記憶領域に保持された複数の画像データＤａｔを用いた演算処理を実行する演算部を備えている。
【００５５】
ここで図７は、画像解析回路１６７の動作説明に用いる説明図である。図７（ａ）は、画像解析回路１６７に保持されている２つの画像データＤａｔを例示する図である。図７（ｂ）は、画像解析回路１６７において生成される画素制御データＤｓを例示する図である。図７（ｃ）は、フレームメモリ１６５からデータ線駆動回路６２に出力される画像信号Ｄｘ及び制御信号Ｄｐを例示する図である。
【００５６】
以下では、表示部５に図７（ａ）に示す画像データＤＡＴ１（画像データＤａｔ）に対応する画像が表示されており、かかる画像を画像データＤＡＴ２（画像データＤａｔ）に対応する画像に更新する場合の画像解析回路の動作について説明する。
【００５７】
まず、画像解析回路１６７は、直前に表示部５に転送した画像データＤＡＴ１（Ｄａｔ）を内部の記憶領域に保持している。この状態において、表示画像の更新動作が開始されると、制御回路１６１から画像データＤａｔとして画像データＤＡＴ２が画像解析回路１６７に入力される。
【００５８】
画像データＤＡＴ２の入力を受けた画像解析回路１６７は、画像データＤＡＴ２を記憶領域に格納する。その後、記憶領域に格納されている画像データＤＡＴ１と画像データＤＡＴ２とを用いた演算処理を実行することにより、画素制御データＤｓを生成する。
具体的には、図７（ａ）、（ｂ）に示すように、画像データＤＡＴ１と画像データＤＡＴ２とで対応する画素データ（同一の画素４０に対応する画素データ）の階調値が一致している場合には、画素制御データＤｓを構成する制御用画素データとして「１」を生成し、階調値が一致しない場合には画素制御データＤｓを構成する制御用画素データとして「０」（「１」と異なる階調値のデータ）を生成する。
この演算処理を、画像データＤＡＴ１、ＤＡＴ２のすべての画素データにわたって実行することで、画像データＤＡＴ２に対応する画素制御データＤｓを得ることができる。
【００５９】
画素制御データＤｓの演算処理は、例えば、画像データＤＡＴ１、ＤＡＴ２とをＸＯＲ演算し、演算結果を反転させる（ＮＯＴ演算）ことで実行することができる。
また場合によっては、画像データＤＡＴ１、ＤＡＴ２をＸＯＲ演算したものをそのまま画素制御データＤｓとすることもできる。ただしこの場合には、画素制御データＤｓに対応する制御信号Ｄｐが入力される第２のラッチ回路ＬＡＴ２と第２のスイッチ回路ＳＣ２との接続構造を変更する必要がある。
【００６０】
以上の処理により画素制御データＤｓが生成されたならば、画像解析回路１６７は、制御回路１６１に対して画素制御データＤｓを出力する。その後、記憶領域に保持されている画像データＤＡＴ１を破棄し、画像データＤＡＴ２は保持しつづける。すなわち、次フレームの画像データＤａｔの入力を待ち受ける状態に移行する。
【００６１】
なお、画像解析回路１６７は、制御回路１６１に内蔵されていてもよい。あるいは、コントローラ６３に画像解析回路１６７を設けず、上位装置において演算処理することとしてもよい。上位装置で演算する場合、画素制御データＤｓは、上位装置から入力される画像データＤａｔに付随する制御データとしてコントローラ６３に供給されることになる。
【００６２】
［駆動方法］
次に、図８は、上記構成を備えた電気泳動表示装置の駆動方法を示すフローチャートである。
図８に示すように、本実施形態の駆動方法は、第１画像を表示するステップＳ１０１と、表示画像を保持するステップＳ１０２と、第２画像を表示するステップＳ１０３と、表示画像を保持するステップＳ１０４と、第３画像を表示するステップＳ１０５と、を含む。
【００６３】
図９は、図８に示すステップＳ１０１、Ｓ１０３、Ｓ１０５に対応する表示部５の表示状態を示す説明図である。
図９には、表示部５に配列された画素４０のうち、８行８列（６４個）の画素のみが示されている。また、図９の各図に示された表示部５は、各々４行４列（１６個）の画素４０からなる領域Ａ〜Ｄの４つの領域に仮想的に区切られており、領域Ａ〜Ｄのそれぞれに属する画素４０を、以下では画素４０Ａ、４０Ｂ、４０Ｃ、及び４０Ｄと区別して扱う。
【００６４】
図１０は、図８に対応するタイミングチャートである。
図１０には、図９に示した領域Ａに属する画素４０Ａの第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ａ、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ａ、及び画素電極３５の電位ＶＡが示されている。また、画素４０Ｂ〜４０Ｄについても画素４０Ａと同様に、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１の電位Ｎ１１Ｂ〜Ｎ１１Ｄ、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１の電位Ｎ２１Ｂ〜Ｎ２１Ｄ、画素電極３５の電位ＶＢ〜ＶＤが示されている。
また図１０には、共通電極３７の電位Ｖcomと、第１の制御線９１の電位Ｓ１と、第２の制御線９２の電位Ｓ２と、第３の制御線９３の電位Ｓ３と、が示されている。
なお、高電位電源線５０の電位Ｖｄｄ及び低電位電源線４９の電位Ｖｓｓは、図１０には表示していないが、少なくともステップＳ１０１、Ｓ１０３、Ｓ１０５において、それぞれハイレベル電位ＶＨ、ローレベル電位ＶＬに保持される。
【００６５】
本実施形態の電気泳動表示装置の駆動方法では、まず、ステップＳ１０１において、表示部５に第１画像（ＤＡＴＡ１）が表示される。図９（ａ）に示す表示部５の一部領域では、領域Ａ，Ｃが黒表示、領域Ｂ，Ｄが白表示される。
【００６６】
以下、ステップＳ１０１の動作について詳細に説明する。
まず、図６に示したコントローラ６３に画像データＤａｔとして第１画像に対応する画像データＤＡＴＡ１が入力され、制御回路１６１から画像データＤＡＴＡ１の入力を受けたメモリ制御回路１６６により、画像データＤＡＴＡ１がフレームメモリ１６５に展開される。そして、データ線駆動回路６２がフレームメモリ１６５から送信された画像信号Ｄｘ（画素データ「０」、「１」）をラッチし、走査線駆動回路６１による走査線６６の選択動作と同期して画素４０に画像信号Ｄｘを供給する。画像信号Ｄｘは、第１の選択トランジスタＳＴ１を介して各々の画素４０の第１のラッチ回路ＬＡＴ１に書き込まれる。
【００６７】
これにより、領域Ａに属する画素４０Ａ及び領域Ｃに属する画素４０Ｃのそれぞれの第１のラッチ回路ＬＡＴ１に、画素データ「０」（黒）に対応するローレベルの画像信号Ｄｘが入力される。領域Ｂに属する画素４０Ｂ及び領域Ｄに属する画素４０Ｄのそれぞれの第１のラッチ回路ＬＡＴ１には、画素データ「１」（白）に対応するハイレベルの画像信号Ｄｘが入力される。
【００６８】
また、ステップＳ１０１においても、画素４０Ａ〜４０Ｄに対する制御信号Ｄｐの入力が行われる。
ただし、ステップＳ１０１における画像表示動作は、表示部５への最初の画像表示動作であるため、画像解析回路１６７には画像データＤＡＴＡ１のみが入力される。そのため、画像解析回路１６７では、画素制御データＤｓの生成動作は実行されない。しかしながら、ステップＳ１０１においても、画像データＤＡＴＡ１に基づく画像信号Ｄｘを画素電極３５に入力することができるように第２のスイッチ回路ＳＣ２を制御する画素制御データＤｓは必要である。
【００６９】
そこで、画像解析回路１６７は、保持している画像データＤａｔが１つのみである場合には、第２のスイッチ回路ＳＣ２において第１のスイッチ回路ＳＣ１の出力端子と画素電極３５とを接続させるための画素制御データＤｓを生成する。本実施形態の場合には、ローレベルの制御信号Ｄｐに対応する階調値「０」の制御用画素データのみからなる画素制御データＤｓが画像解析回路１６７において生成され、制御回路１６１に出力される。
【００７０】
画素制御データＤｓの入力を受けた制御回路１６１は、画素制御データＤｓをメモリ制御回路１６６に出力する。メモリ制御回路１６６は、受信した画素制御データＤｓをフレームメモリ１６５に展開し、画素制御データＤｓは、画像信号Ｄｘとともに、フレームメモリ１６５から制御信号Ｄｐとしてデータ線駆動回路６２に出力される。データ線駆動回路６２は、制御信号Ｄｐを第２のデータ線６９を介して画素４０に供給する。各々の画素４０では、第２の選択トランジスタＳＴ２を介して制御信号Ｄｐが第２のラッチ回路ＬＡＴ２に書き込まれる。
【００７１】
なお、ステップＳ１０１において生成される画素制御データＤｓは、画素４０の回路構成に応じた固定データであるため、画像解析回路１６７や制御回路１６１、記憶部１６２等にプリセットのデータとして保持されていてもよい。記憶部１６２に格納されている場合には、制御回路１６１が必要に応じて自身のワークメモリ上に読み出して使用する。
【００７２】
また、制御回路１６１から共通電源変調回路６４に対して、第１及び第２の制御線９１、９２に電位を供給する命令が出力される。これにより、図１０に示すように、第１の制御線９１に共通電源変調回路６４からハイレベル電位ＶＨが供給され、第２の制御線９２にはローレベル電位ＶＬが供給される。
一方、第３の制御線９３は、最初の画像表示動作には使用されないため、図１０に示すように例えばハイインピーダンス状態に保持される。ステップＳ１０１において、第３の制御線９３の電位Ｓ３は、ローレベル電位ＶＬとハイレベル電位ＶＨとの間で任意の電位とすることができる。
【００７３】
ここで、図１１は、ステップＳ１０１における画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図である。図１１には、画素４０Ａ〜４０Ｄ及び第１〜第３の制御線９１〜９３が示され、画素回路を構成する第１及び第２のスイッチ回路ＳＣ１、ＳＣ２による切替動作が表されている。
なお、図１１では、図面を見やすくするために画素４０Ａ〜４０Ｄを実際の配列と異ならせ、図示左右方向に一列に配列して表示している。
【００７４】
図１０及び図１１に示すように、第１のラッチ回路ＬＡＴ１にローレベルの画像信号Ｄｘを保持した画素４０Ａ、４０Ｃでは、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１から出力されるローレベルの信号（電位Ｎ１１Ａ、Ｎ１１Ｃ）、及びデータ出力端子Ｎ１２から出力されるハイレベルの信号により、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１と第２のスイッチ回路ＳＣ２とが接続される。
また、画素４０Ａ、４０Ｃの第２のラッチ回路ＬＡＴ２は、ローレベルの制御信号Ｄｐを保持しているので、データ入力端子Ｎ２１から出力されるローレベルの信号（電位Ｎ２１Ａ、Ｎ２１Ｃ）、及びデータ出力端子Ｎ２２から出力されるハイレベルの信号により、第３のトランスミッションゲートＴＧ３がオン状態となり、第１のスイッチ回路ＳＣ１と画素電極３５とが電気的に接続される。
これにより、画素４０Ａ、４０Ｃでは、画素電極３５と第１の制御線９１とが電気的に接続され、画素４０Ａ、４０Ｃの画素電極３５の電位ＶＡ、ＶＣは、いずれもハイレベル電位ＶＨ（電位Ｓ１）となる。
【００７５】
一方、画素４０Ｂ、４０Ｄでは、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１から出力されるハイレベルの信号（電位Ｎ１１Ｂ、Ｎ１１Ｄ）、及びデータ出力端子Ｎ１２から出力されるローレベルの信号によって第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２と第２のスイッチ回路ＳＣ２とが接続される。
また、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１から出力されるローレベルの信号（電位Ｎ２１Ｂ、Ｎ２１Ｄ）、及びデータ出力端子Ｎ２２から出力されるハイレベルの信号により第３のトランスミッションゲートＴＧ３がオン状態となり、第１のスイッチ回路ＳＣ１と画素電極３５とが電気的に接続される。
これにより、画素４０Ｂ、４０Ｄでは、画素電極３５と第２の制御線９２とが電気的に接続され、画素電極３５の電位ＶＢ、ＶＤは、いずれもローレベル電位ＶＬ（電位Ｓ２）となる。
【００７６】
そして、共通電極３７（電位Ｖcom）には、ハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形波状のパルスが入力される。
そうすると、画素４０Ａ、４０Ｃでは、共通電極３７の電位Ｖcomがローレベル電位ＶＬである期間に、各々の画素電極３５（ハイレベル電位ＶＨ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図５（ｂ）に示したように、画素４０Ａ、４０Ｃが黒表示される。
共通電極３７の電位Ｖcomがハイレベル電位ＶＨである期間には、電位ＶＡ、ＶＣと電位Ｖcomとが同電位であるため、電気泳動素子３２は駆動されず、画素４０Ａ、４０Ｃの表示は変化しない。
【００７７】
一方、画素４０Ｂ、４０Ｄでは、共通電極３７の電位Ｖcomがハイレベル電位ＶＨである期間に、各々の画素電極３５（ローレベル電位ＶＬ）との間に生じる電位差によって電気泳動素子３２が駆動される。これにより、図５（ａ）に示したように、画素４０Ｂ、４０Ｄが白表示される。
共通電極３７の電位Ｖcomがローレベル電位ＶＬである期間には、電位ＶＢ、ＶＤと電位Ｖcomとが同電位であるため、電気泳動素子３２は駆動されず、画素４０Ｂ、４０Ｄの表示は変化しない。
【００７８】
ステップＳ１０１により表示部５に第１画像が表示されたならば、表示画像を保持するステップＳ１０２に移行する。ステップＳ１０２では、第１〜第３の制御線９１〜９３がいずれもハイインピーダンス状態とされる。上述したように、画素４０Ａ〜４０Ｄに属する画素電極３５は、第１のスイッチ回路ＳＣ１及び第２のスイッチ回路ＳＣ２を介して第１の制御線９１又は第２の制御線９２と接続されているので、すべての画素電極３５がハイインピーダンス状態となる。また、共通電極３７も、共通電源変調回路６４によりハイインピーダンス状態とされる。
【００７９】
また、ステップＳ１０２において、高電位電源線５０及び低電位電源線４９も、ハイインピーダンス状態とされる。これにより、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２が電源オフ状態となり、画像を保持している期間の電力消費を抑えることができる。
【００８０】
なお、ステップＳ１０２において、高電位電源線５０及び低電位電源線４９は、所定のハイレベル電位、ローレベル電位を保持した状態としてもよい。この場合、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２が通電状態を維持するため、ステップＳ１０１で入力された第１画像に対応する画像信号Ｄｘ及び制御信号Ｄｐを保持することができる。
さらに、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の通電状態を維持する場合において、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の電源電圧を、その保持データが失われない程度にまで降下させてもよい。例えば、ステップＳ１０１において電気泳動素子３２を駆動する際には、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の電源電圧として１０〜１５Ｖ程度が必要であるが、ステップＳ１０２では、この電源電圧を２〜５Ｖ程度にまで低下させることができる。これにより、ステップＳ１０２における画素回路の電力消費を抑えることができる。
【００８１】
ステップＳ１０２では、電気泳動素子３２を挟持した画素電極３５と共通電極３７とがいずれもハイインピーダンス状態とされ、電気泳動素子３２には電圧が印加されない状態とされる。これにより、電気泳動素子３２や接着剤層３３を介したリーク電流の発生を抑えつつ、表示部５に表示された第１画像を保持することができる。
なお、ステップＳ１０２は、必要に応じて設ければよい。例えば、電力消費量は増加するが、ステップＳ１０１の電位状態を所定期間保持する駆動方法としてもよい。
【００８２】
表示画像を保持するステップＳ１０２において、表示部５に表示されている第１画像を第２画像（ＤＡＴＡ２）に更新する動作が選択されたならば、ステップＳ１０３に移行する。
ステップＳ１０３は、図８及び図１０に示すように、画素制御データ生成ステップＳＴ３０と、画像信号入力ステップＳＴ３１と、画像表示ステップＳＴ３２とを含む。ステップＳ１０３で書き込まれる第２画像は、図９（ｂ）に示すように、領域Ａ，Ｄが白表示、領域Ｂ，Ｃが黒表示となる画像である。
【００８３】
まず、画素制御データ生成ステップＳＴ３０では、コントローラ６３において、表示部５の表示を更新する画像である第２画像の画像データＤＡＴＡ２に基づく画素制御データＤｓが生成される。
具体的には、図６に示したコントローラ６３に画像データＤＡＴＡ２（Ｄａｔ）が入力され、入力された画像データＤＡＴＡ２は、制御回路１６１から画像解析回路１６７に供給される。画像データＤＡＴＡ２の入力を受けた画像解析回路１６７は、その記憶領域に画像データＤＡＴＡ２を格納した後、記憶領域内に保持されている画像データＤＡＴＡ１と画像データＤＡＴＡ２とに対する演算処理を実行し、画素制御データＤｓを生成する。
【００８４】
本実施形態の場合、図９（ａ）に示す第１画像と、図９（ｂ）に示す第２画像とを比較すると、領域Ａ、Ｂに属する画素４０Ａ、４０Ｂの階調（表示状態）は変化するが、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄの表示状態は変化しない。したがって、画素制御データＤｓは、画素４０Ａ、４０Ｂに対応する制御用画素データが階調値「０」であり、画素４０Ｃ、４０Ｄに対応する制御用画素データが階調値「１」であるデータ列として生成される。
以上により生成された画素制御データＤｓは、画像解析回路１６７から制御回路１６１に入力される。
【００８５】
なお、画素制御データ生成ステップＳＴ３０において、第１〜第３の制御線９１〜９３、共通電極３７、高電位電源線５０、及び低電位電源線４９は、いずれもステップＳ１０２において設定されたハイインピーダンス状態を維持している。
【００８６】
次に、画像信号入力ステップＳＴ３１では、表示部５の画素４０に対して、第２画像の画像データＤＡＴＡ２に対応する画像信号Ｄｘと、画素制御データＤｓに対応する制御信号Ｄｐとが入力される。
画像信号入力ステップＳＴ３１では、まず、共通電源変調回路６４から高電位電源線５０及び低電位電源線４９に対して、それぞれ所定のハイレベル電位（Ｖｄｄ）及びローレベル電位（Ｖｓｓ）が供給される。本ステップにおいてこれらの電源線に供給される電位は、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２に対する信号の書き込みが可能となる電位であればよく、例えば電位Ｖｄｄを５Ｖ、電位Ｖｓｓを０Ｖとすることができる。
【００８７】
そして、図６に示したコントローラ６３において、第２画像の画像データＤＡＴＡ２（Ｄａｔ）と画素制御データＤｓとがメモリ制御回路１６６に入力され、メモリ制御回路１６６によって画像データＤＡＴＡ２及び画素制御データＤｓがフレームメモリ１６５に展開される。
その後、画像データＤＡＴＡ２はフレームメモリ１６５から画像信号Ｄｘとして出力され、走査線駆動回路６１及びデータ線駆動回路６２によって画素４０の第１のラッチ回路ＬＡＴ１に書き込まれる。一方、画素制御データＤｓは、制御信号Ｄｐとしてフレームメモリ１６５から画像信号Ｄｘと同期して出力され、走査線駆動回路６１及びデータ線駆動回路６２によって画素４０の第２のラッチ回路ＬＡＴ２に書き込まれる。
【００８８】
これにより、図９（ｂ）に示す領域Ａ、Ｄに属する画素４０Ａ、４０Ｄの第１のラッチ回路ＬＡＴ１には、画素データ「１」（白）に対応するハイレベルの画像信号Ｄｘが入力され、領域Ｂ、Ｃに属する画素４０Ｂ、４０Ｃの第１のラッチ回路ＬＡＴ１には、画素データ「０」（黒）に対応するローレベルの画像信号Ｄｘが入力される。
一方、図９（ｂ）に示す領域Ａ、Ｂに属する画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２には、制御用画素データ「０」に対応するローレベルの制御信号Ｄｐが入力され、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄの第２のラッチ回路ＬＡＴ２には、制御用画素データ「１」に対応するハイレベルの制御信号Ｄｐが入力される。
【００８９】
また図１０に示すように、画像信号入力ステップＳＴ３１において、第１〜第３の制御線９１〜９３はいずれもハイインピーダンス状態とされる。上記した第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２への信号入力により、画素４０の画素電極３５がラッチ回路の出力に基づいて第１〜第３の制御線９１〜９３のいずれかと接続されるので、表示部５のすべての画素電極３５はハイインピーダンス状態となる。したがって、画像信号の入力動作によって第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の保持電位が書き換わったとしても、電気泳動素子３２に作用する電界は形成されず、画像信号入力ステップＳＴ３１の実行中に表示部５の表示が更新されることはない。
【００９０】
次に、画像表示ステップＳＴ３２に移行すると、図１０に示すように、第１の制御線９１（電位Ｓ１）にハイレベル電位ＶＨが入力され、第２の制御線９２（電位Ｓ２）にローレベル電位ＶＬが入力される。また、第３の制御線９３（電位Ｓ３）及び共通電極３７（電位Ｖcom）には、ハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形波状のパルスが入力される。第３の制御線９３に入力されるパルスは、共通電極３７に入力されるパルスと同期したパルスであり、画像表示ステップＳＴ３２の期間中、第３の制御線９３の電位Ｓ３と共通電極３７の電位Ｖcomは同電位に保持される。
【００９１】
ここで、図１２は、画像表示ステップＳＴ３２における画素４０Ａ〜４０Ｄの画素回路の接続状態を示す模式図であって、先の図１１に対応する図である。
図１２に示すように、画像信号入力ステップＳＴ３１において第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２に所定の信号が入力される結果、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の出力に基づいて第１及び第２のスイッチ回路ＳＣ１、ＳＣ２のスイッチ状態が規定され、画素４０Ａ〜４０Ｄの画素電極３５は、第１〜第３の制御線９１〜９３のいずれかと電気的に接続されている。したがって、第１〜第３の制御線９１〜９３にそれぞれ電位が入力されることで、表示部５の画素４０Ａ〜４０Ｄのそれぞれに属する画素電極３５に、対応する第１〜第３の制御線９１〜９３の電位Ｓ１〜Ｓ３が入力される。
【００９２】
より詳しくは、領域Ａに属する画素４０Ａでは、画素電極３５と第２の制御線９２とが電気的に接続されているので、画素電極３５の電位ＶＡはローレベル電位ＶＬ（電位Ｓ２）となる。そうすると、共通電極３７の電位Ｖcomがハイレベル電位ＶＨである期間に、画素電極３５と共通電極３７との間に生じる電位差によって電気泳動素子３２が駆動され、図９（ｂ）に示すように、領域Ａに属する画素４０Ａが白表示される。
なお、共通電極３７がローレベル電位ＶＬである期間には、画素電極３５と共通電極３７との間に電位差が生じないため、電気泳動素子３２は駆動されず、画素４０Ａの表示状態は変化しない。
【００９３】
また、領域Ｂに属する画素４０Ｂでは、画素電極３５と第１の制御線９１とが電気的に接続されているので、画素電極３５の電位ＶＢはハイレベル電位ＶＨ（電位Ｓ１）となる。そうすると、共通電極３７の電位Ｖcomがローレベル電位ＶＬである期間に、画素電極３５と共通電極３７との間に生じる電位差によって電気泳動素子３２が駆動され、図９（ｂ）に示すように、領域Ｂに属する画素４０Ｂが黒表示される。
【００９４】
一方、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄでは、画素電極３５と第３の制御線９３とが電気的に接続されている。第３の制御線９３の電位Ｓ３は、共通電極３７の電位Ｖcomと同電位であるから、画素４０Ｃ、４０Ｄに属する電気泳動素子３２には実質的に電圧が印加されないこととなり、画素４０Ｃ、４０Ｄの表示状態は変化せず、それぞれ黒表示、白表示のままである。
このようにして、図９（ｂ）に示すように、図示右側の領域Ａ，Ｄが白表示、左側の領域Ｂ，Ｃが黒表示である第２画像が表示部５に表示される。
【００９５】
ステップＳ１０３により表示部５に第２画像が表示されたならば、表示画像を保持するステップＳ１０４に移行する。ステップＳ１０４における動作は、先に説明したステップＳ１０２と同様である。すなわち、第１〜第３の制御線９１〜９３、共通電極３７、高電位電源線５０、及び低電位電源線４９がハイインピーダンス状態とされ、すべての画素電極３５と共通電極３７とがハイインピーダンス状態とされる。これにより、表示部５に表示された第２画像が保持される。
【００９６】
次に、ステップＳ１０４において、表示部５に表示されている第２画像を第３画像（ＤＡＴＡ３）に更新する動作が選択されたならば、ステップＳ１０５に移行する。ステップＳ１０５は、先のステップＳ１０３と同様の画像表示動作を実行するステップである。
【００９７】
図９及び図１０に示すように、ステップＳ１０５は、画素制御データ生成ステップＳＴ５０と、画像信号入力ステップＳＴ５１と、画像表示ステップＳＴ５２とを含む。ステップＳ１０５で書き込まれる第３画像は、図９（ｃ）に示すように、図示上側の領域Ａ，Ｃが白表示、図示下側の領域Ｂ，Ｄが黒表示となる画像である。
【００９８】
画素制御データ生成ステップＳＴ５０では、コントローラ６３に入力された第３画像の画像データＤＡＴＡ３と、画像解析回路１６７に保持されている第２画像の画像データＤＡＴＡ２とに基づいて、画像解析回路１６７により画素制御データＤｓが生成される。
【００９９】
第２画像を第３画像に更新する場合、領域Ａ及び領域Ｂの表示状態は、それぞれ白表示、黒表示から変化せず、領域Ｃ及び領域Ｄの表示状態は、それぞれ黒表示から白表示、白表示から黒表示に変化する。
したがって、画像解析回路１６７は、画素４０Ａ、４０Ｂに対応する制御用画素データが階調値「１」であり、画素４０Ｃ、４０Ｄに対応する制御用画素データが階調値「０」であるデータ列からなる画素制御データＤｓを生成する。生成された画素制御データＤｓは、画像解析回路１６７から制御回路１６１に出力される。
【０１００】
次に、画像信号入力ステップＳＴ５１では、表示部５の画素４０に対して、第３画像の画像データＤＡＴＡ３に対応する画像信号Ｄｘと、画像解析回路１６７で生成された画素制御データＤｓに対応する制御信号Ｄｐとが入力される。
これにより、図９（ｃ）に示す領域Ａ、Ｃに属する画素４０Ａ、４０Ｃの第１のラッチ回路ＬＡＴ１には、図１０に示すように、画素データ「１」（白）に対応するハイレベルの画像信号Ｄｘが入力され、領域Ｂ、Ｄに属する画素４０Ｂ、４０Ｄの第１のラッチ回路ＬＡＴ１には、画素データ「０」（黒）に対応するローレベルの画像信号Ｄｘが入力される。
【０１０１】
一方、図９（ｃ）に示す領域Ａ、Ｂに属する画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２には、図１０に示すように、画素データ「１」に対応するハイレベルの制御信号Ｄｐが入力され、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄの第２のラッチ回路ＬＡＴ２には、画素データ「０」に対応するローレベルの制御信号Ｄｐが入力される。
【０１０２】
なお、画像信号入力ステップＳＴ５１においても、第１〜第３の制御線９１〜９３はいずれもハイインピーダンス状態とされ、画像信号入力ステップＳＴ５１の実行中に表示部５の表示が更新されることはない。
【０１０３】
次に、画像表示ステップＳＴ５２に移行すると、第１の制御線９１にハイレベル電位ＶＨが供給され、第２の制御線９２にはローレベル電位ＶＬが供給される。また、第３の制御線９３と共通電極３７とには、ハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形波状のパルスが入力される。第３の制御線９３に入力されるパルスは、共通電極３７に供給されるパルスと同期したパルスであり、画像表示ステップＳＴ５２の期間中、第３の制御線９３の電位Ｓ３と共通電極３７の電位Ｖcomは同電位となる。
【０１０４】
そして、領域Ｃに属する画素４０Ｃでは、第１のラッチ回路ＬＡＴ１にハイレベルの画像信号Ｄｘが保持されているので、第２のトランスミッションゲートＴＧ２を介して第２の制御線９２と第２のスイッチ回路ＳＣ２とが接続されている。また、第２のラッチ回路ＬＡＴ２にローレベルの制御信号Ｄｐが保持されているので、第３のトランスミッションゲートＴＧ３を介して第１のスイッチ回路ＳＣ１と画素電極３５とが接続されている。
したがって、画素４０Ｃの画素電極３５は第２の制御線９２と接続され、その電位ＶＣは、図１０に示すように、ローレベル電位ＶＬ（電位Ｓ２）となる。そうすると、共通電極３７の電位Ｖcomがハイレベル電位ＶＨである期間に、画素電極３５と共通電極３７との間に生じる電位差によって電気泳動素子３２が駆動され、図９（ｃ）に示すように、領域Ｃに属する画素４０Ｃが白表示される。
【０１０５】
また、領域Ｄの画素４０Ｄでは、第１のラッチ回路ＬＡＴ１にローレベルの画像信号Ｄｘが保持され、第２のラッチ回路ＬＡＴ２にローレベルの制御信号Ｄｐが保持されているので、第１及び第２のスイッチ回路ＳＣ１、ＳＣ２を介して第１の制御線９１と画素電極３５とが接続されている。
したがって、画素４０Ｄの画素電極３５の電位ＶＤは、ハイレベル電位ＶＨ（電位Ｓ１）となり、共通電極３７の電位Ｖcomがローレベル電位ＶＬである期間に、画素電極３５と共通電極３７との間に生じる電位差によって電気泳動素子３２が駆動され、図９（ｃ）に示すように、領域Ｄに属する画素４０Ｄが黒表示される。
【０１０６】
一方、領域Ａに属する画素４０Ａでは、第１のラッチ回路ＬＡＴ１にハイレベルの画像信号Ｄｘが保持されているので、第１のスイッチ回路ＳＣ１の第２のトランスミッションゲートＴＧ２がオン状態となっており、領域Ｂに属する画素４０Ｂでは、第１のラッチ回路ＬＡＴ１にローレベルの画像信号Ｄｘが保持されているので、第１のトランスミッションゲートＴＧ１がオン状態となっている。
【０１０７】
しかしながら、画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２は、ハイレベルの制御信号Ｄｐを保持しているため、第２のスイッチ回路ＳＣ２の第４のトランスミッションゲートＴＧ４がオン状態となって第３の制御線９３と画素電極３５とが接続される。したがって、画素４０Ａ、４０Ｂの画素電極３５には、第１のラッチ回路ＬＡＴ１の保持電位に関わらず、第３の制御線９３の電位Ｓ３が入力される。
そして、第３の制御線９３の電位Ｓ３は、共通電極３７の電位Ｖcomと同電位であるから、画素４０Ａ、４０Ｂの電気泳動素子３２には実質的に電圧が印加されないこととなり、画素４０Ａ、４０Ｂの表示状態は変化せず、それぞれ白表示、黒表示のままである。
このようにして、図９（ｃ）に示すように、図示上側の領域Ａ、Ｃが白表示、下側の領域Ｂ、Ｄが黒表示である第３画像が表示部５に表示される。
【０１０８】
以上に説明した本実施形態の電気泳動表示装置及びその駆動方法によれば、表示部５の画素４０がオーバーライトされるのを防止でき、均一な濃度の表示が可能である。
本実施形態の電気泳動表示装置１００では、第１のスイッチ回路ＳＣ１と第２のスイッチ回路ＳＣ２とを備えたことで、第１〜第３の制御線９１〜９３と、画素電極３５との接続状態を自在に制御することができる。これにより、ステップＳ１０１〜Ｓ１０５の一連の画像表示動作において、各々の画素４０が直前の画像を表示した状態を維持する場合に、画素４０の画素電極３５に対して、第３の制御線９３から共通電極３７の電位Ｖcomと同一の電位を入力することができる。
より詳しくは、画素４０Ａ、４０ＢではステップＳ１０５の画像表示ステップＳＴ５３において画素電極３５の電位ＶＡ及び電位ＶＢが共通電極３７の電位Ｖcomと同電位とされ、画素４０Ｃ、４０Ｄでは、ステップＳ１０３の画像表示ステップＳＴ３２において画素電極３５の電位ＶＣ及び電位ＶＤが電位Ｖcomと同電位とされる。
【０１０９】
したがって、本実施形態の電気泳動表示装置１００及びその駆動方法では、画像の更新前後で画素４０の表示状態が変化しないときに、画像表示動作を実行しても画素電極３５と共通電極３７との間に電界が形成されないようにし、電気泳動素子３２が駆動されないようにすることができる。
よって、電気泳動素子３２に対して同方向の電界が繰り返し作用することにより画素４０がオーバーライトされるのを防止することができ、均一な濃度で画像を表示させることができる。
【０１１０】
また、本実施形態の電気泳動表示装置１００では、画素４０の表示状態が変化しないすべての期間において、画素電極３５は共通電極３７の電位Ｖcomと同電位、あるいはハイインピーダンス状態とされ、電気泳動素子３２に電界が作用するのは、白表示から黒表示、あるいは黒表示から白表示に表示状態が変化するときのみである。
そうすると、画素４０の電気泳動素子３２に作用する電界は、表示状態が変化するたびに逆方向になるため、画素電極３５と共通電極３７との極性が固定されるのを回避でき、ＩＴＯ等からなる共通電極３７における電気化学反応を進行しにくくすることができる。よって、電極の信頼性を向上させることができる。
【０１１１】
（第２の実施形態）
次に、図１３及び図１４を参照して本発明の第２の実施形態について説明する。
図１３は、第２の実施形態に係る電気泳動表示装置に備えられた画素回路を示す図である。図１４は、第２の実施形態に係る電気泳動表示装置に好適な駆動方法を示すタイミングチャートである。
【０１１２】
なお、本実施形態の電気泳動表示装置の基本構成は第１実施形態に係る電気泳動表示装置１００と共通であり、両者が大きく異なる点は画素回路の構成のみである。したがって以下の説明では、特に断りのない限り、本実施形態の電気泳動表示装置２００は、第１実施形態に係る電気泳動表示装置１００の構成要素を具備しているものとして説明する。また、図１３及び図１４において、先の第１実施形態と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略することとする。
【０１１３】
第２実施形態に係る電気泳動表示装置２００は、図１３に示す画素１４０がマトリクス状に配列された表示部５を備えている。
画素１４０は、第１のラッチ回路ＬＡＴ１と、第１のスイッチ回路ＳＣ１と、第２のラッチ回路ＬＡＴ２と、第２のスイッチ回路ＳＣ２Ａと、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。また、画素１４０には、走査線６６、第１のデータ線６８、第２のデータ線６９、高電位電源線５０、低電位電源線４９、第１の制御線９１、及び第２の制御線９２が接続されている。
【０１１４】
画素１４０に設けられた第２のスイッチ回路ＳＣ２Ａは、第３のトランスミッションゲートＴＧ３のみで構成されている。第３のトランスミッションゲートＴＧ３の入力端子に第１のスイッチ回路ＳＣ１の出力端子が接続されており、第３のトランスミッションゲートＴＧ３の出力端子には画素電極３５が接続されている。
すなわち、画素１４０は、第１実施形態に係る電気泳動表示装置１００から、第３の制御線９３と、画素４０の第４のトランスミッションゲートＴＧ４とを省略した構成である。
【０１１５】
上記構成を備えた本実施形態の電気泳動表示装置２００は、第１実施形態に係る電気泳動表示装置１００と同様に駆動することで、表示部５に画像を表示させることができる。
【０１１６】
具体的には、第１の選択トランジスタＳＴ１を介して第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１に画像信号Ｄｘを入力し、第１のラッチ回路ＬＡＴ１に画像信号Ｄｘを電位として記憶させる。また、第２の選択トランジスタＳＴ２を介して第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１に制御信号Ｄｐを入力し、第２のラッチ回路ＬＡＴ２に制御信号Ｄｐを電位として記憶させる。
また、第１及び第２の制御線９１、９２、共通電極３７にそれぞれ所定の電位を入力する。
【０１１７】
そうすると、第１のラッチ回路ＬＡＴ１のデータ入力端子Ｎ１１及びデータ出力端子Ｎ１２から出力される電位に基づいて動作する第１のスイッチ回路ＳＣ１により、第１の制御線９１又は第２の制御線９２と、第２のスイッチ回路ＳＣ２Ａとが接続される。また、第２のラッチ回路ＬＡＴ２のデータ入力端子Ｎ２１及びデータ出力端子Ｎ２２から出力される電位に基づいて動作する第２のスイッチ回路ＳＣ２Ａにより、第１のスイッチ回路ＳＣ１と画素電極３５とが接続される。
その結果、第１又は第２の制御線９１、９２の電位Ｓ１、Ｓ２から画素電極３５に対して画像信号Ｄｘに対応する電位が入力され、図５に示したように、画素電極３５と共通電極３７との電位差に基づいて画素１４０が黒又は白表示される。
【０１１８】
図１４は、第２実施形態に係る電気泳動表示装置２００において、第１実施形態と同様の表示動作を実行する場合のタイミングチャートである。図１４は、図８に示したフローチャートに対応し、図１０に示した第１実施形態に係るタイミングチャートと同様の各部の電位が示されている。
【０１１９】
図１４に示すように、本実施形態の駆動方法におけるステップＳ１０１の動作は第１実施形態に係る駆動方法と同様である。また、画像を保持するステップＳ１０２、Ｓ１０４の動作についても、第１実施形態に係る駆動方法と同様である。
【０１２０】
次に、本実施形態の駆動方法におけるステップＳ１０３では、まず、画素制御データ生成ステップＳＴ３０において、第２画像の画像データＤＡＴＡ２に基づく画素制御データＤｓが生成される。
本実施形態の駆動方法においても、図６に示したコントローラ６３の動作は同様である。すなわち、画像データＤＡＴＡ２の供給を受けた画像解析回路１６７が、その記憶領域に画像データＤＡＴＡ２を格納した後、記憶領域内に保持されている画像データＤＡＴＡ１と画像データＤＡＴＡ２とに対する演算処理を実行する。これにより、第１実施形態のステップＳ１０３の場合と同一の画素制御データＤｓが生成され、制御回路１６１に送信される。
【０１２１】
次に、画像信号入力ステップＳＴ３１において、画素４０の第１のラッチ回路ＬＡＴ１に第２画像の画像データＤＡＴＡ２に対応する画像信号Ｄｘが入力され、第２のラッチ回路ＬＡＴ２に画素制御データＤｓに対応する制御信号Ｄｐが入力される。
【０１２２】
図９（ｂ）に示した領域Ａ、Ｄに属する画素４０Ａ、４０Ｄの第１のラッチ回路ＬＡＴ１には、画素データ「１」（白）に対応するハイレベルの画像信号Ｄｘが入力され、領域Ｂ、Ｃに属する画素４０Ｂ、４０Ｃの第１のラッチ回路ＬＡＴ１には、画素データ「０」（黒）に対応するローレベルの画像信号Ｄｘが入力される。
一方、領域Ａ、Ｂに属する画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２には、画素データ「０」に対応するローレベルの制御信号Ｄｐが入力され、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄの第２のラッチ回路ＬＡＴ２には、画素データ「１」に対応するハイレベルの制御信号Ｄｐが入力される。
【０１２３】
次に、画像表示ステップＳＴ３２に移行すると、図１４に示すように、第１の制御線９１（電位Ｓ１）にハイレベル電位ＶＨが入力され、第２の制御線９２（電位Ｓ２）にローレベル電位ＶＬが入力される。また、共通電極３７にはハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形波状のパルスが入力される。
【０１２４】
領域Ａに属する画素４０Ａでは、第１及び第２のラッチ回路ＬＡＴ１、ＬＡＴ２の出力に基づいて動作する第１及び第２のスイッチ回路ＳＣ１、ＳＣ２Ａを介して、画素電極３５と第２の制御線９２とが電気的に接続されているので、画素電極３５の電位ＶＡはローレベル電位ＶＬとなり、画素４０Ａは白表示される。
また、領域Ｂに属する画素４０Ｂでは、画素電極３５と第１の制御線９１とが電気的に接続されているので、画素電極３５の電位ＶＢはハイレベル電位ＶＨとなる。これにより、画素４０Ｂは黒表示される。
【０１２５】
一方、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄでは、第２のラッチ回路ＬＡＴ２がハイレベルの制御信号Ｄｐを保持しているため、第２のスイッチ回路ＳＣ２Ａはオフ状態となる。したがって、画素４０Ｃ、４０Ｄの画素電極３５は、電気的に切断されたハイインピーダンス状態となる。そうすると、画素４０Ｃ、４０Ｄの電気泳動素子３２には、共通電極３７の電位Ｖcomによらず電圧が印加されないこととなり、画素４０Ｃ、４０Ｄの表示状態は変化せず、それぞれ黒表示、白表示のままである。
このようにして、図９（ｂ）に示したように、図示右側の領域Ａ，Ｄが白表示、左側の領域Ｂ，Ｃが黒表示である第２画像を表示部５に表示することができる。
【０１２６】
次に、本実施形態の駆動方法におけるステップＳ１０５についても、第１実施形態に係る駆動方法のステップＳ１０５と同様である。
まず、画素制御データ生成ステップＳＴ５０では、コントローラ６３に入力された第３画像の画像データＤＡＴＡ３と、画像解析回路１６７に保持されている第２画像の画像データＤＡＴＡ２とに基づいて、画像解析回路１６７により画素制御データＤｓが生成され、制御回路１６１に送信される。
【０１２７】
次に、画像信号入力ステップＳＴ５１では、表示部５の画素４０に対して、第３画像の画像データＤＡＴＡ３に対応する画像信号Ｄｘと、画像解析回路１６７で生成された画素制御データＤｓに対応する制御信号Ｄｐとが入力される。
これにより、図９（ｃ）に示す領域Ａ、Ｃに属する画素４０Ａ、４０Ｃの第１のラッチ回路ＬＡＴ１には、画素データ「１」（白）に対応するハイレベルの画像信号Ｄｘが入力され、領域Ｂ、Ｄに属する画素４０Ｂ、４０Ｄの第１のラッチ回路ＬＡＴ１には、画素データ「０」（黒）に対応するローレベルの画像信号Ｄｘが入力される。
一方、領域Ａ、Ｂに属する画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２には、画素データ「１」に対応するハイレベルの制御信号Ｄｐが入力され、領域Ｃ、Ｄに属する画素４０Ｃ、４０Ｄの第２のラッチ回路ＬＡＴ２には、画素データ「０」に対応するローレベルの制御信号Ｄｐが入力される。
【０１２８】
次に、画像表示ステップＳＴ５２に移行すると、第１の制御線９１にハイレベル電位ＶＨが供給され、第２の制御線９２にはローレベル電位ＶＬが供給される。また、共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形波状のパルスが入力される。
【０１２９】
そして、領域Ｃの画素４０Ｃでは、第１及び第２のスイッチ回路ＳＣ１、ＳＣ２Ａを介して第２の制御線９２と画素電極３５とが接続されているので、画素電極３５の電位ＶＣは、ローレベル電位ＶＬとなる。したがって、画素４０Ｃは白表示される。
また、領域Ｄの画素４０Ｄでは、第１の制御線９１と画素電極３５とが接続されているので、画素電極３５の電位ＶＤは、ハイレベル電位ＶＨとなる。したがって、画素４０Ｄは黒表示される。
【０１３０】
一方、領域Ａに属する画素４０Ａでは、第１のラッチ回路ＬＡＴ１にハイレベルの画像信号Ｄｘが保持されているので、第１のスイッチ回路ＳＣ１の第２のトランスミッションゲートＴＧ２がオン状態となっており、領域Ｂに属する画素４０Ｂでは、第１のラッチ回路ＬＡＴ１にローレベルの画像信号Ｄｘが保持されているので、第１のトランスミッションゲートＴＧ１がオン状態となっている。
【０１３１】
しかしながら、画素４０Ａ、４０Ｂの第２のラッチ回路ＬＡＴ２は、ハイレベルの制御信号Ｄｐを保持しているため、第２のスイッチ回路ＳＣ２はオフ状態である。したがって、画素４０Ａ、４０Ｂの画素電極３５は、第１のスイッチ回路ＳＣ１の状態によらずハイインピーダンス状態となる。よって、画素４０Ａ、４０Ｂの電気泳動素子３２には実質的に電圧が印加されないこととなり、画素４０Ａ、４０Ｂの表示状態は変化せず、それぞれ白表示、黒表示のままである。
このようにして、図９（ｃ）に示すように、図示上側の領域Ａ、Ｃが白表示、下側の領域Ｂ、Ｄが黒表示である第３画像が表示部５に表示される。
【０１３２】
以上、詳細に説明したように、第２実施形態に係る電気泳動表示装置２００は、第１実施形態に係る電気泳動表示装置１００と同様の表示動作が可能である。
また、ステップＳ１０３の画像表示ステップＳＴ３２やステップＳ１０５の画像表示ステップＳＴ５２において、画素電極３５をハイインピーダンス状態としている期間では、電気泳動素子３２に電界が作用しないため、同一方向の電界が連続的に作用することにより画素４０がオーバーライトされるのを防止できる。したがって、本実施形態に係る電気泳動表示装置２００においても、濃度が均一で高画質の表示を得ることができる。
【０１３３】
また、本実施形態の電気泳動表示装置２００では、表示部５に第３の制御線９３を引き回す必要が無く、画素１４０の画素回路にも第４のトランスミッションゲートＴＧ４が不要であるため、第１実施形態に係る電気泳動表示装置１００と比べて高精細化が容易である。
【０１３４】
また、本実施形態の電気泳動表示装置２００においても、第１実施形態に係る電気泳動表示装置１００と同様に、すべての画素１４０の電気泳動素子３２に、逆方向の電界が交互に同期間ずつ作用する。したがって、画素電極３５と共通電極３７との極性が固定されるのを回避でき、ＩＴＯ等からなる共通電極３７における電気化学反応を進行しにくくすることができる。よって、電極の信頼性を向上させることができる。
【０１３５】
［電子機器］
次に、上記各実施形態の電気泳動表示装置１００（２００）を、電子機器に適用した場合について説明する。
図１５は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置１００（２００）からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【０１３６】
図１６は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００（２００）を表示領域１１０１に備えている。
電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【０１３７】
図１７は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１３８】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、高画質の表示が可能で信頼性にも優れた表示部を備える電子機器となっている。
なお、各図に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【０１３９】
【図１】第１実施形態に係る電気泳動表示装置１００の概略構成図。
【図２】画素の回路構成図。
【図３】表示部における電気泳動表示装置の部分断面図。
【図４】マイクロカプセルの模式断面図。
【図５】電気泳動素子の動作説明図。
【図６】コントローラの詳細を示すブロック図。
【図７】画像解析回路の動作説明に用いる図。
【図８】第１実施形態に係る駆動方法を示すフローチャート。
【図９】各ステップに対応する表示状態を示す説明図。
【図１０】第１実施形態に係る駆動方法のタイミングチャート。
【図１１】ステップＳ１０１に対応する画素回路の状態を示す図。
【図１２】ステップＳ１０３に対応する画素回路の状態を示す図。
【図１３】第２実施形態に係る電気泳動表示装置の画素回路を示す図。
【図１４】第２実施形態に係る駆動方法のタイミングチャート。
【図１５】電子機器の一例である腕時計の正面図。
【図１６】電子機器の一例である電子ペーパーの斜視図。
【図１７】電子機器の一例である電子ノートの斜視図。
【符号の説明】
【０１４０】
１００，２００  電気泳動表示装置、５  表示部、３２  電気泳動素子、３５  画素電極、３７  共通電極（対向電極）、４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，１４０  画素、４９  低電位電源線、５０  高電位電源線、６１  走査線駆動回路、６２  データ線駆動回路、６３  コントローラ（制御部）、９１  第１の制御線、９２  第２の制御線、９３  第３の制御線、１６１  制御回路、１６２  ＥＥＰＲＯＭ（記憶部）、１６３  電圧生成回路、１６４  データバッファ、１６５  フレームメモリ、１６６  メモリ制御回路、１６７  画像解析回路（画像解析部）、Ｄａｔ，ＤＡＴ１，ＤＡＴ２，ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３  画像データ、Ｄｓ  画素制御データ、Ｄｘ  画像信号、Ｄｐ  制御信号、ＬＡＴ１  第１のラッチ回路（第１のメモリ回路）、ＬＡＴ２  第２のラッチ回路（第２のメモリ回路）、ＳＣ１  第１のスイッチ回路、ＳＣ２，ＳＣ２Ａ  第２のスイッチ回路、ＳＴ１  第１の選択トランジスタ（第１のスイッチング素子）、ＳＴ２  第２の選択トランジスタ（第２のスイッチング素子）、ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４  トランスミッションゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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