(57)【要約】【課題】レジスト除去による凹部底部及び側面の絶縁膜損傷又は消失を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体基板上に絶縁膜（ストッパ膜１０２、低誘電率膜１０３、シリコン酸化膜１０７）を形成する工程と、絶縁膜に第１の凹部（ビア孔１０９）を形成する工程と、半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜（レジスト膜１０８）を形成する工程と、半導体基板の全面に第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜（レジスト膜１１２）を形成する工程と、前記半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する工程と、を含み、第１の凹部を形成する工程において、ビア孔１０９は、底部にＳｉ及びＣを構成元素として含む膜が設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、第１の凹部を形成する工程と、
前記半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜を形成する工程と、
前記半導体基板の全面に第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜を形成する工程と、
前記半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして前記第２のレジスト膜及び前記第１のレジスト膜を除去する工程とを含み、
第１の凹部を形成する前記工程において、
前記第１の凹部は、底部にＳｉ及びＣを構成元素として含む膜が設けられることを特徴とする半導体装置の製造方法。
【請求項２】
第１のレジスト膜を形成する前記工程と、
第２のレジスト膜を形成する前記工程との間に、
前記第１のレジスト膜にパターンを形成し、前記第１のレジスト膜をマスクにして前記絶縁膜を選択的にエッチングして前記絶縁膜に第２の凹部を形成する工程をさらに含み、
第２の凹部を形成する前記工程において、前記第２の凹部は、底部にＳｉ及びＣを構成元素として含む前記膜が設けられ、
第２のレジスト膜を形成する前記工程において、
前記第２の凹部を埋設するように前記第２のレジスト材料を塗布することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
Ｓｉ及びＣを構成元素として含む前記膜は、SiCN膜またはSiC膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１のレジスト材料及び前記第２のレジスト材料は同種のレジスト材料であることを特徴とする請求項１乃至３いずれかに記載の半導体装置の製造方法。
【請求項５】
第２のレジスト膜を形成する前記工程は、
前記第２のレジスト膜をエッチバックする工程を含むことを特徴とする請求項１乃至４いずれかに記載の半導体装置の製造方法。
【請求項６】
第２のレジスト膜を形成する前記工程において、
前記第１のレジスト膜の最大膜厚以上の厚さに前記第２のレジスト材料を塗布することを特徴とする請求項１乃至５いずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジストを除去する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４は、一般的なデュアルダマシン法による半導体装置の配線溝形成方法を説明する図である。図４（a）に示すように、下層配線１１上に、ストッパ膜１２、低誘電率膜１３、シリコン酸化膜１４を順次形成した状態で、ビア孔１７を形成する。次に、レジスト１８をビア孔１７内に埋め込み、かつシリコン酸化膜１４上に所定の膜厚となるように塗布する（図４(ｂ)）。続いて、配線溝パターンを形成するためのマスク（不図示）をレジスト１８上に形成し、レジスト１８に配線溝パターンの該マスク形状を転写する。さらに、このレジスト１８をマスクにして、シリコン酸化膜１４および低誘電率膜１３をエッチングし、残存したレジスト１８を除去することにより図４(ｃ)に示すデュアルダマシン構造が形成される。
【０００３】
ここで、図４（ｂ）におけるレジスト１８の塗布工程において、塗布装置の不具合等により、塗布ムラが発生する場合がある。このような場合、レジスト１８を一旦除去し、レジストを再度塗布する処理が必要である。レジスト１８の除去には、酸素プラズマによるアッシング方法が用いられるが、ビア孔１７の側壁に露出する低誘電率膜１３の表層に与えるダメージを抑制する必要がある。これに対し、電極間に高周波電力を印加し、さらに半導体基板にバイアス高周波電力を印加して発生した酸素プラズマによるアッシング方法が、低誘電率膜１３の表層に与えるダメージの抑制に有効であることが特許文献１に記載されている。
【特許文献１】特開２００４−１２８３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の半導体基板にバイアス高周波電力を印加した条件での酸素プラズマによるアッシング方法を用いて、レジスト１８を完全に除去しようとした場合、レジストの塗布ムラによりレジストが全く埋め込まれなかったビア孔では、その底部にあるストッパ膜１２がエッチングされ、消失してしまうということがあった。 
【０００５】
ここで、図５を用いて詳細に説明する。図５（ａ）は、図４（ｂ）に示したレジスト１８の塗布工程においてレジスト１８の塗布ムラが発生した状態を示す断面図である。塗布ムラにより、正常にレジストが塗布された部分以外に、ビア孔にレジストが全く埋め込まれていない部分と、レジストの膜厚が通常の４倍程度以上と非常に厚いレジストが塗布されている部分とが同一ウェハ上に存在してしまう。この状態で、レジスト１８を除去しようとすると、正常に塗布された膜厚のレジストを除去する条件のアッシング処理では、図５(ｂ)のように、レジスト膜厚が非常に厚い部分のレジストが残存することになる。
【０００６】
一方、レジスト膜厚が厚い部分のレジスト１８を完全に除去できるまでアッシング処理を行った場合、図５(ｃ)のように、レジストが正常に塗布された部分や、ビア孔にレジストが全く埋め込まれていない部分では、ストッパ膜１２が上記アッシングにより除去されてしまう。その結果、下層配線１１が露出した状態となり、下層配線が例えばＣｕの場合は、Ｃｕ酸化物が生成されることにより高抵抗の原因となり、歩留まり低下が懸念されることとなる。  
【０００７】
したがって、ビア孔側壁の低誘電率膜へのダメージを抑制しつつ、ビア孔の底部にあるストッパ膜の消失を防止するレジスト膜の除去方法が求められる。
【０００８】
また、上述のような課題は、配線構造形成に限らず、コンタクト孔などを形成するプロセスなどでも生じる課題である。
【課題を解決するための手段】
【０００９】
本発明によれば、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、第１の凹部を形成する工程と、
前記半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜を形成する工程と、
前記半導体基板の全面に第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜を形成する工程と、
前記半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして前記第２のレジスト膜及び前記第1のレジスト膜を除去する工程とを含み、
第１の凹部を形成する前記工程において、
前記第１の凹部は、底部にＳｉ及びＣを構成元素として含む膜が設けられることを特徴とする半導体装置の製造方法が提供される。
【００１０】
この発明によれば、第１のレジスト材料を塗布して第１のレジスト膜を形成した後、さらに第２のレジスト材料を塗布することにより平坦な表面を有する第２のレジスト膜を形成することができる。これにより、第１の凹部にレジスト材料を埋め込むことができる。このため半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する際に、第１の凹部が酸素プラズマ雰囲気に過剰にさらされることがなく、レジストを均一に除去することができる。
その結果、第１の凹部の底部に設けられた膜及び側壁の酸素プラズマによる損傷を抑制し、第１の凹部の底部の膜が消失することを抑制することができる。
【発明の効果】
【００１１】
本発明によれば、レジスト除去による凹部の底部に設けられた膜及び側面の絶縁膜損傷または消失を抑制することができる半導体装置の製造方法を提供する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
【００１３】
図１は、本実施形態の半導体装置の製造方法を示す工程断面図である。
まず、半導体基板（不図示）上に下層配線１０１と絶縁膜（ストッパ膜１０２、低誘電率膜１０３、シリコン酸化膜１０７）を形成する。次に、絶縁膜に第１の凹部（ビア孔１０９）を形成する。ビア孔１０９を形成する方法は、ビア孔１０９のパターンを形成したマスク膜（不図示）をマスクにして、シリコン酸化膜１０７、低誘電率膜１０３を順次エッチングし、マスク膜を除去することによりビア孔１０９を形成する。これにより、ビア孔１０９の底部に、ストッパ膜１０２が露出した状態となる。
【００１４】
さらに、半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜（レジスト膜１０８）を形成する（図１（ａ））。第１のレジスト材料の膜厚は、例えば４００nmである。
【００１５】
ここで、ストッパ膜１０２は、Ｓｉ及びＣを構成元素として含む膜であればよく、具体的にはSiCN膜またはSiC膜である。また、例えばストッパ膜１０２の厚みは、50nmであり、低誘電率膜１０３の厚みは400nm、シリコン酸化膜１０７の厚みは200nmである。
さらに、低誘電率膜１０３としては、例えばSiOC膜が挙げられる。
【００１６】
ここで、図１(a)は、第１のレジスト材料塗布時に塗布ムラが発生した場合を示している。塗布ムラが発生した場合、通常の膜厚の４倍程度に膜厚大となる部分と、ビア孔１０９内にレジスト膜１０８が埋め込まれない部分が生じる。このため、レジスト膜１０８を除去し、再度均一な膜厚のレジストを塗布する必要がある。
【００１７】
このため、第２のレジスト材料を半導体基板全面に塗布して硬化させることにより平坦な表面を有する第２のレジスト膜（レジスト膜１１２）を形成する（図１(b)）。
【００１８】
このとき、第２のレジスト材料は、第１のレジスト膜の最大膜厚以上の厚さに塗布することが好ましい。ここで第１のレジスト膜の最大膜厚とは、図１（ａ）においてシリコン酸化膜１０７表面からの第１のレジスト膜の膜厚が最も厚くなる点での膜厚をいう。第２のレジスト材料を追加塗布することで、レジスト膜１０８が埋め込まれなかったビア孔１０９内に第２のレジスト材料が埋め込まれ、さらに平坦な表面を有するレジスト膜１１２が形成される。第２のレジスト材料の膜厚は、例えば１６００ｎｍの膜厚が挙げられる。
【００１９】
ここで、第１のレジスト材料及び第２のレジスト材料は、同種のレジスト材料とすることができる。同種のレジスト材料であれば、アッシング又はエッチバックの際のエッチレートが均一になるため好ましい。
【００２０】
さらに、図１(c)に示すように第２のレジスト材料を塗布して平坦な表面を有するレジスト膜１１２を形成する工程は、レジスト膜１１２をエッチバックする工程を含むことができる。
【００２１】
このエッチバック処理は、例えばマイクロ波(2.45GHz)プラズマアッシャーにて、ステージ温度２５０℃、マイクロ波パワー３０００Ｗ、Ｏ２流量２４００sccm、圧力２００Paの条件で行う。ここでは、レジスト膜１１２により半導体基板全面が覆われているため、低誘電率膜１０３がプラズマにさらされない。従って、低誘電率膜１０３へのダメージは問題にならないため、バイアス高周波電力を印加しないアッシング方法等のアッシングレートの高い条件を使用することができる。その際、アッシング量は低誘電率膜が露出する以前の任意の位置で停止させればよい。 
【００２２】
次に、半導体基板にバイアス高周波電力を印加した条件の酸素プラズマ雰囲気にさらして残りのレジスト膜１１２およびレジスト膜１０８を除去する。ここで、半導体基板にバイアス高周波電力を印加した条件とは、電極間に高周波電力を印加するとともに、半導体基板にバイアス高周波電力を印加することをいう。この状態で、発生した酸素プラズマ雰囲気にさらすことにより、レジスト膜をアッシング除去する。具体的には、２周波ＲＩＥ装置を用い、圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ２流量２００sccmの条件を用いる。これにより、図１（ｄ）に示すように、ストッパ膜１０２が消失することなく、レジスト膜を除去することができる。
【００２３】
この後、レジスト再塗布を行い、塗布ムラのない状態でのレジスト塗布工程を完了する。
【００２４】
次に本実施形態における半導体装置の製造方法の効果を説明する。
本実施形態における半導体装置の製造方法によれば、第1のレジスト材料を塗布して第１のレジスト膜を形成した後、第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜を形成することができる。これにより、ビア孔にレジスト材料を埋設することができる。このため半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第2のレジスト膜及び第1のレジスト膜を除去する際に、第1の凹部の底部及び側面が酸素プラズマ雰囲気に過剰にさらされることがなく、レジストを均一に除去することができる。
【００２５】
その結果、ビア孔の底部の損傷を抑制し、絶縁膜の消失を防ぐとともに、ビア孔の側壁の損傷を抑制することができる。
さらに、ストッパ膜１０２が消失することがないため、下層配線１０１が露出することがない。そのため、下層配線の配線材料の酸化を抑制することができる。
【００２６】
また第２のレジスト材料を塗布して平坦にした後、レジスト膜１１２を、エッチバックを行うことによりさらに平坦化することで、この後のバイアス電力を印加した酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する際に、レジストをより均一に除去することができる。
【００２７】
ここで、従来の製造方法において、半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらしレジスト膜を除去する際の、ビア孔の底部に与える影響について説明する。
【００２８】
バイアス高周波電力を印加した条件で酸素プラズマ処理を行うと、イオンによるスパッタリング効果により、ストッパ膜がスパッタエッチングされてしまう。 ここでは、ストッパ膜としてSiCN膜を例に説明する。
例えば、バイアス高周波電力を印加した条件で酸素プラズマ処理について上記に例示した条件 (圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ２流量２００ｓｃｃｍ）において、レジストのエッチレートは６００ｎｍ／ｍｉｎ、SiCN膜のエッチレートは１５ｎｍ／ｍｉｎであり、エッチング選択比は４０程度である。 
【００２９】
深さ６００ｎｍのビア孔を形成したウェハ上にレジスト膜を４００ｎｍ塗布した場合、塗布ムラ等の発生で局所的に１６００ｎｍの膜厚部分が発生する場合がある。この厚く塗布された部分を除去するためのアッシング時間は、１６０ｓｅｃ必要であり、ビア孔内に埋め込まれたレジストを除去するためのアッシング時間は６０ｓｅｃ必要となる。したがって合計２２０ｓｅｃのアッシング時間が必要であるが、レジストが塗布されていない部分ではＳｉＣＮ膜が５５ｎｍ以上エッチング除去されてしまうこととなる。ＳｉＣＮ膜は誘電率が高いため、微細デバイスでは薄膜化が要求されており、３０ｎｍ〜５０ｎｍ程度の厚さに設計されている。このため、レジストが塗布されていない部分ではSiCN膜はほとんどエッチング除去されてしまう。 
【００３０】
また、バイアス高周波電力を印加しない通常のアッシングを用いた場合、ＳｉＣＮ膜はほとんどエッチングされないため、ＳｉＣＮ膜が消失する問題は発生しない。しかし、ビア孔１０９の側壁へのダメージが大きいため適用が困難であり、特に、ビア孔側壁に低誘電率膜が設けられている場合、損傷が大きくなる。
【００３１】
これに対して、本実施形態の半導体装置の製造方法では、レジストが埋め込まれていないビア孔１０９内にもレジストを埋め込むと共に、レジスト膜厚を均一化できる。このため、ビア孔底部のストッパ膜であるSiCN膜がレジスト膜で覆われているため、アッシング中に局所的に過剰な酸素プラズマ雰囲気にさらされることがない。これにより低誘電率膜へのダメージ及びビア孔底部のストッパ膜であるSiCN膜を消失させることなくレジストの除去が可能となる。 
【００３２】
（第二の実施形態）
図２及び図３は、本実施形態の半導体装置の製造方法を示す工程断面図である。 
【００３３】
まず図２(a)のように、半導体基板（不図示）上に段差のある下層配線ａ２１３及び下層配線b２１４を形成し、さらに絶縁膜（ストッパ膜２１５、低誘電率膜２１６、シリコン酸化膜２１７）を形成する。次に、図２(b)のように下層配線a２１３上に第１の凹部（ビア孔２１９）を形成するためのパターンをレジスト２１８にパターニングする。レジスト２１８をマスクにしてシリコン酸化膜２１７、低誘電率膜２１６をエッチングし、絶縁膜にビア孔２１９を形成する。レジスト２１８を除去することにより図２(ｃ)のようにビア孔２１９を下層配線a２１３上にのみ形成する。
【００３４】
次に、図２(d)のように第１のレジスト材料を塗布してビア孔２１９内をレジストで埋め込み、第１のレジスト膜（レジスト膜２２０）を形成し、このレジスト膜２２０にパターンを形成する。レジスト膜２２０をマスクにして絶縁膜を選択的にエッチングし、絶縁膜に第２の凹部（ビア孔２２１）を形成する（図３(ａ)）。これにより、下層配線ｂ２１４上にのみビア孔２２１が形成される。また、ビア孔２２１の底部は、ストッパ膜２１５が露出した状態となる。
ここで、ストッパ膜２１５は、Ｓｉ及びＣを構成元素として含む膜であればよく、具体的にはSiCN膜またはSiC膜である。
【００３５】
次に、半導体基板の全面にビア孔２２１を埋設するように第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜（レジスト膜２２２）を形成する（図３（ｂ））。これにより、ビア孔２１９、ビア孔２２１共に凹部内にレジストが埋め込まれた状態となる。ここで、第１のレジスト材料及び第２のレジスト材料は同種のレジスト材料を用いることが好ましい。
【００３６】
さらに、平坦な表面を有する第２のレジスト膜を形成する工程において、第２のレジスト膜をエッチバックする工程を含むことができる。これにより、第２のレジスト膜表面をより平坦化することができる。
このエッチバック処理は、第１の実施形態で挙げたものと同じ条件を例示することができる。
次に、レジスト膜２２２及びレジスト膜２２０をバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして除去する（図３（ｃ））。例えば、２周波ＲＩＥ装置を用い、圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ２流量２００sccmの条件を用いる。
【００３７】
これにより、ビア孔２１９、ビア孔２２１共に凹部内にレジストが埋め込まれた状態であるため、ビア孔２２１の底部にかかる過剰なアッシング時間を短くすることができる。これにより、低誘電率膜２１６へのダメージを抑制しつつ、ビア孔２２１底面のストッパ膜２１５がエッチングされて消失することを防いだレジストの除去をおこなうことができる。 
【００３８】
本実施の形態では、次のような効果がある。
高さの異なる下層配線上にそれぞれビア孔を形成する場合、下層配線上の絶縁膜厚さに差があるため、ビア孔を同時に形成するためのエッチングを行うことが困難である。例えば絶縁膜の膜厚が薄い箇所ではオーバーエッチ量が増加するため、ストッパ膜２１５の抜けが発生してしまう。このため、深さの異なるビア孔を個別に形成することが好ましい。このような場合に、深い方のビア孔を形成した後、このビア孔をレジストでマスクし、浅い方のビア孔を形成する。次にマスクとして用いたレジストを除去する際に、浅い方のビア孔の側面及び底部が露出した状態であるため、レジスト除去によるアッシングのダメージを受けることになる。しかしながら、本実施形態においては、浅い方のビア孔２２１を埋設するように第２のレジスト材料を塗布して平坦な表面を有するレジスト膜２２２を形成しているため、深さの異なるビア孔は共にレジストが埋め込まれた状態となる。
【００３９】
さらに、レジスト膜２２２及びレジスト膜２２０をバイアス電力を印加した酸素プラズマ雰囲気にさらして除去するため、ビア孔の底面及び側面に対して与える損傷を抑制したレジストの除去を行うことができる。
【００４０】
ここで、特開昭６４−７４７２３に凹凸パターン面に平坦なレジスト膜を形成する方法として第１のレジスト膜を形成し、この第１のレジスト膜を所望量エッチバックし、その上に第２のレジスト膜を形成する方法が開示されている。しかし、その目的は凹凸段差を有する基板上に平坦なレジスト膜を形成することである。
【００４１】
一方本発明における半導体装置の製造方法は、凹部を有する基板に塗布されたレジスト膜を凹部の側面及び底部に損傷を与えることなく除去する方法であり、その目的が異なっている。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第一の実施形態において、ビア孔を形成する際のレジスト膜の再工事を例としたが、コンタクト孔を形成する際のレジスト膜の再工事にも適用することができる。
また、第二の実施形態において、下層配線に段差が有り同一層で深さの異なる凹部を形成する場合を例にしたが、これに限らず異なる層の配線層に形成された深さの異なる凹部を形成する場合にも適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第一の実施形態における半導体装置の製造方法を示す工程断面図である。
【図２】本発明の第二の実施形態における半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第二の実施形態における半導体装置の製造方法を示す工程断面図である。
【図４】一般的なデュアルダマシン構造形成方法を示す工程断面図である。
【図５】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４４】
１１  下層配線
１2  ストッパ膜
１3  低誘電率膜
１4  シリコン酸化膜
１７  ビア孔
１８  レジスト
１０１  下層配線
１０２  ストッパ膜
１０３  低誘電率膜
１０７  シリコン酸化膜
１０９  第１の凹部（ビア孔）
１０８  第１のレジスト膜（レジスト膜）
１１２  第２のレジスト膜（レジスト膜）
２１３  下層配線a
２１４  下層配線b
２１５  ストッパ膜
２１６  低誘電率膜
２１７  シリコン酸化膜
２１８  レジスト
２１９  第１の凹部（ビア孔）
２２０  第１のレジスト膜（レジスト膜）
２２１  第２の凹部（ビア孔）
２２２  第２のレジスト膜（レジスト膜）
【図１】
2009004600.tif 000003
【図２】
2009004600.tif 000004
【図３】
2009004600.tif 000005
【図４】
2009004600.tif 000006
【図５】
2009004600.tif 000007