(57)【要約】【課題】セル内のＣＭＯＳトランジスタの製造欠陥による漏れ電流を正確に測定することができる半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路は、状態設定端子ＳＴに入力される状態設定信号とＮＡＮＤ回路３ａとを用いて、ノードＡの論理を変化させてＮＡＮＤ回路４のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力される検査設定信号により、セル内の検査対象回路の入力信号論理を変化させて、上記検査対象回路内のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する検査設定回路を備えていることを特徴とする半導体集積回路。
【請求項２】
上記セルは、リセット付きＤフリップフロップ回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記半導体集積回路は、スキャン回路を備えており、
上記検査設定信号は、上記リセット付きフリップフロップ回路をリセットするためのリセット信号と、上記スキャン回路を動作状態とするためのスキャンイネーブル信号とによって生成されることを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル内のＣＭＯＳトランジスタの漏れ電流を正確に測定することができる半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の検査には、静止時の電源電流に対する検査がある。静止時電源電流検査は、ＣＭＯＳトランジスタで構成された半導体集積回路の静止時電源電流が非常に少ないことを利用して、製造欠陥が存在する半導体集積回路を選別するための検査である。この検査は、半導体集積回路に信号を入力して静止時の状態を生じさせ、電源電流を測定し、その後あらかじめ定めた電流値よりも大きいか少ないかを調べることでなしえる。
【０００３】
静止時電源電流検査を利用して、各種セル（論理回路を構成する基本素子）内のＣＭＯＳトランジスタの製造欠陥によるソース−ドレイン間の漏れ電流を検査する。しかしながら、上記各種セルでは、その構成により、上記漏れ電流を検査できない場合がある。以下、例を挙げてより詳しく説明する。
【０００４】
図３は、上記セルとしてのリセット付きＤフリップフロップ回路１０の構成を示しており、図４は、Ｄフリップフロップ回路１０に備えられているＮＡＮＤ回路４のＣＭＯＳトランジスタの構成を示している。
【０００５】
ＮＡＮＤ回路４におけるＮチャンネル型ＭＯＳトランジスタ（以下、単に「トランジスタ」と称する）Ｎ２のソース−ドレイン間の漏れ電流を測定する場合、トランジスタＮ２のゲート電位をトランジスタＮ２がオフ状態となるような電位にするとともに、トランジスタＮ２に電流が流れるように、Ｄフリップフロップ回路１０を設定する。つまり、Ｄフリップフロップ回路１０のリセット端子ＲＳＴ，ノードＡの論理をそれぞれ０，１とする。
【０００６】
しかしながら、Ｄフリップフロップ回路１０では、ＮＡＮＤ回路４およびＮＯＴ回路３により、リセット端子ＲＳＴの論理を０にした場合、ノードＡの論理も必ず０となる。この状態では、トランジスタＮ１がオフ状態となり、トランジスタＮ２に電流が流れる経路が遮断される。よって、トランジスタＮ２のソース−ドレイン間に発生する漏れ電流を検査することが困難となる。
【０００７】
この問題に対する公知の技術として、半導体集積回路の動作時電源電流に対する検査がある。この検査は、半導体集積回路に信号を入力して動作時の電源電流を測定する。半導体集積回路の動作時には、静止時と遷移時との状態が含まれているため、上記漏れ電流を含む電源電流の検査ができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記公知の技術では、測定を必要とする漏れ電流だけでなく、電源−ＧＮＤ間の瞬間的な貫通電流も同時に測定する。この瞬間的な貫通電流は、例えば数十ｍＡ程度発生するのに対して、上記漏れ電流は、例えば数μＡ程度である。つまり、製造欠陥を持つ半導体集積回路と製造欠陥を持たない半導体集積回路との動作時電源電流の各電流値の差は、測定した電源電流値に対して０．１％程度である。このため、動作時電源電流測定時における計測器の測定誤差により、上記漏れ電流の測定が正確に行えないという問題を生じる。
【０００９】
本発明は、上記の問題点を鑑みてなされたものであり、セル内のＣＭＯＳトランジスタの製造欠陥による漏れ電流を正確に測定することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路は、上記課題を解決するために、入力される検査設定信号により、セル内の検査対象回路の入力信号論理を変化させて、上記検査対象回路内のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する検査設定回路を備えていることを特徴としている。
【００１１】
上記の構成によれば、本発明に係る半導体集積回路は、検査設定信号によって検査対象回路の入力信号論理を変化させることにより、上記検査対象回路内のＣＭＯＳトランジスタの動作がオフ時の電源電流（静止時電源電流）を測定できる。一般的に、ＣＭＯＳトランジスタの静止時電源電流は非常に少ないため、漏れ電流が生じていれば漏れ電流を測定することができる。これにより、セル内のＣＭＯＳトランジスタの製造欠陥による漏れ電流を正確に測定することができる半導体集積回路を提供することができるという効果を奏する。
【００１２】
また、上記セルとしては、リセット付きＤフリップフロップ回路が挙げられる。
【００１３】
本発明に係る半導体集積回路は、スキャン回路を備えており、上記検査設定信号は、上記リセット付きフリップフロップ回路をリセットするためのリセット信号と、上記スキャン回路を動作状態とするためのスキャンイネーブル信号とによって生成されることが好ましい。
【００１４】
上記の構成によれば、上記検査設定信号を半導体集積回路内の信号によって生成するため、新たな配線追加による半導体集積回路のチップ面積の増加を最小限に抑えることが可能となるとともに、それにより半導体集積回路の価格増加を抑えることが可能となるというさらなる効果を奏する。
【発明の効果】
【００１５】
本発明に係る半導体集積回路は、上記課題を解決するために、入力される検査設定信号により、セル内の検査対象回路の入力信号論理を変化させて、上記検査対象回路内のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する検査設定部を備えていることを特徴としている。これにより、セル内のＣＭＯＳトランジスタの製造欠陥による漏れ電流を正確に測定することができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態について図面を用いて説明すると以下の通りである。
【００１７】
図１は、一実施形態に係る半導体集積回路におけるセル（論理回路を構成する基本素子）としてのリセット付きＤフリップフロップ回路（以下、単に「フリップフロップ回路」と称する）１０ａの構成を示している。
【００１８】
フリップフロップ回路１０ａは、ＮＡＮＤ回路１、ＮＯＴ回路２、ＮＡＮＤ回路（検査設定回路）３ａ、ＮＡＮＤ回路（検査対象回路）４、およびスイッチＳＷ１，ＳＷ２を備えている。
【００１９】
ＮＡＮＤ回路１の一方の入力端子は、クロック端子ＣＫに入力されるクロック信号ｃｋもしくはクロック信号ｃｋの反転信号ｃｋバーに基づいて動作するスイッチＳＷ１により、フリップフロップ回路１０ａの入力端子ＤもしくはＮＯＴ回路２の出力端子と接続され、ＮＡＮＤ回路１の他方の入力端子は、リセット端子ＲＳＴに接続されている。ＮＡＮＤ回路１の出力端子は、ＮＯＴ回路２の入力端子に接続されている。図中のＳＷ１は、クロック信号ｃｋに基づいて動作している状態を表しており、ＭＯＳトランジスタによって構成できる。
【００２０】
ＮＡＮＤ回路３ａの一方の入力端子は、クロック端子ＣＫに入力されるクロック信号ｃｋもしくはクロック信号ｃｋの反転信号ｃｋバーに基づいて動作するスイッチＳＷ２により、ＮＡＮＤ回路１の出力端子もしくはＮＡＮＤ回路４の出力端子と接続され、ＮＡＮＤ回路３ａの他方の入力端子は、状態設定端子ＳＴに接続されている。図中のＳＷ２は、クロック信号ｃｋの反転信号ｃｋバーに基づいて動作している状態を表しており、ＭＯＳトランジスタによって構成できる。
【００２１】
ＮＡＮＤ回路３ａの出力端子は、ＮＡＮＤ回路４の一方の入力端子に接続されているとともに、フリップフロップ回路１０ａの出力端子Ｑに接続されている。ＮＡＮＤ回路４の他方の入力端子は、リセット端子ＲＳＴに接続されている。なお、ＮＡＮＤ回路３ａの出力端子とＮＡＮＤ回路４の一方の入力端子との接続点をノードＡとする。
【００２２】
ＮＡＮＤ回路４は、図３に示したリセット付きＤフリップフロップ回路１０におけるＮＡＮＤ回路４と同一であり、図４に示すような構成を備えている。すなわち、Ｐチャンネル型ＭＯＳトランジスタ（以下、単に「トランジスタ」と称する）Ｐ１，Ｐ２、およびＮチャンネル型ＭＯＳトランジスタ（以下、単に「トランジスタ」と称する）Ｎ１，Ｎ２を備えている。
【００２３】
トランジスタＰ１，Ｐ２のソースは、それぞれ電源端子に接続されている。トランジスタＰ１のゲートはノードＡに接続されており、トランジスタＰ２のゲートはリセット端子ＲＳＴに接続されている。トランジスタＰ１，Ｐ２の各ドレインは、互いに接続され、トランジスタＮ１，Ｎ２を介してＧＮＤに接続されている。トランジスタＮ１のゲートはノードＡに接続されており、トランジスタＮ２のゲートはリセット端子ＲＳＴに接続されている。
【００２４】
既に述べたように、ＮＡＮＤ回路４におけるトランジスタＮ２のソース−ドレイン間の漏れ電流を測定する場合、リセット端子ＲＳＴ，ノードＡの論理をそれぞれ０，１とする必要があるが、フリップフロップ回路１０ではその構成上、ノードＡの論理をそのような論理とすることができず、トランジスタＮ２の漏れ電流を測定することができなかった。
【００２５】
これに対し、フリップフロップ回路１０ａでは、状態設定端子ＳＴおよびＮＡＮＤ回路３ａを備えている。状態設定端子ＳＴには、通常動作時には論理「１」の状態設定信号が入力される。この場合、ＮＡＮＤ回路３ａは、フリップフロップ回路１０のＮＯＴ回路３と同様に機能し、フリップフロップ回路１０ａは、フリップフロップ回路１０と同等機能の動作を行う。
【００２６】
一方、漏れ電流測定時（検査時）には、状態設定端子ＳＴには論理「０」の状態設定信号（検査設定信号）が入力される。この時、リセット端子ＲＳＴの論理は「０」である。これにより、リセット端子ＲＳＴ，ノードＡの論理をそれぞれ０，１とすることができ、トランジスタＮ２の漏れ電流を静止時電源電流として測定することができる。その結果、製造欠陥により端子間漏れ電流を発生させるＣＭＯＳトランジスタを有する半導体集積回路を試験にて確実に選別することが可能となる。
【００２７】
製造欠陥により端子間漏れ電流を発生させるＣＭＯＳトランジスタを有する半導体集積回路は、製造欠陥を有さない半導体集積回路と比較して機能的性能が同等であることが多い。従い、半導体集積回路の機能試験では正確に選別することが困難である。しかしながら、製造欠陥により端子間漏れ電流を発生させるＣＭＯＳトランジスタを有する半導体集積回路は、製造欠陥を有さない半導体集積回路と比較して、同等の機能的性能が発揮できる寿命が短い。保障した寿命よりも短い半導体集積回路を、例えば車や航空機に利用した場合、人命にかかわる事故を引き起こす危険がある。つまり、製造欠陥により端子間漏れ電流を発生させるＣＭＯＳトランジスタを有する半導体集積回路を正確に試験し選別することは非常に重要であり、この点から本発明の有用性を理解できると考える。
【００２８】
ところで、状態設定端子ＳＴに入力する状態設定信号は、それ専用に生成して入力してもよいが、半導体集積回路内の信号を利用して生成すれば、新たな配線追加による半導体集積回路のチップ面積の増加を最小限に抑えることが可能となるとともに、それにより半導体集積回路の価格増加を抑えることが可能となる。
【００２９】
図２は、状態設定端子ＳＴに入力する状態設定信号をSCAN-Enable（スキャンイネーブル）信号とリセット端子ＲＳＴに入力されるリセット信号とで生成する構成を示している。
【００３０】
論理回路からなる半導体集積回路を製造する場合、ＳＣＡＮ回路を利用することがある。SCAN-Enable信号は、このＳＣＡＮ回路を有効（動作状態）とするための信号である。通常、ＳＣＡＮ回路が挿入された半導体集積回路は、SCAN-Enable信号とリセット信号とが独立して機能するように設計される。従って、SCAN-Enable信号とリセット信号とが同時に有効（Enable）となることは無い。
【００３１】
状態表示記号付きＮＡＮＤ回路５は、SCAN-Enable信号とリセット信号とがそれぞれ入力され、それぞれの信号が有効となった場合に、論理「０」の状態設定信号を状態設定端子ＳＴに入力する。このＮＡＮＤ回路５により、状態設定信号をSCAN-Enable信号とリセット信号とで新たな配線の追加なしに制御することが可能となる。
【００３２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００３３】
本発明に係る半導体集積回路は、本明細書において示したような構成を有するＣＭＯＳトランジスタを備える半導体集積回路であれば、多種多様な機能を有する半導体集積回路に好適に用いることができ、ＣＭＯＳトランジスタの漏れ電流を正確に測定することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る半導体集積回路に備えられているセルとしてのリセット付きＤフリップフロップ回路の構成を示す回路図である。
【図２】状態設定信号を生成する構成を示す回路図である。
【図３】従来技術を示すものであり、リセット付きＤフリップフロップ回路の構成を示す回路図である。
【図４】上記リセット付きＤフリップフロップ回路に備えられているＮＡＮＤ回路の構成を示す回路図である。
【符号の説明】
【００３５】
３ａ          ＮＡＮＤ回路（検査設定回路）
４            ＮＡＮＤ回路（検査対象回路）
１０、１０ａ  リセット付きＤフリップフロップ回路（セル）
【図１】
2009128324.tif 000003
【図２】
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【図３】
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【図４】
2009128324.tif 000006