(57)【要約】【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。【選択図】図５
2009164200.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の金属シリサイド膜と、前記第１の金属シリサイド膜上に形成された第２の金属シリサイド膜とを有し、前記第１の金属シリサイド膜における金属元素に対するシリコンの組成が、前記第２の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第１のゲート電極と、
前記第１のゲート電極の両側の前記半導体基板内に形成された第１の不純物拡散領域対と
を有する第１のトランジスタを有する
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上の第２の領域に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成されたシリコンを主体とする半導体膜と、前記半導体膜上に形成された第３の金属シリサイド膜とを有する第２のゲート電極と、
前記第２のゲート電極の両側の前記半導体基板内に形成された第２の不純物拡散領域対と
を有し、前記第１のトランジスタと同一導電型の第２のトランジスタを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
半導体基板上の第３の領域に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第４の金属シリサイド膜と、前記第４の金属シリサイド膜上に形成された第５の金属シリサイド膜とを有し、前記第４の金属シリサイド膜における金属元素に対するシリコンの組成が、前記第５の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第３のゲート電極と、
前記第３のゲート電極の両側の前記半導体基板内に形成された第３の不純物拡散領域対と
を有し、前記第１のトランジスタとは異なる導電型の第３のトランジスタを更に有する
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、
前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１の半導体膜及び前記第２の半導体膜を含むゲート電極を形成する工程と、
前記ゲート電極上に金属膜を堆積する工程と、
熱処理により、前記ゲート電極の前記第２の半導体膜と前記金属膜とを反応させ、前記第２の半導体膜上面に第１の金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
熱処理により、前記ゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記ゲート電極の全体を金属シリサイド化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記ゲート電極を金属シリサイド化する工程では、前記第２の半導体膜を第２の金属シリサイド膜に転換するとともに、前記第１の半導体膜を、金属元素に対するシリコンの組成が、前記第２の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第３の金属シリサイド膜に転換する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記ゲート電極をシリサイド化する工程は、フラッシュランプアニールにより行う
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の第１の領域上に第１のゲート絶縁膜を形成し、前記半導体基板の第２の領域上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、
前記第１の領域上の前記第１の半導体膜に、第１の濃度で不純物を導入し、前記第２の領域上の前記第１の半導体膜に、前記第１の濃度よりも低い第２の濃度で不純物を導入する工程と、
前記不純物が導入された前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第２のゲート電極を形成する工程と、
前記第１のゲート電極上及び前記第２のゲート電極上に金属膜を堆積する工程と、
熱処理により、前記第２の半導体膜と前記金属膜とを反応させ、前記第１のゲート電極の前記第２の半導体膜上面に第１の金属シリサイド膜を形成し、前記第２のゲート電極の前記第２の半導体膜上面に第２の金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
熱処理により、前記第１のゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記第１のゲート電極の全体を金属シリサイド化するとともに、前記第２のゲート電極と前記第２の金属シリサイド膜とを反応させることにより、前記第２のゲート電極の前記第２の半導体膜を選択的に金属シリサイド化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１のゲート電極を金属シリサイド化する工程では、前記第２の半導体膜を第３の金属シリサイド膜に転換するとともに、前記第１の半導体膜を、金属元素に対するシリコンの組成が、前記第３の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第４の金属シリサイド膜に転換する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
前記第１の半導体膜に不純物を導入する工程では、前記第１の領域上の前記第１の半導体膜に、２×１０２１ｃｍ−３以上の濃度で前記不純物を導入し、前記第２の領域上の前記第１の半導体膜に、２×１０２１ｃｍ−３未満の濃度で前記不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極をシリサイド化する工程は、フラッシュランプアニールにより行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴの特性を向上する構造として、金属シリサイドのみによってゲート電極を形成する技術（フルシリサイド化技術（fully silicided gate (ＦＵＳＩ) technology））が提案されている。ゲート電極を金属シリサイドにより構成することにより、ポリサイド構造のゲート電極と比較してゲート抵抗を低減することができ、ゲート電極の空乏化も防止することができる。
【０００３】
金属シリサイドのみによってゲート電極を形成する方法としては、ゲート電極形成部分にアモルファスシリコンやアモルファスシリコンよりなるダミー電極を形成後、金属を堆積してシリサイド化反応のための熱処理を行い、ダミー電極を金属シリサイドによって置換する方法が提案されている。この方法によれば、ソース／ドレイン領域をゲート電極に対して自己整合で形成する従来のプロセスとの整合性を維持するとともに、金属材料によるシリコン基板の汚染等を抑制することができる。
【０００４】
ゲート電極をフルシリサイド化する技術としては、ＣＭＰ方式と呼ばれる方法が知られている。この方法は、アモルファスシリコン又はアモルファスシリコンよりなるダミー電極を形成し、ダミー電極を覆う層間絶縁膜を形成し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等によって層間絶縁膜を平坦化してダミー電極の上面を露出した後、金属膜を堆積してシリサイド化熱処理を行うことにより、ゲート電極だけをシリサイド化するものである。
【特許文献１】特開２００４−０７１６５３号公報
【特許文献２】特開２００５−２２８８６８号公報
【非特許文献１】Y. Tsuchiya et al., "physical mechanism of work function modulation due to impurity pileup at Ni-FUSI/SiO(N) interface", IEDM (IEEE International Electron Devices Meeting) 2005 （12月開催）, pp. 637-640
【非特許文献２】T. Hoffmann et al., "Ni-based FUSI gates: CMOS integration for 45nm node and beyond", IEDM (IEEE International Electron Devices Meeting) 2006 （12月開催）, pp. 269-272
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のＣＭＰ方式を用いたゲート電極のフルシリサイド化では、Ｎ型ＭＩＳＦＥＴの特性劣化を引き起こすことが知られている。Ｎ型ＭＩＳＦＥＴの特性劣化は、ダミー電極のシリサイド化に伴う体積変化によって、形成したゲート電極に、Ｎ型ＭＩＳＦＥＴに対して不利なストレス（例えば、チャネル方向に圧縮応力を加えるようなストレス）が導入されているためであると考えられている。このため、Ｎ型ＭＩＳＦＥＴの特性劣化を伴わないゲート電極のフルシリサイド化技術が待望されている。
【０００６】
本発明の目的は、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された、優れた特性のＭＩＳＦＥＴを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板の第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１の金属シリサイド膜と、前記第１の金属シリサイド膜上に形成された第２の金属シリサイド膜とを有し、前記第１の金属シリサイド膜における金属元素に対するシリコンの組成が、前記第２の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１の不純物拡散領域対とを有する第１のトランジスタを有する半導体装置が提供される。
【０００８】
また、本発明の他の観点によれば、半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１の半導体膜及び前記第２の半導体膜を含むゲート電極を形成する工程と、前記ゲート電極上に金属膜を堆積する工程と、熱処理により、前記ゲート電極の前記第２の半導体膜と前記金属膜とを反応させ、前記第２の半導体膜上面に第１の金属シリサイド膜を形成する工程と、未反応の前記金属膜を除去する工程と、熱処理により、前記ゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記ゲート電極の全体を金属シリサイド化する工程とを有する半導体装置の製造方法が提供される。
【０００９】
また、本発明の更に他の観点によれば、半導体基板の第１の領域上に第１のゲート絶縁膜を形成し、前記半導体基板の第２の領域上に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、前記第１の領域上の前記第１の半導体膜に、第１の濃度で不純物を導入し、前記第２の領域上の前記第１の半導体膜に、前記第１の濃度よりも低い第２の濃度で不純物を導入する工程と、前記不純物が導入された前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第２のゲート電極を形成する工程と、前記第１のゲート電極上及び前記第２のゲート電極上に金属膜を堆積する工程と、熱処理により、前記第２の半導体膜と前記金属膜とを反応させ、前記第１のゲート電極の前記第２の半導体膜上面に第１の金属シリサイド膜を形成し、前記第２のゲート電極の前記第２の半導体膜上面に第２の金属シリサイド膜を形成する工程と、未反応の前記金属膜を除去する工程と、熱処理により、前記第１のゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記第１のゲート電極の全体を金属シリサイド化するとともに、前記第２のゲート電極と前記第２の金属シリサイド膜とを反応させることにより、前記第２のゲート電極の前記第２の半導体膜を選択的に金属シリサイド化する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ゲート電極を形成するためのシリコン膜を主体とする半導体膜を二層構造とし、フラッシュランプアニールを用いてシリサイド化を行うので、下層部分にシリコンを過剰に含む金属シリサイド膜を有し、上層部分に低抵抗の金属シリサイド膜を有するフルシリサイド構造のゲート電極を形成することができる。これにより、上層の金属シリサイド膜によってゲート電極の抵抗値を低減することができ、下層の金属シリサイド膜によってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極をフルシリサイド化することができる。また、下層の半導体膜に導入される不純物の濃度を適宜制御することにより、フルシリサイド化するゲート電極とポリサイド構造のゲート電極とを作り分けることができる。
【発明を実施するための最良の形態】
【００１１】
［参考例］
本発明の参考例による半導体装置の製造方法について図１乃至図４を用いて説明する。
【００１２】
図１乃至図４は本参考例による半導体装置の製造方法を示す工程断面図である。
【００１３】
上述のように、ＣＭＰ方式によるゲート電極のフルシリサイド化技術では、Ｎ型ＭＩＳＦＥＴに対して不利なストレスが印加され、Ｎ型ＭＩＳＦＥＴの特性劣化を引き起こすことがある。
【００１４】
ＣＭＰ方式とは異なる方式を用いたゲート電極のフルシリサイド化技術を、以下に参考例として説明する。
【００１５】
まず、シリコン基板１０の主表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離溝に埋め込まれた素子分離膜１２を形成する。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００１６】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＰ型ウェル１４を形成し、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＮ型ウェル１６を形成する（図１（ａ））。
【００１７】
次いで、例えば窒素雰囲気中で熱処理を行い、Ｐ型ウェル１４及びＮ型ウェル１６を構成する不純物を活性化する。
【００１８】
次いで、例えば熱酸化法により、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えばシリコン酸化膜よりなるゲート絶縁膜１８を形成する。
【００１９】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのアモルファスシリコン膜２０を堆積する（図１（ｂ））。
【００２０】
次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜２０をパターニングし、Ｎ型ＭＩＳＦＥＴ形成領域にアモルファスシリコン膜２０よりなるゲート電極２６ｎを形成し、Ｐ型ＭＩＳＦＥＴ形成領域にアモルファスシリコン膜２０よりなるゲート電極２６ｐを形成する。
【００２１】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｎをマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域２８を形成する。
【００２２】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｐをマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域３０を形成する（図２（ａ））。
【００２３】
次いで、全面に、例えばプラズマＣＶＤ法により、例えばシリコン酸化膜とシリコン窒化膜とを堆積した後、これらの膜をエッチバックし、ゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３２と、シリコン窒化膜よりなるサイドウォールスペーサ３４とを形成する。
【００２４】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３６を形成する。
【００２５】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｐ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３８を形成する（図２（ｂ））。
【００２６】
次いで、全面に、例えばプラズマＣＶＤ法により、例えばシリコン酸化膜を堆積後、この膜をエッチバックし、サイドウォールスペーサ３２，３４が形成されたゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ４８を形成する。
【００２７】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４，４８をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域５０を形成する。
【００２８】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｐ及びサイドウォールスペーサ３２，３４，４８をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域４０を形成する。
【００２９】
次いで、例えば窒素雰囲気中で熱処理を行い、不純物拡散領域２８，３０，３６，３８，４０，５０を構成する不純物を活性化する。これにより、ゲート電極２６ｎの両側のシリコン基板１０内に、不純物拡散領域２８，３６，５０よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域５２を形成し、ゲート電極２６ｐの両側のシリコン基板１０内に、不純物拡散領域３０，３８，４０よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域５４を形成する（図３（ａ））。
【００３０】
次いで、全面に、例えばスパッタ法により、ニッケル（Ｎｉ）膜を堆積する。
【００３１】
次いで、例えば窒素雰囲気中で、２００〜３００℃程度の温度で短時間アニールを行う（ファーストアニール）。この熱処理により、ニッケル膜とシリコンの露出部分とが接する領域（ソース／ドレイン領域５２，５４上及びゲート電極２６ｎ，２６ｐ上）には、ニッケルを多く含む相（例えば、Ｎｉ２Ｓｉ等）のニッケルシリサイド膜５６が選択的に形成される。
【００３２】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図３（ｂ））。
【００３３】
次いで、不活性雰囲気、例えば窒素雰囲気中で、フラッシュランプアニール（ＦＬＡ：Flash Lamp Annealing）を行う（セカンドアニール）。この熱処理により、シリサイド化反応が更に進行し、ニッケルシリサイド膜５６がより深くに達する。
【００３４】
このとき、ゲート絶縁膜１８上に形成されているゲート電極２６ｎ，２６ｐは、シリコン基板１０内に形成されたソース／ドレイン領域５２，５４と比較して熱が籠もりやすいため、ゲート電極２６ｎ，２６ｐ上に形成されたニッケルシリサイド膜５６は、ソース／ドレイン領域５２，５４上に形成されたニッケルシリサイド膜５６よりも深くまで達する。
【００３５】
したがって、フラッシュランプアニールの条件を適宜制御することにより、ソース／ドレイン領域５２，５４の接合を破壊することなく、ゲート電極２６ｎ，２６ｐの総てをニッケルシリサイド膜５６に置換することができる（図４（ａ））。
【００３６】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力を印加するためのストレッサ膜５８を形成する。
【００３７】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｐ型ＭＩＳＦＥＴ形成領域のストレッサ膜５８を選択的に除去する。
【００３８】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、Ｐ型ＭＩＳＦＥＴのチャネル領域に圧縮応力を印加するためのストレッサ膜６０を形成する。
【００３９】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｎ型ＭＩＳＦＥＴ形成領域のストレッサ膜６０を選択的に除去する（図４（ｂ））。
【００４０】
この後、通常の多層配線プロセスを経て、半導体装置を完成する。
【００４１】
本願発明者が提案している上記半導体装置の製造方法は、ニッケルシリサイド膜５６の形成のためのセカンドアニールとしてフラッシュランプアニールを用いることで、通常の自己整合シリサイド（サリサイド）技術によるゲート電極のフルシリサイド化を可能とするものである。
【００４２】
この方式によれば、ＣＭＰ方式の場合と比較して、シリサイド化に伴うゲート電極の体積変化を小さく抑えることができるため、Ｎ型ＭＩＳＦＥＴに対して不利なストレスが印加されるのを抑制することができる。
【００４３】
しかしながら、その一方で、ゲート電極２６ｎ，２６ｐを構成するニッケルシリサイド膜中のニッケル元素は、ファーストアニールの際に形成されたニッケルシリサイド膜中のニッケル元素に限られるため、セカンドアニールの際にこのニッケル元素が全体に行き渡って形成されたニッケルシリサイド膜は、シリコン過剰なニッケルシリサイドとなる。このため、ゲート電極の抵抗値が１０倍程度に増加してしまい、ＭＩＳトランジスタの性能を劣化させてしまう虞がある。
【００４４】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図５乃至図１８を用いて説明する。
【００４５】
図５は本実施形態による半導体装置の構造を示す概略断面図、図６乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図、図１２はゲート電極を構成する二層構造のアモルファスシリコン膜の界面の状態を示す拡大断面図、図１３及び図１４はＮ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ、図１５はＮ型ＭＩＳＦＥＴのオフ電流とオン電流との関係を示すグラフ、図１６及び図１７はＰ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ、図１８はＰ型ＭＩＳＦＥＴのオフ電流とオン電流との関係を示すグラフである。
【００４６】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００４７】
シリコン基板１０の主表面には、活性領域を画定する素子分離膜１２が形成されている。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００４８】
Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｐ型ウェル１４が形成されている。また、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にはＮ型ウェル１６が形成されている。
【００４９】
Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６ｎが形成されている。ゲート電極２６ｎは、ゲート絶縁膜１８上に形成されたニッケルシリサイド膜５６ｂと、ニッケルシリサイド膜５６ｂ上に形成されたニッケルシリサイド膜５６ａとを有している。ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【００５０】
ゲート電極２６ｎの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６ｎの両側のシリコン基板１０内には、ソース／ドレイン領域５２が形成されている。ソース／ドレイン領域５２上には、ニッケルシリサイド膜５６が形成されている。
【００５１】
こうして、Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６ｎと、ソース／ドレイン領域５２とを有するＮ型ＭＩＳＦＥＴが形成されている。
【００５２】
Ｎ型ＭＩＳＦＥＴ上には、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力を導入するためのストレッサ膜５８が形成されている。
【００５３】
Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６ｐが形成されている。ゲート電極２６ｐは、ゲート絶縁膜１８上に形成されたニッケルシリサイド膜５６ｂと、ニッケルシリサイド膜５６ｂ上に形成されたニッケルシリサイド膜５６ａとを有している。ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【００５４】
ゲート電極２６ｐの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６ｐの両側のシリコン基板１０内には、ソース／ドレイン領域５４が形成されている。ソース／ドレイン領域５４内には、ＳｉＧｅ膜４６が埋め込まれている。ＳｉＧｅ膜４６上には、ニッケルシリサイド膜５６が形成されている。
【００５５】
こうして、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６ｐと、ソース／ドレイン領域５４とを有し、ソース／ドレイン領域５４にＳｉＧｅ膜４６が埋め込まれたＰ型ＭＩＳＦＥＴが形成されている。
【００５６】
Ｐ型ＭＩＳＦＥＴ上には、Ｐ型ＭＩＳＦＥＴのチャネル領域に引張り応力を導入するためのストレッサ膜６０が形成されている。
【００５７】
ストレッサ膜５８，６０が形成された半導体基板上には、層間絶縁膜６２が形成されている。層間絶縁膜６２及びストレッサ膜５８，６０には、ソース／ドレイン領域５２，５４上のニッケルシリサイド膜に接続されたコンタクトプラグ６４が埋め込まれている。コンタクトプラグ６４が埋め込まれた層間絶縁膜６２上には、コンタクトプラグ６４を介してＭＩＳＦＥＴのソース／ドレイン領域５２，５４に接続された配線層６６が形成されている。
【００５８】
このように、本実施形態による半導体装置は、Ｎ型ＭＩＳＦＥＴのゲート電極２６ｎ及びＰ型ＭＩＳＦＥＴのゲート電極２６ｐが、ニッケルシリサイド膜５６ａ，５６ｂにより構成されたフルシリサイド構造を有している。また、ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【００５９】
このようにして半導体装置を構成することにより、上層のニッケルシリサイド膜５６ａによってゲート電極２６ｎ，２６ｐの抵抗値を低減することができ、シリコンをニッケルシリサイド膜５６ａよりも過剰に含む下層のニッケルシリサイド膜５６ｂによってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極２６ｎ，２６ｐをフルシリサイド化することができる。
【００６０】
また、Ｎ型ＭＩＳＦＥＴにはチャネル方向にストレッサ膜５８から引張り応力を、Ｐ型ＭＩＳＦＥＴにはチャネル方向にストレッサ膜６０及びＳｉＧｅ膜４６から圧縮応力を導入することができる。これにより、チャネル領域を流れるキャリアの移動度を向上することができ、ＭＩＳＦＥＴの特性を向上することができる。
【００６１】
次に、本実施形態による半導体装置の製造方法について図６乃至図１１を用いて説明する。
【００６２】
まず、シリコン基板１０の主表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば深さが３００ｎｍの素子分離溝に埋め込まれた素子分離膜１２を形成する（図６（ａ））。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００６３】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＰ型ウェル１４を形成し、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＮ型ウェル１６を形成する（図６（ｂ））。
【００６４】
次いで、例えば窒素雰囲気中で、例えば１０００℃、１０秒間の熱処理を行い、Ｐ型ウェル１４及びＮ型ウェル１６を構成する不純物を活性化する。
【００６５】
次いで、例えば８００℃のドライ酸素雰囲気中で熱酸化を行い、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜１８を形成する。なお、ゲート絶縁膜は、シリコン酸化膜のほかシリコン窒化酸化膜その他の絶縁材料により形成してもよい。
【００６６】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚２０ｎｍのアモルファスシリコン膜２０を堆積する。
【００６７】
なお、アモルファスシリコン膜２０の膜厚は、後工程で添加する不純物のシリコン基板１０方向への突き抜けを十分に抑えられる範囲で、できる限り薄くすることが望ましい。不純物の添加にイオン注入を用いる場合、現状のイオン注入技術では２０ｎｍ程度が下限である。
【００６８】
また、アモルファスシリコン膜の代わりに、ポリシリコン膜を堆積してもよい。アモルファスシリコン膜を用いているのは、後工程で添加する不純物の突き抜けを防止するためである。不純物の突き抜けが十分に抑えられる場合には、ポリシリコン膜を用いることが可能である。また、ポリシリコン膜を堆積後、イオン注入等によって表面をアモルファス化するようにしてもよい。
【００６９】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして、Ｎ型不純物、例えばリンイオン（Ｐ＋）を、例えば、加速エネルギー２ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件でイオン注入する。
【００７０】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、例えば、加速エネルギー０．４ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。
【００７１】
これにより、Ｐ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０にはＰ型不純物が添加され、Ｎ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０にはＮ型が添加される。
【００７２】
なお、以後の説明では、Ｎ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０と、Ｐ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０を区別する場合、Ｎ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０をアモルファスシリコン膜２０ｎと呼び、Ｐ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０をアモルファスシリコン膜２０ｐと呼ぶこととする（図７（ａ））。
【００７３】
次いで、不純物を添加したアモルファスシリコン膜２０上に、例えばＬＰＣＶＤ法により、例えば膜厚８０ｎｍのアモルファスシリコン膜２４を堆積する。
【００７４】
なお、アモルファスシリコン膜２０の形成工程からアモルファスシリコン膜２４の形成工程までの間に、アモルファスシリコン膜２０の表面はイオン注入の前処理や大気に曝され、アモルファスシリコン膜２０の表面には自然酸化膜が形成されている。このため、アモルファスシリコン膜２０とアモルファスシリコン膜２４との間には、自然酸化膜が介在する。自然酸化膜はアモルファスシリコン膜２０上に均一に形成されるものではなく、例えば図１２に示すように島状に形成されるため、アモルファスシリコン膜２０とアモルファスシリコン膜２４とは、自然酸化膜２２が形成されていない領域において、部分的には直接的に接している。
【００７５】
なお、アモルファスシリコン膜の代わりに、ポリシリコン膜を堆積してもよい。アモルファスシリコン膜を用いているのは、後工程で添加する不純物の突き抜けを防止するためである。不純物の突き抜けが十分に抑えられる場合には、ポリシリコン膜を用いることが可能である。また、ポリシリコン膜を堆積後、イオン注入等によって表面をアモルファス化するようにしてもよい。
【００７６】
次いで、アモルファスシリコン膜２４上に、例えばＬＰＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜２５を形成する（図７（ｂ））。
【００７７】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜２５、アモルファスシリコン膜２４，２０を順次パターニングし、Ｎ型ＭＩＳＦＥＴ形成領域に、アモルファスシリコン膜２０ｎ，２４よりなり上面がシリコン窒化膜２５により覆われたゲート電極２６ｎを、Ｐ型ＭＩＳＦＥＴ形成領域に、アモルファスシリコン膜２０ｐ，２４よりなり上面がシリコン窒化膜２５により覆われたゲート電極２６ｐを、それぞれ形成する。
【００７８】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｎをマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域２８を形成する。エクステンションイオン注入は、Ｎ型不純物、例えば砒素イオン（Ａｓ＋）を、加速エネルギー１．５ｋｅＶ、注入量１×１０１５ｃｍ−２の条件で行う。ポケットイオン注入は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー１０ｋｅＶ、注入量１×１０１３ｃｍ−２の条件で、シリコン基板１０の法線方向に対して傾斜した４方向から、それぞれ行う。ポケットイオン注入には、インジウムイオン（Ｉｎ＋）を用いてもよい。
【００７９】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｐをマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域３０を形成する（図８（ａ））。エクステンションイオン注入は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー０．５ｋｅＶ、注入量１×１０１５ｃｍ−２の条件で行う。ポケットイオン注入は、Ｎ型不純物、例えばアンチモンイオン（Ｓｂ＋）を、加速エネルギー５０ｋｅＶ、注入量５×１０１２ｃｍ−２の条件で、シリコン基板１０の法線方向に対して傾斜した４方向から、それぞれ行う。ポケットイオン注入には、砒素イオン（Ａｓ＋）を用いてもよい。
【００８０】
なお、不純物拡散領域２８，３０の形成前に、ゲート電極２６ｎ，２６ｐの側壁部分に、例えば膜厚１０ｎｍ程度のシリコン酸化膜やシリコン窒化膜等よりなるサイドウォールスペーサを形成しておいてもよい。
【００８１】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜と、例えば膜厚４０ｎｍのシリコン窒化膜とを堆積した後、このシリコン酸化膜及びシリコン窒化膜をエッチバックし、ゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３２と、シリコン窒化膜よりなるサイドウォールスペーサ３４とを形成する。
【００８２】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３６を形成する。不純物拡散領域３６は、Ｎ型不純物、例えば砒素イオン（Ａｓ＋）又はリンイオン（Ｐ＋）を、加速エネルギー１０ｋｅＶ、注入量２×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００８３】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｐ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３８，４０を形成する（図８（ｂ））。不純物拡散領域３８は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー８ｋｅＶ、注入量２×１０１３ｃｍ−２の条件で斜めイオン注入することにより形成する。不純物拡散領域４０は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー１０ｋｅＶ、注入量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００８４】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜４２を形成する。
【００８５】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン酸化膜４２を選択的に除去する。
【００８６】
次いで、シリコン酸化膜４２、シリコン窒化膜２５、サイドウォールスペーサ３２，３４及び素子分離膜１２をマスクとして、シリコン基板１０表面に対し、例えばＣＦ４／Ｏ２をエッチャントとした化学的ドライエッチング（ＣＤＥ：Chemical Dry Etching）を行い、ゲート電極２６ｐの両側のシリコン基板１０に、深さ６０ｎｍ程度のリセス領域４４を形成する（図９（ａ））。化学的ドライエッチングの条件は、例えば、圧力を５０Ｐａ、アプリケータパワーを１００Ｗとする。
【００８７】
次いで、シリコン酸化膜４２、シリコン窒化膜２５、サイドウォールスペーサ３２，３４及び素子分離膜１２をマスクとして、リセス領域４４内に、例えば分子線エピタキシー法により、例えば膜厚８０ｎｍのＰ型のＳｉＧｅ膜４６を選択的に成長する（図９（ｂ））。ＳｉＧｅ膜４６の成長には、原料ガスとして例えばＳｉＨ４，ＧｅＨ４，Ｈ２，ＨＣｌ，Ｂ２Ｈ６を用い、成長温度を例えば６００℃とする。ＳｉＧｅ膜４６の組成比は、ゲルマニウム濃度が１５〜２５％程度、例えばＳｉ０．８０Ｇｅ０．２０（ゲルマニウム２０％程度含有）とする。
【００８８】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜を堆積後、このシリコン酸化膜及びシリコン酸化膜４２をエッチバックし、サイドウォールスペーサ３２，３４が形成されたゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ４８を形成する。
【００８９】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４，４８をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域５０を形成する。不純物拡散領域５０は、Ｎ型不純物、例えば砒素イオン（Ａｓ＋）を、加速エネルギー２５ｋｅＶ、注入量８×１０１５ｃｍ−２の条件でイオン注入することにより形成する。Ｎ型不純物として、砒素イオンの代わりにリンイオン（Ｐ＋）を用いてもよい。
【００９０】
なお、不純物拡散領域２８，３０，３６，３８，４０，５０を形成するためのイオン注入工程は、ゲート電極２６ｎ，２６ｐへのドーピングをも兼ねている。
【００９１】
次いで、例えば１０００℃程度の短時間アニールを行い、不純物拡散領域２８，３０，３６，３８，４０，５０を構成する不純物を活性化する。これにより、ゲート電極２６ｎの両側のシリコン基板１０内に、不純物拡散領域２８，３６，５０よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域５２を形成し、ゲート電極２６ｐの両側のシリコン基板１０内に、不純物拡散領域３０，３８，４０よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域５４を形成する（図１０（ａ））。
【００９２】
なお、アモルファスシリコン膜２０，２４は、これまでの熱工程において結晶化してポリシリコン膜となるが、便宜上、以降の説明においてもアモルファスシリコン膜２０，２４と記載する。
【００９３】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのニッケル（Ｎｉ）膜を堆積する。ニッケル膜上に、ニッケル膜の酸化防止のための膜、例えば窒化チタン（ＴｉＮ）膜を更に形成するようにしてもよい。
【００９４】
次いで、不活性雰囲気、例えば窒素雰囲気中、２００〜３００℃程度の温度で短時間アニールを行う（ファーストアニール）。この熱処理により、ニッケル膜とシリコンの露出部分とが接する領域（ソース／ドレイン領域５２，５４上及びゲート電極２６ｎ，２６ｐ上）には、ニッケルを多く含む相（例えば、Ｎｉ２Ｓｉ等）のニッケルシリサイド膜５６が選択的に形成される。
【００９５】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図１０（ｂ））。
【００９６】
次いで、不活性雰囲気、例えば窒素雰囲気中で、フラッシュランプアニール（ＦＬＡ）を行う（セカンドアニール）。従来アニールは秒単位の熱処理であったが、より急峻な昇降温にすることでミリ秒単位にサーマルバジェットを低減することが可能となった。これがフラッシュランプアニールである。フラッシュランプアニールを用いたセカンドアニールの条件は、例えば、基板温度を３００〜４００℃、ドーズ量を２５ｍＪ／ｃｍ２とする。
【００９７】
この熱処理により、シリサイド化反応が更に進行し、ニッケルシリサイド膜５６がより深くに形成されるとともに、抵抗値の低い相（例えばＮｉＳｉ）に転換する。このとき、ゲート電極２６ｎ，２６ｐでは、ゲート電極２６ｎ，２６ｐを構成するアモルファスシリコン膜２０，２４の総てがシリサイド化するが、図１２に示すように、ゲート電極２６ｎ，２６ｐを構成するアモルファスシリコン膜２０，２４の間には自然酸化膜２２が形成されているため、アモルファスシリコン膜２０側へのニッケルの拡散が抑制される。これにより、アモルファスシリコン膜２４部分には抵抗値の低い相（例えばＮｉＳｉ）のニッケルシリサイド膜５６ａが形成される一方、アモルファスシリコン膜２０部分にはシリコンリッチのニッケルシリサイド膜５６ｂが形成される（図１１（ａ））。この結果、ゲート電極２６ｎ，２６ｐのアモルファスシリコン膜２０部分におけるシリサイド化反応に伴う体積変化が抑制され、Ｎ型ＭＩＳＦＥＴの特性劣化を防止することができる。
【００９８】
また、アモルファスシリコン膜を二層構造にする他のメリットとして、イオン注入によってアモルファス化した下層のアモルファスシリコン２０が再結晶化する際の体積膨張に伴う応力を、ＭＩＳＦＥＴのチャネル領域に印加できることが挙げられる。アモルファスシリコン膜２０の再結晶化により生じる応力は、シリサイド化反応の場合とは異なり、Ｎ型ＭＩＳＦＥＴの特性を改善する方向に印加される。
【００９９】
したがって、これら効果の組み合わせにより、ゲート電極２６ｎ，２６ｐのフルシリサイド化と、Ｎ型ＭＩＳＦＥＴの特性改善の両方を同時に実現することができる。
【０１００】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるストレッサ膜５８を形成する。ストレッサ膜５８は、ＭＩＳＦＥＴのチャネル領域に引張り応力が印加されるように、シリコン基板１０に対して引張り応力を印加しうる膜とする。例えば、ＳｉＨ４／ＮＨ３／Ｎ２の混合ガスを用い、ガス比を例えば１０：１０００：５０００ｓｃｃｍとし（必ずしもこのガス比でなくてもよい）、成膜温度を２５０〜４５０℃、圧力を１〜１０Ｔｏｒｒ、パワーを１０００〜１５００Ｗとして成膜することにより、プラズマ窒化膜よりなるストレッサ膜５８を形成することができる。
【０１０１】
なお、Ｎ型ＭＩＳＦＥＴの場合、シリコン基板１０に対して１〜２ＧＰａ程度の引張り応力を有するストレッサ膜５８を形成することにより、チャネルを流れる電子移動度を向上する効果がある。ストレッサ膜５８の成膜条件は、形成しようとするＭＩＳＦＥＴのサイズや種類、要求される特性等に応じて適宜設定することが望ましい。
【０１０２】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｐ型ＭＩＳＦＥＴ形成領域のストレッサ膜５８を選択的に除去する。
【０１０３】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるストレッサ膜６０を形成する。ストレッサ膜６０は、ＭＩＳＦＥＴのチャネル領域に圧縮応力が印加されるように、シリコン基板１０に対して圧縮応力を印加しうる膜とする。例えば、ＳｉＨ４／ＮＨ３／Ｎ２／Ｈ２の混合ガスを用い、ガス比を例えば１０：１０００：５０００：５０００ｓｃｃｍとし（必ずしもこのガス比でなくてもよい）、成膜温度を２５０〜３５０℃、圧力を１〜１０Ｔｏｒｒ、パワーを２００〜１０００Ｗとして成膜することにより、プラズマ窒化膜よりなるストレッサ膜６０を形成することができる。
【０１０４】
なお、Ｐ型ＭＩＳＦＥＴの場合、シリコン基板１０に対して１〜３ＧＰａ程度の圧縮応力を有するストレッサ膜６０を形成することにより、チャネルを流れる正孔移動度を向上する効果がある。ストレッサ膜６０の成膜条件は、形成しようとするＭＩＳＦＥＴのサイズや種類、要求される特性等に応じて適宜設定することが望ましい。
【０１０５】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｎ型ＭＩＳＦＥＴ形成領域のストレッサ膜６０を選択的に除去する（図１１（ｂ））。
【０１０６】
この後、ストレッサ膜５８，６０上を覆う層間絶縁膜６２、ソース／ドレイン領域５２，５４上に形成されたニッケルシリサイド膜５６に接続されたコンタクトプラグ６４、コンタクトプラグ６４を介してソース／ドレイン領域５２，５４に接続された配線層６６等を形成後（図５参照）、通常の多層配線プロセスを経て、半導体装置を完成する。
【０１０７】
次に、上記製造方法により形成したＭＩＳＦＥＴの特性を測定した結果について図１３乃至図１８を用いて説明する。
【０１０８】
図１３及び図１４は、Ｎ型ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）とゲート長（Ｌｇ）との関係（閾値電圧ロールオフ特性）を示すグラフである。図１５は、Ｎ型ＭＩＳＦＥＴのオフ電流（Ｉｏｆｆ）とオン電流（Ｉｏｎ）との関係を示すグラフである。図１６及び図１７はＰ型ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）とゲート長（Ｌｇ）との関係（閾値電圧ロールオフ特性）を示すグラフである。図１８は、Ｐ型ＭＩＳＦＥＴのオフ電流（Ｉｏｆｆ）とオン電流（Ｉｏｎ）との関係を示すグラフである。各図において、●印は本実施形態による半導体装置の製造方法により形成したＭＩＳＦＥＴの特性を示しており、○印はニッケルシリサイド膜５６の形成過程におけるセカンドアニールにおいて、フラッシュランプアニールの代わりに通常の短時間アニール（窒素雰囲気中で温度１０１０℃、時間は１秒以下の短時間アニール）を用いて形成したＭＩＳＦＥＴの特性を示している。
【０１０９】
Ｎ型ＭＩＳＦＥＴについてみると、図１３及び図１４に示すように、フラッシュランプアニールを用いた本実施形態のＭＩＳＦＥＴは、フラッシュランプアニールを用いていないＭＩＳＦＥＴの場合と比較して、特性が全体的に短チャネル側にシフトしており、閾値電圧ロールオフ特性が改善していることが判る。閾値電圧が０Ｖのときのデータで比較すると、ゲート長換算で約１５ｎｍ程度の改善が見られた。
【０１１０】
また、閾値電圧の値についてみると、図１４に示すように、長チャネル側ではほとんど変化が見られないのに対し、短チャネル側では本実施形態のＭＩＳＦＥＴの方が９０ｍＶ程度高くなっている。閾値電圧の変化は、ゲート電極がフルシリサイド化したことに伴う仕事関数の変化に伴うものである。
【０１１１】
また、図１５に示すように、フラッシュランプアニールを用いた本実施形態のＭＩＳＦＥＴは、フラッシュランプアニールを用いていないＭＩＳＦＥＴの場合と比較して、同じオフ電流で見たときのオン電流が大きくなっており、特性が改善していることが判る。オフ電流が１×１０−７Ａのときのデータで比較すると、オン電流について約９．７％の改善が見られた。
【０１１２】
上述の本発明の参考例による半導体装置の製造方法により作成したＭＩＳＦＥＴについて同様の測定を行ったところ、閾値電圧ロールオフ特性の改善効果は見られたが、オン電流が増加する現象は確認できなかった。オン電流改善の効果は、本実施形態のＭＩＳＦＥＴにより得られる特有の効果である。
【０１１３】
Ｐ型ＭＩＳＦＥＴについてみると、図１６及び図１７に示すように、フラッシュランプアニールを用いた本実施形態のＭＩＳＦＥＴは、フラッシュランプアニールを用いていないＭＩＳＦＥＴの場合と比較して、特性が短チャネル側にシフトしており、閾値電圧ロールオフ特性が改善していることが判る。
【０１１４】
また、閾値電圧の値についてみると、図１７に示すように、長チャネル側ではほとんど変化が見られないのに対し、短チャネル側では本実施形態のＭＩＳＦＥＴの方が９０ｍＶ程度高くなっている。閾値電圧の変化は、ゲート電極がフルシリサイド化したことに伴う仕事関数の変化に伴うものである。
【０１１５】
また、図１８に示すように、フラッシュランプアニールを用いた本実施形態のＭＩＳＦＥＴは、フラッシュランプアニールを用いていないＭＩＳＦＥＴの場合と比較して、同じオフ電流で見たときのオン電流が大きくなっており、特性が改善していることが判る。オフ電流が１×１０−７Ａのときのデータで比較すると、オン電流について約８％の改善が見られた。
【０１１６】
このように、本実施形態による半導体装置では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方において、ロールオフ特性の改善とオン電流の向上とを実現することができる。
【０１１７】
このように、本実施形態によれば、ゲート電極を形成するためのアモルファスシリコン膜を二層構造とし、フラッシュランプアニールを用いてシリサイド化を行うので、下層部分にシリコンを過剰に含むニッケルシリサイド膜を有し、上層部分に低抵抗のニッケルシリサイド膜を有するフルシリサイド構造のゲート電極を形成することができる。これにより、上層のニッケルシリサイド膜によってゲート電極の抵抗値を低減することができ、下層のニッケルシリサイド膜によってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極をフルシリサイド化することができる。
【０１１８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１９乃至図２４を用いて説明する。なお、図５乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１１９】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０乃至図２３は本実施形態による半導体装置の製造方法を示す工程断面図、図２４はＮ型ＭＩＳＦＥＴのゲート絶縁膜の実効膜厚のウェーハ面内分布を示す図である。
【０１２０】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。
【０１２１】
シリコン基板１０の主表面には、活性領域を画定する素子分離膜１２が形成されている。図において、中央の素子分離膜１２よりも左側の活性領域が第１のＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域が第２のＮ型ＭＩＳＦＥＴ形成領域であるものとする。
【０１２２】
第１のＮ型ＭＩＳＦＥＴ形成領域及び第２のＮ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｐ型ウェル１４が形成されている。
【０１２３】
第１のＮ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６Ｈが形成されている。ゲート電極２６Ｈは、ゲート絶縁膜１８上に形成されたニッケルシリサイド膜５６ｂと、ニッケルシリサイド膜５６ｂ上に形成されたニッケルシリサイド膜５６ａとを有している。ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【０１２４】
ゲート電極２６Ｈの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６Ｈの両側のシリコン基板１０内には、ソース／ドレイン領域５２が形成されている。ソース／ドレイン領域５２上には、ニッケルシリサイド膜５６が形成されている。
【０１２５】
こうして、第１のＮ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６Ｈと、ソース／ドレイン領域５２とを有する第１のＮ型ＭＩＳＦＥＴが形成されている。
【０１２６】
第２のＮ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６Ｌが形成されている。ゲート電極２６Ｌは、ゲート絶縁膜１８上に形成されたアモルファスシリコン膜２０Ｌと、アモルファスシリコン膜２０Ｌ上に形成されたニッケルシリサイド膜５６ａとを有している。なお、アモルファスシリコン膜２０Ｌは、膜形成直後の結晶状態に基づく名称であり、実際にはポリシリコン膜である。
【０１２７】
ゲート電極２６Ｌの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６Ｌの両側のシリコン基板１０内には、ソース／ドレイン領域５２が形成されている。ソース／ドレイン領域５２上には、ニッケルシリサイド膜５６が形成されている。
【０１２８】
こうして、第２のＮ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６Ｌと、ソース／ドレイン領域５２とを有する第２のＮ型ＭＩＳＦＥＴが形成されている。
【０１２９】
第１のＮ型ＭＩＳＦＥＴ及び第２のＮ型ＭＩＳＦＥＴ上には、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力を導入するためのストレッサ膜５８が形成されている。
【０１３０】
このように、本実施形態による半導体装置は、ニッケルシリサイド膜５６ａ，５６ｂにより構成されたフルシリサイド構造からなるゲート電極２６Ｈを有する第１のＮ型ＭＩＳＦＥＴと、ニッケルシリサイド膜５６ａ及びアモルファスシリコン膜２０Ｌにより構成されたポリサイド構造からなるゲート電極２６Ｌを有する第２のＮ型ＭＩＳＦＥＴとを有している。第１のＮ型ＭＩＳＦＥＴのニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【０１３１】
このようにして半導体装置を構成することにより、ゲート電極にフルシリサイド化が求められる高速動作用のトランジスタ、例えばロジックトランジスタ等（第１のＮ型ＭＩＳＦＥＴ）については、上層のニッケルシリサイド膜５６ａによってゲート電極２６ｎ，２６ｐの抵抗値を低減することができ、シリコンをニッケルシリサイド膜５６ａよりも過剰に含む下層のニッケルシリサイド膜５６ｂによってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極２６ｎ，２６ｐをフルシリサイド化することができる。また、Ｎ型ＭＩＳＦＥＴにはチャネル方向にストレッサ膜５８から引張り応力を導入することにより、チャネル領域を流れるキャリアの移動度を向上することができ、ＭＩＳＦＥＴの特性を更に向上することができる。
【０１３２】
また、ゲート電極のフルシリサイド化が特に求められないトランジスタ、例えば特性のばらつきを抑えることが要求されるＳＲＡＭセルのトランジスタ等（第２のＮ型ＭＩＳＦＥＴ）については、ポリサイド構造のゲート電極とすることができる。
【０１３３】
第１のＮ型ＭＩＳＦＥＴ及び第２のＮ型ＭＩＳＦＥＴは、後述の製造方法を用いることにより、同時に形成することができる。
【０１３４】
次に、本実施形態による半導体装置の製造方法について図２０乃至図２３を用いて説明する。
【０１３５】
まず、シリコン基板１０の主表面に、例えばＳＴＩ法により、例えば深さが３００ｎｍの素子分離溝に埋め込まれた素子分離膜１２を形成する。図において、中央の素子分離膜１２よりも左側の活性領域がフルシリサイド化したゲート電極を有する第１のＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がポリサイド構造のゲート電極を有する第２のＮ型ＭＩＳＦＥＴ形成領域であるものとする。
【０１３６】
次いで、フォトリソグラフィ及びイオン注入により、シリコン基板１０内にＰ型ウェル１４を形成する（図２０（ａ））。なお、Ｐ型ウェル１４は、第１のＮ型ＭＩＳＦＥＴ形成領域と第２のＮ型ＭＩＳＦＥＴ形成領域とにおいて、異なる条件を用いて作り分けを行ってもよい。
【０１３７】
次いで、例えば窒素雰囲気中で、例えば１０００℃、１０秒間の熱処理を行い、Ｐ型ウェル１４を構成する不純物を活性化する。
【０１３８】
次いで、例えば８００℃のドライ酸素雰囲気中で熱酸化を行い、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜１８を形成する。
【０１３９】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚２０ｎｍのアモルファスシリコン膜２０を堆積する。
【０１４０】
次いで、フォトリソグラフィにより、第２のＮ型ＭＩＳＦＥＴ形成領域を覆い第１のＮ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして、Ｎ型不純物、例えばリンイオン（Ｐ＋）を、例えば、加速エネルギー３ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の条件でイオン注入する。
【０１４１】
次いで、フォトリソグラフィにより、第１のＮ型ＭＩＳＦＥＴ形成領域及び第２のＮ型ＭＩＳＦＥＴ形成領域を露出するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、Ｎ型不純物、例えばリンイオン（Ｐ＋）を、例えば、加速エネルギー３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。
【０１４２】
これにより、第１のＮ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０には、トータルでドーズ量５×１０１５ｃｍ−２のリンイオンが注入される。イオン注入により導入した総てのリンイオンがアモルファスシリコン膜２０中に均一に添加されると仮定すると、アモルファスシリコン膜２０中におけるリン濃度は、
５．０×１０１５［ｃｍ−２］／２０［ｎｍ］＝２．５×１０２１［ｃｍ−３］
となる。
【０１４３】
また、第２のＮ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０には、トータルでドーズ量２×１０１５ｃｍ−２のリンイオンが注入される。イオン注入により導入した総てのリンイオンがアモルファスシリコン膜２０中に均一に添加されると仮定すると、アモルファスシリコン膜２０中におけるリン濃度は、
２．０×１０１５［ｃｍ−２］／２０［ｎｍ］＝１．０×１０２１［ｃｍ−３］
となる。
【０１４４】
なお、以後の説明では、第１のＮ型ＭＩＳＦＥＴ形成領域のリン濃度の高いアモルファスシリコン膜２０と、第２のＮ型ＭＩＳＦＥＴ形成領域のリン濃度の低いアモルファスシリコン膜２０を区別する場合、第１のＮ型ＭＩＳＦＥＴ形成領域アモルファスシリコン膜２０をアモルファスシリコン膜２０Ｈと呼び、第２のＮ型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜２０をアモルファスシリコン膜２０Ｌと呼ぶこととする（図２０（ｂ））。
【０１４５】
次いで、アモルファスシリコン膜２０上に、例えばＬＰＣＶＤ法により、例えば膜厚８０ｎｍのアモルファスシリコン膜２４を堆積する（図２１（ａ））。
【０１４６】
次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜２４，２０を順次パターニングし、第１のＮ型ＭＩＳＦＥＴ形成領域に、アモルファスシリコン膜２０Ｈとアモルファスシリコン膜２４との積層膜よりなるゲート電極２６Ｈを形成し、第２のＮ型ＭＩＳＦＥＴ形成領域に、アモルファスシリコン膜２０Ｌとアモルファスシリコン膜２４との積層膜よりなるゲート電極２６Ｌを形成する（図２１（ｂ））。
【０１４７】
なお、第１実施形態のようにソース／ドレイン領域にＳｉＧｅ膜４６を埋め込んだＰ型ＭＩＳＦＥＴを同時に形成する場合、ゲート電極２６Ｈ，２６Ｌ上には、リセス領域の形成やＳｉＧｅ膜の成長の際のマスクとなる膜（第１実施形態のシリコン窒化膜２５に相当）を予め形成しておく。
【０１４８】
次いで、例えば図８（ａ）乃至図１０（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ３２，３４，４８、ソース／ドレイン領域５２等を形成する（図２２（ａ））。サイドウォールスペーサやソース／ドレイン領域の構造は、第２のＮ型ＭＩＳＦＥＴと第２のＮ型ＭＩＳＦＥＴとで異なるようにしてもよい。
【０１４９】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのニッケル（Ｎｉ）膜を堆積する。ニッケル膜上に、ニッケル膜の酸化防止のための膜、例えば窒化チタン（ＴｉＮ）膜を更に形成するようにしてもよい。
【０１５０】
次いで、不活性雰囲気、例えば窒素雰囲気中、２００〜３００℃程度の温度で短時間アニールを行う。この熱処理により、ニッケル膜とシリコンの露出部分とが接する領域（ソース／ドレイン領域５２上及びゲート電極２６Ｈ，２６Ｌ上）には、ニッケルを多く含む相（例えば、Ｎｉ２Ｓｉ等）のニッケルシリサイド膜５６が選択的に形成される。
【０１５１】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図２２（ｂ））。
【０１５２】
次いで、不活性雰囲気、例えば窒素雰囲気中で、フラッシュランプアニール（ＦＬＡ）を行う。この熱処理により、シリサイド化反応が進行し、ニッケルシリサイド膜５６がより深くに形成されるとともに、抵抗値の低い相（例えばＮｉＳｉ）に転換する。
【０１５３】
このとき、ゲート電極２６Ｈでは、第１実施形態の場合と同様、ゲート電極２６Ｈを構成するアモルファスシリコン膜２０Ｈ，２４の総てがシリサイド化する。また、アモルファスシリコン膜２０Ｈ，２４の間には自然酸化膜２２が形成されているため、アモルファスシリコン膜２０側へのニッケルの拡散が抑制される。これにより、アモルファスシリコン膜２４部分には抵抗値の低い相（例えばＮｉＳｉ）のニッケルシリサイド膜５６ａが形成される一方、アモルファスシリコン膜２０Ｈ部分にはシリコンリッチのニッケルシリサイド膜５６ｂが形成される。これにより、ゲート電極２６Ｈは、フルシリサイド化される。また、ゲート電極２６Ｈのアモルファスシリコン膜２０Ｈ部分におけるシリサイド化反応に伴う体積変化が抑制され、Ｎ型ＭＩＳＦＥＴの特性劣化を防止することができる。
【０１５４】
一方、ゲート電極２６Ｌでは、アモルファスシリコン膜２４はシリサイド化するが、アモルファスシリコン膜２０Ｌはシリサイド化されない。これにより、アモルファスシリコン膜２４部分には抵抗値の低い相（例えばＮｉＳｉ）のニッケルシリサイド膜５６ａが形成される一方、アモルファスシリコン膜２０Ｌ部分にはアモルファスシリコン膜２０Ｌがそのまま残存する。これにより、ゲート電極２６Ｌは、ポリサイド構造となる。
【０１５５】
ゲート電極２６Ｈのアモルファスシリコン膜２０Ｈはシリサイド化されるがゲート電極２６Ｌのアモルファスシリコン膜２０Ｌがシリサイド化されないメカニズムについては明らかではないが、本願発明者の検討から、アモルファスシリコン膜２０Ｌ中の不純物濃度が影響していることが明らかとなっている。
【０１５６】
すなわち、アモルファスシリコン膜２０中の不純物濃度が約２×１０２１ｃｍ−３以上ではアモルファスシリコン膜２０はシリサイド化されるが、アモルファスシリコン膜２０中の不純物濃度が約２×１０２１ｃｍ−３未満ではアモルファスシリコン膜２０はシリサイド化されずにアモルファスシリコンのまま残存する。したがって、アモルファスシリコン膜２０中の不純物濃度を領域に応じて適宜変更することで、フルシリサイド化したゲート電極とポリサイド構造のゲート電極とを作り分けることができる。
【０１５７】
なお、不純物としてリンの代わりに他のドナー不純物、例えば砒素（Ａｓ）やアンチモン（Ｓｂ）を用いた場合にも、同様の効果を期待できる。
【０１５８】
また、本願発明者は、Ｐ型ＭＩＳＦＥＴについては同様の現象を確認していないが、Ｐ型ＭＩＳＦＥＴについても、アモルファスシリコン膜中のＰ型不純物濃度を変更することによりＮ型ＭＩＳＦＥＴと同様の現象を実現できる可能性はある。
【０１５９】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力するためのストレッサ膜５８を形成する。
【０１６０】
この後、ストレッサ膜５８上を覆う層間絶縁膜６２、ソース／ドレイン領域５２上に形成されたニッケルシリサイド膜５６に接続されたコンタクトプラグ６４、コンタクトプラグ６４を介してソース／ドレイン領域５２に接続された配線層６６等を形成後（図５参照）、通常の多層配線プロセスを経て、半導体装置を完成する。
【０１６１】
次に、上記製造方法により形成したＭＩＳＦＥＴの特性を測定した結果について図２４を用いて説明する。
【０１６２】
図２４はＮ型ＭＩＳＦＥＴのゲート絶縁膜の実効膜厚のウェーハ面内分布を示す図である。図２４（ａ）は第１のＮ型ＭＩＳＦＥＴであり、図２４（ｂ）は第２のＮ型ＭＩＳＦＥＴである。ゲート絶縁膜の実効膜厚は、ＭＩＳキャパシタのＣ−Ｖ測定から算出したシリコン酸化膜換算の膜厚である。ゲート電極のシリサイド化が進行しているとゲート電極方向への空乏化が抑制されるため、実効膜厚は薄くなる。
【０１６３】
第２のＮ型ＭＩＳＦＥＴでは、図２４（ｂ）に示すように、実効膜厚は約２ｎｍ程度である。これに対し、第１のＮ型ＭＩＳＦＥＴでは、図２４（ａ）に示すように、多少のばらつきはあるが約１．５ｎｍ程度であり、第２のＮ型ＭＩＳＦＥＴの場合よりも薄くなっている。
【０１６４】
また、第１のＮ型ＭＩＳＦＥＴ及び第２のＮ型ＭＩＳＦＥＴを電子顕微鏡により観察したところ、第２のＮ型ＭＩＳＦＥＴのゲート電極の下層膜（アモルファスシリコン膜２０Ｌ）から得られた電子線強度よりも、第１のＮ型ＭＩＳＦＥＴのゲート電極の下層膜（ニッケルシリサイド膜５６ｂ）から得られた電子線強度の方が強く、第１のＮ型ＭＩＳＦＥＴのゲート電極の下層膜がより多くの金属（ニッケル）を含んでいることが判った。
【０１６５】
以上のことから、フルシリサイド化したゲート電極を有する第１のＮ型ＭＩＳＦＥＴと、ポリサイド構造のゲート電極を有する第２のＮ型ＭＩＳＦＥＴとを、同一の製造プロセスで作り分けできることが確認された。
【０１６６】
このように、本実施形態によれば、ゲート電極を形成するためのアモルファスシリコン膜を二層構造とし、フラッシュランプアニールを用いてシリサイド化を行うので、下層部分にシリコンを過剰に含むニッケルシリサイド膜を有し、上層部分に低抵抗のニッケルシリサイド膜を有するフルシリサイド構造のゲート電極を形成することができる。これにより、上層のニッケルシリサイド膜によってゲート電極の抵抗値を低減することができ、下層のニッケルシリサイド膜によってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極をフルシリサイド化することができる。また、下層のアモルファスシリコン膜に導入される不純物の濃度を適宜制御することにより、フルシリサイド化するゲート電極とポリサイド構造のゲート電極とを作り分けることができる。
【０１６７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２５乃至図２８を用いて説明する。なお、図１乃至図２４に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１６８】
図２５は本実施形態による半導体装置の構造を示す概略断面図、図２６乃至図２８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１６９】
はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。
【０１７０】
シリコン基板１０の主表面には、活性領域を画定する素子分離膜１２が形成されている。図において、中央の素子分離膜１２よりも左側の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、中央の素子分離膜１２よりも右側の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【０１７１】
Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｐ型ウェル１４が形成されている。また、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にはＮ型ウェル１６が形成されている。
【０１７２】
Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６ｎが形成されている。ゲート電極２６ｎは、ゲート絶縁膜１８上に形成されたニッケルシリサイド膜５６ｂと、ニッケルシリサイド膜５６ｂ上に形成されたニッケルシリサイド膜５６ａとを有している。ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【０１７３】
ゲート電極２６ｎの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６ｎの両側のシリコン基板１０内には、ソース／ドレイン領域５２が形成されている。ソース／ドレイン領域５２上には、ニッケルシリサイド膜５６が形成されている。
【０１７４】
こうして、Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６ｎと、ソース／ドレイン領域５２とを有するＮ型ＭＩＳＦＥＴが形成されている。
【０１７５】
Ｎ型ＭＩＳＦＥＴ上には、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力を導入するためのストレッサ膜５８が形成されている。
【０１７６】
Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介してゲート電極２６ｐが形成されている。ゲート電極２６ｐは、ゲート絶縁膜１８上に形成されたニッケルシリサイド膜５６ｂと、ニッケルシリサイド膜５６ｂ上に形成されたニッケルシリサイド膜５６ａとを有している。ニッケルシリサイド膜５６ｂは、ニッケルシリサイド膜５６ａよりもシリコンを過剰に含んでいる。
【０１７７】
ゲート電極２６ｐの側壁部分には、サイドウォールスペーサ３２，３４，４８が形成されている。ゲート電極２６ｐの両側のシリコン基板１０内には、ソース／ドレイン領域５４が形成されている。ソース／ドレイン領域５４上には、ニッケルシリサイド膜５６が形成されている。
【０１７８】
こうして、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート電極２６ｐと、ソース／ドレイン領域５４とを有するＰ型ＭＩＳＦＥＴが形成されている。
【０１７９】
Ｐ型ＭＩＳＦＥＴ上には、Ｐ型ＭＩＳＦＥＴのチャネル領域に引張り応力を導入するためのストレッサ膜６０が形成されている。
【０１８０】
このように、本実施形態による半導体装置は、Ｐ型ＭＩＳＦＥＴのソース／ドレイン領域５４にＳｉＧｅ膜４６が埋め込まれていないほかは、図１に示す第１実施形態による半導体装置と同様である。
【０１８１】
第１実施形態による半導体装置では、より高速動作に向いた構造とすべくＰ型ＭＩＳＦＥＴのチャネル領域に効果的に応力を印加するために、ソース／ドレイン領域５４内にＳｉＧｅ膜４６を埋め込んだ構造を示したが、ＳｉＧｅ膜４６を用いなくても十分な特性が得られる場合には、ＳｉＧｅ膜４６は必ずしも必要はない。
【０１８２】
次に、本実施形態による半導体装置の製造方法について図２６乃至図２８を用いて説明する。
【０１８３】
まず、例えば図６（ａ）乃至図８（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、アモルファスシリコン膜２０ｎとアモルファスシリコン膜２４との積層膜よりなるゲート電極２６ｎと、アモルファスシリコン膜２０ｐとアモルファスシリコン膜２４との積層膜よりなるゲート電極２６ｐとを形成する。なお、本実施形態では、アモルファスシリコン膜２４上にシリコン窒化膜２５を形成しなくてもよい。
【０１８４】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｎをマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域２８を形成する。
【０１８５】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜及びゲート電極２６ｐをマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、エクステンション領域及びポケット領域となる不純物拡散領域３０を形成する（図２６（ａ））。
【０１８６】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜と、例えば膜厚４０ｎｍのシリコン窒化膜とを堆積した後、このシリコン酸化膜及びシリコン窒化膜をエッチバックし、ゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３２と、シリコン窒化膜よりなるサイドウォールスペーサ３４とを形成する。
【０１８７】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３６を形成する。
【０１８８】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｐ及びサイドウォールスペーサ３２，３４をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域３８を形成する（図２６（ｂ））。不純物拡散領域３８は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー８ｋｅＶ、注入量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【０１８９】
次いで、全面に、例えばＬＰプラズマＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜を堆積後、このシリコン酸化膜及びシリコン酸化膜４２をエッチバックし、サイドウォールスペーサ３２，３４が形成されたゲート電極２６ｎ，２６ｐの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ４８を形成する。
【０１９０】
次いで、フォトリソグラフィによりＰ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｎ及びサイドウォールスペーサ３２，３４，４８をマスクとしてイオン注入を行い、ゲート電極２６ｎの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域５０を形成する。不純物拡散領域５０は、Ｎ型不純物、例えば砒素イオン（Ａｓ＋）又はリンイオン（Ｐ＋）を、加速エネルギー２５ｋｅＶ、注入量８×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【０１９１】
同様にして、フォトリソグラフィによりＮ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜、ゲート電極２６ｐ及びサイドウォールスペーサ３２，３４，４８をマスクとしてイオン注入を行い、ゲート電極２６ｐの両側のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域４０を形成する。不純物拡散領域４０は、Ｐ型不純物、例えばボロンイオン（Ｂ＋）を、加速エネルギー３ｋｅＶ、注入量５×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【０１９２】
なお、不純物拡散領域２８，３０，３６，３８，４０，５０を形成するためのイオン注入工程は、ゲート電極２６ｎ，２６ｐへのドーピングも兼ねるものである。
【０１９３】
次いで、例えば１０００℃程度の短時間アニールを行い、不純物拡散領域２８，３０，３６，３８，４０，５０を構成する不純物を活性化する。これにより、ゲート電極２６ｎの両側のシリコン基板１０内に、不純物拡散領域２８，３６，５０よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域５２を形成し、ゲート電極２６ｐの両側のシリコン基板１０内に、不純物拡散領域３０，３８，４０よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域５４を形成する（図２７（ａ））。
【０１９４】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのニッケル（Ｎｉ）膜を堆積する。ニッケル膜上に、ニッケル膜の酸化防止のための膜、例えば窒化チタン（ＴｉＮ）膜を更に形成するようにしてもよい。
【０１９５】
次いで、不活性雰囲気、例えば窒素雰囲気中、２００〜３００℃程度の温度で短時間アニールを行う。この熱処理により、ニッケル膜とシリコンの露出部分とが接する領域（ソース／ドレイン領域５２，５４上及びゲート電極２６ｎ，２６ｐ上）には、ニッケルを多く含む相（例えば、Ｎｉ２Ｓｉ等）のニッケルシリサイド膜５６が選択的に形成される。
【０１９６】
次いで、例えばＳＰＭ（硫酸過水）を用いたウェットエッチングにより、未反応のニッケル膜を除去する（図２７（ｂ））。
【０１９７】
次いで、不活性雰囲気、例えば窒素雰囲気中で、フラッシュランプアニール（ＦＬＡ）を行う。この熱処理により、シリサイド化反応が進行し、ニッケルシリサイド膜５６がより深くに形成されるとともに、抵抗値の低い相（例えばＮｉＳｉ）に転換する。
【０１９８】
このとき、ゲート電極２６ｎ，２６ｐでは、ゲート電極２６ｎ，２６ｐを構成するアモルファスシリコン膜２０，２４の総てがシリサイド化するが、図１２に示すように、ゲート電極２６ｎ，２６ｐを構成するアモルファスシリコン膜２０，２４の間に自然酸化膜２２が形成されているため、アモルファスシリコン膜２０側へのニッケルの拡散が抑制される。これにより、アモルファスシリコン膜２４部分には抵抗値の低い相（例えばＮｉＳｉ）のニッケルシリサイド膜５６ａが形成される一方、アモルファスシリコン膜２０部分にはシリコンリッチのニッケルシリサイド膜５６ｂが形成される。この結果、ゲート電極２６ｎ，２６ｐのアモルファスシリコン膜２０部分におけるシリサイド化反応に伴う体積変化が抑制され、Ｎ型ＭＩＳＦＥＴの特性劣化を防止することができる。
【０１９９】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、Ｎ型ＭＩＳＦＥＴのチャネル領域に引張り応力を印加するためのストレッサ膜５８を形成する。
【０２００】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｐ型ＭＩＳＦＥＴ形成領域のストレッサ膜５８を選択的に除去する。
【０２０１】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を堆積し、Ｐ型ＭＩＳＦＥＴのチャネル領域に圧縮応力を印加するためのストレッサ膜６０を形成する。
【０２０２】
次いで、フォトリソグラフィ及びドライエッチングにより、Ｎ型ＭＩＳＦＥＴ形成領域のストレッサ膜６０を選択的に除去する。
【０２０３】
この後、ストレッサ膜５８，６０上を覆う層間絶縁膜６２、ソース／ドレイン領域５２，５４上に形成されたニッケルシリサイド膜５６に接続されたコンタクトプラグ６４、コンタクトプラグ６４を介してソース／ドレイン領域５２，５４に接続された配線層６６等を形成後（図５参照）、通常の多層配線プロセスを経て、半導体装置を完成する。
【０２０４】
このように、本実施形態によれば、ゲート電極を形成するためのアモルファスシリコン膜を二層構造とし、フラッシュランプアニールを用いてシリサイド化を行うので、下層部分にシリコンを過剰に含むニッケルシリサイド膜を有し、上層部分に低抵抗のニッケルシリサイド膜を有するフルシリサイド構造のゲート電極を形成することができる。これにより、上層のニッケルシリサイド膜によってゲート電極の抵抗値を低減することができ、下層のニッケルシリサイド膜によってＮ型ＭＩＳＦＥＴのチャネル領域に加わる応力を低減することができる。これにより、Ｎ型ＭＩＳＦＥＴの特性劣化をもたらすことなく、ゲート電極をフルシリサイド化することができる。
【０２０５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２０６】
例えば、上記第１乃至第３実施形態では、ゲート電極の元となる半導体膜（アモルファスシリコン膜２０及びアモルファスシリコン膜２４）の材料として、アモルファスシリコンを用いたが、これら膜は必ずしもアモルファスシリコン膜である必要はない。上述のように、アモルファスシリコンを用いているのは不純物の突き抜けを防止するためであり、不純物の突き抜けが生じない場合にはポリシリコン膜を用いてもよい。
【０２０７】
また、アモルファスシリコンやポリシリコン膜などのシリコン膜の代わりに、シリコンを主体とする他の半導体膜、例えばシリコンゲルマニウム（ＳｉＧｅ）膜を用いてもよい。シリコンゲルマニウム膜は、シリコンに比べて融点が低いため、シリサイド化に必要な温度もシリコンよりも低い。したがって、ゲート材料にシリコンゲルマニウム膜を用いることにより、シリサイド化ための熱処理温度を低温化することができ、ソース／ドレイン領域におけるシリサイド化を十分に浅く抑えつつ、ゲート電極をフルシリサイド化することが可能となる。
【０２０８】
シリコンゲルマニウム膜は、アモルファスシリコン膜２０又はアモルファスシリコン膜２４のいずれか一方の代わりに用いてもよいし、アモルファスシリコン膜２０及びアモルファスシリコン膜２４の双方の代わりに用いてもよい。
【０２０９】
シリコンゲルマニウム膜としては、第１実施形態においてソース／ドレイン領域５４に埋め込んだＳｉＧｅ膜４６と同様、ゲルマニウム濃度が１５〜２５％程度のシリコンゲルマニウム膜を適用することができる。
【０２１０】
また、上記実施形態では、ゲート電極２６を置換し、またソース／ドレイン領域５２，５４上に形成する金属シリサイドとしてニッケルシリサイドを用いたが、他の金属シリサイド、例えばプラチナシリサイドを用いた場合にも本発明を適用することができる。
【０２１１】
また、上記第１乃至第３実施形態では、ゲート電極２６の側壁部分に、サイドウォールスペーサ３２，３４，４８よりなる三層構造のサイドウォールスペーサを形成したが、サイドウォールスペーサの構造はこれに限定されるものではない。例えば、一層構造又は二層構造のサイドウォールスペーサを用いてもよいし、四層以上の構造のサイドウォールスペーサを用いてもよい。サイドウォールスペーサの構成材料も、適宜選択することができる。
【０２１２】
また、ソース／ドレイン領域５２，５４の構成も、上記実施形態に限定されるものではない。例えば、上記実施形態では、ポケット領域付きのソース／ドレイン領域５２，５４を形成したが、ポケット領域を設けなくてもよい。また、上記実施形態では、サイドウォールスペーサ３２の形成後に行うイオン注入と、サイドウォールスペーサ３４の形成後に行うイオン注入と、サイドウォールスペーサ４８の形成後に行うイオン注入とによりソース／ドレイン領域５２，５４を形成しているが、ソース／ドレイン領域５２，５４を形成するためのイオン注入工程を適宜削除又は追加してもよい。
【０２１３】
また、上記第１乃至第３実施形態では、ＭＩＳＦＥＴ上を覆うストレッサ膜５８，６０を形成したが、ストレッサ膜５８，６０は必ずしも形成する必要はない。例えば、ストレッサ膜５８，６０を形成しなくても十分な特性を得られる場合や、高速動作が要求されないＭＩＳＦＥＴでは、ストレッサ膜５８，６０を形成する必要はない。
【０２１４】
その他、ＭＩＳＦＥＴの構成材料やプロセス条件についても、半導体装置の世代や要求される特性等に応じて適宜変更することができる。
【０２１５】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０２１６】
（付記１）  半導体基板の第１の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の金属シリサイド膜と、前記第１の金属シリサイド膜上に形成された第２の金属シリサイド膜とを有し、前記第１の金属シリサイド膜における金属元素に対するシリコンの組成が、前記第２の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第１のゲート電極と、
前記第１のゲート電極の両側の前記半導体基板内に形成された第１の不純物拡散領域対と
を有する第１のトランジスタを有する
ことを特徴とする半導体装置。
【０２１７】
（付記２）  付記１記載の半導体装置において、
前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜は、ニッケルシリサイド膜である
ことを特徴とする半導体装置。
【０２１８】
（付記３）  付記１又は２記載の半導体装置において、
前記半導体基板上の第２の領域に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成されたシリコンを主体とする半導体膜と、前記半導体膜上に形成された第３の金属シリサイド膜とを有する第２のゲート電極と、
前記第２のゲート電極の両側の前記半導体基板内に形成された第２の不純物拡散領域対と
を有し、前記第１のトランジスタと同一導電型の第２のトランジスタを更に有する
ことを特徴とする半導体装置。
【０２１９】
（付記４）  付記３記載の半導体装置において、
前記第１の金属シリサイド膜における金属元素に対するシリコンの組成は、前記第３の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい
ことを特徴とする半導体装置。
【０２２０】
（付記５）  付記３又は４記載の半導体装置において、
前記第３の金属シリサイド膜は、ニッケルシリサイド膜である
ことを特徴とする半導体装置。
【０２２１】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１のトランジスタの導電型は、Ｎ型である
ことを特徴とする半導体装置。
【０２２２】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置において、
半導体基板上の第３の領域に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第４の金属シリサイド膜と、前記第４の金属シリサイド膜上に形成された第５の金属シリサイド膜とを有し、前記第４の金属シリサイド膜における金属元素に対するシリコンの組成が、前記第５の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第３のゲート電極と、
前記第３のゲート電極の両側の前記半導体基板内に形成された第３の不純物拡散領域対と
を有し、前記第１のトランジスタとは異なる導電型の第３のトランジスタを更に有する
ことを特徴とする半導体装置。
【０２２３】
（付記８）  付記７記載の半導体装置において、
前記第４の金属シリサイド膜及び前記第５の金属シリサイド膜は、ニッケルシリサイド膜である
ことを特徴とする半導体装置。
【０２２４】
（付記９）  半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、
前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１の半導体膜及び前記第２の半導体膜を含むゲート電極を形成する工程と、
前記ゲート電極上に金属膜を堆積する工程と、
熱処理により、前記ゲート電極の前記第２の半導体膜と前記金属膜とを反応させ、前記第２の半導体膜上面に第１の金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
熱処理により、前記ゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記ゲート電極の全体を金属シリサイド化する工程と
を有することを特徴とする半導体装置の製造方法。
【０２２５】
（付記１０）  付記９記載の半導体装置の製造方法において、
前記ゲート電極を金属シリサイド化する工程では、前記第２の半導体膜を第２の金属シリサイド膜に転換するとともに、前記第１の半導体膜を、金属元素に対するシリコンの組成が、前記第２の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第３の金属シリサイド膜に転換する
ことを特徴とする半導体装置の製造方法。
【０２２６】
（付記１１）  付記９又は１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記金属膜を堆積する工程の前に、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域対を形成する工程を更に有し、
前記第１の金属シリサイド膜を形成する工程では、前記不純物拡散領域対上にも前記第１の金属シリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２２７】
（付記１２）  付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極をシリサイド化する工程は、フラッシュランプアニールにより行う
ことを特徴とする半導体装置の製造方法。
【０２２８】
（付記１３）  半導体基板の第１の領域上に第１のゲート絶縁膜を形成し、前記半導体基板の第２の領域上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、シリコンを主体とする半導体材料よりなる第１の半導体膜を形成する工程と、
前記第１の領域上の前記第１の半導体膜に、第１の濃度で不純物を導入し、前記第２の領域上の前記第１の半導体膜に、前記第１の濃度よりも低い第２の濃度で不純物を導入する工程と、
前記不純物が導入された前記第１の半導体膜上に、自然酸化膜を介して、シリコンを主体とする半導体材料よりなる第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をパターニングし、前記第１のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第１のゲート電極を形成し、前記第２のゲート絶縁膜上に、前記第１の半導体膜及び前記第２の半導体膜を含む第２のゲート電極を形成する工程と、
前記第１のゲート電極上及び前記第２のゲート電極上に金属膜を堆積する工程と、
熱処理により、前記第２の半導体膜と前記金属膜とを反応させ、前記第１のゲート電極の前記第２の半導体膜上面に第１の金属シリサイド膜を形成し、前記第２のゲート電極の前記第２の半導体膜上面に第２の金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
熱処理により、前記第１のゲート電極と前記第１の金属シリサイド膜とを反応させることにより、前記第１のゲート電極の全体を金属シリサイド化するとともに、前記第２のゲート電極と前記第２の金属シリサイド膜とを反応させることにより、前記第２のゲート電極の前記第２の半導体膜を選択的に金属シリサイド化する工程と
を有することを特徴とする半導体装置の製造方法。
【０２２９】
（付記１４）  付記１３記載の半導体装置の製造方法において、
前記第１のゲート電極を金属シリサイド化する工程では、前記第２の半導体膜を第３の金属シリサイド膜に転換するとともに、前記第１の半導体膜を、金属元素に対するシリコンの組成が、前記第３の金属シリサイド膜における金属元素に対するシリコンの組成よりも大きい第４の金属シリサイド膜に転換する
ことを特徴とする半導体装置の製造方法。
【０２３０】
（付記１５）  付記１３又は１４記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後、前記金属膜を堆積する工程の前に、前記第１のゲート電極及び前記第２のゲート電極の両側の前記半導体基板内に、不純物拡散領域対をそれぞれ形成する工程を更に有し、
前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜を形成する工程では、前記不純物拡散領域対上にも前記第５の金属シリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３１】
（付記１６）  付記１３乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の半導体膜に不純物を導入する工程では、前記第１の領域上の前記第１の半導体膜に、２×１０２１ｃｍ−３以上の濃度で前記不純物を導入し、前記第２の領域上の前記第１の半導体膜に、２×１０２１ｃｍ−３未満の濃度で前記不純物を導入する
ことを特徴とする半導体装置の製造方法。
【０２３２】
（付記１７）  付記１３乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極をシリサイド化する工程は、フラッシュランプアニールにより行う
ことを特徴とする半導体装置の製造方法。
【０２３３】
（付記１８）  付記９乃至１７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の半導体膜を形成する工程では、シリコン膜又はシリコンゲルマニウム膜よりなる前記第１の半導体膜を形成し、
前記第２の半導体膜を形成する工程では、シリコン膜又はシリコンゲルマニウム膜よりなる前記第１の半導体膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２３４】
（付記１９）  付記９乃至１８のいずれか１項に記載の半導体装置の製造方法において、
前記金属膜は、ニッケル膜である
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２３５】
【図１】本発明の参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１２】ゲート電極を構成する二層構造のアモルファスシリコン膜の界面の状態を示す拡大断面図である。
【図１３】Ｎ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ（その１）である。
【図１４】Ｎ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ（その２）である。
【図１５】Ｎ型ＭＩＳＦＥＴのオフ電流とオン電流との関係を示すグラフである。
【図１６】Ｐ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ（その１）である。
【図１７】Ｐ型ＭＩＳＦＥＴの閾値電圧ロールオフ特性を示すグラフ（その２）である。
【図１８】Ｐ型ＭＩＳＦＥＴのオフ電流とオン電流との関係を示すグラフである。
【図１９】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】Ｎ型ＭＩＳＦＥＴのゲート絶縁膜の実効膜厚のウェーハ面内分布を示す図である。
【図２５】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図２６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【符号の説明】
【０２３６】
１０…シリコン基板
１２…素子分離膜
１４…Ｐ型ウェル
１６…Ｎ型ウェル
１８…ゲート絶縁膜
２０，２４…アモルファスシリコン膜
２２…自然酸化膜
２６…ゲート電極
２８，３０，３６，３８，４０，５０…不純物拡散領域
３２，３４，４８…サイドウォールスペーサ
４２…シリコン酸化膜
４４…リセス領域
４６…ＳｉＧｅ膜
５２，５４…ソース／ドレイン領域
５６…ニッケルシリサイド膜
５８，６０…ストレッサ膜
６２…層間絶縁膜
６４…コンタクトプラグ
６６…配線層
【図１】
2009164200.tif 000003
【図２】
2009164200.tif 000004
【図３】
2009164200.tif 000005
【図４】
2009164200.tif 000006
【図５】
2009164200.tif 000007
【図６】
2009164200.tif 000008
【図７】
2009164200.tif 000009
【図８】
2009164200.tif 000010
【図９】
2009164200.tif 000011
【図１０】
2009164200.tif 000012
【図１１】
2009164200.tif 000013
【図１２】
2009164200.tif 000014
【図１３】
2009164200.tif 000015
【図１４】
2009164200.tif 000016
【図１５】
2009164200.tif 000017
【図１６】
2009164200.tif 000018
【図１７】
2009164200.tif 000019
【図１８】
2009164200.tif 000020
【図１９】
2009164200.tif 000021
【図２０】
2009164200.tif 000022
【図２１】
2009164200.tif 000023
【図２２】
2009164200.tif 000024
【図２３】
2009164200.tif 000025
【図２４】
2009164200.tif 000026
【図２５】
2009164200.tif 000027
【図２６】
2009164200.tif 000028
【図２７】
2009164200.tif 000029
【図２８】
2009164200.tif 000030