(57)【要約】【課題】画素電極間の短絡により常時暗点になってしまうことを避けることができる液晶表示装置を提供する。【解決手段】ＴＦＴ１に、サブ画素電極Ｐｘ１またはソースバスラインＳＬ１から切断可能とする切断予定部Ｒを設ける。サブ画素電極Ｐｘ１，Ｐｘ２間に平面的な短絡Ｓが生じた場合に、ＴＦＴ１とサブ画素電極Ｐｘ１およびソースバスラインＳＬ１とを、切断予定部Ｒで切断する。すべてのサブ画素電極Ｐｘ１，Ｐｘ２が残ったＴＦＴ２に接続され、短絡Ｓを介して充電電流ｉが流れる。すべてのサブ画素電極Ｐｘ１，Ｐｘ２が片側の極性に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。切断予定部Ｒを有するＴＦＴ１は、容量の小さいほうのサブ画素Ａのサブ画素電極Ｐｘ１に接続され、ＴＦＴ２はサブ画素Ａ，Ｂの合計容量に対して９０％以上の充電率を有する。【選択図】図４
2009103810.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置であって、
各画素は、複数の非線形素子と、前記複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、前記複数の非線形素子に接続されたバスラインとを有し、
前記非線形素子のうち少なくとも一つは、当該非線形素子を前記サブ画素電極または前記バスラインから切断可能とする切断予定部を有する
ことを特徴とする液晶表示装置。
【請求項２】
前記切断予定部は、前記非線形素子の複数の電極の一つまたは前記サブ画素電極が、前記非線形素子の他の電極または前記サブ画素電極と平面的に積層されていない部位である
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記非線形素子の複数の電極の一つまたは前記サブ画素電極と、前記非線形素子の他の電極または前記サブ画素電極との間に、無機絶縁膜または有機絶縁膜が設けられている
ことを特徴とする請求項２記載の液晶表示装置。
【請求項４】
前記切断予定部は、前記非線形素子の複数の電極の一つまたは前記サブ画素電極が、有機絶縁膜を間にして、前記非線形素子の他の電極または前記サブ画素電極と平面的に積層されている部位である
ことを特徴とする請求項１記載の液晶表示装置。
【請求項５】
前記複数のサブ画素の容量が異なっており、前記切断予定部を有する非線形素子は、容量の小さい方のサブ画素のサブ画素電極に接続されている
ことを特徴とする請求項１ないし４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記非線形素子のうち少なくとも一つは、前記複数のサブ画素の合計容量に対して９０％以上の充電率を有する
ことを特徴とする請求項１ないし５のいずれか１項に記載の液晶表示装置。
【請求項７】
複数の画素のうち少なくとも一つは、前記切断予定部において前記非線形素子と前記サブ画素電極および前記バスラインとが切断されたリペア画素であり
前記リペア画素の座標情報および補正ガンマ情報を記憶する記憶部と、
前記リペア画素への入力信号に対して、前記記憶部に記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行う画像処理部と
を備えたことを特徴とする請求項１ないし６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記画像処理部は、前記複数の画素のうち前記リペア画素以外の画素への入力信号に対しては、前記複数のサブ画素ごとに階調を変える処理を行って出力する一方、前記リペア画素への入力信号に対しては、前記複数のサブ画素ごとに階調を変える処理を行わずに出力する
ことを特徴とする請求項７記載の液晶表示装置。
【請求項９】
複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置のリペア方法であって、
各画素に、複数の非線形素子と、前記複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、前記複数の非線形素子に接続されたバスラインとを形成すると共に、前記非線形素子のうち少なくとも一つに、当該非線形素子を前記サブ画素電極または前記バスラインから切断可能とする切断予定部を設けておき、
前記複数のサブ画素電極が短絡した場合に、前記切断予定部を設けた非線形素子と前記サブ画素電極および前記バスラインとを、前記切断予定部において切断する
ことを特徴とする液晶表示装置のリペア方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＶＡ（Vertical Alignment；垂直配向）モードに好適な液晶表示装置およびそのリペア方法に関する。
【背景技術】
【０００２】
近年、液晶テレビ等に用いられるＶＡモード用液晶表示装置には、中間調における視野角特性を改善するため、マルチ画素といわれる新技術が導入されている。各画素は、図９に示したように、複数のサブ画素Ａ，Ｂに分けられ、入力階調に対してサブ画素Ａが先に輝度を上げ、サブ画素Ｂは後から輝度を上げる。より優れた視野角特性を得るには、サブ画素Ａ，Ｂの面積比が１：１よりも１：２程度となるようにサブ画素Ａを小さくすることが望ましい。
【０００３】
図１０（Ａ），図１０（Ｂ）は、各サブ画素Ａ，Ｂの画素電極および共通電極の構成をそれぞれ表したものであり、図１０（Ｃ）はその等価回路を表したものである。サブ画素Ａ，Ｂに電位差をつける方法はいくつか存在するが、図１０（Ａ）〜図１０（Ｃ）では、例えば、各サブ画素Ａ，Ｂに専用の薄膜トランジスタ（Thin Film Transistor）ＴＦＴ１，ＴＦＴ２をそれぞれ配置し、同じゲートバスラインＧＬに二本のソースバスラインＳＬ１，ＳＬ２を配置してＴＦＴ１，ＴＦＴ２を駆動するようにした場合を表している。
【０００４】
このマルチ画素は、ＴＦＴ１，ＴＦＴ２と、サブ画素Ａを構成する液晶素子Ｃｌｃ１と、サブ画素Ｂを構成する液晶素子Ｃｌｃ２と、容量素子Ｃｓｔ１，Ｃｓｔ２とを有している。ＴＦＴ１，ＴＦＴ２のゲートはゲートバスラインＧＬに接続されている。ＴＦＴ１のソースはソースバスラインＳＬ１に接続され、ドレインは液晶素子Ｃｌｃ１の一端および容量素子Ｃｓｔ１の一端に接続されている。ＴＦＴ２のソースはソースバスラインＳＬ２に接続され、ドレインは液晶素子Ｃｌｃ２の一端および容量素子Ｃｓｔ２の一端に接続されている。容量素子Ｃｓｔ１の他端および容量素子Ｃｓｔ２の他端は、容量素子バスラインＣＬに接続されている。
【０００５】
サブ画素Ａ用の画素電極Ｐｘ１はＴＦＴ１に接続され、サブ画素Ｂ用の画素電極Ｐｘ２はＴＦＴ２に接続されている。図１０（Ｃ）の等価回路図に示したように、サブ画素Ａ用の画素電極Ｐｘ１と、サブ画素Ｂ用の画素電極Ｐｘ２とは電気的に独立しており、画素電極Ｐｘ１，Ｐｘ２にそれぞれどのような電圧を書き込むかは制御回路によって決定される。
【０００６】
画素電極Ｐｘ１，Ｐｘ２には、ＶＡモード特有の構成として、液晶分子を４５度方向に傾斜させるためのスリット１１２が設けられている。これらのスリット１１２の一部は、画素電極Ｐｘ１，Ｐｘ２を分離するスリットと共用になっている。一方、対向基板に配置される共通電極１２１にも、液晶配向規制のためのスリット１２２が必要である。なお、対向基板側の液晶配向規制手段としては、共通電極１２１上に絶縁突起（図示せず）を形成する場合もある。図１０（Ａ）では、共通電極１２１のスリット１２２を破線で表している。
【０００７】
図１１および図１２は、スリット１１２の幅を説明するためのものである。液晶表示装置のセル厚ｄ、すなわちＴＦＴ基板１１０と対向基板１２０との間の間隔は、通常は約４μｍである。セル厚ｄに対してスリット１１２の幅が十分に広い場合、図１１（Ａ）に示したように、スリット１１２の等電位面はＴＦＴ基板１１０のガラスの中に深く入り、スリット１１２では縦方向の電界が弱まる。そのため、図１１（Ｂ）に示したように、スリット１１２の液晶分子１３１の垂直配向が保たれる一方、スリット１１２近傍の画素電極Ｐｘ１，Ｐｘ２上では十分に斜め方向の電界が発生し、液晶配向方向が安定する。
【０００８】
スリット１１２では液晶分子１３１が倒れず透過率には寄与しないので、スリット１１２の幅を広げると実質的な開口率が低下して透過率が落ちる。一方、スリット１１２の幅を狭くすると開口率は大きくなるが、図１２（Ａ）に示したように、スリット１１２近傍の電界が徐々に斜めではなくなり、図１２（Ｂ）に示したように、液晶分子１３１の配向安定性が悪くなる。液晶分子１３１の方位角が４５度からずれると、偏光に対する液晶分子１３１の効果が変化するので単位面積当たりの透過率が減少し、開口率は増加しても総合的な透過率は低下する。
【０００９】
すなわち、図１３に示したように、透過率に対するスリット１１２の幅には、最適値が存在し、通常は４μｍのセル厚ｄに対してスリット１１２の幅は１０μｍ程度で設計されている。
【００１０】
図１４は、二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧が印加された場合の、スリット１１２における液晶分子１３１の配向を表したものである。この場合、等電位面は図１１（Ａ）および図１２（Ａ）とは大きく異なり、画素電極Ｐｘ１，Ｐｘ２間にスリット１１２に垂直に等電位面が入ることになる。また、スリット１１２には、共通電極１２１と同電位の場所が必ず形成される。この同電位の場所では液晶分子１３１が倒れず垂直に極めて安定する。一方、斜め電界も強く、この結果、液晶分子１３１の配向は極めて安定する。しかも、この効果は、スリット１１２の幅が狭いほど高まることになる。
【００１１】
図１５は、この効果を考慮して図１０のマルチ画素において二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧を印加することを前提に、画素電極Ｐｘ１，Ｐｘ２の間のスリット１１２Ａを狭くしたものである。なお、画素の左下コーナーおよび左上コーナーのスリット１１２Ｂ、および対向基板１２０の共通電極１２１のスリット１２２については、電極Ｐｘ１，Ｐｘ２の間のスリットに該当しないので、従来どおりの設計となっている。
【００１２】
図１６は、図１５のようにスリット１１２Ａの間隔を狭くした場合の透過率を表したものである。二つの画素電極Ｐｘ１，Ｐｘ２に同極性の電圧を印加した場合（同極駆動）には、スリット１１２の間隔が１０μｍ以下になると液晶配向悪化のため透過率が低下していたが、二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧を印加した場合（逆極駆動）には、スリット１１２Ａを狭くすることで透過率を改善できることがわかる（例えば、特許文献１参照。）。
【特許文献１】特開２００５−３１６２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１５に示したようにスリット１１２Ａの間隔を狭くすると、画素電極Ｐｘ１，Ｐｘ２間の短絡欠陥が増加する割合が激増してしまうという問題が生じていた。スリット１１２Ａの長さは非常に長いので、製造工程中、画面内にわずかな塵があるだけで欠陥となってしまう。
【００１４】
マルチ画素ではない従来の画素構造では、スリットは液晶配向規制のためだけに存在し、画素電極はすべて同極性の電圧が印加されているので、短絡があっても電気的な欠陥とはならず、液晶配向もマクロ的には微小な異常に過ぎないので、不具合とはならなかった。
【００１５】
また、マルチ画素でも逆極駆動ではない場合、画素電極Ｐｘ１，Ｐｘ２には同極性の電圧が印加されている。そのため、短絡があるときは、画素電極Ｐｘ１，Ｐｘ２の電圧は正常ではなくなるものの、正常との乖離は小さく、ガンマがわずかにずれる程度である。例えば２５５／２５５の全点灯の場合、画素電極Ｐｘ１，Ｐｘ２ともに正極性または負極性でおよそ７Ｖが印加され、正常な画素と見分けはつかない。
【００１６】
しかし、逆極駆動の場合には、図１７（Ｂ）の等価回路図に示したように、サブ画素間の電位差が大きくなるので、図１７（Ａ）に示したように、画素電極Ｐｘ１，Ｐｘ２間に平面的な短絡Ｓがあると、大きなリーク電流ｉが流れる。例えば２５５／２５５の全点灯の場合、画素電極Ｐｘ１が＋７Ｖなら画素電極Ｐｘ２には−７Ｖ、画素電極Ｐｘ１が−７Ｖなら画素電極Ｐｘ２には＋７Ｖが印加され、画素電極Ｐｘ１，Ｐｘ２間でリークすることで画素にはほとんど電圧が残らず、常時電圧無印加の暗点となってしまっていた。
【００１７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、画素電極間の短絡により常時暗点になってしまうことを避けることができる液晶表示装置およびそのリペア方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明による液晶表示装置は、複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられたものであって、各画素は、複数の非線形素子と、複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、複数の非線形素子に接続されたバスラインとを有し、非線形素子のうち少なくとも一つは、当該非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を有するものである。
【００１９】
本発明による液晶表示装置のリペア方法は、複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置をリペアする方法であって、各画素に、複数の非線形素子と、複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、複数の非線形素子に接続されたバスラインとを形成すると共に、非線形素子のうち少なくとも一つに、当該非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を設けておき、複数のサブ画素電極が短絡した場合に、切断予定部を設けた非線形素子とサブ画素電極およびバスラインとを、切断予定部において切断するようにしたものである。
【００２０】
本発明による液晶表示装置では、サブ画素電極間に平面的な短絡が生じた場合、切断予定部を有する非線形素子とサブ画素電極およびバスラインとが、切断予定部で切断されることにより、すべてのサブ画素電極が、残った非線形素子に接続される。よって、すべてのサブ画素電極が片側の極性に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。
【発明の効果】
【００２１】
本発明の液晶表示装置によれば、非線形素子のうち少なくとも一つに、その非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を設けるようにしたので、また、本発明の液晶表示装置のリペア方法によれば、非線形素子のうち少なくとも一つに切断予定部を設けておき、複数のサブ画素電極が短絡した場合に、切断予定部を設けた非線形素子とサブ画素電極およびバスラインとを切断予定部において切断するようにしたので、サブ画素電極間に短絡が生じた場合にも常時暗点になってしまうことを避けることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２３】
図１は、本発明の一実施の形態に係る液晶表示装置の構成を表したものである。なお、本実施の形態のリペア方法は、この液晶表示装置のリペア方法として具現化されるものであるので、以下、併せて説明する。
【００２４】
この液晶表示装置は、液晶テレビ等に用いられるＶＡモード用液晶表示装置であり、例えば、液晶表示パネル１と、バックライト部２と、画像処理部３と、記憶部３Ａと、フレームメモリ４と、ゲートドライバ５と、データドライバ６と、タイミング制御部７と、バックライト駆動部８とを備えている。
【００２５】
液晶表示パネル１は、ゲートドライバ５から供給される駆動信号によって、データドライバ６から伝達される映像信号Ｄｉに基づいて映像表示を行うものであり、マトリクス状に配置された複数の画素Ｐ１を有し、これらの画素Ｐ１ごとに駆動が行われるアクティブマトリクス方式の液晶表示パネルである。この画素Ｐ１の具体的な構成については後述する。
【００２６】
バックライト部２は、液晶表示パネル１に光を照射する光源であり、例えば、ＣＣＦＬ（Cold Cathode Fluorescent Lamp ：冷陰極傾向ランプ）や、ＬＥＤ（Light Emitting Diode：発光ダイオード）などを含んで構成されている。
【００２７】
画像処理部３は、外部からの映像信号Ｓ１に対して所定の画像処理を施すことにより、ＲＧＢ信号である映像信号Ｓ２を生成するものである。
【００２８】
記憶部３Ａは、ある画素Ｐ１に平面的な短絡が発生し、後述するリペア方法によりリペア処理を施した場合に、そのリペア画素Ｐ２の座標情報および補正ガンマ情報を記憶するものである。また、画像処理部３は、リペア画素Ｐ２への入力信号（映像信号Ｓ１）に対して、記憶部３Ａに記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行い、映像信号Ｓ２として出力するようになっている。
【００２９】
フレームメモリ４は、画像処理部３から供給される映像信号Ｓ２をフレーム単位で画素Ｐごとに記憶するものである。
【００３０】
タイミング制御部７は、ゲートドライバ５、データドライバ６およびバックライト駆動部８の駆動タイミングを制御するものである。また、バックライト駆動部８は、タイミング制御部７のタイミング制御に従って、バックライト部２の点灯動作を制御するものである。
【００３１】
以下、図２ないし図４を参照して、液晶表示パネル１の各画素Ｐ１の具体的な構成について説明する。各画素Ｐ１は、二つのサブ画素からなるマルチ画素構造を有するものであり、例えば、赤（Ｒ；Red ）、緑（Ｇ；Green ）、青（Ｂ；Blue）の基本色のいずれかを表示するようになっている。
【００３２】
図２は、画素Ｐ１の等価回路を表したものである。画素Ｐ１は、ＴＦＴ１，ＴＦＴ２と、一つのサブ画素（以下、サブ画素Ａという。）を構成する液晶素子Ｃｌｃ１と、もう一つのサブ画素（以下、サブ画素Ｂという。）を構成する液晶素子Ｃｌｃ２と、容量素子Ｃｓｔ１，Ｃｓｔ２とを有している。
【００３３】
ＴＦＴ１，ＴＦＴ２は、サブ画素Ａ，Ｂに対して、映像信号Ｓ３を供給するためのスイッチング素子としての機能を有するものであり、例えばＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor ）により構成され、３つの電極、ゲート、ソースおよびドレインを有している。ＴＦＴ１，ＴＦＴ２のゲートは、左右方向に延在するゲートバスラインＧＬに接続されている。このゲートバスラインＧＬには、上下方向に延在する二本のソースバスラインＳＬ１，ＳＬ２が直交している。ＴＦＴ１のソースはソースバスラインＳＬ１に接続され、ドレインは液晶素子Ｃｌｃ１の一端および容量素子Ｃｓｔ１の一端に接続されている。ＴＦＴ２のソースはソースバスラインＳＬ２に接続され、ドレインは液晶素子Ｃｌｃ２の一端および容量素子Ｃｓｔ２の一端に接続されている。
【００３４】
液晶素子Ｃｌｃ１，Ｃｌｃ２は、ＴＦＴ１，２を介して供給される信号電圧に応じて表示のための動作を行う表示素子としての機能を有するものである。液晶素子Ｃｌｃ１の他端および液晶素子Ｃｌｃ２の他端は液晶を挟んだ対向基板表面に形成されたコモン電極となる。
【００３５】
容量素子Ｃｓｔ１，Ｃｓｔ２は、両端間に電位差を発生させるものであり、具体的には電荷を蓄積させる誘電体を含んで構成されている。容量素子Ｃｓｔ１の他端および容量素子Ｃｓｔ２の他端は、ゲートバスラインＧＬに平行すなわち左右方向に延在する容量素子バスラインＣＬに接続されている。
【００３６】
図３は液晶表示パネル１の断面構造を表したものである。液晶表示パネル１は、ＴＦＴ基板（駆動基板）１０と対向基板２０との間にＶＡモードの液晶層３０を有している。ＴＦＴ基板１０および対向基板２０の各々には、偏光板４１，４２が、それらの光学軸（図示せず）を直交させるように設けられている。
【００３７】
ＴＦＴ基板１０は、ガラス基板１０Ａに、各画素Ｐ１ごとに、ＴＦＴ１，２と、有機絶縁膜または無機絶縁膜よりなる層間絶縁層１０Ｂと、ＩＴＯ（Indium Tin Oxide；インジウムスズ酸化物）よりなるサブ画素電極Ｐｘ１，Ｐｘ２とが形成されたものである。サブ画素電極Ｐｘ１はサブ画素Ａを構成し、ＴＦＴ１に電気的に接続されている。サブ画素電極Ｐｘ２はサブ画素Ｂを構成し、ＴＦＴ２に電気的に接続されている。これらサブ画素電極Ｐｘ１，Ｐｘ２により、一つの画素電極１１が構成されている。サブ画素電極Ｐｘ１，Ｐｘ２の面積比は１：１でもよいが、例えば１：２程度になるようにサブ画素電極Ｐｘ１が小さくなっており（後述する図４参照。）、サブ画素Ａ，Ｂの容量は異なっている。サブ画素電極Ｐｘ１，Ｐｘ２の間には、液晶配向制御のためのスリット１２が設けられている。なお、ガラス基板１０Ａには、図示しないが、図２に示した容量素子Ｃｌｃ１，Ｃｌｃ２等が設けられている。
【００３８】
図２の等価回路図に示したように、サブ画素電極Ｐｘ１と、サブ画素電極Ｐｘ２とは電気的に独立しており、サブ画素電極Ｐｘ１，Ｐｘ２は同一フレーム内において逆極性に電圧印加されている。これにより、画素Ｐ１内のサブ画素電極Ｐｘ１，Ｐｘ２間のスリット１２Ａの幅を狭くし、透過率を改善することができる。
【００３９】
対向基板２０は、ガラス基板２０ＡにＩＴＯよりなる共通電極（コモン電極）２１が形成されたものである。ガラス基板２０Ａには、図示しないが、カラーフィルターおよびブラックマトリクス等が形成されている。共通電極２１には、液晶配向制御のためのスリット２２が、画素電極１１のスリット１２とは重ならない位置に設けられている。
【００４０】
図４（Ａ）は、一つの画素Ｐ１の平面構成を表したものである。ＴＦＴ１は、サブ画素電極Ｐｘ１またはソースバスラインＳＬとの境界に、切断予定部Ｒを有している。切断予定部Ｒは、ＴＦＴ１をサブ画素電極Ｐｘ１またはソースバスラインＳＬ１から切断可能とするためのものである。すなわち、サブ画素電極Ｐｘ１，Ｐｘ２間に平面的な短絡Ｓが生じた場合には、この切断予定部Ｒでリペア処理を行い、ＴＦＴ１とサブ画素電極Ｐｘ１およびソースバスラインＳＬ１とを切断する。これにより、この液晶表示装置では、サブ画素電極Ｐｘ１，Ｐｘ２間の短絡Ｓにより常時暗点になってしまうことを避けることができるようになっている。
【００４１】
図４（Ｂ）は、この切断予定部Ｒを用いてリペア処理されたリペア画素Ｐ２の等価回路を表したものである。このリペア画素Ｐ２では、すべてのサブ画素電極Ｐｘ１，Ｐｘ２が残ったＴＦＴ２に接続されており、短絡Ｓを介して充電電流ｉが流れる。よって、すべてのサブ画素電極Ｐｘ１，Ｐｘ２が片側の極性（＋または−のいずれかであり、例えば図４（Ｂ）では＋）に電圧印加され、リーク電流により常時暗点になってしまうことが避けられることになる。
【００４２】
切断予定部Ｒを有するＴＦＴ１は、容量の小さいほうのサブ画素Ａのサブ画素電極Ｐｘ１に接続されていることが好ましい。残されるＴＦＴは、サブ画素電極Ｐｘ１，Ｐｘ２の両方を駆動する必要があるので、容量の大きいほうのサブ画素Ｂを駆動しているＴＦＴ２を残すことが望ましいからである。
【００４３】
また、残されるＴＦＴ２については、複数のサブ画素Ａ，Ｂの合計容量に対して９０％以上の充電率（一回の書き込み時にバスラインに印加される電圧に対して、画素に充電できる電圧の割合）を有することが好ましい。リペア処理後に残されるＴＦＴ２は、サブ画素電極Ｐｘ１，Ｐｘ２の両方を駆動することになり、他の画素Ｐ１に対して１．５倍以上の容量を駆動する必要がある。ぎりぎりの条件でＴＦＴ２のサイズが設計されていると、リペア画素Ｐ２に十分な電圧を印加することができず、リペア処理しても暗点の欠陥となってしまうおそれがある。よって、残すほうのＴＦＴ２は予め大きめに設計し、十分な書き込み能力を持たせることが望ましい。
【００４４】
図５は、ＴＦＴ１および切断予定部Ｒの断面構成の一例を表したものである。ＴＦＴ１は、例えば、ガラス基板１０Ａ上に、ゲート電極５１，ゲート絶縁膜５２，非晶質シリコン層５３，ｎ＋非晶質シリコン層５４，並びにソース電極５５およびドレイン電極５６を順に積層したものであり、サブ画素電極Ｐｘ１は、層間絶縁層１０Ｂに設けられた接続孔（図示せず）を介してＴＦＴ１のドレイン電極５６に接続されている。
【００４５】
切断予定部Ｒは、例えば、ＴＦＴ１のドレイン電極５６が、ＴＦＴ１の他の電極（ゲート電極５１あるいはソース電極５５）またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層されていない部位であることが好ましい。切断予定部Ｒにレーザトリミングにより孔６０を形成した場合、孔６０の側面に、ドレイン電極５６が溶けて付着し、金属層６１が形成される。そのため、層間絶縁層１０Ｂが十分に厚い場合でない限り、金属層６１を介して短絡が発生する可能性が高い。しかし、切断予定部Ｒにおいてドレイン電極５６がＴＦＴ１の他の電極またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層していないことにより、金属層６１を介してドレイン電極５６とＴＦＴ１の他の電極あるいはサブ画素電極Ｐｘ１，Ｐｘ２とが短絡するのを回避することができる。また、切断予定部Ｒの幅Ｗは、レーザトリミングの作業性を考慮して、例えば３μｍ〜５μｍであることが好ましい。
【００４６】
一方、このように切断予定部Ｒ内に電極間の重なりがないように設計することは、開口率の観点では無駄な領域を増やすことになるおそれがある。よって、容量の小さいほうのサブ画素Ａのサブ画素電極Ｐｘ１に接続されたＴＦＴ１を切断することが予め想定されている場合には、ＴＦＴ１のみに切断予定部Ｒを設けておくことが望ましい。
【００４７】
なお、切断予定部Ｒは、ドレイン電極５６に限らず、ＴＦＴ１のゲート電極５１あるいはソース電極５５が、ＴＦＴ１の他の電極またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層されていない部位であってもよい。また、切断予定部Ｒは、サブ画素電極Ｐｘ１，Ｐｘ２の一方が、ＴＦＴ１のゲート電極５１，ソース電極５５あるいはドレイン電極５６、またはサブ画素電極Ｐｘ１，Ｐｘ２の他方と平面的に積層されていない部位であってもよい。
【００４８】
この液晶表示装置は、例えば、次のような製造方法により製造することができる。
【００４９】
まず、例えば、ガラス基板１０Ａに、通常の製造方法によりＴＦＴ１，ＴＦＴ２を形成する。次いで、ＴＦＴ１，ＴＦＴ２を覆う層間絶縁層１０Ｂを成膜し、パターニングにより接続孔（図示せず）を設ける。続いて、サブ画素電極Ｐｘ１，Ｐｘ２を形成し、所定の形状にパターニングする。これにより、駆動基板１０が形成される。
【００５０】
そののち、例えばアレイテスタを用いて各画素Ｐ１の電気的検査を行い、サブ画素電極Ｐｘ１，Ｐｘ２間に短絡Ｓを有する画素Ｐ１を特定し、特定した画素Ｐ１に対して、切断予定部Ｒを有するＴＦＴ１とサブ画素電極Ｐｘ１およびソースバスラインＳＬ１とを、切断予定部Ｒで切断するリペア処理を行う。また、このリペア処理を行ったリペア画素Ｐ２の座標情報を、補正ガンマ情報と共に記憶部３Ａに記憶しておく。
【００５１】
また、ガラス基板２０Ａに、通常の製造方法により、スリット２２を有する共通電極２１を形成し、対向基板２０を形成する。
【００５２】
駆動基板１０および対向基板２０を形成したのち、これらを対向配置して外周部に封止層（図示せず）を形成し、内部に液晶を注入することにより液晶層３０を形成する。これにより、図２ないし図４に示した液晶表示パネル１が形成される。この液晶表示パネル１を、バックライト部２、画像処理部３、フレームメモリ４、ゲートドライバ５、データドライバ６、タイミング制御部７およびバックライト駆動部８を備えたシステムに組み込むことにより、本実施の形態の液晶表示装置が完成する。
【００５３】
この液晶表示パネル１では、図１に示したように、外部から供給された映像信号Ｓ１が画像処理部３により画像処理され、各画素Ｐ１用の映像信号Ｓ２が生成される。この映像信号Ｓ２は、フレームメモリ４において記憶され、映像信号Ｓ３として、データドライバ６へ供給される。このようにして供給された映像信号Ｓ３に基づいて、ゲートドライバ５およびデータドライバ６から出力される各画素Ｐ１内への駆動電圧によって、各画素Ｐ１ごとに線順次表示駆動動作がなされる。具体的には、ゲートドライバ５からゲートバスラインＧＬを介して供給される選択信号に応じて、ＴＦＴ１，ＴＦＴ２のオンオフが切り替えられ、ソースバスラインＳＬと画素Ｐ１を選択的に導通するようになっている。これにより、バックライト部２からの照明光が液晶表示パネル１により変調され、表示光として出力される。
【００５４】
ここでは、ＴＦＴ１が切断予定部Ｒを有しており、サブ画素電極Ｐｘ１，Ｐｘ２間に平面的な短絡Ｓがある場合、この切断予定部Ｒで、ＴＦＴ１とサブ画素電極Ｐｘ１およびソースバスラインＳＬ１とが切断されている。よって、この切断予定部Ｒを用いてリペア処理されたリペア画素Ｐ２では、図４（Ｂ）に示したように、すべてのサブ画素電極Ｐｘ１，Ｐｘ２が残ったＴＦＴ２に接続されており、短絡Ｓを介して充電電流ｉが流れる。よって、すべてのサブ画素電極Ｐｘ１，Ｐｘ２が片側の極性（＋または−のいずれかであり、例えば図４（Ｂ）では＋）に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。
【００５５】
また、画像処理部３は、映像信号Ｓ２を生成する際、リペア画素Ｐ２への入力信号（映像信号Ｓ１）に対して、記憶部３Ａに記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行う。なぜなら、ＴＦＴ１を切断してサブ画素電極Ｐｘ１，Ｐｘ２をＴＦＴ２で駆動することにした場合、図９から分かるように、ＴＦＴ２は１２７／２５５以上の高い階調域でないと書き込みを行わないので、低階調域では暗点となってしまう。逆に、ＴＦＴ２を切断してＴＦＴ１でサブ画素電極Ｐｘ１，Ｐｘ２を駆動する場合、サブ画素電極Ｐｘ１，Ｐｘ２の合計面積が大きくなるので、低階調域で輝点の欠陥として認識されてしまうおそれがある。そこで、リペア画素Ｐ２の座標情報を記憶部３Ａに記憶させておき、その座標に該当する映像信号Ｓ１を、予め設定された階調変換テーブル（補正ガンマ情報）に基づいて変換し、輝度を合わせることで欠陥として認識できないようにすることが望ましい。階調変換テーブルは、サブ画素Ｐｘ１，Ｐｘ２の面積と階調−電圧の関係から最適なテーブルを得られる。
【００５６】
図６は、このような階調変換テーブル（ＬＵＴ（Look Up Table ））の例（１０ｂｉｔ）を表したものである。具体的には、画像処理部３は、複数の画素Ｐ１のうちリペア画素Ｐ２以外の画素Ｐ１への入力信号（映像信号Ｓ１）に対しては、複数のサブ画素Ａ，Ｂごとに階調を変える処理を行って、サブ画素Ａ用の映像信号Ｓ２Ａと、サブ画素Ｂ用の映像信号Ｓ２Ｂとして出力する。一方、リペア画素Ｐ２への入力信号（映像信号Ｓ１）に対しては、複数のサブ画素Ａ，Ｂごとに階調を変える処理を行わずに、そのまま映像信号Ｓ２Ｒとして出力する。これにより、リペア画素Ｐ２の輝度が周辺の画素Ｐ１の輝度に合うように調整され、リペア画素Ｐ２が暗点または輝点の欠陥となってしまうことが回避される。
【００５７】
このように本実施の形態では、ＴＦＴ１に、このＴＦＴ１をサブ画素電極Ｐｘ１またはソースバスラインＳＬ１から切断可能とする切断予定部Ｒを設けるようにし、サブ画素電極Ｐｘ１，Ｐｘ２間に短絡Ｓが発生した場合に、ＴＦＴ１とサブ画素電極Ｐｘ１およびソースバスラインＳＬ１とを切断予定部Ｒにおいて切断するようにしたので、サブ画素電極Ｐｘ１，Ｐｘ２間に短絡Ｓが生じた場合にも常時暗点になってしまうことを避けることができる。
【００５８】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、ＴＦＴ１のドレイン電極５６が、ＴＦＴ１の他の電極（ゲート電極５１あるいはソース電極５５）またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層されていない部位を切断予定部Ｒとした場合について説明したが、切断予定部Ｒは、ＴＦＴ１の複数の電極（ゲート電極５１，ソース電極５５およびドレイン電極５６）の一つが、有機絶縁膜を間にして、ＴＦＴ１の他の電極またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層されている部位であってもよい。また、切断予定部は、サブ画素電極Ｐｘ１，Ｐｘ２の一方が、有機絶縁膜を間にして、ＴＦＴ１の複数の電極またはサブ画素電極Ｐｘ１，Ｐｘ２の他方と平面的に積層されている部位であってもよい。切断予定部Ｒにおいて電極の積層部分があったとしても、その間に十分な厚みの有機絶縁膜があれば、レーザ切断時に不具合となる短絡を引き起こす可能性はきわめて低くなるからである。
【００５９】
具体的には、切断予定部Ｒは、図７に示したように、ＴＦＴ１のドレイン電極５６が、有機絶縁膜よりなる層間絶縁層１０Ｂを間にして、サブ画素電極Ｐｘ２と平面的に積層されている部位とすることができる。この場合、図８に示したように、切断予定部Ｒにレーザトリミングにより孔６０を形成すると、孔６０の側面に、ドレイン電極５６が溶けて付着し、金属層６１が形成される。しかし、層間絶縁層１０Ｂの厚みが厚いので、ドレイン電極５６とサブ画素電極Ｐｘ２とが金属層６１を介して短絡してしまうおそれは小さくなる。
【００６０】
なお、層の異なる電極の間に有機絶縁膜を設けるのは、有機絶縁膜は容易に厚膜化できるからである。十分な厚みの無機絶縁膜を形成するのはタクト的にかなり不利であるが、有機絶縁膜に代えて無機絶縁膜とすることも不可能ではない。その場合には、上記実施の形態で説明したように、切断予定部Ｒは、ＴＦＴ１の複数の電極（ゲート電極５１，ソース電極５５およびドレイン電極５６）の一つまたはサブ画素電極Ｐｘ１，Ｐｘ２が、ＴＦＴ１の他の電極またはサブ画素電極Ｐｘ１，Ｐｘ２と平面的に積層されていない部位であることが好ましい。ちなみに、現在では、画素電極１１をできるだけ広く取り開口率を大きくするために、画素電極１１の下の層間絶縁層１０Ｂには有機材料が併用される場合が多い。それより下の膜ではＴＦＴ１，ＴＦＴ２の特性が不安定になるので、有機絶縁膜が用いられることはない。
【００６１】
また、例えば、上記実施の形態では、各画素が２つのサブ画素に分割される例について説明したが、本発明は、各画素が３つ以上のサブ画素に分割されるようにした場合にも適用可能である。
【００６２】
更に、サブ画素の形状は上記実施の形態に限定されず、他の形状、例えば正方形や長方形などでもよく、実質的に画素の平面積が分割されるような構成であればよい。
【００６３】
加えて、上記実施の形態では非線形素子としてＴＦＴ１，ＴＦＴ２を用いた場合を例として説明したが、非線形素子はＴＦＤ（Thin Film Diode ；薄膜ダイオード）でもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施の形態に係る液晶表示パネルを備えた液晶表示装置の全体構成を示す図である。
【図２】図１に示した液晶表示パネルの画素の等価回路図である。
【図３】図１に示した液晶表示パネルの一部の構造を表す断面図である。
【図４】図１に示した画素の構成を表す平面図および等価回路図である。
【図５】図４に示した切断予定部の構成を表す断面図である。
【図６】図１に示した画像処理部による階調変換テーブルの一例を表す図である。
【図７】図４に示した画素の他の構成を表す平面図および等価回路図である。
【図８】図７に示した切断予定部の構成を表す断面図である。
【図９】従来のマルチ画素による階調表示の一例を表した図である。
【図１０】図９に示した各サブ画素の画素電極および共通電極の構成、並びにその等価回路図である。
【図１１】図１０に示したスリットの幅を説明するための図である。
【図１２】図１０に示したスリットの幅を説明するための図である。
【図１３】スリットの幅と透過率との関係を表した図である。
【図１４】図１０に示した二つの画素電極に逆極性の電圧を印加した場合の、スリットにおける液晶分子の配向を説明するための図である。
【図１５】逆極駆動の画素の構成を表す平面図である。
【図１６】スリットの幅を狭くした場合の透過率を表す図である。
【図１７】従来の狭スリット化の問題点を説明するための平面図および等価回路図である。
【符号の説明】
【００６５】
１…液晶表示パネル、１０…ＴＦＴ基板（駆動基板）、１２，２２…スリット、２０…対向基板、２１…共通電極、４１，４２…偏光板、Ｐ１…画素、Ｐｘ１，Ｐｘ２…サブ画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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