(57)【要約】【課題】複数のマルチレベルセルを備えるＮＡＮＤフラッシュへのデータ書き込み方法とデータ読み取り方法を提供する。【解決手段】上記課題を達成するために、先ず第１書き込み操作を実行して、マルチレベルセルを初期状態から第１スレショルド電圧を備える保存データである第１目標状態に書き込み、フラッグビットを第１目標状態に設定して、マルチレベルセルが第１書き込み操作を既に実行したことを示し、次いで第２書き込み操作を実行して、マルチレベルセルを第１目標状態から第２スレショルド電圧を備える保存データである第２目標状態に書き込み、フラッグビットを第２目標状態に設定する一連のメモリへのデータ書き込み方法を採用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のマルチレベルセルを備えるＮＡＮＤフラッシュメモリへのデータ書き込み方法であって、
以下の第１書き込み操作と第１フラッグビット操作との組み合わせ又は第１フラッグビット操作との組み合わせと第２書き込み操作と第２フラッグビット操作との組み合わせを含むことを特徴とするデータ書き込み方法。
第１書き込み操作：  前記マルチレベルセルを初期状態から第１目標状態にする操作を、第１スレショルド電圧範囲を第１電圧と当該第１電圧より大きな第２電圧との間に設定して実行し、第１スレショルド電圧範囲を備える第１保存データとする操作。
第１フラッグビット操作：  前記ＮＡＮＤフラッシュのフラッグビットを第１目標状態にし、前記マルチレベルセルが第１書き込み操作を完了したことを示す操作。
第２書き込み操作：  前記マルチレベルセルを前記第１目標状態から第２目標状態にする操作を、第２スレショルド電圧範囲を前記第２電圧と当該第２電圧より大きな第３電圧との間に設定して実行し、第２スレショルド電圧範囲を備える第１保存データとする操作。
第２フラッグビット操作：  前記ＮＡＮＤフラッシュのフラッグビットを第２目標状態にし、前記マルチレベルセルが第２書き込み操作を完了したことを示す操作。
【請求項２】
以下の操作を含む、請求項１に記載のデータ書き込み方法。
前記マルチレベルセルを前記第２目標状態から第３スレショルド電圧範囲を備える第２保存データに該当する第３目標状態にする書き込み操作であって、当該第３スレショルド電圧範囲を第３電圧と当該第３電圧より大きな最大スレショルド電圧との間に設定して実行する操作。
【請求項３】
以下の操作を含む、請求項１又は請求項２に記載のデータ書き込み方法。
前記マルチレベルセルを前記初期状態から第４スレショルド電圧を備える第３保存データに該当する第４目標状態にする書き込み操作であって、当該第４スレショルド電圧範囲を前記第１電圧と前記第２電圧との間に設定して実行する操作。  
【請求項４】
前記初期状態は、第５スレショルド電圧範囲を備える第４保存データに該当し、前記第１ロジック状態を備える前記第１保存データと前記第２ロジック状態を備える前記第２保存データと前記第３ロジック状態を備える前記第３保存データと当該第４ロジック状態を備える当該第４保存データとは、それぞれロジック状態「１０」と「００」と「０１」と「１１」の２ビットデータであり、当該第５スレショルド電圧範囲は、前記最小スレショルド電圧と当該最小スレショルド電圧より大きい前記第１電圧との間とする請求項１〜請求項３のいずれかに記載のデータ書き込み方法。
【請求項５】
前記第１書き込み操作では、前記２ビットデータの最下位ビットを１つ前記マルチレベルセル内保存し、当該最下位ビットの保存位置を当該マルチレベルセルの第１アドレスとする請求項１〜請求項４のいずれかに記載のデータ書き込み方法。
【請求項６】
前記第２書き込み操作は、前記２ビットデータの最上位ビットを１つ前記マルチレベルセルに保存し、当該最上位ビットの保存位置を当該マルチレベルセルの第２アドレスとし、前記第１アドレスと当該第２アドレスとは、前記ＮＡＮＤフラッシュの異なるページに配置する請求項１〜請求項５のいずれかに記載のデータ書き込み方法。
【請求項７】
請求項１〜請求項６に記載のデータ書き込み方法でメモリに書き込んだデータを当該メモリから読み取るデータの読み取り方法であって、
前記マルチレベルセルのスレショルド電圧を読み取る操作を実行し、読み取った当該スレショルド電圧の値と前記フラッグビットの状態とから前記マルチレベルセルに保存された前記２ビットデータのロジック状態を判定することを特徴とするデータ読み取り方法。
【請求項８】
読み取ったスレショルド電圧が前記第１電圧より小さい時には前記２ビットデータのロジック状態が「１１」であると判定する請求項７に記載のデータ読み取り方法。
【請求項９】
読み取ったスレショルド電圧が前記第２電圧と前記第３電圧との間の時には前記２ビットデータのロジック状態が「１０」であると判定する請求項７又は請求項８記載のデータ読み取り方法。
【請求項１０】
読み取ったスレショルド電圧が前記第３電圧より大きい時には前記２ビットデータのロジック状態が「００」であると判定する請求項７〜請求項９のいずれかに記載のデータ読み取り方法。
【請求項１１】
読み取ったスレショルド電圧が前記第１電圧と前記第２電圧との間で、且つ、前記フラッグビットの状態が前記第１目標状態の時には前記２ビットデータのロジック状態が「１０」であると判定し、読み取ったスレショルド電圧が前記第１電圧と前記第２電圧との間で、且つ、前記フラッグビットの状態が前記第２目標状態の時には前記２ビットデータのロジック状態が「０１」であると判定する請求項７〜請求項１０のいずれかに記載のデータ読み取り方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件発明は、メモリへのデータ書き込み方法及びデータ読み取り方法に関し、特に、ＮＡＮＤフラッシュへのデータ書き込み方法及びデータ読み取り方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュは、日本の株式会社東芝が１９８９年に発表したメモリである。ＮＡＮＤフラッシュは不揮発性メモリなので、電力を供給しなくてもデータを保存できる。この他、ＮＡＮＤフラッシュメモリは書き込み時間と消去時間とが速いという特徴を備える。ＮＡＮＤフラッシュでは、チップ内で各保存セル（Ｃｅｌｌ）が占める面積は小さい。従って、ＮＡＮＤフラッシュは、他のメモリデバイスに比べて多きな保存密度を備える。
【０００３】
また、ＮＡＮＤフラッシュメモリには、シングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ：  ＳＬＣ）とマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ：  ＭＬＣ）がある。そして、マルチレベルセルには１セルあたり１ビット以上のデータ（例えば「００」、「０１」、「１０」又は「１１」）を保存することができるため、シングルレベルセルよりも大きな保存密度を備える。
【０００４】
図６〜図８に、従来技術を用いてマルチレベルセルに書き込み操作を実行する時のスレショルド電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ：  Ｖｔｈ）の分布を示す。ここでは、マルチレベルセルに、２ビットデータを保存しており、２ビットデータの最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：  ＭＳＢ）と最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：  ＬＳＢ）は、それぞれ、異なるページ（Ｐａｇｅ）、即ち、異なるアドレスに配置する。例えば、最下位ビットは第１ページに配置し、最上位ビットは第２ページに配置する。この時、ＮＡＮＤフラッシュの第１ページ（Ｌｏｗｅｒ  Ｐａｇｅ：  低いページ）のアドレスは第２ページ（Ｕｐｐｅｒ  Ｐａｇｅ：  高いページ）のアドレスよりも低い。また、２ビットデータのロジック状態「１１」は、マルチレベルセルの消去状態（Ｅｒａｓｅｄ  Ｓｔａｔｅ）に該当し、マルチレベルセルの消去状態は、書き込み操作を実行する時の初期状態でもある。
【０００５】
図６に、従来技術におけるマルチレベルセルへの第１ページ（低いページ）書き込み操作を実行する時のスレショルド電圧Ｖｔｈの分布を示す。第１ページ書き込み操作が完了すると、マルチレベルセルが保存する２ビットデータは、ロジック状態「１１」又は「１０」になる。図６では、矢印Ａはマルチレベルセルをロジック状態「１１」からロジック状態「１０」に書き込みむことを示し、ロジック状態「１０」と「１１」とはそれぞれ異なるスレショルド電圧Ｖｔｈの範囲に該当する。その後、その他隣接するビットライン（Ｂｉｔ  Ｌｉｎｅ：  ＢＬ）のマルチレベルセルに対し、第１ページの書き込み操作を実行する。図７に、図６のマルチレベルセルの第２ページ（高いページ）への書き込み操作を実行する時のスレショルド電圧Ｖｔｈの分布を示す。第２ページの書き込み操作が完了すると、マルチレベルセルが保存する２ビットデータは、ロジック状態「１１」、「０１」、「１０」又は「００」になる。
【０００６】
図７では、矢印Ｂは、マルチレベルセルがロジック状態「１１」からロジック状態「０１」に書き込まれることを示し、矢印Ｃは、マルチレベルセルがロジック状態「１０」からロジック状態「００」に書き込まれることを示している。その後、その他隣接するビットライン（Ｂｉｔ  Ｌｉｎｅ：  ＢＬ）のマルチレベルセルに対し、第２ページの書き込み操作を実行する。
【０００７】
図８に、図７に示すマルチレベルセルがカップリング効果（Ｃｏｕｐｌｉｎｇ  Ｅｆｆｅｃｔ）の影響を受けて生じるスレショルド電圧オフセットを示す。図８に示すように、２ビットデータがロジック状態「０１」と「００」の時、その他隣接するマルチレベルセルの第２ページの書き込み操作と浮動ゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ：  ＦＧ）とのカップリング効果とが干渉するため、実際のスレショルド電圧範囲と理想のスレショルド電圧範囲との間にはオフセットＶｏｆｆｓｅｔ１が生じる。更に、２ビットデータがロジック状態「１０」の時、その他隣接するマルチレベルセルへの第１ページと第２ページの書き込み操作と浮動ゲートとのカップリング効果とが干渉するため、マルチレベルセルの実際のスレショルド電圧範囲と理想のスレショルド電圧範囲との間にもオフセットＶｏｆｆｓｅｔ２が生じる。スレショルド電圧Ｖｔｈのオフセット量が大きくなると、書き込み操作を実行するのに必要なスレショルド電圧範囲（最大スレショルド電圧Ｖｍａｘと最小スレショルド電圧Ｖｍｉｎとの間）も大きくなる。
【０００８】
よって、スレショルド電圧のオフセットが小さなメモリへのデータ書き込み方法と、このデータ書き込み方法で書き込まれたデータの読み取り方法とに対する要求があった。
【０００９】
【特許文献１】特開２００４−４６９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本件発明は、上記問題を解決したメモリへのデータ書き込み方法とデータ読み取り方法とを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本件発明に係るメモリへのデータ書き込み方法：  本件発明に係るメモリへのデータ書き込み方法は、複数のマルチレベルセルを備えるＮＡＮＤフラッシュに適用するメモリへのデータ書き込み方法であって、以下の第１書き込み操作と第１フラッグビット操作と第２書き込み操作と第２フラッグビット操作とを含むことを特徴としている。
【００１２】
第１書き込み操作：  マルチレベルセルを初期状態から第１目標状態にする操作を第１スレショルド電圧範囲を第１電圧と第１電圧より大きな第２電圧との間に設定して実施し、第１スレショルド電圧範囲を備える第１保存データとする操作。
第１フラッグビット操作：  ＮＡＮＤフラッシュのフラッグビットを第１目標状態にし、マルチレベルセルが第１書き込み操作を完了したことを示す操作。
第２書き込み操作：  マルチレベルセルを第１目標状態から第２目標状態にする操作を第２スレショルド電圧範囲を第２電圧と第２電圧より大きな第３電圧との間に設定して実施し、第２スレショルド電圧範囲を備える第１保存データとする操作。
第２フラッグビット操作：  ＮＡＮＤフラッシュのフラッグビットを第２目標状態にし、マルチレベルセルが第２書き込み操作を完了したことを示す操作。
【００１３】
本件発明に係るメモリへのデータ書き込み方法においては、第３スレショルド電圧範囲を第３電圧と当該第３電圧より大きな最大スレショルド電圧との間に設定してマルチレベルセルを初期状態から第３スレショルド電圧を備える第２保存データに該当する第３目標状態にする書き込みを実行する操作を含むことも好ましい。  
【００１４】
本件発明に係るメモリへのデータ書き込み方法においては、第４スレショルド電圧範囲を第１電圧と第２電圧との間に設定してマルチレベルセルを初期状態から第４スレショルド電圧を備える第３保存データに該当する第４目標状態にする書き込みを実行する操作を含むことも好ましい。  
【００１５】
本件発明に係るメモリへのデータ書き込み方法においては、初期状態は第５スレショルド電圧範囲を備える第４保存データに該当し、第１ロジック状態を備える第１保存データと第２ロジック状態を備える第２保存データと第３ロジック状態を備える第３保存データと第４ロジック状態を備える第４保存データとは、それぞれロジック状態「１０」と「００」と「０１」と「１１」の２ビットデータであり、第５スレショルド電圧範囲は、最小スレショルド電圧と最小スレショルド電圧より大きい第１電圧との間とすることも好ましい。
【００１６】
本件発明に係るメモリへのデータ書き込み方法においては、第１書き込み操作で２ビットデータの最下位ビットを１つマルチレベルセルに保存し、最下位ビットの保存位置をマルチレベルセルの第１アドレスとすることも好ましい。
【００１７】
本件発明に係るメモリへのデータ書き込み方法においては、第２書き込み操作で２ビットデータの最上位ビットを１つマルチレベルセルに保存し、最上位ビットの保存位置をマルチレベルセルの第２アドレスとし、第１アドレスと第２アドレスとは、ＮＡＮＤフラッシュの異なるページに配置することも好ましい。
【００１８】
本件発明に係るデータ読み取り方法：  本件発明に係るデータ読み取り方法は、メモリへのデータ書き込み方法でメモリに書き込んだデータをメモリから読み取る、データの読み取り方法であって、マルチレベルセルのスレショルド電圧読み取り操作を実行し、読み取ったスレショルド電圧の値とフラッグビットの状態とからマルチレベルセルに保存された２ビットデータのロジック状態を判定することを特徴としている。
【００１９】
本件発明に係るデータ読み取り方法においては、読み取ったスレショルド電圧が第１電圧より小さい時には２ビットデータのロジック状態が「１１」であると判定することも好ましい。
【００２０】
本件発明に係るデータ読み取り方法においては、読み取ったスレショルド電圧が第２電圧と第３電圧との間の時には２ビットデータのロジック状態が「１０」であると判定することも好ましい。
【００２１】
本件発明に係るデータ読み取り方法においては、読み取ったスレショルド電圧が第３電圧より大きい時、２ビットデータのロジック状態が「００」であると判定することも好ましい。
【００２２】
本件発明に係るデータ読み取り方法においては、読み取ったスレショルド電圧が第１電圧と第２電圧との間で、且つ、フラッグビットの状態が第１目標状態の時、２ビットデータのロジック状態が「１０」であると判定し、読み取ったスレショルド電圧が第１電圧と第２電圧との間で、且つ、フラッグビットの状態が第２目標状態の時、２ビットデータのロジック状態が「０１」であると判定することも好ましい。
【発明の効果】
【００２３】
本件発明に係る、第１書き込み操作と第１フラッグビット操作との組み合わせ及び第２書き込み操作と第２フラッグビット操作との組み合わせを実行してメモリにデータを書き込めば、スレショルド電圧のオフセットを小さくできる。その結果、書き込みを実行するのに必要なスレショルド電圧範囲が小さくなる。また、メモリに保存されたデータはフラッグビットの状態を参照して読み取るため、ＮＡＮＤフラッシュの読み書き精度が向上する。
【発明を実施するための最良の形態】
【００２４】
図１に、本件発明の実施形態におけるマルチレベルセルの第１ページ（低いページ）への書き込み操作を実行する時のスレショルド電圧Ｖｔｈの分布を示す。第１ページへの書き込み操作を実行した後、マルチレベルセルに保存される２ビットデータは、ロジック状態「１１」又は「１０」になる。従来技術におけるロジック状態「１０」のスレショルド電圧範囲（図６に示すように、従来技術のスレショルド電圧範囲はＶ２とＶ３との間に分布している。）と比較すると、図１に示すロジック状態「１０」のスレショルド電圧範囲はＶ１とＶ２との間であり、より広いスレショルド電圧範囲を備えている。更に、ロジック状態「１１」のスレショルド電圧範囲は最小スレショルド電圧Ｖｍｉｎと電圧Ｖ１との間である。即ち、ロジック状態「１１」のスレショルド電圧は電圧Ｖ１よりも小さい。そして、第１ページの書き込み操作の完了後、マルチレベルセルの状態を示すフラッグビットを高ロジックレベル（即ち、「１」）に設定する。ＮＡＮＤフラッシュでは、フラッグビットはメモリアレイの付属データ、又は、注記データである。その後、その他隣接するマルチレベルセルに対し第１ページの書き込み操作を実行する。
【００２５】
図２に、本件発明の実施形態におけるマルチレベルセルの第２ページ（高いページ）への書き込み操作を実行する時のスレショルド電圧Ｖｔｈの分布を示す。第２ページへの書き込み操作を実行した後、マルチレベルセルに保存される２ビットデータは、ロジック状態「１１」、「０１」、「１０」又は「００」になる。図２の矢印Ｅで示すように、第２ページの書き込み操作を実行することにより、ロジック状態「１０」のスレショルド電圧範囲は、電圧Ｖ１＜電圧Ｖ２＜電圧Ｖ３の関係にある電圧Ｖ１と電圧Ｖ２との間の範囲を、電圧Ｖ２とＶ３との間の範囲にすることで書き込まれる。また、矢印Ｆは、マルチレベルセルがロジック状態「１１」からロジック状態「０１」に書き込まれ、矢印Ｇは、マルチレベルセルがロジック状態「１０」からロジック状態「００」に書き込まれることを示している。ロジック状態「０１」のスレショルド電圧範囲は、電圧Ｖ１と電圧Ｖ２との間の範囲であり、ロジック状態「００」のスレショルド電圧範囲は、電圧Ｖ３と最大スレショルド電圧Ｖｍａｘとの間の範囲である。即ち、ロジック状態「００」のスレショルド電圧範囲は電圧Ｖ３よりも大きい。更に、第２ページの書き込み操作の完了後、マルチレベルセルの状態を示すフラッグビットを低ロジックレベル（即ち、「０」）に設定する。その後、その他隣接するマルチレベルセルに対して第２ページの書き込み操作を実行する。
【００２６】
図３に、図２に示すマルチレベルセルがカップリング効果の影響を受けて生じるスレショルド電圧Ｖｔｈのオフセットを示す。第２ページの書き込み操作による２ビットデータがロジック状態「１０」にあると、マルチレベルセルがその他隣接するマルチレベルセルの第１ページの書き込み操作からの干渉を受けにくく、スレショルド電圧オフセットが小さくなる。図３に示すように、２ビットデータがロジック状態「０１」、「１０」と「００」の時、その他隣接するマルチレベルセルへの第２ページの書き込み操作と浮動ゲートのカップリング効果とが干渉するため、マルチレベルセルの実際のスレショルド電圧範囲と理想のスレショルド電圧範囲との間にはオフセットＶｏｆｆｓｅｔ１が生じる。２ビットデータがロジック状態「１０」の本件発明の実施形態におけるスレショルド電圧オフセットＶｏｆｆｓｅｔ１は、図８に示す従来技術のスレショルド電圧オフセットＶｏｆｆｓｅｔ２よりも小さい。本件発明の実施形態によれば、スレショルド電圧オフセットが小さいので、各ロジック状態のスレショルド電圧範囲を精度良く制御できるため、信頼性が向上する。
【００２７】
更に、図１では、第１ページの書き込み操作を実行する時に、２ビットデータ１つである最下位ビットをマルチレベルセルに保存している。図２では、第２ページの書き込み操作を実行する時に、２ビットデータの１つである最上位ビットをマルチレベルセルに保存している。従って、マルチレベルセルに保存された各２ビットデータは、それぞれ、異なるアドレス（ページ）に配置されたデータである。
【００２８】
第１ページ、又は、第２ページの書き込み操作の完了後、マルチレベルセルのスレショルド電圧Ｖｔｈの読み取り操作を実行し、読み取ったスレショルド電圧Ｖｔｈの値に基づいて、マルチレベルセルに保存されたデータを判定する。図３に示すように、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ１より小さい時、マルチレベルセルに保存された２ビットデータのロジック状態は「１１」である。読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ２と電圧Ｖ３との間の時、マルチレベルセルに保存された２ビットデータのロジック状態は「１０」である。また、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ３より大きい時、マルチレベルセルに保存された２ビットデータのロジック状態は「００」である。そして、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ１と電圧Ｖ２との間の時には、２ビットデータのロジック状態が「１０」と「０１」のどちらかであるかは、フラッグビットの状態を参照して判定することに留意する。例えば、図１に示すように、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ１と電圧Ｖ２との間でありフラッグビットの状態が高ロジックレベルであれば、マルチレベルセルに保存された２ビットデータのロジック状態は「１０」である。また、図２に示すように、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ１と電圧Ｖ２との間でありフラッグビットの状態が低ロジックレベルであれば、マルチレベルセルに保存された２ビットデータのロジック状態は「０１」である。
【００２９】
図４に、本件発明の実施形態におけるメモリへのデータ書き込み方法３００を示す。メモリへのデータ書き込み方法３００は、複数のマルチレベルセルを備えるＮＡＮＤフラッシュに適用する。最初に、工程Ｓ３１０で第１書き込み操作を実行し、マルチレベルセルを初期状態（消去状態）から第１目標状態に書き込みする。ここでは例えば、図１の矢印Ｄで示すように、初期状態はロジック状態「１１」で、第１スレショルド電圧範囲はロジック状態「１０」であり、この時第１目標状態のスレショルド電圧範囲は、電圧Ｖ１と電圧Ｖ２との間である。次に、工程Ｓ３２０でマルチレベルセルの状態を示すフラッグビットを第１目標状態（高ロジックレベル）に設定し、第１書き込み操作の完了を示す。更に、工程Ｓ３３０で第２書き込み操作を実行し、マルチレベルセルを、第１目標状態から第２目標状態に書き込みする。ここでは例えば、図２の矢印Ｅで示すように、第１目標状態（点線範囲で示される）のスレショルド電圧範囲は電圧Ｖ１と電圧Ｖ２との間にあり、第２目標状態のスレショルド電圧範囲は電圧Ｖ２とＶ３との間にある。この時、第１目標状態と第２目標状態のスレショルド電圧範囲は共に同じ保存データ、即ち、ロジック状態が「１０」の２ビットデータである。それから、工程３４０でマルチレベルセルの状態を示すフラッグビットを第２目標状態（低ロジックレベル）に設定し、第２書き込み操作の完了を示す。この時、上述したように、第１書き込み操作と第２書き込み操作とは、それぞれ、異なるアドレス（ページ）に対して実行される。
【００３０】
図５に、本件発明の実施形態におけるデータの読み取り方方法４００を示す。先ず、工程Ｓ４１０で読み取り操作を行い、マルチレベルセルから読み取ったスレショルド電圧Ｖｔｈの値を得る。工程Ｓ４２０ではマルチレベルセルの状態を示すフラッグビットを読み取る。そして、このフラッグビットは、図４に示す工程Ｓ３３０の第２書き込み操作がマルチレベルセル内で完了しているか否かを示す。続いて、工程Ｓ４３０で、読み取ったスレショルド電圧Ｖｔｈの値とフラッグビットの状態とからマルチレベルセルにある２ビットデータのロジック状態を判定する。例えば、図３に示すように、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ３より大きいと、マルチレベルセルに保存された２ビットデータのロジック状態は「００」である。また、図１に示すように、読み取ったスレショルド電圧Ｖｔｈの値が電圧Ｖ１と電圧Ｖ２との間で、フラッグビットの状態が高ロジックレベルであると、マルチレベルセルに保存された２ビットデータのロジック状態は「１０」である。
【００３１】
上記に本件発明の好ましい実施形態を示したが、これらは決して本件発明に限定するものではなく、当該技術に習熟した者であれば、本件発明の精神と領域を脱しない範囲内で各種の変更や調整を加えることができるものである。従って、本件発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【産業上の利用可能性】
【００３２】
本件発明に係る、書き込み操作と読み取り操作を行えば、ＮＡＮＤフラッシュへの書き込み精度が向上する。その結果、大容量のＮＡＮＤフラッシュであってもデータ読み書きの誤作動が少なくなる。
【図面の簡単な説明】
【００３３】
【図１】マルチレベルセルの第１ページへの書き込み操作を実行する時のスレショルド電圧の分布である。
【図２】マルチレベルセルの第２ページへの書き込み操作を実行する時のスレショルド電圧の分布である。
【図３】図２に示すマルチレベルセルがカップリング効果の影響を受けて生じるスレショルド電圧のオフセットを示す図である。
【図４】メモリへのデータ書き込み方法を示す図である。
【図５】メモリからのデータ読み取り方法を示す図である。
【図６】従来技術におけるマルチレベルセルの第１ページへの書き込み操作を実行する時のスレショルド電圧の分布である。
【図７】従来技術におけるマルチレベルセルの第２ページへの書き込み操作を実行する時のスレショルド電圧の分布である。
【図８】図７に示すマルチレベルセルがカップリング効果の影響を受けて生じるスレショルド電圧のオフセットを示す図である。
【符号の説明】
【００３４】
３００、４００  方法
Ｓ３１０、Ｓ３２０、Ｓ３３０、Ｓ３４０  書き込み工程
Ｓ４１０、Ｓ４２０、Ｓ４３０  読み取り工程
Ｖ１、Ｖ２、Ｖ３  電圧
Ｖｔｈ  スレショルド電圧
Ｖｍａｘ  最大スレショルド電圧
Ｖｍｉｎ  最小スレショルド電圧
Ｖｏｆｆｓｅｔ１、Ｖｏｆｆｓｅｔ２  オフセット
【図１】
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【図２】
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【図３】
2009158082.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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