(57)【要約】【課題】ＳＯＩ基板におけるＳＯＩ層を素子分離領域によって分離しても、ＳＯＩ層に形成され、良好なトランジスタ特性を有するトランジスタを含む半導体装置の製造方法を得る。【解決手段】シリコン酸化膜９上にも形成され、平坦化処理及びパターニング処理が施されたポリシリコンゲート１１ｇに対し、表面からシリサイド化してシリサイド領域１８ｇを得る。シリサイド領域１８ｇはポリシリコンゲート１１ｇの表面から深さ方向に延びて形成される結果、シリコン酸化膜９上においてはポリシリコンゲート１１ｇの全てがシリサイド領域１８ｇとなる。【選択図】図２３
2009158710.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成されるトランジスタを含む半導体装置の製造方法であって、
前記トランジスタは部分分離領域によって素子分離され、前記部分分離領域は、前記ＳＯＩ層の上層部に設けられた部分絶縁膜と前記部分絶縁膜下の前記ＳＯＩ層の一部である残存ＳＯＩ層とからなり、前記部分絶縁膜は前記ＳＯＩ層の表面から所定段差突出して形成され、
前記トランジスタにおけるゲート電極の形成工程は、
(a) 前記部分絶縁膜上を含む全面にシリコンを含む第１のゲート電極材料層を前記所定段差以上の膜厚で形成するステップと、
(b) 前記第１のゲート電極材料層の表面からＣＭＰ処理を施し、前記第１のゲート電極材料層の表面を平坦化するステップと、
(c) 前記第１のゲート電極材料層をパターニングして前記ゲート電極を得るステップと、
(d) 前記ゲート電極を表面からシリサイド化してシリサイド領域を形成するステップと含み、
前記シリサイド領域は、前記部分絶縁膜上において前記ゲート電極の全領域に形成されることを特徴とする、
半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記ステップ(b) で実行されるＣＭＰ処理は、予め定められた時間なされる時間決めＣＭＰ処理を含む、
半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記ステップ(b) で実行されるＣＭＰ処理は、前記部分絶縁膜をストッパーとして行うストッパー留めＣＭＰ処理を含む、
半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置の製造方法であって、
(e) 前記ステップ(b) 後、前記ステップ(c) 前に実行され、前記第１のゲート電極材料層上に第２のゲート電極材料層を形成するステップをさらに備え、
前記ステップ(c) は、
前記第１のゲート電極材料層に加え、前記第２のゲート電極材料層をパターニングして前記ゲート電極を得るステップを含む、
半導体装置の製造方法。
【請求項５】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成されるトランジスタを含む半導体装置の製造方法であって、
前記トランジスタは部分分離領域によって素子分離され、前記部分分離領域は、前記ＳＯＩ層の上層部に設けられた部分絶縁膜と前記部分絶縁膜下の前記ＳＯＩ層の一部である残存ＳＯＩ層とからなり、前記部分絶縁膜は前記ＳＯＩ層の表面から所定段差突出して形成され、
前記トランジスタにおけるゲート電極の形成工程は、
(a) 前記部分絶縁膜上を含む全面に第１の材質を有するゲート電極材料層を、前記所定段差以上の膜厚で形成するステップを備え、前記ＳＯＩ層上に形成される前記ゲート電極材料層は前記所定段差を反映して凹みを有し、
(b) 前記ゲート電極材料層の前記凹み部に第２の材質を有する埋め込み領域を形成するステップと、
(c) 前記埋め込み領域及び前記ゲート電極材料層を表面から深さ方向にかけて除去し、前記ゲート電極材料層のみを残存させるステップと、
(d) 前記ゲート電極材料層をパターニングして前記ゲート電極を得るステップとをさらに備える、
半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記ステップ(c) は、
前記第１及び前記第２の材質間の選択比が小さいエッチング処理を前記埋め込み領域及び前記ゲート電極材料層に対して行う処理を含む、
半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
(e) 前記ステップ(b) 後、前記ステップ(c) 前に実行され、前記埋め込み領域の前記第２の材質を、前記第１の材質とその成分が一部共通する第３の材質に変化させるステップをさらに備える、
半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法であって、
(e) 前記ステップ(b) 後、前記ステップ(c) 前に実行され、前記ゲート電極材料層のうち前記埋め込み領域に対応する形成高さに存在する除去対象領域を、前記第１の材質とは異なる第４の材質に変化させるステップとをさらに備え、
前記ステップ(c) は、
(c-1) 前記埋め込み領域を選択的に除去するステップと、
(c-2) 前記ステップ(e) の実行後に前記第３の材料に変化された除去対象領域を選択的に除去するステップとを含む、
半導体装置の製造方法。
【請求項９】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成されるトランジスタを含む半導体装置の製造方法であって、
前記トランジスタは、部分分離領域によって素子分離され、前記部分分離領域は、前記ＳＯＩ層の上層部に設けられた部分絶縁膜と前記部分絶縁膜下の前記ＳＯＩ層の一部である残存ＳＯＩ層とからなり、前記部分絶縁膜は前記ＳＯＩ層の表面から所定段差突出して形成され、
前記トランジスタにおけるゲート電極の形成工程は、
(a) 前記部分絶縁膜上を含む全面にゲート電極材料層を、前記所定段差以上の膜厚で形成するステップと、
(b) 前記ゲート電極材料層に対し４００℃以上の高温アニール処理を行い、前記ゲート電極材料層の表面を平坦化するステップと、
(c) 前記ゲート電極材料層をパターニングして前記ゲート電極を得るステップとを備える、
半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
(d) 前記ステップ(a) 後、前記ステップ(b) 前に実行され、前記ゲート電極材料層の上層部をアモルファス化するステップをさらに備える、
半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
前記ステップ(a) で形成される前記ゲート電極材料層はアモルファス化したアモルファスゲート電極材料層を含み、
前記ステップ(b) 処理後の前記ゲート電極材料層は、前記アモルファスゲート電極材料層が結晶化された結晶化ゲート電極材料層を含む、
半導体装置の製造方法。
【請求項１２】
半導体支持基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成されるトランジスタを含む半導体装置の製造方法であって、
前記トランジスタは部分分離領域によって素子分離され、前記部分分離領域は、前記ＳＯＩ層の上層部に設けられた部分絶縁膜と前記部分絶縁膜下の前記ＳＯＩ層の一部である残存ＳＯＩ層とからなり、前記部分絶縁膜は前記ＳＯＩ層の表面から所定段差突出して形成され、
前記トランジスタにおけるゲート電極の形成工程は、
(a) 前記部分絶縁膜上を含む全面にポリシリコンからなるゲート電極材料層を、前記所定段差以上の膜厚で形成するステップを備え、前記ＳＯＩ層上に形成される前記ゲート電極材料層は前記所定段差を反映して凹みを有し、
(b) 前記ゲート電極材料層の前記凹み部に液体シリコンからなる埋め込み領域を形成して、前記埋め込み領域を含む前記ゲート電極材料層の表面を平坦化するステップと、
(c) 前記埋め込み領域に対し熱処理を行い、前記埋め込み領域を固体化するステップとをさらに備え、前記ゲート電極材料層と前記埋め込み領域によって合成ポリシリコン膜が形成され、
(d) 前記合成ポリシリコン膜をパターニングして前記ゲート電極を得るステップをさらに備える、
半導体装置の製造方法。
【請求項１３】
請求項５ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ゲート電極は表面からシリサイド化可能であり、
(f) 前記ゲート電極を表面からシリサイド化してシリサイド領域を形成するステップと含み、
前記シリサイド領域は、前記部分絶縁膜上において前記ゲート電極の全領域に形成されることを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板上に形成されるトランジスタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
図７１〜図８５はＳＯＩ基板上に形成されるＭＯＳトランジスタを含む半導体装置の従来の製造方法を示す断面図である。以下、これらの図を参照して従来の半導体装置の製造方法を説明する。
【０００３】
まず、図７１に示すように、シリコン支持基板１０１、埋め込み酸化膜１０２、ＳＯＩ層１０３から構成されるＳＯＩ基板のＳＯＩ層１０３上に、シリコン酸化膜１０４、シリコン窒化膜１０５を順次成膜する。その後、全面にレジスト膜を塗布し、写真製版技術（フォトリソグラフィー）によりトレンチ形成用のレジストパターン１０６を形成する。
【０００４】
次に、図７２に示すように、トレンチ形成用のレジストパターン１０６（図７２では図示せず）をマスクとしてシリコン窒化膜１０５、シリコン酸化膜１０４、及びＳＯＩ層１０３に対するエッチングを行いトレンチ開口部１０７を形成する。この時、トレンチ開口部１０７の底面下にＳＯＩ層１０３の一部である残存ＳＯＩ層１０３ａが残るように行う（パーシャルトレンチ分離）。
【０００５】
その後、図７３に示すように、トレンチ内壁の酸化（膜厚：50nm以下）を行い、トレンチ開口部１０７におけるＳＯＩ層１０３の側面、及び残存ＳＯＩ層１０３ａの表面上に酸化膜１０８を形成する。この後、必要であれば写真工程とエッチング工程を追加し、埋め込み酸化膜１０２に到達するまで内壁酸化膜である酸化膜１０８及び残存ＳＯＩ層１０３ａをエッチングして完全分離部用の開口部を形成しても良い。
【０００６】
続いて、図７４に示すように、全面にシリコン酸化膜１０９を形成し、500℃〜1300℃のアニール処理により焼き締めを行う。なお、このアニールは省略しても良い。
【０００７】
そして、平坦化のために前処理として全面にレジスト膜を塗布し、フォトリソグラフィーによりエッチング用レジストパターンを形成しエッチングする。この前処理はシリコン酸化膜１０９のパターンが比較的大きく形成されている大面積部分（ＣＭＰ(Chemical Mechanical Polishing）)処理されにくい）のみを選択的に予めエッチングするために行われる。
【０００８】
その後、図７５に示すように、シリコン窒化膜１０５をストッパーとしてシリコン酸化膜１０９に対しＣＭＰ処理を施し、シリコン酸化膜１０９を平坦化する。
【０００９】
次に、図７６に示すように、シリコン窒化膜１０５を除去後にＳＯＩ層１０３に対するチャネル領域形成目的の不純物注入を行った後、シリコン酸化膜１０４を除去する。
【００１０】
続いて、図７７に示すように、ＳＯＩ層１０３上にゲート絶縁膜１１０を形成し、全面にゲート電極用のポリシリコン膜１１１を形成する。
【００１１】
そして、フォトリソグラフィーによりエッチング用のレジストパターン（図示せず）を形成し、図７８に示すように、当該レジストパターンをマスクとしたエッチングによりパターニングを行いポリシリコンゲート１１１ｇを得た後、さらに、図７９に示すように、ゲート絶縁膜１１０に対するパターニングを行いゲート絶縁膜１１０ｇを得る。
【００１２】
その後、図８０に示すように、ポリシリコンゲート１１１ｇの側面にシリコン酸化膜スペーサ１１２を形成する。続いて、ポリシリコンゲート１１１ｇ及びシリコン酸化膜１１２をマスクとしてＳＯＩ層３に対してＥｘｔ部用不純物１１３及びポケット用不純物１１４を順次注入，拡散してＥｘｔ部（エクステンション領域）及びＰｃｋ部（ポケット領域）を得る。
【００１３】
次に、図８１に示すように、シリコン酸化膜１１２の側面に、サイドウォール用シリコン酸化膜１１５及びサイドウォール用シリコン窒化膜１１６を順次形成する。サイドウォール用シリコン酸化膜１１５及びサイドウォール用シリコン窒化膜１１６によってサイドウォール部が構成される。続いて、ポリシリコンゲート１１１ｇ、シリコン酸化膜１１２及び上記サイドウォール部をマスクとして、Ｓ／Ｄ部用不純物１１７を注入，拡散してＳ／Ｄ部（ソース・ドレイン領域）を得る。この際、Ｅｘｔ部及びＰｃｋ部も確定する。なお、説明の都合上、Ｓ／Ｄ部、Ｅｘｔ部及びＰｃｋ部のＳＯＩ層３内における正確な形成位置の図示を省略している。以降の図も同様である。
【００１４】
その後、図８２に示すように、アニール処理を行った後に低抵抗化のためにＳ／Ｄ部の表面内及び表面上、並びにポリシリコンゲート１１ｇの表面内及び表面上にシリサイド領域１１８ｓ並びにシリサイド領域１１８ｇを形成する。
【００１５】
続いて、図８３に示すように、全面にライナー窒化膜１１９及び層間絶縁膜１２０を成膜し、ＣＭＰ処理により層間絶縁膜１２０の平坦化を行う。
【００１６】
そして、フォトリソグラフィーによりエッチング用レジストパターン（図示せず）を形成し、エッチングによるコンタクトホール形成後、図８４に示すように、当該コンタクトホール内にコンタクトプラグ１２１を形成する。
【００１７】
最後に、全面に金属層を形成し、フォトリソグラフィーによりエッチング用レジストパターン（図示せず）を形成した後、図８５に示すように、当該レジストパターンをマスクとして金属配線１２２をパターニングする。
【００１８】
なお、ＳＯＩ基板上において素子分離を行いながらＭＯＳトランジスタを形成する半導体装置の製造方法は例えば特許文献１に開示されている。
【００１９】
【特許文献１】特開２００３−１１５５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来の半導体装置の製造方法によって、ＳＯＩ基板上にＭＯＳトランジスタを有する半導体装置を製造していた。
【００２１】
図８６〜図８８は従来の半導体装置の製造方法による問題点を説明するための説明図である。図８６に示すように、分離酸化膜であるシリコン酸化膜１０９はＳＯＩ層１０３の表面から段差ｓｔ１９分、突出して形成されているため、ポリシリコン膜１１１において、シリコン酸化膜１０９上とＳＯＩ層１０３（ゲート絶縁膜１１０）上との間に段差ｓｔ１１（ＳＯＩ層１０３の表面からのシリコン酸化膜１０９の突き出した高さ）が形成される結果、ポリシリコン膜１１１はゲート絶縁膜１１０上において凹部を有することになる。
【００２２】
このように、段差ｓｔ１１（ｓｔ１９）に起因する凹部を有するポリシリコン膜１１１上に反射防止防止膜として粘性の低い有機ＢＡＲＣを塗布すると、ポリシリコン膜１１１の凹部に有機ＢＡＲＣ領域１２３が溜まる。すなわち、局所的に有機ＢＡＲＣ領域１２３が存在することになる。
【００２３】
したがって、レジスト１２４のパターニング時において、有機ＢＡＲＣ領域１２３の影響によりその寸法および形状にバラツキが生じてしまうため、レジスト１２４をマスクとしてパターニングされるポリシリコンゲート１１１ｇのパターン精度を劣化させるという第１の問題点があった。
【００２４】
加えて、レジスト１２４によってポリシリコン膜１１１をパターニングする際、上部に有機ＢＡＲＣ領域１２３を有する分、ポリシリコン膜１１１に対するパターニング精度が劣化しポリシリコンゲート１１１ｇの形状にバラツキが生じるという第２の問題点があった。
【００２５】
また、図８７及び図８８に示すように、ポリシリコン膜１１１を成膜した際に段差ｓｔ１１が高いと分離エッジゲート領域１２５におけるポリシリコン膜１１１の膜厚ｔｂが他の領域の膜厚ｔａより厚くなる。なお、図８７のＣ−Ｃ断面が図８８となる。その結果、ポリシリコンゲート１１１ｇを得るためのエッチング後に分離エッジゲート領域１２５のゲート寸法が設計時より太くなる結果、ＭＯＳトランジスタの動作特性を劣化させてしまうという第３の問題点があった。
【００２６】
この発明は上記第１〜第３の問題点を解決するためになされたもので、ＳＯＩ基板におけるＳＯＩ層を素子分離領域によって分離しても、ＳＯＩ層に形成されるトランジスタとして良好なトランジスタ特性を有するトランジスタを含む半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２７】
この発明の一実施の形態によれば、ゲート材料として形成されたポリシリコン膜の表面からＣＭＰ処理を施し、ポリシリコン膜の表面を平坦化する。そして、ポリシリコン膜をパターニングして、一部が部分分離領域を構成するシリコン酸化膜上に存在するポリシリコンゲートを得る。その後、ポリシリコンゲートを表面からシリサイド化してシリサイド領域を形成する。この際、シリサイド領域は、シリコン酸化膜上においてポリシリコンゲートの全領域に形成される。
【発明の効果】
【００２８】
この実施の形態によれば、シリコン酸化膜上のポリシリコンゲートを全てシリサイド領域によって形成することにより、シリコン酸化膜下の残存ＳＯＩ層を介した良好なボディ電位固定が行え、その結果、トランジスタ特性が良好なトランジスタを得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００２９】
＜実施の形態１＞
（製造処理工程全般）
図１〜図１５はこの発明の実施の形態１であるＳＯＩ基板上に形成されるＭＯＳトランジスタを含む半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態の製造処理内容を説明する。
【００３０】
まず、図１に示すように、シリコン支持基板１、埋め込み酸化膜２、ＳＯＩ層３から構成されるＳＯＩ基板のＳＯＩ層３上に、シリコン酸化膜４、シリコン窒化膜５を順次成膜する。その後、全面にレジスト膜を塗布し、フォトリソグラフィーによりトレンチ形成用のレジストパターン６を形成する。
【００３１】
次に、図２に示すように、トレンチ形成用のレジストパターン６をマスクとしてシリコン窒化膜５、シリコン酸化膜４、及びＳＯＩ層３に対するエッチングを行いトレンチ開口部７を形成する。この時、トレンチ開口部７の底面下にＳＯＩ層３の一部である残存ＳＯＩ層３ａが残るように行う（パーシャルトレンチ分離）。
【００３２】
その後、図３に示すように、トレンチ内壁の酸化（膜厚：50nm以下）を行い、トレンチ開口部７におけるＳＯＩ層３の側面、及び残存ＳＯＩ層３ａの表面上に酸化膜８を形成する。この後、必要であれば写真工程とエッチング工程を追加し、埋め込み酸化膜２に到達するまで内壁酸化膜である酸化膜８及び残存ＳＯＩ層３ａをエッチングして完全分離部を形成しても良い。
【００３３】
続いて、図４に示すように、全面にシリコン酸化膜９を形成し、500℃〜1300℃のアニール処理により焼き締めを行う。なお、このアニールは省略しても良い。
【００３４】
そして、平坦化のための前処理として全面にレジスト膜を塗布し、フォトリソグラフィーによりエッチング用レジストパターンを形成しエッチングする。この前処理はシリコン酸化膜９のパターンが比較的大きく形成されている大面積部分（ＣＭＰ処理されにくい）のみを選択的に予めエッチングするために行われる。
【００３５】
その後、図５に示すように、シリコン窒化膜５をストッパーとしてシリコン酸化膜９に対しＣＭＰ処理を施し、シリコン酸化膜９を平坦化する。その結果、残存したシリコン酸化膜９（酸化膜８）が部分絶縁膜となる。そして、シリコン酸化膜９下の残存ＳＯＩ層３ａとシリコン酸化膜９とにより素子分離用の部分分離領域を形成する。
【００３６】
次に、図６に示すように、シリコン窒化膜５を除去し、その後にＳＯＩ層３に対するチャネル領域形成目的の不純物注入を行い、その後シリコン酸化膜４を除去する。図６に示すように、シリコン酸化膜９はＳＯＩ層３の表面から段差ｓｔ９（所定段差）分、突出して形成されることになる。
【００３７】
続いて、図７に示すように、ＳＯＩ層３上にシリコン酸化膜等のゲート絶縁膜１０を形成し、全面にゲート電極用のポリシリコン膜１１を形成する。この際、ポリシリコン膜１１は、後に詳述するポリシリコン膜１１に対する平坦化処理によって、ＳＯＩ層３上及びシリコン酸化膜９上との間に表面に段差が生じることなく平坦に形成される。
【００３８】
そして、フォトリソグラフィーによりエッチング用のレジストパターン（図示せず）を形成し、図８に示すように、当該レジストパターンをマスクとしたエッチングによりパターニングを行いポリシリコンゲート１１ｇを得た後、さらに、図９に示すように、ゲート絶縁膜１０に対するパターニングを行いゲート絶縁膜１０ｇを得る。
【００３９】
その後、図１０に示すように、ポリシリコンゲート１１ｇの側面にシリコン酸化膜スペーサ１２を形成する。続いて、ポリシリコンゲート１１ｇ及びシリコン酸化膜１２をマスクとしてＳＯＩ層３に対してＥｘｔ部用不純物１３及びポケット用不純物１４を順次注入，拡散してＥｘｔ部及びＰｃｋ部を得る。
【００４０】
次に、図１１に示すように、シリコン酸化膜１２の側面に、サイドウォール用シリコン酸化膜１５及びサイドウォール用シリコン窒化膜１６を順次形成する。サイドウォール用シリコン酸化膜１５及びサイドウォール用シリコン窒化膜１６によってサイドウォール部が構成される。続いて、ポリシリコンゲート１１ｇ、シリコン酸化膜１２及び上記サイドウォール部をマスクとして、Ｓ／Ｄ部用不純物１７を注入，拡散してＳ／Ｄ部（ソース・ドレイン領域）を得る。この際、Ｅｘｔ部及びＰｃｋ部も確定する。なお、説明の都合上、Ｓ／Ｄ部、Ｅｘｔ部及びＰｃｋ部のＳＯＩ層３内における正確な形成位置の図示を省略している。以降の図も同様である。
【００４１】
その後、図１２に示すように、アニール処理を行った後に低抵抗化のためにＳ／Ｄ部の表面内及び表面上、並びにポリシリコンゲート１ｇの表面内及び表面上にシリサイド領域１８ｓ並びにシリサイド領域１８ｇを形成する。シリサイド領域１８ｇ及びシリサイド領域１８ｓはポリシリコン膜１１及びＳ／Ｄ部の表面から内部にかけてシリサイド化することによって形成される。
【００４２】
その結果、Ｓ／Ｄ部（シリサイド領域１８ｓ）、Ｅｘｔ部、ゲート絶縁膜１０ｇ、ポリシリコンゲート１１ｇ（シリサイド領域１８ｇ）を主要部としたＭＯＳトランジスタが完成する。このＭＯＳトランジスタはシリコン酸化膜９（酸化膜８）及びその下方の残存ＳＯＩ層３ａからなる部分分離領域によって素子分離される。
【００４３】
なお、シリサイド領域１８ｇは、後に説明するように、シリコン酸化膜９上においてシリコン酸化膜９に到達する深さで形成される。その結果、シリサイド領域１８ｇは、シリコン酸化膜９上においてポリシリコンゲート１１ｇの全領域に形成されることになる。
【００４４】
続いて、図１３に示すように、全面にライナー窒化膜１９及び層間絶縁膜２０を順次成膜し、ＣＭＰ処理により層間絶縁膜２０の平坦化を行う。
【００４５】
そして、フォトリソグラフィーによりエッチング用レジストパターン（図示せず）を形成し、エッチングによるコンタクトホール形成後、図１４に示すように、当該コンタクトホール内にコンタクトプラグ２１を形成する。
【００４６】
最後に、全面に金属層を形成し、フォトリソグラフィーによりエッチング用レジストパターン（図示せず）を形成した後、図１５に示すように、当該レジストパターンをマスクとして金属配線２２をパターニングする。
【００４７】
（ポリシリコン膜１１に対する平坦化処理）
図１６〜図２０は、実施の形態１におけるポリシリコン膜１１に対する平坦化処理の製造工程（以下、「ポリシリコン平坦化処理」と略記する場合あり）を示す断面図である。これらの図は、図１〜図１５で示した全般工程における図７〜図９に示した工程に相当する。以下、図１６〜図２０を参照して実施の形態１のポリシリコン平坦化処理内容を説明する。
【００４８】
まず、図１６に示すように、全面にポリシリコン膜１１（（第１の）ゲート電極材料層）を、シリコン酸化膜９の段差ｓｔ９、かつ目標膜厚より厚い膜厚で形成する。この際、シリコン酸化膜９の段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ１が形成される。
【００４９】
そして、図１７に示すように、ポリシリコン膜１１に対し所定時間なされる時間決めＣＭＰ処理を施すことにより、ポリシリコン膜１１の表面を平坦化して段差ｓｔ１をなくす。
【００５０】
この際、シリコン酸化膜９上のポリシリコン膜１１が全て除去されず、かつポリシリコン膜１１を目標膜厚とする時間に上記所定時間を設定することにより、目標膜厚でかつ平坦化されたポリシリコン膜１１を得ることができる。
【００５１】
なお、ＣＭＰ処理後にゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定することによりポリシリコン膜１１が目標膜厚に達したか否かを確認することが望ましい。
【００５２】
次に、図１８に示すように、ポリシリコン膜１１にゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。なお、ゲート注入用不純物３１はＭＯＳ種別（ＰＭＯＳ，ＮＭＯＳ）によって適宜決定される。
【００５３】
次に、図１９に示すように、表面が平坦化されたポリシリコン膜１１上にレジスト３２を塗布し、パターニングする。
【００５４】
そして、図２０に示すように、パターニングされたレジスト３２（図２０では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０を順次エッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【００５５】
図２１は実施の形態１の半導体装置の製造方法で製造される半導体装置の平面構成を示す平面図である。同図に示すように、所定間隔毎にシリコン酸化膜９が図中横断して形成されることにより、シリコン酸化膜９，９間のＳＯＩ層３が外部から素子分離される。なお、実際には同様にして所定間隔毎にシリコン酸化膜９が図中縦断して形成されているが、説明の都合上、図示を省略している。
【００５６】
一方、シリコン酸化膜９及びＳＯＩ層３を図中縦断してポリシリコンゲート１１ｇが形成される。図２１のＡ−Ａ断面が図２０となる。また、図２１のＢ−Ｂ断面が図９となる。なお、図９は図２１ではＢ−Ｂ断面の延長線上にシリコン酸化膜９が存在する場合を示している。
【００５７】
このように、実施の形態１によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することができる。したがって、凹み部に反射防止膜となる有機ＢＡＲＣ等の異物も溜まることがない結果、上述した第１及び第２の問題点が生じないため、ポリシリコンゲート形成用のレジスト（図１９のレジスト３２相当）パターニング時の寸法および形状バラツキは生じることなく、ポリシリコンゲート１１ｇのパターン精度の向上を図ることができる。
【００５８】
さらに、分離エッジゲート領域におけるポリシリコン膜１１の膜厚が他の領域の膜厚より厚くなることがなく上述した第３の問題点が生じないため、当該レジストを用いたゲートエッチング後の分離エッジ部の太りも含めた、ポリシリコンゲート１１ｇの寸法バラツキおよび形状バラツキ（図８７及び図８８参照）を低減することができる。
【００５９】
このように、実施の形態１によるポリシリコン平坦化処理によって、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【００６０】
図２２はポリシリコンゲート１１ｇを得た後の、ポリシリコンゲート１１ｇの平面形状を模式的に示す平面図である。同図に示すように、ポリシリコン膜１１を上述したポリシリコン平坦化処理により平坦化した結果、シリコン酸化膜９上のポリシリコン膜１１の膜厚が他の領域より薄くなるため、分離領域上ゲート近傍領域３０は早くエッチング除去されていまい、先細りの平面形状となる傾向がある。
【００６１】
（シリサイド領域１８ｇの形成処理）
図２３は図１〜図１５で示した全般処理における図１２で示したシリサイド領域の形成工程を示す他の断面を示す断面図である。この断面は図２１のＡ−Ａ断面に相当する。
【００６２】
同図に示すように、シリサイド領域１８ｇはポリシリコンゲート１１ｇの表面から深さ方向に延びて形成されており、シリコン酸化膜９上においては全面がシリサイド領域１８ｇとなる。
【００６３】
図２４はボディ電位固定部を含めた断面構造を示す断面図である。同図に示すように、部分絶縁膜であるシリコン酸化膜９下に形成される残存ＳＯＩ層３ａに隣接してボディ固定領域３ｂが設けられる。このボディ固定領域３ｂの上層部にボディコンタクト領域３ｃが形成される。このボディコンタクト領域３ｃに所定のボディ電位が付与されることにより、ボディ固定領域３ｂ、残存ＳＯＩ層３ａを介してポリシリコンゲート１１ｇ下のＳＯＩ層３であるボディ領域のボディ電位を設定することができる。
【００６４】
このように、部分分離領域を構成する残存ＳＯＩ層３ａはボディ電位設定用の電気的接続手段として重要な役割を果たしている。しかし、ポリシリコンゲート１１ｇにゲート電圧が印加され、残存ＳＯＩ層３ａにおいて空乏化が起こると、高抵抗化するためボディ電位設定に支障を来すことになる。
【００６５】
したがって、ポリシリコンゲート１１ｇ下の部分絶縁膜（シリコン酸化膜９）にかかる電圧ＶＳは小さい方が望ましい。一般に部分絶縁膜にかかる電圧ＶＢは、ゲート電圧をＶＧ、フラットバンド電圧をＶＦＢとすると、以下の式(1)で決定する。
ＶＢ＝ＶＧ＋ＶＦＢ…(1)
【００６６】
一方、フラットバンド電圧ＶＦＢは、実施の形態１のように分離部上がすべてシリサイド領域１８ｇとなっている場合（第１のフラットバンド電圧ＶＦＢ１）と、分離部上の一部にポリシリコンが残存している場合（第２のフラットバンド電圧ＶＦＢ２）とで異なる。
【００６７】
シリサイドの仕事関数はミッドギャップ付近（０．４６ｅＶ）であり、ポリシリコンより小さいため、第１のフラットバンド電圧ＶＦＢ１は第２のフラットバンド電圧ＶＦＢ２より小さい。よって、式(1)から明らかなように、部分絶縁膜にかかる電圧ＶＢを抑えることにより、残存ＳＯＩ層３ａの空乏層幅を小さくし、残存ＳＯＩ層３ａの高抵抗化を効果的に抑えることができる効果を奏する。
【００６８】
その結果、実施の形態１の半導体装置の製造方法によって、部分絶縁膜であるシリコン酸化膜９上のポリシリコンゲート１１ｇを全てシリサイド領域１８ｇによって形成することにより、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる効果を奏する。
【００６９】
図２５はシリサイド領域１８ｓ及び１８ｇを得た後の平面構造を示す平面図である。同図に示すように、ＳＯＩ層３の表面内はシリサイド領域１８ｓが形成され、ポリシリコンゲート１１ｇの表面内はシリサイド領域１８ｇが形成される。そして、シリサイド領域１８ｇ（ポリシリコンゲート１１ｇ）の周囲にシリコン酸化膜１２が形成され、シリコン酸化膜１２の周囲にサイドウォール用シリコン窒化膜１６（サイドウォール用シリコン酸化膜１５）が形成される。
【００７０】
＜実施の形態２＞
（ポリシリコン平坦化処理）
図２６〜図３０は、実施の形態２の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図２６〜図３０を参照して実施の形態２のポリシリコン平坦化処理内容を説明する。
【００７１】
まず、図２６に示すように、全面にポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１はシリコン酸化膜９の段差ｓｔ９より厚い膜厚で形成される。
【００７２】
そして、図２７に示すように、ポリシリコン膜１１に対する時間決めＣＭＰ処理を所定時間行うことにより、ポリシリコン膜１１の表面を平坦化して段差ｓｔ２をなくす。なお、上記所定時間はシリコン酸化膜９上のポリシリコン膜１１が全て除去されない時間に設定される。
【００７３】
次に、図２８に示すように、ポリシリコン膜１１上にさらに追加ポリシリコン層２３（第２のゲート電極材料層）を堆積する。なお、追加ポリシリコン層２３の膜厚は、ポリシリコン膜１１と追加ポリシリコン層２３の膜厚の和が目標膜厚になる膜厚に設定される。その後、ゲート注入用不純物３１を注入し、ポリシリコン膜１１及び追加ポリシリコン層２３を所定の導電型にする。
【００７４】
なお、ＣＭＰ処理後の追加ポリシリコン層２３の形成前に、ゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定し、上記目標膜厚を達成すべく測定結果に基づき追加ポリシリコン層２３の膜厚を決定することが望ましい。
【００７５】
次に、図２９に示すように、追加ポリシリコン層２３上にレジスト３２を塗布し、パターニングする。
【００７６】
そして、図３０に示すように、パターニングされたレジスト３２（図３０では図示せず）をマスクとしてポリシリコン膜１１、追加ポリシリコン層２３及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【００７７】
なお、図２６〜図３０で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【００７８】
（効果）
このように、実施の形態２によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【００７９】
また、ポリシリコン膜１１に対するＣＭＰ処理後に追加ポリシリコン層２３を堆積するため、ＣＭＰ処理によるポリシリコン膜１１の膜厚減少を補いながら、所望の目標膜厚を達成することができる。この際、ＣＭＰ処理後のポリシリコン膜１１の膜厚を測定することにより、目標膜厚を満足させる追加ポリシリコン層２３の膜厚を正確に認識することができる。
【００８０】
なお、実施の形態２の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態２の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【００８１】
また、実施の形態２の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【００８２】
＜実施の形態３＞
（ポリシリコン平坦化処理）
図３１〜図３５は、実施の形態３の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図３１〜図３５を参照して実施の形態３のポリシリコン平坦化処理内容を説明する。
【００８３】
まず、図３１に示すように、全面にポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１はシリコン酸化膜９の段差ｓｔ９より厚い膜厚で形成される。
【００８４】
そして、図３２に示すように、ポリシリコン膜１１に対するＣＭＰ処理をシリコン酸化膜９をストッパー（シリコン酸化膜９によって終端を検知）として行うことにより、ポリシリコン膜１１の表面をシリコン酸化膜９の形成高さで平坦化して段差ｓｔ２をなくす。
【００８５】
次に、図３３に示すように、ポリシリコン膜１１上にさらに追加ポリシリコン層２３を堆積する。なお、追加ポリシリコン層２３の膜厚は、ポリシリコン膜１１と追加ポリシリコン層２３の膜厚の和が目標膜厚になる膜厚に設定される。その後、ゲート注入用不純物３１を注入し、ポリシリコン膜１１及び追加ポリシリコン層２３を所定の導電型にする。
【００８６】
なお、ＣＭＰ処理後の追加ポリシリコン層２３の形成前に、ゲート絶縁膜１０上のポリシリコン膜１１の膜厚を測定し、測定結果に基づき追加ポリシリコン層２３の膜厚を決定することが望ましい。
【００８７】
次に、図３４に示すように、追加ポリシリコン層２３上にレジスト３２を塗布し、パターニングする。
【００８８】
そして、図３５に示すように、パターニングされたレジスト３２（図３５では図示せず）をマスクとしてポリシリコン膜１１、追加ポリシリコン層２３及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【００８９】
なお、図３１〜図３５で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【００９０】
（効果）
このように、実施の形態３によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【００９１】
さらに、実施の形態３の半導体装置の製造方法においては、ポリシリコン膜１１の平坦化をシリコン酸化膜９をストッパーしたストッパー留めＣＭＰ処理で行うため、ＣＭＰ処理時の削り量を制御性良く行うことができる。その結果、追加ポリシリコン層２３の堆積は膜厚制御性良く行えるため、最終的に得られるポリシリコン膜１１及び追加ポリシリコン層２３の合成膜厚制御を容易に行うことができるという効果を奏する。
【００９２】
なお、実施の形態３の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態３の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【００９３】
また、実施の形態３の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【００９４】
＜実施の形態４＞
（ポリシリコン平坦化処理）
図３６〜図４０は、実施の形態４の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図３６〜図４０を参照して実施の形態４のポリシリコン平坦化処理内容を説明する。
【００９５】
まず、図３６に示すように、全面にポリシリコン（第１の材質）よりなるポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ３が形成される。ポリシリコン膜１１はシリコン酸化膜９の段差ｓｔ９より厚い膜厚で形成される。
【００９６】
そして、図３７に示すように、段差ｓｔ３に起因するポリシリコン膜１１の凹み部をレジスト２７（埋め込み領域）で埋め込む。レジスト２７は一般的なレジスト材料の有する材質（第２の材質）を有している。なお、レジスト２７として有機ＢＡＲＣを用いても良い。
【００９７】
次に、図３８に示すように、ポリシリコン膜１１の表面から、レジスト２７の膜厚分の深さの領域を除去対象ポリシリコン領域１１ｒとする。そして、レジスト２７及び除去対象ポリシリコン領域１１ｒをドライエッチングにより表面から深さ方向にかけて除去する。
【００９８】
ドライエッチングとして、スパッタ法を用いる等、レジスト２７及び除去対象ポリシリコン領域１１ｒ間の選択比が小さいエッチングを行うことにより、レジスト２７及び除去対象ポリシリコン領域１１ｒを同時に同程度の深さで除去することができる。その結果、残存したポリシリコン膜１１の表面を平坦化することができる。
【００９９】
なお、レジスト２７及び除去対象ポリシリコン領域１１ｒの除去後にゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定することによりポリシリコン膜１１が目標膜厚に達したか否かを確認することが望ましい。
【０１００】
次に、図３９に示すように、レジスト２７及び除去対象ポリシリコン領域１１ｒの除去後のポリシリコン膜１１に対し、ゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。
【０１０１】
次に、図４０に示すように、パターニングされたレジスト（図４０では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１０２】
なお、図３６〜図４０で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１０３】
（効果）
このように、実施の形態４によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１０４】
なお、実施の形態４の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態４の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１０５】
また、実施の形態４の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１０６】
＜実施の形態５＞
（ポリシリコン平坦化処理）
図４１〜図４５は、実施の形態５の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図４１〜図４５を参照して実施の形態５のポリシリコン平坦化処理内容を説明する。
【０１０７】
まず、図４１に示すように、全面にポリシリコン（第１の材質）からなるポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ３が形成される。なお、ポリシリコン膜１１は段差ｓｔ９より厚い膜厚で形成される。
【０１０８】
そして、図４２に示すように、段差ｓｔ３に起因するポリシリコン膜１１の凹み部をレジスト２７で埋め込む。レジスト２７は一般的なレジスト材料の有する材質（第２の材質）を有している。なお、レジスト２７として有機ＢＡＲＣを用いても良い。
【０１０９】
次に、図４３に示すように、ポリシリコン膜１１におけるポリシリコン膜１１の凹み分、すなわち、レジスト２７の膜厚に対応する形成高さに存在する部分をアモルファス化対象ポリシリコン領域１１ａとする。そして、レジスト２７及びアモルファス化対象ポリシリコン領域１１ａにＳｉやＧｅを低エネルギーで注入し、アモルファス化対象ポリシリコン領域１１ａをアモルファス化する（第４の材質に変化させる）。
【０１１０】
なお、アモルファス化対象ポリシリコン領域１１ａはＳｉ等の注入エネルギーを調整することにより形成深さをレジスト２７の底面と同程度にすることができる。
【０１１１】
次に、図４４に示すように、レジスト２７を除去し、さらに、アルカリ水溶液に浸漬させる等によりアモルファス化したアモルファス化対象ポリシリコン領域１１ａを除去する。ポリシリコン膜１１において、アモルファス化したアモルファス化対象ポリシリコン領域１１ａとアモルファス化していない領域とは材質が異なり、アルカリ水溶液に対するエッチングレートは大きく異なるため、アモルファス化対象ポリシリコン領域１１ａのみを選択的に除去することができる。
【０１１２】
図４３及び図４４で示す工程において、アモルファス化対象ポリシリコン領域１１ａの形成深さをレジスト２７の底面と同程度にして、レジスト２７及びアモルファス化対象ポリシリコン領域１１ａをそれぞれ選択的に精度良く除去することができる。その結果、レジスト２７及びアモルファス化対象ポリシリコン領域１１ａ除去後のポリシリコン膜１１の表面を精度良く平坦化することができる。
【０１１３】
なお、レジスト２７及びアモルファス化対象ポリシリコン領域１１ａの除去後にゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定することによりポリシリコン膜１１が目標膜厚に達したか否かを確認することが望ましい。
【０１１４】
その後、レジスト２７及びアモルファス化対象ポリシリコン領域１１ａの除去後のポリシリコン膜１１に対し、ゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。
【０１１５】
次に、図４５に示すように、パターニングされたレジスト（図４５では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１１６】
なお、図４１〜図４５で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１１７】
（効果）
このように、実施の形態５によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１１８】
なお、実施の形態５の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態５の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１１９】
また、実施の形態５の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１２０】
＜実施の形態６＞
（ポリシリコン平坦化処理）
図４６〜図５０は、実施の形態６の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図４６〜図５０を参照して実施の形態５のポリシリコン平坦化処理内容を説明する。
【０１２１】
まず、図４６に示すように、全面にポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１は段差ｓｔ９より厚い膜厚で形成される。
【０１２２】
そして、図４７に示すように、ポリシリコン膜１１に対する４００℃〜１３００℃の高温下で水素アニール処理を行い、ポリシリコン膜１１の表面を平坦化して段差ｓｔ２を少なくすることができる。
【０１２３】
なお、水素アニール処理後にゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定することによりポリシリコン膜１１が目標膜厚に達したか否かを確認することが望ましい。
【０１２４】
次に、図４８に示すように、ゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。
【０１２５】
続いて、図４９に示すように、ポリシリコン膜１１上にレジスト３２を塗布し、パターニングする。
【０１２６】
そして、図５０に示すように、パターニングされたレジスト３２（図５０では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１２７】
なお、図４６〜図５０で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１２８】
（効果）
このように、実施の形態６によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１２９】
なお、実施の形態６の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態６の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１３０】
また、実施の形態６の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１３１】
＜実施の形態７＞
（ポリシリコン平坦化処理）
図５１〜図５５は、実施の形態７の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図５１〜図５５を参照して実施の形態７のポリシリコン平坦化処理内容を説明する。
【０１３２】
まず、図５１に示すように、全面にポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１は段差ｓｔ９より厚い膜厚で形成される。
【０１３３】
そして、図５２に示すように、ポリシリコン膜１１の上層部であるアモルファス化対象ポリシリコン領域１１ａに対し、ＳｉやＧｅを低エネルギーで注入し、アモルファス化対象ポリシリコン領域１１ａをアモルファス化する。
【０１３４】
その後、図５３に示すように、４００℃〜１３００℃の高温下で水素アニール処理を行い、ポリシリコン膜１１（１１ａ）の表面を平坦化して段差ｓｔ２を少なくする。この際、アモルファス化したアモルファス化対象ポリシリコン領域１１ａが再びポリシリコン化する。その後、ゲート注入用不純物３１を注入し、アモルファス化対象ポリシリコン領域１１ａが再びポリシリコン化したポリシリコン膜１１を所定の導電型にする。
【０１３５】
なお、水素アニール処理後にゲート絶縁膜１０上及びシリコン酸化膜９上それぞれのポリシリコン膜１１の膜厚を測定することによりポリシリコン膜１１が目標膜厚に達したか否かを確認することが望ましい。
【０１３６】
次に、図５４に示すように、ポリシリコン膜１１上にレジスト３２を塗布し、パターニングする。
【０１３７】
そして、図５５に示すように、パターニングされたレジスト３２（図５５では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１３８】
なお、図５１〜図５５で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１３９】
（効果）
このように、実施の形態７によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１４０】
さらに、実施の形態７では、ポリシリコン膜１１の上層部であるアモルファス化対象ポリシリコン領域１１ａをアモルファス化した後に、水素アニールを行っているため、より不安定な状態で水素アニールが行われることになる結果、実施の形態６の場合より、ポリシリコン膜１１の表面の平坦度を高めることができる。
【０１４１】
なお、実施の形態７の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態７の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１４２】
また、実施の形態７の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１４３】
＜実施の形態８＞
（ポリシリコン平坦化処理）
図５６〜図６０は、実施の形態８の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図５６〜図６０を参照して実施の形態８のポリシリコン平坦化処理内容を説明する。
【０１４４】
まず、図５６に示すように、全面にアモルファスシリコン層２４（アモルファス化ゲート電極材料層）を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、アモルファスシリコン層２４は段差ｓｔ９より厚い膜厚で形成さる。
【０１４５】
そして、図５７に示すように、アモルファスシリコン層２４に対し４００℃〜１３００℃の高温下で水素アニール処理を行い、ポリシリコン膜１１（アモルファスシリコン層２４）の表面を平坦化して段差ｓｔ２を少なくする。この際、アモルファスシリコン層２４はポリシリコン化してポリシリコン膜１１（結晶化ゲート電極材料層）となる。
【０１４６】
その後、図５８に示すように、ゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。
【０１４７】
次に、図５９に示すように、ポリシリコン膜１１上にレジスト３２を塗布し、パターニングする。
【０１４８】
そして、図６０に示すように、パターニングされたレジスト３２（図６０では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１４９】
なお、図５６〜図６０で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１５０】
（効果）
このように、実施の形態８によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１５１】
さらに、実施の形態８では、ポリシリコン膜１１よりも不安定な層であるアモルファスシリコン層２４に対し水素アニールを行っているため、実施の形態６の場合より、ポリシリコン膜１１の表面の平坦度を高めることができる。
【０１５２】
なお、実施の形態８の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態８の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１５３】
また、実施の形態８の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１５４】
＜実施の形態９＞
（ポリシリコン平坦化処理）
図６１〜図６５は、実施の形態９の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図６１〜図６５を参照して実施の形態９のポリシリコン平坦化処理内容を説明する。
【０１５５】
まず、図６１に示すように、全面にポリシリコン（第１の材質）からなるポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１は段差ｓｔ９より厚い膜厚で形成する。
【０１５６】
そして、図６２に示すように、液体酸化膜であるポリシラザン（ＳＯＧ(Spin On Glass)；第２の材質）を塗布することにより、段差ｓｔ２に起因するポリシリコン膜１１の凹み部をポリシラザン領域２５で埋め込む。
【０１５７】
次に、図６３に示すように、１０００℃以下のアニール処理のを行いポリシラザン領域２５を酸化し、ポリシラザンからシリコン酸化膜（第３の材質）に変化させてシリコン酸化領域２５ｏを得る。一方、ポリシリコン膜１１のうち、ポリシリコン膜１１の凹み分、すなわち、シリコン酸化領域２５ｏの膜厚に対応する部分を除去対象ポリシリコン領域１１ｒとする。
【０１５８】
そして、シリコン酸化領域２５ｏ及び除去対象ポリシリコン領域１１ｒをドライエッチングにより除去することにより、残存したポリシリコン膜１１の表面を平坦化する。なお、シリコン酸化領域２５ｏと除去対象ポリシリコン領域１１ｒとは共にＳｉを材質としている点で共通しているため、選択比（エッチングレート）が無いドライエッチングを容易に行えるため、残存したポリシリコン膜１１の表面を精度良く平坦化することができる。
【０１５９】
次に、図６４に示すように、表面が平坦化したポリシリコン膜１１に対し、ゲート注入用不純物３１を注入し、ポリシリコン膜１１を所定の導電型にする。
【０１６０】
次に、図６５に示すように、パターニングされたレジスト（図６５では図示せず）をマスクとしてポリシリコン膜１１及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１６１】
なお、図６１〜図６５で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１６２】
（効果）
このように、実施の形態９によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１６３】
なお、実施の形態９の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態９の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１６４】
また、実施の形態９の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【０１６５】
＜実施の形態１０＞
（ポリシリコン平坦化処理）
図６６〜図７０は、実施の形態１０の半導体装置の製造方法におけるポリシリコン平坦化処理を示す断面図である。これらの図は実施の形態１で示した全般工程における図７〜図９に示した工程に相当する。以下、図６６〜図７０を参照して実施の形態１０のポリシリコン平坦化処理内容を説明する。
【０１６６】
まず、図６６に示すように、全面にポリシリコン膜１１を形成する。この際、段差ｓｔ９を反映してＳＯＩ層３上とシリコン酸化膜９上との間に段差ｓｔ２が形成される。なお、ポリシリコン膜１１は段差ｓｔ９より厚い膜厚で形成される。
【０１６７】
そして、図６７に示すように、液体Ｓｉを塗布することにより、段差ｓｔ２に起因するポリシリコン膜１１の凹み部を液体シリコン領域２６（埋め込み領域）で埋め込む。
【０１６８】
なお、液体Ｓｉについては、シクロペンタシラン(CPS)とポリシランを混合し有機溶剤にとかしたもの等が考えられる。また、液体Ｓｉについての詳細は、例えば、文献「液体プロセスによるシリコン膜の形成とトランジスタの作成(Solution-Processed Silicon Films and Transistors)  松木安生他，P16-22 JSR TECHNICAL REVIEW No.114/2007」に開示されている。
【０１６９】
次に、図６８に示すように、１０００℃以下のアニール処理を行い液体シリコン領域２６をポリシリコン化して、固体化したポリシリコン化領域２６pを得る。その結果、ポリシリコン膜１１及びポリシリコン化領域２６pからなる合成ポリシリコン膜２８の表面は精度良く平坦化されることになる。その後、合成ポリシリコン膜２８に対し、ゲート注入用不純物３１を注入し、ポリシリコン化領域２６p及びポリシリコン膜１１を所定の導電型にする。
【０１７０】
なお、ポリシリコン化に代えて、液体シリコン領域２６をアモルファス化（エキシマレーザを照射することにより結晶の粒径を変えることも可能）して固体化したアモルファス化領域にする方法を用いても良い。
【０１７１】
その後、図６９に示すように、合成ポリシリコン膜２８上にレジスト３２を塗布しパターニングする。
【０１７２】
次に、図７０に示すように、パターニングされたレジスト（図７０では図示せず）をマスクとして合成ポリシリコン膜２８及びゲート絶縁膜１０をエッチングして、ポリシリコンゲート１１ｇ及びゲート絶縁膜１０ｇを得る。
【０１７３】
なお、図６６〜図７０で示した断面構造は、実施の形態１で示した図２１のＡ−Ａ断面に相当する。
【０１７４】
（効果）
このように、実施の形態１０によるポリシリコン平坦化処理によってポリシリコン膜１１の表面を平坦化することにより、実施の形態１と同様、良好なトランジスタ特性を有するＭＯＳトランジスタを得ることができる。
【０１７５】
なお、実施の形態１０の半導体装置の製造方法においても、実施の形態１と同様、シリサイド領域１８ｇはシリコン酸化膜９上においてポリシリコン領域を存在させることなく形成される。したがって、実施の形態１０の半導体装置の製造方法によって、実施の形態１と同様、良好なボディ電位固定が行えることにより、トランジスタ特性が良好なＭＯＳトランジスタを得ることができる。
【０１７６】
また、実施の形態１０の半導体装置の製造方法で製造される、ポリシリコン膜１１は分離領域上ゲート近傍領域３０において先細りの平面形状となる傾向がある（図２２参照）。
【図面の簡単な説明】
【０１７７】
【図１】この発明の実施の形態１である半導体装置の製造方法の全般処理を示す断面図である。
【図２】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図６】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図７】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図８】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図９】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１０】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１１】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１２】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１３】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１４】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１５】実施の形態１の半導体装置の製造方法の全般処理を示す断面図である。
【図１６】実施の形態１におけるポリシリコン平坦化処理を示す断面図である。
【図１７】実施の形態１におけるポリシリコン平坦化処理を示す断面図である。
【図１８】実施の形態１におけるポリシリコン平坦化処理を示す断面図である。
【図１９】実施の形態１におけるポリシリコン平坦化処理を示す断面図である。
【図２０】実施の形態１におけるポリシリコン平坦化処理を示す断面図である。
【図２１】実施の形態１の半導体装置の製造方法で製造される半導体装置の平面構成を示す平面図である。
【図２２】実施の形態１の半導体装置の製造方法でポリシリコンゲートを得た後の平面形状を模式的に示す平面図である。
【図２３】図１２で示したシリサイド領域の形成工程を示す他の断面を示す断面図である。
【図２４】実施の形態１の半導体装置の製造方法で製造されるボディ電位固定部を含めた断面構造を示す断面図である。
【図２５】図１２で示したシリサイド領域の形成工程後の平面構造を示す平面図である。
【図２６】実施の形態２におけるポリシリコン平坦化処理を示す断面図である。
【図２７】実施の形態２におけるポリシリコン平坦化処理を示す断面図である。
【図２８】実施の形態２におけるポリシリコン平坦化処理を示す断面図である。
【図２９】実施の形態２におけるポリシリコン平坦化処理を示す断面図である。
【図３０】実施の形態２におけるポリシリコン平坦化処理を示す断面図である。
【図３１】実施の形態３におけるポリシリコン平坦化処理を示す断面図である。
【図３２】実施の形態３におけるポリシリコン平坦化処理を示す断面図である。
【図３３】実施の形態３におけるポリシリコン平坦化処理を示す断面図である。
【図３４】実施の形態３におけるポリシリコン平坦化処理を示す断面図である。
【図３５】実施の形態３におけるポリシリコン平坦化処理を示す断面図である。
【図３６】実施の形態４におけるポリシリコン平坦化処理を示す断面図である。
【図３７】実施の形態４におけるポリシリコン平坦化処理を示す断面図である。
【図３８】実施の形態４におけるポリシリコン平坦化処理を示す断面図である。
【図３９】実施の形態４におけるポリシリコン平坦化処理を示す断面図である。
【図４０】実施の形態４におけるポリシリコン平坦化処理を示す断面図である。
【図４１】実施の形態５におけるポリシリコン平坦化処理を示す断面図である。
【図４２】実施の形態５におけるポリシリコン平坦化処理を示す断面図である。
【図４３】実施の形態５におけるポリシリコン平坦化処理を示す断面図である。
【図４４】実施の形態５におけるポリシリコン平坦化処理を示す断面図である。
【図４５】実施の形態５におけるポリシリコン平坦化処理を示す断面図である。
【図４６】実施の形態６におけるポリシリコン平坦化処理を示す断面図である。
【図４７】実施の形態６におけるポリシリコン平坦化処理を示す断面図である。
【図４８】実施の形態６におけるポリシリコン平坦化処理を示す断面図である。
【図４９】実施の形態６におけるポリシリコン平坦化処理を示す断面図である。
【図５０】実施の形態６におけるポリシリコン平坦化処理を示す断面図である。
【図５１】実施の形態７におけるポリシリコン平坦化処理を示す断面図である。
【図５２】実施の形態７におけるポリシリコン平坦化処理を示す断面図である。
【図５３】実施の形態７におけるポリシリコン平坦化処理を示す断面図である。
【図５４】実施の形態７におけるポリシリコン平坦化処理を示す断面図である。
【図５５】実施の形態７におけるポリシリコン平坦化処理を示す断面図である。
【図５６】実施の形態８におけるポリシリコン平坦化処理を示す断面図である。
【図５７】実施の形態８におけるポリシリコン平坦化処理を示す断面図である。
【図５８】実施の形態８におけるポリシリコン平坦化処理を示す断面図である。
【図５９】実施の形態８におけるポリシリコン平坦化処理を示す断面図である。
【図６０】実施の形態８におけるポリシリコン平坦化処理を示す断面図である。
【図６１】実施の形態９におけるポリシリコン平坦化処理を示す断面図である。
【図６２】実施の形態９におけるポリシリコン平坦化処理を示す断面図である。
【図６３】実施の形態９におけるポリシリコン平坦化処理を示す断面図である。
【図６４】実施の形態９におけるポリシリコン平坦化処理を示す断面図である。
【図６５】実施の形態９におけるポリシリコン平坦化処理を示す断面図である。
【図６６】実施の形態１０におけるポリシリコン平坦化処理を示す断面図である。
【図６７】実施の形態１０におけるポリシリコン平坦化処理を示す断面図である。
【図６８】実施の形態１０におけるポリシリコン平坦化処理を示す断面図である。
【図６９】実施の形態１０におけるポリシリコン平坦化処理を示す断面図である。
【図７０】実施の形態１０におけるポリシリコン平坦化処理を示す断面図である。
【図７１】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７２】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７３】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７４】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７５】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７６】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７７】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７８】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図７９】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８０】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８１】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８２】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８３】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８４】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８５】従来の半導体装置の製造方法の全般処理を示す断面図である。
【図８６】従来の半導体装置の製造方法による問題点を説明するための説明図である。
【図８７】従来の半導体装置の製造方法による問題点を説明するための説明図である。
【図８８】従来の半導体装置の製造方法による問題点を説明するための説明図である。
【符号の説明】
【０１７８】
１  シリコン支持基板、２  埋め込み酸化膜、３  ＳＯＩ層、４，９  シリコン酸化膜、５  シリコン窒化膜、６  レジストパターン、７  トレンチ開口部、８  酸化膜、１０，１０ｇ  ゲート絶縁膜、１１  ポリシリコン膜、１１ｇ  ポリシリコンゲート、１２  シリコン酸化膜、１３  Ｅｘｔ部用不純物、１４  ポケット用不純物、１５  サイドウォール用シリコン酸化膜、１６  サイドウォール用シリコン窒化膜、１７  Ｓ／Ｄ部用不純物、１８ｇ，１８ｓ  シリサイド領域、１９  ライナー窒化膜、２０  層間絶縁膜、２１  コンタクトプラグ、２２  金属配線層、２３  追加ポリシリコン層、２４  アモルファスシリコン層、２５  ポリシラザン領域、２５ｏ  シリコン酸化領域、２６  液体シリコン領域、２６ｐ  ポリシリコン化領域、２７  レジスト、２８  合成ポリシリコン膜。
【図１】
2009158710.tif 000003
【図２】
2009158710.tif 000004
【図３】
2009158710.tif 000005
【図４】
2009158710.tif 000006
【図５】
2009158710.tif 000007
【図６】
2009158710.tif 000008
【図７】
2009158710.tif 000009
【図８】
2009158710.tif 000010
【図９】
2009158710.tif 000011
【図１０】
2009158710.tif 000012
【図１１】
2009158710.tif 000013
【図１２】
2009158710.tif 000014
【図１３】
2009158710.tif 000015
【図１４】
2009158710.tif 000016
【図１５】
2009158710.tif 000017
【図１６】
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【図１７】
2009158710.tif 000019
【図１８】
2009158710.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2009158710.tif 000038
【図３７】
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【図３８】
2009158710.tif 000040
【図３９】
2009158710.tif 000041
【図４０】
2009158710.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
2009158710.tif 000050
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
2009158710.tif 000081
【図８０】
2009158710.tif 000082
【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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