(57)【要約】【課題】  チップ分割時の不良発生率が低減され、歩留まりの向上が図られた半導体デバイスの製造方法を提供する【解決手段】  ＧａＮ基板中の主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択する転位密度評価工程と、転位密度評価工程で選択されたＧａＮ基板上に機能素子部を積層した後、チップ状に分割する分割工程と、を有することを特徴とする。ＧａＮ基板上にエピタキシャル層や電極等を形成した後、チップ状に分割する際の欠け、バリ、ひび割れの発生が、ＧａＮ基板の欠陥密度、特に横方向の欠陥密度と深い関係がある。したがって、この横方向の欠陥密度に相当する主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択して用いることで、半導体デバイスの歩留まりが向上する。【選択図】  図１
2009164345.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ基板中の主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択する転位密度評価工程と、
前記転位密度評価工程で選択された前記ＧａＮ基板上に機能素子部を積層した後、チップ状に分割する分割工程と、
を有することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記断面は、前記ＧａＮ基板のへき開面に沿った面であることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記転位密度評価工程の際に、
前記転位密度の測定をカソードルミネッセンス法又は光散乱トモグラフィ法によって行うことを特徴とする請求項１又は２記載の半導体デバイスの製造方法。
【請求項４】
前記一定の数値は、３．０×１０６／ｃｍ２であることを特徴とする請求項１〜３のいずれか一項に記載の半導体デバイスの製造方法。
【請求項５】
前記ＧａＮ基板の主面の貫通転位密度は、４．２×１０６／ｃｍ２以下であることを特徴とする請求項１〜４のいずれか一項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＬＥＤ等の半導体デバイスの作製には、発光効率等の各種素子特性の向上のため、単結晶のＧａＮ基板が用いられている。このＧａＮ基板を用いた半導体デバイスは、一般的にＧａＮ基板上にエピタキシャル層を形成し、電極を基板裏側及びエピタキシャル層上に形成した後、チップ状に分割することによって作製される。
【０００３】
例えば特許文献１では、基板の主面上に半導体素子を形成したウエハーを、補強板に貼り付けた後、スクライブによりチップに分割し、補強板からチップを剥がすことによりチップ状に分割する方法が開示されている。
【０００４】
また、ＧａＮ基板を用いて半導体デバイスを形成する際、不良の発生を低減する目的で、ＧａＮ基板の欠陥密度、特にＧａＮ基板の主面、すなわちＧａＮ結晶の成長方向に垂直な方向の貫通転位密度を低減するため、例えばＳｉＯ２マスクを使用するＥＬＯ（Epitaxial Lateral Overgrowth）法や、凸凹に加工した下地基板上にＧａＮ結晶を成長させる等さまざまな工夫がなされている。
【特許文献１】特開２００２−３２９６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数のＧａＮ基板を用いて上記の方法を用いて同一条件で半導体デバイスを形成した場合に、使用するＧａＮ基板によって不良の発生率が異なり、歩留まりがばらつくという問題があった。この不良は、ＧａＮ基板上にエピタキシャル層や電極等を形成した後、チップ状に分割する際の欠け、バリ、ひび割れによるものが多いことが確認された。
【０００６】
本発明は上記を鑑みてなされたものであり、チップ分割時の不良発生率が低減され、歩留まりの向上が図られた半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る半導体デバイスの製造方法は、ＧａＮ基板中の主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択する転位密度評価工程と、転位密度評価工程で選択されたＧａＮ基板上に機能素子部を積層した後、チップ状に分割する分割工程と、を有することを特徴とする。
【０００８】
発明者等は、ＧａＮ基板上にエピタキシャル層や電極等を形成した後、チップ状に分割する際の欠け、バリ、ひび割れの発生が、ＧａＮ基板の欠陥密度、特に横方向の欠陥密度と深い関係があることを見出した。したがって、この横方向の欠陥密度に相当する主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択して用いることで、チップ状に分割する際の不良発生が低減されるため、半導体デバイスの歩留まりが向上する。
【０００９】
また、本発明に係る半導体デバイスの製造方法は、断面は、ＧａＮ基板のへき開面に沿った面であることが好ましい。
【００１０】
チップ状に分割する際の欠け、バリ、ひび割れは、へき開面に沿ってチップ状に分割したときに多数発生することが確認された。したがって、へき開面に沿った面の転位密度を測定して選別を行うことにより、より適切な選別を行うことができ、半導体デバイスの歩留まりが向上する。
【００１１】
本発明に係る半導体デバイスの製造方法は、転位密度評価工程の際に、転位密度の測定をカソードルミネッセンス法又は光散乱トモグラフィ法によって行うことが好ましい。
【００１２】
転位密度の測定をカソードルミネッセンス法又は光散乱トモグラフィ法を用いて非破壊で行うことにより、破壊検査と比較して半導体デバイスを作製した際の収率をさらに向上させることができる。
【００１３】
また、本発明に係る半導体デバイスの製造方法において、一定の数値は、３．０×１０６／ｃｍ２であることが好ましい。
【００１４】
転位密度が上記の数値より小さいときに、半導体デバイスの歩留まりの向上が顕著となる。したがって、上記の数値を用いてＧａＮ基板の選択を行うことが好適である。
【００１５】
また、ＧａＮ基板の主面の貫通転位密度は、４．２×１０６／ｃｍ２以下であることが好ましい。
【発明の効果】
【００１６】
本発明によれば、チップ分割時の不良発生率が低減され、歩留まりの向上が図られた半導体デバイスの製造方法が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００１８】
（第１実施形態）
図１（ａ）は、本発明の第１実施形態に係る半導体デバイス１１０の断面図である。図１（ａ）に示すように、本実施形態に係る半導体デバイス１１０は、ＧａＮ基板からなる基部１Ａと、基部１Ａの主面に、ｎ型ＧａＮバッファ層２０１、ｎ型ＡｌＧａＮクラッド層２０２、ｎ型ＧａＮ光導波層２０３、活性層２０４、アンドープＩｎＧａＮ劣化防止層２０５、ｐ型ＡｌＧａＮキャップ層２０６、ｐ型ＧａＮ光導波層２０７、ｐ型ＡｌＧａＮクラッド層２０８、ｐ型ＧａＮコンタクト層２０９を順次形成した半導体層と、ｐ型ＧａＮコンタクト層２０９の上部に形成したｐ側電極２５１と、基部１Ａの裏面に形成したｎ側電極２５２と、ｐ型ＡｌＧａＮクラッド層２０８を覆うＳｉＯ２絶縁膜２１１と、からなる。この半導体デバイス１２０は、ＬＤ（Laser Diode：レーザダイオード）として、機能する。
【００１９】
本実施形態の半導体デバイス１１０は、例えば以下の方法により作製される。まず、図１（ｂ）に示すように、ＧａＮ基板１の主面にＭＯＣＶＤ法により、ｎ型ＧａＮバッファ層２０１、ｎ型ＡｌＧａＮクラッド層２０２、ｎ型ＧａＮ光導波層２０３、活性層２０４、アンドープＡｌＧａＮ劣化防止層２０５、ｐ型ＡｌＧａＮキャップ層２０６、ｐ型ＧａＮ光導波層２０７、ｐ型ＡｌＧａＮクラッド層２０８、ｐ型ＧａＮコンタクト層２０９を順次形成する。次に、ｐ型ＧａＮコンタクト層２０９の主面全面にＳｉＯ２膜をＣＶＤ法により形成した後、リソグラフィによりパターンを形成する。次に、図１（ａ）に示したように、ｐ型ＡｌＧａＮクラッド層２０８の厚さ方向の所定の深さまでエッチングを行い、リッジ２１０を形成する。その後ＳｉＯ２膜を除去した後に、基板全面にＳｉＯ２絶縁膜２１１を形成する。次にレジストパターン形成及びエッチングによりＳｉＯ２絶縁膜に開口２１１ａを形成し、リフトオフ法によりｐ型ＧａＮコンタクト層２０９の主面のみにｐ側電極２５１を形成する。その後、ＧａＮ基板１の裏面上にｎ側電極２５２を形成した後、チップ状に分離することにより、半導体デバイス１１０であるＬＤが得られる。なお、ＳｉＯ２膜の形成には、真空蒸着法、スパッタリング法などを用いてもよく、ＳｉＯ２膜のエッチングの方法は、フッ素を含むエッチングガスを用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法でもよい。
【００２０】
ここで、本実施形態の半導体デバイス１１０の製造に用いるＧａＮ基板１の製造方法について説明する。
【００２１】
まず、下地基板上にＧａＮ単結晶を成長させる。下地基板としては、サファイア、ＺｎＯ、ＳｉＣ、ＡｌＮ、ＧａＡｓ、ＬｉＡｌＯ、ＧａＡｌＬｉＯ又はＧａＮを用いることが好ましい。下地基板上にＧａＮ単結晶を成長させる方法は特に限定されないが、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法、ＨＶＰＥ（HydrideVapor Phase Epitaxy：ハイドライド気相成長）法等の気相成長法、あるいは、ナトリウムフラックス法やアモノサーマル法等の液相成長法を用いることができる。これらの方法で成長したＧａＮ単結晶を下地基板から取り出し、ＧａＮ単結晶からなるＧａＮ基板を得る。
【００２２】
本実施形態の半導体デバイス１１０の製造方法では、このＧａＮ基板１の主面に半導体層（機能素子部）を形成する前に、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、当該転位密度が一定の数値以下であるＧａＮ基板を選択する転位密度評価工程を行う。
【００２３】
図２は、本実施形態の半導体デバイスの作製に用いるＧａＮ基板１を模式的に示した図である。図２では本実施形態に係る半導体デバイス１１０の製造方法に沿って、ＧａＮ基板１の主面に機能素子部３０を形成した状態の図としている。本実施形態に係る半導体デバイス１１０の製造方法では、ＧａＮ基板１の主面に機能素子部３０として半導体層を形成した後に、図２に示す点線に沿ってチップ状に分割する。その際、分割方向Ｃ１がへき開面に沿った方向であり、分割方向Ｃ２がへき開面に垂直な方向であるとする。図２のＧａＮ基板１では、ＯＦ（オリエンテーションフラット）面１０がへき開面に沿った方向に設けられている。このＯＦ面１０は、ＧａＮ基板１中のＧａＮ結晶の結晶方向を示すものである。通常、分割方向Ｃ１がへき開面に沿った方向であれば、Ｃ１方向のＧａＮ基板１の分割はへき開によって行われる。また、へき開面に垂直な方向であるＣ２方向についてはＧａＮ基板１にスクライブ線を入れ、ブレーキングを行うことによって分割される。
【００２４】
本実施形態のように、へき開面に沿った方向にＯＦ面１０が設けられている場合、ＯＦ面１０の転位密度を測定することにより、ＧａＮ基板を選択することができる。なお、ＯＦ面はへき開面とは異なる方向に設けられていることもあるので、その場合は、へき開面に沿った面を形成した後に測定を行うことが好ましい。
【００２５】
次に、ＯＦ面１０における転位密度の測定方法について説明する。
【００２６】
ＯＦ面１０における転位密度の測定方法としては、ＣＬ（Cathodoluminescence：カソードルミネッセンス）法、ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）法、光散乱トモグラフィ法、及び、溶剤を使用したエッチングによってピットを生成し数える方法（Etch Pits Density：ＥＰＤ）等がある。
【００２７】
本実施形態に係るＯＦ面１０における転位密度の測定方法では、上記のいずれの方法を用いることもできるが、ＣＬ法または光散乱トモグラフィ法を用いることが好ましい。これは、ＴＥＭ法及びＥＰＤ法は破壊検査となるが、ＣＬ法及び光散乱トモグラフィ法は非破壊検査であるため、転位密度の測定によるＧａＮ基板の損失を少なくすることができるためである。ＣＬ法は、具体的には、電子銃に対して垂直にＯＦ面１０を設置し、暗点の数を測定する方法である。ＣＬ法を用いて測定を行う場合、暗点を明瞭に観察できるように、観察するＯＦ面１０はへき開で作製することが好ましい。また、光散乱トモグラフィ法は、レーザ光をＯＦ面１０から入射し、エピタキシャル層を形成する面（すなわち、ＧａＮ基板１の主面）から光学顕微鏡で暗線の数と長さを計測する方法である。光散乱トモグラフィ法を用いて測定を行う場合、レーザ光が入射されやすいように、ＯＦ面１０はへき開などで作製した鏡面であることが好ましい。
【００２８】
上記の方法を用いて測定したとき、ＧａＮ基板１のＯＦ面１０の転位密度が３．０×１０６／ｃｍ２以下であるＧａＮ基板１を半導体デバイス１１０の製造に用いることが好ましい。
【００２９】
発明者等は、ＧａＮ基板上にエピタキシャル層や電極等を形成した後、チップ状に分割する際の欠け、バリ、ひび割れの発生が、ＧａＮ基板の欠陥密度、特に横方向の欠陥密度と深い関係があることを見出した。従来は、ＧａＮ基板の欠陥密度、特に貫通転位密度を低減するため、下記のような方法がとられてきた。
【００３０】
つまり、ＳｉＯ２マスクを使用するＥＬＯ（Epitaxial Lateral Overgrowth：選択横方向成長）法や、基板を凹凸に加工した後、凹部を埋めるように成長させて転位を横方向に曲げるＰＥＮＤＥＯ法を用いて、結晶の成長方向に垂直な結晶表面に貫通する転位密度を低減してきた。このような方法で成長させた結晶の転位は横方向に曲げられており、結晶の成長方向と平行な断面を観察すると、断面を貫通する転位密度が高いことがわかった。したがって、結晶成長方向と平行な断面を貫通する転位が存在することで格子歪が発生し、この断面（例えば、へき開面）に沿ってチップ状に分割したときに、割断面の乱れが発生し、欠け等が発生していることが判明した。また、この欠け等の発生が、半導体デバイスの歩留まりの低下を引き起こしていた。
【００３１】
したがって、本実施形態のように、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、一定の数値（３．０×１０６／ｃｍ２）以下であるＧａＮ基板１のみを用いて半導体デバイス１１０を作製することにより、断面に沿ってチップ状に分割する際の欠け等による不良の発生を低減することができるため、半導体デバイス１１０の歩留まりを向上することができる。
【００３２】
なお、本実施形態において、ＧａＮ基板１の貫通転位密度が４．２×１０６／ｃｍ２以下である場合は、半導体デバイス１１０の歩留まりをさらに向上することができる。ＧａＮ基板１の貫通転位密度の測定方法は、ＣＬ法や、ＴＥＭ法や、溶剤を使用したエッチングによってピットを生成し数える方法（ＥＰＤ）等を用いることができるが、非破壊検査であるＣＬ法を用いることが好ましい。
【００３３】
以下の第２実施形態〜第５実施形態では、上記第１実施形態と同様にＯＦ面１０の転位密度を測定することにより選別したＧａＮ基板１を用いて作製した半導体デバイスについて詳細を説明する。なお、半導体デバイスの製造工程中でＧａＮ基板１を複数のチップ状に分割するため、各半導体デバイスは、ＧａＮ基板１の一部である基部１Ａを備えている。
【００３４】
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体デバイス１２０の断面図である。図３に示すように、本実施形態に係る半導体デバイス１２０は、基部１Ａの主面に、ｎ型ＧａＮ層２１２、ｎ型ＡｌＧａＮ層２１３、発光層２１４、ｐ型ＡｌＧａＮ層２１５、ｐ型ＧａＮ層２１６を順次形成した半導体層と、ｐ型ＧａＮ層２１６上に形成したｐ側電極２５１、基部１Ａの裏面上に形成したｎ側電極２５２と、からなる。この半導体デバイス１１０は、ＬＥＤ（Light Emitting Diode：発光ダイオード）として機能する。なお、発光層２１４は、例えばＧａＮ層とＩｎ０．２Ｇａ０．８Ｎ層とを交互に積層したＭＱＷ（Multi-QuantumWell：多重量子井戸）構造としてもよい。
【００３５】
本実施形態の半導体デバイス１２０は、例えば以下の方法により作製される。まず、ＯＦ面１０の転位密度を測定することにより選別したＧａＮ基板１の主面にＭＯＣＶＤ法により、厚さ５μｍのｎ型ＧａＮ層２１２となる層、ｎ型ＡｌＧａＮ層２１３となる層、厚さ３ｎｍの発光層２１４となる層（Ｉｎ０．２Ｇａ０．８Ｎ層）、厚さ６０ｎｍのｐ型ＡｌＧａＮ層２１５となる層（Ａｌ０．２Ｇａ０．８Ｎ層）、厚さ１５０ｎｍのｐ型ＧａＮ層２１６となる層を順次形成する。続いて、ｐ型ＧａＮ層２１６となる層の上に厚さ１００ｎｍのｐ側電極２５１となる部分を形成する。チップ状に分割しやすくするため、ｐ型ＧａＮ層２０５となる層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用して研磨を行い、基部１Ａの裏面上にｎ側電極２５２となる電極を形成し、チップ状に分割する。以上により、半導体デバイス１２０であるＬＥＤが得られる。
【００３６】
本実施形態のように、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、転位密度が一定値以下のＧａＮ基板を用いて半導体デバイス１２０（ＬＥＤ）を作製することにより、この断面に沿ってチップ状に分割する際の欠け等による不良の発生を低減することができるため、半導体デバイス１２０（ＬＥＤ）の歩留まりを向上することができる。
【００３７】
（第３実施形態）
図４は、本発明の第３実施形態に係る半導体デバイス１３０の断面図である。図４に示すように、本実施形態に係る半導体デバイス１３０は、基部１Ａと、基部１Ａの主面にｉ型ＧａＮ層２２１ａ、ｉ型ＡｌＧａＮ層２２１ｂが順次積層されたIII族窒化物半導体層２２１と、ｉ型ＡｌＧａＮ層２２１ｂ上に形成されたソース電極２５３、ゲート電極２５４及びドレイン電極２５５と、からなる。この半導体デバイス１３０は、ＨＥＭＴ（HighElectron Mobility Transistor：高電子移動度トランジスタ）として機能する。
【００３８】
本実施形態の半導体デバイス１３０は、例えば以下の方法により作製される。ＯＦ面１０の転位密度を測定することにより選別したＧａＮ基板１の主面に、ＭＯＣＶＤ法により、厚さ３μｍのｉ型ＧａＮ層２２１ａとなる層、厚さ３０ｎｍのｉ型ＡｌＧａＮ層２２１ｂとなる層（ｉ型Ａｌ０．１５Ｇａ０．８５Ｎ層）を成長させる。次に、フォトリソグラフィ法及びリフトオフ法により、ｉ型ＡｌＧａＮ層２２１ｂとなる層の上にＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層からなるソース電極２５３及びドレイン電極２５５を形成後、さらに、厚さ３００ｎｍのＡｕ層からなるゲート電極２５４を形成する。このとき、ゲート長としては２μｍ、ゲート幅としては１５０μｍである。次に、チップ状に分割しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の研磨を行う。その後、チップ状に分割することにより、半導体デバイス１３０であるＨＥＭＴが得られる。
【００３９】
本実施形態のように、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、転位密度が一定値以下のＧａＮ基板を用いて半導体デバイス１３０（ＨＥＭＴ）を作製することにより、断面に沿ってチップ状に分割する際の欠け等による不良の発生を低減することができるため、半導体デバイス１３０（ＨＥＭＴ）の歩留まりを向上することができる。
【００４０】
（第４実施形態）
図５は、本発明の第４実施形態に係る半導体デバイス１４０の断面図である。図５に示すように、本実施形態に係る半導体デバイス１４０は、基部１Ａの主面に、１層以上のIII族窒化物半導体層としてｎ−型ＧａＮ層２２１を有し、基部１Ａの裏面にオーミック電極２５６を備える。また、半導体デバイス１４０は、ｎ−型ＧａＮ層２２１の主面にショットキー電極２５７を備える。この半導体デバイス１４０は、ショットキーダイオードとして機能する。
【００４１】
本実施形態の半導体デバイス１４０は、例えば以下の方法により作製される。ＯＦ面１０の転位密度を測定することにより選別したＧａＮ基板１上に、ＭＯＣＶＤ法により、ｎ−型ＧａＮ層２２１となる層（電子濃度が１×１０１６ｃｍ−３）を成長させる。次に、ＧａＮ基板１の裏面にＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層からなるオーミック電極２５６を形成する。さらに、フォトリソグラフィ法及びリフトオフ法により、ｎ−型ＧａＮ層２２１となる層上にＡｕ層からなる直径２００μｍ×厚さ３００ｎｍのショットキー電極２５７を形成する。次に、チップ状に分割しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の研磨を行う。その後、チップ状に分割することにより、半導体デバイス１４０であるショットキーダイオードが得られる。
【００４２】
本実施形態のように、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、転位密度が一定値以下のＧａＮ基板を用いて半導体デバイス１４０（ショットキーダイオード）を作製することにより、断面に沿ってチップ状に分割する際の欠け等による不良の発生を低減することができるため、半導体デバイス１４０（ショットキーダイオード）の歩留まりを向上することができる。
【００４３】
（第５実施形態）
図６は、本発明の第５実施形態に係る半導体デバイス１５０の断面図である。図６に示すように、本実施形態に係る半導体デバイス１５０は、基部１Ａと、基板１Ａの主面に形成されたｎ−型ＧａＮ層２２１ｃ、ｎ−型ＧａＮ層２２１ｃ上の左右の二箇所に埋め込まれるように形成されたｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅからなるIII族窒化物半導体層２２１と、を有する。さらに、半導体デバイス１５０は、基部１Ａの裏面に形成されたドレイン電極２５５と、ｎ−型ＧａＮ層２２１ｃ上に絶縁膜２５８を介して形成されたゲート電極２５４と、二箇所のｎ＋型ＧａＮ層２２１ｅ上に形成されたソース電極２５３と、を備える。この半導体デバイス１５０はＭＩＳ（MetalInsulator Semiconductor：金属−絶縁体−半導体）型トランジスタとして機能する。
【００４４】
本実施形態の半導体デバイス１５０は、例えば以下の方法により作製される。ＯＦ面１０の転位密度を測定することにより選別したＧａＮ基板１上に、ＭＯＣＶＤ法により厚さ５μｍのｎ−型ＧａＮ層２２１ｃとなる層（電子濃度が１×１０１６ｃｍ−３）を形成する。続いて、選択イオン注入法により、ｎ−型ＧａＮ層となる層の主面の一部の領域にｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅを順次形成する。次に、厚さ３００ｎｍのＳｉＯ２膜を用いてｎ−型ＧａＮ層２２１ｃとなる部分の主面を保護した後アニールを行い、注入イオンを活性化させる。ＭＩＳ用絶縁膜としてＰ−ＣＶＤ（Plasma enhanced Chemical Vapor Deposition：プラズマ化学気相堆積）法によりＳｉＯ２膜を形成した後、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記ＭＩＳ用絶縁膜の一部をエッチングして、リフトオフ法により、ｎ＋型ＧａＮ層２２１ｅとなる層の上部にＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層からなるソース電極２５３を形成する。次に、フォトリソグラフィ法及びリフトオフ法により、上記ＭＩＳ用絶縁膜２５６上に、厚さ３００ｎｍのＡｌ層からなるゲート電極２５４となる部分を形成する。次に、チップ状に分割しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の研磨を行い、チップ状に分割する。最後に、ＧａＮ基板１の裏面全面にＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層からなるドレイン電極２５５を形成することにより、半導体デバイス１５０であるＭＩＳ型トランジスタが得られる。
【００４５】
本実施形態のように、ＧａＮ基板１の主面と交差する断面の転位密度を測定し、転位密度が一定値以下のＧａＮ基板を用いて半導体デバイス１５０（ＭＩＳ型トランジスタ）を作製することにより、断面に沿ってチップ状に分割する際の欠け等による不良の発生を低減することができるため、半導体デバイス１５０（ＭＩＳ型トランジスタ）の歩留まりを向上することができる。
【実施例】
【００４６】
以下、実施形態に係る製造方法に基づいて作製された半導体デバイスを実施例として、従来のＧａＮ基板を用いて作製された半導体デバイスを比較例として、本発明を更に詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【００４７】
（１．実施例１）
実施例１に用いるＧａＮ基板として、主面が（０００１）面であり、（１−１００）面でへき開したＯＦ面を有する厚み４５０μｍのＧａＮ基板を準備した。このＧａＮ基板の（０００１）面における貫通転位密度（主面貫通転位密度）をＳＥＭ（Scanning ElectronMicroscope：走査型電子顕微鏡）に装着したＣＬ装置により測定したところ、４．２×１０６／ｃｍ２であった。一方、ＯＦ面における転位密度（横方向転位密度）をＣＬ法により測定したところ、３．０×１０６／ｃｍ２であった。転位密度は、任意に選択した大きさが１００μｍ×１００μｍである５箇所の領域の暗点数をカウントし、平均することで算出した。
【００４８】
このＧａＮ基板を用いて、実施例１として本発明の第１実施形態に係る半導体デバイス１１０であるＬＤを作製した。詳細な製造方法は、以下の通りである。
【００４９】
ＧａＮ基板の主面にＭＯＣＶＤ法により、III族窒化物半導体層として
Ｓｉをドープした、厚さが０．０５μｍのｎ型ＧａＮバッファ層、
Ｓｉをドープした、厚さが１．０μｍのｎ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、
Ｓｉをドープした、厚さが０．１μｍのｎ型ＧａＮ光導波層、アンドープの厚さ３ｎｍのＩｎ０．１５Ｇａ０．８５Ｎ層と、厚さが６ｎｍのＩｎ０．０３Ｇａ０．９７Ｎ層とを５回繰り返した多重量子井戸構造の活性層、
アンドープの、厚さが０．０１μｍのＡｌ０．２Ｇａ０．８Ｎ劣化防止層、
マグネシウム（Ｍｇ）をドープした、厚さが１０ｎｍのｐ型Ａｌ０．２Ｇａ０．８Ｎキャップ層、
Ｍｇをドープした、厚さが０．１μｍのｐ型ＧａＮ光導波層、
Ｍｇをドープした、厚さが０．３μｍのｐ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、及び
Ｍｇをドープした、ｐ型ＧａＮコンタクト層
を順次エピタキシャル成長させた後、ＧａＮ基板をＭＯＣＶＤ装置から取り出した。続いて、ｐ型ＧａＮコンタクト層の全面に厚さが０．１μｍのＳｉＯ２膜をＣＶＤ法で形成した後、このＳｉＯ２膜上にリソグラフィによりリッジ部の形状に対応したパターンを形成した。
【００５０】
次に、このＳｉＯ２膜をマスクとしてＲＩＥ法によりｐ型ＡｌＧａＮクラッド層の厚さ方向の所定の深さまでエッチングを行うことにより、＜１−１００＞方向に延在するリッジを形成した。このリッジの幅は２μｍである。このＲＩＥのエッチングガスとしては塩素系ガスを用いた。
【００５１】
次に、エッチングマスクとして用いたＳｉＯ２膜をエッチング除去した後、基板全面にＣＶＤ法を用いて厚さが０．３μｍのＳｉＯ２絶縁膜を成膜した。続いて、リソグラフィによりｐ側電極形成領域を除いた領域の絶縁膜の主面を覆うレジストパターンを形成した。このレジストパターンをマスクとして絶縁膜をエッチングすることにより、開口部を形成した。
【００５２】
次に、レジストパターンを残したままの状態で、基板全面に真空蒸着法によりｐ側電極を形成したのち、レジストパターン上に形成したｐ側電極とともに除去して、ｐ型ＧａＮコンタクト層上のみｐ側電極を形成した。チップ状に分割しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径２．５μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４５０μｍから１３０μｍになるまで研磨を行った。
【００５３】
次に、ＧａＮ基板の裏面にｎ側電極を形成した。その後、素子領域の輪郭線に沿って、上述のようにしてレーザ構造が形成されたＧａＮ基板のスクライビングをし、へき開により行ってバー状に分断した。次に、へき開方向に垂直な方向にスクライブ線を入れ、ブレーキングを行い、チップに分割することによって、実施例１の半導体デバイス（ＬＤ）を得た。
【００５４】
以上の方法によって得られた半導体デバイスの評価は次の方法で行った。まず、チップ歩留まりとして、顕微鏡によってチップ主面を観察し、欠け、割れなどないか確認した。さらに、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）でへき開端面を測定し、合否を判定した。この結果、合格率は７９％であった。
【００５５】
次に、デバイス歩留まりとして、ＬＤの寿命試験を行った。試験条件は、雰囲気温度７０℃、光出力３０ｍＷであり、定光出力駆動時の電流値が１．２倍になるまでの時間が３０００時間以上であれば合格とした。この結果、合格率は６４％であった。上記のチップ歩留まりとデバイス歩留まりの積を合計歩留まりとして求めた。実施例１の半導体デバイスの合計歩留まりは。５０．６％であった。
【００５６】
（２．実施例２〜７及び実施例８〜１０）
実施例２〜７及び実施例８〜１０は、ＧａＮ基板がそれぞれ異なるほかは、実施例１と同様である。すなわち、主面が（０００１）面であり、（１−１００）面でへき開したＯＦ面を有する厚さが４５０μｍのＧａＮ基板を９枚準備し、それぞれのＧａＮ基板の（０００１）面（主面）における貫通転位密度及びＯＦ面における転位密度（横方向転位密度）をＣＬ法により測定した後、その結果に基づいて貫通転位密度が貫通転位密度が４．２×１０６／ｃｍ２以下であり、横方向転位密度が３．０×１０６／ｃｍ２以下のものをそれぞれ実施例２〜７とし、３．０×１０６／ｃｍ２より大きいものをそれぞれ実施例８〜１０とした。これらのＧａＮ基板を用いて実施例１と同様の方法で半導体デバイス（ＬＤ）を作製した。
【００５７】
上記の方法で得られた半導体デバイスについて、実施例１と同様の方法でチップ歩留まり、デバイス歩留まり及び合計歩留まりを算出した。
【００５８】
実施例１〜１０の結果を表１に示す。実施例８〜１０と比較して実施例１〜７ではチップ歩留まりが高いため、合計歩留まりも高くなった。
【表１】
2009164345.tif 000003
【００５９】
（３．実施例１１、１２）
実施例１１、１２は、ＧａＮ基板の主面方向がそれぞれ異なり、転位密度が異なる点を除いて、実施例１と同様である。すなわち、主面が（０００１）面から＜１１−２０＞方向へ３５°オフした面であり、（１−１００）面でへき開したＯＦ面を有する厚さが４５０μｍのＧａＮ基板を２枚準備し、それぞれのＧａＮ基板の（０００１）面における貫通転位密度及びＯＦ面における転位密度（横方向転位密度）をＣＬ法により測定した後、その結果に基づいて、貫通転位密度が４．２×１０６／ｃｍ２より大きく、横方向転位密度が３．０×１０６／ｃｍ２より大きいものを実施例１１とし、貫通転位密度が４．２×１０６／ｃｍ２以下であり、横方向転位密度が３．０×１０６／ｃｍ２以下のものを実施例１２とした。これらのＧａＮ基板を用いて実施例１と同様の方法で半導体デバイス（ＬＤ）を作製した。
【００６０】
上記の方法で得られた半導体デバイスについて、実施例１と同様の方法でチップ歩留まり、デバイス歩留まり及び合計歩留まりを算出した。
【００６１】
実施例１１及び実施例１２の結果を表２に示す。比較例４と比較して実施例８ではチップ歩留まりが高いため、合計歩留まりも高くなった。このように、主面の面方位が異なる場合でも同じ結果が得られることが確認された。
【表２】
2009164345.tif 000004
【００６２】
実施例１〜１２の結果を図７及び図８にまとめて示す。図７は横方向の転位密度とチップ歩留まりとの関係を示す図であり、横軸が横方向の転位密度を示し、縦軸がチップ歩留まりを示す。また、図８は主面貫通転位密度とデバイス歩留まりとの関係を示す図であり、横軸が主面貫通転位密度を示し、縦軸がデバイス歩留まりを示す。
【００６３】
このように、ＧａＮ基板の転位密度が半導体デバイスのチップ歩留まり及びデバイス歩留まりに影響を及ぼすことが分かった。また、半導体デバイスのチップ歩留まり及びデバイス歩留まりは、ＧａＮ基板の横方向転位密度ならびに主面貫通転位密度に依存しており、ＭＯＣＶＤ法あるいはＨＶＰＥ法などの気相成長法や、ナトリウムフラックス法あるいはアモノサーマル法などの液相成長法などの成長方法によらないことがわかった。したがって、あらかじめ一定の閾値を設けて、閾値より小さい転位密度を有するＧａＮ基板のみを用いて半導体デバイスを作製することで、歩留まりの向上を図ることができる。また、一定の閾値を、実施例１〜７と実施例８〜１０とを区別した基準（閾値）のように「貫通転位密度が４．２×１０６／ｃｍ２以下であり、横方向転位密度が３．０×１０６／ｃｍ２以下であること」とすることで、半導体デバイスの歩留まりを向上することができるということが、上記の実施例から明らかとなった。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る半導体デバイス１１０の断面図である。
【図２】本発明の第１実施形態に係る半導体デバイス１１０の作製に用いるＧａＮ基板１を模式的に示した図である。
【図３】本発明の第２実施形態に係る半導体デバイス１２０の断面図である。
【図４】本発明の第３実施形態に係る半導体デバイス１３０の断面図である。
【図５】本発明の第４実施形態に係る半導体デバイス１４０の断面図である。
【図６】本発明の第５実施形態に係る半導体デバイス１５０の断面図である。
【図７】横方向の転位密度とチップ歩留まりの関係を示す図である。
【図８】主面貫通転位密度とデバイス歩留まりとの関係を示す図である。
【符号の説明】
【００６５】
１…ＧａＮ基板、１Ａ…基部、１０…ＯＦ面、３０…機能素子部、１１０…半導体デバイス（ＬＤ）、１２０…半導体デバイス（ＬＥＤ）、１３０…半導体デバイス（ＨＥＭＴ）、１４０…半導体デバイス（ショットキーダイオード）、１５０…半導体デバイス（ＭＩＳ型トランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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