(57)【要約】【課題】ボイドのでき易い深いトレンチもしくは経済性の悪い幅広トレンチを形成せずに、高耐圧に必要なオフセットドレイン領域の幅を確保しつつ占有面積を小さくすることができる横型ＭＯＳ半導体装置を提供すること。【解決手段】半導体基板の一方側の表面層に、それぞれ一導電型の、ソース領域１３とドレイン領域１２と、該ドレイン領域１２より低不純物濃度で互いに接するオフセットドレイン領域５とを備え、前記ソース領域１３表面と前記オフセットドレイン領域５表面に挟まれる他導電型のチャネル領域４表面にゲート絶縁膜を介して設けられるゲート電極６を有する横型ＭＯＳ半導体装置において、前記オフセットドレイン領域５に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列８を備え、該トレンチ列８に電流阻害材料７が充填されている横型ＭＯＳ半導体装置とする。【選択図】  図１−１
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【特許請求の範囲】
【請求項１】
半導体基板の一方側の表面層に、それぞれ一導電型の、ソース領域とドレイン領域と、該ドレイン領域より低不純物濃度で互いに接するオフセットドレイン領域とを備え、前記ソース領域表面と前記オフセットドレイン領域表面に挟まれる他導電型のチャネル領域表面にゲート絶縁膜を介して設けられるゲート電極を有する横型ＭＯＳ半導体装置において、主電流が前記オフセットドレイン領域を前記半導体基板の表面に沿って蛇行して流れるように、前記オフセットドレイン領域に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列を備え、該トレンチ列に電流阻害材料が充填されていることを特徴とする横型ＭＯＳ半導体装置。
【請求項２】
半導体基板の一方側の表面層に、一導電型のエミッタ領域と他導電型のコレクタ領域と、該コレクタ領域より低不純物濃度で互いに接するオフセットドレイン領域とを備え、前記エミッタ領域表面と前記オフセットドレイン領域表面に挟まれる他導電型のチャネル領域表面にゲート絶縁膜を介して設けられるゲート電極を有する横型ＭＯＳ半導体装置において、主電流が前記オフセットドレイン領域を前記半導体基板の表面に沿って蛇行して流れるように、前記オフセットドレイン領域に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列を備え、該トレンチ列に電流阻害材料が充填されていることを特徴とする横型ＭＯＳ半導体装置。
【請求項３】
前記電流阻害材料がシリコン酸化膜であることを特徴とする請求項１または２記載の横型ＭＯＳ半導体装置。
【請求項４】
前記電流阻害材料が、前記ドレイン領域とは異なる導電型のエピタキシャルシリコンもしくはポリシリコンであることを特徴とする請求項１または２記載の横型ＭＯＳ半導体装置。
【請求項５】
前記半導体基板が前記表面層の下層に絶縁膜を介して半導体支持基板を備えることを特徴とする請求項１乃至４のいずれか一項に記載の横型ＭＯＳ半導体装置。
【請求項６】
前記半導体基板がｎ型の前記表面層と下層のｐ型の半導体支持基板を備えることを特徴とする請求項１乃至４のいずれか一項に記載の横型ＭＯＳ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳ半導体装置に関するものであり、より詳しくはオフセットドレイン領域をより経済的、効率的に形成する高耐圧の横型ＭＯＳＦＥＴや横型ＩＧＢＴに関する。
【背景技術】
【０００２】
ＩＣチップ上に高耐圧の横型二重拡散ＭＯＳ（ＬＤＭＯＳ：  Ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）パワートランジスタを搭載したパワーＩＣがＡＣ−ＤＣ変換などの用途に利用されている。７００Ｖ耐圧クラスのＬＤＭＯＳＦＥＴ（横型二重拡散ＭＯＳＦＥＴ）では、オフ電圧印加時の局所的な電界集中を緩和させるために、おおよそ６０μｍ程度の幅広のｎ型オフセット（ｎ−ｏｆｆｓｅｔ）ドレイン領域を必要とする。一般的には図２のＬＤＭＯＳＦＥＴの要部断面図に示されるように、このオフセットドレイン領域２０は、ＩＣチップ平面上のゲート／ドレイン間に６０μｍの幅を有し、この６０μｍの幅の最短距離を流れる電流経路として形成される。このため、ＩＣチップ平面上でＬＤＭＯＳＦＥＴデバイスの占有面積がその分、増加してＩＣチップ面積の増大に繋がる結果、ウエハあたりのＩＣチップ取れ数が少なくなり、ＩＣチップコストが上昇してしまう問題がある。以下の説明で、オフセットドレイン領域の幅という場合は、電流経路方向の長さを言うこととする。
この問題に対して、図３の断面図に示されるように、ゲートライン２１と平行な平面パターン（紙面に垂直方向）を有するオフセットドレイン領域に相当する位置にドレイン／ソース間方向の幅が広いトレンチ２２を形成し、リンを気相拡散もしくはイオン注入によって、このトレンチ側壁／トレンチ底部に沿って凹部状の三次元的なオフセットドレイン領域２０を形成することが知られている。このような構造とすることにより、前記図２に示すトレンチを設けない場合のオフセットドレイン領域に比べて二次元的な占有面積を縮小させることができる。言い換えると、具体的には平面的には幅２０μｍしかないオフセットドレイン領域２０を深さ、幅共に２０μｍのトレンチ２２の内壁面に沿って、合わせて幅６０μｍのオフセットドレイン領域（ドレイン電流経路）２０を形成する構造とする。このような構造とすることにより、図２に示す従来の幅の広いｎ−オフセットドレイン領域２０の幅６０μｍを実質的に確保しつつ、二次元的な平面として見ると、幅２０μｍの小さい占有面積とすることができる。
【０００３】
前述のような三次元的なオフセットドレイン領域を有する横型ＭＯＳＦＥＴに関しては、トレンチの周囲にオフセットドレイン領域を有する横型高耐圧トレンチＭＯＳＦＥＴを製造するため、トレンチの周囲に最適な濃度の不純物イオンを注入すると共に、幅の広いトレンチ内を酸化膜で埋める構造とするための製造方法が公開されている（特許文献１）。
【特許文献１】特開２００３−３７２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の図３の断面図に示す三次元的な構造のオフセットドレイン領域２０とすることにより、実質的に二次元的な占有面積を小さくするという製造方法は、たとえば、図３におけるトレンチ幅２０μｍという幅広のトレンチ内に絶縁膜２４を隙間なく充填させる必要がある。一般的にトレンチへの埋込性がよいされるＬＰ−ＣＶＤ（減圧ＣＶＤ）法を用いてＴＥＯＳ（Ｔｅｔｒａ  ＥｔｙｌＯｘｙ  Ｓｉｌｉｃａｔｅ）膜やＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜で充填する場合でも、トレンチ幅が２０μｍの場合、トレンチ内を完全に充填するには、少なくとも１０μｍ以上の厚膜を成膜する必要がある。しかし、１０μｍ以上の厚い絶縁膜２４の堆積は、一回の堆積での膜厚限界２μｍを５回以上繰り返す必要があり極めて高コストとなる。また、プロセス的にもウエハ反りに起因する問題が懸念されるので、１０μｍ以上の厚い絶縁膜２４の堆積は製造プロセス面からは現実的とは言い難い。
そこで、トレンチへの充填絶縁膜２４の堆積厚さを１０μｍより少なくして６０μｍのトータルのオフセットドレイン領域の幅を保持するには、図４のトレンチ近傍の模式的断面図に示すように、たとえば、トレンチ２２の幅を（ａ）に示す２０μｍから、（ｂ）に示す１０μｍに縮小すると、三辺の周囲長を同じにするためには、トレンチ２２の深さを２０μｍから２５μｍに深くするする必要がある。この場合、充填絶縁膜２４の膜厚を低減できる一方で、充填性（埋め込み易さ）が低下してしまいトレンチ内部にボイド２３が発生しやすくなる。さらに、一般的にトレンチ２２の深さを増大する場合、トレンチエッチングの処理時間が増大してしまい、高価なエッチングガスの消費量が増大するという問題もある。
【０００５】
本発明は、以上説明した点に鑑みてなされたものであり、ボイドのでき易い深いトレンチ列もしくは経済性の悪い幅広トレンチ列を形成せずに、高耐圧に必要なオフセットドレイン領域の幅を確保しつつ占有面積を小さくすることができる横型ＭＯＳ半導体装置を提供とすることを目的とする。
【課題を解決するための手段】
【０００６】
特許請求の範囲の請求項１記載の発明によれば、前記発明の目的を達成するために、半導体基板の一方側の表面層に、それぞれ一導電型の、ソース領域とドレイン領域と、該ドレイン領域より低不純物濃度で互いに接するオフセットドレイン領域とを備え、前記ソース領域表面と前記オフセットドレイン領域表面に挟まれる他導電型のチャネル領域表面にゲート絶縁膜を介して設けられるゲート電極を有する横型ＭＯＳ半導体装置において、主電流が前記オフセットドレイン領域を前記半導体基板の表面に沿って蛇行して流れるように、前記オフセットドレイン領域に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列を備え、該トレンチ列に電流阻害材料が充填されている横型ＭＯＳ半導体装置とする。
特許請求の範囲の請求項２記載の発明によれば、半導体基板の一方側の表面層に、一導電型のエミッタ領域と他導電型のコレクタ領域と、該コレクタ領域より低不純物濃度で互いに接するオフセットドレイン領域とを備え、前記エミッタ領域表面と前記オフセットドレイン領域表面に挟まれる他導電型のチャネル領域表面にゲート絶縁膜を介して設けられるゲート電極を有する横型ＭＯＳ半導体装置において、主電流が前記オフセットドレイン領域を前記半導体基板の表面に沿って蛇行して流れるように、前記オフセットドレイン領域に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列を備え、該トレンチ列に電流阻害材料が充填されている横型ＭＯＳ半導体装置とする。
【０００７】
特許請求の範囲の請求項３記載の発明によれば、前記電流阻害材料がシリコン酸化膜である特許請求の範囲の請求項１または２記載の横型ＭＯＳ半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、前記電流阻害材料が、前記ドレイン領域とは異なる導電型のエピタキシャルシリコンもしくはポリシリコンである特許請求の範囲の請求項１または２記載の横型ＭＯＳ半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記半導体基板が前記表面層の下層に絶縁膜を介して半導体支持基板を備える特許請求の範囲の請求項１乃至４のいずれか一項に記載の横型ＭＯＳ半導体装置とする。
特許請求の範囲の請求項６記載の発明によれば、前記半導体基板がｎ型の前記表面層と下層のｐ型の半導体支持基板を備える特許請求の範囲の請求項１乃至４のいずれか一項に記載の横型ＭＯＳ半導体装置とする。
【発明の効果】
【０００８】
本発明によれば、ボイドのでき易い深いトレンチ列もしくは経済性の悪い幅広トレンチ列を形成せずに、高耐圧に必要なオフセットドレイン領域の幅を確保しても占有面積を小さくすることのできる横型ＭＯＳ半導体装置を提供とすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明にかかる横型ＭＯＳ型半導体装置について、特には本発明の特徴部分であるオフセットドレイン領域について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１は本発明の実施例１にかかるＬＤＭＯＳＦＥＴのオフセットドレイン領域の拡大斜視図（ａ）、断面図（ｂ）、平面図（ｃ）である。図１−２は、前記図１−１の（ｂ）に対応する、本発明の実施例１にかかるＬＤＩＧＢＴのオフセットドレイン領域の断面図である。図５は本発明にかかる、蛇行並列トレンチ列と蛇行ドレイン電流経路とを示す模式的斜視図と模式的平面図である。図６は本発明にかかる、蛇行並列トレンチ列間隔と蛇行の程度を示す模式的拡大平面図である。図７は本発明にかかる、蛇行並列トレンチの深さとトレンチ分離による蛇行ドレイン電流経路を示す模式的斜視図である。図８は本発明の実施例１にかかるＬＤＭＯＳＦＥＴのオフセットドレイン領域の製造方法を説明するための主要な製造工程を示す半導体基板の要部斜視図である。
図１−１に示されるように、シリコンサブストレート（半導体支持基板）２上に埋め込み絶縁膜３を介して厚さ１０μｍのｐ型表面層（ＳＯＩ層）４を有するＳＯＩ半導体基板１を用意する。このＳＯＩ半導体基板１に形成されるＬＤＭＯＳＦＥＴ（横型二重拡散ＭＯＳトランジスタ）を構成する低不純物濃度のｎ-型オフセットドレイン領域５はゲート電極６とｎ+型ドレイン領域１２の間の表面層４にｎ+型ドレイン領域１２より相対的に不純物濃度が低い領域として形成される。ｎ+型ドレイン領域１２は、たとえば、並列トレンチ列８を挟んでｎ+型ソース領域１３と対向してｎ-型オフセットドレイン領域５内に形成される。このｎ+型ドレイン領域１２は並列トレンチ８と接してもよいし、離れていてもよい。このｎ-型オフセットドレイン領域５内に、酸化膜など絶縁膜（電流阻害材料）７が充填された幅２μｍで、深さ１０μｍの複数の浅い（前記図３、図４のトレンチの深さに比べて浅い）並列トレンチ列８が一定の間隔を保持するように配置される。この複数の並列トレンチ列８で区切られた前記ｎ-型オフセットドレイン領域５を矢印で示すドレイン電流経路９とする。さらに、この各トレンチ列８はそれぞれの間隔を保ったまま、表面に平行な方向に湾曲もしくは蛇行させているので、矢印で示すようにドレイン電流経路９は、前記ｎ-型オフセットドレイン領域５の中を蛇行並列トレンチ列８に沿って強制的に湾曲もしくは蛇行させられている。この結果、ｎ-型オフセットドレイン領域５の幅は実質的に増大する。
【００１０】
図５に本発明のトレンチ分離によるオフセットドレイン領域の幅の増大効果を詳述するための蛇行並列トレンチ列とドレイン電流経路との模式的斜視図および模式的平面図を示す。ＴＥＯＳ膜やＨＴＯ膜などの絶縁膜７で充填された蛇行並列トレンチ列８と下地のＳＯＩ埋め込み絶縁膜（ＳＯＩはＳｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒの略）３によって囲まれる蛇行オフセットドレイン領域を流れるドレイン電流経路（矢印）９によって、電流経路が最短距離を直線的に通る従来の電流経路よりも長くなるので、オフセットドレイン領域の幅（電流経路方向の長さ）が増大する。具体的には、本発明による蛇行並列トレンチ列８によるｎ-型オフセットドレイン領域５中を通る電流経路９は、図６（ａ）に示されるようにトレンチ列８を１２０度の角度の屈曲部１０として蛇行形状にさせることにより、合わせて２５μｍ＋１０μｍ＋２５μｍとして６０μｍの電流経路９の長さ（すなわち、ｎ-型オフセットドレイン領域５の幅）を確保すると共に、平面的には３５μｍのｎ-型オフセットドレイン領域５の幅に縮小できる。さらに、図６（ａ）で、両端矢印で示すようにトレンチ列８の間隔４μｍについても、屈曲した狭いところではその２分の１の２μｍに縮小されて電気抵抗が大きくなる。従って、電気抵抗を小さくする必要があるならば、図７に示すようにトレンチ列８の深さを（ａ）に示す前記１０μｍから（ｂ）の１５μｍに増大させる（同時にＳＯＩ層（表面層）の厚さも１５μｍにする必要がある）ことによってｎ-型オフセットドレイン領域５中の電流経路９は深さ方向にも拡大されるので、電流経路が狭くなることによる抵抗増加に関しても大きな支障はなく、むしろオン抵抗を低減することもできる。
【００１１】
しかし、トレンチ列８の蛇行の程度は、屈曲部１０における電界集中を緩和するためには、図６（ｂ）に示されるように、６０μｍの長さの電流経路を確保して、平面におけるオフセットドレイン領域幅を３０μｍに縮小するように、屈曲部１０の角度を６０度程度にすることが限界であり、屈曲部１０または曲率部（図示せず）の屈曲角度または曲率を６０度以下に小さくしすぎることは避けた方がよい。
図８は、本発明にかかる耐圧７００ＶのＬＤＭＯＳＦＥＴを形成する場合について、蛇行オフセットドレイン領域を形成するための主要なプロセス工程を示す半導体基板の要部斜視図である。図８において、（ａ）に示すシリコンサブストレート２と埋め込み絶縁膜３とｐ型ＳＯＩ層（表面層）４からなるＳＯＩ半導体基板１の、厚さ１０μｍのｐ型ＳＯＩ層（表面層）４の表面に、（ｂ）に示すように、ＳｉＯ2膜などによって前記図６（ａ）に示したパターンのトレンチエッチングマスク開口部８−１を形成する。次に（ｃ）に示すように下地のＳＯＩ層４の表面から、周知のドライエッチングによる異方性エッチングなどにより埋め込み絶縁膜３に達する深さの並列トレンチ列８を形成する。次に前記トレンチエッチングマスク酸化膜を除去し、ソース／ゲート／ドレインが形成される領域を酸化膜などでマスクし、（ｄ）に示されるように気相拡散により蛇行並列トレンチ側壁にリンをドープ後、熱拡散を行ってリンを押し込み、ｎ-型オフセットドレイン領域５となる均一な不純物濃度２×１０15ｃｍ-3のｎ-型シリコン領域を形成する。次に、（ｅ）に示すようにＬＰ−ＣＶＤ（減圧ＣＶＤ）によって並列トレンチ列８内にＴＥＯＳ膜やＨＴＯ膜などの酸化膜からなる絶縁膜７を充填させる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で並列トレンチ列８内部以外のウエハ表面に成膜された絶縁膜を除去する。その結果、絶縁膜７で充填された並列トレンチ列８と、底部を埋め込み絶縁膜３で囲まれた平面蛇行形状のＳＯＩ層（表面層）４からなる複数の分割ｎ-型オフセットドレイン領域５が形成される。その後、ｎ+型ソース領域１３とｎ+型ドレイン領域を形成後、ｎ+型ソース領域１３表面とｎ-型オフセットドレイン領域５表面に挟まれたｐ型ＳＯＩ層（表面層）４をチャネル領域としてチャネル領域表面にゲート酸化膜１１を介して形成されるゲート電極６からなるＭＯＳゲート構造を形成する。この際、ゲート絶縁膜１１とゲート電極６の形成後に、ゲート電極をマスクにして自己整合的にｐ型チャネル領域とｎ+型ソース領域、ｎ+型ドレイン領域を形成することもできる。このようにして、ＬＤＭＯＳＦＥＴの作製が終了する（ｆ）。
【００１２】
この図８では、トレンチ内をＳｉＯ2膜（ＴＥＯＳ膜、ＨＴＯ膜）で充填させているが、充填材はこれに限定されるものではなく、ボロンなどのｐ型のドーパントがドーピングされたエピタキシャルシリコンやポリシリコンで充填することにより電流が実質的に流れなくする材料にしてもよい。また、図８では蛇行並列トレンチ列８の間隔が広く、オフセットドレイン領域５内を屈曲せずに直進できるように見えるが、これは図８が模式的に描かれているためで、実際の蛇行並列トレンチ列８の間隔は狭いところで、２μｍであるので、ドレイン電流が屈曲せずに直進できることは無い。前記プロセスフローの説明では、半導体基板１としてはＳＯＩ基板を用いたが、ＳＯＩ基板に限定されるものではなく、ｐ型のシリコンサブストレート２上にｎ型エピタキシャルシリコン層を前記表面層４として形成したものを半導体基板１としてもよい。この場合は、ソース領域／ドレイン領域／ＭＯＳゲート構造については、図２と同様に形成することができる。
さらに、前記図８に示すプロセスフローでは、ＳＯＩ層（表面層）４に蛇行並列トレンチ列８を形成してからｎ-型オフセットドレイン領域５を形成したが、先にＳＯＩ層（表面層）４をオフセットドレイン領域とするｎ-型不純物濃度になるように形成後、前記蛇行並列トレンチ列８を形成してもよい。
【００１３】
さらに、以上の本発明にかかる実施例では、ＬＤＭＯＳＦＥＴについて説明したが、ＩＧＢＴにも適用することができる。図１−２に示すように、前記図１−１（ｂ）において、ｎ+型ドレイン領域１２をｐ+型コレクタ領域１３に変更し、ｎ+型ソース領域１３をｎ+型エミッタ領域とみなせば、横型ＭＯＳ半導体装置の一種である横型ＩＧＢＴとすることができる。前記ｐ+型コレクタ領域１３への変更以外は図１−１を参照して説明した本発明にかかるＬＤＭＯＳＦＥＴと同様にして作製することができるので、再度、同様の説明を繰り返すことを避けるため、詳細な製造方法の説明は省略する。図１−２の符号についても、図１−１と同符号は同様の機能領域を示すものとする。
この発明は、上記のように構成されているので、次のような効果を奏する。従来の高耐圧トレンチ横型ＭＯＳＦＥＴや横型ＩＧＢＴのように、広い幅のオフセットドレイン領域を短縮させるために必要な幅が広いトレンチもしくは深いトレンチを形成しなくても、幅が狭く、深さが浅いトレンチでもオフセットドレイン領域の幅を確保したまま、オフセットドレイン領域占有面積を低減することができる。幅広いトレンチが必要ないので、トレンチ充填に必要な成膜膜厚を低減できる。従来のオフセットドレイン領域は、２次元的な電流経路であったが、本発明によれば、３次元的にドレイン電流経路の断面積の増大ができるので、オン抵抗を低減することができる。オン抵抗が低減できるので、トレンチ深さを前記図３に示すトレンチのように極端に深くする必要はなく、コストが低減できる。
【図面の簡単な説明】
【００１４】
【図１−１】本発明の実施例１にかかるＬＤＭＯＳＦＥＴのオフセットドレイン領域の拡大斜視図（ａ）、Ａ−Ａ'断面図（ｂ）、要部平面図（ｃ）である。
【図１−２】図１−１の（ｂ）に対応する、本発明の実施例１にかかる横型ＩＧＢＴのオフセットドレイン領域のＡ−Ａ'断面図である。
【図２】従来の７００Ｖ−ＬＤＭＯＳＦＥＴの要部断面図である。
【図３】従来のトレンチ７００Ｖ−ＬＤＭＯＳＦＥＴの要部断面図である。
【図４】従来のオフセットドレイン領域を構成するドレインを説明する模式的断面図である。
【図５】本発明にかかる、トレンチ分離による蛇行オフセットドレイン領域を示す模式的斜視図と模式的平面図である。
【図６】本発明にかかる、トレンチ分離による蛇行オフセットドレイン領域の模式的拡大平面図である。
【図７】本発明にかかる、トレンチ分離による蛇行オフセットドレイン領域を示す模式的斜視図である。
【図８】本発明の実施例１にかかるＬＤＭＯＳＦＥＴのオフセットドレイン領域の製造方法を説明するための主要な製造工程を示す半導体基板の要部斜視図である。
【符号の説明】
【００１５】
１    半導体基板
２    シリコンサブストレート、半導体支持基板
３    埋め込み絶縁膜
４    ＳＯＩ層、表面層
５    オフセットドレイン領域
６    ゲート電極
７    絶縁膜、電流阻害材料
８    トレンチ列
８−１    トレンチエッチングマスク開口部
９    電流経路、ドレイン電流経路
１０  屈曲部
１１  ゲート酸化膜
１２  ｎ+型ドレイン領域
１３  ｎ+型ソース領域
１４  ｐ+型コレクタ領域
１５  ｎ+型エミッタ領域。
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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