(57)【要約】【課題】高速シリアルデータ受信装置の入力ＡＣ特性をテストする際に、ユーザが要求する仕様に準拠したＡＣＳｐｅｃを設定し、Ｐａｓｓ，Ｆａｉｌ判定ができる高速シリアルデータ受信装置とテスト方法並びに半導体集積回路を提供する。【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期してシリアルデータをパラレルデータに変換する高速シリアルデータ受信装置１００であって、クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるＰＬＬ１０７と、クロック信号によりシリアルデータをサンプリングしパラレルデータに変換する変換器１０６と、シリアル入力信号のＡＣＳｐｅｃ値を選択する回路１０９と、Ｓｐｅｃ分解能を決定する分解能選択回路１１０とを設け、通常シリアルデータとクロックの位相関係を制御することなく、ＡＣ特性を検査することが可能となる。【選択図】図１
2009103567.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるＰＬＬと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換するシリアル／パラレル変換器と、シリアル入力信号のＡＣＳｐｅｃ値を選択する選択回路と、該Ｓｐｅｃ分解能を決定する分解能選択回路とを設けており、通常シリアルデータとクロックの位相関係を制御することなく、ＡＣ特性を検査することが可能となる高速シリアルデータ受信装置。
【請求項２】
位相が異なる複数クロック信号発生手段は、ＰＬＬに代表される位相同期ループ回路からなる請求項１記載の高速シリアルデータ受信装置。
【請求項３】
ＡＣテストの分解能選択回路は、上記位相が異なる複数のクロック信号を作成する信号発生手段を持つＰＬＬを構成するＶＣＯを制御することで、分解能を選択できる請求項１又は２に記載の高速シリアルデータ受信装置。
【請求項４】
上記ＡＣ特性は複数クロックの信号発生器を構成するＰＬＬのＶＣＯのＤｅｌａｙ素子の段数Ｎにより可変にでき、その分解能はクロック周期ＴのＴ／２Ｎとなる請求項１〜３のいずれか１項に記載の高速シリアルデータ受信装置。
【請求項５】
Ｓｐｅｃ選択回路は、上記ＰＬＬで作成された位相が異なる複数のクロック信号から所望する位相の信号を選択する請求項１〜４のいずれか１項に記載の高速シリアルデータ受信装置。
【請求項６】
請求項１〜４のいずれか１項に記載の高速シリアルデータ受信装置を半導体上に実現した半導体集積回路。
【請求項７】
シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置におけるテスト方法であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成することと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換することと、シリアル入力信号のＡＣＳｐｅｃ値を選択することと、Ｓｐｅｃ分解能を決定することとを含み、通常シリアルデータとクロックの位相関係を制御することなく、ＡＣ特性を検査することが可能となる高速シリアルデータ受信装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルデータデータ受信装置とテスト方法並びに半導体集積回路に関し、特にＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：低電圧差動信号）受信装置、ＬＶＤＳ受信方法、ＬＶＤＳデータ伝送システム、および半導体装置のテスト方法に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置やプラズマディスプレイパネルをはじめとするフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステムなどに、情報処理装置からデジタル画像情報を伝送するシステムとして、例えば、図１０に示すようなデータ伝送システムが公知である。
上記表示装置などへのデジタル画像情報の伝送手段として、１対または複数対の線を用いたＬＶＤＳ伝送技術が知られている。図１０のデータ伝送システムでは、ＬＶＤＳケーブルを用いて、一方の情報処理装置（送信器（ＬＶＤＳＴｘ）５００）側から他方の情報処理装置（受信装置（ＬＶＤＳＲｘ）６００）側へ向けて、データ転送が行われている。
この場合、送信器５００は、入力したクロック信号をＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ）回路５０２にて逓倍する。そして、逓倍したクロック信号に基づいて、入力した映像情報などのパラレル伝送データ（以下、パラレルデータとする）を、パラレル／シリアル変換部（Ｐａｒａｌｌｅｌ／ＬＶＤＳ）５０１にてシリアル伝送データ（以下、シリアルデータとする）に変換する。
そして、送信器５００は、入力したクロックのままのクロック信号、および、変換したシリアルデータを、チャンネル毎（図１０に示す例ではチャンネルＣＬＫ，Ａ〜Ｄ）に、ドライバ、ケーブル、レシーバの順に介して受信器６００に伝送する。
受信器６００は、受信したクロック信号をＰＬＬ回路６０２にて逓倍する。そして、逓倍したクロック信号に基づいて、シリアルデータをシリアル／パラレル変換部（ＬＶＤＳ／Ｐａｒａｌｌｅｌ）６０１にてパラレルデータに変換する。
ここで、シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目（先頭位置）を判別する必要がある。そこで、この判別のための情報を与えるのが受信したクロック信号である。つまりは、クロックの一周期が単位データ列の長さに対応しているので、クロックの立ち上がり（または立ち下がり）のタイミングと、シリアルデータの各データ列の先頭位置とは一定の時間間隔が保たれている。
このため、受信したクロックの立ち上がり（または立ち下がり）により、シリアルデータの各データ列の先頭位置を知ることができる。これにより、ビットずれを起こすことなくパラレルデータへと変換することができる。
【０００３】
しかしながら、このＬＶＤＳクロックとＬＶＤＳデータ信号は、伝送系の影響によるＳＫＥＷが発生する。したがって、これら信号を受信する高速シリアルデータ受信装置は、ＳＫＥＷ耐性が大きい、すなわちＳＫＥＷマージンが大きいことが望まれる。しかしながら、このＳＫＥＷマージンはｐｓオーダーであり、本ＳＫＥＷマージンをＳＰＥＣ通りにテストし、出荷することが重要となる。
ＬＶＤＳ受信装置は、この入力クロックとシリアルデータ間のＳＫＥＷ値がどれだけまで存在しても正常に受信できるかのＳＫＥＷマージン値を規定する必要がある。また、このＳＫＥＷマージンの大小によってＬＶＤＳ受信装置の性能が左右される。
このＳＫＥＷマージンを検査するには、ＬＳＩテスタからＬＶＤＳクロックとＬＶＤＳデータを発生させ、このＬＶＤＳクロックもしくはＬＶＤＳデータのいずれかの位相を変化させていき、どの程度までのＳＫＥＷに耐えられるかを試験する必要がある。しかもこのＳＫＥＷマージンは１００ｐｓ以下の分解能が求められており、昨今代表的なＬＶＤＳ受信装置のＳＫＥＷマージンのＳＰＥＣは約４００ｐｓ以上の規定となっていることからも１００ｐｓ以下の分解能が必須である。
しかしながら、近年ＬＶＤＳ動作速度の向上に伴い、ＬＶＤＳ受信装置をテストするためには、高速なＬＳＩテスタが必要となっている。本高速動作に対応したＬＳＩテスタの導入は高価であり、デバイス開発におけるコストアップの一因となっている。また、高速、１００ｐｓ以下の高分解能のＬＳＩテスタを導入したとしても製造ラインにおいて安定したテストを実施できる保証はない。
【０００４】
これらの問題点を改善するために、ＰＬＬを構成するＶＣＯのタップ出力を利用し、入力信号を高分解に制御して高速シリアルデータ受信装置のセットアップ・ホールドを測ることなく、高速シリアルデータ受信装置のＡＣ特性をテストすることが可能となる。
また、ＬＳＩテスタなどの外部装置によって行われていたテストを、半導体集積回路内部の専用回路によって行うＢＩＳＴ（built-in self test）手法が一般的になっている。参考文献として特許文献１がある。
【０００５】
また、別の関連する技術として特許文献２にシリアルデータを転送する高速インターフェース回路において高速動作が可能なＬＳＩテスタによらなくても高精度のＡＣテストを行うことができる半導体集積回路が開示されているが、この半導体集積回路は高速シリアルデータ送信装置（パラレル／シリアル変換回路）が正常に動作しているかどうかをテストする、すなわちパラレル／シリアル変換機能をテストしているだけであって、且つ送信手段の動作試験を行う手段の提供であり、送信装置（パラレル／シリアル変換）から送信されたシリアルデータを受信する高速シリアルデータ受信（シリアル／パラレル変換）装置の入力基準信号ＣＫ対ＤＡＴＡ間のスキューマージン（Setup-Time, Hold-Time）ＳＰＥＣを考慮して高精度にテストすることは出来ない。また、差動出力回路の以前の箇所で試験を行っていることから、本来ＡＣを規定すべき高速シリアルデータ（ＬＶＤＳ）に対して試験しているとはいえない。つまり、差動信号出力回路部は試験されていないことになる。
【特許文献１】特開２００２−６００３号公報
【特許文献２】特開２００７−１５５６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高価な高速高分解能のＬＳＩテスタを導入することなく、高速シリアルデータ受信装置の最重要特性であるＳＫＥＷマージンを簡易的な回路で、ユーザ仕様に応じて分解能、Ｓｐｅｃを設定しＰａｓｓ、Ｆａｉｌ判定ができることを最大の特長とする。
また、ＢＩＳＴのような専用回路は、本来の動作とは無関係の冗長的な回路であることが多く、また、規模も膨大となる回路も多く製造コストを考慮すると効率的ではないが、本発明は、出来るだけ本来の動作に基づいた回路を使用し、簡易的な回路で高速シリアルデータ受信装置の入力ＡＣマージンをテストできる高速シリアルデータ受信装置とテスト方法並びに半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段を備えるＰＬＬと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換するシリアル／パラレル変換器と、シリアル入力信号のＡＣＳｐｅｃ値を選択する選択回路と、該Ｓｐｅｃ分解能を決定する分解能選択回路とを設けており、通常シリアルデータとクロックの位相関係を制御することなく、ＡＣ特性を検査することが可能となる高速シリアルデータ受信装置である。
【０００８】
また、本発明は、位相が異なる複数クロック信号発生手段は、ＰＬＬに代表される位相同期ループ回路からなる高速シリアルデータ受信装置である。
【０００９】
そして、本発明は、ＡＣテストの分解能選択回路は、上記位相が異なる複数のクロック信号を作成する信号発生手段を持つＰＬＬを構成するＶＣＯを制御することで、分解能を選択できる高速シリアルデータ受信装置である。
【００１０】
更に、本発明は、上記ＡＣ特性は複数クロックの信号発生器を構成するＰＬＬのＶＣＯのＤｅｌａｙ素子の段数Ｎにより可変にでき、その分解能はクロック周期ＴのＴ／２Ｎとなる高速シリアルデータ受信装置である。
【００１１】
また、本発明は、Ｓｐｅｃ選択回路は、上記ＰＬＬで作成された位相が異なる複数のクロック信号から所望する位相の信号を選択する高速シリアルデータ受信装置である。
【００１２】
そして、本発明は、上記高速シリアルデータ受信装置を半導体上に実現した半導体集積回路である。
【００１３】
更に、本発明は、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置におけるテスト方法であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成することと、上記クロック信号により上記シリアルデータをサンプリングしパラレルデータに変換することと、シリアル入力信号のＡＣＳｐｅｃ値を選択することと、Ｓｐｅｃ分解能を決定することとを含み、通常シリアルデータとクロックの位相関係を制御することなく、ＡＣ特性を検査することが可能となる高速シリアルデータ受信装置のテスト方法である。
【発明の効果】
【００１４】
本発明によれば、高速シリアルデータ受信装置の入力ＡＣ特性をテストする際に、高価なＬＳＩテスタにて入力されるクロック、データの位相タイミングを制御してテストすることなく、ユーザが要求する仕様に準拠したＡＣＳｐｅｃを設定し、Ｐａｓｓ，Ｆａｉｌ判定ができるようになる。
【発明を実施するための最良の形態】
【００１５】
本発明を実施するための最良の形態を説明する。
本発明の第１の観点に係るものは、シリアルデータ及びクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換する高速シリアルデータ受信装置にあって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を生成する信号発生手段とが該記クロック信号によりシリアルデータをサンプリングしパラレルデータに変換器を備え、複数のクロック信号から所望の信号を選択し使用することで、外部から入力されるクロックとデータの位相関係を制御することなく、高速シリアルデータ受信装置の入力ＡＣ特性を検査することができるテスト方法に関することにある。
【００１６】
上記入力クロック信号をデータ信号を制御することなく、ＡＣ特性を検査できるテスト方法は、該記位相が異なる複数のクロック信号を生成する信号発生手段でＡＣ特性分解能を設定制御できるようにすることで、様々なユーザ仕様に対応可能となる。
【００１７】
分解能の選択方法は、該記位相が異なる複数のクロック信号を生成する信号発生手段をＰＬＬに代表される位相同期ループ回路とすることで、これを構成するＶＣＯのＤｅｌａｙ素子の段数を可変にしておき、段数を制御することで様々な分解能を選択することが可能となり、様々なユーザ仕様に対応可能とすることで、課題を解決することができる。
【００１８】
図１に本発明に係る実施の形態であるＬＶＤＳ受信装置の構成図を示す。図１に示す回路は、差動レシーバ回路１０１〜１０５、位相同期ループ回路（以降ＰＬＬと呼ぶ）１０７、シリアル／パラレル変換回路１０６、分解能選択部１１０、ＡＣＳｐｅｃ選択回路１０９を有する。
差動レシーバ回路１０１〜１０４は、差動信号として伝送されるデータ信号ＬＡ〜ＬＤを受信し、差動信号をＣＭＯＳ信号に変換するものである。差動レシーバ回路１０５は、差動信号をして伝送されるクロック信号ＬＣＫを受信し、差動信号をＣＭＯＳ信号のクロックに変換するものである。
ＰＬＬ回路１０７は、差動レシーバ回路１０５から出力されるクロック信号に同期したクロックを生成する。本クロックは、シリアル／パラレル変換回路１０６へ供給され、シリアル／パラレル変換用のクロックとして使用される。
【００１９】
図２は、ＰＬＬ回路の構成の一例を示す図である。ＰＬＬ回路は、位相比較器２２１、チャージポンプ２２２、ＬＰＦ２２３、ＶＣＯ２２４および分周器２２５により構成される。
位相比較器２２１は、基準信号ＣＫと分周器からの帰還信号ＦＰとの間の位相差を検出する。そして検出結果に応じてＶＣＯ２２４の発振周波数を上昇する制御信号ＵＰ、または下降させる制御信号ＤＮをチャージポンプ２２２に出力する。
詳細には、基準信号ＣＫに対して帰還信号ＦＰが遅延している時には、位相比較器２２１は、ＶＣＯ周波数を上昇させる制御信号ＵＰを位相差に相当する期間出力する。反対に基準信号ＣＫに対して帰還信号ＦＰが進んでいる時は、位相比較器２２１は、ＶＣＯ２２４の発振周波数を下降させる制御信号ＤＮを位相差に相当する期間出力する。よって位相比較器２２１は、入力される２つの信号ＣＫ、ＦＰの位相差をパルス幅に変換した信号を、チャージポンプ２２２に出力する。
チャージポンプ２２２は、位相比較器２２１からの制御信号ＵＰおよびＤＮをアナログ信号に変換する。そして、その出力信号ＣＰＯをＬＰＦ２２３に通して、制御電圧ＶｃとしてＶＣＯ２２４に供給する。
ＬＰＦ２２３は抵抗およびコンデンサにより構成される。ＬＰＦ２２３は、チャージポンプ２２２からの出力信号に含まれるスイッチングノイズなどを低減する目的、フィードバックループを安定化する目的により用いられる。
ＶＣＯ２２４は、発振周波数に応じて、ＰＬＬ回路に出力する複数の位相に異なったクロックを作成する。なお、ＶＣＯ２２４の詳細な構成については、後述する。
ＶＣＯ２２４の出力信号は、図１に示すＰＬＬ回路１０７の出力信号ＣＬＫＯＵＴとして出力されるとともに、分周器２２５に送付され帰還信号ＦＰとして位相比較器２２１に入力される。
その際、ＶＣＯ２２４の出力信号は、分周器２２５にて１／Ｎの周波数へ変換される。これにより、帰還信号ＦＰと出力信号との周波数の関係は、ＶＣＯ２２４の出力信号をＦｃとすると以下の式(１)にて表現される。分周器２２５については、分周比の設定変更は可能である。
ＦＰ＝ｆｏ / Ｎ・・・  （１）
また、ＰＬＬ回路１０７は、ＣＫ＝ＦＰとなるように制御信号Ｖｃを制御する。このため、出力信号ｆｏは、以下の式（２）のように表現される。すなわち、基準信号ＣＫに対してＮ倍の周波数信号ｆｏがＰＬＬ回路から出力されることになる。
ｆｏ＝Ｎ×ＣＫ・・・  （２）
【００２０】
続いて前述したＶＣＯ２２４の詳細な構成について説明する。図３はＶＣＯの概略構成を示した回路図である。ＶＣＯ２２４は、図３に示すように、入力される制御電圧Ｖｃに応じて、発振周波数が変化するＭ段のリング発振器（Ｍ：奇数）を備えた構成である。
本発明では、Ｍ段のリング発振器を構成するＭ個のインバータ素子の各タップから出力される信号Ｐｈｉ１〜Ｐｈｉ（Ｍ）をＰＬＬ回路１０７の出力として利用している。また出力信号ｐｈｉ１がＶＣＯ２２４の出力信号ｆｏとなる。
上記構成より、ＰＬＬ回路１０７の出力となる出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は基準信号ＣＫの分周比（Ｎ）倍の周波数となる。そして基準信号ＣＫの周期をＴとすると、それぞれの位相は、Ｔ／（Ｎ・Ｍ）ずつ遅延した出力信号となる。すなわち、出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は、ＰＬＬ回路１０７から出力される位相の異なる複数のサンプリングクロックとなる。
【００２１】
Ｓｐｅｃ選択部１０９は、ＭＵＸで構成するＰＬＬ回路１０７の出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）が入力され、分解能設定信号であるＳ＿ｓｉｇ信号に応じて所望するＰＬＬ回路１０７の出力信号Ｐｈｉ１〜ｐｈｉ（Ｍ）を選択し、シリアル／パラレル変換器１０６へ送信する。
【００２２】
分解能選択部１１０は、図３に示すように、ＰＬＬ回路１０７を構成するＶＣＯ２２４の段数を設定するもので、分解能設定信号Ｒ＿Ｓｉｇにより制御される。
分解能選択部１１０は、ＶＣＯ２２４を構成するＤｅｌａｙ素子の段数をＮ２とすると、次式で分解能を定義することができる。クロック周期をＴとすると、
分解能＝Ｔ／２Ｎ２
したがって、分解能選択部１１０をＲ＿Ｓｉｇ信号で制御を行うことで、分解能を自由に設定することが出来る。
【００２３】
これまで、本発明における実施の形態の図１を構成する各部について説明を行ってきたが、これらを組み合わせた本発明の実施例についてさらに詳しく説明を行う。
【００２４】
本実施例について、ＬＶＤＳシリアルデータbitを７bit構成とした例を図４に示す。
本実施例の構成は、ＬＶＤＳ（データ）受信部３００、ＬＶＤＳ（クロック）受信部３０１、シリアル／パラレル変換回路３０２、Ｓｐｅｃ選択回路３０３、Ｓｔｒｏｂｅ作成回路３０４、ＰＬＬ回路３０５を有する。
【００２５】
ＬＶＤＳ入力データは１対として、動作について以下に説明する。
ＬＶＤＳデータＬＡ＋／−、ＬＶＤＳクロックＬＣＫ＋／−が図５に示すマッピングで入力される。ＬＶＤＳ受信部３００、３０１では、ＬＶＤＳデータ（差動信号）をＣＭＯＳデータ（単一信号）に変換する。ＣＭＯＳ信号に変換されたおのおののＤａｔａ、ＣＫ信号はそれぞれシリアル／パラレル変換回路３０２、ＰＬＬ回路３０５へ供給される。
【００２６】
ＰＬＬ回路３０５は、位相比較器、チャージポンプ、ＬＰＦ、ＶＣＯ及び分解能選択回路からなり、ＶＣＯの各タップの出力がＳｔｒｏｂｅ作成回路３０４へ接続される。Ｓｔｒｏｂｅ作成回路３０４ではＰＬＬ回路３０５から出力される信号から、位相が異なる複数のＳｔｒｏｂｅ信号ｐｈｉ１〜ｐｈｉ２８を作成し、Ｓｐｅｃ選択回路３０３へ供給する。Ｓｐｅｃ選択回路３０３では、入力されるｐｈｉ１〜ｐｈｉ２８の信号からシリアル／パラレル変換回路用のサンプリング信号を選択しシリアル／パラレル変換回路３０２へ供給する。このサンプリング信号で入力されるシリアルデータＤａｔａをパラレルデータに変換し、変換された出力データを判定部３０６で判定する。
【００２７】
図４で示す実施形態図は、ＰＬＬ回路を構成するＶＣＯのオシレータ素子の段数を１４段とし、分解能選択回路３０５の入力には、ＶＣＯを構成するオシレータ素子の１４段目のタップ出力と７段目のタップ出力が入力され、Ｒ＿ｓｉｇ信号で制御する構成をとる。分解能選択回路は、Ｒ＿ｓｉｇにより入力される信号３０５ａまたは信号３０５ｂを選択し、信号として、位相比較器のフィードバック信号とオシレータ素子の初段と接続される。Ｒ＿ｓｉｇは構成例として、Ｒ＿ｓｉｇ＝［１］で信号３０５aを選択、Ｒ＿ｓｉｇ＝［０］で信号３０５ｂを選択するようなＭＵＸで実現できる。今、Ｒ＿ｓｉｇ＝［１］で信号３０５ａを選択する構成で本実施例のＰＬＬ動作を説明する。
ＬＶＤＳ受信部３０１から基準信号ＣＫが入力され、ＰＬＬが基準信号ＣＫの立ち上がりエッジに対してＬｏｃｋ動作するとして、ＰＬＬがＬｏｃｋした状態でのＶＣＯリングオシレータ素子のタップ出力タイミングは図５のようになる。
Ｔａｐ１の出力と基準信号ＣＫ（周期Ｔ）が立ち上がりエッジでＬｏｃｋする。Ｔａｐ２はＴａｐ１に対してＴ／２８遅れて位相反転した出力となる。同様にＴａｐ３はＴａｐ２に対してＴ／２８遅れてＴａｐ２に対して位相が反転した出力となる。Ｔａｐ１に対しては、２Ｔ／２８遅れて同位相になる。以下同様に図５に示すようなタイミングとなる。
このようなタイミングでＴａｐ１〜Ｔａｐ１４出力はＳｔｒｏｂｅ作成回路に出力され、Ｓｔｒｏｂｅ作成回路でエッジを揃えた形に整形される。Ｓｔｒｏｂｅ作成回路は、Ｄフリップフロップで構成することができ、ｐｈｉ１〜ｐｈｉ２８の信号として出力する。Ｔａｐ１、３、５、７、９、１１、１３は立ち上がりエッジ同期で、Ｔａｐ２、４、６、８、１０、１２、１４は立下りエッジ同期で整形される。Ｓｔｒｏｂｅ作成回路で出力は図６に示すようにｐｈｉ１〜ｐｈｉ２８のようになる。
【００２８】
Ｓｔｒｏｂｅ作成回路出力は、Ｓｐｅｃ選択回路３０３へ出力され、Ｓｐｅｃ選択回路はＳ＿ｓｉｇ信号で制御される。Ｓｐｅｃ選択回路３０３は、Ｓｔｒｏｂｅ作成回路３０４で生成された信号ｐｈｉ１〜ｐｈｉ２８から所望するＳｔｒｏｂｅを選択しシリアル／パラレル変換器３０２へ供給する。Ｓｐｅｃ選択回路３０３では、Ｒ＿ｓｉｇ信号によりシリアル／パラレル変換用のＳｔｒｏｂｅ信号を選択し、シリアル／パラレル変換器用ストローブとする。
このストローブ信号でシリアル／パラレル変換された出力は、判定部３０６にて期待値比較が行われる。
【００２９】
通常動作する場合は、ＬＶＤＳ data（シリアルデータ）のＤ１〜Ｄ７について、Ｓｐｅｃ選択回路３０３は、Ｄ１ストローブ信号として、ｐｈｉ３、Ｄ２ストローブ信号として、ｐｈｉ７、Ｄ３ストローブ信号として、ｐｈｉ１１、Ｄ４ストローブ信号として、ｐｈｉ１５、Ｄ５ストローブ信号として、ｐｈｉ１９、Ｄ６ストローブ信号として、ｐｈｉ２３、Ｄ７ストローブ信号として、ｐｈｉ２７を選択しシリアル／パラレル変換動作を行う。
【００３０】
つづいてＡＣテスト方法について説明する。通常動作時は、上記したＤａｔａＤ１：Ｄ７をｐｈｉ３、ｐｈｉ７、ｐｈｉ１１、ｐｈｉ１５、ｐｈｉ１９、ｐｈｉ２３、ｐｈｉ２７を選択し、シリアル／パラレル変換を行うが、Ｓｐｅｃ選択回路３０３にて、ｐｈｉ２、ｐｈｉ６、ｐｈｉ１０、ｐｈｉ１４、ｐｈｉ１８、ｐｈｉ２２、ｐｈｉ２６を選択し、シリアル／パラレル変換器３０２へ出力する。このＳｐｅｃ選択回路３０３で選択された信号を使用することで、通常動作時のストローブ信号ｐｈｉ３、ｐｈｉ７、ｐｈｉ１１、ｐｈｉ１５、ｐｈｉ１９、ｐｈｉ２３、ｐｈｉ２７に対して、Ｔ／２８時間だけ位相がマイナス側にシフトしたストローブ信号でシリアル／パラレル変換を行うことになるので、外部入力でＬＶＤＳＤａｔａをＴ／２８時間だけ位相シフトしてテスタより入力しているのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のＳＫＥＷマージンのＳｅｔｕｐ−Ｔｉｍｅ側をテストしていることになる。
このＳｐｅｃ選択回路３０３で選択されたストローブ信号ｐｈｉ２、ｐｈｉ６、ｐｈｉ１０、ｐｈｉ１４、ｐｈｉ１８、ｐｈｉ２２、ｐｈｉ２６にてシリアル／パラレル変換を行った出力結果を判定部３０６で期待値比較し、一致していれば、Ｔ／２８のｓｅｔｕｐ−ＴｉｍｅＡＣマージンが確保されていることを意味する。
【００３１】
また、このＳｐｅｃ選択回路３０３でｐｈｉ４、ｐｈｉ８、ｐｈｉ１２、ｐｈｉ１６、ｐｈｉ２０、ｐｈｉ２４、ｐｈｉ２８を選択しシリアル／パラレル変換器３０２へ出力する。このＳｐｅｃ選択回路３０３で選択された信号を使用することで、通常動作時のストローブ信号ｐｈｉ３、ｐｈｉ７、ｐｈｉ１１、ｐｈｉ１５、ｐｈｉ１９、ｐｈｉ２３、ｐｈｉ２７に対して、Ｔ／２８時間だけ位相がＤｅｌａｙした側にシフトしたストローブ信号でシリアル／パラレル変換を行うことになるので、外部入力でＬＶＤＳＤａｔａをｃｌｏｃｋに対してＴ／２８時間だけ進んだ位相タイミングで高速シリアル／パラレルデータ受信装置に入力したのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のＳＫＥＷマージンのＨｏｌｄ−Ｔｉｍｅ側をテストしていることにあたる。
このＳｐｅｃ選択回路３０３で選択されたストローブ信号ｐｈｉ４、ｐｈｉ８、ｐｈｉ１２、ｐｈｉ１６、ｐｈｉ２０、ｐｈｉ２４、ｐｈｉ２８にてシリアル／パラレル変換を行った出力結果を判定部３０６で期待値比較しＯＫであれば、Ｔ／２８のＨｏｌｄ−ＴｉｍｅＡＣマージンが確保されていることを意味する。
【００３２】
このように、Ｓｐｅｃ選択回路３０３で複数の位相の異なるストローブ信号より選択し、シリアル／パラレル変換器３０２に出力し、ここでシリアルパラレル変換を行うことで、本来高速シリアルデータ受信装置のＡＣマージンのテストを外部よりＬＳＩテスタからＬＶＤＳ入力信号の位相をシフトさせ測定を行うことと同様なことが、シリアルデータ受信装置内部で実現することができる。
【００３３】
また、外部より位相をシフトさせパターンを入力させることなく、入力するクロックとデータのタイミングのみ合わせたパターンのみ入力することで、高速シリアルデータ受信装置のＡＣマージン（Ｓｅｔｕｐ、Ｈｏｌｄ−Ｔｉｍｅ）マージンをＳ＿ｓｉｇ、Ｒ＿ｓｉｇでＳｐｅｃ選択回路と分解能選択回路を制御することで測定することが可能となる。
【００３４】
本説明では、測定分解能は、図４のように分解能選択回路で、ＶＣＯを構成するオシレータ素子の段数を、３０５ａ信号を選択し、１４段構成としているため、Ｔ／２８分解能となる。
このようにＡＣマージンテストの分解能については、ＶＣＯを構成するオシレータ素子の段数を増減させ、分解能選択回路で段数を制御しフィードバック信号を選択することでクロック周期をＴとし、オシレータ素子の段数をＮとすると、測定分解能はＴ／２×Ｎで設定することが可能である。
【００３５】
ここに説明してきた実施例では、ＶＣＯを構成するオシレータ素子の段数を１４段で説明を行ってきたが、これを２８段とすることでさらに分解能がクロック周期をＴとするとＴ／５６分解能とすることができる。
【００３６】
この実施例を図７に示し動作について詳細に説明を行う。図７で示す実施形態図は、ＰＬＬを構成するＶＣＯのオシレータ（Ｄｅｌａｙ）素子の段数を２８段とし、分解能選択回路の入力には、ＶＣＯを構成するオシレータ素子の２８段目のタップ出力と１４段目のタップ出力が入力され、Ｒ＿ｓｉｇ信号で制御する構成をとる。分解能選択回路は、Ｒ＿ｓｉｇにより入力される信号５０５ａまたは、信号５０５ｂを選択し、信号５０６ｃとして、位相比較器のフィードバック信号とオシレータ（Ｄｅｌａｙ）素子の初段と接続される。Ｒ＿ｓｉｇは構成例として、Ｒ＿ｓｉｇ＝［１］で信号５０５aを選択、Ｒ＿ｓｉｇ＝［０］で信号５０５ｂを選択するようなＭＵＸで実現できる。今、Ｒ＿ｓｉｇ＝［１］で信号５０５ａを選択する構成で本実施例のＰＬＬ動作を説明する。
基準信号ＣＫが入力されＰＬＬが基準信号ＣＫの立ち上がりエッジに対してＬｏｃｋ動作するとして、ＰＬＬがＬｏｃｋした状態でのＶＣＯリングオシレータ素子のタップ出力タイミングは図６のようになる。
Ｔａｐ１の出力と基準信号ＣＫ（周期Ｔ）が立ち上がりエッジでＬｏｃｋする。Ｔａｐ２はＴａｐ１に対してＴ／５６遅れて位相反転した出力となる。同様にＴａｐ３はＴａｐ２に対してＴ／５６遅れてＴａｐ２に対して位相が反転した出力となる。Ｔａｐ１に対しては、２Ｔ／５６遅れて同位相になる。以下同様に図８に示すようなタイミングとなる。
このようなタイミングでＴａｐ１〜Ｔａｐ２８出力はＳｔｒｏｂｅ作成回路５０４に出力され、Ｓｔｒｏｂｅ作成回路５０４でエッジを揃えた形に整形される。Ｓｔｒｏｂｅ作成回路５０４は、Ｄフリップフロップで構成することができ、信号Ｐｈｉ１〜５６として出力する。Ｔａｐ１、３、５、７、９、１１、１３は立ち上がりエッジ同期で、Ｔａｐ２、４、６、８、１０、１２、１４は立下りエッジ同期で整形される。Ｓｔｒｏｂｅ作成回路５０４の出力は図９に示すようにｐｈｉ１〜ｐｈｉ５６のようになる。
【００３７】
Ｓｔｒｏｂｅ作成回路出力は、Ｓｐｅｃ選択回路５０３へ出力され、Ｓｐｅｃ選択回路５０３はＳ＿ｓｉｇ信号で制御される。Ｓｐｅｃ選択回路５０３は、Ｓｔｒｏｂｅ作成回路５０４で生成された信号Ｐｈｉ１〜５６から所望するＳｔｒｏｂｅを選択しシリアル／パラレル変換器５０２へ供給する。Ｓｐｅｃ選択回路５０３では、Ｒ＿ｓｉｇ信号によりシリアル／パラレル変換用のＳｔｒｏｂｅ信号を選択しシリアル／パラレル変換器用ストローブとする。
このストローブ信号でシリアル／パラレル変換された出力は、判定部５０６にて期待値比較が行われる。
【００３８】
通常動作する場合は、ＬＶＤＳ data（シリアルデータ）のＤ１〜Ｄ７について、Ｓｐｅｃ選択回路５０３は、Ｄ１ストローブ信号として、Ｐｈｉ５、Ｄ２ストローブ信号として、Ｐｈｉ１３、Ｄ３ストローブ信号として、ｐｈｉ２１、Ｄ４ストローブ信号として、ｐｈｉ２９、Ｄ５ストローブ信号として、ｐｈｉ３７、Ｄ６ストローブ信号として、ｐｈｉ４５、Ｄ７ストローブ信号として、ｐｈｉ５３を選択しシリアル／パラレル変換動作を行う。
【００３９】
つづいてＡＣテスト方法について説明する。通常動作時は、上記したＤａｔａＤ１：Ｄ７をｐｈｉ５、ｐｈｉ１３、ｐｈｉ２１、ｐｈｉ２９、ｐｈｉ３７、ｐｈｉ４５、ｐｈｉ５３を選択し、シリアル／パラレル変換を行うが、Ｓｐｅｃ選択回路５０３にて、分解能を選択する。
【００４０】
本実施例では、Ｔ／５６分解能でのテストを実施するとして、ｐｈｉ４、ｐｈｉ１２、ｐｈｉ２０、ｐｈｉ２８、ｐｈｉ３６、ｐｈｉ４４、ｐｈｉ５２を選択し、シリアル／パラレル変換器５０２へ出力する。このＳｐｅｃ選択回路５０３で選択した信号を使用することで、通常動作時のストローブ信号ｐｈｉ５、ｐｈｉ１３、ｐｈｉ２１、ｐｈｉ２９、ｐｈｉ３７、ｐｈｉ４４、ｐｈｉ５２に対して、Ｔ／５６時間だけ位相がマイナス側にシフトしたストローブ信号でシリアル／パラレル変換を行うことになるので、外部入力でＬＶＤＳＤａｔａをＴ／５６時間だけ位相シフトしてテスタより入力しているのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のＳＫＥＷマージンのＳｅｔｕｐ−Ｔｉｍｅ側をテストしていることになる。
このＳｐｅｃ選択回路５０３で選択したストローブ信号ｐｈｉ４、ｐｈｉ１２、ｐｈｉ２０、ｐｈｉ２８、ｐｈｉ３６、ｐｈｉ４４、ｐｈｉ５２にてシリアル／パラレル変換を行った出力結果を判定部５０６で期待値比較し一致していれば、Ｔ／５６のｓｅｔｕｐ−ＴｉｍｅＡＣマージンが確保されていることを意味する。
【００４１】
また、このＳｐｅｃ選択回路５０３でｐｈｉ６、ｐｈｉ１４、ｐｈｉ２２、ｐｈｉ３０、ｐｈｉ３８、ｐｈｉ４６、ｐｈｉ５４を選択しシリアル／パラレル変換器５０２へ出力する。このＳｐｅｃ選択回路５０３で選択した信号を使用することで、通常動作時のストローブ信号ｐｈｉ５、ｐｈｉ１３、ｐｈｉ２１、ｐｈｉ２９、ｐｈｉ３７、ｐｈｉ４５、ｐｈｉ５３に対して、Ｔ／５６時間だけ位相がＤｅｌａｙした側にシフトしたストローブ信号でシリアル／パラレル変換を行うことになるので、外部入力でＬＶＤＳＤａｔａをｃｌｏｃｋに対してＴ／５６時間だけ進んだ位相タイミングで高速シリアル／パラレルデータ受信装置に入力したのと同様なタイミング状態で動作させることになるので、高速シリアルデータ受信装置のＳＫＥＷマージンのＨｏｌｄ−Ｔｉｍｅ側をテストしていることにあたる。
このＳｐｅｃ選択回路５０３で選択したストローブ信号ｐｈｉ６、ｐｈｉ１４、ｐｈｉ２２、ｐｈｉ３０、ｐｈｉ３８、ｐｈｉ４６、ｐｈｉ５４にてシリアル／パラレル変換を行った出力結果を判定部５０６で期待値比較しＯＫであれば、Ｔ／５６のＨｏｌｄ−ＴｉｍｅＡＣマージンが確保されていることを意味する。
【００４２】
このように、Ｓｐｅｃ選択回路で複数の位相の異なるストローブ信号より、選択しシリアル／パラレル変換器に出力し、ここでシリアルパラレル変換を行うことで、本来高速シリアルデータ受信装置のＡＣマージンのテストを外部よりＬＳＩテスタからＬＶＤＳ入力信号の位相をシフトさせ測定を行うことと同様なことが、シリアルデータ受信装置内部で実現することができる。
【００４３】
また、外部より位相をシフトさせパターンを入力させることなく、入力するクロックとデータのタイミングのみ合わせたパターンのみ入力することで、高速シリアルデータ受信装置のＡＣマージン（Ｓｅｔｕｐ、Ｈｏｌｄ−Ｔｉｍｅ）マージンをＳ＿ｓｉｇ、Ｒ＿ｓｉｇでＳｐｅｃ選択回路と分解能選択回路を制御することで測定することが可能となる。
【００４４】
本説明では、測定分解能は、図７のように分解能選択回路で、ＶＣＯを構成するオシレータ（Ｄｅｌａｙ）素子の出力３０５ａ信号を選択し、２８段構成としているため、Ｔ／５６分解能となる。図５の分解能選択回路で、５０５ｂ信号を選択し、１４段構成とした場合は、図４で説明した構成となり、Ｔ／２８分解能でＡＣマージンをテストすることができる。
【００４５】
このようにＡＣマージンテストの分解能については、ＶＣＯを構成するオシレータ（Ｄｅｌａｙ）素子の段数を増減させ、分解能選択回路で段数を制御しフィードバック信号を選択することでクロック周期をＴとし、オシレータ素子の段数をＮとすると、測定分解能はＴ／２×Ｎで設定することが可能である。
【００４６】
このように高速シリアルデータ受信装置において、ＰＬＬを備え、ＶＣＯを構成するオシレータ素子の段数を選択しフィードバック信号としてリングオシレータの初段の入力と位相比較器に供給する分解能選択回路を備え、ＰＬＬのオシレータ素子のタップ出力の複数の位相が異なるストローブ信号より所望のＡＣスペックに合致するテスト可能となるストローブ信号を選択しシリアル／パラレル変換回路へ供給するスペック選択回路を備えることで、高速シリアルデータ受信装置の入力ＡＣ特性をテストする際に、高価なＬＳＩテスタにて入力されるクロック、データの位相タイミングを詳細に制御してテストすることなく、ユーザが要求する仕様に準拠したＡＣＳｐｅｃを設定し、Ｐａｓｓ，Ｆａｉｌ判定ができるようになる。
【００４７】
また、これまで説明してきた実施の形態は、図３、図５のようにＬＶＤＳデータ入力を１ポートに限定しているが、これを図１のようにデータポートを複数とした場合でも本発明をそれぞれのポートに適用することで高速シリアルデータ受信装置をテスト可能となることは明らかである。
【図面の簡単な説明】
【００４８】
【図１】本発明の高速シリアルデータ受信装置の一実施の形態を示すブロック図である。
【図２】本発明の実施の形態のＬＶＤＳ受信装置におけるＰＬＬ回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるＰＬＬ回路のＶＣＯの構成を示す回路図である。
【図４】本発明の実施例を示すブロック図（ＬＶＤＳデータ１ｃｈ、分解能Ｔ／２８：Ｔは基準信号ＣＫ周期）である。
【図５】本発明の実施例におけるＰＬＬ出力（Ｔａｐ１〜１４）タイミング図である。
【図６】本発明の実施例における複数位相のストローブ信号（ｐｈｉ１〜２８）のタイミング図である。
【図７】本発明の実施例を示すブロック図（ＬＶＤＳデータ１ｃｈ、分解能Ｔ／５６：Ｔは基準信号ＣＫ周期）である。
【図８】本発明の実施例におけるＰＬＬ出力（Ｔａｐ１〜２８）タイミング図である。
【図９】本発明の実施例における複数位相のストローブ信号（ｐｈｉ１〜５６）のタイミング図である。
【図１０】従来のＬＶＤＳデータ伝送システムの概略を示す概略構成図である。
【符号の説明】
【００４９】
１  高速シリアルデータ受信装置
１０１〜１０５  差動レシーバ回路
１０６  シリアル／パラレル変換部
１０７  ＰＬＬ
１０８  データ判定部
１０９  Ｓｐｅｃ選択部
１１０  分解能選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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