(57)【要約】【課題】セルアレイ面積を小さくした三次元セルアレイ構造の抵抗変化メモリ装置を提供する。【解決手段】抵抗変化メモリ装置は、半導体基板と、半導体基板上に複数のメモリマットが二次元配列され、各メモリマットが第１の配線と第２の配線の交差部に可変抵抗素子を含む単位セルアレイを複数層積層して構成される三次元セルアレイと、前記半導体基板の前記三次元セルアレイ下に形成された読み出し／書き込み回路と、前記各メモリマットの端部に配置されて、各層の第１及び第２の配線をそれぞれ前記読み出し／書き込み回路に接続するためのビア配線が形成された第１及び第２のビア領域とを有し、前記第１の配線が前記第２の配線より長い場合に、前記第１のビア領域のビア配列数を前記第２のビア領域のそれより大きく設定した。【選択図】図１１
2009164480.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に複数のメモリマットが二次元配列され、各メモリマットが第１の配線と第２の配線の交差部に可変抵抗素子を含む単位セルアレイを複数層積層して構成される三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成された読み出し／書き込み回路と、
前記各メモリマットの端部に配置されて、各層の第１及び第２の配線をそれぞれ前記読み出し／書き込み回路に接続するためのビア配線が形成された第１及び第２のビア領域とを有し、
前記第１の配線が前記第２の配線より長い場合に、前記第１のビア領域のビア配列数を前記第２のビア領域のそれより大きく設定した
ことを特徴とする抵抗変化メモリ装置。
【請求項２】
半導体基板と、
前記半導体基板上に複数のメモリマットが二次元配列され、各メモリマットが第１の配線と第２の配線の交差部に可変抵抗素子を含む単位セルアレイを複数層積層して構成される三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成された読み出し／書き込み回路と、
前記各メモリマットの端部に配置されて、各層の第１及び第２の配線をそれぞれ前記読み出し／書き込み回路に接続するためのビア配線が形成された第１及び第２のビア領域とを有し、
前記第１のビア領域のビア配列数が第２のビア領域のそれより小さい場合に、前記第１の配線を前記第２の配線より短く設定した
ことを特徴とする抵抗変化メモリ装置。
【請求項３】
前記単位セルアレイは、前記第１の配線と第２の配線が各層間で互いに独立になるように積層されている
請求項１又は２のいずれかに記載の抵抗変化メモリ装置。
【請求項４】
前記単位セルアレイは、前記第１の配線と第２の配線の少なくとも一方を各層間で共有して積層されている
請求項１又は２のいずれかに記載の抵抗変化メモリ装置。
【請求項５】
前記単位セルアレイは、前記第１の配線と第２の配線の双方を各層間で共有して積層されている
請求項１又は２のいずれかに記載の抵抗変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化メモリ装置に係り、特にセルアレイを三次元配列して構成される抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ: Resistance RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ: Phase Change RAM）も含むものとする。
【０００３】
ＲｅＲＡＭの可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはパイポーラ型といわれる。もう一つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる（例えば、非特許文献１参照）。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線とワード線のクロスポイントに可変抵抗素子とダイオード等の整流素子を重ねることにより、セルアレイが構成できるからである。更にこの様なセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（例えば、特許文献１参照）。
【０００５】
三次元セルアレイ構造のＲｅＲＡＭにおいて、ワード線やビット線はビア配線を介してセルアレイ下地基板に形成される読み出し／書き込み回路に接続される。一方、ビット線やワード線のＣＲ遅延を一定範囲内に抑えるためには、メモリセルアレイを平面的に複数のメモリマットに分割することが必要になる。この場合、セルアレイ面積及びチップ面積を小さくするには、ビア配線のエリアペナルティを如何に抑えるかが問題になる。
【特許文献１】特表２００６−５１４３９２
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、セルアレイ面積を小さくした三次元セルアレイ構造の抵抗変化メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による抵抗変化メモリ装置は、
半導体基板と、
前記半導体基板上に複数のメモリマットが二次元配列され、各メモリマットが第１の配線と第２の配線の交差部に可変抵抗素子を含む単位セルアレイを複数層積層して構成される三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成された読み出し／書き込み回路と、
前記各メモリマットの端部に配置されて、各層の第１及び第２の配線をそれぞれ前記読み出し／書き込み回路に接続するためのビア配線が形成された第１及び第２のビア領域とを有し、
前記第１の配線が前記第２の配線より長い場合に、前記第１のビア領域のビア配列数を前記第２のビア領域のそれより大きく設定したことを特徴とする。
【０００８】
この発明の他の態様による抵抗変化メモリ装置は、
半導体基板と、
前記半導体基板上に複数のメモリマットが二次元配列され、各メモリマットが第１の配線と第２の配線の交差部に可変抵抗素子を含む単位セルアレイを複数層積層して構成される三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成された読み出し／書き込み回路と、
前記各メモリマットの端部に配置されて、各層の第１及び第２の配線をそれぞれ前記読み出し／書き込み回路に接続するためのビア配線が形成された第１及び第２のビア領域とを有し、
前記第１のビア領域のビア配列数が第２のビア領域のそれより小さい場合に、前記第１の配線を前記第２の配線より短く設定したことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、セルアレイ面積を小さくした三次元セルアレイ構造の抵抗変化メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
図１は、実施の形態によるＲｅＭＡＭの基本構造、即ち下地半導体基板１の読み出し／書き込み回路２とその上に積層された三次元（３Ｄ）セルアレイ３の構成を示している。
【００１２】
３Ｄセルアレイ３は、この例では４層のセルアレイＭＡ０〜ＭＡ３からなる。図２は、単位セルアレイＭＡの等価回路を示している。図示のようにワード線ＷＬとビット線ＢＬの交差部に、アクセス素子例えばダイオードＤｉと可変抵抗素子ＶＲが直列接続された抵抗変化型メモリセルＭＣが配置される。可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極なる構造を有し、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。
【００１３】
メモリセルは、好ましくは高抵抗状態を安定状態（リセット状態）とし、例えば２値データ記憶であれば、高抵抗状態と低抵抗状態（セット状態）とを利用する。その具体例は後述する。
【００１４】
単位メモリセルＭＣの積層構造は、例えば図３のようになる。それぞれビット線ＢＬ及びワード線ＷＬとなるメタル配線３１及び３２の交差部に、メモリセルＭＣを構成する可変抵抗素子ＶＲとアクセス素子Ｄｉが重ねて配置される。
【００１５】
基板１上の読み出し／書き込み回路２は例えば、３Ｄセルアレイの射影の真中に、センスデータを外部とやりとりするためのグローバルバス２１を、ワード線と並行するように配置し、これを挟んで両側にセンスアンプアレイ２２を配置し、更にセンスアンプアレイ２２の外側にセンスアンプ選択を行うマルチプレクサ２３を配置する。グローバルバス２１の一端は、クロスポイントセルのワード線を選択するデコード回路（ロウデコーダ）２４である。
【００１６】
各セルアレイのワード線ＷＬ及びビット線ＢＬと読み出し／書き込み回路２とを接続するためには、３Ｄセルアレイの少なくとも３辺に垂直配線（ビアコンタクト）が必要になる。例えば、ワード線ＷＬは、その一端側の辺に沿ってビアコンタクトを配置し、ビット線ＢＬはその両端部の２辺に沿ってビアコンタクトを配置する。
【００１７】
図１では、複数セルアレイをｚ方向に積層した一つの積層セルアレイブロックについて示しているが、実際には更にこの様な単位セルアレイブロック（以下、メモリマット或いは単にマットという）がワード線ＷＬの方向（ｘ方向）及びビット線ＢＬの方向（ｙ方向）に複数個配列される。
【００１８】
図４は、ビア領域を含めた一つのメモリマットＭＡＴのレイアウトを示している。図４に示すように、メモリマットＭＡＴのメモリセル部５０の寸法をＸ，Ｙ（Ｘ：ワード線長、Ｙ：ビット線長）、ワード線両端部に配置されるワード線ビア領域５１の幅ΔＸ及びビット線両端部に配置されるビット線ビア領域５２の幅ΔＹにより、メモリマットＭＡＴ及びこれを配列した３Ｄセルアレイ全体の面積が決まるので、これを最適設計することが必要になる。幅ΔＸ，ΔＹは、ビアの配列数で決まり、セルアレイ間で如何にビアを共有するかにより決まる。以下に詳細に説明する。
【００１９】
メモリマットの二次元配列を考える前に、図１では説明しなかったが、３Ｄセルアレイ内のビット線ＢＬ及びワード線ＷＬのセルアレイ間の共有状態と、ビット線ビア及びワード線ビアの数との関係について説明する。
【００２０】
まず、ビット線共有及びワード線共有の態様には、次の三種がある。（１）ビット線、ワード線共にセルアレイ間で共有しない“単純積層構造”の場合、（２）ビット線及ワード線共にセルアレイ間で共有して積層する“全共有積層構造”の場合、（３）ビット線又はワード線のいずれかをセルアレイ間で共有する“部分共有積層構造”の場合である。
【００２１】
そして、これらのビット線及びワード線の共有構造との関係で、ビアの共有構造が決まる。以下、そのビット線ビア及びワード線ビアの配列構造を具体的に説明する。なお以下において、ワード線方向に配列されるワード線ビアの数、或いはビット線方向に配列されるビット線ビアの数を、ビア配列数（或いは単にビア数）という。
【００２２】
また以下の説明では、セルアレイ層数を２Ｎとし、一つのワード線ビアを共有するセルアレイの数をｍ、一つのビット線ビアを共有するセルアレイの数をｎとする。ｎ，ｍは最大値がＮであり、ワード線及びビット線の共有構造によって、その大小関係が決まる。
【００２３】
［単純積層構造の場合］
ワード線、ビット線のいずれか一方を隣接セルアレイの間で共有すれば、他方はそれらの隣接セルアレイの間で独立でなければならない、という基本的な関係がある。例えば、各層ワード線を一つのビアで共通接続したとすると、ビット線については各層ごとに独立のビアを用意することが必要になる。
【００２４】
図５は、単純積層構造の場合について、メモリマットのワード線ＷＬに沿った断ｘ−ｚ断面及びビット線ＢＬに沿ったｙ−ｚ断面と共に、ワード線及びビット線のビア構造例を示している。ここでは、ワード線ビア領域５１が一列のビアのみ、即ち一断面でのすべての層のワード線ＷＬが共通ビアを介して下地基板に接続され、ビット線ビア領域５２には、各層のビット線が別々に用意された４列のビアを介して下地に接続される様子を示している。
【００２５】
この単純積層構造の場合、一般にはワード線ビア領域５１は、２Ｎ／ｍ個のビア配列、ビット線ビア領域５１は２Ｎ／ｎ個のビア配列となり、ｍｎ＝２Ｎである。図５の例は、４層セルアレイ（２Ｎ＝４）の範囲で、ｍ＝１，ｎ＝４の場合を示している。
【００２６】
２Ｎ＝４の単純積層構造の場合に、考えられるワード線及びビット線のビア配列構造は、（１）ｍ＝１，ｎ＝４の他、（２）ｍ＝２，ｎ＝２、（３）ｍ＝４，ｎ＝１、がある。
【００２７】
図６は、上記（３）のビア配置例を示している。即ち、ワード線ビア領域５１は各層ワード線を独立に引き出し（ビア配列数がｍ＝４）、これに対応して、ビット線ビア領域５２は、各層ビット線をまとめて引き出している（ビア配列数がｎ＝１）。
【００２８】
［全共有積層構造の場合］
図７は、全共有積層構造のメモリマットについて、ワード線ＷＬに沿ったｘ−ｚ断面及びビット線ＢＬに沿ったｙ−ｚ断面と共に、ワード線及びビット線のビア配列構造例を示している。ワード線及びビット線が隣接セルアレイ間で全て共有される場合には、各層のワード線及びビット線はそれぞれ独立のビアを介して下地基板に接続しなければならない。
【００２９】
図７の例は、２Ｎ＝４の場合にワード線ビア領域５１のビア配列数が、Ｎ／ｍ＝２であり、ビット線ビア領域５２のビア配列数は、（Ｎ＋１）／ｎ＝３である。これらのワード線とビット線の関係は、ワード線とビット線を入れ替えれば、ワード線ビア配列数が（Ｎ＋１）／ｍ、ビット線ビア配列数がＮ／ｎとなる。
【００３０】
［部分共有積層構造の場合］
図８は、部分共有積層構造のメモリマットについて、ワード線ＷＬに沿ったｘ−ｚ断面及びビット線ＢＬに沿ったｙ−ｚ断面と共に、ワード線及びビット線のビア配線構造例を示している。この場合ワード線又はビット線のいずれか一方を上下セルアレイで共有した場合、ワード線数、ビット線数は、一方が２Ｎ、他方がＮとなる。
【００３１】
図８は、２Ｎ＝４の場合について、各層ワード線をセルアレイ間で共有し、ビット線をそれぞれ独立とした場合、即ち、ワード線ビア領域５１は一つのビアとして、これにすべて層のワード線が共通接続され、ビット線ビア領域５２は、各層ビット線を独立に取り出すべく、４つのビア配列数とした例である。
【００３２】
一般に、ワード線ビアをｍ層で共有し、ビット線ビアをｎ層で共有するものとして、ワード線ビア配列数は、２Ｎ／ｍ（又はＮ／ｍ）となり、ビット線ビア配列数は、２Ｎ／ｎ（又はＮ／ｎ）となる。
【００３３】
図８の例は、ｍ＝４，ｎ＝１の場合である。ｍ＝２，ｎ＝２の例を図８と対応させて示すと図９のようになる。この場合、ワード線ビア領域５１、ビット線ビア領域５２ともに、ビア配列数が２となる。
【００３４】
図１０は、以上説明したセルアレイ積層構造との関係で、ワード線ビア及びビット線ビア領域のビア共有状態とビア配列数をまとめたものである。
【００３５】
［メモリマット面積とビア配列法］
次に、メモリマットの面積を小さくするためのビア配列法を説明する。
【００３６】
図１１は、図４のメモリマットＭＡＴのレイアウトを基本として、ワード線ビア領域５１のビア配列数を１、ビット線ビア領域５２のビア配列数を４としたメモリマットＭＡＴ１と、ワード線ビア領域５１のビア配列数を４、ビット線ビア領域５２のビア配列数を１としたメモリマットＭＡＴ１とを対応させて示している。メモリセル部５０の大きさ（ワード線長Ｘ及びビット線長Ｙ）は両者同じとしている。
【００３７】
これらの場合、ビア領域の幅ΔＸ，ΔＹが、ビア配列ピッチを等しくａとして、ＭＡＴ１では、ΔＸ＝ａ，ΔＹ＝４ａであり、ＭＡＴ２では、ΔＸ＝４ａ，ΔＹ＝ａである。
【００３８】
そこで、ビット線及びワード線ビア領域の外縁で規定されるメモリマット面積を求めると、ＭＡＴ１は、Ｓ１＝（Ｘ＋２ΔＸ）（Ｙ＋２ΔＹ）＝（Ｘ＋２ａ）（Ｙ＋８ａ）であり、ＭＡＴ２では、Ｓ２＝（Ｘ＋２ΔＸ）（Ｙ＋２ΔＹ）＝（Ｘ＋８ａ）（Ｙ＋２ａ）である。これらの面積の差は、Ｓ１−Ｓ２＝６ａ（Ｘ−Ｙ）となる。従って、メモリセル部５０の寸法が、Ｘ＞Ｙであるとすると、Ｓ１＞Ｓ２であり、ＭＡＴ１よりＭＡＴ２の方がメモリマット面積が小さいことになる。
【００３９】
以上を一般化すれば、次のようになる。ワード線及びビット線を、一般的に第１の配線及び第２の配線とし、これらに対応するビア領域をそれぞれ第１のビア領域及び第２のビア領域とする。これらのビア領域でのビア配列ピッチが等しいものとして、第１の配線が第２の配線より長い場合には、第１のビア領域のビア配列数を第２のビア領域のそれより大きくする。これにより、逆の場合よりビア領域を含めたメモリマット面積を小さくすることができる。
【００４０】
図５〜図９で説明した各層のワード線及びビット線の共有構造との関係で、メモリマット面積を小さくするに好ましい条件を説明すれば、次のようになる。
【００４１】
図５の単純積層構造の例では、ビット線長Ｙがワード線長Ｘより大きい方がメモリマット面積を小さくする上で好ましい。対して、図６の単純積層構造の例では、ワード線長Ｘがビット線長Ｙより大きい方がメモリマット面積を小さくする上で好ましい。
【００４２】
図７の全共有積層構造の例では、ビット線長Ｙがワード線長Ｘより大きい方がメモリマット面積を小さくする上で好ましい。図には示さなかったが、各層のセル極性を逆にした場合は、ビット線とワード線の関係は逆になり、ワード線長がビット線長より大きい場合の方がメモリマット面積を小さくする上で好ましい。
【００４３】
図８の部分積層構造の例では、ビット線長Ｙがワード線長Ｘより大きい方がメモリマット面積を小さくする上で好ましい。図には示さなかったが、各層のセル極性を逆にして、各層のビット線を共有しワード線を独立とした場合には、逆に、ワード線長がビット線長より大きい場合の方がメモリマット面積を小さくする上で好ましい。
【００４４】
［メモリマット配列の面積とビア配列法］
次に、図１２を参照して、複数のメモリマットを配列する場合について面積縮小にとって好ましい条件を説明する。図１２には、二つのメモリマット配列ＭＡＴ-ＡＲＲＡＹ１，ＭＡＴ-ＡＲＲＡＹ２を例示している。
【００４５】
ＭＡＴ-ＡＲＲＡＹ１では、各メモリマットのメモリセル部５０は、ワード線長がＸ＝Ａ，ビット線長がＹ＝Ｂであり、ＭＡＴ-ＡＲＲＡＹ２では、ワード線長がＸ＝Ｂ，ビット線長がＹ＝Ａであって、面積は共に、Ａ×Ｂで同じである。一方、ワード線ビア領域５１の幅ΔＸ、ビット線ビア領域５２の幅ΔＹは、両者とも同じく、ΔＸ＜ΔＹとしている。
【００４６】
例えば、ＡがＢの約２倍であるとして、８個のメモリマットＭ０−Ｍ７がなるべく正方形に近くなるように、ＭＡＴ-ＡＲＲＡＹ１では、ｘ軸方向に２個、ｙ軸方向に４個配列され、ＭＡＴ-ＡＲＲＡＹ２ではｘ軸方向に４個、ｙ軸方向に２個配列されている。
【００４７】
これら二つのメモリマット配列ＭＡＴ-ＡＲＲＡＹ１，ＭＡＴ-ＡＲＲＡＹ２の面積の大小関係は、メモリセル部５０が同じ面積であるから、ワード線ビア領域５１とビット線ビア領域５２の面積の大小で決まる。ワード線ビア領域５１の幅ΔＹ（即ちビア配列数）がビット線ビア領域５２の幅ΔＸ（即ちビア配列数）より大きいこの例では、明らかにビット線ビア領域５２の面積Ｘ・ΔＹの大きい方のマット配列ＭＡＴ-ＡＲＲＡＹ１の方が、ＭＡＴ-ＡＲＲＡＹ２より面積が大きい。即ち面積縮小の観点からして、ＭＡＴ-ＡＲＲＡＹ２の配列法が、ＭＡＴ-ＡＲＲＡＹ１のそれより好ましい。
【００４８】
メモリマットＭＡＴ-ＡＲＲＡＹ１と同じワード線長Ｘ，ビット線長Ｙを持つ場合に、メモリマットＭＡＴ-ＡＲＲＡＹ１より小さい面積を実現するには、先に図１１に示したように、ワード線ビア領域５１のビア配列数よりビット線ビア領域５２のそれを小さくすることが好ましい。このことは、マット配列の面積を考える場合も同様である。
【００４９】
図１３は、図１２のメモリマットＭＡＴ-ＡＲＲＡＹ１と同じワード線長Ｘ，ビット線長Ｙを持ち、ワード線ビア領域５１のビア配列数よりビット線ビア領域５２のそれを小さくして（ΔＸ＞ΔＹ）、ＭＡＴ-ＡＲＲＡＹ１と同様の二次元配列としたメモリマットＭＡＴ-ＡＲＲＡＹ３である。これは明らかに面積がＭＡＴ-ＡＲＲＡＹ２と同じで、ＭＡＴ-ＡＲＲＡＹ１より小さい。
【００５０】
以上のメモリマット配列について、ワード線、ビット線をそれぞれ一般的に第１、第２の配線とし、ワード線ビア領域、ビット線ビア領域をそれぞれ第１のビア領域、第２のビア領域として、マット配列を全体として小さくするには、第１のビア領域のビア配列数が第２のビア領域のそれより小さい場合には、第１の配線を第２の配線より短く設定し（図１２のＭＡＴ-ＡＲＲＡＹ２）、第１のビア領域のビア配列数が第２のビア領域のそれより大きい場合には、第１の配線を第２の配線より長く設定すること（図１３のＭＡＴ-ＡＲＲＡＹ３）、が好ましい。
【図面の簡単な説明】
【００５１】
【図１】三次元セルアレイを持つ抵抗変化メモリの構成を示す図である。
【図２】同三次元セルアレイの単位セルレアの等価回路を示す図である。
【図３】同単位セルアレイの積層構造を示す図である。
【図４】メモリマット（単位セルアレイブロック）のレイアウトを示す図である。
【図５】単純積層構造の場合のワード線及びビット線ビア配列例を示す断面図である。
【図６】単純積層構造の場合の他のワード線及びビット線ビア配列例を示す断面図である。
【図７】全共有積層構造の場合のワード線及びビット線ビア配列例を示す断面図である。
【図８】部分共有積層構造の場合のワード線及びビット線ビア配列例を示す断面図である。
【図９】部分共有積層構造の場合の他のワード線及びビット線ビア配列例を示す断面図である。
【図１０】セルアレイ積層構造との関係でビア配列状態をまとめて示す図である。
【図１１】メモリマットの面積とビア配列状態の関係を説明するための図である。
【図１２】メモリマット配列の面積とビア配列状態の関係を説明するための図である。
【図１３】メモリマット配列の面積とビア配列状態の関係を説明するための図である。
【符号の説明】
【００５２】
１…半導体基板、２…読み出し／書き込み回路、３…三次元セルアレイ、５０…メモリセル部、５１…ワード線ビア領域、５２…ビット線ビア領域、ＭＡ０−ＭＡ３…単位セルアレイ、ＷＬ…ワード線、ＢＬ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009164480.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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