(57)【要約】【課題】短時間で、複数の条件下におけるメモリテストが実行可能な半導体記憶装置を提供する。【解決手段】本発明による半導体記憶装置１０は、複数のメモリセル群Ｃ００〜Ｃｎｍを有するメモリ部１と、複数の冗長メモリセル群を有する冗長メモリ部２と、メモリ部１へのアクセスを禁止し、メモリ部１内のメモリセル群にアクセスするためのアドレス信号１０１に応じて、冗長メモリ部２内の冗長メモリセル群を活性化する冗長回路部１３とを具備する。冗長回路部１３は、冗長回路不活性信号１００に応じて、冗長メモリ部２にアクセス可能な通常モードと、冗長メモリ部２へのアクセスを禁止する冗長回路不活性モードとを切り替える。【選択図】図７
2009087513.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセル群を有するメモリ部と、
複数の冗長メモリセル群を有する冗長メモリ部と、
前記メモリ部へのアクセスを禁止し、前記メモリ部内のメモリセル群にアクセスするためのアドレス信号に応じて、前記冗長メモリ部内の冗長メモリセル群を活性化する冗長回路部と、
前記冗長回から出力される選択信号に応じて前記冗長メモリセル群にアクセスする冗長デコーダと、
前記アドレス信号に応じて、前記メモリ部内のメモリセル群へのアクセスし、前記選択信号に応じて前記メモリ部内のメモリセル群へのアクセスを停止する冗長デコーダと、
を具備し、
前記冗長回路部は、第１信号に応じて、前記冗長メモリ部にアクセス可能な通常モードと、前記冗長メモリ部へのアクセスを禁止する冗長回路不活性モードとを切り替える
半導体記憶装置。
【請求項２】
前記冗長回路部は、前記冗長メモリセル群に対応する冗長回路を備え、
前記冗長回路は、
前記第１信号と異なる第２信号と、内蔵するヒューズの切断状況とに応じて、前記冗長メモリセル群を活性化するか否かを決定する第１ヒューズ回路と、
前記第２信号、前記アドレス信号、及び内蔵するヒューズの切断状況に応じて、前記冗長メモリセル群を活性化するか否かを決定する第２ヒューズ回路と、
前記第１信号に応じて、前記冗長メモリセル群を活性化するか否かを決定するイネーブル制御回路と、
を備える請求項１に記載の半導体記憶装置。
【請求項３】
前記冗長回路は、
複数の入力信号の論理演算結果を前記選択信号として出力する論理回路と、
前記第１ヒューズ回路に接続される第１スイッチ回路と、
前記第２ヒューズ回路に接続される第２スイッチ回路と、
を更に備え、
前記第１ヒューズ回路は、前記第２信号に応じた第３信号を出力し、
前記第２ヒューズ回路は、前記第２信号と前記アドレス信号とに応じた第４信号を出力し、
前記第１スイッチ回路は、前記第３信号によってスイッチング動作が制御され、前記複数の入力信号のいずれかの信号レベルを決定し、
前記第２スイッチ回路は、前記第４信号によってスイッチング動作が制御され、前記複数の入力信号のいずれかの信号レベルを決定し、
前記イネーブル制御回路は、前記第１スイッチ回路及び前記第２スイッチ回路のスイッチング動作に関係なく、前記第１信号に応じて前記複数の入力信号のいずれかの信号レベルを決定する
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１スイッチ回路は、前記第１ヒューズ回路に接続されるゲートと、第１電源と前記論理回路の入力とに接続されるドレインと、第２電源に接続されるソースとを有する第１トランジスタを備え、
前記第２スイッチ回路は、前記第２ヒューズ回路に接続されるゲートと、前記第１電源と前記論理回路の入力とに接続されるドレインと、前記第２電源に接続されるソースとを有する第２トランジスタとを備え、
前記イネーブル制御回路は、前記第１信号が入力されるゲートと、前記第１電源と前記論理回路の入力とに接続されるドレインと、前記第２電源に接続されるソースとを有する第３トランジスタを備え、
前記第３トランジスタのソースおよびドレインは、前記第２トランジスタのソース及びドレインに並列接続される
請求項３に記載の半導体記憶装置。
【請求項５】
複数のメモリセル群を有するメモリ部と、複数の冗長メモリセル群を有する冗長メモリ部とを具備する半導体記憶装置に対するメモリセルテスト方法において、
（Ａ）所定の環境下で複数のメモリセルテストが行われる第１メモリセルテスト工程の結果に基づいて、前記メモリ部における第１メモリセル群を、前記冗長メモリ部の第１冗長メモリセル群に置換するステップと、
（Ｂ）前記第１冗長メモリセル群に置換された前記半導体記憶装置に対し前記第１メモリセルテスト工程とは異なる環境下で複数のメモリセルテストが行われる第２メモリセルテスト工程を行うステップと、
（Ｃ）前記第２メモリセルテスト工程の結果に基づいて、前記第１メモリセル群とは異なる第２メモリセル群を、前記第１冗長メモリセル群とは異なる第２冗長メモリセル群に置換するステップと、
を具備する
メモリセルテスト方法。
【請求項６】
前記（Ｂ）ステップは、
（ｂ１）前記第１冗長メモリセル群に他のメモリセル群と異なる情報を書き込むステップと、
（ｂ２）前記半導体記憶装置の全アドレスに書き込まれた情報を読み出すステップと、
（ｂ３）前記（ｂ２）ステップにおいて前記異なる情報が読み出されたアドレスを前記第１メモリセルテスト工程後に置換されたアドレスとして判定するステップと、
を備える請求項５に記載のメモリセルテスト方法。
【請求項７】
前記（Ｂ）ステップは、前記第１メモリセルテスト工程後に置換されたアドレス数を計数するステップを更に備え、
前記（Ｃ）ステップは、前記アドレス数に基づいて前記第２冗長メモリセル群を特定するステップを備える
請求項５に記載のメモリセルテスト方法。
【請求項８】
前記（Ａ）ステップは、予め設定された優先順位に従って、前記メモリセル群を前記冗長メモリセル群に置換するステップを備え、
前記（Ｃ）ステップは、前記アドレス数と予め用意された冗長メモリセル群の数に基づいて、前記第１メモリセルテスト工程後に置換された冗長メモリセル群の数を算出するステップと、前記算出された冗長メモリセル群の数と前記優先順位とに基づいて、前記第２冗長メモリセル群を特定するステップとを備える
請求項５に記載のメモリセルテスト方法。
【請求項９】
前記（ｂ１）ステップは、
前記第１冗長メモリセル群にアクセス可能な通常モードにおいて、前記半導体記憶装置の全アドレスに第１情報を書き込むステップと、
前記第１冗長メモリセル群へのアクセスが禁止される冗長回路不活性モードにおいて、前記半導体記憶装置の全アドレスに前記第１情報とは異なる第２情報を書き込むステップとを備え、
前記（ｂ２）ステップは、前記通常モードにおいて前記半導体記憶装置の全アドレスに書き込まれた情報を読み出すステップを備える
請求項６に記載のメモリセルテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びメモリセルテスト方法に関し、特に、異なる条件下で複数のメモリテスト工程が行われる半導体記憶装置、及びそのテスト方法に関する。
【背景技術】
【０００２】
通常、半導体記憶装置は、通常メモリ容量として利用されるメモリセルを備えるメモリ部と、メモリ部に存在する不良セルや不良ワード線、不良ディジット選択線を救済するための冗長メモリセルとを有している。冗長メモリセルはワード線用として冗長行メモリセル、ディジット選択線用として冗長列メモリセルを備え、メモリ部の脇やメモリ部内に配置される。
【０００３】
図１は、従来技術による半導体記憶装置の構成を示すブロック図である。従来技術による半導体記憶装置３００は、メモリ部１、冗長行メモリ部２、冗長列メモリ部３、冗長行列メモリ部４、行デコーダ群３１１、行プリデコーダ群３１２、行冗長回路部３１３、行バッファ回路３１４、行冗長デコーダ群３１５、列デコーダ群３２１、列プリデコーダ群３２２、列冗長回路部３２３、列バッファ回路３２４、列冗長デコーダ群３２５を具備する。
【０００４】
メモリ部１は、ワード線Ｘ０〜Ｘｎとディジット選択線Ｙ０〜Ｙｍとの交点領域に設けられた複数のメモリセルＣ００〜Ｃｎｍを備える。冗長行メモリ部２は、冗長ワード線ＲＸ０〜ＲＸｐとディジット選択線Ｙ０〜Ｙｍとの交点領域に設けられた複数の冗長行メモリセルＲＸＣ００〜ＲＸＣｐｍを備える。冗長列メモリ部３は、ワード線Ｘ０〜Ｘｎと冗長ディジット選択線ＲＹ０〜ＲＹｑとの交点領域に設けられた複数の冗長列メモリセルＲＹＣ００〜ＲＹＣｎｑを備える。冗長行列メモリ部４は、冗長ワード線ＲＸ０〜ＲＸｐと冗長ディジット選択線ＲＹ０〜ＲＹｑとの交点領域に設けられた複数の冗長行列メモリセルＲＸＹＣ００〜ＲＸＹＣｐｑを備える。
【０００５】
行デコーダ群３１１は、行プリデコーダ群３１２から出力される選択信号に応じて活性化し、ワード線Ｘ０〜Ｘｎのいずれかを選択して活性化する。列デコーダ群３２１は、列プリデコーダ群３２２から出力される選択信号に応じて活性化し、ディジット選択線Ｙ０〜Ｙｍのいずれかを選択する。行冗長デコーダ群３１５は、行バッファ回路３１４を介して行冗長回路部から出力される選択信号に応じて活性化し、冗長ワード線ＲＸ０〜ＲＸｐを選択する。列冗長デコーダ群３２５は、列バッファ回路３２４を介して列冗長回路部から出力される選択信号に応じて活性化し、冗長ディジット選択線ＲＹ０〜ＲＹｑを選択する。
【０００６】
行冗長回路部３１３は、内部に設けられたヒューズ回路と行アドレス信号１０１とに基づいて、行デコーダ群３１１又は行冗長デコーダ群３１５のどちらか一方を、ワード線を選択するデコーダとして選択する。行デコーダ群３１１を選択利用する場合、行冗長回路部３１３は、行デコーダ群３１１を利用するための信号を行プリデコーダ群３１２に出力するとともに、行冗長デコーダ群３１５を不活性にする信号を行バッファ回路３１４に出力する。この場合、行プリデコーダ群３１２は、入力される行アドレス信号１０１に応じた選択信号を行デコーダ群３１１に出力する。一方、行冗長デコーダ群３１５を選択利用する場合、行冗長回路部３１３は、行冗長デコーダ群３１５に対して選択信号を出力するとともに、行プリデコーダ群３１２を不活性にするための信号を出力する。この場合、行冗長デコーダ群３１５は、行バッファ回路３１４を介して入力される選択信号に応じて、冗長ワード線ＲＸ０〜ＲＸｐのいずれかを選択する。
【０００７】
行冗長回路部３１３は、図２に示す行冗長回路を複数備える。行冗長回路は、ＩＮＴ信号１０７が入力されるイネーブルヒューズ回路３０及びアドレスヒューズ回路Ｆ０〜Ｆ１０と、イネーブルヒューズ回路３０にゲートが接続されるＮＭＯＳトランジスタ３１と、アドレスヒューズ回路Ｆ０〜Ｆ１０にゲートが接続されるＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０と、高電位側の第１電源ＶＤＤにソースが接続され、ノードＮ１にドレインが接続されるＰＭＯＳトランジスタ３２、３３と、低電位側の第２電源ＶＳＳにソースが接続され、ノードＮ２にドレインが接続されるＮＭＯＳトランジスタ３４、３５と、ノードＮ１及びノードＮ２からの入力信号の否定論理積を選択信号ＸＲＥＤＢとして出力するＮＡＮＤゲート３７と、ドレインがノードＮ１及びノードＮ２に接続され、ゲートに選択信号ＸＲＥＤＢが入力されるＰＭＯＳトランジスタ３６とを具備する。
【０００８】
ＮＡＮＤゲート３７は、ノードＮ１、Ｎ２のうち、少なくとも一方に“Ｌ”レベルの信号が入力されると、選択信号ＸＲＥＤＢを“Ｈ”レベルとして行冗長デコーダ群３１５に出力する。又、ＮＡＮＤゲート３７は、ノードＮ１、Ｎ２の両方の信号レベルが“Ｈ”のとき選択信号ＸＲＥＤＢを“Ｌ”レベルとして行冗長デコーダ群３１５に出力する。
【０００９】
ノードＮ１、Ｎ２が２つとも“Ｈ”であれば、選択信号ＸＲＥＤＢは“Ｌ”であり、行冗長メモリセルを使用すると判定する。この状態を行冗長回路が活性状態と言う。ノードＮ１、Ｎ２のうち１つが“Ｌ”であれば、選択信号ＸＲＥＤＢは“Ｈ”であり、行冗長メモリセルを使用しないと判定する。この状態を行冗長回路が不活性状態と言う。
【００１０】
ノードＮ１の信号レベルは、ＮＭＯＳトランジスタ３１、Ｍｎ０〜Ｍｎ４の駆動状態によって決定する。又、ノードＮ２の信号レベルは、ＮＭＯＳトランジスタＭｎ５〜１０の駆動状態によって決定する。ＮＭＯＳトランジスタ３１の駆動状態は、イネーブルヒューズ回路３０におけるヒューズの切断状態によって決定する。又、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０の駆動状態は、アドレスヒューズ回路Ｆ０〜Ｆ１０のそれぞれのヒューズの切断状態及び行アドレス信号ＸＡ００〜ＸＡ１０によって決定する。
【００１１】
列冗長回路部３２３は、内部に設けられたヒューズ回路と列アドレス信号２０１とに基づいて、列デコーダ群３２１又は列冗長デコーダ群３２５のどちらか一方を、ディジット選択線を選択するデコーダとして選択する。列デコーダ群３２１を選択利用する場合、列冗長回路部３２３は、列デコーダ群３２１を利用するための信号を列プリデコーダ群３２２に出力するとともに、列冗長デコーダ群３２５を不活性にする信号を列バッファ回路３２４に出力する。この場合、列プリデコーダ群３２２は、入力される列アドレス信号２０１に応じた選択信号を列デコーダ群３２１に出力する。一方、列冗長デコーダ群３２５を選択利用する場合、列冗長回路部３２３は、列冗長デコーダ群３２５に対して選択信号を出力するとともに、列プリデコーダ群３２２を不活性にするための信号を出力する。この場合、列冗長デコーダ群３２５は、列バッファ回路３２４を介して入力される選択信号に応じて、冗長ディジット選択線ＲＹ０〜ＲＹｑのいずれかを選択する。
【００１２】
列冗長回路部３２３は、上述の行冗長回路と同様な構成の列冗長回路を複数備える。列冗長回路は、内部のヒューズ接続状況及び列アドレス信号２０１に応じた選択信号を列冗長デコーダ群３２５に出力する。以下に冗長回路の動作について行冗長回路を参照して説明する。
【００１３】
図２において、ＡＣＴ信号１０６が“Ｌ”レベルである間、ＰＭＯＳトランジスタ３２、３３はノードＮ１、Ｎ２を“Ｈ”レベルに遷移させ、ＮＭＯＳトランジスタ３４、３５は、ノードＮ３、Ｎ４を“Ｈ”レベルに維持する。この間、ノードＮ１〜Ｎ４はプリチャージ状態となる。ＡＣＴ信号が“Ｈ”レベルになると、ノードＮ１〜Ｎ４のプリチャージは解除され、ＮＭＯＳトランジスタ３４、３５は導通状態になる。
【００１４】
ここで、イネーブルヒューズ回路３０の出力が“Ｈ”レベルであれば、アドレス信号ＸＡ００〜ＸＡ１０の組み合わせに関わらずノードＮ１は“Ｌ”レベルになり、行冗長回路は不活性になる。イネーブルヒューズ回路３０の出力が“Ｌ”レベルであれば、アドレス信号ＸＡ００〜ＸＡ１０の組み合わせでノードＮ１、Ｎ２のレベルが決定され、行冗長回路の活性／不活性が決定される。行冗長回路を活性にするアドレス信号ＸＡ００〜ＸＡ１０の組み合わせに対応してアドレスヒューズ回路Ｆ０〜Ｆ１０の出力が全て“Ｌ”レベルになれば、ノードＮ１、Ｎ２は“Ｈ”レベルを維持する。これにより選択信号ＸＲＥＤＢが“Ｌ”レベルとなり、行冗長ワード線（行冗長メモリセル）が選択される。
【００１５】
イネーブルヒューズ回路３０は、図３に示すＦＵＳＥ回路６０によって実現される。ＦＵＳＥ回路６０は、ＰＭＯＳトランジスタ５０、ヒューズ５１、ＮＭＯＳトランジスタ５２、５３、インバータ５４、５５を備える。ＰＭＯＳトランジスタ５０とＮＭＯＳトランジスタ５２はＩＮＴ信号１０７を入力とし、ノードＮ７を出力とするインバータを構成する。ヒューズ５１はＰＭＯＳトランジスタ５０のドレインとノードＮ７との間に接続される。ノード７はインバータ５４、５５を介して出力端子ＯＵＴ１に接続される。イネーブルヒューズ回路３０の出力端子ＯＵＴ１は、図２に示すＮＭＯＳトランジスタ３１のゲートに接続される。ＮＭＯＳトランジスタ５３のゲートはインバータ５４の出力に接続され、ドレインはノードＮ７に接続される。ＮＭＯＳトランジスタ５３はインバータ５４の出力レベルを固定する。
【００１６】
ここで、ＩＮＴ信号１０７は電源投入時のみ“Ｈ”レベルの１ショットパルス信号として出力され、その後“Ｌ”レベルとなる。又、ＩＮＴ信号１０７は外部信号から入力された信号でも、半導体記憶装置１０内部で生成される信号でもどちらでも良い。
【００１７】
ヒューズ５１が溶断されている場合、１ショットの“Ｈ”レベルのＩＮＴ信号１０７に応じて、出力端子ＯＵＴ１の信号レベルは、“Ｌ”となる。この場合、ＮＭＯＳトランジスタ３１はオフ状態となりノードＮ１の信号レベルは、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ４によって決定される。一方、ヒューズ５１が溶断されていない場合、ＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５２は、インバータとして動作し、１ショットパルスに続く“Ｌ”レベルのＩＮＴ信号１０７に応じて、出力端子ＯＵＴ１の信号レベルは“Ｈ”となる。この場合、ノードＮ１の信号レベルは、ＮＭＯＳトランジスタ３１によって引き下げられ、“Ｌ”レベルとなる。すなわち、トリミング工程において、行冗長回路１３０が活性状態とされる場合、ヒューズ５１は溶断されればよく、不活性状態にされる場合、ヒューズ５１は溶断されなければよい、といえる。
【００１８】
図２を参照して、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０は、それぞれアドレスヒューズ回路Ｆ０〜Ｆ１０から入力された信号レベルに応じて、ノードＮ１又はＮ２の信号レベルを決定する。アドレスヒューズ回路Ｆ０〜Ｆ１０は、ＩＮＴ信号１０７及び行アドレス信号ＸＡ００〜ＸＡ１０の信号レベルと内部に設けられたＦＵＳＥ回路６０の切断状況とに応じて、ＮＭＯＳトランジスタＭｎ０〜１０のゲートに入力する信号レベルを決定する。
【００１９】
アドレスヒューズ回路Ｆ０〜Ｆ１０のそれぞれは、図４に示すＦＵＳＥ回路７０によって実現される。図４は、アドレスヒューズ回路Ｆ０の構成を示す回路図である。尚、アドレスヒューズ回路Ｆ１〜Ｆ１０の構成は、アドレスヒューズ回路Ｆ０と全て同じである。ＦＵＳＥ回路７０は、ＩＮＴ信号１０７が入力される端子とノードＮ８との間に接続されたＦＵＳＥ回路６０と、ノードＮ８からの相補信号によって制御され、行アドレス信号ＸＡ００に応じた信号を出力端子ＯＵＴ２（ＮＭＯＳトランジスタＭｎ０のゲート）に出力するトランスファーゲート６２と、ノードＮ８からの相補信号によって制御され、行アドレス信号ＸＡ００の反転信号に応じた信号を出力端子ＯＵＴ２に出力するトランスファーゲート６３とを備える。ここで、ＦＵＳＥ回路６０の出力端子ＯＵＴ１は、ノードＮ８に接続される。又、上述のようにＩＮＴ信号１０７は、電源投入時のみ“Ｈ”レベルの１ショットパルス信号として出力され、その後“Ｌ”レベルとなる。
【００２０】
ＦＵＳＥ回路７０に設けられたＦＵＳＥ回路６０のヒューズ５１が溶断されている場合、出力端子ＯＵＴ２の信号レベルは行アドレス信号ＸＡ００を反転した信号レベルとなる。一方、溶断されていない場合は、行アドレス信号ＸＡ００と同一の信号レベルとなる。例えば、行アドレス信号ＸＡ００が“Ｈ”レベルのときに行冗長回路を活性状態に設定する場合、アドレスヒューズ回路Ｆ０におけるヒューズ５１が溶断される。この場合、“Ｈ”レベルの行アドレス信号ＸＡ００に応じて、ＮＭＯＳトランジスタＭｎ０のゲートは“Ｌ”レベルとなり、ノードＮ１は“Ｈ”レベルに遷移する。逆に、“Ｌ”レベルの行アドレス信号ＸＡ００に応じて、ＮＭＯＳトランジスタＭｎ０のゲートは“Ｈ”レベルとなり、ノードＮ１は“Ｌ”レベルに遷移する。一方、アドレス信号ＸＡ００が“Ｌ”レベルのときに行冗長回路を活性状態に設定する場合、アドレスヒューズ回路Ｆ０におけるヒューズ５１は溶断されない。尚、行冗長回路を活性状態にするアドレス信号ＸＡ００〜ＸＡ１０の信号レベルの組み合わせと、ヒューズ５１の切断状況との対応関係は、行冗長回路毎及びアドレスヒューズ回路毎に任意に設定できる。
【００２１】
又、アドレスヒューズ回路Ｆ０〜Ｆ１０だけではどのようなヒューズの切断状況であっても、いずれかのアドレス情報で行冗長回路１３０は必ず活性状態となる。行冗長回路１３０を使用しない場合は、どのアドレス情報でも不活性状態を実現させなければいけないので、イネーブルヒューズ回路３０が必要になる。
【００２２】
以上のように、行冗長回路が使用されるか否かは、イネーブルヒューズ回路３０によって決まり、行冗長回路が使用される場合、活性化／不活性化はアドレスヒューズ回路Ｆ０〜Ｆ１０及び行アドレス信号ＸＡ００〜ＸＡ１０に応じて決まる。活性化された行冗長回路から出力された選択信号ＸＲＥＤＢは、行冗長デコーダを駆動し、冗長ワード線を活性化する。
【００２３】
通常、以上のような構成の半導体記憶装置３００がウエハ上に形成された後、メモリテストが行われる。メモリテストでは、メモリ部１の異常の有無が検出される。メモリテストにおいて検出された不良セル、不良ワード線、あるいは不良ディジット選択線は、冗長メモリ部（冗長行メモリ部２、冗長列メモリ部３、冗長行列メモリ部４）によって置換されることで救済される（トリミング）。詳細には、メモリセルテスト工程で複数のテストを実施し、不良箇所が検出されると、不良箇所に対応する不良アドレスを救済すべくヒューズ情報が生成される。次にトリミング工程において、ヒューズ情報に基づき行冗長回路部３１３及び列冗長回路部３２３のヒューズ回路が溶断される。この時、メモリ部１における不良箇所を選択するためのアドレス信号に応じて置換先の冗長メモリセルを選択するようにヒューズ回路は溶断される。例えば、行冗長回路部３１３内部のヒューズ回路は、ワード線Ｘ０〜Ｘｎ上の不良箇所の代わりに冗長ワード線ＲＸ０〜ＲＸｐのいずれかを選択（活性化）するように溶断される。又、列冗長回路部３２３内部のヒューズ回路は、ディジット選択線Ｙ０〜Ｙｍ上の不良箇所の代わりに冗長ディジット選択線ＲＹ０〜ＲＹｑのいずれかを選択（活性化）するように溶断される。これにより、不良アドレスに対応するメモリセルは冗長メモリセルに置換される。トリミングによって置換された冗長メモリセルに不良がない限り、当該メモリテストでの条件下において半導体記憶装置は良品となる。
【００２４】
【特許文献１】特開２００６−１０７６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
通常、図５に示すようにメモリセルテスト工程は、異なる条件下で複数回行われ（ここでは２工程）、メモリセルテスト工程毎にトリミングが行われる。第１メモリセルテスト工程で検出された不良箇所は、第１メモリセルテスト工程後に行われる第１トリミング工程によって救済される。第１トリミング工程後、第１メモリセルテスト工程と異なる条件下で第２メモリセルテスト工程が行われる。第２メモリセルテスト工程で検出された不良箇所は、第２メモリセルテスト工程後に行われる第２トリミング工程によって救済される。
【００２６】
図１を参照して、第１メモリセルテスト工程においてワード線Ｘ０、Ｘ１、Ｘ２が不良ワード線であると検出された場合、ワード線Ｘ０、Ｘ１、Ｘ２が第１トリミング工程によって冗長ワード線ＲＸ０、ＲＸ１、ＲＸ２に置換されるとする。この後、第２メモリセルテスト工程において、新たにワード線Ｘ３、Ｘ４が不良ワード線として検出された場合、第２トリミング工程において不良ワード線と置換される冗長ワード線は、冗長ワード線ＲＸ０、ＲＸ１、ＲＸ２以外の冗長ワード線ＲＸ３〜ＲＸｐから選択されなければならない。すなわち、ワード線Ｘ３、Ｘ４を選択するための行アドレス信号１０１に応じて、冗長ワード線ＲＸ３〜ＲＸｐから選択された２本の冗長ワード線を選択するように、行冗長回路部内のヒューズ回路が溶断されれば良品が期待される。
【００２７】
しかし、図２のような冗長回路を用いた場合、デバイス（半導体記憶装置）は、第１トリミング工程において、どの冗長メモリセルに置換したか（どの冗長回路を使用したか）を知ることができない。すなわち、第２メモリセルテスト工程において、第１メモリセルテスト工程と同様の方式でテストを実施すると、デバイスは冗長ワード線ＲＸ０〜ＲＸ２を使用したか否かを判断できない。この時、冗長ワード線ＲＸ０〜ＲＸｐが全て未使用であるとして第２メモリセルテスト工程において複数のテストが行われ、不良箇所が検出された場合、第２トリミング工程において冗長ワード線ＲＸ０〜ＲＸ２のいずれかに置換される恐れがある。第２トリミング工程において不良箇所の置換先として選択された冗長メモリセルが、第１トリミング工程で置換済みの冗長メモリセルである場合、置換された行冗長メモリセルは複数アドレスによるマルチ選択となり動作不良を引き起こす。それを回避するために、第１メモリセルテスト工程と第２メモリセルテスト工程において、各々で使用可能な冗長メモリセル数（使用可能な冗長回路）をテストプログラムで予め設定しておくテスト方法がある。
【００２８】
図６を参照して、従来技術におけるメモリセルテストの動作の詳細を説明する。ここでは冗長ワード線が８本（８ＲＯＷ）、使用可能な冗長ワード線として設定されている数が、第１メモリセルテスト工程で４本（冗長ワード線ＲＸ０〜ＲＸ３）、第２メモリセルテスト工程で４本（冗長ワード線ＲＸ４〜ＲＸ７）とした場合について説明する。ここでは、ワード線Ｘ０からＸ７に対応するアドレスをアドレスＡ０〜Ａ７として説明する。又、不良アドレスについては冗長ワード線で救済するものとする。第１メモリセルテスト工程においてアドレスＡ０、Ａ１、Ａ２（ワード線Ｘ０、Ｘ１、Ｘ２）に不良箇所が検出された場合、４本の冗長ワード線ＲＸ０〜ＲＸ３のうち３本を使用することで不良救済ができる。ここでは、冗長ワード線ＲＸ０〜ＲＸ２が使用されたものとする。
【００２９】
このような条件のもと、第２メモリセルテスト工程における不良メモリセルの発生箇所及び発生数に応じて第２トリミング工程で救済可能かどうかを検証する。
【００３０】
ｃａｓｅ１：第２メモリセルテスト工程で不良箇所がない場合、第２トリミング工程においてヒューズの切断はなく、デバイスは合格（ＰＡＳＳ）と判定される（正確にはＰＡＳＳと判定されることが期待される）。
【００３１】
ｃａｓｅ２：第２メモリセルテスト工程でアドレスＡ０、Ａ１、Ａ２のいずれかに不良箇所が検出された場合、デバイスは不合格（ＦＡＩＬ）と判定される。この場合、第１トリミング工程で置換された冗長ワード線ＲＸ０〜ＲＸ２のいずれかに、第２メモリセルテスト工程で不良となる箇所があったと判断される。
【００３２】
ｃａｓｅ３：第２メモリセルテスト工程で、使用可能な冗長ワード線数（ここでは４本）以下の数で、第１メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、使用可能な冗長ワード線から選択された冗長ワード線によって不良箇所が救済され、合格（ＰＡＳＳ）と判定される。例えば、アドレスＡ３、Ａ４（ワード線Ｘ３、Ｘ４）において不良箇所が検出された場合、冗長ワード線ＲＸ３、ＲＸ４が置換対象として選択される。第２トリミング工程において、ワード線Ｘ３、Ｘ４の替わりに冗長ワード線ＲＸ３、ＲＸ４を選択するようにヒューズ回路が切断され、デバイスは合格（ＰＡＳＳ）となる（正確にはＰＡＳＳと判定されることが期待される）。
【００３３】
ｃａｓｅ４：第２メモリセルテスト工程で、使用可能な冗長ワード線数（ここでは４本）より大きい数で、第１メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、置換対象となる冗長ワード線が不足するために不合格と判定される。例えば、第２メモリセルテスト工程においてアドレスＡ０〜Ａ２以外で５つのアドレスＡ３〜Ａ７（５本のワード線Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７）に不良箇所が検出された場合、使用可能な冗長ワード線数は４本（冗長ワード線ＲＸ４〜ＲＸ７）であるため全ての不良箇所を救済できない。この場合、デバイスは不合格（ＦＡＩＬ）と判定される。
【００３４】
ｃａｓｅ４の場合、第１メモリセルテスト工程と第２メモリセルテスト工程で検出された不良ワード線数は合計８本であり、搭載している冗長ワード線数（８ＲＯＷ）としては足りる。しかし、工程毎に使用可能な冗長ワード線数がテストプログラムで決められているため、第１メモリセル工程で使用していない冗長ワード線を有効に利用できない。従って、２回目以降のメモリセルテスト工程において不良箇所を救済するためには、２回目以降のトリミングにおいて置換可能な冗長メモリセル（冗長ワード線又は／及び冗長ディジット選択線）を２回目以降のメモリセルテスト工程でデバイス毎に把握することが望まれる。
【００３５】
例えば、特開２００６−１０７６６４号公報には、置換した冗長メモリセルのアドレスを把握し、次のトリミング工程においてそのアドレスに相当する冗長回路（ヒューズ回路）をテストプログラムで除外する技術が記載されている（特許文献１参照）。特許文献１に記載の半導体記憶装置は、イネーブルヒューズ（冗長回路の使用／未使用を決めるヒューズ）のプログラム情報を遮断する論理回路を備える。この論理回路によって、イネーブルヒューズを無効化してアドレスヒューズのプログラム状態を確認することができる。ここで、アドレスヒューズが１本も溶断されていない場合、冗長回路の使用有無と、そのときのアドレス情報を知るためには、イネーブルヒューズの使用有無をさらに調べる処理が必要になる。このため、特許文献１では、アドレスヒューズのプログラム情報とイネーブルヒューズのプログラム情報を別々に識別しなければならない。すなわち、特許文献１の技術では、使用済みの冗長回路を確認するため、複数のテスト（ロールコールテストモードとイネーブルヒューズのチェック）を実施しなければならない。
【００３６】
このように、特許文献１に記載の技術では、トリミングにおいて使用済みの冗長回路（冗長メモリセル）を確認するために複数のロールコールテストをしなければならない。このためトリミング後に行われるメモリセルテストは複雑になり、多くのテスト時間を要してしまう。
【課題を解決するための手段】
【００３７】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００３８】
本発明による半導体記憶装置（１０）は、複数のメモリセル群（Ｃ００〜Ｃｎｍ）を有するメモリ部（１）と、複数の冗長メモリセル群（例えばＲＸＣ００〜ＲＸＣｐｍ）を有する冗長メモリ部（例えば２）と、メモリ部（１）へのアクセスを禁止し、メモリ部（１）内のメモリセル群にアクセスするためのアドレス信号（例えば１０１）に応じて、冗長メモリ部（例えば２）内の第１冗長メモリセル群（例えばＲＸＣｈ０〜ＲＸＣｈｍ）を活性化する冗長回路部（例えば１３）とを具備する。冗長回路部（例えば１３）は、第１信号（例えば１００）に応じて、冗長メモリ部（例えば２）にアクセス可能な通常モードと、冗長メモリ部（例えば２）へのアクセスを禁止する冗長回路不活性モードとを切り替える。通常モードと冗長回路不活性モードとを切り替えながらデータの書き込み及び読み出しを行うことで、第１冗長メモリセル群に置換されたメモリ空間のアドレスと、置換されていないメモリ空間のアドレスを区別することを可能とする。これにより、第１メモリセルテスト工程後の第１トリミング工程で置換されたアドレスを特定することを可能とする。
【００３９】
冗長回路部（例えば１３）は、第１冗長メモリセル群に対応する冗長回路（例えば１３０）を備える。冗長回路は、第１信号（例えば１００）と異なる第２信号（１０７）と、内蔵するヒューズ（５１）の切断状況とに応じて、第１冗長メモリセル群を活性化するか否かを決定する第１ヒューズ回路（３０）と、第２信号（１０７）、アドレス信号（１０１）、及び内蔵するヒューズ（５１）の切断状況に応じて、第１冗長メモリセル群を活性化するか否かを決定する第２ヒューズ回路（Ｆ０〜Ｆ１０）と、第１信号（例えば１００）に応じて、第１冗長メモリセル群を活性化するか否かを決定するイネーブル制御回路（４０）とを備える。本発明による半導体記憶装置（１０）によれば、イネーブル制御回路（４０）を制御することでヒューズ回路に依存せず、第１信号（１００）に応じて第１冗長メモリセル群の活性化／不活性化を決定し、トリミング後においても冗長メモリセルへのアクセスを禁止することを可能とする。
【００４０】
又、本発明によるメモリテスト方法は、複数のメモリセル群を有するメモリ部（１）と、複数の冗長メモリセル群（例えばＲＸＣ００〜ＲＸＣｐｍ）を有する冗長メモリ部（例えば２）とを具備する半導体記憶装置（１０）に対して行われる。本発明によるメモリテスト方法は、（Ａ）所定の環境下で複数のメモリセルテストが行われる第１メモリセルテスト工程の結果に基づいて、メモリ部（１）における第１メモリセル群を、冗長メモリ部（例えば２）の第１冗長メモリセル群に置換するステップと、（Ｂ）第１冗長メモリセル群に置換された半導体記憶装置（１０）に対し第１メモリセルテスト工程とは異なる環境下で複数のメモリセルテストが行われる第２メモリセルテスト工程を行うステップと、（Ｃ）第２メモリセルテスト工程の結果に基づいて、第１メモリセル群とは異なる第２メモリセル群を、第１冗長メモリセル群とは異なる第２冗長メモリセル群に置換するステップとを具備する。ここで（Ｂ）ステップは、（ｂ１）第１冗長メモリセル群に他のメモリセル群と異なる情報を書き込むステップと、（ｂ２）半導体記憶装置（１０）の全アドレスに書き込まれた情報を読み出すステップと、（ｂ３）（ｂ２）ステップにおいて、（ｂ１）ステップにおいて書き込まれた情報が読み出されたアドレスを、第１メモリセルテスト工程後に置換されたアドレスとして判定するステップとを備える。
【００４１】
又、（ｂ１）ステップは、第１冗長メモリセル群にアクセス可能な通常モードにおいて、半導体記憶装置（１０）の全アドレスに第１情報を書き込むステップと、第１冗長メモリセル群へのアクセスが禁止される冗長回路不活性モードにおいて、半導体記憶装置（１０）の全アドレスに第１情報とは異なる第２情報を書き込むステップとを備えることが好ましい。更に（ｂ２）ステップは、通常モードにおいて半導体記憶装置（１０）の全アドレスに書き込まれた情報を読み出すステップを備えることが好ましい。このように、本発明によれば、冗長メモリセルにアクセス可能な通常モードと、アクセスが禁止される冗長回路不活性モードとを切り替えて、データの書き込み及び読み出しを行うことで、トリミングによって置換された冗長メモリセル群（救済に使用した冗長回路）を特定することができる。このため、２回目以降のメモリセルテスト工程を行いながら、使用できる冗長回路を特定できる。
【発明の効果】
【００４２】
本発明によれば、従来の回路に容易な論理回路を追加することで、複数の条件下におけるメモリセルテスト工程を実行できる。
【００４３】
又、記憶装置において冗長メモリを選択するために設けられた冗長回路を効率良く使用することができる。
【発明を実施するための最良の形態】
【００４４】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００４５】
（構成）
図７は、本発明の実施形態に係る半導体記憶装置１０の構成を示すブロック図である。本発明による半導体記憶装置１０は、メモリ部１、冗長行メモリ部２、冗長列メモリ部３、冗長行列メモリ部４、行デコーダ群１１、行プリデコーダ群１２、行冗長回路部１３、行バッファ回路１４、行冗長デコーダ群１５、列デコーダ群２１、列プリデコーダ群２２、列冗長回路部２３、列バッファ回路２４、列冗長デコーダ群２５を具備する。
【００４６】
メモリ部１は、ワード線Ｘ０〜Ｘｎとディジット選択線Ｙ０〜Ｙｍとの交点領域に設けられた複数のメモリセルＣ００〜Ｃｎｍを備える。冗長行メモリ部２は、冗長ワード線ＲＸ０〜ＲＸｐとディジット選択線Ｙ０〜Ｙｍとの交点領域に設けられた複数の冗長行メモリセルＲＸＣ００〜ＲＸＣｐｍを備える。冗長列メモリ部３は、ワード線Ｘ０〜Ｘｎと冗長ディジット選択線ＲＹ０〜ＲＹｑとの交点領域に設けられた複数の冗長列メモリセルＲＹＣ００〜ＲＹＣｎｑを備える。冗長行列メモリ部４は、冗長ワード線ＲＸ０〜ＲＸｐと冗長ディジット選択線ＲＹ０〜ＲＹｑとの交点領域に設けられた複数の冗長行列メモリセルＲＸＹＣ００〜ＲＸＹＣｐｑを備える。
【００４７】
行デコーダ群１１は、行プリデコーダ群１２から出力される選択信号に応じて活性化し、ワード線Ｘ０〜Ｘｎのいずれかを選択して活性化する。列デコーダ群２１は、列プリデコーダ群２２から出力される選択信号に応じて活性化し、ディジット選択線Ｙ０〜Ｙｍのいずれかを選択する。行冗長デコーダ群１５は、行バッファ回路１４を介して行冗長回路部から出力される選択信号に応じて冗長ワード線ＲＸ０〜ＲＸｐを活性化する。列冗長デコーダ群２５は、列バッファ回路２４を介して列冗長回路部から出力される選択信号に応じて活性化し、冗長ディジット選択線ＲＹ０〜ＲＹｑを選択する。
【００４８】
行冗長回路部１３は、内部に設けられたヒューズ回路と行アドレス信号１０１とに基づいて、行デコーダ群１１又は行冗長デコーダ群１５のどちらか一方を、ワード線を駆動するデコーダとして選択する。行冗長回路部１３は、行デコーダ群１１を利用するか否かを決定する制御信号ＸＲＥＤを行プリデコーダ群１２に出力する。又、行冗長回路部１３は、内部のヒューズ回路と行アドレス信号１０１に基づいた行冗長選択信号１０３を、行バッファ回路１４に出力する。行バッファ回路１４は、行冗長選択信号１０３を増幅して行冗長選択信号１０５として行冗長デコーダ群１５に出力する。行デコーダ群１１を選択利用する場合、行冗長回路部１３は、行プリデコーダ群１２を活性化する選択信号１０２を出力するとともに、行冗長デコーダ群１５を不活性にする行冗長選択信号１０３を出力する。この場合、行プリデコーダ群１２は、入力される行アドレス信号１０１に応じた行プリデコード信号１０４を行デコーダ群１１に出力する。行デコーダ群１１は、行プリデコード信号１０４に応じてワード線Ｘ０〜Ｘｎのいずれかを活性化する。一方、行冗長デコーダ群１５を選択利用する場合、行冗長回路部１３は、行冗長選択信号１０３を出力するとともに、行プリデコーダ群１２を不活性にするための制御信号ＸＲＥＤを出力する。この場合、行冗長デコーダ群１５は、行バッファ回路１４から入力される行冗長選択信号１０５に応じて、冗長ワード線ＲＸ０〜ＲＸｐのいずれかを活性化する。
【００４９】
列冗長回路部２３は、内部に設けられたヒューズ回路と列アドレス信号２０１とに基づいて、列デコーダ群２１又は列冗長デコーダ群２５のどちらか一方を、ディジット選択線を選択するデコーダとして選択する。列冗長回路部２３は、列デコーダ群２１を利用するか否かを決定する制御信号ＹＲＥＤを列プリデコーダ群２２に出力する。又、列冗長回路部２３は、内部のヒューズ回路と列アドレス信号２０１に基づいた列冗長選択信号２０３を、列バッファ回路２４に出力する。列バッファ回路２４は、列冗長選択信号２０３を増幅して列冗長選択信号２０５として列冗長デコーダ群２５に出力する。列デコーダ群２１を選択利用する場合、列冗長回路部２３は、列プリデコーダ群２２を活性化する選択信号２０２を出力するとともに、列冗長デコーダ群２５を不活性にする列冗長選択信号２０３を出力する。この場合、列プリデコーダ群２２は、入力される列アドレス信号２０１に応じた列プリデコード信号２０４を列デコーダ群２１に出力する。列デコーダ群２１は、列プリデコード信号２０４に応じてディジット選択線Ｙ０〜Ｙｍのいずれかを選択する。一方、列冗長デコーダ群２５を選択利用する場合、列冗長回路部２３は、列冗長選択信号２０３を出力するとともに、列プリデコーダ群２２を不活性にするための制御信号ＹＲＥＤを出力する。この場合、列冗長デコーダ群２５は、列バッファ回路２４から入力される列冗長選択信号２０５に応じて、冗長ディジット選択線ＲＹ０〜ＲＹｑのいずれかを選択する。
【００５０】
本発明による行冗長回路部１３は、従来の構成に対して外部の冗長回路制御部２０から出力される行冗長回路不活性信号１００に応じて活性化又は不活性化される論理回路が追加された構成である。行冗長回路不活性信号１００によって不活性化された行冗長回路部１３は、行アドレス信号１０１や内部のヒューズ回路（イネーブルヒューズ回路やアドレスヒューズ回路）に関係なく行プリデコーダ群１２を活性化し、行冗長デコーダ群１５を不活性化する。同様に、列冗長回路部２３は、従来の構成に対して外部の冗長回路制御部２０から出力される列冗長回路不活性信号２００に応じて活性化又は不活性化される論理回路が追加された構成である。列冗長回路不活性信号２００によって不活性化された列冗長回路部２３は、列アドレス信号２０１や内部のヒューズ回路（イネーブルヒューズ回路やアドレスヒューズ回路）に関係なく列プリデコーダ群２２を活性化し、列冗長デコーダ群２５を不活性化する。一方、行冗長回路不活性信号１００によって活性化された行冗長回路部１３は、行アドレス信号１０１や内部のヒューズ回路に応じてワード線を駆動するデコーダを選択する。同様に、列冗長回路不活性信号２００によって活性化された列冗長回路部２３は、列アドレス信号２０１や内部のヒューズ回路に応じてディジット選択線を選択するデコーダを選択する。
【００５１】
ここで、行冗長回路不活性信号１００及び列冗長回路不活性信号２００に応じて行冗長回路部１３及び列冗長回路部２３が不活性化されると、半導体記憶装置１０は、メモリ部１の不良箇所に関係なくメモリ部１のみがアクセスされる（冗長メモリセルへのアクセスが禁止される）冗長回路不活性モードとなる。又、行冗長回路不活性信号１００及び列冗長回路不活性信号２００に応じて、行冗長回路部１３又は列冗長回路部２３が活性化されると、半導体記憶装置１０は、不良箇所が冗長メモリセルで置換可能（冗長メモリセルへアクセス可能）な通常モードとなる。すなわち、本発明による半導体記憶装置１０は、外部からの行冗長不活性信号１００及び列冗長不活性信号２００に応じて通常モードと冗長回路不活性モードとを切り替えることができる。
【００５２】
図８から図１３を参照して、ワード線が２０４８本、ディジット選択線が３２本、冗長ワード線及び冗長ディジット選択線がそれぞれ８本である半導体記憶装置を一例に、本発明による半導体記憶装置１０の構成の詳細を説明する。ここで、行冗長プリデコーダ群１２及び行冗長回路部１３には、行アドレス信号１０１（ＸＡ００〜ＸＡ１０）が入力され、列冗長プリデコーダ群２２及び列冗長回路部２３には、列アドレス信号２０１（ＹＡ００〜ＹＡ０４）が入力されるものとする。
【００５３】
図８は、行アドレス信号１０１に応じてワード線Ｘ０〜Ｘ２０４７又は冗長ワード線ＲＸ０〜ＲＸ７を駆動する構成の詳細を示す図である。行冗長回路部１３は、複数の行冗長回路１３０〜１３７を備える冗長回路群１６と、冗長回路群１６の出力（選択信号１０３）の論理演算を行う論理回路１７とを備える。行冗長回路１３０〜１３７は、入力される行アドレス信号１０１（ＸＡ００〜ＸＡ１０）に応じて行冗長選択信号１０３（ＸＲＥＤＢ０〜ＸＲＥＤＢ７）を出力する。論理回路１７は、行冗長選択信号１０３（ＸＲＥＤＢ０〜ＸＲＥＤＢ７）を論理演算し、その結果を制御信号ＸＲＥＤとして出力する。ここでは、行冗長選択信号１０３（ＸＲＥＤＢ０〜ＸＲＥＤＢ７）の否定論理積が制御信号ＸＲＥＤとして出力される。
【００５４】
行バッファ回路１４は、行冗長回路１３０〜１３７に対応する複数のバッファ回路１４０〜１４７を備える。行冗長デコーダ群１５は、冗長ワード線ＲＸ０〜ＲＸ７に接続される行冗長デコーダ１５０〜１５７を備える。行冗長デコーダ１５０〜１５７は、対応する行冗長回路１３０〜１３７からバッファ回路１４０〜１４７を介して出力された選択信号ＸＲＥＤＢ０〜ＸＲＥＤＢ７に応じて冗長ワード線ＲＸ０〜ＲＸ７を駆動する。
【００５５】
行プリデコーダ群１２は、行アドレス信号１０１（ＸＡ００〜ＸＡ１０）と制御信号ＸＲＥＤを入力とする行プリデコーダ１２０〜１２３を備える。行デコーダ群１１は、行プリデコーダ１２０〜１２３から出力される選択信号に応じてそれぞれ４本のワード線を駆動する行デコーダ１１０〜１１５１１を備える。すなわち、行デコーダ１１０〜１１５１１は、ワード線Ｘ０〜Ｘ２０４７を駆動する。
【００５６】
図９は、列アドレス信号２０１に応じてディジット選択線Ｙ０〜Ｙ３１又は冗長ディジット選択線ＲＹ０〜ＲＹ７を駆動する構成の詳細を示す図である。列冗長回路部２３は、複数の列冗長回路２３０〜２３７を備える冗長回路群２６と、冗長回路群２６の出力（列冗長選択信号２０３）の論理演算を行う論理回路２７とを備える。冗長回路２３０〜２３７は、入力される列アドレス信号２０１（ＹＡ００〜ＹＡ０４）に応じて列冗長選択信号２０３（ＹＲＥＤＢ０〜ＹＲＥＤＢ７）を出力する。論理回路２７は、列冗長選択信号２０３（ＹＲＥＤＢ０〜ＹＲＥＤＢ７）を論理演算し、その結果を制御信号ＹＲＥＤとして出力する。ここでは、列冗長選択信号２０３（ＹＲＥＤＢ０〜ＹＲＥＤＢ７）の否定論理積が制御信号ＹＲＥＤとして出力される。
【００５７】
列バッファ回路２４は、列冗長回路２３０〜２３７に対応する複数のバッファ回路２４０〜２４７を備える。列冗長デコーダ群２５は、冗長ディジット選択線ＲＹ０〜ＲＹ７に接続される列冗長デコーダ２５０〜２５７を備える。列冗長デコーダ２５０〜２５７は、対応する列冗長回路２３０〜２３７からバッファ回路２４０〜２４７を介して出力された選択信号ＹＲＥＤＢ０〜ＹＲＥＤＢ７に応じて冗長ディジット選択線ＲＹ０〜ＲＹ７を駆動する。
【００５８】
列プリデコーダ群２２は、列アドレス信号２０１（ＹＡ００〜ＹＡ０４）と制御信号ＹＲＥＤを入力とする列プリデコーダ２２０〜２２１を備える。列デコーダ群２１は、列プリデコーダ２２０〜２２１から出力される選択信号に応じてそれぞれ４本のディジット選択線を選択する列デコーダ２１０〜２１７を備える。すなわち、列デコーダ２１０〜２１７は、Ｙ０〜Ｙ３１を選択する。
【００５９】
以下に、本発明による行冗長回路１３０の構成の詳細を説明する。図８に示す行冗長回路１３１〜１３７の構成は、行冗長回路１３０と全て同じである。又、図９に示す列冗長回路２３０〜２３７の構成も基本は行冗長回路と同様であるため説明を省略する。
【００６０】
図１０は、本発明による行冗長回路１３０の構成を示す回路図である。行冗長回路１３０は、ＩＮＴ信号１０７が入力されるイネーブルヒューズ回路３０及びアドレスヒューズ回路Ｆ０〜Ｆ１０と、イネーブルヒューズ回路３０にゲートが接続されるＮＭＯＳトランジスタ３１と、アドレスヒューズ回路Ｆ０〜Ｆ１０にゲートが接続されるＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０と、高電位側の第１電源ＶＤＤにソースが接続されるＰＭＯＳトランジスタ３２、３３、３６と、低電位側の第２電源ＶＳＳにソースが接続されるＮＭＯＳトランジスタ３４、３５と、ドレインがノードＮ１及びノードＮ２に接続され、ゲートに選択信号ＸＲＥＤＢが入力されるＰＭＯＳトランジスタ３６と、ノードＮ１及びノードＮ２からの入力信号の論理演算結果を、選択信号ＸＲＥＤＢ０としてノードＮ６に出力する論理回路３７と、行冗長回路不活性信号１００がゲートに入力されるイネーブル制御回路４０とを具備する。つまり、従来技術による冗長回路にイネーブル制御回路４０が追加された構成である。
【００６１】
ＮＭＯＳトランジスタ３１、Ｍｎ０〜Ｍｎ４のそれぞれのドレインは、ノードＮ１を介してＰＭＯＳトランジスタ３２のドレインに共通接続され、ソースは、ノードＮ３を介してＮＭＯＳトランジスタ３４のドレインに共通接続される。ＮＭＯＳトランジスタＦ５〜Ｆ１０のそれぞれのドレインは、ノードＮ２を介してＰＭＯＳトランジスタ３３のドレインに共通接続され、ソースは、ノードＮ４を介してＮＭＯＳトランジスタ３５のドレインに共通接続される。ＰＭＯＳトランジスタ３２、３３及びＮＭＯＳトランジスタ３４、３５のそれぞれのゲートは、ＡＣＴ信号が供給されるノードＮ５に共通接続される。ＰＭＯＳトランジスタ３２、３３は、ＡＣＴ信号１０６の信号レベルに応じてノードＮ１、Ｎ２に第１電源電圧ＶＤＤを供給する。ＮＭＯＳトランジスタ３４、３５は、ＡＣＴ信号１０６に応じてノードＮ３、Ｎ４に第２電源電圧ＶＳＳを供給する。
【００６２】
ＰＭＯＳトランジスタ３６のゲートはノードＮ６に接続され、ドレインはノードＮ１、Ｎ２に接続される。ＰＭＯＳトランジスタ３６は、行冗長回路１３０が活性状態であるとき、ノードＮ１、Ｎ２のレベルを補償する。つまり、選択ＸＲＥＤＢ０が”Ｌ”であるとき、“Ｈ”レベルを維持しているノードＮ１、Ｎ２に対して第１電源電圧ＶＤＤを供給する。
【００６３】
本実施の形態における論理回路３７は、ノードＮ１、Ｎ２からの入力信号の否定論理積を選択信号ＸＲＥＤＢ０として出力するＮＡＮＤ回路である。この場合、論理回路３７は、ノードＮ１、Ｎ２のうち、少なくとも一方に“Ｌ”レベルの信号が入力されると、“Ｈ”レベルの選択信号ＸＲＥＤＢ０を出力する。又、論理回路３７は、ノードＮ１、Ｎ２の両方の信号レベルが“Ｈ”のとき”Ｌ”レベルの選択信号ＸＲＥＤＢ０を出力する。
【００６４】
ノードＮ１の信号レベルは、ＮＭＯＳトランジスタ３１、Ｍｎ０〜Ｍｎ４の駆動状態によって決定する。又、ノードＮ２の信号レベルは、ＮＭＯＳトランジスタＭｎ５〜１０の駆動状態、及びイネーブル制御回路４０からの制御によって決定する。ＮＭＯＳトランジスタ３１の駆動状態は、イネーブルヒューズ回路３０におけるヒューズ５１（図３参照）の切断状態によって決定する。又、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０の駆動状態は、アドレスヒューズ回路Ｆ０〜Ｆ１０のそれぞれに設けられたＦＵＳＥ回路６０のヒューズ５１（図４参照）の切断状態及び行アドレス信号ＸＡ００〜ＸＡ１０によって決定する。
【００６５】
イネーブル制御回路４０は、行冗長回路不活性信号１００（ＫＩＬＲＥＤＸ）に応じて、ノードＮ２の信号レベルを制御する。本実施の形態では、ゲートがＫＩＬＲＥＤＸに接続され、ドレインがノードＮ２に接続され、ソースがノードＮ４を介して第２電源ＶＳＳに接続されたＮＭＯＳトランジスタが、イネーブル制御回路４０を構成する。この場合、イネーブル制御回路４０は、行冗長回路不活性信号１００が“Ｈ”レベルのときオン状態となってノードＮ２の信号レベルを“Ｌ”レベルに遷移させる。又、行冗長回路不活性信号１００が“Ｌ”レベルのときイネーブル制御回路４０は、オフ状態となり、ノードＮ２は、ＮＭＯＳトランジスタ３１、Ｍｎ０〜Ｍｎ１０によって決定される信号レベルとなる。このように、イネーブル制御回路４０は、イネーブルヒューズ回路３０やアドレスヒューズ回路Ｆ０〜Ｆ１０におけるヒューズ５１の切断状況に関係なく、ノードＮ２の信号レベルを“Ｌ”レベルに遷移することができる。
【００６６】
ＮＭＯＳトランジスタ３１は、イネーブルヒューズ回路３０から入力された信号レベルに応じてノードＮ１の信号レベルを決定する。イネーブルヒューズ回路３０は、ＩＮＴ信号１０７の信号レベルと内部に設けられたヒューズ５１の切断状況とに応じて、ＮＭＯＳトランジスタ３１のゲートに入力する信号レベルを決定する。図３を参照して、イネーブルヒューズ回路３０の構成の詳細を説明する。
【００６７】
本発明に係るイネーブルヒューズ回路３０は、図３に示すＦＵＳＥ回路６０によって実現される。ＦＵＳＥ回路６０は、ＰＭＯＳトランジスタ５０、ヒューズ５１、ＮＭＯＳトランジスタ５２、５３、インバータ５４、５５を備える。ＰＭＯＳトランジスタ５０とＮＭＯＳトランジスタ５２は、ＩＮＴ信号１０７を入力とし、ノードＮ７を出力とするインバータを構成する。ヒューズ５１は、ＰＭＯＳトランジスタ５０のドレインとノードＮ７との間に接続される。ノードＮ７は、インバータ５４、５５を介して出力端子ＯＵＴ１に接続される。イネーブルヒューズ回路３０の出力端子ＯＵＴ１は、図１０に示すＮＭＯＳトランジスタ３１のゲートに接続される。ＮＭＯＳトランジスタ５３のゲートはインバータ５４の出力に接続され、ドレインはノードＮ７に接続される。ＮＭＯＳトランジスタ５３は、インバータ５４の出力レベルを固定する。
【００６８】
ここで、ＩＮＴ信号１０７は、電源投入時のみ“Ｈ”レベルの１ショットパルス信号として出力され、その後“Ｌ”レベルとなる。又、ＩＮＴ信号１０７は、外部信号から入力された信号でも、半導体記憶装置１０内部で生成される信号でもどちらでも良い。
【００６９】
ヒューズ５１が溶断されている場合、１ショットの“Ｈ”レベルのＩＮＴ信号１０７に応じて、出力端子ＯＵＴ１の信号レベルは、“Ｌ”となる。この場合、ＮＭＯＳトランジスタ３１はオフ状態となりノードＮ１の信号レベルは、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ４によって決定される。一方、ヒューズ５１が溶断されていない場合、ＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５２は、インバータとして動作し、１ショットパルスに続く“Ｌ”レベルのＩＮＴ信号１０７に応じて、出力端子ＯＵＴ１の信号レベルは“Ｈ”となる。この場合、ノードＮ１の信号レベルは、ＮＭＯＳトランジスタ３１によって引き下げられ、“Ｌ”レベルとなる。すなわち、トリミング工程において、行冗長回路１３０が活性状態とされる場合、ヒューズ５１は溶断されればよく、不活性状態にされる場合、ヒューズ５１は溶断されなければよい、といえる。
【００７０】
図１０を参照して、ＮＭＯＳトランジスタＭｎ０〜Ｍｎ１０は、それぞれアドレスヒューズ回路Ｆ０〜Ｆ１０から入力された信号レベルに応じてノードＮ１又はＮ２の信号レベルを決定する。アドレスヒューズ回路Ｆ０〜Ｆ１０は、ＩＮＴ信号１０７及び行アドレス信号ＸＡ００〜ＸＡ１０の信号レベルと、それぞれの内部に設けられたヒューズ５１の切断状況とに応じて、ＮＭＯＳトランジスタＭｎ０〜１０のゲートに入力する信号レベルを決定する。
【００７１】
アドレスヒューズ回路Ｆ０〜Ｆ１０のそれぞれは、図４に示すＦＵＳＥ回路７０によって実現される。図４は、アドレスヒューズ回路Ｆ０の構成を示す回路図である。尚、アドレスヒューズ回路Ｆ１〜Ｆ１０の構成は、アドレスヒューズ回路Ｆ０と全て同じである。ＦＵＳＥ回路７０は、ＩＮＴ信号１０７が入力される端子とノードＮ８との間に接続されたＦＵＳＥ回路６０と、ノードＮ８からの相補信号によって制御され、行アドレス信号ＸＡ００に応じた信号を出力端子ＯＵＴ２（ＮＭＯＳトランジスタＭｎ０のゲート）に出力するトランスファーゲート６２と、ノードＮ８からの相補信号によって制御され、行アドレス信号ＸＡ００の反転信号に応じた信号を出力端子ＯＵＴ２に出力するトランスファーゲート６３とを備える。ここで、アドレスヒューズ回路Ｆ０〜Ｆ１０に設けられたＦＵＳＥ回路６０の出力端子ＯＵＴ１は、ノードＮ８に接続される。又、上述のようにＩＮＴ信号１０７は、電源投入時のみ“Ｈ”レベルの１ショットパルス信号として出力され、その後“Ｌ”レベルとなる。以下、アドレスヒューズ回路Ｆ０〜Ｆ１０のいずれかに設けられたヒューズ５１をアドレスヒューズと称す。
【００７２】
アドレスヒューズが溶断されている場合、１ショットの“Ｈ”レベルのＩＮＴ信号１０７に応じて、出力端子ＯＵＴ２の信号レベルは、行アドレス信号ＸＡ００を反転した信号レベルとなる。一方、ヒューズ５１が溶断されていない場合、出力端子ＯＵＴ２の信号レベルは、行アドレス信号ＸＡ００と同じ信号レベルとなる。例えば、行アドレス信号ＸＡ００が“Ｈ”レベルのときに行冗長回路１３０を活性状態に設定する場合、アドレスヒューズが溶断される。この場合、“Ｈ”レベルの行アドレス信号ＸＡ００に応じて、ＮＭＯＳトランジスタＭｎ０のゲートは“Ｌ”レベルとなり、ノードＮ１は“Ｈ”レベルに遷移する。逆に、“Ｌ”レベルの行アドレス信号ＸＡ００に応じて、ＮＭＯＳトランジスタＭｎ０のゲートは“Ｈ”レベルとなり、ノードＮ１は“Ｌ”レベルに遷移する。一方、アドレス信号ＸＡ００が“Ｌ”レベルのときに行冗長回路１３０を活性状態に設定する場合、アドレスヒューズは溶断されない。尚、行冗長回路１３０を活性状態にするアドレス信号ＸＡ００〜ＸＡ１０の信号レベルの組み合せと、アドレスヒューズの切断状況との対応関係は、行冗長回路毎、及びアドレスヒューズ回路毎に任意に設定できる。
【００７３】
図１０において、ＡＣＴ信号１０６が“Ｌ”レベルである間、ＰＭＯＳトランジスタ３２、３３はノードＮ１、Ｎ２を“Ｈ”レベルに遷移させ、ＮＭＯＳトランジスタ３４、３５は、ノードＮ３、Ｎ４を“Ｈ”レベルに維持する。すなわち、この間、ノードＮ１〜Ｎ４はプリチャージ状態となる。ＡＣＴ信号が“Ｈ”レベルになると、ノードＮ１〜Ｎ４のプリチャージは解除され、ＮＭＯＳトランジスタ３４、３５は導通状態になる。
【００７４】
ここで、イネーブルヒューズ回路３０のヒューズ５１が溶断されておらずＮＭＯＳトランジスタ３１への出力が“Ｈ”レベルであれば、アドレス信号ＸＡ００〜ＸＡ１０の組み合わせに関わらずノードＮ１は“Ｌ”レベルになり、行冗長回路部１３は、不活性になる。イネーブルヒューズ回路３０のヒューズ５１が溶断されており、ＮＭＯＳトランジスタ３１への出力が“Ｌ”レベルであれば、アドレス信号ＸＡ００〜ＸＡ１０の組み合わせで行冗長回路部１３の活性／不活性が決定されることになる。例えば、行冗長回路１３０を活性にするアドレス信号ＸＡ００〜ＸＡ１０の組み合わせに対応してアドレスヒューズが溶断されていれば、アドレスヒューズ回路Ｆ０〜Ｆ１０の出力レベルは全て“Ｌ”レベルになり、ノードＮ１、Ｎ２は“Ｈ”レベルを維持する。これにより選択信号ＸＲＥＤＢ０が“Ｌ”レベルとなり、行冗長ワード線ＲＸ０（行冗長メモリセル）が選択される。
【００７５】
又、アドレスヒューズ回路Ｆ１〜Ｆ１０だけではどのようなヒューズの切断状況であっても、いずれかのアドレス情報で行冗長回路１３０は必ず活性状態となる。行冗長回路１３０を使用しない場合は、どのアドレス情報でも不活性状態を実現させなければいけないので、イネーブルヒューズ回路３０が必要になる。
【００７６】
以上のように、行冗長回路１３０が使用されるか否かは、イネーブルヒューズ回路３０によって決まり、行冗長回路１３０が使用される場合、行冗長回路１３０の活性化／不活性化は、アドレスヒューズ回路Ｆ０〜Ｆ１０、及び行アドレス信号ＸＡ００〜ＸＡ１０に応じて決まる。活性化された行冗長回路１３０から出力された選択信号ＸＲＥＤＢ０は、行冗長デコーダ１５０を駆動し、冗長ワード線Ｘ０を活性化する。本実施の形態では、行冗長回路１３０が活性化した場合、“Ｌ”レベルの選択信号ＸＲＥＤＢ０が出力される。又、本発明による行冗長回路１３０は、イネーブル制御回路４０によって、イネーブルヒューズ回路３０やアドレスヒューズ回路Ｆ０〜Ｆ１０の切断状況に関係なく、行冗長回路１３０を不活性化することができる。
【００７７】
図８に示す行冗長回路１３１〜１３７も行冗長回路１３０と同様にトリミングによって設定（切断）されたヒューズ回路に応じて、その使用有無が決められる。使用される行冗長回路１３１〜１３７は、それぞれ行アドレス信号ＸＡ００〜ＸＡ１０の信号レベルの組み合せと、アドレスヒューズ回路Ｆ０〜Ｆ１０の切断状況に応じて、冗長ワード線ＲＸ１〜ＲＸ７を活性化する。
【００７８】
図８において、行冗長回路１３０〜１３７のいずれかが活性化される場合、すなわち選択信号ＸＲＥＤＢ０〜ＸＲＥＤＢ７のいずれかが“Ｌ”レベルになる場合、論理回路１７から出力される制御信号ＸＲＥＤは、“Ｈ”レベルとなり、行冗長プリデコーダ群１２及び行デコーダ群１１は不活性となる。これにより、不良メモリセルへのアクセスを禁止し、不良メモリセルを選択するためのアドレス信号に応じた行冗長メモリセルにアクセスすることができる。
【００７９】
図８に示された論理回路１７の構成を図１１に示す。論理回路１７は、行冗長回路１３０〜１３７のうち２組の冗長回路からの選択信号の否定論理積ＸＲＥ０１〜ＸＲＥ６７をそれぞれ出力する４つのＮＡＮＤ回路と、否定論理積ＸＲＥ０１〜ＸＲＥ６７のうち２組の否定論理和ＸＲＥＢ０、ＸＲＥＢ１をそれぞれ出力する２つのＮＯＲ回路と、否定論理和ＸＲＥＢ０、ＸＲＥＢ１の否定論理積を制御信号ＸＲＥＤとして出力するＮＡＮＤ回路を備える。このような構成により、論理回路１７は、行冗長回路１３０〜１３７から出力される選択信号ＸＲＥＤＢ０〜ＸＲＥＤ７の否定論理積を制御信号ＸＲＥＤとして出力する。
【００８０】
図８に示される行プリデコーダ１２０〜１２３と行デコーダ１１０〜１１５１１の接続関係を図１２に示す。行プリデコーダ１２０は、入力されるアドレス信号ＸＡ００、ＸＡ０１、制御信号ＸＲＥＤに応じた信号レベルの選択信号ＸＰＲＤ０を行デコーダ１１０〜１１５１１に出力し、行デコーダ１１０〜１１５１１のそれぞれから出力される４つの選択信号の信号レベルを制御する。又、行プリデコーダ１２０は、入力される制御信号ＸＲＥＤに応じて行デコーダ１１０〜１１５１１の全ての活性化／不活性化を決定する。行プリデコーダ１２１〜１２３は、それぞれに入力される３つのアドレス信号ＸＡ０２〜ＸＡ０４、ＸＡ０５〜ＸＡ０７、ＸＡ０８〜ＸＡ１０に応じて行デコーダ１１０〜１１５１１に選択信号ＸＰＲＤ１〜ＸＰＲＤ３を出力し、行デコーダ１１０〜１１５１１のいずれか１つを活性化する。
【００８１】
図１３は、図８に示される行プリデコーダ１２０の構成を示す図である。行プリデコーダ１２０は、制御信号ＸＲＥＤ、アドレス信号ＸＡ００、ＸＡ０１を反転させるインバータと、アドレス信号ＸＡ００、ＸＡ０１と反転信号とを組み合せた２組の信号と、制御信号ＸＲＥＤとの否定論理積を出力する４つのＮＡＮＤ回路と、４つのＮＡＮＤ回路のそれぞれの出力を反転し、４つの選択信号Ｘ０Ｎ１Ｎ、Ｘ０Ｔ１Ｎ、Ｘ０Ｎ１Ｔ、Ｘ０Ｔ１Ｔを出力する４つのインバータを具備する。４つの選択信号Ｘ０Ｎ１Ｎ、Ｘ０Ｔ１Ｎ、Ｘ０Ｎ１Ｔ、Ｘ０Ｔ１Ｔは選択信号ＸＰＲＤ０として行プリデコーダ１２０から出力される。行プリデコーダ１２１〜１２３のそれぞれは、制御信号ＸＲＥＤに替えてアドレス信号が入力されること以外、行プリデコーダ１２０の構成と同様であり、選択信号ＸＰＲＤ１〜ＸＰＲＤ３を出力する。
【００８２】
図１３において、行デコーダ１１０〜１１５１１のそれぞれは、行プリデコーダ１２０〜１２３からの選択信号ＸＰＲＤ０〜ＸＰＲＤ３の信号レベルの組み合わせに応じて、自身に接続するワード線へ出力する選択信号の信号レベルを決定する。詳細には、行プリデコーダ１２１〜１２３から出力された選択信号ＸＰＲＤ１〜ＸＰＲＤ３に応じて行デコーダ１１０が活性化された場合、行デコーダ１１０は、行プリデコーダ１２０からの選択信号ＸＰＲＤ０に応じて、ワード線Ｘ０〜Ｘ３のうちの１本を活性化する。
【００８３】
（通常モードにおける不良箇所救済動作）
通常モードにおける不良箇所の救済動作の詳細を以下に説明する。ここでは、行冗長回路不活性信号１００（ＫＩＬＲＥＤＸ）及び列冗長回路不活性信号２００（ＫＩＬＲＥＤＹ）は、通常モード時で“Ｌ”レベル、冗長回路不活性モード時で“Ｈ”レベルであるとする。
【００８４】
図８を参照して、通常モードでは、冗長回路制御部２０から“Ｌ”レベルの行冗長回路不活性信号１００が行冗長回路部１３に入力される。図１０に示すイネーブル制御回路４０は、“Ｌ”レベルの冗長回路不活性信号１００に応じてオフ状態となり、ノードＮ２の信号レベルは、アドレスヒューズ回路Ｆ０〜Ｆ１０に応じて決定される。すなわち、通常モードでは、トリミングによって設定された行冗長回路１３０〜１３７のそれぞれのアドレスヒューズ回路Ｆ０〜Ｆ１０及びイネーブルヒューズ回路３０に応じて、不良箇所が救済される。同様に、図９を参照して、通常モードでは冗長回路制御部２０から“Ｌ”レベルの列冗長回路不活性信号２００が列冗長回路部２３に入力される。これにより、行冗長回路１３０〜１３７と同様に、列冗長回路２３０〜２３７のそれぞれのアドレスヒューズ回路Ｆ０〜Ｆ１０及びイネーブルヒューズ回路３０に応じて、不良箇所が救済される。
【００８５】
図７及び図８を参照して、例えば、メモリセルＣｉｊが不良メモリセルとして検出された場合、メモリセルＣｉｊは、冗長メモリセルＲＸＣｈｊ又は冗長メモリセルＲＸＣｉｋに置換されて救済される。メモリセルＣｉｊが冗長メモリセルＲＸＣｈｊに置換される場合、行冗長回路部１３は、冗長ワード線ＲＸｈを駆動するための行冗長選択信号１０３を出力するとともに、行プリデコーダ群１２を不活性にするための制御信号ＸＲＥＤを出力する。詳細には、冗長ワード線ＲＸｈに対応する行冗長回路１３ｈは、メモリセルＣｉｊを選択するための行アドレス信号に応じて“Ｌ”レベルの選択信号ＸＲＥＤＢｈを出力する。行冗長デコーダ群１５は、“Ｌ”レベルの選択信号ＸＲＥＤＢｈに応じて冗長ワード線ＲＸｈを活性化する。論理回路１７は、“Ｌ”レベルの選択信号ＸＲＥＤＢｈに応じて“Ｈ”レベルの制御信号ＸＲＥＤを出力する。行プリデコーダ群１２は、“Ｈ”レベルの制御信号ＸＲＥＤに応じて不活性となる。一方、列冗長回路部２３は、列アドレス信号に応じて不活性となり、列冗長デコーダ群２５を不活性にするための列冗長選択信号２０３を出力し、列プリデコーダ群２２を活性化するための制御信号ＹＲＥＤを出力する。詳細には、列冗長回路群２６は、ディジット選択線Ｙｊを選択するための列アドレス信号に応じて、“Ｈ”レベルの列冗長選択信号２０３を出力する。列冗長デコーダ群２５は、“Ｈ”レベルの列冗長選択信号２０３に応じて全ての冗長ディジット選択線ＲＹ０〜ＲＹｎを不活性にする。論理回路２７は、“Ｈ”レベルの列冗長選択信号２０３に応じて“Ｌ”レベルの制御信号ＹＲＥＤを出力する。列プリデコーダ群２２は、“Ｌ”レベルの制御信号ＹＲＥＤに応じて活性化し、列デコーダ群２１は、ディジット選択線Ｙｊを選択するための列アドレス信号に応じてディジット選択線Ｙｊを選択する。
【００８６】
以上のように、メモリセルＣｉｊが冗長メモリセルＲＸＣｈｊに置換される場合、メモリセルＣｉｊを選択するためのアドレス信号に応じて、冗長ワード線ＲＸｈ及びディジット選択線Ｙｊが活性化される。一方、メモリセルＣｉｊが冗長メモリセルＲＹＣｉｋに置換される場合、上述と同様に、メモリセルＣｉｊを選択するためのアドレス信号に応じて、ワード線Ｘｉ及び冗長ディジット選択線ＲＹｋが活性化される。
【００８７】
又、ワード線Ｘｉが不良である場合、ワード線Ｘｉは冗長ワード線ＲＸｈに置換される。これによりワード線Ｘｉを選択する行アドレス信号に応じて行冗長デコーダ群１５は、冗長ワード線ＲＸｈを選択し、行デコーダ群１１は不活性となる。列デコーダ群２１は、列アドレス信号２０１に応じてディジット選択線Ｙ０〜Ｙｍのいずれかを活性化し、列冗長デコーダ群２５は冗長ディジット選択線ＲＹ０からＲＹｑを不活性化する。これにより、ワード線Ｘｉ上のメモリセルは、冗長ワード線ＲＸｈ上の冗長メモリセルＲＸＣｈ０からＲＸＣｈｍのいずれかに置換される。
【００８８】
同様に、ディジット選択線Ｙｊが不良である場合、ディジット選択線Ｙｊは冗長ディジット選択線ＲＹｋに置換される。これによりディジット選択線Ｙｊを選択する列アドレス信号に応じて列冗長デコーダ群２５は、冗長ディジット選択線ＲＹｋを選択し、列デコーダ群２１は不活性となる。行デコーダ群１１は、行アドレス信号１０１に応じてワード線Ｘ０〜Ｘｎのいずれかを活性化し、行冗長デコーダ群１５は冗長ワード線ＲＸ０からＲＸｐを不活性化する。これにより、ディジット選択線Ｙｊ上のメモリセルは、冗長ディジット選択線ＲＹｋ上の冗長メモリセルＲＹＣ０ｋからＲＹＣｎｋのいずれかに置換される。
【００８９】
更に、ワード線Ｘｉ及びディジット選択線Ｙｊがともに不良である場合、ワード線Ｘｉとディジット選択線Ｙｊの交点領域に設けられたメモリセルＣｉｊは、行列冗長メモリ部４上の冗長メモリセルＲＸＹＣｈｋに置換される。詳細には、行冗長回路部１３は、メモリセルＣｉｊを選択する行アドレス信号に応じて行プリデコーダ群１２を不活性化し、冗長ワード線ＲＸｈを選択するための行冗長選択信号１０３を出力する。又、列冗長回路部２３は、メモリセルＣｉｊを選択する列アドレス信号に応じて列プリデコーダ群２２を不活性化し、冗長ディジット選択線ＲＹｋを選択するための列冗長選択信号２０３を出力する。これにより、メモリセルＣｉｊは、冗長メモリセルＲＸＹＣｈｋに置換される。
【００９０】
以上のように、通常モードでは、行冗長回路部１３及び列冗長回路部２３内のアドレスヒューズ回路Ｆ０〜Ｆ１０に設定されたアドレスヒューズ情報とイネーブルヒューズ回路３０に設定されたイネーブル情報とに基づいて、メモリ部１内の不良箇所が救済される。
【００９１】
（冗長回路不活性モードにおける動作）
冗長回路不活性モードにおける動作を以下に説明する。
【００９２】
図８において、冗長回路不活性モードでは、冗長回路制御部２０から“Ｈ”レベルの行冗長回路不活性信号１００が行冗長回路部１３に入力される。図１０に示すイネーブル制御回路４０は“Ｈ”レベルの冗長回路不活性信号１００に応じてオン状態となり、ノードＮ２の信号レベルは、アドレスヒューズ回路Ｆ０〜Ｆ１０に関係なく“Ｌ”レベルに引き下げられる。このため、論理回路３７から出力される選択信号ＸＲＥＤＢは、“Ｈ”レベルとなり、図８に示す行冗長回路部１３から出力される行冗長選択信号１０３（選択信号ＸＲＥＤＢ０〜ＸＲＥＤＢ７）は、全て“Ｈ”レベルとなる。“Ｈ”レベルの行冗長選択信号１０３に応じて論理回路１７は、“Ｌ”レベルの制御信号ＸＲＥＤを行プリデコーダ群１２に出力する。これにより、行プリデコーダ群１２及び行デコーダ群１１は活性化され、行アドレス信号１０１に応じて、ワード線Ｘ０〜Ｘ２０４７のいずれかを活性化する。一方、行冗長デコーダ群１５は、“Ｈ”レベルの行冗長選択信号１０３に応答して、不活性となる。
【００９３】
図９において、冗長回路不活性モードでは、冗長回路制御部２０から“Ｈ”レベルの列冗長回路不活性信号２００が列冗長回路部２３に入力される。列冗長回路部２３は、“Ｈ”レベルの列冗長回路不活性信号２００に応じて不活性となり、“Ｈ”レベルの列冗長選択信号２０３（選択信号ＹＲＥＤＢ０〜ＹＲＥＤＢ７）を出力する。論理回路２７は、“Ｈ”レベルの列冗長選択信号２０３に応じて“Ｌ”レベルの制御信号ＹＲＥＤを列プリデコーダ群２２に出力する。これにより、列プリデコーダ群２２及び列デコーダ群２１は活性化され、列アドレス信号２０１に応じて、ディジット選択線Ｙ０〜Ｙ３１のいずれかを活性化する。一方、列冗長デコーダ群２５は、“Ｈ”レベルの列冗長選択信号２０３に応答して、不活性となる。
【００９４】
以上のように、冗長回路不活性モードでは、冗長回路部に設定されたアドレスヒューズ情報やイネーブル情報に関係なく、冗長回路（冗長メモリセル）は利用されず、メモリ部１のみがアクセスされる。
【００９５】
（通常モードと冗長回路不活性モードとの動作比較）
図１４は、トリミング後における通常モードと冗長回路不活性モードのアクセス対象の違いを示す表である。以下では、救済が必要なメモリセルを選択するためのアドレスを冗長セル置換アドレスと称し、救済が必要でないメモリセルを選択するアドレスを冗長セル未置換アドレスと称す。図１４を参照して、通常モードにおいて、冗長セル未置換アドレスが入力された場合、行デコーダ群１１又は列デコーダ群２１は活性（動作）し、行冗長デコーダ群１５又は列冗長デコーダ群２５は、不活性となる（動作しない）。この場合、入力されるアドレス信号に応じて行デコーダ群１１又は列デコーダ群２１は、メモリ部１にアクセスする。通常モードにおいて、冗長セル置換アドレスが入力された場合、行デコーダ群１１又は列デコーダ群２１は不活性となり（動作せず）、行冗長デコーダ群１５又は列冗長デコーダ群２５は、活性（動作）する。この場合、入力されるアドレス信号に応じて行冗長デコーダ群１５又は列冗長デコーダ群２５は、冗長メモリ部にアクセスする。
【００９６】
冗長回路不活性モードにおいて、冗長セル未置換アドレスが入力された場合、通常モードと同様に、行デコーダ群１１又は列デコーダ群２１が、入力されるアドレス信号に応じてメモリ部１にアクセスする。一方、冗長回路不活性モードにおいて、冗長セル置換アドレスが入力された場合、行デコーダ群１１又は列デコーダ群２１は活性（動作）し、行冗長デコーダ群１５又は列冗長デコーダ群２５は、不活性となる（動作しない）。この場合、入力されるアドレス信号に応じて行デコーダ群１１又は列デコーダ群２１は、メモリ部１にアクセスする。
【００９７】
以上のように、通常モードにおいて、冗長メモリセルにアクセスするアドレス信号が入力されても、冗長回路不活性モードでは、メモリセルがアクセスされる。すなわち、本発明によれば、トリミングによって不良メモリセルが冗長メモリセルに置換された後でも、冗長回路不活性モードを使用することで、冗長メモリ部ではなく不良メモリセルを含むメモリセル部１をアクセスできる。
【００９８】
（メモリテスト動作）
次に、図１５から図２１を参照して、本発明によるメモリセルテストの動作の詳細を説明する。本発明によるメモリセルテストでは、異なる条件下による複数のメモリセルテスト工程が行われる。ここでは、一例として２つのメモリセルテスト工程（第１メモリセルテスト工程及び第２メモリセルテスト工程）が行われるものとして説明する。又、以下の説明は、行アドレスに対応するワード線上に発生する不良箇所を冗長ワード線によって不良アドレスを救済する場合を一例に説明するが、列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合も同様である。このため列アドレスに対応するディジット選択線を冗長ディジット選択線によって救済する場合の説明は省略する。
【００９９】
図１５は、本発明によるメモリセルテストの動作を示すフロー図である。本発明によるメモリセルテストは、第１メモリセル工程（ステップＳ１）と、第１トリミング工程（ステップＳ２）と、第２メモリセルテスト工程（ステップＳ３）と、第２メモリセルテスト工程（ステップＳ４）と、Ｆｉｎａｌメモリセルテスト工程（ステップＳ５）を備える。本発明に係る第１メモリセルテスト工程及びＦｉｎａｌメモリセルテスト工程は、従来技術と同様に行われるが、第２メモリセルテスト工程では、従来と同様なメモリテストの他、不活性モードテスト（ステップＳ３２）が追加実施される。
【０１００】
第１メモリセルテスト工程では、先ず、従来と同様に半導体記憶装置１０に対しファンクションテスト（ＦＴ１）が行われる（ステップＳ１１）。次に、所定の条件下において複数のテスト１−１〜Ｓ−１が行われる（ステップＳ１２）。ただし、Ｓは自然数である。
【０１０１】
第１メモリセルテスト工程では、通常モードにおいて、図１６（ａ）に示すメモリ空間を対象としてファンクションテスト（ＦＴ１）及び複数のメモリテスト１−１〜ｓ−１が行われる。一般に、メモリセルテストはメモリテスタを使用して、テストプログラムにより実施される。以下、メモリセルテストを実施する媒体をテスト装置と称す。テスト装置から半導体記憶装置１０にアドレスＡ０〜Ａｎが入力されると、半導体記憶装置１０ではアドレスＡ０〜Ａｎに対応するワード線Ｘ０〜Ｘｎが選択される。以下では、アドレスＡ０〜Ａｎに対応付けられたワード線又は冗長ワード線を使用ワード線と称す。
【０１０２】
例えば、第１メモリセルテスト工程（ステップＳ１）において、ワード線Ｘ０〜Ｘ２上に不良メモリセル（図１６（ｂ）×印）が検出されると、アドレスＡ０〜Ａ２は不良アドレスとして検出される。この時、テスト装置は、冗長ワード線ＲＸ０〜ＲＸ２を置換対象として選択する。ここで、置換対象となる冗長ワード線の優先順位はテストプログラムによって予め設定されており、本実施の形態では冗長ワード線ＲＸ０〜ＲＸ７の順で置換対象として設定されているものとする。
【０１０３】
第１メモリセルテスト工程において検出された不良アドレスＡ０〜Ａ２を救済するように、ワード線が、冗長ワード線に置換される（ステップＳ２）。ここでは、第１トリミング工程によって行冗長回路部１３におけるアドレスヒューズ回路Ｆ０〜Ｆ１０の所定のアドレスヒューズが切断される。不良メモリセルを選択するアドレス信号が入力されると、行冗長回路部１３は、行デコーダ群１１を不活性にし、行冗長デコーダ群１５を活性化する。
【０１０４】
詳細には、第１メモリセルテスト工程の結果に基づき、置換対象の冗長ワード線ＲＸ０〜ＲＸ２に対応する行冗長回路１３０〜１３２のアドレスヒューズが切断される。アドレスヒューズが切断された行冗長回路群１３は、アドレスＡ０〜Ａ２のいずれかを選択するアドレス信号１０１が入力されると、行プリデコーダ群１２及び行デコーダ群１１を不活性化し、冗長ワード線ＲＸ０〜ＲＸ２のいずれかを選択するための行冗長選択信号１０３を出力する。これにより、図１６（ｃ）に示すようにアドレスＡ０〜Ａ２に対応するワード線Ｘ０〜Ｘ２は、冗長ワード線ＲＸ０〜ＲＸ２に置換され、不良アドレスが救済される。
【０１０５】
第１トリミング工程後、第１メモリセルテスト工程とは異なる条件下で、複数のメモリセルテストが行われる第２メモリセルテスト工程が行われる（ステップＳ３）。図１６（ｃ）のように、第２メモリセルテスト工程では、ワード線Ｘ０〜Ｘ２が冗長ワード線ＲＸ０〜ＲＸ２によって置換されたメモリ空間に対して複数のメモリセルテストが行われる。
【０１０６】
第２メモリセルテスト工程では、先ず、従来技術と同様に、第１メモリセルテスト工程と異なる条件下においてファンクションテスト（ＦＴ２）が行われる（ステップＳ３１）。ファンクションテスト（ＦＴ２）では、不良アドレスが検出されない場合（図１７（ａ））、アドレスＡ０〜Ａ２のいずれかに不良アドレスが検出される場合（図１７（ｂ））、アドレスＡ３〜Ａｎのいずれかに不良アドレスが検出される場合（図１７（ｃ））の３つの場合がある。
【０１０７】
本発明に係るテスト装置によりファンクションテスト（ＦＴ２）の後、不活性モードテストが行われる（ステップＳ３２）。不活性モードテストでは本発明において追加されたイネーブル制御回路４０によって、通常モードと不活性モードとを切り替えて情報の書き込み及び読み出しを行うことで、第１トリミング工程において救済されたアドレス、及び救済のために使用された冗長回路（ここでは行冗長回路）を確認することができる。
【０１０８】
図１８〜図２０を参照して、本発明による不活性モードテストの動作の詳細を説明する。以下では、第１トリミング工程において、アドレスＡ０〜Ａ２が冗長ワード線ＲＸ０〜ＲＸ２によって救済され、ファンクションテスト（ＦＴ２）において、アドレスＡ３が不良アドレスとして検出された場合（図１７（ｃ））を一例に不活性モードテストの動作を説明する。
【０１０９】
図１８は、不活性モードテストのフロー図である。テスト装置により不活性モードテストが開始されると、半導体記憶装置１０は最初に通常モードに設定される。この状態でメモリ空間の全アドレスに“０”が書き込まれる（ステップＳ３２１、図１９（ａ））。通常モードに設定されると、アドレスＡ０〜Ａ２に対応する使用ワード線は、冗長ワード線ＲＸ０〜ＲＸ２となり、アドレスＡ０〜Ａ２へ書き込まれるデータ“０”は、冗長ワード線ＲＸ０〜ＲＸ２上の冗長メモリセルに記録される。その他のアドレスＡ３〜Ａｎに書き込まれるデータ“０”は、ワード線Ｘ３〜Ｘｎ上のメモリセルに記録される。ただし、ファンクションテスト（ＦＴ２）において不良となったメモリセル（冗長メモリセル）にはデータ“０”が書き込まれない場合がある。
【０１１０】
次に半導体記憶装置１０は、冗長回路不活性モードに設定される。この状態でステップＳ３２１において書き込まれた情報と異なる情報“１”がメモリ空間の全アドレスに書き込まれる（ステップＳ３２２、図１９（ｂ））。冗長回路不活性モードに設定されると、使用ワード線として冗長ワード線ＲＸ０〜ＲＸ２が使用されず、メモリ空間の全てのアドレスＡ０〜Ａｎに対してワード線Ｘ０〜Ｘｎが使用される。このため、アドレスＡ０〜Ａｎに書き込まれるデータ“１”は、ワード線Ｘ０〜Ｘｎ上のメモリセルに記録される。ただし、ファンクションテスト（ＦＴ２）において不良であったメモリセル（冗長メモリセル）には、データ“１”が書き込まれない場合がある。
【０１１１】
次に半導体記憶装置１０は、再び、通常モードに設定される。この状態でメモリ空間の全アドレスから情報が読み出される（ステップＳ３２３、図１９（ｃ））。通常モードではアドレスＡ０〜Ａ２に対応する使用ワード線としてワード線Ｘ０〜Ｘ２の替わりに冗長ワード線ＲＸ０〜ＲＸ２が使用され、アドレスＡ０〜Ａ２からは、冗長ワード線ＲＸ０〜ＲＸ２上の冗長メモリセルに書き込まれたデータ“０”が読み出される。その他のアドレスＡ３〜Ａｎからは、ワード線Ｘ３〜Ｘｎ上のメモリセルに書き込まれたデータ“１”が読み出される。
【０１１２】
ステップＳ３２３においてデータ“０”が読み出された行アドレス、及びデータの読み出し又は書き込み時にエラーとなった領域を含む行アドレスは、全て不良アドレスとして検出される（ステップＳ３２４）。ここで、不良アドレスが検出されない場合、第１メモリセルテスト工程、及びファンクションテスト（ＦＴ２）において不良が検出されなかったものと判定され、不活性モードテストを終了する（ステップＳ３２４Ｎｏ）。
【０１１３】
ステップＳ３２４において不良アドレスが検出される場合、全列アドレスが不良である行アドレスの有無が確認される（ステップＳ３２５）。ここで、全列アドレスが不良である行アドレスがある場合、当該行アドレスに、ファンクションテスト（ＦＴ２）で検出された不良アドレスと一致するアドレスが有るかどうかが確認される（ステップＳ３２６）。本例では、図１９（ｃ）に示すように、全列アドレスが不良である行アドレス（アドレスＡ０〜Ａ２）のなかで、ファンクションテスト（ＦＴ２）で検出された不良アドレス（アドレスＡ３）と一致するアドレスは存在しない。この場合、テスト装置により全列アドレスが不良である行アドレス（アドレスＡ０〜Ａ２）が、第１トリミング工程において置換済みのアドレスとして判定される。又、テスト装置により当該行アドレス（アドレスＡ０〜Ａ２）の数が、第１トリミング工程において置換対象となった冗長ワード線数（救済されたアドレス数：以下、置換対象数ＲＯＷ１と称す）として特定される（ステップＳ３２６Ｎｏ、Ｓ３２７）。更に、テスト装置により一部の列アドレスが不良である行アドレス（アドレスＡ３）は、第２トリミング工程における救済対象アドレスとして設定され、その数は第２トリミング工程において置換対象となる冗長ワード線数（救済対象アドレス数：以下、置換対象数ＲＯＷ２と称す）に加算される（ステップＳ３２８）。
【０１１４】
一方、ステップＳ３２５において、全列アドレスが不良である行アドレスが検出されない場合、ステップＳ３２４において検出された不良アドレスは、ファンクションテスト（ＦＴ２）において新たに検出された不良アドレスであると判定される。この場合、第１メモリセルテスト工程において不良が検出されなかったことがわかる。すなわち、第２トリミング工程で置換対象となり得る冗長ワード線数は、用意された全ての冗長ワード線数（以下置換可能数ＲＯＷと称す）と同数となる。ここで、テスト装置により検出された不良アドレスは、第２トリミング工程における救済対象アドレスに設定される。ここで、テスト装置は、検出された不良アドレスを第２トリミング工程における救済対象アドレスに設定する。又、当該不良アドレスの数を、置換対象数ＲＯＷ２に加算する（ステップＳ３２４ＮＯ、Ｓ３２５Ｎｏ、Ｓ３２９）。
【０１１５】
又、ファンクションテスト（ＦＴ２）で検出された不良アドレスと一致するアドレスが、全列アドレスが不良の行アドレスに含まれる場合、半導体記憶装置１０は、不良品として不合格（ＦＡＩＬ）と判定され、メモリセルテストは終了される（ステップＳ３２６Ｙｅｓ、Ｓ３３０）。例えば、図１７（ｂ）に示すように、ファンクションテスト（ＦＴ）において、アドレスＡ０が不良アドレスとして検出された場合、全列アドレスが不良の行アドレス（アドレスＡ０〜Ａ２）に、ファンクションテスト（ＦＴ２）で検出された不良アドレス（アドレスＡ０）が含まれる。このような場合、第１トリミング工程において置換済みの冗長ワード線ＲＸ０に不良があることがわかる。
【０１１６】
以上のように、不活性モードテストによって、第１トリミング工程において救済された不良アドレスを特定することができる。又、第１トリミング工程において置換対象となった冗長ワード線数（置換対象数ＲＯＷ１）を特定することができる。ここで、置換される冗長ワード線の優先順位は予め設定されているため、特定された置換対象数ＲＯＷ１に基づき第１トリミング工程において置換対象となる冗長ワード線（使用済みの行冗長回路）を特定することができる。上述の一例では、アドレスＡ０〜Ａ２が第１トリミング工程において救済された不良アドレスとして特定され、冗長ワード線ＲＸ０〜ＲＸ２が第１トリミング工程において置換対象となった冗長ワード線として特定される。尚、このとき特定された置換対象数ＲＯＷ１は３、置換対象数ＲＯＷ２は１である。
【０１１７】
不活性モードテストの後、第１メモリセルテスト工程とは異なる条件下で複数のメモリセルテスト１―２〜ｔ−２が行われる（ステップＳ３３）。ただし、ｔは自然数である。複数のメモリセルテスト１―２〜ｔ−２において新たな不良アドレスが検出されると、その数が不活性モードテストにおいて特定された置換対象ＲＯＷ２に加算される。例えば、図２０（ａ）のように、テスト１−２〜ｔ−２において、新たに４つのアドレスＡ４〜Ａ７が不良アドレスとして検出された場合、不活性モードテストで特定された置換対象数ＲＯＷ２＝１に４が加算され、置換対象数ＲＯＷ２＝５となる。この時、新たな不良アドレスが、不活性モードテストにおいて特定された第１トリミング工程における置換対象アドレス（ここではアドレスＡ０〜Ａ２）と同じ場合、半導体記憶装置１０は不合格（ＦＡＩＬ）と判定される。又、置換対象数ＲＯＷ１と置換対象数ＲＯＷ２との合計が、置換可能数ＲＯＷを越える場合、半導体記憶装置１０は不合格（ＦＡＩＬ）と判定される。図２０（ａ）に示す例の場合、置換対象数ＲＯＷ１は３、置換対象数ＲＯＷ２は５であり、これらの合計は８となり、本例の置換可能数ＲＯＷは８と同数であるため、置換可能となる。
【０１１８】
第２メモリセルテスト工程が終了し、第２メモリセル工程において不良アドレスが検出された場合、第２トリミング工程による不良アドレスの救済が行われる（ステップＳ４）。第２トリミング工程では、新たに検出された不良アドレスに対応するワード線が、第１トリミング工程で置換されていない冗長ワード線に置換されるように、行冗長回路部１３における所定のアドレスヒューズが切断される。ここで、アドレスヒューズが切断される行冗長回路は、第２メモリセルテスト工程において置換対象として選択された冗長ワード線に対応する行冗長回路である。本例では、図２０（ｂ）を参照して、第２メモリセルテスト工程で新たに検出された不良アドレス（アドレスＡ３〜Ａ７）は、未使用の冗長ワード線ＲＸ３〜ＲＸ７に置換される。
【０１１９】
以上のように、本発明によるメモリセルテストでは、不活性モードテストにおいて、第１トリミング工程において不良メモリセルの救済に使用した冗長回路を特定し、第２トリミング工程で使用可能な冗長回路を確認することができる。これにより、テスト環境条件の異なる複数のメモリセル工程を行うことができ、それぞれの工程において検出された不良メモリセルを救済することができる。
【０１２０】
上述のように、第１メモリセルテスト工程において不良アドレス（例えばＡ０〜Ａ２）が検出された場合、第２メモリセルテスト工程からデバイスの最終判定までの動作は、第２メモリセルテスト工程において検出される不良箇所に応じて、図２１に示す３つの場合（ｃａｓｅ１〜ｃａｓｅ３）に分けられる。ここでは、不良アドレスについては冗長ワード線で救済するものとする。
【０１２１】
ｃａｓｅ１：第２メモリセルテスト工程において不良箇所が検出されない場合、第２トリミング工程（ステップＳ４）において、ヒューズの切断処理は行われない。この場合、半導体記憶装置１０は、合格（ＰＡＳＳ）と判定される（正確にはＰＡＳＳと判定されることが期待される）。合格と判定されたメモリ空間は、図１６（ｃ）に示すワード線Ｘ０〜Ｘ２が冗長ワード線ＲＸ０〜ＲＸ２で置換されたメモリ空間となる。
【０１２２】
ｃａｓｅ２：第２メモリセルテスト工程でアドレスＡ０〜Ａ２のいずれかに不良箇所が検出された場合、第１トリミング工程で置換された冗長ワード線ＲＸ０〜ＲＸ２のいずれかに不良箇所があったと判断される。この場合、第２トリミング工程においてヒューズの切断はなく、デバイスは不合格（ＦＡＩＬ）と判定される。
【０１２３】
ｃａｓｅ３：第２メモリセルテスト工程で、第１メモリセルテスト工程における不良アドレスと異なるアドレスが不良と判定された場合、使用可能な冗長ワード線から選択された冗長ワード線によって不良アドレスは救済される。これにより、デバイスは合格（ＰＡＳＳ）となる（正確にはＰＡＳＳと判定されることが期待される）。ｃａｓｅ３では、第２メモリセルテスト工程において不良と判定されるアドレス数（行アドレス数）が、使用可能冗長ワード線数（ＲＯＷ−ＲＯＷ１）以下であれば不良箇所は救済することができる。例えば、５つのアドレスＡ３〜Ａ７において不良箇所が検出された場合、冗長ワード線ＲＸ３〜ＲＸ７が置換対象として選択される。第２トリミング工程において、ワード線Ｘ３〜Ｘ７の替わりに冗長ワード線ＲＸ３〜ＲＸ７を選択するようにアドレスヒューズが切断され、デバイスは合格（ＰＡＳＳ）となる（正確にはＰＡＳＳと判定されることが期待される）。
【０１２４】
以上のように、第２メモリセルテスト工程（ステップＳ３）において検出された不良アドレス数が、ＲＯＷ−ＲＯＷ１以下である場合、第２トリミング工程によって不良アドレスを救済することが可能である。例えば、用意された冗長ワード線数が８本（ＲＯＷ＝８）、第１トリミング工程において置換された冗長ワード線数が３本（ＲＯＷ１＝３）である場合、第２トリミング工程では、最大５つの不良アドレスを救済することができる。救済可能なアドレス数がメモリセルテスト工程毎に設定されていた従来技術の場合、使用していない冗長ワード線があるにもかかわらず、設定された数以上の不良アドレス数が検出されると不合格（ＦＡＩＬ）となっていた。しかし、本発明によれば、メモリセルテスト工程毎に救済可能なアドレス数を設定する必要がない。このため、メモリセルテスト全体で検出された不良アドレス数が用意された冗長ワード線数（ＲＯＷ）以内であれば、メモリセル工程毎に検出された不良アドレス数に関係なく不良アドレスを救済できる。
【０１２５】
本発明では、冗長回路不活性モードと通常モードとを切り替えて第２メモリセルテスト工程を行うことで、行アドレス上の全列アドレス、又は列アドレス上の全行アドレスを不良とすることができる。これにより、第１トリミング工程で救済に利用した冗長回路を特定し、第２トリミング工程においてメモリセルを救済する冗長回路を特定することができる。このため、異なる条件（温度等）でメモリセルテスト工程を行うことが可能になり、異なる条件での不良を救済することができる。すなわち、“メモリセルテスト結果に基づくヒューズ情報でトリミングを実施”を１工程とした場合、この工程を複数回実施することが可能である。
【０１２６】
従来技術では、２回目以降に置換対象となり得る冗長メモリセルを特定するためにロールコールテストが必要であり、イネーブルヒューズに関する情報やアドレスヒューズに関する情報を取得しなければならない。しかし、本発明によれば、ロールコールテストを必要とせず、データの書き込みや読み出しのテストパターンを工夫したメモリテストを実施するだけで、２回目以降に置換対象となり得る冗長メモリセルを特定することができる。このため、次のトリミングで使用可能な冗長メモリセル群を特定するための時間が従来技術よりも短縮されることも期待できる。
【０１２７】
本発明では、少なくとも１つのトランジスタを含むイネーブル制御回路４０によって、外部からの信号に基づき通常モードと冗長回路不活性モードを切り替えることができる。更に、このモード切り替えを利用してメモリセルテストを行うことで、メモリセル工程毎に救済された不良アドレスや、救済に利用した冗長回路を特定することができる。本発明によれば、回路面積の小さいイネーブル制御回路４０の追加、及びメモリテスト方法の工夫によって、メモリセルテスト工程毎に置換対象数を設定することなく複数のメモリセル工程を実行することができる。
【０１２８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【０１２９】
【図１】図１は、従来技術による半導体記憶装置の構成を示すブロック図である。
【図２】図２は、従来技術による行冗長回路の構成を示す回路図である。
【図３】図３は、本発明に係るイネーブルヒューズ回路の実施の形態における構成を示す回路図である。
【図４】図４は、本発明に係るアドレスヒューズ回路の実施の形態における構成を示す回路図である。
【図５】図５は、従来技術によるメモリセルテストの動作を示すフロー図である。
【図６】図６は、従来技術によるメモリセルテストの動作の一例を示す図である。
【図７】図７は、本発明による半導体記憶装置の実施の形態における構成を示すブロック図である。
【図８】図８は、本発明による半導体記憶装置のワード線側の構成を示すブロック図である。
【図９】図９は、本発明による半導体記憶装置のディジット選択線側の構成を示すブロック図である。
【図１０】図１０は、本発明による行冗長回路の実施の形態における構成を示す回路図である。
【図１１】図１１は、本発明による冗長回路から出力される選択信号の論理演算を行う論理回路の実施の形態における構成を示す回路図である。
【図１２】図１２は、本発明に係る行プリデコーダと行デコーダの実施の形態における接続関係を示すブロック図である。
【図１３】図１３は、本発明に係る行プリデコーダの実施の形態における構成を示す回路図である。
【図１４】図１４は、本発明による通常モードと冗長回路不活性モードにおけるアクセス対象の相違を示す表である。
【図１５】図１５は、本発明によるメモリセルテストの実施の形態における動作を示すフロー図である。
【図１６】図１６（ａ）は、本発明による第１メモリセルテスト工程においてメモリセルテストの対象となるメモリ空間を示す図である。図１６（ｂ）は、第１メモリセルテスト工程の結果の一例をメモリ空間上に表した図である。図１６（ｃ）は、第１トリミング工程後のメモリ空間の一例を示す図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、本発明による第２メモリセルテスト工程におけるファンクションテストの結果の一例をメモリ空間上に示した図である。
【図１８】図１８は、本発明による不活性モードテストの実施の形態における動作を示すフロー図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、本発明による不活性メモリテストにおけるメモリ空間の状態の変遷の一例を示す図である。
【図２０】図２０（ａ）は、本発明による第２メモリセルテスト工程においてメモリセルテスト結果の一例をメモリ空間上に示した図である。図２０（ｂ）は、第２トリミング工程後のメモリ空間の一例を示す図である。
【図２１】図２１は、本発明によるメモリセルテストの動作の一例を示す図である。
【符号の説明】
【０１３０】
１：メモリ部
２：行冗長メモリ部
３：列冗長メモリ部
４：行列冗長メモリ部
１０：半導体記憶装置
１１：行デコーダ群
１２：行プリデコーダ群
１３：行冗長回路部
１４：行バッファ回路
１５：行冗長デコーダ群
１６：行冗長回路群
２０：冗長回路制御部
２１：列デコーダ群
２２：列プリデコーダ群
２３：列冗長回路部
２４：列バッファ回路
２５：列冗長デコーダ群
２６：列冗長回路群
６０、７０：ＦＵＳＥ回路
１００（ＫＩＬＲＥＤＸ）：行冗長回路不活性信号
１０１（ＸＡ００〜ＸＡ１０）：行アドレス信号
１０３（ＸＲＥＤＢ０〜ＸＲＥＤＢ７）、１０５：行冗長選択信号
１０４：行プリデコード信号
２００（ＫＩＬＲＥＤＹ）：列冗長回路不活性信号
２０１（ＹＡ００〜ＹＡ０４）：列アドレス信号
２０３（ＹＲＥＤＢ０〜ＹＲＥＤＢ７）、２０５：列冗長選択信号
２０４：列プリデコード信号
ＸＲＥＤ：行アドレス制御信号
ＹＲＥＤ：列アドレス制御信号
Ｆ０〜Ｆ１０：アドレスヒューズ回路
３０：イネーブルヒューズ回路
３１、３４、３５、Ｍｎ０〜Ｍｎ１０：Ｎチャネル型ＭＯＳトランジスタ
３２、３３、３６：Ｐチャネル型ＭＯＳトランジスタ
１７、２７、３７：論理回路
４０：イネーブル制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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