(57)【要約】【課題】  活性領域の寸法誤差をゲート酸化膜の膜厚が均一な場合の誤差程度に抑制し、且つ、基板への影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜形成方法を簡易な方法で提供する。【解決手段】  半導体基板１上のフィールド酸化膜形成予定領域以外に、酸化遮蔽膜３を形成する工程と、その後に、酸化遮蔽膜３をマスクとして酸化処理を行ってフィールド酸化膜形成予定領域にフィールド酸化膜５を形成する工程と、その後に、エッチング処理によって第１ゲート酸化膜形成予定領域６内の基板面を露出した後、第１膜厚分の酸化処理を行う工程と、その後に、残存する酸化遮蔽膜３をエッチング処理によって除去した後、少なくとも第２ゲート酸化膜形成予定領域７の表面に第１膜厚より薄い第２膜厚分の酸化処理を行う工程と、を有する。【選択図】        図１
2009158765.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のフィールド酸化膜形成予定領域以外に、酸化遮蔽膜を形成する第１工程と、
前記第１工程終了後、前記酸化遮蔽膜をマスクとして酸化処理を行って前記フィールド酸化膜形成予定領域にフィールド酸化膜を形成する第２工程と、
前記第２工程終了後、エッチング処理によって第１ゲート酸化膜形成予定領域内の基板面を露出した後、第１膜厚分の酸化処理を行う第３工程と、
前記第３工程終了後、残存する前記酸化遮蔽膜をエッチング処理によって除去した後、少なくとも第２ゲート酸化膜形成予定領域の表面に前記第１膜厚より薄い第２膜厚分の酸化処理を行う第４工程と、を有することを特徴とするゲート酸化膜形成方法。
【請求項２】
前記第３工程において、第３ゲート酸化膜形成予定領域内に係る前記フィールド酸化膜の一部に対してもエッチングした後、残存する前記フィールド酸化膜上に対しても酸化処理を行うことを特徴とする請求項１に記載のゲート酸化膜形成方法。
【請求項３】
前記第４工程において、前記半導体基板の全面に対して前記第２膜厚分の酸化処理を行うことを特徴とする請求項１又は２に記載のゲート酸化膜形成方法。
【請求項４】
前記第１工程開始前に、前記半導体基板の全面にパッド酸化膜を形成する第５工程を有し、
前記第２工程において、前記酸化遮蔽膜の非形成領域内に係る前記パッド酸化膜を除去した後に前記酸化遮蔽膜をマスクとして酸化処理を行い、
前記第４工程において、前記酸化遮蔽膜を除去後、更に少なくとも前記第２ゲート酸化膜形成予定領域内に係る前記パッド酸化膜を除去して同領域内の基板面を露出した後、前記第２膜厚分の酸化処理を行うことを特徴とする請求項１〜３の何れか１項に記載のゲート酸化膜形成方法。
【請求項５】
請求項１〜４の何れか１項に記載のゲート酸化膜形成方法によって、前記第１ゲート酸化膜形成予定領域内に第１ゲート酸化膜を、前記第２ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より薄膜の第２ゲート酸化膜を夫々形成する工程と、
前記第１ゲート酸化膜上層に第１ゲート電極、前記第２ゲート酸化膜上層に第２ゲート電極を夫々形成する工程と、
前記半導体基板上に係る前記第１ゲート酸化膜下方の周辺領域及び前記第２ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２に記載のゲート酸化膜形成方法によって、前記第１ゲート酸化膜形成予定領域内に第１ゲート酸化膜を、前記第２ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より薄膜の第２ゲート酸化膜を、前記第３ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より厚膜の第３ゲート酸化膜を夫々形成する工程と、
前記第１ゲート酸化膜上層に第１ゲート電極、前記第２ゲート酸化膜上層に第２ゲート電極を、前記第３ゲート酸化膜上層に第３ゲート電極を、夫々形成する工程と、
前記半導体基板上に係る前記第１ゲート酸化膜下方の周辺領域、前記第２ゲート酸化膜下方の周辺領域、及び前記第３ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート酸化膜形成方法及び半導体装置の製造方法に関し、特に膜厚の異なる複数のゲート酸化膜を形成する方法に関する。
【背景技術】
【０００２】
一般に、絶縁効果トランジスタ（ＭＯＳトランジスタ）を搭載した高電圧のＭＯＳ型半導体装置においては、同一半導体装置内に耐圧の高い高耐圧素子と高速の信号処理を行う耐圧の低い低耐圧素子から構成される。高耐圧素子においては、ゲート酸化膜を厚く形成する必要があり、低耐圧素子においては、ゲート酸化膜を薄く形成する必要がある。
【０００３】
従来、このような同一基板上に複数の膜厚を持ったゲート酸化膜を形成する方法としては、一般的には、素子分離酸化膜形成後、全面に最も厚いゲート酸化膜を形成し、その後に、薄いゲート酸化膜を構成する予定領域内に形成された前記の厚いゲート酸化膜をエッチングし、その後薄膜のゲート酸化を形成することにより複数のゲート酸化膜を形成する方法が用いられていた。
【０００４】
図７は、従来方法によるゲート酸化膜を形成する際の製造工程を示す概略の工程断面図であり、工程毎に図７（ａ）〜（ｅ）に分けて図示している。尚、以下では、膜厚の異なるゲート酸化膜を、「第１ゲート酸化膜９」、「第２ゲート酸化膜１０」と記載し、第２ゲート酸化膜１０が第１ゲート酸化膜９より膜厚が薄いものとする。
【０００５】
まず、図７（ａ）に示すように、半導体基板１上の全面を熱酸化してパッド酸化膜９３を成膜した後、ＣＶＤ（Chemical Vapor Deposition）法によって窒化膜４を成膜する。その後、フィールド酸化膜５の形成予定領域内に係る窒化膜４を除去する。これにより、フィールド酸化膜５の形成予定領域以外には、窒化膜４が残存する。
【０００６】
尚、図７（ａ）に示すパッド酸化膜９３は、厚膜の第１ゲート酸化膜９の所望膜厚相当分を成膜するものとする。
【０００７】
次に、図７（ｂ）に示すように、全面に酸化処理を行う。このとき、窒化膜４は耐酸化性が強いため、窒化膜４下方の活性領域はほとんど酸化されず、窒化膜４が形成されていない領域下方の活性領域の酸化が進行し、かかる領域にフィールド酸化膜５が形成される。
【０００８】
次に、図７（ｃ）に示すように、残存していた窒化膜４をエッチング除去する。
【０００９】
次に、図７（ｄ）に示すように、第２ゲート酸化膜１０を形成する領域７の表面が露出するようにパターニングされたレジスト８１をマスクとしてエッチングを行い、前記領域７内に形成されていたパッド酸化膜９３をエッチング除去する。
【００１０】
次に、図７（ｅ）に示すように、レジスト８１を除去した後、全面に対して酸化処理を行う。これにより、領域６内には厚膜の第１ゲート酸化膜９が、領域７内には薄膜の第２ゲート酸化膜１０が夫々形成される。
【００１１】
上記方法によれば、フォト工程１回の追加のみで膜厚の異なるゲート酸化膜を形成できる。又、第１ゲート酸化膜９を形成するための図７（ａ）に係るパッド酸化膜９３成膜時の酸化工程、並びに第２ゲート酸化膜９を形成するための図７（ｅ）に係る酸化工程のいずれにおいても、窒化膜４が形成されていない状態における酸化工程であるため、酸化工程時に半導体基板１に対して余分な応力が加わることがない。このため、酸化工程時において半導体基板１内に結晶欠陥が生じるのが防止され、信頼性の高いゲート酸化膜が形成可能である。
【００１２】
しかしながら、図７に示す従来方法では、エッチングにより膜厚が減少することを想定して予め厚膜のフィールド酸化膜を形成する必要があり、バーズビークが大きくなるという問題が生じる。
【００１３】
即ち、図７（ｄ）に示すように、第２ゲート酸化膜形成予定領域７において、半導体基板１の基板面を露出させるに際し、予め成膜されたパッド酸化膜９３の膜厚相当分をエッチングにより除去することとなる。第１ゲート酸化膜９の膜厚は、図７（ｄ）において残存しているパッド酸化膜９３の膜厚と、後の工程で酸化されることで増加する膜厚（即ち第２ゲート酸化膜１０の膜厚）との合計によって規定される。即ち、第１ゲート酸化膜９を厚い膜厚で形成したい場合には、予めパッド酸化膜９３として厚い膜厚の酸化膜を形成する必要がある。このとき、図７（ｄ）の工程において、領域７内に形成されている、この厚い膜厚のパッド酸化膜９３を除去する必要が生じる。
【００１４】
例えばパッド酸化膜９３を１００ｎｍ程度の膜厚で形成した場合、フィールド酸化膜５を最終的に３００ｎｍ程度の膜厚で形成するためには、１００ｎｍ程度の膜厚減少を考慮して予め図７（ｂ）の時点で４００ｎｍ程度のフィールド酸化膜５を形成しておく必要がある。このようにフィールド酸化膜５を厚く形成すると、バーズビークが大きくなり、活性領域のフラットな部分が小さくなる。このため、設計寸法（マスク寸法）と出来上がり寸法のズレが大きくなり、最小寸法での活性領域のバラツキが大きくなるという問題が生じる。
【００１５】
又、活性領域のバラツキが生じることから、図７（ｄ）において形成されるレジスト８１の形成領域にもバラツキが生じ、これによって露出される第２ゲート酸化膜形成予定領域７にもバラツキが生じる。これにより、第２ゲート酸化膜１０の形成位置にバラツキが生じ、電気的特性に影響を及ぼす可能性がある。特に膜厚の薄い第２ゲート酸化膜１０を含む低耐圧素子に対しては高速の信号処理が要求されるため、微細に加工する必要があるが、前記の理由により活性領域並びに第２ゲート酸化膜１０の形成位置にバラツキが生じることで、信号処理の高速化に対する妨げにもなっていた。
【００１６】
上記の問題に対する改善策として下記特許文献１に記載の方法が開示されている。以下、図面を参照して説明する。
【００１７】
図８及び図９は、下記特許文献１に記載の方法によるゲート酸化膜を形成する際の製造工程を示す概略の工程断面図であり、工程毎に図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分けている）。尚、図７と同一の構成要素については同一の符号を付している。
【００１８】
まず、図８（ａ）に示すように、半導体基板１上の全面を熱酸化して薄膜のパッド酸化膜３を成膜した後、ＣＶＤ法によって窒化膜４を成膜する。その後、フィールド酸化膜５の形成予定領域内に係る窒化膜４を除去し、フィールド酸化膜５の形成予定領域以外の領域に窒化膜４を残存させる。
【００１９】
次に、図８（ｂ）に示すように全面に酸化処理を行う。図７（ｂ）の場合と同様、窒化膜４が形成されていない領域下方の活性領域の酸化が進行し、かかる領域にフィールド酸化膜５が形成される。
【００２０】
次に、図８（ｃ）に示すように、残存していた窒化膜４をエッチング除去する。
【００２１】
次に、図８（ｄ）に示すように、全面に窒化膜５１を成膜する。
【００２２】
次に、図９（ａ）に示すように、厚膜の第１ゲート酸化膜９の形成領域６以外の領域をマスクするようにレジスト８２を形成した状態で、エッチングを行う。このエッチングによって、領域６内に形成されていた窒化膜５１及びその下層のパッド酸化膜３を除去し、同領域６内の基板面を露出させる。
【００２３】
次に、レジスト８２を除去した後、図９（ｂ）に示すように、第１ゲート酸化膜９の膜厚相当分（厚膜）の酸化処理を行う。このとき、第２ゲート酸化膜形成予定領域７内には窒化膜５１が形成されているため、酸化マスクとして機能し、同領域内の半導体基板１に対する酸化は進行しない。従って、第１ゲート酸化膜形成予定領域６内の半導体基板１上にのみ、厚膜の酸化膜９ａが成膜される。尚、厳密には、第１ゲート酸化膜９の膜厚から第２ゲート酸化膜１０の膜厚を差し引いた値に相当する膜厚の酸化処理を行う。
【００２４】
次に、図９（ｃ）に示すように、残存する窒化膜５１を除去した後、領域７内に形成されていたパッド酸化膜３を除去して半導体基板１の基板面を露出させ、全面に対して第２ゲート酸化膜１０の所望膜厚分だけ酸化処理を行う。これにより、領域７内には薄膜の第２ゲート酸化膜１０が形成され、領域６内には第２ゲート酸化膜１０より厚膜の第１ゲート酸化膜９が形成される。
【００２５】
この方法によれば、フィールド酸化膜５がエッチング除去されるのは、窒化膜５１の膜厚分であるため、窒化膜５１を薄い膜厚で成膜することにより、フィールド酸化膜５内のバーズビークは当初の設定通りに形成される。このため、上述したような活性領域のバラツキが抑制される。言い換えれば、図７の場合と比較してフィールド酸化膜５を薄膜に形成することができる。
【００２６】
【特許文献１】特開平３−１１６９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、特許文献１に記載の方法の場合、第１ゲート酸化膜形成予定領域６以外の領域内に窒化膜５１が形成されている状態の下で厚膜のゲート酸化膜形成のための酸化処理が行われる（図９（ｂ）参照）。言い換えれば、前記酸化処理時に、第２ゲート酸化膜形成予定領域７に係る活性領域からフィールド酸化膜５のほぼ全面にかけて窒化膜５１が形成されている。
【００２８】
窒化膜は酸化膜と比較して熱膨張率が低い値を示す。このため、熱酸化工程時に窒化膜が成膜されている場合、この熱膨張率の相違に由来して発生する応力が半導体基板上に与えられ、基板内に歪みや結晶欠陥が生じる原因となる。この応力は、バーズビーク等の段差部に集中して発生する。
【００２９】
図９（ｂ）に示すように、特許文献１に記載の方法の場合、フィールド酸化膜５の上面から第２ゲート酸化膜形成予定領域７内の活性領域上面にかけての略全面に窒化膜５１が成膜された状態の下で熱酸化処理が行われる。熱酸化処理時に供給される熱によって窒化膜５１の下層に形成されている酸化膜（５，３）が熱膨張する。しかし、前記のように、その上層に形成されている窒化膜５１は、酸化膜よりも膨張率が低いため、窒化膜５１の下層に形成されている酸化膜は、窒化膜５１が形成されていない方向への熱膨張を進行させる。この熱膨張によって応力が発生し、その応力は前記のようにバーズビーク等の段差部に集中する。窒化膜５１の形成面積が大きいほど、前記の応力が大きくなるため、図９（ｂ）のように、第１ゲート酸化膜形成予定領域６以外の領域全てに窒化膜５１が形成されている状態の下で熱酸化処理を行う場合、大きな応力がバーズビーク等に集中し、歪みや結晶欠陥が生じる懸念がある。
【００３０】
更に、上記特許文献１の方法にの場合、窒化膜４（図８（ａ））、及び窒化膜５１（図８（ｄ））と窒化膜成膜工程が２回必要となり、成膜コストが上昇するという問題がある。
【００３１】
本発明は、上記の問題点に鑑み、活性領域の寸法誤差をゲート酸化膜の膜厚が均一な場合の誤差程度に抑制し、且つ、基板への影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜を簡易に形成する方法を提供することを目的とする。又、本発明は、このような異なる膜厚を有する複数のゲート酸化膜を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記目的を達成するための本発明に係るゲート酸化膜形成方法は、半導体基板上のフィールド酸化膜形成予定領域以外に、酸化遮蔽膜を形成する第１工程と、前記第１工程終了後、前記酸化遮蔽膜をマスクとして酸化処理を行って前記フィールド酸化膜形成予定領域にフィールド酸化膜を形成する第２工程と、前記第２工程終了後、エッチング処理によって第１ゲート酸化膜形成予定領域内の基板面を露出した後、第１膜厚分の酸化処理を行う第３工程と、前記第３工程終了後、エッチング処理によって残存する前記酸化遮蔽膜を除去した後、少なくとも第２ゲート酸化膜形成予定領域の表面に前記第１膜厚より薄い第２膜厚分の酸化処理を行う第４工程と、を有することを第１の特徴とする。
【００３３】
本発明に係るゲート酸化膜形成方法の上記第１の特徴によれば、第１ゲート酸化膜形成予定領域内と第２ゲート酸化膜形成予定領域内に、夫々膜厚の異なるゲート酸化膜を形成することができる。具体的には、第１ゲート酸化膜形成予定領域内の第１ゲート酸化膜が、第２ゲート酸化膜形成予定領域内の第２ゲート酸化膜よりも厚膜となるように形成される。
【００３４】
そして、第３工程に係る酸化処理の実行時において、第１ゲート酸化膜形成予定領域以外に残存する酸化遮蔽膜は、フィールド酸化膜形成後の状態、即ち、第１ゲート酸化膜形成予定領域以外の活性領域上面からフィールド酸化膜の外側壁にかけて形成されているに留まる。従って、第１ゲート酸化膜形成予定領域に対する酸化処理時において同領域以外の全ての領域に窒化膜が形成されている特許文献１の方法と比較して、第１ゲート酸化膜形成予定領域に対する酸化処理時における窒化膜の形成面積が大きく減少する。これにより、第１ゲート酸化膜形成予定領域に対する酸化処理（第３工程）による半導体基板（バーズビーク等）への応力を大きく減少させることができ、半導体基板に対する歪みや結晶欠陥の発生が抑制される。
【００３５】
又、第３工程において厚膜となる第１膜厚分の酸化処理を行う構成であるため、フィールド酸化膜形成時に活性領域に予め厚膜の酸化膜を成膜する必要がない。このため、基板面を露出させるに際して厚膜のエッチングを行う必要がない。従って、大幅にエッチングされることを見越して予め厚膜のフィールド酸化膜を成膜する必要がなく、活性領域のバラツキを抑制することが可能である。
【００３６】
更に、上記第１の特徴によれば、第１工程においてフィールド酸化膜を形成するために成膜された酸化遮蔽膜が、第３工程に係る酸化処理時の酸化マスク膜としても利用される。即ち、特許文献１の方法と比較して、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
【００３７】
又、本発明に係るゲート酸化膜形成方法は、上記第１の特徴に加えて、前記第３工程において、第３ゲート酸化膜形成予定領域内に係る前記フィールド酸化膜の一部に対してもエッチングした後、残存する前記フィールド酸化膜上に対しても酸化処理を行うことを第２の特徴とする。
【００３８】
本発明に係るゲート酸化膜形成方法の上記第２の特徴によれば、第１の特徴と比較して工程数を増加させることなく、３以上の異なる膜厚のゲート酸化膜を形成することができる。
【００３９】
又、本発明に係るゲート酸化膜形成方法は、上記第１又は第２の特徴に加えて、前記第４工程において、前記半導体基板の全面に対して前記第２膜厚分の酸化処理を行うことを第３の特徴とする。
【００４０】
又、本発明に係るゲート酸化膜形成方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１工程開始前に、前記半導体基板の全面にパッド酸化膜を形成する第５工程を有し、前記第２工程において、前記酸化遮蔽膜の非形成領域内に係る前記パッド酸化膜を除去した後に前記酸化遮蔽膜をマスクとして酸化処理を行い、前記第４工程において、前記酸化遮蔽膜を除去後、更に少なくとも前記第２ゲート酸化膜形成予定領域内に係る前記パッド酸化膜を除去して同領域内の基板面を露出した後、前記第２膜厚分の酸化処理を行うことを第４の特徴とする。
【００４１】
又、本発明に係る半導体装置の製造方法は、上記第１〜第４の何れか一の特徴を有するゲート酸化膜形成方法によって前記第１ゲート酸化膜形成予定領域内に第１ゲート酸化膜を、前記第２ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より薄膜の第２ゲート酸化膜を夫々形成する工程と、前記第１ゲート酸化膜上層に第１ゲート電極、前記第２ゲート酸化膜上層に第２ゲート電極を夫々形成する工程と、前記半導体基板上に係る前記第１ゲート酸化膜下方の周辺領域及び前記第２ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを第１の特徴とする。
【００４２】
又、本発明に係る半導体装置の製造方法は、上記第２の特徴を有するゲート酸化膜形成方法によって前記第１ゲート酸化膜形成予定領域内に第１ゲート酸化膜を、前記第２ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より薄膜の第２ゲート酸化膜を、前記第３ゲート酸化膜形成予定領域内に前記第１ゲート酸化膜より厚膜の第３ゲート酸化膜を夫々形成する工程と、前記第１ゲート酸化膜上層に第１ゲート電極、前記第２ゲート酸化膜上層に第２ゲート電極を、前記第３ゲート酸化膜上層に第３ゲート電極を、夫々形成する工程と、前記半導体基板上に係る前記第１ゲート酸化膜下方の周辺領域、前記第２ゲート酸化膜下方の周辺領域、及び前記第３ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを第２の特徴とする。
【００４３】
本発明に係る半導体装置の製造方法の上記第１又は第２の特徴によれば、半導体基板に対する歪みや結晶欠陥の発生、並びに、活性領域のバラツキを最小限に抑制しながら、耐圧の異なる複数のＭＯＳトランジスタを同一の半導体基板上に製造することができる。
【発明の効果】
【００４４】
本発明の構成によれば、電気的誤差及び半導体基板への歪みの影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜を簡易な方法で形成することができる。
【発明を実施するための最良の形態】
【００４５】
以下において、本発明に係るゲート酸化膜形成方法、及び半導体装置の製造方法（以下、適宜「本発明方法」と総称する）の各実施形態について図面を参照して説明する。
【００４６】
［第１実施形態］
本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１〜図３の各図を参照して説明する。尚、本実施形態では、膜厚の厚い第１ゲート酸化膜９と、第１ゲート酸化膜９よりも膜厚の薄い第２ゲート酸化膜１０を同一の半導体基板上に形成する場合について説明する。
【００４７】
図１及び図２は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分けている）。又、図３は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図３に示されるフローチャートの各ステップを表すものとする。
【００４８】
又、以下の各概略断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。以下の各実施形態においても同様とする。更に、図面上において、図７〜図９と同一の構成要素については同一の符号を付している。
【００４９】
まず、図１（ａ）に示すように、Ｎ−型ウェル領域２が形成された半導体基板１の主面を酸化して、薄膜のパッド酸化膜３を例えば膜厚２０ｎｍ形成する（ステップ＃１）。その後、全面に窒化膜４（例えばシリコン窒化膜とする）を、例えば膜厚１００ｎｍ形成した後、フィールド酸化膜５の形成予定領域内の窒化膜４を除去する（ステップ＃２）。即ち、ステップ＃２終了時において、図１（ａ）に示すようにフィールド酸化膜５形成予定領域以外に窒化膜４が形成される。
【００５０】
次に、図１（ｂ）に示すように、全面に対して酸化処理を行いフィールド酸化膜５を例えば膜厚４００ｎｍ程度成膜する（ステップ＃３）。尚、窒化膜４は、その下方に形成されている半導体基板１の酸化を遮蔽する作用を有することから、窒化膜４の形成領域下方については、半導体基板１の酸化が進行しない。これにより、窒化膜４が形成されていない領域に係る半導体基板１の酸化のみが進行し、かかる領域内にフィールド酸化膜５が形成される。
【００５１】
次に、レジスト３１でマスクしてエッチングを行うことで、図１（ｃ）に示すように、膜厚の厚い第１ゲート酸化膜９の形成予定領域６の基板面を露出させる（ステップ＃４）。より詳細には、領域６内に形成されている窒化膜４及びパッド酸化膜３をエッチングにより除去する。
【００５２】
次に、レジスト３１を剥離した後、図１（ｄ）に示すように、全面に酸化処理を施す（ステップ＃５）。このとき、第２ゲート酸化膜１０の形成予定領域７には窒化膜４が形成されているため、当該領域内の半導体基板１に対する酸化は進行しない。本ステップ＃５により、領域６内には酸化膜９ａが形成される。尚、ステップ＃５において酸化させる膜厚についての説明は後述する。
【００５３】
次に、残存していた窒化膜４を除去した後（ステップ＃６）、第２ゲート酸化膜１０の形成予定領域７内に低濃度Ｎ型不純物イオンを注入してＮウェル領域１１を形成する（ステップ＃７）。その後、第１ゲート酸化膜９の形成予定領域６内に、低濃度Ｐ型不純物イオンを注入してＰボディ領域１２を形成する（ステップ＃８）。ステップ＃７と＃８の先後は入れ換えても良い。
【００５４】
次に、領域７内に形成されているパッド酸化膜３を除去して半導体基板１の基板面を露出させた後（ステップ＃９）、図２（ａ）に示すように所望の第２ゲート酸化膜１０の膜厚相当の酸化処理を行う（ステップ＃１０）。
【００５５】
具体的には、ステップ＃９において領域７内の半導体基板面が露出するまで全面をエッチバックした後、第２ゲート酸化膜１０の膜厚相当分だけ全面に対して酸化処理を行う。このとき、領域６内に既に形成されていた酸化膜９ａに対しても、同様にステップ＃９において膜厚の減少が生じ、更にステップ＃１０において膜厚の増加が生じることとなる。従って、ステップ＃５に係る酸化処理によって成膜する膜厚をｄ１、ステップ＃９における減少膜厚（パッド酸化膜３の膜厚に相当）をｄ２、ステップ＃１０における増加膜厚（即ち第２ゲート酸化膜１０の所望膜厚に相当）をｄ３とすると、ステップ＃１０の終了時点において領域６内に形成されている膜厚ｄ４はｄ４＝ｄ１−ｄ２＋ｄ３となる。ここで、ステップ＃１０の終了時点において領域６内に形成されている膜厚ｄ４は、領域６内に形成される第１ゲート酸化膜９の所望膜厚に相当する。このため、ステップ＃５において成膜する膜厚ｄ１を（ｄ４＋ｄ２−ｄ３）とすることにより、ステップ＃１０の終了時点において、領域６内に所望膜厚ｄ４の第１ゲート酸化膜９を形成することができる。
【００５６】
このようにステップ＃１０が終了した時点において、領域６内には第１ゲート酸化膜９が、領域７内には第１ゲート酸化膜９よりも膜厚の薄い第２ゲート酸化膜１０が夫々成膜されることとなる。
【００５７】
その後は、通常のトランジスタ製造工程と同一の工程を行う。即ち、図２（ｂ）に示すように、両領域６及び７内に、夫々ゲート電極１３及び１５を形成した後、Ｎ型高濃度不純物イオンを注入して領域６内にソース・ドレイン領域１６を、領域７内にソース・ドレイン領域１４を夫々形成する。
【００５８】
そして、図２（ｃ）に示すように、全面に層間絶縁膜１７を成膜した後、各ソース・ドレイン領域１４、１６と電気的コンタクトを取るためのコンタクトプラグ１８を形成する。
【００５９】
本実施形態に係る本発明方法によれば、図８と同様、パッド酸化膜３を薄膜とすることができるため、ステップ＃４においてエッチングされるフィールド酸化膜５の膜厚を薄くすることができる。このため、大幅にエッチングされることを見越して予め厚膜のフィールド酸化膜５を成膜する必要がない。従って、活性領域のバラツキを抑制することが可能である。
【００６０】
又、図１（ｄ）に示すように、ステップ＃５に係る酸化処理の実行時において、窒化膜４は、第１ゲート酸化膜形成予定領域６以外の活性領域上面からフィールド酸化膜５の外側壁にかけて形成されているに留まる。特許文献１の方法の場合、第１ゲート酸化膜形成予定領域６に対する酸化処理時には、同領域６以外の全ての領域に窒化膜５１が形成されていた（図９（ｂ）参照）。即ち、本発明方法の場合、特許文献１の方法と比べて、第１ゲート酸化膜形成予定領域６に対する酸化処理時における窒化膜の形成面積が大きく減少する。これにより、第１ゲート酸化膜形成予定領域６に対する酸化処理（ステップ＃５）による半導体基板１（バーズビーク等）への応力を大きく減少させることができ、半導体基板１に対する歪みや結晶欠陥の発生が抑制される。
【００６１】
更に、本発明方法によれば、フィールド酸化膜５を形成するために成膜された窒化膜４は、ステップ＃５に係る酸化処理時の酸化マスク膜としても利用される。即ち、特許文献１の方法と比較して、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
【００６２】
尚、上記実施形態において、ステップ＃２では窒化膜４を成膜するものとして説明した。しかし、本工程で成膜する膜材料は、後のステップ＃３においてフィールド酸化膜５を形成するに際し、フィールド酸化膜５を形成しない領域において半導体基板１の酸化を防止すべく被覆することを目的とするものである。このため、ステップ＃２で成膜する膜材料は耐酸化性を有する膜材料であれば、窒化膜に限られるものではない。以下の第２実施形態においても同様とする。
【００６３】
尚、上記実施形態において、ステップ＃４では領域６内の窒化膜４及びパッド酸化膜３を除去するものとしたが、窒化膜４のみを除去し、パッド酸化膜３の一部又は全部を残存させても良い。この場合、ステップ＃５に係る酸化処理においては、ステップ＃４で残存している酸化膜３の膜厚を考慮して、成膜する酸化膜の膜厚を決定すれば良い。
【００６４】
又、上記実施形態では、ステップ＃９において基板全面に係る酸化膜の除去を行うものとしたが、領域７内に形成された酸化膜３のみを除去するものとしても良い。この場合、ステップ＃７と＃８の順序を逆転させることが好ましい。即ち、領域６を露出させたレジストでマスクした状態でＰ型不純物イオン注入を行うことでボディ領域１２を形成した後（ステップ＃８）、領域７を露出させたレジストでマスクした状態でＮ型不純物イオン注入を行ってウェル領域１１を形成する（ステップ＃７）。その後、レジストをそのまま残存させた状態で、エッチングを行って領域７内のパッド酸化膜３を除去する（ステップ＃９）。このように行うことで、イオン注入時のマスクとしてのレジストを活用して、領域７に対する酸化膜のエッチングを実行することができる。
【００６５】
又、上記実施形態では、Ｐチャネル型ＭＯＳトランジスタを製造する場合を例に挙げて説明したが、各極性を反転させることにより、Ｎチャネル型ＭＯＳトランジスタを製造する場合にも同様に利用可能である。以下の第２実施形態においても同様とする。
【００６６】
［第２実施形態］
本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）につき、図４〜図６の各図を参照して説明する。尚、本実施形態では、膜厚の厚い第１ゲート酸化膜９、第１ゲート酸化膜９よりも膜厚の薄い第２ゲート酸化膜１０、及び第１ゲート酸化膜９よりも膜厚の厚い第３ゲート酸化膜２１を同一の半導体基板上に形成する場合について説明する。
【００６７】
図４及び図５は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分けている）。又、図６は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図６に示されるフローチャートの各ステップを表すものとする。尚、第１実施形態に係るステップ＃１〜＃１０と同一の工程については同一のステップ番号を付し、その説明を簡略化又は省略する。
【００６８】
又、図４及び図５において、第１実施形態と同一の構成要素については同一の符号を付し、その説明を簡略化又は省略する。
【００６９】
まず、ステップ＃１〜＃３と同様の工程によって、Ｎ−型ウェル領域２が形成された半導体基板１上にパッド酸化膜３、窒化膜４、及びフィールド酸化膜５を形成する（図４（ａ）、（ｂ）参照）。尚、本実施形態では、フィールド酸化膜５の膜厚を例えば４００ｎｍ程度成膜する。
【００７０】
次に、第１ゲート酸化膜９の形成予定領域６及び第３ゲート酸化膜２１の形成予定領域８の上方を露出させたパターニング形状のレジスト３２でマスクした状態でエッチングを行うことで、図４（ｃ）に示すように、領域６の基板面をエッチングにより露出させると共に、領域８内のフィールド酸化膜５の膜厚を減少させる（ステップ＃４ａ）。尚、ステップ＃４ａにおいて減少させる領域８内のフィールド酸化膜５の膜厚については後述する。
【００７１】
次に、レジスト３２を剥離した後、図４（ｄ）に示すように、全面に酸化処理を施す（ステップ＃５ａ）。このとき、第２ゲート酸化膜１０の形成予定領域７には窒化膜４が形成されているため、当該領域内の半導体基板１に対する酸化は進行しない。本ステップ＃５ａにより、領域６内には酸化膜９ａが、領域８内には酸化膜２１ａが夫々形成される。
【００７２】
次に、残存していた窒化膜４を除去した後（ステップ＃６）、第２ゲート酸化膜１０の形成予定領域７内に低濃度Ｎ型不純物イオンを注入してＮウェル領域１１を形成する（ステップ＃７）。その後、領域６及び領域８内に、低濃度Ｐ型不純物イオンを注入してＰボディ領域１２、２３を形成する（ステップ＃８ａ）。ステップ＃７と＃８ａの先後は入れ換えても良い。
【００７３】
次に、領域７内に形成されているパッド酸化膜３を除去して半導体基板１の基板面を露出させた後（ステップ＃９）、図５（ａ）に示すように所望の第２ゲート酸化膜１０の膜厚相当の酸化処理を行う（ステップ＃１０ａ）。
【００７４】
具体的には、ステップ＃９において領域７内の半導体基板面が露出するまで全面をエッチバックした後、第２ゲート酸化膜１０の膜厚相当分だけ全面に対して酸化処理を行う。このとき、領域６内に既に形成されていた酸化膜９ａ並びに領域８内に既に形成されていた酸化膜２１に対しても、同様にステップ＃９において膜厚の減少が生じ、更にステップ＃１０ａにおいて膜厚の増加が生じることとなる。従って、パッド酸化膜３の膜厚をｄ２、第２ゲート酸化膜１０の所望膜厚をｄ３、第１ゲート酸化膜９の所望膜厚をｄ４、としたときに、第１実施形態のステップ＃５と同様、本実施形態のステップ＃５ａにおいても酸化させる膜厚ｄ１を（ｄ４＋ｄ２−ｄ３）とすることにより、ステップ＃１０ａの終了時点において、領域６内に所望膜厚ｄ４の第１ゲート酸化膜９を形成することができる。
【００７５】
一方、ステップ＃３において成膜されるフィールド酸化膜５の膜厚をｄ１１、ステップ＃４ａに係るエッチングによって減少させる領域８内のフィールド酸化膜５の膜厚をｄ１２、ステップ＃５ａにおける酸化膜厚をｄ１とすると、ステップ＃１０ａの終了時点において、領域８内に成膜されている膜厚ｄ１３はｄ１３＝ｄ１１−ｄ１２＋ｄ１となる。このため、ステップ＃４ａにおいてエッチングさせる膜厚ｄ１２を（ｄ１１＋ｄ１−ｄ１３）とすることで、ステップ＃１０ａの終了時点において、領域８内に所望膜厚ｄ１３の第３ゲート酸化膜２１を形成することができる。
【００７６】
その後は、通常のトランジスタ製造工程と同一の工程を行う。即ち、図５（ｂ）に示すように、領域６、７、及び８内に、夫々ゲート電極１３、１５、２２を形成した後、Ｎ型高濃度不純物イオンを注入して領域６内にソース・ドレイン領域１６を、領域７内にソース・ドレイン領域１４を、領域８内にソース・ドレイン領域１９を夫々形成する。
【００７７】
そして、図５（ｃ）に示すように、全面に層間絶縁膜１７を成膜した後、各ソース・ドレイン領域１４、１６、１９と電気的コンタクトを取るためのコンタクトプラグ１８を形成する。
【００７８】
本実施形態に係る本発明方法の場合も、第１実施形態の場合と同様、パッド酸化膜３を薄膜とすることができるため、領域８以外に成膜されたフィールド酸化膜５がステップ＃４ａに係るエッチング処理によって大きくエッチングされることを見越して予め厚膜のフィールド酸化膜５を成膜する必要がない。従って、活性領域のバラツキを抑制することが可能である。
【００７９】
又、第１実施形態と同様、ステップ＃５ａに係る酸化処理時に形成されている窒化膜４の面積を特許文献１に記載の方法と比べて大きく減少させることができるため、ステップ＃５ａに係る酸化処理による半導体基板１（バーズビーク等）への応力を大きく減少させることができ、半導体基板１に対する歪みや結晶欠陥の発生が抑制される。更に、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
【００８０】
更に、本実施形態の場合、第１実施形態と比べて工程数を増加させることなく、３種類の異なるゲート酸化膜を成膜することが可能である。これにより、耐圧の異なる３種類のトランジスタを半導体基板１上に実装することができる。
【００８１】
［別実施形態］
上述の第１実施形態では、異なる２種類の膜厚を有するゲート酸化膜を形成する場合について説明を行ったが、ステップ＃４に係る基板面露出工程及び＃５に係る酸化工程を複数回繰り返すことで、３種類以上の膜厚を有するゲート酸化膜を形成することが可能である。
【００８２】
例えば、第１実施形態において、第１ゲート酸化膜９、第１ゲート酸化膜９より薄膜の第２ゲート酸化膜１０、第１ゲート酸化膜９より厚膜の第３ゲート酸化膜２１を成膜する場合について説明する。この場合、ステップ＃４においてまず最も厚膜の第３ゲート酸化膜２１を成膜する領域内の半導体基板１の基板面を露出した後、ステップ＃５において酸化処理を行う。次に、再びステップ＃４において、今度は次に膜厚の厚い第１ゲート酸化膜９を成膜する領域内の半導体基板１の基板面を露出した後、ステップ＃５において酸化処理を行う。その後、ステップ＃６以後の工程を行う。これにより、第１実施形態に係る方法によっても３種類以上の膜厚を形成することが可能となる。尚、この方法を第２実施形態に係る方法に利用することも可能である。。
【図面の簡単な説明】
【００８３】
【図１】第１実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程の一部を示す概略の工程断面図
【図２】第１実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程の他の一部を示す概略の工程断面図
【図３】第１実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程を工程順に示すフローチャート
【図４】第２実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程の一部を示す概略の工程断面図
【図５】第２実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程の一部を示す概略の他の工程断面図
【図６】第２実施形態に係る本発明方法を用いてゲート酸化膜を形成する際の製造工程を工程順に示すフローチャート
【図７】従来方法によるゲート酸化膜を形成する際の製造工程を示す概略の工程断面図
【図８】別の従来方法によるゲート酸化膜を形成する際の製造工程の一部を示す概略の工程断面図
【図９】別の従来方法によるゲート酸化膜を形成する際の製造工程の他の一部を示す概略の工程断面図
【符号の説明】
【００８４】
１：    半導体基板
２：    ウェル領域
３：    パッド酸化膜
４：    窒化膜
５：    フィールド酸化膜
６：    第１ゲート酸化膜形成（予定）領域
７：    第２ゲート酸化膜形成（予定）領域
９：    第１ゲート酸化膜
９ａ：    酸化膜
１０：    第２ゲート酸化膜
１１：    ウェル領域
１２：    ボディ領域
１３：    ゲート電極
１４：    ソース・ドレイン領域
１５：    ゲート電極
１６：    ソース・ドレイン領域
１７：    層間絶縁膜
１８：    コンタクトプラグ
１９：    ソース・ドレイン領域
２１：    第３ゲート酸化膜
２１ａ：    酸化膜
２２：    ゲート電極
２３：    ボディ領域
３１、３２：    レジスト
５１：    窒化膜
８１、８２：    レジスト
９３：    パッド酸化膜
【図１】
2009158765.tif 000003
【図２】
2009158765.tif 000004
【図３】
2009158765.tif 000005
【図４】
2009158765.tif 000006
【図５】
2009158765.tif 000007
【図６】
2009158765.tif 000008
【図７】
2009158765.tif 000009
【図８】
2009158765.tif 000010
【図９】
2009158765.tif 000011