(57)【要約】【課題】システムの立上げ時や立ち下げ時に、プロセッサを介してしか、不揮発メモリと揮発メモリとのデータ転送が行えなかったため、プロセッサに負担がかかっていた。【解決手段】本発明のメモリシステムは、専用メモリコントローラ１０４を備えることで、プロセッサ１０３を介さず、不揮発メモリ１０１と揮発メモリ１０２間のデータ転送が可能になり、電源立上げ時のデータロードや電源の立ち下げ時のデータ保存や定期的なデータの保存等がプロセッサ１０３の負担とならず高速に行えるという特徴がある。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発メモリと、
揮発メモリと、
前記不揮発メモリと前記揮発メモリとの間のデータ転送を制御する専用メモリコントローラと、
プロセッサとを備え、
前記プロセッサを介さず、前記専用メモリコントローラにより、前記不揮発メモリと前記揮発メモリ間のデータ転送を行う、
ことを特徴とするメモリシステム。
【請求項２】
請求項１において、
前記専用メモリコントローラを前記プロセッサチップに搭載する、
ことを特徴とするメモリシステム。
【請求項３】
請求項１において、
前記専用メモリコントローラを前記不揮発メモリチップ搭載する、
ことを特徴とするメモリシステム。
【請求項４】
請求項１において、
前記専用メモリコントローラを前記揮発メモリチップ搭載する、
ことを特徴とするメモリシステム。
【請求項５】
請求項１において、
パワーオンを認識して、前記専用メモリコントローラが、前記不揮発メモリから前記揮発メモリにデータを転送する、
ことを特徴とするメモリシステム。
【請求項６】
請求項１において、
パワーオフを認識して、前記専用メモリコントローラが、前記揮発メモリから前記不揮発メモリにデータを転送する、
ことを特徴とするメモリシステム。
【請求項７】
請求項１において、
前記揮発メモリの各種スリープモードを認識して、前記専用メモリコントローラが、前記揮発メモリから前記不揮発メモリにデータを転送する、
ことを特徴とするメモリシステム。
【請求項８】
請求項１において、
タイマー機能を有することにより、定期的に、前記揮発メモリから前記不揮発メモリにデータ転送する、
ことを特徴とするメモリシステム。
【請求項９】
請求項１において、
前記専用メモリコントローラが前記不揮発メモリと前記揮発メモリ間で、データを転送中は、前記プロセッサのアクセスを禁止し、データ転送完了後、アクセスを許可する、
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリと揮発メモリとプロセッサと専用メモリコントローラを有するシステム構成に関するものである。
【背景技術】
【０００２】
最近、携帯端末機器等の記憶機能を備えた高性能の電子機器類の普及に伴い、不揮発メモリと揮発メモリとプロセッサで構成されるシステムが増えており、不揮発メモリと揮発メモリ間のデータ転送を高速に動作するメモリシステムの要望が高まっている。特に、データの信頼性を高めるため不揮発メモリの要望が高く、代表的なものとしてフラッシュメモリがあげられる。フラッシュメモリは、メモリセル面積が小さくでき、小チップ化が可能という長所があるが、消去時間が長く、書き換え時間が長くなりデータの書換えに時間がかかるという短所がある。そのため、一旦、揮発メモリにデータを転送し、実際の処理は揮発メモリとプロセッサが行い、データ保存には、不揮発メモリが行うという、それぞれの長所を活かし、不揮発メモリと揮発メモリとのデータ転送(実際は、前記不揮発メモリは、読出し、消去、書込みのプロセスを伴い、前記揮発メモリは、読出し、書込みのプロセスを伴うが、以下データ転送と記載する)を高速に行える技術が今後、更に注目される。
【０００３】
以下に従来の実施例について、図面を参照しながら説明する。図１０は従来の実施例のブロック図である。従来の実施例について、図１０を参照しながら説明する。
【０００４】
図１０は、従来の実施例のブロック図で、不揮発メモリと揮発メモリのデータ転送をプロセッサで実施する場合のメモリシステムのブロック図を示したものであり、１００１は不揮発メモリ、１００２は揮発メモリ、１００３はプロセッサ、１０１０はアドレスＢＵＳ、１０１２はデータＢＵＳ、１０１３はメモリ制御信号である。
【０００５】
電源立上げ時は、プロセッサ１００３により、不揮発メモリ１００１に蓄積されたコードを実行し、不揮発メモリ１００１から揮発メモリ１００２にコードを含むデータを転送し、揮発メモリ１００２の領域に転送されたコードをプロセッサ１００３が実行するとともに、揮発メモリ１００２をワークメモリとして使用する。データの保存が生じた際は、プロセッサ１００３により、揮発メモリ１００２から不揮発メモリ１００１にデータを転送する。
【特許文献１】特開2003-271391号公報(図２)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、背景技術に例示した特許文献１においては、NANDフラッシュメモリのデータをシステムメモリに転送するには、CPUを介してしかデータ転送が出来ないため、プロセッサに負担がかかるという課題があった。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のメモリシステムは、プロセッサを介さず不揮発メモリと揮発メモリ間のデータ転送(実際は、前記不揮発メモリは、読出し、消去、書込みのプロセスを伴い、前記揮発メモリは、読出し、書込みのプロセスを伴うが、本発明においてはデータ転送と記載する)を可能とするために、専用メモリコントローラを備えることを特徴とする。
【発明の効果】
【０００８】
本発明のメモリシステムは、専用メモリコントローラを備えることで、プロセッサを介さず、不揮発メモリと揮発メモリ間のデータ転送が可能になり、電源立上げ時のデータロードや電源の立ち下げ時のデータ保存や定期的なデータの保存等がプロセッサの負担とならず高速に行えるという特徴がある。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施例のメモリシステムについて、図面を参照しながら説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の参照符号を付けている。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態によるメモリシステムのブロック図である。このメモリシステムは、専用メモリコントローラにより、不揮発メモリと揮発メモリ間のデータ転送を、プロセッサを介さず実施するものである。図１において、１０１は不揮発メモリ、１０２は揮発メモリ、１０３はプロセッサ、１０４は専用メモリコントローラ、１１０はアドレスＢＵＳ、１１１はデータＢＵＳ、１１２はメモリ制御信号である。
【００１１】
図１のメモリシステムにおいて、不揮発メモリ１０１から揮発メモリ１０２にデータを転送する場合、専用メモリコントローラ１０４が、不揮発メモリ１０１の転送したい領域のデータを読出すコマンドと、揮発メモリ１０２に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する。また、揮発メモリ１０２のデータを不揮発メモリ１０１に転送する場合、専用メモリコントローラ１０４が、揮発メモリ１０２のデータを転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１と制御信号１１２を用いて制御する。いずれの場合においても、プロセッサ１０３を介さず実現することができるため、プロセッサ１０３に負荷なく高速にデータ転送をすることが可能となる。
【００１２】
（第２の実施形態）
図２は、本発明の第２の実施形態によるメモリシステムのブロック図である。このメモリシステムは、専用メモリコントローラにより、不揮発メモリと揮発メモリ間のデータ転送を、プロセッサを介さず実施するものである。このメモリシステムが図１のメモリシステムと異なっている点は、専用メモリコントローラ１０４をプロセッサ１０３に搭載している点である。
【００１３】
図２のメモリシステムにおいて、不揮発メモリ１０１から揮発メモリ１０２にデータを転送する場合、プロセッサ１０３に搭載された専用メモリコントローラ１０４が、不揮発メモリ１０１の転送したい領域のデータを読出すコマンドと、揮発メモリ１０２に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１と制御信号１１２を用いて制御する。また、揮発メモリ１０２のデータを不揮発メモリ１０１に転送する場合、プロセッサ１０３に搭載された専用メモリコントローラ１０４が、揮発メモリ１０２の転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する。いずれの場合においても、プロセッサ１０３を介さず実現することができるため、プロセッサ１０３に負荷なく高速にデータ転送をすることが可能となると共に、専用メモリコントローラ１０４をプロセッサ１０３に搭載することにより、部品点数が削減でき且つ、汎用の不揮発メモリ１０１、揮発メモリ１０２を使用することができ、新規に不揮発メモリ１０１と揮発メモリ１０２を開発することなく実現することができる。
【００１４】
（第３の実施形態）
図３は、本発明の第３の実施形態によるメモリシステムのブロック図である。このメモリシステムは、専用メモリコントローラにより、不揮発メモリと揮発メモリ間のデータ転送を、プロセッサを介さず実施するものである。このメモリシステムが図１，２のメモリシステムと異なっている点は、専用メモリコントローラ１０４を不揮発メモリ１０１に搭載している点である。
【００１５】
図３のメモリシステムにおいて、不揮発メモリ１０１から揮発メモリ１０２にデータを転送する場合、不揮発メモリ１０１に搭載された専用メモリコントローラ１０４が、不揮発メモリ１０１の転送したい領域のデータを読出すコマンドと、揮発メモリ１０２に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１と制御信号１１２を用いて制御する。また、揮発メモリ１０２のデータを不揮発メモリ１０１に転送する場合、不揮発メモリ１０１に搭載された専用メモリコントローラ１０４が、揮発メモリ１０２の転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１と制御信号１１２を用いて制御する。いずれの場合においても、プロセッサ１０３を介さず実現することができるため、プロセッサ１０３に負荷なく高速にデータ転送をすることが可能となると共に、専用メモリコントローラ１０４を不揮発メモリ１０１に搭載することにより、部品点数の削減ができ且つ、汎用の揮発メモリ１０２を選択することができ、新規に揮発メモリ１０２を開発することなく実現することができる。
【００１６】
（第４の実施形態）
図４は、本発明の第４の実施形態によるメモリシステムのブロック図である。このメモリシステムは、専用メモリコントローラにより、不揮発メモリと揮発メモリ間のデータ転送を、プロセッサを介さず実施するものである。このメモリシステムが図１〜３のメモリシステムと異なっている点は、専用メモリコントローラ１０４を揮発メモリ１０２に搭載している点である。
【００１７】
図４のメモリシステムにおいて、不揮発メモリ１０１から揮発メモリ１０２にデータを転送する場合、揮発メモリ１０２に搭載された専用メモリコントローラ１０４が、不揮発メモリ１０１の転送したい領域のデータを読出すコマンドと、揮発メモリ１０２に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する。また、揮発メモリ１０２のデータを不揮発メモリ１０１に転送する場合、揮発メモリ１０２に搭載された専用メモリコントローラ１０４が、揮発メモリ１０２の転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する。いずれの場合においても、プロセッサ１０３を介さず実現することができるため、プロセッサ１０３に負荷なく高速にデータ転送をすることが可能となると共に、専用メモリコントローラ１０４を揮発メモリ１０２に搭載することにより、部品点数が削減でき且つ、汎用の不揮発メモリ１０１を選択することができ、新規に不揮発メモリ１０１を開発することなく実現することができる。
【００１８】
（第５の実施形態）
図５は、本発明の第５の実施形態によるメモリシステムのブロック図である。このメモリシステムは、電源立上げ時に、専用メモリコントローラにより、不揮発メモリから揮発メモリにデータ転送を、プロセッサを介さず実施するものである。図５において、１１３はパワーオン認識信号である。
【００１９】
図５のメモリシステムにおいて、電源立上げ時、不揮発メモリ１０１から揮発メモリ１０２にデータを転送する場合、専用メモリコントローラ１０４が、パワーオン認識信号１１３により、不揮発メモリ１０１の転送したい領域のデータを読出すコマンドと、揮発メモリ１０２に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する場合、プロセッサ１０３を介さず実現することができるため、電源立上げ時プロセッサ１０３に負荷なく高速にデータ転送をすることが可能となる。
【００２０】
（第６の実施形態）
図６は、本発明の第６の実施形態によるメモリシステムのブロック図である。このメモリシステムは、電源立下げ時に、専用メモリコントローラにより、揮発メモリから不揮発メモリにデータ転送を、プロセッサを介さず実施するものである。図６において、１１４はパワーオフ認識信号である。
【００２１】
図６のメモリシステムにおいて、電源立下げ時、揮発メモリ１０２から不揮発メモリ１０１にデータを転送する場合、専用メモリコントローラ１０４が、パワーオフ認識信号１１４により、揮発メモリ１０２のデータ転送したい領域を読出すコマンドと、不揮発メモリ１０１にデータ転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１と制御信号１１２を用いて制御する場合、プロセッサ１０３を介さず実現することができるため、電源立下げ時プロセッサ１０３に負担させることなく高速にデータ転送をすることが可能となる。
【００２２】
（第７の実施形態）
図７は、本発明の第７の実施形態によるメモリシステムのブロック図である。このメモリシステムは、揮発メモリのスリープ時に、専用メモリコントローラにより、揮発メモリから不揮発メモリにデータ転送を、プロセッサを介さず実施するものである。図７において、１１５はスリープ認識信号である。
【００２３】
図７のメモリシステムにおいて、揮発メモリ１０２のスリープモード時、揮発メモリ１０２から不揮発メモリ１０１にデータを転送する場合、専用メモリコントローラ１０４が、スリープ認識信号１１５により、揮発メモリ１０２の転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する場合、プロセッサ１０３を介さず実現することができるため、揮発メモリ１０２のスリープ時にプロセッサ１０３に負荷なく高速にデータ転送をすることが可能となる。
【００２４】
（第８の実施形態）
図８は、本発明の第８の実施形態によるメモリシステムのブロック図である。このメモリシステムは、定期的に専用メモリコントローラにより、揮発メモリから不揮発メモリにデータ保存を、プロセッサを介さず実施するものである。図８において、１０５はタイマである。
【００２５】
図８のメモリシステムにおいて、定期的に揮発メモリ１０２から不揮発メモリ１０１にデータを保存する場合、専用メモリコントローラ１０４がタイマー機能１０５により定期的に、揮発メモリ１０２の転送したい領域のデータを読出すコマンドと、不揮発メモリ１０１に転送したい領域のデータを書込むコマンドを、アドレスＢＵＳ１１０とデータＢＵＳ１１１とメモリ制御信号１１２を用いて制御する場合、プロセッサ１０３を介さず実現することができるため、定期的な揮発メモリ１０２のデータ保存時にプロセッサ１０３に負荷なく高速にデータ保存をすることが可能となる。
【００２６】
（第９の実施形態）
図９は、本発明の第９の実施形態によるメモリシステムのブロック図である。このメモリシステムは、専用メモリコントローラにより、不揮発メモリと揮発メモリ間のデータ転送中、プロセッサからのメモリへのアクセスを禁止し、データ転送が完了した場合、プロセッサからメモリへのアクセスを許可することを実施するものである。図９において、１１６はメモリのレディ/ビジー(以下、R/Bと記載する)信号である。
【００２７】
図９のメモリシステムにおいて、不揮発メモリ１０１と揮発メモリ１０２間のデータ転送中、プロセッサ１０３が不揮発メモリ１０１と揮発メモリ１０２にアクセスしないため、不揮発メモリ１０１もしくは揮発メモリ１０２のいずれかがメモリR/B信号１１６にビジー信号をイネーブルし、プロセッサ１０３は、メモリR/B信号１１６にビジー信号のイネーブルを認識して、不揮発メモリ１０１と揮発メモリ１０２へのアクセスを禁止する。また、不揮発メモリ１０１と揮発メモリ１０２間のデータ転送が完了した場合、不揮発メモリ１０１と揮発メモリ１０２のいずれかがメモリR/B信号１１６にレディ信号をイネーブルし、プロセッサ１０３は、メモリR/B信号１１６にレディ信号のイネーブルを認識して、不揮発メモリ１０１と揮発メモリ１０２へのアクセスを実現することができるため、効率よくデータ転送をすることが可能となる。
【産業上の利用可能性】
【００２８】
本発明のメモリシステムは、専用メモリコントローラを実装することで、高性能化が要求される分野として有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態によるメモリシステムのブロック図
【図２】本発明の第２の実施形態によるメモリシステムのブロック図
【図３】本発明の第３の実施形態によるメモリシステムのブロック図
【図４】本発明の第４の実施形態によるメモリシステムのブロック図
【図５】本発明の第５の実施形態によるメモリシステムのブロック図
【図６】本発明の第６の実施形態によるメモリシステムのブロック図
【図７】本発明の第７の実施形態によるメモリシステムのブロック図
【図８】本発明の第８の実施形態によるメモリシステムのブロック図
【図９】本発明の第９の実施形態によるメモリシステムのブロック図
【図１０】従来の実施例によるメモリシステムのブロック図
【符号の説明】
【００３０】
１０１  不揮発メモリ
１０２  揮発メモリ
１０３  プロセッサ
１０４  専用メモリコントローラ
１０５  タイマ
１１０  アドレスＢＵＳ
１１１  データＢＵＳ
１１２  メモリ制御信号
１１３  パワーオン認識信号
１１４  パワーオフ認識信号
１１５  スリープ認識信号
１１６  メモリR/B信号
１００１  不揮発メモリ
１００２  揮発メモリ
１００３  プロセッサ
１０１０  アドレスＢＵＳ
１０１１  データＢＵＳ
１０１２  メモリ制御信号
【図１】
2009294692.tif 000003
【図２】
2009294692.tif 000004
【図３】
2009294692.tif 000005
【図４】
2009294692.tif 000006
【図５】
2009294692.tif 000007
【図６】
2009294692.tif 000008
【図７】
2009294692.tif 000009
【図８】
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【図９】
2009294692.tif 000011
【図１０】
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