(57)【要約】【課題】ＳＯＩ構造の半導体装置において、平面方向にｐ領域とｎ領域とを隣接させたダイオードでは、そのエッジ部（活性領域とそれを囲む層間絶縁膜領域との間に、製造工程で発生した電荷が界面順位などにトラップされ、ダイオードの順方向電流が流れやすくなることがあり、ダイオード特性がロット間或いはウエハ面内で大きくばらつく。【解決手段】ＳＯＩ構造の半導体装置において、表面シリコン層（８ａ）に、ｐ型領域（１６）とｎ型領域（１８）とが平面方向に隣り合うように配置されて、ｐｎ接合を形成し、該ｐ型領域とｎ型領域とでダイオードが構成され、上記ｐｎ接合のうち、上記層間絶縁膜（７）に隣接する部分の上に、絶縁膜を介してゲート電極（２２ａ、２２ｂ）が形成され、該ゲート電極に、０Ｖ又は負の電圧を印加する手段（５０）を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板と、
上記支持基板上の埋め込み酸化膜と、
上記埋め込み酸化膜上の表面シリコン層とを有し、
上記表面シリコン層が層間絶縁膜で囲まれ、
上記表面シリコン層に、ｐ型領域とｎ型領域とが平面方向に隣り合うように配置されて、ｐｎ接合を形成し、該ｐ型領域とｎ型領域とでダイオードが構成され、
上記ｐｎ接合のうち、上記層間絶縁膜に隣接する部分の上に、絶縁膜を介してゲート電極が形成され、
該ゲート電極に、０Ｖ又は負の電圧を印加する手段を有する半導体装置。
【請求項２】
支持基板上と、上記支持基板上の埋め込み酸化膜と、上記埋め込み酸化膜上の表面シリコン層とを有し、上記表面シリコン層が層間絶縁膜で囲まれたＳＯＩ基板を用意する工程と、
上記表面シリコン層の一部にｐ型領域とｎ型領域とを、平面方向に隣り合うように形成して、ｐｎ接合を形成する工程と、
上記ｐｎ接合のうちの、上記層間絶縁膜に隣接する部分の上に、絶縁膜を介してゲート電極を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路及びその製造方法に関し、ＳＯＩデバイスの製造方法に関し、特にＳＯＩ層に形成したダイオードの構造に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ集積回路は低消費電力向きで、これまで著しくデバイス性能を向上させてきた。しかし、集積回路の大規模化、動作速度の高速化により消費電力が増加し、ＣＭＯＳにおいてもさらに低消費電力化が必要となってきた。またモバイル機器へ搭載が増え、更なる低消費電力化が求められてきている。
【０００３】
そのような中で、Ｓｉ基板と素子領域の間に絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏn  Ｉｎｓｕｌａｔｏｒ）基板を用いて作成されるＳＯＩーＣＭＯＳデバイスは、ＳＯＩ層の下に埋め込み酸化膜（ＢＯＸ）が存在するため寄生容量、接合リークの低減が可能であり、低消費電力化の上で有効である。
【０００４】
特許文献１には、そのようなＳＯＩーＣＭＯＳデバイスにおいて、ダイオードを備えたものが示されている。このダイオードは、ＳＯＩ層に平面方向に互いに隣接するようにｐ領域とｎ領域とが形成されている。
【０００５】
【特許文献１】特開平１１−３４５８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、平面方向にｐ領域とｎ領域とを隣接させた構造では、ダイオードのエッジ部（活性領域とそれを囲む層間絶縁膜領域との間に、製造工程で発生した電荷が界面順位などにトラップされ、ダイオードの順方向電流が流れやすくなることがあり、ダイオード特性がロット間或いはウエハ面内で大きくばらつくと言う問題がある。
【課題を解決するための手段】
【０００７】
本発明は、
支持基板と、
上記支持基板上の埋め込み酸化膜と、
上記埋め込み酸化膜上の表面シリコン層とを有し、
上記表面シリコン層が層間絶縁膜で囲まれ、
上記表面シリコン層に、ｐ型領域とｎ型領域とが平面方向に隣り合うように配置されて、ｐｎ接合を形成し、該ｐ型領域とｎ型領域とでダイオードが構成され、
上記ｐｎ接合のうち、上記層間絶縁膜に隣接する部分の上に、絶縁膜を介してゲート電極が形成され、
該ゲート電極に、０Ｖ又は負の電圧を印加する手段を有する半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、ＳＯＩに形成されるダイオードの特性のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、ダイオード１０とそれに隣接して設けられた他の素子の一例としてのＭＯＳＦＥＴ１２を示す断面図、図２は、本発明の実施の形態の半導体装置のダイオード１０の部分の概略平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線断面図である。なお、図１は、図２のＩ−Ｉ線に沿う断面図である。
【００１０】
この図１、図２、及び図３に示される半導体装置は、ＳＯＩ基板２に形成されたものであり、支持基板としてのシリコン基板４と、シリコン基板４上に形成された埋め込み酸化膜６と、埋め込み酸化膜６によってシリコン基板４から絶縁分離されるともに、層間絶縁膜７により互いに絶縁分離された複数の島状の表面シリコン層８ａ、８ｂとを備えている。
【００１１】
図１には、２つの表面シリコン層８ａ、８ｂが示されている。
一つの表面シリコン層８ａはダイオード１０を構成するものであり、他方の表面シリコン層８ｂはＭＯＳＦＥＴ１２を構成するものである。なお、ＳＯＩ基板２上には、他の素子も形成されているが、これらの図示は省略されている。
【００１２】
ダイオード１０は、表面シリコン層８ａ内に形成された高濃度ｐ型領域（ｐ＋型領域）１４と、低濃度ｐ型領域（ｐ−型領域）１６と、高濃度ｎ型領域（ｎ＋型領域）１８とを有するものであり、ｐ−型領域１６と、ｎ＋型領域１８とでｐｎ接合が形成されている。
ｐ＋型領域１４はｐ−型領域１６と連続している。
そして、上記ｐｎ接合部の真上に絶縁膜としてのシリコン酸化膜２０が設けられ、該シリコン酸化膜２０上にゲート電極２２ａ、２２ｂが設けられている。
【００１３】
一方、ＭＯＳＦＥＴ１２は、表面シリコン層８ｂ内に形成された高濃度ｎ型領域（ｎ＋型領域）２４と、低濃度ｐ型領域（ｐ−型領域）２６と、高濃度ｎ型領域（ｎ＋型領域）２８とを有するものであり、ｎ＋型領域２４および２８の一方がソース、他方がドレインを構成し、ｐ−型領域２６がチャンネルを構成する。
【００１４】
上記したシリコン酸化膜２０は、上記チャンネル部分の真上にも設けられており、その上にゲート電極３２が設けられている。
【００１５】
さらに、ゲート電極２２ａ、２２ｂ、ゲート電極３２、表面シリコン層８ａ及び８ｂ、及び層間絶縁膜７を被覆するように絶縁膜３０が設けられている。
【００１６】
絶縁膜３０の、ｐ＋型領域１４およびｎ＋型領域１８の真上の位置に、それぞれコンタクトホール３４、３８が形成され、コンタクトホール３４、３８を埋めるように形成されたコンタクト電極３５、３９がそれぞれｐ＋型領域１４およびｎ＋型領域１８にオーミックコンタクしている。
【００１７】
さらに、絶縁膜３０の、ゲート電極２２ａ、２２ｂの真上の位置には、コンタクトホール３６ａ、３６ｂが形成され、コンタクトホール３６ａ、３６ｂを埋めるように形成されたコンタクト電極３７ａ、３７ｂがゲート電極２２ａ、２２ｂに接続されている。
【００１８】
絶縁膜３０の、ｎ＋型領域２４および２８の真上の位置に、それぞれコンタクトホール４４、４８が形成され、コンタクトホール４４、４８を埋めるように形成されたコンタクト電極４５、４９がそれぞれｎ＋型領域２４および２８にオーミックコンタクしている。
【００１９】
さらに、絶縁膜３０の、ゲート電極３２の真上の位置には、コンタクトホール４６が形成され、コンタクトホール４６を埋めるように形成されたコンタクト電極４７がゲート電極３２に接続されている。
【００２０】
絶縁膜３０の上に、コンタクト電極３５、３９、３７ａ、３７ｂ、４５、４７、４９に接続された配線４０（すべての同じ符号が付されているが、互いにつながったものであることを意味するのではない）が設けられている。これらの配線４０は、ＳＯＩ基板２上の他の素子乃至回路部分に接続されている。
【００２１】
図２に示される例では、上方から見ると、ダイオード１０を構成する表面シリコン層８ａは略矩形状であり、第１、第２、第３、第４の辺１０ａ、１０ｂ、１０ｃ、１０ｄを有する。第１及び第２の辺１０ａ、１０ｂは互いに平行であり、第３、第４の辺１０ｃ、１０ｄは互いに平行である。
【００２２】
領域１４と領域１６とは辺１０ｃ、１０ｄに平行な分割線１０ｅで分けられ、領域１６と領域１８とは辺１０ｃ、１０ｄに平行な分割線１０ｆで分けられている。分割線１０ｆがｐｎ接合をも表す。
【００２３】
辺１０ａ、１０ｂ、１０ｃ、１０ｄの表面シリコン層８ａと、これに隣接する層間絶縁膜７との境界をなすものである。
【００２４】
平面図でみたときのｐｎ接合の端部、即ち、辺１０ａ、１０ｂ上の部分（層間絶縁膜７との境界部分）及びその近傍の部分、即ちエッジ部分には絶縁膜２０を介してゲート電極２２ａ、２２ｂが設けられている。
【００２５】
ダイオード１０のｐ＋型領域１４を正、ｎ＋型領域１８を負となるように電圧を印加すると、ダイオード１０に順方向電流が流れる。
【００２６】
ゲート電極２２ａ、２２ｂには、電圧供給回路５０（図２中に接続関係のみが示されている）から、０電位または負電位が印加され、順方向の印加電圧が小さいときに、順方向電流を抑制する。この順方向電流の抑制は、ゲート電極２２ａ、２２ｂに印加される電位により、ゲート電極２２ａ、２２ｂの真下に位置する、ｐｎ接合１０ｆのｐ側部分の電位を下げることにより、達成される。
【００２７】
以下、この点につき図４（ａ）、（ｂ）を参照して説明する。
図４（ａ）は、図２と同様であるが、以下の、ゲート電位がｐｎ接合１０ｆのｐ側部分に与える影響の説明に必要な部分のみを示す。図４（ｂ）は、図１と同様の概略断面図であるが、ダイオード１０の部分のみを示し、以下の、ゲート電位がｐｎ接合１０ｆのｐ側部分に与える影響の説明に必要な部分のみを示す。
【００２８】
ゲート電極２２ａ、２２ｂと、ゲート電極２２ａ、２２ｂの真下に位置する、ｐｎ接合１０ｆのｐ側部分（図４（ａ）、（ｂ）でハッチングで示す部分。単に「ｐ側部分」と言うことがある）１６ｐとの間の静電容量が図４（ｂ）に符号Ｃｐで示されている。また、ｐｎ接合１０ｆの静電容量が図４（ｂ）に符号Ｃｊで示されている。さらに、電極２２ａ、２２ｂに印加される電位が符号Ｖｇで、ｎ＋型領域１８（ダイオードのカソードを構成する）に印加される電位が符号Ｖｎで、ｐ＋型領域１４に印加される電位が符号Ｖｐで示されている。
【００２９】
ｐ＋型領域１４に印加される電位Ｖｐが小さいときは、ｐ側部分１６ｐの電位は、概ねゲート電極２２ａ、２２ｂの電位Ｖｇと、ｎ＋型領域１８に印加される電位Ｖｎとの差（Ｖｇ−Ｖｎ）を、静電容量Ｃｐと、静電容量Ｃｊとで分圧した値となる。
従って、ゲート電極２２ａ、２２ｂの電位Ｖｇがゼロ（ｎ＋型領域１８に印加される電位Ｖｎと同じ）や負の値（ｎ＋型領域１８に印加される電位Ｖｎよりも低い値）にされると、ｐ側部分１６ｐの電位も低くなり、このｐｎ接合を通る電流が小さくなる。ゲート電位Ｖｇが負に限らず、０Ｖでも良いのは、ｐ側部分１６ｐの電位がｐｎ接合の順方向電圧降下よりも低くなれば良いためである。
一例として、Ｃｐは４．３［ｆＦ／μｍ２］であり、Ｃｊは６．６［ｎＦ／μｍ２］である。但し、Ｃｊについては、逆バイアス時の容量を、ｐｎ接合面積で割った値である。また、順方向電圧降下はたとえば、約０．３〜０．８Ｖ程度である。
【００３０】
この結果、製造工程で発生した電荷がｐｎ接合のエッジ部分において、界面順位などにトラップされても、ゲート電極２２ａ、２２ｂにより、ｐｎ接合部分の電位が制御され、順方向電流が流れにくくなる。このため、ダイオード１０の特性のばらつきを小さくすることができる。
即ち、プロセス起因によるチャージ、ダメージの影響を受けた場合でも、エッジ部分の電流を抑制し、本来のダイオード特性を得ることができる。この効果のため、プロセス起因でウエハ面内、ロット間でばらついたダイオードエッジ部分へのチャージやダメージが発生した場合でも、ダイオード特性の面内ばらつきを抑えることが可能となる。
【００３１】
次に、この半導体装置の製造方法について、図５乃至図１１を参照して説明する。これらの図は、図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を順に示す概略断面図である。ＭＯＳＦＥＴ１２の部分もダイオード１０の部分と並行して、一部は同じプロセスで製造されるが、この点は周知であるので説明を省略する。
【００３２】
まず図５に示される、表面シリコン層８ａを備えるＳＯＩ基板２を用意する。
そして、表面シリコン層８ａに、ｐ型不純物をイオン注入し、ｐする。次に、表面シリコン層８ａの表面を酸化処理して、表面シリコン層８ａの全面に図６に示すように、シリコン酸化膜２０を形成する。そして、熱処理を行うことによって注入したｐ型不純物を拡散させて、ｐ−型領域１５を形成する。この領域１５の一部が後にｐ−型領域１６となり、他の一部がｐ＋型領域１４となる。
【００３３】
続いて、そのシリコン酸化膜２０上に図７に示すように、フォトレジストで形成され、ｎ＋型領域１８を形成する予定の領域に開口１０５を有するイオン注入阻止膜１０４を形成し、シリコン酸化膜２０を通して表面シリコン層８ａのｎ＋型領域１８を形成する予定の領域にｎ型不純物をイオン注入して、ｎ＋型領域１８を形成する。その後、イオン注入阻止膜１０４を除去する。
【００３４】
そして、再びシリコン酸化膜２０上に図８に示すように、フォトレジストで形成され、ｐ＋型領域１４を形成する予定の領域に開口１０７を有するイオン注入阻止膜１０６を形成し、シリコン酸化膜２０を通して表面シリコン層８ａの領域１５の一部をなす、ｐ＋型領域１４(の予定領域）にｐ型不純物をイオン注入して、ｐ＋型領域１４を形成する。ｐ−型領域１５のうち、ｐ＋型領域１４となった領域以外の領域がｐ−型領域１６となる。その後、イオン注入阻止膜１０６を除去する。
【００３５】
次に、図９に示すように、シリコン酸化膜２０の上に、ｐｎ接合部１０ｆのうち、エッジ領域（層間絶縁膜７に接する部分及びそれに隣接する部分の真上の位置に、ゲート電極２２ａ、２２ｂ（２２ｂは図９には現れていない）を形成する。
これは例えばシリコン酸化膜２０上に導電材料、例えば金属、例えばアルミニウムの膜１２２を形成し、フォトレジスト膜を形成し、所定のフォトマスクを用いて露光処理および現像処理を行い、ゲート電極２２ａ、２２ｂ（の形成予定領域）上にのみフォトレジスト１２４が残るようにパターニングする。
そして、このフォトレジスト１２４をエッチングマスクとして用いて、マスクされていない部分の金属電極材料の膜１２２を完全に除去するまでエッチングして、ゲート電極２２ａ、２２ｂを形成する。
さらに、シリコン酸化膜２０のうち、ゲート電極２２ａ、２２ｂで覆われていない部分をエッチングにより除去する。
【００３６】
次に、図１０に示すように、ゲート電極２２ａ、２２ｂ、表面シリコン層８ａ、及び層間絶縁膜７を覆うように、絶縁膜３０を形成する。
【００３７】
次に、フォトレジストで形成され、コンタクトホール３４、３８、３６ａ、３６ｂの形成予定領域に開口１２７を有するエッチング阻止膜１２６を形成し、このエッチング阻止膜１２６をマスクに用いて、開口１２７に整列した絶縁膜３０を完全に除去するまでエッチングし、コンタクトホール３４、３８、３６ａ、３６ｂを形成する。その後、エッチング阻止膜１２６を除去する。
【００３８】
続いて、図１１に示すように、コンタクトホール３４、３８、３６ａ、３６ｂを金属材料で埋めることで、コンタクト電極３５、３９、３７ａ、３７ｂを形成する。これともに、絶縁膜３０上に金属配線４０を形成する。
これは、例えば、コンタクトホール３４、３８、３６ａ、３６ｂを埋めるとともに、絶縁膜３０の全面に広がる金属材料の膜１４０を形成し、該膜１４０の全面にフォトレジスト膜を形成し、所定のフォトマスクを用いて露光処理および現像処理を行い、配線４０（及びコンタクトホール）となる領域上にのみフォトレジスト１４２が残るようにパターニングする。
【００３９】
そして、このフォトレジスト１４２をマスクに用いて、マスクされていない部分の金属電極材料の膜１４０を完全に除去するまでエッチングして、配線４０（及び電極３５、３９、３７ａ、３７ｂ）を形成する。
【００４０】
電極３５はｐ＋型領域１４と、電極３９はｎ＋型領域１８と、それぞれ電気的に接続され、オーミックコンタクトしている。電極３７ａ、３７ｂはゲート電極２２ａ、２２ｂと、それぞれ電気的に接続している。
【００４１】
その後、フォトレジスト１４２を除去すると、図１、図２及び図３に示したダイオード１０が完成する。
ＳＯＩ基板上の他の素子も、上記のダイオードの形成と平行して、同様の部分は、同じプロセスで形成される。
【００４２】
例えばＭＯＳＦＥＴのｐ−型領域２６は、ダイオード１０のｐ−型領域１６と同じプロセスで、ｎ＋型領域２４、２８は、ダイオードのｎ＋型領域１８と同じプロセスで、ゲート電極３２は、ゲート電極２２ａ、２２ｂと同じプロセスで形成される。また、電極４５、４７、４９は、電極３５、３９、３７ａ、３７ｂと同じプロセスで形成される。このように、本発明のダイオードはＭＯＳＦＥＴの製造と同じプロセスで形成可能であり、ＳＯＩ基板全体として工程の数を増やすことなく製造することができる。
【図面の簡単な説明】
【００４３】
【図１】図１は、ダイオード１０とそれに隣接して設けられた他の素子の一例としてのＭＯＳＦＥＴ１２を示す断面図である。
【図２】本発明の実施の形態の半導体装置のダイオード１０の部分の概略平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線断面図である。
【図４】（ａ）、（ｂ）は、図２および図１と同様であるが、ゲート電極の電位がｐｎ接合部のｐ側部分に与える電位の影響を説明するための図である。
【図５】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図６】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図７】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図８】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図９】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図１０】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を示す概略断面図である。
【図１１】図１に示した半導体装置のうち、ダイオード１０の部分の製造工程を順に示す概略断面図である。
【符号の説明】
【００４４】
４  支持基板、  ６  埋め込み酸化膜、  ７  層間絶縁膜、  ８ａ  表面シリコン層、  １４  ｐ＋型領域、  １６  ｐ−型領域、  １８  ｎ＋型領域、  ２０  シリコン酸化膜、  ２２ａ、２２ｂ  ゲート電極、  ５０  電圧供給回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009004599.tif 000011
【図１０】
2009004599.tif 000012
【図１１】
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