(57)【要約】【課題】電流を検知するために積分回路を使用する読み出し回路において、当該積分回路のリセット動作に必要なセトリング時間を短くする。【解決手段】本発明の読み出し回路１０は、積分ノードＮＩＮＴに入力が接続された積分サンプルホールド回路２３と、熱電変換素子２が接続される接続ノードＮＢＯＵＴと積分ノードＮＩＮＴとの間に接続されたバイアス回路２１とを具備する。バイアス回路２１は、接続ノードＮＢＯＵＴにソースが接続され、積分ノードＮＩＮＴにドレインが接続される積分トランジスタ３１と、積分トランジスタ３１のゲートに出力が接続され、第１入力にバイアス電圧が供給され、第２入力が積分トランジスタ３１のソースに接続されるオペアンプ３２と、電流切替回路３４とを備えている。電流切替回路３４は、接続ノードＮＢＯＵＴを通らずに積分トランジスタ３１のドレイン電流を流すための電流経路を提供し、又は、前記電流経路を遮断する機能を有している。【選択図】図３
2009164681.tif 000002
【特許請求の範囲】
【請求項１】
積分ノードに入力が接続され、積分動作を実行可能に構成された積分回路部と、
抵抗可変素子が接続される接続ノードと前記積分ノードとの間に接続されたバイアス回路
とを具備し、
前記バイアス回路は、
前記接続ノードにソースが接続され、前記積分ノードにドレインが接続される積分トランジスタと、
前記積分トランジスタのゲートに出力が接続され、第１入力にバイアス電圧が供給され、第２入力が前記積分トランジスタのソースに接続される第１オペアンプと、
前記接続ノードを通らずに前記積分トランジスタのドレインとソースとの間に流れる電流を流すための電流経路である第１電流経路を提供し、又は、前記第１電流経路を遮断する機能を有する第１電流切替回路
とを備える
読み出し回路。
【請求項２】
請求項１に記載の読み出し回路であって、
前記第１電流切替回路は、
第１電流切替スイッチと、
第１ダミー抵抗
とを備え、
前記第１電流切替スイッチと前記ダミー抵抗とが、前記積分トランジスタのソースと、接地電圧又は電源電圧が供給されるノードの間に直列に接続された
読み出し回路。
【請求項３】
請求項１又は２に記載の読み出し回路であって、
前記第１電流切替回路には、前記接続ノードがハイインピーダンス状態になるときに活性化される第１制御信号が供給され、
前記第１電流切替回路は、前記第１制御信号が活性化されたとき前記第１電流経路を提供する
読み出し回路。
【請求項４】
請求項１乃至３のいずれかに記載の読み出し回路であって、
更に、
前記積分ノードに接続されたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
前記積分ノードにドレインが接続されるキャンセラトランジスタと、
電源電圧又は接地電圧が供給されるノードと前記キャンセラトランジスタのソースとの間に直列に接続されたキャンセラ抵抗及びキャンセラスイッチと、
前記キャンセラトランジスタのゲートに出力が接続され、第１入力にバイアスキャンセル電圧が供給され、第２入力が前記キャンセラトランジスタのソースに接続される第２オペアンプと、
前記キャンセラ抵抗及び前記キャンセラスイッチを通らずに前記積分トランジスタのドレインとソースとの間に流れる電流を流すための電流経路である第２電流経路を提供し、又は、前記第２電流経路を遮断するように構成された第２電流切替回路
とを備える
読み出し回路。
【請求項５】
請求項４に記載の読み出し回路であって、
前記第２電流切替回路は、
第２電流切替スイッチと、
第２ダミー抵抗
とを備え、
前記第２電流切替スイッチと前記第２ダミー抵抗とが、電源電圧又は接地電圧が供給されるノードと前記キャンセラトランジスタのソースとの間に直列に接続された
読み出し回路。
【請求項６】
請求項４又は５に記載の読み出し回路であって、
前記第２電流切替回路には、前記キャンセラスイッチがオフされるときに活性化される第２制御信号が供給され、
前記第２電流切替回路は、前記第２制御信号が活性化されたとき前記第２電流経路を提供する
読み出し回路。
【請求項７】
請求項１乃至６のいずれかに記載の読み出し回路であって、
前記バイアス回路が、更に、前記積分トランジスタのゲートとソースの間に接続されて前記積分トランジスタのゲート−ソース間電圧をクリップする少なくとも一のダイオード素子を備える
読み出し回路。
【請求項８】
請求項４乃至６のいずれかに記載の読み出し回路であって、
前記バイアスキャンセル回路が、更に、前記キャンセラトランジスタのゲートとソースの間に接続されて前記キャンセラトランジスタのゲート−ソース間電圧をクリップする少なくとも一のダイオード素子を備える
読み出し回路。
【請求項９】
請求項１乃至８のいずれかに記載の読み出し回路であって、
前記積分回路部は、
前記積分ノードに第１入力が接続され、第２入力に所定電圧が供給される積分アンプと、
前記積分アンプの前記第１入力と出力の間に接続された、少なくとも一の積分キャパシタと、
前記積分アンプの前記第１入力と前記出力の間に接続されたリセットスイッチ
とを備える
読み出し回路。
【請求項１０】
読み出し回路と、
前記読み出し回路の接続ノードに接続される抵抗可変素子
とを具備し、
前記読み出し回路は、
積分ノードに入力が接続され、積分動作を実行可能に構成された積分回路部と、
前記積分ノードと前記接続ノードとの間に接続されたバイアス回路
とを備え、
前記バイアス回路は、
前記接続ノードにソースが接続され、積分ノードにドレインが接続される積分トランジスタと、
前記積分トランジスタのゲートに出力が接続され、非反転入力にバイアス電圧が供給され、反転入力が前記積分トランジスタのソースに接続されるオペアンプと、
前記接続ノードを通らずに前記積分トランジスタのドレインとソースとの間に流れる電流を流すための電流経路である電流経路を提供し、又は、前記電流経路を遮断する機能を有する電流切替回路
とを備える
抵抗可変素子装置。
【請求項１１】
請求項１０に記載の抵抗可変素子装置であって、
前記バイアス回路が、更に、前記積分トランジスタのゲートとソースの間に接続されて前記積分トランジスタのゲート−ソース間電圧をクリップする少なくとも一のダイオード素子を備える
抵抗可変素子装置。
【請求項１２】
請求項１０又は１１に記載の抵抗可変素子装置であって、
前記抵抗可変素子は、熱電変換素子、磁気抵抗素子、相変化メモリセル、マイクロ波／ミリ波検出素子、圧力センサ、ガスセンサ、又はフローセンサのいずれかである
抵抗可変素子装置。
【請求項１３】
複数の熱電変換素子と、
読み出し回路と、
前記複数の熱電変換素子のうちから選択された選択熱電変換素子を前記読み出し回路の接続ノードに接続するための選択回路
とを具備し、
前記読み出し回路は、
積分ノードに入力が接続され、積分動作を実行可能に構成された積分回路部と、
前記積分ノードと前記接続ノードとの間に接続されたバイアス回路
とを備え、
前記バイアス回路は、
前記接続ノードにソースが接続され、積分ノードにドレインが接続される積分トランジスタと、
前記積分トランジスタのゲートに出力が接続され、非反転入力にバイアス電圧が供給され、反転入力が前記積分トランジスタのソースに接続されるオペアンプと、
前記接続ノードを通らずに前記積分トランジスタのドレインとソースとの間に流れる電流を流すための電流経路である電流経路を提供し、又は、前記電流経路を遮断する機能を有する電流切替回路
とを備える
撮像装置。
【請求項１４】
請求項１３に記載の撮像装置であって、
更に、
前記複数の熱電変換素子の列に沿って設けられ、対応する列の前記複数の熱電変換素子に接続された複数の信号線と、
前記複数の信号線と、前記接続ノードとの間の接続関係を切り替えるスイッチ回路
とを具備し、
前記電流切替回路には、前記スイッチ回路が前記複数の信号線の全てが前記読み出し回路から切り離されることに応答して活性化される制御信号が供給され、
前記電流切替回路は、前記制御信号の活性化に応答して前記電流経路を提供する
撮像装置。
【請求項１５】
請求項１３又は１４に記載の撮像装置であって、
前記バイアス回路が、更に、前記積分トランジスタのゲートとソースの間に接続されて前記積分トランジスタのゲート−ソース間電圧をクリップする少なくとも一のダイオード素子を備える
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し回路、抵抗可変素子装置、及び撮像装置に関し、特に、抵抗可変素子を流れる電流を検知するために積分回路を使用する読み出し回路における該積分回路のリセット動作に関する。
【背景技術】
【０００２】
抵抗が変化する抵抗可変素子に流れる電流を検知する技術は、様々な技術分野に応用される技術の一つである。この技術の一つの応用例は、ボロメータのような熱電変換素子を使用する撮像装置である。熱電変換素子は、赤外線の入射に伴う温度変化が、それを流れる抵抗の変化として現れる素子であり、入射赤外線に対して感度を持つ。熱電変換素子が１次元的に又は２次元的に並んで配置された撮像素子の各熱電変換素子に所定のバイアス電圧を加えて各熱電変換素子を流れる電流を検知することにより、赤外線画像を得ることができる。
【０００３】
抵抗可変素子に流れる電流を検知する一つの手法は、抵抗可変素子に流れる電流を積分回路によって積分して電圧信号として取り出す方法である。特許第３８２１０４０号公報は、このような動作によって熱電変換素子に流れる電流を検知する読み出し回路を備える撮像装置を開示している。
【０００４】
図１は、特許第３８２１０４０号公報に開示されている撮像装置の構成、特に、読み出し回路１３４の構成を示す概念図である。当該撮像装置は、複数の読み出し回路１３４と、スイッチ１３５と、出力バッファ１３６と、出力バッファ１３６のフィードバックループに直列に設けられた３つのソースフォロア１３７〜１３９とを備えている。スイッチ１３５は、その複数の読み出し回路１３４を選択するために使用される。出力バッファ１３６は、ボルテッジフォロア動作を行い、選択された読み出し回路１３４から受け取った電圧信号の電圧レベルと同じ電圧レベルの出力信号ＶＯＵＴを出力する。
【０００５】
読み出し回路１３４は、熱電変換素子１０２を流れる電流を検知する動作を行う。図１には、熱電変換素子１０２が一つしか図示されていないが、実際には、熱電変換素子１０２が基板に多数配置されており、当該読み出し回路１３４は、画素スイッチ１０１及び水平スイッチ１０３によって選択された熱電変換素子１０２を流れる電流を検知するものと理解されなくてはならない。
【０００６】
読み出し回路１３４は、バイアス回路１４１と、バイアスキャンセル回路１４２と、積分サンプルホールド回路１３１とを備えている。積分サンプルホールド回路１３１の出力は、２つのソースフォロア１３２、１３３を介してスイッチ１３５に接続されている。
【０００７】
バイアス回路１４１は、バイアス電圧端子１０８に印加されたバイアス電圧ＶＢＯＬと同一のバイアス電圧を熱電変換素子１０２に印加する機能を有している。詳細には、バイアス回路１４１は、積分トランジスタ１０４と、オペアンプ１０５と、スイッチ１０６と、バイパスキャパシタ１０７とで構成されている。積分トランジスタ１０４としてはＮチャネルＭＯＳＦＥＴが使用される。積分トランジスタ１０４のゲートはオペアンプ１０５の出力に接続され、スイッチ１０６及びバイパスキャパシタ１０７は、積分トランジスタ１０４のゲート−ソース間に並列に接続されている。オペアンプ１０５の反転入力は積分トランジスタ１０４のソースに接続され、非反転入力は、バイアス電圧端子１０８に接続されている。
【０００８】
オペアンプ１０５は、積分トランジスタ１０４におけるゲート−ソース間電圧降下を補償する役割を有している。広く知られているように、ＮチャネルＭＯＳＦＥＴがオン状態になっている場合、ゲート−ソース間には閾値電圧と同程度の電圧降下が発生する。オペアンプ１０５は、積分トランジスタ１０４における電圧降下を補償し、バイアス電圧ＶＢＯＬと同一のバイアス電圧を熱電変換素子１０２に印加することを可能にする。
【０００９】
スイッチ１０６は、読み出し回路１３４に接続されている全ての熱電変換素子１０２が非選択状態であるとき（例えば、全ての水平スイッチ１０３がオフされる期間や全ての画素スイッチ１０１がオフされる期間）にオペアンプ１０５が発振するのを防止するために設けられている。スイッチ１０６は、積分トランジスタ１０４のゲート−ソース間に設けられており、熱電変換素子１０２が非選択になる期間にオンされる。これにより、オペアンプ１０５の出力が反転入力に接続され、オペアンプ１０５がボルテージフォロワとして動作する。これにより、オペアンプ１０５の発振が防止されている。
【００１０】
バイパスキャパシタ１０７は、製造工程における不具合により熱電変換素子１０２にオープン不良が発生してバイアス電流が流れないときにオペアンプ１０５が発振することを防ぐ。熱電変換素子１０２にバイアス電流が流れない、即ち、積分トランジスタ１０４にドレイン電流が流れない場合、積分トランジスタ１０４の相互コンダクタンスｇｍが低下してオペアンプ１０５のフィードバックループの抵抗成分が大きくなる。このため、フィードバックループの位相遅れが大きくなり、オペアンプ１０５の位相余裕が確保できなくなることがある。積分トランジスタ１０４のゲート−ソース間に設けられたバイパスキャパシタ１０７は、位相余裕を確保する役割を果たす。
【００１１】
バイアスキャンセル回路１４２は、積分トランジスタ１０４のドレイン電流、即ち、熱電変換素子１０２に流れる電流のオフセット成分をキャンセルするために使用される。オフセット成分をキャンセルすることは、積分サンプルホールド回路１３１のダイナミックレンジを有効に利用するために有効である。
【００１２】
詳細には、バイアスキャンセル回路１４２は、キャンセラ抵抗１０９と、キャンセラ水平スイッチ１１０と、キャンセラトランジスタ１１１と、オペアンプ１１２と、スイッチ１１３とを備えている。キャンセラトランジスタ１１１としては、ＰチャネルＭＯＳＦＥＴが使用される。キャンセラ抵抗１０９とキャンセラ水平スイッチ１１０とは、電源電圧が供給される電源線ＶＣＣとキャンセラトランジスタ１１１のソースの間に直列に接続されている。キャンセラトランジスタ１１１のゲート−ソース間にはスイッチ１１３が接続され、キャンセラトランジスタ１１１のドレインは、積分トランジスタ１０４のドレインに接続されている。キャンセラトランジスタ１１１のゲートは、オペアンプ１１２の出力に接続されている。オペアンプ１１２の反転入力は、キャンセラトランジスタ１１１のソースに接続され、非反転入力は、バイアスキャンセル電圧ＶＣＡＮが供給される電圧端子１１４に接続されている。バイアスキャンセル回路１４２を流れる電流は、バイアスキャンセル電圧ＶＣＡＮに応答して制御される。バイアス回路１４１のオペアンプ１０５と同様に、オペアンプ１１２は、キャンセラトランジスタ１１１のゲート−ソース間電圧降下の補償を目的に設けられている。
【００１３】
バイアス回路１４１のスイッチ１０６と同様に、バイアスキャンセル回路１４２のスイッチ１１３は、読み出し回路１３４に接続されている全ての熱電変換素子１０２が非選択状態であるときにオペアンプ１１２が発振するのを防止するために設けられている。読み出し回路１３４に接続されている全ての熱電変換素子１０２が非選択状態であるときには、バイアス回路１４１の電流が遮断されるため、バイアスキャンセル回路１４２の電流の流れる経路がなくなってしまう。このため、キャンセラ水平スイッチ１１０が水平スイッチ１０３と同期してオフされ、バイアスキャンセル回路１４２の電流が遮断される。キャンセラトランジスタ１１１のゲート−ソース間に設けられたスイッチ１１３は、全ての熱電変換素子１０２が非選択になり期間においてオンされる。これにより、オペアンプ１１２の出力が反転入力に接続され、オペアンプ１１２がボルテージフォロワとして動作する。これにより、オペアンプ１１２の発振が防止されている。
【００１４】
積分サンプルホールド回路１３１は、積分オペアンプ１１６と、２つの積分／ホールドキャパシタ１１９、１２２と、スイッチ１１８、１２０、１２１、１２３と、リセットスイッチ１２５と、ソースフォロア１２８、１２９と、選択スイッチ１３０とを備えている。積分サンプルホールド回路１３１は、積分／ホールドキャパシタ１１９、１２２の一方を積分キャパシタとして使用し、他方を積分動作によって得られた電圧信号をホールドするホールドキャパシタとして使用することができるように構成されている。選択スイッチ１３０は、積分／ホールドキャパシタ１１９、１２２を選択するために使用される。選択スイッチ１３０によって積分／ホールドキャパシタ１１９が選択されると、積分／ホールドキャパシタ１１９にホールドされている電圧信号ＯＵＴＡがソースフォロア１２８を介してソースフォロア１３２に出力される。一方、積分／ホールドキャパシタ１２２が選択されると、積分／ホールドキャパシタ１２２にホールドされている電圧信号ＯＵＴＢがソースフォロア１２８を介してソースフォロア１３２に出力される。積分サンプルホールド回路１３１のリセット動作は、積分キャパシタとして使用される積分／ホールドキャパシタを積分オペアンプ１１６の入力と出力の間に電気的に接続しながら、リセットスイッチ１２５をオンすることによって行われる。
【００１５】
積分サンプルホールド回路１３１のリセット動作は、全ての熱電変換素子１０２が非選択である期間に行われる。留意すべきことは、熱電変換素子１０２が非選択である期間には、バイアス回路１４１及びバイアスキャンセル回路１４２が無効状態になっていることである。このため、図１の読み出し回路１３４では、リセット動作を確実に行うために、積分サンプルホールド回路１３１をバイアス回路１４１及びバイアスキャンセル回路１４２から切り離すためのスイッチ１１５が設けられている。スイッチ１１５は、積分サンプルホールド回路１３１のリセット動作が行われる間、オフ状態にされる。
【００１６】
特開２００７−０３３１７７号公報は、類似の読み出し回路の構成を開示している。詳細には、この公報には、積分サンプルホールド回路１３１の代わりに、積分回路とサンプルホールド回路が使用されている構成の読み出し回路が開示されている。
【特許文献１】特許第３８２１０４０号公報
【特許文献２】特開２００７−０３３１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図１の読み出し回路１３４の一つの問題点は、積分サンプルホールド回路１３１のリセット動作のセトリング時間が長いということである。図１の読み出し回路１３４では、水平スイッチ１０３がオフされる時、ゲート−ソース間電圧降下を補償するためのオペアンプ１０５がボルテージフォロア接続にされる。このとき、積分トランジスタ１０４のゲートとソースが同じ電位になり、積分トランジスタ１０４が遮断状態になる。このため、その後、水平スイッチ１０３がオンになっても、積分トランジスタ１０４が遮断状態から動作状態に戻る復帰時間が必要になり、積分サンプルホールド回路１３１のリセット動作に必要なセトリング時間が長くなる。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１９】
本発明の一の観点では、読み出し回路（１０）が、積分ノード（ＮＩＮＴ）に入力が接続され、積分動作を実行可能に構成された積分回路部（２３）と、抵抗可変素子（２）が接続される接続ノード（ＮＢＯＵＴ）と積分ノード（ＮＩＮＴ）との間に接続されたバイアス回路（２１）とを具備する。バイアス回路（２１）は、接続ノード（ＮＢＯＵＴ）にソースが接続され、積分ノード（ＮＩＮＴ）にドレインが接続される積分トランジスタ（３１）と、積分トランジスタ（３１）のゲートに出力が接続され、第１入力にバイアス電圧が供給され、第２入力が積分トランジスタ（３１）のソースに接続されるオペアンプ（３２）と、電流切替回路（３４）とを備えている。電流切替回路（３４）は、接続ノード（ＮＢＯＵＴ）を通らずに積分トランジスタ（３１）のドレインとソースとの間に流れる電流を流すための電流経路を提供し、又は、前記電流経路を遮断する機能を有している。このように構成された読み出し回路（１０）では、接続ノード（ＮＢＯＵＴ）がハイインピーダンス状態になっても電流切替回路（３４）が積分トランジスタ（３１）のドレインとソースとの間に流れる電流を流すための電流経路を提供することができるため、積分トランジスタ（３１）を動作状態に維持することができる。本発明の、読み出し回路（１０）では、積分トランジスタ（３１）を遮断状態から動作状態に復帰させる必要がない。したがって、積分回路部（２３）のリセット動作のセトリング時間を短くすることができる。
【発明の効果】
【００２０】
本発明によれば、電流を検知するために積分回路を使用する読み出し回路において、当該積分回路のリセット動作に必要なセトリング時間を短くすることができる。
することができる。
【発明を実施するための最良の形態】
【００２１】
第１の実施形態：
（全体構成）
図２は、本発明の第１の実施形態における撮像装置１の構成を示す回路図である。本実施形態の撮像装置１は、赤外線画像を撮像するための構成を有している。具体的には、撮像装置１は、熱電変換素子２と、画素スイッチ３と、走査線４と、信号線５とを備えている。走査線４は、熱電変換素子２の行方向（図２のＸ軸方向）に延伸するように設けられ、信号線５は、熱電変換素子２の列方向（図２のＹ方向）に延伸するように設けられる。
【００２２】
熱電変換素子２は、入射された赤外線に感度を有しており、入射された赤外線の強度に応じて抵抗が変化するように構成されている。本実施形態では、熱電変換素子２としては、半導体基板上に行列に形成されたボロメータが使用される。熱電変換素子２は、その一端が信号線５に接続されており、他端が画素スイッチ３に接続されている。
【００２３】
画素スイッチ３は、熱電変換素子２のそれぞれに対して一つずつ設けられており、熱電変換素子２の行を選択するために使用される。本実施形態では、画素スイッチ３として、ソースが接地され、ゲートが走査線４に接続され、ドレインが熱電変換素子２に接続されたＮチャネルＭＯＳＦＥＴが使用される。走査線４は、垂直シフトレジスタ６に接続されており、垂直シフトレジスタ６によって順次に選択される。詳細には、垂直シフトレジスタ６は、行選択信号Ｙ１、Ｙ２、Ｙ３・・・を各走査線４に供給するように構成されている。第ｊ行の熱電変換素子２に沿って設けられた走査線４には行選択信号Ｙｊが供給される。垂直シフトレジスタ６は、垂直クロック信号φＶＣＬＫに同期しながら行選択信号Ｙ１、Ｙ２、Ｙ３・・・を順次に活性化する。垂直シフトレジスタ６によって行選択信号Ｙｊが活性化されるタイミングは、垂直制御信号φＶＩＮによって制御される。垂直シフトレジスタ６によって行選択信号Ｙｊが活性化されると、行選択信号Ｙｊが供給されている走査線４に対応する画素スイッチ３に接続された熱電変換素子２の行が選択される。
【００２４】
撮像装置１は、更に、ｎ個の読み出し回路１０−１〜１０−ｎを備えている（ただし、図２には、４つの読み出し回路１０−１〜１０−４しか図示されていない）。以下において、互いに区別する必要がない場合、読み出し回路１０−１〜１０−ｎを単に読み出し回路１０と総称する。読み出し回路１０は、選択された熱電変換素子２を流れる電流を検知し、検知した電流に対応する電圧レベルを有する電圧信号を出力する。読み出し回路１０のその詳細な構成は後述される。本実施形態では、２本の信号線５に対して１つの読み出し回路１０が設けられている。読み出し回路１０に接続される信号線５は、水平スイッチ７Ａ、７Ｂによって選択される。水平スイッチ７Ａ、７Ｂには、それぞれ、制御信号φＨＡ、φＨＢが供給されている。制御信号φＨＡが活性化されると、水平スイッチ７Ａに接続されている信号線５が読み出し回路１０に接続され、制御信号φＨＢが活性化されると、水平スイッチ７Ｂに接続されている信号線５が読み出し回路１０に接続される。以下では、水平スイッチ７Ａに接続されている信号線５を信号線５Ａといい、水平スイッチ７Ｂに接続されている信号線５を信号線５Ｂということがある。また、信号線５Ａに接続されている熱電変換素子２を熱電変換素子２Ａといい、信号線５Ｂに接続されている熱電変換素子２を熱電変換素子２Ｂということがある。
【００２５】
撮像装置１は、更に、マルチプレクサ８と、水平シフトレジスタ９と、出力バッファ１１とを備えている。マルチプレクサ８は、読み出し回路１０を選択的に出力バッファ１１の入力に接続するための回路であり、マルチプレクサスイッチ１２−１〜１２−ｎを備えている。マルチプレクサスイッチ１２−ｉには、水平シフトレジスタ９から列選択信号Ｈｉが供給されている。水平シフトレジスタ９は、水平クロック信号φＨＣＬＫに同期しながら列選択信号Ｈ１、Ｈ２、Ｈ３・・・を順次に活性化する。水平シフトレジスタ９によって列選択信号Ｈｉが活性化されるタイミングは、水平制御信号φＨＩＮによって制御される。水平シフトレジスタ９によって列選択信号Ｈｉが活性化されると、列選択信号Ｈｉが供給されているマルチプレクサスイッチ１２−ｉに接続された読み出し回路１０−ｉが選択される。選択された読み出し回路１０から出力される電圧信号が、マルチプレクサ出力ＭＸＯＵＴとして出力バッファ１１に出力される。出力バッファ１１は、ボルテージフォロアとして動作し、マルチプレクサ出力ＭＸＯＵＴに対応する電圧レベルを有する出力信号ＶＯＵＴを出力端子１３から出力する。
【００２６】
（読み出し回路の構成）
図３は、読み出し回路１０の構成を示す回路図である。読み出し回路１０は、バイアス回路２１と、バイアスキャンセル回路２２と、積分サンプルホールド回路２３とを備えている。
【００２７】
バイアス回路２１は、バイアス電圧ＶＢＯＬと同一のバイアス電圧を、接続ノードＮＢＯＵＴに接続された熱電変換素子２に供給する役割を果たしている。詳細には、バイアス回路２１は、積分トランジスタ３１と、オペアンプ３２と、バイパスキャパシタ３３とを備えている。本実施形態では、積分トランジスタ３１としてはＮチャネルＭＯＳＦＥＴが使用される。積分トランジスタ３１のドレインは、積分サンプルホールド回路２３に接続される積分ノードＮＩＮＴに接続され、ソースは、熱電変換素子２に接続される接続ノードＮＢＯＵＴに接続されている。積分トランジスタ３１のゲートはオペアンプ３２の出力に接続されている。オペアンプ３２の反転入力は積分トランジスタ３１のソースに接続され、非反転入力にはバイアス電圧ＶＢＯＬが供給されている。バイパスキャパシタ３３は、積分トランジスタ３１のゲート−ソース間に接続されている。
【００２８】
背景技術で説明されたオペアンプ１０５と同様に、オペアンプ３２は、積分トランジスタ３１におけるゲート−ソース間電圧降下を補償する役割を有している。オペアンプ３２は、積分トランジスタ３１における電圧降下を補償し、バイアス電圧ＶＢＯＬと同一のバイアス電圧を熱電変換素子２に印加することを可能にする。バイパスキャパシタ３３は、位相余裕を確保するために設けられる。バイパスキャパシタ３３は、製造工程における不具合により熱電変換素子２にオープン不良が発生して積分トランジスタ３１に電流が流れないときにオペアンプ３２が発振することを防ぐ。
【００２９】
バイアス回路２１には、更に電流切替回路３４が設けられている。電流切替回路３４は、接続ノードＮＢＯＵＴがハイインピーダンス状態になったときに、接続ノードＮＢＯＵＴを通らずに積分トランジスタ３１のドレイン電流を流すための電流経路を確保するために使用される。後述されるように、バイアス回路２１に電流切替回路３４が設けられていることは、本実施形態の読み出し回路１０の特徴の一つである。
【００３０】
本実施形態では、電流切替回路３４は、制御信号φＨＣに応答して動作する電流切替スイッチ３５とダミー抵抗Ｒｄｕｍとを備えて構成されている。ダミー抵抗Ｒｄｕｍは、典型的には、ポリシリコン抵抗、又はＮウェル抵抗で構成される。電流切替スイッチ３５とダミー抵抗Ｒｄｕｍとは、積分トランジスタ３１のソースと接地電圧ＶＳＳを有する接地線の間に直列に接続されている。制御信号φＨＣを活性化して電流切替スイッチ３５をオンすることにより、積分トランジスタ３１のドレイン電流を電流切替スイッチ３５とダミー抵抗Ｒｄｕｍを介して接地線に流すことができる。
【００３１】
バイアスキャンセル回路２２は、積分トランジスタ３１のドレイン電流、即ち、熱電変換素子２に流れる電流のオフセット成分をキャンセルするための回路である。オフセット成分をキャンセルすることは、積分サンプルホールド回路２３のダイナミックレンジを有効に利用することを可能にする。
【００３２】
詳細には、バイアスキャンセル回路２２は、キャンセラトランジスタ４１と、オペアンプ４２と、キャンセラ水平スイッチ４３と、キャンセラ抵抗Ｒｃａｎと、バイパスキャパシタ４４とを備えている。キャンセラトランジスタ４１としては、ＰチャネルＭＯＳＦＥＴが使用される。キャンセラトランジスタ４１のドレインは、積分ノードＮＩＮＴを介して積分トランジスタ３１のドレインに接続され、ゲートは、オペアンプ４２の出力に接続されている。オペアンプ４２の反転入力は、キャンセラトランジスタ４１のソースに接続され、非反転入力は、バイアスキャンセル電圧ＶＣＡＮが供給される。バイアスキャンセル回路２２を流れる電流は、バイアスキャンセル電圧ＶＣＡＮに応答して制御される。バイアス回路２１のオペアンプ３２と同様に、オペアンプ４２は、キャンセラトランジスタ４１のゲート−ソース間電圧降下の補償を目的に設けられている。キャンセラ水平スイッチ４３とキャンセラ抵抗Ｒｃａｎとは、電源電圧ＶＣＣが供給される電源線とキャンセラトランジスタ４１のソースの間に直列に接続されている。キャンセラ水平スイッチ４３には、制御信号φＨＤが供給されており、制御信号φＨＤによって制御される。
【００３３】
バイアスキャンセル回路２２には、更に、電流切替回路４５が設けられている。電流切替回路４５は、キャンセラトランジスタ４１のドレイン電流を、キャンセラ水平スイッチ４３を通さずに流すための電流経路を確保するために使用される。後述されるように、バイアスキャンセル回路２２に電流切替回路４５が設けられていることは、本実施形態の読み出し回路１０の他の特徴の一つである。本実施形態では、電流切替回路４５は、制御信号φＨＣに応答して動作する電流切替スイッチ４６とダミー抵抗Ｒｄｕｍ２とを備えて構成されている。電流切替スイッチ４６とダミー抵抗Ｒｄｕｍ２とは、キャンセラトランジスタ４１のソースと電源電圧ＶＣＣを有する電源線の間に直列に接続されている。制御信号φＨＣを活性化して電流切替スイッチ４６をオンすることにより、キャンセラトランジスタ４１のドレイン電流を、電源線から電流切替スイッチ３５とダミー抵抗Ｒｄｕｍを介して流すことができる。
【００３４】
積分サンプルホールド回路２３は、バイアス回路２１を流れる電流とバイアスキャンセル回路２２の電流の差分を積分し、熱電変換素子２を流れる電流の信号成分を電圧信号として取り出すための積分回路部として機能する。積分サンプルホールド回路２３は、積分オペアンプ５１と、リセットスイッチ５２と、２つの積分／ホールドキャパシタ５３Ａ、５３Ｂと、スイッチ５４Ａ〜５６Ａ、５４Ｂ〜５６Ｂと、ソースフォロア５７Ａ、５７Ｂと、選択スイッチ５８とを備えている。
【００３５】
積分オペアンプ５１は、その非反転入力に所定の電圧Ｖ１が供給されると共に、その反転入力が積分ノードＮＩＮＴを介してバイアス回路２１に接続されている。積分オペアンプ５１の非反転入力に入力される電圧Ｖ１は、好適には、電圧ＶＣＣ／２に設定される。このような設定によれば、積分サンプルホールド回路２３のダイナミックレンジを最大にすることができる。
【００３６】
リセットスイッチ５２は、積分オペアンプ５１の出力と反転入力の間に接続されている。リセットスイッチ５２にはリセット信号ＲＳＴが供給されており、後述されるように、積分サンプルホールド回路２３のリセット動作は、リセット信号ＲＳＴを活性化してリセットスイッチ５２をオンすることによって行われる。
【００３７】
積分／ホールドキャパシタ５３Ａ、５３Ｂは、積分オペアンプ５１の出力と反転入力の間に並列に接続されている。後述のように、積分／ホールドキャパシタ５３Ａ、５３Ｂは、それぞれ、積分動作によって熱電変換素子２Ａ、２Ｂを流れる電流を検知するために使用される。積分／ホールドキャパシタ５３Ａ、５３Ｂを用いた積分動作によって得られた電圧信号は、それぞれ、ホールドノードＮＡ、ＮＢにホールドされる。積分／ホールドキャパシタ５３Ａ、５３Ｂは、積分オペアンプ５１から電気的に切り離されることも可能なように構成されている。即ち、積分／ホールドキャパシタ５３Ａと積分オペアンプ５１の入力の間にはスイッチ５４Ａが接続され、積分／ホールドキャパシタ５３Ａと積分オペアンプ５１の反転入力の間にはスイッチ５５Ａが接続されている。同様に、積分／ホールドキャパシタ５３Ｂと積分オペアンプ５１の入力の間にはスイッチ５４Ｂが接続され、積分／ホールドキャパシタ５３Ｂと積分オペアンプ５１の反転入力の間にはスイッチ５５Ｂが接続されている。積分／ホールドキャパシタ５３Ａ、５３Ｂの反転入力に接続される電極は、更に、スイッチ５６Ａ、５６Ｂを介して電圧ＶＣＣ／２を有する電圧ノード５９に接続されている。
【００３８】
このように構成された積分サンプルホールド回路２３は、積分／ホールドキャパシタ５３Ａ、５４Ｂの一方を積分キャパシタとして使用し、他方を積分動作によって得られた電圧信号をホールドするホールドキャパシタとして使用することができる。積分／ホールドキャパシタ５３Ａが積分キャパシタとして使用され、積分／ホールドキャパシタ５３Ｂがホールドキャパシタとして使用される場合、スイッチ５４Ａ、５５Ａ、５６Ｂがオンされると共に、スイッチ５４Ｂ、５５Ｂ、５６Ａがオフされる。積分／ホールドキャパシタ５３Ａの積分動作によって得られた電圧信号のホールドノードＮＡへのサンプリング動作は、スイッチ５４Ａをオフすることによって行われる。一方、積分／ホールドキャパシタ５３Ｂが積分キャパシタとして使用され、積分／ホールドキャパシタ５３Ａがホールドキャパシタとして使用される場合、スイッチ５４Ｂ、５５Ｂ、５６Ａがオンされると共に、スイッチ５４Ａ、５５Ａ、５６Ｂがオフされる。積分／ホールドキャパシタ５３Ｂの積分動作によって得られた電圧信号のホールドノードＮＢへのサンプリング動作は、スイッチ５４Ｂをオフすることによって行われる。
【００３９】
ソースフォロア５７Ａ、５７Ｂ、及び選択スイッチ５８は、ホールドノードＮＡ、ＮＢに保持されている電圧信号ＯＵＴＡ、ＯＵＴＢを、時分割でマルチプレクサ８に出力するために使用される。電圧信号を外部に取り出す積分／ホールドキャパシタ５３Ａ、５４Ｂの選択は、選択スイッチ５８によって行われる。選択スイッチ５８によって積分／ホールドキャパシタ５３Ａが選択されると、積分／ホールドキャパシタ５３Ａに対応するホールドノードＮＡにホールドされている電圧信号ＯＵＴＡがソースフォロア５７Ａを介してマルチプレクサ８に出力される。この状態でマルチプレクサ８によって読み出し回路１０−ｉが選択されると、読み出し回路１０−ｉから出力される電圧信号ＯＵＴＡがマルチプレクサ出力ＭＸＯＵＴとして出力バッファ１１に出力される。一方、積分／ホールドキャパシタ５３Ｂが選択されると、積分／ホールドキャパシタ５３Ｂにホールドされている電圧信号ＯＵＴＢがソースフォロア５７Ｂを介してマルチプレクサ８に出力される。この状態でマルチプレクサ８によって読み出し回路１０−ｉが選択されると、読み出し回路１０−ｉから出力される電圧信号ＯＵＴＢがマルチプレクサ出力ＭＸＯＵＴとして出力バッファ１１に出力される。
【００４０】
（読み出し回路の動作）
以下、図４を参照して、本実施形態における読み出し回路１０の動作を説明する。
本実施形態では、一水平期間（即ち、一の走査線４に対応する熱電変換素子２の電流を読み出す期間）が、２つのフェーズ：フェーズＡ、フェーズＢに分割される。フェーズＡは、積分／ホールドキャパシタ５３Ａを用いて信号線５Ａに接続されている熱電変換素子２Ａの電流を検知するための期間であり、フェーズＢは、積分／ホールドキャパシタ５３Ｂを用いて信号線５Ｂに接続されている熱電変換素子２Ｂの電流を検知するための期間である。
【００４１】
詳細には、フェーズＡでは、積分／ホールドキャパシタ５３Ａのリセット動作が行われた後に積分／ホールドキャパシタ５３Ａを用いて積分動作が行われる。フェーズＡの最後でサンプリング動作が行われ、熱電変換素子２Ａの電流の信号成分に対応する電圧信号ＯＵＴＡがホールドノードＮＡにサンプリングされる。
【００４２】
加えて、フェーズＡでは、直前のフェーズＢにおいて各読み出し回路１０のホールドノードＮＢにサンプリングされた電圧信号ＯＵＴＢがホールドされ、ホールドされた電圧信号ＯＵＴＢが時分割でマルチプレクサ出力ＭＸＯＵＴとして出力される。このような動作によれば、熱電変換素子２Ａの電流の検知に並行して、熱電変換素子２Ｂを流れる電流に対応する電圧信号ＯＵＴＢを出力電圧ＶＯＵＴとして外部に出力することができる。
【００４３】
一方、フェーズＢでは、積分／ホールドキャパシタ５３Ｂのリセット動作が行われた後に積分／ホールドキャパシタ５３Ｂを用いて積分動作が行われる。フェーズＢの最後でサンプリング動作が行われ、熱電変換素子２Ｂの電流の信号成分に対応する電圧信号ＯＵＴＢがホールドノードＮＢにサンプリングされる。
【００４４】
加えて、フェーズＢでは、直前のフェーズＡにおいて各読み出し回路１０のホールドノードＮＡにサンプリングされた電圧信号ＯＵＴＡがホールドされ、ホールドされた電圧信号ＯＵＴＡが時分割でマルチプレクサ出力ＭＸＯＵＴとして出力される。このような動作によれば、熱電変換素子２Ｂの電流の検知に並行して、熱電変換素子２Ａを流れる電流に対応する電圧信号ＯＵＴＡを出力電圧ＶＯＵＴとして外部に出力することができる。
【００４５】
図４に示されているように、積分サンプルホールド回路２３のリセット動作においては、制御信号φＨＡ、φＨＢの両方が非活性化される期間、即ち、水平スイッチ７Ａ、７Ｂがいずれもオフにされる期間が存在する。水平スイッチ７Ａ、７Ｂの両方をオフすることは、行選択信号Ｙｊの走査線４における遅延の影響を回避するという技術的意義がある。水平スイッチ７Ａ、７Ｂがオフされる時間は、行選択信号Ｙｊが左端の画素スイッチ３から右端の画素スイッチ３まで伝播するのに必要な時間を超えるように設定される。
【００４６】
例えばフェーズＡについては、積分／ホールドキャパシタ５３Ａのリセット動作の開始の直前では、制御信号φＨＡが非活性化され、制御信号φＨＢ、φＨＤが活性化され、リセット信号ＲＳＴが非活性化されている。フェーズＡにおけるリセット動作が開始されると、リセット信号ＲＳＴが活性化されると共に、制御信号φＨＢ、φＨＤが非活性化される。これにより、水平スイッチ７Ａ、７Ｂの両方がオフになりバイアス回路２１の接続ノードＮＢＯＵＴがハイインピーダンス状態になる。その後、制御信号φＨＡが活性化されて水平スイッチ７Ａがオンされる。水平スイッチ７Ａがオンされると、熱電変換素子２Ａを流れる電流がバイアス回路２１及びバイアスキャンセル回路２２を流れ始める。その後、リセット信号ＲＳＴが非活性化されて、リセット動作が完了する。
【００４７】
積分サンプルホールド回路２３のリセット動作のセトリング時間を短くすることは、制御信号φＨＡが活性化されて以後、リセット信号ＲＳＴが非活性化されるまでの時間を短くするために重要である。制御信号φＨＡが活性化されて以後に、積分サンプルホールド回路２３の各ノードの電位が早く安定すれば、リセット信号ＲＳＴを早く非活性化することができる。これは、積分動作の時間を長く取ることを可能にし、ノイズ低減のために望ましい。
【００４８】
本実施形態の読み出し回路１０では、制御信号φＨＡ、φＨＢの両方が非活性化されて水平スイッチ７Ａ、７Ｂがオフされる期間においても積分トランジスタ３１が動作状態に維持され、これにより、リセット動作のセトリング時間の短縮化が図られている。詳細には、制御信号φＨＡ、φＨＢの両方が非活性化されて水平スイッチ７Ａ、７Ｂがオフされる期間において制御信号φＨＣが活性化され、電流切替回路３４の電流切替スイッチ３５がオンされる。これにより、積分トランジスタ３１のドレイン電流が電流切替スイッチ３５及びダミー抵抗Ｒｄｕｍを介して接地線に流れ、積分トランジスタ３１が常に動作状態に維持される。積分トランジスタ３１が常に動作状態に維持されることにより、積分サンプルホールド回路２３のリセット動作の際に積分トランジスタ３１を遮断状態から動作状態に復帰させる必要がなくなり、積分サンプルホールド回路２３のリセット動作のセトリング時間が短縮される。
【００４９】
電流切替回路３４のダミー抵抗Ｒｄｕｍの大きさは、積分サンプルホールド回路２３のリセット動作のセトリング時間の短縮と、消費電力とのトレードオフによって決定される。ダミー抵抗Ｒｄｕｍの抵抗値が小さい方が、積分トランジスタ３１に流れる電流が大きくなるため、積分トランジスタ３１の相互コンダクタンスｇｍが大きくなり、オペアンプ３２のフィードバックループのインピーダンスを小さくできる。これは、リセット動作のセトリング時間の短縮に有効である。その一方で、ダミー抵抗Ｒｄｕｍの抵抗値が小さいと、ダミー抵抗Ｒｄｕｍを流れる電流が増加し、読み出し回路１０の全体の消費電力が増大する。このような観点からは、ダミー抵抗Ｒｄｕｍの抵抗値は、動作温度範囲の中央付近の温度（例えば、２５℃）における熱電変換素子２の抵抗値と同一の値に設定されることが好ましい。
【００５０】
加えて、本実施形態の読み出し回路１０では、電流切替回路４５の機能により、バイアスキャンセル回路２２のキャンセラトランジスタ４１も常に動作状態に維持される。これも、積分サンプルホールド回路２３のリセット動作のセトリング時間の短縮に寄与する。詳細には、本実施形態では、制御信号φＨＡ、φＨＢの両方が非活性化されて水平スイッチ７Ａ、７Ｂがオフされる期間において制御信号φＨＣが活性化され、電流切替回路４５の電流切替スイッチ４６がオンされる。その一方で制御信号φＨＤが非活性化され、キャンセラ水平スイッチ４３がオフされる。これにより、キャンセラトランジスタ４１のドレイン電流を、電源線から電流切替スイッチ３５及びダミー抵抗Ｒｄｕｍを介して流すことが可能になる。したがって、水平スイッチ７Ａ、７Ｂがオフされたときも、キャンセラトランジスタ４１が常に動作状態に維持される。これにより、積分サンプルホールド回路２３のリセット動作の際にキャンセラトランジスタ４１を遮断状態から動作状態に復帰させる必要がなくなり、積分サンプルホールド回路２３のリセット動作のセトリング時間が短縮される。
【００５１】
図３には、バイアス回路２１とバイアスキャンセル回路２２の両方に電流切替回路が設けられている構成が図示されているが、バイアス回路２１のみに電流切替回路３４を設けることも可能である；バイアスキャンセル回路２２に電流切替回路４５を設けることが必須であると解釈してはならない。例えば、バイアス回路２１のダミー抵抗Ｒｄｕｍとバイアスキャンセル回路２２のキャンセラ抵抗Ｒｃａｎとが、いずれも、ポリシリコン抵抗（又はＮウェル抵抗）によって形成されている場合には、図５に示されているように、バイアスキャンセル回路２２から電流切替回路４５が排除されることも可能である。図５では、ポリシリコン抵抗で形成されたキャンセラ抵抗が、符号Ｒｃａｎ＿ｐｏｌｙとして参照されている。この場合、キャンセラ水平スイッチ４３も排除される。図５の構成では、キャンセラ抵抗Ｒｃａｎ＿ｐｏｌｙは、電源線とキャンセラトランジスタ４１のソースの間に直接に接続される。また、バイパスキャパシタ４４は、製造工程における不具合によりポリシリコン抵抗（Ｒｃａｎ＿ｐｏｌｙ）にオープン不良が発生してバイアス電流が流れないときにオペアンプ４２が発振することを防ぐ。なお、一般にポリシリコン抵抗は、製造工程における不良率が低い（オープン不良はほぼない）ため、ポリシリコン抵抗を利用する場合、バイパスキャパシタ４４は無くてもよい。
【００５２】
ただし、バイアス回路２１とバイアスキャンセル回路２２の両方に電流切替回路を設ける構成は、水平スイッチ７Ａ、７Ｂがオフされたときにバイアス回路２１を流れる電流とバイアスキャンセル回路２２を流れる電流とを概ね一致させることを可能にする点で好ましいことに留意されたい。積分サンプルホールド回路２３のリセット動作時には、バイアス回路２１とバイアスキャンセル回路２２の電流の差分が、積分オペアンプ５１の反転入力に流れ込み、或いは流れ出す。バイアス回路２１とバイアスキャンセル回路２２の電流の差分が過剰に大きいと、積分オペアンプ５１は、大きい電流を吸い込み又は排出することが必要になり、これは、セトリング時間の短縮のために好ましくない。バイアス回路２１とバイアスキャンセル回路２２の両方に電流切替回路を設ける構成によれば、バイアス回路２１のダミー抵抗Ｒｄｕｍとバイアスキャンセル回路２２のダミー抵抗Ｒｄｕｍ２の抵抗値を適切に設定することにより、バイアス回路２１を流れる電流とバイアスキャンセル回路２２を流れる電流との差分を概ねゼロにすることが可能である。
【００５３】
バイアス回路２１とバイアスキャンセル回路２２の両方に電流切替回路を設ける構成は、特に、バイアス回路２１のダミー抵抗Ｒｄｕｍの抵抗値と、バイアスキャンセル回路２２のキャンセラ抵抗Ｒｃａｎの抵抗値とが大きく相違し得る場合に有効である。ダミー抵抗Ｒｄｕｍの抵抗値とキャンセラ抵抗Ｒｃａｎの抵抗値とが大きく相違する場合に電流切替回路４５がバイアスキャンセル回路２２から排除されていると、バイアス回路２１を流れる電流とバイアスキャンセル回路２２を流れる電流とが大きく相違してしまう。
【００５４】
例えば、バイアス回路２１のダミー抵抗Ｒｄｕｍとしてポリシリコン抵抗が使用され、キャンセラ抵抗Ｒｃａｎとしてボロメータが使用される（このようなボロメータは、キャンセラボロメータと呼ばれる）場合を考えよう。ボロメータの温度Ｔ［Ｋ］における抵抗値Ｒｂｏｌ＠Ｔは、下記の式で表される：
Ｒｂｏｌ＠Ｔ＝Ａ・ｅｘｐ（−ＢＴａ＾２／Ｔ），
Ａ：温度が無限大の場合のボロメータの抵抗値
Ｂ：温度がＴａ［Ｋ］の場合のボロメータの温度係数
【００５５】
例えば、温度２５℃（２９８Ｋ）で抵抗値が１００ｋΩ、温度係数が−２．０％／Ｋの特性を有するボロメータの抵抗値を上式にしたがって計算すると下記のようになる：
ボロメータ温度が−４０℃の場合、ボロメータ抵抗値は約５００ｋΩ
ボロメータ温度が１００℃の場合、ボロメータ抵抗値は約３０ｋΩ
このことから理解されるように、キャンセラボロメータの温度によっては、ダミー抵抗Ｒｄｕｍとキャンセラ抵抗Ｒｃａｎの抵抗値が大きく相違してしまう。これは、バイアス回路２１を流れる電流とバイアスキャンセル回路２２を流れる電流との差分を増大させ好ましくない。したがって、バイアスキャンセル回路２２のキャンセラ抵抗Ｒｃａｎとしてボロメータが使用される場合には、電流切替回路４５をバイアスキャンセル回路２２に設ける構成が好ましい。
【００５６】
第２の実施形態：
図６は、本発明の第２の実施形態における読み出し回路１０の構成を示す回路図である。第２の実施形態における読み出し回路１０と、第１の実施形態における読み出し回路１０の相違点は、下記の通りである：
（１）バイアス回路２１の積分トランジスタ３１のゲート−ソース間にダイオード素子３６が接続されていること。
（２）バイアスキャンセル回路２２のキャンセラトランジスタ４１のゲート−ソース間にダイオード素子４７が接続されていること。
ダイオード素子３６は、積分トランジスタ３１のゲートからソースに向けた方向に順方向に接続されており、ダイオード素子４７は、キャンセラトランジスタ４１のソースからゲートに向けた方向に順方向に接続されている。同様に、ダイオード素子４７の数も２つに限定されない。第２の実施形態の読み出し回路１０の他の部分の構成は、第１の実施形態と同じである。
【００５７】
バイアス回路２１のダイオード素子３６は、積分トランジスタ３１のゲート電圧が高くなりすぎることを防止するためのものである。以下に述べられるように、図１のバイアス回路１４１には、積分トランジスタ１０４のゲート電圧が過剰に上昇し得るという問題がある。高温の被写体を撮像した場合、積分オペアンプ１１６の出力は出力ダイナミックレンジの上限で飽和し、積分オペアンプ１１６のイマジナリショートが崩れる。積分オペアンプ１１６のイマジナリショートが崩れると、積分トランジスタ１０４のドレイン電圧は低下し、ドレイン−ソース間電圧が小さくなる。一方で積分トランジスタ１０４及びオペアンプ１０５は、バイアス電圧ＶＢＯＬに応じた電流を熱電変換素子１０２に流そうとするために、積分トランジスタ１０４のゲート電圧が上昇する。ゲート電圧は、最悪の場合、オペアンプ１０５の出力ダイナミックレンジの上限まで吊り上がる。積分トランジスタ１０４のゲート電圧は、積分サンプルホールド回路１３１のリセット動作によって、通常の動作電圧に戻るが、通常の動作電圧に復帰するまでに時間を要してしまう。これは、積分サンプルホールド回路１３１のリセット動作のセトリング時間を長くする要因になる。
【００５８】
一方、本実施形態の構成では、積分トランジスタ３１のゲート電圧が過剰に上昇しようとしたときにダイオード素子３６によってゲート−ソース間電圧がクリップされるため、ゲート電圧の上昇が有効に抑制される。詳細には、ダイオード素子３６は、積分トランジスタ３１のゲート電圧が上昇したときに、熱電変換素子２に流れる電流をオペアンプ３２から直接に流す経路を提供する。これにより、積分トランジスタ３１のゲート電圧（即ち、オペアンプ３２の出力電圧）をオペアンプ３２の出力ダイナミックレンジの上限に飽和させることなく、クリップすることができる。これにより、積分サンプルホールド回路２３のリセット動作のセトリング時間の悪化を有効に防ぐことができる。ダイオード素子３６に求められる特性としては、下記の２つが挙げられる：
（１）通常の積分動作が行われるときにオンしないこと、即ち、ダイオード素子３６のオン電圧ＶＤＩｏｎが、積分トランジスタ３１のゲート−ソース間電圧ＶＧＳよりも高いこと。
（２）ダイオード素子３６によってクリップされたときの積分トランジスタ３１のゲート電圧が、オペアンプ３２の出力ダイナミックレンジの上限よりも低いこと。
【００５９】
図６では、２つのダイオード素子３６が直列に接続されているが、ダイオード素子３６の数は、２つに限定されない。直列に接続されるダイオード素子３６の数は、積分トランジスタ３１のゲート電圧をクリップすべき電圧に応じて任意に調節される。
【００６０】
図１の読み出し回路１３４では、同様の問題がバイアスキャンセル回路１４２にも発生する。低温の被写体を撮像した場合、積分オペアンプ１１６の出力は出力ダイナミックレンジの下限で飽和し、積分オペアンプ１１６のイマジナリショートが崩れる。積分オペアンプ１１６のイマジナリショートが崩れると、キャンセラトランジスタ１１１のドレイン電圧は上昇し、ドレイン−ソース間電圧が小さくなる。一方でキャンセラトランジスタ１１１及びオペアンプ１１２は、バイアスキャンセル電圧ＶＣＡＮに応じた電流を熱電変換素子１０２に流そうとするために、キャンセラトランジスタ１１１のゲート電圧が下降する。ゲート電圧は、最悪の場合、オペアンプ１１２の出力ダイナミックレンジの下限まで下がる。キャンセラトランジスタ１１１のゲート電圧は、積分サンプルホールド回路１３１のリセット動作によって、通常の動作電圧に戻るが、通常の動作電圧に復帰するまでに時間を要してしまう。これは、積分サンプルホールド回路１３１のリセット動作のセトリング時間を長くする要因になる。
【００６１】
本実施形態のバイアスキャンセル回路２２の構成では、ダイオード素子４７により、上記の問題が回避されている。キャンセラトランジスタ４１のゲート電圧が過剰に下降しようとすると、ダイオード素子４７によってキャンセラトランジスタ４１のゲート−ソース間電圧がクリップされるため、ゲート電圧の下降が有効に抑制される。これにより、積分サンプルホールド回路２３のリセット動作のセトリング時間の悪化を有効に防ぐことができる。
【００６２】
図６では、２つのダイオード素子４７が直列に接続されているが、ダイオード素子４７の数は、２つに限定されない。直列に接続されるダイオード素子４７の数は、キャンセラトランジスタ４１のゲート電圧をクリップすべき電圧に応じて任意に調節される。
【００６３】
上記には、本発明の様々な実施形態が記載されているが、本発明は、上記の実施形態に限定して解釈されてはならない。たとえば、上記の実施形態では、バイアス回路２１及びバイアスキャンセル回路２２が電源側に、熱電変換素子２が接地側に設けられた構成が図示されているが、熱電変換素子２が電源側に、バイアス回路２１及びバイアスキャンセル回路２２が接地側に設けられる構成も可能である。この場合、バイアス回路２１の積分トランジスタ３１としてはＰチャネルＭＯＳＦＥＴが使用され、バイアスキャンセル回路２２のキャンセラトランジスタ４１としてはＮチャネルＭＯＳＦＥＴが使用される。電流切替回路３４の電流切替スイッチ３５とダミー抵抗Ｒｄｕｍは、積分トランジスタ３１と電源線の間に接続され、電流切替回路４５の電流切替スイッチ４６とダミー抵抗Ｒｄｕｍ２は、キャンセラトランジスタ４１のソースと接地線の間に接続される。キャンセラ水平スイッチ４３とキャンセラ抵抗Ｒｃａｎも、キャンセラトランジスタ４１のソースと接地線の間に接続される。第２の実施形態のようにダイオード素子３６、４７が設けられる場合には、ダイオード素子３６は、（ＰチャネルＭＯＳＦＥＴである）積分トランジスタ３１のソースからゲートに向けて順方向に接続され、ダイオード素子４７は、（ＮチャネルＭＯＳＦＥＴである）キャンセラトランジスタ４１のゲートからソースに向けて順方向に接続される。
【００６４】
また、積分サンプルホールド回路の構成も様々に変更可能である。例えば、各読み出し回路１０に単一の信号線５が接続される場合には、積分／ホールドキャパシタ５３Ａ、５３Ｂの一方を積分キャパシタとして使用し、他方を積分動作によって得られた電圧信号をホールドするホールドキャパシタとして使用するような機能は不要である。したがって、各読み出し回路１０に単一の信号線５が接続される場合には、積分サンプルホールド回路２３の代わりに、一般的に使用される積分回路とサンプルホールド回路が積分回路部として使用されることが可能である。
【００６５】
また、上記には本発明が赤外線画像を撮像する撮像装置に適用されている実施形態が記載されているが、本発明は、上記の実施形態に限定して解釈されてはならない。特に、本発明は、他の抵抗可変素子を流れる電流の検知に適用されることも可能であることに留意されたい。
【００６６】
例えば、本発明は、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルとして使用される磁気抵抗素子や、相変化メモリのメモリセルを流れる電流の検知に適用可能である。ＭＲＡＭには、ＧＭＲ効果（巨大磁気抵抗効果）やＴＭＲ（トンネル磁気抵抗効果）を発現する磁気抵抗素子がメモリセルとして使用される。各磁気抵抗素子の抵抗値は、それに記憶されているデータに応じて異なる。一方、相変化メモリは、メモリセルに「相変化膜」を集積化し，相変化膜の一部をアモルファス状態にするか結晶状態にするかでデータを記録する。データ読み出しには状態変化に伴う抵抗変化が利用される。磁気抵抗素子又は
相変化メモリセルに流れる電流を検知することで、それらに記憶されているデータを読み出すことができる。
【００６７】
また、本発明は、マイクロ波／ミリ波検出素子、圧力センサ、ガスセンサ、又はフローセンサを流れる電流の検知に適用可能である。熱電変換素子２の代わりにマイクロ波／ミリ波検出素子、圧力センサ、ガスセンサ、又はフローセンサを配置することにより、センサアレイを構成することができる。
【図面の簡単な説明】
【００６８】
【図１】図１は、従来の読み出し回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施形態における撮像装置の構成を示す概念図である。
【図３】図３は、本発明の第１の実施形態における読み出し回路の構成を示す回路図である。
【図４】図４は、第１の実施形態における読み出し回路の動作を示すタイミングチャートである。
【図５】図５は、バイアスキャンセル回路の他の構成を示す回路図である。
【図６】図６は、本発明の第２の実施形態における読み出し回路の構成を示す回路図である。
【符号の説明】
【００６９】
１：撮像装置
２、２Ａ、２Ｂ：熱電変換素子
３：画素スイッチ
４：走査線
５、５Ａ、５Ｂ：信号線
６：垂直シフトレジスタ
７Ａ、７Ｂ：水平スイッチ
８：マルチプレクサ
９：水平シフトレジスタ
１０：読み出し回路
１１：出力バッファ
１２：マルチプレクサスイッチ
１３：出力端子
２１：バイアス回路
２２：バイアスキャンセル回路
２３：積分サンプルホールド回路
ＮＩＮＴ：積分ノード
ＮＢＯＵＴ：接続ノード
Ｈｉ：列選択信号
Ｙｊ：行選択信号
３１：積分トランジスタ
３２：オペアンプ
３３：バイパスキャパシタ
３４：電流切替回路
３５：電流切替スイッチ
Ｒｄｕｍ：ダミー抵抗
３６：ダイオード
４１：キャンセラトランジスタ
４２：オペアンプ
４３：キャンセラ水平スイッチ
Ｒｃａｎ：キャンセラ抵抗
４４：バイパスキャパシタ
４５：電流切替回路
４６：電流切替スイッチ
Ｒｄｕｍ２：ダミー抵抗
４７：ダイオード
５１：積分オペアンプ
５２：リセットスイッチ
５３Ａ、５３Ｂ：積分／ホールドキャパシタ
５４Ａ、５４Ｂ、５５Ａ、５５Ｂ、５６Ａ、５６Ｂ：スイッチ
５７Ａ、５７Ｂ：ソースフォロア
５８：選択スイッチ
５９：電圧ノード
ＮＡ、ＮＢ：ホールドノード
１０１：画素スイッチ
１０２：熱電変換素子
１０３：水平スイッチ
１０４：積分トランジスタ
１０５：オペアンプ
１０６：スイッチ
１０７：バイパスキャパシタ
１０８：電圧端子
１０９：キャンセラ抵抗
１１０：キャンセラ水平スイッチ
１１１：キャンセラトランジスタ
１１２：オペアンプ
１１３：スイッチ
１１４：電圧端子
１１５：スイッチ
１１６：積分オペアンプ
１１８、１２０、１２１、１２３：スイッチ
１１９、１２２：積分／ホールドキャパシタ
１２５：リセットスイッチ
１２８、１２９：ソースフォロア
１３０：選択スイッチ
１３１：積分サンプルホールド回路
１３２、１３３：ソースフォロア
１３４：読み出し回路
１３５：スイッチ
１３６：出力バッファ
１３７、１３８、１３９：ソースフォロア
１４０：出力端子
１４１：バイアス回路
１４２：バイアスキャンセル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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