(57)【要約】      （修正有）【課題】静電保護回路が内部回路の通常動作を妨げない半導体装置の提供。【解決手段】静電保護回路は、入出力端子１０に接続されたドレイン、接地端子１２に接続されソース及びソース・ドレイン間上の酸化膜上に形成され入出力端子１０に接続されたメタル電極からなるＮＷ−ＮＷフィールドトランジスタ４と、フィールドトランジスタと並列に接続された静電保護素子６を備え、ＮＷ−ＮＷフィールドトランジスタ４は、入出力端子１０と接地端子１２との間に内部回路２の動作電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が内部回路２の動作電圧よりも大きくなるように設定され、静電保護素子６は、入出力端子１０と接地端子１２との間に内部回路の動作電圧よりは大きくＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入出力端子又は電源端子と接地端子との間に接続された静電保護回路を備えた半導体装置において、
前記静電保護回路は、入出力端子又は電源端子に接続されドレインとなる第１Ｎ型拡散層、接地端子に接続されソースとなる第２Ｎ型拡散層及び両拡散層間上の酸化膜上に形成され入出力端子又は電源端子に接続されたメタル電極からなり、入出力端子又は電源端子と接地端子との間に内部回路を動作させるための定常電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が前記定常電圧よりも大きくなるように設定されたフィールドトランジスタと、入出力端子又は電源端子と接地端子との間に前記フィールドトランジスタに並列に接続された静電保護素子を備え、
前記静電保護素子は入出力端子又は電源端子と接地端子との間に前記内部回路を動作させるための定常電圧よりは大きく前記フィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定されていることを特徴とする半導体装置。
【請求項２】
前記静電保護素子はカソードが入出力端子又は電源端子に接続され、アノードが接地端子に接続されたダイオードである請求項１に記載の半導体装置。
【請求項３】
第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、第３Ｎ型拡散層内には第１Ｐ型拡散層が形成されており、
第１Ｎ型拡散層が前記ダイオードのカソードを兼ねており、第１Ｐ型拡散層が前記ダイオードのアノードとなっている請求項２に記載の半導体装置。
【請求項４】
基板表面に平行な平面内において、第３Ｎ型拡散層は第２Ｎ型拡散層を囲む形状に形成され、
第１Ｎ型拡散層も第２Ｎ型拡散層を囲む形状に形成され、
第１Ｐ型拡散層は第１Ｎ型拡散層のさらに外側を囲む形状に形成されている請求項３に記載の半導体装置。
【請求項５】
第３Ｎ型拡散層内には第１Ｎ型拡散層と同濃度で第１Ｐ型拡散層のさらに外側を囲む形状に第４Ｎ型拡散層が形成されており、第４Ｎ型拡散層は入出力端子又は電源端子に接続されて前記ダイオードのカソードとなっているとともに、ガードリングを兼ねている請求項４に記載の半導体装置。
【請求項６】
前記静電保護素子はソースとゲート電極が入出力端子又は電源端子に接続され、ドレインが接地端子に接続されたＰＭＯＳトランジスタである請求項１に記載の半導体装置。
【請求項７】
第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、
第３Ｎ型拡散層内には第２Ｐ型拡散層と第３Ｐ型拡散層が形成され、第２、第３Ｐ型拡散層の一方が前記ＰＭＯＳトランジスタのソースとなり他方がドレインとなっており、
第２Ｐ型拡散層と第３Ｐ型拡散層の間の基板上にはゲート絶縁膜を介して前記ゲート電極が形成されている請求項６に記載の半導体装置。
【請求項８】
基板表面に平行な平面内において、第３Ｎ型拡散層は第２Ｎ型拡散層を囲む形状に形成され、
第１Ｎ型拡散層も第２Ｎ型拡散層を囲む形状に形成され、
第２Ｐ型拡散層は第１Ｎ型拡散層のさらに外側を囲む形状に形成され、
第３Ｐ型拡散層は第２Ｐ型拡散層のさらに外側を囲む形状に形成されている請求項７に記載の半導体装置。
【請求項９】
第３Ｎ型拡散層内には第１Ｎ型拡散層と同濃度で第３Ｐ型拡散層のさらに外側を囲む形状に第４Ｎ型拡散層が形成されており、第４Ｎ型拡散層は入出力端子又は電源端子に接続されてガードリングとなっている請求項８に記載の半導体装置。
【請求項１０】
第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、第２Ｎ型拡散層もそれよりも低濃度の第５Ｎ型拡散層内に形成されており、
前記フィールドトランジスタにおいて前記酸化膜の下に存在する第３Ｎ型拡散層のチャネル長方向の長さが前記酸化膜の下に存在する第５Ｎ型拡散層のチャネル長方向の長さよりも長くなるように設定されている請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の静電破壊を防止するための静電保護素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
内部回路２４の静電破壊を防止するための静電保護回路として低耐圧ＮＭＯＳトランジスタを静電保護回路として用いた例を図７に示す。
ＮＭＯＳトランジスタ２６のドレインが入出力端子となるパッド電極（ＰＡＤ）２８に接続され、ＮＭＯＳトランジスタ２６のソース及びゲート電極が接地端子（ＧＮＤ）３０に接続されている。
【０００３】
図８はこの静電保護回路の電圧‐電流特性を示すグラフである。
この図に示されているように、ＮＭＯＳトランジスタはドレイン側に一定電圧以上の電圧が印加されると、ドレイン−ソース間に存在するＮＰＮ寄生バイポーラトランジスタが動作することにより電流が流れだし、動作電圧が急激に低下して大電流を流すようになる。この現象を「スナップバック現象」という。半導体装置の静電保護回路はこの「スナップバック現象」を利用し、入出力端子に一定以上の大きさの電圧が印加されたときにこのスナップバック現象を発生させて静電保護回路側に大電流を流させることで、保護すべき内部回路への印加電圧や電流を低減するようになっている。それによって、入出力端子に突発的なパルス電圧又はパルス電流が印加されても、そのパルス電圧又はパルス電流が直接内部回路に印加されて内部回路が破壊されないようになっている。
なお、以下において「スナップ現象が起こる」ことを「スナップバックする」とも表現する。
【０００４】
高耐圧の素子からなる内部回路を保護するための静電保護回路として高耐圧のＮＭＯＳトランジスタを用いた場合も同様に、一定以上の電圧が印加されたときにドレイン−ソース間に存在するＮＰＮ寄生バイポーラトランジスタが動作してスナップバックする。ところが、高耐圧のＮＭＯＳトランジスタはスナップバックし始める電圧が高電圧となっているため、スナップバックし始めるまでにＮＭＯＳトランジスタのドレイン‐基板間に大きな電界が集中し、スナップバックするのと同時にＮＭＯＳトランジスタが破壊されてしまうことがあった。図９はこのＮＭＯＳトランジスタの電圧‐電流特性であるが、この特性からもわかるように、スナップバックしたＮＭＯＳトランジスタは内部回路を保護するための静電保護回路として用いることはできない。
【０００５】
そこで、静電保護回路をＮＷ−ＮＷ（Ｎウェル‐Ｎウェル）フィールドトランジスタにより構成することが提案されている（例えば、特許文献１，２を参照。）。ＮＷ−ＮＷフィールドトランジスタはその構造上、スナップバックした後も電界集中によって破壊されることがないので、高耐圧のＮＭＯＳトランジスタで起こる問題点は解決できる。
【特許文献１】特開平９−９７８４４号公報
【特許文献２】特開２００５−９４０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０にＮＷ−ＮＷフィールドトランジスタの電圧‐電流特性を示す。
この図からもわかるように、ＮＷ−ＮＷフィールドトランジスタはスナップバックした後の動作電圧の低下が大きい。ＮＷ−ＮＷフィールドトランジスタのスナップバックした後の動作電圧が内部回路の動作電圧よりも低くなっている場合、内部回路の動作中にパルス電圧又はパルス電流が印加されてＮＷ−ＮＷフィールドトランジスタがスナップバックすると、その後の印加電圧が内部回路を動作させるための定常電圧に戻っているにも関わらずＮＷ−ＮＷフィールドトランジスタが動作した状態で維持されてしまい（以下において、この状態を「誤動作」という。）、内部回路の通常動作を妨げてしまう。
【０００７】
そこで、ＮＷ−ＮＷ間の耐圧を高めてＮＷ−ＮＷフィールドトランジスタのスナップバックした後の動作電圧を高くすることで、ＮＷ−ＮＷフィールドトランジスタの誤動作を防止することも考えられるが、スナップバックした後の動作電圧を高くするとスナップバックし始める電圧も高くなってしまい、ＮＷ−ＮＷフィールドトランジスタがスナップバックし始めるまでに内部回路に高い電圧が印加されて破壊されてしまうという問題が生じる。
【０００８】
そこで本発明は、静電保護回路が内部回路の通常動作を妨げないようにするとともに、静電保護回路の静電保護機能を高めることを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、入出力端子又は電源端子と接地端子との間に接続された静電保護回路を備えた半導体装置であって、静電保護回路は、入出力端子又は電源端子に接続されドレインとなる第１Ｎ型拡散層、接地端子に接続されソースとなる第２Ｎ型拡散層及び両拡散層間上の酸化膜上に形成され入出力端子又は電源端子に接続されたメタル電極からなり、入出力端子又は電源端子と接地端子との間に内部回路を動作させるための定常電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が上記定常電圧よりも大きくなるように設定されたフィールドトランジスタと、入出力端子又は電源端子と接地端子との間にフィールドトランジスタに並列に接続された静電保護素子を備え、静電保護素子は入出力端子又は電源端子と接地端子との間に内部回路を動作させるための定常電圧よりは大きくフィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定されていることを特徴とするものである。
【００１０】
静電保護素子の第１の例は、カソードが入出力端子又は電源端子に接続され、アノードが接地端子に接続されたダイオードである。
【００１１】
静電保護素子が上記ダイオードである場合、第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、第３Ｎ型拡散層内には第１Ｐ型拡散層が形成されており、第１Ｎ型拡散層がダイオードのカソードを兼ねており、第１Ｐ型拡散層がダイオードのアノードとなっていることが好ましい。そうすれば、フィールドトランジスタとダイオードを別の領域に形成する場合よりも静電保護回路の形成領域の面積を小さくすることができ、半導体装置の拡大化を防止することができる。
【００１２】
第１の例の静電保護素子を備えた静電保護回路を実現するための具体的な例として、基板表面に平行な平面内において、第３Ｎ型拡散層は第２Ｎ型拡散層を囲む形状に形成され、第１Ｎ型拡散層も第２Ｎ型拡散層を囲む形状に形成され、第１Ｐ型拡散層は第１Ｎ型拡散層のさらに外側を囲む形状に形成されているものを挙げることができる。
【００１３】
さらに、第３Ｎ型拡散層内には第１Ｎ型拡散層と同濃度で第１Ｐ型拡散層のさらに外側を囲む形状に第４Ｎ型拡散層が形成されており、第４Ｎ型拡散層は入出力端子又は電源端子に接続されてダイオードのカソードとなっているとともに、ガードリングを兼ねているようにしてもよい。そうすれば、ダイオードに流すことのできる電流量を増やすことにより静電保護素子としての機能を高めるとともに、ガードリングの作用によって、他の領域に形成されている素子からこの静電保護回路への電気的な影響、又はこの静電保護回路から他の領域に形成されている素子への電気的な影響を小さくすることができる。
【００１４】
また、静電保護素子の第２の例として、ソースとゲート電極が入出力端子又は電源端子に接続され、ドレインが接地端子に接続されたＰＭＯＳトランジスタを挙げることができる。
【００１５】
静電保護素子が上記のＰＭＯＳトランジスタである場合、第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、第３Ｎ型拡散層内には第２Ｐ型拡散層と第３Ｐ型拡散層が形成され、第２、第３Ｐ型拡散層の一方がＰＭＯＳトランジスタのソースとなり他方がドレインとなっており、第２Ｐ型拡散層と第３Ｐ型拡散層の間の基板上にはゲート絶縁膜を介してゲート電極が形成されていることが好ましい。そうすれば、フィールドトランジスタとＰＭＯＳトランジスタを別の領域に形成する場合よりも静電保護回路の形成領域の面積を小さくすることができ、半導体装置の拡大化を防止することができる。
【００１６】
第２の例の静電保護素子を備えた静電保護回路を実現するための具体的な例として、基板表面に平行な平面内において、第３Ｎ型拡散層は第２Ｎ型拡散層を囲む形状に形成され、第１Ｎ型拡散層も第２Ｎ型拡散層を囲む形状に形成され、第２Ｐ型拡散層は第１Ｎ型拡散層のさらに外側を囲む形状に形成され、第３Ｐ型拡散層は第２Ｐ型拡散層のさらに外側を囲む形状に形成されているものを挙げることができる。
【００１７】
さらに、第３Ｎ型拡散層内には第１Ｎ型拡散層と同濃度で第３Ｐ型拡散層のさらに外側を囲む形状に第４Ｎ型拡散層が形成されており、第４Ｎ型拡散層は入出力端子又は電源端子に接続されてガードリングとなっていてもよい。そうすれば、ガードリングの作用によって、他の領域に形成されている素子からこの静電保護回路への電気的な影響、又はこの静電保護回路から他の領域に形成されている素子への電気的な影響を小さくすることができる。
【００１８】
第１Ｎ型拡散層はそれよりも低濃度の第３Ｎ型拡散層内に形成されており、第２Ｎ型拡散層もそれよりも低濃度の第５Ｎ型拡散層内に形成されており、フィールドトランジスタにおいて酸化膜の下に存在する第３Ｎ型拡散層のチャネル長方向の長さが酸化膜の下に存在する第５Ｎ型拡散層のチャネル長方向の長さよりも長くなるように設定されていてもよい。
【発明の効果】
【００１９】
本発明にかかる半導体装置の第１の特徴は、入出力端子又は電源端子と接地端子との間に内部回路を動作させるための定常電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が上記定常電圧よりも大きくなるように設定されたフィールドトランジスタと、入出力端子又は電源端子と接地端子との間に内部回路を動作させるための定常電圧よりは大きくフィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定された静電保護素子と、で静電保護回路を構成していることである。この特徴により、内部回路の動作中のパルス電圧又はパルス電流によりフィールドトランジスタが動作しても、フィールドトランジスタのスナップバックした後の動作電圧が内部回路を動作させるための定常電圧よりも大きく設定されているので、その後の内部回路を動作させるための定常電圧によってフィールドトランジスタが動作することはなく、内部回路の通常動作を維持することができる。
また、フィールドトランジスタが動作する電圧よりは低く、静電保護素子が動作する大きさの電圧が印加されたときは、その電圧による電流はフィールドトランジスタを動作させることなく静電保護素子を流れるので、フィールドトランジスタがスナップバックすることにより急激な電圧変動を防止できる。
【００２０】
本発明にかかる半導体装置の第２の特徴は、フィールドトランジスタのソースとドレインをなす両拡散層間上の酸化膜上のメタル電極が入出力端子又は電源端子に接続されている点である。これによって、ソースとドレインをなす両拡散層間上の酸化膜上にメタル電極が形成されていない場合や同メタル電極が接地端子に接続されている場合と比較して、フィールドトランジスタのスナップバックした後の動作電圧をそれほど低下させずに、フィールドトランジスタがスナップバックし始める電圧のみを低下させることができる。フィールドトランジスタがスナップバックし始める電圧が低下すれば、それだけ内部回路に印加される電圧が低減されるので、内部回路の破壊を防止することができる
フィールドトランジスタのソースとドレインをなす両拡散層間上の酸化膜上のメタル電極が入出力端子又は電源端子に接続されていることによってフィールドトランジスタの動作電圧が低下するのは、両拡散層間上の酸化膜上のメタル電極に静電気のようなパルス電圧が印加された場合、メタル電極下の酸化膜が瞬間的に容量として働き、その容量を充電するための電流が流れ、ソースとドレインをなす両拡散層間上の酸化膜下に瞬間的に電子が引き寄せられてチャネルが形成されることにより両拡散層間に電流が流れるからである。
【発明を実施するための最良の形態】
【００２１】
[実施例１]
図１は半導体装置の一実施例を概略的に示す回路図である。
内部回路２は入出力端子（ＰＡＤ）１０と接地端子（ＧＮＤ）１２間に接続されている。内部回路の静電破壊を防止するための静電保護回路としてＮＷ−ＮＷフィールドトランジスタ４と静電保護素子としてのダイオード６が設けられている。
【００２２】
ＮＷ−ＮＷフィールドトランジスタ４はドレインが入出力端子１０に接続され、ソースが接地端子１２に接続されている。ＮＷ−ＮＷフィールドトランジスタ４のソースとドレインの間の酸化膜上にメタルゲートが形成されており、そのメタルゲートも入出力端子１０に接続されている。ＮＷ−ＮＷフィールドトランジスタ４は内部回路２の動作電圧よりも大きい電圧で動作し、かつスナップバックした後の動作電圧が内部回路２の動作電圧よりも大きくなるように設定されている。ＮＷ−ＮＷフィールドトランジスタ４のスナップバックした後の動作電圧が内部回路２の動作電圧よりも大きくなるように設定されていることにより、内部回路２を定常電圧で動作させているときにパルス電圧やパルス電流が印加されてＮＷ−ＮＷフィールドトランジスタ４が動作しても、その後、定常電圧に戻ればＮＷ−ＮＷフィールドトランジスタ４は動作しなくなるため、内部回路２の通常動作を維持できる。
【００２３】
ダイオード６はＮＷ−ＮＷフィールドトランジスタ４と並列に接続されており、カソードが入出力端子１０に接続され、アノードが接地端子１２に接続されている。ダイオード６は内部回路２の動作電圧よりも大きくＮＷ−ＮＷフィールドトランジスタ４の動作電圧よりも小さい電圧でアバランシェ降伏が起きるように設定されている。
【００２４】
ＮＷ−ＮＷフィールドトランジスタ４のソースとドレインの間の酸化膜上のメタルゲートが入出力端子１０に電気的に接続されていることにより、ソースとドレインの間の酸化膜上にメタルゲートが形成されていない場合やそのメタルゲートが接地端子１２に接続されている場合に比べて、ＮＷ−ＮＷフィールドトランジスタ４がスナップバックし始める電圧が低減されている。
【００２５】
ＮＷ−ＮＷフィールドトランジスタのソースとドレインの間の酸化膜上のメタルゲートを入出力端子に接続した場合と接地端子に接続した場合におけるＮＷ−ＮＷフィールドトランジスタの電圧‐電流特性を図６に示す。図６の（Ａ）はＮＷ−ＮＷフィールドトランジスタのソースとドレインの間の酸化膜上のメタルゲートを接地端子に接続したときの電圧‐電流特性を示し、（Ｂ）は同メタルゲートを入出力端子に接続したときの電圧‐電流特性を示している。両特性を比較すると、ＮＷ−ＮＷフィールドトランジスタのソースとドレインの間の酸化膜上のメタルゲートを接地端子に接続した場合に比べて同メタルゲートを入出力端子に接続した場合のほうがＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧が低減されている。一方、スナップバックした後の動作電圧はほとんど同じである。すなわち、ソースとドレインの間の酸化膜上のメタルゲートを入出力端子に接続することにより、同メタルゲートを接地端子に接続した場合に比べてＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧のみを低減でき、その分だけ内部回路に高電圧が印加されにくくなるので、より安全に内部回路を保護することができる。
【００２６】
図２はこの実施例の半導体装置における静電保護回路の構造の一例を示す図であり、（Ａ）はその構造を示す断面図、（Ｂ）はその構造を実現するレイアウトの一例を示す平面図である。この図において（Ａ）は（Ｂ）のＸ−Ｘ位置における断面図となっている。
【００２７】
図２（Ａ）を用いてこの実施例の静電保護回路の構造を説明する。
導電型がＰ型の基板（Ｐｓｕｂ）の表面側にＮＷ−ＮＷフィールドトランジスタのドレインとなる第１Ｎ型拡散層１Ｎがそれよりも低濃度の第３Ｎ型拡散層３Ｎ内に形成されている。第３Ｎ型拡散層３Ｎとは異なる領域に第３Ｎ型拡散層と同濃度の第５Ｎ型拡散層５Ｎが形成されており、第５Ｎ型拡散層５Ｎ内に同ＮＷ−ＮＷフィールドトランジスタのソースとなる、第１Ｎ型拡散層１Ｎと同濃度の第２Ｎ型拡散層２Ｎが形成されている。第１Ｎ型拡散層１Ｎと第２Ｎ型拡散層とで構成されるＮＷ−ＮＷフィールドトランジスタは図１のＮＷ−ＮＷフィールドトランジスタ４を実現している。
【００２８】
第３Ｎ型拡散層３Ｎ内の第１Ｎ型拡散層１Ｎとは異なる領域にダイオードのアノードとなる第１Ｐ型拡散層１Ｐが形成されている。第１Ｐ型拡散層１Ｐ内には第１Ｐ型拡散層１Ｐよりも高濃度のＰ＋拡散層１Ｐ’が形成されている。第１Ｎ型拡散層１Ｎは同ダイオードのカソードも兼ねており、第１Ｎ型拡散層１Ｎと第１Ｐ型拡散層１Ｐとで図１のダイオード６を実現している。
【００２９】
第３Ｎ型拡散層３Ｎ内の第１Ｐ型拡散層１Ｐを挟んで第１Ｎ型拡散層１Ｎとは反対側の位置に第１、第２Ｎ型拡散層１Ｎ，２Ｎと同濃度の第４Ｎ型拡散層４Ｎが形成されている。第４Ｎ型拡散層４Ｎも第１Ｐ型拡散層１Ｐをアノードとするダイオードのカソードとなっていると同時にこの静電保護回路のガードリングとしての役割を兼ねている。
【００３０】
拡散層１Ｎ，２Ｎ，４Ｎ，１Ｐ’は例えばＬＯＣＯＳ（Local Oxidation Of Silicon）法により形成された酸化膜１４により電気的に分離されている。
【００３１】
第１、第２、第４Ｎ型拡散層１Ｎ，２Ｎ，４Ｎ、Ｐ＋拡散層１Ｐ’の上の層間絶縁膜１６上にメタル配線２０が形成されている。第１、第２、第４Ｎ型拡散層１Ｎ，２Ｎ，４Ｎ、Ｐ＋拡散層１Ｐ’は層間絶縁膜１６に形成されたスルーホール１８を介してそれぞれの上に形成されているメタル配線２０と電気的に接続されている。第３Ｎ型拡散層３Ｎと第５Ｎ型拡散層５Ｎの間の領域の層間絶縁膜１８上にはメタルゲート２１が形成されている。
【００３２】
第１Ｎ型拡散層１Ｎ、第４Ｎ型拡散層４Ｎ及びメタルゲート２１は入出力端子に接続されている。第２Ｎ型拡散層２ＮとＰ＋拡散層１Ｐ’は接地端子に接続されている。
【００３３】
各拡散層はドーズ量１.０×１０12〜５.０×１０12Ａ／ｃｍ2、ドライブ時間３〜２０時間、ドライブ温度１０００〜１３００℃の間でＮＷ−ＮＷフィールドトランジスタの設定耐圧に応じて条件を設定して形成する。
より具体的には、第３Ｎ型拡散層３Ｎ及び第５Ｎ型拡散層５Ｎは砒素やリンを注入種としてドーズ量１.０×１０12〜５.０×１０12Ａ／ｃｍ2の条件で注入し、ドライブ時間３〜２０時間、ドライブ温度１０００〜１３００℃の条件で拡散させることにより形成されている。第１Ｎ型拡散層１Ｎ、第２Ｎ型拡散層２Ｎ及び第４Ｎ型拡散層４Ｎは砒素やリンを注入種としてドーズ量１.０×１０15〜８.０×１０15Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜２時間、ドライブ温度６００〜１０００℃の条件で拡散させることにより形成されている。第１Ｐ型拡散層はボロンやＢＦ2を注入種としてドーズ量１.０×１０13〜８.０×１０13Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜５時間、ドライブ温度８００〜１２００℃の条件で拡散させることにより形成されている。Ｐ＋拡散層１Ｐ’はボロンやＢＦ2を注入種としてドーズ量１.０×１０15〜８.０×１０15Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜２時間、ドライブ温度６００〜１０００℃の条件で拡散させることにより形成されている。
【００３４】
このような構造をもつ静電保護回路は、図２（Ｂ）に示されているように、第２Ｎ型拡散層２Ｎを中心に各拡散層がそれを取り囲むようにして形成することができる。この図に示されているレイアウトでは、第３Ｎ型拡散層３Ｎは第２Ｎ型拡散層２Ｎ及び第５Ｎ型拡散層５Ｎの外側を取り囲むように形成されている。第１Ｎ型拡散層１Ｎも第５Ｎ型拡散層５Ｎの外側を取り囲むように形成されており、第１Ｐ型拡散層１Ｐは第１Ｎ型拡散層１Ｎのさらに外側を取り囲むように形成され、第４Ｎ型拡散層４Ｎは第１Ｐ型拡散層１Ｐのさらに外側を取り囲むように形成されている。
【００３５】
この実施例の静電保護回路の電流‐電圧特性を図３に示す。
この電圧‐電流特性からわかるように、この実施例の静電保護回路は、１００Ｖ程度の電圧でＮＷ−ＮＷフィールドトランジスタ４がスナップバックし始め、その後は動作電圧が急激に低下して３０Ｖ以下の電圧でも動作して大電流を流すが、ＮＷ−ＮＷフィールドトランジスタ４がスナップバックする前は、ＮＷ−ＮＷフィールドトランジスタ４に並列に接続されているダイオード６がＮＷ−ＮＷフィールドトランジスタ４よりも先に動作してある程度の電流を流すようになっている。
【００３６】
静電保護回路をＮＷ−ＮＷフィールドトランジスタのみで構成した場合、図１０に示されているように、ＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧以上の電圧が印加されないと静電保護回路が全く電流を流さないので、ＮＷ−ＮＷフィールドトランジスタが動作するまでの間の電圧が印加されることによって内部回路に高電圧がかかり、内部回路の破壊が生じる。それに対し、図３に示した特性をもつこの実施例の静電保護回路は、ＮＷ−ＮＷフィールドトランジスタ４が動作する前にダイオード６が動作して電流を流すことにより、内部回路に印加される電圧や電流を低減することができる。
【００３７】
[実施例２]
次に、静電保護回路の静電保護素子としてＰＭＯＳトランジスタを用いた実施例を説明する。図４は半導体装置の他の実施例を概略的に示す回路図である。
この実施例の半導体装置における静電保護回路は、実施例１（図１を参照。）のダイオード６に代えてＰＭＯＳトランジスタ７が設けられたものである。ＰＭＯＳトランジスタのソースとゲート電極は入出力端子１０に接続され、ドレインは接地端子１２に接続されており、ＮＷ−ＮＷフィールドトランジスタ４に並列に接続されている。ＰＭＯＳトランジスタ７は、内部回路２の動作電圧よりも高くＮＷ−ＮＷフィールドトランジスタ４がスナップバックし始める電圧よりも低い電圧が入出力端子に印加されたときに、その構造上存在している寄生のＰＮＰバイポーラトランジスタが動作するように設定されている。
この実施例の静電保護回路を実現する構造の一例を図５に示す。
【００３８】
図５は図４に示した半導体装置における静電保護回路の構造の一例を説明するための図であり、（Ａ）はその断面図、（Ｂ）はそのレイアウトの一例を示す平面図であり、（Ａ）は（Ｂ）のＹ−Ｙ位置における断面図となっている。
導電型がＰ型の基板（Ｐｓｕｂ）の表面側に、ＮＷ−ＮＷフィールドトランジスタのドレインとなる第１Ｎ型拡散層１Ｎがそれよりも低濃度の第３Ｎ型拡散層３Ｎ内に形成されている。第３Ｎ型拡散層３Ｎとは異なる領域に第３Ｎ型拡散層と同濃度の第５Ｎ型拡散層５Ｎが形成され、第５Ｎ型拡散層５Ｎ内に同ＮＷ−ＮＷフィールドトランジスタのソースとなる第１Ｎ型拡散層１Ｎと同濃度の第２Ｎ型拡散層２Ｎが形成されている。第１Ｎ型拡散層１Ｎと第３Ｎ型拡散層とで構成されるＮＷ−ＮＷフィールドトランジスタは図４のＮＷ−ＮＷフィールドトランジスタ４を実現している。
【００３９】
第３Ｎ型拡散層３Ｎ内の第１Ｎ型拡散層１Ｎとは異なる領域にＰＭＯＳトランジスタのソースとなる第２Ｐ型拡散層２Ｐと同ＰＭＯＳトランジスタのドレインとなる第３Ｐ型拡散層３Ｐが互いに離間して形成されている。第２Ｐ型拡散層２Ｐと第３Ｐ型拡散層３Ｐとで構成されるＰＭＯＳトランジスタは図４におけるＰＭＯＳトランジスタ７を実現している。
【００４０】
第３Ｎ型拡散層３Ｎ内の第２Ｐ型拡散層２Ｐ及び第３Ｐ型拡散層を挟んで第１Ｎ型拡散層１Ｎとは反対側の位置に、この静電保護素子のガードリングをなす第１、第２Ｎ型拡散層１Ｎ，２Ｎと同濃度の第４Ｎ型拡散層４Ｎが形成されている。第２Ｐ型拡散層２Ｐ内には第２Ｐ型拡散層２Ｐよりも高濃度のＰ＋拡散層２Ｐ’が形成されており、第３Ｐ型拡散層３Ｐ内には第３Ｐ型拡散層３Ｐよりも高濃度のＰ＋拡散層３Ｐ’が形成されている。拡散層１Ｎ，２Ｎ，４Ｎ，２Ｐ’,３Ｐ’は例えばＬＯＣＯＳ法により形成された酸化膜１４により電気的に分離されている。
【００４１】
第１、第２、第４Ｎ型拡散層１Ｎ，２Ｎ，４Ｎ、Ｐ＋拡散層２Ｐ’,３Ｐ’の上の層間絶縁膜１６上にメタル配線２０が形成されている。第１、第２、第４Ｎ型拡散層１Ｎ，２Ｎ，４Ｎ、Ｐ＋拡散層１Ｐ’,２Ｐ’は層間絶縁膜１６に形成されたスルーホール１８を介してそれぞれの上に形成されているメタル配線２０と電気的に接続されている。第３Ｎ型拡散層３Ｎと第５Ｎ型拡散層５Ｎの間の領域の層間絶縁膜１８上にはメタルゲート２１が形成されている。また、第２Ｐ型拡散層２Ｐと第３Ｐ型拡散層３Ｐの間の領域上に例えばポリシリコンからなるゲート電極２２がゲート酸化膜を介して形成されている。
【００４２】
第１Ｎ型拡散層１Ｎ、第４Ｎ型拡散層４Ｎ、Ｐ＋拡散層２Ｐ’、メタルゲート２１及びゲート電極２２は入出力端子に接続されている。第２Ｎ型拡散層２ＮとＰ＋拡散層３Ｐ’は接地端子に接続されている。
【００４３】
第３Ｎ型拡散層３Ｎ及び第５Ｎ型拡散層５Ｎは砒素やリンを注入種としてドーズ量１.０×１０12〜５.０×１０12Ａ／ｃｍ2の条件で注入し、ドライブ時間３〜２０時間、ドライブ温度１０００〜１３００℃の条件で拡散させることにより形成されている。第１Ｎ型拡散層１Ｎ、第２Ｎ型拡散層２Ｎ及び第４Ｎ型拡散層４Ｎは砒素やリンを注入種としてドーズ量１.０×１０15〜8.０×１０15Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜２時間、ドライブ温度６００〜１０００の条件で拡散させることにより形成されている。第１Ｐ型拡散層１Ｐ及び第２Ｐ型拡散層２ＰはボロンやＢＦ2を注入種としてドーズ量１.０×１０13〜８.０×１０13Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜５時間、ドライブ温度８００〜１２００℃の条件で拡散させることにより形成されている。Ｐ＋拡散層１Ｐ’,２Ｐ’はボロンやＢＦ2を注入種としてドーズ量１.０×１０15〜８.０×１０15Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜２時間、ドライブ温度６００〜１０００℃の条件で拡散させることにより形成されている。
このＰＭＯＳトランジスタのチャネル領域は、砒素やリンを注入種としてドーズ量１.０×１０11〜８．０×１０11Ａ／ｃｍ2の条件で注入し、ドライブ時間０．５〜２時間、ドライブ温度６００〜１０００の条件で拡散させることにより形成されている。
【００４４】
この実施例に示す静電保護回路もまた、図５（Ｂ）に示されているように、第２Ｎ型拡散層２Ｎを中心に各拡散層がそれを取り囲むようにして形成することができる。この図に示されているレイアウトでは、第３Ｎ型拡散層３Ｎは第２Ｎ型拡散層２Ｎ及び第５Ｎ型拡散層５Ｎの外側を取り囲むように形成されている。第１Ｎ型拡散層１Ｎも第５Ｎ型拡散層５Ｎの外側を取り囲むように形成されており、第２Ｐ型拡散層２Ｐは第１Ｎ型拡散層１Ｎのさらに外側を取り囲むように形成され、第３Ｐ型拡散層３Ｐは第２Ｐ型拡散層２Ｐのさらに外側を取り囲むように形成され、第４Ｎ型拡散層４Ｎは第１Ｐ型拡散層１Ｐのさらに外側を取り囲むように形成されている。
【００４５】
この実施例の静電保護回路においても、ＰＭＯＳトランジスタ７が内部回路２の動作電圧よりも高くＮＷ−ＮＷフィールドトランジスタ４がスナップバックし始める電圧よりも低い電圧が入出力端子に印加されたときに、その構造上存在している寄生のＰＮＰバイポーラトランジスタが動作するように設定されているので、ＮＷ−ＮＷフィールドトランジスタ４がスナップバックし始める電圧よりも低い電圧が印加された時点でＰＭＯＳトランジスタ７が動作して電流を流し、内部回路２に高電圧が印加されるのを防止するようになっている。また、動作中のＰＭＯＳトランジスタは動作中のダイオードよりも単位面積当たりの流す電流量を大きくすることができるので、内部回路２の動作中においてＮＷ−ＮＷフィールドトランジスタ４を誤作動させずにより大きなパルス電流を流すことができ、内部回路２の通常動作を維持できる。
【００４６】
なお、この実施例では図５（Ｂ）のＰ＋拡散層２Ｐ’がメタル電極２０を介して入出力端子に接続され、Ｐ＋拡散層３Ｐ’がメタル電極２０を介して接地端子に接続されているが、逆に、Ｐ＋拡散層３Ｐ’が入出力端子に接続されＰ＋拡散層２Ｐ’が接地端子に接続されていてもよい。
なお、本明細書中に示した数値はほんの一例にすぎず、設計した内部回路及び静電保護回路の耐圧に応じて変更が可能である。
【００４７】
上記の実施例では、静電保護回路が入出力端子と接地端子の間に接続されている場合について説明したが、電源端子と接地端子の間にも接続して電源端子を介して印加される静電気から内部回路を保護することができる。
【図面の簡単な説明】
【００４８】
【図１】半導体装置の一実施例を概略的に示す回路図である。
【図２】同実施例の静電保護回路の構造を具体的に示す図であり、（Ａ）は断面図、（Ｂ）はそのレイアウトの一例を示す平面図であり、（Ａ）は（Ｂ）のＸ−Ｘ位置における断面図である。
【図３】同実施例の静電保護回路の電圧‐電流特性を示すグラフである。
【図４】半導体装置の他の実施例を概略的に示す回路図である。
【図５】同実施例の静電保護回路の構造を具体的に示す図であり、（Ａ）は断面図、（Ｂ）はそのレイアウトの一例を示す平面図であり、（Ａ）は（Ｂ）のＸ−Ｘ位置における断面図である。
【図６】ＮＷ−ＮＷフィールドトランジスタの電流−電圧特性を示すグラフであり、（Ａ）はソース‐ドレイン間の領域上のメタルゲートを接地端子に接続した場合、（Ｂ）は同メタルゲートを入出力端子に接続した場合である。
【図７】従来の半導体装置の構造の一例を概略的に示す回路図である。
【図８】ゲート電極が接地端子に接続されたＮＭＯＳトランジスタの電圧‐電流特性を示すグラフである。
【図９】破壊された後の高耐圧ＮＭＯＳトランジスタの電圧‐電流特性を示すグラフである。
【図１０】ＮＷ‐ＮＷフィールドトランジスタの電流‐電圧特性を示すグラフである。
【符号の説明】
【００４９】
２  内部回路
４  ＮＷ−ＮＷフィールドトランジスタ
６  ダイオード
７  ＰＭＯＳトランジスタ
１０  パッド電極
１２  接地端子
１４  ＬＯＣＯＳ酸化膜
１６  層間絶縁膜
２０  メタル配線
２１  メタルゲート
２２  ポリシリコンゲート
１Ｎ，２Ｎ，３Ｎ，４Ｎ，５Ｎ  Ｎ型拡散層
１Ｐ，１Ｐ’，２Ｐ，２Ｐ’，３Ｐ，３Ｐ’  Ｐ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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