(57)【要約】【課題】本発明は、同時実行機能を有するフラッシュメモリにおいて、同時実行機能の実行時に発生する書込み／消去動作によるノイズの、読出し動作への影響を低減でき、信頼性を向上できるようにする。【解決手段】たとえば、同時実行機能の実行単位であるバンク１１ａ，１１ｂ，…，１１ｎの一方には、それぞれ、データ書込み／消去用の昇圧電源デコーダ１２ａ，１２ｂ，…，１２ｎが対応して設けられている。これに対し、データ読出しのためのセンスアンプ１３ａ，１３ｂ，…，１３ｎは、同時実行機能の実行時に、あるバンクでのデータ書込み／消去動作によるノイズが、他のバンクでのデータ読出し動作に影響しないように、バンク１１ａ，１１ｂ，…，１１ｎの他方にそれぞれ対応して設けられている。【選択図】      図１
2009151897.tif 000002
【特許請求の範囲】
【請求項１】
データの読出し動作と書込み／消去動作とを並行して実行する同時実行機能を有する半導体記憶装置であって、
前記同時実行機能の実行単位である複数のバンクと、
前記複数のバンクにそれぞれ対応して設けられた、書込み／消去動作用の複数の昇圧電源デコーダと、
前記複数のバンクにそれぞれ対応して設けられた、読出し動作のための複数のセンスアンプと
を具備し、
前記複数のセンスアンプは、前記同時実行機能の実行時に、あるバンクでの書込み／消去動作によるノイズの影響を受けないように、それぞれ、前記複数の昇圧電源デコーダから離間して設けられることを特徴とする半導体記憶装置。
【請求項２】
前記複数の昇圧電源デコーダは、前記複数のバンクの一端にそれぞれ対応して配置され、前記複数のセンスアンプは、前記複数のバンクの他端にそれぞれ対応して配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の昇圧電源デコーダは、前記複数のバンクの一端にそれぞれ対応して配置され、前記複数のセンスアンプは、前記複数のバンクの中央部にそれぞれ対応して配置され、
前記複数の昇圧電源デコーダには、それぞれリセット回路を介して、一方または他方に位置するバンクの各ビット線が接続され、
前記複数のセンスアンプには、それぞれゲート回路を介して、一方および他方に位置するバンクの各ビット線が接続され、
データの読出し動作時、動作対象となるバンクのメモリセルに対応する、非選択とされたバンクのビット線がリファレンス用のデータ線として機能し、
データの書込み／消去動作時、動作対象となる、一方および他方に位置するバンクの各ビット線に、それぞれ前記ゲート回路を介して、書込み／消去のための電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
ビット線テスト動作時、動作対象となる、一方および他方に位置するバンクの各ビット線に、それぞれ前記リセット回路を介して、１本置きにテストのための電圧が印加されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数のセンスアンプは、それぞれ、一方および他方の入力端にビット線が接続される複数のセンスアンプ回路を有し、
前記ビット線と前記複数のセンスアンプ回路との結線を切り替えるためのスイッチ回路をさらに備え、
前記スイッチ回路によって、前記ビット線と前記複数のセンスアンプ回路との結線を切り替えるより、２値データまたは多値データを確定できるようにしたことを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、同時実行機能を有するフラッシュメモリに関するものである。
【背景技術】
【０００２】
データの電気的書き換え（書き込みおよび消去）が可能な不揮発性の半導体記憶装置として、フラッシュメモリ（たとえば、ＥＥＰＲＯＭ）が知られている。近年、このフラッシュメモリにおいては、同時実行機能を有するものが提案されている（たとえば、特許文献１参照）。
【０００３】
しかしながら、同時実行機能を有するフラッシュメモリは、同時実行機能の実行時に発生する書込み／消去動作にともなうノイズが、データ読出し動作に影響を及ぼすという問題があった。
【０００４】
なお、本発明に関連する技術として、以下のような提案がある（たとえば、特許文献２および特許文献３参照）。
【０００５】
特許文献２に記載された発明は、センスアンプのような増幅回路と出力トランジスタのような出力回路とを、半導体チップ内でできるだけ遠い位置に配置するようにしたものである。
【０００６】
特許文献３に記載された発明は、１対のデータバス線に、記憶セルからの経路上の寄生容量と同等の負荷を備え、リファレンス側にリファレンス電流を流すロード部を接続するようにしたものである。
【特許文献１】特開２００７−２２６９５７号公報
【特許文献２】特開平４−７５３７３号公報
【特許文献３】特開２００３−７７２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、同時実行機能の実行時に発生する書込み／消去動作によるノイズの、読出し動作への影響を低減でき、信頼性を向上することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、データの読出し動作と書込み／消去動作とを並行して実行する同時実行機能を有する半導体記憶装置であって、前記同時実行機能の実行単位である複数のバンクと、前記複数のバンクにそれぞれ対応して設けられた、書込み／消去動作用の複数の昇圧電源デコーダと、前記複数のバンクにそれぞれ対応して設けられた、読出し動作のための複数のセンスアンプとを具備し、前記複数のセンスアンプは、前記同時実行機能の実行時に、あるバンクでの書込み／消去動作によるノイズの影響を受けないように、それぞれ、前記複数の昇圧電源デコーダから離間して設けられることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、同時実行機能の実行時に発生する書込み／消去動作によるノイズの、読出し動作への影響を低減でき、信頼性を向上することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、同時実行機能を有する半導体記憶装置の構成例（機能ブロック）を示すものである。なお、本実施形態では、ＥＥＰＲＯＭのようなフラッシュメモリを例に、その要部について説明する。
【００１２】
図１に示すように、メモリチップ上には、複数のバンク（ＢＡＮＫ１〜ｎ）１１ａ，１１ｂ，…，１１ｎが設けられている。バンク１１ａ，１１ｂ，…，１１ｎは、同時実行機能の実行単位であり、それぞれ、メモリセルアレイおよび行列デコーダ（いずれも図示していない）を有している。
【００１３】
ここで、同時実行機能とは、データの読出し動作と書込み／消去動作とをバンク単位で同時に並行して実行する機能である。
【００１４】
図１において、バンク１１ａ，１１ｂ，…，１１ｎの一方には、それぞれ、データ書込み／消去用の昇圧電源デコーダ（ＶＯＬＤＥＣ）１２ａ，１２ｂ，…，１２ｎが対応して設けられている。また、バンク１１ａ，１１ｂ，…，１１ｎの他方には、それぞれ、データ読出しのためのセンスアンプ１３ａ，１３ｂ，…，１３ｎが対応して設けられている。
【００１５】
アドレスバッファ１４には、読出し用アドレスバス１５および書込み／消去用アドレスバス１６が接続されている。アドレスバッファ１４には、メモリチップの外部よりアドレスデータが供給される。読出し用アドレスバス１５および書込み／消去用アドレスバス１６には制御回路１７が接続されるとともに、アドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎが接続されている。アドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎは、それぞれ、バンク１１ａ，１１ｂ，…，１１ｎに対応して設けられている。アドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎには、上記制御回路１７が接続されている。
【００１６】
センスアンプ１３ａ，１３ｂ，…，１３ｎには、それぞれ、データバス選択制御部１９ａを介して、読出し用データバス２０が接続されている。また、センスアンプ１３ａ，１３ｂ，…，１３ｎには、それぞれ、データバス選択制御部１９ｂを介して、書込み／消去（ベリファイ）用データバス２１が接続されている。読出し用データバス２０および書込み／消去用データバス２１には、選択回路２２が接続されている。選択回路２２には、制御回路１７、アドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎ、データバス選択制御部１９ａ，１９ｂ、および、入出力バッファ２３が接続されている。
【００１７】
次に、上記した構成のフラッシュメモリにおける、同時実行機能について説明する。たとえば、外部からアドレスデータが入力されると、そのアドレスデータは、アドレスバッファ１４から、読出し用アドレスバス１５および書込み／消去用アドレスバス１６を介して、制御回路１７およびアドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎに送られる。
【００１８】
すなわち、データ書込み／消去動作用のアドレスデータは、アドレスバッファ１４から書込み／消去用アドレスバス１６を介して、制御回路１７およびアドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎに送られる。これにより、データ書込み／消去動作の対象となるバンクのメモリセルアレイへのアクセスが行われる。
【００１９】
また、たとえばデータ書込み／消去動作時に、外部から読出し動作用のアドレスデータが入力されると、そのデータ読出し動作用のアドレスデータは、アドレスバッファ１４から読出し用アドレスバス１５を介して、制御回路１７およびアドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎに送られる。これにより、データ読出し動作の対象となる、データ書込み／消去動作の対象となっているバンク以外の、バンクのメモリセルアレイへのアクセスが行われる。
【００２０】
つまり、アドレスバス選択制御部１８ａ，１８ｂ，…，１８ｎによって、読出し用アドレスバス１５および書込み／消去用アドレスバス１６のいずれかが選択されて、最終的に、データ書込み／消去動作の対象となるバンクとデータ読出し動作の対象となるバンクとがそれぞれ決定される。
【００２１】
一方、バンク１１ａ，１１ｂ，…，１１ｎのうち、データ書込み／消去動作の対象となっているバンクは、データバス選択制御部１９ｂにより、書込み／消去用データバス２１と接続される。また、データ読出し動作の対象となっているバンクは、データバス選択制御部１９ａにより、読出し用データバス２０と接続される。すなわち、動作対象となっているバンクに対応するデータバス選択制御部１９ａ，１９ｂにより、書込み／消去用データバス２１または読出し用データバス２０のいずれかが選択される。
【００２２】
このように、たとえばバンク（１）１１ａに対してデータ書込み／消去動作を行っている際に、外部からバンク（１）１１ａ以外のアドレスデータの入力を行った場合には、読出し用アドレスバス１５および読出し用データバス２０を使用することにより、バンク（２）１１ｂ〜バンク（ｎ）１１ｎのいずれかのバンク内のメモリセルデータの読出しを行うことが可能である。
【００２３】
上記した、同時実行機能を有するフラッシュメモリにおいては、バンク１１ａ，１１ｂ，…，１１ｎの一方の端部（データ線の一端側）に、データ書込み／消去動作時に使用する昇圧電源デコーダ１２ａ，１２ｂ，…，１２ｎをそれぞれ配置し、対向する他方の端部（データ線の他端側）に、データ読出し動作時に使用するセンスアンプ１３ａ，１３ｂ，…，１３ｎをそれぞれ配置するようにしている。この結果、同時実行機能を実行している際に発生する、データ書込み／消去動作にともなうノイズの、データ読出し動作に対する影響を低減できるようになる。
【００２４】
すなわち、同時実行機能の実行単位であるバンクごとに共有する、昇圧電源デコーダとセンスアンプとを、それぞれ、バンクを挟んで対極的な位置に配置するようにしている。これにより、センスアンプをノイズ源である昇圧電源デコーダから離して配置できるようになるため、同時実行機能の実行時において、あるバンクでデータ書込み／消去動作が行われた際にも、そのデータ書込み／消去動作により発生するノイズが、他のバンクで行われるデータ読出し動作に影響しないようにすることが可能となる。したがって、同時実行機能の実行時におけるデータ読出し動作の信頼性を改善することが可能となり、延いては、フラッシュメモリの信頼性を向上できるようになるものである。
【００２５】
［第２の実施形態］
図２は、本発明の第２の実施形態にしたがった、同時実行機能を有する半導体記憶装置の構成例を示すものである。ここでは、ＥＥＰＲＯＭのようなフラッシュメモリの、バンク部分のみを例示している。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００２６】
本実施形態の場合、同時実行機能の実行単位であるバンクの、それぞれの中央部（Ｌｏｗｅｒ側バンクとＵｐｐｅｒ側バンクとの境界）にセンスアンプを配置してなる構成となっている。すなわち、Ｌｏｗｅｒ側バンク（１ｌ）１１ａ-lとＵｐｐｅｒ側バンク（１ｕ）１１ａ-uとの間にセンスアンプ１３ａが配置され、Ｌｏｗｅｒ側バンク（２ｌ）１１ｂ-lとＵｐｐｅｒ側バンク（２ｕ）１１ｂ-uとの間にセンスアンプ１３ｂが配置され、…、Ｌｏｗｅｒ側バンク（ｎｌ）１１ｎ-lとＵｐｐｅｒ側バンク（ｎｕ）１１ｎ-uとの間にセンスアンプ１３ｎが配置されている。この形態の場合も、センスアンプ１３ａ，１３ｂ，…，１３ｎを昇圧電源デコーダ１２ａ，１２ｂ，…，１２ｎから離して配置できるため、同時実行機能の実行時において、あるバンクでデータ書込み／消去動作が行われた際にも、そのデータ書込み／消去動作により発生するノイズが、異なるセンスアンプに対応する、他のバンクで行われるデータ読出し動作に影響しないようにすることが可能となる。
【００２７】
また、本構成においては、あるセンスアンプに対応する、一方のバンク（たとえば、Ｌｏｗｅｒ側バンク（１ｌ）１１ａ-l）のメモリセルデータを読み出す場合に、非選択となる他方のバンク（たとえば、Ｕｐｐｅｒ側バンク（１ｕ）１１ａ-u）のデータ線（ビット線）を、リファレンスセルにつながるダミーのデータ線として機能させる。こうすることにより、データ読出し動作時の本体（選択）メモリセルとリファレンスセルとのデータ線における容量等価性が確保されて、高速リードが可能となる。
【００２８】
図３は、上記の構成における、センスアンプ−ビット線の結線例を示すものである。なお、結線は各センスアンプとも同じため、ここでは、１つのセンスアンプにより代表して説明する。また、ビット線の本数を４（ＢＬ０〜ＢＬ３）とした場合の例である。
【００２９】
すなわち、センスアンプ１３には、２つのセンスアンプ回路（ＳＡ）１３-1，１３-2が設けられている。センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞にはビット線ＢＬ０が、他方の入力端ＲＥＦ＜０＞にはビット線ＢＬ１が、それぞれ接続されている。また、センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞にはビット線ＢＬ２が、他方の入力端ＲＥＦ＜１＞にはビット線ＢＬ３が、それぞれ接続されている。
【００３０】
センスアンプ回路１３-1，１３-2の出力端ＤＬ＜０＞，ＤＬ＜１＞は、それぞれ、上記データバス選択制御部１９ａに接続されている。
【００３１】
ビット線ＢＬ０〜ＢＬ３の一端は、Ｌｏｗｅｒ側バンク（ブロック）１１-lを介して、昇圧電源デコーダ１２に接続されている。ビット線ＢＬ０〜ＢＬ３の他端は、Ｕｐｐｅｒ側バンク（ブロック）１１-uに接続されている。
【００３２】
Ｌｏｗｅｒ側バンク１１-lは、Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜０＞，ＭＢＬｌ＜１＞，ＭＢＬｌ＜２＞，ＭＢＬｌ＜３＞を有している。Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜０＞の一端は、ゲートトランジスタ１１ｌ-1を介して、ビット線ＢＬ０に接続されるとともに、ゲートトランジスタ１１ｌ-7を介して、ビット線ＢＬ１に接続される。このビット線ＭＢＬｌ＜０＞には、セレクトトランジスタ１１ｌ-2を介して、メモリセル１１ｌ-3が接続されている。Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜１＞の一端は、ゲートトランジスタ１１ｌ-4を介して、ビット線ＢＬ０に接続されるとともに、ゲートトランジスタ１１ｌ-8を介して、ビット線ＢＬ１に接続される。このビット線ＭＢＬｌ＜１＞には、セレクトトランジスタ１１ｌ-5を介して、メモリセル１１ｌ-6が接続されている。Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜２＞の一端は、ゲートトランジスタ１１ｌ-11 を介して、ビット線ＢＬ２に接続されるとともに、ゲートトランジスタ１１ｌ-17 を介して、ビット線ＢＬ３に接続される。このビット線ＭＢＬｌ＜２＞には、セレクトトランジスタ１１ｌ-12 を介して、メモリセル１１ｌ-13 が接続されている。Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜３＞の一端は、ゲートトランジスタ１１ｌ-14 を介して、ビット線ＢＬ２に接続されるとともに、ゲートトランジスタ１１ｌ-18 を介して、ビット線ＢＬ３に接続される。このビット線ＭＢＬｌ＜３＞には、セレクトトランジスタ１１ｌ-15 を介して、メモリセル１１ｌ-16 が接続されている。
【００３３】
ゲートトランジスタ１１ｌ-1，１１ｌ-11 は、ゲートに与えられるノードＤｌｌ＜０＞によって、ゲートトランジスタ１１ｌ-7，１１ｌ-17 は、ゲートに与えられるノードＤｌｌ＜１＞によって、ゲートトランジスタ１１ｌ-4，１１ｌ-14 は、ゲートに与えられるノードＤｌｌ＜２＞によって、ゲートトランジスタ１１ｌ-8，１１ｌ-18 は、ゲートに与えられるノードＤｌｌ＜３＞によって、それぞれ制御される。
【００３４】
すなわち、メモリセル１１ｌ-3は、ゲートトランジスタ１１ｌ-1を介して、ビット線ＭＢＬｌ＜０＞がビット線ＢＬ０と接続されることにより、センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞に接続され、ゲートトランジスタ１１ｌ-7を介して、ビット線ＭＢＬｌ＜０＞がビット線ＢＬ１と接続されることにより、センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞に接続される。また、メモリセル１１ｌ-6は、ゲートトランジスタ１１ｌ-4を介して、ビット線ＭＢＬｌ＜１＞がビット線ＢＬ０と接続されることにより、センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞に接続され、ゲートトランジスタ１１ｌ-8を介して、ビット線ＭＢＬｌ＜１＞がビット線ＢＬ１と接続されることにより、センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞に接続される。また、メモリセル１１ｌ-13 は、ゲートトランジスタ１１ｌ-11 を介して、ビット線ＭＢＬｌ＜２＞がビット線ＢＬ２と接続されることにより、センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞に接続され、ゲートトランジスタ１１ｌ-17 を介して、ビット線ＭＢＬｌ＜２＞がビット線ＢＬ３と接続されることにより、センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞に接続される。また、メモリセル１１ｌ-16 は、ゲートトランジスタ１１ｌ-14 を介して、ビット線ＭＢＬｌ＜３＞がビット線ＢＬ２と接続されることにより、センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞に接続され、ゲートトランジスタ１１ｌ-18 を介して、ビット線ＭＢＬｌ＜３＞がビット線ＢＬ３と接続されることにより、センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞に接続される。
【００３５】
一方、Ｕｐｐｅｒ側バンク１１-uは、Ｕｐｐｅｒ側のビット線ＭＢＬｕ＜０＞，ＭＢＬｕ＜１＞，ＭＢＬｕ＜２＞，ＭＢＬｕ＜３＞を有している。Ｕｐｐｅｒ側のビット線ＭＢＬｕ＜０＞の一端は、ゲートトランジスタ１１ｕ-1を介して、ビット線ＢＬ０に接続されるとともに、ゲートトランジスタ１１ｕ-7を介して、ビット線ＢＬ１に接続される。このビット線ＭＢＬｕ＜０＞には、セレクトトランジスタ１１ｕ-2を介して、メモリセル１１ｕ-3が接続されている。Ｕｐｐｅｒ側のビット線ＭＢＬｕ＜１＞の一端は、ゲートトランジスタ１１ｕ-4を介して、ビット線ＢＬ０に接続されるとともに、ゲートトランジスタ１１ｕ-8を介して、ビット線ＢＬ１に接続される。このビット線ＭＢＬｕ＜１＞には、セレクトトランジスタ１１ｕ-5を介して、メモリセル１１ｕ-6が接続されている。Ｕｐｐｅｒ側のビット線ＭＢＬｕ＜２＞の一端は、ゲートトランジスタ１１ｕ-11 を介して、ビット線ＢＬ２に接続されるとともに、ゲートトランジスタ１１ｕ-17 を介して、ビット線ＢＬ３に接続される。このビット線ＭＢＬｕ＜２＞には、セレクトトランジスタ１１ｕ-12 を介して、メモリセル１１ｕ-13 が接続されている。Ｕｐｐｅｒ側のビット線ＭＢＬｕ＜３＞の一端は、ゲートトランジスタ１１ｕ-14 を介して、ビット線ＢＬ２に接続されるとともに、ゲートトランジスタ１１ｕ-18 を介して、ビット線ＢＬ３に接続される。このビット線ＭＢＬｕ＜３＞には、セレクトトランジスタ１１ｕ-15 を介して、メモリセル１１ｕ-16 が接続されている。
【００３６】
ゲートトランジスタ１１ｕ-1，１１ｕ-11 は、ゲートに与えられるノードＤｌｕ＜１＞によって、ゲートトランジスタ１１ｕ-7，１１ｕ-17 は、ゲートに与えられるノードＤｌｕ＜０＞によって、ゲートトランジスタ１１ｕ-4，１１ｕ-14 は、ゲートに与えられるノードＤｌｕ＜３＞によって、ゲートトランジスタ１１ｕ-8，１１ｕ-18 は、ゲートに与えられるノードＤｌｕ＜２＞によって、それぞれ制御される。
【００３７】
すなわち、メモリセル１１ｕ-3は、ゲートトランジスタ１１ｕ-1を介して、ビット線ＭＢＬｕ＜０＞がビット線ＢＬ０と接続されることにより、センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞に接続され、ゲートトランジスタ１１ｕ-7を介して、ビット線ＭＢＬｕ＜０＞がビット線ＢＬ１と接続されることにより、センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞に接続される。また、メモリセル１１ｕ-6は、ゲートトランジスタ１１ｕ-4を介して、ビット線ＭＢＬｕ＜１＞がビット線ＢＬ０と接続されることにより、センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞に接続され、ゲートトランジスタ１１ｕ-8を介して、ビット線ＭＢＬｕ＜１＞がビット線ＢＬ１と接続されることにより、センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞に接続される。また、メモリセル１１ｕ-13 は、ゲートトランジスタ１１ｕ-11 を介して、ビット線ＭＢＬｕ＜２＞がビット線ＢＬ２と接続されることにより、センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞に接続され、ゲートトランジスタ１１ｕ-17 を介して、ビット線ＭＢＬｕ＜２＞がビット線ＢＬ３と接続されることにより、センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞に接続される。また、メモリセル１１ｕ-16 は、ゲートトランジスタ１１ｕ-14 を介して、ビット線ＭＢＬｕ＜３＞がビット線ＢＬ２と接続されることにより、センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞に接続され、ゲートトランジスタ１１ｕ-18 を介して、ビット線ＭＢＬｕ＜３＞がビット線ＢＬ３と接続されることにより、センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞に接続される。
【００３８】
昇圧電源デコーダ１２は、ゲートトランジスタ１２-1，１２-2，１２-3，１２-4、リセットトランジスタ１２-5，１２-6，１２-7，１２-8、および、書込みバイアス線ＰＲＧＢＩＡＳを有している。
【００３９】
ゲートトランジスタ１２-1は、ゲートに与えられるノードＤｌＡ＜０＞によって、ゲートトランジスタ１２-2は、ゲートに与えられるノードＤｌＡ＜１＞によって、ゲートトランジスタ１２-3は、ゲートに与えられるノードＤｌＡ＜２＞によって、ゲートトランジスタ１２-4は、ゲートに与えられるノードＤｌＡ＜３＞によって、それぞれ制御される。
【００４０】
ゲートトランジスタ１２-1は、ビット線ＢＬ０の一端（Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜０＞）を書込みバイアス線ＰＲＧＢＩＡＳに接続するものであり、ゲートトランジスタ１２-2は、ビット線ＢＬ１の一端（Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜１＞）を書込みバイアス線ＰＲＧＢＩＡＳに接続するものであり、ゲートトランジスタ１２-3は、ビット線ＢＬ２の一端（Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜２＞）を書込みバイアス線ＰＲＧＢＩＡＳに接続するものであり、ゲートトランジスタ１２-4は、ビット線ＢＬ３の一端（Ｌｏｗｅｒ側のビット線ＭＢＬｌ＜３＞）を書込みバイアス線ＰＲＧＢＩＡＳに接続するものである。
【００４１】
図４は、データ読出し動作時の結線例（ノードの制御パターン）を示すものである。Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-3，１１ｌ-13 のデータを読み出す場合には、たとえば同図（ａ）に示すように、ノードＤｌｌ＜０＞の制御により、ビット線ＭＢＬｌ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜１＞の制御により、ビット線ＭＢＬｕ＜０＞をリファレンス側（センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞）に、ビット線ＭＢＬｕ＜２＞をリファレンス側（センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞）に、それぞれ接続する。この状態で、ワード線（図示していない）により選択されたメモリセル１１ｌ-3，１１ｌ-13 から、いずれかのデータが読み出される。
【００４２】
Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-6，１１ｌ-16 のデータを読み出す場合には、たとえば同図（ｂ）に示すように、ノードＤｌｌ＜２＞の制御により、ビット線ＭＢＬｌ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜３＞の制御により、ビット線ＭＢＬｕ＜１＞をリファレンス側（センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞）に、ビット線ＭＢＬｕ＜３＞をリファレンス側（センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞）に、それぞれ接続する。この状態で、ワード線により選択されたメモリセル１１ｌ-6，１１ｌ-16 から、いずれかのデータが読み出される。
【００４３】
Ｕｐｐｅｒ側バンク１１-u内のメモリセル１１ｕ-3，１１ｕ-13 のデータを読み出す場合には、たとえば同図（ｃ）に示すように、ノードＤｌｌ＜１＞の制御により、ビット線ＭＢＬｌ＜０＞をリファレンス側（センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞）に、ビット線ＭＢＬｌ＜２＞をリファレンス側（センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜０＞の制御により、ビット線ＭＢＬｕ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。この状態で、ワード線により選択されたメモリセル１１ｕ-3，１１ｕ-13 から、いずれかのデータが読み出される。
【００４４】
Ｕｐｐｅｒ側バンク１１-u内のメモリセル１１ｌ-6，１１ｌ-16 のデータを読み出す場合には、たとえば同図（ｄ）に示すように、ノードＤｌｌ＜３＞の制御により、ビット線ＭＢＬｌ＜１＞をリファレンス側（センスアンプ回路１３-1の他方の入力端ＲＥＦ＜０＞）に、ビット線ＭＢＬｌ＜３＞をリファレンス側（センスアンプ回路１３-2の他方の入力端ＲＥＦ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜２＞の制御により、ビット線ＭＢＬｕ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。この状態で、ワード線により選択されたメモリセル１１ｕ-6，１１ｕ-16 から、いずれかのデータが読み出される。
【００４５】
このように、センスアンプ回路１３-1，１３-2につながるビット線ＢＬ０〜ＢＬ３の一端側（または、他端側）を、データ読出しの対象となる本体メモリセルにつながるデータ線として、また、他端側（または、一端側）を、リファレンスセルにつながるダミーのデータ線として、それぞれ使用する。これにより、隣接するデータ線の一方を本体側のデータ線、他方をリファレンス側のダミーのデータ線として使用する場合のように、Ｌｏｗｅｒ側およびＵｐｐｅｒ側バンク１１-l，１１-uの双方に、それぞれ、センスアンプを配置する必要がなくなるため、チップサイズの削減が可能となる。しかも、ノードＤｌｌ＜＊＞，Ｄｌｕ＜＊＞（本例の場合、＊＝０，１，２，３）の制御のみによって、図２に示した通り、データ読出し動作時の、本体側のデータ線とリファレンス側のダミーのデータ線との容量等価性が補償される。
【００４６】
図５は、データ書込み／消去動作時の結線例（ノードの制御パターン）を示すものである。Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-3またはＵｐｐｅｒ側バンク１１-u内のメモリセル１１ｕ-3にデータを書き込む場合には、たとえば同図（ａ）に示すように、ノードＤｌｌ＜０＞の制御により、ビット線ＭＢＬｌ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜１＞の制御により、ビット線ＭＢＬｕ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜０＞の制御により、ビット線ＭＢＬｌ＜０＞を、書込みバイアス線ＰＲＧＢＩＡＳに接続する。この状態で、ワード線により選択されたメモリセル１１ｌ-3，１１ｕ-3のいずれかに、データが書き込まれる。
【００４７】
Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-6またはＵｐｐｅｒ側バンク１１-u内のメモリセル１１ｕ-6にデータを書き込む場合には、たとえば同図（ｂ）に示すように、ノードＤｌｌ＜２＞の制御により、ビット線ＭＢＬｌ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜３＞の制御により、ビット線ＭＢＬｕ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜２＞の制御により、ビット線ＭＢＬｌ＜１＞を、書込みバイアス線ＰＲＧＢＩＡＳに接続する。この状態で、ワード線により選択されたメモリセル１１ｌ-6，１１ｕ-6のいずれかに、データが書き込まれる。
【００４８】
Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-13 またはＵｐｐｅｒ側バンク１１-u内のメモリセル１１ｕ-13 にデータを書き込む場合には、たとえば同図（ｃ）に示すように、ノードＤｌｌ＜０＞の制御により、ビット線ＭＢＬｌ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜１＞の制御により、ビット線ＭＢＬｕ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜１＞の制御により、ビット線ＭＢＬｌ＜２＞を、書込みバイアス線ＰＲＧＢＩＡＳに接続する。この状態で、ワード線により選択されたメモリセル１１ｌ-13 ，１１ｕ-13 のいずれかに、データが書き込まれる。
【００４９】
Ｌｏｗｅｒ側バンク１１-l内のメモリセル１１ｌ-16 またはＵｐｐｅｒ側バンク１１-u内のメモリセル１１ｕ-16 にデータを書き込む場合には、たとえば同図（ｄ）に示すように、ノードＤｌｌ＜２＞の制御により、ビット線ＭＢＬｌ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜３＞の制御により、ビット線ＭＢＬｕ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜３＞の制御により、ビット線ＭＢＬｌ＜３＞を、書込みバイアス線ＰＲＧＢＩＡＳに接続する。この状態で、ワード線により選択されたメモリセル１１ｌ-16 ，１１ｕ-16 のいずれかに、データが書き込まれる。
【００５０】
このように、データ書込み動作時（消去する場合も同様）には、ノードＤｌＡ＜＊＞，Ｄｌｌ＜＊＞，Ｄｌｕ＜＊＞の制御により、Ｌｏｗｅｒ側のデータ線とＵｐｐｅｒ側のデータ線とに、書込みバイアス（メモリセルのドレインバイアス）がかけられる。
【００５１】
図６は、ＢＬ短絡テスト時の結線例（ノードの制御パターン）を示すものである。全ビット線ＢＬ０〜ＢＬ３のストレステストを行う場合には、たとえば同図（ａ）に示すように、ノードＤｌｌ＜０＞，＜２＞の制御により、ビット線ＭＢＬｌ＜０＞，＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜２＞，＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜０＞，＜２＞の制御により、ビット線ＭＢＬｕ＜０＞，＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜２＞，＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜０＞，＜１＞，＜２＞，＜３＞の制御により、ビット線ＭＢＬｌ＜０＞，＜１＞，＜２＞，＜３＞を、それぞれ、書込みバイアス線ＰＲＧＢＩＡＳに接続する。
【００５２】
ビット線ＢＬ０，ＢＬ２のストレステストを行う場合には、たとえば同図（ｂ）に示すように、ノードＤｌｌ＜０＞の制御により、ビット線ＭＢＬｌ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜０＞の制御により、ビット線ＭＢＬｕ＜０＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜２＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜０＞，＜１＞の制御により、ビット線ＭＢＬｌ＜０＞，＜２＞を、それぞれ、書込みバイアス線ＰＲＧＢＩＡＳに接続する。なお、ビット線ＭＢＬｌ＜１＞，＜３＞およびビット線ＭＢＬｕ＜１＞，＜３＞には、それぞれ、接地電位（ＶＳＳ）が与えられる。
【００５３】
ビット線ＢＬ１，ＢＬ３のストレステストを行う場合には、たとえば同図（ｃ）に示すように、ノードＤｌｌ＜２＞の制御により、ビット線ＭＢＬｌ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｌ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。また、ノードＤｌｕ＜２＞の制御により、ビット線ＭＢＬｕ＜１＞を本体側（センスアンプ回路１３-1の一方の入力端ＨＯＮ＜０＞）に、ビット線ＭＢＬｕ＜３＞を本体側（センスアンプ回路１３-2の一方の入力端ＨＯＮ＜１＞）に、それぞれ接続する。さらに、ノードＤｌＡ＜２＞，＜３＞の制御により、ビット線ＭＢＬｌ＜１＞，＜３＞を、それぞれ、書込みバイアス線ＰＲＧＢＩＡＳに接続する。なお、ビット線ＭＢＬｌ＜０＞，＜２＞およびビット線ＭＢＬｕ＜０＞，＜２＞には、それぞれ、接地電位（ＶＳＳ）が与えられる。
【００５４】
このように、ＢＬ短絡テスト時に、上記リセットトランジスタ１２-5，１２-6，１２-7，１２-8を制御して、ビット線ＢＬ０〜ＢＬ３の１本置き（縞状）にストレスを印加するようにした場合には、隣り合うビット線間のショートを検出できるようになる。
【００５５】
本実施形態の構成によれば、Ｌｏｗｅｒ側およびＵｐｐｅｒ側バンク間にセンスアンプを配置することにより、同時実行機能の実行時において、データ書込み／消去動作により発生するノイズが、データ読出し動作に影響しないようにすることが可能となる。
【００５６】
また、Ｌｏｗｅｒ側バンクまたはＵｐｐｅｒ側バンクの一方のデータ線を本体側のデータ線、他方のデータ線をリファレンス側のダミーのデータ線として機能させることにより、データ読出し動作時の本体メモリセルとリファレンスセルとのデータ線における容量等価性が確保されて、高速リードが可能となる。
【００５７】
さらに、各ビット線に縞状にストレスを印加するようにした場合には、隣り合うビット線間の短絡チェックを実施できるようになるものである。
【００５８】
なお、上記した実施形態においては、理解を容易にするために、ビット線の数を４とし、各ビット線に接続されるメモリセルの数を２（Ｌｏｗｅｒ側およびＵｐｐｅｒ側で各１）とした場合について説明したが、これに限定されるものではない。
【００５９】
［第３の実施形態］
この第３の実施形態では、図２に示したチップ構成において、２値（ＳＬＣ）または多値（ＭＬＣ）データの読み出しを、同一メモリ内で一括して切り替えられるようにした場合について説明する。つまり、１つのフラッシュメモリを、２値メモリまたは多値メモリとして利用（選択）できるようにした場合の例である。
【００６０】
図７は、本発明の第３の実施形態にしたがった、２値および多値（この例では、４値）の場合の、メモリセル閾値分布とリファレンスレベルとを示すものである。
【００６１】
一度に全てのデータを確定する場合、４値では、たとえば同図（ａ）に示すように、３種類のリファレンスレベルＲＥＦ＜０＞，ＲＥＦ＜１＞，ＲＥＦ＜２＞が、２値では、たとえば同図（ｂ）に示すように、１種類のリファレンスレベルＲＥＦ＜０＞＝ＲＥＦ＜１＞＝ＲＥＦ＜２＞が、それぞれ必要となる。
【００６２】
なお、以下の説明では、４値データ“０１”，“００”，“１０”，“１１”のそれぞれの右の桁をＬＳＢ、左の桁をＭＳＢとして説明する。
【００６３】
図８は、２値／４値の切り替えを可能にした場合の、センスアンプ１３の構成例を示すものである。ここでは、２値／４値の切り替えが可能とされたフラッシュメモリにおいて、２値メモリとして利用する場合を例に示している。また、図３に示した１バンクあたりのビット線の本数を６（３組）とした場合の例である（図示していないビット線ＢＬ４，ＢＬ５を含む）。
【００６４】
一度に全てのデータを確定するためには、基本構成として、１組のビット線につき、３台のセンスアンプ回路（１３-1a ，１３-1b ，１３-1c 、１３-2a ，１３-2b ，１３-2c 、または、１３-3a ，１３-3b ，１３-3c ）が必要となる。
【００６５】
２値メモリとして利用する際には、Ｌｏｗｅｒ側Ｐａｇｅ，Ｕｐｐｅｒ側Ｐａｇｅごとにそれぞれ１台のセンスアンプ回路が使用される（リファレンスレベルは１種類）。このため、１台のセンスアンプ回路（この例の場合、センスアンプ回路１３-1c ，１３-2c ，１３-3c ）はダミーとなる。
【００６６】
なお、センスアンプ回路１３-1a ，１３-1b ，１３-1c 、１３-2a ，１３-2b ，１３-2c 、１３-3a ，１３-3b ，１３-3cの結線は、２値／４値の切り替えに応じて、後述するＬＯＡＤブロックおよび切り替えスイッチ回路により制御される。また、データ線の容量等価性を補償するために、１本のダミー配線（後述する）が用意されている。
【００６７】
図９は、図８に示した２値メモリとして利用する際の、センスアンプ回路の結線例を示すものである。
【００６８】
たとえば、ビット線ＢＬ０（ＭＢＬｌ＜０＞，ＭＢＬｕ＜０＞の一方または他方），ＢＬ１（ＭＢＬｌ＜１＞，ＭＢＬｕ＜１＞の一方または他方）のうち、本体（ＨＯＮ＜０＞＿ＭＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ａを介して、センスアンプ回路（ＳＡ＿Ｕ）１３-1a およびセンスアンプ回路（Ｄｕｍｍｙ  ＳＡ）１３-1c とダミー配線ＤｕＬとに接続される。
【００６９】
また、たとえば本体（ＨＯＮ＜０＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｃ，ＳＷ１ｄを介して、センスアンプ回路（ＳＡ＿Ｌ）１３-1b ，１３-1c に接続される。
【００７０】
たとえば、ビット線ＢＬ２，ＢＬ３のうち、本体（ＨＯＮ＜１＞＿ＭＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ２ａを介して、センスアンプ回路１３-2a およびセンスアンプ回路１３-2c とダミー配線ＤｕＬとに接続される。
【００７１】
また、たとえば本体（ＨＯＮ＜１＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ２ｃ，ＳＷ２ｄを介して、センスアンプ回路１３-2b ，１３-2c に接続される。
【００７２】
たとえば、ビット線ＢＬ４，ＢＬ５のうち、本体（ＨＯＮ＜２＞＿ＭＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ３ａを介して、センスアンプ回路１３-3a およびセンスアンプ回路１３-3c とダミー配線ＤｕＬとに接続される。
【００７３】
また、たとえば本体（ＨＯＮ＜２＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ３ｃ，ＳＷ３ｄを介して、センスアンプ回路１３-3b ，１３-3c に接続される。
【００７４】
たとえば、ビット線ＢＬ０（ＭＢＬｌ＜０＞，ＭＢＬｕ＜０＞の他方または一方），ＢＬ１（ＭＢＬｌ＜１＞，ＭＢＬｕ＜１＞の他方または一方）のうち、リファレンス（ＲＥＦ＜０＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｆ，ＳＷ１ｈを介して、センスアンプ回路１３-1b ，１３-1a に接続される。
【００７５】
また、たとえばビット線ＢＬ２，ＢＬ３のうち、リファレンス（ＲＥＦ＜１＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ２ｆ，ＳＷ２ｈを介して、センスアンプ回路１３-2b ，１３-2a に接続される。
【００７６】
また、たとえばビット線ＢＬ４，ＢＬ５のうち、リファレンス（ＲＥＦ＜２＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ３ｆ，ＳＷ３ｈを介して、センスアンプ回路１３-3b ，１３-3a に接続される。
【００７７】
これにより、センスアンプ回路１３-1a からはＭＳＢ＜０＞が、センスアンプ回路１３-1b ，１３-1c からはＬＳＢ＜０＞が、それぞれ出力される。また、センスアンプ回路１３-2a からはＭＳＢ＜１＞が、センスアンプ回路１３-2b ，１３-2c からはＬＳＢ＜１＞が、それぞれ出力される。また、センスアンプ回路１３-3a からはＭＳＢ＜２＞が、センスアンプ回路１３-3b ，１３-3c からはＬＳＢ＜２＞が、それぞれ出力される。
【００７８】
このように、２値メモリとして利用する際には、使用しない１台のセンスアンプ（１３-1c ，１３-2c ，１３-3c ）がダミーとなるが、それを本体側のビット線に接続することにより、本体側のデータ線につながるセンスアンプ回路およびリファレンス側のダミーのデータ線につながるセンスアンプ回路の台数を同じ（２対２）にすることができる。また、本体側のビット線にダミー配線ＤｕＬを接続することで、本体側のデータ線およびリファレンス側のダミーのデータ線の本数を同じにすることが可能となる。その結果、容量・抵抗等価性が確保される。
【００７９】
図１０は、２値／４値の切り替えが可能とされたフラッシュメモリを、４値メモリとして利用する場合を例に示すものである。
【００８０】
４値メモリとして利用する際には、１組のビット線につき、３台のセンスアンプ回路が全て使用される（リファレンスレベルは３種類）。
【００８１】
図１１は、図１０に示した４値メモリとして利用する際の、センスアンプ回路の結線例を示すものである。
【００８２】
たとえば、ビット線ＢＬ０（ＭＢＬｌ＜０＞，ＭＢＬｕ＜０＞の一方または他方），ＢＬ１（ＭＢＬｌ＜１＞，ＭＢＬｕ＜１＞の一方または他方）のうち、本体（ＨＯＮ＜０＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｂを介して、センスアンプ回路（ＳＡ＿Ｕｂ）１３-1a およびセンスアンプ回路（ＳＡ＿Ｕａ）１３-1c とダミー配線ＤｕＬとに接続されるとともに、スイッチＳＷ１ｃを介して、センスアンプ回路（ＳＡ＿Ｌ）１３-1b に接続される。
【００８３】
また、ビット線ＢＬ２，ＢＬ３のうち、たとえば本体（ＨＯＮ＜１＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ２ｂを介して、センスアンプ回路１３-2a およびセンスアンプ回路１３-2c とダミー配線ＤｕＬとに接続されるとともに、スイッチＳＷ２ｃを介して、センスアンプ回路１３-2b に接続される。
【００８４】
また、ビット線ＢＬ４，ＢＬ５のうち、たとえば本体（ＨＯＮ＜２＞＿ＬＳＢ）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ３ｂを介して、センスアンプ回路１３-3a およびセンスアンプ回路１３-3c とダミー配線ＤｕＬとに接続されるとともに、スイッチＳＷ３ｃを介して、センスアンプ回路１３-3b に接続される。
【００８５】
たとえば、ビット線ＢＬ０（ＭＢＬｌ＜０＞，ＭＢＬｕ＜０＞の他方または一方），ＢＬ１（ＭＢＬｌ＜１＞，ＭＢＬｕ＜１＞の他方または一方）のうち、リファレンス（ＲＥＦ＜０＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｅを介して、センスアンプ回路１３-1c に、スイッチＳＷ２ｅを介して、センスアンプ回路１３-2c に、スイッチＳＷ３ｅを介して、センスアンプ回路１３-3c に、それぞれ接続される。
【００８６】
また、たとえばビット線ＢＬ２，ＢＬ３のうち、リファレンス（ＲＥＦ＜１＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｇを介して、センスアンプ回路１３-1b に、スイッチＳＷ２ｇを介して、センスアンプ回路１３-2b に、スイッチＳＷ３ｇを介して、センスアンプ回路１３-3b に、それぞれ接続される。
【００８７】
また、たとえばビット線ＢＬ４，ＢＬ５のうち、リファレンス（ＲＥＦ＜２＞）側のビット線は、ＬＯＡＤブロックＬＢおよび切り替えスイッチ回路ＳＷのスイッチＳＷ１ｉを介して、センスアンプ回路１３-1a に、スイッチＳＷ２ｉを介して、センスアンプ回路１３-2a に、スイッチＳＷ３ｉを介して、センスアンプ回路１３-3a に、それぞれ接続される。
【００８８】
これにより、センスアンプ回路１３-1a からはＭＳＢ＜０＞が、センスアンプ回路１３-1b ，１３-1c からはＬＳＢ＜０＞が、それぞれ出力される。また、センスアンプ回路１３-2a からはＭＳＢ＜１＞が、センスアンプ回路１３-2b ，１３-2c からはＬＳＢ＜１＞が、それぞれ出力される。また、センスアンプ回路１３-3a からはＭＳＢ＜２＞が、センスアンプ回路１３-3b ，１３-3c からはＬＳＢ＜２＞が、それぞれ出力される。
【００８９】
このように、４値メモリとして利用する際には、本体側のデータ線につながるセンスアンプ回路およびリファレンス側のダミーのデータ線につながるセンスアンプ回路の台数を同じ（３対３）にすることができる。また、本体側のビット線にダミー配線ＤｕＬを接続することで、本体側のデータ線およびリファレンス側のダミーのデータ線の本数を同じにすることが可能となる。その結果、容量・抵抗等価性が確保される。
【００９０】
なお、ＭＳＢ，ＬＳＢに該当する出力を発生するセンスアンプに、同じアドレスがアサインされるメモリセルを接続することで、２値／４値にかかわらず、出力線のアドレスも保存できる。
【００９１】
また、２値／４値を切り替える場合を例に説明したが、２値／４値を切り換える場合に限定されないことは勿論である。
【００９２】
本実施形態によれば、１つのフラッシュメモリを単に２値メモリまたは多値メモリとして利用できるだけでなく、同時実行機能の実行時に、データ書込み／消去動作時のノイズがデータ読出し動作に影響しないようにすることが可能となるため、２値または多値の切り替えが可能なフラッシュメモリの信頼性をも向上できるものである。
【００９３】
しかも、切り替えスイッチ回路ＳＷの制御だけで、２値／多値の切り替えを実現できるため、２値メモリと多値メモリとを同一チップに実装することによるセンスアンプのサイズインパクトをなくすことが可能である。
【００９４】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施形態にしたがった、同時実行機能を有する半導体記憶装置（フラッシュメモリ）の構成例を示すブロック図。
【図２】本発明の第２の実施形態にしたがった、同時実行機能を有する半導体記憶装置（フラッシュメモリ）のバンクの構成例を示すブロック図。
【図３】センスアンプ−ビット線の結線例を示す図。
【図４】データ読出し動作時の結線例（ノードの制御パターン）を示す図。
【図５】データ書込み／消去動作時の結線例（ノードの制御パターン）を示す図。
【図６】ＢＬ短絡テスト時の結線例（ノードの制御パターン）を示す図。
【図７】本発明の第３の実施形態にしたがった、２値および４値の場合の、メモリセル閾値分布とリファレンスレベルとを示す図。
【図８】２値／４値の切り替えを可能にした場合のセンスアンプの構成を、２値メモリとして利用する場合を例に示す図。
【図９】２値メモリとして利用する際の、センスアンプ回路の結線例を示す図。
【図１０】２値／４値の切り替えを可能にした場合のセンスアンプの構成を、４値メモリとして利用する場合を例に示す図。
【図１１】４値メモリとして利用する際の、センスアンプ回路の結線例を示す図。
【符号の説明】
【００９６】
１１ａ，１１ｂ，…，１１ｎ・・・バンク、１１-l，１１ａ-l，１１ｂ-l，…，１１ｎ-l・・・Ｌｏｗｅｒ側バンク、１１-u，１１ａ-u，１１ｂ-u，…，１１ｎ-u・・・Ｕｐｐｅｒ側バンク、１２ａ，１２ｂ，…，１２ｎ・・・昇圧電源デコーダ、１３，１３ａ，１３ｂ，…，１３ｎ，１３-1a ，１３-1b ，１３-1c ，１３-2a ，１３-2b ，１３-2c ，１３-3a ，１３-3b ，１３-3c・・・センスアンプ。
【図１】
2009151897.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009151897.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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