(57)【要約】【課題】ノイズ除去の効率と面積効率の両立が図られた半導体集積回路等を提供する。【解決手段】半導体集積回路１００において、相対的に高い動作周波数を有する第１の回路ブロック１０１と、相対的に低い動作周波数を有する第２の回路ブロック１０２と、第１の回路ブロックに電源を供給する配線に接続された、相対的に小さなソース−ドレイン間寸法を有する第１のＭＯＳ型デカップリング容量素子Ｆと、第２の回路ブロックに電源を供給する配線に接続された、第１のＭＯＳ型デカップリング容量素子よりも相対的に大きなソース−ドレイン間寸法を有する第２のＭＯＳ型デカップリング容量素子Ａとを有する。【選択図】        図５
2009004635.tif 000002
【特許請求の範囲】
【請求項１】
相対的に高い動作周波数を有する第１の回路ブロックと、相対的に低い動作周波数を有する第２の回路ブロックと、
前記第１の回路ブロックに電源を供給する配線に接続された、相対的に小さなソース−ドレイン間寸法を有する第１のＭＯＳ型デカップリング容量素子と、
前記第２の回路ブロックに電源を供給する配線に接続された、前記第１のＭＯＳ型デカップリング容量素子よりも相対的に大きなソース−ドレイン間寸法を有する第２のＭＯＳ型デカップリング容量素子とを有することを特徴とする半導体集積回路。
【請求項２】
前記第１のＭＯＳ型デカップリング容量素子および前記第２のＭＯＳ型デカップリング容量素子の双方の構造が、半導体基板表面に設けられた活性領域と、該活性領域上に容量絶縁膜を介して重なり、該活性領域を覆って１つの方向に延びるゲート電極とからなるＭＯＳトランジスタの構造であり、
前記ソース−ドレイン間寸法が、前記ゲート電極の前記１つの方向に直角な方向の寸法であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
複数の回路ブロックと、該複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックに供給される電源のノイズを低減するデカップリング容量とを有する半導体集積回路の設計方法において、
前記複数の回路ブロックのそれぞれの動作周波数を含んだデータをデータベースに記録するとともに、相対的に小さなソース−ドレイン間寸法を有する第１のＭＯＳ型デカップリング容量素子のパターンデータと、該第１のＭＯＳ型デカップリング容量素子よりも相対的に大きなソース−ドレイン間寸法を有する第２のＭＯＳ型デカップリング容量素子のパターンデータとをデータベースに記録するステップと、
前記半導体集積回路のチップ領域内に前記複数の回路ブロックを配置すると共に、配置された該複数の回路ブロックのそれぞれに対応する位置に、回路ブロックの動作周波数が所定の値より高い場合には前記第１のＭＯＳ型デカップリング容量素子を配置し、動作周波数が所定の値以下である場合には前記第２のＭＯＳ型デカップリング容量素子を配置するステップと、
配置された前記複数の回路ブロックのそれぞれに電源を供給する電源配線を、該複数の回路ブロックに対応する位置にそれぞれ配置されたデカップリング容量素子が接続されるように配置するステップとを有することを特徴とする半導体集積回路の設計方法。
【請求項４】
複数の回路ブロックと、該複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックに供給される電源のノイズを低減するデカップリング容量とを有する半導体集積回路の設計方法において、
前記複数の回路ブロックのそれぞれの動作周波数を含んだデータをデータベースに記録するとともに、互いに異なるソース−ドレイン間寸法を有する複数のＭＯＳ型デカップリング容量素子のパターンデータおよび応答周波数のデータを前記データベースに記録するステップと、
前記半導体集積回路のチップ領域内に前記複数の回路ブロックを配置すると共に、配置された該複数の回路ブロックのそれぞれに対応する位置に、該それぞれの回路ブロック動作周波数以上でかつ最も低い応答周波数を有するＭＯＳ型デカップリング容量素子を配置するステップと、
配置された前記複数の回路ブロックのそれぞれに電源を供給する電源配線を、該複数の回路ブロックに対応する位置にそれぞれ配置されたデカップリング容量素子が接続されるように配置するステップとを有することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体集積回路の設計方法に関し、特にデカップリング容量素子を有する半導体集積回路および半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の電源ノイズを吸収するためのデカップリング容量素子が、動作周波数の高速化に伴い半導体集積回路内に集積されるようになってきている。例えば、特許文献１には、ノイズ対策のための容量素子を有する半導体装置およびそのパターン生成の方法が示されている。
【０００３】
図１０は、従来技術の半導体装置に配置される容量素子の構造を示す図である。図１０には、半導体装置に配置される、構造が互いに異なる３種類のＭＯＳ型容量素子がそれぞれパート（ａ）からパート（ｃ）までに示されている。
【０００４】
図１０のパート（ａ）に示す容量素子７０は、一般的なＭＯＳトランジスタと同様の構造を有している。このタイプの容量素子を基本型容量素子と称する。容量素子７０は、ゲート電極７２の下の破線で示す領域７１にチャネルが形成されることによって容量として機能する。図１０のパート（ｂ）に示す容量素子８０は、環状に形成された一方の拡散層８１の中央部に、他方の拡散層８２が島状に形成され、これら２つの拡散層８１，８２の間のリング状の領域を覆うようにリング状のゲート電極８３が形成されている。このリング状のゲート電極８３の下に容量が形成される。このタイプの容量素子をリングゲート型容量素子と称する。図１０のパート（ｃ）に示す容量素子９０は、拡散層９１がリング状に形成されており、リング状の拡散層９１で囲まれた領域９２を覆う形状のゲート電極９３が形成されている。このゲート電極９３の下に容量が形成される。このタイプの容量素子を平板型容量素子と称する。特許文献１に示されたパターン生成の方法では、半導体装置のうち、高い周波数で動作する部分に、容量を増大する目的で、単位面積当たりの容量が大きい平板型容量素子が複数個アレイ状に配置される。
【特許文献１】特開２００２−２４６５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１０のパート（ｃ）に示す平板型容量素子は、チャネルが形成される領域の上方で、ゲート電極と電源配線とが接続される構造を有しているため、半導体プロセスの制約上製造が容易でない。このため、実際の半導体装置で平板型容量素子が使用されることはほとんど無く、専ら基本型容量素子が利用されている。
【０００６】
また、実際の容量素子における容量は周波数特性を有しており、容量は周波数の上昇に伴い低下する。したがって、単に容量が形成される面積を増大したり、容量素子の数を増やしたりするだけでは、高周波領域において設計時に期待していた容量を得ることができず、高周波ノイズの除去ができない場合があり、半導体装置として十分な性能が発揮できないという問題があった。
【０００７】
本発明は、上記事情に鑑み、ノイズ除去の効率と面積効率の両立が図られた半導体集積回路および半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明の半導体集積回路は、相対的に高い動作周波数を有する第１の回路ブロックと、相対的に低い動作周波数を有する第２の回路ブロックと、
上記第１の回路ブロックに電源を供給する配線に接続された、相対的に小さなソース−ドレイン間寸法を有する第１のＭＯＳ型デカップリング容量素子と、
上記第２の回路ブロックに電源を供給する配線に接続された、上記第１のＭＯＳ型デカップリング容量素子よりも相対的に大きなソース−ドレイン間寸法を有する第２のＭＯＳ型デカップリング容量素子とを有することを特徴とする。
【０００９】
本発明の半導体集積回路は、高い動作周波数を有する第１の回路ブロックに電源を供給する配線には、ソース−ドレイン間寸法が小さな第１のＭＯＳ型デカップリング容量素子が接続され、低い動作周波数を有する第２の回路ブロックに電源を供給する配線には、ソース−ドレイン間寸法が大きな第１のＭＯＳ型デカップリング容量素子が接続される。第１のＭＯＳ型デカップリング容量素子はソース−ドレイン間寸法が小さく、チャネル電荷の変化が電源電圧の高い周波数での変動に追従できるため、高周波ノイズを効率よく除去することができる。一方、低い周波数で動作する第２の回路ブロックには、ソース−ドレイン間寸法が大きいＭＯＳ型デカップリング容量素子が配置されることで容量当たりの面積効率が向上する。したがって、高い面積効率と広い周波数帯域におけるノイズ除去とを両立させることが可能となる。
【００１０】
ここで、上記本発明の半導体集積回路において、上記第１のＭＯＳ型デカップリング容量素子および上記第２のＭＯＳ型デカップリング容量素子の双方の構造が、半導体基板表面に設けられた活性領域と、この活性領域上に容量絶縁膜を介して重なり、この活性領域を覆って１つの方向に延びるゲート電極とからなるＭＯＳトランジスタの構造であり、
上記ソース−ドレイン間寸法が、上記ゲート電極の上記１つの方向に直角な方向の寸法であることが好ましい。
【００１１】
汎用性の高いＭＯＳトランジスタ構造を用いることによって、高い面積効率と広い周波数帯域でのノイズ除去を両立させた半導体集積回路の製造が容易にできる。また、第１のＭＯＳ型デカップリング容量素子および第２のＭＯＳ型デカップリング容量素子の双方が同一の構造を有しているため、異なる周波数特性への対応を、複雑な製造プロセスを導入することなく行うことができる。
【００１２】
また、上記目的を達成する本発明の第１の半導体集積回路の設計方法は、複数の回路ブロックと、この複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックに供給される電源のノイズを低減するデカップリング容量とを有する半導体集積回路の設計方法であって、
上記複数の回路ブロックのそれぞれの動作周波数を含んだデータをデータベースに記録するとともに、相対的に小さなソース−ドレイン間寸法を有する第１のＭＯＳ型デカップリング容量素子のパターンデータと、この第１のＭＯＳ型デカップリング容量素子よりも相対的に大きなソース−ドレイン間寸法を有する第２のＭＯＳ型デカップリング容量素子のパターンデータとをデータベースに記録するステップと、
上記半導体集積回路のチップ領域内に上記複数の回路ブロックを配置すると共に、配置されたこの複数の回路ブロックのそれぞれに対応する位置に、回路ブロックの動作周波数が所定の値より高い場合には上記第１のＭＯＳ型デカップリング容量素子を配置し、動作周波数が所定の値以下である場合には上記第２のＭＯＳ型デカップリング容量素子を配置するステップと、
配置された上記複数の回路ブロックのそれぞれに電源を供給する電源配線を、この複数の回路ブロックに対応する位置にそれぞれ配置されたデカップリング容量素子が接続されるように配置するステップとを有することを特徴とする。
【００１３】
本発明の第１の半導体集積回路の設計方法によれば、高い面積効率と広い周波数帯域におけるノイズ除去とが両立した半導体集積回路の設計が可能となる。
【００１４】
また、上記目的を達成する本発明の第２の半導体集積回路の設計方法は、複数の回路ブロックと、この複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックに供給される電源のノイズを低減するデカップリング容量とを有する半導体集積回路の設計方法であって、
上記複数の回路ブロックのそれぞれの動作周波数を含んだデータをデータベースに記録するとともに、互いに異なるソース−ドレイン間寸法を有する複数のＭＯＳ型デカップリング容量素子のパターンデータおよび応答周波数のデータを上記データベースに記録するステップと、
上記半導体集積回路のチップ領域内に上記複数の回路ブロックを配置すると共に、配置されたこの複数の回路ブロックのそれぞれに対応する位置に、このそれぞれの回路ブロック動作周波数以上でかつ最も低い応答周波数を有するＭＯＳ型デカップリング容量素子を配置するステップと、
配置された上記複数の回路ブロックのそれぞれに電源を供給する電源配線を、この複数の回路ブロックに対応する位置にそれぞれ配置されたデカップリング容量素子が接続されるように配置するステップとを有することを特徴とする
本発明の第２の半導体集積回路の設計方法によれば、各回路ブロックの動作周波数に応じて、面積効率が最もよいＭＯＳ型デカップリング容量素子が配置される。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、ノイズ除去の効率と面積効率の両立が図られた半導体集積回路および半導体集積回路の設計方法が実現する。
【発明を実施するための最良の形態】
【００１６】
以下図面を参照して本発明の実施形態について説明する。
【００１７】
図１は、本発明の一実施形態である半導体集積回路に集積されるＭＯＳ型デカップリング容量素子の構造の例を示す図である。図１のパート（ａ）はＭＯＳ型デカップリング容量素子を半導体集積回路の半導体基板面と垂直に見た平面図であり、図１のパート（ｂ）はパート（ａ）のＡ−Ａ線断面図である。
【００１８】
図１に示すＭＯＳ型デカップリング容量素子１０（以降、ＭＯＳ容量素子１０と称する）は、一般的なｎチャネル型のＭＯＳトランジスタと同様の構造を有する、基本型容量素子である。ＭＯＳ容量素子１０は、Ｐ型半導体基板１１の表面のＰウエル１１ａ内にそれぞれＮ拡散層からなる略矩形状のソース１２およびドレイン１３が並んで形成され、さらに、Ｐウエル１１ａ表面のソース１２とドレイン１３との間の活性領域１４上に酸化絶縁膜１５を介してゲート電極１６が重なって形成された構造を有している。ゲート電極１６は、活性領域１４を覆っており、さらに、１つの方向、すなわちソース１２とドレイン１３とを結ぶ方向と略直角な方向に長く延びている。ゲート電極１６のうち活性領域１４上から外れた一端には、電源配線と接続されるゲートコンタクト１７が形成されている。また、ソース１２およびドレイン１３のそれぞれの表面にも、ソースコンタクト１８およびドレインコンタクト１９が形成されている。なお、図１のパート（ｂ）では、コンタクトの図示を省略し、各コンタクトを電気配線として示している。
【００１９】
図１に示すＭＯＳ容量素子１０の、ソースコンタクト１８およびドレインコンタクト１９がグランド配線に接続され、ゲートコンタクト１７が電源配線に接続されると、図１のパート（ａ）の破線で示す活性領域１４の表面にチャネルが形成される。酸化絶縁膜１５は容量絶縁膜として機能し、ＭＯＳ容量素子１０は容量素子として機能する。ゲート電極１６のソース１２とドレイン１３とを結ぶ方向の寸法をゲート長Ｌと称する。また、ゲート電極１６が延びる方向、すなわちソース１２とドレイン１３とを結ぶ方向に直角な方向の、活性領域１４と重なる部分の寸法をゲート幅Ｗと称する。ここで、ゲート電極１６の物理的な寸法であるゲート長Ｌと、ソース１２とドレイン１３との間の距離は厳密には一致しない。しかし、ソース１２およびドレイン１３を、ゲート電極１６をマスクとしてイオン注入を行う標準的な工程で形成した場合、両者は略等しい。この意味で、ゲート長Ｌが、本発明にいうソース−ドレイン間寸法の一例に相当する。
【００２０】
本実施形態の半導体集積回路には、図１に示すＭＯＳ容量素子１０の他に、このＭＯＳ容量素子１０と同一の基本構造を有し、ゲート長Ｌおよびゲート幅Ｗが互いに異なる複数種類のＭＯＳ容量素子１０が集積される。ＭＯＳ容量素子１０の容量は、基本的には、ゲート長Ｌとゲート幅Ｗとの積に依存する。しかし、この容量は周波数依存性も有している。
【００２１】
図２は、図１に示すタイプのＭＯＳ容量素子の周波数特性を示すグラフである。
【００２２】
図２のグラフは、図１に示す基本型の構造を有しゲート長Ｌが互いに異なる６種類のＭＯＳ容量素子のそれぞれについて、１ＭＨｚの信号に対する容量測定値を基準（＝１）とし、各周波数における容量測定値を規格化した値（Ｃ  ／  Ｃ＠１ＭＨｚ）を示している。６種類のＭＯＳ容量素子のゲート長Ｌはそれぞれ、０．４μｍ，２．０μｍ，４．０μｍ，１０．０μｍ，２０．０μｍ，４０．０μｍである。
【００２３】
図２のグラフに示すように、ＭＯＳ容量素子の容量は、いずれのゲート長のものであっても、信号の周波数が高くなるに従い低下する。これは、電源配線に接続した場合に、高い周波数の電源ノイズを吸収する能力が低下することを意味する。しかし、ゲート長Ｌが短いＭＯＳ容量素子ほど、より高い周波数まで高い容量が維持されている。ここで、各ＭＯＳ容量素子において、低い周波数での容量が維持される実用的な周波数範囲の上限を応答周波数とする。本実施形態では、あるＭＯＳ容量素子の容量が、ＤＣ近傍である１ＭＨｚでの容量に対し８０％となる周波数を、そのＭＯＳ容量素子の応答周波数とする。例えば、図２のグラフに示す、ゲート長Ｌが０．４μｍのＭＯＳ容量素子の応答周波数は約３５０ＭＨｚである。また、ゲート長Ｌが２．０μｍのＭＯＳ容量素子の応答周波数は約１１０ＭＨｚであり、ゲート長Ｌが４．０μｍのＭＯＳ容量素子の応答周波数は約６０ＭＨｚであり、ゲート長Ｌが１０．０μｍのＭＯＳ容量素子の応答周波数は約３０ＭＨｚであり、ゲート長Ｌが２０．０μｍのＭＯＳ容量素子の応答周波数は約１８ＭＨｚであり、ゲート長Ｌが４０．０μｍのＭＯＳ容量素子の応答周波数は約１０ＭＨｚである。ゲート長Ｌが短いＭＯＳ容量素子ほど、より高い応答周波数を有している。
【００２４】
一方で、ゲート長Ｌが短いＭＯＳ容量素子は１個当たりの容量が小さくなる。しかし、このようなＭＯＳ容量素子を複数個並列接続することによって、ゲート長Ｌの長いＭＯＳ容量素子と等しい（低周波数での）容量を有し、この容量が、高い周波数まで維持されるＭＯＳ容量素子を実現することができる。
【００２５】
図３は、図１に示すＭＯＳ容量素子が複数配置されたＭＯＳ容量素子のアレイの構造を示す図である。
【００２６】
図３のアレイでは、１６個のＭＯＳ容量素子１０が、半導体基板１１（図１参照）の表面にマトリクス状に配置されている。このように、複数のＭＯＳ容量素子１０を電気的に並列接続することによって所望の容量を得ることができる。しかも、等しい容量を大型のＭＯＳ容量素子１個で実現した場合に比べ、容量がより高い周波数まで維持される。
【００２７】
一方、図１に示す構造のＭＯＳ容量素子１０は、ゲート長Ｌが長いほど、コンタクト部分の割合が小さく、ＭＯＳ容量素子の全体に占める活性領域１４（図１参照）の割合が大きくなる。したがって、ゲート長Ｌが長いほど面積効率は高い。すなわち、同一の面積にアレイを形成した場合に得られる容量が大きい。
【００２８】
図４は、図２に示した６種類のＭＯＳ容量素子について、ゲート長Ｌを４０μｍにした場合のＭＯＳ容量素子の面積を１とし、このＭＯＳ容量素子の容量と等しい容量を各ゲート長にいて得るのに必要な面積の比を示す表である。図４に示すように、ゲート長Ｌが短いほど一定の容量を得るために必要な面積が大きくなってしまう。
【００２９】
本実施形態の半導体集積回路では、集積される複数の回路ブロックのそれぞれに、各回路ブロックの動作周波数に応じ適切なゲート長ＬのＭＯＳ容量素子が接続されることによって、ノイズ除去効率と面積効率との両立が図られる。
【００３０】
例えば、次に示す６種類のＭＯＳ容量素子のすべて、もしくは一部からなる、選択可能な容量素子のセットを用意し、このセットの中から、各回路ブロックごとに動作周波数に応じた種類のＭＯＳ容量素子を選択する。そして、設計上必要とされる容量が得られるように、複数のＭＯＳ容量素子を並列接続してアレイを構成する。
ＭＯＳ容量素子Ａ：ゲート長Ｌ＝４０μｍ，ゲート幅Ｗ＝４０μｍ
ＭＯＳ容量素子Ｂ：ゲート長Ｌ＝２０μｍ，ゲート幅Ｗ＝２０μｍ
ＭＯＳ容量素子Ｃ：ゲート長Ｌ＝１０μｍ，ゲート幅Ｗ＝１０μｍ
ＭＯＳ容量素子Ｄ：ゲート長Ｌ＝４μｍ，ゲート幅Ｗ＝４μｍ
ＭＯＳ容量素子Ｅ：ゲート長Ｌ＝２μｍ，ゲート幅Ｗ＝４μｍ
ＭＯＳ容量素子Ｆ：ゲート長Ｌ＝０．４μｍ，ゲート幅Ｗ＝４μｍ
これら６種類のＭＯＳ容量素子は、それぞれのゲート長に応じ、図２を参照して説明した応答周波数を有している。
【００３１】
ＭＯＳ容量素子は、アスペクト比、すなわちゲート長Ｌとゲート幅Ｗとの比が１：１に近いことが配置効率上好ましい。しかし、本実施形態のＭＯＳ容量素子は、ゲート幅Ｗが４μｍ以下になると、ソースコンタクト１８およびドレインコンタクト１９（図１参照）の部分の幅を大きくする必要があるため、レイアウトの効率が却って低下し実用的でない。このため、ＭＯＳ容量素子Ｅ、およびＭＯＳ容量素子Ｆのゲート幅Ｗは、ゲート長Ｌに拘わらずＭＯＳ容量素子Ｄと同じ４μｍとなっている。
【００３２】
図５は、本発明の半導体集積回路の一実施例を示すレイアウト図である。
【００３３】
図５に示す半導体集積回路１００は、半導体基板の表面に形成された半導体装置として実現されており、多数の回路素子を有している。これらの回路素子は半導体基板上の略矩形状のチップ領域１００ａに配置されている。半導体集積回路１００は、大きく分けるとＡブロック１０１からＥブロック１０５までの５つの回路ブロック１０１〜１０５で構成されている。これらのブロックはチップ領域１００ａ内に区分けされて配置されており、それぞれの回路ブロックには回路ブロックに電源を供給する図示しない配線が設けられている。Ａブロック１０１からＤブロック１０４までの４つの回路ブロック１０１〜１０４は、チップ領域１００ａの４隅側にそれぞれ配置されている。これら４つの回路ブロック１０１〜１０４はＥブロック１０５を介して互いに信号のやりとりを行う。Ｅブロック１０５は、チップ領域１００ａを十文字に横切って配置されている。５つのブロックのうちのＡブロック１０１およびＤブロック１０４は、残り３つのブロックに対し相対的に高い動作周波数で動作する。Ａブロック１０１およびＤブロック１０４が本発明にいう第１の回路ブロックの一例であり、また、残りのＢブロック１０２、Ｃブロック１０３、およびＥブロック１０５が本発明にいう第２の回路ブロックの一例である。
【００３４】
動作周波数が高いＡブロック１０１に電源を供給する配線およびＤブロック１０４に電源を供給する配線のそれぞれには、ゲート長Ｌが短いＭＯＳ容量素子Ｆが接続されている。一方、残りのブロックＢ１０２、ブロックＣ１０３、およびブロックＥ１０５には、ゲート長ＬがＭＯＳ容量素子Ｆに対し相対的に長く、また、ゲート幅Ｗも相対的に長いＭＯＳ容量素子Ａが接続されている。
【００３５】
ゲート長Ｌが短いＭＯＳ容量素子Ｆは、Ａブロック１０１およびＤブロック１０４で生じる高周波ノイズを効率よく除去する。一方、ゲート長Ｌが長いＭＯＳ容量素子Ａは面積効率が高い。このため、ブロックＢ１０２、ブロックＣ１０３、およびブロックＥ１０５の面積増加が抑えられる。ブロックＢ１０２、ブロックＣ１０３、およびブロックＥ１０５で生じる低周波ノイズは、それぞれの回路ブロックの電源配線に接続されたＭＯＳ容量素子Ａによって効率よく除去される。半導体集積回路１００全体としては、十分なデカップリング容量が確保され、電源およびグランド電位の安定性が増す。このように高い面積効率と広い周波数帯域におけるノイズ除去が両立し、半導体装置の特性改善に寄与する。
【００３６】
上述した実施例では、半導体集積回路１００の各ブロックが高低２つの動作周波数のいずれかで動作していたが、半導体集積回路の各ブロックの動作周波数は３種類以上でもよい。
【００３７】
図６は、図５とは別の半導体集積回路の実施例を示すレイアウト図である。
【００３８】
以下の第２の実施例の説明にあたっては、これまで説明してきた実施例における各要素と同一の要素には同一の符号を付けて示し、前述の実施形態との相違点について説明する。
【００３９】
図６に示す半導体集積回路２００は、Ａブロック１０１、Ｂブロック１０２、Ｃブロック１０３、Ｄブロック２０１、およびＥブロック１０５の５つの回路ブロックで構成されている。これらのブロックは分かれてチップ領域２００ａに配置されており、それぞれのブロックには電源を供給する図示しない配線が設けられている。図６に示す半導体集積回路２００では、５つの回路ブロックのうちＤブロック２０１が、Ａブロック１０１とＣブロック１０３との中間の動作周波数で動作する。このＤブロック２０１に電源を供給する配線には、上述した６種類のＭＯＳ容量素子のうち、ＭＯＳ容量素子ＦとＭＯＳ容量素子Ａとの間の中間的な長さのゲート長Ｌを有するＭＯＳ容量素子Ｃが接続されている。
【００４０】
図６に示す半導体集積回路２００のように、回路ブロックの動作周波数が３種類以上の場合でも、高い面積効率と広い周波数帯域におけるノイズ除去を両立させることができる。
【００４１】
次に、本発明の第２の実施形態である半導体集積回路の設計方法について説明する。
【００４２】
図７は、本発明の第２の実施形態である半導体集積回路の設計方法を実現する設計システムの概略構成を示すブロック図である。
【００４３】
図７に示す設計システム３００は、例えば、設計ツールのソフトウェアが実行されるエンジニアリングワークステーションやパーソナルコンピュータ等によって実現されている。設計システム３００は、設計の各機能を実行する設計実行部３１０と、設計に必要なデータを格納するデータベース３２０とを有している。
【００４４】
設計実行部３１０はＣＰＵおよびメモリ等のハードウェアを有し、これらのハードウェアとそこで実行されるソフトウェアとが協同して各ツールの機能を実現する。設計実行部３１０は、フロアプランツール３１１と、レイアウトツール３１２と、デカップリング容量配置ツール３１３と、マスク作成ツール３１４とを有している。設計実行部３１０には、図示しない論理合成ツール等の設計ツールも備えられている。また、データベース３２０は、ハードディスク等の記憶装置からなり、設計実行部３１０の各ツールの入出力データが記憶されている。データベース３２０には、回路ブロックデータ３２１およびデカップリング容量素子データ３２２が格納されている。設計システム３００では、設計実行部３１０の各ツールが順に動作することによって、半導体集積回路の設計が行われていく。
【００４５】
図８は、図７に示す設計システム３００によって半導体集積回路の設計を行う設計方法を示すフローチャートである。図７および図８を参照して、図６に示す半導体集積回路２００の設計方法を説明する。
【００４６】
設計システム３００による設計では、まず、回路ブロックのデータベースを準備する（ステップＳ１）。より詳細には、設計すべき半導体集積回路の論理仕様に基づいて、論理合成ツールが、図６に示すＡブロック１０１、Ｂブロック１０２、Ｃブロック１０３、Ｄブロック２０１、およびＥブロック１０５となる５つの回路ブロックについて論理合成を行い、ネットリストのデータを生成する。ネットリストのデータは、回路ブロックの動作周波数データも含め、回路ブロックデータ３２１としてデータベース３２０に記録させる。もしくはさらに、あらかじめ用意された、メモリやＣＰＵ等のマクロセルのデータを、その動作周波数のデータも含めて、回路ブロックデータ３２１として記憶させる。また、このステップでは、複数種類のＭＯＳ容量素子のそれぞれのパターンデータおよび応答周波数のデータを、デカップリング容量素子データ３２２としてデータベース３２０に記録しておく。本実施形態では、上述した６種類のＭＯＳ容量素子のセットのうち、１０ＭＨｚの応答周波数を有するＭＯＳ容量素子Ａ、３０ＭＨｚの応答周波数を有するＭＯＳ容量素子Ｃ、および、３５０ＭＨｚの応答周波数を有するＭＯＳ容量素子Ｆの３種類のＭＯＳ容量素子について、データを記憶しておく。また、データベース３２０には、ＭＯＳ容量素子以外の回路素子のパターンデータもあらかじめ記録されている。
【００４７】
次に、フロアプランツール３１１がフロアプランを行う（ステップＳ２）。フロアプランツール３１１は、ステップＳ１で準備した回路ブロックのデータをデータベース３２０から読出し、Ａブロック１０１、Ｂブロック１０２、Ｃブロック１０３、Ｄブロック２０１、およびＥブロック１０５をチップ領域２００ａのどの場所に配置するかを決定する。
【００４８】
次に、レイアウトツール３１２が回路ブロック配置を行う（ステップＳ３）。レイアウトツール３１２は、ネットリストを構成する個々の回路素子を、ステップＳ２で各回路ブロックごと割り当てられた場所内に配置する。
【００４９】
次に、デカップリング容量配置ツール３１３がデカップリング容量配置を行う（ステップＳ４）。デカップリング容量配置ツール３１３は、データベース３２０からＭＯＳ容量素子のデータを読出し、ステップＳ３で配置された各回路ブロックに対しＭＯＳ容量素子の追加および配置を行う。デカップリング容量配置ツール３１３は、データベース３２０にデータが記憶された３種類のＭＯＳ容量素子の中から、回路ブロックの動作周波数に合わせて適切な種類のＭＯＳ容量素子を選択する。ＭＯＳ容量素子の選択および配置の詳細については後述する。
【００５０】
次に、レイアウトツール３１２が配線を行う（ステップＳ５）。レイアウトツール３１２は、配置された各回路素子間の配線データを生成する。このステップで、レイアウトツール３１２は、回路ブロックに電源を供給する電源配線を、回路ブロックのそれぞれに対応する位置に配置されたＭＯＳ容量素子が接続されるように配置する。
【００５１】
次に、マスク作成ツール３１４がマスクデータ作成を行う（ステップＳ６）。各回路素子の配置データおよび配線データに基づいて、半導体基板各層のマスクデータが生成される。
【００５２】
マスクデータに基づき形成されたマスクを半導体製造工程で使用することによって、図６に示す半導体集積回路２００が製造される。
【００５３】
続いて、図８に示したデカップリング容量配置の詳細を説明する。
【００５４】
図９は、図８のデカップリング容量配置の処理を示すフローチャートである。
【００５５】
デカップリング容量配置の処理の開始時点で、デカップリング容量配置ツール３１３は、デカップリング容量配置前の配置データをレイアウトツール３１２から引き継いで保持している（ステップＳ４１）。これは、各回路ブロックを構成する回路素子の配置を示すデータである。
【００５６】
デカップリング容量配置ツール３１３は、回路ブロックの動作周波数データの取り込みを行う（ステップＳ４２）。動作周波数データの取り込みは、１回で１つの回路ブロックについて行い、データベース３２０（図７参照）から回路ブロックデータ３２１を読出すことによって行う。また、デカップリング容量配置ツール３１３は、データベース３２０（図７参照）からデカップリング容量素子データ３２２も読出す。
【００５７】
次に、デカップリング容量配置ツール３１３は、動作周波数のデータを取り込んだ回路ブロックに、その回路ブロック動作周波数以上でかつ最も低い応答周波数を有するＭＯＳ型デカップリング容量素子を配置する。より具体的には、デカップリング容量配置ツール３１３は、ステップＳ４３で取り込んだ回路ブロックの動作周波数が高いか、低いか、または中程度であるか判別する。判別のしきい値として、配置可能なＭＯＳ容量素子の応答周波数を用いる。例えば、本実施形態では、ＭＯＳ容量素子Ａの応答周波数である１０ＭＨｚと、ＭＯＳ容量素子Ｃのの応答周波数である３０ＭＨｚとをしきい値とし、回路ブロックの動作周波数をこれら２つのしきい値と比較する。
【００５８】
例えば、ステップＳ４２において取り込んだ動作周波数のデータが図６に示すＡブロック１０１についてのものである場合、Ａブロック１０１の動作周波数が例えば１００ＭＨｚであるときには、この動作周波数を高いと判断し、３種類のＭＯＳ容量セルのうちゲート長が短いＭＯＳ容量素子Ｆを選択する（ステップＳ４４）。そして、ＭＯＳ容量素子Ｆのセルパターンを、Ａブロック１０１に対応する位置に、具体的には例えば、Ａブロックを配置した領域内および周辺の空き領域に配置する。このようにして、Ａブロック１０１の配置データにＭＯＳ容量素子Ｆのセルのデータを追加する（ステップＳ４５）。
【００５９】
また、ステップＳ４３において取り込んだ動作周波数のデータがＢブロック１０２についてのものであり、Ｂブロック１０２の動作周波数が例えば８ＭＨｚである場合には、動作周波数は低いと判断してゲート長が長いＭＯＳ容量素子Ａを選択する（ステップＳ４８）。そして、ＭＯＳ容量素子Ａのセルパターンを、Ｂブロック１０２に対応する位置に配置する。このようにして、Ｂブロック１０２配置データに、ＭＯＳ容量素子Ａのセルのデータを追加する（ステップＳ４９）。
【００６０】
また、ステップＳ４２において取り込んだ動作周波数のデータが図６に示すＤブロック２０４についてのものであり、Ｄブロック２０４の動作周波数が例えば２０ＭＨｚである場合には、動作周波数は中程度と判断してゲート長が中程度のＭＯＳ容量素子Ｃを選択する（ステップＳ４６）。そして、ＭＯＳ容量素子Ｃのセルを、Ｄブロック２０４に対応する位置に配置する。このようにして、Ｄブロック２０４の配置データに、ＭＯＳ容量素子Ｃのセルパターンのデータを追加する（ステップＳ４７）。
【００６１】
デカップリング容量配置ツール３１３は、回路ブロックデータ３２１のうちの全回路ブロックにＭＯＳ容量素子の配置が終了するまで、上記の処理を繰り返し（ステップＳ５０：Ｎｏ）、ＭＯＳ容量素子の配置が全回路ブロックについて終了した場合には（ステップＳ５０：Ｙｅｓ）、デカップリング容量の配置を終了する（ステップＳ５１）。そして、最後に、デカップリング容量配置後の回路ブロックの配置データをデータベース３２０に記憶する（ステップＳ５２）。
【００６２】
図８および図９に示す設計方法によって、動作周波数が高いＡブロック１０１（図６参照）に電源を供給する配線には、ゲート長が短いＭＯＳ容量素子Ｆが接続され、動作周波数が低いＢブロック１０２、Ｃブロック１０３、Ｅブロック１０５に電源を供給する配線には、ゲート長が長いＭＯＳ容量素子Ａが接続される。また、動作周波数が中間のＤブロック２０４については、ゲート長が中程度のＭＯＳ容量素子Ｃが接続される。ゲート長が小さなＭＯＳ容量素子Ｆは、Ａブロックで生じる高周波ノイズを効率よく除去することができる。一方で、低い周波数で動作するＢブロック、Ｃブロック、Ｅブロックには、ゲート長が長いＭＯＳ容量素子Ａが配置されることで配置面積の効率が向上する。このように、回路ブロックの動作周波数に合わせて適切な寸法のＭＯＳ容量素子を選択することで、ノイズ除去の効率と面積効率の両立が図られた半導体集積回路２００が設計される。
【００６３】
なお、上述した方法では、６種類のＭＯＳ容量素子のうち３種類を選択可能とし、これらから選ばれた容量素子を配置する例を説明したが、本発明の設計方法はこれに限られるものではない。例えば６種類のＭＯＳ容量素子のすべてを配置可能なものとし、動作周波数に応じてより最適なＭＯＳ容量素子を選択することとしてもよい。また、６種類のＭＯＳ容量素子のうち２種類だけを選択可能とし、設計システムを簡素化したものであってもよい。
【００６４】
また、上述した実施形態では、ＭＯＳ容量素子の構造として、ゲート電極がソース−ドレイン方向に対し略直角に延びる例を説明したが、本発明のＭＯＳ型デカップリング容量素子はこれに限られるものではなく、図１０のパート（ｂ）に示すリングゲート型容量素子や、図１０のパート（ｂ）に示す平板型容量素子等といった、他の種類のＭＯＳ型デカップリング容量素子であってもよい。なお、平板型容量素子の場合には、矩形状の活性領域のいずれか一辺の寸法が、ソース−ドレイン間寸法に対応する。
【００６５】
また、上述した実施形態では、ｎチャネル型のＭＯＳ容量素子の例で説明したが、本発明のＭＯＳ型デカップリング容量素子はこれに限られるものではなく、ｐチャネル型のＭＯＳ容量素子であってもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態である半導体集積回路に集積されるＭＯＳ型デカップリング容量素子の構造の例を示す図である。
【図２】図１に示すタイプのＭＯＳ容量素子の周波数特性を示すグラフである。
【図３】図１に示すＭＯＳ容量素子が複数配置されたＭＯＳ容量素子のアレイの構造を示す図である。
【図４】図２に特性を示す６種類のＭＯＳ容量素子について、等しい容量を得るのに必要な面積の比を示す表である。
【図５】本発明の半導体集積回路の一実施例を示すレイアウト図である。
【図６】図５とは別の半導体集積回路の実施例を示すレイアウト図である。
【図７】本発明の第２の実施形態である半導体集積回路の設計方法を実現する設計システムの概略構成を示すブロック図である。
【図８】図７に示す設計システムが設計を行う手順を示すフローチャートである。
【図９】図８のデカップリング容量配置の処理を示すフローチャートである。
【図１０】従来技術の半導体装置に配置される容量素子の構造を示す図である。
【符号の説明】
【００６７】
１０    ＭＯＳ容量素子（ＭＯＳ型デカップリング容量素子）
１１    半導体基板
１２    ソース
１３    ドレイン
１４    活性領域
１５    酸化絶縁膜
１６    ゲート電極
１００，２００    半導体集積回路
１００ａ，２００ａ    チップ領域
１０１，１０２，１０３，１０４，１０５，２０４    回路ブロック
３００    設計システム
３１１    フロアプランツール
３１２    レイアウトツール
３１３    デカップリング容量配置ツール
３２０    データベース
３２１    回路ブロックデータ
３２２    デカップリング容量素子データ
Ｌ    ゲート長（ソース−ドレイン間寸法）
【図１】
2009004635.tif 000003
【図２】
2009004635.tif 000004
【図３】
2009004635.tif 000005
【図４】
2009004635.tif 000006
【図５】
2009004635.tif 000007
【図６】
2009004635.tif 000008
【図７】
2009004635.tif 000009
【図８】
2009004635.tif 000010
【図９】
2009004635.tif 000011
【図１０】
2009004635.tif 000012