(57)【要約】【課題】保持容量線駆動方式を用いた液晶表示装置において、電源立ち上げ時の保持容量線の電位が不定状態となることを防止する。【解決手段】液晶表示装置の電源３０等を立ち上げるための信号を検出すると、最初にゲートドライバ１５を起動させることにより発生されたゲート信号に基づいて、保持容量線駆動回路２０の第１の極性スイッチング素子ＳＷ１のスイッチング状態を決定し、第１の極性スイッチング素子ＳＷ１のスイッチング状態の決定後に、保持容量線駆動回路２０の高レベルＶＣＯＭＨ及び低レベルＶＣＯＭＬの電位を発生させるとともに、共通電極ドライバ１６に電源電位を供給する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、ソース線と、このソース線にソース信号を供給するソースドライバと、前記ソース線に接続された第１のスイッチング素子を通してソース信号が印加される画素電極と、この画素電極と共通電極との間に配置された液晶と、前記共通電極に共通電極信号を供給する共通電極ドライバと、前記画素電極と前記保持容量線との間に接続された保持容量と、ゲート信号に基づいて前記保持容量線を第１の電位と第２の電位に交互に切り換える第２のスイッチング素子を有する保持容量線駆動回路と、を備えた液晶表示装置において、
該液晶表示装置の電源を立ち上げるための信号を検出すると、最初に前記ゲートドライバを起動させることにより発生されたゲート信号に基づいて前記第２のスイッチング素子のスイッチング状態を決定し、第２のスイッチング素子のスイッチング状態の決定後に、前記第１の電位及び第２の電位を発生させるように制御を行うシーケンス制御回路を設けたことを特徴とする液晶表示装置。
【請求項２】
前記シーケンス制御回路は、前記共通電極ドライバに電源を供給した後に、前記画素スイッチング素子を通して前記画素電極に液晶の表示をオフするためのオフ電位を書き込むように制御を行うことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記シーケンス制御回路は、該液晶表示装置の電源を立ち上げるための信号を検出すると、前記ソース線を前記共通電極と短絡させることを特徴とする請求項１又は請求項２に記載の液晶表示装置。
【請求項４】
前記ソース線と前記共通電極の間に接続された第３のスイッチング素子を備え、前記シーケンス制御回路は第３のスイッチング素子をオンさせることにより、前記ソース線を前記共通電極と短絡させることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記保持容量線に、前記ゲート信号に基づいて前記保持容量線を第１の電位と第２の電位に交互に切り換える、もう１つのスイッチング素子を設けたことを特徴とする請求項１、２、３、４のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、電源オン時のシーケンス制御を行うシーケンス制御機能を備えた液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置の駆動方式として保持容量線駆動方式が知られている。この方式は、保持容量線と画素電極の間に保持容量を形成し、画素に表示信号を書き込んだ後に、保持容量線の電位を高レベルと低レベルに交互に切り換えることにより、画素電位を正又は負の方向に変化させる。これにより、表示信号のダイナミックレンジを小さくすることができるので低消費駆動が可能になる。ゲートラッチ方式の場合、ゲートドライバのゲートスキャン動作により出力されるゲート信号に基づいて、極性選択信号（高電位又は低電位のいずれかを選択するための信号）をラッチし、ラッチした極性選択信号に基づいて、スイッチング素子をスイッチングさせて保持容量線の電位を切り換える。
【０００３】
従来、このゲートラッチ方式の液晶表示装置の電源オン時には、電源を立ち上げた後に、ゲートドライバのゲートスキャン動作を開始していた。
【０００４】
尚、この保持容量線駆動方式を用いた液晶表示装置については、特許文献１に記載されている。
【特許文献１】特開２００２−１９６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲートラッチ方式の液晶表示装置にあっては、ゲートドライバのゲートスキャン動作開始前では、スイッチング素子のスイッチング状態が不定であり、電源立ち上げ時に保持容量線の電位が不定になるという問題があった。
【０００６】
特に、１本の保持容量線の両端にそれぞれスイッチング素子を設けた構成では、電源立ち上げ時に、ショートが起こる可能性がある。即ち、一方のスイッチング素子が高レベルの電位を選択し、他方のスイッチング素子が低レベルの電位を選択した場合に両電位の間でショートが起こる。
【課題を解決するための手段】
【０００７】
本発明の液晶表示装置は、ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、ソース線と、このソース線にソース信号を供給するソースドライバと、ソース線に接続された第１のスイッチング素子を通してソース信号が印加される画素電極と、この画素電極と共通電極との間に配置された液晶と、共通電極に共通電極信号を供給する共通電極ドライバと、画素電極と保持容量線との間に接続された保持容量と、ゲート信号に基づいて保持容量線を第１の電位と第２の電位に交互に切り換える第２のスイッチング素子を有する保持容量線駆動回路と、を備えた液晶表示装置において、該液晶表示装置の電源を立ち上げるための信号を検出すると、最初にゲートドライバを起動させることにより発生されたゲート信号に基づいて第２のスイッチング素子のスイッチング状態を決定し、第２のスイッチング素子のスイッチング状態の決定後に、第１の電位及び第２の電位を発生させるように制御を行うシーケンス制御回路を設けたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、保持容量線駆動方式を用いた液晶表示装置において、電源立ち上げ時の保持容量線電位の不定状態を無くすことができる。特に、１本の保持容量線の両端にそれぞれスイッチング素子を設けた構成において、電源立ち上げ時のショートを防止することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態による液晶表示装置について図面を参照しながら説明する。図１に示すように、ソース線ＳＬと第１のゲート線ＧＬ１の交差点に対応して画素ＰＸＬ１が設けられ、ソース線ＳＬと第２のゲート線ＧＬ２の交差点に対応して画素ＰＸＬ２が設けられている。図１では２つの画素ＰＸＬ１，ＰＸＬ２だけを示したが、実際には図２のように、複数の画素ＰＸＬ１，ＰＸＬ２，ＰＸＬ３，ＰＸＬ４，・・・がマトリクス状に配置されている。
【００１０】
画素ＰＸＬ１，ＰＸＬ２には、Ｎチャネル型の薄膜トランジスタ（以下、ＴＦＴという）からなる画素トランジスタ１０、画素トランジスタ１０のドレインに接続された画素電極１１、画素電極１１と共通電極ＣＬの間に配置された液晶１２が設けられている。また、第１行目の画素ＰＸＬ１に対応して、第１の保持容量線ＳＣ１が設けられ、画素ＰＸＬ１の画素電極１１と第１の保持容量線ＳＣ１との間に保持容量１３が設けられている。また、第２行目の画素ＰＸＬ２に対応して、第２の保持容量線ＳＣ２が設けられ、画素ＰＸＬ２の画素電極１１と第２の保持容量線ＳＣ２との間に保持容量１３が設けられている。
【００１１】
画素ＰＸＬ１，ＰＸＬ２の画素トランジスタ１０（本発明の第１のスイッチング素子の一例）のソースは、ソース線ＳＬに接続されている。１行目の画素ＰＸＬ１の画素トランジスタ１０のゲートは、第１のゲート線ＧＬ１に接続され、２行目の画素ＰＸＬ２の画素トランジスタ１０のゲートは、第２のゲート線ＧＬ２に接続されている。
【００１２】
また、ソース信号Ｓｉｇ（表示信号）をソース線ＳＬに供給するソースドライバ１４が設けられている。ソース信号Ｓｉｇは、一定周期（例えば、一水平周期）で基準電位に対して極性が反転するようになっている。ソースドライバ１４とソース線ＳＬとの間には、Ｎチャネル型ＴＦＴからなる水平スイッチング素子ＳＷＨが接続されており、水平スイッチング素子ＳＷＨが制御信号に応じてオンすると、ソースドライバ１４からソース線ＳＬへソース信号Ｓｉｇを供給することができるようになっている。
【００１３】
また、ゲート信号を第１のゲート線ＧＬ１，第２のゲート線ＧＬ２に供給するゲートドライバ１５が設けられている。ゲートドライバ１５には、画素トランジスタ１０をオンさせるための高レベル（例えば８Ｖ）のゲート信号と、画素トランジスタ１０をオフさせるための低レベル（例えば−４Ｖ）のゲート信号を発生するためＤＣ−ＤＣコンバータ（不図示）が設けられている。
【００１４】
ソース線ＳＬと共通電極ＣＬの間には、Ｎチャネル型ＴＦＴからなるスイッチング素子ＳＷＳが接続されている。このスイッチング素子ＳＷＳは、電源オフ時には制御信号ＤＳＧに応じてオンし、ソース線ＳＬを共通電極ＣＬと短絡するために用いられる。
【００１５】
また、通常動作時に共通電極ＣＬに共通電極信号を供給するための共通電極ドライバ１６が設けられている。共通電極信号は、例えば２Ｖの直流電位である。
【００１６】
また、各保持容量線ＳＣに高レベルの電位ＶＣＯＭＨ（例えば、４Ｖ）と低レベルの電位ＶＣＯＭＬ（例えば０Ｖ）を１フレーム期間毎に交互に供給するように駆動を行う保持容量線駆動回路２０が設けられている。保持容量線駆動回路２０は、高レベルの電位ＶＣＯＭＨを出力する第１の保持容量ドライバ２１Ｈと、低レベルの電位ＶＣＯＭＬを出力する第２の保持容量ドライバ２１Ｌ、第１の極性スイッチング素子ＳＷ１、第２の極性スイッチング素子ＳＷ２を有している。
【００１７】
第１の極性スイッチング素子ＳＷ１は、極性選択信号ＰＯＬに応じてスイッチングし、第１の保持容量ドライバ２１Ｈからの高レベルの電位ＶＣＯＭＨと第２の保持容量ドライバ２１Ｌからの低レベルの電位ＶＣＯＭＬとを第１の保持容量線ＳＣ１に交互に出力する。第２の極性スイッチング素子ＳＷ２は、極性選択信号＊ＰＯＬ（極性選択信号ＰＯＬの反転信号）に応じて、第１の極性スイッチング素子ＳＷ１と相補的にスイッチングし、第１の保持容量ドライバ２１Ｈからの高レベルの電位ＶＣＯＭＨと第２の保持容量ドライバ２１Ｌからの低レベルの電位ＶＣＯＭＬとを第２の保持容量線ＳＣ２に交互に出力する。
【００１８】
これにより、隣接する第１の保持容量線ＳＣ１と第２の保持容量線ＳＣ２は、互いに逆極性（一方が高レベルで他方が低レベル）になるように駆動される。
【００１９】
図３に、ゲートラッチ方式を用いた保持容量線駆動回路２０の具体的な構成を示す。
ここでは、第１の保持容量線ＳＣ１を駆動する回路部分だけを示している。また、図４にこの回路部分の動作タイミング図を示す。この回路は、第１のラッチ回路１０１、第２のラッチ回路１０２、第１の極性スイッチング素子ＳＷ１を有している。第１の極性スイッチング素子ＳＷ１は、第２のラッチ回路１０２の出力がゲートに印加されたＰチャネル型ＴＦＴ１０３及びＮチャネル型ＴＦＴ１０４で形成されている。Ｐチャネル型ＴＦＴ１０３のソースには高レベルの電位ＶＣＯＭＨが印加され、Ｎチャネル型ＴＦＴ１０４のソースには低レベルの電位ＶＣＯＭＬが印加されている。また、Ｐチャネル型ＴＦＴ１０３及びＮチャネル型ＴＦＴ１０４のドレインは第１の保持容量線ＳＣ１に接続されている。
【００２０】
第１のラッチ回路１０１は、ゲートドライバ１５から第１のゲート線ＧＬ１に出力されるゲート信号の立ち上がり（即ち、低レベルから高レベルへの変化）に応じて、極性選択信号ＰＯＬをラッチする。第２のラッチ回路１０２は、タイミング制御信号ＴＧの立ち上がりに応じて、第１のラッチ回路１０１によって保持された極性選択信号ＰＯＬをラッチする。タイミング制御信号ＴＧは、ゲート信号が低レベルに立ち下がった後に、立ち上がるように調整されている。
【００２１】
したがって、タイミング制御信号ＴＧの立ち上がりに応じて、第２のラッチ回路１０２の出力は更新され、その出力が高レベルのときはＮチャネル型ＴＦＴ１０４がオンして第１の保持容量線ＳＣ１に低レベルの電位ＶＣＯＭＬが供給され、第２のラッチ回路１０２の出力が低レベルのときはＰチャネル型ＴＦＴ１０３がオンして第１の保持容量線ＳＣ１に高レベルの電位ＶＣＯＭＨが供給されるようになっている。
【００２２】
尚、第２の保持容量線ＳＣ２を駆動する回路部分も同様に構成されるが、第１のラッチ回路１０１は、ゲートドライバ１５から第２のゲート線ＧＬ２に出力されるゲート信号の立ち上がりに応じて、反転された極性選択信号＊ＰＯＬをラッチする。
【００２３】
また、ソースドライバ１４、ゲートドライバ１５、共通電極ドライバ１６、保持容量線駆動回路２０には、電源３０から電源電位が供給される。そして、電源オン時に、ソースドライバ１４、ゲートドライバ１５、ＤＣ−ＤＣコンバータ、共通電極ドライバ１６、スイッチング素子ＳＷＳ、水平スイッチング素子ＳＷＨ、保持容量線駆動回路２０、電源３０等の動作をシーケンス制御するシーケンス制御回路４０が設けられている。シーケンス制御回路４０は、この液晶表示装置の電源をオンするための信号、例えば、電源オンコマンドを検出すると、シーケンス制御を開始するように構成されている。
【００２４】
上述の液晶表示装置の通常動作時における書き込み動作は以下の通りである。ここでは、１行目の画素ＰＸＬ１への書き込みについて説明する。ここで、書き込み時には、スイッチング素子ＳＷＳはオフし、水平スイッチング素子ＳＷＨはオンしている。まず、ゲートドライバ１５から高レベルのゲート信号が第１のゲート線ＧＬ１に一水平期間出力されると、それに応じて画素トランジスタ１０がオンする。このとき、スイッチング素子ＳＷＳはオフし、水平スイッチング素子ＳＷＨはオンしている。そして、ソースドライバ１４からソース線ＳＬにソース信号Ｓｉｇが出力されると、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素ＰＸＬ１に書き込まれる（画素書き込み）。即ち、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素電極１１に印加され保持容量１３によって保持される。
【００２５】
その後、ゲート信号が低レベルに立ち下がると、保持容量線駆動回路２０の第１の極性スイッチング素子ＳＷ１が切り換えられ、第１の保持容量線ＳＣ１の電位が変化する。即ち、第１の保持容量線ＳＣ１の電位は、高レベルの電位ＶＣＯＭＨから低レベルの電位ＶＣＯＭＬに、又は低レベルＶＣＯＭＬから高レベルＶＣＯＭＨに変化する。すると、保持容量１３の容量カップリングにより、画素電極１１の電位は、画素書き込みされた電位から正又は負の方向に変化する。例えば、第１の保持容量線ＳＣ１の電位は、高レベルの電位ＶＣＯＭＨから低レベルの電位ＶＣＯＭＬに変化したとすると、画素電極１１の電位は、負の方向に変化する。そして、画素電極１１に保持された電位に応じて液晶１２の光学的制御が行われ、表示が行われる。このような保持容量線駆動方式によれば、画素電極１１の電位変化の分だけ、ソース信号Ｓｉｇのダイナミックレンジを小さくすることができるため、低消費電力駆動が可能である。
【００２６】
本発明の特徴は、シーケンス制御回路４０による電源立ち上げ時のシーケンス制御にあり、以下、これについて図５のタイミング図と、図６の回路図を参照して説明する。なお、図６は、電源立ち上げ時のシーケンス制御を説明する回路図であるが、その回路構成は、図１に示したものと同様である。
【００２７】
まず、液晶表示装置は電源立ち上げ前は、スリープ状態であり、電源３０等はオフ状態になっているものとする。この状態において液晶表示装置の電源をオンするための信号として、例えば、電源立ち上げコマンド（ＳＬＰＯＵＴコマンド）が検出されると、その後の垂直同期信号Ｖｓｙｎｃに同期して、まずゲートドライバ１５を起動させるためにＤＣ−ＤＣコンバータを起動する。これにより、画素トランジスタ１０をオンさせるための高レベルのゲート信号と、画素トランジスタ１０をオフさせるための低レベルのゲート信号を作成するための正及び負の電源電位が発生され、ゲートドライバ１５はゲートスキャン動作可能な状態になる。
【００２８】
その後、次に到来する垂直同期信号Ｖｓｙｎｃに同期して、即ち、その次のフレーム期間に入ると、ゲートドライバ１５はゲートスキャン動作を開始し、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２・・・に順次ゲート信号を供給する。これにより、ゲート信号の立ち上がりに基づいて、極性選択信号ＰＯＬが第１のラッチ回路１０１にラッチされる。第１のラッチ回路１０１にラッチされた極性選択信号ＰＯＬは、タイミング信号ＴＧに応じて第２のラッチ回路１０２にラッチされる。こうして、第１の極性スイッチング素子ＳＷ１のスイッチング状態が決定され、同様にして、第２の極性スイッチング素子ＳＷ２のスイッチング状態も決定される。また、このフレーム期間に入ると、制御信号ＤＳＧが高レベルになり、スイッチング素子ＳＷＳがオンすることでソース線ＳＬと共通電極ＣＬが短絡される。
【００２９】
そして、次に到来する垂直同期信号Ｖｓｙｎｃに同期して、即ち、その次のフレーム期間に入ると、ソースドライバ１４、共通電極ドライバ１６、及び保持容量線駆動回路２０の第１の保持容量ドライバ２１Ｈ及び第２の保持容量ドライバ２１Ｌに対して、電源３０から電源電位が供給される。これにより、第１の保持容量ドライバ２１Ｈから高レベルの電位ＶＣＯＭＨ（例えば、４Ｖ）及び低レベルの電位ＶＣＯＭＬ（例えば、０Ｖ）が発生する。このとき、第１及び第２の極性スイッチング素子ＳＷ１，ＳＷ２のスイッチング状態は既に決定されているので、第１及び第２の極性スイッチング素子ＳＷ１，ＳＷ２のスイッチング状態に応じて、第１及び第２の保持容量線ＳＣ１，ＳＣ２の電位も決定されることになる。
【００３０】
また、図７に示すように、第１の保持容量線ＳＣ１の一端に接続された第１の極性スイッチング素子ＳＷ１に加えて、同じ構成を有するもう１つの極性スイッチング素子ＳＷ１Ｂを第１の保持容量線ＳＣ１の他端に接続して、保持容量線駆動回路２０の駆動能力を向上させることがある。このような回路構成の場合に、２つの極性スイッチング素子ＳＷ１，ＳＷ１Ｂのスイッチング状態が決定された後に、保持容量線駆動回路２０の第１の保持容量ドライバ２１Ｈ及び第２の保持容量ドライバ２１Ｌに対して、電源３０から電源電位が供給されるので、高レベルの電位ＶＣＯＭＨ及び低レベルの電位ＶＣＯＭＬの間でショートが起こることが防止される。
【００３１】
その後、次に到来する垂直同期信号Ｖｓｙｎｃに同期して、即ち、その次のフレーム期間において、オフ表示、例えば黒表示に対応した電位を各画素ＰＸＬ１に書き込む。即ちオフ書き込みを行う。他の画素に対しても同様である。このオフ書き込みの動作は、前述した通常動作時の書き込み動作と基本的には同じである。尚、このオフ書き込みは必要に応じて行われるものであり、省略されてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態による液晶表示装置を示す回路図である。
【図２】本発明の実施形態による液晶表示装置の画素の配置図である。
【図３】本発明の実施形態による液晶表示装置の保持容量線駆動回路の具体的な構成を示す図である。
【図４】本発明の実施形態による液晶表示装置の保持容量線駆動回路の動作タイミング図である。
【図５】本発明の実施形態による液晶表示装置の電源立ち上げ時のシーケンスを説明するタイミング図である。
【図６】本発明の実施形態による液晶表示装置を示す回路図である。
【図７】本発明の実施形態による液晶表示装置の保持容量線駆動回路の構成を示す図である。
【符号の説明】
【００３３】
１０  画素トランジスタ        １１  画素電極
１２  液晶                    １３  保持容量
１４  ソースドライバ          １５  ゲートドライバ
１６  共通電極ドライバ        ２０  保持容量線駆動回路
２１Ｈ  第１の保持容量ドライバ
２１Ｌ  第２の保持容量ドライバ
３０  電源                    ４０  シーケンス制御回路
１０１  第１のラッチ回路      １０２  第２のラッチ回路
１０３  Ｐチャネル型ＴＦＴ    １０４  Ｎチャネル型ＴＦＴ
ＣＬ  共通電極                ＳＬ  ソース線
ＰＸＬ１，ＰＸＬ２，ＰＸＬ３，ＰＸＬ４・・・  画素
ＧＬ１，ＧＬ２  ゲート線      ＳＣ１，ＳＣ２  保持容量線
ＳＷＳ  スイッチング素子      ＳＷＨ  水平スイッチング素子
ＳＷ１  第１の極性スイッチング素子
ＳＷ１Ｂ  極性スイッチング素子
ＳＷ２  第２の極性スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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