(57)【要約】【課題】  高信頼性に向けたテスト時間の短縮化が可能な不揮発性半導体記憶装置を提供する。【解決手段】  書き込み用の列電圧発生回路２０から列選択回路１３，１４に書き込み動作時の選択列電圧を供給する複数の電圧供給路２９、各電圧供給路に外部から電圧印加可能な外部電圧印加端子２４、列電圧発生回路と外部電圧印加端子を分離してその一方から供給される電圧を選択して各電圧供給路に供給する第１スイッチ回路２２、及び、列電圧発生回路または外部電圧印加端子と各電圧供給路を個別に接続する第２スイッチ回路２３を備え、列選択回路が、テストモード時に１または複数のメモリセルブロック１１に対して、通常の書き込み動作時に同時に選択される列数より多いテスト用選択列を電圧供給路毎に区分して選択し、各テスト用選択列に接続するメモリセル端子に対応する電圧供給路を経由して電圧降下したテスト用の選択列電圧を印加可能に構成される。【選択図】        図１
2009004005.tif 000002
【特許請求の範囲】
【請求項１】
第１端子、第２端子、及び、前記第１端子と前記第２端子間の導通を制御する制御端子を備え、前記各端子への動作モード別の電圧印加によって電気的にデータの読み出し動作、書き込み動作及び消去動作が可能な不揮発性のメモリセルを行及び列方向に複数配列してなるメモリセルブロックを複数配置してなるブロック群と、
前記メモリセルブロックの１つにおいて、列単位で１または複数列の前記メモリセルを選択して、選択された選択列の前記メモリセルの前記第１端子に対して前記動作モードに応じた選択列電圧を印加し、選択されていない非選択列の前記メモリセルの前記第１端子に対して前記動作モードに応じた非選択列電圧を印加するか、或いは、電圧非印加状態とする列選択回路と、
前記メモリセルブロックの１つにおいて、行単位で１または複数行の前記メモリセルを選択して、選択された選択行の前記メモリセルの前記制御端子に対して前記動作モードに応じた選択行電圧を印加し、選択されていない非選択行の前記メモリセルの前記制御端子に対して前記動作モードに応じた非選択行電圧を印加し、テスト用に全ての行の前記メモリセルの前記制御端子に対して前記非選択列電圧またはテスト用の非選択行電圧を印加する行選択回路と、
前記書き込み動作時の前記選択列電圧を発生して前記列選択回路に供給する書き込み列電圧発生回路と、
前記動作モードに応じた前記選択行電圧を発生して前記行選択回路に供給する選択行電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、
前記書き込み列電圧発生回路から前記列選択回路に前記書き込み動作時の前記選択列電圧を供給する複数の電圧供給路と、
前記複数の電圧供給路にテスト用の外部電圧を印加可能な外部電圧印加端子と、
前記書き込み列電圧発生回路と前記外部電圧印加端子を分離して、前記書き込み列電圧発生回路と前記外部電圧印加端子の何れか一方から供給される電圧を選択して前記複数の電圧供給路に供給する第１スイッチ回路と、
前記書き込み列電圧発生回路と前記外部電圧印加端子の前記第１スイッチ回路によって選択された方と前記複数の電圧供給路を個別に接続する第２スイッチ回路と、を備え、
前記列選択回路が、所定のテストモードにおいて、１または複数の前記メモリセルブロックに対して、通常の前記書き込み動作時に同時に選択される選択列の数より多いテスト用の選択列を選択し、選択した前記テスト用の選択列を前記電圧供給路毎に区分して、区分した個々の前記テスト用の選択列の前記メモリセルの前記第１端子に、前記外部電圧印加端子から印加された前記テスト用の外部電圧から対応する前記電圧供給路を経由して電圧降下したテスト用の前記選択列電圧を印加可能に構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記外部電圧印加端子が複数設けられ、
前記第１スイッチ回路によって、前記書き込み列電圧発生回路と前記複数の外部電圧印加端子の夫々が各別に分離され、
前記第２スイッチ回路によって、前記電圧供給路の夫々が対応する前記複数の外部電圧印加端子の何れか１つと接続可能に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記所定のテストモードにおいて、前記列選択回路によって選択された前記選択列に印加される電圧降下したテスト用の前記選択列電圧を測定するためのテスト用電圧測定端子と、
前記テスト用電圧測定端子を、前記電圧供給路毎に各別に、前記電圧供給路の前記列選択回路側の端部と前記所定のテストモードにおいて選択した前記選択列の何れか１つの間の特定ノードに接続する第３スイッチ回路と、を備えていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１スイッチ回路がダイオード回路で構成され、
前記書き込み列電圧発生回路が前記ダイオード回路のアノード側に接続し、前記外部電圧印加端子と前記第２スイッチ回路の一方端が前記ダイオード回路のカソード側に接続していることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択行電圧発生回路が、前記所定のテストモードにおいて、前記テスト用の非選択行電圧として、消去動作時に選択行電圧として印加する負電圧より絶対値で低電圧の負電圧を発生し、
前記行選択回路が、前記選択行電圧発生回路から供給される前記テスト用の負電圧の非選択行電圧を、選択された前記メモリセルブロックの全ての行の前記メモリセルの前記制御端子に印加することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
請求項３に記載の不揮発性半導体記憶装置に対する書き込み動作に伴うメモリセルのデータ劣化を評価するためのテスト方法であって、
前記不揮発性半導体記憶装置を前記所定のテストモードに設定し、
前記行選択回路が、テスト対象の１または複数の前記メモリセルブロックに対して、全ての行の前記メモリセルの前記制御端子に所定の非選択行電圧を印加するように、
前記列選択回路が、テスト対象の１または複数の前記メモリセルブロックに対して、通常の前記書き込み動作時に同時に選択される選択列の数より多いテスト用の選択列を選択するように、
前記第１スイッチ回路と前記第２スイッチ回路が、前記外部電圧印加端子から供給される電圧を選択して前記複数の電圧供給路に供給するように、且つ、
前記第３スイッチ回路が、前記テスト用電圧測定端子と前記電圧供給路の１つの前記特定ノードが接続するように、夫々制御し、
前記外部電圧印加端子に電圧を印加して、前記テスト用電圧測定端子に出力される前記特定ノードの電圧を測定し、前記特定ノードの電圧から得られるテスト用の前記選択列電圧が所定値となるように、前記外部電圧印加端子に印加する電圧値を、規定の電圧範囲内において制御することを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項７】
前記外部電圧印加端子に電圧を印加する前に、前記テスト用の前記選択列電圧の前記所定値を測定する工程を備え、
前記所定値を測定する工程において、
前記不揮発性半導体記憶装置を前記所定のテストモードに設定し、
前記行選択回路が、テスト対象の前記メモリセルブロックの１つに対して、全ての行の前記メモリセルに所定の非選択行電圧を印加するように、
前記列選択回路が、テスト対象の前記メモリセルブロックの１つに対して、テスト用の１つの選択列を選択するように、
前記第１スイッチ回路と前記第２スイッチ回路が、前記書き込み列電圧発生回路から供給される電圧を選択して前記１つの選択列と接続する前記電圧供給路に供給するように、且つ、
前記第３スイッチ回路が、前記１つの選択列と接続する前記電圧供給路の前記特定ノードと前記テスト用電圧測定端子が接続するように、夫々制御し、
前記テスト用電圧測定端子に出力される前記特定ノードの電圧を測定し、前記所定値とすることを特徴とする請求項６に記載の不揮発性半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びそのテスト方法に関し、より詳細には、フラッシュメモリ等の動作モード別の電圧印加によって電気的にデータの読み出し、書き込み及び消去動作が可能な不揮発性メモリセルを備えた不揮発性半導体記憶装置のテスト容易化技術に関する。
【背景技術】
【０００２】
動作モード別の電圧印加によって電気的にデータの読み出し、書き込み及び消去動作が可能な不揮発性メモリセルを備えた不揮発性半導体記憶装置の代表的なものとしてフラッシュメモリがある。
【０００３】
ここで、一般的なフラッシュメモリにおける書き込み、消去、読み出しの各メモリ動作について、図１０〜図１２を参照して簡単に説明しておく。図１０〜図１２は、単体のフラッシュメモリセルへの書き込み、消去、読み出しの各メモリ動作時における各端子（制御ゲート１、ドレイン２、ソース３）に対する電圧印加条件と、フローティングゲート５と各端子１〜３間での電子（負電荷）の流れを、模式的に示している。尚、以下の説明では、フラッシュメモリセルは、基板４上に形成されたドレイン２とソース３間のチャネル領域上に、トンネル酸化膜６を介してフローティングゲート５が形成され、フローティングゲート５上に、絶縁膜７を介して制御ゲート１が形成された、所謂スタックゲート型のフラッシュメモリセルを想定している。
【０００４】
当業者に良く知られているように、フラッシュメモリは書き込み動作によりフローティングゲート５中に蓄積される負電荷量（電子の蓄積量）を増大させることで閾値電圧を所定値より高くしてデータの書き込みを行い、消去動作によりフローティングゲート５中に蓄積される負の電荷量を減少させることで閾値電圧を所定値より低くしてデータの消去を行うことによって、データの記憶を実現している。
【０００５】
書き込み動作では、図１０に示すように、ソース３に０Ｖ、ドレイン２に例えば５Ｖの正電圧、制御ゲート１に例えば１２Ｖの正電圧を印加する。これにより、ソース・ドレイン間に電流を流すことで発生するホットエレクトロンがフローティングゲート５に注入される。この結果、メモリセルの閾値電圧が高くなる。
【０００６】
また、消去動作では、図１１に示すように、ソース３とフローティングゲート５間のトンネル酸化膜６に流れるトンネル電流を利用する。消去動作では、ソース３に約６Ｖ、コントロールゲートに約−８Ｖの電圧を印加する。ドレイン２は、オープン状態（電圧非印加の高インピーダンス状態）にする。この時、フローティングゲート５・ソース３間の非常に高い電界により、トンネル酸化膜６にＦＮ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）電流が流れる。これにより、フローティングゲート６に蓄積されている電子はソース３へ引き抜かれる。消去動作により、書き込み状態のフラッシュメモリセルの閾値電圧が低くなる。
【０００７】
また、読み出し動作では、図１２に示すように、センスアンプ等の比較回路（図示せず）を用いて、メモリセルの閾値電圧に応じてドレイン・ソース間を流れる電流Ｉｄｓと、消去状態の閾値電圧と書き込み状態の閾値電圧の中間的な閾値電圧に対応する基準電流（図示せず）とを、大小比較することで実現している。図１２（ａ）では、フローティングゲート５に電子が注入されていないため、閾値電圧が低い消去状態でのメモリセル電流Ｉｄｓを示しており、データ“１”を表しているものとする。図１２（ｂ）では、フローティングゲート５に電子が注入されているため、閾値電圧が高い書き込み状態でのメモリセル電流Ｉｄｓを示しており、データ“０” を表しているものとする。
【０００８】
以上、図１０〜図１２を参照して説明したように、書き込み、消去、読み出しの各メモリ動作で、各端子への電圧印加条件が異なる。図１３に、各メモリ動作における各端子への電圧印加条件を一覧にして示す。
【０００９】
ＮＯＲ型フラッシュメモリにおけるメモリセルブロックの構成例を図１４に示す。図１４に示すように、メモリセルブロック１１は、フラッシュメモリセルを行及び列方向にマトリクス状に複数配列し、同一行に配列された複数のメモリセルの各制御ゲートを行方向に延伸する共通のワードＷＬ線に接続し、同一列に配列された複数のメモリセルの各ドレインを列方向に延伸する共通のビット線ＢＬに接続し、複数のメモリセルの各ソースを共通のソース線ＳＬに接続して構成される。ここで、メモリセルの各端子への電圧印加を、夫々ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬを介して行うように構成されている。尚、図１３では、各ワードＷＬ線、各ビット線ＢＬ、及び、ソース線に印加している電圧値は、書き込み動作時の一例を示しており、後述する書き込みドレインディスターブ現象の説明で使用する。
【００１０】
また、図１４に示すメモリセルブロック１１の構成例では、１つのブロック内の全メモリセルのソースが共通のソース線ＳＬに接続されているが、これは、メモリセルブロック１１の面積の増加を抑制することを１つの目的としており、従って、上記消去動作はメモリセルブロック単位で一括して行われる。また、上記ＦＮ電流による消去動作は消去動作に要する時間が長いため、消去動作をメモリセルブロック単位で一括して行うことで、メモリセル当たりの消去時間を短くできる。
【００１１】
更に、複数のメモリセルブロック１１をプレーンと呼ばれる単位で纏めることで、メモリセルブロック１１の配置の自由度を増加させたり、１つのプレーン内で書き込み若しくは消去動作を実行しながら別のプレーン内のデータを同時に読み出すことができる機能を持たせたりすることも一般的となっている。
【００１２】
フラッシュメモリのデータ書き換えは消去単位となるメモリセルブロック毎に一括して消去を行った後で、必要なメモリセルに新たなデータを書き込むという一連の動作である。この書き込み動作時には、図１４に示すように、書き込み対象のメモリセル８以外にも同じビット線上の非選択メモリセル９のドレインにも高電圧ストレスが印加される。この高電圧ストレスによりドレインディスターブと呼ばれるメモリセルの閾値電圧を低下させる現象が発生することがある。ドレインディスターブによって閾値電圧が低下するメモリセルは不良セルとして出荷前に冗長メモリセルと置き換える必要がある。従って、ドレインディスターブに対する耐久テストがウェハテストにおいて行われる。具体的にはドレインディスターブに相当する高電圧ストレスを各メモリセルのドレインに対して与え、ストレス前後でのメモリセルの閾値電圧変動を確認することで行われる。ドレインディスターブのストレスを正確にテストする手法として、下記の特許文献１に開示されているテスト方法等が知られている。
【００１３】
またドレインディスターブテストは、メモリ容量の大容量化に伴い、複数のビット線に対して一括して高電圧ストレスを印加するテスト方法も一般に行われており、例えば、下記の特許文献２に開示されているテスト方法等が知られている。一括して高電圧ストレスを印加する場合、通常は外部電圧印加端子（ＶＰＰ端子）から電圧を与える。この場合、外部電圧印加端子からメモリセルに至るまでの電圧印加経路に電流が流れることによる当該電圧印加経路上での電圧降下によるドレイン電圧の低下が問題となるため、実際はこの電圧降下を加味した電圧を外部より印加する必要が生じる。ここで上記電流経路を流れる電流は、ドレイン電圧を印加されているメモリセルのオフリークが主である。フラッシュメモリ等のフローティングゲートを有するメモリセルでは、制御ゲートを０Ｖに固定していてもドレイン領域とフローティングゲート間のカップリング容量によりドレイン電圧を印加するとフローティングゲート電極の電位が持ち上げられるため、ドレイン・ソース間の電流は通常のトランジスタより大きなものとなるため、上述のような外部印加電圧を高くする等の配慮が必要となる。
【００１４】
【特許文献１】特開平２０００−１７４１４６号公報
【特許文献２】特開平２００４−２２０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、不揮発性半導体記憶装置の大容量化を背景にメモリセルの微細化が進むにつれ、メモリセルのオフリーク電流が増加している。メモリセルのオフリーク電流は、現行世代の製造プロセスにおいても問題となりつつあり、上述のように外部から印加するストレス電圧はリーク電流を考慮する必要があるが、今後微細化が進むと確実に問題となり適切な対応が望まれる。
【００１６】
また、微細化によりメタル配線のシート抵抗も増加傾向にあり上述の電圧印加経路全体の抵抗値も前世代に比べ大きくなっている。これらからメモリセルに所望の高電圧ストレスを与えるには外部から従来の製造プロセスのものより、より高電圧を供給する必要が生じる。しかし、一方で微細化によりトランジスタやメモリセルの耐圧も下がることから、外部から印加するストレス電圧を高電圧化することが困難となる。
【００１７】
以下、上述した制限から今後のプロセス世代では一括して高電圧ストレスを印加できるビット線本数を減らす必要が生じてテスト時間が増加する傾向にあることを、図１５を参照して説明する。図１５は、外部電圧印加端子（ＶＰＰ端子）に印加する外部ストレス電圧と、選択ビット線電圧（ドレインディスターブの対象となるメモリセルのドレイン電圧）の関係を、高電圧ストレスを印加するビット線本数の３通りについて、模式的に示している。図１５では、ＶＰＰ端子からの外部入力電圧がトランジスタの耐圧を超えて印加されても、電圧印加経路のＶＰＰ端子側端部での実効的な電圧が当該トランジスタの耐圧で制限されるため、外部入力電圧が当該耐圧以下で、外部入力電圧と選択ビット線電圧が比例関係で表され、外部入力電圧が当該耐圧を超過しても、選択ビット線電圧は外部入力電圧が当該耐圧時の電圧値のまま固定される。図１５では、４つのメモリセルブロックの全ビット線を選択して一括で高電圧ストレスを印加した場合、外部入力電圧が当該耐圧を超え、所望の高電圧ストレス（例えば、５Ｖ）をメモリセルに印加できないため、高電圧ストレスを同時に印加するビット線本数を最大２つのメモリセルブロックずつまでに制限しなければならず、テスト時間が４ブロック一括の場合と比べ２倍のテスト時間が掛かることになる。このテスト時間増大の問題は大容量化するほど顕著になる。尚、図１５では、高電圧ストレスを印加するビット線本数が通常の書き込み動作時の最大数（例えば、８または１６）場合には、外部入力電圧が当該耐圧未満で、所望の高電圧ストレスがメモリセルのドレインに印加できることを参考に示している。
【００１８】
更に、電圧印加経路の電圧降下の要因となるメモリセルのオフリーク電流は微細化が進むにつれて増加するだけでなく、そのばらつきも大きくなっている。リーク電流が想定以上に大きい場合に複数のメモリセルに一括してストレスを与えると、メモリセルに掛かるストレスが不十分なものとなり不良セルの検出ができなくなる危険性も発生する。
【００１９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、高信頼性に向けたテスト回路を備え、そのテスト時間の短縮化が可能な不揮発性半導体記憶装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１端子、第２端子、及び、前記第１端子と前記第２端子間の導通を制御する制御端子を備え、前記各端子への動作モード別の電圧印加によって電気的にデータの読み出し動作、書き込み動作及び消去動作が可能な不揮発性のメモリセルを行及び列方向に複数配列してなるメモリセルブロックを複数配置してなるブロック群と、前記メモリセルブロックの１つにおいて、列単位で１または複数列の前記メモリセルを選択して、選択された選択列の前記メモリセルの前記第１端子に対して前記動作モードに応じた選択列電圧を印加し、選択されていない非選択列の前記メモリセルの前記第１端子に対して前記動作モードに応じた非選択列電圧を印加するか、或いは、電圧非印加状態とする列選択回路と、前記メモリセルブロックの１つにおいて、行単位で１または複数行の前記メモリセルを選択して、選択された選択行の前記メモリセルの前記制御端子に対して前記動作モードに応じた選択行電圧を印加し、選択されていない非選択行の前記メモリセルの前記制御端子に対して前記動作モードに応じた非選択行電圧を印加し、テスト用に全ての行の前記メモリセルの前記制御端子に対して前記非選択列電圧またはテスト用の非選択行電圧を印加する行選択回路と、前記書き込み動作時の前記選択列電圧を発生して前記列選択回路に供給する書き込み列電圧発生回路と、前記動作モードに応じた前記選択行電圧を発生して前記行選択回路に供給する選択行電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、
前記書き込み列電圧発生回路から前記列選択回路に前記書き込み動作時の前記選択列電圧を供給する複数の電圧供給路と、前記複数の電圧供給路にテスト用の外部電圧を印加可能な外部電圧印加端子と、前記書き込み列電圧発生回路と前記外部電圧印加端子を分離して、前記書き込み列電圧発生回路と前記外部電圧印加端子の何れか一方から供給される電圧を選択して前記複数の電圧供給路に供給する第１スイッチ回路と、前記書き込み列電圧発生回路と前記外部電圧印加端子の前記第１スイッチ回路によって選択された方と前記複数の電圧供給路を個別に接続する第２スイッチ回路と、を備え、
前記列選択回路が、所定のテストモードにおいて、１または複数の前記メモリセルブロックに対して、通常の前記書き込み動作時に同時に選択される選択列の数より多いテスト用の選択列を選択し、選択した前記テスト用の選択列を前記電圧供給路毎に区分して、区分した個々の前記テスト用の選択列の前記メモリセルの前記第１端子に、前記外部電圧印加端子から印加された前記テスト用の外部電圧から対応する前記電圧供給路を経由して電圧降下したテスト用の前記選択列電圧を印加可能に構成されていることを第１の特徴とする。
【００２１】
上記第１の特徴の不揮発性半導体記憶装置によれば、テスト用の選択列を電圧供給路毎に区分して割り当て、区分した個々のテスト用の選択列のメモリセルの第１端子（フラッシュメモリセルではドレインに相当）に対して、外部電圧印加端子に印加されたテスト用の外部電圧から対応する個々の電圧供給路を経由して電圧降下したテスト用の選択列電圧を印加できるため、１つの電圧供給路当たりの選択列のメモリセル（第１及び第２端子間）に流れるオフリーク電流の合計値は、全ての選択列のメモリセルに流れるオフリーク電流の合計値より少なくとも半減するので、１つの電圧供給路当たりの電圧降下量が少なくとも半減するため、外部電圧印加端子から印加するテスト用の外部電圧の低電圧化が図れる。この結果、同時にテスト用の選択列電圧を印加できる選択列数を増加することができ、テスト用の選択列電圧を印加して書き込み動作時の非選択メモリセルに生じるデータ劣化（ドレインディスターブ）のテストに要する時間の短縮が可能となる。
【００２２】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記外部電圧印加端子が複数設けられ、前記第１スイッチ回路によって、前記書き込み列電圧発生回路と前記複数の外部電圧印加端子の夫々が各別に分離され、前記第２スイッチ回路によって、前記電圧供給路の夫々が対応する前記複数の外部電圧印加端子の何れか１つと接続可能に構成されていることを第２の特徴とする。
【００２３】
上記第２の特徴の不揮発性半導体記憶装置によれば、外部電圧印加端子が複数設けてあるので、外部電圧印加端子毎の選択列のメモリセルのオフリーク電流の合計値にばらつきがあっても、外部電圧印加端子毎に、テスト用の選択列電圧が所望の電圧値になるように個別に調整でき、より高精度な書き込み動作時の非選択メモリセルのデータ劣化（ドレインディスターブ）のテストが可能となる。
【００２４】
本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記所定のテストモードにおいて、前記列選択回路によって選択された前記選択列に印加される電圧降下したテスト用の前記選択列電圧を測定するためのテスト用電圧測定端子と、前記テスト用電圧測定端子を、前記電圧供給路毎に各別に、前記電圧供給路の前記列選択回路側の端部と前記所定のテストモードにおいて選択した前記選択列の何れか１つの間の特定ノードに接続する第３スイッチ回路と、を備えていることを第３の特徴とする。
【００２５】
上記第３の特徴の不揮発性半導体記憶装置によれば、第３スイッチ回路によって選択された特定ノードの電圧を外部から測定可能となるため、電圧供給路毎に、外部電圧印加端子に印加するテスト用の外部電圧から特定ノードまでの電圧供給路の電圧降下量が測定できるため、所望の選択列電圧を得るために必要なテスト用の外部電圧を、実際に選択列電圧を印加するメモリセルブロックにおいて実際に検証することが可能となり、より高精度な書き込み動作時の非選択メモリセルのデータ劣化（ドレインディスターブ）のテストが可能となる。
【００２６】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第１スイッチ回路がダイオード回路で構成され、前記書き込み列電圧発生回路が前記ダイオード回路のアノード側に接続し、前記外部電圧印加端子と前記第２スイッチ回路の一方端が前記ダイオード回路のカソード側に接続していることを第４の特徴とする。
【００２７】
上記第４の特徴の不揮発性半導体記憶装置によれば、外部電圧印加端子にテスト用の外部電圧が印加されない場合には、自動的に書き込み列電圧発生回路から供給される電圧を選択し、外部電圧印加端子に書き込み列電圧発生回路の出力電圧以上のテスト用の外部電圧が印加された場合には、自動的に外部電圧印加端子から供給される電圧を選択する第１スイッチ回路が簡単な回路構成で実現できる。
【００２８】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記選択行電圧発生回路が、前記所定のテストモードにおいて、前記テスト用の非選択行電圧として、消去動作時に選択行電圧として印加する負電圧より絶対値で低電圧の負電圧を発生し、前記行選択回路が、前記選択行電圧発生回路から供給される前記テスト用の負電圧の非選択行電圧を、選択された前記メモリセルブロックの全ての行の前記メモリセルの前記制御端子に印加することを第５の特徴とする。
【００２９】
上記第５の特徴の不揮発性半導体記憶装置によれば、外部電圧印加端子から印加するテスト用の外部電圧の電圧値を上昇させることなく、同じ選択列電圧に対してドレインディスターブの原因となるテスト対象のメモリセルの制御端子（フラッシュメモリセルでは制御ゲートに相当）と第１端子（フラッシュメモリセルではドレインに相当）間の電圧差を大きくでき、これにより書き込み動作時の非選択メモリセルのデータ劣化現象（ドレインディスターブ現象）が加速されるため、当該データ劣化現象に弱いメモリセルを効率的に発見可能となる。更に、メモリセルの制御端子の電圧が低下してメモリセルの第１及び第２端子間のオフリーク電流を低下させることができるため、外部電圧印加端子から印加するテスト用の外部電圧の電圧値を上昇させることなく、１つの電圧供給路に接続可能な選択列の数を増加でき、これにより同時にテスト可能な選択列の数が増加するので、テスト用の選択列電圧を印加して書き込み動作時の非選択メモリセルに生じるデータ劣化のテストに要する時間の更なる短縮が可能となる。
【００３０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のテスト方法は、上記第３の特徴の不揮発性半導体記憶装置に対する書き込み動作に伴うメモリセルのデータ劣化を評価するためのテスト方法であって、
前記不揮発性半導体記憶装置を前記所定のテストモードに設定し、前記行選択回路が、テスト対象の１または複数の前記メモリセルブロックに対して、全ての行の前記メモリセルの前記制御端子に所定の非選択行電圧を印加するように、前記列選択回路が、テスト対象の１または複数の前記メモリセルブロックに対して、通常の前記書き込み動作時に同時に選択される選択列の数より多いテスト用の選択列を選択するように、前記第１スイッチ回路と前記第２スイッチ回路が、前記外部電圧印加端子から供給される電圧を選択して前記複数の電圧供給路に供給するように、且つ、前記第３スイッチ回路が、前記テスト用電圧測定端子と前記電圧供給路の１つの前記特定ノードが接続するように、夫々制御し、前記外部電圧印加端子に電圧を印加して、前記テスト用電圧測定端子に出力される前記特定ノードの電圧を測定し、前記特定ノードの電圧から得られるテスト用の前記選択列電圧が所定値となるように、前記外部電圧印加端子に印加する電圧値を、規定の電圧範囲内において制御することを第１の特徴とする。
【００３１】
上記第１の特徴の不揮発性半導体記憶装置のテスト方法によれば、不揮発性半導体記憶装置を書き込み動作時の非選択メモリセルのデータ劣化（ドレインディスターブ）をテストするための所定のテストモードに設定し、行選択回路、列選択回路、第１乃至第３スイッチ回路を夫々制御すると、外部電圧印加端子から第３スイッチ回路によって選択的に接続された特定ノードまでの電圧供給路が確立され、外部電圧印加端子に印加された外部電圧に基づく特定ノードの電圧がテスト用電圧測定端子に出力されるため、その出力電圧を測定することで、テスト用の前記選択列電圧が所定値となるように、外部電圧印加端子に印加する電圧値を、規定の電圧範囲内（例えば、不揮発性半導体記憶装置のトランジスタの耐圧以下）において制御することが可能となる。この結果、複数の電圧供給路を用いることで、同時にテスト用の選択列電圧を印加できる選択列数を増加して、外部電圧の調整により所定値となる所望のテスト用の選択列電圧を各選択列のメモリセルの第１端子に印加でき、書き込み動作時の非選択メモリセルに生じるデータ劣化のテストを、短縮されたテスト所要時間で実行可能となる。
【００３２】
本発明に係る不揮発性半導体記憶装置のテスト方法は、上記第１の特徴に加えて、更に、前記外部電圧印加端子に電圧を印加する前に、前記テスト用の前記選択列電圧の前記所定値を測定する工程を備え、前記所定値を測定する工程において、前記不揮発性半導体記憶装置を前記所定のテストモードに設定し、前記行選択回路が、テスト対象の前記メモリセルブロックの１つに対して、全ての行の前記メモリセルに所定の非選択行電圧を印加するように、前記列選択回路が、テスト対象の前記メモリセルブロックの１つに対して、テスト用の１つの選択列を選択するように、前記第１スイッチ回路と前記第２スイッチ回路が、前記書き込み列電圧発生回路から供給される電圧を選択して前記１つの選択列と接続する前記電圧供給路に供給するように、且つ、前記第３スイッチ回路が、前記１つの選択列と接続する前記電圧供給路の前記特定ノードと前記テスト用電圧測定端子が接続するように、夫々制御し、前記テスト用電圧測定端子に出力される前記特定ノードの電圧を測定し、前記所定値とすることを第２の特徴とする。
【００３３】
上記第２の特徴の不揮発性半導体記憶装置のテスト方法によれば、上記第１の特徴の不揮発性半導体記憶装置のテスト方法において使用するテスト用の選択列電圧の所定値を、実際のテスト対象のメモリセルブロックを用いて取得できるので、実際の書き込み動作において非選択メモリセルの第１端子に印加される選択列電圧が、所定のテストモードにおいても印加されることになるため、より高精度な書き込み動作時の非選択メモリセルに生じるデータ劣化のテストの実行が可能となる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明に係る不揮発性半導体記憶装置及びそのテスト方法（以下、適宜「本発明装置」及び「本発明方法」と称す）の一実施形態につき、図面に基づいて具体的に説明する。
【００３５】
［第１実施形態］
図１に、本発明装置１０の第１実施形態における概略のブロック構成を模式的に示す。本発明装置１０は、メモリセルブロック１１を複数配置してなるブロック群、ワード線選択回路１２（行選択回路に相当）、ローカルビット線選択回路１３（列選択回路に相当）、グローバルビット線選択回路１４（列選択回路に相当）、特定ノード選択回路１５（第３スイッチ回路に相当）、ブロック選択回路１６、読み出し回路１７、書き込み電圧スイッチ回路１８、動作モード別電圧発生回路１９（選択行電圧発生回路に相当）、書き込み動作用ビット線電圧発生回路２０（書き込み列電圧発生回路に相当）、ビット線電圧整圧回路２１、第１スイッチ回路２２、第２スイッチ回路２３、テスト用の外部電圧を印加可能な外部電圧印加端子２４、テスト用電圧測定端子２５、出力インタフェース回路２６、入力インタフェース回路２７、及び、制御回路２８等を備えて構成される。
【００３６】
メモリセルブロック１１は、不揮発性のメモリセルを行方向及び列方向に複数配列し、同一行に配列された複数のメモリセルの各制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列された複数のメモリセルの各第１端子を列方向に延伸する共通のビット線（ローカルビット線）に接続し、複数のメモリセルの各第２端子を行方向または列方向に延伸する共通のソース線に接続して構成される。
【００３７】
本実施形態では、メモリセルとして、図１０〜図１２で例示した素子構造のスタックゲート型のフラッシュメモリセルを想定する。メモリセルは、図１０〜図１２に示すように、制御ゲート１（制御端子に相当）、フローティングゲート５、ドレイン２（第１端子に相当）、及び、ソース３（第２端子に相当）、基板４を備え、各端子への動作モード別の電圧印加によって電気的にデータの読み出し、書き込み、及び、消去の各メモリ動作が可能である。各メモリ動作（読み出し、書き込み、消去）の各端子への電圧印加条件は、背景技術の欄で、図１０〜図１２を参照して説明した通りであるので、重複する説明は割愛する。以上より、本実施形態では、各メモリセルブロック１１は、所謂ＮＯＲ型のフラッシュメモリセルアレイとして構成されている。
【００３８】
尚、本発明装置１０は、動作モードとして、上記３つのメモリ動作等の通常の動作モード以外に、書き込み動作時における書き込み対象の選択メモリセルと同一列の非選択メモリセルに掛かる高電圧ストレスに起因するデータ劣化（ドレインディスターブ）を効率的に評価するためのテストモードを備える。一般に、フラッシュメモリ等の不揮発性半導体記憶装置は、テスト容易化のために種々のテストモードを備えているが、本実施形態では、上記ドレインディスターブ評価用のテストモードを単にテストモードと称し、当該テストモードにおけるテストを適宜、単にテストと称す。
【００３９】
ワード線選択回路１２は、メモリセルブロック１１毎に設けられ、入力する行アドレス信号ＲＡに応じてメモリセルブロック１１に配置された複数のワード線の中から１または複数を選択して、選択された選択ワード線に対して動作モードに応じた選択ワード線電圧（選択行電圧に相当）を印加し、選択されない非選択ワード線に対して動作モードに応じた非選択ワード線電圧（非選択行電圧に相当）を印加するように構成されている。消去動作モードでは、ブロック単位で消去動作が実行されるので、ワード線選択回路１２は、ワード線単位での選択・非選択動作は実行しない。更に、ワード線選択回路１２は、テストモード選択時に、消去動作時と同様に、ワード線単位での選択・非選択動作は実行せずに、全てのワード線を非選択として、後述するテスト用の非選択ワード線電圧（非選択行電圧に相当）を印加するように構成されている。尚、ワード線選択回路１２は、ブロック選択回路１６で選択されたメモリセルブロック１１において活性化するようにブロック選択回路１６でのデコード出力（ブロック選択信号）によって制御される。
【００４０】
ローカルビット線選択回路１３は、メモリセルブロック１１毎に設けられ、入力する下位の列アドレス信号ＣＡ１に応じてメモリセルブロック１１に配置された複数のローカルビット線の１または複数を選択して、選択された選択ビット線に対して動作モードに応じた選択ビット線電圧（選択列電圧に相当）を印加し、選択されない非選択ビット線に対して動作モードに応じた非選択ビット線電圧（非選択列電圧に相当）を印加するか、または、オープン状態とするように構成されている。本実施形態では、非選択ビット線に対してはオープン状態とするが、メモリセルブロック１１のアレイ構成によっては（例えば、仮想接地線型のメモリセルアレイ等の場合）、一部または全ての非選択ビット線に対して非選択ビット線電圧を印加するようにしてもよい。また、ローカルビット線選択回路１３は、ブロック選択回路１６のデコード出力（ブロック選択信号）の入力を受け付けて、メモリセルブロック１１が非選択時には、全てのビット線をオープン状態とする。尚、消去動作モードでは、ブロック単位で消去動作が実行されるので、ローカルビット線選択回路１３は、ビット線単位での選択・非選択動作は実行しない。
【００４１】
本実施形態では、メモリセルブロック１１が、行及び列方向にマトリクス状に複数配置されており、列方向に配置された複数のメモリセルブロック１１によって１つのプレーンが構成されている。具体的には、各メモリセルブロック１１のローカルビット線選択回路１３は、ＭＯＳＦＥＴからなる転送ゲートの集合体として構成され、各転送ゲートの一端がローカルビット線に接続し、各転送ゲートの他端がグローバルビット線に接続する。グローバルビット線は、１または数本（例えば、２または４本）のローカルビット線に対して１本割り当てられ、同一プレーン内の全てのメモリセルブロック１１を縦断して共通に使用される。尚、１本ローカルビット線に対して１本のグローバルビット線が存在する場合は、ローカルビット線選択回路１３では、実質的な列選択は行わずに、グローバルビット線選択回路１４で実質的な列選択が行われる。図１に示すプレーン構成例では、メモリセルブロック１１が２行×２列で構成され、各プレーンは２つのメモリセルブロック１１で構成されているが、プレーン構成は、図１に示す構成例に限定されるものではない。
【００４２】
グローバルビット線選択回路１４は、プレーン毎に設けられ、入力する上位の列アドレス信号ＣＡ２に応じて同一列の複数のメモリセルブロック１１に共通に配置された複数のグローバルビット線の１または複数を選択して、選択された選択グローバルビット線に対して動作モードに応じた選択ビット線電圧を印加し、選択されない非選択グローバルビット線に対して動作モードに応じた非選択ビット線電圧を印加するか、または、オープン状態とするように構成されている。本実施形態では、非選択グローバルビット線に対してはオープン状態とするが、メモリセルブロック１１のアレイ構成によっては（例えば、仮想接地線型のメモリセルアレイ等の場合）、一部または全ての非選択グローバルビット線に対して非選択ビット線電圧を印加するようにしてもよい。
【００４３】
また、各プレーンのグローバルビット線選択回路１４は、ＭＯＳＦＥＴからなる転送ゲートの集合体として構成され、各転送ゲートの一端がグローバルビット線に接続し、各転送ゲートの他端が、読み出し回路１７と書き込み電圧スイッチ回路１８に接続する。また、グローバルビット線選択回路１４は、プレーン選択信号ＰＳの入力を受け付けて、プレーンが非選択時には、転送ゲートをオフにして全てのグローバルビット線をオープン状態とする。尚、消去動作モードでは、ブロック単位で消去動作が実行されるので、グローバルビット線選択回路１４は、グローバルビット線単位での選択・非選択動作は実行しない。
【００４４】
特定ノード選択回路１５は、プレーン毎に設けられ、１つのプレーンの列方向の一方端にグローバルビット線選択回路１４が配置され、他方端に特定ノード選択回路１５が配置されている。特定ノード選択回路１５は、１つのプレーン中の特定の１本のグローバルビット線のグローバルビット線選択回路１４とは反対側のノードを特定ノードとして、プレーン選択信号ＰＳと特定ノード選択信号ＮＳの入力に応じて、複数のプレーンの中から１つのプレーンの特定ノードを選択して、テスト用電圧測定端子２５と電気的に接続するように構成されている。プレーン毎の特定ノード選択回路１５は、図２に示すように、プレーン選択信号ＰＳと特定ノード選択信号ＮＳをデコードするＡＮＤゲート３１、ＡＮＤゲート３１の出力電圧レベルを高電圧化するレベルシフト回路３２、及び、ＭＯＳＦＥＴからなる転送ゲート３３を備えて構成される。転送ゲート３３の一方端が特定ノード（グローバルビット線）に接続し、転送ゲート３３の他方端が、テスト用電圧測定端子２５に連絡する接続配線３０に接続している。これにより、テスト用電圧測定端子２５から、特定ノードの電圧レベルを本発明装置１０の外部（例えば、外部テスタ）から測定可能となり、特定ノードの電圧レベルから、ローカルビット線選択回路１３によって選択された選択ビット線に対して書き込み動作時に印加される選択ビット線電圧を外部（例えば、外部テスタ）からモニターすることが可能となる。
【００４５】
ブロック選択回路１６は、メモリセルブロック１１毎に設けられ、ブロックアドレス信号ＢＡの入力を受け付けて、対応するメモリセルブロック１１の選択・非選択を判定するブロック選択信号（図示せず）を同じメモリセルブロック１１内のワード線選択回路１２、ローカルビット線選択回路１３に出力する。
【００４６】
読み出し回路１７は、読み出し動作時において、ローカルビット線選択回路１３とグローバルビット線選択回路１４によって選択された選択ビット線を流れる電流量に基づいて選択メモリセルのデータの読み出しを行うように構成されている。読み出し回路１７の回路構成としては、種々の周知な回路構成の中から、メモリセルブロック１１のアレイ構成に適したものを採用するものとし、詳細な説明は割愛する。
【００４７】
書き込み電圧スイッチ回路１８は、プレーン毎に設けられ、グローバルビット線選択回路１４によって選択された選択グローバルビット線に対して、書き込み動作用ビット線電圧発生回路２０または外部電圧印加端子２４から供給される書き込み動作用のビット線電圧を、書き込み用データのデータ値に応じて選択的に印加する回路である。具体的には、ビット線電圧は、データ値が“０”の場合に印加され、“１”の場合には印加されない。書き込み電圧スイッチ回路１８は、通常の書き込み動作時には、第１スイッチ回路２２と第２スイッチ回路２３とビット線電圧供給配線２９を介して書き込み動作用ビット線電圧発生回路２０と接続し、本実施形態のテストモード時には、第２スイッチ回路２３とビット線電圧供給配線２９を介して外部電圧印加端子２４と接続する。
【００４８】
動作モード別電圧発生回路１９は、書き込み動作時に選択メモリセルの制御ゲートに接続する選択ワード線に印加する書き込み動作用の正電圧の選択ワード線電圧（選択行電圧に相当。例えば、１２Ｖ）を、電源電圧を昇圧して発生する書き込み動作用の選択ワード線電圧発生回路と、読み出し動作時に選択ワード線に印加する読み出し動作用の正電圧の選択ワード線電圧（選択行電圧に相当。例えば、５Ｖ）を、電源電圧を昇圧して発生する読み出し動作用の選択ワード線電圧発生回路と、消去動作時に選択メモリセルブロックの全てのワード線に印加する消去動作用の負電圧の選択ワード線電圧（選択行電圧に相当。例えば、−８Ｖ）、及び、テストモード選択時に、テスト対象として選択された複数のメモリセルブロックの全てのワード線に、メモリセルをオフするための負電圧の非選択ワード線電圧（非選択行電圧に相当。例えば、−２Ｖ）を発生する負電圧発生回路と、消去動作時に選択メモリセルブロックのソース線に印加する消去動作用の正電圧のソース線電圧を、電源電圧を昇圧して発生する消去動作用のソース線電圧発生回路と、を備えて構成される。
【００４９】
ここで、動作モード別電圧発生回路１９の負電圧発生回路は、消去動作時とテストモード選択時で、発生する負電圧値が異なるので、その回路構成について、図３を参照して説明する。本実施形態の負電圧発生回路は、負電圧ポンプ回路４０、コンパレータ４１、第１基準電圧Ｖ１（例えば、２Ｖ）と負電圧ポンプ回路４０が発生した負電圧Ｖｎｅｇの間を分圧する分圧抵抗４２〜４４とＮ型ＭＯＳＦＥＴ４５からなる分圧回路、分圧回路のオンオフを切り替えるＰ型ＭＯＳＦＥＴ４６、負電圧発生回路の活性化信号ＥｎｅｇからＰ型ＭＯＳＦＥＴ４６のゲート信号を生成するインバータ４７、コンパレータ４１と活性化信号Ｅｎｅｇから負電圧ポンプ回路４０の活性化信号を生成するＡＮＤゲート４８、及び、消去動作時とテストモード選択時で信号レベルが切り替わるモード選択信号ＭＳからＮ型ＭＯＳＦＥＴ４５のゲート信号を生成するレベルシフト回路４９を備えて構成される。
【００５０】
図３に示す回路構成は、一般的な負電圧発生回路の回路構成に対して、Ｎ型ＭＯＳＦＥＴ４５とレベルシフト回路４９を追加することで、負電圧Ｖｎｅｇの電圧レベルを−８Ｖと−２Ｖの何れか一方に選択可能となる。活性化信号Ｅｎｅｇが高レベルで負電圧発生回路が活性化されると、分圧回路の分圧抵抗４２，４３の接続点Ｎｃの電圧レベルが、コンパレータ４１の反転入力に接続する第２基準電圧Ｖ２（例えば、１．５Ｖ）を超過する場合、コンパレータ４１の出力レベルが高レベルとなり、負電圧ポンプ回路４０が活性化して、負電圧Ｖｎｅｇの電圧レベルをより負電圧とするように作動する。分圧回路の分圧比は、Ｎ型ＭＯＳＦＥＴ４５がオフ状態の消去動作時に負電圧Ｖｎｅｇが−８Ｖで接続点Ｎｃの電圧レベルが１．５Ｖとなるように、また、Ｎ型ＭＯＳＦＥＴ４５がオン状態のテストモード選択時に負電圧Ｖｎｅｇが−２Ｖで接続点Ｎｃの電圧レベルが１．５Ｖとなるように、分圧抵抗４２〜４４の各抵抗値が設定されている。尚、第１基準電圧Ｖ１及び第２基準電圧Ｖ２は夫々電源電圧を基に生成される。
【００５１】
書き込み動作用ビット線電圧発生回路２０は、書き込み動作時の選択ビット線に対して所望の選択ビット線電圧（例えば、５Ｖ）が印加されるように、書き込み動作用ビット線電圧発生回路２０から選択メモリセルに至るまでの電圧供給路上の電圧降下分を考慮して昇圧させた高電圧を発生して、第１スイッチ回路２２、第２スイッチ回路２３、ビット線電圧供給配線２９、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、選択グローバルビット線、及び、ローカルビット線選択回路１３を経由して、選択ビット線に供給する。
【００５２】
尚、電源電圧を昇圧して正電圧を発生する動作モード別電圧発生回路１９の書き込み動作用及び読み出し動作用の選択ワード線電圧発生回路、消去動作用のソース線電圧発生回路、並びに、書き込み動作用ビット線電圧発生回路２０は、各電圧発生回路の回路構成としては、種々の周知な回路構成の中から本発明装置に適したものを採用するものとし、詳細な説明は割愛する。
【００５３】
ビット線電圧整圧回路２１は、外部電圧印加端子２４とビット線電圧供給配線２９の間に介装されたＰ型ＭＯＳＦＥＴからなる第２スイッチ回路２３の各ゲートレベルを、ビット線電圧供給配線２９の電圧レベルに応じて調整することで、第２スイッチ回路２３と協働してビット線電圧供給配線２９の電圧レベルを安定化させる。
【００５４】
第１スイッチ回路２２は、書き込み動作用ビット線電圧発生回路２０と外部電圧印加端子２４を分離して、書き込み動作用ビット線電圧発生回路２０と外部電圧印加端子２４の何れか一方から供給される電圧を選択して、第２スイッチ回路２３を介して各ビット線電圧供給配線２９に供給する。本実施形態では、Ｎ型ＭＯＳＦＥＴのドレインとゲートを書き込み動作用ビット線電圧発生回路２０の出力ノードに夫々共通に接続し、ソースを第２スイッチ回路２３の一方端に接続して、書き込み動作用ビット線電圧発生回路２０から第２スイッチ回路２３側に流れるダイオード回路として構成されている。
【００５５】
第２スイッチ回路２３は、書き込み動作用ビット線電圧発生回路２０と外部電圧印加端子２４の第１スイッチ回路２２によって選択された方と各ビット線電圧供給配線２９を個別に接続する。
【００５６】
本実施形態では、第１スイッチ回路２２と第２スイッチ回路２３と外部電圧印加端子２４は、ビット線電圧供給配線２９毎に個別に設けられている。また、ビット線電圧供給配線２９はプレーン毎に設けられている。図１に示すブロック構成例では、２つのプレーンを例示しているので、第１スイッチ回路２２と第２スイッチ回路２３と外部電圧印加端子２４とビット線電圧供給配線２９は２系統が夫々独立して存在する。尚、ビット線電圧供給配線２９は必ずしもプレーン毎に設ける必要はなく、プレーン数が多い場合（例えば、４以上の場合）には、複数のプレーンに対して、１本のビット線電圧供給配線２９を割り当ててもよい。また、ビット線電圧供給配線２９の本数で規定される系統数も複数であれば、２に限定されるものではない。更に、１つのメモリセルブロック１１のローカルビット線数が多い場合には、１プレーンに２本以上のビット線電圧供給配線２９を割り当てるようにしても構わない。本発明の趣旨は、外部電圧印加端子２４から各のメモリセルブロック１１の各ローカルビット線に至るまでの電圧供給路での電圧降下を抑制するために、１本のビット線電圧供給配線２９が同時に接続可能なローカルビット線の本数を低減して、複数本設けている点にあるので、１本のビット線電圧供給配線２９とグローバルビット線選択回路１４との対応関係は、図１に示す回路構成に限定されるものではない。
【００５７】
出力インタフェース回路２６は、プレーン毎に設けられた読み出し回路１７から出力される読み出しデータを選択して、データ出力端子（図示せず）から所定の出力電圧レベルに変換して外部に出力するインタフェース回路である。
【００５８】
入力インタフェース回路２７は、外部から各種入力信号を受け付けて、本発明装置１０の内部回路に供給するインタフェース回路であり、アドレス入力端子（図示せず）からアドレス入力を受け付けるアドレス入力回路、データ入力端子（図示せず）からデータ入力を受け付けるデータ入力回路、複数の制御入力端子（図示せず）から各種の制御入力（チップイネーブル入力、出力イネーブル入力、書き込みイネーブル入力等）を受け付ける制御入力回路等を備えて構成される。入力インタフェース回路２７の各回路構成は、一般的なフラッシュメモリで使用されているものと同様であり、詳細な説明及び図示は省略する。
【００５９】
制御回路２８は、読み出し、書き込み、消去の各メモリ動作の制御を行う回路で、特に、書き込み及び消去動作におけるメモリセルへの各動作モードに応じた電圧印加と、その後のメモリセルの書き込みまたは消去状態を検証する読み出し動作を所定の制御アルゴリズムに則って行うシーケンシャルな制御を実行する回路で、ステートマシンや簡単なマイクロプロセッサを応用して構成される。また、動作モードは、本発明装置に入力される制御入力信号及び動作モード選択用のコマンドが制御回路２８に入力されることによって識別される。認識された動作モードを示す動作モード信号（モード選択信号ＭＳ、特定ノード選択信号ＮＳを含む）が、制御回路２８から、ワード線選択回路１２、ローカルビット線選択回路１３、グローバルビット線選択回路１４、特定ノード選択回路１５、ブロック選択回路１６、読み出し回路１７、書き込み電圧スイッチ回路１８、動作モード別電圧発生回路１９、書き込み動作用ビット線電圧発生回路２０等に夫々出力される。尚、制御回路２８は、フラッシュメモリに搭載されている公知の回路構成が利用できるので、詳細な説明は省略する。
【００６０】
次に、本発明装置１０の書き込み動作時とテストモード選択時の回路動作について説明する。
【００６１】
〈書き込み動作時〉
先ず、制御回路１８が、書き込み動作時である旨の動作モード信号を、上述の各回路に出力する。この場合、外部電圧印加端子２４へは外部電圧の入力がないので、書き込み動作用ビット線電圧発生回路２０の出力するビット線電圧が、第１スイッチ回路２２によって自動的に選択され、第２スイッチ回路２３、ビット線電圧供給配線２９、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、選択グローバルビット線、及び、ローカルビット線選択回路１３を経由して、選択メモリセルブロック１１の選択ビット線に供給される。尚、非選択メモリセルブロック１１のローカルビット線及び選択メモリセルブロック１１の非選択ビット線はオープン状態または接地状態（０Ｖ印加）となり、選択ビット線にのみ選択ビット線電圧（５Ｖ）が印加される。一方、動作モード別電圧発生回路１９からは、書き込み動作用の選択ワード線電圧（１２Ｖ）が選択メモリセルブロック１１のワード線選択回路１２に供給され、選択ワード線に印加される。非選択メモリセルブロック１１のワード線及び選択メモリセルブロック１１の非選択ワード線には接地電圧（０Ｖ）が印加され、各非選択メモリセルはオフ状態となる。これにより、書き込み対象の選択メモリセルの制御ゲート１、ドレイン２、ソース３の各端子には、図１０に示す書き込み動作用の各端子電圧が印加され、ホットエレクトロン注入による書き込み動作が実行される。このとき、同時に選択ビット線に接続する非選択メモリセル（ワード線の電圧レベルが０Ｖ）にも同様に選択ビット線電圧（５Ｖ）が印加されるため、消去され易いメモリセル（本テストモードでスクリーニングして除去すべき不良メモリセル）の場合には、その非選択メモリセルが書き込み状態（フローティングゲート５に電子が注入されている状態）では、その注入された電子の一部がドレイン側（ビット線側）に弱く引き抜かれ、同じビット線上での書き込み動作がその非選択メモリセルを除く全てのメモリセルで繰り返されることで、当該非選択メモリセルのフローティングゲート５に注入された電子が、書き込み状態と判定されないレベルまで放出されると、読み出し動作でエラーが発生することになる（ドレインディスターブ現象）。また、読み出しエラーに至る前に、読み出し動作の動作マージンが低下することになる。
【００６２】
〈テストモード選択時〉
従って、テストモードにおいて、ドレインディスターブ耐性の低いメモリセルを効率的にスクリーニングして除去するために、通常の書き込み動作で選択される選択ビット線の本数より大幅に多い複数のビット線を同時に選択して、選択ビット線電圧（５Ｖ）を各選択ビット線に同時に印加する。本実施形態では、全てのメモリセルブロック１１の全ビット線が、２系統に分割して同時に選択される。
【００６３】
先ず、制御回路１８が、テストモード選択時である旨の動作モード信号を、上述の各回路に出力する。この場合、書き込み動作用ビット線電圧発生回路２０が出力するビット線電圧より高電圧の外部電圧を、２つの外部電圧印加端子２４から入力するので、書き込み動作用ビット線電圧発生回路２０の動作状態に関係なく、各外部電圧印加端子２４から入力されたテスト用の外部ビット線電圧が、第１スイッチ回路２２によって自動的に選択され、第２スイッチ回路２３、ビット線電圧供給配線２９、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、選択グローバルビット線、及び、ローカルビット線選択回路１３を経由して、各プレーンに分かれて、全てのメモリセルブロック１１の全てのビット線に供給される。テストモード選択時には、ローカルビット線選択回路１３は全てのローカルビット線を選択して各グローバルビット線に接続し、グローバルビット線選択回路１４は全てのグローバルビット線を選択して書き込み電圧スイッチ回路１８に接続し、書き込み電圧スイッチ回路１８は選択された全てのグローバルビット線を、書き込みデータを“０”としてビット線電圧供給配線２９に接続する。これにより、全てのメモリセルブロック１１の全てのビット線には、各外部電圧印加端子２４から入力されたテスト用の外部ビット線電圧から、第２スイッチ回路２３、ビット線電圧供給配線２９、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、選択グローバルビット線、及び、ローカルビット線選択回路１３の電圧供給路を経て電圧降下した選択ビット線電圧が印加される。
【００６４】
ここで、各ローカルビット線に印加される選択ビット線電圧は、グローバルビット線の電圧とは、ローカルビット線選択回路１３の各転送ゲートの両端電圧分の電圧差が生じているが、１本のローカルビット線に接続する全メモリセルのオフリーク電流の合計は、全てのメモリセルブロック１１の全てのメモリセルのオフリーク電流の合計と比較すると、全てのローカルビット線の本数分の１と大幅に小さくなるため、その電圧差は無視できるので、特定ノード選択回路１５で選択された特定ノードの電圧レベルをテスト用電圧測定端子２５から測定することで、選択ビット線電圧をモニターすることができる。従って、テスト用電圧測定端子２５から測定される特定ノードの電圧レベルを基に、当該電圧レベルが通常の書き込み動作時に選択ビット線に印加される選択ビット線電圧と同電圧レベルの所定値となるように、各外部電圧印加端子２４から入力するテスト用の外部ビット線電圧の電圧レベルを調整する。但し、外部ビット線電圧の電圧レベルは、本発明装置１０の内部で使用されているトランジスタ、例えば、第１スイッチ回路２２、第２スイッチ回路２３、書き込み電圧スイッチ回路１８等を構成するトランジスタの耐圧以下となるように制限される。外部ビット線電圧の電圧レベルが当該耐圧を超える場合は、同じプレーン内において同時に選択されるメモリセルブロック数を減らすか、或いは、同時に選択されるグローバルビット線の本数を減らすことで、外部ビット線電圧の電圧レベルが当該耐圧以下となるように調整する必要がある。
【００６５】
一方、動作モード別電圧発生回路１９からは、テストモード選択時の非選択ワード線電圧（−２Ｖ）が全てのメモリセルブロック１１のワード線選択回路１２に供給され、各メモリセルブロック１１の全てのワード線に印加される。従って、全てのメモリセルの制御ゲートには−２Ｖの負電圧が印加されて非導通状態となるものの、ドレインには選択ビット線電圧が印加され、通常の書き込み動作時の非選択メモリセルのドレインと同じ電圧印加条件となる。
【００６６】
ここで、比較例として、図４に例示するような従来の回路構成によって、外部電圧印加端子２４から入力されるテスト用の外部電圧が、１系統の第２スイッチ回路２３とビット線電圧供給配線２９を介して、２つのプレーンの書き込み電圧スイッチ回路１８とグローバルビット線選択回路１４に共通に供給される回路構成により、図１５を用いて説明したように４つのメモリセルブロック１１の全ビット線を選択して一括で高電圧ストレスを印加した場合、外部入力電圧が当該耐圧を超え、所望の高電圧ストレス（例えば、５Ｖ）をメモリセルに印加できない場合を想定する。尚、図１の本発明装置１０の回路構成と、図４に例示する比較例では、対応する回路には同じ符号を付しており、また、両回路構成のメモリセルブロック１１は全く同じであるとする。
【００６７】
図４に例示する比較例に対して、本実施形態では、第１スイッチ回路２２と第２スイッチ回路２３と外部電圧印加端子２４とビット線電圧供給配線２９が、プレーン毎に夫々独立して２系統存在するので、４つのメモリセルブロック１１の全ビット線を選択して一括で選択ビット線電圧を印加する場合でも、１つの外部電圧印加端子２４から系統別に２つのメモリセルブロック１１の全ビット線に選択ビット線電圧が各別に印加されるため、図５に示すように、図１５の２つのメモリセルブロック１１を同時に選択した場合と同じ状況となり、テスト時間が図４に例示する比較例では、２回に分けてテスト用の外部入力電圧の印加を行っていたのが、１回の印加で済むため、テスト時間が２分の１に短縮されることになる。
【００６８】
以下、本実施形態のテストモードを使用した本発明方法によるドレインディスターブのスクリーニングテストの処理手順を、図６を参照して説明する。先ず、通常の書き込み動作で全てのメモリセルブロック１１の全てのメモリセルを書き込み状態とする（ステップ＃１１）。次に、本発明装置１１をテストモードに設定し、動作モード別電圧発生回路１９を制御して、テストモード選択時の非選択ワード線電圧（−２Ｖ）を発生して、全てのメモリセルブロック１１のワード線選択回路１２に供給し、全てのメモリセルの制御ゲートには−２Ｖの負電圧が印加されるようにする（ステップ＃１２）。また、ステップ＃１２の制御と並行して、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、及び、ローカルビット線選択回路１３を制御して、全てのメモリセルブロック１１の全てのローカルビット線が、２系統の第２スイッチ回路２３とビット線電圧供給配線２９を経由して、各外部電圧印加端子２４に各別に電気的に接続させる（ステップ＃１３）。更に、ステップ＃１２及び＃１３の制御と並行して、特定ノード選択回路１５を制御して、何れか一方のプレーンの特定ノードを選択してテスト用電圧測定端子２５と電気的に接続させる（ステップ＃１４）。次に、特定ノードの電圧レベルを測定して、選択ビット線電圧をモニターしながら、各外部電圧印加端子２４からテスト用の外部ビット線電圧を供給し、選択ビット線電圧が、通常の書き込み動作時に選択ビット線に印加される選択ビット線電圧と同電圧レベルの所定値となるまで上昇し、当該所定値に至った状態で、外部ビット線電圧の印加を、通常の書き込み動作時の選択ビット線電圧の印加時間（例えば、１μ秒）の１本のローカルビット線に接続するメモリセル数（Ｎ）から１差し引いた値（Ｎ−１）倍に相当する期間以上（例えば、（Ｎ−１）μ秒以上）継続した後、当該印加を停止する（ステップ＃１５）。その後、全てのメモリセルブロック１１の全てのメモリセルを逐次読み出して、データ“０”と判定されなかったメモリセルを不良メモリセルとして抽出する（ステップ＃１６）。抽出された不良メモリセルを冗長救済用のメモリセルと置換して不良救済する（ステップ＃１７）。ここで、ステップ＃１２〜＃１４の処理は、夫々並行して行わずに、任意の順番で行っても構わない。また、ステップ＃１５において、特定ノードの電圧レベルの測定において、特定ノード選択回路１５を制御して特定ノードを切り換えて全ての特定ノードの電圧レベルが当該所定値に至った状態を確認するようにするのも好ましい。また、ステップ＃１５において、特定ノードの電圧レベルの測定途中において、最も測定レベルの低い特定ノードを検出してモニター対象としても選択しても良い。
【００６９】
次に、図６に示すスクリーニングテストのステップ＃１５で外部ビット線電圧の制御に使用する所定値（通常の書き込み動作時に選択ビット線に印加される選択ビット線電圧と同電圧レベル）を予め取得する本発明方法について図７を参照して説明する。
【００７０】
先ず、通常の書き込み動作で全てのメモリセルブロック１１の全てのメモリセルを書き込み状態とする（ステップ＃２１）。次に、本発明装置１１をテストモードに設定し、動作モード別電圧発生回路１９を制御して、テストモード選択時の非選択ワード線電圧（−２Ｖ）を発生して、全てのメモリセルブロック１１のワード線選択回路１２に供給し、全てのメモリセルの制御ゲートには−２Ｖの負電圧が印加されるようにする（ステップ＃２２）。また、ステップ＃２２の制御と並行して、書き込み電圧スイッチ回路１８、グローバルビット線選択回路１４、及び、ローカルビット線選択回路１３を制御して、１つのメモリセルブロック１１の特定ノードを含むグローバルビット線に接続する１本のローカルビット線を選択し、第１スイッチ回路２２と第２スイッチ回路２３とビット線電圧供給配線２９を経由して、書き込み動作用ビット線電圧発生回路２０の出力端子と電気的に接続させる（ステップ＃２３）。更に、ステップ＃２２及び＃２３の制御と並行して、特定ノード選択回路１５を制御して、ステップ＃２３で選択されたローカルビット線が属するプレーンの特定ノードを選択してテスト用電圧測定端子２５と電気的に接続させる（ステップ＃２４）。次に、書き込み動作用ビット線電圧発生回路２０を活性化して通常の書き込み動作時に出力する高電圧を出力させ、ステップ＃２３で選択されたローカルビット線に選択ビット線電圧を印加する（ステップ＃２５）。次に、特定ノードの電圧レベルを測定して、当該測定レベルを所定値とする（ステップ＃２６）。尚、ステップ＃２２〜＃２４の処理は、夫々並行して行わずに、任意の順番で行っても構わない。
【００７１】
［第２実施形態］
図８に、本発明装置１０の第２実施形態における概略のブロック構成を模式的に示す。図８に示すように、本発明装置１０の第２実施形態では、図１に示す第１実施形態の構成に対して、第１スイッチ回路２２と外部電圧印加端子２４を夫々１つだけで構成している。つまり、第１実施形態では、書き込み動作用ビット線電圧発生回路２０からグローバルビット線選択回路１４に至る書き込み動作用ビット線電圧の電圧供給路が、書き込み動作用ビット線電圧発生回路２０の出力端子から２系統に分岐した構成であったのに対し、第２実施形態では、外部電圧印加端子２４から２系統に分岐する構成としている。その他の回路構成は、第１実施形態と全く同じであるので、重複する説明は割愛する。テストモード選択時に外部電圧印加端子２４から供給される外部ビット線電圧の電圧供給路が２系統に分岐することで、第１実施形態と同様の効果を奏することができる。
【００７２】
［第３実施形態］
図９に、本発明装置１０の第３実施形態における概略のブロック構成を模式的に示す。図９に示すように、本発明装置１０の第３実施形態では、図１に示す第１実施形態の構成に対して、特定ノード選択回路１５とテスト用電圧測定端子２５と接続配線３０を設けずに構成している。その他の回路構成は、第１実施形態と全く同じであるので、重複する説明は割愛する。
【００７３】
第３実施形態では、テスト用電圧測定端子２５から特定ノードの電圧レベルをモニターせずにドレインディスターブのスクリーニングテストを行う。従って、図６に示すスクリーニングテストの処理手順のステップ＃１５において、各外部電圧印加端子２４からテスト用の外部ビット線電圧を供給する際には、特定ノードの電圧レベルをモニターするのではなく、予めシミュレーションや実験により取得した入力電圧レベルを各外部電圧印加端子２４から供給する。この場合、チップ、ウェハ或いはロット毎のばらつきに対応することは不可能となるが、特定ノード選択回路１５とテスト用電圧測定端子２５と接続配線３０を設けないことからチップ面積の増大を抑制でき、テスト手順の簡素化が図れる。
【００７４】
次に、本発明装置の別実施形態について説明する。
【００７５】
〈１〉上記各実施形態では、動作モード別電圧発生回路１９から、テストモード選択時の非選択ワード線電圧（−２Ｖ）がテスト対象の全てのメモリセルブロック１１のワード線選択回路１２に供給され、各メモリセルブロック１１の全てのワード線に印加される構成となっていたが、ワード線に印加される電圧は、当該非選択ワード線電圧（−２Ｖ）に代えて、通常の書き込み動作時の非選択ワード線電圧（０Ｖ）を使用しても構わない。この場合、動作モード別電圧発生回路１９の負電圧発生回路は、消去動作時の負電圧の選択ワード線電圧（−８Ｖ）だけ発生できれば良いので、図３に示す回路構成では、レベルシフト回路４９とＮ型ＭＯＳＦＥＴ４５が不要となる。
【００７６】
〈２〉更に、上記第１及び第２実施形態では、図６に示すスクリーニングテストの処理手順のステップ＃１５において、各外部電圧印加端子２４からテスト用の外部ビット線電圧を供給する際に、特定ノードの電圧レベルをモニターして外部ビット線電圧の調整を行うようにしたが、第３実施形態と同様に、特定ノードの電圧レベルをモニターするのではなく、予めシミュレーションや実験により取得した入力電圧レベルを各外部電圧印加端子２４から供給するようにしても構わない。尚、第１及び第２実施形態では、特定ノード選択回路１５とテスト用電圧測定端子２５と接続配線３０が設けてあるので、これらを使用して、特定ノードの電圧レベルが所定値となる入力電圧レベルを予め取得することが可能である。
【００７７】
〈３〉更に、上記第３実施形態では、第１実施形態の回路構成を基礎として、特定ノード選択回路１５とテスト用電圧測定端子２５と接続配線３０を設けない構成としたが、第２実施形態の回路構成を基礎として、同様の回路構成としても構わない。
【００７８】
〈４〉更に、上記各実施形態では、列方向に配置された複数のメモリセルブロック１１によって１つのプレーンを構成し、ローカルビット線選択回路１３を介して同一プレーン内のメモリセルブロック１１のローカルビット線をグローバルビット線に接続し、グローバルビット線をプレーン単位でグローバルビット線選択回路１４により選択する階層的なビット線選択構造となっていたが、グローバルビット線及びグローバルビット線選択回路１４を設けずに、メモリセルブロック１１毎に書き込み電圧スイッチ回路１８を設けて直接にローカルビット線選択回路１３と接続する構成であっても良い。
【００７９】
また、プレーンを構成する場合も、行方向に配置された複数のメモリセルブロック１１によって１つのプレーンを構成するようにしても構わない。この場合、階層的なワード線選択構造となる。
【００８０】
〈５〉更に、上記各実施形態では、１つのビット線電圧整圧回路２１を複数の第２スイッチ回路２３に対して共通に使用する構成であったが、第２スイッチ回路２３毎に個別にビット線電圧整圧回路２１を設ける回路構成であっても良い。この場合、第２スイッチ回路２３は、通常の書き込み動作時には、選択されたプレーンに対応する何れか１つだけがオンし、テストモード選択時には、全ての第２スイッチ回路２３がオンするように、ビット線電圧整圧回路２１を制御することができる。
【００８１】
〈６〉更に、上記各実施形態では、メモリセルは図１０〜図１２に示す素子構造のフラッシュメモリセルを想定したが、フラッシュメモリセルと同様に、書き込み動作時に書き込み対象でない非選択メモリセルに対して選択ビット線側から印加されるストレスによってデータ劣化の生じる可能性のある構造のメモリセルに対しても本発明装置及び本発明方法は適応可能である。
【産業上の利用可能性】
【００８２】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、不揮発性半導体記憶装置におけるメモリセルの書き込み動作に伴うデータ劣化不良を効率的にスクリーニングするテスト方法に有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における概略のブロック構成を模式的に示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の特定ノード選択回路の回路構成例を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置の動作モード別電圧発生回路内の負電圧発生回路の回路構成例を示す回路図
【図４】従来の不揮発性半導体記憶装置の概略のブロック構成例を模式的に示すブロック図
【図５】本発明に係る不揮発性半導体記憶装置における外部電圧印加端子に印加する外部ストレス電圧と選択ビット線電圧の関係を模式的に示す図
【図６】本発明に係る不揮発性半導体記憶装置のテスト方法によるドレインディスターブのスクリーニングテストの処理手順を示すフローチャート
【図７】本発明に係る不揮発性半導体記憶装置のテスト方法による通常の書き込み動作時に選択ビット線に印加される選択ビット線電圧を取得する処理手順を示すフローチャート
【図８】本発明に係る不揮発性半導体記憶装置の第２実施形態における概略のブロック構成を模式的に示すブロック図
【図９】本発明に係る不揮発性半導体記憶装置の第３実施形態における概略のブロック構成を模式的に示すブロック図
【図１０】フラッシュメモリセルへの書き込み動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図
【図１１】フラッシュメモリセルへの消去動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図
【図１２】フラッシュメモリセルへの読み出し動作時における各端子に対する電圧印加条件とフローティングゲートと各端子間の電子の流れを模式的に示す素子断面図
【図１３】フラッシュメモリセルの各メモリ動作における各端子への電圧印加条件を一覧にして示す図表
【図１４】ＮＯＲ型フラッシュメモリにおけるメモリセルブロックの構成例を示す図
【図１５】従来の不揮発性半導体記憶装置における外部電圧印加端子に印加する外部ストレス電圧と選択ビット線電圧の関係を模式的に示す図
【符号の説明】
【００８４】
１：  フラッシュメモリセルの制御ゲート
２：  フラッシュメモリセルのドレイン
３：  フラッシュメモリセルのソース
４：  フラッシュメモリセルの基板
５：  フラッシュメモリセルのフローティングゲート
６：  フラッシュメモリセルのトンネル酸化膜
７：  フラッシュメモリセルの絶縁膜
８：  書き込み対象のメモリセル
９：  非選択メモリセル
１０：  本発明に係る不揮発性半導体記憶装置
１１：  メモリセルブロック
１２：  ワード線選択回路（行選択回路）
１３：  ローカルビット線選択回路（列選択回路）
１４：  グローバルビット線選択回路（列選択回路）
１５：  特定ノード選択回路（第３スイッチ回路）
１６：  ブロック選択回路
１７：  読み出し回路
１８：  書き込み電圧スイッチ回路
１９：  動作モード別電圧発生回路
２０：  書き込み動作用ビット線電圧発生回路（選択行電圧発生回路）
２１：  ビット線電圧整圧回路
２２：  第１スイッチ回路
２３：  第２スイッチ回路
２４：  外部電圧印加端子
２５：  テスト用電圧測定端子
２６：  出力インタフェース回路
２７：  入力インタフェース回路
２８：  制御回路
２９：  ビット線電圧供給配線
３０：  接続配線
３１：  ＡＮＤゲート
３２：  レベルシフト回路
３３：  転送ゲート
４０：  負電圧ポンプ回路
４１：  コンパレータ
４２〜４４：  分圧抵抗
４５：  Ｎ型ＭＯＳＦＥＴ
４６：  Ｐ型ＭＯＳＦＥＴ
４７：  インバータ
４８：  ＡＮＤゲート
４９：  レベルシフト回路
ＢＡ：  ブロックアドレス信号
ＢＬ：  ビット線
ＣＡ１、ＣＡ２：  列アドレス信号
Ｅｎｅｇ：  負電圧発生回路の活性化信号
Ｉｄｓ：  メモリセル電流
ＭＳ：  モード選択信号
ＮＳ：  特定ノード選択信号
Ｎｃ：  接続点（コンパレータの非反転入力）
ＰＳ：  プレーン選択信号
ＲＡ：  行アドレス信号
ＳＬ：  ソース線
Ｖ１：  第１基準電圧
Ｖ２：  第２基準電圧
Ｖｎｅｇ：  負電圧
ＶＰＰ：  外部電圧印加端子
ＷＬ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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