(57)【要約】【課題】ＭＯＳトランジスタの製造方法、およびこれにより製造されたＭＯＳトランジスタを提供する。【解決手段】半導体基板１００上にゲートパターン１２０を形成する工程と、前記ゲートパターンの側壁を覆うスペーサ１３４を形成する工程と、を含み、前記ゲートパターンを形成する工程は、順に積層されるゲート電極１１２ａ、キャッピング膜パターン１１８、を備えるように形成し、前記キャッピング膜パターンは、順に積層される下部キャッピング膜パターン１１４ｂ、上部キャッピング膜パターン１１６ａ、を備えるように形成し、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有するように形成する、ことを含む。【選択図】図５Ａ
2009055027.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲートパターンを形成する工程と、
前記ゲートパターンの側壁を覆うスペーサを形成する工程と、を含み、
前記ゲートパターンを形成する工程は、順に積層されるゲート電極、キャッピング膜パターン、を備えるように形成し、前記キャッピング膜パターンは、順に積層される下部キャッピング膜パターン、上部キャッピング膜パターン、を備えるように形成し、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有するように形成する、ことを含むことを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
前記下部キャッピング膜パターンは、前記ゲート電極および前記上部キャッピング膜パターンに対してエッチング選択比を有する物質膜で形成することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項３】
前記下部キャッピング膜パターンは、前記ゲート電極よりも小さい幅を有するように形成することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項４】
前記下部キャッピング膜パターンは、前記ゲート電極及び前記上部キャッピング膜パターンよりも高い酸化性を有するように形成することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項５】
前記ゲート電極はシリコン膜を含み、前記上部キャッピング膜パターンは絶縁性物質を含み、前記下部キャッピング膜パターンはゲルマニウム膜またはシリコンゲルマニウム膜を含むことを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項６】
前記下部キャッピング膜パターンは、導電性膜または絶縁性膜を含むことを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項７】
前記ゲートパターンを形成する工程は、
前記半導体基板上に順に積層されたゲート電極膜、下部キャッピング膜、上部キャッピング膜、を形成する工程と、
前記上部キャッピング膜、前記下部キャッピング膜、を順にパターニングして前記上部キャッピング膜パターンおよび予備下部キャッピング膜パターンを形成する工程と、
前記予備下部キャッピング膜パターンの側壁に対してエッチングして前記下部キャッピング膜パターンを形成する工程と、
前記ゲート電極膜をエッチングして前記ゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項８】
前記予備下部キャッピング膜パターンのエッチングは等方性エッチングを用い、前記等方性エッチングは水酸化アンモニウム、過酸化水素及び水との混合溶液を用いることを特徴とする請求項７に記載のＭＯＳトランジスタの製造方法。
【請求項９】
前記ゲートパターンを形成する工程は、
前記半導体基板上に、順に、ゲート電極膜、下部キャッピング膜、上部キャッピング膜、を積層する工程と、
前記上部キャッピング膜、前記下部キャッピング膜、前記ゲート電極膜、を連続的にパターニングして前記上部キャッピング膜パターン、予備下部キャッピング膜パターン、前記ゲート電極、を形成する工程と、
前記予備下部キャッピング膜パターンに対してエッチングして前記下部キャッピング膜パターンを形成する工程と、
を含むことを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項１０】
前記スペーサは一体に形成され、その一部が前記上部キャッピング膜パターンと前記ゲート電極との間に介在されるように形成することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項１１】
前記スペーサは、前記上部キャッピング膜パターンと前記ゲート電極との間に介在されるように形成する内側スペーサおよび前記内側スペーサを覆う外側スペーサを備えるように形成することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項１２】
前記内側スペーサは酸化膜を含み、前記外側スペーサはシリコン窒化膜を含むことを特徴とする請求項１１に記載のＭＯＳトランジスタの製造方法。
【請求項１３】
前記スペーサおよび前記ゲートパターンをエッチングマスクとして用いて前記ゲートパターン両側の前記半導体基板をエッチングしてリセス領域を形成する工程と、
前記リセス領域を埋め込む半導体層を形成する工程と、
をさらに含むことを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項１４】
前記半導体層は、エピタキシャル成長法を用いて形成することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１５】
前記半導体層は、前記ゲートパターン下部のチャネル領域にストレスを提供する半導体物質膜で形成することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１６】
前記半導体層は、ゲルマニウムまたは炭素を含む半導体物質膜で形成することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１７】
前記半導体層に不純物イオンを注入し、
前記注入された前記不純物イオンを活性化させて前記半導体層にソース／ドレイン領域を形成することをさらに含み、前記ソース／ドレイン領域は前記半導体層から前記半導体基板に拡張されるように形成することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１８】
半導体基板上のゲートパターンと、
前記ゲートパターンの側壁上に形成されたスペーサと、を含み、
前記ゲートパターンは、順に積層された、ゲート電極、キャッピング膜パターン、を含み、前記キャッピング膜パターンは順に積層された、下部キャッピング膜パターン、上部キャッピング膜パターン、を含み、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有することを特徴とするＭＯＳトランジスタ。
【請求項１９】
前記下部キャッピング膜パターンは、前記ゲート電極よりも小さい幅を有することを特徴とする請求項１８に記載のＭＯＳトランジスタ。
【請求項２０】
前記スペーサを覆う外側スペーサをさらに含み、前記内側スペーサは酸化膜を含み、前記外側スペーサはシリコン窒化膜を含むことを特徴とする請求項１８に記載のＭＯＳトランジスタ。
【請求項２１】
前記ゲートパターン下部のチャネル領域の両側に配置された半導体層をさらに含むことを特徴とする請求項１８に記載のＭＯＳトランジスタ。
【請求項２２】
前記半導体層は前記ゲートパターン下部のチャネル領域にストレスを提供する半導体物質膜であり、前記半導体層はゲルマニウムまたは炭素を含む半導体物質膜であることを特徴とする請求項１８に記載のＭＯＳトランジスタ。
【請求項２３】
前記半導体層に提供されるソース／ドレイン領域をさらに含み、前記ソース／ドレイン領域は前記半導体層から前記半導体基板に拡張したことを特徴とする請求項１８に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタの製造方法、および、これにより製造されたＭＯＳトランジスタに関する。
【背景技術】
【０００２】
近来、半導体装置は高集積化および高速化が要求されており、半導体装置の微細化の限界を克服するための多様な方法が研究されている。特に、半導体装置のスイッチング素子として広く用いられるＭＯＳ(Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタにおいて、チャネル内のキャリアの移動度(ｍｏｂｉｌｉｔｙ)はドレイン電流とスイッチング特性に直接的な影響を与えるので、素子の高集積化および高速化をなすために考慮しなければならない主要な要素である。
【０００３】
一方、ＭＯＳトランジスタについては、特許文献１に開示されている。
【特許文献１】大韓民国出願公開第２００５−０３９０９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、ゲートパターンに隣接した導電膜間の短絡を防止して半導体素子の信頼性を向上させるＭＯＳトランジスタの製造方法を提供することにある。
【０００５】
本発明が解決しようとする他の技術的課題は、ゲートパターンに隣接した導電膜間の短絡を防止して半導体素子の信頼性を向上させる半導体素子の配線構造の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係るＭＯＳトランジスタの製造方法は、半導体基板上にゲートパターンを形成する工程と、前記ゲートパターンの側壁を覆うスペーサを形成する工程と、を含み、前記ゲートパターンを形成する工程は、順に積層されるゲート電極、キャッピング膜パターン、を備えるように形成し、前記キャッピング膜パターンは、順に積層される下部キャッピング膜パターン、上部キャッピング膜パターン、を備えるように形成し、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有するように形成する。
【０００７】
前記下部キャッピング膜パターンは、前記ゲート電極および前記上部キャッピング膜パターンに対してエッチング選択比を有する物質膜で形成しうる。
【０００８】
前記下部キャッピング膜パターンは、前記ゲート電極よりも小さい幅を有するように形成しうる。
【０００９】
前記下部キャッピング膜パターンは、前記ゲート電極及び前記上部キャッピング膜パターンよりも高い酸化性を有するように形成しうる。
【００１０】
前記ゲート電極はシリコン膜を含み、前記上部キャッピング膜パターンは絶縁性物質を含み、前記下部キャッピング膜パターンはゲルマニウム膜またはシリコンゲルマニウム膜を含みうる。
【００１１】
前記下部キャッピング膜パターンは、導電性膜または絶縁性膜を含みうる。
【００１２】
前記ゲートパターンを形成する工程は、前記半導体基板上に順に積層されたゲート電極膜、下部キャッピング膜、上部キャッピング膜、を形成する工程と、前記上部キャッピング膜、前記下部キャッピング膜、を順にパターニングして前記上部キャッピング膜パターンおよび予備下部キャッピング膜パターンを形成する工程と、前記予備下部キャッピング膜パターンの側壁に対してエッチングして前記下部キャッピング膜パターンを形成する工程と、前記ゲート電極膜をエッチングして前記ゲート電極を形成する工程と、を含みうる。
【００１３】
前記予備下部キャッピング膜パターンのエッチングは等方性エッチングを用い、前記等方性エッチングは水酸化アンモニウム、過酸化水素及び水との混合溶液を用いうる。
【００１４】
前記ゲートパターンを形成する工程は、前記半導体基板上に、順に、ゲート電極膜、下部キャッピング膜、上部キャッピング膜、を積層する工程と、前記上部キャッピング膜、前記下部キャッピング膜、前記ゲート電極膜、を連続的にパターニングして前記上部キャッピング膜パターン、予備下部キャッピング膜パターン、前記ゲート電極、を形成する工程と、前記予備下部キャッピング膜パターンに対してエッチングして前記下部キャッピング膜パターンを形成する工程と、を含みうる。
【００１５】
前記スペーサは一体に形成され、その一部が前記上部キャッピング膜パターンと前記ゲート電極との間に介在されるように形成しうる。
【００１６】
前記スペーサは、前記上部キャッピング膜パターンと前記ゲート電極との間に介在されるように形成する内側スペーサおよび前記内側スペーサを覆う外側スペーサを備えるように形成しうる。
【００１７】
前記内側スペーサは酸化膜を含み、前記外側スペーサはシリコン窒化膜を含みうる。
【００１８】
前記スペーサおよび前記ゲートパターンをエッチングマスクとして用いて前記ゲートパターン両側の前記半導体基板をエッチングしてリセス領域を形成する工程と、前記リセス領域を埋め込む半導体層を形成する工程と、をさらに含みうる。
【００１９】
前記半導体層は、エピタキシャル成長法を用いて形成しうる。
【００２０】
前記半導体層は、前記ゲートパターン下部のチャネル領域にストレスを提供する半導体物質膜で形成しうる。
【００２１】
前記半導体層は、ゲルマニウムまたは炭素を含む半導体物質膜で形成しうる。
【００２２】
前記半導体層に不純物イオンを注入し、前記注入された前記不純物イオンを活性化させて前記半導体層にソース／ドレイン領域を形成することをさらに含み、前記ソース／ドレイン領域は前記半導体層から前記半導体基板に拡張されるように形成しうる。
【００２３】
また、本発明に係るＭＯＳトランジスタは、半導体基板上のゲートパターンと、前記ゲートパターンの側壁上に形成されたスペーサと、を含み、前記ゲートパターンは、順に積層された、ゲート電極、キャッピング膜パターン、を含み、前記キャッピング膜パターンは順に積層された、下部キャッピング膜パターン、上部キャッピング膜パターン、を含み、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有する。
【００２４】
前記下部キャッピング膜パターンは、前記ゲート電極よりも小さい幅を有しうる。
【００２５】
前記スペーサを覆う外側スペーサをさらに含み、前記内側スペーサは酸化膜を含み、前記外側スペーサはシリコン窒化膜を含みうる。
【００２６】
前記ゲートパターン下部のチャネル領域の両側に配置された半導体層をさらに含みうる。
【００２７】
前記半導体層は前記ゲートパターン下部のチャネル領域にストレスを提供する半導体物質膜であり、前記半導体層はゲルマニウムまたは炭素を含む半導体物質膜でありうる。
【００２８】
前記半導体層に提供されるソース／ドレイン領域をさらに含み、前記ソース／ドレイン領域は前記半導体層から前記半導体基板に拡張されてなりうる。
【発明の効果】
【００２９】
本発明によれば、ゲート電極上に形成されるキャッピング膜パターンは、その下部領域にその上部領域の幅よりも小さい幅を有するように形成される。それにより、これらを備えるゲートパターンの側壁上に形成されるスペーサは、キャッピング膜パターンの上部領域とゲート電極との間に介在するように形成される。その結果、ゲートパターンの下部に位置されたチャネル領域の両側の半導体基板をエッチングする過程で、キャッピング膜パターンの一部およびスペーサがリセスされていても、前記下部領域に隣接したスペーサはゲート電極の露出を阻止することができる。これにより、後続して形成される半導体層をゲート電極上成長させないようにすることができる。さらに、後続工程で形成されるコンタクト構造体とゲート電極との間の接触を防止することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態でも具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に理解できるようにするために提供される。
【００３１】
なお、説明の明確化の観点から、図面において、層および領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３２】
図１〜図７を参照して、本発明の一実施形態に係る、ストレインドチャネルを有するＭＯＳトランジスタの製造方法について説明する。図１〜図７は、本発明の一実施形態に係る、ストレインドチャネルを有するＭＯＳトランジスタの製造方法を説明するための工程断面図である。本発明に係る配線構造の製造方法は、配線構造を有するすべての半導体素子、例えば、ＤＲＡＭ素子、フラッシュメモリ素子、ＳＲＡＭ素子または相転移メモリ素子(ＰＲＡＭ)に適用することができる。
【００３３】
図１に示すように、半導体基板１００上に活性領域１０４を画定する素子分離膜１０２を形成することができる。半導体基板１００は単結晶半導体基板または単結晶半導体ボディ層を有するＳＯＩ(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ)基板に形成することができる。単結晶半導体基板または単結晶半導体ボディ層は、シリコン層、ゲルマニウム層(Ｇｅ  ｌａｙｅｒ)またはシリコンゲルマニウム層(ＳｉＧｅ  ｌａｙｅｒ)を含むことができる。素子分離膜１０２はシャロートレンチ素子分離技術(ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ)を用いて形成することができる。
【００３４】
続いて、活性領域１０４を有する半導体基板１００上に、ゲート誘電膜１１０、ゲート電極膜１１２、下部キャッピング膜１１４および上部キャッピング膜１１６を順に形成することができる。ゲート誘電膜１１０は熱酸化膜または高誘電膜で形成することができる。ゲート電極膜１１２は導電性膜で形成することができる。ゲート電極膜１１２はシリコン膜、例えば、ドーピングされたポリシリコン膜で形成することができる。上部キャッピング膜１１６は、ゲート電極膜１１２に対してエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。下部キャッピング膜１１４はゲート電極膜１１２及び上部キャッピング膜１１６に対してエッチング選択比を有する導電膜または絶縁膜で形成することができる。下部キャッピング膜１１４はゲート電極膜１１２及び上部キャッピング膜１１６よりも高い酸化性（ｍｏｒｅ  ｏｘｉｄａｔｉｖｅ）を有する物質膜で形成することができる。下部キャッピング膜１１４はゲルマニウム（Ｇｅ）を含む膜で形成することができる。例えば、下部キャッピング膜１１４はゲルマニウム膜またはシリコンゲルマニウム膜で形成することができる。
【００３５】
図２に示すように、上部キャッピング膜１１６および下部キャッピング膜１１４を順にエッチングしてゲート電極膜１１２上に順に積層される予備下部キャッピング膜パターン１１４ａ及び上部キャッピング膜パターン１１６ａを形成することができる。パターニングは上部キャッピング膜パターン１１６ａ上にフォトレジストパターンを形成し、その後、これをエッチングマスクとして用いてキャッピング膜パターン１１４、１１６を順に乾式エッチングする過程を含むことができる。パターニング後にフォトレジストパターンは除去することができる。乾式エッチングはプラズマ反応性イオンエッチング法(ｐｌａｓｍａ  ｒｅａｃｔｉｏｎ  ｉｏｎ  ｅｔｃｈｉｎｇ  ｔｅｃｈｎｉｑｕｅ)を用いて行うことができる。この場合に、予備下部キャッピング膜パターン１１４ａは、上部キャッピング膜パターン１１６ａの幅と実質的に同一幅を有するように形成することができる。
【００３６】
図３に示すように、予備下部キャッピング膜パターン１１４ａの側壁に対してエッチングを行うことができる。エッチングは等方性エッチングで行うことができ、等方性エッチングは、例えば、水酸化アンモニウム（ＮＨ３ＯＨ）、過酸化水素（Ｈ２Ｏ２）及び水との混合溶液をエッチング液４０として用いる湿式エッチングで行うことができる。エッチング液４０は下部キャッピング膜パターン１１４ｂに対して選択的にエッチングすることができる、その結果、下部キャッピング膜パターン１１４ｂは、上部キャッピング膜パターン１１６ａの幅Ｗ１よりも小さい幅Ｗ２を有するように形成することができる。これにより、順に積層される下部および上部キャッピング膜パターン１１４ｂ、１１６ａを備えるキャッピング膜パターン１１８が形成される。
【００３７】
本実施形態では、キャッピング膜パターン１１８が、上、下部領域にそれぞれ別途のパターンを有するものとして形成されたが、本発明はこれに限定されず、キャッピング膜パターン１１８は一体で形成することができる。この場合にも、キャッピング膜パターン１１８の下部領域はその上部領域の幅よりも小さい幅を有するように形成される。
【００３８】
図４に示すように、キャッピング膜パターン１１８をエッチングマスクとして用いてゲート電極膜１１２及びゲート誘電膜１１０を順にエッチングすることができる。その結果、順に積層されるゲート誘電膜パターン１１０ａ、ゲート電極１１２ａ及びキャッピング膜パターン１１８を備えるゲートパターン１２０が形成される。下部キャッピング膜パターン１１４ｂはゲート電極１１２ａよりも小さい幅を有することができる。
【００３９】
図２〜図４を参照して説明した実施形態は下部キャッピング膜パターン１１４ｂがゲート電極１１２ａよりも先に形成されている。他の実施形態では、上部キャッピング膜１１６、下部キャッピング膜１１４およびゲート電極膜１１２を連続的にパターニングして上部キャッピング膜パターン１１６ａ、予備下部キャッピング膜パターンおよびゲート電極１１２ａを形成する。この場合に、ゲート電極１１２ａは均一な側壁プロファイルを有するように形成しうる。続いて、予備下部キャッピング膜パターンに対してエッチングして下部キャッピング膜パターン１１４ｂを形成することができる。このエッチングは図３を参照して説明したエッチングと実質的に同一方法を用いて行うことができる。
【００４０】
図５Ａに示すように、上部キャッピング膜パターン１１６ａとゲート電極１１２ａとの間に介在される内側スペーサ１３０を形成することができる。内側スペーサ１３０は、ゲート電極１１２ａの側壁および上部キャッピング膜パターン１１６ａの側壁に延長して形成することができる。内側スペーサ１３０は酸化膜(ｏｘｉｄｅ  ｌａｙｅｒ)、例えば熱酸化膜(ｔｈｅｒｍａｌ  ｏｘｉｄｅ  ｌａｙｅｒ)で形成することができる。
【００４１】
一方、下部キャッピング膜パターン１１４ｂが、隣接した他のパターン１１２ａ、１１６ａに比べて高い酸化性を有する場合、熱酸化膜は他のパターン１１２ａ、１１６ａに比べて厚く成長される。これによって、熱酸化工程の温度などを調節することで、内側スペーサ１３０は垂直の側壁プロファイルを有するように形成することができる。これにより、ゲート電極膜１１２をエッチングする過程においてエッチングが行われ、上部キャッピング膜パターン１１６ａがゲート電極１１２ａよりも狭い幅として残存しても内側スペーサ１３０側壁のプロファイルは実質的に垂直の側壁プロファイルを有するように形成することができる。
【００４２】
ゲートパターン１２０および内側スペーサ１３０の側壁に沿って半導体基板１００全面上に外側スペーサ膜を形成することができる。外側スペーサ膜はシリコン窒化膜を含みうる。続いて、外側スペーサ膜を異方性エッチングして内側スペーサ１３０の側壁上に外側スペーサ１３２を形成することができる。外側スペーサ１３２は内側スペーサ１３０の側壁プロファイルに沿って形成されて、外側スペーサ１３２も垂直の側壁プロファイルを有するように形成することができる。その結果、内側スペーサ１３０および外側スペーサ１３２を備えるスペーサ１３４が形成される。また、スペーサ１３４は突出部分なしに、垂直の側壁プロファイルを有するように形成することができる。
【００４３】
本実施形態では、スペーサ１３４が複数の膜で形成されたものを例としているが、他の実施形態では図５Ｂに示すように、スペーサ１３４ａが一体として形成され、その一部が上部キャッピング膜パターン１１６ａとゲート電極１１２ａとの間に介在されるように形成することができる。スペーサ１３４ａはシリコン窒化膜で形成される。
【００４４】
図６に示すように、ゲートパターン１２０および素子分離膜１０２をエッチングマスクとして用いてゲートパターン１２０両側の半導体基板１００をエッチングすることができる。すなわち、ゲートパターン１２０下部に位置するチャネル領域両側の半導体基板１００をエッチングすることができる。エッチングは塩素系ガス４２をソースガスとして用いる乾式エッチングで行うことができる。その結果、チャネル領域の両側にリセス領域１３６が形成される。この場合、上部キャッピング膜パターン１１６ａはリセスしてもその下部に位置した内側スペーサ１３０が露出するだけであって、ゲート電極１１２ａ及び下部キャッピング膜パターン１１４ｂは露出しない。すなわち、下部キャッピング膜パターン１１４ｂの幅が上部キャッピング膜パターン１１６ａ及びゲート電極１１２ａよりも小さい幅を有するによって、エッチング工程のマージンを確保することができる。それと共に、スペーサ１３４は上述のように、垂直の側壁プロファイルを有するので、スペーサ１３４はその上部からエッチングすることができる。これにより、ゲート電極１１２ａおよび下部キャッピング膜パターン１１４ｂの上部エッジ(ｅｄｇｅ)は露出しない。言い換えれば、スペーサ１３４の側壁に突出部分がないためスペーサ１３４はその上部からエッチングされる。
【００４５】
図７に示すように、リセス領域１３６を埋め込む半導体層１３８を形成することができる。半導体層１３８はゲートパターン１２０下部のチャネル領域にストレスを提供する半導体物質膜で形成されることができる。半導体層１３８はゲルマニウムを含む材料で形成される。例えば、半導体層１３８はリセス領域１３６からエピタキシャル成長したシリコンゲルマニウム膜またはゲルマニウム膜のような半導体物質膜で形成することができる。この場合、スペーサ１３４によりゲート電極１１２ａおよび下部キャッピング膜パターン１１４ｂは露出されず、そのため、エピタキシャル成長した半導体物質膜はゲート電極１１２ａおよび下部キャッピング膜パターン１１４ｂ上には形成されない。これによって、ゲート電極１１２ａと半導体層１３８との間が電気的に短絡しない。
【００４６】
一方、半導体層１３８がゲルマニウムを含む半導体物質膜で形成される場合、半導体層１３８はチャネル領域に圧縮応力(ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒｅｓｓ)を与えることができる。その結果、活性領域１０４がＰＭＯＳトランジスタで形成される場合にＰＭＯＳトランジスタのホール移動度(ｈｏｌｅ  ｍｏｂｉｌｉｔｙ)を向上させることができる。他の実施形態においては、半導体層１３８が炭素を含む半導体物質膜、例えば、シリコンカーバイド（ＳｉＣ）で形成される場合、半導体層１３８はチャネル領域に引張応力(ｔｅｎｓｉｌｅ  ｓｔｒｅｓｓ)を与えることができる。その結果、活性領域１０４がＮＭＯＳトランジスタを構成する場合にＮＭＯＳトランジスタの電子移動度(ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ)を向上させることができる。
【００４７】
続いて、半導体層１３８に不純物イオンを注入する。不純物イオンの導電型はｎ型か、またはｐ型とすることができる。注入された不純物イオンを活性化(ａｃｔｉｖａｔｉｏｎ)させた結果、半導体層１３８にソース／ドレイン領域１４０を形成することができる。それとともに、ソース／ドレイン領域１４０は、半導体層１３８と半導体基板１００との間の境界面で接合(ｊｕｎｃｔｉｏｎ)を形成することができる。他の実施形態においては、ソース／ドレイン領域１４０は、半導体層１３８から半導体基板１００に拡散された領域において接合を形成して半導体層１３８を囲む構造で形成されうる。上述の製造過程により、ストレインドチャネル（ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ）を有するＭＯＳトランジスタが完成される。
【００４８】
図示しないが、ソース／ドレイン領域１４０の表面に金属シリサイドを形成することができる。そして、ソース／ドレイン領域１４０の表面だけではなく、ゲート電極１１２ａに金属シリサイドを形成するためのサリサイド工程(ｓｅｌｆ−ａｌｉｇｎ  ｓｉｌｉｃｉｄｅ  ｐｒｏｃｅｓｓ)を行うことができる。サリサイド工程のためにキャッピング膜パターン１１８を選択的に除去しうる。これとは異なり、下部キャッピング膜パターン１１４ｂがゲルマニウム膜またはシリコンゲルマニウム膜で形成された場合に上部キャッピング膜パターン１１６ａを選択的に除去して下部キャッピング膜パターン１１４ｂにサリサイド工程を行うことができる。
【００４９】
ソース／ドレイン領域１４０を有する基板上に層間絶縁膜１４２を形成することができる。層間絶縁膜１４２はシリコン酸化膜で形成することができる。層間絶縁膜１４２を貫通してソース／ドレイン領域１４０と電気的に接続するコンタクト構造体１４４を形成することができる。
【００５０】
本実施形態によればスペーサ１３４の一部が上部キャッピング膜パターン１１６ａとゲート電極１１２ａとの間に介在するように形成されると共に、下部キャッピング膜パターン１１４ｂを相対的に狭い幅を有するように形成したために、リセス領域１３６および／またはコンタクト構造体１４４を形成する過程において、スペーサ１３４はゲート電極１１２ａおよび下部キャッピング膜パターン１１４ｂの露出を阻止することができる。これにより、コンタクト構造体１４４とゲート電極１１２ａとの間の電気的短絡を防止することができる。すなわち、ゲート電極１１２ａとソース／ドレイン領域１４０との短絡を防止することができる。すなわち、ＭＯＳトランジスタの信頼性を向上させることができる。
【００５１】
以下、図７を参照して本発明の一実施形態に係るＭＯＳトランジスタについて説明する。図７に示すように、半導体基板１００上に活性領域１０４を画定する素子分離膜１０２が提供される。活性領域１０４上にゲートパターン１２０を形成する。ゲートパターン１２０は順に積層されるゲート誘電膜パターン１１０ａ、ゲート電極１１２ａ、キャッピング膜パターン１１８を備えることができる。ゲート電極１１２ａはシリコン膜であって、例えば、ドーピングされたポリシリコン膜とすることができる。
【００５２】
キャッピング膜パターン１１８は、順に積層される下部キャッピング膜パターン１１４ｂおよび上部キャッピング膜パターン１１６ａを備えることができる。下部キャッピング膜パターン１１４ｂは上部キャッピング膜パターン１１６ａの幅よりも小さい幅を有する。また、下部キャッピング膜パターン１１４ｂはゲート電極１１２ａの幅よりも小さい幅を有しうる。上部キャッピング膜パターン１１６ａはゲート電極１１２ａに対してエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。下部キャッピング膜パターン１１４ｂは、ゲート電極１１２ａおよび上部キャッピング膜パターン１１６ａに対してエッチング選択比を有する導電膜または絶縁膜で形成することができる。下部キャッピング膜パターン１１４ｂは、ゲート電極１１２ａおよび上部キャッピング膜パターン１１６ａよりも高い酸化性を有する物質膜で形成することができる。下部キャッピング膜パターン１１４ｂはゲルマニウム（Ｇｅ）を含む膜で形成することができる。例えば、下部キャッピング膜パターン１１４ｂはゲルマニウム膜またはシリコンゲルマニウム膜で形成することができる。本実施形態では、キャッピング膜パターン１１８が上下部領域においてそれぞれ別のパターンを有するが、本発明はこれに限定されず、キャッピング膜パターン１１８は一体に形成することができる。ただし、この場合も、キャッピング膜パターン１１８の下部領域はその上部領域の幅よりも小さい幅を有する。
【００５３】
ゲートパターン１２０の側壁に沿ってスペーサ１３４が配置する。スペーサ１３４は、上部キャッピング膜パターン１１６ａとゲート電極との間に介在する内側スペーサ１３０および内側スペーサ１３０を覆う外側スペーサ１３２を備えることができる。内側スペーサ１３０はゲート電極１１２ａの側壁および上部キャッピング膜パターン１１６ａの側壁に延長されることができる。内側スペーサ１３０は酸化膜、例えば熱酸化膜を含みうる。外側スペーサ１３２はシリコン窒化膜を含みうる。
【００５４】
一方、下部キャッピング膜パターン１１４ｂが隣接した他のパターン１１２ａ、１１６ａに比べて高い酸化性を有し、内側スペーサ１３０が熱酸化膜である場合、内側スペーサ１３０は下部キャッピング膜パターン１１４ｂの側壁部分でより厚く形成される。
【００５５】
内側スペーサ１３０は垂直の側壁プロファイルを有することができる。外側スペーサ１３２は内側スペーサ１３０の側壁プロファイルに沿って配置され、外側スペーサ１３２も垂直の側壁プロファイルを有することができる。結論的に、スペーサ１３４は突出部分なしに、垂直の側壁プロファイルを有することができる。
【００５６】
一方、ゲートパターン１２０下部のチャネル領域の両側に半導体層１３８を配置することができる。半導体層１３８はチャネル領域にストレスを提供する半導体物質膜とすることができる。半導体層１３８がゲルマニウムを含む半導体物質膜の場合、半導体層１３８はチャネル領域に圧縮応力を与えることができる。その結果、活性領域１０４を含むＰＭＯＳトランジスタが提供される場合はＰＭＯＳトランジスタのホール移動度を向上させることができる。他の実施形態においては、半導体層１３８が炭素を含む半導体物質膜、例えば、シリコンカーバイド（ＳｉＣ）である場合、半導体層１３８はチャネル領域に引張応力を与えることができる。その結果、活性領域１０４を含むＮＭＯＳトランジスタが提供される場合はＮＰＯＳトランジスタの電子移動度を向上させることができる。
【００５７】
半導体層１３８にソース／ドレイン領域１４０を形成することができる。ソース／ドレイン領域１４０は、ｎ型またはｐ型不純物イオンでドーピングされることができる。ソース／ドレイン領域１４０の接合は半導体層１３８と活性領域１０４との間の境界面と一致させるか、または半導体層１３８から活性領域１０４に拡張された領域に配置することができる。上記の構成要素としてストレインドチャネルを有するＭＯＳトランジスが構成される。
【００５８】
ソース／ドレイン領域１４０を有する半導体基板１００の上部に層間絶縁膜１４２を提供することができる。層間絶縁膜１４２はシリコン酸化膜を含むことができる。層間絶縁膜１４２を貫通してソース／ドレイン領域１４０と電気的に接続したコンタクト構造体１４４を形成することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図３】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図４】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図５Ａ】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図５Ｂ】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図６】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図７】本発明の一実施形態に係るＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【符号の説明】
【００６０】
１００    半導体基板、
１０４    活性領域、
１０２    素子分離膜、
１１０    ゲート誘電膜、
１１２    ゲート電極膜、
１１４    下部キャッピング膜、
１１６    上部キャッピング膜、
１１４ａ    予備下部キャッピング膜パターン、
１１６ａ    上部キャッピング膜パターン、
１１８    キャッピング膜パターン、
１１４ｂ    下部キャッピング膜パターン、
１１２ａ    ゲート電極、
１３０    内側スペーサ、
１３２    外側スペーサ、
１３４    スペーサ、
１２０    ゲートパターン、
１３６    リセス領域、
１３８    半導体層、
１４０    ソース／ドレイン領域、
１４２    層間絶縁膜、
１４４    コンタクト構造体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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