(57)【要約】【課題】チャネルドープによるしきい値電圧の制御を行うことなく、容易にしきい値電圧制御を可能とする蓄積モードトランジスタから構成された半導体装置を提供する。【解決手段】蓄積モードトランジスタにおいて、ソース領域及びドレイン領域と、ソース領域及びドレイン領域とは逆極性の不純物元素を添加してチャネル領域に隣接して形成した不純物領域と、でＰＮ接合ダイオードを形成する。そして、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものとする。【選択図】図１
2009004595.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体膜と、
前記島状の半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を含むＭＯＳトランジスタを有し、
前記ソース領域、前記チャネル領域、及び前記ドレイン領域には、同極性の導電型を付与する不純物元素が添加されており、
前記島状の半導体膜は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、前記ソース領域及び前記ドレイン領域と、前記不純物領域とが、ＰＮ接合ダイオードを形成する濃度であることを特徴とする半導体装置。
【請求項２】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体膜と、
前記島状の半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を含むＭＯＳトランジスタを有し、
前記ソース領域、前記チャネル領域、及び前記ドレイン領域には、同極性の導電型を付与する不純物元素が添加されており、
前記島状の半導体膜は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、１×１０１８［ｃｍ−３］以上１×１０２０［ｃｍ−３］以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記ＭＯＳトランジスタは、蓄積モードＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項３において、前記蓄積モードＭＯＳトランジスタは、完全空乏型の蓄積モードトランジスタであることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、前記ゲート電極は金属材料で構成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記不純物元素は、周期表の１３族元素または１５族元素であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記周期表の１３族元素はホウ素であり、前記周期表の１５族元素とは、リンまたはヒ素であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７に記載の半導体装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、しきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳトランジスタから構成される半導体装置には、アナログ回路とディジタル回路との混載が急速に進んでいる。このような所謂ディジタル−アナログ混載回路を構成するトランジスタは、完全空乏型（以下、Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ、ＦＤ）ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）  ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成することが有効であると期待されている。ＦＤ  ＳＯＩ  ＭＯＳトランジスタは、急峻なサブスレッショルド特性と、高い電流供給能力と、を有し、素子分離が容易などの特徴を有する。また、寄生容量が少ないため、集積回路の高周波数化と、低消費電力化と、に有効である。
【０００３】
また、ＦＤ  ＳＯＩ  ＭＯＳトランジスタを、蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタとすることで、反転モードＦＤ  ＳＯＩ  ＭＯＳトランジスタよりも、さらに高い電流駆動能力、低い低周波ノイズ、低いキンク効果を有するという利点がある。蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタを用いることで、より高性能なディジタル−アナログ混載回路を提供できることが提案されている。
【非特許文献１】Ｗ．Ｃｈｅｎｇ，Ａ．Ｔｅｒａｍｏｔｏ，Ｍ．Ｈｉｒａｙａｍａ，Ｓ．Ｓｕｇａｗａ  ａｎｄ  Ｔ．Ｏｈｍｉ，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，３１１０，Ｖｏｌ．４５，２００６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高性能な半導体装置においては、電流駆動能力などに加え、しきい値電圧の制御が重要である。特に、ＭＯＳトランジスタの微細化が進む中、短チャネル効果による、しきい値電圧の低下が常に問題となっている。しきい値電圧が低下すると、ＭＯＳトランジスタのオフ電流が増大し、半導体装置の待機時電流が増大する。
【０００５】
しきい値電圧を制御する手段としては、チャネル領域に均一に導電性を有する不純物元素を添加する方法（以下、チャネルドープ）が一般的である。チャネルドープでは、不純物元素の添加量によって、しきい値電圧を制御することができる。しかしながら、蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタは、チャネル領域にソース領域及びドレイン領域と同極性の不純物元素を添加することで、トランジスタを構成する。したがって、チャネルドープによるしきい値電圧の制御はできない。
【０００６】
本発明は、上記の問題を鑑みなされたもので、チャネルドープによるしきい値電圧の制御を行うことなく、容易にしきい値電圧制御を可能とする蓄積モードトランジスタから構成された半導体装置を提供する。また、当該半導体装置を具備することで、低消費電力で高性能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明における蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタは、ソース領域と、ドレイン領域と、ソース領域と同極性の不純物を添加したチャネル領域と、ソース領域と逆極性の不純物を添加してチャネル領域に隣接して形成した不純物領域と、ゲート絶縁膜と、ゲート電極と、から構成され、ソース領域と、不純物領域と、でＰＮ接合ダイオードを形成させることを特徴とする。このような構成とすることで、ソース領域と、不純物領域と、は等電位となる。そのため、不純物領域は、チャネル領域における空乏層の広がりを抑制する機能を有し、しきい値電圧を制御する効果が得られる。そして本発明は、不純物領域の不純物濃度の範囲は、ソース領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものであることを特徴とする。すなわち不純物領域の不純物濃度を制御することで、しきい値電圧を容易に制御できる蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタを用いた半導体装置を提供することができる。また、当該半導体装置を具備することで、低消費電力で高性能な半導体装置を提供することができる。
【発明の効果】
【０００８】
本発明により、容易にしきい値電圧制御が可能で、高い電流駆動能力、低い低周波ノイズを有する、ソース領域及びドレイン領域と同極性の不純物元素がチャネル領域に添加された蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタで構成される半導体装置を提供することができる。また、当該半導体装置を具備することで、低消費電力で高性能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００１０】
本実施の形態では、まず本発明の半導体装置の構造と、短チャネル効果が抑制される原理について、図面を用いて説明する。
【００１１】
図１には、半導体装置を構成するＭＯＳトランジスタ（以下、半導体装置ともいう）の斜視図について示したものである。図１で半導体装置１００は、ゲート電極１０１、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５、から構成される。なお、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５、をまとめて半導体層とする。なお、ゲート電極１０１と、半導体層と、の間には、酸化シリコンなどのゲート絶縁膜（図示せず）が形成されている。
【００１２】
なお、図１において示した、半導体層の厚さをＴｓｉ、ゲート絶縁膜の厚さをＴｏｘ、チャネル領域の長さ（以下、チャネル長ともいう）をＬｉ、チャネル領域の幅（以下、チャネル幅ともいう）をＷｉ、不純物領域のチャネル長方向の長さをＬｐ、不純物領域のチャネル幅方向の長さをＷｐ、不純物領域の深さをＴｐ、ゲート電極のチャネル長方向に平行な長さをＬｇとし、以下説明を行うものとする。
【００１３】
なお、図１では、島状に設けられた半導体層において、ソース領域とドレイン領域の間に生じる電界の方向に平行な方向（以下、チャネル長方向）で、チャネル領域１０４の両方の端部に計２列の不純物領域１０５を配置しているが、例えば、さらにチャネル領域の中央に不純物領域を１列加えて３列のストライプ状に不純物領域を設けることも可能である。また、４列以上のストライプ状に不純物領域を設けることも可能である。ただし、図１に示すようにチャネル領域１０４におけるチャネル長方向の端部に計２列の不純物領域を設ける構成とすることで、半導体装置の製造のための回路配置のしやすさが高まるため好適である。
【００１４】
なお、蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタにおいて、ゲート電極１０１の材料として、不純物を添加して導電性を有するポリシリコンとする場合が多い。この時、ゲート電極１０１とチャネル領域１０４とにおけるフェルミレベルを調整するため、Ｎ型トランジスタではＰ型の不純物元素を添加したポリシリコン、Ｐ型トランジスタではＮ型の不純物元素を添加したポリシリコン、を各々用いることが多い。つまり、Ｎ型トランジスタとＰ型トランジスタで異なるゲート電極の材料を用いるため、製造工程が煩雑になる。そこで、仕事関数が適当な値、望ましくは、シリコンの価電子帯と伝導帯との中央付近の値を有する金属材料で、ゲート電極１０１を形成することが望ましい。この場合、Ｎ型トランジスタとＰ型トランジスタとでゲート電極を同一の製造工程で形成できるため、安価に提供することができる。具体的にゲート電極１０１は、タングステン、アルミ、チタンなどの金属またはそれらの合金、不純物を添加して導電性を有する半導体などの単層もしくは積層構造を用いることができる。なお、半導体層は、ＳＯＩ基板を用いて形成された半導体層であることが好ましいが、ガラス基板上に形成された半導体薄膜を用いて形成されたものであってもよい。
【００１５】
ソース領域１０２と、ドレイン領域１０３と、は同種の導電型を付与する不純物元素を添加して形成される。例えば、半導体装置１００をＮ型ＭＯＳトランジスタとする場合は、周期表の１５族元素であるリンまたはヒ素を添加すれば良い。また、半導体装置１００をＰ型ＭＯＳトランジスタとする場合は、周期表の１３族元素であるホウ素を添加すれば良い。なお本実施の形態においてチャネル領域１０４は、ソース領域１０２及びドレイン領域１０３に添加された不純物元素と同極性の不純物元素を添加することで蓄積モードトランジスタとすればよい。なお、チャネル領域１０４を、ソース領域１０２及びドレイン領域１０３に添加された不純物元素と逆極性の不純物元素を添加することで反転モードトランジスタとすることもできる。具体的に、蓄積モードトランジスタとするためにチャネル領域へ添加されるソース領域１０２及びドレイン領域１０３に添加された不純物元素と同極性の不純物元素の濃度は、１×１０１６［ｃｍ−３］以上１×１０１８［ｃｍ−３］以下の範囲であればよい。また、反転モードトランジスタとするためにチャネル領域へ添加されるソース領域１０２及びドレイン領域１０３に添加された不純物元素と逆極性の不純物元素の濃度は、１×１０１６［ｃｍ−３］以上１×１０１８［ｃｍ−３］以下の範囲であればよい。
【００１６】
不純物領域１０５は、ソース領域１０２と、ドレイン領域１０３と、に添加した導電型の不純物元素とは、逆の導電型（以下、逆極性という）の不純物元素を添加して形成される。すなわち、半導体装置１００をＮ型ＭＯＳトランジスタとする場合はＰ型の導電性を付与する周期表の１３族元素であるホウ素を添加すれば良い。また、半導体装置１００をＰ型ＭＯＳトランジスタとする場合はＮ型の導電性を付与する周期表の１５族元素であるリンまたはヒ素を添加すれば良い。
【００１７】
なお、図１では、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５について、半導体層の厚さ方向に各々不純物元素を一様に添加した例を図示しているが、半導体層の上面から特定の深さまで不純物を添加する構成としてもよい。なお本発明においては、不純物領域１０５の不純物濃度の範囲は、ソース領域１０２と、不純物領域１０５とが、ＰＮ接合ダイオードを形成できる濃度範囲で添加されることを特徴とする。具体的には、蓄積モードトランジスタのしきい値電圧を制御するために不純物領域へ添加される逆極性の不純物元素の濃度は、１×１０１８［ｃｍ−３］以上１×１０２０［ｃｍ−３］以下の範囲で調節することによりしきい値電圧の制御を行うことができる。
【００１８】
図１に示した半導体装置の構成をわかりやすくするため、図１で示した斜視図について、複数の断面図に分けて示す。図２（Ａ）では、斜視図における断面の箇所について示したものである。そして図２（Ｂ）に示す断面図は、図２（Ａ）の断面Ａ１−Ａ１’について示したものである。また、図２（Ｃ）に示す断面図は、図２（Ａ）の断面Ａ２−Ａ２’について示したものである。また、図２（Ｄ）に示す断面図は、図２（Ａ）の断面図Ｂ−Ｂ’について示したものである。
【００１９】
図２（Ｂ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成するソース領域１０２、不純物領域１０５、ドレイン領域１０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、ソース領域１０２及びドレイン領域１０３にわたる不純物領域１０５のチャネル長方向の長さがＬｐ、ゲート電極のチャネル長方向に平行な長さがＬｇとなる。またゲート絶縁膜の厚さがＴｏｘとなる。本実施の形態においては、不純物領域１０５に添加される不純物元素は半導体層の厚さ方向に一様に添加されているため、不純物領域１０５の深さＴｐは半導体層を構成するソース領域１０２、ドレイン領域１０３の厚さと等しくなる。なお、図１、図２（Ａ）乃至（Ｄ）中においてはＬｐとＬｇの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
【００２０】
図２（Ｃ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成するソース領域１０２、チャネル領域１０４、ドレイン領域１０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、ソース領域１０２及びドレイン領域１０３にわたるチャネル領域１０４のチャネル長方向の長さがＬｉ、ゲート電極のチャネル長方向に平行な長さがＬｇとなる。またゲート絶縁膜の厚さがＴｏｘとなる。チャネル領域１０４の厚さは、半導体層を構成するソース領域１０２、ドレイン領域１０３の厚さであるＴｓｉと等しくなる。またチャネル領域１０４に添加されるソース領域１０２及びドレイン領域１０３に添加された不純物元素と同極性の不純物元素は、半導体層の厚さ方向に一様に添加されているものとする。なお、図１、図２中においてはＬｉとＬｇの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
【００２１】
図２（Ｄ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成する不純物領域１０５、チャネル領域１０４、不純物領域１０５を縦断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、半導体層に形成された不純物領域１０５にわたるチャネル領域１０４のチャネル幅がＷｉ、不純物領域１０５のチャネル幅方向の長さがＷｐとなる。またゲート絶縁膜の厚さがＴｏｘとなる。なお上記説明したように、不純物領域１０５及びチャネル領域１０４の厚さは、半導体層の厚さであるＴｓｉと等しくなる。
【００２２】
次に、図１、図２（Ａ）乃至（Ｄ）のような蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタ（以下、蓄積モードトランジスタという）を具備する半導体装置において、短チャネル効果が抑制される原理について説明する。なお、以下の説明では、Ｎ型ＭＯＳトランジスタの場合について説明するが、Ｐ型ＭＯＳトランジスタの場合についても、同様に説明できる。
【００２３】
まず、比較説明のため、図１に示す半導体装置１００において、不純物領域１０５が無い場合について説明する。すなわち図４（Ａ）の斜視図に示すように、ソース領域４０２及びドレイン領域４０３と、に周期表の１５族元素であるリンを添加している蓄積モードトランジスタについて説明する。また、チャネル領域４０４には、蓄積モードトランジスタとするため、ソース領域４０２及びドレイン領域４０３と同極性の不純物元素が添加されている。なお図１と同様にソース領域４０２とドレイン領域４０３の間には、チャネル領域４０４が設けられており、ソース領域４０２、チャネル領域４０４、及びドレイン領域４０３を併せて半導体層と呼ぶ。また、半導体層上には、ゲート絶縁膜４０５を介してゲート電極４０１が設けられた構造である。
【００２４】
図４（Ｂ）に示す断面図は、図４（Ａ）に示した斜視図において、半導体層を構成するソース領域４０２、チャネル領域４０４、ドレイン領域４０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜４０５、ゲート絶縁膜４０５上にゲート電極４０１が設けられた構成をとる。
【００２５】
不純物領域がない図４（Ａ）及び図４（Ｂ）に示した半導体装置において、ソース領域４０２を接地電位、ドレイン領域４０３に正の電位を各々印加し、ゲート電極４０１に印加する電位を次第に増加すると、やがてチャネル領域４０４は、オン状態となる。このときのチャネル領域４０４における電位分布の様子を図示したのが図３である。
【００２６】
図３は、図４（Ｂ）に示した半導体装置のチャネル領域４０４において、チャネル方向、すなわち、ドレイン領域４０３からソース領域４０２の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図４（Ｂ）で示した断面図において、チャネル領域４０４、ゲート絶縁膜４０５、及びゲート電極４０１の積層構造でのチャネル領域４０４の電位分布の等電位線を示している。図３において、ゲート電極４０１、ゲート絶縁膜４０５、チャネル領域４０４で、第１の等電位線３０１、第２の等電位線３０２、第３の等電位線３０３、第４の等電位線３０４は、第１の等電位線３０１乃至第４の等電位線３０４の順に電位が高い状態を表すものとする。図３に示すように半導体装置のチャネル領域４０４において、電位は、チャネル領域の深さ方向に向かって一様に減少していく。
【００２７】
次に、半導体装置１００において、不純物領域１０５がある場合について説明する。すなわち、図１、図２（Ａ）乃至（Ｄ）のような蓄積モードトランジスタを具備する半導体装置において、ソース領域１０２及びドレイン領域１０３に周期表の１５族元素であるリンまたはヒ素を添加し、不純物領域１０５に周期表の１３族元素であるホウ素を添加しているものとする。また、チャネル領域１０４には、蓄積モードトランジスタとするため、ソース領域１０２及びドレイン領域１０３と同極性の不純物元素が添加されている。なお、ソース領域１０２と、不純物領域１０５と、がＰＮ接合ダイオードを形成するに必要十分な濃度の不純物元素が添加されているものとする。
【００２８】
なお、上記ＰＮ接合ダイオードは、ソース領域１０２の導電型がＮ型、不純物領域１０５の導電型がＰ型のＰＮ接合ダイオードである。したがって、不純物領域１０５は、電気的には浮遊状態となる。しかし、仮に不純物領域１０５がソース領域１０２より高電位の場合には、不純物領域１０５からソース領域１０２に電流が流れるため、不純物領域１０５はソース領域１０２と等電位になる。なお、原理的には、不純物領域１０５と、ソース領域１０２と、で、ＰＮ接合ダイオードのしきい値電圧未満の電位差を生じることもありうる。しかし、不純物領域１０５が、積極的に電荷を蓄積する機能を有していなければ、実質的に不純物領域１０５と、ソース領域１０２と、は等電位となる。本明細書では、不純物領域１０５とソース領域１０２とが実質的に等電位な場合も含め、不純物領域１０５とソース領域１０２とが等電位である、と表現することにする。
【００２９】
また、ドレイン領域１０３と、不純物領域１０５と、もＰＮ接合ダイオードを形成することになる。しかし、図１、図２（Ａ）乃至（Ｄ）のような蓄積モードトランジスタを具備する半導体装置の動作時において、導電型がＮ型であるドレイン領域１０３には正の電位が印加される。したがって、ドレイン領域１０３と、不純物領域１０５とは、所謂逆バイアスの状態になり、電気的に絶縁となる。さらに、チャネル領域１０４より不純物領域１０５は低電位になるため、チャネル領域１０４と、不純物領域１０５と、は電気的に絶縁となる。
【００３０】
ここで、図１、図２（Ａ）乃至（Ｄ）のような蓄積モードトランジスタを具備する半導体装置において、ソース領域１０２を接地電位、ドレイン領域１０３に正の電位を各々印加し、ゲート電極１０１に印加する電位を次第に増加すると、やがてチャネル領域１０４は、オン状態となる。このときのチャネル領域１０４における電位分布の様子を図示したのが図７である。
【００３１】
図７は、図１、図２（Ａ）乃至（Ｄ）のような蓄積モードトランジスタを具備する半導体装置のチャネル領域１０４において、図２（Ｄ）で示した断面図と同様に、ドレイン領域１０３からソース領域１０２の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図２（Ｄ）で示した断面図において、チャネル領域１０４及び不純物領域１０５、ゲート絶縁膜２０１、並びにゲート電極１０１の積層構造でのチャネル領域１０４の電位分布の等電位線を示している。図７において、ゲート電極１０１、ゲート絶縁膜２０１、チャネル領域１０４、及び不純物領域１０５で、第１の等電位線７０１、第２の等電位線７０２、第３の等電位線７０３、第４の等電位線７０４は、第１の等電位線７０１乃至第４の等電位線７０４の順に電位が高い状態を表すものとする。
【００３２】
さて、チャネル領域１０４において、等電位線によって表された電位分布は、図３で説明したチャネル領域の等電位線によって表された電位分布と大きく異なる。すなわち、チャネル領域１０４の中央部において、第１の等電位線７０１乃至第４の等電位線７０４は凹んでいる。また、第１の等電位線７０１乃至第４の等電位線７０４の両端はチャネル領域１０４とゲート絶縁膜２０１との界面にある。第１の等電位線７０１乃至第４の等電位線７０４の両端がチャネル領域１０４とゲート絶縁膜２０１との界面にあるのは、不純物領域１０５の電位がソース領域１０２と等電位、すなわち、接地電位であるため、チャネル領域１０４と、不純物領域１０５と、の界面で、電位が０となることによる。チャネル領域１０４と、不純物領域１０５と、の界面で、電位が０となることは、チャネル領域１０４における空乏層の広がりが抑制されていることを意味する。上述のように、半導体装置１００において、不純物領域１０５を設けることで、空乏層の広がりを抑制することができ、しきい値電圧を制御することができる。
【００３３】
以上のような構成とすることで、容易にしきい値電圧を制御できる蓄積モードトランジスタを具備する半導体装置を提供することができる。
【００３４】
次に、不純物領域を設けることにより、容易にしきい値電圧を制御することのできる蓄積モードトランジスタを具備する半導体装置について、さらに具体的に説明する。
【００３５】
図１、図２（Ａ）乃至（Ｄ）のような蓄積モードトランジスタを具備する半導体装置において、しきい値電圧の制御はチャネル幅に依存する。そのため、しきい値電圧の制御をチャネル幅で行うことについて、図８を用いて説明する。
【００３６】
図８は、図１、図２（Ａ）乃至（Ｄ）で示した蓄積モードトランジスタを具備する半導体装置１００のチャネル領域１０４において、図２（Ｄ）で示した断面図と同様に、ドレイン領域１０３からソース領域１０２の方向に垂直な断面の電位分布の等電位線を示している。ただし図８に示す断面図では、半導体層の厚さが、図７に示す断面図とは異なる。すなわち、図７における半導体装置より、図８における半導体装置の方が、半導体層が薄い。また、図８で示す半導体装置は、ＳＯＩ基板を用いて半導体層を形成または絶縁基板上に半導体層を形成した基板を用いて作製した蓄積モードトランジスタを想定している。
【００３７】
図８において、ゲート電極１０１、ゲート絶縁膜２０１、チャネル領域１０４、不純物領域１０５、絶縁基板８００である。第１の等電位線８０１、第２の等電位線８０２、第３の等電位線８０３、第４の等電位線８０４は、この順に電位が高いとする。また、第５の等電位線８０５は、第３の等電位線４０６と等電位である。
【００３８】
図７における第１の等電位線７０１と、図８における第１の等電位線８０１と、は非常に似た形状になる。すなわち、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、は、同様の電位分布になる。
【００３９】
図７における電位分布と図８における電位分布との類似は、次のような理由による。すなわち、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布は、ゲート電極１０１の電位と、ゲート絶縁膜２０１の膜質及び膜厚と、不純物領域１０５の電位と、チャネル領域１０４におけるゲート絶縁膜２０１との界面付近の不純物濃度と、に依存して決定される。また、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布は、ゲート電極１０１の電位と、ゲート絶縁膜２０１の膜質及び膜厚と、不純物領域１０５の電位と、チャネル領域１０４におけるゲート絶縁膜２０１との界面付近の不純物濃度と、に依存して決定される。ここで、図７のゲート電極１０１の電位と図８のゲート電極１０１との電位は等しいとし、図７のゲート絶縁膜２０１の膜質及び膜厚と図８のゲート絶縁膜２０１の膜質及び膜厚は各々等しいとし、図７のチャネル領域１０４と図８のチャネル領域１０４との不純物濃度が等しいとする。なお、図７の不純物領域１０５と図８の不純物領域１０５の電位はともにソース領域の電位、つまり接地電位に等しい。以上から、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、は、同様の電位分布になる。
【００４０】
さらに、前述のように、蓄積モードトランジスタのしきい値電圧は、半導体層の膜厚には依存しないことになる。つまり、半導体層の作製工程、もしくは蓄積モードトランジスタの作製工程において、半導体層の膜厚が変動しても、蓄積モードトランジスタの特性ばらつきを低減することができることになる。これは、本発明における蓄積モードトランジスタから構成される半導体装置の品質を保証する上で、非常に有効である。
【００４１】
なお、上記説明において、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布とは、チャネル幅、すなわち、図７における不純物領域１０５の幅Ｗｐおよび図８における不純物領域１０５の幅Ｗｐに依存することが容易にわかる。
【００４２】
さて、蓄積モードトランジスタの電気伝導は、チャネル領域におけるゲート絶縁膜との界面付近の電位分布に強く依存する。したがって、図７と図８とで示した蓄積モードトランジスタでは、半導体層の厚さが異なっても、同様な電気伝導特性を示すことになる。すなわち、図７と図８とで示した蓄積モードトランジスタでは、しきい値電圧が一致する。さらに、本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることでしきい値電圧をチャネル幅、すなわち不純物領域の幅Ｗｐで制御することができる。これにより、不純物領域を設けチャネル幅を変更することで、チャネルドープ以外のしきい値電圧の制御を行うことができ、任意のしきい値電圧の蓄積モードトランジスタを作製することができる。
【００４３】
本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることで、チャネル幅を短くすることができ、しきい値電圧を高くすることができる。これは、チャネル領域における電位に対して、不純物領域における電位の効果がより増すからである。これは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）などを混載した半導体装置、所謂システムＬＳＩにおいて有効である。
【００４４】
システムＬＳＩにおいて、ＳＲＡＭには、集積度向上のため、微細なＭＯＳトランジスタが要求されるとともに、待機時の消費電力削減のため、オフ電流の低減が要求される。このような要求に対して、本発明における蓄積モードトランジスタでは、微細なＭＯＳトランジスタ、すなわちチャネル幅が短いＭＯＳトランジスタで、しきい値電圧を高くすることができるので、オフ電流の低減も同時に実現できる。
【００４５】
また、システムＬＳＩにおいて、ＣＰＵには、動作周波数の向上のため、オン電流の向上が要求される。このような要求に対し、本発明における蓄積モードトランジスタでは、チャネル幅を長くすることで、しきい値電圧を低くすることができるので、オン電流を向上することが容易である。また、チャネル幅が長いので、さらに、オン電流の向上に有効である。
【００４６】
以上のような構成とすることで、本発明における蓄積モードトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルの蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【００４７】
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
（実施の形態２）
【００４８】
本実施の形態では、本発明における蓄積モードトランジスタのレイアウトについて、しきい値電圧の制御をチャネル幅で行う際に有効なレイアウトについて、図５、図６を用いて説明する。図５、図６は、本発明における蓄積モードトランジスタで構成される回路のレイアウトである。
【００４９】
図５において、第１のゲート電極５１１と、第１のチャネル領域５２１と、第１のソース領域５３１と、第１のドレイン領域５４１と、第１の不純物領域５５１と、が、各々第１のＮ型ＭＯＳトランジスタ５０１、第２のＮ型ＭＯＳトランジスタ５０２、第３のＮ型ＭＯＳトランジスタ５０３、第４のＮ型ＭＯＳトランジスタ５０４、第５のＮ型ＭＯＳトランジスタ５０５、第６のＮ型ＭＯＳトランジスタ５０６、第７のＮ型ＭＯＳトランジスタ５０７、第８のＮ型ＭＯＳトランジスタ５０８を構成する。なお、第１のソース領域５３１と、第１のドレイン領域５４１と、は、各々構造的な区別は無い。本実施の形態では、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８が動作時に低電位となる領域をソース領域、他方をドレイン領域としている。低電位となる領域をソース領域とすることで、実施の形態１における、本発明における蓄積モードトランジスタの説明が適用できる。
【００５０】
また、図５において、第２のゲート電極５７１と、第２のチャネル領域５８１と、第２のソース領域５９１と、第２のドレイン領域６９１と、が、各々第１のＰ型ＭＯＳトランジスタ５６１、第２のＰ型ＭＯＳトランジスタ５６２、第３のＰ型ＭＯＳトランジスタ５６３、第４のＰ型ＭＯＳトランジスタ５６４、第５のＰ型ＭＯＳトランジスタ５６５、第６のＰ型ＭＯＳトランジスタ５６６、第７のＰ型ＭＯＳトランジスタ５６７、第８のＰ型ＭＯＳトランジスタ５６８を構成する。なお、図５では、不純物領域を設けていないが、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８と同等に、不純物領域を設ける構成としてもよい。また、第２のソース領域５９１と、第２のドレイン領域６９１と、は、各々構造的な区別は無い。本実施の形態では、第１のＰ型ＭＯＳトランジスタ５６１乃至第８のＰ型ＭＯＳトランジスタ５６８が動作時に高電位となる領域をソース領域、他方をドレイン領域としている。高電位となる領域をソース領域とすることで、不純物領域を設けた際に、実施の形態１における、本発明における蓄積モードトランジスタの説明が適用できる。
【００５１】
図６において、図５のレイアウトに、接地配線６０１と、電源配線６０２と、信号配線６０３と、を加えることで、否定回路素子６１９と、２入力否定論理積回路素子６２０と、２入力否定論理和回路素子６２１と、３入力否定論理積回路素子６２２と、を構成することができる。
【００５２】
さて、蓄積モードトランジスタの微細化が進むと、マスク形状と、実際の出来上がり形状と、は大きく異なることになる。これは、例えば、フォトレジスト工程における露光時の光の干渉、回折などによるものであり、マスク形状は、それらを見越した形状とする必要がある。特に、多様な物理形状のマスクレイアウトの場合、出来上がり形状を正確に予測するのは困難で、結果的に、蓄積モードトランジスタの特性ばらつきが増大し、結果的に半導体装置の品質を損なうことになる。
【００５３】
一方、図５に示すように、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８において、ゲート電極と、チャネル領域と、ソース領域と、ドレイン領域と、不純物領域と、が、各々同一形状とすることが有効である。このようにすることで、フォトレジスト工程における露光時の光の干渉、回折などの予測が容易になり、出来上がり形状を正確に予測して、マスクレイアウトを設計することができる。また実施の形態１で説明したように、蓄積モードトランジスタのようにチャネルドープによるしきい値の制御が難しいトランジスタにおいては、不純物領域をもうけることによるしきい値電圧の制御は特に有効である。
【００５４】
さらに、実施の形態１で示したように、本発明における蓄積モードトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルの蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、特性ばらつきの少ないＭＯＳトランジスタを提供することが容易になる。また図６に示すような回路構成にした際の、しきい値電圧のばらつきが少ない回路を得ることができる。
【００５５】
以上のような構成とすることで、本発明における蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルの蓄積モードトランジスタにおいて、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【００５６】
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
【実施例１】
【００５７】
本実施例では、本発明における蓄積モードトランジスタについて、デバイスシミュレーションにより定量的な評価を行った結果について、図９を用いて説明する。図９は、Ｎ型ＭＯＳトランジスタについて、不純物領域の設置の有無による、しきい値電圧とチャネル領域へ添加する不純物の濃度との関係である。
【００５８】
なお、本実施例では、デバイスシミュレータに、Ｓｙｎｏｐｓｙｓ社のＴＣＡＤ  Ｓｅｎｔａｕｒｕｓ（Ｒ）を用い、チャネル領域における不純物散乱モデルには、Ｍａｓｅｔｔｉモデルを採用している。
【００５９】
図９において、不純物領域を有さないＮ型ＭＯＳトランジスタと、不純物領域を有するＮ型トランジスタと、について、しきい値電圧とチャネル領域へ添加する不純物濃度ＮＣＤとの関係が、各々第１の特性９０１と、第２の特性９０２と、である。
【００６０】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．１［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。
【００６１】
図９において、チャネル領域へ添加する不純物濃度が負、すなわち蓄積モードトランジスタの場合、不純物元素として、リンを添加していることを意味する。また、チャネル領域へ添加する不純物濃度が正、すなわち反転モードトランジスタの場合、不純物元素として、ボロンを添加していることを意味する。
【００６２】
図９より、チャネル領域へ添加する不純物濃度を負から正に増大するにつれ、蓄積モードトランジスタ及び反転モードトランジスタに関わらず、しきい値電圧をプラスにシフトさせることができる。また、不純物領域を設けることで、しきい値電圧をほぼ一様にプラスシフトすることができる。つまり、不純物領域を設けることは、チャネル領域への不純物添加とは、概ね独立に、しきい値電圧を制御することができることがわかる。したがって、しきい値電圧を容易に制御できる蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタを提供することができる。また、本蓄積モードＦＤ  ＳＯＩ  ＭＯＳトランジスタを用いて構成することで、低消費電力で高性能な半導体装置を提供することができる。
【００６３】
なお、本実施例は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
【実施例２】
【００６４】
本実施例では、本発明における蓄積モードトランジスタについて、デバイスシミュレーションにより定量的な評価を行った結果について、図１０を用いて説明する。図１０は、Ｎ型ＭＯＳトランジスタについて、不純物領域の設置の有無及びチャネル領域へ添加する不純物の極性と濃度を変えた場合におけるしきい値電圧とオン電流の関係である。
【００６５】
なお、本実施例では、デバイスシミュレータに、Ｓｙｎｏｐｓｙｓ社のＴＣＡＤ  Ｓｅｎｔａｕｒｕｓ（Ｒ）を用い、チャネル領域における不純物散乱モデルには、Ｍａｓｅｔｔｉモデルを採用している。
【００６６】
図１０において、不純物領域を有さないＮ型ＭＯＳトランジスタのチャネル領域に添加する不純物の極性及び濃度を変えた場合における、しきい値電圧とオン電流（ソースとドレイン間の電圧Ｖｄ＝２Ｖ、ゲート電極に印加する電圧Ｖｇ＝３Ｖにおけるソースとドレイン間の電流Ｉｄ）との関係を第１の特性１００１として示し、不純物領域を有するＮ型トランジスタのチャネル領域に添加する不純物の極性及び濃度を変えた場合における、しきい値電圧とオン電流との関係を第２の特性１００２として示したものである。
【００６７】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．２［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。なお、チャネル領域には、図１０に示すしきい値電圧Ｖｔｈの低い方から順に、リンを１×１０１８［ｃｍ−３］、リンを８×１０１７［ｃｍ−３］、リンを６×１０１７［ｃｍ−３］、リンを４×１０１７［ｃｍ−３］、リンを２×１０１７［ｃｍ−３］、不純物添加無し、ボロンを２×１０１７［ｃｍ−３］、ボロンを４×１０１７［ｃｍ−３］、ボロンを６×１０１７［ｃｍ−３］、ボロンを８×１０１７［ｃｍ−３］、ボロンを１×１０１８［ｃｍ−３］、の濃度で添加しているものを示している。なお、チャネル領域にリンを添加した場合には蓄積モードトランジスタ、ボロンを添加した場合には反転モードトランジスタ、となっている。
【００６８】
図１０より、蓄積モードトランジスタ及び反転モードトランジスタのいずれの場合においても、不純物領域を設けることで、オン電流を低下させることなく、しきい値電圧を高電位にシフトさせることができる。したがって、同じしきい値電圧の蓄積モードトランジスタで比べた場合、不純物領域を設けた蓄積モードトランジスタの方が、高いオン電流を得ることができる。
【００６９】
以上のように、不純物領域を設けることで、高いオン電流を維持したまま、しきい値電圧を制御できる蓄積モードトランジスタを提供することができる。また、しきい値電圧を高くすることで、リーク電流を削減することができるので、本発明における蓄積モードトランジスタを用いて構成することで、低消費電力で高性能な半導体装置を提供することができる。
【００７０】
なお、本実施例は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
【実施例３】
【００７１】
本実施例では、上記実施の形態及び実施例で述べた半導体装置を構成する蓄積モードトランジスタの作製例について説明する。本実施の形態では特に、ＳＯＩ基板を用いた半導体層によりＮ型ＭＯＳトランジスタを作製し、蓄積モードトランジスタを具備する半導体装置とする形態について説明する。なお、Ｐ型ＭＯＳトランジスタを作製する場合には、半導体層のソース領域及びドレイン領域並びに不純物領域に添加する導電性を付与する不純物元素を、逆極性の不純物元素を添加することで対応すればよい。
【００７２】
まず、ＳＯＩ基板を準備する。ここでは、支持基板１１０１上に下地絶縁層１１０２が形成され、下地絶縁層１１０２上に半導体層１１０３Ａが形成されたものを用いる（図１１（Ａ））。ＳＯＩ基板としては、公知のＳＯＩ基板を用いればよく、その作製方法や構造は特に限定されない。ＳＯＩ基板としては、代表的にはＳＩＭＯＸ基板や貼り合わせ基板が挙げられる。また、貼り合わせ基板の例として、ＥＬＴＲＡＮ（登録商標）、ＵＮＩＢＯＮＤ（登録商標）、スマートカット（登録商標）等が挙げられる。
【００７３】
ＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜層（ＢＯＸ；Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を形成することにより、表面に薄膜シリコン層を形成し、ＳＯＩ構造を得ることができる。薄膜シリコン層は、埋め込み酸化膜層により、単結晶シリコン基板と絶縁分離されている。また、埋め込み酸化膜層形成後に、さらに熱酸化するＩＴＯＸ（Ｉｎｔｅｒｎａｌ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ−ＳＩＭＯＸ）と呼ばれる技術を用いることもできる。
【００７４】
貼り合わせ基板は、酸化膜層を介して２枚の単結晶シリコン基板（第１単結晶シリコン基板、第２単結晶シリコン基板）を貼り合わせ、一方の単結晶シリコン基板を貼り合わせた面ではない方の面から薄膜化することにより、表面に薄膜シリコン層を形成したＳＯＩ基板のことをいう。酸化膜層は、一方の基板（ここでは第１単結晶シリコン基板）を熱酸化して形成することができる。また、２枚の単結晶シリコン基板は、接着剤なしで直接貼り合わせることができる。例えば、第１単結晶シリコン基板を熱処理して酸化膜層を形成した後、第２単結晶シリコン基板と重ね合わせ、８００℃以上、好ましくは１１００℃程度で熱処理することにより、貼り合わせ界面での化学結合により、２枚の基板を接着することができる。その後、第２単結晶シリコン基板を、接着されていない方の面から研磨して所望の厚さの薄膜シリコン層を形成することができる。なお、貼り合わせ後に第２単結晶シリコン基板を研磨せずに、第２単結晶シリコン基板の所定の深さの領域に水素イオン注入して微小ボイドを形成し、当該微小ボイドの熱処理による成長を利用して基板を劈開するスマートカット（登録商標）法またはＳｍａｒｔ−Ｃｕｔ（登録商標）法と呼ばれる技術を用いることもできる。また、第２単結晶シリコン基板を研磨後、小型のプラズマエッチング装置で局所的に制御しながら基板をエッチングして薄膜化するＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）と呼ばれる技術を用いることもできる。
【００７５】
本実施例で示すＳＯＩ基板において、支持基板は単結晶シリコン基板に相当し、絶縁層は埋め込み酸化膜層又は酸化膜層に相当し、半導体層は表面に形成される薄膜シリコン層に相当する。
【００７６】
半導体層１１０３Ａは、ＳＯＩ基板の表面シリコン層であり、単結晶シリコン層である。ＳＯＩ基板の表面シリコン層の膜厚は、ＳＯＩ基板の作製時に研磨量、イオン注入の深さ等の条件を制御することによって、適宜選択することができる。例えば、膜厚４０ｎｍ以上２００ｎｍ以下の範囲の表面シリコン層を形成することができる。本実施例では、シリコン層は、膜厚１０ｎｍ以上１５０ｎｍ以下の範囲、好ましくは３０ｎｍ以上１００ｎｍ以下、又は１０ｎｍ以上３０ｎｍ以下の範囲で形成する。
【００７７】
次に、得られた半導体層１１０３Ａを所望の形状にエッチングして、島状の半導体層１１０３Ｂを形成する（図１１（Ｂ））。このとき、島状の半導体層１１０３Ｂは端部が垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。島状のシリコン層の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。好ましくは島状のシリコン層の端部をテーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満となるように形成するとよい。島状のシリコン層の端部を垂直に近い形状とすることで寄生チャネルを低減することができる。
【００７８】
次に、フォトリソグラフィ方により形成したレジストからなるマスクを用いて、島状の半導体層１１０３ＢにＰ型を付与する不純物元素を添加して、不純物領域１１０４を形成する（図１１（Ｃ））。図１１（Ｃ）では、不純物領域１１０４の形成の際、島状の半導体層１１０３Ｂを形成した上で設ける構成としたが、結晶質の半導体層が基板１１０１上に一面に形成された状態で、不純物領域１１０４を形成し、島状の半導体層とする構成としてもよい。Ｐ型を付与する不純物元素は、周期表の１３族に属する元素を用いれば良く、例えばホウ素（Ｂ）を用いる。なお、本実施の形態においては、Ｎ型ＭＯＳトランジスタの作製方法を例としてあげているため、ソース領域及びドレイン領域に添加するＮ型を付与する不純物元素とは逆極性のＰ型を付与する不純物元素を不純物領域１１０４に添加する例について示すが、Ｐ型ＭＯＳトランジスタの作製方法である場合には、ソース領域及びドレイン領域に添加するＰ型を付与する不純物元素とは逆極性のＮ型を付与する不純物元素を不純物領域１１０４に添加すればよい。
【００７９】
次に、島状の半導体層１１０３Ｂ上にゲート絶縁膜１１０５を形成する（図１２（Ａ））。図１２（Ａ）では図示していないがゲート絶縁膜１１０５は、島状の半導体層１１０３Ｂを覆うように設けてもよい。ゲート絶縁膜１１０５は、ＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層又は積層して形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層又は積層して形成する。
【００８０】
また、ゲート絶縁膜１１０５は、島状の半導体層１１０３Ｂに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。
【００８１】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体層に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体層との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００８２】
なお、ゲート絶縁膜１１０５は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００８３】
また、半導体層に対し、連続発振レーザー光若しくは１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた島状の半導体層１１０３Ｂは、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００８４】
次に、ゲート絶縁膜１１０５上に、ゲート電極１１０６を形成する（図１２（Ｂ））。ゲート電極１１０６は、第１の導電膜及び第２の導電膜を積層し、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、島状の半導体層１１０３Ｂの上方に形成することができる。一例として、第１の導電膜は、プラズマＣＶＤ法やスパッタ法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００８５】
次に、ゲート電極をマスクにしてイオンドープ法またはイオン注入法により、島状の半導体層１１０３ＢにＮ型を付与する不純物元素を添加し、Ｎ型ＭＯＳトランジスタのソース領域１１０７、チャネル領域１１０８、及びドレイン領域１１０９を形成する（図１２（Ｃ））。Ｎ型を付与する不純物元素は、周期表の１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。なお図１２（Ｃ）中においては、ゲート絶縁膜１１０５及びゲート電極１１０６を点線で表示し、島状の半導体層１１０３Ｂに形成された不純物領域１１０４、ソース領域１１０７、チャネル領域１１０８、及びドレイン領域１１０９を視認し易くしている。図１２（Ｃ）に示す島状の半導体層は、上記実施の形態で示したＭＯＳトランジスタと同様に、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルの蓄積モードトランジスタにおいて、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【００８６】
なお図１２（Ｃ）に示す蓄積モードトランジスタは、必要に応じて、ゲート電極１１０６の側面に接する絶縁膜（サイドウォールともよばれる）、またはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を設けてもよい。また、ゲート電極１１０６を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜を形成する。その結果、Ｎ型ＭＯＳトランジスタである薄膜トランジスタを得ることができる。
【００８７】
なお、本実施例では、ＳＯＩ基板を用いた島状の半導体層に蓄積モードトランジスタを作製する方法について説明を行ったが、本発明は、絶縁基板上に形成される薄膜の半導体層を用いて形成される蓄積モードトランジスタにも適用することが可能である。
【００８８】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【実施例４】
【００８９】
本実施例においては、本発明の半導体装置の例について説明する。
【００９０】
本発明は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
【００９１】
また、本発明は、デジタルカメラ、ナビゲーション装置、ノート型コンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、ゲーム機などの記録媒体を備えた電子機器などを作製することも可能である。
【００９２】
また、本発明は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、記憶素子等の集積回路に適用することができる。
【００９３】
例えば、図１３（Ａ）は、携帯情報端末である。図１３（Ｂ）は、デジタルカメラである。図１３（Ｃ）は、携帯電話機である。図１３（Ｄ）は、ナビゲーション装置である。図１３（Ｅ）は、ノート型コンピュータである。いずれも、本体９２０１に組み込まれた集積回路、若しくは表示部９２０２に本発明を適用可能である。
【００９４】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【図面の簡単な説明】
【００９５】
【図１】本発明における蓄積モードトランジスタの斜視図。
【図２】本発明における蓄積モードトランジスタの斜視図及び断面図。
【図３】本発明における蓄積モードトランジスタの電位分布について示す図。
【図４】不純物領域のない蓄積モードトランジスタの斜視図及び断面図。
【図５】本発明における蓄積モードトランジスタのレイアウト（１）について示す図。
【図６】本発明における蓄積モードトランジスタのレイアウト（２）について示す図。
【図７】本発明における蓄積モードトランジスタの電位分布（半導体層厚が薄いとき）について示す図。
【図８】本発明における蓄積モードトランジスタのチャネル領域の電位分布について示す図。
【図９】本発明における蓄積モードトランジスタのしきい値電圧とチャネルドープ濃度との関係について示す図。
【図１０】本発明における蓄積モードトランジスタのしきい値電圧とオン電流との関係について示す図。
【図１１】本発明の半導体装置の作製方法について説明する図。
【図１２】本発明の半導体装置の作製方法について説明する図。
【図１３】本発明の半導体装置を具備する電子機器について示す図。
【符号の説明】
【００９６】
１００    半導体装置
１０１    ゲート電極
１０２    ソース領域
１０３    ドレイン領域
１０４    チャネル領域
１０５    不純物領域
２０１    ゲート絶縁膜
３０１    等電位線
３０２    等電位線
３０３    等電位線
３０４    等電位線
４０１    ゲート電極
４０２    ソース領域
４０３    ドレイン領域
４０４    チャネル領域
４０５    ゲート絶縁膜
４０６    等電位線
５０１    Ｎ型ＭＯＳトランジスタ
５０２    Ｎ型ＭＯＳトランジスタ
５０３    Ｎ型ＭＯＳトランジスタ
５０４    Ｎ型ＭＯＳトランジスタ
５０５    Ｎ型ＭＯＳトランジスタ
５０６    Ｎ型ＭＯＳトランジスタ
５０７    Ｎ型ＭＯＳトランジスタ
５０８    Ｎ型ＭＯＳトランジスタ
５１１    ゲート電極
５２１    チャネル領域
５３１    ソース領域
５４１    ドレイン領域
５５１    不純物領域
５６１    Ｐ型ＭＯＳトランジスタ
５６２    Ｐ型ＭＯＳトランジスタ
５６３    Ｐ型ＭＯＳトランジスタ
５６４    Ｐ型ＭＯＳトランジスタ
５６５    Ｐ型ＭＯＳトランジスタ
５６６    Ｐ型ＭＯＳトランジスタ
５６７    Ｐ型ＭＯＳトランジスタ
５６８    Ｐ型ＭＯＳトランジスタ
５７１    ゲート電極
５８１    チャネル領域
５９１    ソース領域
６０１    接地配線
６０２    電源配線
６０３    信号配線
６１９    否定回路素子
６２０    入力否定論理積回路素子
６２１    入力否定論理和回路素子
６２２    入力否定論理積回路素子
６９１    ドレイン領域
７０１    等電位線
７０２    等電位線
７０３    等電位線
７０４    等電位線
８００    絶縁基板
８０１    等電位線
８０２    等電位線
８０３    等電位線
８０４    等電位線
８０５    等電位線
９０１    特性
９０２    特性
１００１    特性
１００２    特性
１１０１    基板
１１０２    下地絶縁層
１１０４    不純物領域
１１０５    ゲート絶縁膜
１１０６    ゲート電極
１１０７    ソース領域
１１０８    チャネル領域
１１０９    ドレイン領域
９２０１    本体
９２０２    表示部
１１０３Ａ    半導体層
１１０３Ｂ    半導体層
【図１】
2009004595.tif 000003
【図２】
2009004595.tif 000004
【図３】
2009004595.tif 000005
【図４】
2009004595.tif 000006
【図５】
2009004595.tif 000007
【図６】
2009004595.tif 000008
【図７】
2009004595.tif 000009
【図８】
2009004595.tif 000010
【図９】
2009004595.tif 000011
【図１０】
2009004595.tif 000012
【図１１】
2009004595.tif 000013
【図１２】
2009004595.tif 000014
【図１３】
2009004595.tif 000015