(57)【要約】【課題】機能ブロックの誤接続を防止できる半導体試験装置を提供すること。【解決手段】半導体試験装置を構成する機能ブロックを、複数種類の中から選択して接続するように構成された半導体試験装置において、接続される機能ブロックの属性を識別する属性識別手段と、この属性識別手段の出力情報と予め設定された接続可能な属性情報とを照合し、接続の可否を判断する接続可否判断手段、を設けたことを特徴とするもの。【選択図】                    図１
2009128079.tif 000002
【特許請求の範囲】
【請求項１】
半導体試験装置を構成する機能ブロックを、複数種類の中から選択して接続するように構成された半導体試験装置において、
接続される機能ブロックの属性を識別する属性識別手段と、
この属性識別手段の出力情報と予め設定された接続可能な属性情報とを照合し、接続の可否を判断する接続可否判断手段、
を設けたことを特徴とする半導体試験装置。
【請求項２】
前記機能ブロックは、パフォーマンスボードであることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記機能ブロックは、マザーボードに電源を供給する電源ブロックであることを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記属性識別手段は、透過形光センサと遮光体とで構成されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、機能ブロックの誤接続防止に関するものである。
【背景技術】
【０００２】
半導体試験装置には、その試験仕様に応じて、パフォーマンスボードや電源ブロックなどの機能ブロックを、複数種類の中から選択して接続するように構成されたものがある。
【０００３】
このような半導体試験装置において、試験仕様と異なる機能ブロックが接続されると、正しい測定が行われず、場合によっては試験対象物や半導体試験装置本体を破損することがある。
【０００４】
そこで、半導体試験装置に通電する前や、試験対象物の試験を始める前に、試験仕様に応じた適切な機能ブロックが接続されているか否かを検出することが行われている。
【特許文献１】実開平０６−０６５８７８号公報
【０００５】
この特許文献１には、コネクタと接続される複数の配線の組み合わせにより、交換可能なボードを識別する構成が開示されている。
【０００６】
図８は従来の半導体試験装置におけるパフォーマンスボードの着脱構成例を示すブロック図、図９および図１０は図８の動作の流れを説明するフローチャートである。図８において、パフォーマンスボード１はコネクタを介してテストヘッド２に接続され、パフォーマンスボード１にはコネクタを介してカード９が接続される。具体的には、パフォーマンスボード１のテストヘッド２との対向面にはテストヘッド２に設けられたコネクタ２ａと嵌合接続される第１のコネクタ１ａが設けられ、パフォーマンスボード１のカード９との対向面にはカード９に設けられたコネクタ９ａと嵌合接続される第２のコネクタ１ｂが設けられている。
【０００７】
ところで、これらパフォーマンスボード１とテストヘッド２およびカード９の着脱シーケンスは、これらの着脱に使用されるコネクタによって異なる場合がある。図８では、カード９に設けられたコネクタ９ａとパフォーマンスボード１の第２のコネクタ１ｂの着脱仕様が異なる場合について説明する。
【０００８】
このようにコネクタの着脱仕様が異なる場合の対策としては、それぞれの仕様毎に独立したシーケンスコントロール回路４を用意するか、共通のシーケンスコントロール回路４に複数のコントロール仕様４ｃ１〜４ｃｎを設けておいてコントロール仕様切替回路４ａで切替を行う方法がある。図８では、シーケンスコントロール回路４に内蔵されたモード切替スイッチ４ｂで設定を行う場合を示している。
【０００９】
この場合、作業者は、実装するパフォーマンスボード１に組み込まれている第１のコネクタ１ａと第２のコネクタ１ｂがどのような仕様の部品なのかを予め認識しておく。そして、その認識に基づき、シーケンスコントロール回路４に内蔵されたモード切替スイッチ４ｂを選択操作し、コネクタ２ａと第１のコネクタ１ａに適合したコントロール仕様４ｃ１〜４ｃｎを選択する(ステップＳＰ１)。
【００１０】
パフォーマンスボード１がテストヘッド２に実装されると、テストヘッド２内に搭載されたパフォーマンスボード実装検出回路３ａ，３ｂがパフォーマンスボード１の実装を検知し、実装検出信号Ｓ１をシーケンスコントロール回路４に出力する(ステップＳＰ２)。
【００１１】
作業者は、パフォーマンスボード１をテストヘッド２に実装した後、パフォーマンスボードロックスイッチ５をオンにする(ステップＳＰ３)。これにより、パフォーマンスボードロック指示信号Ｓ２がシーケンスコントロール回路４に入力され、シーケンスコントロール回路４からテストヘッド２の内部に搭載されているエアシリンダなどで構成されたパフォーマンスボード昇降機構６に昇降制御信号Ｓ３が入力される。
【００１２】
パフォーマンスボード昇降機構６は、昇降制御信号Ｓ３を受けて、パフォーマンスボード１を指定位置まで下降させる(ステップＳＰ４)。昇降検出回路６ａはパフォーマンスボード１の下降状態を検知し、昇降検出信号Ｓ４をシーケンスコントロール回路４に出力する(ステップＳＰ５)。
【００１３】
シーケンスコントロール回路４は、昇降検出信号Ｓ４の状態に応じたパフォーマンスボードロック制御信号Ｓ５をテストヘッド２の内部に搭載されているエアシリンダなどで構成されたパフォーマンスボードロック機構７へ出力する。
【００１４】
パフォーマンスボードロック機構７は、パフォーマンスボードロック制御信号Ｓ５を受けて機構部品などで構成されたコネクタロック機構を動作させ、パフォーマンスボード1上の第１のコネクタ１ａとテストヘッド２側のコネクタ２ａを嵌合接続する(ステップＳＰ６)。
【００１５】
昇降検出回路６ａでパフォーマンスボード１の下降状態が検知されない場合には、改めてパフォーマンスボードロックスイッチ５を操作したか否かを確認し(ステップＳＰ７)、操作していれば強制的にパフォーマンスボード昇降機構６を上昇させることにより(ステップＳＰ８)初期状態に戻し、操作していなければステップＳＰ２に戻る。
【００１６】
パフォーマンスボードロック機構７によるロック動作が完了すると、パフォーマンスボードロック検出回路７ａがロック状態を検知し(ステップＳＰ９)、パフォーマンスボードロック状態検出信号Ｓ６をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、パフォーマンスボードロック状態検出信号Ｓ６を受けて、カードロックが実施可能な状態にする。
【００１７】
なお、パフォーマンスボードロック検出回路７ａでロック状態を検知できない場合には所定動作時間(たとえば２秒)が経過したか否かを判断し(ステップＳＰ１０)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ１１)初期状態に戻す。
【００１８】
次に作業者がカードロックスイッチ１０をオンにすると(ステップＳＰ１２)、カードロック指示信号Ｓ７がシーケンスコントロール回路４に出力される。シーケンスコントロール回路４は、カードロック指示信号Ｓ７の状態に応じたカードロック制御信号Ｓ８をパフォーマンスボード１の内部に搭載されたエアシリンダなどで構成されたカードロック機構８へ出力する。
【００１９】
カードロック機構８は、カードロック制御信号Ｓ８を受けて、機構部品などで構成されるコネクタロック機構を動作させる。コネクタロック機構が動作すると、パフォーマンスボード１上の第２のコネクタ１ｂとカード９側のコネクタ９ａが嵌合接続される。
【００２０】
なお、シーケンスコントロール回路４は、モード切替スイッチ４ｂのいずれが選択操作されたかを確認する(ステップＳＰ１３)。選択されたモード(１、２、３)に応じて、以下のカードロック処理手順を実行する。モード１は標準モードであり、カードロック機構８を１回動作させた後にカードロック検出回路８ａでロック状態を検知する。モード２は高信頼モードであり、カードロック機構８をロック・アンロック・ロックと３回動作させた後にカードロック検出回路８ａでロック状態を検知する。モード３は簡易モードであり、カードロック機構８を１回動作させただけでカードロック検出回路８ａによるロック状態の検知は行わない。
【００２１】
モード１では、カードロック機構８によるコネクタロック機構動作実行後(ステップＳＰ１４)、カードロック検出回路８ａはカードロック機構８の動作状態を検出し(ステップＳＰ１５)、カードロック検出信号Ｓ９をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、カードロック検出信号Ｓ９を受けて、一連のシーケンス動作完了か否かを判断する。
【００２２】
カードロック検出回路８ａでロック状態を検知できない場合には所定動作時間(たとえば２秒)が経過したか否かを判断し(ステップＳＰ１６)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ１７)初期状態に戻す。
【００２３】
モード２では、カードロック機構８によるコネクタロック機構動作実行後(ステップＳＰ１８)、一旦アンロックを行い(ステップＳＰ１９)、再度ロックを行う(ステップＳＰ２０)。その後、カードロック検出回路８ａはカードロック機構８の動作状態を検出して(ステップＳＰ２１)、カードロック検出信号Ｓ９をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、カードロック検出信号Ｓ９を受けて、一連のシーケンス動作完了か否かを判断する。
【００２４】
カードロック検出回路８ａでロック状態を検知できない場合には所定動作時間(たとえば４秒)が経過したか否かを判断し(ステップＳＰ２２)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ２３)初期状態に戻す。
【００２５】
モード３では、カードロック機構８によるコネクタロック機構動作実行のみ(ステップＳＰ２４)で一連のシーケンス動作完了とする。
【００２６】
ところで、このような従来の構成では、たとえばパフォーマンスボード１が納入後に変更されてコネクタ仕様などが変わる毎に、シーケンスコントロール回路のシーケンス仕様の見直しが必要となる。
【００２７】
そして、コネクタ仕様などが変わる毎に、モード切替スイッチを操作してモード切替を行うが、設定と実際の仕様が一致しているか否か目視により確認しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかし、使用するパフォーマンスボード１が納入後に変更された場合には交換作業や変更作業が生じることになり、作業者にとって手間であり、作業工数の増加につながる。
【００２９】
そして、作業者の目視による確認では、仕様の不一致を見過ごした結果、パフォーマンスボード１とテストヘッド２の嵌合接続シーケンスが強制的に実行されてしまい、コネクタの破損・信頼性の低下・耐久性の劣化につながってしまう恐れもある。
【００３０】
本発明は、このような問題点に着目したものであり、その目的は、機能ブロックの誤接続を防止できる半導体試験装置を提供することにある。
【課題を解決するための手段】
【００３１】
このような課題を達成する請求項１の発明は、半導体試験装置を構成する機能ブロックを、複数種類の中から選択して接続するように構成された半導体試験装置において、接続される機能ブロックの属性を識別する属性識別手段と、この属性識別手段の出力情報と予め設定された接続可能な属性情報とを照合し、接続の可否を判断する接続可否判断手段、
を設けたことを特徴とする。
【００３２】
請求項２の発明は、請求項１記載の半導体試験装置において、前記機能ブロックは、パフォーマンスボードであることを特徴とする。
【００３３】
請求項３の発明は、請求項１記載の半導体試験装置において、前記機能ブロックは、マザーボードに電源を供給する電源ブロックであることを特徴とする。
【００３４】
請求項４の発明は、請求項１から請求項３のいずれかに記載の半導体試験装置において、前記属性識別手段は、透過形光センサと遮光体とで構成されていることを特徴とする。
【発明の効果】
【００３５】
これらにより、半導体試験装置における機能ブロックの誤接続を防止できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明について、図面を用いて説明する。図１は本発明に基づく半導体試験装置におけるパフォーマンスボードの着脱構成例を示すブロック図であり、図８と共通する部分には同一の符号を付けている。図１と図８の相違点は、パフォーマンスボード１にパフォーマンスボード仕様設定機構１１を設けていること、テストヘッド２にパフォーマンスボード仕様検出回路１２を設けていること、そしてシーケンスコントロール回路４にモード切替スイッチ４ｂの設定とパフォーマンスボード仕様検出回路１２の検出出力Ｓ１０とを比較する比較回路４ｄを設けていることである。これらパフォーマンスボード仕様設定機構１１とパフォーマンスボード仕様検出回路１２は、属性識別手段として機能する。
【００３７】
図２は、図１で用いるパフォーマンスボード仕様設定機構１１とパフォーマンスボード仕様検出回路１２の具体例を示す構成図である。パフォーマンスボード仕様設定機構１１はパフォーマンスボード仕様検出回路１２を構成する透過形の光センサ１２ａに嵌め合って光路を選択的に遮断する遮光体であり、たとえばＬ字形の金具で構成されている。このパフォーマンスボード仕様設定機構１１は、テストヘッド２側に取り付けられている所定の光センサ１２ａと対向するように、パフォーマンスボード１の仕様に応じた所定の位置に取り付けられている。本実施例では、４個配列されている光センサ１２ａの左端と対向するように取り付けられた例を示している。図２の例によれば、最大１６種類のパフォーマンスボード１の仕様を識別できる。
【００３８】
パフォーマンスボード１がテストヘッド２に嵌合接続されることによりパフォーマンスボード仕様設定機構１１が光センサ１２ａに嵌め合い、図２の例では光センサ１２ａからパフォーマンスボード１の仕様に応じてオン・オフされた４ビットの光電変換信号がエンコーダ１２ｂを介してシーケンスコントロール回路４の比較回路４ｄに出力される。
【００３９】
比較回路４ｄは、モード切替スイッチ４ｂの設定とパフォーマンスボード仕様検出回路１２の検出出力Ｓ１０とを比較し、両者の一致・不一致を判断する。そして、両者が一致した場合には従来と同様な次のシーケンスへ移行するが、不一致となった場合には次のシーケンスには移行しない。
【００４０】
なお、図２ではエンコーダ１２ｂを用いることにより比較回路４ｄまでの配線数を削減しているが、光センサ１２ａの出力信号をそのまま比較回路４ｄに入力する構成でも、モード切替スイッチ４ｂの設定とパフォーマンスボード仕様検出回路１２の検出出力Ｓ１０とを比較し、両者の一致・不一致を判断する機能については同等の効果が得られる。
【００４１】
図３および図４は図１の動作の流れを説明するフローチャートである。作業者は、実装するパフォーマンスボード１に組み込まれている第１のコネクタ１ａと第２のコネクタ１ｂがどのような仕様の部品なのかを予め認識しておき、その認識に基づいてシーケンスコントロール回路４に内蔵されたモード切替スイッチ４ｂを選択操作し、コネクタ２ａと第１のコネクタ１ａに適合したコントロール仕様４ｃ１〜４ｃｎを選択する(ステップＳＰ１)。
【００４２】
続いて、パフォーマンスボード１がテストヘッド２に実装されて、パフォーマンスボード１に設けられたパフォーマンスボード仕様設定機構１１がテストヘッド２に設けられたパフォーマンスボード仕様検出回路１２を構成する光センサ１２ａに嵌め合うと、エンコーダ１２ｂを介して比較回路４ｄに入力されている光センサ１２ａの出力信号Ｓ１０が変化する(ステップＳＰ２)。
【００４３】
比較回路４ｄは、モード切替スイッチ４ｂの設定とパフォーマンスボード仕様設定機構１１が光センサ１２ａに嵌め合った状態におけるパフォーマンスボード仕様検出回路１２の検出出力Ｓ１０とを比較し、両者の一致・不一致を判断する(ステップＳＰ３)。
【００４４】
そして、両者が一致した場合には従来と同様な次のシーケンスへ移行するが、不一致となった場合には次のシーケンスには移行せず、ステップＳＰ１のモード切替スイッチ４ｂの選択操作に戻って両者が一致するまでモード切替スイッチ４ｂの選択を繰り返す。
【００４５】
パフォーマンスボード１がテストヘッド２に実装されて両者が一致すると、テストヘッド２内に搭載されたパフォーマンスボード実装検回路３ａ，３ｂがパフォーマンスボード１の実装を検知し、実装検出信号Ｓ１をシーケンスコントロール回路４に出力する(ステップＳＰ４)。
【００４６】
作業者は、パフォーマンスボード１をテストヘッド２に実装した後、パフォーマンスボードロックスイッチ５をオンにする(ステップＳＰ５)。これにより、パフォーマンスボードロック指示信号Ｓ２がシーケンスコントロール回路４に入力され、シーケンスコントロール回路４からテストヘッド２の内部に搭載されているエアシリンダなどで構成されたパフォーマンスボード昇降機構６に昇降制御信号Ｓ３が入力される。
【００４７】
パフォーマンスボード昇降機構６は、昇降制御信号Ｓ３を受けて、パフォーマンスボード１を指定位置まで下降させる(ステップＳＰ６)。昇降検出回路６ａはパフォーマンスボード１の下降状態を検知し、昇降検出信号Ｓ４をシーケンスコントロール回路４に出力する(ステップＳＰ７)。
【００４８】
シーケンスコントロール回路４は、昇降検出信号Ｓ４の状態に応じたパフォーマンスボードロック制御信号Ｓ５をテストヘッド２の内部に搭載されているエアシリンダなどで構成されたパフォーマンスボードロック機構７へ出力する。
【００４９】
パフォーマンスボードロック機構７は、パフォーマンスボードロック制御信号Ｓ５を受けて機構部品などで構成されたコネクタロック機構を動作させ、パフォーマンスボード1上の第１のコネクタ１ａとテストヘッド２側のコネクタ２ａを嵌合接続する(ステップＳＰ８)。
【００５０】
昇降検出回路６ａでパフォーマンスボード１の下降状態が検知されない場合には、改めてパフォーマンスボードロックスイッチ５を操作したか否かを確認し(ステップＳＰ９)、操作していれば強制的にパフォーマンスボード昇降機構６を上昇させることにより(ステップＳＰ１０)初期状態に戻し、操作していなければステップＳＰ４に戻る。
【００５１】
パフォーマンスボードロック機構７によるロック動作が完了すると、パフォーマンスボードロック検出回路７ａがロック状態を検知し(ステップＳＰ１１)、パフォーマンスボードロック状態検出信号Ｓ６をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、パフォーマンスボードロック状態検出信号Ｓ６を受けて、カードロックが実施可能な状態にする。
【００５２】
なお、パフォーマンスボードロック検出回路７ａでロック状態を検知できない場合には所定動作時間(たとえば２秒)が経過したか否かを判断し(ステップＳＰ１２)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ１３)初期状態に戻す。
【００５３】
次に作業者がカードロックスイッチ１０をオンにすると(ステップＳＰ１４)、カードロック指示信号Ｓ７がシーケンスコントロール回路４に出力される。シーケンスコントロール回路４は、カードロック指示信号Ｓ７の状態に応じたカードロック制御信号Ｓ８をパフォーマンスボード１の内部に搭載されたエアシリンダなどで構成されたカードロック機構８へ出力する。
【００５４】
カードロック機構８は、カードロック制御信号Ｓ８を受けて、機構部品などで構成されるコネクタロック機構を動作させる。コネクタロック機構が動作すると、パフォーマンスボード１上の第２のコネクタ１ｂとカード９側のコネクタ９ａが嵌合接続される。
【００５５】
なお、シーケンスコントロール回路４は、モード切替スイッチ４ｂのいずれが選択操作されたかを確認する(ステップＳＰ１５)。選択されたモード(１、２、３)に応じて、以下のカードロック処理手順を実行する。モード１は標準モードであり、カードロック機構８を１回動作させた後にカードロック検出回路８ａでロック状態を検知する。モード２は高信頼モードであり、カードロック機構８をロック・アンロック・ロックと３回動作させた後にカードロック検出回路８ａでロック状態を検知する。モード３は簡易モードであり、カードロック機構８を１回動作させただけでカードロック検出回路８ａによるロック状態の検知は行わない。
【００５６】
モード１では、カードロック機構８によるコネクタロック機構動作実行後(ステップＳＰ１６)、カードロック検出回路８ａはカードロック機構８の動作状態を検出し(ステップＳＰ１７)、カードロック検出信号Ｓ９をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、カードロック検出信号Ｓ９を受けて、一連のシーケンス動作完了か否かを判断する。
【００５７】
カードロック検出回路８ａでロック状態を検知できない場合には所定動作時間(たとえば２秒)が経過したか否かを判断し(ステップＳＰ１８)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ１９)初期状態に戻す。
【００５８】
モード２では、カードロック機構８によるコネクタロック機構動作実行後(ステップＳＰ２０)、一旦アンロックを行い(ステップＳＰ２１)、再度ロックを行う(ステップＳＰ２２)。その後、カードロック検出回路８ａはカードロック機構８の動作状態を検出して(ステップＳＰ２３)、カードロック検出信号Ｓ９をシーケンスコントロール回路４に出力する。シーケンスコントロール回路４は、カードロック検出信号Ｓ９を受けて、一連のシーケンス動作完了か否かを判断する。
【００５９】
カードロック検出回路８ａでロック状態を検知できない場合には所定動作時間(たとえば４秒)が経過したか否かを判断し(ステップＳＰ２４)、経過した場合にはロック動作不良としてコネクタの嵌合接続をフリーにして(ステップＳＰ２５)初期状態に戻す。
【００６０】
モード３では、カードロック機構８によるコネクタロック機構動作実行のみ(ステップＳＰ２６)で一連のシーケンス動作完了とする。
【００６１】
このように構成することにより、作業者は実装しようとするパフォーマンスボード１について着脱シーケンス仕様を意識することなくモード切替スイッチ４ｂを切り替えることができ、作業効率を改善できる。
【００６２】
また、作業者がモード切替スイッチ４ｂについて設定ミスをした場合には、パフォーマンスボード１をテストヘッド２に嵌合接続するシーケンスを実行することなくその前の段階で自動的に設定ミスが検出されて修正作業が促されるので、従来のような機能ブロックの誤接続に起因するコネクタの耐久性の劣化、接触信頼性の劣化、破損などの発生を防止できる。
【００６３】
図５は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図５において、シーケンスコントロール回路４から外部接続機器１３に対して、カードロック完了信号Ｓ１１とパフォーマンスボード仕様認識信号Ｓ１２が出力される。
【００６４】
外部接続機器１３は、図示しない半導体試験装置本体からの要求に応じて、パフォーマンスボード１にカード９を嵌合接続するのにあたり、カード９をコネクタ９ａと１ｂの挿抜方向に沿って摺動させて、コネクタ９ａと１ｂの接点部分を磨くようにワイピング動作を行う。具体的には、外部接続機器１３にワイピング動作を行うためのソフトウェアプログラムを含む複数のソフトウェアプログラムを格納しておき、カードロック完了信号Ｓ１１でカード９がパフォーマンスボード１にロックされたことを確認した後、パフォーマンスボード仕様認識信号Ｓ１２に基づいてワイピング動作を行うためのソフトウェアプログラムを起動させる。
【００６５】
このように、パフォーマンスボード仕様認識信号Ｓ１２に基づいて所定のソフトウェアプログラムを起動するように構成により、パフォーマンスボード１の仕様変更への対応が容易になる。
【００６６】
図６も本発明の他の実施例を示すブロック図であり、半導体試験装置を構成するマザーボードと電源供給ユニットとの誤接続を防止する例を示している。図６において、マザーボード１４は図示しない試験対象物ＩＣとピンエレクトロニクスカードの間で試験のための各種信号の授受を行う中継機能を有するものである。このマザーボード１４には、マザーボード１４を識別するためのＩＤ情報が記憶されたＲＯＭ１５が実装されている。テストヘッド１６には図示しない試験対象物ＩＣを測定するための測定カードが収納されていて、マザーボード１４はテストヘッド１６の上部に搭載されている。
【００６７】
メインフレーム１７は、半導体試験装置を制御する機能を有するものであり、マザーボード１４を駆動するための電源供給ユニット１８が設けられている。
【００６８】
マザーボード１４のテストヘッド１６との対向面には物理的にマザーボード１４の属性情報を生成する属性情報生成機構１９が設けられ、テストヘッド１６のマザーボード１４との対向面には属性情報生成機構１９が生成する属性情報を検出する属性情報検出機構２０が設けられている。このような属性情報生成機構１９および属性情報検出機構２０としては、たとえば前述図２と同様な透過形の光センサ１２ａと遮光体１１を用いる。
【００６９】
このような構成において、マザーボード１４は試験対象物ＩＣの測定仕様や機能に合わせたものが複数用意されていて、測定用途に応じたマザーボード１４がテストヘッド１６に搭載装着される。
【００７０】
一方、電源供給ユニット１８も、試験対象物ＩＣの測定仕様によって必要となる電圧、電流容量が大きく異なる場合があることから、電源仕様の異なる複数の電源供給ユニットが用意されていて、搭載装着されているマザーボード１４の仕様に適合するものが用いられる。
【００７１】
測定用途に応じたマザーボード１４がテストヘッド１６に搭載装着されると、電源供給ユニット１８からマザーボード１４に電源供給を行う前に、テストヘッド１６に供給されている電源によって属性情報検出機構２０が駆動され、マザーボード１４の属性情報Ｓ１３がメインフレーム１７に読み出される。
【００７２】
メインフレーム１７は、属性情報検出機構２０から入力されるマザーボード１４の属性情報Ｓ１３に基づき、マザーボード１４に電源供給しようとする電源供給ユニット１８がマザーボード１４の仕様に適合するものか否かを判断する。そして、仕様に適合するものであれば電源供給ユニット１８から所定の電源Ｓ１４をマザーボード１４に供給し、マザーボード１４に実装されているＲＯＭ１５のＩＤ情報Ｓ１５の読み出しを行って、試験対象物ＩＣの測定準備を行う。仕様に適合しない場合には、マザーボード１４への電源供給を行わない。
【００７３】
これにより、許可された組合せ以外で電源供給ユニット１８からマザーボード１４へ電源が供給されることはなく、マザーボードに実装されている各種回路の損傷や発火などを未然に防止できる。
【００７４】
図７は、属性情報生成機構１９および属性情報検出機構２０の他の具体例を示す構成図である。マザーボード１４上に構成される属性情報生成機構１９は、プリント配線板に設けられた配線パターンのオープン、グラウンドショート端子、ジャンパポスト、スイッチなどで構成される。テストヘッド１６上に構成される属性情報検出機構２０は、マザーボード１４上で生成される属性情報をｈｉｇｈ、ｌｏｗのビット信号として読み取り、マザーボード１４の属性情報Ｓ１３としてメインフレーム１７に送る。
【００７５】
以上説明したように、本発明によれば、パフォーマンスボードや電源供給ユニットなどの機能ブロックの誤接続を防止できる半導体試験装置を実現できる。
【図面の簡単な説明】
【００７６】
【図１】本発明に基づく半導体試験装置におけるパフォーマンスボードの着脱構成例を示すブロック図である。
【図２】図１で用いるパフォーマンスボード仕様設定機構１１とパフォーマンスボード仕様検出回路１２の具体例を示す構成図である。
【図３】図１の動作の流れを説明するフローチャートである。
【図４】図１の動作の流れを説明するフローチャートである。
【図５】本発明の他の実施例を示すブロック図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】属性情報生成機構１９および属性情報検出機構２０の他の具体例を示す構成図である。
【図８】従来の半導体試験装置におけるパフォーマンスボードの着脱構成例を示すブロック図である。
【図９】図８の動作の流れを説明するフローチャートである。
【図１０】図８の動作の流れを説明するフローチャートである。
【符号の説明】
【００７７】
１  パフォーマンスボード
２  テストヘッド
３ａ，３ｂ  パフォーマンスボード実装検出回路
４，１６  シーケンスコントロール回路
４ａ  コントロール仕様切替回路
４ｂ  モード切替スイッチ
４ｃ１〜４ｃｎ  コントロール仕様
５  パフォーマンスボードロックスイッチ
６  パフォーマンスボード昇降機構
６ａ  昇降検出回路
７  パフォーマンスボードロック機構
７ａ  パフォーマンスボードロック検出回路
８  カードロック機構
８ａ  カードロック検出回路
９  カード
１０  カードロックスイッチ
１１  パフォーマンスボード仕様設定機構
１２  パフォーマンスボード仕様検出回路
１３  外部接続機器
１４  マザーボード
１５  ＲＯＭ
１７  メインフレーム
１８  電源供給ユニット
１９  属性情報生成機構
２０  属性情報検出機構
【図１】
2009128079.tif 000003
【図２】
2009128079.tif 000004
【図３】
2009128079.tif 000005
【図４】
2009128079.tif 000006
【図５】
2009128079.tif 000007
【図６】
2009128079.tif 000008
【図７】
2009128079.tif 000009
【図８】
2009128079.tif 000010
【図９】
2009128079.tif 000011
【図１０】
2009128079.tif 000012