(57)【要約】【課題】平面表示装置100及びその製造方法において、信号線方向に隣り合う画素電極同士を導通させる方式での補修（タンデムリペア）を、画素ドット欠陥の位置に拘わらず容易に行うことができ、また、画素開口率の低下を最小限としつつ、リペア箇所での補助容量比のズレを防止できるものを提供する。【解決手段】信号線31方向での画素電極6間の中間領域のうち、信号線方向及び走査線方向のいずれから見ても一つ置きに、導電層フロートパターン12Aと、これに重なり合う補助容量線延在部22Aと、この切り欠きに対応するリペア接続用パターン32Aとを設けておく。タンデムリペアの際、リペア接続用パターン32Aにレーザー光を照射して導電層フロートパターン12Aに達する導通部82を作成する。そして、レーザーＣＶＤによる画素電極6間のブリッジ配線81が、リペア接続用パターン32Aを直接覆うようにする。【選択図】図１
2009151098.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、前記各交点にそれぞれ対応してマトリクス状に配列される画素電極とを備えた平面表示装置用のアレイ基板において、
前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンが、前記画素電極のうちの２個に一つの割合で配列され、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設けられ、
前記各導電層フロートパターンは、レーザー光の照射による局所的な加熱またはレーザーＣＶＤによる配線形成により、一の前記画素電極と電気的に接続可能であることを特徴とするアレイ基板。
【請求項２】
複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記画素電極が前記スイッチング素子の他の端子の延在部またはこれに導通する導電パターンに接続する画素電極導通部とを備えた平面表示装置において、
前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンが、平面表示装置の駆動の際に前記各画素電極に付与される極性が信号線方向で変化する個所に対応して、前記画素電極のうちの２個に一つの割合で配列され、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設けられたことを特徴とする平面表示装置。
【請求項３】
前記各導電層フロートパターンは、信号線方向に隣り合う２つの前記画素電極の間の中間領域またはその近傍に位置し、かつ、前記２つの画素電極のうちの一方についての前記画素電極導通部に近接して配置され、  前記導電層フロートパターンは、前記補助容量線または走査線の延在部により第２絶縁膜を介して覆われる個所と、この個所より前記延在部の外側に部分的に突き出す個所とからなり、この部分的に突き出す個所が、前記第１及び第２絶縁膜を介して、金属層のパターンに重ね合わされていることを特徴とする請求項２に記載の平面表示装置。
【請求項４】
複数の走査線または走査線及び補助容量線を形成し、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線を形成し、前記走査線及び信号線の各交点の近傍に一の端子が前記信号線に電気的に接続するスイッチング素子を形成し、前記スイッチング素子の他の端子に電気的に接続する画素電極をマトリクス状に形成するとともに、前記画素電極を前記スイッチング素子の他の端子の延在部またはこれに導通する導電パターンに接続させる画素電極導通部を設け、この上で、各画素電極への駆動信号の入力が正常に行われるかどうかを検査する平面表示装置の製造方法において、
前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンを、前記画素電極のうちの２個に一つの割合で、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設け、
前記検査の際に一の前記画素電極に動作不良が発見され、前記一の画素電極が、これに電気的に接続する一の前記スイッチング素子より遠い側で、一の前記導電層フロートパターンに信号線方向から近接するかまたは重なりあうものである場合、レーザーＣＶＤによる配線形成、またはリペア用回路の所定個所へのレーザー光照射により、前記一の画素電極を、前記一の導電層フロートパターンに信号線方向から近接するかまたは重なりあう、他の一の前記画素電極に電気的に接続し、
これとともに、前記一の導電層フロートパターンを、所定個所へのレーザー光照射またはレーザーＣＶＤによる配線形成により、前記一の画素電極及び前記他の一の画素電極に電気的に接続することを特徴とする平面表示装置の製造方法。
【請求項５】
補助容量線または前記走査線上に少なくとも部分的に重ねられて前記各画素電極の補助容量をそれぞれ形成するための島状金属パターンと、この島状金属パターンを対応する前記画素電極に電気的に導通させる補助容量用導通部とを形成しておき、
前記一の導電層フロートパターンを前記一の画素電極及び前記他の一の画素電極に電気的に接続する際には、レーザー光照射により、前記一の画素電極と前記島状金属パターンとの電気的接続を解消すべく、前記補助容量用導通部を前記他方の画素電極から切り離すか、または、前記補助容量用導通部をなす導電パターンの切断を行うことを特徴とする請求項４に記載の平面表示装置の製造方法。
【請求項６】
前記導電層フロートパターンは、前記補助容量線または走査線の延在部により第２絶縁膜を介して覆われる個所と、この個所より前記延在部の外側に部分的に突き出す個所とからなるように設けられ、また、この部分的に突き出す個所に前記第１及び第２絶縁膜を介して重ね合わされるように金属層のパターンが設けられ、
前記一の導電層フロートパターンを前記一の画素電極及び前記他の一の画素電極に電気的に接続するためには、前記一の導電層フロートパターンに重なる一の前記金属層のパターンにレーザー光を照射することで、この個所で前記の第１及び第２絶縁膜を蒸散して除去すると同時に溶融した金属層が流れ込むようにして、前記一の導電層フロートパターンと前記一の金属層のパターンとの間の導通部が形成され、
この導通部を介して前記一の導電層フロートパターンが前記一の画素電極及び前記他の一の画素電極に電気的に接続されることを特徴とする請求項４または５に記載の平面表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置や有機ＥＬ（electro-luminescence）表示装置に代表される平面表示装置もしくはこれに用いるアレイ基板、及びその製造方法に関する。特には、スイッチング素子の不良等に起因する画素欠陥（点欠陥）の発生を防止または低減すべく、信号線方向に隣り合う２つの画素電極を互いに接続する補修（タンデムリペア）に適した平面表示装置もしくはアレイ基板、及びこのような補修を含む製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置等の平面表示装置は、薄型、軽量、低消費電力の特徴を生かして、パーソナル・コンピュータ、ワードプロセッサあるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。
【０００３】
中でも、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。
【０００４】
以下に、光透過型の典型的なアクティブマトリクス型液晶表示装置を例にとり、その構成について簡単に説明する。
【０００５】
一般に、アクティブマトリクス型液晶表示装置は、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されて成っている。
【０００６】
アレイ基板においては、ガラス等の透明絶縁基板上に、例えば複数本の信号線と、例えば複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、各画素電極を制御するスイッチング素子が配されている。スイッチング素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）である場合には、ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【０００７】
対向基板には、ガラス等の透明絶縁基板上にＩＴＯ等から成る対向電極が配置される。また、カラー表示を実現するのであればカラーフィルタ層が対向基板またはアレイ基板上に配置されている。
【０００８】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高い。ところが、アレイ基板の製造の際、配線の成膜時に異物が付着したり、露光時の異物等に起因してレジストパターンにピンホールが空けられる等の理由からスイッチング素子に不良が生じることがあり、このために、該スイッチング素子に接続する画素電極の個所で表示不良が生じる。そこで、アレイ基板の製造後、このような画素欠陥が発見された場合に、欠陥を生じた画素電極と、信号線に沿った方向の隣の画素電極とを電気的に接続すること（タンデムリペア）が行なわれており、このため、予めタンデムリペア回路と呼ばれるリペア用の回路を画素電極ごとに設けておくことが試みられている（例えば特開２００２−９０７７５，特開２００２−９１３４２）。すなわち、欠陥画素ドットが検出された際に、該画素ドットに備えられたタンデムリペア回路の所定個所にレーザー照射を行うことで、タンデムリペアを容易に行うことができる。また、タンデムリペアをした際に、補助容量形成部をレーザー照射による切り離しが容易に構成し、タンデムリペア後の電気容量が過大にならないようにすることも提案されている（特開２００２−９０７７５）。
【０００９】
しかし、このようなリペア用の回路を画素開口ごとに設ける場合、画素開口率の低下を招いてしまう。また、走査線等の配線と近接して設ける場合、エッチング残差に起因する不所望の短絡の形成といった問題が生じることがある。
【００１０】
そこで、リペア用の回路を設けることなく、レーザーＣＶＤによってタンデムリペアを行うことが提案されている（特開２００２−２７８４７６）。
【特許文献１】特開２００２−９０７７５
【特許文献２】特開２００２−９１３４２
【特許文献３】特開２００２−２７８４７６
【発明の開示】
【発明が解決しようとする課題】
【００１１】
一方、ポリシリコン(p-Si)型ＴＦＴを各画素ドットのスイッチング素子とした透過型液晶表示装置が近年ハイエンド品として市販されており、高精細で高品質の表示性能を実現している（例えば特開2006-208728）。このような液晶表示装置においては、リペア用の回路やパターンによる画素開口率の低下が大きな問題となり得る。また、画素電極ごとの補助容量と、画素電極本体の電気容量（画素容量）との比（補助容量比）が、リペアを行った画素ドットにて所定の値からずれてしまうことも大きな問題となり得る。
【００１２】
本発明は、上記に鑑みなされたものであり、平面表示装置用のアレイ基板及びその製造方法において、画素開口率の低下を最小限としつつ、信号線方向に隣り合う画素電極を互いに導通させる方式での点欠陥の補修（タンデムリペア）を画素ドット欠陥（点欠陥）の位置に拘わらず問題なく行うことができるものを提供しようとする。
【課題を解決するための手段】
【００１３】
本発明の平面表示装置用アレイ基板は、複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、前記各交点にそれぞれ対応してマトリクス状に配列される画素電極とを備えた平面表示装置用のアレイ基板において、前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンが、前記画素電極のうちの２個に一つの割合で配列され、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設けられ、前記各導電層フロートパターンは、レーザー光の照射による局所的な加熱またはレーザーＣＶＤによる配線形成により、一の前記画素電極と電気的に接続可能であることを特徴とする。
【００１４】
本発明の平面表示装置は、複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記画素電極が前記スイッチング素子の他の端子の延在部またはこれに導通する導電パターンに接続する画素電極導通部とを備えた平面表示装置において、前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンが、前記画素電極のうちの２個に一つの割合で、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設けられたことを特徴とする。
【００１５】
本発明の平面表示装置の製造方法は、複数の走査線または走査線及び補助容量線を形成し、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線を形成し、前記走査線及び信号線の各交点の近傍に一の端子が前記信号線に電気的に接続するスイッチング素子を形成し、前記スイッチング素子の他の端子に電気的に接続する画素電極をマトリクス状に形成するとともに、前記画素電極を前記スイッチング素子の他の端子の延在部またはこれに導通する導電パターンに接続させる画素電極導通部を設け、この上で、各画素電極への駆動信号の入力が正常に行われるかどうかを検査する平面表示装置の製造方法において、前記第１絶縁膜または第２絶縁膜を介して補助容量線または前記走査線に少なくとも部分的に重ねられる導電層フロートパターンを、前記画素電極のうちの２個に一つの割合で、かつ、前記走査線の方向及び前記信号線の方向のいずれにおいても、一つ置きに配列されるように設け、前記検査の際に一の前記画素電極に動作不良が発見され、前記一の画素電極が、これに電気的に接続する一の前記スイッチング素子より遠い側で、一の前記導電層フロートパターンに信号線方向から近接するかまたは重なりあうものである場合、レーザーＣＶＤによる配線形成、またはリペア用回路の所定個所へのレーザー光照射により、前記一の画素電極を、前記一の電層フロートパターンに信号線方向から近接するかまたは重なりあう、他の一の前記画素電極に電気的に接続し、これとともに、前記一の導電層フロートパターンを、所定個所へのレーザー光照射またはレーザーＣＶＤによる配線形成により、前記一の画素電極及び前記他の一の画素電極に電気的に接続することを特徴とする。
【発明の効果】
【００１６】
画素ドット欠陥（点欠陥）を除去または軽減するにあたり、画素開口率の低下を最小限としつつ、信号線方向に隣り合う画素電極同士を導通させる方式での補修（リペア）を、画素ドット欠陥の位置に拘わらず行うことができる。また、タンデムリペアを行なった際に補助容量比が本来の値からずれるのを防止することができる。
【発明を実施するための最良の形態】
【００１７】
実施例の平面表示装置及びその製造方法について、図１〜９を用いて説明する。以下において、ポリシリコン(p-Si)型ＴＦＴを各画素ドットのスイッチング素子とした透過型液晶表示装置用のアレイ基板を例にとり説明する。
【００１８】
図１〜２の部分拡大平面図には、アレイ基板１０の画素部分の構成を示す。図１には、リペアを施した画素ドット及びこれに隣接する画素ドットの構成について示す。図２は、図１の部分を含む、より多数の画素ドットが配列された様子について、金属パターンの輪郭のみを示す。
【００１９】
走査線２１と信号線３１とが直交して配列されて格子状をなしており、これらがなす交点の近傍にＴＦＴ７が形成されている。また、各走査線１１に沿って幅広の補助容量線（Ｃｓ配線）１２が近接して配列されている。そして、信号線３１と補助容量線１２とがなすマス目状の画素開口にほぼ対応するように、略矩形状の画素電極６がマトリクス状に配列される。画素電極６の四周の縁は、信号線３１及び補助容量線１２の縁部の上に重ね合わされている。
【００２０】
まず、前提として、リペア個所以外の構成について述べる。
【００２１】
画素電極６は、ＴＦＴ７の近傍の側で補助容量線１２に重なる縁部が、両信号線３１から離間した中間領域にて、補助容量線１２の中央線を越えて延在されて画素電極延在部６１を形成している。この画素電極延在部６１には、島状金属パターン３２が、厚型樹脂膜５を介して下層側（基層側）から重ね合わされるとともに、厚型樹脂膜５を貫く画素電極コンタクトホール５１を介して互いに導通されている。図示の例で、画素電極コンタクトホール５１は、画素電極延在部６１の約６０〜７０％の面積を占めるように大面積に形成されている。
【００２２】
島状金属パターン３２は、画素開口中に延びるＬ字状延在部３３を有している。Ｌ字状延在部３３は、信号線方向に延びる根元側線状部分３３Ｃと、これより走査線方向に折れ曲げられてＴＦＴ７から離れる方に延びる先端側線状部分３３Ｂとからなる。Ｌ字状延在部３３は、その折れ曲がり個所で、層間絶縁膜２５及びゲート絶縁膜１５を貫くコンタクトホール２７を有しており、このコンタクトホール２７及びポリシリコンの配線部１４Ｃを介して、ＴＦＴ７のソース電極端子に電気的に接続されている。
【００２３】
したがって、画素電極６は、島状金属パターン３２及びポリシリコンの配線部１４Ｃを介して、ＴＦＴ７のソース電極端子に電気的に接続されている。
【００２４】
ＴＦＴ７のドレイン電極端子は、ポリシリコン層からなる配線部１４Ａと、信号線３１領域中でゲート及び層間絶縁膜１５，２５を貫くコンタクトホール２６とを介して、信号線３１に電気的に接続している。図示の例で、コンタクトホール２６がＴＦＴ７から少し離れた個所に設けられており、配線部１４Ａは、コンタクトホール２６から、近接する走査線２１に向かって信号線３１に沿って延び、ＴＦＴ７のところで走査線方向に折れ曲げられている。
【００２５】
各ＴＦＴ７は、図１、及び図７の積層断面図に示すようにトップゲート型である。走査線２１そのもの及びその枝状延在部２１ａによる２つのゲート電極が、ポリシリコン配線１４と交差されており、ポリシリコン配線１４中における、これらゲート電極に重なる個所がチャネル領域１１，１１ａをなしている。２つのチャネル領域間の個所が一種の配線部１４Ｂをなす。
【００２６】
補助容量線２２における信号線３１間に挟まれた各領域にほぼ一致するように、矩形の島状ポリシリコンパターン１２がそれぞれ設けられる（図１，５及び８）。島状ポリシリコンパターン１２は、ゲート絶縁膜１５を介して補助容量線１２に重ねられており、画素開口中への線状延在部１３を有している。この線状延在部１３の先端は、ゲート及び層間絶縁膜１５，２５を貫くコンタクトホール２８を介して、島状金属パターンから延びるＬ字状延在部３３の先端部に重ねられて導通されている（図１及び６）。したがって、島状ポリシリコンパターン１２は、島状金属パターン３２を介して画素電極６に電気的に接続されており、島状金属パターン３２とともに、画素電極６のための補助容量を形成している。
【００２７】
図１〜２に示すように、２個の画素ドットに１個の割合で、市松状に、追加の補助容量を形成可能とする構成が設けられている。すなわち、信号線に沿った方向及び走査線に沿った方向のいずれから見ても、一つ置きの画素ドットに、追加の補助容量形成のための構成が設けられている。
【００２８】
詳しくは、補助容量線２２が画素開口内へと棚状に延在された扁平な矩形状の補助容量線延在部２２Ａが形成されており、この下方に、ポリシリコン層からなる同様に扁平な矩形状の導電層フロートパターン１２Ａが設けられている。導電層フロートパターン１２Ａは、上記の島状ポリシリコンパターン１２から分離されて設けられている（図１，４及び８参照）。また、補助容量線延在部２２Ａが延びる先端の縁には、その中央部に矩形状の切り欠き２２Ｂが形成されており、この切り欠き２２Ｂを覆うように、信号線３１及び島状金属パターン３２と同時に形成されるリペア接続用金属パターン３２Ａが設けられている（図２及び図９参照）。
【００２９】
なお、図３〜７の各積層断面図中に示すように、カラーフィルタ層が、アレイ基板１０上の厚型樹脂膜（平坦化膜）５により形成されている。そのため、遮光膜（ブラックマトリクス）は、画素配列領域内で、アレイ基板１０及び対向基板１０２のいずれにも設けられず、画素配列領域の四周とシール材配置領域との間にのみ設けられる。また、対向基板１０２の内面には、ほぼ全体にわたって対向電極１０６が備えられており、アレイ基板１０と対向基板１０２とが不図示のスペーサー及びシール材を介して組み合わされ、これらの間の空隙中に液晶材料１０３が封入されている。この際、アレイ基板１０及び対向基板１０２における液晶材料１０３に接する面には、予め配向膜１０４が設けられている。また、アレイ基板１０及び対向基板１０２の外面には、偏光板１０５が貼り付けられている。
【００３０】
なお、図示しないが、平面表示装置１００をなす表示パネルの周縁部には、駆動ＩＣ回路が作りつけられており、表示パネルの裏面側に、バックライトユニット及び駆動回路基板が備えられている。この駆動回路基板は、フレキシブル基板を介して、表示パネルの周縁部に接続されている。
【００３１】
次に、リペア個所の構成について説明する。
【００３２】
図１に示す例において、画素電極６-12に接続するＴＦＴ７-12が動作不良となっている。そして、これによる点欠陥を補修すべく、画素電極６-12が、ＴＦＴ７-12の逆側から信号線方向にて隣り合う画素電極６-11に、ブリッジ配線８１を介して互いに導通されている。ブリッジ配線８１は、レーザーＣＶＤで設けられた配線であり、動作不良に係る画素電極６-12におけるＴＦＴ７-12から遠い側の端部から、正常動作に係る画素電極６-11と島状金属パターン３２とのコンタクト部の略中央部、すなわち画素電極延在部６１の略中央部にまで延びている。
【００３３】
このようにして、正常動作を行うＴＦＴ７-11が、補助容量線２２上の島状金属パターン３２を介して、その両側にある２つの画素電極６-11及び６-12に電気的に接続されている。
【００３４】
また、ブリッジ配線８１は、小片矩形状のリペア接続用パターン３２Ａを直接被覆して導通しており、予めこのリペア接続用パターン３２Ａにレーザー光が照射されて、下方の導電層フロートパターン１２との間の導通部８２が形成されている。導通部８２は、ゲート絶縁膜１５及び層間絶縁膜２５を貫くコンタクトホールと、これを覆うリペア接続用パターン３２Ａ由来の金属層とからなる。スポット状のレーザー光照射により、絶縁膜１５，２５が除去されて導電層フロートパターン１２上面が露出されるとともに、リペア接続用パターン３２Ａの金属層が溶融して流れ込むことで、導電層フロートパターン１２と連続する導通部８２が形成される。このようにして、ブリッジ配線８１の下方の導電層フロートパターン１２が、該ブリッジ配線８１を介して、２つの画素電極６-11及び６-12に電気的に接続されている。
【００３５】
一方、図１及び図５に示すように、動作不良のＴＦＴ７-12に係る画素電極６-12には、画素電極延在部６１の根元に沿って、画素電極延在部６１を画素電極６-12の他の部分から切り離す切断部９が設けられている。この切断部９は、画素電極６-12から島状金属パターン３２-12とのコンタクト部を切り離し、これにより、正常動作の画素電極６-11との導通部から遠い個所での不所望の補助容量が省かれるようにするものである。
【００３６】
次に、実施例のアレイ基板の製造工程について詳細に説明する。
【００３７】
(1) 第１のパターニング（図８）：  まず、ガラス基板１８上（図５〜７）上に、プラズマＣＶＤ法により、酸化シリコン膜及び窒化シリコン膜からなる２層膜を堆積する。または、ＴＥＯＳ（TetraEthyl Ortho Silicate: Si(C2H5)4）を用いて成膜を行う。これにより、不純物の拡散を防ぐためのアンダーコート層１９を形成する。続いて、プラズマＣＶＤ法により、非晶質シリコン膜を５０ｎｍの膜厚で堆積する。そして、ガラス基板１８ごと炉中に入れてアニールすることでシリコン膜に脱水素処理を施した後、非晶質シリコン膜の全面に、例えばエキシマレーザー光を照射して、溶融・結晶化を達成する。
【００３８】
このように得られたポリシリコン膜をパターニングすることにより、ＴＦＴ７の半導体層、及び、ソース側及びドレイン側の配線をなすためのポリシリコン配線１４と、補助容量線２２に重なるように配置される島状ポリシリコンパターン１２と、所定個所での導電層フロートパターン１２Ａとを設ける。
【００３９】
(2) 第２のパターニング（図８）：  プラズマＣＶＤ法により、酸化シリコン膜の一層膜からなる１００ｎｍ厚のゲート絶縁膜１５を形成する。引き続き、スパッタ法により、例えば３００ｎｍ厚のモリブデン−タングステン合金膜（ＭｏＷ膜）を堆積させた後、パターニングにより、７６８本の走査線２１、その枝状延在部２１ａ、及び同数の補助容量線２２を形成する。補助容量線２２には、導電層フロートパターン１２Ａを覆う延在部２２Ａが形成される。
【００４０】
(3) 第３のパターニング（図９）：  走査線２１及び枝状延在部２１ａをマスクとし、非晶質分離型のイオン注入装置を用いて、ポリシリコン配線１４の所定領域に不純物をドーピングする。これにより、ポリシリコン配線１４がゲート電極２１，２１ａに重なる個所にチャネル領域１１ａ，１２を形成する。このようなコプラナ型のＴＦＴ７の作製は、詳細には、例えば特開2001-339070に記載の方法にしたがって行うことができる。
【００４１】
続いて、プラズマＣＶＤ法により、６００ｎｍ厚の酸化シリコン膜からなる層間絶縁膜２５を堆積した後、パターニングにより、信号線３１とポリシリコン配線１４を導通させるためのコンタクトホール２６を作成する。同時に、島状金属パターン３２のＬ字状延在部３３を配する領域中に、ポリシリコン配線１４の先端、及び、島状ポリシリコンパターン１２の線状延在部１３の先端をそれぞれ露出させるコンタクトホール２７，２８を作成する。なお、図には示さないが、画素配列領域を囲む周縁領域でパッド部を露出させるコンタクトホールを同時に作成する。
【００４２】
(4) 第４のパターニング：  スパッタリングにより、例えばアルミニウム金属層が上下のモリブデン（Mo）層によりサンドイッチ状となった三層金属膜（Mo／Al／Mo）を堆積する。例えば、２５ｎｍ厚のＭｏ層、２５０ｎｍのアルミニウム（Ａｌ）層、及び５０ｎｍ厚のＭｏ層をこの順に堆積させる。この三層金属膜をパターニングすることにより、１０２４×３本の信号線３１と、補助容量線２２に重なり合うように配置される島状金属パターン３２とを作成する。同時に、補助容量線延在部２２Ａの切り欠き２２Ｂとほぼ一致するように、リペア接続用パターン３２Ａを作成する。
【００４３】
(5) 第１の導通検査
パッド部にプローブをあてがい、各信号線３１、各走査線２１及び各補助容量線２２について、導通検査を行う。これにより断線個所及び配線間短絡個所を検出し、必要に応じてレーザーＣＶＤ及びレーザーカットにより断線のリペアが行われる。
【００４４】
(6) 第５のパターニング：  レッド、ブルー、及びグリーンの各色について、着色したアクリル系樹脂等からなる厚さ２μｍの感光性の硬化性樹脂液を均一に塗布した後、マスクパターンによる露光をはじめとする一連の操作を行う。このようにして、画素開口の列ごとに塗り分けられたストライプ状の着色パターンを備えた透光性の厚型樹脂膜（平坦化膜）５を形成する。この厚型樹脂膜５には、上記の露光等の操作の際に、島状金属パターン３２の内側領域に対応して、面積の大きいコンタクトホール５１が形成される。また、同時に、リペア接続用金属パターン３２Ａの上面を露出させるコンタクトホール５２が設けておくことができる。
【００４５】
(7) 第６のパターニング：  透明導電層として、例えば１５０ｎｍ厚のＩＴＯ層を堆積した後、パターニングにより、画素電極６及び画素電極延在部６１を作成する。このとき、同時にパッド部を覆うＩＴＯ膜が形成される。
【００４６】
(8) 第２の導通検査・リペア
このようにしてアレイ基板１０が完成した際に、再度、各信号線３１、各走査線２１及び各補助容量線２２について導通検査を行うとともに、画素ドットごとの動作欠陥を検出する。すなわち、平面表示装置を組み立てて画像表示を行ったならば点欠陥が表れる個所を予め検出する。
【００４７】
導通検査により動作不良の画素ドットが検出されたならば、点欠陥に係る画素電極６と、これに信号線方向から隣り合う画素電極６とを導通させるように、レーザーＣＶＤによるブリッジ配線８１を形成する。ブリッジ配線８１は、例えば、不良動作に係る画素電極６のＴＦＴ７から遠い側の端部と、正常動作に係る画素電極６の画素電極延在部６１とを結ぶように、信号線３１方向に設ける。ブリッジ配線８１は、例えば、信号線３１の幅と略等しく、両側の信号線３１からほぼ等距離に設けられる。
【００４８】
ブリッジ配線８１を形成する個所が、上記の導電層フロートパターン２２Ａをまたぐ個所である場合、すなわち、画素電極に付与される極性が変化する変わり目の個所である場合、予め、リペア接続用金属パターン３２Ａ中に導通部８２を設けておく。すなわち、リペア接続用金属パターン３２Ａの略中央部にレーザー光を照射して、ゲート絶縁膜１５及び層間絶縁膜２５を貫くように、リペア接続用金属パターン３２Ａの金属層（Mo／Al／Mo）からなる導通部８２を形成しておく。リペア接続用金属パターン３２Ａ上面を露出させるコンタクトホール５２が予め設けられていない場合は、レーザー光照射により厚型樹脂膜５をも貫くようにする。
【００４９】
一方では、不良動作の画素電極６-12から、その画素電極延在部６１を切り離すように、該延在部６１の根元の個所にレーザーカットによる切断部９を設ける。これにより、不良動作の画素電極６-12から、島状金属パターン３２、及び、これに電気的に接続していたＴＦＴ７-12の個所及び島状ポリシリコンパターン１２が、電気的に分離されることとなる。なお、導電層フロートパターン２２Ａをまたぐ個所以外でリペアのためのブリッジ配線８１を設ける場合も、全く同様にして、切断部９を設ける。
【００５０】
以下に、レーザーＣＶＤ及びレーザー照射の条件についての具体例を挙げる。
【００５１】
レーザーＣＶＤによる導電層の堆積には、レーザー光源として、Ｎｄ+3：ＹＬＦレーザー装置を用い、この第３高調波（３４９ｎｍ）を使用した。
【００５２】
ブリッジ配線８１の作成の際には、タングステン（Ｗ）を局部的に堆積させるように、ソースガスとしてタングステン含有カルボニル化合物、例えばＷ（ＣＯ）6を用いた他、キャリアガスとしてアルゴンガス（Ａｒ）を用いた。また、例えば、連続発振のレーザー光であって、エネルギーレベルが１００ｍＷ（４ｋＨｚ）以上であるものを用い、膜厚が約０．３μｍの配線層が堆積されるようにした。このとき、第１及び第２ブリッジ配線８１の配線幅は、信号線３１の幅に略等しい約５μｍとした。
【００５３】
上記具体例のようにタングステン含有カルボニル化合物を用いるならば、レーザー光による分解・堆積効率が高く、成膜安定性が優れるので、好ましい。しかし、クロムカルボニル等の他のソースガスも場合により使用可能である。したがって、ブリッジ配線８１〜８３をクロム（Ｃｒ）その他の金属により形成することもできる。一方、キャリアガスとしては、不活性であるアルゴンガスが好ましいが、窒素ガス等も使用可能である。
【００５４】
ブリッジ配線８１の幅は、レーザー光のスリット幅やエネルギーレベルを調整して、例えば２〜２５μｍの範囲から適宜選択することができる。また、膜厚が例えば１．０μｍ以下の範囲から適宜選択することができる。
【００５５】
一方、画素電極切断部９を設けるためには、例えば、上記と同様のレーザー装置を用い超音波Ｑスイッチ素子により変調されてパルス状に発振するレーザー光であって、レーザー発振器直後のエネルギーレベルが０．４〜０．６ｍＪ（１〜１０Ｈｚ）の範囲内であるものを用いる。また、導通部８２を形成すべくレーザーによる絶縁膜１５，２５を除去する際には、例えば、同様のレーザー光であって、エネルギーレベルが０．６ｍＪ（２Ｈｚ）を越えるものを用いる。
【００５６】
このように、レーザーＣＶＤによるブリッジ配線８１の形成と、レーザーによる切断部９及び導通部８２の形成とを、同一のレーザー装置でもって、効率よく行うことができる。
【００５７】
画素電極６上、または画素電極６に近接した個所でのレーザーＣＶＤの際には、画素電極がＩＴＯ等からなる透明電極である場合に、ＹＬＦレーザーの第３高調波といった紫外線領域のレーザー光を用いるのが好ましい。しかし、画素電極６がアルミニウム系金属等の金属膜からなる反射型電極である場合には、ＹＬＦレーザーの第２高調波を用いることができる。
【００５８】
レーザー光の光源としては、上記具体例のようなＹＬＦレーザー、またはＹＡＧレーザーを用いるのが、上記範囲のエネルギーレベルを容易に得られることから好ましい。しかし、場合によっては炭酸ガスレーザーその他のレーザーを使用することも可能である。
【００５９】
上記実施例の平面表示装置及びその製造方法によると、タンデムリペア方式のリペアを、点欠陥の位置に関わりなく、容易かつ充分に行うことができる。しかも、追加の補助容量を設けるための構成が、３個の画素ドットに対して１個だけの割合で設けられるため、画素開口率の低下を最小限に抑えることができる。
【００６０】
上記実施例においては、ポリシリコン(p-Si)ＴＦＴタイプの液晶表示装置により説明したが、アモルファスシリコンＴＦＴタイプのものであっても、また、有機ＥＬ表示装置であっても全く同様である。
【００６１】
上記実施例において、画素電極６が厚型樹脂膜５上の透明導電層であり、これとは別個のリペア接続用金属パターン３２Ａが設けられるとして説明したが、画素電極６の少なくとも一部が金属層からなる場合、この画素電極の一部または延在部を、リペア接続用の金属層とすることもできる。また、場合によっては、各リペア接続用金属パターン３２Ａが厚型樹脂膜５のコンタクトホール５２を介して、予め画素電極６と電気的に接続されているのであっても良い。
【００６２】
上記実施例において、導電層フロートパターンが、ゲート絶縁膜を介して補助容量線の延在部により覆われるポリシリコンのパターンであるとして説明したが、場合によっては、信号線または島状金属パターンと同時に形成される金属のパターン等であっても良い。また、導電層フロートパターンが、厚型樹脂膜等を介して一方の画素電極６により覆われているのであっても良い。
【図面の簡単な説明】
【００６３】
【図１】実施例のアレイ基板における各画素部分の構成を示す平面図である。
【図２】実施例のアレイ基板における画素部分の配列構成を示す平面図である。金属パターンの輪郭のみを示している。
【図３】実施例の液晶表示装置における、リペア個所の積層断面について、すなわち、ブリッジ配線及び導通部を含む個所について模式的に示す積層断面図である。
【図４】実施例の液晶表示装置における、追加補助容量形成用のリペアに用いられていない個所についての、図３に対応する積層断面図である。
【図５】実施例の液晶表示装置における、点欠陥に係る画素電極の延在部、及び、これを切り離す切断部について模式的に示す積層断面図である。
【図６】実施例の液晶表示装置における、島状金属パターンの延在部と、ＴＦＴからの配線、及び島状ポリシリコンパターンとの導通個所を模式的に示す積層断面図である。
【図７】実施例の液晶表示装置における、ＴＦＴ及びこれに導通する構成について模式的に示す積層断面図である。
【図８】実施例のアレイ基板の製造方法における第１及び第２のパターニング後の様子について示す画素部分の平面図である。
【図９】実施例のアレイ基板の製造方法における第３のパターニング後の様子について示す画素部分の平面図である。
【符号の説明】
【００６４】
１０  アレイ基板
１００  液晶表示装置
１１，１１ａ  ＴＦＴ７のチャネル部
１２  島状ポリシリコンパターン
１２Ａ  追加補助容量形成用の導電層フロートパターン
１４  ＴＦＴ７の個所のポリシリコン配線
１５  ゲート絶縁膜
２１  走査線
２２  補助容量線
２２Ａ  追加補助容量形成用の補助容量線延在部
２２Ｂ  補助容量線延在部の切り欠き
２５  層間絶縁膜
２６，２７，２８  ゲート及び層間絶縁膜を貫くコンタクトホール
３１  信号線
３２  島状金属パターン
３２Ａ  リペア接続用パターン
５  厚型樹脂膜（第２層間絶縁膜）
５１  厚型樹脂膜を貫くコンタクトホール
６  画素電極
６１  島状金属パターン３２上へと延びる画素電極延在部
７  ＴＦＴ
８１  ブリッジ配線
８２  レーザー照射により形成された導通部
９３  レーザーカットにより画素電極延在部を切り離す切断部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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