(57)【要約】【課題】高誘電体膜を用いたキャパシタ構造を有し、平坦化及び微細分離が可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】基板４０と、基板４０上に配置された複数の下部電極１０と、複数の下部電極１０上に連続的に配置された高誘電体膜２０と、高誘電体膜２０上に配置された上部電極３０とを備える。【選択図】図１
2009158956.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数の下部電極と、
前記複数の下部電極上に連続的に配置された高誘電体膜と、
前記高誘電体膜上に配置された上部電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記複数の下部電極がマトリックス状に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高誘電体膜がランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の下部電極間で、前記基板と前記高誘電体膜との間に配置されたバリア膜を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記バリア膜の充填率が０．６以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の下部電極間が前記高誘電体膜で埋め込まれていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記基板と、前記複数の下部電極及び前記複数の下部電極間の前記高誘電体膜との間に配置されたバリア膜を更に備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
基板上に下部電極層を形成するステップと、
前記下部電極層を複数の下部電極に分割するステップと、
前記複数の下部電極上に連続的に高誘電体膜を形成するステップと、
前記高誘電体膜上に上部電極を形成するステップ
とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記複数の下部電極をマトリックス状に配置することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記高誘電体膜がランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記複数の下部電極間で、前記基板と前記高誘電体膜の間にバリア膜を形成するステップを更に含むことを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記バリア層の充填率が０．６以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記複数の下部電極間を前記高誘電体膜で埋め込むことを特徴とする請求項８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記基板と、前記複数の下部電極及び前記複数の下部電極間の前記高誘電体膜との間に、バリア膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体膜を用いたキャパシタ構造を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電極間に高誘電体膜を配置した構成のキャパシタ（以下において、「高誘電体キャパシタ」という。）が、ディスプレイデバイス等の画素や、不揮発性メモリ等のメモリセルを構成するキャパシタとして利用されている。高誘電体キャパシタに使用される高誘電体には、残留分極が大きく、抗電界が小さい角形比に優れたヒステリシスを有する材料が用いられる。具体的には、例えばランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜等の高誘電体膜を上部電極と下部電極との間に配置した構造の高誘電体キャパシタが採用されている（例えば、非特許文献１参照。）。
【０００３】
従来、高誘電体キャパシタの形成においては、下部電極、高誘電体膜及び上部電極を積層した後、上部電極、高誘電体膜及び下部電極をエッチングすることによって、一つの画素或いはメモリセルになるように素子分離を行ってきた。
【非特許文献１】藤森(Y.Fujimori)、藤井(T.Fujii)、鈴木(T.Suzuki)、他  著、「ノーベル・ソリッド−ステート・スペイシャル・ライト・モデュレータ・オン・インテグレイテッド・サーキット・フォー・ハイ−スピード・アプリケイション・ウィズ・エレクトロ−オプティック・シン・フィルム(Novel Solid-State Spatial Light Modulator on Integrated Circuits for High-Speed Application with Electro-Optic Thin Film) 」、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイセズ・ミーティング（Technical Digest of International Electron Devices meeting(IEDM）)」、２００５年１２月、掲載番号３７．７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の高誘電体キャパシタ製造方法では、高誘電体膜を分離して素子分離するため、大きな段差が生じて平坦化が困難である。更に、素子分離領域が広くなって微細分離が困難であるという問題があった。特に、上記方法で形成された高誘電体キャパシタを光学利用する場合は、高誘電体膜が分離されているために画素間の距離が大きく、且つ段差が大きいため、開口率や回折効率が低下する。
【０００５】
上記問題点を鑑み、本発明は、高誘電体膜を用いたキャパシタ構造を有し、平坦化及び微細分離が可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板と、基板上に配置された複数の下部電極と、複数の下部電極上に連続的に配置された高誘電体膜と、高誘電体膜上に配置された上部電極とを備える半導体装置が提供される。
【０００７】
本発明の他の態様によれば、基板上に下部電極層を形成するステップと、下部電極層を複数の下部電極に分割するステップと、複数の下部電極上に連続的に高誘電体膜を形成するステップと、高誘電体膜上に上部電極を形成するステップとを含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、高誘電体膜を用いたキャパシタ構造を有し、平坦化及び微細分離が可能な半導体装置及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の第１及び第２の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、基板４０と、基板４０上に配置された複数の下部電極１０と、複数の下部電極１０上に連続的に配置された高誘電体膜２０と、高誘電体膜２０上に配置された上部電極３０とを備える。図１に示した半導体装置では、各下部電極１０と、高誘電体膜２０を介して対向する上部電極３０とが、それぞれ一つの高誘電体キャパシタを構成する。
【００１２】
図１に示した半導体装置では、同一平面に互いに離間して配置された下部電極１０間が高誘電体膜２０によって埋め込まれ、高誘電体膜２０の上面は平坦である。そのため、上部電極３０も平坦性を保って配置され、図１に示した半導体素子の上面を平坦にすることができる。
【００１３】
高誘電体膜２０は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料が採用可能であり、特に強誘電体膜等の、残留分極が大きく、且つ抗電界が小さい角形比に優れたヒステリシスを有する材料が、高誘電体膜２０に好適である。具体的には、例えばランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、ジルコン酸チタン酸鉛（ＰＺＴ）膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ3）膜、チタン酸バリウム（ＴｉＢａＯ3）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ＫＴＮ（ニオブ酸タンタルカリウム）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、ＰＺＮ−ＰＴ（亜鉛ニオブ酸チタン酸鉛）系セラミクス膜等が高誘電体膜２０に採用可能である。
【００１４】
基板４０には、例えばシリコン（Ｓｉ）、石英等が採用可能である。
【００１５】
図２に、関連技術の一例として、下部電極１０、高誘電体膜２０及び上部電極３０を基板４０上に積層した後、上部電極３０、高誘電体膜２０及び下部電極１０を連続的にエッチングすることより素子分離を行った半導体装置の断面を示す。図２に示すように、素子分離のために上部電極３０と高誘電体膜２０もエッチングした場合には、図１に示した半導体装置に比べて、エッチングする膜厚が厚くなり、大きな段差が生じる。
【００１６】
図３に、図１に示した高誘電体キャパシタを光学利用し、空間光変調器に適用した例を示す。図３は、高誘電体キャパシタがマトリックス状に配置され、各高誘電体キャパシタがそれぞれ一つの画素１００として機能する反射型光変調デバイスの上面図である。図３では、上部電極３０の下に配置された下部電極１０を破線で示している。図３は画素１００が６個である場合を例示的に示しているが、画素数が６個に限らないのは勿論である。例えば、２５μｍ×２５μｍの面積の画素１００を１８０個×１８０個配列した反射型光変調デバイス等が形成可能である。
【００１７】
高誘電体膜２０が印加される電界に応じて屈折率が変化する電気光学効果を有するため、図３に示した反射型光変調デバイスに上部電極３０側から入射した光は、画素１００それぞれの高誘電体膜２０の屈折率に応じて反射される。そして、強度や位相が変調された光が上部電極３０から出力される。上部電極３０には、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯX）、ルテニウム酸ストロンチウム（ＳＲＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）等の透明電極が採用可能である。下部電極１０には、例えばＰｔ、Ｉｒ等が採用可能である。
【００１８】
図３に示した反射型光変調デバイスでは、上部電極３０の電位は各画素１００で共通である。そのため、画素１００それぞれの高誘電体膜２０の屈折率は、下部電極１０に印加する電圧により制御される。つまり、画素１００は下部電極１０に印加する電圧によって独立に反射率を制御可能であり、上部電極３０に電圧を印加する配線を画素１００毎に配置する必要がない。
【００１９】
図４に、図３に示した画素１００の断面構造を示す。図４に示すように、図３に示した反射型光変調デバイスでは、画素１００の反射率を制御するために下部電極１０に電圧を印加する駆動素子５１を、層間絶縁膜５０を介して、各画素１００の下方にそれぞれ配置可能である。そのため、駆動素子５１と画素１００を接続する配線は、図示を省略するが、各画素１００の下部電極１０の直下に形成できる。また、既に述べたように上部電極３０に接続する配線が画素１００毎には必要ないため、上部電極３０に接続する配線を反射型光変調デバイスの周辺領域に形成できる。したがって、画素１００の反射率を制御するための配線を画素１００間に配置する必要がない。その結果、例えば上部電極３０に接続する配線を画素１００間に配置する場合等に比べて、画素１００間の間隔を狭くすることができる。画素１００間の素子分離領域の幅は、例えば１μｍ程度にできる。
【００２０】
なお、駆動素子５１は、例えば図４に示すようにゲート電極５１１、ソース電極５１２及びドレイン電極５１３を有する電界効果トランジスタ等が採用可能である。また、駆動素子５１を制御するための配線は、層間絶縁膜５０中に配置可能であり、駆動素子５１を制御する制御回路は、例えば反射型光変調デバイスの周辺領域に配置される。
【００２１】
図３及び図４に示した反射型光変調デバイスでは、素子分離のために下部電極１０のみが分離される。つまり、図２に示したような上部電極３０及び高誘電体膜２０の分離を行わないため、画素１００間で段差が生じず、且つ画素間の間隔が広くならない。
【００２２】
図５（ａ）及び図５（ｂ）に、図３に示した反射型光変調デバイスの上面及び素子分離領域の電子顕微鏡による断面写真の例を示す。図５（ｂ）は、図５（ａ）に示した素子分離領域のＩＩ−ＩＩ方向に沿った断面写真である。図５（ｂ）に示すように、下部電極１０間が高誘電体膜２０によって埋め込まれ、高誘電体膜２０の上面は平坦である。
【００２３】
また、図６（ａ）、図６（ｂ）及び図６（ｃ）に、関連技術の一例として、上部電極３０、高誘電体膜２０及び下部電極１０を連続してエッチングして素子分離した反射型光変調デバイスの上面及び素子分離領域の断面の写真を示す。図６（ｃ）は、画素１００間に配置され、上部電極３０と駆動回路とを接続する配線ＬＡも示す。図６（ｂ）及び図６（ｃ）に示すように、素子分離のために上部電極３０及び高誘電体膜２０もエッチングした場合には、素子分離領域の幅が広くなると同時に、エッチングする膜厚が厚くなり、大きな段差が生じる。配線ＬＡが配置された素子分離領域の幅は、特に広くなる。
【００２４】
図６と比較して明らかなように、図５に示した下部電極１０のみ分離した反射型光変調デバイスの方が、素子分離領域が狭く、平坦性がよい。
【００２５】
図７（ａ）に下部電極１０のみをエッチングして素子分離した場合の反射型光変調デバイスの上面の写真の例を示す。また、図７（ｂ）に上部電極３０、高誘電体膜２０及び下部電極１０を連続してエッチングして素子分離した場合の反射型光変調デバイスの上面の写真の例を示す。図７（ａ）と図７（ｂ）とを比較すると、下部電極１０のみをエッチングした場合の方が素子分離領域は小さい。具体的には、素子分離領域の中間を素子間の境界とし、素子領域に対する出力面となる領域の割合を開口率とした場合に、図７（ｂ）に示した例の開口率は５７％程度である。一方、図７（ａ）に示した例の開口率は８９％程度である。つまり、下部電極１０のみエッチングして素子分離する反射型光変調デバイスは、高誘電体膜２０が分離される反射型光変調デバイスに比べて開口率が３２％程度向上する。
【００２６】
下部電極１０のみをエッチングした反射型光変調デバイスの回折パターンの測定例を図８（ａ）に、上部電極３０、高誘電体膜２０及び下部電極１０を連続してエッチングした反射型光変調デバイスの回折パターンの測定例を図８（ｂ）に、それぞれ示す。図８（ａ）及び図８（ｂ）に示した回折パターンは、波長５３２ｎｍのレーザを反射型光変調デバイスに照射した場合の反射光を測定して得られたものである。図８（ａ）及び図（ｂ）において、中心部の最も明るい部分が０次回折光が観測される部分である。
【００２７】
図９に、図８（ａ）及び図８（ｂ）に示した回折パターンから得られる、全反射光に対する０次〜２次回折光の割合を示す。図９において、グラフａは下部電極１０のみをエッチングして素子分離した場合、グラフｂは上部電極３０、高誘電体膜２０及び下部電極１０を連続してエッチングして素子分離した場合の例である。図９に示すように、連続エッチングによって素子分離した反射型光変調デバイスにおける０次回折光の全反射光に対する割合は２０％程度である。これは、反射型光変調デバイスに生じる凹凸により入射した光の散乱が生じ、切断面から放出される光等が増加するためである。一方、下部電極１０のみエッチングして素子分離した反射型光変調デバイスにおける０次回折光の全反射光に対する割合は８７％程度である。つまり、下部電極１０のみエッチングされた反射型光変調デバイスでは、上部電極３０及び高誘電体膜２０もエッチングされる反射型光変調デバイスに比べて、０次回折光の全反射光に対する割合が４．３倍程度向上する。
【００２８】
上記の測定結果から、下部電極１０のみをエッチングして素子分離を行った反射型光変調デバイスでは、高誘電体膜２０が分離されていないために光の散乱の発生が抑制され、回折効率がよいことが確認された。特に、ＰＬＺＴ膜等のエッチングが困難な膜が高誘電体膜２０に採用された場合に、高誘電体膜２０を切断する必要がないためプロセスの簡略化につながり、且つ高誘電体膜２０の切断面での光の散乱が抑制される。
【００２９】
以上に説明したように、下部電極１０のみをエッチングして素子分離を行った反射型光変調デバイスでは、素子分離領域が小さく且つ平坦性がよいために、開口率及び回折効率を向上させることができる。
【００３０】
図１０に、図１に示した高誘電体キャパシタを、不揮発性メモリ等のメモリセルアレイを構成するメモリセルのキャパシタに使用した例を示す。図１０に示すメモリセルは、列方向に配列された複数のビット線ＢＬ1、ＢＬ2、・・・・・と、このビット線ＢＬ1、ＢＬ2、・・・・・と直交する行方向に配列された複数のワード線ＷＬ1、ＷＬ2、・・・・・を有する。そして、メモリセルアレイに、ビット線ＢＬ1、ＢＬ2、・・・・・のいずれかとワード線ＷＬ1、ＷＬ2、・・・・・のいずれかによってそれぞれ制御されるメモリセル２００が、列方向と行方向にマトリックス状に配置される。
【００３１】
メモリセル２００は、図１０に示すように、直列接続するセルトランジスタ２０１とセルキャパシタ２０２を備える。メモリセル２００の書き込みや読み出しは、セルトランジスタ２０１によって制御される。セルトランジスタ２０１のゲート電極及びドレイン電極はそれぞれワード線ＷＬ1、ＷＬ2、・・・・・及びビット線ＢＬ1、ＢＬ2、・・・・・に接続され、ソース電極はセルキャパシタ２０２の一方の電極に接続される。セルキャパシタ２０２の他方の電極は接地される。例えば、セルキャパシタ２０２の接地される電極を、各メモリセル２００で連続的に形成される上部電極３０とすることができる。
【００３２】
高誘電体キャパシタをセルキャパシタ２０２に使用したメモリセル２００では、高誘電体膜２０の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても高誘電体膜２０の分極状態は保持されるため、電源の供給が停止してもメモリセル２００に記憶されたデータが消失することがない。そのため、高誘電体キャパシタをセルキャパシタ２０２として使用するメモリセル２００を備えるメモリは、不揮発性メモリとして動作する。
【００３３】
既に説明したように、図１に示した高誘電体キャパシタでは、下部電極１０のみをエッチングすることによって素子分離を行うため、高誘電体キャパシタ間の素子分離領域を小さくできると共に、高誘電体キャパシタを平坦性よく形成できる。したがって、図１に示した高誘電体キャパシタをセルキャパシタ２０２に使用することにより、メモリセルアレイの面積を小さく、且つ平坦性よく形成できるため、不揮発性メモリの歩留まりを向上できる。
【００３４】
なお、回路方式等に応じて、上部電極３０を制御単位等に分離してもよい。その場合でも、エッチングが困難な高誘電体膜２０を分離しないため、平坦性がよく、微細分離が可能なメモリセルアレイを実現できる。
【００３５】
図１１に、図１に示した高誘電体キャパシタを図１０に示した回路に採用した不揮発性メモリのメモリセル部分の上面図の例を示す。図１１では、セルトランジスタ２０１がセルキャパシタ２０２の下に配置される例を示している。図１１に示すように、セルキャパシタ２０２の一方（下側）の電極が、ビア２０３を介してセルトランジスタ２０１のソース電極に接続する。セルキャパシタ２０２の他方（上側）の電極は、図示を省略するが、接地されている。既に説明したように、セルキャパシタ２０２の接地される電極は、複数のメモリセル２００で連続的に配置可能である。セルトランジスタ２０１のゲート電極及びドレイン電極は、それぞれワード線ＷＬ及びビット線ＢＬに接続する。
【００３６】
なお、上記の説明ではメモリセル２００が１つのセルトランジスタ２０１と１つのセルキャパシタ２０２で構成される例を示したが、これ以外の構成であってもよいことは勿論である。例えば、メモリセル２００が２つのセルトランジスタ２０１と２つのセルキャパシタ２０２で構成される場合であっても、セルキャパシタ２０２に高誘電体キャパシタを採用可能である。
【００３７】
以上に説明したように、本発明の実施の形態に係る半導体装置では、上部電極３０及び高誘電体膜２０を分離せず、下部電極１０のみを分離して素子分離を行うことにより、平坦化及び微細分離が可能である。特に、高誘電体膜２０を分離しないことで、段差が小さく、平坦性のよい半導体装置を形成できる。その結果、例えば、図１に示した構造の高誘電体キャパシタを使用した反射型光変調デバイスの開口率や回折効率の向上や、不揮発性メモリの歩留まりの向上等が可能になる。
【００３８】
図１２〜図１５を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３９】
（イ）基板４０上に全面に、例えばＰｔやＩｒからなる下部電極層１０１を、２００ｎｍ程度の膜厚でスパッタ法等により形成する。その後、図１２に示すように、下部電極層１０１上にフォトレジスト膜６０を塗布する。
【００４０】
（ロ）フォトリソグラフィ技術によりフォトレジスト膜６０を露光現像することで、図１３に示すように素子分離領域となる部分のフォトレジスト膜６０を除去する。
【００４１】
（ハ）フォトレジスト膜６０をエッチングマスクとして、塩素系ガスやアルゴン系のガスを用いたドライエッチングにより選択的に下部電極層１０１をエッチングし、図１４に示すように複数の下部電極１０を形成する。
【００４２】
（ニ）フォトレジスト膜６０を除去した後、下部電極１０上に、高誘電体膜２０を形成する。具体的には、例えばゾルゲル法等を用いて、ＰＬＺＴ膜等を１μｍ程度の膜厚で形成する。このとき、下部電極１０間を埋め込むようして、複数の下部電極１０上に連続的に高誘電体膜２０を形成する。その後、図１５に示すように、高誘電体膜２０の表面を化学的機械的研磨（ＣＭＰ）法等により平坦化する。
【００４３】
（ホ）高誘電体膜２０に、例えばＰｔ、Ｉｒ、ＩｒＯ2、ＳＲＯ、ＩＴＯ、ＺｎＯ等からなる上部電極３０が、１００ｎｍ程度の膜厚でスパッタ法等により形成され、図１に示した半導体装置が完成する。
【００４４】
上記の説明では高誘電体膜２０をゾルゲル法で形成する例を示したが、スパッタ法や有機金属気相成長（ＭＯＣＶＤ）法等によって高誘電体膜２０を形成してもよい。
【００４５】
以上に説明したように、本発明の第１の実施の形態に係る半導体装置の製造方法では、高誘電体膜２０を形成する前に、下部電極１０を分離している。そのため、上部電極３０及び高誘電体膜２０を分離することなく素子分離ができる。したがって、難エッチング物質であるＰＬＺＴ膜等の高誘電体膜を高誘電体膜２０として使用する場合であっても、エッチングの困難な高誘電体膜を分離する必要がなく、製造工程、製造時間を減らすことができる。また、上部電極３０及び高誘電体膜２０を分離する必要がないため、高誘電体膜２０を用いたキャパシタ構造を有する半導体装置を、段差を少なく平坦性よく形成可能であり、且つ半導体装置の微細分離が可能である。
【００４６】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１６に示すように、下部電極１０間にバリア膜２５を更に備えることが図１に示した半導体装置と異なる点である。その他の構成については、図１に示す第１の実施の形態と同様である。
【００４７】
通常、基板上に特性の良いＰＬＺＴ膜を形成する場合、基板とＰＬＺＴ膜の結晶性を一致させて形成することが好ましい。結晶の配向が一致していない場合、ＰＬＺＴ膜形成中或いはＰＬＺＴ膜形成時の加熱工程において膜収縮が発生し、ＰＬＺＴ膜にクラックが発生する恐れがあるためである。つまり、加熱工程時にＰＬＺＴ膜から鉛（Ｐｄ）原子が基板に拡散してＰＬＺＴ膜の組成が化学量論組成からはずれてしまうため、膜収縮にＰＬＺＴ膜が耐えられず、クラックが発生する場合がある。図１７（ａ）に、ＰＬＺＴ膜に発生したクラック例の光学顕微鏡写真を示す。図１７（ａ）はＰＬＺＴ膜を上面方向からみた図であり、図１７（ｂ）は断面を示す模式図である。図１７（ａ）及び図１７（ｂ）に示すように、下部電極１０上に配置された領域ＡのＰＬＺＴ膜にはクラックが発生しておらず、基板４０上に直接配置された領域ＢのＰＬＺＴ膜にクラックが発生している。
【００４８】
このため、図１に示した半導体装置において、高誘電体膜２０としてＰＬＺＴ膜を使用する場合、下部電極１０間で基板４０に接している領域の高誘電体膜２０にクラックが発生する恐れがある。しかし、図１６に示すように下部電極１０間の基板４０と高誘電体膜２０との間にバリア膜２５を配置することにより、ＰＬＺＴ膜と基板４０の結晶配向が一致しないことによるＰＬＺＴ膜でのクラック発生をより確実に防止することができる。
【００４９】
更に、バリア膜２５をＰｄ原子等が通過できない緻密な層として形成することにより、ＰＬＺＴ膜からＰｄ原子が基板４０に拡散することを防止できる。ここで「緻密な層」とは、結晶構造が密な層をいい、例えば充填率でいうと、酸化膜の充填率が０．５前後であるのに対し、約０．６以上の膜等である。バリア膜２５には、例えば酸化アルミニウム（Ａｌ2Ｏ3）や窒化膜（ＳｉＮ）等が採用可能である。
【００５０】
本発明の第２の実施の形態に係る半導体装置によれば、バリア膜２５を下部電極１０間で基板４０と高誘電体膜２０との間に配置することにより、平坦化及び微細分離を可能にしつつ、高誘電体膜２０でのクラックの発生を抑制することができる。また、バリア膜２５はＰＬＺＴ膜から基板４０へのＰｄ原子の拡散防止膜としても機能する。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００５１】
以下に、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５２】
（イ）図１２〜図１４を参照して説明した方法と同様にして、基板４０上に複数の下部電極１０を互いに離間して形成する。
【００５３】
（ロ）図１８に示したように、下部電極１０及び下部電極１０間の基板４０上に、例えばＡｌ2Ｏ3膜等をバリア膜２５として形成する。その後、少なくとも下部電極１０の表面が露出するまで、ＣＭＰ法等によりバリア膜２５の表面を研磨して、図１９に示した構造断面を得る。
【００５４】
（ハ）下部電極１０及びバリア膜２５上に高誘電体膜２０と上部電極３０を順次積層して、図１６に示した半導体装置が完成する。
【００５５】
図１６に示したバリア膜２５の膜厚は、バリア膜２５の材質等に依存するが、ＰＬＺＴ膜でのクラックの発生を防止し、且つＰＬＺＴ膜から基板４０へのＰｄ原子の拡散を防止できる程度の膜厚であればよく、例えば数十ｎｍ程度以上の膜厚であればよい。図１９には、バリア膜２５と下部電極１０の上面の位置が一致している場合を例示的に示したが、バリア膜２５の膜厚が下部電極１０の膜厚より薄く、バリア膜２５の上面の位置が下部電極１０の上面より低くてもよい。図２０に、上記の製造方法により製造された第２の実施の形態に係る半導体装置の断面の顕微鏡写真を示す。
【００５６】
上記に説明したように、本発明の第２の実施の形態に係る半導体装置の製造方法によれば、互いに離間して配置された下部電極１０間にバリア膜２５が形成される。そのため、平坦化及び微細分離を可能にしつつ、高誘電体膜２０でのクラックの発生を抑制し、ＰＬＺＴ膜から基板４０へのＰｄ原子の拡散が防止可能な半導体装置を形成できる。
【００５７】
また、図２１に示すように、基板４０上の全面にバリア膜２５を配置し、バリア膜２５上に複数の下部電極１０を配置してもよい。図１に示した半導体装置と同様に、下部電極１０上に連続的に配置された高誘電体膜２０によって下部電極１０間が埋め込まれている。図２１に示した半導体装置においても、高誘電体膜２０と基板４０は接していない。このため、高誘電体膜２０でのクラック発生をより確実に防止できる。
【００５８】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５９】
既に述べた実施の形態の説明においては、上部電極３０及び高誘電体膜２０を分離しない例を示したが、上部電極３０を必要に応じて分離してもよい。その場合でも、エッチングが困難な高誘電体膜２０を分離しないため、平坦性がよく、微細分離が可能な半導体装置が提供される。また、高誘電体キャパシタを反射型光変調デバイスに適用する例を示したが、キャパシタの状態によって各画素のオンオフが制御される他の空間光変調器にも、本発明は適用可能である。
【００６０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る半導体装置を示す模式的な断面図である。
【図２】関連技術の半導体装置を示す模式的な断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置を反射型光変調デバイスに使用した場合の模式的な上面図である。
【図４】図３に示した反射型光変調デバイスのＩ−Ｉ方向の断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置を反射型光変調デバイスに使用した場合の例であり、図５（ａ）は上面の写真の例であり、図５（ｂ）は図５（ａ）のＩＩ−ＩＩ方向の断面写真である。
【図６】関連技術の半導体装置を反射型光変調デバイスに使用した場合の例であり、図６（ａ）は上面の写真の例であり、図６（ｂ）は図６（ａ）のＩＩＩ−ＩＩＩ方向の断面写真であり、図６（ｃ）は図６（ａ）のＩＶ−ＩＶ方向の断面写真である。
【図７】本発明の第１の実施の形態に係る半導体装置を反射型光変調デバイスに使用した場合の開口率の向上を説明するための図であり、図７（ａ）は本発明の実施の形態に係る半導体装置を使用した場合の上面の写真の例であり、図７（ｂ）は関連技術の半導体装置を使用した場合の上面の写真の例である。
【図８】反射型光変調デバイスの回折パターンを示す図であり、図８（ａ）は本発明の第１の実施の形態に係る半導体装置を使用した場合の回折パターンを示す写真の例であり、図８（ｂ）は関連技術の半導体装置を使用した場合の回折パターンの写真の例である。
【図９】本発明の第１の実施の形態に係る半導体装置を反射型光変調デバイスに使用した場合の全反射光に対する回折光の割合を説明するためのグラフである。
【図１０】本発明の第１の実施の形態に係る半導体装置を不揮発性メモリに使用した場合の例を示す模式的な回路図である。
【図１１】本発明の第１の実施の形態に係る半導体装置を不揮発性メモリに使用した場合の例を示す模式的な上面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その１）。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その２）。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その３）。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その４）。
【図１６】本発明の第２の実施の形態に係る半導体装置を示す模式的な断面図である。
【図１７】ＰＬＺＴ膜に発生するクラックの例を示す写真である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その１）。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造方法の例を説明するための工程断面図である（その２）。
【図２０】本発明の第２の実施の形態に係る半導体装置の断面写真の例である。
【図２１】本発明の第２の実施例の変形例に係る半導体装置を示す模式的な断面図である。
【符号の説明】
【００６２】
ＢＬ…ビット線
ＷＬ…ワード線
１０…下部電極
２０…高誘電体膜
２５…バリア膜
３０…上部電極
４０…基板
５０…層間絶縁膜
５１…駆動素子
１００…画素
１０１…下部電極層
２００…メモリセル
２０１…セルトランジスタ
２０２…セルキャパシタ
【図１】
2009158956.tif 000003
【図２】
2009158956.tif 000004
【図３】
2009158956.tif 000005
【図４】
2009158956.tif 000006
【図５】
2009158956.tif 000007
【図６】
2009158956.tif 000008
【図７】
2009158956.tif 000009
【図８】
2009158956.tif 000010
【図９】
2009158956.tif 000011
【図１０】
2009158956.tif 000012
【図１１】
2009158956.tif 000013
【図１２】
2009158956.tif 000014
【図１３】
2009158956.tif 000015
【図１４】
2009158956.tif 000016
【図１５】
2009158956.tif 000017
【図１６】
2009158956.tif 000018
【図１７】
2009158956.tif 000019
【図１８】
2009158956.tif 000020
【図１９】
2009158956.tif 000021
【図２０】
2009158956.tif 000022
【図２１】
2009158956.tif 000023