(57)【要約】【課題】論理変更/回路修正時に使用するスペアセルを、所望の論理モジュール／論理回路の近くに配置できるスタンダードセル方式の設計方法の実現。【解決手段】スペアセル入りネットリストを作成する処理S11と、セルの自動配置を行う処理S13と、自動配置されたセルの自動配線を行う処理S15と、を備えるスタンダードセル方式の半導体集積回路の設計方法であって、自動配置は、スペアセルについて、仮想接続用ライブラリ34としてハードマクロで定義されたセルライブラリを用いて行い、仮想接続用ライブラリではスペアセルは所望の論理モジュール内の回路にネット接続されており、仮想接続用ライブラリから、スペアセル化ライブラリ35としてソフトマクロで定義されたセルライブラリに置き換える処理S14を、さらに備え、スペアセル化ライブラリではスペアセルは所望の論理回路とのネット接続されておらず、自動配線はスペアセル化ライブラリを用いて行われる。【選択図】図５
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【特許請求の範囲】
【請求項１】
論理変更/回路修正時に使用するスペアセルを含むネットリストを作成する処理と、
前記ネットリストの自動配置/自動配線を行う処理を備えるスタンダードセル方式の半導体集積回路の設計方法であって、
前記スペアセルは所望の論理モジュール内の回路に論理/ネット接続されており、前記自動配置では、
前記スペアセルについて、仮接続用ライブラリとしてハードマクロで定義されたセルライブラリを用いて行い、配置完了後は、
前記スペアセルについて、前記仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリから、スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリに置き換える処理を、さらに備え、
前記自動配線は、前記スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリを用いて行われることを特徴とするスタンダードセル方式の半導体集積回路の設計方法。
【請求項２】
前記スペアセル化ライブラリの前記スペアセルは、ソフトマクロ(論理階層を持つ機能モジュールでレイアウトの際には階層展開される)で定義され、入力端子が電源クリップされていることを特徴とする請求項１に記載のスタンダードセル方式の半導体集積回路の設計方法。
【請求項３】
前記スペアセルは、スキャンテスト用フリップフロップセルであり、スキャンテスト用のネット接続が行われていることを特徴とする請求項１に記載のスタンダードセル方式の半導体集積回路の設計方法。
【請求項４】
前記半導体装置の設計工程において、ＲＴＬ検証処理とレイアウト処理とを並行して行い、
各論理モジュールの前記ＲＴＬ/論理検証処理の進行具合に応じた個数の前記スペアセルを、ＲＴＬ上で構造記述により挿入することにより、スペアセル入りネットリストを作成することを特徴とする請求項１に記載のスタンダードセル方式の半導体集積回路の設計方法。
【請求項５】
スペアセルを含むネットリストの作成工程と、
前記スペアセル入りネットリストの自動配置工程と、
自動配置されたセルの自動配線工程と、を備えるスタンダードセル方式の半導体集積回路の設計方法であって、
前記自動配置工程は、前記スペアセルについては、仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリを用いて行い、前記スペアセルは所望の論理モジュール内の回路にネット接続されており、
回路修正時に利用したい論理回路(所望の回路)の近傍に自動配置させる設計方法。
【請求項６】
スペアセルを含むネットリストを作成し、
前記スペアセル入りネットリストのセルの自動配置を行い、
自動配置されたセルの自動配線を行う、ように処理を行うスタンダードセル方式の半導体集積回路設計方法であって、
前記自動配置は、前記スペアセルについては、仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリを用いて行い、、
前記自動配置完了後は、前記スペアセルについて、前記仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリから、スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリに置き換える処理を設け、
前記自動配線は、前記スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリを用いて行われることを特徴とするスタンダードセル方式の半導体集積回路設計のＣＡＤプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置およびＣＡＤプログラムに関し、特にスタンダードセル方式の半導体集積回路の設計方法、設計装置およびＣＡＤプログラムに関する。
【背景技術】
【０００２】
ＬＳＩ（大規模半導体集積回路）などの半導体集積回路の設計手法として、スタンダードセル方式と呼ばれるものがある。スタンダードセル方式の設計方法は、あらかじめ標準化設計された機能セルを組み合わせ、配置・配線する事でチップ設計をする設計手法である。
【０００３】
スタンダードセル方式で作成された機能セルは、マスク層がセル種類毎に異なり最適設計されているため、マスク作成後に論理/回路変更が必要になった場合は、セル追加/変更の際に全てのマスク層が変更になり、開発コスト、開発期間の点で問題が生じるケースがあった。
【０００４】
このような問題を解決するため、LSI機能には本来使用しないセル(冗長回路/ダミー回路)をあらかじめスペアとしてチップ内に搭載しておき、回路修正の必要が生じた場合、このスペアセルを用いて希望の機能を実現する方法が一般的に知られている。これにより、回路修正する場合、スペアセルを用いる事により、スペアセルを使った回路を構成し、接続する配線層だけの変更で回路変更が可能になり、従来のような新たなセルの追加/変更によるすべてのマスク層変更が必要なくなり、短時間、低コストで回路修正が可能になる。スペアセルを設けるスタンダードセル方式の設計方法については、例えば特許文献１に記載されている。
【０００５】
図１は、従来のスタンダードセル方式の設計方法による処理フローを示す図である。
【０００６】
ステップＳ１で、ユーザは論理設計(ＲＴＬ設計など)によりネットリストを作成した後、回路修正が必要になる可能性のある論理モジュール（機能単位の論理回路／論理階層）に、その回路修正を行う際に必要な数、必要な種類のスペアセルを挿入して、スペアセル入りネットリストを作成する。
【０００７】
ステップＳ２では、レイアウトの概略配置位置を決定するフロアプランを実行する。
【０００８】
ステップＳ３では、論理接続情報、タイミング制約などを基にして、仮配線の込み具合や配線長、デザインルール、タイミングを評価して最適なセル配置を決定する自動配置（ＥＤＡ）を行う。
【０００９】
ステップＳ４では、配置したセルの自動配線を行う。この後必要に応じて配線修正を行いレイアウトが完成する。
【００１０】
特許文献２は、ネットリストのセル数/種類に応じてスペアセルの挿入割合を決定することを記載している。
【００１１】
従来は、スペアセルの挿入は、回路情報のネットリスト内に、あらかじめ挿入しておきたい論理モジュールに入力をクリップし且つ出力がオープンのスペアセルを挿入しておき、自動配置処理を用いて配置していた。
【００１２】
【特許文献１】特開２００５−３２２６９４号公報
【特許文献２】特開２００３−１３２１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図２は、上記のような自動配置処理を行った場合のセルの配置例を示す図であり、チップ１上に論理回路３Ａ、３Ｂ、スペアセル４を含む論理モジュール２を自動配置した場合を示す。図２に示すように、スペアセル４は入出力のネット接続を持たないために、スペアセル４を挿入したい論理モジュール２／論理回路３Ａ、３Ｂの近くに自動配置されるとは限らず、スペアセル４が使用したい論理モジュール２と距離が離れた意図していない場所に自動配置される場合があった。
【００１４】
上記のように、従来の設計方法では、スペアセルを挿入しておいた論理モジュール／論理回路の近くにスペアセルが配置されないケースがあった。その場合、スペアセルと所望の論理モジュール／論理回路の配置距離が遠くなるため、スペアセルを使用した回路修正の際に、デザインルール違反（入力スルーレートやセットアップ・ホールド(setup, hold)違反）が発生し、スペアセル使用の条件である配線層だけでの回路修正の対応が困難になるケースが生じていた。
【００１５】
また、自動配置時に、各論理モジュール毎に配置領域制約を与えスペアセルを所望
の配置領域に自動配置させる方法もあるが、配置領域制約によるレイアウト悪化（配線の混雑）や該当モジュールが多い場合に、すべての論理モジュールの配置制約を与えることは、実現困難なケースがあった。
【００１６】
さらに、回路情報(論理モジュール)にスペアセルを、予め挿入しておきたい論理モジュール/論理回路にネット接続させておき、自動配置により所望の回路近くに配置させる方法もあるが、この手法ではレイアウト後にもスペアセルと所望のセル間でネット接続されているために、スペアセルにも動作変動が伝播し、結果的に消費電力の増加という問題を生じる。
【００１７】
本発明は、このような問題を解決して、レイアウトの悪化や消費電力の増加を抑え、自動配置により、スペアセルが挿入しておいた所望の論理モジュール／論理回路の近くに配置できるスタンダードセル方式の半導体集積回路の設計方法、設計装置およびＣＡＤプログラムの実現を目的とする。
【課題を解決するための手段】
【００１８】
上記目的を実現するため、本発明のスタンダードセル方式の半導体集積回路の設計方法、設計装置およびＣＡＤプログラムでは、スペアセルを、仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリを用いて、挿入したい論理モジュール内の回路にネット接続させておき、レイアウト工程の自動配置は、スペアセルについては、仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリを用いて行う。スペアセルは、挿入したい論理モジュール内の回路にネット接続されているので、自動配置により挿入したい論理モジュールの近くに配置される。その後スペアセルについて、仮想接続用ライブラリとしてハードマクロで定義されたセルライブラリから、スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリに置き換える処理を行う。スペアセル化ライブラリでは、入力クリップ/出力オープン処理がされているため、スペアセルは論理モジュール内の回路にネット接続されない。レイアウト工程の自動配線は、スペアセル化ライブラリとしてソフトマクロで定義されたセルライブラリを用いて行う。ここで、ハードマクロとは、論理階層を持たない固定化されたセルであり、ソフトマクロとは論理階層を持つ機能モジュールであり、レイアウトの際に論理階層展開される。
【００１９】
スペアセル化ライブラリのスペアセルは、入力端子が電源クリップされていることが望ましい。これにより、スペアセルの動作率が軽減されるので、消費電力を低減できる。
【００２０】
また、半導体集積回路では、スキャンテスト方式を用いてLSIの動作確認を行う手法が用いられるケースがあり、その際はフリップフロップセルもスキャンテスト方式に対応したスキャンテスト用のフリップフロップセルが使われる。
スペアセルのフリップフロップセルを前記、スキャンテスト方式に対応したフリップフロップセルを使用することも可能であり、その場合は、スキャンテストに対応したテスト用のネット接続が行われている。
【００２１】
また、設計完了までの時間を短縮するために、論理検証(ＲＴＬ検証)とレイアウト工程とを並行して行う場合があるが、その場合、各論理モジュールに、各論理モジュールのＲＴＬ検証の進行具合に応じたスペアセルの搭載量を決定する。
スペアセルの搭載量は、RTL検証が完了していない論理モジュールに対し、スペアセルの搭載割合を高める事を考慮している。
論理検証(RTL検証)が不十分であればその分の設計変更のリスクも増加するので、スペアセルの搭載量を高める事により、スペアセルを活用した論理変更が進行しているレイアウトに対し実現できるため、論理設計(RTL設計)へ戻ることなく、再レイアウトや設計期間の増加の回避/軽減が可能になる。
【発明の効果】
【００２２】
本発明によれば、レイアウト工程のセル自動配置時にスペアセルについて仮想接続用ライブラリーを用いる事により、予めネットリストで挿入しておいた論理モジュール/論理回路の近くに自動配置されるので、スペアセルを利用した設計変更が容易に行える。
【００２３】
また、自動配置時に仮想接続されていたネット接続も、自動配線時にはスペアーセル化ライブラリ(ソフトマクロ化ライブラリ)を用いる事により入力クリップ/出力オープンのスペアセルとなる。また、スペアセルと所望の論理回路とのネット接続もソフトマクロ化(クリップ/オープン処理)により、実際のレイアウトでは配線されないため、配線混雑緩和にも寄与する。これにより、本発明では、配置領域制約を設ける必要もなく、レイアウト効率が向上する。
【００２４】
さらに、スペアセルの入力端子を電源クリップ／短絡させることにより、消費電力が削減できる。
【発明を実施するための最良の形態】
【００２５】
本発明は、半導体集積回路の設計手法で、ライブラリを含むＣＡＤを用いた設計環境/設計装置により実現される。
【００２６】
図３は、本発明の実施例のＣＡＤ装置のハードウエア構成を示す図である。実施例のＣＡＤ装置は、コンピュータで実現される。コンピュータは、広く知られているように、演算・処理装置、記憶装置、ディスプレイ１３、入出力装置１４、バス１５などで構成される。
【００２７】
図４は、実施例のＣＡＤ装置の機能フロー概略図を示す。実施例のＣＡＤ装置は、ＲＴＬ設計／検証／スペアセル挿入処理／論理合成２３、フロアプラン(Floor Plan)処理／自動配置処理２５、自動配線処理２６、スペアセル置換処理２７、セルライブラリ３３、仮想接続用スペアセルライブラリ３４、スペアセル化ライブラリ３５、およびレイアウトデータで構成される。スペアセル置換処理部２７、仮想接続用スペアセルライブラリ３４およびスペアセル化ライブラリ３５以外の部分は、従来と同じである。セルライブラリ３３は、スペアセル以外の集積回路（ＬＳＩ）動作を機能させるために必要な回路を構成する通常セルのライブラリである。仮想接続用スペアセルライブラリ３４は、ハードマクロで定義されたスペアセルのセルライブラリである。スペアセル化ライブラリ３５は、ソフトマクロで定義されたスペアセルのセルライブラリである。ハードマクロとは、論理階層を持たない固定化されたセルであり、ソフトマクロとは論理階層を持つ機能モジュールであり、レイアウトの際に論理階層展開される。仮想接続用スペアセルライブラリ３４およびスペアセル化ライブラリ３５は、セルライブラリ３３の一部として含まれるようにしてもよい。
【００２８】
図５は、本発明の第１実施例の半導体集積回路設計の処理フローを示すフローチャートであり、スペアセルの挿入およびレイアウト処理を示す。図６は、スペアセルのライブラリの構造を示し、（Ａ）は自動配置時に用いる仮想接続用スペアセルライブラリ３４のスペアセル（フリップフロップ（ＦＦ））４１を、（Ｂ）は自動配置完了後に用いるスペアセル化ライブラリ３５のスペアセル（ＦＦ）４２を示す。図６の（Ａ）の仮想接続用スペアセルライブラリ３４では、スペアセルは、論理階層を持たない固定化されたハードマクロ構造のセルである。図６の（Ｂ）のスペアセル化ライブラリ３５では、スペアセルは、論理階層を持つ機能モジュールで、レイアウトの際には論理階層展開されるソフトマクロ構造のセルであり、Ｄａｔａ、ＣＬＫ端子などの入力端子は電源クリップされている。図示のように、ここではスペアセルは、フリップフロップ（ＦＦ）セルを対象とする。図７は、挿入したスペアセルのネットリスト上での定義を示しており、（Ａ）は自動配置時の定義を、（Ｂ）は自動配置完了後の定義を示している。以下の図５から図７を参照して第１実施例の設計処理を説明する。
【００２９】
ステップＳ１１では、まずＲＴＬ設計／検証／論理合成を用いて回路情報であるネットリストを作成し、スペアセル挿入処理および仮想接続用スペアセルライブラリ３４を用いて、ネットリスト内の挿入したい論理モジュール／論理回路に図６の（Ａ）に示すスペアセル（ＳＰ−ＦＦ）を挿入し、挿入したい論理モジュール／論理回路に含まれる回路にネット接続する。これにより、スペアセル入りネットリスト３２が生成される。図７の（Ａ）の例では、ハードマクロ構造のスペアセル（ＳＰ−ＦＦ）４１は、通常セルであるＡＮＤゲート５２、５３にネット接続されている。
【００３０】
ステップＳ１２で、フロアプラン処理を使用してフロアプラン処理を行う。
【００３１】
ステップＳ１３で、自動配置処理を使用して、自動配置処理を行い、通常セルおよびスペアセルを配置する。この際、スペアセルは仮想接続用ライブラリ３４を用いてネット接続されているので、スペアセルはネット接続されている回路の近くに自動配置される。図８は、第１実施例における自動配置処理後のスペアセルの配置を示す。スペアセル４は、論理モジュール２内の回路３Ａおよび３Ｂにネット接続されているので、回路３Ａおよび３Ｂの近傍に配置される。
【００３２】
ステップＳ１４では、スペアセル置換処理を使用して、スペアセルのライブラリを、仮想接続用ライブラリ３４からスペアセル化ライブラリ３５に置き換える処理を行う。これにより、スペアセルは、図６の（Ａ）のハードマクロ構造のセル（ＦＦ）４１から、（Ｂ）のソフトマクロ構造のセル（ＦＦ）４２に置き換えられる。図７の（Ｂ）に示すように、ソフトマクロ構造のスペアセル（ＳＰ−ＦＦ）４２は、ＡＮＤゲート５２、５３にはネット接続されておらず、Ｄａｔａ、ＣＬＫ端子などの入力端子は電源クリップされている。
【００３３】
ステップＳ１５では、自動配線処理を使用して自動配線処理が行われる。上記のように、Ｓ１４の後ではスペアセル４２は周囲の回路に接続されておらず、電源クリップされているので、所望の論理回路と配線されることはない。従って、スペアセルの入力に通常回路から信号が入力されることはなく、スペアセルの動作率を低く維持して、消費電力を低減できる。しかも挿入しようとした論理モジュールの回路の近傍に配置されるので、実際にスペアセルを使用した論理変更を行う場合も配線接続などのレイアウト変更が容易であり、図２に示した従来例のように遠くはなれた位置に配置された場合に比べて、デザインルール違反の発生を防ぐことが可能である。
【００３４】
図９は、本発明の第２実施例のスペアセルのライブラリの構造を示し、（Ａ）は仮想接続用スペアセルライブラリ３４のスペアセル（フリップフロップ（ＦＦ））４３を、（Ｂ）はスペアセル化ライブラリ３５のスペアセル（ＦＦ）４４を示す。図示のように、このスペアセルは、ＳＣＡＮテスト用フリップフロップ（ＦＦ）であり、図９の（Ａ）のスペアセルはハードマクロ構造のセルであり、ＳＣＡＮテスト用端子(ScanMode, ScanIN, ScanOUT等)が設けられている。図９の（Ｂ）のスペアセルは、ソフトマクロ構造のセルであり、Ｄａｔａ端子は電源クリップされており、ＳＣＡＮテスト用端子はテスト系ネットに接続される。これにより、スペアセルのフリップフロップセル４４は、ＳＣＡＮテスト対象となり、スペアセルによる回路変更が実施された際に、SCANテスト方式により該当FFを含めた故障検出が可能になる。また、Ｄａｔａ端子／Ｑ出力については、第１実施例と同様に、ライブラリ置換えにより電源クリップ／出力オープンが実現できる。
【００３５】
図１０は、第２実施例で挿入したＳＣＡＮテスト用スペアセルのネットリスト上での定義を示しており、（Ａ）は自動配置時の定義を、（Ｂ）は自動配置完了後の定義を示している。図１０の（Ａ）に示すように、ハードマクロ構造のＳＣＡＮテスト用スペアセル（ＳＰ−ＦＦ）４３は、ＡＮＤゲート６２、６３にデータ端子Ｄがネット接続されており、さらに他のＳＣＡＮテスト用セル６４、６５、６６、６７にＳＣＡＮテスト用端子が接続されている。図１０の（Ｂ）に示すように、ソフトマクロ構造のスペアセル（ＳＰ−ＦＦ）４４は、ＡＮＤゲート６２、６３にはネット接続されておらず、Ｄａｔａ端子は電源クリップされている。さらに、ＳＰ−ＦＦ４４は他のＳＣＡＮテスト用セル６４、６５、６６、６７にＳＣＡＮテスト用端子が接続されている。
【００３６】
第２実施例の設計手順は第１実施例と同じであるので、説明は省略する。
【００３７】
図１１は本発明の第３実施例のＣＡＤ装置で集積回路を設計する場合の処理フローを示し、図１２は第３実施例における処理を説明する図である。
【００３８】
前述のように、挿入するスペアセルの個数（割合）は、回路変更を考慮して決定される。挿入するスペアセルの個数が多すぎると、冗長回路が増え不必要に回路規模を大きくするという問題を生じる。一方、挿入するスペアセルの個数が少なすぎて、実際に生じた回路変更が行えない場合には、最初から設計をやり直す可能性もあり、スペアセルを設ける目的が果たせないということになる。
【００３９】
スタンダードセル方式の集積回路では、開発開始から生産開始までの開発期間の短縮が一層求められている。そこで、設計完了までの期間を短縮するために、論理検証(ＲＴＬ検証)とレイアウト工程とを並行して行う場合がある。この場合、論理検証(ＲＴＬ検証)が完了してるかまたは十分に進んでいる場合には回路変更は比較的少ないが、論理検証が十分に進んでいない場合には多数の回路変更が発生する可能性がある。もし、論理検証が十分に進んでいない論理モジュールで必要とする割合でスペアセルの個数を決定すると、論理検証が完了しているかまたは十分に進んでいる論理モジュールでは使用しないスペアセルが多数残り冗長な回路が増える。逆に、ＲＴＬ検証処理が完了してるかまたは十分に進んでいる論理モジュールで必要とする割合でスペアセルの個数を決定すると、ＲＴＬ検証処理が十分に進んでいない論理モジュールではスペアセルが不足してスペアセルを使用した論理変更ができずに、最初から設計をやり直すケースが出てくる。
【００４０】
そこで、第３実施例では、上記のように論理モジュールごとに論理検証(ＲＴＬ検証)の進行具合が異なる場合に、ＲＴＬ検証処理の進行具合に応じて各論理モジュールでのスペアセルの挿入する割合を設ける。
【００４１】
ステップＳ２１では、ＲＴＬ設計・検証を使用してＲＴＬ設計処理を行う。
【００４２】
ステップＳ２２では、論理設計・検証を使用して論理検証を行うが、すべての論理モジュールでのＲＴＬ検証が終了していない時点で、レイアウト処理を開始する。この時、各論理モジュールでの論理検証の進行具合に応じて、各論理モジュールでのスペアセルの挿入数を決定し、スペアセル挿入処理部２２を用いて挿入を行う。具体的には、論理検証の進行具合が低いほどスペアセルの挿入割合が高くなるように挿入数を決定する。そして、挿入をＲＴＬに構造記述で追加する。
【００４３】
ステップＳ２３では、論理合成を用いて論理合成処理を行う。このようにしてスペアセル入りネットリスト３２が生成される。
【００４４】
ステップＳ２４からＳ２７は、第１実施例と同じであるので説明は省略する。
【００４５】
図１２は、第３実施例におけるスペアセルの挿入割合の例を説明する図である。論理モジュールＡ８２は、ＲＴＬ論理検証が完了しているので、総フリップフロップセル数の１％のスペアセルを挿入する。論理モジュールＢ８３は、ＲＴＬ論理検証の進行具合が８０％であるので、論理検証の完了している８０％の部分に対しては総フリップフロップセル数の１％のスペアセルを挿入し、未検証の２０％の部分に対しては総フリップフロップセル数の１０％のスペアセルを挿入する。論理モジュールＣ８４は、ＲＴＬ論理検証の進行具合が７０％であるので、論理検証の完了している７０％の部分に対しては総フリップフロップセル数の１％のスペアセルを挿入し、未検証の３０％の部分に対しては総フリップフロップセル数の１０％のスペアセルを挿入する。前記、挿入比率の総フリップフロップ数の1%,10%等の具体的な数値は、一実施例である。
【００４６】
以上説明したように、スペアセルを挿入する基準を設け、ＲＴＬ設計時に構造記述によりスペアセルを追加させておくことにより、レイアウト作業中にＲＴＬの未検証部分で回路不具合が発覚しても、ＲＴＬ設計へ戻ることなく、レイアウト上でスペアセルを用いて回路修正することが可能になる。また、RTL検証の進捗具合により論理モジュール毎に、挿入基準を設ける事により、回路修正のリスクに応じたスペアセルを挿入/設ける事が可能になる。
【００４７】
以上説明したように、本発明によれば、レイアウト工程の自動配置処理時に仮想接続用ライブラリを用いることにより、自動配置にてあらかじめ挿入しておいた論理モジュール／論理回路近くにスペアセルの配置が可能になる。自動配置完了後は、スペアセル化ライブラリ（ソフトマクロ化）を適用することにより、入力クリップ／出力オープンのスペアセルとして使用でき、回路修正時にも該当モジュール／回路に近い配置位置で使用することができる。さらに、入力端子を電源クリップ／短絡させることにより消費電力の削減にも寄与する。
【００４８】
また、自動配置処理時に仮想接続されていたネット接続も、ソフトマクロ化により実際のレイアウトでは所望の回路と配線されないため、配線混雑緩和にも寄与する。さらに、本発明では配置領域制約を設ける必要もなく、レイアウト効率を向上できる。
【００４９】
また、スペアセルとしてＳＣＡＮテスト用ＦＦをスペアセル化することにより、ＳＣＡＮテスト用のネット接続が保持され、回路修正時にスペアセルを使用した際にも故障検出可能となり、故障検出の向上に寄与する。
【００５０】
そのほか、スペアセルの挿入で、論理検証(ＲＴＬ検証)の進行具合に応じ、スペアセルの挿入割合を設定し、設計段階から構造記述により論理情報へ挿入しておくことにより、レイアウト段階で論理不具合をＲＴＬ設計へ戻ることなく対策することが可能になる。
【産業上の利用可能性】
【００５１】
本発明は、スペアセルを使用するスタンダードセル方式の半導体集積回路を設計するのであればどのような場合にも適用可能である。
【図面の簡単な説明】
【００５２】
【図１】従来の集積回路設計の処理フローを示す図である。
【図２】従来の処理フローによる配置例を示す図である。
【図３】本発明の実施例のＣＡＤ装置のハードウエア構成を示す図である。
【図４】本発明の実施例のＣＡＤ装置の機能フロー図である。
【図５】本発明の第１実施例の集積回路設計の処理フローを示す図である。
【図６】第１実施例のスペアセルライブラリのフリップフロップ（ＦＦ）を示す図である。
【図７】第１実施例でのスペアセルのネットリストでの定義を示す図である。
【図８】第１実施例での配置例を示す図である。
【図９】第２実施例のスペアセルライブラリのフリップフロップ（ＦＦ）を示す図である。
【図１０】第２実施例でのスペアセルのネットリストでの定義を示す図である。
【図１１】第３実施例の集積回路設計の処理フローを示す図である。
【図１２】第３実施例での処理を説明する図である。
【符号の説明】
【００５３】
２５    自動配置処理
２６    自動配線処理
２７    スペアセル置換処理
３４    仮想接続用スペアセルライブラリ
３５    スペアセル化ライブラリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009004700.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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