(57)【要約】【課題】多数の受信側装置を備える場合のシステム構成を簡単にする。【解決手段】ドライバ１０とレシーバ２１〜２Ｎとを備える。ドライバ１０とレシーバ２１〜２Ｎのそれぞれとは、デージーチェーン接続されてデータ通信を行うように構成される。ここで、データ通信は、シリアル通信による。ドライバ１０は、ＰＳ／ＳＰ変換部１２を含み、ＰＳ／ＳＰ変換部１２によって変換したシリアルデータを送信し、レシーバ２１〜２Ｎは、ＰＳ／ＳＰ変換部３３を含み、受信したシリアルデータをＰＳ／ＳＰ変換部３３によってパラレルデータに変換する。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信側装置と複数の受信側装置とを備え、
前記送信側装置と前記複数の受信側装置のそれぞれとをデージーチェーン接続してデータ通信を行うように構成することを特徴とするデータ転送システム。
【請求項２】
前記データ通信は、シリアル通信によることを特徴とする請求項１記載のデータ転送システム。
【請求項３】
前記送信側装置と前記複数の受信側装置とは、パラレルデータとシリアルデータとの変換機能を備え、変換されたシリアルデータによってデータ転送を行うことを特徴とする請求項１または２記載のデータ転送システム。
【請求項４】
前記データ転送は、前記送信側装置から出力される制御信号に同期してなされることを特徴とする請求項３記載のデータ転送システム。
【請求項５】
前記送信側装置は、パラレルシリアル変換部を含み、該パラレルシリアル変換部によって変換したシリアルデータを送信し、
前記受信側装置は、シリアルパラレル変換部を含み、受信した前記シリアルデータを該シリアルパラレル変換部によってパラレルデータに変換することを特徴とする請求項３または４記載のデータ転送システム。
【請求項６】
前記シリアルデータは、前記複数の受信側装置のそれぞれに対応するデータ列からなるデータ構造を有することを特徴とする請求項３または５記載のデータ転送システム。
【請求項７】
前記データ列は、誤り検出符号を含むことを特徴とする請求項６記載のデータ転送システム。
【請求項８】
前記データ列は、ライトまたはリードを示すコマンド情報を含むことを特徴とする請求項６記載のデータ転送システム。
【請求項９】
請求項１乃至８のいずれか一に記載のデータ転送システムを含む半導体集積回路装置。
【請求項１０】
送信側装置と複数の受信側装置とを備えるデータ転送システムにおけるデータ転送方法であって、
前記送信側装置と前記複数の受信側装置のそれぞれとをデージーチェーン接続してデータ通信を行うことを特徴とするデータ転送方法。
【請求項１１】
前記データ通信は、シリアル通信によることを特徴とする請求項１０記載のデータ転送方法。
【請求項１２】
前記送信側装置と前記複数の受信側装置とは、パラレルデータとシリアルデータとの変換を行って、変換されたシリアルデータによってデータ転送を行うことを特徴とする請求項１１記載のデータ転送方法。
【請求項１３】
前記データ転送は、前記送信側装置から出力される制御信号に同期してなされることを特徴とする請求項１２記載のデータ転送方法。
【請求項１４】
前記シリアルデータは、前記複数の受信側装置のそれぞれに対応するデータ列からなるデータ構造を有することを特徴とする請求項１２記載のデータ転送方法。
【請求項１５】
前記データ列は、誤り検出符号を含むことを特徴とする請求項１４記載のデータ転送方法。
【請求項１６】
前記データ列は、ライトまたはリードを示すコマンド情報を含むことを特徴とする請求項１４記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送システムおよびデータ転送方法に係り、特に、シリアル通信によるデータ転送技術に係る。
【背景技術】
【０００２】
近年、電子機器の処理の高速化、扱うデータの大容量化に伴い、機器間、機器内の通信は、シリアル通信が主流になってきている。このようなシリアル通信では、１個の送信側（ドライバ）に対し受信側（レシーバ）が複数個であるマルチポイント構成とされる。このようなマルチポイント構成の代表的なデータ通信方式の規格には、ＲＳ−４２３およびＲＳ−４２２などが知られている（非特許文献１参照）。
【０００３】
なお、関連する技術として、マイクロコンピュータからパラレル出力された信号をパラレル−シリアル変換して他の基板に出力する信号伝達方向が単方向性の出力手段が主基板に設けられ、主基板から受信したシリアル信号をシリアル−パラレル変換して制御手段に入力する信号伝達方向が単方向性の入力手段が他の基板に設けられた構成とされる遊技機が特許文献１に記載されている。
【０００４】
【非特許文献１】「トランジスタ技術ＳＰＥＣＩＡＬ  ディジタル・データ伝送技術入門」、ＣＱ出版社、２００６ＷＩＮＴＥＲ、ｐ１３３−１３５
【特許文献１】特開２０００−１２６４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
従来の通信方式では、レシーバの接続可能台数には上限がある（非特許文献１参照）。例えば、ＲＳ−４２２（ＥＩＡ−４２２）では、１０台が上限とされる。図１１は、従来におけるドライバと複数のレシーバからなるデータ転送システムの構成図である。図１１の３つの接続形態（Ａ）（Ｂ）（Ｃ）において、データ線は、ドライバ１０１とすべてのレシーバ２０１〜２０Ｎに共通に接続されている。図１２（Ａ）は、ドライバ１０１からみた負荷を示す等価回路図であり、ドライバ１０１の負荷となる値は、すべてのレシーバの入力負荷の合計になる。すなわち、データ線では、容量値Ｃ２０１ａ、Ｃ２０２ａ、・・Ｃ２０Ｎａの総和が負荷容量となる。また、制御線では、容量値Ｃ２０１ｂ、Ｃ２０２ｂ、・・Ｃ２０Ｎｂの総和が負荷容量となる。したがって、図１２（Ｂ）に示すように、レシーバの数が増えて負荷が重くなると、信号電圧の立ち上がりは遅くなり、レシーバが信号を受信した際、ゆるやかに信号電圧を変化している信号を誤って判定してしまう虞がある。また、データ線と制御線とで構成される場合、負荷が重いことでデータ線と制御線の立ち上がり波形の違いが大きくなる。このため、レシーバが信号を受信した際、大きな信号の時間差（スキュー）を生じて受信することで、誤った信号の受信になりかねない。そこで、データ通信方式の規格では、接続可能なレシーバ数の上限を規定している。
【０００７】
このような要因のため、例えば多数の信号を扱う遊技機などにおいて、ＬＥＤの点滅制御、ソレノイド類の制御などを行おうとする場合、接続できるレシーバの数が制限される。したがって、システム構成が極めて複雑になってしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係るデータ転送システムは、送信側装置と複数の受信側装置とを備え、送信側装置と複数の受信側装置のそれぞれとをデージーチェーン接続してデータ通信を行うように構成する。
【０００９】
本発明の他のアスペクト（側面）に係るデータ転送方法は、送信側装置と複数の受信側装置とを備えるデータ転送システムにおけるデータ転送方法であって、送信側装置と複数の受信側装置のそれぞれとをデージーチェーン接続してデータ通信を行う。
【発明の効果】
【００１０】
本発明によれば、デージーチェーン接続してデータ通信を行うので、接続可能台数の上限をなくすことができる。したがって、多数の受信側装置を備える場合のシステム構成が簡単になる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係るデータ転送システムは、送信側装置と複数の受信側装置とを備える。送信側装置と複数の受信側装置のそれぞれとは、デージーチェーン接続されてデータ通信を行うように構成される。ここで、データ通信は、シリアル通信によることが好ましい。
【００１２】
また、送信側装置と複数の受信側装置とは、パラレルデータとシリアルデータとの変換機能を備え、変換されたシリアルデータによってデータ転送を行うことが好ましい。
【００１３】
さらに、データ転送は、前記送信側装置から出力される制御信号に同期してなされることが好ましい。
【００１４】
また、送信側装置は、パラレルシリアル変換部を含み、該パラレルシリアル変換部によって変換したシリアルデータを送信し、受信側装置は、シリアルパラレル変換部を含み、受信したシリアルデータをシリアルパラレル変換部によってパラレルデータに変換するようにしてもよい。
【００１５】
さらに、シリアルデータは、複数の受信側装置のそれぞれに対応するデータ列からなるデータ構造を有してもよい。
【００１６】
また、データ列は、誤り検出符号を含んでいてもよいし、ライトまたはリードを示すコマンド情報を含んでいてもよい。
【００１７】
このようなデータ転送システムは、半導体集積回路装置に含まれてもよい。
【００１８】
より具体的には、データ転送システムにおいて、ポートへの信号の割り当てとデータ構造をあらかじめ決めておき、ドライバ（送信側装置に相当する）とレシーバ（受信側装置に相当する）の間、レシーバ同士の間をレシーバの内部回路を介してデージーチェーン構成にしている。このような構成によれば、ドライバにおける通信部の負荷は、レシーバ１個の入力負荷のみである。レシーバ１個における通信部の負荷も次段に接続するレシーバ１個の入力負荷のみである。ドライバとレシーバの間、レシーバ同士の間を結ぶ媒体であるケーブルやコネクタ類が同一であれば、ドライバと最初のレシーバ間の信号の遅延時間と隣り合うレシーバ同士の間の信号の遅延時間は同じである。レシーバを極めて多数接続したデージーチェーン構成を想定しても、いずれのデータ線および制御線を介しての信号の遅延時間は同じである。
【００１９】
ここで、ドライバと各レシーバの内部回路における信号遅延時間は、小さいものとして略している。つまり、データ１ビットの通信間隔の時間より信号の遅延時間が小さければ、この通信方式は、原理的に無数のレシーバを接続することができる。実際の機器では無数に接続することはないが、ＬＥＤの点滅制御、ソレノイド類の制御などの比較的データビットの通信時間を長くても許容される機器において、この通信方式は有用である。特に、多数の信号を扱う遊技機などにおいて、その遊技機が許す信号の遅延時間において、可能な限り多くのポートの数を扱うことができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例に係るデータ転送システムの構成を示す図である。図１において、データ転送システムは、デージーチェーン接続されるドライバ１０と複数のレシーバ２Ｋ（Ｋ＝１〜Ｎ、Ｎは２以上の整数）とを備える。ドライバとは、通信の能動側となる（送信側装置に相当する）装置であり、ＬＳＩの表現であればドライバチップを示す。レシーバとは、通信の受動側となる（受信側装置に相当する）装置であり、ＬＳＩの表現であればレシーバチップを示す。
【００２２】
ドライバ１０は、制御部１１、ＰＳ／ＳＰ変換部１２、通信部１３を備える。レシーバ２Ｋは、それぞれ同一の構造を有し、制御部３１、通信部３２、３４、ＰＳ／ＳＰ変換部３３、ポート３５を備える。通信部１３、３２、３４は、データや制御信号の通信のための電気的信号の駆動を行う出力回路およびこの電気的信号からデータや制御信号を取り出す入力回路を含む。ここで電気的信号は、差動信号やシングルエンド信号とされる。制御部１１、３１は、それぞれドライバ、レシーバの各内部回路の制御を行う。ＰＳ／ＳＰ変換部１２、３３は、パラレルデータをシリアルデータに変換する機能およびシリアルデータをパラレルデータに変換する機能を有する。ポート３５は、レシーバ２Ｋの外部にデータを出力する機能、およびレシーバ２Ｋの外部からデータを入力する機能を有する。
【００２３】
ドライバ１０は、図示されないＣＰＵと接続可能とされ、ＣＰＵとは制御部１１によって接続する。このＣＰＵとの接続は、ＣＰＵが所望の出力ポートに出力したい信号や所望の入力ポートから入力したい信号を伝達するデータバスとアドレスバスおよびライト、リード、チップセレクトなどの制御信号によってなされ、本発明には直接関係が無いので図１には示していない。ＣＰＵは、ポートにデータ出力またはデータ入力を行うように、ドライバ１０に対し、チップセレクト、ライト制御信号またはリード制御信号を与え、ドライバ１０内の制御部１１の一または複数のアドレスに対し、ポートデータの書込み、あるいはポートデータの読出しの指示を行う。
【００２４】
制御部１１には、ＣＰＵが出力したい信号がデータとして存在し、このデータはパラレルデータである。また、制御部１１には、ＣＰＵが各ポート３５からデータを取り込む場合は、そのデータを、同様にパラレルデータとして納める領域を確保してある。制御部１１は、格納されているパラレルデータをＰＳ／ＳＰ変換部１２に出力し、またＰＳ／ＳＰ変換部１２から入力して蓄積すると共に、ドライバ１０内部の回路を制御する。また、後述するパリティビット生成やコマンドビット生成の機能を有する。
【００２５】
ＰＳ／ＳＰ変換部１２は、制御部１１と通信部１３の間に介在し、ポート３５からのパラレルデータをシリアルデータに変換し、またシリアルデータを各ポート３５へのパラレルデータに変換する。
【００２６】
通信部１３は、レシーバ２１の通信部３２と接続され、シリアルデータの送信または受信と、データの制御信号の送信とを行う。通信部１３と通信部３２との間のデータ線は、双方向の信号を扱うことができる。
【００２７】
レシーバ２Ｋの通信部３２は、レシーバ２Ｋ−１の通信部３４とデータ線および制御線を介して接続される。ただし、レシーバ２１の通信部３２は、通信部１３と接続される。また、レシーバ２Ｎの通信部３４は、未接続であり、オープンとされる。
【００２８】
ここで、レシーバ２１〜２Ｎは、同一の構成であるので、レシーバ２１を使ってレシーバの内部構成を説明する。
【００２９】
通信部３２は、制御部３１に接続され、ドライバ１０から受信したシリアルデータと制御信号とを制御部３１に送り出す。制御部３１は、受信したシリアルデータのうち、予め決められたデータ数のみをＰＳ／ＳＰ変換部３３に送る。ＰＳ／ＳＰ変換部３３は、元のパラレルデータに戻してポート３５に出力する。さらに、制御部３１は、通信部３４とも接続しており、ドライバ１０から受信したシリアルデータの一部と制御信号の一部を隣接のレシーバ２２に送信し、また通信部３４を介してレシーバ２２から受信したシリアルデータを受け取る。
【００３０】
ポート３５は、データを外部に出力する機能、および／または外部から入力する機能を有し、例えばＬＥＤやソレノイド類などのデバイスを接続する（図には、このデバイスの接続は示していない）。ポート３５は、例えば８端子を有し、各端子は、１ビットのデータを扱う。すなわち、ひとつのポートは、８ビットで構成される。
【００３１】
なお、図２に示すように、データ転送システムは、ドライバ１０ａ（通信部１３ａを含む）とレシーバ２１ａ（通信部３２ａ、３４ａを含む）間、レシーバ間同士のデータ線および制御線をペア線とし、差動信号で伝送するシステムであってもよい。この場合、差動信号で伝送させるので、耐ノイズ特性が向上する。
【００３２】
以下、ドライバ１個とレシーバ８個がデージーチェーン構成されるデータ転送システムの例について説明する。この例において、１個のレシーバは、１バイトのデータを扱うので、レシーバ８個では８バイトのデータを扱うことができる。ＣＰＵからみた場合、ポートへの信号授受のためのデータ構造は、８ビットのパラレルデータを８個、つまり８バイトとして見える。したがって、制御部１１において、パラレルデータを保管する領域は、８ビット幅の８バイトであり、合計６４ビットデータの領域が確保してある。
【００３３】
以上のデータ構造の例を図３に示す。レシーバ２１〜２８のそれぞれに対応する８ビットデータには、前後にそれぞれコマンドビットとパリティビットが付加され、８０ビットからなるビット列のデータとして扱われる。コマンドビットは、８ビットデータがライトデータであるかリードデータであるかを識別するビットである。また、パリティビットは、８ビットデータに対するパリティを表すビットである。なお、パラレルデータのビット数やアドレス数、ひとつのレシーバあたりのバイト数などは、予め決めておけば、どのような値でもとりうる。
【００３４】
以上のようなデータ構造に対し、ポートへの書き込みにおける各部動作は、以下のようになる。
【００３５】
ドライバ１０の制御部１１は、制御部１１の８バイトのアドレスに格納されている６４ビットデータを順次、読出し、パリティの生成を行い８ビット単位に対し１ビットのパリティを付加する。また、ライトまたはリードを示すコマンドビットを８ビット単位毎に対し、１ビットを先頭に付加する。したがって、８ビットのデータは、パリティビットおよびコマンドビットが付加され１０ビットのデータに拡張される。つまり、６４ビットデータは、パリティビットおよびコマンドビットを付加した合計８０ビットのデータに拡張される。ここに説明したパリティビット生成やコマンドビット生成の機能は、制御部１１に含まれる。
【００３６】
次に、ＰＳ／ＳＰ変換部１２は、８０ビットのシリアルデータに変換する。一方、制御部１１は、この８０ビットのシリアルデータに対応した８０ビットの制御信号を生成する。これらの８０ビットのシリアルデータと８０ビットの制御信号は、通信部１３に送られる。通信部１３は、８０ビットのシリアルデータを１組のデータ列として扱いデータ線を通じて、レシーバ２１の通信部３２に通信する。また、同様に８０ビットの制御信号も、１組の制御信号列として扱い、データ線と同期して制御線を通じてレシーバ２１の通信部３２に通信する。
【００３７】
レシーバ２１の制御部３１は、データ列および制御信号列を受信し、８０ビットのデータ列の先頭から１０ビットのデータと、８０ビットの制御信号列の先頭から１０ビットの制御信号とを取り込む。さらに、コマンドビットを判別し、ライトを判定したのちポート３５をライトに設定する。制御部３１は、コマンドビットとパリティビットを除いた残りの８ビットデータをＰＳ／ＳＰ変換部３３を経て元のパラレルデータに変換する。また、制御部３１は、パリティビットをチェックして、パリティビットが正しければ、ポート３５に８ビットのパラレルデータの格納を指示する。パリティビットが正しくなければ、ポート３５にパラレルデータを格納しない。
【００３８】
その後、制御部３１が取り込んだ１０ビット以外のデータ列である残り７０ビットのシリアルデータおよび制御部３１が取り込んだ１０ビット以外の残り７０ビットの制御信号を、通信部３４を経て、同期してレシーバ２２に通信する。
【００３９】
レシーバ２２の制御部３１は、レシーバ２１と同様に動作する。ただし、７０ビットのデータ列の先頭から１０ビットのデータと、７０ビットの制御信号列の先頭から１０ビットの制御信号を取り込む。また、制御部３１が取り込んだ１０ビット以外のデータ列である残り６０ビットのシリアルデータおよび制御部３１が取り込んだ１０ビット以外の制御信号列である残り６０ビットの制御信号を、通信部３４を介して、同期してレシーバ２３に通信する。
【００４０】
以下、レシーバ２３〜２７においても、一方の隣接するレシーバから取り組むビット数と他方の隣接するレシーバへ送り出すビット数がレシーバ２１とは異なること以外、レシーバ２１と同様に動作する。
【００４１】
このように各レシーバは、予め決められたデータを各レシーバが取り込むことになる。最後のレシーバ２８の制御部３１は、最後の１０ビットのデータと最後の１０ビットの制御信号を取り込む。さらに、コマンドビットを判別し、ライトを判定したのちポート３５をライトに設定する。制御部３１は、ポート３５のデータであるデータ８ビットはＰＳ／ＳＰ変換部３３を経て元のパラレルデータに変換する。また、制御部３１は、パリティビットをチェックして、パリティビットが正しければ、ポート３５に８ビットのパラレルデータの格納を指示する。パリティビットが正しくなければ、ポート３５にパラレルデータを格納しない。
【００４２】
ドライバ１０の制御部１１は、８０ビットのデータ列と８０ビットの制御信号列を送り終わると、制御線を通じて、レシーバ２１〜２８のすべてのレシーバの制御部３１の内部回路のみにリセット動作を行い、次の８０ビットのデータ列および８０ビットの制御信号列の通信に備える。
【００４３】
次に、データ転送システムの動作についてより詳細に説明する。図４〜７は、本発明の実施例に係るデータ転送システムの動作を示すフローチャートである。
【００４４】
ステップＳ１０において、データ転送システムの電源投入がなされる。
【００４５】
ステップＳ１１において、ドライバ１０の制御部１１は、ＣＰＵのリセット信号を受け、ドライバ自身と全レシーバをリセットする。
【００４６】
ステップＳ１２において、制御部１１は、リード動作であるか、ライト動作であるかを判定する。
【００４７】
ステップＳ１３において、リード動作である場合には、ステップＳ５１に進み、ライト動作である場合には、ステップＳ１４に進む。
【００４８】
ステップＳ１４において、制御部１１は、ＣＰＵからライトデータを受け取る。
【００４９】
ステップＳ１５において、制御部１１は、ポートへの信号授受のためのデータ構造を有する６４ビットデータを読み出す。
【００５０】
ステップＳ１６において、制御部１１は、８ビット単位毎に１ビットのパリティビットを付加する。
【００５１】
ステップＳ１７において、制御部１１は、ライトを示すコマンドビットをデータの先頭に付加する。
【００５２】
ステップＳ１８において、ＰＳ／ＳＰ変換部１２を介してシリアルデータに変換する。
【００５３】
ステップＳ１９において、通信部１３は、パリティビットおよびコマンドビットが付加された１０ビット×８＝８０ビットのデータ列と制御信号をレシーバ２１の通信部３１に対し送信する。
【００５４】
ステップＳ２０において、レシーバ２１の制御部３１は、８０ビット受信し、レシーバ２１に係る先頭の１０ビットを取り込む。
【００５５】
ステップＳ２１において、レシーバ２１の制御部３１は、取り込んだ１０ビット中のコマンドビットを判定し、ライト動作であるので、ポート３５をライトモードに設定する。
【００５６】
ステップＳ２２において、レシーバ２１の制御部３１は、ＰＳ／ＳＰ変換部３３を経て元の８ビット変換する。
【００５７】
ステップＳ２３において、レシーバ２１の制御部３１は、取り込んだ１０ビット中のパリティビットを判定する。
【００５８】
ステップＳ２４において、パリティが正しければ、ポート３５にパラレルデータを出力する。
【００５９】
ステップＳ２５において、レシーバ２１の制御部３１は、８０ビットデータの内、取り込まなかった７０ビットと制御信号を通信部３４からレシーバ２２に出力する。
【００６０】
ステップＳ２６〜Ｓ３１は、レシーバ２２において、それぞれステップＳ２０〜Ｓ２５に相当する処理を行うステップであり、その説明を省略する。ただし、ステップＳ２６において、７０ビットを受信し、ステップＳ３１において、６０ビットを出力する。
【００６１】
ステップＳ３２〜Ｓ３７は、レシーバ２３において、それぞれステップＳ２０〜Ｓ２５に相当する処理を行うステップであり、その説明を省略する（ステップＳ３６、Ｓ３７は図示も省略してある）。ただし、ステップＳ３２において、６０ビット受信し、ステップＳ３７において、５０ビットを出力する。
【００６２】
同様にレシーバ２４〜２７における処理の説明を省略する。
【００６３】
ステップＳ４１〜Ｓ４５は、レシーバ２８において、それぞれステップＳ２０〜Ｓ２４に相当する処理を行うステップであり説明を省略する。ただし、ステップＳ４１において、１０ビット受信する。
【００６４】
ステップＳ４６において、ドライバ１０の制御部１１は、８０ビットのデータ列と８０ビットの制御信号列を送り終わると、制御線を通じて８個のレシーバにおける各制御部３１の内部回路のみに対しリセットする。その後、次の８０ビットのデータ列および８０ビットの制御信号列の通信に備え、ステップＳ１３に戻る。
【００６５】
次に、データ転送システムがリード動作である場合について図６、７を用いて説明する。
【００６６】
ステップＳ５１において、制御部１１は、１０ビット毎にリードを示すコマンドビットを付加して８０ビットのデータ列を生成する。
【００６７】
ステップＳ５２において、ドライバ１０の通信部１３は、レシーバ２１に８０ビットのデータと制御信号を出力する。
【００６８】
ステップＳ５３において、レシーバ２１の通信部３２は、８０ビット受信し、先頭の１０ビットを取り込む。
【００６９】
ステップＳ５４において、レシーバ２１の制御部３１は、取り込んだ１０ビット中のコマンドビットを判定し、ポート３５をリードに設定する。
【００７０】
ステップＳ５５において、レシーバ２１の制御部３１は、ポート３５のデータをＰＳ／ＳＰ変換部３３に取り込む。
【００７１】
ステップＳ５６において、レシーバ２１の制御部３１は、ＰＳ／ＳＰ変換部３３を介して入力したデータをシリアルデータに変換しながらデータ線に載せる。
【００７２】
ステップＳ５７において、１０ビット目にパリティビットを付加してデータ線に載せる。
【００７３】
ステップＳ５８において、レシーバ２１の制御部３１は、８０ビットデータの内、取り込まなかった７０ビットを通信部３４からレシーバ２２に出力する。
【００７４】
ステップＳ５９〜Ｓ６４は、レシーバ２２において、それぞれステップＳ５３〜Ｓ５８に相当する処理を行うステップであり、その説明を省略する。ただし、ステップＳ５９において、７０ビットを受信し、ステップＳ６４において、６０ビットを出力する。
【００７５】
ステップＳ６５〜Ｓ７０は、レシーバ２３において、それぞれステップＳ５３〜Ｓ５８に相当する処理を行うステップであり、その説明を省略する（ステップＳ６８、Ｓ６９、Ｓ７０は図示も省略してある）。ただし、ステップＳ６８において、６０ビットを受信し、ステップＳ７０において、５０ビットを出力する。
【００７６】
同様にレシーバ２４〜２７における処理の説明を省略する。
【００７７】
ステップＳ８１〜Ｓ８４は、レシーバ２８において、それぞれステップＳ５３〜Ｓ５６に相当する処理を行うステップであり、その説明を省略する。ただし、ステップＳ８１において、１０ビットを受信する。
【００７８】
ステップＳ８５において、ドライバ１０の通信部１３は、８０ビット目のデータ列を受信する。
【００７９】
ステップＳ８６において、ドライバ１０は、ＰＳ／ＳＰ変換部１２を介して８０ビットデータを順番にパラレルデータに変換する。
【００８０】
ステップＳ８７において、制御部１１は、順番にパリティビットのチェックを行う。
【００８１】
ステップＳ８８において、パリティチェックに問題がなければ、制御部１１に順番にデータを取り込む。
【００８２】
ステップＳ８９において、ドライバ１０の制御部１１は、制御線を通じて８個のレシーバにおける各制御部３１の内部回路のみに対しリセットする。その後、ステップＳ１３に戻る。
【００８３】
以上のような一連の動作によって、データ転送システムは、ＣＰＵが出力ポートに出力させたい信号や入力ポートから入力させたい信号の送受が可能である。
【００８４】
図８は、データ転送システムの書込み動作における伝送形態を模式的に示す図である。すなわち、ドライバ１０がレシーバ２１〜２８に対しデータ線および制御線を通してデータを転送する状況を示している。図８に示すように８０ビットのデータは、先頭より順番に各レシーバが受け取り、受け取られたデータが各ポートに出力される。
【００８５】
図９は、データ転送システムの読出し動作における伝送形態を模式的に示す図である。すなわち、ドライバ１０は、リードのコマンドビットを含むデータ列と制御信号列を各レシーバに送信する。これに対し、各レシーバは、ポートから読み出したデータをデータ線に乗せ、ドライバ１０に送る。
【００８６】
以上説明したように、本実施例のデータ転送システムは、ポートへの信号の割り当てとそのデータ構造を予め決めておいて、ドライバとレシーバの間、レシーバ同士の間をレシーバの内部回路を介したデージーチェーン構成にしてデータ転送を行う。データを送り出す場合、レシーバは、デージーチェーン構成しているレシーバの順番に、データ列の先頭より順番にデータを取り込んでいく。すなわち、データ線をレジスタとみなせば、ファーストインファーストアウト（ＦＩＦＯ）のように構成してデータをポートに送っていく。データを取り込む場合、レシーバは、デージーチェーン構成しているレシーバの順番に、制御信号列に応じて順番に相当するデータをデータ線に乗せていく。
【００８７】
図１０（Ａ）は、本発明のデータ転送システムにおいて、ドライバ１０から見た負荷を示す等価回路である。この図から分かるように、負荷容量の合計は、レシーバ１個の負荷容量Ｃ２０ａに過ぎない。図１０（Ｂ）は、信号電圧の立ち上がり特性を示す図である。負荷が１個のみである場合の信号電圧の立ち上がりは早いので、この信号電圧をレシーバが受信した際、誤って信号電圧を判定することがない。また、負荷自身が小さいので、データ線と制御線の信号電圧の立ち上がりも早く、レシーバが信号を受信した際、信号のスキューは少なく、受信誤りすることがない。ここでは、信号電圧の立ち上がりについて説明したが、立ち下がりについても同様の効果がある。
【００８８】
以上説明したように、本実施例のデータ転送システムは、デージーチェーン接続してデータ通信を行うので、接続対象となる負荷は、レシーバ１台分と軽くなり、レシーバの数に因らない。したがって、接続可能台数の上限をなくすことができ、多数の受信側装置を備える場合のシステム構成が簡単になる。
【００８９】
なお、以上の説明では、データ転送システムは、パリティチェックの生成・確認機能を設けてデータ線上のデータの品質をある程度確保している。しかしながら、ＬＳＩ内部に実装されるような、信号伝達において誤りの発生する確率が極めて低い場合には、このパリティチェックの生成・確認機能を省いてもよい。パリティチェックの生成・確認機能がないと、ドライバ、レシーバとも内部回路の構成が簡単になる。
【００９０】
また、シリアルデータのデータ線の本数は、最小の１本（１ペア）であるとして説明した。しかしながら、このデータ線の本数は、１本に限定されることなく、２本または３本などの少ない本数であっても構わない。つまり、パラレルデータのビット数をさらに少ないビット数に変換するような構成としてもよい。ただし、データ線の本数は、パラレルデータのビット数より少ないことが好ましい。このように複数のデータ線を設けることで、シリアルデータの転送が複数となるため、データの通信速度をあげる効果がある。
【００９１】
さらに、データ線に制御信号を重畳するようにしてもよい。この場合、ドライバとレシーバ間、レシーバ間同士の通信本数が減るという効果がある。ただし、ドライバとレシーバの内部回路には、データ線から制御信号を取り出す回路を付加する必要がある。
【００９２】
またさらに、レシーバの内部回路に、データ列と制御信号列の同期をとる回路を設けるようにしてもよい。すなわち、次の段のレシーバにデータ列と制御信号列を通信する際に、再度、同期を設定しなおして通信するようにする。データ線と制御線の媒体であるケーブルの長さの違いなどにより、前のレシーバから受けたデータ列と制御信号列との同期がずれたとしても、受信した当のレシーバの内部回路が同期を再設定して次のレシーバに送信することができる。したがって、デージーチェーン構成の後方に存在するレシーバであっても、データ列と制御信号列の同期を取ってより正確に受信できる効果がある。
【００９３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例に係るデータ転送システムの構成を示す図である。
【図２】本発明の実施例に係るデータ転送システムの他の構成を示す図である。
【図３】本発明の実施例に係るデータ転送システムにおけるデータ構造の例を示す図である。
【図４】本発明の実施例に係るデータ転送システムの動作を示すフローチャート（１／４）である。
【図５】本発明の実施例に係るデータ転送システムの動作を示すフローチャート（２／４）である。
【図６】本発明の実施例に係るデータ転送システムの動作を示すフローチャート（３／４）である。
【図７】本発明の実施例に係るデータ転送システムの動作を示すフローチャート（４／４）である。
【図８】ライト動作におけるデータ転送の形態を模式的に示す図である。
【図９】リード動作におけるデータ転送の形態を模式的に示す図である。
【図１０】本発明の実施例に係るデータ転送システムにおけるドライバからみた負荷を示す等価回路図および信号の立ち上がり特性を示す図である。
【図１１】従来のデータ転送システムの構成図である。
【図１２】従来のデータ転送システムにおけるドライバからみた負荷を示す等価回路図および信号の立ち上がり特性を示す図である。
【符号の説明】
【００９５】
１０、１０ａ  ドライバ
１１、３１  制御部
１２、３３  ＰＳ／ＳＰ変換部
１３、１３ａ、３２、３２ａ、３４、３４ａ  通信部
３５  ポート
２１、２１ａ、２２、２２ａ、・・２Ｎ、２Ｎａ  レシーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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