(57)【要約】【課題】チャネルドープまたはチャネル領域を微細加工することなく、容易にしきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置を提供することを課題とする。【解決手段】ＭＯＳトランジスタにおいて、ソース領域及びドレイン領域と、ソース領域及びドレイン領域とは逆極性の不純物元素を添加してチャネル領域に隣接して形成した不純物領域と、でＰＮ接合ダイオードを形成する。そして、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものとする。【選択図】図１
2009004587.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体層と、
前記島状の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記島状の半導体層は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、前記ソース領域及び前記ドレイン領域と、前記不純物領域とが、ＰＮ接合ダイオードを形成する濃度であることを特徴とする半導体装置。
【請求項２】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体層と、
前記島状の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記島状の半導体層は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、１×１０１８［ｃｍ−３］以上１×１０２０［ｃｍ−３］以下であることを特徴とする半導体装置。
【請求項３】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体層と、
前記島状の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記島状の半導体層は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、前記ソース領域及び前記ドレイン領域と、前記不純物領域とが、ＰＮ接合ダイオードを形成する濃度であり、且つ前記チャネル領域のチャネル幅が０．５μｍ以下であることを特徴とする半導体装置。
【請求項４】
ソース領域、チャネル領域、ドレイン領域を有する島状の半導体層と、
前記島状の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記島状の半導体層は、前記チャネル領域におけるチャネル長方向の端部に、前記ソース領域及び前記ドレイン領域に導電型を付与する不純物元素と、逆極性の不純物元素が添加された不純物領域を有し、
前記不純物領域における前記逆極性の不純物濃度は、１×１０１８［ｃｍ−３］以上１×１０２０［ｃｍ−３］以下であり、且つ前記チャネル領域のチャネル幅が０．５μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項３または４において、前記チャネル領域のチャネル幅は、０．２μｍ以上０．３５μｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記不純物元素は、周期表の１３族元素または１５族元素であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記周期表の１３族元素はホウ素であり、前記周期表の１５族元素とは、リンまたはヒ素であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７に記載の半導体装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、しきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置に関する。
【０００２】
なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。
【背景技術】
【０００３】
半導体装置を構成するＭＯＳトランジスタは、年々微細化の一途を辿っている。半導体装置の微細化が進む要因として、ＭＯＳトランジスタの微細化により、半導体装置の動作周波数の向上、消費電力の削減、半導体装置の単位面積当たりの低価格化等が可能であるためである。近年、１００ｎｍ以下の加工寸法のＭＯＳトランジスタから構成される半導体装置の商品化がなされており、数１０ｎｍの加工寸法のＭＯＳトランジスタの研究開発も盛んである。
【０００４】
ＭＯＳトランジスタの微細化は、スケーリング則に従って進められている。しかしながら数１０ｎｍの加工寸法のＭＯＳトランジスタは、物理的な加工寸法の微細化だけでは。所望のトランジスタ特性を得ることが難しい。例えば、短チャネル効果の抑制が必要である。短チャネル効果とは、ゲート電極の線幅が短くなる、すなわちＭＯＳトランジスタのソース領域からドレイン領域にわたる方向のチャネル領域が短くなることによって、チャネル領域の電荷がゲート電圧だけでなく、ソース領域及びドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
【０００５】
そして、短チャネル効果がＭＯＳトランジスタに与える影響としてはしきい値電圧（Ｖｔｈ）の低下がよく知られている。また、ドレイン電流に対するゲート電圧の影響が低下するとサブスレッショルド特性が悪くなることも知られている。
【０００６】
しきい値電圧の低下は、ＭＯＳトランジスタのオフ電流を増大させ、待機時の消費電流を増大させてしまう。
【０００７】
そのため、これまではしきい値電圧を制御するための手段としてはチャネル領域全体に、均一に一導電性を付与する不純物元素を添加して、その添加量でもってしきい値電圧を制御する（以下、チャネルドープという）のが一般的である。また、しきい値電圧を制御する方法として特許文献１には、チャネル領域のチャネル長方向またはチャネル幅方向に、短冊状に分割して不純物領域を設けることによりしきい値電圧を制御することについて記載されている。
【特許文献１】特開平８−２７４３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、チャネルドープでは、不純物元素の添加量によって、しきい値電圧を制御することができるものの、短チャネル効果自体を抑制することはできない。そのため、サブスレッショルド特性の改善はできない。また、加工寸法の微細化により、チャネル領域が非常に小さくなると、チャネルドープで、高々数１０個もしくは数個程度の不純物元素を均一に添加することが要求されることになり、技術的難易度が非常に高いといった問題がある。
【０００９】
また、チャネル領域のチャネル長方向またはチャネル幅方向に、短冊状に分割して不純物領域を設けることは、加工寸法の微細化により、チャネル領域に短冊状に分割するために、高々数個程度の不純物元素を添加することが要求されるため、技術的難易度が非常に高いといった問題がある。
【００１０】
本発明は、上記の問題を鑑みなされたもので、容易にしきい値電圧の制御が可能な半導体装置を提供することを目的とする。また、当該半導体装置を具備することで、低消費電力で高性能な電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明における半導体装置は、チャネル領域と、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域と逆極性の不純物を添加してチャネル領域に隣接して設けられた不純物領域と、ゲート絶縁膜と、ゲート電極と、を有し、ソース領域及びドレイン領域と、不純物領域と、でＰＮ接合ダイオードを形成させることを特徴とする。このような構成とすることで、ソース領域及びドレイン領域と、不純物領域と、は等電位となる。そのため、不純物領域は、チャネル領域における空乏層の広がりを抑制する機能を有し、しきい値電圧を制御する効果が得られる。そして本発明は、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものであることを特徴とする。すなわち不純物領域の不純物濃度を制御することで、しきい値電圧を容易に制御できる半導体装置を提供することができる。また、当該半導体装置を具備することで、低消費電力で高性能な半導体装置を提供することができる。
【発明の効果】
【００１２】
本発明により、容易にしきい値電圧を制御できる半導体装置を提供することができる。また、当該半導体装置を具備することで、低消費電力で高性能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００１４】
本実施の形態では、まず本発明の半導体装置の構造と、短チャネル効果が抑制される原理について、図面を用いて説明する。
【００１５】
図１には、半導体装置を構成するＭＯＳトランジスタ（以下、半導体装置ともいう）の斜視図について示したものである。図１で半導体装置１００は、ゲート電極１０１、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５、から構成される。なお、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５、をまとめて半導体層とする。なお、ゲート電極１０１と、半導体層と、の間には、酸化シリコンなどのゲート絶縁膜（図示せず）が形成されている。
【００１６】
なお、図１において示した、半導体層の厚さをＴｓｉ、ゲート絶縁膜の厚さをＴｏｘ、チャネル領域の長さ（以下、チャネル長ともいう）をＬｉ、チャネル領域の幅（以下、チャネル幅ともいう）をＷｉ、不純物領域のチャネル長方向の長さをＬｐ、不純物領域のチャネル幅方向の長さをＷｐ、不純物領域の深さをＴｐ、ゲート電極のチャネル長方向に平行な長さをＬｇとし、以下説明を行うものとする。
【００１７】
なお、図１では、島状に設けられた半導体層において、ソース領域とドレイン領域の間に生じる電界の方向に平行な方向（以下、チャネル長方向）で、チャネル領域１０４の両方の端部に計２列の不純物領域１０５を配置しているが、例えば、さらにチャネル領域の中央に不純物領域を１列加えて３列のストライプ状に不純物領域を設けることも可能である。また、４列以上のストライプ状に不純物領域を設けることも可能である。ただし、図１に示すようにチャネル領域１０４におけるチャネル長方向の端部に計２列の不純物領域を設ける構成とすることで、半導体装置の製造のための回路配置のしやすさが高まるため好適である。
【００１８】
なおゲート電極１０１は、タングステン、アルミ、チタンなどの金属またはそれらの合金、不純物を添加して導電性を有する半導体などの単層もしくは積層構造を用いることができる。半導体層は、シリコンウェハを用いた半導体層、ＳＯＩ基板を用いて形成された半導体層、ガラスなどの絶縁基板上に形成した半導体薄膜などを用いて形成することができる。
【００１９】
ソース領域１０２と、ドレイン領域１０３と、は同種の導電型を付与する不純物元素を添加して形成される。例えば、半導体装置１００をＮ型ＭＯＳトランジスタとする場合は、周期表の１５族元素であるリンまたはヒ素を添加すれば良い。また、半導体装置１００をＰ型ＭＯＳトランジスタとする場合は、周期表の１３族元素であるホウ素を添加すれば良い。なおチャネル領域１０４は、不純物元素を添加せずに真性半導体としてもよいし、不純物元素を添加してもよい。
【００２０】
不純物領域１０５は、ソース領域１０２と、ドレイン領域１０３と、に添加した導電型の不純物元素とは、逆の導電型（以下、逆極性という）の不純物元素を添加して形成される。すなわち、半導体装置１００をＮ型ＭＯＳトランジスタとする場合はＰ型の導電性を付与する周期表の１３族元素であるホウ素を添加すれば良い。また、半導体装置１００をＰ型ＭＯＳトランジスタとする場合はＮ型の導電性を付与する周期表の１５族元素であるリンまたはヒ素を添加すれば良い。
【００２１】
なお、図１では、ソース領域１０２、ドレイン領域１０３、チャネル領域１０４、不純物領域１０５について、半導体層の厚さ方向に各々不純物元素を一様に添加した例を図示しているが、半導体層の上面から特定の深さまで不純物を添加する構成としてもよい。なお本発明においては、不純物領域１０５の不純物濃度の範囲は、ソース領域１０２と、不純物領域１０５とが、ＰＮ接合ダイオードを形成できる濃度範囲で添加されることを特徴とする。具体的には、ＭＯＳトランジスタのしきい値電圧を制御するために不純物領域へ添加される逆極性の不純物元素の濃度は、１×１０１８［ｃｍ−３］以上１×１０２０［ｃｍ−３］以下の範囲で調節することによりしきい値電圧の制御を行うことができる。
【００２２】
図１に示した半導体装置の構成をわかりやすくするため、図１で示した斜視図について、複数の断面図に分けて示す。図２（Ａ）では、斜視図における断面の箇所について示したものである。そして図２（Ｂ）に示す断面図は、図２（Ａ）の断面Ａ１−Ａ１’について示したものである。また、図２（Ｃ）に示す断面図は、図２（Ａ）の断面Ａ２−Ａ２’について示したものである。また、図２（Ｄ）に示す断面図は、図２（Ａ）の断面図Ｂ−Ｂ’について示したものである。
【００２３】
図２（Ｂ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成するソース領域１０２、不純物領域１０５、ドレイン領域１０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、ソース領域１０２及びドレイン領域１０３にわたる不純物領域１０５のチャネル長方向の長さがＬｐ、ゲート電極のチャネル長方向に平行な長さがＬｇとなる。またゲート絶縁膜の厚さがＴｏｘとなる。本実施の形態においては、不純物領域１０５に添加される不純物元素は半導体層の厚さ方向に一様に添加されているため、不純物領域１０５の深さＴｐは半導体層を構成するソース領域１０２、ドレイン領域１０３の厚さと等しくなる。なお、図１、図２（Ａ）乃至（Ｄ）中においてはＬｐとＬｇの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
【００２４】
図２（Ｃ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成するソース領域１０２、チャネル領域１０４、ドレイン領域１０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、ソース領域１０２及びドレイン領域１０３にわたるチャネル領域１０４のチャネル長方向の長さがＬｉ、ゲート電極のチャネル長方向に平行な長さがＬｇとなる。またゲート絶縁膜の厚さがＴｏｘとなる。チャネル領域１０４の厚さは、半導体層を構成するソース領域１０２、ドレイン領域１０３の厚さであるＴｓｉと等しくなる。なお、図１、図２中においてはＬｉとＬｇの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
【００２５】
図２（Ｄ）に示す断面図は、図２（Ａ）に示した斜視図において、半導体層を構成する不純物領域１０５、チャネル領域１０４、不純物領域１０５を縦断する面による断面図であり、半導体層上には、ゲート絶縁膜２０１、ゲート絶縁膜上にゲート電極１０１が設けられた構成をとる。図１に示した斜視図と同様に、半導体層に形成された不純物領域１０５にわたるチャネル領域１０４のチャネル幅がＷｉ、不純物領域１０５のチャネル幅方向の長さがＷｐとなる。またゲート絶縁膜の厚さがＴｏｘとなる。なお上記説明したように、不純物領域１０５及びチャネル領域１０４の厚さは、半導体層の厚さであるＴｓｉと等しくなる。
【００２６】
次に、図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置において、短チャネル効果が抑制される原理について説明する。なお、以下の説明では、Ｎ型ＭＯＳトランジスタの場合について説明するが、Ｐ型ＭＯＳトランジスタの場合についても、同様に説明できる。
【００２７】
まず、比較説明のため、図１に示す半導体装置１００において、不純物領域１０５が無い場合について説明する。すなわち図４（Ａ）の斜視図に示すように、ソース領域４０２及びドレイン領域４０３と、に周期表の１５族元素であるリンを添加しているＭＯＳトランジスタについて説明する。なお図１と同様にソース領域４０２とドレイン領域４０３の間には、チャネル領域４０４が設けられており、ソース領域４０２、チャネル領域４０４、及びドレイン領域４０３を併せて半導体層と呼ぶ。また、半導体層上には、ゲート絶縁膜４０５を介してゲート電極４０１が設けられた構造である。
【００２８】
図４（Ｂ）に示す断面図は、図４（Ａ）に示した斜視図において、半導体層を構成するソース領域４０２、チャネル領域４０４、ドレイン領域４０３を横断する面による断面図であり、半導体層上には、ゲート絶縁膜４０５、ゲート絶縁膜４０５上にゲート電極４０１が設けられた構成をとる。
【００２９】
不純物領域がない図４（Ａ）及び図４（Ｂ）に示した半導体装置において、ソース領域４０２を接地電位、ドレイン領域４０３に正の電位を各々印加し、ゲート電極４０１に印加する電位を次第に増加すると、やがてチャネル領域４０４は、オン状態となる。このときのチャネル領域４０４における電位分布の様子を図示したのが図３である。
【００３０】
図３は、図４（Ｂ）に示した半導体装置のチャネル領域４０４において、チャネル方向、すなわち、ドレイン領域４０３からソース領域４０２の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図４（Ｂ）で示した断面図において、チャネル領域４０４、ゲート絶縁膜４０５、及びゲート電極４０１の積層構造でのチャネル領域４０４の電位分布の等電位線を示している。図３において、ゲート電極４０１、ゲート絶縁膜４０５、チャネル領域４０４で、第１の等電位線３０１、第２の等電位線３０２、第３の等電位線３０３、第４の等電位線３０４は、第１の等電位線３０１乃至第４の等電位線３０４の順に電位が高い状態を表すものとする。図３に示すように半導体装置のチャネル領域４０４において、電位は、チャネル領域の深さ方向に向かって一様に減少していく。
【００３１】
次に、半導体装置１００において、不純物領域１０５がある場合について説明する。すなわち、図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置において、ソース領域１０２及びドレイン領域１０３に周期表の１５族元素であるリンまたはヒ素を添加し、不純物領域１０５に周期表の１３族元素であるホウ素を添加しているものとする。なお、ソース領域１０２と、不純物領域１０５と、がＰＮ接合ダイオードを形成できる濃度の不純物元素が添加されているものとする。
【００３２】
なお、上記ＰＮ接合ダイオードは、ソース領域１０２の導電型がＮ型、不純物領域１０５の導電型がＰ型のＰＮ接合ダイオードである。したがって、不純物領域１０５は、電気的には浮遊状態となる。しかし、仮に不純物領域１０５がソース領域１０２より高電位の場合には、不純物領域１０５からソース領域１０２に電流が流れるため、不純物領域１０５はソース領域１０２と等電位になる。なお、原理的には、不純物領域１０５と、ソース領域１０２と、で、ＰＮ接合ダイオードのしきい値電圧未満の電位差を生じることもありうる。しかし、不純物領域１０５が、積極的に電荷を蓄積する機能を有していなければ、実質的に不純物領域１０５と、ソース領域１０２と、は等電位となる。本明細書では、不純物領域１０５とソース領域１０２とが実質的に等電位な場合も含め、不純物領域１０５とソース領域１０２とが等電位である、と表現することにする。
【００３３】
また、ドレイン領域１０３と、不純物領域１０５と、もＰＮ接合ダイオードを形成することになる。しかし、図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置の動作時において、導電型がＮ型であるドレイン領域１０３には正の電位が印加される。したがって、ドレイン領域１０３と、不純物領域１０５とは、所謂逆バイアスの状態になり、電気的に絶縁となる。さらに、チャネル領域１０４より不純物領域１０５は低電位になるため、チャネル領域１０４と、不純物領域１０５と、は電気的に絶縁となる。
【００３４】
ここで、図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置において、ソース領域１０２を接地電位、ドレイン領域１０３に正の電位を各々印加し、ゲート電極１０１に印加する電位を次第に増加すると、やがてチャネル領域１０４は、オン状態となる。このときのチャネル領域１０４における電位分布の様子を図示したのが図７である。
【００３５】
図７は、図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置のチャネル領域１０４において、図２（Ｄ）で示した断面図と同様に、ドレイン領域１０３からソース領域１０２の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図２（Ｄ）で示した断面図において、チャネル領域１０４及び不純物領域１０５、ゲート絶縁膜２０１、並びにゲート電極１０１の積層構造でのチャネル領域１０４の電位分布の等電位線を示している。図７において、ゲート電極１０１、ゲート絶縁膜２０１、チャネル領域１０４、及び不純物領域１０５で、第１の等電位線７０１、第２の等電位線７０２、第３の等電位線７０３、第４の等電位線７０４は、第１の等電位線７０１乃至第４の等電位線７０４の順に電位が高い状態を表すものとする。
【００３６】
さて、チャネル領域１０４において、等電位線によって表された電位分布は、図３で説明したチャネル領域の等電位線によって表された電位分布と大きく異なる。すなわち、チャネル領域１０４の中央部において、第１の等電位線７０１乃至第４の等電位線７０４は凹んでいる。また、第１の等電位線７０１乃至第４の等電位線７０４の両端はチャネル領域１０４とゲート絶縁膜２０１との界面にある。第１の等電位線７０１乃至第４の等電位線７０４の両端がチャネル領域１０４とゲート絶縁膜２０１との界面にあるのは、不純物領域１０５の電位がソース領域１０２と等電位、すなわち、接地電位であるため、チャネル領域１０４と、不純物領域１０５と、の界面で、電位が０となることによる。チャネル領域１０４と、不純物領域１０５と、の界面で、電位が０となることは、チャネル領域１０４における空乏層の広がりが抑制されていることを意味する。上述のように、半導体装置１００において、不純物領域１０５を設けることで、空乏層の広がりを抑制することができ、しきい値電圧を制御することができる。
【００３７】
以上のような構成とすることで、容易にしきい値電圧を制御できるＭＯＳトランジスタを具備する半導体装置を提供することができる。
【００３８】
次に、不純物領域を設けることにより、容易にしきい値電圧を制御することのできるＭＯＳトランジスタを具備する半導体装置について、さらに具体的に説明する。
【００３９】
図１、図２（Ａ）乃至（Ｄ）のようなＭＯＳトランジスタを具備する半導体装置において、しきい値電圧の制御は、チャネル領域におけるチャネル長方向の端部に設けた不純物領域の不純物濃度による制御に加え、不純物領域によるチャネル幅の長さに依存するものである。そのため、しきい値電圧の制御をチャネル幅で行うことについて、図８を用いて説明する。
【００４０】
図８は、図１、図２（Ａ）乃至（Ｄ）で示したＭＯＳトランジスタを具備する半導体装置１００のチャネル領域１０４において、図２（Ｄ）で示した断面図と同様に、ドレイン領域１０３からソース領域１０２の方向に垂直な断面の電位分布の等電位線を示している。ただし図８に示す断面図では、半導体層の厚さが、図７に示す断面図とは異なる。すなわち、図７における半導体装置より、図８における半導体装置の方が、半導体層が薄い。また、図８で示す半導体装置は、ＳＯＩ基板を用いて半導体層を形成または絶縁基板上に半導体層を形成した基板を用いて作製したＭＯＳトランジスタを想定している。なお、図７では、ＳＯＩ基板を用いて形成した半導体層または絶縁基板上に半導体層を形成した基板を用いて作製したＭＯＳトランジスタに加え、シリコンウェハを用いて半導体層を形成したＭＯＳトランジスタとしても良い。
【００４１】
図８において、ゲート電極１０１、ゲート絶縁膜２０１、チャネル領域１０４、不純物領域１０５、絶縁基板８００である。第１の等電位線８０１、第２の等電位線８０２、第３の等電位線８０３、第４の等電位線８０４は、この順に電位が高いとする。また、第５の等電位線８０５は、第３の等電位線８０３と等電位である。
【００４２】
図７における第１の等電位線７０１と、図８における第１の等電位線８０１と、は非常に似た形状になる。すなわち、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、は、同様の電位分布になる。
【００４３】
図７における電位分布と図８における電位分布との類似は、次のような理由による。すなわち、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布は、ゲート電極１０１の電位と、ゲート絶縁膜２０１の膜質及び膜厚と、不純物領域１０５の電位と、チャネル領域１０４におけるゲート絶縁膜２０１との界面付近の不純物濃度と、に依存して決定される。また、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布は、ゲート電極１０１の電位と、ゲート絶縁膜２０１の膜質及び膜厚と、不純物領域１０５の電位と、チャネル領域１０４におけるゲート絶縁膜２０１との界面付近の不純物濃度と、に依存して決定される。ここで、図７のゲート電極１０１の電位と図８のゲート電極１０１との電位は等しいとし、図７のゲート絶縁膜２０１の膜質及び膜厚と図８のゲート絶縁膜２０１の膜質及び膜厚は各々等しいとし、図７のチャネル領域１０４と図８のチャネル領域１０４との不純物濃度が等しいとする。なお、図７の不純物領域１０５と図８の不純物領域１０５の電位はともにソース領域の電位、つまり接地電位に等しい。以上から、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、は、同様の電位分布になる。
【００４４】
さらに、前述のように、ＭＯＳトランジスタのしきい値電圧は、半導体層の膜厚には依存しないことになる。つまり、半導体層の作製工程、もしくはＭＯＳトランジスタの作製工程において、半導体層の膜厚が変動しても、ＭＯＳトランジスタの特性ばらつきを低減することができることになる。これは、本発明におけるＭＯＳトランジスタから構成される半導体装置の品質を保証する上で、非常に有効である。
【００４５】
なお、上記説明において、図７のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布と、図８のチャネル領域１０４におけるゲート絶縁膜２０１との界面付近の電位分布とは、チャネル幅、すなわち、図７における不純物領域１０５の幅Ｗｐおよび図８における不純物領域１０５の幅Ｗｐに依存することが容易にわかる。
【００４６】
さて、ＭＯＳトランジスタの電気伝導は、チャネル領域におけるゲート絶縁膜との界面付近の電位分布に強く依存する。したがって、図７と図８とで示したＭＯＳトランジスタでは、半導体層の厚さが異なっても、同様な電気伝導特性を示すことになる。すなわち、図７と図８とで示したＭＯＳトランジスタでは、しきい値電圧が一致する。さらに、本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることでしきい値電圧をチャネル幅、すなわち不純物領域の幅Ｗｐで制御することができる。これにより、チャネルドープを用いることなく、不純物領域を設けチャネル幅を変更することで、任意のしきい値電圧のＭＯＳトランジスタを作製することができる。
【００４７】
本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることで、チャネル幅を短くすることができ、しきい値電圧を高くすることができる。これは、チャネル領域における電位に対して、不純物領域における電位の効果がより増すからである。これは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）などを混載した半導体装置、所謂システムＬＳＩにおいて有効である。
【００４８】
システムＬＳＩにおいて、ＳＲＡＭには、集積度向上のため、微細なＭＯＳトランジスタが要求されるとともに、待機時の消費電力削減のため、オフ電流の低減が要求される。このような要求に対して、本発明におけるＭＯＳトランジスタでは、微細なＭＯＳトランジスタ、すなわちチャネル幅が短いＭＯＳトランジスタで、しきい値電圧を高くすることができるので、オフ電流の低減も同時に実現できる。
【００４９】
また、システムＬＳＩにおいて、ＣＰＵには、動作周波数の向上のため、オン電流の向上が要求される。このような要求に対し、本発明におけるＭＯＳトランジスタでは、チャネル幅を長くすることで、しきい値電圧を低くすることができるので、オン電流を向上することが容易である。また、チャネル幅が長いので、さらに、オン電流の向上に有効である。
【００５０】
以上のような構成とすることで、本発明におけるＭＯＳトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルＭＯＳトランジスタにおいて、チャネルドープによるしきい値制御に比べて、特性ばらつきの少ないＭＯＳトランジスタを提供することができる。また、本ＭＯＳトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【００５１】
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
（実施の形態２）
【００５２】
本実施の形態では、本発明におけるＭＯＳトランジスタのレイアウトについて、しきい値電圧の制御をチャネル幅で行う際に有効なレイアウトについて、図５、図６を用いて説明する。図５、図６は、本発明におけるＭＯＳトランジスタで構成される回路のレイアウトである。
【００５３】
図５において、第１のゲート電極５１１と、第１のチャネル領域５２１と、第１のソース領域５３１と、第１のドレイン領域５４１と、第１の不純物領域５５１と、が、各々第１のＮ型ＭＯＳトランジスタ５０１、第２のＮ型ＭＯＳトランジスタ５０２、第３のＮ型ＭＯＳトランジスタ５０３、第４のＮ型ＭＯＳトランジスタ５０４、第５のＮ型ＭＯＳトランジスタ５０５、第６のＮ型ＭＯＳトランジスタ５０６、第７のＮ型ＭＯＳトランジスタ５０７、第８のＮ型ＭＯＳトランジスタ５０８を構成する。なお、第１のソース領域５３１と、第１のドレイン領域５４１と、は、各々構造的な区別は無い。本実施の形態では、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８が動作時に低電位となる領域をソース領域、他方をドレイン領域としている。低電位となる領域をソース領域とすることで、実施の形態１における、本発明におけるＭＯＳトランジスタの説明が適用できる。
【００５４】
また、図５において、第２のゲート電極５７１と、第２のチャネル領域５８１と、第２のソース領域５９１と、第２のドレイン領域６９１と、が、各々第１のＰ型ＭＯＳトランジスタ５６１、第２のＰ型ＭＯＳトランジスタ５６２、第３のＰ型ＭＯＳトランジスタ５６３、第４のＰ型ＭＯＳトランジスタ５６４、第５のＰ型ＭＯＳトランジスタ５６５、第６のＰ型ＭＯＳトランジスタ５６６、第７のＰ型ＭＯＳトランジスタ５６７、第８のＰ型ＭＯＳトランジスタ５６８を構成する。なお、図５では、不純物領域を設けていないが、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８と同等に、不純物領域を設ける構成としてもよい。また、第２のソース領域５９１と、第２のドレイン領域６９１と、は、各々構造的な区別は無い。本実施の形態では、第１のＰ型ＭＯＳトランジスタ５６１乃至第８のＰ型ＭＯＳトランジスタ５６８が動作時に高電位となる領域をソース領域、他方をドレイン領域としている。高電位となる領域をソース領域とすることで、不純物領域を設けた際に、実施の形態１における、本発明におけるＭＯＳトランジスタの説明が適用できる。
【００５５】
図６において、図５のレイアウトに、接地配線６０１と、電源配線６０２と、信号配線６０３と、を加えることで、否定回路素子６１９と、２入力否定論理積回路素子６２０と、２入力否定論理和回路素子６２１と、３入力否定論理積回路素子６２２と、を構成することができる。
【００５６】
さて、ＭＯＳトランジスタの微細化が進むと、マスク形状と、実際の出来上がり形状と、は大きく異なることになる。これは、例えば、フォトレジスト工程における露光時の光の干渉、回折などによるものであり、マスク形状は、それらを見越した形状とする必要がある。特に、多様な物理形状のマスクレイアウトの場合、出来上がり形状を正確に予測するのは困難で、結果的に、ＭＯＳトランジスタの特性ばらつきが増大し、結果的に半導体装置の品質を損なうことになる。
【００５７】
一方、図５に示すように、第１のＮ型ＭＯＳトランジスタ５０１乃至第８のＮ型ＭＯＳトランジスタ５０８において、ゲート電極と、チャネル領域と、ソース領域と、ドレイン領域と、不純物領域と、が、各々同一形状とすることが有効である。このようにすることで、フォトレジスト工程における露光時の光の干渉、回折などの予測が容易になり、出来上がり形状を正確に予測して、マスクレイアウトを設計することができる。
【００５８】
さらに、実施の形態１で示したように、本発明におけるＭＯＳトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルＭＯＳトランジスタにおいて、チャネルドープによるしきい値制御に比べて、特性ばらつきの少ないＭＯＳトランジスタを提供することが容易になる。また図６に示すような回路構成にした際の、しきい値電圧のばらつきが少ない回路を得ることができる。
【００５９】
以上のような構成とすることで、本発明におけるＭＯＳトランジスタにおいて、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルＭＯＳトランジスタにおいて、特性ばらつきの少ないＭＯＳトランジスタを提供することができる。また、本ＭＯＳトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【００６０】
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
【実施例１】
【００６１】
本実施例では、本発明におけるＭＯＳトランジスタについて、デバイスシミュレーションにより定量的な評価を行った結果について、図９、図１０、図１１を用いて説明する。図９は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタにおけるゲート電圧に対する直流電流特性である。図１０は、Ｎ型ＭＯＳトランジスタのゲート電極に、しきい値電圧付近の電位を印加した時のチャネル領域における電位分布について示したものである。図１１は、Ｎ型ＭＯＳトランジスタについて、不純物領域の設置の有無及びチャネルドープ濃度を変更した場合におけるしきい値電圧とオン電流の関係である。
【００６２】
なお、本実施例では、デバイスシミュレータに、Ｓｙｎｏｐｓｙｓ社のＴＣＡＤ  Ｓｅｎｔａｕｒｕｓ（Ｒ）を用い、チャネル領域における不純物散乱モデルには、Ｍａｓｅｔｔｉモデルを採用している。
【００６３】
図９において、不純物領域を有さず、またチャネルドープを施していないＮ型ＭＯＳトランジスタと、不純物領域を有する本発明におけるＮ型ＭＯＳトランジスタと、チャネルドープを施しているＮ型ＭＯＳトランジスタと、の直流電流特性について示したものである。ソースとドレインの間の電圧Ｖｄ＝１Ｖにおけるゲート電極に印加する電位Ｖｇに対するソースとドレインの間に流れる電流Ｉｄの関係（Ｖｇ−Ｉｄ特性）について、不純物領域を有さず、またチャネルドープを施していないＮ型ＭＯＳトランジスタが第１の電流特性９０１であり、不純物領域を有する本発明におけるＮ型ＭＯＳトランジスタが第２の電流特性９０２であり、チャネルドープを施しているＮ型ＭＯＳトランジスタが第３の電流特性９０３である。
【００６４】
また、図９において、不純物領域を有さず、またチャネルドープを施していないＰ型ＭＯＳトランジスタと、不純物領域を有する本発明におけるＰ型ＭＯＳトランジスタと、チャネルドープを施しているＰ型ＭＯＳトランジスタと、の直流電流特性について示したものである。ソースとドレインの間の電圧Ｖｄ＝−１ＶにおけるＶｇ−Ｉｄ特性について、不純物領域を有さず、またチャネルドープを施していないＰ型ＭＯＳトランジスタが第４の電流特性９０４であり、不純物領域を有する本発明におけるＰ型ＭＯＳトランジスタが第５の電流特性９０５であり、チャネルドープを施しているＰ型ＭＯＳトランジスタが第６の電流特性９０６である。
【００６５】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．２［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、Ｎ型ＭＯＳトランジスタでは、リンを２×１０１９［ｃｍ−３］、Ｐ型ＭＯＳトランジスタでは、ボロンを２×１０１９［ｃｍ−３］の濃度で添加している。不純物領域には、不純物領域を有するＮ型ＭＯＳトランジスタでは、ボロンを１×１０１９［ｃｍ−３］、不純物領域を有するＰ型ＭＯＳトランジスタでは、リンを１×１０１９［ｃｍ−３］の濃度で添加している。チャネル領域には、チャネルドープを施しているＮ型ＭＯＳトランジスタでは、ボロンを４×１０１７［ｃｍ−３］、チャネルドープを施しているＰ型ＭＯＳトランジスタでは、リンを４×１０１７［ｃｍ−３］の濃度で添加している。
【００６６】
さて、不純物領域を有するＮ型ＭＯＳトランジスタ（第２の電流特性９０２）と、チャネルドープを施しているＮ型ＭＯＳトランジスタ（第３の電流特性９０３）と、は、各々不純物領域の設置と、チャネルドープの実施と、により、不純物領域を有さず、またチャネルドープを施していないＮ型ＭＯＳトランジスタ（第１の電流特性９０１）に対して、しきい値電圧を約０．１Ｖ高くなっている。図９において、第２の電流特性９０２と、第３の電流特性９０３と、では、オン電流、すなわち、ゲート電極に印加する電圧Ｖｇが３Ｖにおけるソースとドレインの間の電流Ｉｄは、第２の電流特性９０２の方が高い。つまり図９より、本発明のように不純物領域を設置することで、しきい値電圧を制御する方が、チャネルドープによりしきい値電圧を制御するよりも、オン電流を高めることができることがわかる。
【００６７】
同様に、不純物領域を有するＰ型ＭＯＳトランジスタ（第５の電流特性９０５）と、チャネルドープを施しているＰ型ＭＯＳトランジスタ（第６の電流特性９０６）と、は、各々不純物領域の設置と、チャネルドープの実施と、により、不純物領域を有さず、またチャネルドープを施していないＰ型ＭＯＳトランジスタ（第４の電流特性９０４）に対して、しきい値電圧を約０．１Ｖ低くしている。図９において、第５の電流特性９０５と、第６の電流特性９０６と、では、オン電流、すなわち、ゲート電極に印加する電圧Ｖｇが−３Ｖにおけるソースとドレイン間の電流Ｉｄは、第５の電流特性９０５の方が高い。つまり図９より、本発明のように不純物領域を設置することで、しきい値電圧を制御する方が、チャネルドープによりしきい値電圧を制御するよりも、オン電流を高めることができることがわかる。
【００６８】
上記結果をより詳しく見るため、図１０に、不純物領域を有するＮ型ＭＯＳトランジスタのチャネル領域における電位分布を示す。図１０では、ゲート電極１００１、ゲート絶縁膜１００２、チャネル領域１００３、不純物領域１００４、絶縁基板１００５の位置関係を有する。また、第１の等電位線１００６は０．１６Ｖの等電位線、第２の等電位線１００７は０．１２Ｖの等電位線、第３の等電位線１００８は０．０８Ｖの等電位線、第４の等電位線１００９は０．０４Ｖの等電位線、第５の等電位線１０１０は０Ｖの等電位線である。なお、図１０は、チャネル領域の中心付近におけるチャネル方向（ソース領域からドレイン領域に向いた方向）に垂直な面における電位分布であり、ゲート電極１００１には０．５５Ｖが印加されている。
【００６９】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．２［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。
【００７０】
チャネル領域１００３の中央部において、第１の等電位線１００６乃至第５の等電位線１０１０は凹んでいる。また、第１の等電位線１００６乃至第５の等電位線１０１０の両端はチャネル領域１００３とゲート絶縁膜１００２との界面にある。これは、不純物領域１００４の電位がソース領域と等電位、すなわち、接地電位であるため、チャネル領域１００３と、不純物領域１００４と、の界面で、電位が０となることによる。チャネル領域１００３と不純物領域１００４の界面で電位が０とは、チャネル領域１００３における空乏層の広がりが抑制されていることを意味する。つまり、Ｎ型ＭＯＳトランジスタにおいて、不純物領域１００４を設けることで、空乏層の広がりを抑制することができ、しきい値電圧を制御されていることがわかる。本発明においてチャネル領域にはしきい値電圧を制御するためのチャネルドープを施す必要がないため、不純物散乱が非常に少ない。したがって、オン電流を損なうことなく、しきい値電圧を制御することができる。
【００７１】
図１１に示すグラフは、不純物領域を有するＮ型ＭＯＳトランジスタについて、チャネルドープを施した場合における、しきい値電圧とオン電流（ソースとドレイン間の電圧Ｖｄ＝２Ｖ、ゲート電極に印加する電圧Ｖｇ＝３Ｖにおけるソースとドレインの間の電流Ｉｄ）との関係について、第１の特性１１０１として示したものである。また図１１に示すグラフは、不純物領域を有さないＮ型トランジスタについて、チャネルドープを施した場合における、しきい値電圧とオン電流との関係について、第２の特性１１０２として示したものである。
【００７２】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．２［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。なお、チャネルドープによるチャネル領域へのボロン添加は、図１１においてしきい値電圧の低い順から０［ｃｍ−３］、２×１０１７［ｃｍ−３］、４×１０１７［ｃｍ−３］、６×１０１７［ｃｍ−３］、８×１０１７［ｃｍ−３］、１×１０１８［ｃｍ−３］の濃度のものを示している。
【００７３】
図１１より、第１の特性１１０１に示すように、チャネル領域のチャネル長方向の端部に不純物領域を設けることでしきい値電圧を高電位にシフトさせることができるが、オン電流は低下することはないことがわかる。したがって、同じしきい値電圧のＭＯＳトランジスタで比べた場合、不純物領域を設けたＭＯＳトランジスタの方が、高いオン電流を得ることができる。
【００７４】
以上のように、チャネル領域のチャネル長方向の端部に不純物領域を設けることで、高いオン電流を損なうことなく、しきい値電圧を制御できるＭＯＳトランジスタを提供することができる。また、しきい値電圧を高くすることで、リーク電流を削減することができるので、本発明におけるＭＯＳトランジスタを用いて構成することで、低消費電力で高性能な半導体装置を提供することができるものである。
【００７５】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【実施例２】
【００７６】
本実施例では、本発明におけるＭＯＳトランジスタについて、デバイスシミュレーションにより定量的な評価を行った結果について、図１２を用いて説明する。図１２は、不純物領域に添加する不純物濃度を増加した場合における、しきい値電圧の変化である。
【００７７】
なお、本実施例では、デバイスシミュレータに、Ｓｙｎｏｐｓｙｓ社のＴＣＡＤ  Ｓｅｎｔａｕｒｕｓ（Ｒ）を用い、チャネル領域における不純物散乱モデルには、Ｍａｓｅｔｔｉモデルを採用している。
【００７８】
図１２は、本発明におけるＭＯＳトランジスタの不純物領域に添加する不純物濃度Ｎｐｉｎｎｉｎｇと、しきい値電圧Ｖｔｈと、の関係を曲線１２０１で示したものである。なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．１［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１５［ｃｍ−３］以上１×１０２１［ｃｍ−３］以下の濃度で添加している。
【００７９】
図１２より、しきい値電圧は、不純物濃度が１×１０１８［ｃｍ−３］程度から増大し、１×１０２０［ｃｍ−３］程度で飽和する。さて、本発明におけるＭＯＳトランジスタでは、ソース領域と不純物領域とがＰＮ接合を形成することで、不純物領域の電位がソース領域の電位と実質的に等電位となる。不純物濃度１×１０１８［ｃｍ−３］程度で、不純物領域がＰ型半導体となり、ソース領域とＰＮ接合ダイオードを形成し始める。また、不純物濃度１×１０２０［ｃｍ−３］程度で、ＰＮ接合ダイオードが完全に形成される。なお、不純物領域に不純物をより高濃度に添加しても、ＰＮ接合ダイオードが形成されることに変わりはないため、しきい値電圧は飽和する。
【００８０】
さて、本発明におけるＭＯＳトランジスタを形成するには、不純物領域に、不純物を１×１０１８［ｃｍ−３］以上の濃度で添加すれば、しきい値電圧の制御を実現することができる。よって、チャネルドープと比較して、大量の不純物を添加することになるので、プロセス上の制御性も良いと考えられる。つまり、本発明におけるＭＯＳトランジスタを安価に提供することができる。
【００８１】
以上のように、しきい値電圧を制御できるＭＯＳトランジスタを容易に提供することができる。また、しきい値電圧を高くすることで、リーク電流を削減することができるので、本発明におけるＭＯＳトランジスタを用いて構成することで、低消費電力で高性能な半導体装置を提供することができる。
【００８２】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【実施例３】
【００８３】
本実施例では、本発明におけるＭＯＳトランジスタについて、デバイスシミュレーションにより定量的な評価を行った結果について、図１３、図１４、図１５、及び図１６を用いて説明する。図１３は、しきい値電圧のチャネル長依存性について説明する図である。また図１４は、しきい値電圧のチャネル幅依存性について説明する図である。図１５は、しきい値電圧の半導体層の厚さ依存性について説明する図である。図１６は、チャンネル部における電位分布について説明する図である。
【００８４】
なお、本実施例では、デバイスシミュレータに、Ｓｙｎｏｐｓｙｓ社のＴＣＡＤ  Ｓｅｎｔａｕｒｕｓ（Ｒ）を用い、チャネル領域における不純物散乱モデルには、Ｍａｓｅｔｔｉモデルを採用している。
【００８５】
図１３において、不純物領域を有していないＮ型ＭＯＳトランジスタのしきい値電圧とチャネル長の関係が第１の特性１１０１、不純物領域を有する本発明におけるＮ型ＭＯＳトランジスタのしきい値電圧とチャネル長との関係が第２の特性１１０２として示している。
【００８６】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．１［μｍ］以上２［μｍ］以下、チャネル幅Ｗｉ＝０．１［μｍ］、不純物領域の長さＬｐ＝Ｌｉ＋０．４［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝Ｌｉ［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。なおチャネル領域に対するチャネルドープは施していない。
【００８７】
図１３において、チャネル長Ｌｇが短くなるにつれ、短チャネル効果により、しきい値電圧は低下する。しかし、全てのチャネル長ＬｇのＭＯＳトランジスタについて、不純物領域を設けることで、しきい値電圧を向上することができる。つまり、本発明におけるＭＯＳトランジスタは、チャネル長Ｌｇが１μｍ以下の短チャネルデバイスでしきい値電圧が低下した際に、不純物領域を設けることにより、しきい値電圧の制御に大きな効果を奏するものである。
【００８８】
図１４において、不純物領域を有していないＮ型ＭＯＳトランジスタについて、半導体層の厚さＴｓｉ＝１０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第１の特性１４０１、半導体層の厚さＴｓｉ＝２０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第２の特性１４０２、半導体層の厚さＴｓｉ＝５０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第３の特性１４０３、半導体層の厚さＴｓｉ＝１００［ｎｍ］でのしきい値電圧とチャネル幅との関係を第４の特性１４０４として示したものである。また、不純物領域を有する本発明におけるＮ型ＭＯＳトランジスタについて、半導体層の厚さＴｓｉ＝１０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第５の特性１４０５、半導体層の厚さＴｓｉ＝２０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第６の特性１４０６、半導体層の厚さＴｓｉ＝５０［ｎｍ］でのしきい値電圧とチャネル幅との関係を第７の特性１４０７、半導体層の厚さＴｓｉ＝１００［ｎｍ］でのしきい値電圧とチャネル幅との関係を第８の特性１４０８として示したものである。
【００８９】
図１５において、不純物領域を有していないＮ型ＭＯＳトランジスタについて、チャネル幅Ｗｇ＝０．１［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第１の特性１５０１、チャネル幅Ｗｇ＝０．２［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第２の特性１５０２、チャネル幅Ｗｇ＝０．３５［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第３の特性１５０３、チャネル幅Ｗｇ＝０．５［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第４の特性１５０４、チャネル幅Ｗｇ＝１．０［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第５の特性１５０５として示したものである。また、不純物領域有するをする本発明におけるＮ型ＭＯＳトランジスタについて、チャネル幅Ｗｇ＝０．１［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第６の特性１５０６、チャネル幅Ｗｇ＝０．２［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第７の特性１５０７、チャネル幅Ｗｇ＝０．３５［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第８の特性１５０８、チャネル幅Ｗｇ＝０．５［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第９の特性１５０９、チャネル幅Ｗｇ＝１．０［μｍ］でのしきい値電圧と半導体層の厚さとの関係を第１０の特性１５１０として示したものである。
【００９０】
なお、図１４および図１５を算出するにあたり、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１０［ｎｍ］以上１００［ｎｍ］以下、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．１［μｍ］以上１．０［μｍ］以下、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝Ｌｉ［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］の濃度で添加し、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。なおチャネル領域に対するチャネルドープは施していない。
【００９１】
図１４より、チャネル領域のチャネル長方向の端部に不純物領域を設ける本発明のＭＯＳトランジスタのしきい値電圧は、チャネル幅Ｗｇが小さいほど、しきい値電圧の上昇の程度が大きくなることがわかる。すなわち、チャネル領域のチャネル長方向の端部に不純物領域を設ける本発明のＭＯＳトランジスタは、チャネル幅Ｗｇが０．５μｍ以下、より好ましくは０．３μｍ以下であるときに、しきい値電圧の制御を行う際に特に大きな効果を奏するものである。
【００９２】
また、図１５より、不純物領域を有していないＭＯＳトランジスタでは、第１の特性１５０１乃至第５の特性１５０５が重なって得られるように、チャネル幅の大きさに依存せず、半導体層の厚さが小さくなるに応じてしきい値電圧の値が同様に変動する。一方、不純物領域を有する本発明のＭＯＳトランジスタのしきい値電圧は、チャネル幅Ｗｇが０．５μｍ以上で、半導体層の厚さＴｓｉが減少すると、増大する。特に、チャネル幅Ｗｇを０．２μｍ以上０．３５μｍ以下の範囲を取ることにより、ＭＯＳトランジスタのしきい値電圧は、半導体層の厚さＴｓｉに依存することなく制御することができ好適である。つまり、ＭＯＳトランジスタに設けられた不純物領域により、狭チャネルとすることで、しきい値電圧をチャネル幅Ｗｇでも制御できることがわかる。また、プロセス上のばらつきにより、半導体層の厚さＴｓｉが変動しても、しきい値電圧が変動しないことになり、ＭＯＳトランジスタの特性ばらつきを低減することができる。
【００９３】
上記結果をより詳しく見るため、図１６（Ａ）に半導体層の厚さＴｓｉが１００ｎｍ、図１６（Ｂ）に半導体層の厚さＴｓｉが５０ｎｍの不純物領域を有するＮ型ＭＯＳトランジスタのチャネル領域における電位分布、図１６（Ｃ）に半導体層の厚さＴｓｉが２０ｎｍの不純物領域を有するＮ型ＭＯＳトランジスタのチャネル領域における電位分布、図１６（Ｄ）に半導体層の厚さＴｓｉが１０ｎｍの不純物領域を有するＮ型ＭＯＳトランジスタのチャネル領域における電位分布を示す。図１６（Ａ）乃至図１６（Ｄ）では、ゲート電極１６０１、ゲート絶縁膜１６０２、チャネル領域１６０３、不純物領域１６０４、絶縁基板１６０５を有する。また第１の等電位線１６０６は０．１６Ｖの等電位線、第２の等電位線１６０７は０．１２Ｖの等電位線、第３の等電位線１６０８は０．０８Ｖの等電位線、第４の等電位線１６０９は０．０４Ｖの等電位線、第５の等電位線１６１０は０Ｖの等電位線である。また、図１６は、チャネル領域の中心付近におけるチャネル方向（ソース領域からドレイン領域に向いた方向）に垂直な面における電位分布であり、ゲート電極１６０１には０．５５Ｖが印加されている。
【００９４】
なお、デバイスシミュレーションでは、半導体層の厚さＴｓｉ＝１００、５０、２０、及び１０［ｎｍ］、ゲート絶縁膜の厚さＴｏｘ＝５［ｎｍ］、チャネル長Ｌｉ＝０．３５［μｍ］、チャネル幅Ｗｉ＝０．２［μｍ］、不純物領域の長さＬｐ＝０．７５［μｍ］、不純物領域の幅Ｗｐ＝１０［ｎｍ］、不純物領域の深さＴｐ＝１０［ｎｍ］、ゲート電極の長さＬｇ＝０．３５［μｍ］としている。また、ソース領域及びドレイン領域には、リンを２×１０１９［ｃｍ−３］、不純物領域には、ボロンを１×１０１９［ｃｍ−３］の濃度で添加している。
【００９５】
図１６（Ａ）乃至図１６（Ｄ）において、ゲート絶縁膜１６０２とチャネル領域１６０３との界面付近では、第１の等電位線１６０６は非常に似た形状になっていることがわかる。すなわち、半導体層の厚さが異なるＭＯＳトランジスタにおいて、ゲート絶縁膜１６０２とチャネル領域１６０３との界面付近での電位分布は同様になっている。
【００９６】
これは、次のような理由による。すなわち、図１６（Ａ）のチャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の電位分布は、ゲート電極１６０１の電位と、ゲート絶縁膜１６０２の膜質及び膜厚と、不純物領域１６０４の電位と、チャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の不純物濃度と、で概ね決定される。また、図１６（Ｂ）のチャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の電位分布は、ゲート電極１６０１の電位と、ゲート絶縁膜１６０２の膜質及び膜厚と、不純物領域１６０４の電位と、チャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の不純物濃度と、で概ね決定される。ここで、図１６（Ａ）と図１６（Ｂ）とで、ゲート電極１６０１の電位は互いに等しいとし、ゲート絶縁膜１６０２の膜質及び膜厚は各々等しいとし、チャネル領域１６０３の不純物濃度が等しいとする。なお、不純物領域１６０４の電位はともにソース領域の電位、つまり接地電位に等しい。以上から、図１６（Ａ）と図１６（Ｂ）とで、チャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の電位分布は、同様の電位分布になる。同様にして、図１６（Ａ）乃至図１６（Ｄ）で、チャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の電位分布は、同様の電位分布になる。
【００９７】
さらに、前記考察により、ＭＯＳトランジスタのしきい値電圧は、半導体層の膜厚には依存しないことになる。つまり、半導体層の作製工程、もしくはＭＯＳトランジスタの作製工程において、半導体層の膜厚が変動しても、ＭＯＳトランジスタの特性ばらつきを低減することができることになる。これは、本発明におけるＭＯＳトランジスタから構成される半導体装置の品質を保証する上で、非常に有効である。
【００９８】
なお、上記説明において、図１６（Ａ）乃至図１６（Ｄ）のチャネル領域１６０３におけるゲート絶縁膜１６０２との界面付近の電位分布は、チャネル幅、すなわち、図１６（Ａ）乃至図１６（Ｄ）における不純物領域１６０４の間隔に依存することが容易にわかる。
【００９９】
さて、ＭＯＳトランジスタの電気伝導は、チャネル領域におけるゲート絶縁膜との界面付近の電位分布に強く依存する。したがって、図１６（Ａ）乃至図１６（Ｄ）で考えているＭＯＳトランジスタでは、半導体層の厚さが異なっても、同様な電気伝導特性を示すことになる。すなわち、図１６（Ａ）乃至図１６（Ｄ）で考えているＭＯＳトランジスタでは、しきい値電圧が一致する。さらに、しきい値電圧は、チャネル幅、すなわち不純物領域の間隔で決定する。これにより、チャネルドープを用いることなく、チャネル幅を変更することで、任意のしきい値電圧のＭＯＳトランジスタを作製することができる。
【０１００】
さらに、チャネル幅を短くすることで、しきい値電圧を高くすることができる。これは、チャネル領域における電位に対して、不純物領域における電位の効果がより増すからである。これは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）などを混載した半導体装置、所謂システムＬＳＩにおいて有効である。
【０１０１】
システムＬＳＩにおいて、ＳＲＡＭには、集積度向上のため、微細なＭＯＳトランジスタが要求されるとともに、待機時の消費電力削減のため、オフ電流の低減が要求される。このような要求に対して、本発明におけるＭＯＳトランジスタでは、微細なＭＯＳトランジスタ、すなわちチャネル幅が短いＭＯＳトランジスタで、しきい値電圧を高くすることができるので、オフ電流の低減も同時に実現できる。
【０１０２】
また、システムＬＳＩにおいて、ＣＰＵには、動作周波数の向上のため、オン電流の向上が要求される。このような要求に対し、本発明におけるＭＯＳトランジスタでは、チャネル幅を長くすることで、しきい値電圧を低くすることができるので、オン電流を向上することが容易である。また、チャネル幅が長いので、さらに、オン電流の向上に有効である。
【０１０３】
以上のように、本発明におけるＭＯＳトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルＭＯＳトランジスタにおいて、チャネルドープによるしきい値制御に比べて、特性ばらつきの少ないＭＯＳトランジスタを提供することができる。また、本ＭＯＳトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【０１０４】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【実施例４】
【０１０５】
本実施例では、上記実施の形態及び実施例で述べた半導体装置を構成するＭＯＳトランジスタの作製例について説明する。本実施の形態では特に、絶縁基板上に形成された半導体層によりＮ型ＭＯＳトランジスタを作製し、ＭＯＳトランジスタを具備する半導体装置とする形態について説明する。なお、Ｐ型ＭＯＳトランジスタを作製する場合には、半導体層のソース領域及びドレイン領域並びに不純物領域に添加する導電性を付与する不純物元素を、逆極性の不純物元素を添加することで対応すればよい。
【０１０６】
基板１７０１の一表面に下地となる絶縁膜１７０２および半導体層１７０３Ａ（例えば非晶質珪素を含む膜）を形成する（図１７（Ａ））。絶縁膜１７０２および半導体層１７０３Ａは、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
【０１０７】
基板１７０１は、ガラス基板、石英基板、金属基板やステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、シリコンの単結晶基板と比較して集積回路部やアンテナを大きく形成した場合であっても、低コスト化を実現することができる。
【０１０８】
絶縁膜１７０２は、スパッタリング法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層又は積層で形成する。下地となる絶縁膜が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜は、基板１７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【０１０９】
半導体層１７０３Ａは、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。半導体層１７０３Ａとしては、例えば、非晶質珪素膜を形成すればよい。
【０１１０】
次に、非晶質の半導体層１７０３Ａにレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質の半導体層１７０３Ａの結晶化を行ってもよい。その後、得られた結晶質半導体層を所望の形状にエッチングして、島状の半導体層１７０３Ｂを形成する（図１７（Ｂ））。
【０１１１】
島状の半導体層１７０３Ｂの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体層（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体層を形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体層の結晶化を行ってもよい。
【０１１２】
レーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体層がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１１３】
次に、フォトリソグラフィ方により形成したレジストからなるマスクを用いて、島状の半導体層１７０３ＢにＰ型を付与する不純物元素を添加して、不純物領域１７０４を形成する（図１７（Ｃ））。図１７（Ｃ）では、不純物領域１７０４の形成の際、島状の半導体層１７０３Ｂを形成した上で設ける構成としたが、結晶質の半導体層が基板１７０１上に一面に形成された状態で、不純物領域１７０４を形成し、島状の半導体層とする構成としてもよい。Ｐ型を付与する不純物元素は、周期表の１３族に属する元素を用いれば良く、例えばホウ素（Ｂ）を用いる。なお、本実施の形態においては、Ｎ型ＭＯＳトランジスタの作製方法を例としてあげているため、ソース領域及びドレイン領域に添加するＮ型を付与する不純物元素とは逆極性のＰ型を付与する不純物元素を不純物領域１７０４に添加する例について示すが、Ｐ型のＭＯＳトランジスタの作製方法である場合には、ソース領域及びドレイン領域に添加するＰ型を付与する不純物元素とは逆極性のＮ型を付与する不純物元素を不純物領域１７０４に添加すればよい。
【０１１４】
次に、島状の半導体層１７０３Ｂ上にゲート絶縁膜１７０５を形成する（図１８（Ａ））。図１８（Ａ）では図示していないがゲート絶縁膜１７０５は、島状の半導体層１７０３Ｂを覆うように設けてもよい。ゲート絶縁膜１７０５は、ＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層又は積層して形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層又は積層して形成する。
【０１１５】
また、ゲート絶縁膜１７０５は、島状の半導体層１７０３Ｂに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。
【０１１６】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体層に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体層との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１１７】
なお、ゲート絶縁膜１７０５は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１１８】
また、半導体層に対し、連続発振レーザー光若しくは１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた島状の半導体層１７０３Ｂは、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【０１１９】
次に、ゲート絶縁膜１７０５上に、ゲート電極１７０６を形成する（図１８（Ｂ））。ゲート電極１７０６は、第１の導電膜及び第２の導電膜を積層し、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、島状の半導体層１７０３Ｂの上方に形成することができる。一例として、第１の導電膜は、プラズマＣＶＤ法やスパッタ法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１２０】
次に、ゲート電極をマスクにしてイオンドープ法またはイオン注入法により、島状の半導体層１７０３ＢにＮ型を付与する不純物元素を添加し、Ｎ型ＭＯＳトランジスタのソース領域１７０７、チャネル領域１７０８、及びドレイン領域１７０９を形成する（図１８（Ｃ））。Ｎ型を付与する不純物元素は、周期表の１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。なお図１８（Ｃ）中においては、ゲート絶縁膜１７０５及びゲート電極１７０６を点線で表示し、島状の半導体層１７０３Ｂに形成された不純物領域１７０４、ソース領域１７０７、チャネル領域１７０８、及びドレイン領域１７０９を視認し易くしている。図１８（Ｃ）に示す島状の半導体層は、上記実施の形態で示したＭＯＳトランジスタと同様に、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルＭＯＳトランジスタにおいて、特性ばらつきの少ないＭＯＳトランジスタを提供することができる。また、本ＭＯＳトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
【０１２１】
なお図１８（Ｃ）に示すＭＯＳトランジスタは、必要に応じて、ゲート電極１７０６の側面に接する絶縁膜（サイドウォールともよばれる）、またはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を設けてもよい。また、ゲート電極１７０６を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜を形成する。その結果、Ｎ型ＭＯＳトランジスタである薄膜トランジスタを得ることができる。
【０１２２】
なお本実施例では、絶縁基板上に半導体層を形成する薄膜トランジスタの作製方法について説明を行ったが、本発明は、シリコンの単結晶基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタにも適用することが可能である。島状の半導体層１７０３Ｂが、シリコンの単結晶基板を用いた半導体層である場合には、基板１７０１及び絶縁膜１７０２を設ける必要がない。そのため、シリコンの単結晶基板に素子分離層を形成し、半導体層とすればよい。また、島状の半導体層１７０３Ｂとして、ＳＯＩ基板を用いた半導体層を用いる場合には、シリコンの単結晶基板中に埋込酸化膜（ＢＯＸ層（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ））を形成し、埋込酸化膜上の半導体層とすればよい。
【０１２３】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【実施例５】
【０１２４】
本実施例においては、本発明の半導体装置の例について説明する。
【０１２５】
本発明は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
【０１２６】
また、本発明は、デジタルカメラ、ナビゲーション装置、ノート型コンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、ゲーム機などの記録媒体を備えた電子機器などを作製することも可能である。
【０１２７】
また、本発明は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、記憶素子等の集積回路に適用することができる。
【０１２８】
例えば、図１９（Ａ）は、携帯情報端末である。図１９（Ｂ）は、デジタルカメラである。図１９（Ｃ）は、携帯電話機である。図１９（Ｄ）は、ナビゲーション装置である。図１９（Ｅ）は、ノート型コンピュータである。いずれも、本体９２０１に組み込まれた集積回路、若しくは表示部９２０２に本発明を適用可能である。
【０１２９】
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明におけるＭＯＳトランジスタの斜視図。
【図２】本発明におけるＭＯＳトランジスタの斜視図及び断面図。
【図３】本発明におけるＭＯＳトランジスタの電位分布について示す図。
【図４】不純物領域のないＭＯＳトランジスタの斜視図及び断面図。
【図５】本発明におけるＭＯＳトランジスタのレイアウト（１）について示す図。
【図６】本発明におけるＭＯＳトランジスタのレイアウト（２）について示す図。
【図７】本発明におけるＭＯＳトランジスタの電位分布（半導体層厚が薄いとき）について示す図。
【図８】本発明におけるＭＯＳトランジスタのチャネル領域の電位分布について示す図。
【図９】本発明におけるＭＯＳトランジスタの直流電流特性について示す図。
【図１０】本発明におけるＭＯＳトランジスタのチャネル領域の電位分布について示す図。
【図１１】本発明におけるＭＯＳトランジスタのしきい値電圧とオン電流との関係について示す図。
【図１２】本発明におけるＭＯＳトランジスタのしきい値電圧と不純物ドープ濃度との関係について示す図。
【図１３】本発明におけるＭＯＳトランジスタのしきい値電圧とチャネル長との関係について示す図。
【図１４】本発明におけるＭＯＳトランジスタのしきい値電圧とチャネル幅との関係について示す図。
【図１５】本発明におけるＭＯＳトランジスタのしきい値電圧と半導体層の膜厚との関係について示す図。
【図１６】本発明におけるＭＯＳトランジスタのチャネル領域の電位分布と半導体層の膜厚との関係について示す図。
【図１７】本発明の半導体装置の作製方法について説明する図。
【図１８】本発明の半導体装置の作製方法について説明する図。
【図１９】本発明の半導体装置を具備する電子機器について示す図。
【符号の説明】
【０１３１】
１００    半導体装置
１０１    ゲート電極
１０２    ソース領域
１０３    ドレイン領域
１０４    チャネル領域
１０５    不純物領域
２０１    ゲート絶縁膜
３０１    等電位線
３０２    等電位線
３０３    等電位線
３０４    等電位線
４０１    ゲート電極
４０２    ソース領域
４０３    ドレイン領域
４０４    チャネル領域
４０５    ゲート絶縁膜
５０１    Ｎ型ＭＯＳトランジスタ
５０２    Ｎ型ＭＯＳトランジスタ
５０３    Ｎ型ＭＯＳトランジスタ
５０４    Ｎ型ＭＯＳトランジスタ
５０５    Ｎ型ＭＯＳトランジスタ
５０６    Ｎ型ＭＯＳトランジスタ
５０７    Ｎ型ＭＯＳトランジスタ
５０８    Ｎ型ＭＯＳトランジスタ
５１１    ゲート電極
５２１    チャネル領域
５３１    ソース領域
５４１    ドレイン領域
５５１    不純物領域
５６１    Ｐ型ＭＯＳトランジスタ
５６２    Ｐ型ＭＯＳトランジスタ
５６３    Ｐ型ＭＯＳトランジスタ
５６４    Ｐ型ＭＯＳトランジスタ
５６５    Ｐ型ＭＯＳトランジスタ
５６６    Ｐ型ＭＯＳトランジスタ
５６７    Ｐ型ＭＯＳトランジスタ
５６８    Ｐ型ＭＯＳトランジスタ
５７１    ゲート電極
５８１    チャネル領域
５９１    ソース領域
６０１    接地配線
６０２    電源配線
６０３    信号配線
６１９    否定回路素子
６２０    入力否定論理積回路素子
６２１    入力否定論理和回路素子
６２２    入力否定論理積回路素子
６９１    ドレイン領域
７０１    等電位線
７０２    等電位線
７０３    等電位線
７０４    等電位線
８００    絶縁基板
８０１    等電位線
８０２    等電位線
８０３    等電位線
８０４    等電位線
８０５    等電位線
９０１    電流特性
９０２    電流特性
９０３    電流特性
９０４    電流特性
９０５    電流特性
９０６    電流特性
１００１    ゲート電極
１００２    ゲート絶縁膜
１００３    チャネル領域
１００４    不純物領域
１００５    絶縁基板
１００６    等電位線
１００７    等電位線
１００８    等電位線
１００９    等電位線
１０１０    等電位線
１１０１    特性
１１０２    特性
１２０１    曲線
１４０１    特性
１４０２    特性
１４０３    特性
１４０４    特性
１４０５    特性
１４０６    特性
１４０７    特性
１４０８    特性
１４０９    等電位線
１４１０    等電位線
１５０１    特性
１５０２    特性
１５０３    特性
１５０４    特性
１５０５    特性
１５０６    特性
１５０７    特性
１５０８    特性
１５０９    特性
１５１０    特性
１６０１    ゲート電極
１６０２    ゲート絶縁膜
１６０３    チャネル領域
１６０４    不純物領域
１６０５    絶縁基板
１６０６    等電位線
１６０７    等電位線
１６０８    等電位線
１６０９    等電位線
１６１０    等電位線
１７０１    基板
１７０２    絶縁膜
１７０４    不純物領域
１７０５    ゲート絶縁膜
１７０６    ゲート電極
１７０７    ソース領域
１７０８    チャネル領域
１７０９    ドレイン領域
９２０１    本体
９２０２    表示部
１７０３Ａ    半導体層
１７０３Ｂ    半導体層
【図１】
2009004587.tif 000003
【図２】
2009004587.tif 000004
【図３】
2009004587.tif 000005
【図４】
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【図５】
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【図６】
2009004587.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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