(57)【要約】【課題】選択メモリセルの物理位置に応じた読出電圧の制御を可能にする不揮発性半導体記憶装置を提供する。【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列に接続したメモリストリングを複数配置したセルアレイと、アドレス信号をデコードして前記セルアレイ内のメモリセルを選択するアドレスデコード信号を出力するアドレスデコード部と、前記アドレスデコード部から出力されるアドレスデコード信号に基づいて選択されたメモリセルの前記メモリストリング内の位置を検出する位置検出部と、前記位置検出部により検出されたメモリセルの位置に応じて、当該メモリセルに対するデータの書き込みや読み出しに係る電圧を制御する電圧制御部と、を具備する。【選択図】図３
2009087433.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列に接続したメモリストリングを複数配置したセルアレイと、
アドレス信号をデコードして前記セルアレイ内のメモリセルを選択するアドレスデコード信号を出力するアドレスデコード部と、
前記アドレスデコード部から出力されるアドレスデコード信号に基づいて選択されたメモリセルの前記メモリストリング内の位置を検出する位置検出部と、
前記位置検出部により検出されたメモリセルの位置に応じて、当該メモリセルに対するデータの書き込みや読み出しに係る電圧を制御する電圧制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルアレイは、前記複数のメモリストリングを列方向または行方向に揃えて配置し、
前記位置検出部は、前記アドレスデコード信号に基づいて選択されたメモリセルの前記メモリストリング内の列方向または行方向の位置を検出して位置検出信号を出力し、
前記電圧制御部は、前記位置検出信号に応じて前記選択されたメモリセルに対するデータの書き込みや読み出しに係る電圧を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記アドレスデコード部は、前記メモリストリング内の全メモリセルの接続数に対応する複数のアドレスデコード回路を有し、アドレスデコード回路毎にアドレスデコード信号を出力し、
前記位置検出部は、
前記メモリストリングの列方向または行方向の全長に対応する抵抗列と、
前記各アドレスデコード回路から出力されるアドレスデコード信号に応じて前記抵抗列を分割する抵抗分割回路と、
前記抵抗列の一端部に接続されて、前記抵抗分割回路により分割された抵抗列に流れる電流に基づいて前記位置検出信号を生成する位置検出回路と、
を具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記抵抗列の一端部又は両端部に付加抵抗を直列に接続し、
前記位置検出回路は、前記抵抗分割回路により分割された抵抗列及び前記付加抵抗に流れる電流に基づいて前記位置検出信号を生成することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記位置検出回路は、前記抵抗列の中間部に接続され、前記抵抗分割回路により分割された抵抗列に流れる電流に基づいて前記位置検出信号を生成することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に複数のメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、大容量化と高集積化を促進するため、複数のメモリセルを直列に接続して構成するメモリストリング長が増大し、複数のメモリストリングを含むメモリブロック数も増大している。このため、メモリストリング毎に接続されるビット線も長くなり、ビット線自身が持つ抵抗値も増大する傾向にある。また、各メモリストリングの一端部には、センスアンプ回路が接続されている。センスアンプ回路は、選択されたメモリセルからデータを読み出す際に、選択メモリセルの状態を読み出すためにビット線に印加する電圧（以下、読出制御電圧という）のレベルを制御するとともに、選択メモリセルにデータを書き込む際に、書込データに応じてビット線に印加する電圧（以下、書込制御電圧という）のレベルを制御する回路である。ビット線の抵抗値が増大すると、センスアンプ回路から選択メモリセルに印加される読出制御電圧又は書込制御電圧に電圧降下が発生する。この電圧降下の影響は、センスアンプ回路から近い位置にある選択メモリセル（以下、近端メモリセルという）と、センスアンプ回路から遠い位置にある選択メモリセル（以下、遠端メモリセルという）では、異なるものとなる。すなわち、近端メモリセルでは電圧降下の影響は小さく、遠端メモリセルでは電圧降下の影響は大きくなり、近端メモリセルと遠端メモリセルでは読み出し特性と書き込み特性にばらつきを発生させる。このような選択メモリセルの物理的位置の違いにより発生する読み出し特性と書き込み特性のばらつきは、不揮発性半導体記憶装置の性能を低下させる要因となる。
【０００３】
上述のような不揮発性半導体記憶装置における読み出し特性と書き込み特性のバラツキを補償するものとして、例えば、特許文献１に開示された半導体記憶装置がある。この半導体記憶装置では、選択メモリセルのコンダクタンスを非選択メモリセルのコンダクタンスの最小値より小さい状態に設定することにより、データ読出時に非選択メモリセルのデータ状態や選択メモリセルの位置による読み出し電流のばらつきを低減している。
【０００４】
また、特許文献２に開示された不揮発性半導体記憶装置では、メモリセルアレイのブロック毎の書き込み易さに応じて書き込み電圧を最適に設定することにより、閾値分布の狭い書き込み状態を得るようにしている。
【特許文献１】特開２００２−３５８７２９号公報
【特許文献１】特開２００１−８４７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、選択メモリセルの物理位置に応じた読出電圧の制御を可能にする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列に接続したメモリストリングを複数配置したセルアレイと、アドレス信号をデコードして前記セルアレイ内のメモリセルを選択するアドレスデコード信号を出力するアドレスデコード部と、前記アドレスデコード部から出力されるアドレスデコード信号に基づいて選択されたメモリセルの前記メモリストリング内の位置を検出する位置検出部と、前記位置検出部により検出されたメモリセルの位置に応じて、当該メモリセルに対するデータの書き込みや読み出しに係る電圧を制御する電圧制御部と、を具備する。
【発明の効果】
【０００７】
本発明よれば、選択メモリセルの物理位置に応じた読出電圧の制御を可能にする不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る不揮発性半導体記憶装置は、ここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【０００９】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ回路３と、主駆動回路４と、カラムデコーダ５と、アドレス回路６と、高電圧生成回路７と、制御回路８と、Ｉ／Ｏ回路９と、電流源１０と、抵抗列／高電圧スイッチ回路１１〜１３と、位置検出回路１４と、を具備する。
【００１０】
メモリセルアレイ１は、図２に示すように、複数のメモリセル（図中では３２個の例を示す）を直列に接続したメモリストリングを行方向（図中の左右方向）に複数配置してメモリブロックとし、ｎ個のメモリブロックＢＬＫ０〜ＢＬＫｎにより構成されている。各メモリブロックＢＬＫ０〜ＢＬＫｎ内の同一の列方向（図中の上下方向）に配置された各メモリストリングの両端部には、各々選択トランジスタＳＧＤ，ＳＧＳが接続されている。各選択トランジスタＳＧＤのドレイン端子には、各々ビット線ＢＬ０〜ＢＬｎが接続され、各選択トランジスタＳＧＳのソース端子には、共通ソース線ＣＥＬＳＲＣが接続されている。各々ビット線ＢＬ０〜ＢＬｎは、センスアンプ回路３に接続されている。また、各メモリストリング内の同一の行方向に配置された各メモリセルのゲート端子には、ワード線ＷＬ１〜ＷＬ３１が接続されている。ワード線ＷＬ１〜ＷＬ３１は、抵抗列／高電圧スイッチ１１〜１３に接続されている。抵抗列／高電圧スイッチ１１〜１３は、ロウデコーダ２に接続されている。
【００１１】
各メモリセルは、フローティングゲートを有し、センスアンプ回路３からビット線ＢＬ０〜ＢＬｎを介して印加される書込制御電圧により、フローティングゲートに蓄積させる電荷量を制御して、フローティングゲートの閾値分布を変化させることにより２値又は４値等のデータを記憶させる。各メモリセルは、ＮＡＮＤ型各メモリストリング内のメモリセルは、ロウデコーダ２から抵抗列／高電圧スイッチ１１〜１３を介して入力されるロウアドレスデコード信号により選択され、センスアンプ回路３からビット線ＢＬを介して入力される読出制御電圧及び書込制御電圧によりデータ読み出し動作及びデータ書き込み動作が行われる。
【００１２】
ロウデコーダ２は、図１に示すように、主駆動回路４及びアドレス回路６に接続されている。ロウデコーダ（アドレスデコード部）２は、アドレス回路６から入力されるロウアドレス信号をデコードし、ロウアドレスデコード信号を抵抗列／高電圧スイッチ１１〜１３に出力する。
【００１３】
センスアンプ回路３は、図２に示すように、ビット線ＢＬ０〜ＢＬｎに各々接続されるセンスアンプ回路ＳＡ０〜ＳＡｎから構成される。センスアンプ回路３は、図１に示すように、主駆動回路４、データ線及びカラムデコーダ５に接続されている。センスアンプ回路ＳＡ０〜ＳＡｎは、カラムデコーダ５から入力されるカラムアドレスデコード信号により選択メモリセルに接続されたビット線ＢＬを選択する。センスアンプ回路ＳＡ０〜ＳＡｎは、主駆動回路４から供給される電圧信号に応じて選択メモリセルの物理位置に応じた読出制御電圧及び書込制御電圧を供給して、選択メモリセルのデータ読み出し動作及びデータ書き込み動作を制御する。センスアンプ回路ＳＡ０〜ＳＡｎは、選択メモリセルのデータ読み出し動作及びデータ書き込み動作を制御することにより、選択メモリセルから読み出したデータをデータ線を介してＩ／Ｏ回路９に出力し、Ｉ／Ｏ回路９からデータ線を介して入力されるデータを選択メモリセルに書き込む。
【００１４】
主駆動回路４は、入力段に高電圧生成回路７と制御回路８が接続され、出力段にメモリセルアレイ１、ロウデコーダ２及びセンスアンプ回路３が接続されている。主駆動回路４は、制御回路８から入力される制御信号に応じて動作し、高電圧生成回路７から供給される電圧信号に基づいてメモリセル１、ロウデコーダ２及びセンスアンプ回路３の各々を駆動する駆動信号を供給する。
【００１５】
カラムデコーダ５は、アドレス回路６から入力されるカラムアドレス信号をデコードし、カラムアドレスデコード信号をセンスアンプ回路３に出力する。アドレス回路６は、Ｉ／Ｏ回路９から入力されるアドレス信号をメモリセルアレイ１に対応するロウアドレス信号とカラムアドレス信号に変換し、ロウアドレス信号をロウデコーダ２に出力し、カラムアドレス信号をカラムデコーダ５に出力する。
【００１６】
高電圧生成回路（電圧制御部）７は、入力段に制御回路８及び位置検出回路１４が接続され、出力段に主駆動回路４が接続されている。高電圧生成回路７は、制御回路８から入力される制御信号に応じて動作し、電圧信号を生成して主駆動回路４に供給する。高電圧生成回路７は、位置検出回路１４から入力される位置検出信号Ｖｒｅｆに応じて、主駆動回路４に供給する電圧信号の電圧レベルを制御する。
【００１７】
制御回路８は、Ｉ／Ｏ回路９から入力される各種コマンド（データ読出要求コマンド、データ書込要求コマンド等）に応じて、主駆動回路４、アドレス回路６及び高電圧生成回路７に制御信号を出力し、主駆動回路４、アドレス回路６及び高電圧生成回路７の各動作を制御する。また、制御回路８は、入力されたコマンドに応じた動作中又は動作結果を示す応答コマンドをＩ／Ｏ回路９に出力する。
【００１８】
Ｉ／Ｏ回路９は、ＮＡＮＤ型フラッシュメモリ１００が利用される電子機器と外部のＩ／Ｏパッドを介して接続する。Ｉ／Ｏ回路９は、電子機器から入力される各種コマンド（データ読出要求コマンド、データ書込要求コマンド等）を制御回路８に出力し、そのコマンド内に含まれたアドレス信号をアドレス回路６に出力する。また、Ｉ／Ｏ回路９は、データ線を介してセンスアンプ回路３と接続されており、センスアンプ回路３により読み出されたデータをＩ／Ｏパッドを介して電子機器に出力し、Ｉ／Ｏパッドから入力された書込データをセンスアンプ回路３に出力する。
【００１９】
電流源１０、抵抗列／高電圧スイッチ回路１１〜１３及び位置検出回路１４の構成については、図３を参照して説明する。電流源１０、抵抗列／高電圧スイッチ回路１１〜１３及び位置検出回路１４は、選択メモリセルの物理位置を検出するために設けた回路であり、位置検出部を構成している。
【００２０】
電流源１０は、位置検出用の参照電流Ｉｒｅｆをスイッチ回路１１に供給する。スイッチ回路１１は、各メモリセルＭ０〜Ｍ３１の位置に対応する複数のスイッチングトランジスタＴ０〜Ｔ３１（本第１の実施の形態では３２個）により構成されている。各スイッチングトランジスタＴ０〜Ｔ３１は、ゲート端子がロウデコーダ２の出力ラインに並列に接続され、ソース端子が電流源１０の出力ラインに並列に接続され、ドレイン端子が抵抗列１２の抵抗分割位置に接続される。各スイッチングトランジスタＴ０〜Ｔ３１は、ロウデコーダ２から出力されるロウアドレスデコード信号によりオンし、電流源１０から供給される参照電流Ｉｒｅｆを抵抗列１２の抵抗分割位置に印加する。
【００２１】
抵抗列１２は、図２に示した列方向に直列に接続された複数のメモリセルの全長に対応する長さを有する。図３では、複数のメモリセルの列方向の全長を、ｙ軸にｙ＝０〜ｙ＝Ｌとして示している。抵抗列１２は、このメモリセルの全長ｙ＝Ｌに相当する長さを有し、その全体の抵抗値はＲであるものとする。抵抗列１２は、一端部が位置検出回路１４に接続され、他端部が接地されている。抵抗列１２は、上述の選択メモリセルに対応するスイッチングトランジスタがオンされた際に、選択メモリセルに対応する抵抗分割位置で分割される。この分割された際の抵抗列１２の抵抗値は、図３に示すように、位置検出回路１４側の分割抵抗値をＲ１、接地側の分割抵抗値をＲ２としている。したがって、全体抵抗値Ｒ＝分割抵抗値Ｒ１＋分割抵抗値Ｒ２となる。この場合、抵抗分割位置から位置検出回路１４側に流れる分割電流はＩｒｅｆ１であり、接地側に流れる分割電流はＩｒｅｆ２であるものとする。この分割電流Ｉｒｅｆ１，Ｉｒｅｆ２の分割比は、抵抗列１２の分割比により決定される。したがって、抵抗列１２の分割比が選択メモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ１は選択メモリセルの物理位置を反映したものになる。
【００２２】
高電圧スイッチ回路１３は、各メモリセルの位置に対応する複数の高電圧スイッチＳ０〜Ｓ３１により構成される。各高電圧スイッチＳ０〜Ｓ３１は、ロウデコーダ２から出力されるロウアドレスデコード信号によりオンしてメモリセルを選択する。位置検出回路１４は、メモリセル選択時に抵抗列１２に流れる分割電流Ｉｒｅｆ１の電流値に応じた電圧に変換し、位置検出信号Ｖｒｅｆとして高電圧生成回路７に出力する。
【００２３】
次に、メモリセルアレイ１内のメモリブロックＢＬＫ０〜ＢＬＫｎとセンスアンプ回路３との位置関係を図４に示す。本第１の実施の形態では、センスアンプ回路３（図中のＳＡ）に近いメモリブロックを「近端ブロック」、センスアンプ回路３（図中のＳＡ）から遠いメモリブロックを「遠端ブロック」と呼ぶものとする。また、近端ブロック内のメモリセルを「近端メモリセル」、遠端ブロック内のメモリセルを「遠端メモリセル」と呼ぶものとする。
【００２４】
次に、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００におけるデータ読み出し動作例について説明する。なお、本動作例では、図３のメモリセルＭ３を選択してデータを読み出す場合について説明する。
【００２５】
ＮＡＮＤ型フラッシュメモリ１００は、電子機器からデータのアドレスを含む読出要求コマンドを受け付けると、Ｉ／Ｏ回路９が読出要求コマンドを制御回路８に出力し、アドレス信号をアドレス回路６に出力する。制御回路８は、読出要求コマンドが入力されると、データの読み出し動作を制御する制御信号を主駆動回路４、アドレス回路６及び高電圧生成回路７に出力する。
【００２６】
アドレス回路６は、アドレス信号が入力されると、メモリセルアレイ１内のアドレスに変換し、ロウアドレス信号をロウデコーダ２内のロウデコーダＲＤ３（図３参照）に出力し、カラムアドレス信号をカラムデコーダ５に出力する。ロウデコーダＲＤ３は、入力されたロウアドレス信号をデコードし、ロウアドレスデコード信号をスイッチ回路１１内のスイッチングトランジスタＴ３及び高電圧スイッチ回路内の高電圧スイッチＳ３に出力する。
【００２７】
スイッチ回路１１内のスイッチングトランジスタＴ３は、ロウアドレスデコード信号によりオンし、抵抗列１２を選択メモリセルＭ３と対応する位置で分割する。また、高電圧スイッチ回路１３内の高電圧スイッチＳ３は、ロウアドレスデコード信号によりオンし、メモリセルＭ３を選択する。スイッチングトランジスタＴ３の動作により分割された抵抗列１２の抵抗Ｒ１では、電流源１０から供給される基準電流Ｉｒｅｆに基づく分割電流Ｉｒｅｆ１が流れ、位置検出回路１４に入力される。
【００２８】
位置検出回路１４は、分割電流Ｉｒｅｆ１の電流値に応じた電圧信号に変換し、位置検出信号Ｖｒｅｆとして高電圧生成回路７に出力する。高電圧生成回路７は、位置検出回路１４から入力される位置検出信号Ｖｒｅｆに応じて、主駆動回路４に供給する電圧信号の電圧レベルを制御する。主駆動回路４は、高電圧生成回路７から供給される選択メモリセルの物理位置に応じた電圧レベルの電圧信号に基づいて、メモリセル１及びセンスアンプ回路３の各々を駆動する駆動信号を供給する。
【００２９】
したがって、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、選択メモリセルの物理位置に応じた読出電圧の制御が可能になる。
【００３０】
図５は、上記位置検出部を用いた場合の分割電流Ｉｒｅｆ１の選択メモリセルの位置依存特性を示す図である。本第１の実施の形態では、抵抗列１２の単位長さ当たりの抵抗ρ０ は一定としており、選択メモリセルの物理位置に応じて線形に分割電流Ｉｒｅｆ１が変化することを示している。
【００３１】
なお、抵抗列１２は、比較的抵抗値が高い配線層を利用して構成してもよい。この場合、抵抗列１２を設ける必要はない。また、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００３２】
（第２の実施の形態）
本第２の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の対称性を高める構成とした場合を説明する。
【００３３】
図６は、第２の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図６において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００３４】
図６に示すように、抵抗列１２は、一端部に位置検出回路１４が接続され、他端部に疑似位置検出回路２１が接続されている。疑似位置検出回路２１は、抵抗列１２の両端部の対称性を高めるために接続された回路であり、位置検出機能は有していない。
【００３５】
本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリでは、位置検出部を構成する抵抗列１２では、抵抗列１２の両端部の電気的対称性を高めるために他端部に疑似位置検出回路２１を接続した。このため、選択メモリセルの物理位置に応じて分割された抵抗列１２に流れる分割電流Ｉｒｅｆ１，Ｉｒｅｆ２の対称性を高めることができ、位置検出回路１４の動作の信頼性を向上させることができる。なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００３６】
（第３の実施の形態）
本第３の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の他端部に付加抵抗を接続する構成とした場合を説明する。
【００３７】
図７は、第３の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図７において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００３８】
図７に示すように、抵抗列１２は、一端部に位置検出回路１４が接続され、他端部に付加抵抗Ｒｓが接続されている。このように構成することにより、選択メモリセルが位置検出回路１４から最も遠い位置にある場合でも、付加抵抗Ｒｓ成分が残ることになる。
【００３９】
図８は、図７の位置検出部を用いた場合の分割電流Ｉｒｅｆ１の選択メモリセルの位置依存特性を示す図である。本第３の実施の形態では、抵抗列１２の単位長さ当たりの抵抗ρ０ は一定としており、選択メモリセルの物理位置に応じて線形に分割電流Ｉｒｅｆ１が変化することを示している。但し、分割電流Ｉｒｅｆ１の変動率は、単位ｙ長さ当たり（ρ０Ｉｒｅｆ／（Ｌρ０＋Ｒｓ））となり、付加抵抗Ｒｓによって変動率を制御することが可能になる。なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００４０】
（第４の実施の形態）
本第４の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の上端部と下端部に付加抵抗を接続する構成とした場合を説明する。
【００４１】
図９は、第４の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図９において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００４２】
図９に示すように、抵抗列１２は、一端部に位置検出回路１４が接続され、下端部に付加抵抗Ｒｓ１が接続され、上端部に付加抵抗Ｒｓ２が接続されている。このように構成することにより、選択メモリセルが位置検出回路１４から最も近い位置又は最も遠い位置にある場合でも、付加抵抗Ｒｓ１，Ｒｓ２成分が残ることになる。
【００４３】
図１０は、図９の位置検出部を用いた場合の分割電流Ｉｒｅｆ１の選択メモリセルの位置依存特性を示す図である。本第４の実施の形態では、抵抗列１２の単位長さ当たりの抵抗ρ０ は一定としており、選択メモリセルの物理位置に応じて線形に分割電流Ｉｒｅｆ１が変化することを示している。但し、分割電流Ｉｒｅｆ１の変動率は、単位ｙ長さ当たり（ρ０Ｉｒｅｆ／（Ｌρ０＋Ｒｓ１＋Ｒｓ２））となり、付加抵抗Ｒｓ１，Ｒｓ２によって変動率を制御することが可能になる。また、分割電流Ｉｒｅｆ１の変動範囲自体も付加抵抗Ｒｓ１，Ｒｓ２によって制御することが可能になる。なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００４４】
（第５の実施の形態）
本第５の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の上端側に位置検出回路１４を接続する構成とした場合を説明する。
【００４５】
図１１は、第５の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図１１において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第５の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００４６】
図１１に示すように、抵抗列１２は、上端側に位置検出回路１４が接続され、下端側が接地されている。すなわち、第５の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成は、第１の実施の形態に示した抵抗列１２及び位置検出回路１４部分の構成と、上下を逆にした形態である。このように構成することにより、位置検出回路１４では、選択メモリセルの物理位置に応じた分割電流Ｉｒｅｆ２が検出される。
【００４７】
図１２は、図１１の位置検出部を用いた場合の分割電流Ｉｒｅｆ２の選択メモリセルの位置依存特性を示す図である。図１２に示すように、選択メモリセルの物理位置が位置検出回路１４から遠くなるに従って、分割電流Ｉｒｅｆ２は増加するように変化する。すなわち、選択メモリセルの物理位置に応じた分割電流Ｉｒｅｆ２の変化は、第１の実施の形態において図５に示した分割電流Ｉｒｅｆ１の変化とは逆になっている。しかし、抵抗列１２の分割比が選択メモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ２の変化は選択メモリセルの物理位置を反映したものになる。したがって、本第５の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、選択メモリセルの物理位置に応じた読出電圧の制御が可能になる。なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００４８】
（第６の実施の形態）
本第６の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の単位長さ当たりの抵抗ρ０が一定でない場合を説明する。
【００４９】
図１３は、第６の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図１３において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第６の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００５０】
図１３に示すように、抵抗列１２は、一端部に位置検出回路１４が接続され、他端部が接地されている。この構成は、第１の実施の形態に示した構成と同様の形態であるが、単位長さ当たりの抵抗ρ０が一定でない抵抗列１２を接続していることが異なる。抵抗値が場所毎に変化する抵抗列１２を接続することにより、選択メモリセルの物理位置に応じて位置検出回路１４に入力される分割電流Ｉｒｅｆ１の電流値自体をフレキシブルに変化させることが可能になる。
【００５１】
図１３において、位置検出回路１４に入力される分割電流Ｉｒｅｆ１の変化は、以下の数式（１）で与えられる。
【数１】
2009087433.tif 000003
・・・・（１）
【００５２】
ここで、ρ（ｙ）は抵抗列１２の位置ｙにおける単位長さ当たりの抵抗である。例えば、抵抗列１２の抵抗値がｙ＝０からｙ＝Ｌまで段階的に変化する場合の分割電流Ｉｒｅｆ１の選択メモリセルの位置依存特性を示す図１４に示す。この場合、分割電流Ｉｒｅｆ１の選択メモリセルの位置依存特性は二次曲線となる。この場合も、抵抗列１２の分割比が選択メモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ１の変化は選択メモリセルの物理位置を反映したものになる。したがって、本第６の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、選択メモリセルの物理位置に応じた読出電圧の制御が可能になる。なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００５３】
（第７の実施の形態）
本第７の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列１２の中央位置に位置検出回路１４を接続した場合を説明する。
【００５４】
図１５は、第７の実施の形態に係る抵抗列１２及び位置検出回路１４部分の構成を示す図である。なお、図１５において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第７の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００５５】
図１５に示すように、抵抗列１２は、中央部に位置検出回路１４が接続され、両端部が接地されている。このように構成することにより、電流検知回路１４に入力される分割電流Ｉｒｅｆ２の変化は、図中に示すｙ＝Ｌ／２を境に上下対称となる。この場合、位置検出回路１４に入力される分割電流Ｉｒｅｆ２の変化は、メモリブロック内で中央に位置するメモリセルが選択された場合に最小になり、両端部に位置するメモリセルが選択された場合に最大になる。
【００５６】
図１６は、図１５の位置検出部を用いた場合の分割電流Ｉｒｅｆ２の選択メモリセルの位置依存特性を示す図である。この場合も、抵抗列１２の分割比が選択メモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ２の変化は選択メモリセルの物理位置を反映したものになる。したがって、本第７の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、選択メモリセルの物理位置に応じた読出電圧の制御が可能になる。
【００５７】
なお、本第７の実施の形態では、抵抗列１２のｙ＝Ｌ／２の中央位置に位置検出回路１４を接続する場合を示したが、必ずしも中央位置に接続する必要はない。また、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００５８】
（第８の実施の形態）
本第８の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、選択メモリセルの物理位置に応じて分割される抵抗列を上下２つに分け、２つに分けた抵抗列のうち遠い側の抵抗列に位置検出回路１４を接続した場合を説明する。
【００５９】
図１７は、第８の実施の形態に係る抵抗列８１，８２及び位置検出回路１４部分の構成を示す図である。なお、図１７において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第８の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００６０】
図１７に示すように、ｙ＝Ｌ／２の中央位置で２つに分けられた抵抗列８１，８２は、各々一端部が電流加算回路８３に接続され、他端部が接地されている。抵抗列８１，８２の各固定抵抗値はＲｔであるものとする。また、図中の選択メモリセルの物理位置に応じて分割される抵抗列８１，８２の各分割抵抗値はＲ１，Ｒ２であり、Ｒ１＋Ｒ２＝Ｒｔである。電流加算回路８３の出力段は、位置検出回路１４に接続されている。電流加算回路８３は、一方の抵抗列８１又は８２に電流が流れている間、他方の抵抗列８１又は８２に電流が流れないように配置した回路である。すなわち、電流加算回路８３は、選択メモリセルに対応する抵抗列８１又は８２に電流が流れている間、非選択メモリセルに対応する抵抗列８１又は８２に電流が流れないようにしている。位置検出回路１４は、抵抗列８１又は８２に流れる分割電流Ｉｒｅｆ２を検出する。
【００６１】
このように構成することにより、電流検知回路１４に入力される分割電流Ｉｒｅｆ２の変化は、図中に示すｙ＝Ｌ／２を境に上下対称となる。この場合、位置検出回路１４に入力される分割電流Ｉｒｅｆ２の変化は、メモリブロック内で中央に位置するメモリセルが選択された場合に最大になり、両端部に位置するメモリセルが選択された場合に最小になる。
【００６２】
図１８は、図１７の位置検出部を用いた場合の分割電流Ｉｒｅｆ２の選択メモリセルの位置依存特性を示す図である。この場合も、抵抗列８１，８２の分割比が選択メモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ２の変化は選択メモリセルの物理位置を反映したものになる。したがって、本第８の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、選択メモリセルの物理位置に応じた読出電圧の制御が可能になる。
【００６３】
なお、本第８の実施の形態では、抵抗列８１，８２をｙ＝Ｌ／２の中央位置で分ける場合を示したが、必ずしも中央位置で分ける必要はない。また、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【００６４】
（第９の実施の形態）
本第９の実施の形態では、上述した第１の実施の形態に示した位置検出部の構成において、ロウアドレス信号により選択される複数のロウデコーダでスイッチ回路内のスイッチングトランジスタを共有する構成とした場合を説明する。
【００６５】
図１９は、第９の実施の形態に係る位置検出部の構成を示す図である。なお、図１９において、第１の実施の形態において図３に示した構成と同一の構成には同一符号を付している。また、第９の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成は、第１の実施の形態において図１〜図３に示したものと同様であるため、図示及び構成説明は省略する。
【００６６】
図１９では、図３に示した３２回路分を有するロウデコーダ２のうち、ロウデコーダＲＤ２０〜ＲＤ３１の１２回路分の構成を示す。図１９に示すように、ロウデコーダ２内の４つのロウデコーダＲＤ３１〜ＲＤ２８，ＲＤ２７〜ＲＤ２４，ＲＤ２３〜ＲＤ２０毎にＯＲゲートＯＲ６〜ＯＲ８を接続し、このＯＲゲートＯＲ６〜ＯＲ８毎に電流源１０と抵抗列Ｒ８，Ｒ７を接続するスイッチングトランジスタＴ８，Ｔ７を接続している。９１はＯＲゲートＯＲ６〜ＯＲ８を含むＯＲ回路であり、９２はスイッチングトランジスタＴ８，Ｔ７を含むスイッチ回路である。なお、図１９では、ＯＲ回路９１及びスイッチ回路９２は、１２回路分のロウデコーダＲＤ２０〜ＲＤ３１に対応する部分のみを示しているが、図示しないロウデコーダＲＤ０〜ＲＤ１９に対応するＯＲゲートＯＲ１〜ＯＲ５と、スイッチングトランジスタＴ０〜Ｔ５も含まれる。
【００６７】
ＯＲ回路９１内のＯＲゲートＯＲ６は、何れかのロウデコーダＲＤ３１〜ＲＤ２８からロウアドレスデコード信号が入力された時に、出力段のスイッチングトランジスタＴ８をオンする。同様に、ＯＲゲートＯＲ７又はＯＲ６は、何れかのロウデコーダＲＤ２７〜ＲＤ２４，ＲＤ２３〜ＲＤ２０からロウアドレスデコード信号が入力された時に、出力段のスイッチングトランジスタＴ７又はＴ６をオンする。
【００６８】
スイッチングトランジスタＴ８がオンすると、電流源１０から供給される参照電流Ｉｒｅｆが抵抗列Ｒ８と接地部の間に印加される。また、スイッチングトランジスタＴ７がオンすると、電流源１０から供給される参照電流Ｉｒｅｆが抵抗列Ｒ８と抵抗列Ｒ７の間に印加される。また、スイッチングトランジスタＴ６がオンすると、電流源１０から供給される参照電流Ｉｒｅｆが抵抗列Ｒ７と抵抗列Ｒ６（図示せず）の間に印加される。
【００６９】
従って、４つのロウデコーダＲＤ３１〜ＲＤ２８，ＲＤ２７〜ＲＤ２４，ＲＤ２３〜ＲＤ２０毎に出力されるロウアドレスデコード信号に応じて、抵抗列Ｒ０〜Ｒ８が分割されて、その分割電流Ｉｒｅｆ１が位置検出回路１４に入力される。図１９に示した位置検出部の構成は、例えば、ワード線電圧やビット線電圧を、選択メモリセル毎の物理位置ではなく、複数の選択メモリセルを含む物理位置で分けて制御することが可能になる。図１９に示した位置検出部の構成では、４つのメモリセルのうち何れかが選択された場合は、位置検出回路１４に入力される分割電流Ｉｒｅｆ１は同一とのものとなる。
【００７０】
したがって、図１９に示した位置検出部の構成では、抵抗列Ｒ０〜Ｒ８の分割位置が４つのメモリセルのうち何れか選択されたメモリセルの物理位置で決定されるため、分割電流Ｉｒｅｆ１の変化は４つのメモリセルの物理位置を反映したものになる。その結果、本第９の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、４つのメモリセルの物理位置に応じた読出電圧の制御が可能になる。
【００７１】
なお、上述の動作例では、データを読み出す場合を説明したが、データを書き込む場合の書込電圧も選択メモリセルの物理位置に応じた制御も可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成を示す図である。
【図２】本発明の第１の実施の形態に係るメモリセルアレイ内の構成を示す図である。
【図３】本発明の第１の実施の形態に係る位置検出部の構成を示す図である。
【図４】本発明の第１の実施の形態に係るメモリブロックとセンスアンプ回路との位置関係を示す図である。
【図５】本発明の第１の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図６】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図７】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図８】本発明の第３の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図９】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図１０】本発明の第４の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図１１】本発明の第５の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図１２】本発明の第５の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図１３】本発明の第６の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図１４】本発明の第６の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図１５】本発明の第７の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図１６】本発明の第７の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図１７】本発明の第８の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【図１８】本発明の第８の実施の形態に係る分割電流の選択メモリセルの位置依存特性を示す図である。
【図１９】本発明の第９の実施の形態に係るＮＡＮＤ型フラッシュメモリの抵抗列及び位置検出回路部分の構成を示す図である。
【符号の説明】
【００７３】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、７…高電圧生成回路、１０…電流源、１１，９２…スイッチ回路、１２，８１，８２…抵抗列、１３…高電圧スイッチ、１４…位置検出回路、１００…ＮＡＮＤ型フラッシュメモリ、Ｒｓ，Ｒｓ１，Ｒｓ２…付加抵抗。
【図１】
2009087433.tif 000004
【図２】
2009087433.tif 000005
【図３】
2009087433.tif 000006
【図４】
2009087433.tif 000007
【図５】
2009087433.tif 000008
【図６】
2009087433.tif 000009
【図７】
2009087433.tif 000010
【図８】
2009087433.tif 000011
【図９】
2009087433.tif 000012
【図１０】
2009087433.tif 000013
【図１１】
2009087433.tif 000014
【図１２】
2009087433.tif 000015
【図１３】
2009087433.tif 000016
【図１４】
2009087433.tif 000017
【図１５】
2009087433.tif 000018
【図１６】
2009087433.tif 000019
【図１７】
2009087433.tif 000020
【図１８】
2009087433.tif 000021
【図１９】
2009087433.tif 000022