(57)【要約】      （修正有）【課題】プログラムされたメモリセルのしきい値電圧分布を狭めることができるフラッシュメモリ装置及び動作方法を提供する。【解決手段】ノーブルセルを含む複数のメモリセルブロックと、アドレス信号に従ってブロック選択信号を生成し、コマンド信号に従って動作制御信号を生成する制御部と、前記ノーブルセルのプログラム動作後に検出されたしきい値電圧によりＩＳＰＰ方式のプログラム動作で最初に印加される初期プログラム電圧のレベルを決定するプログラム速度演算部と、前記動作制御信号に従って前記プログラム速度演算部により決定されたレベルの初期プログラム電圧を含む動作電圧を生成する電圧生成部と、前記複数のメモリセルブロックのうち、前記ブロック選択信号に対応するメモリセルブロックに前記動作電圧を伝達するためのブロック選択部を含む構成とした。【選択図】図２
2009151912.tif 000002
【特許請求の範囲】
【請求項１】
ドレインセレクトトランジスタ、複数のメモリセル、ノーブルセル及びソースセレクトトランジスタを含むストリングを含む複数のメモリセルブロックと、
アドレス信号に従ってブロック選択信号を生成し、コマンド信号に従って動作制御信号を生成する制御部と、
前記ノーブルセルのプログラム動作後に検出されたしきい値電圧によりＩＳＰＰ方式のプログラム動作で最初に印加される初期プログラム電圧のレベルを決定するプログラム速度演算部と、
前記動作制御信号に従って前記プログラム速度演算部により決定されたレベルの初期プログラム電圧を含む動作電圧を生成する電圧生成部と、
前記複数のメモリセルブロックのうち、前記ブロック選択信号に対応するメモリセルブロックに前記動作電圧を伝達するためのブロック選択部と、
を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記ノーブルセルが、前記メモリセルと前記ソースセレクトトランジスタとの間に接続されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記ノーブルセルが、前記メモリセルと前記ドレインセレクトトランジスタとの間に接続されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記ノーブルセルが、前記メモリセルの間に接続されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記プログラム速度演算部は、前記ノーブルセルのしきい値電圧の平均値に対応する電圧を前記初期プログラム電圧で決定することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記プログラム速度演算部は、前記ノーブルセルのしきい値電圧分布の７０％〜８０％に対応する電圧を前記初期プログラム電圧で決定することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項７】
前記プログラム速度演算部は、前記ノーブルセルのしきい値電圧分布の２０％〜３０％に対応する電圧を前記初期プログラム電圧で決定することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
ドレインセレクトトランジスタ、複数のメモリセル、ノーブルセル及びソースセレクトトランジスタが含まれたストリングを含むメモリセルブロックが提供される段階と、
前記ノーブルセルのプログラム動作を行う段階と、
前記ノーブルセルのしきい値電圧分布によりＩＳＰＰ方式のプログラム動作において最初に印加される初期プログラム電圧のレベルを決定する段階と、
前記初期プログラム電圧を用いて前記メモリセルのプログラム動作を前記ＩＳＰＰ方式で行う段階と、
を含むことを特徴とするフラッシュメモリ装置の動作方法。
【請求項９】
前記ノーブルセルのプログラム動作は、プログラム電圧を上昇させながらＩＳＰＰ方式で行われることを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【請求項１０】
前記初期プログラム電圧のレベルは、前記ノーブルセルのしきい値電圧の平均値で決定することを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【請求項１１】
前記初期プログラム電圧のレベルは、前記ノーブルセルのしきい値電圧分布の７０％〜８０％に対応する電圧で決定することを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【請求項１２】
前記初期プログラム電圧のレベルは、前記ノーブルセルのしきい値電圧分布の２０％〜３０％に対応する電圧で決定することを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【請求項１３】
前記メモリセルのプログラム動作を行う前に、前記ノーブルセルの消去動作を行う段階をさらに含むことを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【請求項１４】
前記ノーブルセルの消去動作は、前記メモリセルブロックの単位で行われることを特徴とする請求項１３に記載のフラッシュメモリ装置の動作方法。
【請求項１５】
前記ノーブルセルの消去動作を行う時、前記メモリセルが連結されたワードラインはフローティング状態で設定することを特徴とする請求項１４に記載のフラッシュメモリ装置の動作方法。
【請求項１６】
前記メモリセルのプログラム動作は、２ビットのデータを格納するために、ＬＳＢプログラム動作とＭＳＢプログラム動作を含むことを特徴とする請求項８に記載のフラッシュメモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置及び動作方法に関するものであり、特に、メモリセルにデータを格納するためのプログラム動作に関連したフラッシュメモリ装置及び動作方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源供給が中断されても格納されたデータが消去されない代表的な非揮発性メモリ素子である。フラッシュメモリ素子は、メモリセルアレイの構造により、ノアフラッシュメモリ素子とナンドフラッシュメモリ素子に大別することができる。このうち、ナンドフラッシュメモリ素子はメモリセルアレイが複数（多数）のメモリセルブロックに区分され、それぞれのメモリセルブロックには複数（多数）のストリングが含まれる。ストリングは、接合領域(ソースまたはドレイン)を介して直列に連結されたドレインセレクトトランジスタ、複数（多数）のメモリセル及びソースセレクトトランジスタを含む。ドレインセレクトトランジスタのドレインは、ビットラインに連結され、ソースセレクトトランジスタのソースは共通ソースラインに連結される。一方、互いに異なるストリングに含まれたドレインセレクトトランジスタのゲートが連結されてドレインセレクトラインとなり、メモリセルのコントロールゲートが連結されてワードラインとなり、ソースセレクトトランジスタのゲートが連結されてソースセレクトラインとなる。即ち、互いに異なるストリングに含まれたメモリセルが一つのワードラインを共有し、これを頁単位で区分する。
【０００３】
最近、ナンドフラッシュメモリ素子において一つのメモリセルに２ビット以上のデータを格納するＭＬＣ(Multi level chip)素子が開発されている。一つのメモリセルに１ビット(0または1)のデータが格納される場合、しきい値電圧が０Ｖよりも高ければ０データが格納され、０Ｖよりも低ければ１データが格納されるものと判断する。しかし、２ビットで示される４つのデータ(例えば、11、10、00及び01)が一つのメモリセルに格納される場合、３つのデータ(例えば、10、00及び01)が０Ｖよりも高いしきい値電圧に区分される。即ち、限定された範囲内で３つのデータが０Ｖよりも高いしきい値電圧で示されなければならないため、それぞれのデータを区分するためのしきい値電圧が確実に区分されなければならない。このため、それぞれのしきい値電圧が狭い範囲で分布しなければならず、しきい値電圧の間隔は広く維持されなければならない。もし、それぞれのしきい値電圧の分布が広いか、またはしきい値電圧の間隔が狭い場合、リード動作時に誤動作が発生することがある。
【０００４】
従って、２ビットデータを格納するためには、メモリセルのプログラム速度のようなプログラム特性を把握してプログラム動作を正確に制御しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が提示するフラッシュメモリ装置及び動作方法は、メモリセルのプログラム速度のようなメモリセルのプログラム特性をまずセンシングした後、その結果に応じてメモリセルのプログラムのためのバイアスのレベルを設定することにより、プログラムされたメモリセルのしきい値電圧分布を狭めることができる。
【課題を解決するための手段】
【０００６】
本発明の実施例によるフラッシュメモリ装置は、ドレインセレクトトランジスタ、複数（多数）のメモリセル、ノーブルセル及びソースセレクトトランジスタを含むストリングを含む複数（多数）のメモリセルブロックと、アドレス信号に従ってブロック選択信号を生成し、コマンド信号に従って動作制御信号を生成する制御部と、ノーブルセルのプログラム動作後に検出されたしきい値電圧によりＩＳＰＰ方式のプログラム動作で最初に印加される初期プログラム電圧のレベルを決定するプログラム速度演算部と、動作制御信号に従ってプログラム速度演算部により決定されたレベルの初期プログラム電圧を含む動作電圧を生成する電圧生成部、及び複数（多数）のメモリセルブロックのうち、ブロック選択信号に対応するメモリセルブロックに動作電圧を伝達するためのブロック選択部を含む。
【０００７】
上記において、ノーブルセルがメモリセルとソースセレクトトランジスタとの間に接続されるか、またはノーブルセルがメモリセルとドレインセレクトトランジスタとの間に接続されるか、またはノーブルセルがメモリセルの間に接続されることができる。
【０００８】
プログラム速度演算部は、ノーブルセルのしきい値電圧の平均値に対応する電圧を初期プログラム電圧と決定するか、またはノーブルセルのしきい値電圧分布の７０％〜８０％に対応する電圧を初期プログラム電圧と決定するか、またはノーブルセルのしきい値電圧分布の２０％〜３０％に対応する電圧を初期プログラム電圧と決定することができる。
【０００９】
本発明の実施例によるフラッシュメモリ装置の動作方法は、ドレインセレクトトランジスタ、複数（多数）のメモリセル、ノーブルセル及びソースセレクトトランジスタが含まれたストリングを含むメモリセルブロックが提供される段階と、ノーブルセルのプログラム動作を行う段階と、ノーブルセルのしきい値電圧分布によりＩＳＰＰ方式のプログラム動作において最初に印加される初期プログラム電圧のレベルを決定する段階、及び初期プログラム電圧を用いてメモリセルのプログラム動作をＩＳＰＰ方式で行う段階を含む。
【００１０】
上記において、ノーブルセルのプログラム動作は、プログラム電圧を上昇させながらＩＳＰＰ（Increasement Step Pulse Programming；増加型ステップパルスプログラム）方式で行われる。
【００１１】
初期プログラム電圧のレベルは、ノーブルセルのしきい値電圧の平均値で決定するか、またはノーブルセルのしきい値電圧分布の７０％〜８０％に対応する電圧で決定するか、またはノーブルセルのしきい値電圧分布の２０％〜３０％に対応する電圧で決定することができる。
【００１２】
メモリセルのプログラム動作を行う前に、ノーブルセルの消去動作を行う段階をさらに含むことができる。ノーブルセルの消去動作はメモリセルブロックの単位で実施されることができ、ノーブルセルの消去動作を行う時、メモリセルが連結されたワードラインはフローティング状態で設定することが望ましい。
【００１３】
メモリセルのプログラム動作は、２ビットのデータを格納するためにＬＳＢ（Least Signficant Bit）プログラム動作とＭＳＢ（Most Significant Bit）プログラム動作を含むことができる。
【発明の効果】
【００１４】
本発明は、メモリセルのプログラム動作を行う前にメモリセルのプログラム特性を把握し、これを反映させてプログラム動作を行うことにより、メモリセルのしきい値電圧分布を狭めることができる。
【００１５】
また、プログラム動作時に印加されるバイアスのレベルを調節することにより、急激なバイアス変化によるプログラム特性の低下を防止することができ、全体的なプログラム動作時間が増加するのを防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００１７】
図１は、本発明の実施例によるフラッシュメモリ装置の回路図である。
【００１８】
図１を参照すれば、基本的にフラッシュメモリ装置は、メモリセルアレイ110、頁バッファ120、電圧生成部130、ブロック選択部140及び制御部150を含む。
【００１９】
メモリセルアレイ110は複数（多数）のメモリセルブロック(便宜上、一つだけ示される)を含み、メモリセルブロックは複数（多数）のストリングST1〜STkを含む。ストリングST1は直列に連結されたドレインセレクトトランジスタDST、メモリセルCA0〜CAn、ソースセレクトトランジスタSST及びノーブルセル(Novel Cell）NC1を含む。ノーブルセルNC1はソースセレクトトランジスタSST及びメモリセルCA0の間に接続されるか、またはドレインセレクトトランジスタDST及びメモリセルCAnの間に接続されるるか、またはメモリセルの間に接続されることができる。望ましくは、ノーブルセルNC1はソースセレクトトランジスタSST及びメモリセルCA0の間に接続される。
【００２０】
ドレインセレクトトランジスタDSTのドレインはビットラインBL1と連結され、ソースセレクトトランジスタSSTのソースは共通ソースラインCSLと連結される。一方、互いに異なるストリングに含まれたドレインセレクトトランジスタDSTのゲートが連結されてドレインセレクトラインDSLとなり、メモリセル(例えば、CA0〜CK0)のコントロールゲートがそれぞれ連結されてワードラインWL0となり、ソースセレクトトランジスタSSTのゲートが連結されてソースセレクトラインSSLとなる。即ち、互いに異なるストリングに含まれたメモリセルCA0〜CK0が一つのワードラインWL0を共有し、これを頁単位で区分する。ノーブルセルNC1はメモリセルと同一の構造で形成される。ノーブルセルNC1〜NCkのコントロールゲートが互いに連結されてノーブルワードラインNWLとなる。
【００２１】
制御部150はコマンド信号となる命令信号COMに従ってプログラム動作、消去動作及びリード動作のいずれか一つの動作のための動作制御信号を発生させる。また、制御部150は、アドレス信号ADDに従って複数（多数）のメモリセルブロックの一つのメモリセルブロックを選択するためのブロック選択信号BSELiを出力する。
【００２２】
特に、本発明では制御部150にメモリセルのプログラム速度を検出するためのプログラム速度演算部151がさらに含まれる。プログラム速度演算部151の機能と動作は後述する。
【００２３】
電圧生成部130は、制御部150から出力された制御信号に従ってプログラム動作、消去動作及びリード動作のいずれか一つの動作のための電圧を多様なレベルで出力する。
【００２４】
ブロック選択部140(便宜上、一つだけ示される)は、メモリセルアレイ110のメモリセルブロックの数だけ備えられる。ブロック選択部140は、ドレインセレクトラインDSL、ワードラインWL0〜WLn、ノーブルワードラインNWL及びソースセレクトラインSSLにそれぞれ連結されるスイッチング素子を含み、スイッチング素子はブロック選択信号BSELiにより動作する。選択されたメモリセルブロックに対応するブロック選択部140のスイッチング素子は、ブロック選択信号BSELiによりターンオンされ、電圧生成部130で生成された動作電圧をドレインセレクトラインDSL、ワードラインWL0〜WLn、ノーブルワードラインNWL及びソースセレクトラインSSLに伝達する。
【００２５】
頁バッファ120はビットラインBL1と連結され、制御部150によりメモリセルにデータを格納するための動作(例えば、ビットラインプリチャージ)やメモリセルに格納されたデータをリードするための動作(例えば、ビットライン電圧センシング)を行う。
【００２６】
一方、本発明のフラッシュメモリ装置は、プログラム動作時にメモリセルのプログラム速度を測定した後、測定結果に応じてプログラム動作に必要な動作電圧のレベルを調節する。例えば、ノーブルセルNC1〜NCkのプログラム動作をまず実施した後、ノーブルセルNC1〜NCkのプログラム動作後に検出された該ノーブルセルNC1〜NCkのしきい値電圧の変化幅を検出し、その結果値でメモリセルのプログラム速度(例えば、しきい値電圧の変化幅)を判断する。検出されたプログラム速度に応じてメモリセルをプログラムするために印加される動作電圧(例えば、ワードラインに印加されるプログラム電圧)の初期レベルを設定する。さらに具体的に説明すれば、次の通りである。
【００２７】
図２は、本発明の実施例によるフラッシュメモリ素子の動作方法を説明するためのフローチャートである。図３は、本発明の実施例によるプログラム速度の測定方法を説明するためのグラフである。
【００２８】
図１及び図２を参照すれば、プログラム動作を行う前に選択されたメモリセルブロックの消去動作を行う(S210)。消去動作によりメモリセルCA0〜CAn, CK0〜CKn及びノーブルセルNC1〜NCkのしきい値電圧が０Ｖよりも低くなる。消去動作を実施した後には、０Ｖよりも低いセルのしきい値電圧が０Ｖに近くなりながらしきい値電圧の分布幅が狭くなるようにソフトプログラム動作を行うことができる。一般に、プログラム動作は頁単位で行われるが、ソフトプログラム動作は、ワードラインWL0〜WLn及びノーブルワードラインNWLにいずれもソフトプログラム電圧を印加して全てのセルを同時にプログラムする。この時、ソフトプログラム電圧は、通常のプログラム動作で印加されるプログラム電圧よりも低いレベル(例えば、１Ｖ〜1０Ｖ)に印加される。ソフトプログラム電圧を印加してソフトプログラム動作を行えば、しきい値電圧が０Ｖよりも非常に低いメモリセルのしきい値電圧は多く上昇し、しきい値電圧が０Ｖよりも少し低いメモリセルのしきい値電圧は少なく上昇する。その結果、セルのしきい値電圧が０Ｖに近くなりながら分布幅が狭くなる。
【００２９】
次いで、ノーブルセルNC1〜NCkに対するプログラム動作を行う(S220)。ノーブルセルNC1〜NCkのプログラム動作は、一般的なメモリセルのプログラム動作と同一の条件で行われることが望ましい。この時、ノーブルセルNC1〜NCkのプログラム動作は、ノーブルセルNC1〜NCkにデータを格納するためのものではなく、プログラム速度を測定するためのものであるため、全てのノーブルセルNC1〜NCkがプログラムされる。従って、ノーブルセルNC1〜NCkのプログラム動作時に全てのビットラインBL1〜BLkには頁バッファ120により接地電圧が印加される。そして、電圧生成部130からブロック選択部140を介して、ワードラインWL0〜WLnにはメモリセルCA0〜CAn, CK0〜CKnがターンオンされるようにパス電圧が印加され、ドレインセレクトラインDSLには電源電圧が印加され、ソースセレクトラインSSLには接地電圧が印加される。この状態でノーブルワードラインNWLにプログラム電圧が印加されれば、ノーブルセルNC1〜NCkのしきい値電圧が上昇する。ノーブルワードラインNWLに印加されるプログラム電圧は９Ｖ〜３５Ｖと設定することができる。
【００３０】
ノーブルセルNC1〜NCkのプログラム動作を実施した後、ノーブルセルNC1〜NCkのプログラム速度を測定する(S230)。例えば、ノーブルセルNC1〜NCkのプログラム速度は、ノーブルセルNC1〜NCkのしきい値電圧変化幅(上昇幅)で測定することができる。具体的に説明すれば、次の通りである。
【００３１】
図１及び図３を参照すれば、プログラム動作によりノーブルセルNC1〜NCkのしきい値電圧が０Ｖよりも高くなる。即ち、ノーブルセルNC1〜NCkのしきい値電圧が０Ｖよりも高くなる程度にプログラム電圧を高く印加してノーブルセルNC1〜NCkのプログラム動作を行う。次いで、ノーブルセルNC1〜NCkのしきい値電圧分布を測定するために検出動作を行う。検出動作は、リード動作と同一の方式で行うことができ、複数（多数）の比較電圧ＶNO1〜ＶNOnを用いて検出動作を行う。具体的に説明すれば、次の通りである。
【００３２】
比較電圧ＶNO1〜ＶNOnの数は多いほどノーブルセルNC1〜NCkのしきい値電圧分布を細かく検出することができる。しかし、検出動作の時間が増加するようになるため、検出動作の精度と時間を共に考慮して適切な数の比較電圧ＶNO1〜ＶNOnを設定する。検出動作時にビットラインBL0〜BLkが所定のレベル(例えば、Ｖcc)にプリチャージされ、それぞれのラインDSL, WL0〜WLn，SSLにはトランジスタDST，SSTとメモリセルCA0〜CAn, CK0〜CKnをターンオンさせるための電圧が印加される。そして、ノーブルワードラインNWLには第１の比較電圧ＶNO1が印加される。しきい値電圧が第１の比較電圧ＶNO1よりも高いノーブルセルはターンオフされ、低いノーブルセルはターンオンされる。ノーブルセルがターンオンされれば、ビットラインにプリチャージされた電圧が共通ソースラインCSLを通じてディスチャージされる。頁バッファ120は、このようなビットラインBL1〜BLkの電圧変化を検出し、その結果値を制御部150に伝達する。頁バッファ120から伝達された検出結果値は、制御部150内に含まれた臨時格納手段(例えば、レジスタ)に格納される。例えば、それぞれの比較電圧よりもしきい値電圧が高いノーブルセルの個数が検出結果値で格納されることができる。上記方式で比較電圧を比較電圧ＶNOnまで変更しながらノーブルセルNC1〜NCkのしきい値電圧レベルを検出し、その結果値を制御部150内の臨時格納手段に格納する。
【００３３】
検出動作が終了すれば、制御部150のプログラム速度演算部151は、検出結果値に対応するノーブルセルNC1〜NCkのしきい値電圧分布によりメモリセルのプログラム速度を検出し、メモリセルをプログラムする時に最初に印加されるプログラム電圧のレベルを決定する。例えば、検出結果値に応じてノーブルセルNC1〜NCkの平均しきい値電圧を初期に印加されるプログラム電圧(以下、‘初期プログラム電圧’という) で設定することができる。また、ノーブルセルNC1〜NCkのしきい値電圧分布の７０％〜８０％に該当するしきい値電圧を初期プログラム電圧で設定することができ、ノーブルセルNC1〜NCkのしきい値電圧分布の２０％〜３０％に該当するしきい値電圧を初期プログラム電圧で設定することができる。
【００３４】
上記では、ノーブルセルNC1〜NCkのプログラム動作時にプログラム電圧を一回のみ印加する単一パルスプログラム方式で説明したが、ＩＳＰＰ(Increasement Step Pulse Programming；増加型ステップパルスプログラム)方式で行うこともできる。例えば、ノーブルワードラインNWLに９Ｖ〜３５Ｖの範囲内で０．１Ｖ〜３Ｖの範囲の単位でプログラム電圧を上昇させながら定められた回数だけプログラム電圧を印加してノーブルセルNC1〜NCkをプログラムした後、ノーブルセルNC1〜NCkのしきい値電圧分布を検出することができる。このようにノーブルセルNC1〜NCkをＩＳＰＰ方式でプログラムする場合、メモリセルをＩＳＰＰ方式でプログラムする時と同一の電圧条件でノーブルセルNC1〜NCkのプログラム動作条件を設定することが望ましい。
【００３５】
ノーブルセルNC1〜NCkを用いたプログラム速度の検出動作により、プログラム動作の初期プログラム電圧が決定されれば、メモリセルのプログラム動作を行う。この時、プログラム動作が行われてしきい値電圧が０Ｖよりも高くなったノーブルセルNC1〜NCkがメモリセルCA0〜CAnのプログラム動作に影響を与えることがある。従って、メモリセルのプログラム動作を行う前にノーブルセルNC1〜NCkの消去動作を行うことが望ましい(S240)。通常、消去動作はブロック単位でなされるため、ノーブルセルNC1〜NCkの消去動作もブロック単位で行うことができる。一方、メモリセルCA0〜CAn, CK0〜CKnは消去状態であるため、再度消去動作が実施されれば、メモリセルCA0〜CAn, CK0〜CKnのしきい値電圧がよりも低くなる。従って、ノーブルセルNC1〜NCkの消去動作時にワードラインWL0〜WLnをフローティング状態で維持することが望ましい。そのようになれば、消去電圧がメモリセルCA0〜CAn, CK0〜CKのバルク(例えば、Ｐウェル)に印加される時、キャパシタカップリング現象によりワードラインWL0〜WLnの電圧も共に高くなり、メモリセルCA0〜CAn, CK0〜CKの消去動作はほとんど発生しない。
【００３６】
ノーブルセルNC1〜NCkの消去動作を実施した後、メモリセルのプログラム動作を行う(S250)。メモリセルCA0〜CAn, CK0〜CKnのプログラム動作もＩＳＰＰ方式で行うことが望ましい。本発明では、メモリセルをＩＳＰＰ方式でプログラムする時、制御部150のプログラム速度演算部151により決定された初期プログラム電圧が最初に印加される。また、ＬＳＢプログラム動作とＭＳＢプログラム動作を行って一つのメモリセルに２ビットのデータを格納することができる。具体的には、図１において第１のストリングST1のメモリセルCA0はプログラムされるセルであり、第２のストリングST2のメモリセルCK0は、プログラム禁止セル(Program inhibited cell)の場合を例として説明すれば、次の通りである。
【００３７】
ＩＳＰＰ方式のプログラム動作で最初に印加される初期プログラム電圧が決定され、ノーブルセルNC1〜NCkが消去された後に第１のワードラインWL0を共有するメモリセルCA0〜CK0のプログラム動作をＩＳＰＰ方式で行う。プログラムされるメモリセルCA0を含む第１のストリングST1と連結された第１のビットラインBL1には接地電圧を印加し、プログラム禁止セルCK0を含む第２のストリングSTkと連結された第２のビットラインBLkにはプログラム禁止電圧Ｖccを印加する。プログラム禁止電圧Ｖccは後続動作において第２のストリングSTk内のチャネル領域にチャネルブースティングを発生させてチャネル電圧を上昇させるために印加される。より具体的なことは後述する。
【００３８】
次いで、ドレインセレクトラインDSLには電源電圧が印加され、ソースセレクトラインSSLには接地電圧が印加される。そして、残りのワードラインWL1〜WLnにはメモリセルがターンオンされる程度のパス電圧が印加される。この時、パス電圧が印加されれば、キャパシタカップリング現象により第２のストリングSTk内においてチャネル領域の電圧が上昇するチャネルブースティング現象が発生する。その結果、第２のストリングSTk内においてチャネル領域の電圧が上昇し、第２のストリングSTk内のドレインセレクトトランジスタDSTはゲートとソース(またはドレイン)間の電圧差によりターンオフされる。一方、第１のストリングST1内では、第１のビットラインBL1に接地電圧が印加されるため、ドレインセレクトトランジスタDSTが継続してターンオンされ、チャネル領域の電圧は高くならない。
【００３９】
この状態で制御部150に含まれたプログラム速度演算部151により決定された初期プログラム電圧が第１のワードラインWL0に印加される。初期プログラム電圧により第１のストリングST1のメモリセルCA0は、ワードラインWL0とチャネル領域間の高い電圧差によりプログラムされる。即ち、メモリセルCA0のフローティングゲートにFNトンネリングにより電子が注入されてしきい値電圧が上昇する。一方、第２のストリングSTkのプログラム禁止セルCK0は、チャネル領域の電圧がチャネルブースティングにより高くなり、ワードラインWL0とチャネル領域間の電圧差が低いため、プログラムされない。
【００４０】
初期プログラム電圧を印加して第1プログラム動作を実施した後、メモリセルCA0のしきい値電圧が目標電圧まで上昇したかを検出するために第１の検証動作を行う。メモリセルCA0のしきい値電圧が目標電圧まで上昇できない場合、初期プログラム電圧のレベルを上昇させて第２のプログラム動作を行う。そして、再び第２の検証動作を行ってメモリセルCA0のしきい値電圧レベルを検出する。この時、プログラム電圧は３５Ｖ以内で上昇させ、上昇幅は０．１Ｖ〜３Ｖの範囲内で決定することが望ましい。メモリセルCA0のしきい値電圧が目標電圧まで高くなれば、ＩＳＰＰ方式のプログラム動作を終了する。
【００４１】
一つのメモリセルに２ビットのデータを格納する場合、上記で説明したＩＳＰＰ方式のプログラム動作がＬＳＢ（Least Signficant Bit）プログラム動作となり、その後、再びＭＳＢ（Most Significant Bit）プログラム動作を行う。ＭＳＢプログラム動作もＩＳＰＰ方式で行うことができ、制御部150に含まれたプログラム速度演算部151により決定された初期プログラム電圧をＭＳＢプログラム動作の開始電圧に印加することができる。
【００４２】
残りのワードラインを共有するメモリセルのプログラム動作も上記で説明した方式と同様に行う。
【産業上の利用可能性】
【００４３】
本発明の活用例として、フラッシュメモリ装置及び動作方法に適用出来、特に、メモリセルにデータを格納するためのプログラム動作に関連したフラッシュメモリ装置及び動作方法に適用出来る。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例によるフラッシュメモリ装置を説明するための回路図である。
【図２】本発明の実施例によるフラッシュメモリ素子の動作方法を説明するためのフローチャートである。
【図３】本発明の実施例によるプログラム速度の測定方法を説明するためのグラフである。
【符号の説明】
【００４５】
110…メモリセルアレイ
120…頁バッファ
130…電圧生成部
140…ブロック選択部
150…制御部
151…プログラム速度演算部
ADD…アドレス信号
BL0，BL1，BLk…ビットライン
BSELi…ブロック選択信号
CA0，CAn，CK0…メモリセル
COM…命令信号
CSL…共通ソースライン
DSL…ドレインセレクトライン
DST…ドレインセレクトトランジスタ
NC1…ノーブルセル
NWL…ノーブルワードライン
SSL…ソースセレクトライン
SST…ソースセレクトトランジスタ
ST1，ST2，STk…ストリング
Ｖcc…プログラム禁止電圧
ＶNO1，ＶNOn…比較電圧
WL0，WL1…ワードライン
【図１】
2009151912.tif 000003
【図２】
2009151912.tif 000004
【図３】
2009151912.tif 000005