(57)【要約】【課題】いわゆるミラービット（登録商標）型のトランジスタアレイの半導体装置において、素子の占有面積を増大せずに電流駆動能力を増大できる構造を提供すること。【解決手段】半導体基板２１上面に断面が三角形状で、稜線２３ｃが所定方向に伸びる突出部２３を複数平行に形成し、ソース／ドレインを構成する拡散領域２２を、突出部２３と直交する方向に延伸して形成する。突出部及び拡散領域の上部には、酸化物からなるトンネル膜、窒化物からなるトラップ膜、及び酸化物からなるトップ膜を有するゲート絶縁膜２４を形成する。ゲート電極２５は、突出部２３の２つの傾斜面２３ａ、２３ｂの上方に、突出部２３の長手方向に延伸して形成する。これにより、ゲート電極２５をチャネル幅方向に広げることなくゲート面積（チャネル面積）を増加することができ、電流駆動能力を増大できる。【選択図】図１３
2009004691.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に形成され、所定の方向に延伸するとともに所定の間隔をおいて相互に平行に配置された、長手方向に垂直な断面が三角形状の第１の突出部と、
前記半導体基板の上面に形成された不純物領域であって、前記第１の突出部の長手方向と直交する方向に延伸するとともに、前記第１の突出部の長手方向に所定の間隔をおいて相互に平行に配置された複数の拡散領域と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に、前記第１の突出部の稜線をまたいだ２つの傾斜面の一部の上方に伸びて形成されるとともに、前記第１の突出部の長手方向に直線状に伸びて形成されたゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】
前記拡散領域が、直線状に延伸していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
さらに、前記半導体基板の上面に形成され、前記第１の突出部の長手方向と直交する方向に延伸するとともに、所定の間隔をおいて相互に平行に配置された複数の第２の突出部を備え、前記拡散領域が前記第２の突出部の上部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、前記半導体基板側から順に酸化物からなるトンネル膜、窒化物からなるトラップ膜、酸化物からなるトップ膜の三層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極は、隣り合う前記第１の突出部の傾斜面によって形成された谷状の部分によって、隣接するゲート電極と分離されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備えた半導体装置に関し、特に、高い集積度で複数のトランジスタを配列した半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化を目的として、半導体装置を構成するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネル、ゲート絶縁膜、ゲート電極、ソース電極の構造や配置について各種の提案がなされている。ＭＯＳＦＥＴを微細化するためには、ゲート電極（及びチャネル部分）も微細化する必要があるが、これによりトランジスタの電流制御能力（電流駆動能力）の低下や、リーク電流の増大といった短チャンネル効果等の問題が生ずる。
【０００３】
このような問題を起こしにくいトランジスタ構造として、フィン（Ｆｉｎ）型ＦＥＴに関する技術が知られている（例えば特許文献１）。フィン型ＦＥＴは、チャネル部分を凸状部として形成し、そのチャネル部の周囲を覆うようにゲート電極を配置することにより、トランジスタの占有面積（平面上における面積）を微細化しつつゲート電極の面積、すなわちチャネルの面積を増大させて、電流駆動能力の増大、及び短チャンネル効果の防止を図ることができる。特に、電流駆動能力の向上の観点からはチャネル幅を増大するようにフィンを形成することが有効である。
【０００４】
一方、フラッシュメモリの高集積化においては、フラッシュメモリを構成するトランジスタのゲート部分をＭＯＮＯＳ構造とする技術が知られている（例えば非特許文献１）。ＭＯＮＯＳ構造は、トランジスタのゲートからチャンネルまでの部分を、上から順に、Ｍｅｔａｌ（金属又は多結晶シリコン等）層−Ｏｘｉｄｅ（酸化物）層−Ｎｉｔｒｉｄｅ（窒化物）層−Ｏｘｉｄｅ（酸化物）層−Ｓｉｌｉｃｏｎ（シリコン）層からなる積層構造としたものであり、窒化物層のトラップ準位に電荷が蓄積されることにより情報が記録される。ＭＯＮＯＳ構造は、一般的なフローティングゲート構造と異なり、優れた電荷保持特性を有し、制御ゲートとフローティングゲートとの容量結合の減少、隣接ゲート間の容量結合の増大といった微細化に伴う動作不良が発生しないため、フラッシュメモリ用トランジスタの微細化に有利である。
【０００５】
このＭＯＮＯＳ構造をフィン型ＦＥＴに適用したフラッシュメモリに関する技術として非特許文献１の技術がある。図１は非特許文献１に開示されたフラッシュメモリの構造を示す斜視図である。図１において、シリコン基板１０１の表面に凸状のフィン１０３が形成され、そのフィン１０３を覆うように、酸化物−窒化物−酸化物からなるゲート絶縁膜１０４が形成され、そのゲート絶縁膜１０４の上部にゲート電極１０５が形成されている。フィン１０３のゲート電極１０５を挟む部分にソース及びドレインが形成される。トランジスタのチャネルは、ゲート電極１０５に覆われたフィン１０３の表面に形成される。ゲート電極１０５（ワードライン）はフィン１０３と直交する方向、すなわち、トランジスタのチャネル幅方向に形成される。このようなＭＯＮＯＳ構造をフィン型ＦＥＴと組み合わせたフラッシュメモリは、それまでのゲート部分が平坦なフローティングゲート型フラッシュメモリよりもチャネル幅（ゲート幅）が広いため、電流駆動能力に優れ、チャンネルが複数の面でゲート電極に覆われているため、短チャンネル効果が抑制され、ＭＯＮＯＳ構造による電荷保持特性と相俟って微細化に容易に対応することができる。
【０００６】
また、フラッシュメモリにおいてメモリセルの動作を多値化して一つのメモリセルに記録される容量を２ビットとする技術が知られている。このようなメモリセルの多値化を可能とする半導体装置の構造として、ＴｗｉｎＭＯＮＯＳ（登録商標）型のトランジスタアレイ（以下、ＴｗｉｎＭＯＮＯＳ構造とも呼ぶ）や、Ｍｉｒｒｏｒｂｉｔ（登録商標）型トランジスタアレイ（以下、ミラービット構造とも呼ぶ）が知られている（例えば非特許文献２及び非特許文献３）。
【０００７】
図２はＴｗｉｎＭＯＮＯＳ構造を示す俯瞰図（模式図）であり、図３は、ＴｗｉｎＭＯＮＯＳ構造を上側からみた図である。図２に示すように、ＴｗｉｎＭＯＮＯＳ構造を有するフラッシュメモリ装置２００は、ｘ軸方向（チャネル幅方向）に伸びるワードゲート２０６の両側部に２つのコントロールゲート２０５が形成され、コントロールゲート２０５の下部に酸化物−窒化物−酸化物からなるゲート絶縁膜２０４が形成されている。ソース及びドレイン（拡散領域２０２）は、図３において斜線部２０２として示すように、コントロールゲート２０５の側部に形成され、市松模様状に配置されたコンタクト２０７によって上部のビットライン２０９と接続される。トランジスタは、チャネル長方向が図２及び図３においてｙ軸方向となるように形成されている。ＴｗｉｎＭＯＮＯＳ構造は、ビットライン２０９に印加する電圧を変えることでソース及びドレインを入れ替えることができ、２つのコントロールゲート２０５の下のゲート絶縁膜２０４に別個に電荷を蓄積することができる。また、ソース及びドレインを入れ替えて閾値電圧を検出することにより、それぞれのコントロールゲート２０５の下のゲート絶縁膜２０４の電荷蓄積状態を検出することができ、単位セルあたりの記録容量を２ビットとすることができる。
【０００８】
図４は、ミラービット構造を示す斜視図であり、図５はミラービット構造のメモリセルの断面図である。図４及び図５に示すように、ミラービット構造を有するフラッシュメモリ装置は、半導体基板３０１の上部に拡散領域３０２が所定方向に伸びて形成され、この拡散領域３０２の上にゲート絶縁膜３０４を介して、ゲート電極３０５が形成されている。メモリセルを構成するトランジスタの断面は、図５に示すように、拡散領域３０２がソース及びドレインを構成し、ゲート絶縁膜３０４は酸化物、窒化物、酸化物の積層構造からなる。一般的なＮＡＮＤ型トランジスタアレイやＮＯＲ型トランジスタアレイの場合には、ゲート電極（ワードライン）はチャネル幅方向に伸び、ソース及びドレインはトランジスタのチャネル長方向で分断されている。これに対し、ミラービット構造では図４に示すように、ソース及びドレイン（拡散領域３０２；ビットライン）がチャネル幅方向（ｘ軸方向）に直線状に伸び、ゲート電極３０５（ワードライン）がチャネル長方向（ｙ軸方向）に直線状に伸びている。そして、隣接する拡散領域３０２間の印加電圧を変えることで、トランジスタのソース及びドレインを入れ替えて動作させることができる。このため、図５の斜線部に示すように、窒化物膜の拡散領域２０２近傍の部分に別々に電荷を蓄積することができ、所定の読み取り動作によってこれら部分への電化蓄積状態を検出できる。このように、ミラービット構造もＴｗｉｎＭＯＮＯＳ構造と同様に単位セルあたりの記憶容量を２ビットとすることができる。また、拡散領域３０２が直線状に伸びているため、セルごとにコンタクトを形成する必要がなく、ＴｗｉｎＭＯＮＯＳ構造よりも構造が簡素となり高集積化に有利である。
【０００９】
その他、フラッシュメモリの高集積化のための技術として、ゲート絶縁膜の酸化物層の間にシリコンナノクリスタルを分散させる技術が知られている（例えば、非特許文献４）。
【００１０】
この出願の発明に関連すると思われる先行技術文献情報としては次のものがある。
【特許文献１】特開平８−８８２８５号公報
【非特許文献１】Suk-Kang Sung、外８名、“Fully Integrated SONOS Flash Memory Cell Array with BT-FinFET Structure”、Silicon Nanoelectronics Workshop、Kyoto、２００５年
【非特許文献２】Tomoko Ogura、外６名、“Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times”、2003 Symposium on VLSI Circuits Digest of Technical Papers、２００３年
【非特許文献３】Spansion LLC、“SpansionTM Flash Memory with MirrorbitTM Technology”、[online]、２００４年、Spansion LLC、[平成１９年４月６日検索]、インターネット<URL : http://www.spansion.com/technology/mirrorbit/spansion-generic-mirrorbit.pdf>
【非特許文献４】Yi Shi、外３名、“Effects of traps on charge storage characteristics in metal-oxide-semiconductor memory structures based on silicon nanocrystals”、Journal of Applied Physics、１９９８年８月１５日、Volume 84, Number 4、p.2358-2360
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ミラービット構造やＴｗｉｎＭＯＮＯＳ構造を開示する非特許文献２や非特許文献３のトランジスタは、フィン構造を有するものではない。従って、これらの構造の半導体装置を微細化（高集積化）すると、チャネル幅が小さくなって電流駆動能力の低下や、チャネル長が短くなってリーク電流の増加といった短チャンネル効果等の問題が生ずる。そこで、ミラービット構造やＴｗｉｎＭＯＮＯＳ構造でトランジスタにフィン構造を適用することを考える。
【００１２】
ミラービット構造でトランジスタをフィン型とする場合を考える。電流駆動能力の観点からチャネル幅を広げるべく、フィンをその長手方向がチャネル長方向（図４のｙ軸方向）となるように形成する必要がある。図６は、ミラービット構造でトランジスタをフィン型とした場合のゲート電極の断面を示す図である。この場合、図６に示すように、ゲート電極３０５をフィン３０３の周囲を覆うように形成する必要がある。したがって、フィン３０３ごとにゲート電極３０５を分離する必要があり。ゲート電極３０５のピッチは、ゲート電極３０５及びゲート絶縁膜３０４の合計の厚さをａ、フィン３０３の幅をｂ、ゲート電極を分離するための分離幅ｄとすると、ａ×２＋ｂ＋ｄだけの距離が必要となる。これに対し、従来のプレナー型のトランジスタを用いたミラービット構造では、ゲート電極のピッチは、ｂ＋ｄあればよい。したがって、ミラービット構造においてトランジスタをフィン型とすると、ゲート電極及びゲート絶縁膜の分の厚さだけゲート電極のピッチを長くする必要があるため、従来のプレナー型トランジスタでミラービット構造を構成する場合よりもトランジスタの占有面積が大きくなってしまう。
【００１３】
尚、ＴｗｉｎＭＯＮＯＳ型トランジスタアレイにフィン構造を適用する場合には、電流駆動能力向上の観点から、チャネル幅を広げるべくチャネル長方向とフィンの長手方向が一致するようにフィンを形成する必要がある。図２において、フィンはその長手方向がｙ軸方向に延びるように形成されることとなり、フィンごとにコントロールゲート２０５を分離する必要がなく、ミラービット構造にフィン構造を適用する場合のような問題は生じない。しかしながら、ＴｗｉｎＭＯＮＯＳ構造では、隣接するゲート電極間にコンタクトを形成する必要があり、同じ配線幅で比較すると、ミラービット構造よりも占有面積が広くなってしまう。
【００１４】
本発明の目的は、ミラービット型のトランジスタアレイを有する半導体装置において、トランジスタの占有面積を増大せずに、電流駆動能力を向上し、短チャンネル効果を抑制することができる構造を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一観点によれば、半導体基板と、前記半導体基板の上面に形成され、所定の方向に延伸するとともに所定の間隔をおいて相互に平行に配置された、長手方向に垂直な断面が三角形状の第１の突出部と、前記半導体基板の上面に所定の不純物を導入して形成された領域であって、前記第１の突出部の長手方向と直交する方向に延伸するとともに、前記第１の突出部の長手方向に所定の間隔をおいて相互に平行に配置された複数の拡散領域と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に、前記第１の突出部の稜線をまたいだ２つの傾斜面の一部の上方に伸びて形成されるとともに、前記第１の突出部の長手方向に直線状に伸びて形成されたゲート電極とを備えたことを特徴とする半導体装置が提供される。
【００１６】
本発明では、いわゆるミラービット型トランジスタアレイを備える半導体装置において、トランジスタのチャネル部分が、断面が三角形状の第１の突出部の稜線の上方をまたいだ２つの傾斜面の上方に形成される。これにより、従来のプレナー型トランジスタよりもチャネル幅が増大して電流駆動能力が向上し、チャネルが複数の面でゲート電極に覆われて短チャネル効果が抑制される。また、ゲート電極は第１の突出部の傾斜面の上方にのみ形成されているため、チャネル幅方向に増大することはない。これにより、トランジスタの占有面積（平面状における面積）を増大することなく、電流駆動能力を向上し短チャネル効果を抑制することができ、半導体装置のさらなる微細化及び高集積化を達成することができる。
【００１７】
さらに本発明の別の観点によれば、ソース及びドレイン配線となる拡散領域を半導体基板上で直線状に形成した半導体装置が提供される。これにより、拡散領域（ソース、ドレイン配線）の電流輸送方向の距離が短縮し、電気抵抗増加が抑制される。この場合、拡散領域を基板上で直線状に形成する手段として、半導体基板の上面に形成され、前記第１の突出部の長手方向と直交する方向に延伸するとともに所定の間隔をおいて相互に平行に配置された複数の第２の突出部を設け、前記拡散領域を前記第２の突出部の上部に形成することができる。このような構成によれば第２の突出部の上部に沿って拡散領域を直線状に形成することができる。
【００１８】
さらに本発明において、前記ゲート絶縁膜を、前記半導体基板側から順に酸化物からなるトンネル膜、窒化物からなるトラップ膜、酸化物からなるトップ膜の三層構造とすることができる。これにより、１つのトランジスタに複数ビットの情報を格納できる不揮発性半導体記憶装置が得られる。
【００１９】
さらに、本発明において隣接するチャネル同士を、隣接する前記第１の突出部の隣り合う傾斜面によって形成された谷状の部分によって分離するようにしてもよい。これにより、チャネル間が断面三角形状の溝によって分離され、半導体装置を微細化してもチャネル間をより確実に分離することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００２１】
（第１実施形態）
図７は、本発明の第１実施形態に係わる半導体装置を示す上面図である。図１３は、本発明の第１実施形態に係わる半導体装置を示す斜視図である。図１４は、第１実施形態に係わる半導体装置の断面を示し、図７のＥ−Ｅ´線における断面図である。図１５は、第１実施形態に係わる半導体装置の断面を示し、図７のＣ−Ｃ´線における断面図である。図１６は、第１実施形態に係わる半導体装置の断面を示し、図７のＤ−Ｄ´線における断面図である。
【００２２】
図７及び図１３に示すように、本発明の第１実施形態に係わる半導体装置２０は不揮発性半導体記憶装置に関するものであり、シリコン基板上部に形成されたｐウェル（以下、半導体基板と呼ぶ）２１の表面に第１の突出部２３が複数平行に形成されている。この第１の突出部２３は、上面が２つの傾斜面（第１の傾斜面２３ａ及び第２の傾斜面２３ｂ）によって構成され、長手方向に垂直な断面が三角形状である。図１３及び図１５に示すように、第１の突出部は稜線２３ｃを備え、その稜線２３ｃは半導体装置２０のチャネル長方向（ｙ軸方向）に延びる。隣接する第１の突出部２３同士は傾斜面（第１及び第２の傾斜面２３ａ、２３ｂ）によって接続され、隣接する稜線２３ｃの中間の位置に谷の部分が形成されている。第１の傾斜面２３ａ及び第２の傾斜面２３ｂはシリコン（１１１）面からなり、その傾きは一定である。したがって、第１の突出部２３の高さはその幅に比例する。尚、第１の突出部２３の幅は、後述する第１の凸状部２６のピッチによって定まり、製造プロセスにおける最小加工寸法（例えば６５ｎｍ）の２倍程度とすることができる。
【００２３】
ゲート絶縁膜２４は第１の突出部２３が形成された半導体基板２１の上面を一様に覆って形成され、半導体基板側２１から順にトンネル酸化膜（例えば厚さ１０ｎｍ程度の酸化シリコン膜）、窒化物膜（例えば厚さ１０ｎｍ程度のＳｉＮ膜）、酸化物膜（例えば厚さ１０ｎｍ程度の酸化シリコン膜又は酸化アルミニウム膜等）が形成され、いわゆるＯＮＯ構造を有する積層ゲート構造からなる。
【００２４】
図７に示すように、拡散領域２２は第１の突出部２３が形成された半導体基板２１の表面上に、第１の突出部２３の稜線２３ｃと直交する方向（チャネル幅方向；ｘ軸方向）に伸びて形成されている。拡散領域２２の幅及び隣接する拡散領域２２との間隔は、製造プロセスにおける最小加工寸法（例えば６５ｎｍ）程度とすることができる。拡散領域２２は第１の突出部２３の表面に沿って形成されているため、その長手方向（電流の輸送方向；ｘ軸方向）については図１６に示すように、半導体基板２１の上下方向に屈曲している。
【００２５】
ゲート電極２５は、図７に示すように、拡散領域２２の上部を通過して、チャネル長方向（ｙ軸方向）に伸びて形成され、半導体装置２０のワードラインを構成する。図１３、図１５、及び図１６に示すように、ゲート電極２５は、ゲート絶縁膜２４の上に形成されており、拡散領域２２及び半導体基板２１と絶縁されている。ゲート電極２５は、第１の突出部２３の稜線２３ｃ近傍の傾斜面（第１及び第２の傾斜面２３ａ、２３ｂ）の上方に形成されている。図１５及び図１６に示すように、相互に隣接するゲート電極２５は、第１の傾斜面２３ａ及び第２の傾斜面２３ｂによって形成された谷の部分によって分離されている。ゲート電極２５の幅、及び隣接するゲート電極２５との分離されている部分の間隔は、製造プロセスにおける最小加工寸法（例えば６５ｎｍ）と同等とすることができ、ゲート電極２５のピッチは、最小加工寸法の約２倍となる。また、ゲート電極２５の厚さは１００ｎｍ程度とすることができる。ゲート電極２５には、例えば、ｎ型多結晶シリコン、ニッケルシリサイド、窒化タンタル、タングステン等を用いることができる。
【００２６】
第１実施形態に係わる半導体装置２０の第１の稜線に沿って切断した断面は、図１４に示す構造を備える。すなわち、半導体基板２１の表面に一定のピッチをもって拡散領域２２（ビットラインＢＬ１、ビットラインＢＬ２）が形成され、半導体基板２１の上部にＯＮＯ構造のゲート絶縁膜２４が形成されている。さらのその上部に、チャネル長方向にゲート電極２５（ワードラインＷＬ１）が形成されている。図１４の破線で囲った部分に１つのトランジスタＴｒ１１が形成され、これが半導体装置２０の一つのメモリセルを構成する。
【００２７】
次に本実施形態に係わる半導体装置の製造工程を図８〜１２を参照しつつ説明する。図８は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す斜視図であり、半導体基板２１の上面に第１の凸状部２６を形成した直後の様子を示す斜視図である。図９は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、異方性エッチング処理を終了した直後の様子を示す斜視図である。図１０は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、ゲート絶縁膜２４が形成された直後の様子を示す斜視図である。図１１は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、拡散領域２２が形成された直後の様子を示す斜視図である。図１２は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、半導体基板２２の上方に多結晶シリコン膜２９が形成された直後の様子を示す斜視図である。
【００２８】
まず、図８に示す構造を形成するまでの工程について説明する。上面にシリコン（１００）面が露出したシリコン基板の上面にｐ型ウェルを形成し、これを半導体基板２１とする。その後、半導体基板２１の表面にフォトリソグラフィ法によりレジスト膜（図示せず）を形成し、続けて異方性イオンエッチング法等により半導体基板２１を垂直方向にエッチングして、図８に示すように半導体基板２１の表面に＜０−１１＞方向（図中のｙ軸方向）に伸びるストライプ状の凸状部（第１の凸状部２６）を形成する。尚、本明細書において、ゲート電極２５が形成される方向に伸びる断面が矩形状の凸状部を、便宜上“第１の凸状部”と呼ぶ。この第１の凸状部２６は上面が（１００）面からなる。また、第１の凸状部２６の側面は、（０１１）面が露出している。なお、本実施形態はこれに限られず、第１の凸状部２６の方向を、前述の＜０−１１＞方向と９０度異なった＜０１１＞方向としてもよく、この場合第１の凸状部２６の側面は（０−１１）面からなる。
【００２９】
次に、第１の凸状部２６が形成された半導体基板２１に対して、ＫＯＨ（水酸化カリウム）溶液又はＴＭＡＨ（Tetra Methyl Ammonium Hydroxide：水酸化テトラメチルアンモニウム）溶液等の異方性エッチング剤を用いて異方性エッチングを行う。上述の異方性エッチング剤に対して、シリコン単結晶は＜１００＞方向及び＜１１０＞方向のエッチングが早く進み、＜１１１＞方向のエッチングが特に遅くなるため、図９に示すように半導体基板２１の上部に（１１１）面からなる２つの傾斜面が現れ、第１の突出部２３が形成される。尚、本明細書において第１の突出部２３の上面を構成する傾斜面を、便宜上第１の傾斜面２３ａ及び第２の傾斜面２３ｂと呼び、第１の突出部２３の最上部に形成される稜線を稜線２３ｃと呼ぶ。図９に示すように第１の稜線２３ｃは、＜０−１１＞方向に伸びる。なお、凸状部を＜０１１＞方向に形成した場合には稜線２３ｃは＜０１１＞方向に伸びる。
【００３０】
次に、第１の突出部２３が形成された半導体基板２２の上面にゲート絶縁膜２４を一様に形成する。まず、半導体基板２１の上部にトンネル酸化膜（例えば酸化シリコン膜）を形成する。トンネル酸化膜は半導体基板２１の熱酸化やＣＶＤ法等により形成することができる。次に、トンネル酸化膜の上部に窒化物（例えば、窒化シリコン膜等）からなる膜（トラップ層）を形成する。窒化物膜はＣＶＤ法等により形成することができる。さらに、窒化物膜の上部に酸化物（例えば酸化シリコン又は酸化アルミニウム等）からなる膜（トップ層）を形成する。トップ層は、ＣＶＤ法や熱酸化法等により形成することができる。以上の処理により図１０に示すように、半導体基板２１の上面にゲート絶縁膜２４が一様に形成される。
【００３１】
次に、図１１に示す構造を形成するまでの工程について説明する。ゲート絶縁膜２４が形成された半導体基板２４の上方にマスク２８（例えばレジスト膜やシリコン酸化膜、シリコン窒化膜等）を形成する。その後、このマスク２８を平坦化した後、フォトリソグラフィ法等により、拡散領域２２を形成する部分のみマスク２８を除去する。図１１に示すように、マスク２８が除去された部分は第１の突出部２３と直交する方向に伸びて形成される。マスク２８が除去された部分の幅は製造工程における最小加工寸法（例えば６５ｎｍ）と同程度とすることができる。その後、マスク２８が除去された部分について不純物（例えばＡｓ+イオン）をイオン注入法等により注入することにより、半導体基板２１の上面にｎ型半導体領域からなる拡散領域２２が形成される。この際、適宜熱処理を行ってもよい。尚、上述の例ではゲート絶縁膜２４を形成後に拡散領域２２を形成する例を示したが、本実施形態はこれに限られず、拡散領域２２を先に形成した後、ゲート絶縁膜２４を形成してもよい。
【００３２】
次に、図１２から図１３に示す構造を形成するまでの工程について説明する。上述の工程で拡散領域２２を形成した後、マスク２８を除去する。その後、半導体基板２１の上方にＣＶＤ法等により多結晶シリコン膜２９を一様に形成し、これにイオン注入法により不純物（例えばＡｓ+イオン）を注入することにより、ゲート電極２５となるべきｎ型多結晶シリコン膜２９を形成する。これにより図１２に示す構造物が形成される。
【００３３】
次に、多結晶シリコン膜２９を平坦化した後、フォトリソグラフィ法及び異方性イオンエッチング法等により、ゲート電極２５が形成されるべき部分を残して、ｎ型多結晶シリコン膜２９を垂直方向にエッチングする。これにより、図１３に示すように、第１の突出部２３の稜線２３ｃ近傍の第１及び第２の傾斜面２３ａ、２３ｂの上方にゲート電極２５が形成される。その後、特に図示しないが、層間絶縁膜、コンタクト及び配線層等を形成して、第１実施形態に係わる半導体装置２０が完成する。
【００３４】
図１７は、本発明の実施形態に係わる半導体装置の等価回路を示す図である。図中、ＷＬはワードラインを表しゲート電極２５がこれに対応する。また、ＢＬはビットラインを表し拡散領域２２がこれに対応する。図１７に示すように、半導体装置２０のメモリセルを構成するトランジスタＴｒ１１は、ゲートがワードラインＷＬ１に接続され、ソース及びドレインはビットラインＢＬ１、及びビットラインＢＬ２と接続されている。トランジスタＴｒ１１は、ビットラインＢＬ１及びビットラインＢＬ２の電圧を入れ替えることでソース及びドレインを入れ替えて動作することができる。
【００３５】
本実施形態に係わる半導体装置の動作について、図１４及び図１７に示すトランジスタＴｒ１１のメモリセルを例に説明する。まず、情報の書き込みを行う場合には、ワードラインＷＬ１に所定の書き込み電圧を印加した状態でビットラインＢＬ１を接地し、ビットラインＢＬ２に所定の電圧を印加する。これにより、ビットラインＢＬ２の近傍にホットエレクトロンが生成し、ゲート絶縁膜２４のトンネル酸化膜を通過してビットラインＢＬ２近傍の窒化膜中に電子がトラップされ、情報が書き込まれる。また、ワードラインＷＬ１に書き込み電圧を印加した状態でビットラインＢＬ２を接地し、ビットラインＢＬ１に所定の電圧を印加すれば、ビットラインＢＬ１近傍の窒化膜中に電子がトラップされ、情報が書き込まれる。
【００３６】
次に読み取り動作は、ワードラインＷＬ１に所定の読み取り電圧を印加するとともに、ビットラインＢＬ１を接地し、ビットラインＢＬ２に所定の正電圧を印加する（ＢＬ１をソース、ＢＬ２をドレインとする）。このとき、トランジスタＴｒ１１のチャネルを流れる電流量は、ビットラインＢＬ１近傍（ソース側）の窒化膜中の電荷によって大きく影響され、ビットラインＢＬ２側（ドレイン側）の電荷蓄積状態による影響は僅かである。したがって、トランジスタＴｒ１１が導通する場合には、ビットラインＢＬ１（ソース側）近傍の窒化膜中に所定量の電荷が蓄積されていないことが検出され、トランジスタＴｒ１１が導通しない場合には、ビットラインＢＬ１近傍（ソース側）の窒化膜中に所定量の電荷が蓄積されていることが検出される。また、ワードラインＷＬ１に所定の読み取り電圧を印加した状態でビットラインＢＬ２を接地し、ビットラインＢＬ１に所定の正電圧を印加して（ＢＬ２をソース、ＢＬ１をドレインとして）トランジスタＴｒ１１の導通を検出することによりビットラインＢＬ２近傍（ソース側）の窒化膜中に所定量の電荷が蓄積されているか否かが検出される。
【００３７】
消去動作は、ビットラインＢＬ１をオープンとした状態で、ワードラインＷＬ１とビットラインＢＬ２との間に消去電圧を印加することにより、チャンネル領域中のビットラインＢＬ２近傍にホットホールが生成し、このホットホールを窒化物膜中に注入することにより窒化物中の電荷が中和され、情報が消去される。ビットラインＢＬ１近傍の窒化物中にトラップされた電荷の消去は、ビットラインＢＬ２をオープンとした状態で、ワードラインＷＬ１とビットラインＢＬ１との間に消去電圧を印加することにより消去される。
【００３８】
図１８（ａ）は本発明の実施形態に係わる半導体装置のゲート（チャネル）部分の断面図であり、図１８（ｂ）はフィンの断面が矩形状である比較例のゲート（チャネル）部分の断面図である。
【００３９】
本実施形態の半導体装置２０では、図１８（ａ）に示すように、その稜線２３ｃがチャネル長方向に伸び、断面が三角形状の第１の突出部２３を設け、この稜線２３ｃ近傍の傾斜面２３ａ、２３ｂの上方にゲート電極２５を形成している。これにより、同じ最小加工寸法で作製した半導体装置で比較すると、従来のプレナー型のトランジスタを用いる場合よりもチャネル幅が広がり、電流駆動能力が向上する。また、各傾斜面のチャネルが上方からだけでなく互いに側方からもゲート電極で制御されるため、短チャネル効果が抑制される。さらに、第１の突出部２３の断面が三角形状であるため、図１８（ｂ）に示すような断面が矩形状のフィン型トランジスタを用いる場合と比較して、ゲート電極２５のピッチを狭くすることができ、メモリセルの占有面積（平面状を占める面積）を小さくすることができる。
【００４０】
（第２実施形態）
本発明の第２実施形態に係わる半導体装置は不揮発性半導体記憶装置に関するものであり、拡散領域を半導体基板の上下方向へ屈曲させずに直線状に延伸して形成したことを特徴とする。以下、図１９〜図２５を参照しつつ本実施形態に係わる半導体装置について説明する。
【００４１】
図１９は、本発明の第２実施形態に係わる半導体装置を示す上面図である。図２３は、本発明の第２実施形態に係わる半導体装置を示す斜視図である。図２４は、第２実施形態に係わる半導体装置の断面を示し、図１９のＦ−Ｆ´線における断面図である。図２５は、第２実施形態に係わる半導体装置の断面を示し、図１９のＨ−Ｈ´線における断面図である。尚、上記各図において、ｘ軸方向はメモリセルを構成するトランジスタのチャネル幅方向と一致し、ｙ軸方向はトランジスタのチャネル長方向と一致し、ｚ軸は半導体基板の上下方向と一致する。
【００４２】
第２実施形態に係わる半導体装置３０も不揮発性半導体記憶装置に関するものであり、図１９及び図２３に示すように、半導体基板３１の上面に拡散領域３２がチャネル幅方向（ｘ軸方向）に伸びて形成され、ゲート電極３５は、拡散領域３２の上方をまたいでチャネル長方向（ｙ軸方向）に伸びて形成されている。
【００４３】
第２実施形態の半導体基板３１の上面には、チャネル長方向（ｙ軸方向）に伸びて形成された第１の突出部３３と、チャネル幅方向（ｘ軸方向）に伸びて形成された第２の突出部３７が形成されている。本実施形態の半導体基板３１はシリコン単結晶からなり、その上部は（１００）面と概略平行である。第１の突出部３３は、半導体基板３１上に、シリコン＜０−１１＞方向又は、シリコン＜０１１＞方向に伸び、第２の突出部３７は第１の突出部と直交する方向に伸びている。図２３に示すように、第１の突出部３３は上面が第１及び第２の傾斜面３３ａ及び３３ｂによって構成され、長手方向と垂直な断面は三角形状である。また、傾斜面３３ａ及び３３ｂによって形成される第１の稜線３３ｃは、チャネル長方向（ｙ軸方向）に伸びる。図１９及び図２４に示すように、第２の突出部３７はその上面が第３の傾斜面３７ａ及び第４の傾斜面３７ｂによって形成され、その稜線（便宜上、第２の稜線という。）３７ｃはチャネル幅方向（ｘ軸方向）に伸びる。傾斜面３３ａ、３３ｂ、３７ａ及び３７ｂはシリコン（１１１）面からなる。
【００４４】
拡散領域３２は、半導体基板３１の上面に第２の稜線３７ｃの近傍にその稜線方向（例えば＜０１１＞方向）に沿って形成されている。図２３に示すように、拡散領域３２は第２の稜線３７ｃから所定の深さまでにわたって形成され、稜線３７ｃ方向に伸びて形成されている。図１９のＨ−Ｈ´線における断面は、図２５に示す構造となっており、この図２５に示すように、本実施形態の拡散領域３２は、第１実施形態の拡散領域２２とは異なり、ｚ軸方向に屈曲することなく直線状に形成されている。これにより、ソース及びドレイン配線を兼ねる拡散領域３２の電流輸送方向の長さが短くなり、配線部分の電気抵抗が低減される。
【００４５】
ゲート絶縁膜３４は、拡散領域３２を含む半導体基板３１の上に一様に形成されている。ゲート絶縁膜３４の膜厚、材質等の構成は第１の実施形態のゲート絶縁膜２４と同様のものを用いることができる。
【００４６】
ゲート電極３５は、図１９及び図２４に示すように、ゲート絶縁膜３４の上に形成される。図２３に示すように、ゲート電極３５は第１の突出部３３の稜線３３ｃ近傍の傾斜面３３ａ、３３ｂの上方に、第１の稜線３３ｃ方向に伸びて形成されている。隣接するゲート電極３５同士は、第２の突出部３７と交差する部分を除き、第１の傾斜面及び第２の傾斜面によって形成される谷の部分によって分離されている。ゲート電極３５の幅方向の中央の位置（図１９のＧ−Ｇ´線）の断面は、図１４と同様である。また、ゲート電極３５の幅方向の中央から少し外れた位置（図１９のＦ−Ｆ´線）の断面は図２４に示すとおりであり、ゲート電極３５はゲート絶縁膜３４の上に形成され、拡散領域３２の上方を通過するように形成されている。
【００４７】
次に、本実施形態の半導体装置３０の製造方法について説明する。図２０〜図２２は、本実施形態の半導体装置３０の製造途中の構造物を示す図である。図中、ｘ軸はトランジスタのチャンネル幅方向を、ｙ軸はトランジスタのチャンネル長方向を、ｚ軸は半導体基板３１の上下方向をそれぞれ示す。まず、図２０に示す構造物を形成するまでの工程について説明する。上面にシリコン（１００）面が露出したシリコン基板にｐ型ウェルを形成し、これを半導体基板３１とする。その後、半導体基板３１の上にフォトリソグラフィ法により矩形の開口部が市松模様状に設けられたレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして異方性イオンエッチング法等により半導体基板３１をエッチングする。その後、レジスト膜を除去する。これにより、図２０に示すように半導体基板３１の表面に凹部が市松模様状に配置された凹凸が形成される。この凹凸の上面は（１００）面によって形成され、凸状部（及び凹部）の側面は、（０１１）面及び（０−１１）面が露出している。図２０に示す構造物において、表面の凸状部のうち、破線３６ａで囲われたｙ軸方向に伸びる部分を、便宜上第１の凸状部３６ａと呼び、破線３６ｂで囲われたｘ軸方向に延びる部分を、便宜上第２の凸状部３６ｂと呼ぶ。
【００４８】
次に、図２１に示す構造物を形成するまでの工程について説明する。図２０に示す構造物を、ＫＯＨ（水酸化カリウム）又はＴＭＡＨ（Tetra Methyl Ammonium Hydroxide：水酸化テトラメチルアンモニウム）等の異方性エッチング剤を用いて異方性エッチングする。上述の異方性エッチング剤に対して＜１００＞方向及び＜１１０＞方向のエッチングは早く進み、＜１１１＞方向のエッチングは特に遅くなるため、図２１に示すように半導体基板３１の上部に（１１１）面からなる傾斜面を有する凹凸が形成される。この工程によって、稜線３３ｃが＜０−１１＞方向に直線状に伸びる第１の突出部３３と、稜線３７ｃが＜０１１＞方向（第１の突出部の稜線と直交する方向）に直線状に伸びる第２の突出部３７とが形成される。
【００４９】
次に、図２２に示す構造物を形成するまでの工程について説明する。図２１に示す構造物の上面にゲート絶縁膜３４を一様に形成する。ゲート絶縁膜３４は、例えば基板側から、酸化物（ＳｉＯ等）、窒化物（ＳｉＮ等）、酸化物（ＳｉＯ等）をＣＶＤ法や熱酸化法などにより順に形成することにより作製される。
【００５０】
次に、ゲート絶縁膜３４の上部にマスク３８を一様に形成する。このマスク３８をフォトリソグラフ法などにより加工して、図２２に示すように第２の稜線３７ｃ付近の部分を除去したマスク３８のパターンを形成する。その後、イオン注入法により半導体基板３１の第２の稜線付近の表面に不純物（例えばＡｓ+）を注入し、拡散領域３２を形成する。以上の工程により図２２の構造物が形成される。なお、上述の例では、ゲート絶縁膜３４の形成後にイオン注入を行って拡散領域３２を形成していたが、先に拡散領域３２を形成し、その後ゲート絶縁膜３４を形成してもよい。
【００５１】
次に、図２２の構造物からマスク３８を除去し、ゲート絶縁膜３４の上に多結晶シリコン膜２９を形成する。この多結晶シリコン膜に対してイオン注入を行ってｎ型多結晶シリコンとする。次に、このｎ型多結晶シリコン膜２９に、第１の突出部３３方向（ｙ軸方向）に伸びる縞状のマスク（図示せず）を形成する。その後、ｎ型多結晶シリコン膜２９を異方性イオンエッチング等により垂直方向にエッチングし、第１の稜線３３ｃ近傍の上方に伸びた部分を残して他の部分を除去することにより、ゲート電極３５が形成される。その後マスクを除去することにより、図２３に示す構造物が完成する。その後、特に図示しないが、層間絶縁膜、コンタクト及び配線層等を形成し半導体装置３０が完成する。
【００５２】
本実施形態に係わる半導体装置３０の等価回路及び読み出し並びに書き込み動作は第１実施形態に係わる半導体装置２０と同様である。
【００５３】
本実施形態の半導体装置３０によれば、傾斜面３３ａ及び３３ｂを有する第１の突出部３３が形成され、その稜線３３ｃ近傍の傾斜面の上方にゲート電極３５が形成されているため、従来のプレナー型のトランジスタと比較してチャネル幅が広がり電流駆動能力を向上することができる。また、各傾斜面のチャネルが上方からだけでなく互いに側方からもゲート電極で制御されるため、短チャネル効果が抑制される。
【００５４】
さらに、半導体基板３１の上部に形成され、その稜線３７ｃが直線状に伸びるとともに、第１の突出部３３と直交する方向に配置された第２の突出部３７が設けられている。そして、拡散領域３２が第２の突出部３７の稜線３７ｃ付近の上部に形成されているため、拡散領域３２が直線状に形成される。半導体装置３０において、拡散領域３２は、ソース及びドレイン配線を兼ねるため、図１６に示す上下方向に屈曲した第１実施形態の拡散領域２２と比較して電流輸送方向の長さが短くなる。したがって、本実施形態の半導体装置３０は、第１実施形態に係わる半導体装置と比較してソース及びドレイン配線での電気抵抗増大が抑制される。
【００５５】
（第３実施形態）
本発明の第３実施形態は、ソース及びドレイン配線を構成する拡散領域を直線状に形成するとともに、拡散領域が形成された突出部にくびれが形成されていることを特徴とする。
【００５６】
図２６は、本発明の第３実施形態に係わる半導体装置を示す上面図である。図３２は、本発明の第３実施形態に係わる半導体装置を示す斜視図である。図２７〜図３１は本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す斜視図である。図３２は本発明の第３実施形態に係わる半導体装置の一部を示す斜視図である。上記の各図において、ｘ軸は形成されるべきトランジスタのチャネル幅方向及びビットライン方向と一致し、ｙ軸は形成されるべきトランジスタのチャネル長方向及びワードライン方向と一致し、ｚ軸は半導体基板の上下方向に一致する。
【００５７】
本実施形態に係わる半導体装置４０を上面からみた様子は、図２６に示すようにソース及びドレイン線（ビットライン）を構成する拡散領域４２がｘ軸方向に伸びて形成され、ゲート電極４５（ワードライン）がｙ軸方向に伸びて形成されている。図３２に示すように、半導体基板４１の表面には、ｙ軸方向に伸びる第１の突出部４３と、ｘ軸方向に伸びる第２の突出部４７が形成されている。第１の突出部４３の上面は、第２実施形態と同様に２つの傾斜面４３ａ、４３ｂで形成され、最上部に稜線４３ｃがｙ軸方向に伸びる。第２の突出部４７はその上部に平坦部４７ｆが形成されており、第２の突出部４７の側部には内側に切れ込んだくびれ部分が形成されている。
【００５８】
拡散領域４２は、図３２に示すように、第２の突出部４７の上部の平坦部４７ｆからくびれ部分にかけて形成される。拡散領域４２の幅方向の中央の位置（図２６のＪ−Ｊ´線）での断面は、図２５と同様であり、拡散領域４２は直線状に形成されている。ここで、半導体基板４１は図２５の半導体基板３１に対応し、拡散領域４２は図２５の拡散領域３２に対応し、ゲート絶縁膜４４は図２５のゲート絶縁膜３４に対応し、ゲート電極４５は図２５のゲート電極３５に対応している。ゲート絶縁膜４４は、図３２に示すように、第２の突出部４７のくびれ部分を含め、半導体基板４１の表面上を一様に覆って形成される。ゲート絶縁膜４４は、第１実施形態と同様に、半導体基板４１の上方に基板側から順に酸化物膜、窒化物膜、酸化物膜の積層物として形成され、その材質、膜厚も第１実施形態のゲート絶縁膜２４と同様である。
【００５９】
ゲート電極４５は、図３２に示すように、第１の突出部４３の稜線４３ｃ付近の傾斜面の上方に、ｙ軸方向に伸びて形成されている。隣接するゲート電極間は、第２実施形態と同様に傾斜面によって形成される谷の部分によって分離されている。
【００６０】
次に、本実施形態に係わる半導体装置４０の製造工程について説明する。まず、図２７に示す構造物を形成するまでの工程について説明する。上面にシリコン（１００）面が露出したシリコン基板の上面にｐ型ウェルを形成し、これを半導体基板４１とする。その後、半導体基板４１の表面に例えばシリコン酸化膜あるいはシリコン窒化膜等を形成し、続けてフォトリソグラフィ法、異方性イオンエッチング法等により、＜０１１＞方向（図中のｘ軸方向）に伸びるストライプ状の第１のマスク４８ａを形成する。次に、第１のマスク４８ａが形成された半導体基板４１に対して、例えばシリコン酸化膜、シリコン窒化膜、又はレジスト膜等を一様に形成し、続けてフォトリソグラフィ法及び異方性イオンエッチング法等により、＜０−１１＞方向（図中のｙ軸方向）に伸びるストライプ状の第２のマスク（図示せず）を形成する。そして、第１のマスク４８ａ及び第２のマスクをマスクとして、異方性イオンエッチング法により半導体基板４１を垂直方向にエッチングする。その後、第２のマスクを選択的に除去することにより、図２７に示す構造物を得る。
【００６１】
次に、図２８に示す構造物を形成するまでの工程について説明する。図２７に示す構造物に対して第１のマスク４８ａをマスクとして、半導体基板４１をＫＯＨ水溶液又はＴＭＡＨ等の異方性エッチング剤を用いて、異方性エッチングを行う。これにより、図２８に示すように、シリコン（１１１）面からなる表面構造が形成される。第１の凸状部４６ａにはマスクが形成されていないため、第１の凸状部４６ａの上面の（１００）面はエッチングにより消失し、第１の突出部４３にはくびれ部分は形成されない。一方、第２の凸状部４６ｂの上面はマスク４８に覆われているため（１００）面のエッチングが進まず、第２の突出部４７の平坦部４７ｆとして残る。第２の突出部４７の側部は、エッチングの進行に伴って２つの（１１１）面が現れ、図２８に示すようなくびれ部分が形成される。以上の処理によって、図２８に示すような構造物が形成される。
【００６２】
次に、図２９、図３０に示す構造物を形成するまでの工程について説明する。図２８に示す構造物の上部に第３のマスク４８ｂを一様に形成し、図２９に示す構造物を得る。第３のマスク４８ｂには、例えばＣＶＤ法によるシリコン酸化膜あるいはシリコン窒化膜等を用いることができる。次に、エッチバック法又はＣＭＰ法等により第３のマスク４８ｂの上部を除去して、半導体基板４１の上方に第１のマスク４８ａを露出させる。その後、第１のマスク４８ａを選択的に除去することにより第２の突出部４７の平坦部４７ｆを露出させる。この平坦部４７ｆにイオン注入法により不純物を注入することによりｎ型半導体の拡散領域４２を形成する。以上の工程により、図３０に示す構造物が完成する。
【００６３】
次に、図３１及び図３２に示す構造物を形成するまでの工程について説明する。拡散領域４２が形成された半導体基板４１から第３のマスク４８ｂを除去する。その後、熱酸化法及びＣＶＤ法等により、酸化物膜（例えばシリコン酸化物からなるトンネル膜）、窒化物膜（例えばシリコン窒化膜等によるトラップ膜）、酸化物膜（例えばシリコン酸化物膜からなるトップ膜）の三層構造のゲート絶縁膜４４を形成し、図３１に示す構造物が完成する。
【００６４】
次に、半導体基板４１の上方にシリコン多結晶膜を一様に形成し、イオン注入法により不純物を注入してこれをｎ型多結晶シリコンとする。このｎ型多結晶シリコンをフォトリソグラフ法及び異方性イオンエッチング法によりエッチングし、第１の突出部４３の稜線４３ｃ近傍の傾斜面４３ａ及び４３ｂの上方を残して除去する。これにより、ゲート電極４５が形成され、図３２に示す構造物が完成する。その後、特に図示しないが、層間絶縁膜、コンタクト及び配線層等を形成して本実施形態に係わる半導体装置４０が完成する。
【００６５】
なお、本実施形態の半導体装置４０の等価回路、及び動作は第１実施形態に係わる半導体装置と同様である。
【００６６】
以上のように第３実施形態の半導体装置４０によれば、傾斜面４３ａ及び４３ｂを有する第１の突出部４３が形成され、その稜線４３ｃ近傍の傾斜面の上方にゲート電極４５が形成されているため、従来のプレナー型のトランジスタと比較してチャネル幅が広がり電流駆動能力を向上することができる。また、各傾斜面のチャネルが上方からだけでなく互いに側方からもゲート電極で制御されるため、短チャネル効果が抑制される。
【００６７】
さらに、半導体基板４１の上部に形成され、その平坦部４７ｆが直線状に伸びるとともに、第１の突出部４３と直交する方向に配置された第２の突出部４７が設けられている。そして、拡散領域４２が第２の突出部４７の平坦部４７ｆ付近の上部に形成されているため、拡散領域４２が直線状に形成される。半導体装置４０において、拡散領域４２は、ソース及びドレイン配線を兼ねるため、図１６に示す上下方向に屈曲した第１実施形態の拡散領域２２と比較して電流輸送方向の長さが短くなる。したがって、本実施形態の半導体装置４０は、第１実施形態に係わる半導体装置と比較してソース及びドレイン配線での電気抵抗増大が抑制される。
【００６８】
また、本実施形態の半導体装置４０は、第２の突出部４７の上部に平坦部が形成されるとともに、その側部にくびれ部が形成されている。これにより、実効チャネル長が長くなり、短チャネル効果が抑制されるといった効果を奏する。
【００６９】
（第４実施形態）
以下、図３３〜図３８を参照しつつ本発明の第４実施形態について説明する。図３４〜図３７は、本実施形態に係わる半導体装置の製造途中の様子を示す斜視図である。図３８は本実施形態の半導体装置の一部を示す斜視図である。尚、図３３のＫ−Ｋ´線における断面は図２５と同様である。
【００７０】
図３３及び図３８に示すように、本発明の第４実施形態の半導体装置５０は、第３実施形態の半導体装置４０と概略同様であるが、半導体基板４１の表面の一部分に絶縁膜を形成し、その上にゲート絶縁膜４４及びゲート電極４５を形成している点で相違する。以下、第３実施形態と同一の構成部分については同一の符号を付して説明を省略する。
【００７１】
本実施形態の半導体基板４１の上面には、第３実施形態と同様に、ｙ軸方向に伸びる第１の突出部４３と、ｘ軸方向に伸び、くびれ部分を有する第２の突出部４７とを備える。
図示の例では、第１の突出部４３の稜線４３ｃの高さと第２の突出部４７の上部の平坦部４７ｆの高さは略同一に形成されている。なお、本実施形態において、第１の突出部４３と第２の突出部４７の上部の平坦部４７ｆの高さの関係はこれに限られず、ＫＯＨ水溶液などによる異方性エッチングの処理条件（例えばエッチング時間）の調整によりシリコン＜１１１＞方向のエッチング量を変化させる、第２の突出部４７の上部の平坦部４７ｆが露出した半導体基板４１に対して第３のマスク４８ｂをマスクとして異方性イオンエッチングを行う、などの方法によって適宜調整することができる。第２の突出部４７のくびれ部分には、第３のマスク４８ｂが埋め込まれている。また、第１及び第２の突出部の上面を構成する傾斜面４３ａ、４３ｂ、４７ａ、４７ｂによって形成された谷の一部も第３のマスク４８ｂによって埋められている。このように本実施形態では、ゲート電極４５が形成される傾斜面４３ａ及び４３ｂの稜線４３ｃ付近の一部と、第２の突出部４７の上部の平坦部４７ｆを除き、半導体基板４１の表面が第３のマスク４８ｂによって覆われ、その第３のマスク４８ｂの上にゲート絶縁膜４４が形成されている。
【００７２】
ゲート絶縁膜４４は、半導体基板４１及び第３のマスク４８ｂの上部を覆って形成されている。ゲート絶縁膜４４は下方から順に酸化物膜、窒化物膜及び酸化物膜が形成された積層構造であり、その材質及び製法は第１実施形態のゲート絶縁膜２４と同様である（図１４参照）。ゲート電極４５は、第１の突出部４３の稜線４３ｃ付近の傾斜面４３ａ及び４３ｂの上方、すなわち第１の突出部４３のうち、第３のマスク４８ｂで覆われていない部分の上方に形成される。
【００７３】
次に、本実施形態に係わる半導体装置５０の製造工程について説明する。尚、半導体装置５０の製造工程は、シリコン基板にイオン注入を行って図３０に示す拡散領域４２が形成された構造物を形成するところまでは第３実施形態と同様であるため、そこまでの工程についての説明は省略する。先ず、図３５に示す構造物を形成するまでの工程について説明する。第３実施形態と同様の工程により図３０に示す構造物を形成し、その構造物の上方に、第４のマスク４８ｃを一様に形成する（図３４）。尚、第４のマスク４８ｃには、例えばＣＶＤ法によるシリコン酸化膜あるいはシリコン窒化膜等を用いることができる。その後、第４のマスク４８ｃの表面をエッチバック法又はＣＭＰ法によって処理して、第４のマスク４８ｃの上部を除去し、図３５に示すように第３のマスク４８ｂを半導体基板４１の表面に露出させる。
【００７４】
次に、図３６及び図３７に示す構造物を形成するまでの工程について説明する。第３のマスク４８ｂが露出した半導体基板４１に対して、第４のマスク４８ｃをマスクとして異方性イオンエッチングをおこない、トランジスタのチャネルとなるべき稜線４３ｃ付近の傾斜面４３ａ及び４３ｂの一部を露出させ、図３６に示す構造物が完成する。次に、第４のマスク４８ｃのみを選択的に除去して、第２の突出部４７の平坦部４７ｆを表面に露出させる。続いて半導体基板４１の上面にトンネル膜、トラップ膜及びトップ膜を積層してゲート絶縁膜４４を形成する。以上の工程により図３７に示す構造物が完成する。
【００７５】
次に、図３８に示す構造物を形成するまでの工程について説明する。図３７に示した構造物の上部にＣＶＤ法等により多結晶シリコン膜（図示せず）を形成し、イオン注入法等によりｎ型多結晶シリコンを形成する。その後、このｎ型多結晶シリコン膜をフォトリソグラフィ法、異方性イオンエッチング法等により、ゲート電極４５となるべき部分を除いて除去する。これにより、図３８に示すように、第１の稜線４３ｃ方向に伸びるゲート電極４５が半導体基板４１の上方に形成される。その後、特に図示しないが、適宜層間絶縁膜、コンタクト、配線層等を形成して本実施形態に係わる半導体装置５０が完成する。
【００７６】
尚、半導体装置５０の等価回路及び動作は第１実施形態の半導体装置２０と同様であり、その説明は省略する。
【００７７】
以上のように第４実施形態の半導体装置５０によれば、傾斜面４３ａ及び４３ｂを有する第１の突出部４３が形成され、その稜線４３ｃ近傍の傾斜面の上方にゲート電極４５が形成されているため、従来のプレナー型のトランジスタと比較してチャネル幅が広がり電流駆動能力を向上することができる。また、各傾斜面のチャネルが上方からだけでなく互いに側方からもゲート電極で制御されるため、短チャネル効果が抑制される。
【００７８】
さらに、半導体基板４１の上部に形成され、その平坦部４７ｆが直線状に伸びるとともに、第１の突出部４３と直交する方向に配置された第２の突出部４７が設けられている。そして、拡散領域４２が第２の突出部４７の平坦部４７ｆ付近の上部に形成されているため、拡散領域４２が直線状に形成される。半導体装置５０において、拡散領域４２は、ソース及びドレイン配線を兼ねるため、図１６に示す上下方向に屈曲した第１実施形態の拡散領域２２と比較して電流輸送方向の長さが短くなる。したがって、本実施形態の半導体装置５０は、第１実施形態に係わる半導体装置と比較してソース及びドレイン配線での電気抵抗増大が抑制される。
【００７９】
また、本実施形態の半導体装置５０は、第２の突出部４７の上部に平坦部が形成されるとともに、その側部にくびれ部が形成されている。これにより、実効チャネル長が長くなり、短チャネル効果が抑制されるといった効果を奏する。
【００８０】
同時に、本実施形態の半導体装置５０は、第２の突出部４７のくびれ部分に第３のマスク４８ｂが埋め込まれている。これにより、ゲート電極４５と拡散領域４２との間の、くびれ部分での容量が低減されるといった効果を奏する。
【００８１】
さらに、本実施形態の半導体装置５０は、第１の突出部４３を第３のマスク４８ｂで埋め込んだ後、トランジスタのチャネルとなるべき稜線４３ｃ付近の傾斜面４３ａ及び４３ｂの一部を、エッチングにより露出させる。ここで、露出幅をゲート幅よりも小さくすれば、チャネル幅をゲート電極４５と第１の突出部４３の位置合わせ・露光幅・エッチング幅の精度ではなく、第３のマスク４８ｂでの埋め込み・エッチング深さの精度で実現できる。なお、突出部の埋め込みとエッチングによる露出は、第１実施形態及び第２実施形態においても、突出部形成後に適宜適用可能である。
【００８２】
（その他の実施形態）
上記各実施形態において、半導体基板はシリコン（１００）面がその表面を構成する例に基づいて説明したが、上記の半導体基板に代えてその表面がシリコン（０１１）面からなるもの用いることができる。この場合、異方性エッチングを行う前の凸状部及び凹部の上面を（１１０）面とし、側面が（００１）面及び（１−１０）面からなる格子状凸状部としても本発明の第同様の構造が得られる。この凸状部をそなえる半導体基板において、第１の突出部の稜線及びトランジスタのチャネル長方向を＜−１１０＞方向またはこれと９０°異なる＜００１＞方向に形成してもよい。
【００８３】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００８４】
（付記１）  半導体基板と、前記半導体基板の上面に形成され、所定の方向に延伸するとともに所定の間隔をおいて相互に平行に配置された、長手方向に垂直な断面が三角形状の第１の突出部と、前記半導体基板の上面に形成された不純物領域であって、前記第１の突出部の長手方向と直交する方向に延伸するとともに、前記第１の突出部の長手方向に所定の間隔をおいて相互に平行に配置された複数の拡散領域と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に、前記第１の突出部の稜線をまたいだ２つの傾斜面の一部の上方に伸びて形成されるとともに、前記第１の突出部の長手方向に直線状に伸びて形成されたゲート電極とを備えたことを特徴とする半導体装置。
【００８５】
（付記２）  前記拡散領域が、直線状に延伸していることを特徴とする付記１に記載の半導体装置。
【００８６】
（付記３）  さらに、前記半導体基板の上面に形成され、前記第１の突出部の長手方向と直交する方向に延伸するとともに、所定の間隔をおいて相互に平行に配置された複数の第２の突出部を備え、前記拡散領域が前記第２の突出部の上部に形成されていることを特徴とする付記１に記載の半導体装置。
【００８７】
（付記４）  前記第２の突出部は、その長手方向と垂直な面の断面が三角形状であることを特徴とする付記３に記載の半導体装置。
【００８８】
（付記５）  前記第２の突出部は、上部に平坦部を有するとともに、側部にくびれ部が形成されていることを特徴とする付記３に記載の半導体装置。
【００８９】
（付記６）  前記第２の突出部のくびれ部と前記ゲート絶縁膜との間に絶縁材料が埋め込まれていることを特徴とする付記５に記載の半導体装置。
【００９０】
（付記７）  前記ゲート絶縁膜が、前記半導体基板側から順に酸化物からなるトンネル膜、窒化物からなるトラップ膜、酸化物からなるトップ膜の三層構造であることを特徴とする付記１に記載の半導体装置。
【００９１】
（付記８）  前記ゲート電極は、隣り合う前記第１の突出部の傾斜面によって形成された谷状の部分によって、隣接するゲート電極と分離されていることを特徴とする付記１に記載の半導体装置。
【００９２】
（付記９）  隣接する前記第１の突出部の隣り合う傾斜面によって形成された谷状の部分に、絶縁材料が埋め込まれたことを特徴とする付記８に記載の半導体装置。
【００９３】
（付記１０）  前記半導体基板はシリコン単結晶基板であることを特徴とする付記１記載の半導体装置。
【００９４】
（付記１１）  前記半導体基板の上面がシリコン（１００）面と平行な面であることを特徴とする付記１０に記載の半導体装置。
【００９５】
（付記１２）  前記第１の突出部が前記半導体基板上の＜０−１１＞方向又は＜０１１＞方向のいずれかに延伸して形成されていることを特徴とする付記１１に記載の半導体装置。
【００９６】
（付記１３）  前記半導体基板の上面がシリコン（１１０）面と平行な面であることを特徴とする付記１０に記載の半導体装置。
【００９７】
（付記１４）  前記第１の突出部が前記半導体基板上の＜００１＞方向又は＜１−１０＞方向に形成されていることを特徴とする付記１３に記載の半導体装置。
【００９８】
（付記１５）  前記第１の突出部の上面がシリコン（１１１）面によって形成されていることを特徴とする付記１０乃至１４のいずれか一に記載の半導体装置。
【００９９】
（付記１６）  半導体基板の表面に、所定方向に平行に伸び、上部が平坦な一面によって形成された複数の第１の凸状部を形成する工程と、前記第１の凸状部が形成された半導体基板の表面を異方性エッチングして、前記半導体基板の表面に、前記第１の凸状部の長手方向に伸び、上面が２つの傾斜面によって形成された複数の第１の突出部を形成する工程と、前記第１の突出部が形成された半導体基板の上にゲート絶縁膜を形成する工程と、前記第１の突出部が形成された半導体基板に不純物を注入して、前記第１の突出部の長手方向と直交する方向に、前記第１の突出部の表面に沿って平行に伸びる複数の拡散領域を形成する工程と、前記第１の突出部の稜線の上方をまたいで２つの傾斜面の一部の上方に伸び、前記第１の突出部の長手方向に直線状に延伸したゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【０１００】
（付記１７）  半導体基板の上面に、所定方向に伸び、上部が平坦な一面からなる複数の第１の凸状部と、前記第１の凸状部と直交する方向に伸び、上部が平坦な一面からなる複数の第２の凸状部とを形成する工程と、前記第１及び第２の凸状部を有する半導体基板の上面を異方性エッチングして、前記半導体基板の表面に、前記第１の凸状部の長手方向に伸び、上面が２つの傾斜面からなるとともに、その稜線が前記第１の凸状部の長手方向に伸びる複数の第１の突出部と、前記第１の凸状部の長手方向と直交する方向に伸び、上面が２つの傾斜面からなるとともに、その稜線が前記第１の凸状部の長手方向と直交する方向に伸びる複数の第２の突出部とを形成する工程と、前記第１及び第２の突出部が形成された半導体基板の上部にゲート絶縁膜を形成する工程と、前記第２の突出部の上面を形成する傾斜面の稜線近傍の一部に不純物を注入して拡散領域を形成する工程と、前記第１の突出部の上面を形成する傾斜面の稜線近傍の一部の上方に伸び、前記第１の突出部の長手方向に直線状に延伸したゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【０１０１】
（付記１８）  半導体基板の上面に、所定方向に伸び、上部が平坦な一面からなる複数の第１の凸状部と、前記第１の凸状部と直交する方向に伸び、上部が平坦な一面からなる複数の第２の凸状部とを形成する工程と、前記第２の凸状部の上面にマスクを形成する工程と、前記第１の凸状部及びマスクが形成された第２の凸状部を有する半導体基板の上面を異方性エッチングして、前記第１の凸状部の長手方向に断続的に伸び、上面が２つの傾斜面からなるとともに、その稜線が前記第１の凸状部の長手方向に伸びる複数の第１の突出部と、前記第１の凸状部と直交する方向に直線状に伸び、上部が平坦な一面からなるとともに長手方向に伸びる側部にくびれ部を有する複数の第２の突出部とを形成する工程と、前記第２の突出部の上部の平坦な一面に不純物を注入して拡散領域を形成する工程と、前記第１及び第２の突出部が形成された半導体基板の上部にゲート絶縁膜を形成する工程と、前記第１の突出部の上面を形成する２つの傾斜面の稜線近傍の一部の上方に伸び、前記第１の突出部の長手方向に直線状に延伸したゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【０１０２】
（付記１９）  半導体基板の上面に、所定方向に伸び、上部が平坦な一面からなる複数の第１の凸状部と、前記第１の凸状部と直交する方向に伸び、上部が平坦な一面からなる複数の第２の凸状部とを形成する工程と、前記第２の凸状部の上面に第１のマスクを形成する工程と、前記第１の凸状部及び前記第１のマスクが形成された第２の凸状部を有する半導体基板の表面を異方性エッチングして、前記第１の凸状部の長手方向に断続的に伸び、上面が２つの傾斜面からなるとともにその稜線が前記第１の凸状部の長手方向に伸びる第１の突出部と、前記第１の凸状部と直交する方向に直線状に伸び、上部が平坦な一面からなるとともに長手方向に伸びる側部にくびれ部を有する複数の第２の突出部とを形成する工程と、前記第２の突出部のくびれ部及び、前記第１及び第２の突出部の傾斜面によって形成された谷の部分に絶縁物を埋め込む工程と、前記第２の突出部の上部の平坦な一面に不純物を注入して拡散領域を形成する工程と、前記第１の突出部の傾斜面の稜線近傍の一部及び、前記第２の突出部の上部の平坦な一面を露出させ、その後、半導体基板の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上部であって、前記第１の突出部の前記絶縁物から突出した部分の上方に伸び、前記第１の突出部の稜線方向に直線状に延伸したゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１０３】
【図１】図１は、従来のフィン型ＦＥＴを用いた不揮発性半導体記憶装置の一例を示す斜視図である。
【図２】図２は、ＴｗｉｎＭＯＮＯＳ（登録商標）型のトランジスタアレイの構造を示す斜視図である。
【図３】図３は、図２に示したＴｗｉｎＭＯＮＯＳ型のトランジスタアレイを示す上面図である。
【図４】図４は、ミラービット（登録商標）型のトランジスタアレイの構造を示す斜視図である。
【図５】図５は、ミラービット型のトランジスタアレイの構造の断面を示す図である。
【図６】図６は、ミラービット構造においてトランジスタをフィン型としたときに生じる問題を示す図である。
【図７】図７は、本発明の第１実施形態に係わる半導体装置を示す上面図である。
【図８】図８は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す斜視図であり、半導体基板上面に第１の凸状部を形成した直後の様子を示す斜視図である。
【図９】図９は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、異方性エッチング処理を終了した直後の様子を示す斜視図である。
【図１０】図１０は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、ゲート絶縁膜が形成された直後の様子を示す斜視図である。
【図１１】図１１は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、拡散領域が形成された直後の様子を示す斜視図である。
【図１２】図１２は、本発明の第１実施形態に係わる半導体装置の製造途中の様子を示す図であり、半導体基板の上方に多結晶シリコン膜が形成された直後の様子を示す斜視図である。
【図１３】図１３は、本発明の第１実施形態に係わる半導体装置を示す斜視図である。
【図１４】図１４は、第１実施形態に係わる半導体装置の断面を示し、図７のＥ−Ｅ´線における断面図である。
【図１５】図１５は、第１実施形態に係わる半導体装置の断面を示し、図７のＣ−Ｃ´線における断面図である。
【図１６】図１６は、第１実施形態に係わる半導体装置の断面を示し、図７のＤ−Ｄ´線における断面図である。
【図１７】図１７は、本発明の実施形態に係わる半導体装置の等価回路を示す図である
【図１８】図１８（ａ）は、本発明の実施形態に係わる半導体装置のゲート電極をチャネル幅方向に切断した断面を示す図であり、図１８（ｂ）は比較例の半導体装置のゲート電極をチャネル幅方向に切断した断面を示す図である。
【図１９】図１９は、本発明の第２実施形態に係わる半導体装置を示す上面図である。
【図２０】図２０は、本発明の第２実施形態に係わる半導体装置の製造途中の様子を示す図であり、表面に第１及び第２の凸状部を形成した直後の様子を示す斜視図である。
【図２１】図２１は、本発明の第２実施形態に係わる半導体装置の製造途中の様子を示す図であり、異方性エッチングにより表面に傾斜面を形成した直後の様子を示す斜視図である。
【図２２】図２２は、本発明の第２実施形態に係わる半導体装置の製造途中の様子を示す図であり、拡散領域を形成した直後の様子を示す斜視図である。
【図２３】図２３は、本発明の第２実施形態に係わる半導体装置を示す斜視図である。
【図２４】図２４は、第２実施形態に係わる半導体装置の断面を示し、図１９のＦ−Ｆ´線における断面図である。
【図２５】図２５は、第２実施形態に係わる半導体装置の断面を示し、図１９のＨ−Ｈ´線における断面図である。
【図２６】図２６は、本発明の第３実施形態に係わる半導体装置を示す上面図である。
【図２７】図２７は、本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す図であり、第２の凸状部の上に第１のマスクを形成した直後の様子を示す斜視図である。
【図２８】図２８は、本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す図であり、異方性エッチングにより傾斜面が形成された直後の様子を示す斜視図である。
【図２９】図２９は、本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す図であり、表面に第２のマスクを形成した直後の様子を示す斜視図である。
【図３０】図３０は、本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す図であり、拡散領域が形成された直後の様子を示す斜視図である。
【図３１】図３１は、本発明の第３実施形態に係わる半導体装置の製造途中の様子を示す図であり、ゲート絶縁膜が形成された直後の様子を示す斜視図である。
【図３２】図３２は、本発明の第３実施形態に係わる半導体装置を示す斜視図である。
【図３３】図３３は、本発明の第４実施形態に係わる半導体装置を示す上面図である。
【図３４】図３４は、本発明の第４実施形態に係わる半導体装置の製造途中の様子を示す図であり、拡散領域形成後に第１のマスクが形成された直後の様子を示す図である。
【図３５】図３５は、本発明の第４実施形態に係わる半導体装置の製造途中の様子を示す図であり、平坦化処理により第２のマスクの表面を露出させた直後の様子を示す図である。
【図３６】図３６は、本発明の第４実施形態に係わる半導体装置の製造途中の様子を示す図であり、第２のマスクをエッチングした直後の様子を示す斜視図である。
【図３７】図３７は、本発明の第４実施形態に係わる半導体装置の製造途中の様子を示す図であり、ゲート絶縁膜を形成した直後の様子を示す斜視図である。
【図３８】図３８は、本発明の第４実施形態に係わる半導体装置を示す斜視図である。
【符号の説明】
【０１０４】
２１、３１、４１、１０１、２０１、３０１、３１１…半導体基板、２２、３２、４２、１０２、２０２、３０２…拡散領域、２３、３３、４３…第１の突出部、３７、４７…第２の突出部、２３ａ、３３ａ、４３ａ…第１の傾斜面、２３ｂ、３３ｂ、４３ｂ…第２の傾斜面、３７ａ、４７ａ…第３の傾斜面、３７ｂ、４７ｂ…第４の傾斜面、２３ｃ、３３ｃ、４３ｃ…第１の稜線、３７ｃ…第２の稜線、４７ｆ…平坦部、２４、３４、４４、１０４、２０４、３０４…ゲート絶縁膜、２５、３５、４５、１０５、２０５、３０５…ゲート電極、２６ａ、３６ａ、４６ａ…第１の凸状部、３６ｂ、４６ｂ…第２の凸状部、２８、３８…マスク、４８ａ…第１のマスク、４８ｂ…第３のマスク、４８ｃ…第４のマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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