(57)【要約】【課題】本発明は、消費電力を抑えながら入力バッファの閾値を所望の値に設定可能な閾値制御回路を提供することを目的とする。【解決手段】閾値設定回路は、バッファ回路の閾値電圧を制御する第１の閾値制御回路と、バッファ回路と実質的に同一の特性を有するリファレンス・バッファ回路と、第１の閾値制御回路と実質的に同一の特性を有しリファレンス・バッファ回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、第２の閾値制御回路にデジタル信号を供給するデジタル制御回路を含み、デジタル制御回路は、デジタル信号を変化させながらリファレンス・バッファ回路の閾値電圧と所定の参照電圧との差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶し、記憶値と同一の値のデジタル信号を第１の閾値制御回路に供給することによりバッファ回路の閾値電圧を設定する。【選択図】図５
2009055123.tif 000002
【特許請求の範囲】
【請求項１】
バッファ回路と、
該バッファ回路の閾値電圧を制御する第１の閾値制御回路と、
該バッファ回路と実質的に同一の特性を有するリファレンス・バッファ回路と、
該第１の閾値制御回路と実質的に同一の特性を有し該リファレンス・バッファ回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、
該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路と
を含み、
該デジタル制御回路は、該デジタル信号を変化させながら該リファレンス・バッファ回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該バッファ回路の閾値電圧を設定することを特徴とする閾値設定回路。
【請求項２】
該バッファ回路は第１の電源電圧と第２の電源電圧とに基づいて動作し、
該第１の閾値制御回路は該バッファ回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であり、
該リファレンス・バッファ回路は該第１の電源電圧と該第２の電源電圧とに基づいて動作し、
該第２の閾値制御回路は該リファレンス・バッファ回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であることを特徴とする請求項１記載の閾値設定回路。
【請求項３】
該バッファ回路は、
第１導電タイプの第１のトランジスタと、
該第１のトランジスタのドレインにドレインが接続された第２導電タイプの第２のトランジスタと
を含み、
該第１の閾値制御回路は該第２のトランジスタのソースと該第２の電源電圧との間に複数個並列に設けられた該第２導電タイプの第３のトランジスタであり、
該リファレンス・バッファ回路は、
第１導電タイプの第４のトランジスタと、
該第１のトランジスタのドレインにドレインが接続された第２導電タイプの第５のトランジスタと
を含み、
該第２の閾値制御回路は該第５のトランジスタのソースと該第２の電源電圧との間に複数個並列に設けられた該第２導電タイプの第６のトランジスタであり、
該複数の第３のトランジスタの各ゲート及び該複数の第６のトランジスタの各ゲートには該デジタル制御回路から出力されるデジタル信号の各ビットが供給されることを特徴とする請求項２記載の閾値設定回路。
【請求項４】
該デジタル制御回路は、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給するとともに、該第２の閾値制御回路に供給するデジタル信号の値を所定値に設定することにより該リファレンス・バッファ回路に流れる電流量をゼロにすることを特徴とする請求項２又は３の何れか一項に記載の閾値設定回路。
【請求項５】
該リファレンス・バッファ回路の閾値電圧と該所定の参照電圧とを入力とする比較器を更に含み、
該デジタル制御回路は、該第２の閾値制御回路に供給する該デジタル信号の値をカウンタにより順番に変化させながら該比較器の出力を監視することを特徴とする請求項１記載の閾値設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、詳しくは入力バッファの閾値を制御する閾値設定回路に関する。
【背景技術】
【０００２】
半導体集積回路への信号入力部分に設けられる入力バッファは、入力信号の信号レベルに応じたＨＩＧＨ又はＬＯＷの論理値を出力する。入力信号の規格としてＶＩＨ及びＶＩＬが定められており、入力信号の電圧値がＶＩＨよりも高ければ論理値ＨＩＧＨとみなされ、入力信号の電圧値がＶＩＬよりも低ければ論理値ＬＯＷとみなされ、正常な動作が保証される。
【０００３】
図１は、入力バッファの一般的な構成を示す図である。図１の入力バッファ１０は、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２を含む。ＰＭＯＳトランジスタ１１のチャネルとＮＭＯＳトランジスタ１２のチャネルとは直列に接続され、ＰＭＯＳトランジスタ１１のゲートとＮＭＯＳトランジスタ１２のゲートとが入力端子１３に接続される。ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のドレインとの結合点が出力ノードとして機能する。入力端子１３に入力される入力信号ＶＩＮが、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２から構成されるインバータにより反転されて、出力ノードから出力信号ＶＯＵＴとして出力される。入力バッファ１０は、電源電圧ＶＤＤとグランド電圧ＶＳＳとにより駆動される。
【０００４】
図２は、入力バッファの入力信号のＶＩＨ／ＶＩＬ規格を説明するための図である。電源電圧ＶＤＤとグランド電圧ＶＳＳとの間で変化する図２に示すような入力信号が入力バッファに入力されたとき、図２に示すＶＩＨレベル以上の信号はＨＩＧＨと認識され、ＶＩＬレベル以下の信号はＬＯＷと認識される。即ち、図１に示すような入出力が反転する入力バッファ１０の場合、ＶＩＨレベル以上の入力信号ＶＩＮに応答して出力信号ＶＯＵＴはＬＯＷレベルのデジタル信号となり、ＶＩＬレベル以下の入力信号ＶＩＮに応答して出力信号ＶＯＵＴはＨＩＧＨレベルのデジタル信号となる。これを実現するためには、入力バッファ１０の閾値をＶＩＨとＶＨＬとの間に設定する必要がある。システム仕様等によりＶＩＨとＶＩＬとの電圧差が小さいことが要求されると、入力バッファ１０の閾値をＶＩＨとＶＨＬとの間に設定することが困難になる場合がある。
【０００５】
図３は、プロセスばらつきによる入力バッファの閾値の変動を説明するための図である。図３に示す波形２１乃至２３は、入力バッファ１０の入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係を示す入出力波形であり、入力電圧ＶＩＮが増加するに従い出力電圧ＶＯＵＴが減少する様子が示されている。複数の入出力波形２１乃至２３が示されているのは、プロセスばらつきによる入力バッファ１０の特性のばらつきを示している。ＶＩＮ＝ＶＯＵＴとして示す直線上においては、入力電圧ＶＩＮと出力電圧ＶＯＵＴとが等しくなる。従って、この直線と入出力波形との交点が入力バッファ１０の閾値電圧と考えてよい。
【０００６】
図１に示すような入力バッファ１０において、閾値電圧の値は、ＰＭＯＳトランジスタ１１の電流駆動力（ＯＮ抵抗値）及びＮＭＯＳトランジスタ１２の電流駆動力（ＯＮ抵抗値）に依存する。ＰＭＯＳトランジスタ１１の電流駆動力が強い場合（ＯＮ抵抗値が小さい場合）には、図３の入出力波形２３に示すように閾値電圧が高くなる。またＰＭＯＳトランジスタ１１の電流駆動力が強い場合（ＯＮ抵抗値が小さい場合）には、図３の入出力波形２１に示すように閾値電圧が低くなる。プロセスばらつきにより各トランジスタの駆動力がばらつくので、入力バッファ１０の閾値電圧を所望の値に設定することは容易ではない。
【０００７】
図４は、入力バッファ１０の閾値電圧を調整する回路の構成を示す図である。図４に示す回路では、複数の入力バッファ１０が設けられており、各入力バッファ１０にはＮＭＯＳトランジスタ１４が直列に接続されている。このＮＭＯＳトランジスタ１４のＯＮ抵抗値を調整することにより、バッファ出力をＮＭＯＳトランジスタ１２及び１４を介してグランド電位側に引っ張る駆動力を変化させ、図３に示す複数の入出力波形２１乃至２３の場合のように閾値電圧を異ならせることができる。
【０００８】
リファレンス回路３０は、ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３を含む。ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３は、それぞれＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及びＮＭＯＳトランジスタ１４と同一のサイズとなるように構成される。ＰＭＯＳトランジスタ３１のチャネルとＮＭＯＳトランジスタ３２のチャネルとは直列に接続される。ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトランジスタ３２のゲートとは纏められ、ＰＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインとの結合点に接続される。これによりＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２から構成されるインバータの入出力が短絡されて、この入出力短絡点には当該インバータの閾値電圧が現れる。
【０００９】
差動増幅器３４は、その非反転入力端に上記閾値電圧を受け取り、反転入力端に参照電圧ＶＲＥＦを受け取る。差動増幅器３４は、上記閾値電圧と参照電圧ＶＲＥＦとの差に応じた電圧を出力する。差動増幅器３４の出力電圧は、ＮＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ３３のゲートに印加される。
【００１０】
前述のように、ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、及びＮＭＯＳトランジスタ３３は、それぞれＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及びＮＭＯＳトランジスタ１４と同一のサイズである。またＮＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ３３は同一のゲート電圧により制御される。従って、リファレンス回路３０の閾値電圧は入力バッファ１０の閾値電圧に等しいことになる。この構成により、差動増幅器３４を介したフィードバック制御に基づいてリファレンス回路３０の閾値電圧を参照電圧ＶＲＥＦに等しくなるように調整すると、入力バッファ１０の閾値電圧が参照電圧ＶＲＥＦに等しくなるよう設定される。
【００１１】
図４に示すようにリファレンス回路のフィードバック制御に基づいて閾値を調整する構成は、例えば特許文献１及び特許文献２に開示されている。しかし図４に示すような閾値調整回路では、入力バッファの閾値を調整値に設定するために、リファレンス回路３０と差動増幅器３４とに常時電流が流れることになる。従って、定常的に電力が消費されることになり、低消費電力が要求されるアプリケーションには適していない。
【特許文献１】特開２００２−３６８６０１号公報
【特許文献２】特許第２８００７１１号公報
【特許文献３】特許第２８６１６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上を鑑みて本発明は、消費電力を抑えながら入力バッファの閾値を所望の値に設定可能な閾値制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
閾値設定回路は、バッファ回路と、該バッファ回路の閾値電圧を制御する第１の閾値制御回路と、該バッファ回路と実質的に同一の特性を有するリファレンス・バッファ回路と、該第１の閾値制御回路と実質的に同一の特性を有し該リファレンス・バッファ回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路を含み、該デジタル制御回路は、該デジタル信号を変化させながら該リファレンス・バッファ回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該バッファ回路の閾値電圧を設定することを特徴とする。
【発明の効果】
【００１４】
本発明の少なくとも１つの実施例によれば、閾値設定回路は、入力バッファの閾値の設定をデジタル制御により行う。アナログ制御ではなくデジタル制御とすることにより、デジタル制御回路によりリファレンス・バッファ回路の閾値電圧が参照電圧と等しくなるようなデジタルコードを検出・記憶し、入力バッファの閾値電圧を制御する第１の閾値制御回路にはこの記憶したデジタルコードに等しいデジタルコードを供給することができる。適切な閾値電圧を達成するデジタルコードは既に記憶されているので、入力バッファの通常の動作時において、リファレンス・バッファ回路及び第２の閾値制御回路を駆動させておく必要はない。即ち、一旦第１の閾値制御回路のデジタルコードを設定したら、デジタル制御回路は、第２の閾値制御回路に供給するデジタルコードを所定値に設定することによりリファレンス・バッファ回路及び第２の閾値制御回路に流れる電流量をゼロに設定することができる。このようにデジタル制御に基づいて閾値電圧を設定する構成とすることにより、リファレンス回路における余計な電力消費を無くすことができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図５は、本発明による閾値設定回路を含む半導体集積回路の構成の一例を示す図である。図５に示す半導体集積回路４０は、ＬＳＩ−ＩＯ領域４１とＬＳＩコア領域４２とを含む。ＬＳＩ−ＩＯ領域４１には複数の入力バッファ４３及び複数の出力バッファ（図示せず）が設けられ、ＬＳＩコア領域４２には半導体集積回路４０の意図された機能を実現するためのコア回路（例えばＣＰＵやメモリ回路及び関連制御回路等：図示せず）が設けられる。コア回路と半導体集積回路４０の外部との間の信号の入出力は、ＬＳＩ−ＩＯ領域４１に設けた入力バッファ及び出力バッファを介して行われる。
【００１７】
ＬＳＩ−ＩＯ領域４１には更に、入力バッファ４３の閾値電圧を制御する閾値制御回路４４が設けられる。またＬＳＩコア領域４２には更に、本願発明によるリファレンス・バッファ回路４５、閾値制御回路４６、及びデジタル制御回路４７が設けられる。リファレンス・バッファ回路４５は、入力バッファ４３と実質的に同一の特性を有する。また閾値制御回路４６は、閾値制御回路４４と実質的に同一の特性を有しリファレンス・バッファ回路４５の閾値電圧をデジタル信号に応じて制御する。デジタル制御回路４７は、閾値制御回路４６にデジタル信号を供給する。
【００１８】
デジタル制御回路４７は、上記デジタル信号を変化させながらリファレンス・バッファ回路４５の閾値電圧と所定の参照電圧との差電圧を監視し、差電圧が実質的にゼロとなったときのデジタル信号の値を記憶する。デジタル制御回路４７は更に、この記憶値と同一の値のデジタル信号を閾値制御回路４４に供給することにより入力バッファ４３の閾値電圧を設定する。
【００１９】
前述のように、入力バッファ４３及び閾値制御回路４４は、それぞれリファレンス・バッファ回路４５及び閾値制御回路４６と同一の特性を有する。閾値制御回路４４と閾値制御回路４６とは同一の値のデジタル信号により制御される。従って、入力バッファ４３の閾値電圧はリファレンス・バッファ回路４５の閾値電圧に等しいことになる。デジタル制御回路４７による制御に基づいてリファレンス・バッファ回路４５の閾値電圧を参照電圧に等しくなるように調整してあるので、入力バッファ４３の閾値電圧は参照電圧に等しくなるよう設定される。
【００２０】
図４の従来の構成と比較すると、図５に示す閾値設定回路は、入力バッファ４３の閾値の設定をデジタル制御により行う点が相違する。アナログ制御ではなくデジタル制御とすることにより、デジタル制御回路４７によりリファレンス・バッファ回路４５の閾値電圧が参照電圧と等しくなるような閾値制御回路４６へのデジタルコードを検出・記憶し、入力バッファ４３の閾値電圧を制御する閾値制御回路４４にはこの記憶したデジタルコードに等しいデジタルコードを供給することができる。適切な閾値電圧を達成するデジタルコードは既に記憶されているので、半導体集積回路４０の通常の動作時において、リファレンス・バッファ回路４５及び閾値制御回路４６を駆動させておく必要はない。即ち、一旦閾値制御回路４４のデジタルコードを設定したら、デジタル制御回路４７は、閾値制御回路４６に供給するデジタルコードを所定値に設定することによりリファレンス・バッファ回路４５及び閾値制御回路４６に流れる電流量をゼロに設定することができる。このようにデジタル制御に基づいて閾値電圧を設定する構成とすることにより、リファレンス回路における余計な電力消費を無くすことができる。
【００２１】
図６は、リファレンス・バッファ回路４５、閾値制御回路４６、及びデジタル制御回路４７の詳細な構成を説明するための図である。図６に示すコンパレータ５７及びアップカウンタ５８が、図５のデジタル制御回路４７に対応する。
【００２２】
リファレンス・バッファ回路４５は、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２を含む。ＰＭＯＳトランジスタ５１のゲート及びドレインとＮＭＯＳトランジスタ５２のゲート及びドレインとを全て共通の１つのノードＡに接続し、このノードＡに現れる電圧をリファレンス・バッファ回路４５の閾値電圧として、コンパレータ５７の非反転入力端に供給する。コンパレータ５７の反転入力端には、参照電圧ＶＲＥＦが供給される。
【００２３】
閾値制御回路４６は、ＮＭＯＳトランジスタ５２のソースとグランド電圧ＶＳＳとの間に複数個並列に設けられたＮＭＯＳトランジスタ５３乃至５６を含む。複数のＮＭＯＳトランジスタ５３乃至５６のゲートには、アップカウンタ５８から出力されるデジタル信号の各ビットＣ０乃至Ｃ３がそれぞれ供給される。ＮＭＯＳトランジスタ５３乃至５６のゲート幅Ｗは、相対値としてそれぞれ１、２、４、８である。各ＮＭＯＳトランジスタ５３乃至５６のＯＮ抵抗値がゲート幅Ｗに略反比例する場合、ビットＣ０乃至Ｃ３から構成されるデジタル信号を２進数として表現することにより、その２進数の値に応じたＯＮ抵抗値を実現することができる。即ち、例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，１，１）であれば、ＮＭＯＳトランジスタ５３及び５４が導通状態、ＮＭＯＳトランジスタ５５及び５６が非導通状態となり、相対的なＯＮ抵抗値は１／３になる。また例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（１，０，０，１）であれば、ＮＭＯＳトランジスタ５３及び５６が導通状態、ＮＭＯＳトランジスタ５４及び５５が非導通状態となり、相対的なＯＮ抵抗値は１／９になる。
【００２４】
アップカウンタ５８は、ビットＣ０乃至Ｃ３で表現される２進数をカウントアップしていく。即ち、（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，０，０）から開始して、（０，０，０，１）、（０，０，１，０）、（０，０，１，１）、（０，１，０，０）、（０，１，０，１）、・・・とカウント値を１ずつ増加させていく。このカウントアップ動作はスタート信号Ｓｔａｒｔのアサートにより開始され、クロック信号Ｃｌｏｃｋに同期して行われる。カウントアップ動作の間、アップカウンタ５８はコンパレータ５７に供給する活性化信号をＥｎａｂｌｅ状態として、コンパレータ５７を活性化する。
【００２５】
閾値制御回路４６の全体的なＯＮ抵抗値は、アップカウンタ５８のカウント値がカウントアップしていくのに応じて徐々に減少していく。閾値制御回路４６のＯＮ抵抗値が減少するに従い、リファレンス・バッファ回路４５の閾値電圧（ノードＡの電位）は下降していく。リファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦよりも大きい場合、コンパレータ５７の出力はＨＩＧＨである。アップカウンタ５８は、コンパレータ５７の出力がＨＩＧＨの間はカウントアップ動作を続ける。
【００２６】
アップカウンタ５８のカウント値のカウントアップによりリファレンス・バッファ回路４５の閾値電圧が下降していくと、ある時点でリファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦ以下になる。リファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦ以下になると、コンパレータ５７の出力（判定信号Ｊｕｄｇｅ）はＬＯＷとなる。このコンパレータ５７の出力のＬＯＷへの変化は、リファレンス・バッファ回路４５の閾値電圧と参照電圧ＶＲＥＦとの差電圧が実質的にゼロになり、閾値電圧が参照電圧ＶＲＥＦに等しくなるように調整されたことを示す。
【００２７】
アップカウンタ５８は、コンパレータ５７のＬＯＷ出力に応答して、カウントアップ動作を停止してその時のカウント値を記憶する。アップカウンタ５８は、記憶したカウント値と同一の値のデジタル信号を閾値制御回路４４（図５参照）に供給するとともに、閾値制御回路４６に供給するデジタル信号の値を所定値（この場合は"０"）に設定することにより、リファレンス・バッファ回路４５に流れる電流量をゼロにする。またアップカウンタ５８は更に、コンパレータ５７に供給する活性化信号をＤｉｓａｂｌｅ状態として、コンパレータ５７を非活性化する。これにより、閾値制御回路４４を介した入力バッファ４３の閾値設定が終了した後は、リファレンス・バッファ回路４５、閾値制御回路４６、及びコンパレータ５７に流れる電流をゼロにして、余計な電力消費をなくすことができる。
【００２８】
図７は、アップカウンタ５８の回路構成の一例を示す図である。図７のアップカウンタ５８は、ＮＡＮＤ回路６１乃至６３、インバータ６４、スタート／ストップ制御回路６５、４ビットカウンタ６６、及びラッチ６７を含む。ＮＡＮＤ回路６１とＮＡＮＤ回路６２とは、互いの出力を入力の１つとすることによりＲＳラッチを構成する。
【００２９】
スタート／ストップ制御回路６５は、４ビットカウンタ６６へのクロック信号ＣＫの供給を制御することにより、４ビットカウンタ６６のカウントアップ動作の開始／停止を制御する。また４ビットカウンタ６６をリセットしてカウント値を"００００"に設定する機能を有する。スタート／ストップ制御回路６５の動作は、ＮＡＮＤ回路６２の出力及びＮＡＮＤ回路６３の出力により制御される。
【００３０】
ラッチ６７は、コンパレータ５７（図６参照）からの判定信号ＪｕｄｇｅのＬＯＷへの変化に応じたＮＡＮＤ回路６１の出力のＨＩＧＨへの変化に応答して、４ビットカウンタ６６のカウント値をラッチする。ラッチ６７が保持する値は、デジタル信号Ｃ０'乃至Ｃ３'として閾値制御回路４４（図５参照）に供給される。
【００３１】
図８は、アップカウンタ５８の動作を説明するためのタイミング図である。以下に、図７及び図８を用いて、アップカウンタ５８の動作を説明する。
【００３２】
電源ＯＮによる回路の起動時に、リセット信号としてＮＡＮＤ回路６１の１つの入力にＬＯＷパルスが入力される。これによりＮＡＮＤ回路６１の出力がＨＩＧＨとなる。このとき動作開始信号ＳｔａｒｔはＬＯＷでありＮＡＮＤ回路６３の出力はＨＩＧＨとなっている。従って、ＮＡＮＤ回路６２の２つの入力はＨＩＧＨであり、ＮＡＮＤ回路６２の出力はＬＯＷとなる。また起動時リセット信号は回路起動時にＬＯＷになった後はＨＩＧＨに固定される。これがアップカウンタ５８の初期状態である。
【００３３】
上記初期状態において、動作開始信号ＳｔａｒｔがＬＯＷからＨＩＧＨに変化することにより、カウントアップ動作の開始を指示する。これに応じてＮＡＮＤ回路６３の出力が一定時間（インバータ６４の遅延時間分）だけＬＯＷになる。このＮＡＮＤ回路６３の出力のＬＯＷパルスに応答して、スタート／ストップ制御回路６５がクロック信号ＣＫの４ビットカウンタ６６への供給を開始し、４ビットカウンタ６６にカウントアップ動作を行わせる。４ビットカウンタ６６の初期値は"００００"となっており、クロック信号ＣＫに同期して１ずつカウント値が増加していく。図８において、このカウント値はＣ［３：０］として示されている。
【００３４】
またＮＡＮＤ回路６３の出力のＬＯＷパルスに応じてＮＡＮＤ回路６２の出力がＨＩＧＨとなり、このＮＡＮＤ回路６２のＨＩＧＨ出力がコンパレータ制御信号ＥＮｃｏｎｔｒｏｌとしてコンパレータ５７に供給される。これによりコンパレータ５７が活性化される。カウントアップ動作の開始時には図８に示すようにノードＡの電圧（リファレンス・バッファ回路４５の閾値電圧）が参照電圧ＶＲＥＦよりも高いので、コンパレータ５７の出力である判定信号ＪｕｄｇｅはＨＩＧＨとなる。起動時リセット信号もＨＩＧＨであるので、ＮＡＮＤ回路６１の出力はＬＯＷとなる。
【００３５】
図８に示すように４ビットカウンタ６６のカウント値Ｃ［３：０］のカウントアップによりノードＡの電圧が下降していくと、ある時点でノードＡの電圧が参照電圧ＶＲＥＦ以下になる。ノードＡの電圧が参照電圧ＶＲＥＦ以下になると、コンパレータ５７の出力（判定信号Ｊｕｄｇｅ）はＬＯＷとなる。この判定信号ＪｕｄｇｅのＬＯＷへの変化は、リファレンス・バッファ回路４５の閾値電圧と参照電圧ＶＲＥＦとの差電圧が実質的にゼロになり、閾値電圧が参照電圧ＶＲＥＦに等しくなるように調整されたことを示す。
【００３６】
判定信号ＪｕｄｇｅのＬＯＷへの変化に応答して、ＮＡＮＤ回路６１の出力がＨＩＧＨへと変化する。この変化に応答して、ラッチ６７が４ビットカウンタ６６のカウント値をラッチする。図８の例では、ノードＡの電圧が参照電圧ＶＲＥＦ以下になるときのカウント値Ｃ［３：０］は"０１０１"であり、この値"０１０１"がラッチ６７に格納される。ラッチ６７が"０１０１"を格納すると、図８に示されるようにラッチ６７の出力Ｃ［３：０］'が"０１０１"に設定される。これにより、入力バッファ４３（図５参照）の閾値を設定する閾値制御回路４４へのデジタル信号が、所望の値に設定される。
【００３７】
また判定信号ＪｕｄｇｅのＬＯＷへの変化に応答して、ＮＡＮＤ回路６１の出力がＨＩＧＨへと変化すると、ＮＡＮＤ回路６２の出力がＬＯＷとなる。このＮＡＮＤ回路６２の出力はコンパレータ制御信号ＥＮｃｏｎｔｒｏｌであり、図８の最下段に示すようにコンパレータ制御信号ＥＮｃｏｎｔｒｏｌはカウント動作の間ＨＩＧＨレベルを保持した後に、ノードＡの電圧が参照電圧ＶＲＥＦよりも低くなったことに応答してＬＯＷへと変化する。これによりコンパレータ５７が非活性状態となり、コンパレータ５７による電力消費がなくなる。
【００３８】
またＮＡＮＤ回路６２の出力がＬＯＷとなると、これに応答してスタート／ストップ制御回路６５が４ビットカウンタ６６へのクロック信号ＣＫの供給を停止すると共に、４ビットカウンタ６６のカウント値を"００００"にリセットする。このリセット動作が、図８においてカウント値Ｃ［３：０］の"００００"への変化として示されている。このように閾値制御回路４６（図６参照）に供給するデジタル信号の値を所定値（この場合は"００００"）に設定することにより、リファレンス・バッファ回路４５に流れる電流量をゼロにする。
【００３９】
以上の動作により、入力バッファ４３の閾値電圧が参照電圧ＶＲＥＦに等しくなるように調整される。またこの調整後には、リファレンス・バッファ回路４５、閾値制御回路４６、及びコンパレータ５７に流れる電流をゼロにして、余計な電力消費をなくすことができる。
【００４０】
図９は、閾値制御回路の変形例を説明するための図である。図９において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４１】
図９に示すリファレンス・バッファ回路４５、コンパレータ５７、及びアップカウンタ５８は、図６に示すものと同一の構成を有し同一の動作をする。図９においては、閾値制御回路４６の代わりに閾値制御回路７１が設けられている。
【００４２】
閾値制御回路７１は、ＰＭＯＳトランジスタ５１のソースと電源電圧ＶＤＤとの間に複数個並列に設けられたＰＭＯＳトランジスタ７３乃至７６を含む。複数のＰＭＯＳトランジスタ７３乃至７６のゲートには、アップカウンタ５８から出力されるデジタル信号の各ビットＣ０乃至Ｃ３がそれぞれ供給される。ＰＭＯＳトランジスタ７３乃至７６のゲート幅Ｗは、相対値としてそれぞれ１、２、４、８である。各ＰＭＯＳトランジスタ７３乃至７６のＯＮ抵抗値がゲート幅Ｗに略反比例する場合、ビットＣ０乃至Ｃ３から構成されるデジタル信号を２進数として表現することにより、その２進数の値に応じたＯＮ抵抗値を実現することができる。即ち、例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，１，１）であれば、ＰＭＯＳトランジスタ７３及び７４が非導通状態、ＰＭＯＳトランジスタ７５及び７６が導通状態となり、相対的なＯＮ抵抗値は１／１２になる。また例えば（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（１，０，０，１）であれば、ＰＭＯＳトランジスタ７３及び７６が非導通状態、ＰＭＯＳトランジスタ７４及び７５が導通状態となり、相対的なＯＮ抵抗値は１／６になる。
【００４３】
アップカウンタ５８は、ビットＣ０乃至Ｃ３で表現される２進数をカウントアップしていく。即ち、（Ｃ３，Ｃ２，Ｃ１，Ｃ０）が（０，０，０，０）から開始して、（０，０，０，１）、（０，０，１，０）、（０，０，１，１）、（０，１，０，０）、（０，１，０，１）、・・・とカウント値を１ずつ増加させていく。閾値制御回路７１の全体的なＯＮ抵抗値は、アップカウンタ５８のカウント値がカウントアップしていくのに応じて徐々に増加していく。閾値制御回路７１のＯＮ抵抗値が増加するに従い、リファレンス・バッファ回路４５の閾値電圧（ノードＡの電位）は下降していく。リファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦよりも大きい場合、コンパレータ５７の出力はＨＩＧＨである。アップカウンタ５８は、コンパレータ５７の出力がＨＩＧＨの間はカウントアップ動作を続ける。
【００４４】
アップカウンタ５８のカウント値のカウントアップによりリファレンス・バッファ回路４５の閾値電圧が下降していくと、ある時点でリファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦ以下になる。リファレンス・バッファ回路４５の閾値電圧が参照電圧ＶＲＥＦ以下になると、コンパレータ５７の出力（判定信号Ｊｕｄｇｅ）はＬＯＷとなる。このコンパレータ５７の出力のＬＯＷへの変化は、リファレンス・バッファ回路４５の閾値電圧と参照電圧ＶＲＥＦとの差電圧が実質的にゼロになり、閾値電圧が参照電圧ＶＲＥＦに等しくなるように調整されたことを示す。
【００４５】
アップカウンタ５８は、コンパレータ５７のＬＯＷ出力に応答して、カウントアップ動作を停止してその時のカウント値を記憶する。アップカウンタ５８は、記憶したカウント値と同一の値のデジタル信号を入力バッファの閾値制御回路に供給する。この際、入力バッファは図５に示す入力バッファ４３と同一の構成でよく、この入力バッファの閾値制御回路は、閾値制御回路７１と同様に入力バッファと電源電圧ＶＤＤとの間に複数個並列に設けられたＰＭＯＳトランジスタであってよい。アップカウンタ５８は更に、閾値制御回路７１に供給するデジタル信号の値を所定値（この場合は"１１１１"）に設定することにより、リファレンス・バッファ回路４５に流れる電流量をゼロにする。またコンパレータ５７に供給する活性化信号をＤｉｓａｂｌｅ状態として、コンパレータ５７を非活性化する。これにより、リファレンス・バッファ回路４５、閾値制御回路７１、及びコンパレータ５７に流れる電流をゼロにして、余計な電力消費をなくすことができる。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
（付記１）
バッファ回路と、
該バッファ回路の閾値電圧を制御する第１の閾値制御回路と、
該バッファ回路と実質的に同一の特性を有するリファレンス・バッファ回路と、
該第１の閾値制御回路と実質的に同一の特性を有し該リファレンス・バッファ回路の閾値電圧をデジタル信号に応じて制御する第２の閾値制御回路と、
該第２の閾値制御回路に該デジタル信号を供給するデジタル制御回路
を含み、該デジタル制御回路は、該デジタル信号を変化させながら該リファレンス・バッファ回路の閾値電圧と所定の参照電圧との差電圧を監視し、該差電圧が実質的にゼロとなったときの該デジタル信号の値を記憶し、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給することにより該バッファ回路の閾値電圧を設定することを特徴とする閾値設定回路。
（付記２）
該バッファ回路は第１の電源電圧と第２の電源電圧とに基づいて動作し、該第１の閾値制御回路は該バッファ回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であり、該リファレンス・バッファ回路は該第１の電源電圧と該第２の電源電圧とに基づいて動作し、該第２の閾値制御回路は該リファレンス・バッファ回路と該第２の電源電圧との間に設けられる抵抗値を制御する抵抗値制御回路であることを特徴とする付記１記載の閾値設定回路。
（付記３）
該バッファ回路は、
第１導電タイプの第１のトランジスタと、
該第１のトランジスタのドレインにドレインが接続された第２導電タイプの第２のトランジスタ
を含み、該第１の閾値制御回路は該第２のトランジスタのソースと該第２の電源電圧との間に複数個並列に設けられた該第２導電タイプの第３のトランジスタであり、
該リファレンス・バッファ回路は、
第１導電タイプの第４のトランジスタと、
該第１のトランジスタのドレインにドレインが接続された第２導電タイプの第５のトランジスタ
を含み、該第２の閾値制御回路は該第５のトランジスタのソースと該第２の電源電圧との間に複数個並列に設けられた該第２導電タイプの第６のトランジスタであり、
該複数の第３のトランジスタの各ゲート及び該複数の第６のトランジスタの各ゲートには該デジタル制御回路から出力されるデジタル信号の各ビットが供給されることを特徴とする付記２記載の閾値設定回路。
（付記４）
該リファレンス・バッファ回路は、該第４のトランジスタのゲート及びドレインと該第５のトランジスタのゲート及びドレインとを全て共通の１つのノードに接続し、該１つのノードに現れる電圧を該リファレンス・バッファ回路の閾値電圧とすることを特徴とする付記３記載の閾値設定回路。
（付記５）
該デジタル制御回路は、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給するとともに、該第２の閾値制御回路に供給するデジタル信号の値を所定値に設定することにより該リファレンス・バッファ回路に流れる電流量をゼロにすることを特徴とする付記２又は３の何れか一項に記載の閾値設定回路。
（付記６）
該リファレンス・バッファ回路の閾値電圧と該所定の参照電圧とを入力とする比較器を更に含み、該デジタル制御回路は、該第２の閾値制御回路に供給する該デジタル信号の値をカウンタにより順番に変化させながら該比較器の出力を監視することを特徴とする付記１記載の閾値設定回路。
（付記７）
該デジタル制御回路は、該記憶値と同一の値のデジタル信号を該第１の閾値制御回路に供給するとともに、該比較器を非活性化することを特徴とする付記６記載の閾値設定回路。
（付記８）
該第１導電タイプはＰ型であり、該第２導電タイプはＮ型であり、該第１の電源電圧は正の電源電圧であり、該第２の電源電圧はグランド電圧であることを特徴とする付記３記載の閾値設定回路。
（付記９）
該第１導電タイプはＮ型であり、該第２導電タイプはＰ型であり、該第１の電源電圧はグランド電圧であり、該第２の電源電圧は正の電源電圧であることを特徴とする付記３記載の閾値設定回路。
【図面の簡単な説明】
【００４７】
【図１】入力バッファの一般的な構成を示す図である。
【図２】入力バッファの入力信号のＶＩＨ／ＶＩＬ規格を説明するための図である。
【図３】プロセスばらつきによる入力バッファの閾値の変動を説明するための図である。
【図４】入力バッファの閾値電圧を調整する回路の構成を示す図である。
【図５】本発明による閾値設定回路を含む半導体集積回路の構成の一例を示す図である。
【図６】リファレンス・バッファ回路、閾値制御回路、及びデジタル制御回路の詳細な構成を説明するための図である。
【図７】アップカウンタの回路構成の一例を示す図である。
【図８】アップカウンタの動作を説明するためのタイミング図である。
【図９】閾値制御回路の変形例を説明するための図である。
【符号の説明】
【００４８】
４１  ＬＳＩ−ＩＯ領域
４２  ＬＳＩコア領域
４３  入力バッファ
４４  閾値制御回路
４５  リファレンス・バッファ回路
４６  閾値制御回路
４７  デジタル制御回路
５７  コンパレータ
５８  アップカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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