(57)【要約】【課題】ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた、高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１０と、半導体基板１０の第１の面側にカソード１２が形成され、第２の面側にアノード１３が形成されたダイオード１１と、半導体基板１０の上に形成されたトランジスタ２１とを備えている。トランジスタ２１は、半導体基板１０の上に形成された半導体層積層体２３と、半導体層積層体２３の上又は上部に互いに間隔をおいて形成されたソース電極２４及びドレイン電極２５と、ソース電極２４とドレイン電極２５との間に形成されたゲート電極２７とを有している。ソース電極２４は、アノード１３と電気的に接続され、ドレイン電極２５は、カソード１２と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の面側にカソードが形成され、第２の面側にアノードが形成されたダイオードと、
前記半導体基板の上に形成されたトランジスタとを備え、
前記トランジスタは、
前記半導体基板側から順次形成された第１の窒化物半導体層及び該第１の半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
前記半導体層積層体の上又は上部に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを有し、
前記ソース電極は、前記アノードと電気的に接続され、
前記ドレイン電極は、前記カソードと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
前記アノードは、前記半導体基板の前記第２の面側に形成されたｐ型領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐ型領域は、前記半導体基板の側縁部から間隔をおいて形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
前記アノードは、前記半導体基板の前記第２の面側に形成されたショットキー電極からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
前記アノードは、前記半導体基板の前記第２の面側に形成されたショットキー電極及び互いに間隔をおいて形成された複数のｐ型領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体基板の前記第２の面に形成された裏面電極をさらに備え、
前記トランジスタは、前記第１の面の上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記トランジスタは、前記第１の面の上に形成され、
前記ショットキー電極は、裏面電極であることを特徴とする請求項４又は５に記載の半導体装置。
【請求項８】
前記ｎ型領域と、前記半導体基板の前記主面との間に形成され、前記半導体層積層体に含まれるIII族元素の拡散を防止する拡散防止層をさらに備えていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記半導体基板の前記第１の面に形成された裏面電極をさらに備え、
前記トランジスタは、前記第２の面の上に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１０】
前記ドレイン電極と前記カソードとを接続するドレインビアプラグと、
前記ソース電極と前記アノードとを接続するソースビアプラグとをさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基板は、シリコン、炭化硅素又は窒化ガリウムからなることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
基板の上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
前記半導体層積層体の上又は上部に互いに間隔をおいて形成されたカソード電極、ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
前記カソード電極と前記ソース電極との間に形成された第１のｐ型半導体層と、
前記ｐ型窒化物半導体層の上に形成されたアノード電極とを備え、
前記ソース電極と前記アノード電極とは電気的に接続され、
前記ドレイン電極と前記カソード電極とは電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
前記ゲート電極と前記半導体層積層体との間に形成された第２のｐ型半導体層をさらに備えていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
第１の面側にダイオードのカソードとなるｎ型領域を有し、前記ｎ型領域と前記第１の面との間に拡散防止層を有する半導体基板を準備する工程（ａ）と、
前記半導体基板の第２の面側にダイオードのアノードを形成する工程（ｂ）と、
前記半導体基板の前記第１の面の上に、前記第１の面と平行な方向に電子が走行するチャネル領域並びにソース電極、ドレイン電極及びゲート電極を有する窒化物トランジスタを形成する工程（ｃ）と、
前記ドレイン電極と前記ｎ型領域とを電気的に接続するドレインビアプラグを形成する工程（ｄ）と、
前記ソース電極と前記アノードとを電気的に接続する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ａ）は、
前記半導体基板の前記第１の面側にｎ型不純物を注入することにより前記ｎ型領域を形成する工程（ａ１）と、
前記ｎ型領域の上部に酸素イオンを注入した後、熱処理を行うことにより、前記ｎ型領域の上部に酸化膜からなる拡散防止層を形成する工程（ａ２）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）は、
下層基板の第１の面側にｎ型不純物を注入することにより前記ｎ型領域を形成する工程（ａ１）と、
前記工程（ａ１）よりも後に、下層基板の前記第１の面に第１の酸化膜を形成する工程（ａ２）と、
上層基板の第１の面側に第２の酸化膜を形成する工程（ａ３）と、
前記第１の酸化膜と前記第２の酸化膜とを貼り合わせることにより、前記拡散防止層を形成する工程（ａ４）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）は、前記半導体基板の第２の面側にｐ型不純物を注入して前記アノードを形成する工程であることを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記アノードは、前記不純物拡散層よりも前に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）は、前記半導体基板の第２の面側にショットキー電極を形成する工程であることを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｅ）は、前記ソース電極と前記アノードとを電気的に接続するソースビアプラグを形成する工程であることを特徴とする請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、電源回路等に用いられる窒化物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）等の窒化物である窒化物半導体は、バンドギャップが大きいワイドギャップ半導体となる。例えば、窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の室温におけるバンドギャップは、それぞれ３．４ｅＶ及び６．２ｅＶである。また、窒化物半導体は、絶縁破壊電界及び電子の飽和ドリフト速度が、砒化ガリウム（ＧａＡｓ）等の他の化合物半導体又はシリコン半導体等と比べて大きいという特徴を有している。
【０００３】
また、窒化物半導体は一般式がＡｌxＧａyＩｎ1-x-yＮ（但し、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される種々の多元混晶を形成する。従って、バンドギャップが異なる多元混晶を用いることによりヘテロ構造を容易に形成できる。例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのへテロ構造においては、自発分極及びピエゾ分極により（０００１）面上にてヘテロ界面に電荷が生じ、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度が得られる。このため、ヘテロ界面での２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を利用することにより、電流密度が大きいヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）が実現できる。
【０００４】
また、窒化物半導体は、高出力化及び高耐圧化等に有利である。従って、高耐圧のパワートランジスタを低オン抵抗化することが可能となる。例えば、２００Ｖ以上の高耐圧分野においてＳｉを用いたＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）の１／１０、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）の１／３以下の低オン抵抗化が実現されている（例えば、非特許文献１を参照）。
【非特許文献１】W. Saito et al., "IEEE Transactions on Electron Devices"、２００３年、５０巻、１２号、ｐ．２５２８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、窒化物半導体からなるＨＦＥＴをインバータ等に応用する場合には以下のような問題がある。
【０００６】
誘導性負荷が接続された場合、ターンオフした際に誘導性負荷に溜まっているエネルギー（Ｅ＝１／２ＬＩ2、Ｌ：自己インダクタンス、Ｉ：電流）を回路内で消費する必要がある。
【０００７】
シリコンＭＯＳＦＥＴの場合はデバイス構造にドレイン−ソース間に逆並列に接続（カソードをドレインと接続、アノードをソースと接続）された寄生ダイオードを有しており、ＭＯＳＦＥＴをオフしたときは誘導性負荷からのエネルギーを寄生ダイオードのアバランシェ領域を利用して消費することができるので比較的大きなアバランシェエネルギー耐量を有する。
【０００８】
なお、アバランシュエネルギー耐量とは、デバイスの耐破壊性の指標であり、誘導性負荷に蓄積されたエネルギーをデバイスで消費した場合、デバイスが破壊に至らずに消費できる最大エネルギーと定義される。
【０００９】
一方、ＨＦＥＴは寄生ダイオード構造を持たず誘導性負荷からのエネルギーを積極的に消費できないためアバランシェエネルギー耐量は低く、大きな自己インダクタンスＬを持つ誘導性負荷でターンオフすることが困難である。このため、ダイオードを外付けすることによりアバランシェエネルギー耐量を向上させる必要がある。
【００１０】
ダイオードを外付けすると、部品点数の増加及び占有面積の増大が生じる。これらは、微細化及びコストの削減が要求される半導体装置にとっては好ましくない問題である。
【００１１】
本発明は、前記従来の問題を解決し、ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた、高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明はダイオードが形成された半導体基板の上にトランジスタを形成することにより、ダイオードとトランジスタとが一体に形成された構成とする。
【００１３】
具体的に本発明に係る第１の半導体装置は、半導体基板と、半導体基板の第１の面側にカソードが形成され、第２の面側にアノードが形成されたダイオードと、半導体基板の上に形成されたトランジスタとを備え、トランジスタは、半導体基板側から順次形成された第１の窒化物半導体層及び該第１の半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、半導体層積層体の上又は上部に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極とを有し、ソース電極は、アノードと電気的に接続され、ドレイン電極は、カソードと電気的に接続されていることを特徴とする。
【００１４】
第１の半導体装置は、半導体基板の第１の面側にカソードが形成され、第２の面側にアノードが形成されたダイオードと、半導体基板の上に形成されたトランジスタとを備えている。このため、半導体装置の占有面積は、ほぼトランジスタの面積と等しくなり、ダイオードによる面積の増大がほとんどない。また、ソース電極は、アノードと電気的に接続され、ドレイン電極は、カソードと電気的に接続されているため、誘導性負荷のエネルギーは、半導体基板に形成されたダイオードによって消費される。従って、トランジスタのアバランシュエネルギー耐量が向上する。
【００１５】
第１の半導体装置において、カソードは、半導体基板の第１の面側に形成されたｎ型領域からなり、アノードは、半導体基板の第２の面側に形成されたｐ型領域であってもよい。この場合において、ｐ型領域は、半導体基板の側縁部から間隔をおいて形成されていることが好ましい。
【００１６】
第１の半導体装置において、カソードは、半導体基板の第１の面側に形成されたｎ型領域からなり、アノードは、半導体基板の第２の面側に形成されたショットキー電極であってもよい。
【００１７】
第１の半導体装置において、カソードは、半導体基板の第１の面側に形成されたｎ型領域からなり、アノードは、半導体基板の第２の面側に形成されたショットキー電極及び互いに間隔をおいて形成された複数のｐ型領域であってもよい。
【００１８】
第１の半導体装置は、半導体基板の第２の面に形成された裏面電極をさらに備え、トランジスタは第１の面の上に形成されていてもよい。また、トランジスタは第１の面の上に形成され、ショットキー電極は裏面電極である構成としてもよい。これらの場合において、ｎ型領域と、半導体基板の主面との間に形成され、半導体層積層体に含まれるIII族元素の拡散を防止する拡散防止層をさらに備えていてもよい。
【００１９】
第１の半導体装置は、半導体基板の第１の面に形成された裏面電極をさらに備え、トランジスタは第２の面の上に形成されていてもよい。
【００２０】
第１の半導体装置において、ドレイン電極とカソードとを接続するドレインビアプラグと、ソース電極とアノードとを接続するソースビアプラグとをさらに備えていることが好ましい。
【００２１】
第１の半導体装置において、半導体基板はシリコン、炭化硅素又は窒化ガリウムからなることが好ましい。
【００２２】
本発明に係る第２の半導体装置は、基板の上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、半導体層積層体の上又は上部に互いに間隔をおいて形成されたカソード電極、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されたゲート電極と、カソード電極とソース電極との間に形成された第１のｐ型半導体層と、第１のｐ型半導体層の上に形成されたアノード電極とを備え、ソース電極とアノード電極とは電気的に接続され、ドレイン電極とカソード電極とは電気的に接続されていることを特徴とする。
【００２３】
第２の半導体装置は、半導体層積層体の上又は上部に互いに間隔をおいて形成されたカソード電極と、カソード電極とソース電極との間に形成された第１のｐ型半導体層とを備えている。このため、半導体層積層体にトランジスタと共にダイオードが形成される。従って、ダイオードによる半導体装置の面積の増大はほとんどない。また、ソース電極とアノード電極とは電気的に接続され、ドレイン電極とカソード電極とは電気的に接続されている。従って、誘導性負荷のエネルギーをダイオードにより消費することができ、トランジスタのアバランシュエネルギー耐量を向上させることができる。
【００２４】
第２の半導体装置において、ゲート電極と半導体層積層体との間に形成された第２のｐ型半導体層をさらに備えていてもよい。
【００２５】
本発明に係る半導体装置の製造方法は、第１の面側にダイオードのカソードとなるｎ型領域を有し、ｎ型領域と第１の面との間に拡散防止層を有する半導体基板を準備する工程（ａ）と、半導体基板の第２の面側にダイオードのアノードを形成する工程（ｂ）と、半導体基板の第１の面の上に、第１の面と平行な方向に電子が走行するチャネル領域並びにソース電極、ドレイン電極及びゲート電極を有する窒化物トランジスタを形成する工程（ｃ）と、ドレイン電極とｎ型領域とを電気的に接続するドレインビアプラグを形成する工程（ｄ）と、ソース電極とアノードとを電気的に接続する工程（ｅ）とを備えていることを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、第１の面側にダイオードのカソードとなるｎ型領域を有し、ｎ型領域と第１の面との間に拡散防止層を有する半導体基板を準備する工程と、半導体基板の第１の面の上に、窒化物トランジスタを形成する工程（ｃ）を備えている。このため、窒化物トランジスタを形成する際に、Ｇａ等が半導体基板に拡散し、ｎ型領域がｐ型化することを防止できる。従って、半導体基板に確実にダイオードを形成することができ、アバランシュエネルギー耐量が大きい半導体装置を実現することができる。
【００２７】
本発明の半導体装置の製造方法において、工程（ａ）は、半導体基板の第１の面側にｎ型不純物を注入することによりｎ型領域を形成する工程（ａ１）と、ｎ型領域の上部に酸素イオンを注入した後、熱処理を行うことにより、ｎ型領域の上部に酸化膜からなる拡散防止層を形成する工程（ａ２）とを含んでいてもよい。
【００２８】
本発明の半導体装置の製造方法において、工程（ａ）は、下層基板の第１の面側にｎ型不純物を注入することによりｎ型領域を形成する工程（ａ１）と、工程（ａ１）よりも後に、下層基板の第１の面に第１の酸化膜を形成する工程（ａ２）と、上層基板の第１の面側に第２の酸化膜を形成する工程（ａ３）と、第１の酸化膜と第２の酸化膜とを貼り合わせることにより、拡散防止層を形成する工程（ａ４）とを含んでいてもよい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｂ）は、半導体基板の第２の面側にｐ型不純物を注入してアノードを形成する工程であってもよい。
【００３０】
本発明の半導体装置の製造方法において、アノードは、不純物拡散層よりも前に形成してもよい。
【００３１】
本発明の半導体装置の製造方法において、工程（ｂ）は、半導体基板の第２の面側にショットキー電極を形成する工程であってもよい。
【００３２】
本発明の半導体装置の製造方法において、工程（ｅ）は、ソース電極とアノードとを電気的に接続するソースビアプラグを形成する工程であってもよい。
【発明の効果】
【００３３】
本発明に係る半導体装置によれば、ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた、高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように第１の実施形態の半導体装置は、ダイオード１１が形成されたｎ型のシリコン基板である半導体基板１０と、半導体基板１０の上に形成された窒化物半導体からなるヘテロ接合トランジスタ（ＨＦＥＴ）２１とを備えている。
【００３５】
ダイオード１１は、ＰＩＮ（p-intrinsic-n）ダイオードであり、半導体基板１０の第１の面側に形成されたカソード１２と第２の面側に形成されたアノード１３とを有している。カソード１２は、ｎ型不純物の拡散層からなるｎ型領域である。アノード１３はｐ型不純物の拡散層からなるｐ型領域であり、第２の面に形成された裏面電極１４とオーミック接続している。この場合において、第１の面は、半導体基板の素子形成面であり、第２の面は素子形成面と反対側の面（裏面）である。
【００３６】
ＨＦＥＴ２１は、半導体基板１０の第１の面（素子形成面）の上にバッファ層２２を介在させて形成された半導体層積層体２３と、半導体層積層体２３の上部に互いに間隔をおいて形成されたソース電極２４及びドレイン電極２５と、ソース電極２４とドレイン電極２５との間にコントロール層２６を介在させて形成されたゲート電極２７とを有している。
【００３７】
半導体層積層体２３は、下側から順次形成された厚さが２μｍのアンドープのＧａＮ層２３Ａと厚さが２５ｎｍのアンドープのＡｌＧａＮ層２３Ｂとを有し、ＧａＮ層２３ＡにおけるＡｌＧａＮ層２３Ｂとの界面領域には２次元電子ガス（２ＤＥＧ）からなるチャネル領域が形成されている。
【００３８】
ソース電極２４及びドレイン電極２５は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体であり、チャネル領域とオーミック接続している。本実施形態においては、コンタクト抵抗を低減するために、ソース電極２４及びドレイン電極２５がＡｌＧａＮ層２３Ｂを貫通するように形成された凹部に形成され、チャネル領域と直接接している。ソース電極２４及びドレイン電極２５は、チャネル領域とオーミック接続していればよく、ＡｌＧａＮ層２３Ｂの上に直接形成したり、コンタクト層を介在させて形成したりしてもよい。
【００３９】
コントロール層２６は厚さが２００ｎｍのｐ型のＡｌＧａＮからなり、パラジウム（Ｐｄ）又はニッケル（Ｎｉ）からなるゲート電極２７がコントロール層２６とオーミック接触している。ｐ型のコントロール層２６を設けることにより、ＨＦＥＴ２１をノーマリオフ動作させることが可能となる。ノーマリオフ動作させる必要がない場合には、コントロール層２６を省き、ゲート電極２７を通常のショットキー電極とすればよい。
【００４０】
ドレイン電極２５とカソード１２とは、ドレインビアプラグ３１により電気的に接続されている。ソース電極２４とアノード１３とは、ソースビアプラグ３２により電気的に接続されている。ソースビアプラグ３２は、絶縁膜３３によりカソード１２と絶縁されている。
【００４１】
半導体基板１０の第２の面（裏面）には、アノード１３とオーミック接触した裏面電極１４が形成されている。裏面電極１４は、ダイオード１１のアノード１３と電気的に接続されていると共に、ＨＦＥＴ２１のソース電極２４ともソースビアプラグ３２を介して電気的に接続されている。このため、ソース電極２４を基板裏面から容易に接地することが可能となる。また、半導体装置を切り出したチップをリードフレームにはんだにより実装する際に、チップとはんだとの密着性を向上させることが可能となる。なお、ソースビアプラグ３２は、裏面電極１４と直接接続してもよい。また、ソースビアプラグ３２を形成せず、ソース電極２４と裏面電極１４とを配線により接続してもよい。この場合には、ソース電極パッドが必要となるが、ソースビアプラグ３２を形成する工程を省略することができる。裏面電極１４は、どのようなものでもよいが、例えばクロム、ニッケル及び銀の積層膜等により形成すればよい。
【００４２】
図２は、本実施形態の半導体装置の等価回路を示している。ＨＦＥＴのドレインとソースとの間にダイオードが逆並列に接続されている。つまり、ダイオードのカソードがドレイン側と接続され、アノードがソース側と接続されている。これにより、誘導性負荷からのエネルギーをダイオードによって消費することができ、ＨＦＥＴのアバランシェエネルギー耐量を向上させることができる。一方、ダイオードは、ＨＦＥＴを形成する半導体基板に形成されている。このため、半導体装置の占有面積が増大することはない。
【００４３】
本実施形態の半導体装置は、あらかじめ不純物を注入し、ｎ型領域とｐ型領域を形成した半導体基板を用いれば、通常のＨＦＥＴとほぼ同じ工程により形成することができる。ドレインビアプラグ３１及びソースビアプラグ３２も既知の方法により形成することができる。
【００４４】
なお、図３に示すように本実施形態の半導体装置を半導体チップに切り出した際に、半導体基板１０の側面にｐ型領域であるアノード１３が露出しないようにすることが好ましい。これは半導体チップに切断した際に切断面にｐｎ接合があるとｐｎ接合が崩れ、そこを介したリーク電流が増加してしまうからである。
【００４５】
本実施形態においては、ダイオードをＰＩＮダイオードとしたが、intrinsic層がないＰＮ接合ダイオードとしてもよい。また、図４に示すようにショットキーバリアダイオードとしてもよい。この場合には、アノードは半導体基板１０の第２の面（裏面）に形成されたショットキー電極１３Ａとなる。ＰＩＮダイオードは、高耐圧のものを作りやすいが、リカバリー特性に劣る。ダイオード１１をショットキーバリアダイオードとすることにより、リカバリー特性を向上させることが可能となる。ショットキー電極１３Ａは、どのようなものでもよいが例えば、ニッケル、パラジウム又は金等により形成すればよい。ショットキー電極１３Ａは、ＨＦＥＴ２１のソース電極２４を基板の裏面に引き出す裏面電極としても機能する。
【００４６】
また、図５に示すようにダイオードをＭＰＳ（Merged PIN and Schottky barrier）ダイオードとしてもよい。この場合には、アノード１３は、半導体基板１０の第２の面側に互いに間隔をおいて形成された複数のｐ型領域１３Ｂと、ショットキー電極１３Ａとなる。ＭＰＳダイオードはショットキーバリアダイオードとＰＩＮダイオードの長所を兼ね備えており、高耐圧で且つリカバリー特性が優れたダイオードである。
【００４７】
本実施形態においてダイオードの逆方向耐圧はＨＦＥＴの耐圧以下にする必要がある。オフ時に誘導性負荷に発生する逆起電圧はダイオードの耐圧でクランプされるので、ＨＦＥＴの耐圧がクランプされた電圧よりも高くなければＨＦＥＴが破壊されるからである。具体的には、耐圧が２５０Ｖ程度のＨＦＥＴの場合には、ダイオードの逆方向耐圧を２００Ｖ程度とすればよい。
【００４８】
（第１の実施形態の第１変形例）
以下に、第１の実施形態の第１変形例について図面を参照して説明する。図６は、第１の実施形態の第１変形例に係る半導体装置の断面構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４９】
本変形例の半導体装置は、ｎ型領域であるカソード１２と半導体層積層体２３との間に拡散防止層１７が形成されている。拡散防止層１７は、酸化シリコン（ＳｉＯ2）等からなる層であり、窒化物半導体に含まれるIII族元素の拡散を防止する。III族元素であるＧａ等はシリコンに対してｐ型不純物として作用する。このため、ｎ型領域であるカソード１２にＧａが拡散するとｐ型化し、ダイオードの特性が劣化するおそれがある。拡散防止層１７を形成することにより、ｎ型領域がｐ型化することによるダイオードの劣化を防止することができる。
【００５０】
本変形例に係る半導体装置の製造方法について図面を参照して説明する。図７は、本変形例の半導体装置の製造方法を工程順に示している。
【００５１】
まず、図７（ａ）に示すようにシリコン基板である半導体基板１０の第１の面側からｎ型不純物を注入してダイオードのカソードとなるｎ型領域４２を形成する。一方、第２の面側からｐ型不純物を注入してダイオードのアノードとなるｐ型領域４３を形成する。
【００５２】
次に、図７（ｂ）に示すように第１の面側から酸素イオン４４を注入する。この際に、酸素イオンは、ｎ型領域４２よりも浅い位置に注入する。
【００５３】
次に、図７（ｃ）に示すように、半導体基板１０を１０００〜１３５０℃程度の温度で高温アニールすることにより、所定の深さの位置に酸化シリコンからなる拡散防止層１７を形成する。同時に、イオン注入により半導体基板１０の表面に生じた欠陥を消滅させることができる。これにより、素子形成面側に形成されたカソード１２と、カソード１２と素子形成面との間に形成された拡散防止層１７と、裏面側に形成されたアノード１３とを有する半導体基板１０が得られる。
【００５４】
この後、図示は省略するが、既知の方法により、半導体基板１０の上にＨＦＥＴを形成すればよい。
【００５５】
また、半導体基板１０は、以下に示すような貼り合わせ法により形成してもよい。図８は、貼り合わせ法による半導体基板１０の製造方法を工程順に示している。
【００５６】
まず、図８（ａ）に示すように、シリコン基板である下層基板１０ａの第１の面側からｎ型不純物を注入してダイオードのカソードとなるｎ型領域４２を形成する。一方、第２の面側からｐ型不純物を注入してダイオードのアノードとなるｐ型領域４３を形成する。
【００５７】
次に、図８（ｂ）に示すように、下層基板１０ａの第１の面を酸化して、第１の酸化膜層４５ａを形成する。
【００５８】
また、図８（ｃ）に示すように、シリコン基板である上層基板１０ｂの素子形成面と反対側の面を酸化して第２の酸化膜層４５ｂを形成する。
【００５９】
次に、図８（ｄ）に示すように、第１の酸化膜層４５ａと第２の酸化膜層４５ｂとを密着させて熱処理を行うことにより、下層基板１０ａと上層基板１０ｂとを貼り合わせる。これにより、これにより、素子形成面側に形成されたカソード１２と、カソード１２と素子形成面との間に形成された拡散防止層１７と、裏面側に形成されたアノード１３とを有する半導体基板１０が得られる。
【００６０】
この後、図示は省略するが、既知の方法により、半導体基板１０の上にＨＦＥＴを形成すればよい。
【００６１】
なお、ショットキーバリアダイオードを形成する場合には、ｐ型領域４３の形成を省略すればよい。また、ｐ型不純物の注入を選択的に行うことによりＭＰＳダイオードを形成することも可能である。
【００６２】
（第１の実施形態の第２変形例）
以下に、本発明の第１の実施形態の第２変形例について図面を参照して説明する。図９は、第１の実施形態の第２変形例に係る半導体装置の断面構成を示している。図９において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図９に示すように、本変形例の半導体装置は、半導体基板１０の第２の面が素子形成面であり、第２の面の上にＨＦＥＴ２１が形成されている。この場合には、ＨＦＥＴ側にｐ型領域が形成されているため、窒化物半導体層から半導体基板へＧａが拡散しても何ら問題が生じない。
【００６３】
また、ＰＩＮダイオードに代えて、ショットキーバリアダイオードを形成してもよい。この場合には、ソースビアプラグ３２を半導体基板１０とショットキー接合するように形成し、ショットキー電極とすればよい。
【００６４】
第１の実施形態及びその変形例においてシリコン基板を用いる例を示したが、ダイオードが形成でき且つ窒化物半導体からなる半導体層積層体を形成できればどのようなものであってもよい。例えば、シリコン（Ｓｉ）基板に代えて、炭化硅素（ＳｉＣ）基板又は窒化ガリウム（ＧａＮ）基板等を用いることができる。
【００６５】
なお、シリコン基板の場合だけでなく炭化硅素基板の場合にも第１変形例において示した拡散防止層を設けることは有効である。
【００６６】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１０は、第２の実施形態に係る半導体装置の断面構成を示している。図１０に示すように、第２の実施形態の半導体装置は、半導体層積層体６３に形成されたダイオード５１とＨＦＥＴ５２とを備えている。
【００６７】
基板６０の上には、バッファ層６２を介在させて半導体層積層体６３が形成されている。半導体層積層体６３は、例えば下側から順次形成されたアンドープのＧａＮ層６３Ａと、アンドープのＡｌＧａＮ層６３Ｂとを有している。
【００６８】
半導体層積層体６３の上部には、互いに間隔をおいて、第１の電極７１、第２の電極７２及び第３の電極７３が形成されている。第１の電極７１と第２の電極７２との間にはｐ型ＡｌＧａＮからなる第１のｐ型層６４を介在させて第４の電極７４が形成され、第２の電極７２と第３の電極７３との間にはｐ型ＡｌＧａＮからなる第２のｐ型層６５を介在させて第５の電極７５が形成されている。
【００６９】
第１のｐ型層６４と、半導体層積層体６３のヘテロ接合界面に形成される２次元電子ガスとの間でＰＮ接合ダイオードが形成される。このため、第１の電極７１をカソード電極とし、第４の電極７４をアノード電極とするダイオード５１が形成される。
【００７０】
また、第２の電極７２をソース電極とし、第３の電極７３をドレイン電極とし、第５の電極７５をゲート電極とするＨＦＥＴ５２が形成される。
【００７１】
第１の電極７１と第３の電極７３とは電気的に接続され、第２の電極７２と第４の電極７４とは電気的に接続されている。従って、ＨＦＥＴ５２のソースとドレインとの間に、逆並列にダイオードが接続された半導体装置が実現できる。
【００７２】
本実施形態においては、ダイオード５１をＨＦＥＴ５２と共に、半導体層積層体６３に形成している。このため、半導体基板にダイオードを形成する場合と比べると、半導体装置の占有面積が増大する。しかし、ＨＦＥＴ５２とダイオード５１とは一体に形成されており、面積の増大は僅かである。また、ダイオード５１も窒化物半導体により形成されているため、高耐圧で且つ高速に動作するダイオードが実現できる。
【００７３】
第１の電極７１、第２の電極７２及び第３の電極７３は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体であり、チャネル領域とオーミック接続されている。本実施形態においては、コンタクト抵抗を低減するために、第１の電極７１、第２の電極７２及び第３の電極７３がＡｌＧａＮ層６３Ｂを貫通するように形成された凹部に形成され、チャネル領域と直接接している。
【００７４】
第２のｐ型層６５は、ＨＦＥＴ５２をノーマリオフ型にするために設けている。ＨＦＥＴ５２をノーマリオン型にする場合には、第２のｐ型層６５を形成せず、第５の電極７５を通常のショットキー電極とすればよい。
【００７５】
第２の実施形態において、基板は半導体層積層体を形成できるものであればどのようなものでもよく、シリコン、炭化硅素又は窒化ガリウム等の半導体基板であっても、サファイア等の絶縁性基板であってもよい。
【産業上の利用可能性】
【００７６】
本発明の窒化物半導体装置は、ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた、高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現でき、電源回路等に用いられる窒化物半導体装置等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す等価回路図である。
【図３】本発明の第１の実施形態に係る半導体装置を半導体チップに切り出した場合における、半導体基板の側端部を拡大して示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図６】本発明の第１の実施形態の第１変形例に係る半導体装置を示す断面図である。
【図７】本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図９】本発明の第１の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【符号の説明】
【００７８】
１０      半導体基板
１０ａ    下層基板
１０ｂ    上層基板
１１      ダイオード
１２      カソード
１３      アノード
１３Ａ    ショットキー電極
１３Ｂ    ｐ型領域
１４      裏面電極
１７      拡散防止層
２１      ＨＦＥＴ
２２      バッファ層
２３      半導体層積層体
２３Ａ    ＧａＮ層
２３Ｂ    ＡｌＧａＮ層
２４      ソース電極
２５      ドレイン電極
２６      コントロール層
２７      ゲート電極
３１      ドレインビアプラグ
３２      ソースビアプラグ
３３      絶縁膜
４２      ｎ型領域
４３      ｐ型領域
４４      酸素イオン
４５ａ    第１の酸化膜層
４５ｂ    第２の酸化膜層
５１      ダイオード
５２      ＨＦＥＴ
６０      基板
６２      バッファ層
６３      半導体層積層体
６３Ａ    ＧａＮ層
６３Ｂ    ＡｌＧａＮ層
６４      第１のｐ型層
６５      第２のｐ型層
７１      第１の電極
７２      第２の電極
７３      第３の電極
７４      第４の電極
７５      第５の電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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