(57)【要約】【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。【選択図】図１
2009158591.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内の前記ゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内の前記ゲート電極上に形成された保護絶縁膜を含む第１のゲートと、
前記第１のゲートの側方に設けられたソース・ドレイン領域と、
前記絶縁膜中の前記第１の凹部の側方に形成され、前記第１の凹部よりも径が大きい第２の凹部内に形成され、前記ソース・ドレイン領域に接続するコンタクトと、
を含み、
前記ゲート電極は、第１の金属膜と、当該第１の金属膜の底面および側面を被覆する第２の金属膜とにより構成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記コンタクトは、前記第１の金属膜と、前記第１の金属膜の底面および側面を被覆する前記第２の金属膜とにより構成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体基板には、メモリ領域とロジック領域とが混載され、
前記第１のゲートは前記メモリ領域に形成され、
前記ロジック領域には、前記保護絶縁膜を有しない点を除いて前記第１のゲートと同じ構造の第２のゲートが形成された半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ロジック領域において、前記第２のゲートのゲート電極上に、当該ゲート電極に電気的に接続するプラグが形成された半導体装置。
【請求項５】
半導体基板上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記ダミーゲート電極を埋め込む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第１の絶縁膜を選択的に除去して、当該第１の絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程と、
前記ダミーゲート電極を除去して、前記第１の絶縁膜に前記コンタクトホールよりも径の小さい第１の凹部を形成する工程と、
前記半導体基板上の全面に金属膜を形成し、前記コンタクトホールおよび前記第１の凹部を当該金属膜で埋め込む工程と、
化学機械研磨法により、前記コンタクトホールおよび前記第１の凹部外に露出した前記金属膜を除去して前記コンタクトホール内にコンタクト、前記第１の凹部内にゲート電極をそれぞれ形成するとともに前記第１の凹部内上部の前記金属膜を除去して前記第１の凹部内上部にリセスを形成する工程と、
前記半導体基板上の全面に第２の絶縁膜を形成し、前記リセスを当該第２の絶縁膜で埋め込む工程と、
前記第１の凹部外部に露出した前記第２の絶縁膜を除去して前記第１の凹部内の前記ゲート電極上に選択的に前記第２の絶縁膜を残す工程と、
前記半導体基板上の全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を選択的に除去して、当該第３の絶縁膜に前記コンタクトに接続するホールを形成する工程と、
前記ホール内を導電膜で埋め込み、前記コンタクトに電気的に接続するプラグを形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
近年、メタルゲート形成する方法として、ソース・ドレインを形成した後にゲート電極を形成するゲートラスト（ダマシンゲート）プロセスが採用されることがある。特許文献１（特開２００６−３５１５８０号公報）および特許文献２（特開２００６−３５１９７８号公報）には、ゲートラストプロセスでゲートを製造した構成が記載されている。ゲートラストプロセスでは、まず、ポリシリコン層等によりダミーゲート電極を形成して、ダミーゲート電極をマスクとしてソース・ドレインを形成する。つづいて、ダミーゲート電極を絶縁膜で埋め込み、絶縁膜表面をＣＭＰ（Chemical Mechanical Polishing）等により平坦化した後にダミーゲート電極を選択的に除去して、絶縁膜に凹部を形成する。その後、凹部内を金属材料で埋め込み、凹部外に露出した金属材料をＣＭＰ等で除去することによりゲート電極を形成する。このプロセスを用いることにより、電極材料として、パターニングが困難な金属を用いることができるようになる。
【０００３】
ところで、素子間の間隔が狭い微細な構造においては、トランジスタのソース・ドレインに接続するコンタクトホールを形成する際に、パターンずれが生じると、コンタクトホールがゲート電極と重なり、コンタクトとゲート電極とがショートを起こしてしまうという問題がある。
【０００４】
特許文献３（特開２００３−１６８７３２号公報）には、半導体基板上に導電材料および窒化シリコン被覆層を形成し、これらをゲート電極の形状にパターニングした構成が記載されている。これにより、ゲート電極の導電材料の上部には絶縁性の窒化シリコン被覆層が設けた構成となっている。そのため、コンタクトホールがゲート電極上にかかっても、コンタクトとゲート電極とがショートしないようになっている。
【特許文献１】特開２００６−３５１５８０号公報
【特許文献２】特開２００６−３５１９７８号公報
【特許文献３】特開２００３−１６８７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ゲートラストプロセスを用いた場合、絶縁膜中に形成された凹部を金属材料で埋め込むことによりゲート電極が形成されるため、絶縁性の被覆層をゲート電極を構成する金属材料とともにパターニングすることができない。たとえば、凹部を金属材料で埋め込んだ後に、半導体基板上の全面に絶縁膜を形成し、凹部の位置にあわせて金属材料の上部のみに絶縁膜を残すよう選択的なパターニングをしようとしても、上述したように微細な構造ではパターンずれが生じて所望通りのパターニングは行えない。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内の前記ゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内の前記ゲート電極上に形成された保護絶縁膜を含む第１のゲートと、
前記第１のゲートの側方に設けられたソース・ドレイン領域と、
前記絶縁膜中の前記第１の凹部の側方に形成され、前記第１の凹部よりも径が大きい第２の凹部内に形成され、前記ソース・ドレイン領域に接続するコンタクトと、
を含み、
前記ゲート電極は、第１の金属膜と、当該第１の金属膜の底面および側面を被覆する第２の金属膜とにより構成され、当該第２の金属膜は、前記ゲート絶縁膜および前記第１の凹部の側壁と接して設けられた半導体装置が提供される。
【０００７】
また、本発明によれば、
半導体基板上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程と、
半導体基板上に前記ダミーゲート電極を埋め込む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第１の絶縁膜を選択的に除去して、当該第１の絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程と、
前記ダミーゲート電極を除去して、前記第１の絶縁膜に前記コンタクトホールよりも径の小さい第１の凹部を形成する工程と、
前記半導体基板上の全面に金属膜を形成し、前記コンタクトホールおよび前記第１の凹部を当該金属膜で埋め込む工程と、
化学機械研磨法により、前記コンタクトホールおよび前記第１の凹部外に露出した前記金属膜を除去して前記コンタクトホール内にコンタクト、前記第１の凹部内にゲート電極をそれぞれ形成するとともに前記第１の凹部内上部の前記金属膜を除去して前記第１の凹部内上部にリセスを形成する工程と、
前記半導体基板上の全面に第２の絶縁膜を形成し、前記リセスを当該第２の絶縁膜で埋め込む工程と、
前記第１の凹部外部に露出した前記第２の絶縁膜を除去して前記第１の凹部内の前記ゲート電極上に選択的に前記第２の絶縁膜を残す工程と、
前記半導体基板上の全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を選択的に除去して、当該第３の絶縁膜に前記コンタクトに接続するホールを形成する工程と、
前記ホール内を導電材料で埋め込み、前記コンタクトに電気的に接続するプラグを形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００８】
本発明者は、ゲートラストプロセスを用いた場合に、ダミーゲート電極を除去することにより絶縁膜に形成される第１の凹部の径がコンタクトホールである第２の凹部の径よりも小さいことを利用して、これらの凹部を金属膜で埋め込んだ後のＣＭＰの条件を制御することにより、径の小さい第１の凹部内にのみ上部に選択的にリセスを形成できることを見出した。さらに、全面に絶縁膜を形成してリセス内を絶縁膜で埋め込み、リセス外部に露出した絶縁膜を除去することにより、ゲートラストプロセスを用いた場合でも、ゲート電極上に選択的に保護絶縁膜を形成することができることを見出し、本発明に想到した。これにより、ゲートラストプロセスで形成されたゲート構造においても、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐことができる。
【０００９】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００１０】
本発明によれば、ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、メモリ領域であるＤＲＡＭ（Dynamic Random Access Memory）領域２００（図中ＤＲＡＭと記載）とロジック領域であるロジック領域２０２（図中Ｌｏｇｉｃと記載）とが混載された半導体基板１０２を含む。半導体基板１０２は、たとえばシリコン基板である。また、ロジック領域２０２には、Ｐ型チャネル領域（図中Ｐｃｈと記載）とＮ型チャネル領域（図中Ｎｃｈ）とが設けられている。また、ＤＲＡＭ領域２００は、Ｎ型チャネル領域とすることができる。これらの領域は、素子分離絶縁膜１０３により分離されている。ＤＲＡＭ領域２００のＮ型チャネル領域およびロジック領域２０２のＮ型チャネル領域には、Ｎ型の不純物拡散領域１１６ａが設けられており、ロジック領域２０２のＰ型チャネル領域には、Ｐ型不純物拡散領域１１６ｂが設けられている。なお、ＤＲＡＭ領域２００は、ロジック領域２０２よりも素子間の間隔が狭い微細な構造を有する。すなわち、ＤＲＡＭ領域２００において、各ゲート間の間隔がロジック領域２０２よりも狭くなっている。そのため、ＤＲＡＭ領域２００では、パターンずれが生じたときに、素子間のショート等が生じやすい。
【００１３】
半導体基板１０２上において、ＤＲＡＭ領域２００には、第１のゲート２１０が設けられており、ロジック領域２０２のＰ型チャネル領域には第２のゲート２１２が設けられており、ロジック領域２０２のＮ型チャネル領域には第３のゲート２１４がそれぞれ設けられている。さらに、第１のゲート２１０および第３のゲート２１４の両側方には、Ｎ型不純物拡散領域１１６ａにより構成されるソース・ドレイン領域がそれぞれ設けられている。また、第２のゲート２１２の両側方には、Ｐ型不純物拡散領域１１６ｂにより構成されるソース・ドレイン領域が設けられている。
【００１４】
半導体装置１００は、半導体基板１０２上に下からこの順で積層された絶縁膜１２０、層間絶縁膜１２２、層間絶縁膜１６０、層間絶縁膜１６２、層間絶縁膜１７２、層間絶縁膜１７４、および層間絶縁膜１７６を含む。層間絶縁膜１２２は、半導体基板１０２上に形成された第１のゲート２１０、第２のゲート２１２、および第３のゲート２１４を埋め込むように形成されている。
【００１５】
本実施の形態において、第１のゲート２１０、第２のゲート２１２、および第３のゲート２１４は、ゲートラストプロセスで形成された構成を有する。各ゲートは、層間絶縁膜１２２および各ゲートのサイドウォールにより構成される絶縁膜中に形成された凹部（後述する凹部１２６）内の底面に形成されたゲート絶縁膜および凹部内のゲート絶縁膜上に形成されたゲート電極（後述するゲート電極１３３）により構成される。各ゲートのゲート電極は、第１の金属膜（後述する第１の金属膜１３２）と、第１の金属膜の底面および側面を被覆するとともにゲート絶縁膜と凹部の側壁と接して設けられた第２の金属膜（後述する第２の金属膜１３０）とにより構成される。第２の金属膜は、凹部の側壁およびゲート絶縁膜と接して設けられる。また、各ゲートのゲート絶縁膜は複数種の膜の積層膜により構成される。詳細は後述する。
【００１６】
第１のゲート２１０は、凹部内のゲート電極上に形成された保護絶縁膜１４０を含む点で第２のゲート２１２および第３のゲート２１４と構成が異なる。
【００１７】
さらに、半導体装置１００の層間絶縁膜１２２中には、各ゲートのソース・ドレイン領域に接続するコンタクト１３４が設けられている。コンタクト１３４は、各ゲートのゲート電極と同じ材料により構成することができる。すなわち、コンタクト１３４は、絶縁膜１２０および層間絶縁膜１２２中に形成された凹部（後述するコンタクトホール１２４）内に形成された第１の金属膜（後述する第１の金属膜１３２）と、第１の金属膜の底面および側面を被覆するとともに凹部の底面および側壁と接して設けられた第２の金属膜（後述する第２の金属膜１３０）とにより構成される。
【００１８】
ＤＲＡＭ領域２００において、層間絶縁膜１６０、１６２、および１７２中に、各コンタクト１３４に接続するビット線１８４、およびプラグ１８６およびプラグ１８８が設けられている。また、層間絶縁膜１７４中には、下部電極１９２、容量膜１９４、および上部電極１９６により構成されたキャパシタ１９８が設けられている。キャパシタ１９８は、プラグ１８８、プラグ１８６およびコンタクト１３４を介して第１のゲート２１０の側方に形成された一方のＮ型不純物拡散領域１１６ａに電気的に接続されている。また、第１のゲート２１０の側方に形成された他方のＮ型不純物拡散領域１１６ａは、ビット線１８４に電気的に接続されている。
【００１９】
また、ロジック領域２０２において、層間絶縁膜１６０、１６２、１７２、１７４、および１７６中に、各コンタクト１３４に接続するプラグ１８６、プラグ１８８、およびプラグ１９０が設けられている。
【００２０】
本実施の形態において、各プラグおよびビット線１８４は、バリアメタル膜１８０および金属膜１８２により構成することができる。バリアメタル膜１８０は、たとえばＴｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、またはＴａＮ等により構成することができる。また、バリアメタル膜１８０は、たとえばＴａＮおよびＴａが積層した構造等積層膜により構成することもできる。金属膜１８２は、たとえば銅により構成することができる。ビット線１８４は、デュアルダマシン構造を有する構成とすることができる。ロジック領域２０２において、第３のゲート２１４は、その上に形成されたプラグ１８６と電気的に接続されている。また、ここでは図示していないが、ロジック領域２０２のＰ型チャネル領域の第２のゲート２１２もプラグ１８６と電気的に接続された構成としてもよい。
【００２１】
ＤＲＡＭ領域２００およびロジック領域２０２において、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂの表面にはシリサイド層１１８が形成される。各コンタクト１３４は、シリサイド層１１８を介してＮ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂにそれぞれ電気的に接続される。ＤＲＡＭ領域２００およびロジック領域２０２において、各ゲートと不純物拡散領域とによりトランジスタが構成される。
【００２２】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２から図８は、半導体装置１００の製造手順を示す工程断面図である。
【００２３】
まず、公知の手法により、半導体基板１０２に素子分離絶縁膜１０３を形成する。素子分離絶縁膜１０３は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜１０３の底面および側面にシリコン窒化膜等のライナ膜を形成した構成とすることもできる。
【００２４】
つづいて、半導体基板１０２上全面に第１のゲート絶縁膜１０４、第２のゲート絶縁膜１０６、および第３のゲート膜１０８を順に形成する。第１のゲート絶縁膜１０４は、たとえばシリコン酸化膜により構成することができる。第２のゲート絶縁膜１０６は、たとえばＨｆＯＮ等の高誘電率膜により構成することができる。第３のゲート膜１０８は、たとえばＴａＮ等により構成することができる。
【００２５】
次いで、ＤＲＡＭ領域２００およびロジック領域２０２のＮ型チャネル領域を選択的にマスクするレジスト膜（不図示）を形成し、当該レジスト膜をマスクとしたウェットエッチングにより、ロジック領域２０２のＰ型チャネル領域の第３のゲート膜１０８を選択的に除去する。その後レジスト膜を除去する（図２（ａ））。
【００２６】
その後、半導体基板１０２上全面に、後にポリシリコン層をエッチングする際のエッチングストッパ膜として機能するエッチングストッパ膜１１０を形成する（図２（ｂ））。エッチングストッパ膜１１０は、たとえばＴｉＮにより構成することができる。
【００２７】
つづいて、エッチングストッパ膜１１０上にたとえばＣＶＤ法によりポリシリコン層１１２を形成する。次いで、既知のリソグラフィ技術により、エッチングストッパ膜１１０、第３のゲート膜１０８、第２のゲート絶縁膜１０６、第１のゲート絶縁膜１０４およびポリシリコン層１１２を順次ゲート電極の形状にパターニングする（図２（ｃ））。これにより、ポリシリコン層１１２により構成されたダミーゲート電極が形成される。
【００２８】
その後、ダミーゲート電極であるポリシリコン層１１２をマスクとして、半導体基板１０２にイオン注入を行い、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂのＬＤＤ（lightly doped drain）構造を形成する。つづいて、ゲート電極の形状にパターニングされたポリシリコン層１１２およびゲート絶縁膜の側方にサイドウォール１１４を形成する。サイドウォール１１４は、たとえばシリコン窒化膜により構成することができる。次いで、ダミーゲート電極であるポリシリコン層１１２およびサイドウォール１１４をマスクとして、半導体基板１０２にイオン注入を行い、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂを形成する（図３（ａ））。Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂは、それぞれトランジスタのソース・ドレイン領域となる。
【００２９】
つづいて、半導体基板１０２全面に金属膜を形成する。本実施の形態において、金属膜は、ニッケルやコバルトにより構成される。金属膜は、スパッタリングにより形成することができる。次いで、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させ、シリサイド層１１８を形成する。ここで、ポリシリコン層１１２上にもシリサイド層１１８が形成される（図３（ｂ））。その後、未反応の金属膜を除去する。シリサイド層１１８は、たとえばＮｉＳｉやＣｏＳｉとすることができる。
【００３０】
つづいて、半導体基板１０２全面に絶縁膜１２０および層間絶縁膜１２２（サイドウォール１１４とともに第１の絶縁膜を構成する）をこの順で積層し、ダミーゲート電極であるポリシリコン層１１２およびサイドウォール１１４を埋め込む（図４）。絶縁膜１２０は、たとえばシリコン窒化膜により構成することができる。層間絶縁膜１２２は、たとえばシリコン酸化膜により構成することができる。
【００３１】
次いで、層間絶縁膜１２２および絶縁膜１２０表面をＣＭＰにより平坦化する。このとき、ポリシリコン層１１２表面に形成されていたシリサイド層１１８も除去され、ダミーゲート電極であるポリシリコン層１１２の上面が露出する。その後、マスクを用いたドライエッチング等により、層間絶縁膜１２２および絶縁膜１２０を選択的に除去して、ソース・ドレイン領域であるＮ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂに接続するコンタクトホール１２４を形成する。これにより、コンタクトホール１２４底部に、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂ上に形成されたシリサイド層１１８が露出される（図５（ａ））。
【００３２】
つづいて、ウェットエッチングにより、ダミーゲート電極であるポリシリコン層１１２を選択的に除去し、次いで、エッチングストッパ膜１１０を除去する。これにより、サイドウォール１１４内に凹部１２６が形成される（図５（ｂ））。ここで、コンタクトホール１２４は、凹部１２６の幅よりも大きい直径を有している。凹部１２６の幅は、たとえば２０〜５０ｎｍとすることができる。
【００３３】
次いで、半導体基板１０２上の全面に第２の金属膜１３０および第１の金属膜１３２をこの順で積層する。第２の金属膜１３０は、たとえばＴｉＡｌＮにより構成することができる。また、第２の金属膜１３０の平坦部の膜厚は、たとえば１０ｎｍとすることができる。第２の金属膜１３０は、凹部１２６およびコンタクトホール１２４の底面および側壁をそれぞれ覆うように形成され、第２の金属膜１３０が形成された後も、凹部１２６およびコンタクトホール１２４内には凹部が形成されている。本実施の形態において、第２の金属膜１３０は、凹部１２６内において、ゲート絶縁膜の上面に形成された底面部およびこの底面部の周縁から立設された周壁部を有する構成とすることができる。また、第２の金属膜１３０は、コンタクトホール１２４内においても、コンタクトホール１２４底面を被覆する底面部およびこの底面部の周縁から立設された周壁部を有する構成とすることができる。次いで、第２の金属膜１３０上に第１の金属膜１３２を形成して、凹部１２６およびコンタクトホール１２４内の凹部を埋め込む（図６（ａ））。第１の金属膜１３２は、たとえばＷ、Ａｌ、またはＣｕ等により構成することができる。
【００３４】
その後、凹部１２６およびコンタクトホール１２４外部に露出した第１の金属膜１３２および第２の金属膜１３０をＣＭＰにより除去する。これにより、コンタクトホール１２４内にコンタクト１３４、凹部１２６内にゲート電極１３３がそれぞれ形成される。このとき、過酸化水素水の濃度が高く、酸化力が高いスラリーを用い、ケミカル性が高いＣＭＰを行うことにより、径の小さい凹部１２６においては、凹部１２６内上部の第１の金属膜１３２および第２の金属膜１３０が除去され、凹部１２６内上部にリセス１２８が形成される（図６（ｂ））。
【００３５】
つづいて、半導体基板１０２上の全面に保護絶縁膜１４０（第２の絶縁膜）を形成し、リセス１２８を保護絶縁膜１４０で埋め込む（図７（ａ））。ここで、保護絶縁膜１４０は、たとえばシリコン酸化膜により構成することができる。次いで、リセス１２８外部に露出した保護絶縁膜１４０をＣＭＰにより除去する（図７（ｂ））。これにより、凹部１２６内のゲート電極１３３上に選択的に保護絶縁膜１４０が形成される。
【００３６】
その後、ロジック領域２０２のゲートに形成された保護絶縁膜１４０を除去する。具体的には、ＤＲＡＭ領域２００のみを選択的にマスクするレジスト膜１４２を形成し、レジスト膜１４２をマスクとしてエッチングにより保護絶縁膜１４０を除去する。このとき、層間絶縁膜１２２が保護絶縁膜１４０と同じシリコン酸化膜により構成されている場合、層間絶縁膜１２２の上部も同時に除去される（図８（ａ））。
【００３７】
レジスト膜１４２を除去した後、半導体基板１０２上の全面に層間絶縁膜１６０および層間絶縁膜１６２（第２の絶縁膜）をこの順で積層する。層間絶縁膜１６０および層間絶縁膜１６２は、たとえば低誘電率膜により構成することができる。また、図示していないが、各層間絶縁膜間には、必要に応じて適宜エッチングストッパ膜等の他の膜を設けることができる。
【００３８】
つづいて、層間絶縁膜１６０および層間絶縁膜１６２中にプラグ１８６を形成するためのホール１６４およびビット線１８４を形成するためのデュアルダマシン配線溝１６６を形成する（図８（ｂ））。ホール１６４およびデュアルダマシン配線溝１６６は、コンタクト１３４に接続されるように形成される。また、ロジック領域２０２において、ホール１６４は、ゲート電極１３３に接続されるようにも形成される。次いで、ホール１６４およびデュアルダマシン配線溝１６６内をバリアメタル膜１８０および金属膜１８２で埋め込む。その後、ホール１６４およびデュアルダマシン配線溝１６６外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、コンタクト１３４やゲート電極１３３に電気的に接続するプラグ１８６およびビット線１８４を形成する。
【００３９】
このとき、第１のゲート２１０のゲート電極１３３上部には保護絶縁膜１４０が形成されている。そのため、ＤＲＡＭ領域２００においてホール１６４のパターンずれが生じた場合でも、第１のゲート２１０のゲート電極１３３とプラグ１８６との間のショートを防ぐことができる。この状態を図９に示す。図９（ａ）は、ＤＲＡＭ領域２００においてホール１６４のパターンずれが生じてホール１６４が第１のゲート２１０上にかかるように形成された例を示す。このようなパターンずれが生じた場合に、ゲート電極１３３の表面に保護絶縁膜１４０が形成されていないと、図１０の破線で囲んだように、ゲート電極１３３とプラグ１８６との間でショートが生じる。しかし、本実施の形態において、ゲート電極１３３上に保護絶縁膜１４０が形成されているので、パターンずれが生じたとしても、その後に形成されるビット線１８４やプラグ１８６とゲート電極との間のショートを防ぐことができる。図９（ｂ）は、本実施の形態における構成において、ホール１６４およびデュアルダマシン配線溝１６６内にプラグ１８６およびビット線１８４が形成された状態を示す図である。
【００４０】
なお、保護絶縁膜１４０は、層間絶縁膜１６０に対してエッチング選択比を取れる材料により構成することができる。これにより、層間絶縁膜１６０をエッチングしてホール１６４やデュアルダマシン配線溝１６６を形成する際に、保護絶縁膜１４０がエッチングされることなく、ゲート電極１３３表面に形成された状態となるようにすることができる。
【００４１】
図１に戻り、次いで、半導体基板１０２上の全面に層間絶縁膜１７２を形成する。その後、層間絶縁膜１７２にプラグ１８６に達するホールを形成し、当該ホール内をバリアメタル膜１８０および金属膜１８２で埋め込む。つづいて、ホール外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、プラグ１８８を形成する。
【００４２】
さらにその後、半導体基板１０２上の全面に層間絶縁膜１７４を形成する。つづいて、ＤＲＡＭ領域２００において、層間絶縁膜１７４にキャパシタ１９８を形成するための凹部を形成する。次いで、凹部を下部電極１９２、容量膜１９４、および上部電極１９６で埋め込む。これにより、キャパシタ１９８が形成される。なお、キャパシタは、他の種々の構成および工程で製造することができる。
【００４３】
その後、半導体基板１０２上の全面に層間絶縁膜１７６を形成し、ロジック領域２０２において、層間絶縁膜１７４および層間絶縁膜１７６にプラグ１８８に達するホールを形成し、当該ホール内をバリアメタル膜１８０および金属膜１８２で埋め込む。つづいて、ホール外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、プラグ１９０を形成する。以上により、図１に示した構成の半導体装置１００が得られる。
【００４４】
本実施の形態における半導体装置１００によれば、ゲートラストプロセスを用いた構成において、ゲート電極１３３の上部に選択的に保護絶縁膜１４０を形成することができるので、セルフアラインでコンタクト１３４を形成する際にパターンずれが生じても、コンタクト１３４とゲート電極１３３とがショートするのを防ぐことができる。
【００４５】
とくに、ＤＲＡＭ領域２００は、ロジック領域２０２よりも素子間の間隔が狭い微細な構造を有するため、パターンずれが生じたときに素子間のショート等が生じやすい。しかし、本実施の形態における半導体装置１００によれば、ＤＲＡＭ領域２００において、ゲート電極１３３が保護絶縁膜１４０により保護された構成となっているので、コンタクト１３４とゲート電極１３３とがショートするのを防ぐことができる。また、ロジック領域２０２においては、保護絶縁膜１４０が除去されている。これにより、ＤＲＡＭ領域２００とロジック領域２０２とが混載された半導体装置において、ＤＲＡＭ領域２００でのショートを防ぐとともに、ロジック領域２０２ではゲート電極１３３上にプラグ１８６等を形成して電気的に接続するようにすることができる。
【００４６】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４７】
以上においては、図８（ａ）に示したように、ＤＲＡＭ領域２００をレジスト膜１４２で保護して、ロジック領域２０２の保護絶縁膜１４０をすべて除去する構成を記載した。しかし、この工程を省略し、ロジック領域２０２においても保護絶縁膜１４０を残したままでホール１６４を形成し、ＤＲＡＭ領域２００のみをレジスト膜で保護してロジック領域２０２のホール１６４底部に露出する保護絶縁膜１４０を選択的に除去するようにしてもよい。
【００４８】
なお、以上の実施の形態において、各ゲート絶縁膜は、略平板状に形成されている。これにより、ゲート絶縁膜の膜厚の変動を抑えることができ、各トランジスタの閾値を所望の値に設定するようにすることができる。とくに、ゲート絶縁膜を複数層の膜で構成したり、Ｐ型トランジスタとＮ型トランジスタとで膜厚を異ならせたり、層数を異ならせた場合、ゲート絶縁膜を略平板状とした方が閾値の制御を行いやすくすることができる。しかし、ゲート絶縁膜は、この構成に限られず、ダミーゲート電極を除去した後に、ゲート絶縁膜を凹部１２６内の底面および側壁に形成するようにしてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態において、コンタクトホール形成時にパターンずれが生じた場合の構成を示す図である。
【図１０】ゲート電極上部に保護絶縁膜がない場合に、コンタクトホール形成時にパターンずれが生じた場合の構成を示す図である。
【符号の説明】
【００５０】
１００ 半導体装置
１０２ 半導体基板
１０３ 素子分離絶縁膜
１０４ 第１のゲート絶縁膜
１０６ 第２のゲート絶縁膜
１０８ 第３のゲート膜
１１０ エッチングストッパ膜
１１２ ポリシリコン層
１１４ サイドウォール
１１６ａ Ｎ型不純物拡散領域
１１６ｂ Ｐ型不純物拡散領域
１１８ シリサイド層
１２０ 絶縁膜
１２２ 層間絶縁膜
１２４ コンタクトホール
１２６ 凹部
１２８ リセス
１３０ 第２の金属膜
１３２ 第１の金属膜
１３３ ゲート電極
１３４ コンタクト
１４０ 保護絶縁膜
１４２ レジスト膜
１６０ 層間絶縁膜
１６２ 層間絶縁膜
１６４ ホール
１６６ デュアルダマシン配線溝
１７２ 層間絶縁膜
１７４ 層間絶縁膜
１７６ 層間絶縁膜
１８０ バリアメタル膜
１８２ 金属膜
１８４ ビット線
１８６ プラグ
１８８ プラグ
１９０ プラグ
１９２ 下部電極
１９４ 容量膜
１９６ 上部電極
１９８ キャパシタ
２００ ＤＲＡＭ領域
２０２ ロジック領域
２１０ 第１のゲート
２１２ 第２のゲート
２１４ 第３のゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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