(57)【要約】【課題】抵抗値を効果的に低減することができる構造の窒化物半導体素子およびその製造方法を提供する。【解決手段】この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備えている。窒化物半導体積層構造部２は、ｎ型層３と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４と、ｐ型ＧａＮ層４上に積層形成されたｎ+型ＧａＮ層５とを備えている。ｎ+型ＧａＮ層５のｐ型不純物濃度は、１×１０18ｃｍ-3以下とされている。ｎ型層３、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５は、同一処理室内で、一度も大気中に取り出すことなく、結晶成長させられる。ただし、ｐ型ＧａＮ層４の成長後には、結晶成長を中断し、処理室の内部雰囲気中のｐ型不純物濃度の低下を待って、ｎ+型ＧａＮ層５の結晶成長が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
III族窒化物半導体からなるｎ型の第１層と、
この第１層の上に設けられたIII族窒化物半導体からなるｐ型の第２層と、
この第２層の上に設けられたIII族窒化物半導体からなり、ｐ型不純物の含有量が１×１０18ｃｍ-3以下であるｎ型の第３層とを含む、窒化物半導体素子。
【請求項２】
前記第１層、第２層および第３層を含むIII族窒化物半導体積層構造が、前記第１層、第２層および第３層に跨る壁面を有しており、
前記壁面に対向するように形成されたゲート絶縁膜と、
このゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、
前記第１層にオーミック接触するように形成されたドレイン電極と、
前記第３層にオーミック接触するように形成されたソース電極とをさらに含む、請求項１記載の窒化物半導体素子。
【請求項３】
前記壁面における前記第２層の半導体表面部に形成され、前記第２層とは異なる導電特性を有するチャネル層をさらに含み、
前記ゲート絶縁膜が、前記チャネル層と前記ゲート電極との間に介装されている、請求項２記載の窒化物半導体素子。
【請求項４】
前記チャネル層が、前記第２層を変質させることにより形成されている、請求項３記載の窒化物半導体素子。
【請求項５】
前記チャネル層が、前記第２層からIII族窒化物半導体を再成長させることにより形成されている、請求項３記載の窒化物半導体素子。
【請求項６】
前記第２層および第３層の間に介装されたIII族窒化物半導体層からなり、前記第２層から前記第３層へのｐ型不純物の導入を阻止する第４層をさらに含む、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
【請求項７】
前記第４層が、ＡｌＧａＮまたはＡｌＮからなる、請求項６記載の窒化物半導体素子。
【請求項８】
III族窒化物半導体からなるｎ型の第１層を処理室内で形成する第１層形成工程と、
この第１層の上に、III族窒化物半導体からなるｐ型の第２層を前記処理室内で形成する第２層形成工程と、
この第２層の上に、III族窒化物半導体からなり、ｐ型不純物の含有量が１×１０18ｃｍ-3以下であるｎ型の第３層を前記処理室内で形成する第３層形成工程とを含み、
前記第１層、第２層および第３層を、形成途中で前記処理室から大気中へと一度も取り出すことなく形成する、窒化物半導体素子の製造方法。
【請求項９】
前記第２層形成工程の後、前記第３層形成工程の前に、１分以上の成長中断工程をさらに含む、請求項８記載の窒化物半導体素子の製造方法。
【請求項１０】
前記第３層形成工程が、前記第３層のｐ型不純物の含有量が１×１０18ｃｍ-3以下となる成長レートで前記第３層を成長させる工程を含む、請求項８または９記載の窒化物半導体素子の製造方法。
【請求項１１】
前記第１層、第２層および第３層を含むIII族窒化物半導体積層構造に、前記第１層、第２層および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面に対向するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
このゲート絶縁膜を挟んで前記第２層に対向するようにゲート電極を形成するゲート電極形成工程と、
前記第１層にオーミック接触するようにドレイン電極を形成する工程と、
前記第３層にオーミック接触するようにソース電極を形成する工程とをさらに含む、請求項８〜１０のいずれか一項に記載の窒化物半導体素子の製造方法。
【請求項１２】
前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは導電特性の異なるチャネル層を形成するチャネル層形成工程をさら含み、
前記ゲート絶縁膜形成工程が、前記チャネル層に対向するように前記ゲート絶縁膜を形成する工程であり、
前記ゲート電極形成工程が、前記ゲート絶縁膜を挟んで前記チャネル層に対向するように、前記ゲート電極を形成する工程である、請求項１１記載の窒化物半導体素子の製造方法。
【請求項１３】
前記チャネル層形成工程は、前記第２層を変質させることによって前記チャネル層を形成する工程を含む、請求項１２記載の窒化物半導体素子の製造方法。
【請求項１４】
前記チャネル層形成工程は、前記第２層から前III族窒化物半導体を再成長させることによって前記チャネル層を形成する工程を含む、請求項１２記載の窒化物半導体素子の製造方法。
【請求項１５】
前記第２層形成工程の後、前記第３層形成工程の前に、この第２層の上に、III族窒化物半導体からなり、前記第２層から前記第３層へのｐ型不純物の導入を阻止する第４層を形成する第４層形成工程をさらに含む、請求項８〜１４のいずれか一項に記載の窒化物半導体素子の製造方法。
【請求項１６】
前記第４層が、ＡｌＧａＮまたはＡｌＮからなる、請求項１５記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体で構成された窒化物半導体素子およびその製造方法に関する。III族窒化物半導体とは、一般式ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる半導体をいう。
【背景技術】
【０００２】
従来から、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられてきた。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する窒化物半導体素子の開発が検討されている。
【０００３】
図８は、従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、サファイア基板８１と、サファイア基板８１上に順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなるｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して傾斜した傾斜面９１である。積層構造部９３の表面（傾斜面９１を含む）には、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクト開口が形成されている。このコンタクト開口から露出したｎ型ＧａＮ層８５には、ｎ型ＧａＮ層８５にオーミック接触するようにソース電極８８が形成されている。一方、コンタクト開口から露出したｎ型ＧａＮ層８３には、ｎ型ＧａＮ層８３にオーミック接触するようにドレイン電極８９が形成されている。また、ゲート絶縁膜８６上における傾斜面９１との対向部分には、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
【０００４】
この構造の縦型ＭＯＳＦＥＴのｎｐｎ構造は、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長法）を用いて、基板８１上にアンドープＧａＮ層８２をエピタキシャル成長させ、その上にｎ型ＧａＮ層８３をエピタキシャル成長させ、その上にｐ型ＧａＮ層８４をエピタキシャル成長させ、その上にｎ型ＧａＮ層８５をエピタキシャル成長させて作製される。ｎ型ＧａＮ層８３，８５の形成時には、たとえば、ガリウムおよび窒素の各原料ガスとともに、ｎ型不純物としてのシリコンを含む原料ガスが処理室に供給され、これにより、シリコンを含むＧａＮ結晶が成長する。一方、ｐ型ＧａＮ層８４の形成時には、たとえば、ガリウムおよび窒素の各原料ガスとともに、ｐ型不純物としてのマグネシウムを含む原料ガスが処理室に供給され、これにより、マグネシウムを含むＧａＮ結晶が成長する。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、ｐ型ＧａＮ層８４の上にｎ型ＧａＮ層８５を結晶成長させると、このｎ型ＧａＮ層８５が多量のマグネシウムを含み、そのため、トランジスタ特性が悪くなるおそれがある。より具体的に説明すると、処理室内でｐ型ＧａＮ層８４を結晶成長させた直後には、処理室内にｐ型不純物（たとえばマグネシウム）を含む原料ガスが多量に残留している。そのため、その後にｎ型ＧａＮ層８５を結晶成長させる際に、処理室内雰囲気中のｐ型不純物が取り込まれる。その結果、ｎ型ＧａＮ層８５が多量のｐ型不純物を含むことになり、高い抵抗値を有することになる。ｐ型不純物には、一般に、マグネシウムが用いられるので、上記のような現象は、「Ｍｇメモリ効果」と呼ばれている。
【０００６】
この問題を回避するために、ｐ型ＧａＮ層の形成後に、基板を処理室から大気中へと取り出し、その後に、当該処理室または別の処理室内でｎ型ＧａＮ層を再成長させることが考えられる。しかし、大気中に取り出す前に、処理室内で基板を室温まで冷却する必要がある。この冷却期間中に、ｐ型ＧａＮ層８４の表層部に大量のマグネシウムが導入されることになる。その結果、ｐ型ＧａＮ層８４と、その上のｎ型ＧａＮ層８５との界面に多量のマグネシウムが導入されることになるので、この界面付近にＭｇ濃度のピークが現れることになる。このＭｇ濃度の高い領域（とくにｎ型半導体層内の領域）は電気抵抗が高いため、トランジスタのオン抵抗が高くなるという問題を生じる。
【０００７】
また、大気中に取り出すことによって、ｐ型のＧａＮ層表面が酸化してしまうため、再成長させるｎ型ＧａＮ層の品質を向上させることが難しくなる。
そこで、この発明の目的は、抵抗値を効果的に低減することができる構造の窒化物半導体素子およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための請求項１記載の発明は、III族窒化物半導体からなるｎ型の第１層と、この第１層の上に設けられたIII族窒化物半導体からなるｐ型の第２層と、この第２層の上に設けられたIII族窒化物半導体からなり、ｐ型不純物の含有量（濃度）が１×１０18ｃｍ-3以下（より好ましくは１×１０16ｃｍ-3以下）であるｎ型の第３層とを含む、窒化物半導体素子である。
【０００９】
この構成によれば、第１層、第２層および第３層によって縦型のｎｐｎ構造が形成されている。ｎ型の第３層のｐ型不純物含有量（濃度）は、１×１０18ｃｍ-3以下となっており、これにより、素子抵抗を効果的に低減できる構造となっている。
請求項２記載の発明は、前記第１層、第２層および第３層を含むIII族窒化物半導体積層構造が、前記第１層、第２層および第３層に跨る壁面を有しており、前記壁面に対向するように形成されたゲート絶縁膜と、このゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、前記第１層にオーミック接触するように形成されたドレイン電極と、前記第３層にオーミック接触するように形成されたソース電極とをさらに含む、請求項１記載の窒化物半導体素子である。
【００１０】
この構成によれば、第１、第２および第３層を含むIII族窒化物半導体構造には、これらに跨る壁面が形成されていて、この壁面に対向するようにゲート絶縁膜が形成され、この絶縁膜を挟んで、ゲート電極が第２層に対向している。一方、第１層にはドレイン電極がオーミック接触しており、第３層にはソース電極がオーミック接触している。こうして、ＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが形成されている。すなわち、ソース−ドレイン間に電圧を与えた状態で、ゲート電極に与える制御電圧を変化させることで、第２層の前記壁面近傍にチャネル（反転層）を形成したり、このチャネルを消失させたりすることができる。こうして、トランジスタ動作が可能となる。この場合に、ｎ型の第３層のｐ型不純物含有量（濃度）が１×１０18ｃｍ-3以下とされていることにより、電子の不純物散乱を低減できるため、抵抗の低いトランジスタ素子を実現できる。
【００１１】
請求項３記載の発明は、前記壁面における前記第２層の半導体表面部に形成され、前記第２層とは異なる導電特性を有するチャネル層をさらに含み、前記ゲート絶縁膜が、前記チャネル層と前記ゲート電極との間に介装されている、請求項２記載の窒化物半導体素子である。この構成では、第２層とは導電特性の異なるチャネル層にチャネルが形成される。そのため、チャネル層のアクセプタ濃度が、第２層のアクセプタ濃度よりも低ければ、第２層にチャネルが形成される場合に比較して、ゲート閾値電圧を低減できるとともに、電子移動度を向上することができる。その結果、オン抵抗を低減することができるから、優れた特性のパワーデバイスを実現できる。
【００１２】
前記チャネル層は、請求項４に記載されているように、前記第２層を変質させることにより形成されていてもよいし、請求項５に記載されているように、前記第２層からIII族窒化物半導体を再成長させることにより形成されていてもよい。
請求項６記載の発明は、前記第２層および第３層の間に介装されたIII族窒化物半導体層からなり、前記第２層から前記第３層へのｐ型不純物の導入を阻止する第４層をさらに含む、請求項１〜５のいずれか一項に記載の窒化物半導体素子である。
【００１３】
この構成によれば、第２層および第３層の間に介装された第４層によって、その後の過熱プロセスなどによる第２層から第３層へのｐ型不純物の導入（拡散）が阻止される。その結果、第３層のｐ型不純物含有量（濃度）を一層低減できるので、素子抵抗をより効果的に低減することができる。
請求項７記載の発明は、前記第４層が、ＡｌＧａＮまたはＡｌＮからなる、請求項６記載の窒化物半導体素子である。
【００１４】
ＡｌＧａＮまたはＡｌＮには、ｐ型不純物が導入され難いので、これらのIII族窒化物半導体材料を用いて第４層を形成することによって、第２層から第３層へのｐ型不純物の導入（拡散）を効果的に阻止できる。たとえば、第３層のｐ型不純物濃度を１×１０16ｃｍ-3以下にすることができる。
請求項８記載の発明は、III族窒化物半導体からなるｎ型の第１層を処理室内で形成する第１層形成工程と、この第１層の上に、III族窒化物半導体からなるｐ型の第２層を前記処理室内で形成する第２層形成工程と、この第２層の上に、III族窒化物半導体からなり、ｐ型不純物の含有量（濃度）が１×１０18ｃｍ-3以下（より好ましくは１×１０16ｃｍ-3以下）であるｎ型の第３層を前記処理室内で形成する第３層形成工程とを含み、前記第１層、第２層および第３層を、形成途中で前記処理室から大気中へと一度も取り出すことなく形成する、窒化物半導体素子の製造方法である。
【００１５】
この方法によれば、ｎ型の第１層、ｐ型の第２層およびｎ型の第３層が、途中で処理室から大気中へと一度も取り出すことなく同一処理室内で形成される。そのため、第２層と第３層との界面に、高濃度ｐ型不純物領域が形成されることがない。そして、第３層のｐ型不純物含有量（濃度）は、１×１０18ｃｍ-3以下に抑制されているので、抵抗の低い窒化物半導体素子を製造できる。
【００１６】
また、第１〜第３層が途中で大気中に取り出すことなく処理室内で形成されるので、ｐ型の第２層の表面の酸化を抑制できる。その結果、第２層の上に形成されるｎ型の第３層の結晶品質を向上することができる。これによって、高性能の窒化物半導体素子を作製できる。
請求項９記載の発明は、前記第２層形成工程の後、前記第３層形成工程の前に、ｌ分以上の成長中断工程をさらに含む、請求項８記載の窒化物半導体素子の製造方法である。
【００１７】
この方法では、第３層を形成する前に、１分以上の成長中断工程が設けられ、この期間に処理室内の排気によって、当該処理室内のｐ型不純物濃度を低減させることができる。この状態で第３層が形成されることによって、この第３層のｐ型不純物含有量（濃度）を１×１０18ｃｍ-3以下とすることができる。
請求項１０記載の発明は、前記第３層形成工程が、前記第３層のｐ型不純物の含有量（濃度）が１×１０18ｃｍ-3以下となる成長レートで前記第３層を成長させる工程を含む、請求項８または９記載の窒化物半導体素子の製造方法である。たとえば、第３層の成長レートは、第１層の成長レートよりも大きくされる。
【００１８】
この方法では、第３層の成長レートを充分に大きくすることによって、処理室内の雰囲気から第３層に導入されるｐ型の含有量（濃度）を１×１０18ｃｍ-3以下とすることができる。
とくに、前記第２層形成工程の後、前記第３層形成工程の前に、１分以上の成長中断工程を行い、その後に、前記第３層のｐ型不純物の含有量（濃度）が１×１０18ｃｍ-3以下となる成長レートで前記第３層を成長させることがより好ましい。
【００１９】
請求項１１記載の発明は、前記第１層、第２層および第３層を含むIII族窒化物半導体積層構造に、前記第１層、第２層および第３層に跨る壁面を形成する壁面形成工程と、前記壁面に対向するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、このゲート絶縁膜を挟んで前記第２層に対向するようにゲート電極を形成するゲート電極形成工程と、前記第１層にオーミック接触するようにドレイン電極を形成する工程と、前記第３層にオーミック接触するようにソース電極を形成する工程とをさらに含む、請求項８〜１０のいずれか一項に記載の窒化物半導体素子の製造方法である。
【００２０】
この方法により、III族窒化物半導体積層構造に第１、第２および第３層に跨る壁面が形成され、この壁面に対向するようにゲート絶縁膜が形成され、その上にゲート電極が形成されることにより、このゲート電極が第２層に対向する。これにより、ＭＩＳ構造が形成される。そして、第１層にオーミック接触するようにドレイン電極が形成され、第３層にオーミック接触するようにソース電極が形成されることによって、III族窒化物半導体からなるトランジスタが作製される。第３層の抵抗が低く抑えられることにより、素子抵抗が低くなり、大きなドレイン電流を確保できる。
【００２１】
請求項１２記載の発明は、前記壁面形成工程によって露出した前記第２層の半導体表面部に、前記第２層とは導電特性の異なるチャネル層を形成するチャネル層形成工程をさら含み、前記ゲート絶縁膜形成工程が、前記チャネル層に対向するように前記ゲート絶縁膜を形成する工程であり、前記ゲート電極形成工程が、前記ゲート絶縁膜を挟んで前記チャネル層に対向するように、前記ゲート電極を形成する工程である、請求項１１記載の窒化物半導体素子の製造方法である。この方法により、請求項３に記載した窒化物半導体素子を製造できる。
【００２２】
前記チャネル層形成工程は、請求項１３に記載されているように、前記第２層を変質させることによって前記チャネル層を形成する工程を含んでいてもよいし、請求項１４に記載されているように、前記第２層から前III族窒化物半導体を再成長させることによって前記チャネル層を形成する工程を含んでいてもよい。
請求項１５記載の発明は、前記第２層形成工程の後、前記第３層形成工程の前に、この第２層の上に、III族窒化物半導体からなり、前記第２層から前記第３層へのｐ型不純物の導入を阻止する第４層を形成する第４層形成工程をさらに含む、請求項８〜１４のいずれか一項に記載の窒化物半導体素子の製造方法である。この場合、第３層は第４層の上に形成されることになる。
【００２３】
この方法により、第２層の上に第４層が形成され、この第４層によって、その後の加熱プロセスなどによる第２層から第３層へのｐ型不純物の導入（拡散）が阻止される。これにより、第３層のｐ型不純物含有量（濃度）をより確実に１×１０18ｃｍ-3以下とすることができる。
請求項１６記載の発明は、前記第４層が、ＡｌＧａＮまたはＡｌＮからなる、請求項１５記載の窒化物半導体素子の製造方法である。
【００２４】
この方法では、ＡｌＧａＮまたはＡｌＮを前記第４層として用いることによって、第３層へのｐ型不純物の導入をより効率よく阻止することができる。たとえば、第３層のｐ型不純物濃度を１×１０16ｃｍ-3以下にすることができる。
【発明を実施するための最良の形態】
【００２５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方主面上に形成された窒化物半導体積層構造部２とを備えている。
【００２６】
基板１としては、たとえば、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされるIII族窒化物半導体からなる基板（たとえば、ＧａＮ基板、ＡｌＮ基板など）、ＳｉＣ基板、およびＳｉ基板などの導電性基板を適用することが好ましい。つまり、基板１には、窒化物半導体積層構造部２と同種の基板を用いてもよいし、異種の基板を用いてもよい。また、導電性基板に限らず、サファイア等の絶縁性基板を用いることもできる。
【００２７】
窒化物半導体積層構造部２は、ｎ型層３（第１層）と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４（第２層）と、ｐ型ＧａＮ層４上に積層形成されたｎ+型ＧａＮ層５（第３層）とを備えている。
ｎ型層３は、基板１の一方表面（上面）に形成されたｎ+型ＧａＮ層６と、ｎ+型ＧａＮ層６上に積層形成されたｎ-型ＧａＮ層７とを備えている。
【００２８】
ｎ+型ＧａＮ層６は、ｎ-型ＧａＮ層７よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０18ｃｍ-3〜５×１０18ｃｍ-3である。一方、ｎ-型ＧａＮ層７のｎ型不純物濃度は、たとえば、１×１０16ｃｍ-3〜１×１０18ｃｍ-3（より具体的には、たとえば、１×１０17ｃｍ-3）である。
ｐ型ＧａＮ層４は、そのｐ型不純物濃度が、たとえば、１×１０18ｃｍ-3〜５×１０19ｃｍ-3（より具体的には、たとえば、４×１０19ｃｍ-3）である。
【００２９】
また、ｎ+型ＧａＮ層５は、そのｎ型不純物濃度が、たとえば、１×１０18ｃｍ-3〜５×１０18ｃｍ-3（より具体的には、たとえば、３×１０18ｃｍ-3）である。ｎ+型ＧａＮ層５は、ｐ型ＧａＮ層４の成長後に同一処理室内で成長されるので、成長過程で処理室内雰囲気中のｐ型不純物が取り込まれる。この雰囲気中のｐ型不純物に起因するｎ+型ＧａＮ層５内のｐ型不純物濃度は、１×１０18ｃｍ-3以下に抑えられている。
【００３０】
窒化物半導体積層構造部２は、図１の紙面に垂直な方向に延びる帯状に形成されており、断面が略台形となるようにｎ+型ＧａＮ層５からｎ+型ＧａＮ層６が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ+型ＧａＮ層６は、窒化物半導体積層構造部２の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ+型ＧａＮ層６の延長部で構成されている。
【００３１】
一方、窒化物半導体積層構造部２の幅方向中間付近には、ｎ+型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ-型ＧａＮ層７の途中部に至る深さのトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成されている。この実施形態では、トレンチ１０は、断面略Ｖ字形に形成されており、その傾斜した側面は、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５に跨がる壁面１１を形成している。
【００３２】
ｐ型ＧａＮ層４において壁面１１付近の領域の半導体表面部には、チャネル層１４が形成されている。チャネル層１４は、ｐ型ＧａＮ層４とは異なる導電特性を有する半導体、たとえば、ｐ型ＧａＮ層４よりもアクセプタ濃度の低いｐ-型半導体からなる。また、チャネル層１４の厚さ（壁面１１と直交する方向の厚さ）は、たとえば数ｎｍ〜１００ｎｍである。このチャネル層１４は、ｐ型ＧａＮ層４と異なる導電特性を有する半導体で形成されていればよく、ｐ-型半導体に限らず、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、ならびにｎ型およびｐ型の不純物を含む半導体などのいずれであってもよい。
【００３３】
壁面１１の全域を覆い、さらに、ｎ+型ＧａＮ層６、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５の表面を覆うように、ゲート絶縁膜１２が形成されている。このゲート絶縁膜１２は、壁面１１の領域において、チャネル層１４に対向し、さらに、このチャネル層１４を挟んでｐ型ＧａＮ層４に対向している。
ｎ+型ＧａＮ層６、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５は、基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によってエピタキシャル成長されている。
【００３４】
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ+型ＧａＮ層６、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。また、窒化物半導体積層構造部２の壁面１１の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面（ノンポーラ面）や、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面（セミポーラ面）となる。
【００３５】
ゲート絶縁膜１２は、たとえば、窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜１２は、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）またはこれらの組み合わせで構成することができる。ゲート絶縁膜１２上には、ゲート電極１３が形成されている。
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５に対向しており、さらに、ｎ+型ＧａＮ層５の上面においてトレンチ１０の縁部付近にまで延びて形成されている。壁面１１の領域では、ゲート電極１３は、ゲート絶縁膜１２を挟んでチャネル層１４に対向し、さらに、このチャネル層１４を挟んでｐ型ＧａＮ層４に対向することになる。ゲート電極１３は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成することができる。ゲート電極１３に適切なバイアスが与えられることにより、ｎ型層３とｎ+型ＧａＮ層５との間を電気的に導通させるチャネルがチャネル層１４内に形成される。
【００３６】
ゲート絶縁膜１２には、ｎ+型ＧａＮ層５の上面を露出させる開口１５が形成されている。開口１５から露出するｎ+型ＧａＮ層５上には、ソース電極１６が形成されている。
ソース電極１６は、ｎ+型ＧａＮ層５に対してオーミック接触しており、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて構成することができる。ソース電極１６を、Ａｌを含む金属で構成しておくことにより、ソース電極１６をｎ+型ＧａＮ層５に対して良好にオーミック接触させることができる。ソース電極１６は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３７】
基板１の他方表面（下面）には、ドレイン電極１７が接触形成されている。ドレイン電極１７は、基板１に対してオーミック接触しており、たとえば、ソース電極１６と同種の金属、すなわち、Ｔｉ／Ａｌ合金などの金属を用いて構成することができる。ドレイン電極１７は、その他、Ａｌのみ、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３８】
基板１として、サファイア等の絶縁性基板を用いる場合には、たとえば、引き出し部９において絶縁膜１２に開口が形成される。そしてこの開口を介してｎ+ＧａＮ層６にオーミック接触するようにドレイン電極が形成されることになる。
基板１として導電性基板を用い、基板１にドレイン電極１７を接触形成する場合には、ｎ+ＧａＮ層６は、必ずしも必要ではなく、基板１の表面にｎ-型ＧａＮ層７を形成してもよい。
【００３９】
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１６とドレイン電極１７との間には、ドレイン電極１７側が正となるバイアスが与えられる。これにより、ｎ-型ＧａＮ層７とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ+型ＧａＮ層５とｎ型層３との間、すなわち、ソース電極１６とドレイン電極１７との間（ソース−ドレイン間）は、遮断状態となる。この状態から、ゲート電極１３に対して、ソース電極１６を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル層１４におけるゲート絶縁膜１２との界面近傍には、電子が誘起されて、チャネルが形成される。そして、このチャネルを介して、ｎ型層３とｎ+型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１３に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１３にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ型のトランジスタ動作が実現される。
【００４０】
チャネル層１４の働きにより、チャネルの形成に必要なゲート電圧値（閾値電圧）を低くすることができる。そのため、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層４のアクセプタ濃度を高くしたまま、ゲート閾値電圧を低減するとともに、電子移動度を向上させることができる。その結果、オン抵抗を軽電することができるから、優れた特性のパワーデバイスを実現できる。
【００４１】
図２は、I窒化物半導体積層構造部２を構成する各層を結晶成長させるための処理装置の構成を説明するための図解図である。処理室５０内に、ヒータ５１を内蔵したサセプタ５２が配置されている。サセプタ５２は、回転軸５３に結合されており、この回転軸５３は、処理室５０外に配置された回転駆動機構５４によって回転されるようになっている。これにより、サセプタ５２に処理対象のウエハ５５を保持させることにより、処理室５０内でウエハ５５を所定温度に昇温することができ、かつ、回転させることができる。ウエハ５５は、前述の基板１を構成するウエハである。
【００４２】
処理室５０には、排気配管５６が接続されている。排気配管５６はロータリポンプ等の排気設備に接続されている。これにより、処理室５０内の圧力は、１／１０気圧〜常圧力（好ましくは１／５気圧程度）とされ、処理室５０内の雰囲気は常時排気されている。
一方、処理室５０には、サセプタ５２に保持されたウエハ５５の表面に向けて原料ガスを供給するための原料ガス供給路６０が導入されている。この原料ガス供給路６０には、窒素原料ガスとしてのアンモニアを供給する窒素原料配管６１と、ガリウム原料ガスとしてのトリメチルガリウム（ＴＭＧ）を供給するガリウム原料配管６２と、アルミニウム原料ガスとしてのトリメチルアルミニウム（ＴＭＡｌ）を供給するアルミニウム原料配管６３と、インジウム原料ガスとしてのトリメチルインジウム（ＴＭＩｎ）を供給するインジウム原料配管６４と、マグネシウム原料ガスとしてのエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）を供給するマグネシウム原料配管６５と、シリコンの原料ガスとしてのシラン（ＳｉＨ4）を供給するシリコン原料配管６６と、キャリヤガス（たとえば水素もしくは窒素またはこれらの両方）を供給するキャリヤガス供給配管６７とが接続されている。これらの配管６１〜６７には、それぞれバルブ７１〜７７が介装されている。各原料ガスは、いずれも水素もしくは窒素またはこれらの両方からなるキャリヤガスとともに供給されるようになっている。
【００４３】
また、各配管６１〜６７には、流量制御装置８１〜８７がそれぞれ介装されている。流量制御装置８１〜８７によって各原料ガス等の流量を調整することによって、窒化物半導体結晶の組成比制御、ｎ型またはｐ型不純物の添加量制御、および窒化物半導体結晶の成長レート制御を行うことができる。
ウエハ５５上にＧａＮをエピタキシャル成長させるときには、窒素原料バルブ７１およびガリウム原料バルブ７２が開かれる。これにより、ウエハ５５上に向けてアンモニアおよびトリメチルガリウムが供給され、その結果、ＧａＮ結晶がウエハ５５上に成長する。このＧａＮ結晶の導電型をｎ型に制御するときには、さらに、シリコン原料バルブ７６が開かれて、ウエハ５５に向けてシランが供給されることによって、ｎ型不純物としてのシリコンが添加されながらＧａＮ結晶が成長する。また、ＧａＮ結晶の導電型をｐ型に制御するときには、シリコン原料バルブ７６を閉状態とし、マグネシウム原料バルブ７５が開かれる。これにより、ウエハ５５に向けてエチルシクロペンタジエニルマグネシウムが供給され、ｐ型不純物としてのマグネシウムが添加されながらＧａＮ結晶が成長する。
【００４４】
ウエハ５５上にＡｌＧａＮ結晶を成長させるときには、窒素原料バルブ７１、ガリウム原料バルブ７２およびアルミニウム原料バルブ６３が開かれる。これにより、ウエハ５５上に向けてアンモニア、トリメチルガリウムおよびトリメチルアルミニウムが供給され、その結果、ＡｌＧａＮ結晶がウエハ５５上に成長する。このＡｌＧａＮ結晶の導電型をｎ型に制御するときには、さらに、シリコン原料バルブ７６が開かれて、ウエハ５５に向けてシランが供給されることによって、ｎ型不純物としてのシリコンが添加されながらＡｌＧａＮ結晶が成長する。また、ＡｌＧａＮ結晶の導電型をｐ型に制御するときには、シリコン原料バルブ７６を閉状態とし、マグネシウム原料バルブ７５が開かれる。これにより、ウエハ５５に向けてエチルシクロペンタジエニルマグネシウムが供給され、ｐ型不純物としてのマグネシウムが添加されながらＡｌＧａＮ結晶が成長する。
【００４５】
ウエハ５５上にＡｌＮ結晶を成長させるときには、窒素原料バルブ７１およびアルミニウム原料バルブ６３が開かれる。これにより、ウエハ５５上に向けてアンモニアおよびトリメチルアルミニウムが供給され、その結果、ＡｌＮ結晶がウエハ５５上に成長する。このＡｌＮ結晶の導電型をｎ型に制御するときには、さらに、シリコン原料バルブ７６が開かれて、ウエハ５５に向けてシランが供給されることによって、ｎ型不純物としてのシリコンが添加されながらＡｌＮ結晶が成長する。また、ＡｌＮ結晶の導電型をｐ型に制御するときには、シリコン原料バルブ７６を閉状態とし、マグネシウム原料バルブ７５が開かれる。これにより、ウエハ５５に向けてエチルシクロペンタジエニルマグネシウムが供給され、ｐ型不純物としてのマグネシウムが添加されながらＡｌＮ結晶が成長する。
【００４６】
Ｉｎを含むIII族窒化物半導体結晶の成長および導電型の制御も同様にして行うことができる。
また、原料バルブ７１〜７６を閉じ、キャリヤガスバルブ７７のみを開くこともできる。これにより、処理室５０にキャリヤガスのみを供給することができ、排気配管５６を通して、キャリヤガスとともに処理室５０内の残留ガスを排除することができる。
【００４７】
図３Ａ〜図３Ｈは、図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、基板１が用意され、この基板１の上に、たとえば、図２の構成の装置を用いて、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長法）により窒化物半導体積層構造部２の各層が結晶成長させられる。
【００４８】
より具体的には、まず、前記処理室５０内で、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図３Ａに示すように、ｎ+型ＧａＮ層６およびｎ-型ＧａＮ層７が形成される。成長レートは、たとえば、１μｍ／ｈ〜１．５μｍ／ｈとされる。こうして、ｎ+型ＧａＮ層６およびｎ-型ＧａＮ層７からなるｎ型層３が形成される。成長するＧａＮにドーピングするｎ型不純物としては、前述のとおり、たとえば、Ｓｉを用いることができる。ｎ+型ＧａＮ層６の成長時には、シリコン原料ガス（シラン）の流量が比較的多くされ、ｎ-型ＧａＮ層７の成長時にはシリコン原料ガスの流量が比較的少なくされる。
【００４９】
ｎ-型ＧａＮ層７の形成に続いて、前記処理室５０内において、ｎ-型ＧａＮ層７の上に、たとえば、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図３Ｂに示すように、ｐ型ＧａＮ層４が形成される。成長レートは、たとえば、０．６μｍ／ｈ〜１．０μｍ／ｈとされる。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＣを用いることができ、この実施形態では、前述のように、Ｍｇが用いられている。
【００５０】
ｐ型ＧａＮ層４の形成後は、前記処理室５０内で、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図３Ｃに示すように、ｎ+型ＧａＮ層５が形成される。成長レートは、たとえば、２μｍ／ｈ〜６／μｍ／ｈとされる。なお、成長するＧａＮにドーピングするｎ型不純物としては、前述のとおり、たとえば、Ｓｉを用いることができる。こうして、基板１の一方側に、ｎ+型ＧａＮ層６、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５からなる窒化物半導体積層構造部２が形成される。
【００５１】
窒化物半導体積層構造部２の形成過程において、ウエハ５５は処理室５０から一度も大気中に取り出されることがない。すなわち、窒化物半導体積層構造部２を構成する各層はいわゆる連続成長によって形成される。
その一方で、この実施形態では、ｐ型ＧａＮ層４の形成後には、原料バルブ７１〜７６が閉じられ、キャリヤガスバルブ７７のみが開かれて、処理室５０にキャリヤガスだけが供給される状態とされる。この状態で、１分以上（たとえば約１０分間）待機される。この間に、排気配管５６からの排気によって、処理室５０内の雰囲気中に含まれるｐ型不純物（Ｍｇ）濃度が低下させられる。この後に、ｎ+型ＧａＮ層５の結晶成長が行われる。すなわち、窒化物半導体積層構造部２は、処理室５０から一度も大気中に取り出すことなく連続成長によって形成されるが、ｐ型ＧａＮ層４の形成後には、ウエハ５５を処理室５０内に保持した状態で、１分以上結晶成長を中断する成長中断工程が行われる。そして、その後に、結晶成長が再開されて、ｎ+型ＧａＮ層５が形成される。
【００５２】
このようにして、ｐ型ＧａＮ層４の形成後には、処理室５０の内部雰囲気中のｐ型不純物濃度が充分に低下するのを待って、ｎ+型ＧａＮ層５の結晶成長を始めるようにしている。そのため、雰囲気中からｎ+型ＧａＮ層５に取り込まれるｐ型不純物量を抑制できるので、ｎ+型ＧａＮ層５内のｐ型不純物濃度を１×１０18ｃｍ-3以下とすることができる。
【００５３】
また、この実施形態では、ｎ+型ＧａＮ層５の結晶成長レートが、前述のとおり、２μｍ／ｈ〜６μｍ／ｈとされる。通常のＧａＮ結晶の成長レートは、１μｍ／ｈ〜１．５μｍ／ｈ程度であるので、ｎ+型ＧａＮ層５の成長レートは通常の２〜４倍である。たとえば、ｎ型ＧａＮ層３およびｐ型ＧａＮ層４は、前記通常の成長レートで結晶成長させ、その後に、所定時間（たとえば１０分間程度）だけ待機した後に、ｎ+型ＧａＮ層５を通常の成長レートの２〜４倍の成長レートで結晶成長させるとよい。これにより、ｎ+型ＧａＮ層５の結晶成長過程で処理室５０内の雰囲気から取り込まれるｐ型不純物濃度（単位体積当たりのｐ型不純物取り込み量）を抑制することができる。その結果、ｎ+型ＧａＮ層５内のｐ型不純物濃度をより効果的に１×１０18ｃｍ-3以下とすることができる。
【００５４】
こうして窒化物半導体積層構造部２が形成された後には、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ+型ＧａＮ層５からｎ-型ＧａＮ層６の層厚中間部に至る断面略逆台形のストライプ状トレンチ１８がエッチングによって形成される。これにより、図３Ｄに示すように、複数本（図３Ｄ等には３本が表れている。）の窒化物半導体積層構造部２がストライプ状（図３Ｄ等の紙面に垂直な方向に延びるストライプ状）に整形されるとともに、ｎ-型ＧａＮ層６の延長部からなる引き出し部９が同時に形成される。トレンチ１８の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
【００５５】
そして、各窒化物半導体積層構造部２の幅方向中間部付近に、断面略Ｖ字形のトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１０の形成は、トレンチ１８と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１０の壁面１１を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などのアルカリ系エッチング液を用いることが好ましい。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などの酸系エッチング液によるウェットエッチングによっても、ダメージを受けた壁面１１を改善することができる。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１１を均すことができる。壁面１１のダメージを低減しておくことにより、次に形成されるチャネル層１４（図１参照）の結晶状態を良好に保つことができ、また、壁面１１（チャネル層１４）とゲート絶縁膜１２との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００５６】
次いで、窒化物半導体積層構造部２が形成された基板１がＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ装置に入れられる。そして、ＥＣＲスパッタ装置内に、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ+プラズマが発生させられるとともに、窒素ガスが導入されて、装置内が窒素雰囲気とされる。窒素雰囲気とは、この場合、たとえば、高温窒素ガス中や窒素プラズマ中など、窒素分子、窒素原子、窒素ラジカルおよび窒素との化合物などが照射される環境などを指す。装置内が窒素雰囲気にされることにより、窒化物半導体積層構造部２の表面付近が窒化される。次いで、Ａｒ+プラズマが窒化物半導体積層構造部２の表面に数秒間照射される。このＡｒ+プラズマの照射により、図３Ｅに示すように、壁面１１の形成により露出したｐ型ＧａＮ層４の半導体表面部が変質し、ｐ型ＧａＮ層４とは異なる導電特性を有するチャネル層１４が形成される（チャネル層形成工程）。チャネル層１４の形成は、必ずしもＡｒ+プラズマによって行う必要はなく、ＳｉやＯ（酸素）の導入によって行うこともできる。
【００５７】
チャネル層１４の形成は、ｐ型ＧａＮ層４の半導体表面部を変質させる方法のほか、露出した壁面１１からIII族窒化物半導体を再成長させることによって行うこともできる。この場合には、チャネル層１４の形成も、図２の装置を用いたＭＯＣＶＤ法によって行うことができる。導電特性の制御は、不純物の添加を制御することによって行える。
次に、図３Ｅに示すように、略Ｖ字形のトレンチ１０の壁面１１を覆うとともに、ｎ+型ＧａＮ層６、ｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５の表面を覆うゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成には、ＥＣＲスパッタ法を適用することが好ましい。
【００５８】
その後、公知のフォトリソグラフィ技術により、開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜１２がストライプ状にドライエッチングされる。これにより、図３Ｆに示すように、開口１５が形成されて、ｎ+型ＧａＮ層５が部分的に露出する。
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図３Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ+型ＧａＮ層５との接触がオーミック接触となる。
【００５９】
その後は、ソース電極１６の場合と同様の方法により、図３Ｇに示すように、ゲート絶縁膜１２を挟んで壁面１１およびｎ+型ＧａＮ層５の上面においてトレンチ１０の縁部に対向するゲート電極１３が形成される。
そして、ソース電極１６の場合と同様の方法により、図３Ｈに示すように、基板１の他方表面（下面）にドレイン電極１７が形成される。こうして、図１に示す窒化物半導体素子を得ることができる。
【００６０】
ストライプ状に形成される複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１３およびソース電極１６は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１７は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図４Ａは、図１のｎ-型ＧａＮ層７、ｐ型ＧａＮ層４およびｎ+型ＧａＮ層５に含まれるＭｇの濃度プロファイルの一例（実施例）を示す図である。また、図４Ｂは、ｐ型ＧａＮ層４の形成後に処理室５０内のｐ型不純物濃度の低下を待つことなくｎ+型ＧａＮ層５を形成した場合（比較例）の同様の濃度プロファイルの一例を示す図である。なお、図４Ａおよび図４Ｂにおける横軸は、素子表面からの深さ方向位置を表わしている。
【００６１】
図４Ａに表れているとおり、ｐ型ＧａＮ層４の成長後に処理室５０内のｐ型不純物（マグネシウム原料ガス）を充分に排除した上でｎ+型ＧａＮ層５を成長させ、かつ、このｎ+型ＧａＮ層５の成長レートを通常の２〜４倍とすることで、ｐ型ＧａＮ層４とｎ+型ＧａＮ層５との界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。そして、ｎ+型ＧａＮ層５内のＭｇ濃度を１×１０18ｃｍ-3以下とすることができる。本件発明者の試作例では、ｎ+型ＧａＮ層５（ソース層）の電子移動度は、１２３μｃｍ2／Ｖ・ｓｅｃであった。
【００６２】
一方、図４Ｂに表れているように、ｐ型ＧａＮ層４の成長後にマグネシウム原料ガスを充分に排除することなく、かつ、通常の成長レートでｎ+型ＧａＮ層５を結晶成長させると、参照符号１００で示すＭｇメモリ効果が顕著に表れる。その結果、ｐ型ＧａＮ層４とｎ+型ＧａＮ層５との界面付近におけるＭｇ濃度プロファイルが鈍っており、ｎ+型ＧａＮ層５内のＭｇ濃度は、最低の箇所でも１．５×１０18ｃｍ-3となっている。この場合、ｎ+型ＧａＮ層５（ソース層）の電子移動度は、たとえば、０．１ｃｍ2／Ｖ・ｓｅｃ未満となり、トランジスタ動作が不可能になる。
【００６３】
この実施形態の窒化物半導体素子では、ｎ+型ＧａＮ層５中のｐ型不純物濃度がいずれの箇所でも１×１０18ｃｍ-3以下となっている。そのため、ｎ+型ＧａＮ層５は、良好なｎ型特性を示し、このｎ+型ＧａＮ層５が全体として高抵抗になることを抑制できる。これにより、良好なトランジスタ特性を実現することができ、かつ、低抵抗なトランジスタを実現することができる。
【００６４】
ドレイン電流Ｉdsは、次式で表すことができる。
2009164235.tif 000003
ただし、Ｒsourseはソース電極の接触抵抗とソース層の抵抗の和、
Ｒotherはチャネル以外の抵抗の和、
Ｖdsはドレイン電圧、
Ｖgsはゲート電圧、
ｇmは相互コンダクタンス、
Ｖthはしきい値電圧である。
【００６５】
この式から、ソース層の抵抗が高い、すなわち、ソース層の電子移動度が低いと、ドレイン電流が大きく減少してしまうことが分かる。したがって、ソース層の抵抗を低減することができるこの実施形態の構成により、ドレイン電流を大きくすることができ、良好なトランジスタ動作が可能となる。
図５は、本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図５において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６６】
この実施形態では、窒化物半導体積層構造部２は、ｎ型層２０（第１層）と、ｎ型層２０上に積層形成されたｐ型ＧａＮ層２１（第２層）と、ｐ型ＧａＮ層２１上に積層形成されたｎ型層２２とを備えている。
ｎ型層２０は、基板１の一方表面（上面）に形成されたｎ+型ＧａＮ層２３と、ｎ+型ＧａＮ層２３上に積層形成されたｎ-型ＧａＮ層２４とを備えている。
【００６７】
ｎ+型ＧａＮ層２３は、ｎ-型ＧａＮ層２４よりもｎ型不純物濃度が高く、その濃度は、たとえば、１×１０18ｃｍ-3〜１×１０20ｃｍ-3である。一方、ｎ-型ＧａＮ層２４のｎ型不純物濃度は、たとえば、１×１０16ｃｍ-3〜１×１０18ｃｍ-3（より具体的には、たとえば、１×１０17ｃｍ-3）である。
ｐ型ＧａＮ層２１は、そのｐ型不純物濃度が、たとえば、１×１０18ｃｍ-3〜５×１０19ｃｍ-3（より具体的には、たとえば、４×１０19ｃｍ-3）である。
【００６８】
ｎ型層２２は、ｐ型ＧａＮ層２１の上面に接して形成されたｎ型ＡｌＧａＮ層２５（第４層）と、ｎ型ＡｌＧａＮ層２５上に積層形成されたｎ+型ＧａＮ層２６（第３層）とを備えている。
ｎ+型ＧａＮ層２６は、そのｎ型濃度が、たとえば、１×１０18ｃｍ-3〜１×１０20ｃｍ-3（より具体的には、たとえば、３×１０18ｃｍ-3）である。一方、ｎ型ＡｌＧａＮ層２５のｎ型不純物濃度は、たとえば、１×１０17ｃｍ-3〜４×１０18ｃｍ-3（より具体的には、たとえば、３×１０18ｃｍ-3）である。ｎ+型ＧａＮ層２６は、ｐ型ＧａＮ層２１を成長させ、さらに、ｎ型ＡｌＧａＮ層２５の成長後に同一処理室内で成長される。ｎ型+ＧａＮ層２６の成長温度は、ｐ型ＧａＮ層２１の成長温度よりも高温になるが、ｎ型ＡｌＧａＮ層２５の働きによって、ｎ+型ＧａＮ層２６の形成時にｐ型ＧａＮ層２１中のｐ型不純物がｎ+型ＧａＮ層２６へと拡散することが抑制される。これにより、処理室内の雰囲気中のｐ型不純物に起因するｎ+型ＧａＮ層２６内のｐ型不純物濃度が、１×１０18ｃｍ-3以下（この実施形態では１×１０16ｃｍ-3以下）に抑えられている。
【００６９】
ｎ型ＡｌＧａＮ層２５は、その厚さが、１０ｎｍ〜５０ｎｍであることが好ましい。また、ｎ型ＡｌＧａＮ層２５は、組成式ＡｌzＧａ1-zＮ（０≦ｚ≦１）で表わされ、ｎ型ＡｌＧａＮ層２５に含まれるＡｌの量を示す値ｚが、０．１〜０．３であることが好ましい。
窒化物半導体積層構造部２は、断面が略台形の帯状をなすようにｎ+型ＧａＮ層２６からｎ+型ＧａＮ層２３が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ+型ＧａＮ層２３は、窒化物半導体積層構造部２の両側から、幅方向に引き出された引き出し部９を有している。すなわち、引き出し部９は、この実施形態では、ｎ+型ＧａＮ層２３の延長部で構成されている。
【００７０】
トレンチ１０は、ｎ+型ＧａＮ層２６からｎ型ＡｌＧａＮ層２５およびｐ型ＧａＮ層２１を貫通してｎ-型ＧａＮ層２４の途中部に至る深さで、窒化物半導体積層構造部２の長手方向に沿って形成されている。
壁面１１は、ｎ-型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６に跨がるように形成されている。
【００７１】
ｐ型ＧａＮ層２１において壁面１１付近の領域の半導体表面部には、前述の第１の実施形態の場合と同様に、チャネル層１４が形成されている。チャネル層１４は、ｐ型ＧａＮ層２１とは異なる導電特性を有する半導体、たとえば、ｐ型ＧａＮ層２１よりもアクセプタ濃度の低いｐ-型半導体からなる。また、チャネル層１４の厚さ（壁面１１と直交する方向の厚さ）は、たとえば数ｎｍ〜１００ｎｍである。このチャネル層１４は、ｐ型ＧａＮ層２１と異なる導電特性を有する半導体で形成されていればよく、ｐ-型半導体に限らず、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、ならびにｎ型およびｐ型の不純物を含む半導体などのいずれであってもよい。
【００７２】
ゲート電極１３は、ゲート絶縁膜１２を介して壁面１１、すなわちｎ-型ＧａＮ層２４、チャネル層１４、ｐ型ＧａＮ層２１、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６に対向しており、さらに、ｎ+型ＧａＮ層２６の上面においてトレンチ１０の縁部付近にまで延びて形成されている。
ソース電極１６は、ｎ+型ＧａＮ層２６に対してオーミック接触している。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
【００７３】
図６Ａ〜図６Ｈは、図５の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子の製造に際しては、基板１が用意され、この基板１の上に、前述の図２に示す処理装置を用いて、たとえばＭＯＣＶＤ法により、窒化物半導体積層構造部２の各構成層がエピタキシャル成長させられる。
【００７４】
まず、成長温度：１０００℃〜１１００℃、成長時間:２０分間〜３０分間の成長条件でＧａＮを成長させることにより、図６Ａに示すように、ｎ+型ＧａＮ層２３およびｎ-型ＧａＮ層２４が形成される。成長レートは、たとえば、１μｍ／ｈ〜１．５μｍ／ｈとされる。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板１の一方表面（上面）に、ｎ型層２０が形成される。ｎ+型ＧａＮ層２３の成長時には、シリコン原料ガス（シラン）の流量が比較的多くされ、ｎ-型ＧａＮ層２４の成長時にはシリコン原料ガスの流量が比較的少なくされる。
【００７５】
続いて、ｎ-型ＧａＮ層２４上に、成長温度：９５０℃〜１０５０℃、成長時間:３０分間〜５０分間の成長条件でＧａＮを成長させることにより、図６Ａに示すように、ｐ型ＧａＮ層２１が形成される。成長レートは、たとえば、０．６μｍ／ｈ〜１．０μｍ／ｈとされる。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、ＭｇやＣを用いることができ、この実施形態では、Ｍｇが用いられている。
【００７６】
次いで、ｐ型ＧａＮ層２１上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:２分間〜２０分間の成長条件でＡｌＧａＮを成長させることにより、図６Ｂに示すように、ｎ型ＡｌＧａＮ層２５が形成される。成長レートは、たとえば、１ｎｍ／分〜１０ｎｍ／分とされる。なお、成長するＡｌＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。
【００７７】
そして、ｎ型ＡｌＧａＮ層２５の形成後、ｎ型ＡｌＧａＮ層２５の上に、たとえば、成長温度：１０００℃〜１１００℃、成長時間:５分間〜１５分間の成長条件でＧａＮを成長させることにより、図６Ｃに示すように、ｎ+型ＧａＮ層２６が形成される。成長レートは、たとえば、２μｍ／ｈ〜６μｍ／ｈとされる。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、ｎ型ＡｌＧａＮ層２５とｎ+型ＧａＮ層２６とからなるｎ型層２２が形成され、基板１の一方側に、ｎ型層２０、ｐ型ＧａＮ層２１およびｎ型層２２からなる窒化物半導体積層構造部２が形成される。
【００７８】
図２の装置を用いて窒化物半導体積層構造部２を形成する過程において、ウエハ５５は処理室５０から一度も大気中に取り出されることがない。すなわち、窒化物半導体積層構造部２を構成する各層はいわゆる連続成長によって形成される。
一方、この実施形態では、ｐ型ＧａＮ層２１の形成後には、原料ガスバルブ７１〜７６が閉じられ、キャリヤガスバルブ７７だけが開かれて、処理室５０にキャリヤガスだけが供給される状態とされる。この状態で、１分以上（たとえば約１０分間）待機される。この間に、排気配管５６からの排気によって、処理室５０内の雰囲気中に含まれるｐ型不純物（Ｍｇ）濃度が低下させられる。この後に、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６の結晶成長が行われる。すなわち、窒化物半導体積層構造部２は、処理室５０から一度も待機中に取り出すことなく連続成長によって形成されるが、ｐ型ＧａＮ層２１の形成後には、ウエハ５５を処理室５０内に保持した状態で、結晶成長を中断する成長中断工程が行われる。そして、その後に、結晶成長が再開されて、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６が形成される。
【００７９】
このようにして、ｐ型ＧａＮ層２１の形成後には、処理室５０内の雰囲気のｐ型不純物濃度が充分に低下するのを待って、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６の結晶成長を始めるようにしている。そのため、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６に雰囲気中から取り込まれるｐ型不純物量を抑制できるので、ｎ+型ＧａＮ層５内のｐ型不純物濃度を１×１０18ｃｍ-3以下とすることができる。
【００８０】
また、この実施形態では、ｎ+型ＧａＮ層２６の結晶成長レートは、前述のとおり、２μｍ／ｈ〜６μｍ／ｈとされる。通常のＧａＮ結晶の成長レートは、１μｍ／ｈ〜１．５μｍ／ｈ程度であるので、ｎ+型ＧａＮ層２６の成長レートは通常の２〜４倍である。たとえば、ｎ型ＧａＮ層２０およびｐ型ＧａＮ層２１は、前記通常の成長レートで結晶成長させ、その後に、所定時間（たとえば１０分間程度）だけ待機した後に、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６を通常の成長レートの２〜４倍の成長レートで結晶成長させるとよい。これにより、ｎ+型ＧａＮ層２６の結晶成長過程で処理室５０内の雰囲気から取り込まれるｐ型不純物濃度（単位体積当たりのｐ型不純物取り込み量）を抑制することができる。その結果、ｎ+型ＧａＮ層２６内のｐ型不純物濃度をより効率的に１×１０18ｃｍ-3以下とすることができる。
【００８１】
こうして窒化物半導体積層構造部２が形成された後には、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ+型ＧａＮ層２６からｎ-型ＧａＮ層２３の層厚中間部に至る断面略逆台形のトレンチ２７がエッチングによって形成される。これにより、図６Ｄに示すように、複数本（この実施形態では３本）の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ-型ＧａＮ層２３の延長部からなる引き出し部９が同時に形成される。トレンチ２７の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。
【００８２】
そして、各窒化物半導体積層構造部２の幅方向中間部付近に、断面略Ｖ字形のトレンチ１０が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１０の形成は、トレンチ２７と同様に、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ１０の壁面１１を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などのアルカリ系エッチング液を用いることが好ましい。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などの酸系エッチング液によるウェットエッチングによっても、ダメージを受けた壁面１１を改善することができる。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１１を均すことができる。壁面１１のダメージを低減しておくことにより、次に形成されるチャネル層１４（図５参照）の結晶状態を良好に保つことができ、また、壁面１１（チャネル層１４）とゲート絶縁膜１２との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００８３】
次に、第１の実施形態の場合と同様にして、壁面１１の形成により露出したｐ型ＧａＮ層２１の半導体表面部にチャネル層１４が形成される。このチャネル層１４の形成は、前述のとおり、ｐ型ＧａＮ層２１の半導体表面部を変質させることによって行われてもよいし、ｐ型ＧａＮ層２１の半導体表面部からのIII族窒化物半導体再成長によって行われてもよい。
【００８４】
次に、図６Ｅに示すように、略Ｖ字形のトレンチ１０の壁面１１を覆うとともに、ｎ+型ＧａＮ層２３、ｎ-型ＧａＮ層２４、ｐ型ＧａＮ層２１、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６の表面を覆うゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成には、ＥＣＲスパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜１２がストライプ状にドライエッチングされる。これにより、図６Ｆに示すように、開口１５が形成されて、ｎ+型ＧａＮ層２６が部分的に露出する。
【００８５】
次いで、公知のフォトリソグラフィ技術により、ソース電極１６を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極１６の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図６Ｇに示すように、ソース電極１６が形成される。ソース電極１６が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極１６とｎ+型ＧａＮ層２６との接触がオーミック接触となる。
【００８６】
その後は、ソース電極１６の場合と同様の方法により、図６Ｇに示すように、ゲート絶縁膜１２を挟んで壁面１１およびｎ+型ＧａＮ層２６の上面においてトレンチ１０の縁部に対向するゲート電極１３が形成される。
そして、ソース電極１６の場合と同様の方法により、図６Ｈに示すように、基板１の他方表面（下面）にドレイン電極１７が形成される。こうして、図５に示す窒化物半導体素子を得ることができる。
【００８７】
複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１３およびソース電極１６は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１７は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図７は、図５のｐ型ＧａＮ層２１、ｎ型ＡｌＧａＮ層２５およびｎ+型ＧａＮ層２６に含まれるＭｇの濃度プロファイルを示す図である。図７における横軸は、素子表面からの深さ方向位置を表わしている。
【００８８】
この窒化物半導体素子では、ｎ型層２２におけるｐ型ＧａＮ層２１と接する部分には、ｎ型ＡｌＧａＮ層２５が形成されている。ＡｌＧａＮに対するＭｇの拡散速度は、ＧａＮに対する拡散速度に比べて遅いため、ｐ型ＧａＮ層２１にＭｇが高濃度（たとえば、１×１０18ｃｍ-3〜５×１０19ｃｍ-3）でドーピングされていても、ｎ+型ＧａＮ層２６を構成するＧａＮの成長中に、Ｍｇがｎ+型ＧａＮ層２６にまで拡散することがない。したがって、図７に示されているように、ｎ型層２２とｐ型ＧａＮ層２１との界面付近におけるＭｇ濃度プロファイルを急峻にすることができる。このようなｎ型ＡｌＧａＮ層２５の働きにより、ｎ+型ＧａＮ層２６中のＭｇ濃度を１×１０16ｃｍ-3以下に抑制できる。これにより、ｎ型層２２が全体として高抵抗になることを抑制できるので、素子抵抗を低減することができる。
【００８９】
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第２の実施形態（図５）では、ｐ型ＧａＮ層２１とｎ+型ＧａＮ層２６との間にＡｌＧａＮ層２５を介装してあるが、ＡｌＧａＮ層の代わりにＡｌＮ層を介装しても同様の効果が得られる。
【００９０】
また、前述の実施形態では、ＧａＮやＡｌＧａＮを成長させる方法として、ＭＯＣＶＤ法が適用されたが、たとえば、ＬＰＥ法（Liquid Phase Epitaxy：液相エピタキシャル成長法）、ＶＰＥ法（Vapor Phase Epitaxy：気相エピタキシャル成長法）、ＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などの成長方法が適用されてもよい。
【００９１】
また、前述の実施形態では、窒化物半導体積層構造部２に断面略Ｖ字形のトレンチ１０が形成される例について説明したが、トレンチ１０の形状は、逆台形、Ｕ形、矩形、台形等の他の形状であってもよい。
また、前述の実施形態では、壁面１１は、基板１に対して傾斜した平面であるとしたが、傾斜している必要はなく、また、平面である必要もない。すなわち、壁面１１は、基板１に垂直な平面であってもよいし、湾曲面であってもよい。
【００９２】
さらに、前述の実施形態では、ｐ型ＧａＮ層４，２１の壁面１１における半導体表面部にチャネル層１４が形成されているが、このチャネル層１４を省いた構成としてもよい。この場合には、ゲート電極１３に適切な電圧を与えることにより、ｐ型ＧａＮ層４，２１の壁面１１付近に反転層（チャネル）を形成して、ソース−ドレイン間を導通させることができる。
【００９３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図２】窒化物半導体積層構造部を形成するための処理装置の構成を説明するための図である。
【図３Ａ】図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【図４Ａ】図１のｎ-型ＧａＮ層、ｎ型ＡｌＧａＮ層およびｐ型ＧａＮ層に含まれるＭｇの濃度プロファイルを示す図である。
【図４Ｂ】比較例におけるＭｇ濃度プロファイルを示す図である。
【図５】本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図６Ａ】図５の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｇの次の工程を示す模式的な断面図である。
【図７】図５のｐ型ＧａＮ層、ｎ型ＡｌＧａＮ層およびｎ+型ＧａＮ層に含まれるＭｇの濃度プロファイルを示す図である。
【図８】従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
【符号の説明】
【００９５】
２    窒化物半導体積層構造部
３    ｎ型層
４    ｐ型ＧａＮ層
５    ｎ+型ＧａＮ層
６    ｎ+型ＧａＮ層
７    ｎ-型ＧａＮ層
１４  チャネル層
２０  ｎ型層
２１  ｐ型ＧａＮ層
２２  ｎ型層
２３    ｎ+型ＧａＮ層
２４    ｎ-型ＧａＮ層
２５    ｎ型ＡｌＧａＮ層
２６    ｎ+型ＧａＮ層
【図１】
2009164235.tif 000004
【図２】
2009164235.tif 000005
【図３Ａ】
2009164235.tif 000006
【図３Ｂ】
2009164235.tif 000007
【図３Ｃ】
2009164235.tif 000008
【図３Ｄ】
2009164235.tif 000009
【図３Ｅ】
2009164235.tif 000010
【図３Ｆ】
2009164235.tif 000011
【図３Ｇ】
2009164235.tif 000012
【図３Ｈ】
2009164235.tif 000013
【図４Ａ】
2009164235.tif 000014
【図４Ｂ】
2009164235.tif 000015
【図５】
2009164235.tif 000016
【図６Ａ】
2009164235.tif 000017
【図６Ｂ】
2009164235.tif 000018
【図６Ｃ】
2009164235.tif 000019
【図６Ｄ】
2009164235.tif 000020
【図６Ｅ】
2009164235.tif 000021
【図６Ｆ】
2009164235.tif 000022
【図６Ｇ】
2009164235.tif 000023
【図６Ｈ】
2009164235.tif 000024
【図７】
2009164235.tif 000025
【図８】
2009164235.tif 000026