(57)【要約】      （修正有）【課題】垂直型トランジスタの形成時に、ビットライントレンチの形成工程をを単純化することができる半導体素子及びその製造方法を提供する。【解決手段】垂直型トランジスタの形成のため、ソース/ドレーン領域に用いられる第1垂直型ピラー120と、チャンネルに用いられる第3垂直型ピラー125と、第1ビットラインインプラント領域140と、第3垂直型ピラー125の側壁を取り囲むサラウンドゲート130とで垂直型トランジスタ150を形成した後、ビットライントレンチの形成のためギャップフィル特性に優れたSOC(Spin On Carbon)膜160を形成する。SOC膜160は低温処理が可能であり、垂直型トランジスタ150に加えるストレスを最小化して倒れ問題を防止することができ、高温アニーリング工程で発生する表面の粗化現象がないので、CMP工程を省略することができる。【選択図】図２（ｂ）
2009164597.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に垂直型トランジスタを形成するステップと、
前記垂直型トランジスタの間の領域を埋め込むSOC膜を形成するステップと、
前記垂直型トランジスタ及び前記SOC膜を含む半導体基板の上部に、ビットラインが形成される領域を露出させるハードマスクパターンを形成するステップと、
前記ハードマスクパターンをマスクに前記SOC膜をエッチングし、前記SOC膜の下部の前記半導体基板を露出させるステップと、
前記ハードマスクパターンを除去するステップと、
前記露出した前記半導体基板をエッチングしてビットライントレンチを形成するステップと、
前記ビットライントレンチと前記垂直型トランジスタが接する部分に、インプラント工程を用いてビットラインを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記垂直型トランジスタを形成するステップは、
前記半導体基板の上部に活性領域を画成するマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクに前記半導体基板の一部をエッチングして第1ピラーを形成するステップと、
前記マスクパターン及び前記第1ピラーの側壁にスペーサを形成するステップと、
前記スペーサと前記マスクパターンをエッチングマスクに、前記第1ピラーと隣接した第1ピラーの間に露出した前記半導体基板をエッチングして第2ピラーを形成するステップと、
前記第2ピラーを選択エッチングして第3ピラーを形成するステップと、
前記スペーサと前記マスクパターンを除去するステップと、
前記第1ピラーの上部と前記第3ピラーとの間の前記半導体基板に不純物を注入してソース/ドレーン領域を形成するステップと、
前記第3ピラーの間の前記半導体基板に第1ビットラインインプラント領域を形成するステップと、
前記第3ピラーの外側にサラウンドゲートを形成するステップと、
を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記第2ピラーは、前記第1ピラーを延長させて形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項４】
前記マスクパターンは、酸化膜、窒化膜及びこれらの組合せでなる一群から選択された何れか一つで形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項５】
前記サラウンドゲートは、ゲート絶縁膜及び導電膜を含むことを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項６】
前記SOC膜を形成した後、200〜250℃の温度でベークする工程をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項７】
前記ハードマスクパターンは、Si-BARCで形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項８】
前記SOC膜及び前記ハードマスクパターンの形成工程は、インサイチューで行なうことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項９】
前記ハードマスクパターンは、CF4ガスベースのプラズマを用いて形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１０】
前記SOC膜をエッチングするステップは、O2及びN2ガスベースのプラズマを用いて行なうことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１１】
前記ビットライントレンチは、HBr及びCl2ガスベースのプラズマを用いて形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１２】
前記ビットライントレンチを形成した後、残留するSOC膜を除去する工程をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１３】
前記ビットラインを形成した後、前記ビットライントレンチにSOD膜を埋め込むステップをさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に垂直型トランジスタ(Vertical transistor)の形成時にビットライン形成工程で垂直型トランジスタが倒れる問題の発生を防止するため、ビットライントレンチの形成工程のために用いていたSOD(Spin On Dielectric)膜を低温ベーク工程が可能なSOC(Spin On Carbon)膜に取り替えて用いることにより工程を単純化することができ、半導体素子の製造歩留りを向上させることができる技術に関する。
【背景技術】
【０００２】
最近、DRAMのような半導体素子の場合、制限された領域にさらに多くのトランジスタを入れてその集積度を高める技術が求められている。このため、小さい面積にメモリセル素子を入れるのが可能な垂直型トランジスタ技術が提案された。メモリ素子の場合、垂直型トランジスタは垂直型チャンネルを取り囲むサラウンドゲート(Surrounding gate)構造を提供する。
【０００３】
このようなサラウンドゲートを4F2に形成するため、チャンネル領域を選択的等方性エッチングし、チャンネル領域をソース/ドレーン領域に比べさらに細くして優れた素子特性を得ることができるようにする。結局、垂直型トランジスタは効果的に制限された面積を用いることができる。一方、垂直型トランジスタはさらに小さい大きさのトランジスタを容易に作ることができるものと期待され、DRAMだけでなく多様な分野のトランジスタとして脚光を浴びている。
【０００４】
ここで、垂直型トランジスタは素子面積の減少にも一定のチャンネル長を維持することができるので、ショートチャンネル効果に対し非常に効果的な手段になる。特にサラウンドゲートは、ゲートの制御力(Gate controllability)を最大化することができるので、ショートチャンネル効果(Short Channel Effect:SCE)を改良することができるだけでなく、電流が流れる面積が最も広いので優れた動作電流特性を提供する。したがって、集積度を増加させるため、垂直型トランジスタはさらに細くて長い構造を求めるようになった。
【０００５】
しかし、垂直型トランジスタのサラウンドゲートの形成時に、高い縦横比(High aspect ratio)により薄くて深いビットラインの分離のためのエッチング工程が不調になる可能性がある。
【０００６】
図1(a)〜(h)は、従来の技術に係る半導体素子の製造方法を示した断面図である。
図1(a)に示されているように、半導体基板10の上部に活性領域を画成するハードマスクパターン15を形成し、ハードマスクパターン15をマスクに半導体基板10をエッチングして第1ピラー20を形成する。
【０００７】
次に、ハードマスクパターン15及び第1ピラー20の側壁にスペーサ15aを形成し、ハードマスクパターン15及びスペーサ15aを用いた乾式エッチング工程で半導体基板10をさらにエッチングして第2ピラー(図示省略)を形成する。
【０００８】
次に、前記第2ピラー(図示省略)の側壁を等方性エッチングしてサラウンドゲートの形成のための第3ピラー25を形成する。
【０００９】
次は、第3ピラー25の間の半導体基板10に第1ビットラインインプラント領域40を形成する。
【００１０】
その次は、第3ピラー25の上部及び下部にソース/ドレーン領域を形成し、第3ピラー25の側壁にゲート酸化膜(図示省略)及びゲートポリシリコン層30を形成してサラウンドゲートを形成し、垂直型トランジスタ50を完成する。
【００１１】
図1(b)に示されているように、垂直型トランジスタ50を含む半導体基板10の全面に第1 SOD膜60を形成する。
【００１２】
次は、第1 SOD膜60を含む半導体基板10に600℃の温度でアニーリング(Annealing)工程を行なう。ここで、前記アニーリング工程時に第1 SOD膜60の表面が粗くなるので、化学機械的研磨(Chemical Mechanical Polising;CMP)工程を行なう。
このとき、垂直型トランジスタ50に過度なストレスが加えられ、結局には垂直型トランジスタ50が倒れる問題が誘発され得る。
【００１３】
図1(c)に示されているように、第1 SOD膜60を含む半導体基板10の上部に非晶質炭素層(Amorphous Carbon)65及びシリコン窒酸化膜(SiON)70を順次形成する。
【００１４】
次は、シリコン窒酸化膜70の上部に感光膜75を形成する。
【００１５】
図1(d)に示されているように、感光膜75を部分エッチングして垂直型トランジスタ50の間の領域を露出させる感光膜パターン75dを形成する。
【００１６】
図1(e)に示されているように、感光膜パターン75dをマスクにシリコン窒酸化膜70及び非晶質炭素層65をエッチングして非晶質炭素層パターン65d及びシリコン窒酸化膜パターン70dを形成する。
ここで、非晶質炭素層パターン65d及びシリコン窒酸化膜パターン70dは、ビットライン分離用トレンチの形成のためのハードマスクパターンに用いられる。
【００１７】
図1(f)に示されているように、シリコン窒酸化膜パターン70d及び非晶質炭素層パターン65dをマスクに、第1 SOD膜60及び第1 SOD膜60の下部の半導体基板10をエッチングしてビットライン分離用トレンチ80を形成する。
このとき、第1ビットラインインプラント領域40が分割されて第1ビットライン40aとなる。
【００１８】
次は、シリコン窒酸化膜パターン70d及び非晶質炭素層パターン65dを除去する。
【００１９】
図1(g)に示されているように、第1ビットライン40aの下部に第2ビットラインインプラント工程を行なって第2ビットライン85を形成する。
図1(h)に示されているように、後続する工程のためにビットライン分離用トレンチ80に再度第2 SOD膜90を埋め込む。
【００２０】
前述したように、垂直型トランジスタにビットラインを形成する場合、トランジスタの下部に埋め込まれた形態に形成することになるが、半導体素子が高集積化されながら垂直型トランジスタの間の間隔が狭くなるので、ビットライントレンチの形成のための犠牲膜にギャップフィル(Gap fill)特性の優れたSOD膜を用いることになる。
【００２１】
しかし、SOD膜は600℃以上の高温でアニーリング工程を行なわなければならない負担があり、表面特性が良くないのでCMP工程を行なわなければならないという問題がある。したがって、SOD膜を形成する過程で垂直型トランジスタにストレスが加えられ過ぎ、ストレスにより垂直型トランジスタが倒れる問題が発生することになる。前記のような現象による半導体素子の歩留りが減少し、不要な工程が追加されるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、垂直型トランジスタ（Vertical transistor）でビットライントレンチの形成工程のために用いていたSOD(Spin On Dielectric)膜を低温ベーク工程が可能なSOC(Spin On Carbon)膜に取り替えて用いることにより、垂直型トランジスタが倒れる問題を解決し、工程を単純化して半導体素子の製造歩留りを向上させることができるようにする半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【００２３】
半導体基板に垂直型トランジスタを形成するステップと、
前記垂直型トランジスタの間の領域を埋め込むSOC(Spin On Carbon)膜を形成するステップと、
前記垂直型トランジスタ及び前記SOC膜を含む半導体基板の上部に、ビットラインが形成される領域を露出させるハードマスクパターンを形成するステップと、
前記ハードマスクパターンをマスクに前記SOC膜をエッチングして前記SOC膜の下部の前記半導体基板を露出させるステップと、
前記ハードマスクパターンを除去するステップと、
前記露出した前記半導体基板をエッチングしてビットライントレンチを形成するステップと、
前記ビットライントレンチと前記垂直型トランジスタが接する部分に、インプラント工程を用いてビットラインを形成するステップと、
を含むことを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体素子及びその製造方法は、垂直型トランジスタ(Vertical transistor)でビットライントレンチを形成することにおいて、用いられるSOD(Spin On Dielectric)膜を低温ベーク工程が可能なSOC(Spin On Carbon)膜に取り替えて用いる。前記SOC膜は、SOD膜のようにギャップフィル特性が優れながらも250℃以下の温度で低温処理が可能であり、ハードマスク機能まで果たすことができるという利点があるので、垂直型トランジスタに加えるストレスを最小化して倒れ問題を防止することができ、高温アニーリング工程で発生する表面の粗化現象がないのでCMP工程を省略し、ハードマスクパターンの積層数を減少させることができるようになる。したがって、ストレスにより垂直型トランジスタが倒れる問題を解決し、工程を単純化して半導体素子の製造工程の歩留りを向上させることができるようになる。
【発明を実施するための最良の形態】
【００２５】
図2(a)〜(f)は、本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
図2(a)に示されているように、半導体基板100の上部にハードマスク層(図示省略)を形成する。
次に、垂直型トランジスタが形成される活性領域を画成するマスクに前記ハードマスク層(図示省略)をパターニングし、垂直型トランジスタ領域を円形または多角形の形態に画成するハードマスクパターン115を形成する。このとき、前記ハードマスク層(図示省略)は酸化膜、絶縁膜及びこれらの組合せでなる一群から選択された何れか一つで形成するのが好ましい。
【００２６】
その次は、ハードマスクパターン115をエッチングマスクに半導体基板100の一部をエッチングして第1垂直型ピラー120を形成し、活性領域を画成する。
このとき、第1垂直型ピラー120はソース/ドレーン領域に用いられる。一方、DRAMの場合、第1垂直型ピラー120はキャパシタと連結される。
【００２７】
その次は、第1垂直型ピラー120及びハードマスクパターン115を含む半導体基板100の上部に第1絶縁膜(図示省略)を形成する。
【００２８】
以後、前記第1絶縁膜(図示省略)を乾式エッチングしてハードマスクパターン115及び第1垂直型ピラー120の側壁にスペーサ115aを形成する。
このとき、前記第1絶縁膜(図示省略)は酸化膜、窒化膜及びこれらの組合せでなる一群から選択された何れか一つで形成するのが好ましい。一方、スペーサ115aの厚さは後続するゲート絶縁膜とサラウンドゲート電極の厚さを考慮して調節するのが好ましい。
【００２９】
その次は、スペーサ115a及びハードマスクパターン115をエッチングマスクに、第1垂直型ピラー120の間に露出した半導体基板100の一部を選択エッチングして第1垂直型ピラー120の下部へ延長された第2垂直型ピラー(図示省略)を形成する。
【００３０】
本発明の一実施形態によれば、前記第2垂直型ピラー(図示省略)を形成するための選択エッチング工程は、乾式エッチング方法で行なわれるのが好ましい。このとき、前記第2垂直型ピラー(図示省略)の高さは後続するサラウンドゲート電極の大きさに従い調節されるのが好ましい。
【００３１】
その次は、前記第2垂直型ピラー(図示省略)の側壁を選択エッチングして第1垂直型ピラー120のCDより小さいCDを有する第3垂直型ピラー125を形成する。このとき、第3垂直型ピラー125はチャンネルに用いられ、第3垂直型ピラー125の形成に対するエッチング工程は等方性エッチング方法で行なうのが好ましい。
【００３２】
その次は、第1垂直型ピラー120の上部と第3垂直型ピラー125との間の半導体基板100に不純物イオンを注入してソース/ドレーン領域を形成する。以後、第3垂直型ピラー125の間の半導体基板100に第1ビットラインインプラント工程を行なって第1ビットラインインプラント領域140を形成する。
【００３３】
その次は、第3垂直型ピラー125の表面にゲート絶縁膜を形成し、第3垂直型ピラー125と隣接した第3垂直型ピラー125の間を導電層(図示省略)で埋め込む。
【００３４】
その次は、スペーサ115a及びハードマスクパターン115をエッチングマスクに前記導電層(図示省略)を選択エッチングし、第3垂直型ピラー125の側壁を取り囲むサラウンドゲート(Surrounding gate)130を形成する。
【００３５】
次に、第3垂直型ピラー125の間の半導体基板100に第1ビットラインインプラント領域140を形成する。
このように形成されたサラウンドゲート130及び第1垂直型ピラー120に形成されたソース/ドレーン領域を含む垂直型ピラー構造を垂直型トランジスタ150という。
【００３６】
図2(b)に示されているように、ビットライントレンチの形成のため半導体基板100の全面にSOC膜160を形成する。このとき、SOC膜はSOD膜のようにギャップフィル特性に優れ、250℃以下の温度で低温処理が可能であり、ハードマスク機能まで果たすことができるという利点がある。
したがって、SOC膜160は垂直型トランジスタ150に加えるストレスを最小化して倒れ問題を防止することができ、高温アニーリング工程で発生する表面の粗化現象がないので、CMP工程を省略することができる。
【００３７】
次は、垂直型トランジスタ150及びSOC膜160の上部に多機能ハードマスク層170を形成する。このとき、多機能ハードマスク層はSi-BARCを用いるのが好ましい。前記Si-BARCを用いる場合、反射防止膜を形成しないこともある。
【００３８】
図2(c)に示されているように、多機能ハードマスク層170の上部にビットライントレンチを形成する領域を露出させる感光膜パターン175を形成する。このとき、前記ビットライントレンチの形成領域は垂直型トランジスタ150と隣接する垂直型トランジスタ150の間の領域となる。
【００３９】
図2(d)に示されているように、感光膜パターン175をエッチングマスクに多機能ハードマスク層170をエッチングして前記ビットライントレンチの形成領域を露出させる多機能ハードマスクパターン170bを形成する。このとき、多機能ハードマスクパターンはCF4ガスベースのプラズマを用いて形成するのが好ましい。
ここで、SOC膜160及び多機能ハードマスクパターン170bの形成工程は大きな環境の変化を求めないので、インサイチューで行なうことができる。したがって、半導体素子の製造工程をさらに短縮させることができる。
【００４０】
次は、感光膜パターン175を除去する。
【００４１】
図2(e)に示されているように、多機能ハードマスクパターン170bをマスクに、SOC膜160及びSOC膜160の下部の半導体基板100をエッチングしてビットライントレンチ180を形成する。このとき、SOC膜160をエッチングする工程はO2及びN2ガスベースのプラズマを用いる。
さらに、半導体基板100をエッチングする工程は、HBr及びCl2ガスベースのプラズマを用いて行なうのが好ましい。
このとき、ビットライントレンチ180により第1ビットラインインプラント領域140が分割されて第1ビットライン140aとなる。次は、多機能ハードマスクパターン170bを除去する。
【００４２】
図2(f)に示されているように、残留するSOC膜(図示省略)をインプラントマスクに用いて、ビットライントレンチ180の側壁に第2ビットラインインプラント工程を行なう。このような工程で第1ビットライン140aの下部に第2ビットライン185が形成される。
【００４３】
図示してはいないが、前記残留するSOC膜(図示省略)を除去し、第2ビットライン185を形成した後、ビットライントレンチ180にSOD膜を埋め込む工程をさらに行なう。
【００４４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００４５】
【図１（ａ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｂ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｃ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｄ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｅ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｆ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｇ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図１（ｈ）】従来の技術に係る半導体素子の製造方法を示す断面図である。
【図２（ａ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２（ｂ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２（ｃ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２（ｄ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２（ｅ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２（ｆ）】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００４６】
100  半導体基板
115  ハードマスクパターン
115a  スペーサ
120  第1垂直型ピラー
125  第3垂直型ピラー
130  サラウンドゲート
140  第1ビットラインインプラント領域
140a  第1ビットライン
150  垂直型トランジスタ
160  SOC膜
170  多機能ハードマスク層
170b  多機能ハードマスクパターン
175  感光膜パターン
180  ビットライントレンチ
185  第2ビットライン
【図１（ａ）】
2009164597.tif 000003
【図１（ｂ）】
2009164597.tif 000004
【図１（ｃ）】
2009164597.tif 000005
【図１（ｄ）】
2009164597.tif 000006
【図１（ｅ）】
2009164597.tif 000007
【図１（ｆ）】
2009164597.tif 000008
【図１（ｇ）】
2009164597.tif 000009
【図１（ｈ）】
2009164597.tif 000010
【図２（ａ）】
2009164597.tif 000011
【図２（ｂ）】
2009164597.tif 000012
【図２（ｃ）】
2009164597.tif 000013
【図２（ｄ）】
2009164597.tif 000014
【図２（ｅ）】
2009164597.tif 000015
【図２（ｆ）】
2009164597.tif 000016