(57)【要約】【課題】貫通電極および内部配線を有する多層セラミック基板上に受動素子が形成された電子部品において、多層セラミック基板の反りを抑制すること。【解決手段】本発明は、貫通電極および内部配線を有する多層セラミック基板２０と、多層セラミック基板２０の上面に設けられた上部絶縁膜２６と、多層セラミック基板２０の下面に設けられ、前記上記絶縁膜と同じ材質の下部絶縁膜２８と、上部絶縁膜２６上に設けられた受動素子１２０、１４０と、を具備する電子部品である。【選択図】図１３
2009164220.tif 000002
【特許請求の範囲】
【請求項１】
貫通電極および内部配線を有する多層セラミック基板と、
前記多層セラミック基板の上面に設けられた上部絶縁膜と、
前記多層セラミック基板の下面に設けられ、前記上部絶縁膜と同じ材質の下部絶縁膜と、
前記上部絶縁膜上に設けられた受動素子と、
を具備することを特徴とする電子部品。
【請求項２】
前記上部絶縁膜および前記下部絶縁膜は、ＳＯＧ酸化膜からなることを特徴とする請求項請求項１記載の電子部品。
【請求項３】
前記上部絶縁膜および前記下部絶縁膜は、感光性ＳＯＧ酸化膜からなることを特徴とする請求項１記載の電子部品。
【請求項４】
前記上部絶縁膜と前記下部絶縁膜との膜厚は同じであることを特徴とする請求項１から３のいずれか一項記載の電子部品。
【請求項５】
前記下部絶縁膜下に設けられた下部受動素子を具備することを特徴とする請求項１から４のいずれか一項記載の電子部品。
【請求項６】
前記上部絶縁膜は、前記貫通電極の上面を露出する開口部を有することを特徴とする請求項１から５のいずれか一項記載の電子部品。
【請求項７】
前記上部受動素子はインダクタ、またはインダクタとコンデンサと、であり、
前記インダクタは、前記絶縁膜上に設けられたスパイラル状の第１コイルと、
前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を具備することを特徴とする請求項１から６のいずれか一項記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品に関し、特に多層セラミック基板上に受動素子が設けられた電子部品に関する。
【背景技術】
【０００２】
高周波回路の位相整合等を行う場合、インダクタやキャパシタが用いられる。例えば、携帯電話やワイヤレスＬＡＮ（Local Area Network)等のＲＦ（Radio frequency)システムにおいては、システム自体の小型化、低コスト化、高性能化の要求により、同様に搭載されるデバイスにも同様の要求は求められている。この要求を満たすため、受動素子を集積化した集積型受動素子等の電子部品が用いられる。
【０００３】
これらの要求を満たす手法の１つとしてＬＴＣＣ（low temperature co-fired ceramic)技術を利用し、多層セラミック基板内に受動素子を内蔵する集積型受動素子が開発されている。また、多層セラミック基板上に受動素子が形成された集積化受動素子が開発されている。しかし、セラミック基板の比誘電率は石英基板と比較しても大きいため、例えばインダクタのＱ値が低下し、高Ｑ値受動素子が作製できないという課題がある。
【０００４】
特許文献１および特許文献２には、セラミック基板上にコーティング層を設け、コーティング層上に受動素子を形成する技術が開示されている。
【特許文献１】特開２００７−１２３４６８号公報
【特許文献２】特開２００７−３１２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
多層セラミック基板上にインダクタ等の受動素子を形成する場合、多層セラミック基板の比誘電率より小さい比誘電率を有する絶縁膜上に受動素子を形成する。これにより、受動素子の誘電損失を抑制することができる。受動素子を形成する製造工程においては、多層セラミック基板が２００℃から３００℃の高温となるため、耐熱性の低いＰＢＯ（Polybenzoxazole）、ＢＣＢ（Benzocyclobutene）等の樹脂系の絶縁膜を用いることは好ましくない。絶縁膜としては、ＳＯＧ等の耐熱性の高い絶縁膜が好ましい。しかしながら、絶縁膜は内部応力が発生しやすい。一方、多層セラミック基板は貫通電極や内部配線を有しているため応力のアンバランスが生じ反り易く、このような多層セラミック基板上に、受動素子の誘導損失を抑制できる程度の膜厚を有する酸化膜を形成すると、多層セラミック基板が大きく反ってしまう。これにより、その後の受動素子の形成に支障をきたしてしまう。
【０００６】
本発明は、上記課題に鑑みなされたものであり、貫通電極および内部配線を有する多層セラミック基板上に受動素子が形成された電子部品において、多層セラミック基板の反りを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、貫通電極および内部配線を有する多層セラミック基板と、前記多層セラミック基板の上面に設けられた上部絶縁膜と、前記多層セラミック基板の下面に設けられ、前記上部絶縁膜と同じ材質の下部絶縁膜と、前記上部絶縁膜上に設けられた受動素子と、を具備することを特徴とする電子部品である。本発明によれば、多層セラミック基板の上面および下面に同じ材質の絶縁膜を形成することにより、多層セラミック基板の反りを抑制することができる。
【０００８】
上記構成において、前記上部絶縁膜および前記下部絶縁膜は、ＳＯＧ酸化膜からなる構成とすることができる。また、上記構成において、前記上部絶縁膜および前記下部絶縁膜は、感光性ＳＯＧ酸化膜からなる構成とすることができる。
【０００９】
上記構成において、前記上部絶縁膜と前記下部絶縁膜との膜厚は同じである構成とすることができる。この構成によれば、多層セラミック基板の反りをより抑制することができる。
【００１０】
上記構成において、前記下部絶縁膜下に設けられた下部受動素子を具備する構成とすることができる。この構成によれば、受動素子の実装密度を高めることができる。
【００１１】
上記構成において、前記上部絶縁膜は、前記貫通電極の上面を露出する開口部を有する構成とすることができる。
【００１２】
上記構成において、前記上部受動素子はインダクタ、またはインダクタとコンデンサと、であり、前記インダクタは、前記絶縁膜上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を具備する構成とすることができる。
【発明の効果】
【００１３】
本発明によれば、多層セラミック基板の上面および下面に絶縁膜を形成することにより、多層セラミック基板の反りを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
まず、図１（ａ）から図６を用い多層セラミック基板の製造方法について説明する。図１（ａ）および図１（ｂ）を参照に、例えば、アルミナ（Ａｌ２Ｏ３）、シリコン酸化物（ＳｉＯ２）、チタン酸化物（ＴｉＯ２）またはカルシウム酸化物（ＣａＯ）等の金属酸化物からなるグリーシート１０を成形し、所望の形状に切断する。図２（ａ）および図２（ｂ）を参照に、シート１０にパンチングを行い貫通孔１１を形成する。図３（ａ）および図３（ｂ）を参照に、貫通孔１１内に例えばＡｇ、ＡｕまたはＣｕ等の金属を埋め込む。これにより、貫通電極１２が形成される。図４（ａ）および図４（ｂ）を参照に、シート１０表面に例えばＡｇ、ＡｕまたはＣｕ等からなる金属配線１３を形成する。図５（ａ）および図５（ｂ）を参照に、このようにして形成された複数のシート１０ａから１０ｃを積層する。例えば、図５（ｂ）では、シート１０ａの貫通電極１２ａとシート１０ｂの貫通電極１２ｂとが連通するように積層されている。積層されたシート１０ａから１０ｃをさらに所望の形状に整形することもできる。例えば、その後の受動素子を形成しやすいように、ウエハ形状とすることもできる。
【００１５】
図６を参照に、積層されたシート１０ａから１０ｂを焼成し、多層セラミック基板２０を形成する。さらに、多層セラミック基板２０の厚さや表面粗さを所望の値とするため、多層セラミック基板２０表面を遊離砥粒または固定砥粒を用い研磨する。焼成の際シート１０ａから１０ｃが収縮するため、貫通電極の上面が突出する。さらに研磨の際シート１０ａは研磨され易いが金属からなる貫通電極は研磨されにくいため、貫通電極１２ａはさらに突出する。このように、貫通電極の上面は、多層セラミック基板２０の上面より高くなる。貫通電極１２ａのシート１０ａの表面からの突出量ｔ１は、例えば０．５μｍ〜１０μｍ程度となる。
【実施例１】
【００１６】
図７（ａ）から図９（ｄ）を参照に、実施例１に係る集積化受動素子の製造方法について説明する。図７（ａ）を参照に、図１（ａ）から図６を用いて説明した方法により多層セラミック基板２０を作製する。多層セラミック基板２０には、貫通電極１２および内部配線１６が設けられている。
【００１７】
図７（ｂ）を参照に、貫通電極１２の表面上に無電解めっき法を用い多層セラミック基板２０側から例えば膜厚が１μｍから３μｍのＮｉ膜および０．１μｍから３μｍのＡｕ膜からなる保護膜２２および２４を形成する。保護膜２２および２４のＡｕ膜とＮｉ膜との間に、膜厚が例えば０．１μｍから０．３μｍのＰｄ膜を設けてもよい。保護膜２２および２４は貫通電極１２の表面を保護する機能を有し、接続端子と貫通電極１２の原子が相互に拡散することを抑制する。
【００１８】
図７（ｃ）を参照に、多層セラミック基板２０上面に上部絶縁膜２６として感光性ＳＯＧ（spin on glass)を用いスピンコートする。感光性ＳＯＧとしては例えばSliecs社製ＸＣ３３８０ｉを用いる。上部絶縁膜２６の形成は、スピンコート法以外にも、浸漬法を用いてもよい。スピンコートは複数回行い、ＳＯＧの膜厚を所望の値としてもよい。例えば１２０℃で熱処理を行う。図７（ｄ）を参照に、露光現像することにより、貫通電極１２の上面は開口するように上部絶縁膜２６の開口部２５を形成する。例えば２５０℃でキュアを行う。以上により、上部絶縁膜２６としてＳＯＧ酸化膜が形成される。
【００１９】
図８（ａ）を参照に、多層セラミック基板２０の下面に図７（ｃ）と同様に下部絶縁膜２８として感光性ＳＯＧを塗布する。図７（ｄ）と同様に、貫通電極１２の下面が露出するように下部絶縁膜２８に開口部２７を形成する。図８（ｂ）を参照に、上部絶縁膜２６上に金属層３０を形成する。金属層３０は、例えば膜厚が２０ｎｍのＣｒ膜、膜厚が１０００ｎｍのＡｕ膜および膜厚が２０ｎｍのＴｉ膜からなる。Ａｕ膜はＣｕ膜でもよい。また、金属層３０は、下から膜厚が２０ｎｍのＴｉ膜、膜厚が８００ｎｍのＣｕ膜、膜厚が２００ｎｍのＴｉ膜および膜厚が２０ｎｍのＡｕ膜でもよい。電気抵抗低減のため、金属層３０はＡｌ、ＡｕおよびＣｕ膜を主な膜として含むことが好ましい。図８（ｃ）を参照に、金属層３０の所定領域を例えばイオンミリング法を用い除去する。これにより、金属層３０からキャパシタの下部電極４１が形成される。
【００２０】
図９（ａ）を参照に、下部電極４１上に誘電体膜４２を形成する。誘電体膜４２は、例えばスパッタ法やＰＥＣＶＤ（Plasma enhanced chemical vapor deposition）を用い形成され、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３またはＴａ２Ｏ３膜を用いることができる。誘電体膜４２の膜厚としては例えば１９５ｎｍから５００ｎｍとすることができる。
【００２１】
図９（ｂ）を参照に、上部絶縁膜２６および金属層３０上に例えば膜厚が５０ｎｍのＴｉ膜および膜厚が２００ｎｍのＡｕ膜、または膜厚が５０ｎｍのＴｉ膜および膜厚が２００ｎｍのＣｕ膜からなるシード層（不図示）を形成する。シード層上の所定領域に電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層１８４を形成する。めっき層１８４をマスクにシード層を除去する。以上により、めっき層１８４から上部電極４３が形成される。下部電極４１、誘電体膜４２および上部電極４３によりキャパシタ４０が形成される。めっき層１８４よりインダクタ５０のコイルが形成される。さらに、めっき層１８４より、接続端子の下部層が形成される。
【００２２】
図９（ｃ）を参照に、めっき層１８４を覆うように多層セラミック基板２０上に低誘電体膜６０を形成する。低誘電体膜６０としては、ＰＢＯ、ＢＣＢ等を用いることができる。
【００２３】
図９（ｄ）を参照に、低誘電体膜６０の所定領域を除去し、上部めっき層を形成すべきめっき層１８４の上面を露出させる。めっき層１８４に接するように電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層１８６を形成する。なお、めっき層１８６を形成する際、図９（ａ）においての説明と同様に、シード層を用いるが説明を省略する。めっき層１８６上に例えばＡｕ膜およびＮｉ膜からなるパッド層１９３を形成する。貫通電極１２上には、めっき層１８４、１８６およびパッド層１９３からなる接続端子９２が形成される。以上により、多層セラミック基板２０を用いた集積化受動素子が完成する。
【００２４】
図１０は、集積化受動素子上にチップをフリップチップした図であり、図（ａ）から図９（ｄ）とは別の断面図である。キャパシタやインダクタ等の受動素子は図示していない。図１０を参照に、接続端子９２上には、半田やＡｕ等の金属からなるバンプ１９４を形成する。バンプ１９４を用い、表面弾性波フィルタまたはＩＣ等の電子素子が形成されたチップ１９９を接続端子９２上にフリップチップ実装する。以上により実施例１に係る電子部品が完成する。
【００２５】
実施例１によれば、多層セラミック基板２０の両面に同じ材質からなる上部絶縁膜２６および下部絶縁膜２８が設けられている。これにより、上部絶縁膜２６と下部絶縁膜２８とで同じ材質の絶縁膜を用いることにより応力を補償し、貫通電極１２と内部配線１６とを有する多層セラミック基板２０上に絶縁膜を形成した場合の反りを抑制することができる。
【００２６】
上部絶縁膜２６および下部絶縁膜２８としては、ＳＯＧを用い形成されたＳＯＧ酸化膜を用いることが好ましい。ＳＯＧからなる膜の比誘電率は約２．５から４であり、多層セラミック基板２０の比誘電率は約７から１２である。よって、受動素子の損失を低減することができる。また、ＳＯＧからなる膜は、塗布により形成することができる。また耐熱性が高い。図９（ａ）から図９（ｄ）のような受動素子を形成するためには、２００℃から３００℃の温度が加わる。ＢＣＢ等の樹脂は、耐熱性がないため多層セラミック基板２０上に受動素子を形成するための製造方法が限られてしまう。実施例１によれば、上部絶縁膜２６および下部絶縁膜２８としてＳＯＧからなる膜を用いることにより、より容易に受動素子を形成することができる。
【００２７】
さらに、上部絶縁膜２６および下部絶縁膜２８としては感光性ＳＯＧ酸化膜を用いることが好ましい。これにより、図７（ｄ）のように、上部絶縁膜２６および下部絶縁膜２８に簡単にそれぞれ開口部２５および２７を形成することができる。
【００２８】
また、上部絶縁膜２６と下部絶縁膜２８との膜厚は同じであることが好ましい。これにより、多層セラミック基板２０の反りを一層抑制することができる。
【００２９】
上部絶縁膜は、貫通電極１２の上面を露出する開口部２５を有する。これにより、貫通電極１２と受動素子とを開口部２５を介し電気的に接続させることができる。
【実施例２】
【００３０】
実施例２は、感光性ＳＯＧ酸化膜を用いない例である。図１１（ａ）から図１２（ｃ）を用い、実施例２の多層セラミック基板の方法について説明する。図１１（ａ）を参照に、実施例１の図７（ａ）と同じ多層セラミック基板２０を準備する。図１１（ｂ）を参照に、多層セラミック基板２０の上面および下面にスパッタ法を用い保護膜３２および３４を形成する。保護膜３２および３４として、例えば多層セラミック基板２０側から膜厚が０．１μｍから０．５μｍのＴｉ膜および膜厚が０．５μｍから３μｍのＴｉＷ膜を用いることができる。また、Ｔｉ膜上に例えば膜厚が０．３μｍから３μｍのＣｕ膜を設けることもできる。また、保護膜３２および３４として、膜厚が０．１μｍから０．５μｍのＴｉ膜および膜厚が０．５μｍから３μｍのＡｕ膜を用いることができる。図１１（ｃ）を参照に、貫通電極１２上の保護膜３２および３４が残存する容易に、所定領域の保護膜３２および３４を除去する。
【００３１】
図１２（ａ）を参照に、多層セラミック基板２０の上面および下面に、貫通電極１２、保護膜３２および３４を覆うようにそれぞれ上部絶縁膜２６および下部絶縁膜２８としてＳＯＧを塗布する。上部絶縁膜２６および下部絶縁膜２８の上面はそれぞれ平坦であることが好ましい。ＳＯＧとしては、例えば、触媒活性社製のＬＮＴ−０２５を用いることができる。その後、例えば４００℃で上部絶縁膜２６および下部絶縁膜２８のキュアを行う。図１２（ｂ）を参照に、ＨＦ水溶液を用い、貫通電極１２上の上部絶縁膜２６および貫通電極１２下の下部絶縁膜２８を除去する。図１２（ｃ）を参照に、実施例１の図８（ｂ）および図８（ｃ）と同じ工程を行い、上部絶縁膜２６上に金属層３０を形成する。その後、実施例１の図９（ａ）から図９（ｄ）と同じ工程を行い、実施例２に係る集積化受動素子が完成する。
【００３２】
実施例２のように、上部絶縁膜２６および下部絶縁膜２８として感光性でないＳＯＧを用いることができる。
【実施例３】
【００３３】
実施例３は、受動素子として、２個のコイルが空隙を介し積層されたインダクタを有する例である。図１３は実施例３に係る集積化受動素子の斜視図、図１４は上面図（第１コイル１１１、１２１は不図示）である。図１３および図１４を参照に、多層セラミック基板２０上に形成された上部絶縁膜２６上に、第１コイル１１１および第２コイル１１２からなるインダクタ１１０並びに第１コイル１２１および第２コイル１２２からなるインダクタ１２０が形成されている。インダクタ１１０の第１コイル１１１および第２コイル１１２の内端（最内周の終端）は接続部１６５により互いに電気的に接続され、第１コイル１１１は外端（最外周の終端）で配線１５２に接続され、第２コイル１１２は外端で接続部１６０を介し配線１５１に電気的に接続されている。
【００３４】
インダクタ１２０の第１コイル１２１および第２コイル１２２の内端は接続部１７５により互いに接続され、第１コイル１２１は外端で配線１５４に接続され、第２コイル１２２は外端で接続部１７０を介し配線１５３に接続されている。配線１５１から１５４は多層セラミック基板２０上に形成された上部絶縁膜２６上に形成され、接続端子１３１から１３４に接続されている。接続端子１３２と１３３とは配線１５７で接続されている。接続端子１３１と１３４の間には、下部電極１４１、誘電体膜１４２および上部電極１４３からなるキャパシタ１４０が接続されている。上部電極１４３と配線１５１とは上部の配線１５６で接続されている。接続端子１３１を入力、接続端子１３４を出力、接続端子１３２および１３３を接地することにより、集積化受動素子１００は、接続端子１３１と１３４間にπ型Ｌ−Ｃ−Ｌ回路を構成する。
【００３５】
次に、図１５（ａ）から図１５（ｄ）を用い、実施例３に係る集積化受動素子の製造方法について説明する。図１５（ａ）から図１５（ｄ）は図１４のＡ−Ａ断面に相当する断面模式図である。なお、図１５（ａ）から図１５（ｄ）はチップと多層セラミック基板２０との機械的接続を強化するための接続端子１９８を図示しているが、図１３および図１４には図示していない。
【００３６】
図１５（ａ）を参照に、実施例１の図８（ｃ）までの工程を行う。なお、金属層３０を金属層１８０として図示し、キャパシタの下部電極４１を下部電極１４１として図示している。図９（ａ）と同様に、キャパシタ用の誘電体膜１４２を形成する。
【００３７】
図１５（ｂ）を参照に、電解めっき用の種層（不図示）を形成する。めっきを行う開口部を有するフォトレジスト２００を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８４を形成する。これにより、めっき層１８４から、第１コイル１２１、上部電極１４３、配線１５３、１５４および接続端子の下部が形成される。下部電極１４１、誘電体膜１４２および上部電極１４３からＭＩＭキャパシタ１４０が形成される。
【００３８】
図１５（ｃ）を参照に、フォトレジスト２００を除去する。めっきを行う開口部を有するフォトレジスト２０２を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８６を形成する。これにより、めっき層１８６から、支柱部１７４、１７６および接続端子の中間部が形成される。
【００３９】
図１５（ｄ）を参照に、フォトレジスト２０２を除去する。犠牲層フォトレジスト２０４を塗布する。犠牲層フォトレジスト２０４の上面は、支柱部１７４および１７６の上面とほぼ平面とする。犠牲層フォトレジスト２０４上全面に電解めっき用の種層（不図示）を形成する。種層上にめっきを行う開口部を有するフォトレジスト２０６を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８８を形成する。これにより、めっき層１８８から、第２コイル１２２、配線１５６およびパッドの上部が形成される。めっき層１８４、１８６および１８８から接続部１７０および接続部１７５が形成される。
【００４０】
図１６（ａ）を参照に、開口部を有するフォトレジスト２０８を形成する。めっき層１８８上に、Ｎｉ層１９０およびＡｕ層１９２を形成する。図１６（ｂ）を参照に、フォトレジスト２０８、種層（不図示）、フォトレジスト２０６および犠牲層フォトレジスト２０４を除去する。金属層１８０、めっき層１８４、１８６、１８８、Ｎｉ層１９０およびＡｕ層１９２から接続端子１３１、１３３、１９８が形成される。以上により、実施例３に係る集積化受動素子が形成される。
【００４１】
図１６（ｃ）を参照に、チップ１９９の実装方法について説明する。図１６（ｃ）を参照に、接続端子１３１、１３３および１９８上に、チップ１９９をバンプ１９４を用いフリップチップ実装する。
【００４２】
図１７は、チップ１９９をフリップチップ実装した実施例３に係る集積化受動素子の図１４のＢ−Ｂ断面に相当する断面図である。図１７を参照に、接続端子１３２および１３３上にチップ１９９がフリップチップ実装されている。
【００４３】
実施例３のように、上部絶縁膜２６上に設けられたスパイラル状の第１コイル１１１および１２１と、第１コイル１１１および１２１上方に空隙を介し離間して設けられたスパイラル状の第２コイル１１２および１２２と、を有するインダクタが形成された集積化受動素子に本発明を適用することもできる。
【実施例４】
【００４４】
実施例４は、下部絶縁膜２８下に下部電子素子を形成する例である。図２１を参照に、実施例３の図１６（ｃ）の後に、実施例３の図１５（ａ）から図１６（ｃ）と同様に、多層セラミック基板２０の下部絶縁層２８下に下部受動素子を形成する。金属層１８０ａ、めっき層１８４ａから１８８ａ、Ｎｉ膜１９０ａおよびＡｕ膜１９２ａを形成する。これにより、下部絶縁膜２８下に下部受動素子としてインダクタ１２０ａが形成される。下部受動素子としてはキャパシタや抵抗を用いることもできる。実施例３の図１７と同様に、下部受動素子にチップ１９９ａをフリップチップ実装する。
【００４５】
実施例４のように、下部絶縁膜２８下に下部受動素子を形成することもできる。実施例４によれば、下部絶縁膜２８を介し下部受動素子が形成されるため、誘導損失を抑制することができる。また、多層セラミック基板２０の上下に受動素子が形成されているため、受動素子の実装密度を高めることができる。
【００４６】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】図１（ａ）および図１（ｂ）は積層セラミック基板の製造方法示す図（その１）であり、図１（ａ）は上面図、図１（ｂ）は断面図である。
【図２】図２（ａ）および図２（ｂ）は積層セラミック基板の製造方法示す図（その２）であり、図２（ａ）は上面図、図２（ｂ）は断面図である。
【図３】図３（ａ）および図３（ｂ）は積層セラミック基板の製造方法示す図（その３）であり、図３（ａ）は上面図、図３（ｂ）は断面図である。
【図４】図４（ａ）および図４（ｂ）は積層セラミック基板の製造方法示す図（その４）であり、図４（ａ）は上面図、図４（ｂ）は断面図である。
【図５】図５（ａ）および図５（ｂ）は積層セラミック基板の製造方法示す図（その５）であり、図５（ａ）は上面図、図５（ｂ）は断面図である。
【図６】図６は積層セラミック基板の製造方法示す図（その６）である。
【図７】図７（ａ）から図７（ｄ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その１）である。
【図８】図８（ａ）から図８（ｃ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その２）である。
【図９】図９（ａ）から図９（ｄ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その３）である。
【図１０】図１０は実施例１に係る集積化受動素子にチップを実装した図である。
【図１１】図１１（ａ）から図１１（ｃ）は実施例２に係る集積化受動素子の製造方法を示す断面図（その１）である。
【図１２】図１０（ａ）から図１２（ｃ）は実施例２に係る集積化受動素子の製造方法を示す断面図（その２）である。
【図１３】図１３は実施例３に係る集積化受動素子の斜視図である。
【図１４】図１４は実施例３に係る集積化受動素子の上面図である。
【図１５】図１５（ａ）から図１５（ｄ）は実施例３に係る集積化受動素子の製造方法を示す断面図（その１）である。
【図１６】図１６（ａ）から図１６（ｃ）は実施例３に係る集積化受動素子の製造方法を示す断面図（その２）である。
【図１７】図１７は実施例３に係る集積化受動素子にチップを実装した図である。
【図１８】図１８は実施例４に係る集積化受動素子にチップを実装した図である。
【符号の説明】
【００４８】
１０          シート
１２          貫通電極
２０          多層セラミック基板
２２、３２    保護膜
２６          上部絶縁膜
２８          下部絶縁膜
４０、１４０  キャパシタ
５０、１１０、１２０  インダクタ
【図１】
2009164220.tif 000003
【図２】
2009164220.tif 000004
【図３】
2009164220.tif 000005
【図４】
2009164220.tif 000006
【図５】
2009164220.tif 000007
【図６】
2009164220.tif 000008
【図７】
2009164220.tif 000009
【図８】
2009164220.tif 000010
【図９】
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【図１０】
2009164220.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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