(57)【要約】【課題】本発明は、高電圧が印加される電源端子と、電源端子と電気的に接続されたクランプ回路と、クランプ回路と電気的に接続され、低電圧で駆動する内部回路とを備えた半導体装置に関し、半導体装置の面内におけるクランプ回路の占有面積を小さくして、半導体装置の小型化を図ることを課題とする。【解決手段】高電圧ＶＤＤ１が印加される電源端子１１と電気的に接続されたクランプ回路１３と、クランプ回路１３と電気的に接続され、高電圧ＶＤＤ１よりも低い基準電圧ＶＲＥＦで駆動する内部回路１４と、を備えた半導体装置１０であって、ＮＰＮ型バイポーラトランジスタ２１を用いてクランプ回路１３を構成すると共に、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電源端子１１とを電気的に接続し、ＮＰＮ型バイポーラトランジスタ２１のコレクタを接地し、ＮＰＮ型バイポーラトランジスタ２１のベースとＮＰＮ型バイポーラトランジスタ２１のコレクタとを電気的に接続した。【選択図】図１
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【特許請求の範囲】
【請求項１】
高電圧が印加される第１の電源端子と、
前記第１の電源端子と電気的に接続されたクランプ回路と、
前記クランプ回路と電気的に接続され、前記高電圧よりも低い電圧で駆動する内部回路と、を備えた半導体装置であって、
前記クランプ回路をバイポーラトランジスタにより構成すると共に、前記バイポーラトランジスタのエミッタと前記第１の電源端子とを電気的に接続し、前記バイポーラトランジスタのコレクタを接地し、前記バイポーラトランジスタのベースと前記コレクタとを電気的に接続したことを特徴とする半導体装置。
【請求項２】
高電圧が印加される第２の電源端子と、前記第２の電源端子と電気的に接続された高耐圧ＭＯＳトランジスタとを設け、
前記高耐圧ＭＯＳトランジスタを介して、前記内部回路と前記バイポーラトランジスタとを電気的に接続したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部回路は、前記バイポーラトランジスタと電気的に接続されると共に、前記低い電圧を発生する基準電圧発生回路と、前記基準電圧発生回路と電気的に接続された低電圧駆動用回路とを有することを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、高電圧が印加される電源端子と電気的に接続されたクランプ回路と、クランプ回路と電気的に接続され、低電圧で駆動する内部回路とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置には、高耐圧用回路と、低耐圧用回路とが混載された半導体装置がある。このような半導体装置では、高い電圧が低耐圧用回路（図３に示す内部回路１０４）に印加されることを防止するクランプ回路が設けられている（図３参照）。
【０００３】
図３は、従来の半導体装置の回路図である。
【０００４】
図３を参照するに、従来の半導体装置１００は、高電圧ＶＤＤ（例えば、３０Ｖ）が印加される電源端子１０１と、抵抗１０２と、クランプ回路１０３と、低電圧（例えば、５〜６Ｖ）で駆動する内部回路１０４とを有する。
【０００５】
電源端子１０１は、抵抗１０２を介して、クランプ回路１０３と電気的に接続されている。電源端子１０１は、高電圧ＶＤＤが印加される端子である。抵抗１０２は、クランプ回路１０３に流れる電流を制御するためのものである。
【０００６】
クランプ回路１０３は、複数（図３に示す構成の場合は７つ）のＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７が直列接続された構成とされている。抵抗１０２に最も近い位置に配置されたＮＰＮ型バイポーラトランジスタ１１１−１のコレクタは、抵抗１０２を介して、電源端子１０１と電気的に接続されている。抵抗１０２から最も離間した位置に配置されたＮＰＮ型バイポーラトランジスタ１１１−７のエミッタは、接地されている。各ＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７のベースは、各ＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７のエミッタと電気的に接続されている。また、ＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−６は、隣り合うＮＰＮ型バイポーラトランジスタ１１１−２〜１１１−７のコレクタ及びベースと電気的に接続されている。
【０００７】
上記説明したＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７は、それぞれ順方向のダイオード（ベース（Ｐ）とエミッタ（Ｎ）とにより構成されるダイオード）として機能する。このような構成とされたクランプ回路１０３は、ＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７のベース−エミッタ間の電圧ＶＢＥ（ＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７に電流Ｉが流れることで発生する電圧）により、クランプすることで、内部回路１０４に高い電圧が印加されることを防止し、内部回路１０４の破損を防ぐ。
【０００８】
内部回路１０４は、基準電圧発生回路１０６と、低電圧駆動用回路１０７とを有する。基準電圧発生回路１０６は、Ｎ型ＭＯＳトランジスタ１１３，１１４を有する。Ｎ型ＭＯＳトランジスタ１１３のドレインは、クランプ回路１０３と電気的に接続されている。Ｎ型ＭＯＳトランジスタ１１４のソースは、接地されている。Ｎ型ＭＯＳトランジスタ１１３のゲートは、Ｎ型ＭＯＳトランジスタ１１４のゲートと電気的に接続されている。また、Ｎ型ＭＯＳトランジスタ１１３，１１４のゲートは、Ｎ型ＭＯＳトランジスタ１１３のソース、Ｎ型ＭＯＳトランジスタ１１４のドレイン、及び低電圧駆動用回路１０７と電気的に接続されている。
【０００９】
上記構成とされた基準電圧発生回路１０６は、電源端子１０１に印加される高電圧ＶＤＤよりも低い電圧である基準電圧ＶＲＥＦを発生するための回路である。低電圧駆動用回路１０７は、基準電圧ＶＲＥＦが印加された際、駆動する。
【００１０】
上記説明した従来の半導体装置１００の構成と似た構成が開示されている特許文献としては、例えば、下記特許文献１がある。具体的には、特許文献１の図４及び図５に示す構成が従来の半導体装置１００の構成と似ている。特許文献１の図４及び図５では、基準電圧発生回路により発生させた基準電圧を分圧する構成が開示されている。
【特許文献１】特開昭６２−４９４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置１００では、順方向のダイオードとして機能するＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７の各電圧ＶＢＥが小さい（例えば、０．７Ｖ）ため、複数（図３に示す構成の場合は７つ）のＮＰＮ型バイポーラトランジスタ１１１−１〜１１１−７を用いてクランプ回路１０３を構成していた。そのため、半導体装置１００の面内におけるクランプ回路１０３の占有面積が大きくなってしまい、半導体装置１００の小型化を図ることが困難であった。
【００１２】
そこで、本発明は上記の点に鑑みてなされたものであり、半導体装置の面内におけるクランプ回路の占有面積を小さくして、半導体装置の小型化を図ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、高電圧（ＶＤＤ１）が印加される第１の電源端子（１１）と、前記第１の電源端子（１１）と電気的に接続されたクランプ回路（１３）と、前記クランプ回路（１３）と電気的に接続され、前記高電圧（ＶＤＤ１）よりも低い電圧（ＶＲＥＦ）で駆動する内部回路（１４）と、を備えた半導体装置（１０）であって、前記クランプ回路（１３）をバイポーラトランジスタ（２１）により構成すると共に、前記バイポーラトランジスタ（２１）のエミッタと前記第１の電源端子（１１）とを電気的に接続し、前記バイポーラトランジスタ（２１）のコレクタを接地し、前記バイポーラトランジスタ（２１）のベースと前記コレクタとを電気的に接続したことを特徴とする半導体装置（１０）が提供される。
【００１４】
本発明によれば、クランプ回路（１３）をバイポーラトランジスタ（２１）により構成すると共に、バイポーラトランジスタ（２１）のエミッタと第１の電源端子（１１）とを電気的に接続し、バイポーラトランジスタ（２１）のコレクタを接地し、バイポーラトランジスタ（２１）のベースとコレクタとを電気的に接続することにより、バイポーラトランジスタ（２１）の逆電圧（順方向に接続された従来のバイポーラトランジスタ（１１１−１〜１１１−７）のベース−エミッタ間の電圧ＶＢＥよりも大きい電圧）によりクランプすることが可能となるため、１つのバイポーラトランジスタ（２１）のみでクランプ回路（１３）を構成することが可能となる。これにより、半導体装置（１０）の面内におけるクランプ回路（１３）の占有面積が小さくなるため、半導体装置（１０）の小型化を図ることができる。
【００１５】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００１６】
本発明は、半導体装置の面内におけるクランプ回路の占有面積を小さくすることで、半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に基づいて本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の回路図である。
【００１９】
図１を参照するに、第１の実施の形態の半導体装置１０は、第１の電源端子である電源端子１１と、抵抗１２と、クランプ回路１３と、低電圧で駆動する内部回路１４とを有する。
【００２０】
電源端子１１は、高電圧ＶＤＤ１（例えば、３０Ｖ）が印加される端子である。電源端子１１は、抵抗１２を介して、クランプ回路１３と電気的に接続されている。抵抗１２は、電源端子１１及びクランプ回路１３と電気的に接続されている。
【００２１】
クランプ回路１３は、１つのＮＰＮ型バイポーラトランジスタ２１により構成されている。ＮＰＮ型バイポーラトランジスタ２１のエミッタは、抵抗１２を介して、電源端子１１と電気的に接続されると共に、内部回路１４と電気的に接続されている。ＮＰＮ型バイポーラトランジスタ２１のコレクタは、接地されている。ＮＰＮ型バイポーラトランジスタ２１のベースは、ＮＰＮ型バイポーラトランジスタ２１のコレクタと電気的に接続されている。上記構成とされたクランプ回路１３は、内部回路１４に内部回路１４が破壊されるような高い電圧が印加されないようにするための回路である。
【００２２】
このように、ＮＰＮ型バイポーラトランジスタ２１を用いてクランプ回路１３を構成すると共に、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電源端子１１とを電気的に接続し、ＮＰＮ型バイポーラトランジスタ２１のコレクタを接地し、ＮＰＮ型バイポーラトランジスタ２１のベースとＮＰＮ型バイポーラトランジスタ２１のコレクタとを電気的に接続することにより、ＮＰＮ型バイポーラトランジスタ２１の逆電圧（順方向に接続されたＮＰＮ型バイポーラトランジスタ２１のベース−エミッタ間の電圧（例えば、０．７Ｖ）よりも大きい電圧。逆電圧は、例えば、６Ｖとすることができる。）によりクランプすることが可能となるため、１つのＮＰＮ型バイポーラトランジスタ２１のみでクランプ回路１３を構成することが可能となる。これにより、半導体装置１０の面内におけるクランプ回路１３の占有面積が小さくなるため、半導体装置１０の小型化（具体的には、半導体装置１０の面方向のサイズの小型化）を図ることができる。
【００２３】
内部回路１４は、基準電圧発生回路１６と、低電圧（例えば、５〜６Ｖ）で駆動する低電圧駆動用回路１７とを有する。基準電圧発生回路１６は、低電圧駆動用回路１７と電気的に接続されている。基準電圧発生回路１６は、Ｎ型ＭＯＳトランジスタ２３，２４を有する。Ｎ型ＭＯＳトランジスタ２３のドレインは、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電気的に接続されている。Ｎ型ＭＯＳトランジスタ２４のソースは、接地されている。Ｎ型ＭＯＳトランジスタ２３のゲートは、Ｎ型ＭＯＳトランジスタ２４のゲートと電気的に接続されている。また、Ｎ型ＭＯＳトランジスタ２３，２４のゲートは、Ｎ型ＭＯＳトランジスタ２３のソース及びＮ型ＭＯＳトランジスタ２４のドレインと電気的に接続されている。
【００２４】
上記構成とされた基準電圧発生回路１６は、電源端子１１に印加される高電圧ＶＤＤ１よりも低い電圧である基準電圧ＶＲＥＦを発生するための回路である。低電圧駆動用回路１７は、基準電圧ＶＲＥＦが印加された際、駆動する回路である。
【００２５】
本実施の形態の半導体装置によれば、ＮＰＮ型バイポーラトランジスタ２１を用いてクランプ回路１３を構成すると共に、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電源端子１１とを電気的に接続し、ＮＰＮ型バイポーラトランジスタ２１のコレクタを接地し、ＮＰＮ型バイポーラトランジスタ２１のベースとＮＰＮ型バイポーラトランジスタ２１のコレクタとを電気的に接続することにより、ＮＰＮ型バイポーラトランジスタ２１の逆電圧（順方向に接続されたＮＰＮ型バイポーラトランジスタ２１のベース−エミッタ間の電圧よりも大きい電圧。逆電圧は、例えば、６Ｖとすることができる。）によりクランプすることが可能となるため、１つのＮＰＮ型バイポーラトランジスタ２１のみでクランプ回路１３を構成することが可能となる。これにより、半導体装置１０の面内におけるクランプ回路１３の占有面積が小さくなるため、半導体装置１０の小型化（具体的には、半導体装置１０の面方向のサイズの小型化）を図ることができる。
【００２６】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る半導体装置の回路図である。図２において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００２７】
図２を参照するに、第２の実施の形態の半導体装置３０は、第１の半導体装置１０の構成に、さらに、第２の電源端子である電源端子３１と、高耐圧ＭＯＳトランジスタ３２とを設けた以外は、半導体装置１０と同様に構成される。
【００２８】
電源端子３１は、高電圧ＶＤＤ２（例えば、３０Ｖ）が印加される端子である。電源端子３１は、高耐圧ＭＯＳトランジスタ３２と電気的に接続されている。
【００２９】
高耐圧ＭＯＳトランジスタ３２のベースは、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電気的に接続されている。高耐圧ＭＯＳトランジスタ３２のドレインは、電源端子３１と電気的に接続されている。高耐圧ＭＯＳトランジスタ３２のソースは、Ｎ型ＭＯＳトランジスタ２３のドレインと電気的に接続されている。
【００３０】
このように、２つの電源端子１１，３１と、電源端子３１、クランプ回路１３、及び内部回路１４と電気的に接続された高耐圧ＭＯＳトランジスタ３２とを設けることにより、第１の実施の形態の半導体装置１０と比較して、内部回路１４に多くの電流を供給することが可能となるため、多くの電流を消費する回路を内部回路１４として用いることができる。
【００３１】
本実施の形態の半導体装置によれば、高電圧が印加される電源端子３１と、電源端子３１と電気的に接続された高耐圧ＭＯＳトランジスタ３２とを設け、高耐圧ＭＯＳトランジスタ３２を介して、内部回路１４とバイポーラトランジスタ１３とを電気的に接続することにより、内部回路１４に多くの電流を供給することが可能となるため、多くの電流を消費する回路を内部回路１４として用いることができる。
【００３２】
なお、本実施の形態の半導体装置３０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００３３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００３４】
本発明は、高電圧が印加される電源端子と電気的に接続されたクランプ回路と、クランプ回路と電気的に接続され、低電圧で駆動する内部回路とを備えた半導体装置に適用できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態に係る半導体装置の回路図である。
【図２】本発明の第２の実施の形態に係る半導体装置の回路図である。
【図３】従来の半導体装置の回路図である。
【符号の説明】
【００３６】
１０，３０  半導体装置
１１，３１  電源端子
１２  抵抗
１３  クランプ回路
１４  内部回路
１６  基準電圧発生回路
１７  低電圧駆動用回路
２１  ＮＰＮ型バイポーラトランジスタ
２３，２４  Ｎ型ＭＯＳトランジスタ
３２  高耐圧ＭＯＳトランジスタ
ＶＤＤ１，ＶＤＤ２  高電圧
ＶＲＥＦ  基準電圧
【図１】
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【図２】
2009164415.tif 000004
【図３】
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