(57)【要約】【課題】本発明は、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することを目的とする。【解決手段】メモリストリングスは、電気的に書き換え可能な複数のメモリセル、ビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる。柱状半導体は、メモリストリングスのチャネル領域として機能し半導体基板に対し垂直方向に延びるように形成される。導電層は半導体基板に対して平行に形成され、メモリセルのワード線、及びビット線側選択トランジスタ、ソース線側トランジスタの選択ゲート線として機能する。柱状半導体の上端には複数のビット線が接続される。半導体基板上には、第１方向を長手方向として且つ第１方向と直交する第２方向において素子分離絶縁膜を挟むように形成されるソース線が形成される。ソース線は、半導体基板の下端に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセル、及びビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
半導体基板と、
前記メモリストリングスのチャネル領域として機能し前記半導体基板に対し垂直方向に延びるように形成された複数の柱状半導体と、
前記半導体基板に対して平行に形成され前記メモリセルのワード線、及び前記ビット線側選択トランジスタ、前記ソース線側選択トランジスタの電極として機能する導電層と、
前記柱状半導体の上端に接続される複数のビット線と、
前記半導体基板の表面上に第１方向を長手方向として且つ前記第１方向と直交する第２方向において電気的に分離絶縁されるように形成されると共に前記柱状半導体の下端に接続される複数のソース線と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線側選択トランジスタの選択ゲート線となる前記導電層は、前記第１方向を長手方向とし且つ前記第２方向では所定の間隔を空けたライン・アンド・スペース状に形成され、
前記ソース線側選択トランジスタの選択ゲート線となる前記導電層は、前記第１方向及び前記第２方向に格子状に並ぶ前記メモリストリングスに共通に接続する板状に形成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のソース線を独立に制御可能に構成されたソース線制御回路を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体基板の表面に形成され前記複数のソース線を絶縁分離する素子分離絶縁膜を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ソース線の表面に形成されたシリサイド膜を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層によりメモリセルが構成されるとともに、柱状半導体に沿って直列接続された複数のメモリセルにより、メモリストリングスが構成される。
【０００５】
このようなメモリセルを３次元的に配置した半導体記憶装置では、構造上、リードディスターブ、すなわち、非選択のメモリストリングスに対する誤書き込みが生じる懸念が生じている。特に、上記の特許文献１のように、ワード線、及びソース側選択トランジスタの選択ゲート線が、半導体基板上に２次元的に配置された１組のメモリストリングス（１ブロック）に共通に接続される板状電極とされている場合には、この懸念が大きくなる。
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】米国特許第５５９９７２４号公報
【特許文献３】米国特許第５７０７８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及びビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる複数のメモリストリングスを有する不揮発性半導体記憶装置であって、半導体基板と、前記メモリストリングスのチャネル領域として機能し前記半導体基板に対し垂直方向に延びるように形成された複数の柱状半導体と、前記半導体基板に対して平行に形成され前記メモリセルのワード線、及び前記ビット線側選択トランジスタ、前記ソース線側選択トランジスタの電極として機能する導電層と、前記柱状半導体の上端に接続される複数のビット線と、前記半導体基板の表面上に第１方向を長手方向として且つ前記第１方向と直交する第２方向において素子分離絶縁膜を挟むように形成されると共に前記柱状半導体の下端に接続される複数のソース線とを備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することができる。
（発明を実施するための最良の形態）
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、及びソース線駆動回路１７を有する。
【００１０】
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬにかける電圧を制御する。この実施の形態では、後述するように、ソース線は１つのブロックに共通ではなく、一方向を長手方向としたライン・アンド・スペース状に複数本形成されている。従って、ソース線駆動回路１７も、この複数本のソース線ＳＬの電圧を独立に制御する機能を有している。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路を有する（図示略）。
【００１１】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で水平方向に２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造、すなわち、１つのブロックにおいて水平方向に並ぶメモリセルに共通に接続された板状の平面構造となっている。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示しているが、本発明はこれに限定されるものではない。また、１つのメモリストリングスＭＳに形成されるメモリセルの数（ワード線の数）も、特定の数に限定されるものではない。
【００１３】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１４】
各メモリストリングスＭＳは、半導体基板Ｂａに形成された柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１５】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図２では図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図２では図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に半導体基板Ｂａに平行な２次元方向に広がる平面板状の構造を有している。
【００１７】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１８】
図２及び図３に示すように、第１実施形態において、１つのメモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍ及びＳＤＴｒｍｎを有している。これら４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つのソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００１９】
半導体基板Ｂａ上には、柱状半導体ＣＬｍｎの下端と接続されるソース線ＳＬが不純物のイオン注入等の方法により複数形成されている。このソース線ＳＬは、ドレイン側選択ゲート線ＳＧＤｉと同じ方向を長手方向とするライン・アンド・スペース状に複数形成されている。すなわち、ソース線ＳＬの間には素子分離絶縁膜６１が形成されており、これにより複数のソース線ＳＬは互いに絶縁分離されている。そして、この複数のソース線ＳＬは、前述したソース線駆動回路１７により独立に制御される。選択されるメモリストリングスＭＳが接続されるソース線ＳＬの電圧は、ソース線駆動回路１７により０Ｖに駆動される。一方、非選択のメモリストリングスＭＳが接続されるソース線ＳＬの電圧は、ソース線駆動回路１７により、例えばフローティング状態に制御される。
【００２０】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように絶縁膜に囲まれた電荷蓄積層、その電荷蓄積層を取り囲むようにワード線ＷＬにて構成されている。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極ＣＧとして機能する。
【００２１】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路１７によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２２】
（第１実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図４を参照して、メモリストリングスＭＳの更に具体的構成を説明する。図４は、図２のＡ−Ａ´断面図である。また、図５は、同じく図２のＢ−Ｂ´断面図である。
【００２３】
図４及び図５に示すように、メモリセルストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２４】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層（ゲート導電層）２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。例えば、ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコンにて構成されている。また、例えば、ソース側導電層２２は、ポリシリコンにて構成されている。なお、ソース側導電層２２は、上述した選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２５】
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通してソース側ホール２４が形成されている。ソース側ホール２４内には、ソース側ゲート絶縁層２５を介してソース側柱状半導体層（ゲート柱状半導体）２６が設けられている。ソース側ゲート絶縁層２５は、例えば酸化シリコンにて形成されている。ソース側柱状半導体層２６は、例えばアモルファスシリコンにて形成されている。
【００２６】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄとを有する。例えば、第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコンにて構成されている。また、例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコンにて構成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００２７】
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、アモルファスシリコンにて形成されている。
【００２８】
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接するトンネル絶縁層３５と、そのトンネル絶縁層３５に接し且つ電荷を蓄積する電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層（メモリ導電層）３２ａ〜３２ｄと接する。トンネル絶縁層３５は、酸化シリコンにて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、酸化シリコンにて形成されている。
【００２９】
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成された第１分離絶縁層４１と、第１分離絶縁層４１の上面に形成されたドレイン側導電層（ゲート導電層）４２と、ドレイン側導電層４２の上面に形成された第２分離絶縁層４３とを有する。
【００３０】
第１分離絶縁層４１及び第２分離絶縁層４３は、酸化シリコンにて形成されている。ドレイン側導電層４２は、ポリシリコンにて形成されている。なお、ドレイン側導電層４２は、上述した選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３１】
また、ドレイン側選択トランジスタ層４０は、第１分離絶縁層４１、ドレイン側導電層４２、及び第２分離絶縁層４３を貫通してドレイン側ホール４６が形成されている。ドレイン側ホール４６内には、ドレイン側ゲート絶縁層４７を介してドレイン側柱状半導体層（ゲート柱状半導体）４８が設けられている。なお、ドレイン側柱状半導体層４８の上端には、ストライプ状に形成された導電層７１が形成されている。この導電層７１は、ビット線ＢＬとして機能する。ドレイン側ゲート絶縁層４７は、酸化シリコンにて形成されている。ドレイン側柱状半導体層４８は、アモルファスシリコンにて形成されている。
【００３２】
半導体基板Ｂａ上には、ソース線ＳＬとして機能するｎ型拡散層５１が形成されている。このｎ型拡散層５１はドレイン側選択ゲート線（ＳＧＤ）の長手方向と同じ方向を長手方向として、ストライプ状に複数本形成されている。この複数本のソース線ＳＬすなわちｎ型拡散層５１は、ソース線駆動回路１７により独立に電圧を制御される。また、このｎ型拡散層５１は、素子分離絶縁膜６１により挟まれており、これにより、複数のｎ型拡散層５１は互いに絶縁分離されている。この素子分離絶縁膜６１も、ｎ型拡散層５１と同様にストライプ状に形成されている。
【００３３】
本実施の形態では、ソース側選択ゲート線（ＳＧＳ）は、１つのブロック中の全てメモリストリングスＭＳに対し共通に接続された板状の電極となっている。従って、ソース側選択ゲート線（ＳＧＳ）の電圧が”Ｈ”となると、全てのメモリストリングスＭＳの柱状半導体ＣＬｍｎは、ソース線ＳＬに同時に接続され得る。このようにソース側選択ゲート線（ＳＧＳ）が板状の電極となっているのは、その抵抗を小さくすることができ、また駆動回路の数を減らすことができるためである。
【００３４】
このとき、ソース線ＳＬも１ブロック中のすべてのメモリストリングスＭＳに共通な板状構造となっていると、すべてのメモリストリングスＭＳは、選択か非選択かに拘わらず、常にソース線ＳＬの電圧（０Ｖ）を与えられることになり、その他条件によってはライトディスターブが生じる虞がある。そこで、本実施の形態では、ソース線ＳＬとなるｎ型拡散層５１が、ブロック毎に共通ではなく、ドレイン側選択ゲート線（ＳＧＤ）の長手方向と同一の方向を長手方向としたストライプ状に形成され、これと垂直な方向では絶縁分離されている。そして、ｎ型拡散層５１は、ソース線駆動回路１７により独立に電圧を制御され得る。これにより、ソース側選択ゲート線（ＳＧＳ）が、１つのブロック中のすべてのメモリストリングスＭＳに共通な板状の構造となっていても、ライトディスターブを効果的に抑制することができる。
【００３５】
[第２実施形態]
次に、図６〜図９を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００３６】
図６は、本発明の第２実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。また図７は、第２実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。図８は、図７のＡ−Ａ´断面図である。また、図９は、同じく図７のＢ−Ｂ´断面図である。
【００３７】
この実施の形態では、ソース側選択ゲート線ＳＧＳ１、ＳＧＳ２・・・がドレイン側選択ゲート線ＳＧＤ１、ＳＧＤ２と同様に、互いに絶縁分離され、ロウ方向に所定ピッチの間隔を設けてストライプ状に形成されている点で、第１の実施の形態と異なっている。また、ソース側選択ゲート線ＳＧＳの幅方向の中心を貫通するように、柱状半導体層ＣＬｍｎが形成されている。その他は第１の実施の形態と同様である。なお、図６〜図９では、ソース線ＳＬの長手方向が選択ゲート線ＳＧＤ、ＳＧＳと同一方向である例を示しているが、この実施の形態では、ソース線ＳＬの長手方向を、選択ゲート線ＳＧＤ、ＳＧＳの長手方向と垂直方向とすることも可能である。この場合には、１つのブロック中の１つの選択メモリストリングスＭＳのみにソース線ＳＬの０Ｖの電圧を接続し、その他の非選択のメモリストリングスＭＳにはソース線ＳＬの０Ｖの電圧を接続しないようにすることが可能になる。
【００３８】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、ソース線ＳＬとなるｎ型拡散層５１を半導体基板Ｂａの表面に形成しているが、本発明はこれに限定されるものではない。たとえば、図１０に示すように、半導体基板Ｂａ上に層間絶縁膜５０を介してソース線ＳＬとなるｎ型拡散層５１をＲＩＥ等により形成し、このｎ型拡散層５１の間を層間絶縁膜６２により絶縁するようにしてもよい。この場合、ｎ型拡散層５１のＲＩＥと同時に周辺回路におけるＭＯＳＦＥＴのゲート電極を形成することも可能である。
【００３９】
また、図１１に示すように、ｎ型拡散層５１の表面にシリサイド層６３を形成して、柱状半導体層２６とのコンタクト抵抗を低減させるようにしてもよい。
【００４０】
また、図１２に示すように、半導体基板Ｂａ上に、下から層間絶縁膜５０、ｎ型拡散層５１、シリサイド層６３、及びｎ型拡散層６４をその順で形成することで、ソース線ＳＬを形成してもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。
【図３】第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】図２のＡ−Ａ´断面図である。
【図５】図２のＢ−Ｂ´断面図である。
【図６】本発明の第２実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。
【図７】第２実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。
【図８】図７のＡ−Ａ´断面図である。
【図９】図７のＢ−Ｂ´断面図である。
【図１０】本発明の実施形態の変形例を示す。
【図１１】本発明の実施形態の変形例を示す。
【図１２】本発明の実施形態の変形例を示す。
【符号の説明】
【００４２】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、１７…ソース線駆動回路、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２５…ソース側ホール、２６…ソース側柱状半導体層、３１ａ〜３１ｅ…第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリホール、３４…メモリ柱状半導体層、３５…トンネル絶縁層、３６…電荷蓄積層、３７…ブロック絶縁層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４６…ドレイン側ホール、４７…ドレイン側ゲート絶縁層、４８…ドレイン側柱状半導体層、５１…ｎ型拡散層、６１・・・素子分離絶縁膜６１、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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