(57)【要約】【課題】本発明は、メモリセルを３次元的に積層した構造であって、製造コストを抑えた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１０は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びる柱状半導体ＣＬｍｎと、柱状半導体ＣＬｍｎに接し且つ電荷を蓄積するトラップ膜（電荷蓄積層）２１と、トラップ膜２１に接するブロック絶縁膜２２と、ブロック絶縁膜２２と接するワード線ＷＬとを備える。トラップ膜２１は、シリコン窒化膜（ＳｉＮ）である。【選択図】図５
2009004510.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる柱状半導体と、
前記柱状半導体に接し且つ電荷を蓄積する第１電荷蓄積層と、
当該第１電荷蓄積層に接する第１ブロック絶縁膜と、
当該第１ブロック絶縁膜と接する導電膜と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１電荷蓄積層は、シリコン窒化膜からなり、
前記第１ブロック絶縁膜は、シリコン酸化膜からなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる柱状半導体と、
前記柱状半導体に接するトップ絶縁膜と、
当該トップ絶縁膜に接するバリヤ絶縁膜と、
当該バリヤ絶縁膜に接し且つ電荷を蓄積する第２電荷蓄積層と、
当該第２電荷蓄積層に接する第２ブロック絶縁膜と、
当該第２ブロック絶縁膜と接する導電膜と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記トップ絶縁膜及び前記第２電荷蓄積層は、シリコン窒化膜からなり、
前記バリヤ絶縁膜及び前記第２ブロック絶縁膜は、シリコン酸化膜からなる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記トップ絶縁膜及び前記第２電荷蓄積層は、シリコン窒化膜からなり、
前記バリヤ絶縁膜は、シリコン酸化膜からなり、
前記第２ブロック絶縁膜は、Ｈｉｇｈ−Ｋ絶縁膜からなる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。そして、柱状半導体の周りには、絶縁されて設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。これらポリシリコン、柱状半導体、及び電荷蓄積層を含む構成は、メモリストリングスと呼ばれる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルを３次元的に積層した構造であって、製造コストを抑えた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体に接し且つ電荷を蓄積する第１電荷蓄積層と、当該第１電荷蓄積層に接する第１ブロック絶縁膜と、当該第１ブロック絶縁膜と接する導電膜とを備えることを特徴とする。
【０００７】
また、本発明の他の態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体に接するトップ絶縁膜と、当該トップ絶縁膜に接するバリヤ絶縁膜と、当該バリヤ絶縁膜に接し且つ電荷を蓄積する第２電荷蓄積層と、当該第２電荷蓄積層に接する第２ブロック絶縁膜と、当該第２ブロック絶縁膜と接する導電膜とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明は、メモリセルを３次元的に積層した構造であって、製造コストを抑えた不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
（第１実施形態の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１０は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１０は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１１】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１０においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１２】
図２は、第１実施形態に係る不揮発性半導体記憶装置１０のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１３】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１０においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１４】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１５】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接して選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接して選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、２次元的に広がる平面板状の構造を有している。
【００１７】
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図であり、図４は、第１実施形態における一つのメモリトランジスタＭＴｒｍｎの断面構造図である。
【００１８】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍ及びＳＤＴｒｍｎを有している。これら４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたＮ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００１９】
また、図４に示すように、柱状半導体ＣＬｍｎの周りに順次形成されたトラップ膜２１及びブロック絶縁膜２２と、更にその周りに形成されたワード線ＷＬ１〜ＷＬ４によって、複数の板状の電極Ｅ１〜Ｅ４が形成されている。これら電極Ｅ１〜Ｅ４とトラップ膜２１及びブロック絶縁膜２２と柱状半導体ＣＬｍｎとがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、トラップ膜２１及びブロック絶縁膜２２の詳細な構造については、後ほど図５を用いて説明する。また、選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２０】
つまり、一つのメモリトランジスタＭｔｒｍｎは、トラップ膜２１及びブロック絶縁膜２２を介して柱状半導体ＣＬｍｎを取り囲むワード線（導電膜）ＷＬが制御ゲート電極ＣＧとして機能する。メモリトランジスタＭＴｒのソースＳ及びドレインＤは、柱状半導体ＣＬｍｎに形成される。
【００２１】
上記構成を有する不揮発性半導体記憶装置においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２２】
次に、図５を参照して、第１実施形態における柱状半導体ＣＬｍｎとワード線ＷＬとの間の構成について説明する。図５は、第１実施形態における柱状半導体ＣＬｍｎとワード線ＷＬとの間の層の構成を示す概念図である。
【００２３】
図５に示すように、一つのメモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、柱状半導体ＣＬｍｎに接し且つ電荷蓄積層として機能するトラップ膜２１、トラップ膜２１に接するブロック絶縁膜２２、及びブロック絶縁膜２２に接するワード線ＷＬにより構成されている。この例では、トラップ膜（電荷蓄積層）２１は、シリコン窒化膜（ＳｉＮ）より構成され、ブロック絶縁膜２２は、シリコン酸化膜（ＳｉＯ２）より構成されている。また、柱状半導体ＣＬｍｎは、ポリシリコン（半導体）より構成され、ワード線ＷＬは、導体により構成されている。つまり、メモリトランジスタＭＴｒｍｎは、ワード線ＷＬから柱状半導体ＣＬｍｎへと順に導体、ＳｉＯ２、ＳｉＮ、半導体の順に形成されたＳＯＮＳ（Semiconductor -Oxide-Nitride-Semiconductor）構造を構成している。
【００２４】
図６は、第１実施形態におけるトラップ膜２１、及びブロック絶縁膜２２によって構成されるエネルギーバンドの概略を示す図である。電荷ｅは、トラップ膜（ＳｉＮ）２１とブロック絶縁膜（ＳｉＯ２）２２との界面にて構成されるエネルギー準位Ｌ１ａ，Ｌ１ｂに蓄積（トラップ）される。
【００２５】
（第１実施形態における柱状半導体ＣＬｍｎ及び電荷蓄積層２０の製造方法）
次に、図７〜図１６を参照して、第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１及びブロック絶縁膜２２の製造方法について説明する。
【００２６】
先ず、図７に示すように、ソース線ＳＬ及びソース選択ゲート線ＳＧＳを有する初期構造を形成する。ここで、初期構造は、半導体基板（Ｓｉ）１００の表面にソース線ＳＬとなるソース線拡散層１０１を有し、更に、そのソース線拡散層１０１上に順次、層間絶縁膜１０２、ソース側選択ゲート線ＳＧＳとなる導電膜１０３、層間絶縁膜１０４を有する。また、初期構造は、層間絶縁膜１０４、導電膜１０３、層間絶縁膜１０２を貫通してソース線拡散層１０１の表面に達するように形成されたポリシリコン層１０５を有する。なお、ポリシリコン層１０５は、柱状半導体ＣＬｍｎとなるものであって、ポリシリコン層１０５と各層間絶縁膜１０４、導電膜１０３、層間絶縁膜１０２の間には、ゲート絶縁膜１０６が形成されている。
【００２７】
続いて、図８に示すように、層間絶縁膜１０４、ポリシリコン層１０５及びゲート絶縁膜１０６の上に、順次、層間絶縁膜２０１、導線層２０２、層間絶縁膜２０３、導線層２０４、層間絶縁膜２０５、導線層２０６、層間絶縁膜２０７、導線層２０８、層間絶縁膜２０９を堆積させる。ここで、導電膜２０２，２０４，２０６，２０８は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４となる。
【００２８】
続いて、図９に示すように、層間絶縁膜２０９からポリシリコン層（柱状半導体ＣＬｍｎ）１０５の表面に達するまで孔（プラグホール）Ｈを形成する。
【００２９】
次に、ブロック絶縁膜２２となるＴＥＯＳ膜（高温成膜の酸化膜）２１０を堆積させる。例えば、ＴＥＯＳ膜２１０の厚みは、７ｎｍとする。その後、デファイアニール処理を行い、図１０に示すように、トラップ膜（電荷蓄積層）２１となるシリコン窒化膜２１１を堆積させる。例えば、デァイアニール処理は、窒素（Ｎ２）、８００℃の雰囲気下に１０分さらす処理であり、例えば、シリコン窒化膜２１１の厚みは、１０ｎｍとする。
【００３０】
次に、図１１に示すように、ＲＩＥによる異方性エッチングを用いて、孔Ｈの底部（領域Ｐ１）に形成されたシリコン窒化膜２１１、及びＴＥＯＳ膜２１０を除去する。ここで、図１１における工程を経て、ポリシリコン層（柱状半導体）１０５は、露出され、図１２に示すように、そのポリシリコン層１０５の表面には、自然酸化膜１０５ａが形成される。
【００３１】
続いて、図１３に示すように、ウエットエッチング（希フッ酸処理）を行い、自然酸化膜１０５ａを除去し、孔Ｈ内にポリシリコン層２１２を埋め込む。このポリシリコン層２１２は、柱状半導体ＣＬｍｎとなる。
【００３２】
次に、層間絶縁膜２０９及びポリシリコン層２１２の上に、順次、層間絶縁膜２１３、導電膜２１４、層間絶縁膜２１５を堆積させる。その後、層間絶縁膜２１３からポリシリコン２１２に達するように貫通孔を形成し、その貫通孔内にゲート絶縁膜２１７を介してポリシリコン層２１７を堆積させ、図１４に示す状態とする。なお、ポリシリコン層２１７は、柱状半導体ＣＬｍｎとなり、導電膜２１４は、ドレイン側選択ゲート線ＳＧＤとなる。そして、図１５に示すように、ポリシリコン層２１７（柱状半導体ＣＬｍｎ）上に導電膜２１８を形成する。導線層２１８は、ビット線ＢＬとなる。
【００３３】
以上のように、第１実施形態に係る不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜ＭＴｒ４（メモリセル）を３次元的に積層した構造を有する。そして、第１実施形態に係る不揮発性半導体記憶装置は、柱状半導体ＣＬｍｎに接し且つ電荷蓄積層として機能するトラップ膜２１を有している。ここで、トラップ膜２１は、シリコン窒化膜であり、そのシリコン窒化膜は、ウェットエッチング（希フッ酸処理）に対して、シリコン酸化膜よりも選択比が高い。したがって、ウェットエッチングにてポリシリコン層（柱状半導体ＣＬｍｎ）１０５上の自然酸化膜１０５ａを除去する際、トラップ膜２１が損傷することはない。つまり、本実施形態によれば、孔Ｈの側壁上のトラップ膜２１上に更にスペーサとなる膜を設ける必要なく、製造工程を削減し、安価に不揮発性半導体記憶装置を提供することができる。
【００３４】
また、第１実施形態に係るトラップ膜（電荷蓄積層）２１は、図１６に示すように、２つの異なるトラップ膜２１Ａ，２１Ｂを積層して形成してもよい。すなわち、ブロック絶縁膜２２上に電荷を蓄積可能なエネルギー準位の密度が高い第１トラップ膜２１Ａを設け、その第１トラップ膜２１Ａの上に電荷を蓄積可能なエネルギー準位の密度が低い第２トラップ膜２１Ｂを設けてもよい。第１トラップ膜２１Ａは、例えば、６塩化２ケイ素（Ｓｉ２Ｃｌ６）、シリコンリッチのシリコン窒化膜などである。このような構成とすれば、第１実施形態に係る不揮発性半導体記憶装置は、第１トラップ膜２１Ａ及び第２トラップ膜２１Ｂの構造により、その書き込み特性を速くすることができる。また、データ保持特性（リテンション）も十分に高くなり、電荷の放出によるデータ消失を抑制することができる。例えば、この第１実施形態に係るＭＯＮＳ構造のメモリトランジスタＭＴｒｍｎは、ＭＯＮＯＳ構造以上のデータ保持特性を有する。
【００３５】
［第２実施形態］
（第２実施形態の構成）
次に、図１７を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置について説明する。図１７に示すように、第２実施形態に係る不揮発性半導体記憶装置は、柱状半導体ＣＬｍｎとワード線ＷＬとの間に形成された層が第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００３６】
図１７に示すように、柱状半導体ＣＬｍｎとワード線ＷＬとの間には、柱状半導体ＣＬｍｎからワード線ＷＬへと向かって順次、トップ絶縁膜３１、バリヤ絶縁膜３２、電荷蓄積層として機能するトラップ膜３３、ブロック絶縁膜３４が形成されている。換言すると、トップ絶縁膜３１は、柱状半導体ＣＬｍｎに接し、バリヤ絶縁膜３２はトップ絶縁膜３１に接し、トラップ膜３３はバリヤ絶縁膜３２に接し、ブロック絶縁膜３４トラップ膜３３に接するにように構成されている。トップ絶縁膜３１及びトラップ膜３３は、シリコン窒化膜（ＳｉＮ）により構成され、バリヤ絶縁膜３２及びブロック絶縁膜３４は、シリコン酸化膜（ＳｉＯ２）より構成されている。つまり、メモリトランジスタＭＴｒｍｎは、ワード線ＷＬから柱状半導体ＣＬｍｎへと順に導体、ＳｉＯ２、ＳｉＮ、ＳｉＯ２、ＳｉＮ、半導体の順に形成されたＳＯＮＯＮＳ（Semiconductor-Oxide-Nitride-Oxide-Nitride-Semiconductor）構造を構成している。なお。バリヤ絶縁膜３２は、２ｎｍ以下に形成されている。
【００３７】
図１８は、第２実施形態におけるトップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、ブロック絶縁膜３４によって構成されるエネルギーバンドの概略を示す図である。電荷ｅは、トラップ膜（ＳｉＮ）３３とブロック絶縁膜（ＳｉＯ２）３４の界面にて構成されるエネルギー準位Ｌ２ａ、Ｌ２ｂに蓄積（トラップ）される。なお、トップ絶縁膜３１とバリヤ絶縁膜３２との間の界面においても、エネルギー準位Ｌ３ａ、Ｌ３ｂが形成され、そのエネルギー準位Ｌ３ａ、Ｌ３ｂに電荷ｅが蓄積される。しかしながら、トップ絶縁膜３１を薄膜化すれば、短時間で蓄積された電荷ｅを放出させることができる。
【００３８】
（第２実施形態の構成における柱状半導体ＣＬｍｎ及び電荷蓄積層３０の製造方法）
次に、図１９〜図２１を参照して、第２実施形態に係る不揮発性半導体記憶装置の柱状半導体ＣＬｍｎ及びトップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、ブロック絶縁膜３４の製造方法について説明する。なお、第２実施形態における製造方法においては、先ず第１実施形態の図７〜図１０と同様の製造工程を行う。
【００３９】
第１実施形態の図１０に示す工程に続き、図１９に示すように、ＴＥＯＳ膜３０１を堆積させ、続いて、図２０に示すように、デファイアニール処理を行い、シリコン窒化膜３０２を堆積させる。なお、ＴＥＯＳ膜３０１は、バリヤ絶縁膜３２となり、その厚みは、例えば、２ｎｍ以下とする。また、バリヤ絶縁膜３２は、ＴＥＯＳ膜３０１に限らず、ＩＳＳＧ（In Situ Stream Generation）酸化などでシリコン窒化膜２１１を直接酸化したものであってもよい。また、シリコン窒化膜３０２は、トップ絶縁膜３１となる。また、第２実施形態においては、ＴＥＯＳ膜２１０は、ブロック絶縁膜３４となり、シリコン窒化膜２１１は、トラップ膜３３となる。
【００４０】
その後、第１実施形態と同様に、図２１に示すように、ＲＩＥ処理し、孔Ｈの底部上のシリコン窒化膜３０２、ＴＥＯＳ膜３０１、シリコン窒化膜２１１、及びＴＥＯＳ膜２１０を除去する。これにより、ポリシリコン層１０５上に自然酸化膜１０５ａが形成される。そして、第１実施形態と同様の図１３〜図１５の処理を施し、第２実施形態に係る不揮発性半導体装置が製造される。
【００４１】
以上のように、第２実施形態に係る不揮発性半導体記憶装置は、柱状半導体ＣＬｍｎに接するシリコン窒化膜からなるトップ絶縁膜３１を有しているので、第１実施形態と同様の効果を奏することができる。なお、第２実施形態において、トラップ膜３３として用いられるシリコン窒化膜は、特に、電荷を蓄積可能なエネルギー準位を多数形成する材料が望ましい。また、トップ絶縁膜３１として用いられるシリコン窒化膜は、特に、電荷を蓄積可能なエネルギー準位を形成しない材料が望ましい。
【００４２】
［第３実施形態］
（第３実施形態の構成）
次に、図２２及び図２３を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置について説明する。図２２及び図２３に示すように、第３実施形態に係る不揮発性半導体記憶装置は、柱状半導体ＣＬｍｎとワード線ＷＬとの間に形成された層が第１及び第２実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４３】
図２２に示すように、柱状半導体ＣＬｍｎとワード線ＷＬとの間には、柱状半導体ＣＬｍｎからワード線ＷＬへと向かって順次、トップ絶縁膜４１、バリヤ絶縁膜４２、電荷蓄積層として機能するトラップ膜４３、ブロック絶縁膜４４が形成されている。換言すると、トップ絶縁膜４１は、柱状半導体ＣＬｍｎに接し、バリヤ膜４２はトップ絶縁膜４１に接し、トラップ膜４３はバリヤ膜４２に接し、ブロック絶縁膜４４トラップ膜４３に接するにように構成されている。トップ絶縁膜４１及びトラップ膜４３は、シリコン窒化膜（ＳｉＮ）より構成され、バリヤ絶縁膜４２は、シリコン酸化膜（ＳｉＯ２）より構成され、ブロック絶縁膜４４は、高誘電率の材料、例えば酸化アルミナ（Ａｌ２Ｏ３）などのＨｉｇｈ−Ｋ（ハイケー）絶縁膜により構成されている。なお、トップ絶縁膜４１は、２ｎｍ以下に形成されている。一方、バリヤ絶縁膜４２は、減圧下でウェット酸化するＩＳＳＧ（In Situ Stream Generation）酸化によって、トップ絶縁膜４１に比べて厚く形成される。なお、バリヤ絶縁膜４２は、ＩＳＳＧ酸化によって形成されたものに限らず、ＴＥＯＳ膜であってもよい。
【００４４】
図２３は、第３実施形態におけるトップ絶縁膜４１、バリヤ絶縁膜４２、トラップ膜４３、ブロック絶縁膜４４によって構成されるエネルギーバンドの概略を示す図である。電荷ｅは、バリヤ絶縁膜（ＳｉＯ２）４２とトラップ膜（ＳｉＮ）４３の界面にて構成されるエネルギー準位Ｌ４ａ，Ｌ４ｂに蓄積（トラップ）される。なお、トップ絶縁膜４１とバリヤ絶縁膜４２との間の界面においても、エネルギー準位Ｌ５ａ，Ｌ５ｂが形成され、そのエネルギー準位Ｌ５ａ，Ｌ５ｂにも電荷ｅが蓄積される。しかしながら、トップ絶縁膜４１を薄膜化すれば、短時間で蓄積された電荷ｅを放出させることができる。
【００４５】
第３実施形態における柱状半導体ＣＬｍｎ及びトップ絶縁膜４１、バリヤ絶縁膜４２、トラップ膜４３、ブロック絶縁膜４４の製造方法は、第１及び第２実施形態と略同様の製造工程を経てなされる。つまり、第３実施形態においては、図１０に示されるＴＥＯＳ膜２１０の替わりに酸化アルミナ膜等の高誘電率を有する絶縁膜を形成すれば良い。
【００４６】
以上のように、第３実施形態に係る不揮発性半導体記憶装置の製造方法は、柱状半導体ＣＬｍｎに接するシリコン窒化膜からなるトップ絶縁膜４１を有しているので、第１及び第２実施形態と同様の効果を奏することができる。なお、バリヤ絶縁膜４２は、トップ絶縁膜４１に対して十分に厚く形成されているので、データ保持特性（リテンション）も高くすることができる。
【００４７】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではない。例えば、上述したトラップ膜及びトップ膜は、シリコン窒化膜に限られない。例えば、トップ膜は、シリコン酸化膜に対して所定条件のもと高い選択比を有するものであればよい。また、トラップ膜は、シリコン酸化膜に対して所定条件のもと高い選択比を有し且つ電荷蓄積層となるものであればよい。上述したトラップ膜及びトップ膜は、ハフニウムアルミネート（ＨｆＡｌＯ）であってもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】半発明の第１実施形態における一つのメモリトランジスタＭＴｒの断面構造図である。
【図５】本発明の第１実施形態における柱状半導体ＣＬｍｎとワード線ＷＬとの間の層の構成を示す概念図である。
【図６】本発明の第１実施形態におけるトラップ膜２１、及びブロック絶縁膜２２によって構成されるエネルギーバンドの概略を示す図である。
【図７】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図８】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図９】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１０】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１１】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１２】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１３】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１４】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１５】本発明の第１実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トラップ膜２１、及びブロック絶縁膜２２の製造工程を示す断面図である。
【図１６】本発明の第１実施形態の変形例に係る柱状半導体ＣＬｍｎとワード線ＷＬとの間の層の構成を示す概念図である。
【図１７】本発明の第２実施形態における柱状半導体ＣＬｍｎとワード線ＷＬとの間の層の構成を示す概念図である。
【図１８】本発明の第２実施形態におけるトップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、及びブロック絶縁膜３４によって構成されるエネルギーバンドの概略を示す図である。
【図１９】本発明の第２実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、及びブロック絶縁膜３４の製造工程を示す断面図である。
【図２０】本発明の第２実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、及びブロック絶縁膜３４の製造工程を示す断面図である。
【図２１】本発明の第２実施形態に係る不揮発性半導体記憶装置１０の柱状半導体ＣＬｍｎ、トップ絶縁膜３１、バリヤ絶縁膜３２、トラップ膜３３、及びブロック絶縁膜３４の製造工程を示す断面図である。
【図２２】本発明の第３実施形態における柱状半導体ＣＬｍｎとワード線ＷＬとの間の層の構成を示す概念図である。
【図２３】第３実施形態に係る不揮発性半導体記憶装置のトップ絶縁膜４１、バリヤ絶縁膜４２、トラップ膜４３、ブロック絶縁膜４４によって構成されるエネルギーバンド図である。
【符号の説明】
【００４９】
１０…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、Ｂａ…半導体基板、２１，３３，４３…トラップ膜、２２，３４…ブロック絶縁膜、３１，４１…トップ絶縁膜、３２，４２…バリヤ絶縁膜、ＭＳ…メモリストリングス、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＳＧＳ…ソース側選択ゲート線、ＳＧＤ…ドレイン側選択ゲート線、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ、ＳＤＴｒｍｎ…選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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