(57)【要約】【課題】トランジスタ部とゲート配線部とを有する半導体装置に関し、ゲート抵抗を低減するための新たな手法を提供する。【解決手段】トランジスタ部とゲート配線部とを有する半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層内に形成され、前記トランジスタ部及び前記ゲート配線部内にトレンチが設けられているベース層と、前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート配線層と、前記ゲート配線層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたソース配線層とを備えることを特徴とする半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
トランジスタ部とゲート配線部とを有する半導体装置であって、
半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層内に形成され、前記トランジスタ部及び前記ゲート配線部内にトレンチが設けられているベース層と、
前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート配線層と、
前記ゲート配線層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたソース配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート配線部内の前記ゲート配線層は、比抵抗の異なる２層以上の配線層を含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート配線部内の前記トレンチの深さは、前記トランジスタ部内の前記トレンチの深さと同じであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート配線部内の前記ベース層の深さは、前記ゲート配線部内の前記トレンチの深さよりも深いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
トランジスタ部とゲート配線部とを有する半導体装置の製造方法であって、
半導体基板上に半導体層を形成し、
前記半導体層内にベース層を形成し、
前記トランジスタ部及び前記ゲート配線部内で前記ベース層にトレンチを設け、
前記ベース層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート配線層を形成し、
前記ゲート配線層上に層間絶縁膜を形成し、
前記層間絶縁膜上にソース配線層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは、大電力を取り扱うよう設計されたＭＯＳＦＥＴである。パワーＭＯＳＦＥＴの例としては、トレンチゲート型のＭＯＳＦＥＴが挙げられる（例えば特許文献１）。パワーＭＯＳＦＥＴに要求される性能は、パワーＭＯＳＦＥＴが搭載される回路により異なる。例えば、パワーＭＯＳＦＥＴをロードスイッチとして用いる場合には、導通損失を低減すべく、低オン抵抗性能が要求される事が多い。一方、パワーＭＯＳＦＥＴをＤＣＤＣコンバータ等における高速スイッチング用に用いる場合には、変換効率を向上すべく、低オン抵抗性能、低容量性能、低ゲート抵抗性能等の複数の性能が要求される事が多い。
【０００３】
トレンチゲート型のＭＯＳＦＥＴを備えるＬＳＩについて説明する。このようなＬＳＩの基板領域は一般に、電流を制御するＦＥＴ部（トランジスタ部）と、ゲート信号を伝達するゲート配線部により構成される。オン抵抗や容量についてはＦＥＴ部が大きな影響を及ぼし、ゲート抵抗についてはゲート配線部が大きな影響を及ぼす。このようなＬＳＩについては、オン抵抗や容量やゲート抵抗の改善により、要求性能を満たす努力が続けられている。オン抵抗に関しては、組み立て技術の進歩によるソース配線の低抵抗化が進んでいる。例えば、ソース電極の取り出しに、ワイヤ構造に代えてストラップ構造を採用することも一般化している（例えば特許文献２）。
【０００４】
オン抵抗を低減しつつゲート抵抗を低減するには例えば、ストラップ構造によりソース抵抗を低減しつつ、何らかの手段によりゲート抵抗を低減すればよい。ゲート抵抗の低減は例えば、ゲート配線を構成するポリシリコン層上にシリサイド層を形成して、配線自体の抵抗を下げることで実現可能である。しかしながら、この手法のみでは要求性能を十分満たす低抵抗化は難しい。ゲート抵抗の低減は例えば、ゲート配線幅の拡幅やゲート配線数の増加によっても実現可能である。しかしながら、この手法では、そのトレードオフとしてＦＥＴ部を縮小する必要があるため、オン抵抗の増加につながってしまう。
【特許文献１】特開２００３−９２４０５号公報
【特許文献２】特開２００３−３３２５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トランジスタ部とゲート配線部とを有する半導体装置に関し、ゲート抵抗を低減するための新たな手法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、トランジスタ部とゲート配線部とを有する半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層内に形成され、前記トランジスタ部及び前記ゲート配線部内にトレンチが設けられているベース層と、前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート配線層と、前記ゲート配線層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたソース配線層とを備えることを特徴とする半導体装置である。
【０００７】
本発明の実施形態は、トランジスタ部とゲート配線部とを有する半導体装置の製造方法であって、半導体基板上に半導体層を形成し、前記半導体層内にベース層を形成し、前記トランジスタ部及び前記ゲート配線部内で前記ベース層にトレンチを設け、前記ベース層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート配線層を形成し、前記ゲート配線層上に層間絶縁膜を形成し、前記層間絶縁膜上にソース配線層を形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００８】
本発明によれば、トランジスタ部とゲート配線部とを有する半導体装置に関し、ゲート抵抗を低減するための新たな手法が提供される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例を、図面に基づいて説明する。
【００１０】
（第１実施例）
図１は、第１実施例の半導体装置１０１の上面図である。図１の半導体装置１０１は、トレンチゲート型のＭＯＳＦＥＴを具備するＬＳＩである。図１には、半導体装置１０１の構成要素として、ＩＣチップ１１１と、ゲート配線１２１と、ゲートワイヤ１２２と、ゲートパッド１２３と、ソースメタル１３１と、ソースストラップ１３２とが図示されている。
【００１１】
このように、図１の半導体装置１０１では、ソース電極の取り出しにストラップ構造が採用されている。図１の半導体装置１０１では、ゲート電極、ソース電極、ドレイン電極がそれぞれ、ゲートワイヤ１２２、ソースストラップ１３２、ＩＣチップ１１１から取り出されている。ゲートワイヤ１２２は、ゲートパッド１２３を介して、ゲート配線１２１に電気的に接続されている。ソースストラップ１３２は、ソースメタル１３１に電気的に接続されている。なお、図１に図示されているＡ−Ａ’断面及びＢ−Ｂ’断面については後述する。
【００１２】
図２は、図１の半導体装置１０１の側方断面図である。図２は、図１のＢ−Ｂ’断面の断面図となっている。半導体装置１０１は、図２に示すように、ＦＥＴ部（トランジスタ部）２０１と、ゲート配線部２０２とを有する。
【００１３】
半導体装置１０１は、半導体基板２１１と、半導体層の例であるエピタキシャル層２１２と、ベース層２１３と、ゲート絶縁膜２２１と、ゲート配線層２２２と、層間絶縁膜２２３と、ソース配線層の例であるソースメタル層２３１とを具備する。これらの層や膜はいずれも、ＦＥＴ部２０１及びゲート配線部２０２内に設けられている。ソースメタル層２３１は、ソースメタル１３１として図１にも図示されている。
【００１４】
半導体基板２１１は、ここではＮ＋型の半導体基板である。半導体基板２１１は、ここではＳｉ（シリコン）基板であるが、例えばＧａＡｓ基板、ＧａＮ基板、ＳｉＧｅ基板、ＳｉＣ基板、又はＣ基板でもよい。
【００１５】
エピタキシャル層２１２は、半導体基板２１１上に形成されている。エピタキシャル層２１２は、ここではＮ−型の半導体層である。
【００１６】
ベース層２１３は、エピタキシャル層２１２内に形成されている。ベース層２１３は、ここではＰ型層である。ベース層２１３は、エピタキシャル層２１２の表面にＰ型不純物を打ち込むことで、エピタキシャル層２１２の表面に形成される。ベース層２１３には、図２に示すように、トレンチ３０１が設けられている。本実施例では、ＦＥＴ部２０１内のベース層２１３にトレンチ３０１が設けられていると共に、ゲート配線部２０２内のベース層２１３にもトレンチ３０１が設けられている。図２では、ＦＥＴ部２０１内のトレンチ３０１が３０１Ｆで示されており、ゲート配線部２０２内のトレンチ３０１が３０１Ｇで示されている。本実施例では、ゲート配線部２０２内のトレンチ３０１Ｇの深さは、ＦＥＴ部２０１内のトレンチ３０１Ｆの深さとほぼ同じ深さである。これには、トレンチ３０１Ｆとトレンチ３０１Ｇとを同時に形成できるという利点がある。
【００１７】
ゲート絶縁膜２２１は、ベース層２１３上に形成されている。ゲート絶縁膜２２１は、トレンチ３０１Ｆ，Ｇの底面、トレンチ３０１Ｆ，Ｇの側面、及びトレンチ３０１Ｆ，Ｇの外部に形成されている。ゲート絶縁膜２２１は、ここではシリコン酸化膜である。
【００１８】
ゲート配線層２２２は、ゲート絶縁膜２２１上に形成されている。ゲート配線層２２２は、トレンチ３０１Ｆ，Ｇの内部、及びトレンチ３０１Ｆ，Ｇの外部に形成されている。ＦＥＴ部２０１内のゲート配線層２２２はここでは、１層の配線層２２２Ａを含む単層膜である。ゲート配線部２０２内のゲート配線層２２２はここでは、比抵抗の異なる２層の配線層２２２Ａ及びＢを含む多層膜である。配線層２２２Ａは、ここではポリシリコン層であり、絶縁膜２２１上に形成されている。配線層２２２Ｂは、ここではシリサイド層であり、配線層２２２Ａ上に形成されている。配線層２２２Ｂはここでは、Ｔｉ（チタン）シリサイド層である。配線層２２２Ｂは例えば、メタル層でもよい。ゲート配線部２０２内のゲート配線層２２２は、比抵抗の異なる３層以上の配線層を含む多層膜でもよい。
【００１９】
層間絶縁膜２２３は、ゲート配線層２２２上に形成されている。層間絶縁膜２２３は、トレンチ３０１Ｆ，Ｇの内部、及びトレンチ３０１Ｆ，Ｇの外部に形成されている。層間絶縁膜２２３は、ここではシリコン酸化膜である。
【００２０】
ソースメタル層２３１は、層間絶縁膜２２３上に形成されている。ゲート配線層２２２とソースメタル層２３１とは、層間絶縁膜２２３により電気的に絶縁されている。ソースメタル層２３１は、ここではＡｌ（アルミニウム）層である。
【００２１】
図３には、図１のＡ−Ａ’断面におけるＦＥＴ部２０１の様子が図示されている。図３には、図２と同様に、半導体基板２１１と、エピタキシャル層２１２と、ベース層２１３と、ゲート絶縁膜２２１と、ゲート配線層２２２と、層間絶縁膜２２３と、ソースメタル層２３１とが図示されている。図３にはさらに、ソース層２１４と、コンタクト層２１５とが図示されている。
【００２２】
ソース層２１４は、エピタキシャル層２１２内に形成されており、ベース層２１３の上部に位置している。ソース層２１４は、ここではＮ＋型層である。ソース層２１４は、エピタキシャル層２１２の表面に高濃度のＮ型不純物を打ち込むことで、エピタキシャル層２１２の表面に形成される。ソース層２１４は、図３のように、層間絶縁膜２２３の側面及び下面とソースメタル層２３１の下面とに接している。
【００２３】
コンタクト層２１５は、エピタキシャル層２１２内に形成されており、ベース層２１３の上部に位置している。コンタクト層２１５は、ここではＰ＋型層である。コンタクト層２１５は、エピタキシャル層２１２の表面に高濃度のＰ型不純物を打ち込むことで、エピタキシャル層２１２の表面に形成される。コンタクト層２１５は、図３のように、ソース層２１４の側面とソースメタル層２３１の下面とに接している。
【００２４】
図４は、比較例の半導体装置１０１の側方断面図である。図４の比較例では、トレンチ３０１がＦＥＴ部２０１内のみに形成されている。これに対し、本実施例では、トレンチ３０１がＦＥＴ部２０１及びゲート配線部２０２内に形成されている。
【００２５】
このように、本実施例では、トレンチ３０１がゲート配線部２０２内にも形成される。これにより、ゲート配線部２０２内のゲート配線層２２２の表面積が増大し、ゲート抵抗が低減される。加えて、本実施例によれば、ＦＥＴ部２０１を縮小せずに、ゲート配線部２０２内のゲート配線層２２２の表面積を増加させることができる。そのため、本実施例では、ＦＥＴ部２０１を縮小せずに、ゲート抵抗を減少させることができる。加えて、本実施例では、ソース電極の取り出しにストラップ構造が採用されているため、オン抵抗が比較的低く抑えられる。
【００２６】
また、本実施例では、ゲート配線部２０２内のゲート配線層２２２が、比抵抗の異なる２層の配線層２２２Ａ及びＢを含んでいる。よって、本実施例では、配線層２２２Ａよりも比抵抗の低い配線層２２２Ｂを配線層２２２Ａ上に形成することで、ゲート抵抗を減少させることができる。この効果は、ゲート配線部２０２内のゲート配線層２２２の表面積が大きくなるほど有効に働く。これは、ゲート配線部２０２内のゲート配線層２２２が、比抵抗の異なる３層以上の配線層を含むような場合でも同様である。本実施例では、配線層２２２Ａとして、ポリシリコン層が採用されており、配線層２２２Ｂとして、ポリシリコンよりも比抵抗が低いシリサイド層が採用されている。
【００２７】
図５Ａ乃至Ｇは、第１実施例の半導体装置１０１の製造工程図である。
【００２８】
先ず、図５Ａのように、半導体基板２１１上にエピタキシャル層２１２を形成する。半導体基板２１１はここでは、Ｎ＋型の半導体基板であり、半導体基板２１１の不純物濃度はここでは、１０２０ｃｍ−３程度である。エピタキシャル層２１２はここでは、Ｎ−型の半導体層であり、エピタキシャル層２１２の不純物濃度はここでは、１０１６ｃｍ−３程度である。次に、図５Ａのように、エピタキシャル層２１２上に酸化膜４０１を形成する。
【００２９】
次に、図５Ｂのように、エピタキシャル層２１２の表面にＰ型不純物を打ち込み、エピタキシャル層２１２内にベース層２１３を形成する。当該Ｐ型不純物は例えば、ボロンである。次に、図５Ｂのように、酸化膜４０１を除去する。次に、エピタキシャル層２１２の表面にＮ型不純物を打ち込み、エピタキシャル層２１２内にソース層２１４（図３）を形成する。当該Ｎ型不純物は例えば、砒素である。
【００３０】
次に、図５Ｃのように、ＲＩＥ（Reactive Ion Etching）により、ＦＥＴ部２０１及びゲート配線部２０２内でベース層２１３（エピタキシャル層２１２）にトレンチ３０１を設ける。これにより、ＦＥＴ部２０１内にはトレンチ３０１Ｆが形成され、ゲート配線部２０２内にはトレンチ３０１Ｇが形成される。
【００３１】
次に、図５Ｄのように、酸化により、ベース層２１３上にゲート絶縁膜２２１を形成する。ゲート絶縁膜２２１はここでは、シリコン酸化膜である。
【００３２】
次に、図５Ｅのように、ゲート絶縁膜２２１上に配線層２２２Ａを形成する。配線層２２２Ａはここでは、ポリシリコン層である。次に、図５Ｅのように、ゲート配線部２０２内の配線層２２２Ａ上に配線層２２２Ｂを形成する。配線層２２２Ｂはここでは、シリサイド層である。これにより、ゲート絶縁膜２２１上にゲート配線層２２２が形成される。配線層２２２Ｂは、ここではＦＥＴ部２０１内の配線層２２２Ａ上には形成しないが、ＦＥＴ部２０１内の配線層２２２Ａ上にも形成してもよい。本実施例では、細線効果による抵抗の増加を防止すべく、ＦＥＴ部２０１内の配線層２２２Ａ上には配線層２２２Ｂを残存させない。
【００３３】
次に、ＣＶＤにより、層間絶縁膜２２３を全面に堆積する。次に、エッチングにより、層間絶縁膜２２３を加工する。これにより、図５Ｆのように、ゲート配線層２２２上に層間絶縁膜２２３が形成される。層間絶縁膜２２３はここでは、シリコン酸化膜である。次に、エピタキシャル層２１２の表面にＰ型不純物を打ち込み、エピタキシャル層２１２内にコンタクト層２１５（図３）を形成する。当該Ｐ型不純物は例えば、ＢＦ２である。
【００３４】
次に、図５Ｇのように、スパッタリングにより、層間絶縁膜２２３上にソースメタル層２３１を形成する。ソースメタル層２３１はここでは、アルミニウム層である。その後、本実施例では、ソースメタル層２３１にソースストラップ１３２が接続される。
【００３５】
本実施例では、図２のように、ゲート絶縁膜２２１、ゲート配線層２２２、及び層間絶縁膜２２３が、ゲート配線部２０２内のトレンチ３０１Ｇに入り込んでいる。本実施例において、トレンチ３０１Ｇの幅は、ゲート絶縁膜２２１、ゲート配線層２２２、及び層間絶縁膜２２３がトレンチ３０１Ｇに入り込むような値に設定される。よって、本実施例では、トレンチ３０１Ｇを形成することで、ゲート配線部２０２内のゲート配線層２２２の表面積を増加させることができる。
【００３６】
以下、第２実施例の半導体装置について説明する。第２実施例は第１実施例の変形例であり、第２実施例については第１実施例との相違点を中心に説明する。
【００３７】
（第２実施例）
図６は、第２実施例の半導体装置１０１の側方断面図である。図６は、図１のＢ−Ｂ’断面の断面図となっている。半導体装置１０１は、図６に示すように、ＦＥＴ部（トランジスタ部）２０１と、ゲート配線部２０２とを有する。
【００３８】
半導体装置１０１は、半導体基板２１１と、半導体層の例であるエピタキシャル層２１２と、ベース層２１３と、ゲート絶縁膜２２１と、ゲート配線層２２２と、層間絶縁膜２２３と、ソース配線層の例であるソースメタル層２３１とを具備する。これらの層や膜はいずれも、ＦＥＴ部２０１及びゲート配線部２０２内に設けられている。ソースメタル層２３１は、ソースメタル１３１として図１にも図示されている。
【００３９】
図２の第１実施例では、ゲート配線部２０２内のベース層２１３の深さが、ゲート配線部２０２内のトレンチ３０１Ｇの深さよりも浅くなっている。そのため、図２では、トレンチ３０１Ｇがベース層２１３から突き出ている。ベース層２１３から突き出たトレンチ３０１Ｇは、帰還容量を生じさせる。よって、第１実施例のＭＯＳＦＥＴを高速スイッチング用に用いると、容量損失が大きくなり、変換効率が悪くなるおそれがある。
【００４０】
これに対し、図６の第２実施例では、ゲート配線部２０２内のベース層２１３の深さが、ゲート配線部２０２内のトレンチ３０１Ｇの深さよりも深くなっている。そのため、図６では、トレンチ３０１Ｇがベース層２１３から突き出ていない。よって、第２実施例では、上記のような帰還容量の問題が回避される。
【００４１】
トレンチ３０１Ｇの深さの設計値と実際の値との間には、最大で１０％程度の誤差が生じる事が予想される。そのため、本実施例では、ゲート配線部２０２内のベース層２１３の深さを、ゲート配線部２０２内のトレンチ３０１Ｇの深さよりも、１０％〜５０％程度深くする。これにより、トレンチ３０１Ｇの深さがばらついても、トレンチ３０１Ｇがベース層２１３から突き出る事がなくなると期待される。
【００４２】
なお、ベース層２１３の深さは、図５Ｂの工程にて調整可能である。また、トレンチ３０１Ｇの深さは、図５Ｃの工程にて調整可能である。本実施例では、これらの工程にてベース層２１３の深さとトレンチ３０１Ｇの深さを調整することで、ベース層２１３の深さをトレンチ３０１Ｇの深さよりも深くすることができる。図５Ａ乃至Ｇのその他の工程については、第１実施例も第２実施例も同様である。
【図面の簡単な説明】
【００４３】
【図１】第１実施例の半導体装置の上面図である。
【図２】図１の半導体装置の側方断面図である。
【図３】図１の半導体装置の側方断面図である。
【図４】比較例の半導体装置の側方断面図である。
【図５Ａ】第１実施例の半導体装置の製造工程図（１／７）である。
【図５Ｂ】第１実施例の半導体装置の製造工程図（２／７）である。
【図５Ｃ】第１実施例の半導体装置の製造工程図（３／７）である。
【図５Ｄ】第１実施例の半導体装置の製造工程図（４／７）である。
【図５Ｅ】第１実施例の半導体装置の製造工程図（５／７）である。
【図５Ｆ】第１実施例の半導体装置の製造工程図（６／７）である。
【図５Ｇ】第１実施例の半導体装置の製造工程図（７／７）である。
【図６】第２実施例の半導体装置の側方断面図である。
【符号の説明】
【００４４】
１０１  半導体装置
１１１  ＩＣチップ
１２１  ゲート配線
１２２  ゲートワイヤ
１２３  ゲートパッド
１３１  ソースメタル
１３２  ソースストラップ
２０１  ＦＥＴ部
２０２  ゲート配線部
２１１  半導体基板
２１２  エピタキシャル層
２１３  ベース層
２１４  ソース層
２１５  コンタクト層
２２１  ゲート絶縁膜
２２２  ゲート配線層
２２３  層間絶縁膜
２３１  ソースメタル層
３０１  トレンチ
４０１  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2009164183.tif 000008
【図５Ｃ】
2009164183.tif 000009
【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
2009164183.tif 000012
【図５Ｇ】
2009164183.tif 000013
【図６】
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