(57)【要約】      （修正有）【課題】高い逆方向降伏電圧特性を持つ半導体素子のショットキーダイオード及びその製造方法を提供する。【解決手段】半導体基板に第１導電型の埋め込み層１０２Ａを形成する段階と、エピタキシャル成長工程により埋め込み層を取り囲むように半導体基板に第２導電型のエピ層１０４を形成する段階と、半導体基板の表面から埋め込み層まで第１導電型のプラグ１０６，１０８を形成する段階と、第１導電型のプラグと水平方向に離間するようにしつつ半導体基板の表面から埋め込み層まで第１導電型のウェル１３０を形成する段階と、ウェルとプラグに電気的に連結される金属コンタクト１６０をショットキーダイオードの正極と負極としてそれぞれ形成する段階とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に第１導電型の埋め込み層を形成する段階と、
エピタキシャル成長工程により、前記埋め込み層を取り囲むように前記半導体基板に第２導電型のエピ層を形成する段階と、
前記半導体基板の表面から前記埋め込み層まで前記第１導電型のプラグを形成する段階と、
前記第１導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで前記第１導電型のウェルを形成する段階と、
前記ウェルと前記プラグに電気的に連結される金属コンタクトをショットキーダイオードの正極と負極としてそれぞれ形成する段階と、
を備えることを特徴とする半導体素子のショットキーダイオード製作方法。
【請求項２】
前記第１導電型がＮタイプであり、前記第２導電型がＰタイプであることを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項３】
前記ショットキーダイオードの降伏電圧によって前記プラグと前記ウェルとの間の水平離間距離を決定することを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項４】
前記半導体基板において前記プラグと前記ウェルとの間にトレンチを形成する段階と、
前記トレンチに絶縁物質を埋め込み、素子分離膜を形成する段階と、
をさらに備えることを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項５】
前記埋め込み層が、前記第２導電型のエピ層の下部に形成されることを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項６】
前記半導体基板の表面から前記埋め込み層まで前記第１導電型のプラグを形成する段階が、
前記プラグが形成される領域を露出させるイオン注入マスクを、前記第２導電型のエピ層の上部に形成する段階と、
前記イオン注入マスクを用いて前記第２導電型のエピ層に前記第１導電型のプラグを形成する段階と、
前記イオン注入マスクを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項７】
前記第１導電型のウェルを形成した後に、
前記ショットキーダイオードの降伏電圧によって前記第１導電型のプラグと前記第１導電型のウェルとの水平離間距離を調整する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のショットキーダイオード製作方法。
【請求項８】
前記第１導電型のプラグが、前記第１導電型のウェルを取り囲む形態で形成されることを特徴とする請求項１に記載の半導体素子のショットキーダイオード。
【請求項９】
半導体基板の内部に形成された第１導電型の埋め込み層と、
前記半導体基板の内部で、前記埋め込み層を取り囲むように形成された第２導電型のエピ層と、
前記半導体基板の表面から前記埋め込み層まで形成された前記第１導電型のプラグと、
前記第１導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで形成された前記第１導電型のウェルと、
前記ウェルと前記プラグに電気的に連結され、ショットキーダイオードの正極と負極としてそれぞれ形成された金属コンタクトと、
を備えることを特徴とする、半導体素子のショットキーダイオード。
【請求項１０】
前記第１導電型がＮタイプであり、前記第２導電型がＰタイプであることを特徴とする請求項９に記載の半導体素子のショットキーダイオード。
【請求項１１】
前記ショットキーダイオードの降伏電圧によって前記プラグと前記ウェルとの間の水平離間距離を決定することを特徴とする請求項９に記載の半導体素子のショットキーダイオード。
【請求項１２】
前記半導体基板において前記プラグと前記ウェルとの間に形成された素子分離膜をさらに備えることを特徴とする請求項９に記載の半導体素子のショットキーダイオード。
【請求項１３】
前記プラグが、前記ウェルを取り囲む形態であることを特徴とする請求項９に記載の半導体素子のショットキーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、半導体素子のショットキーダイオード及びその製造方法に関する。
【背景技術】
【０００２】
一般のダイオードのしきい電圧は、ダイオードの物質によって異なってくる。例えば、ダイオードがシリコン（Ｓｉ）で製造される場合、そのしきい電圧は約０．６〜０．７ボルト（Ｖ）である。この場合、電源をオフ（ＯＦＦ）しても、ダイオードの内部に残っている少数キャリアによって電源が直ちに切れず、若干の間に電流が続けて流れる回復時間（ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）が存在する。
【０００３】
ショットキーバリアダイオード（ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ）は、半導体と金属とが結合したダイオードで、そのしきい電圧は一般のダイオードのそれに比べて半分程度と低い。例えば、ショットキーダイオードのしきい電圧は、約０．４〜０．５ボルト（Ｖ）である。また、ショットキーダイオードでは、少数キャリアではなく多数キャリアによって電流が流れる。したがって、ショットキーダイオードは蓄積効果がないために逆回復時間が非常に短いという特長を持つ。このような特長から、ショットキーダイオードは低電圧でありながら、大電流及び高速整流などに多用されている。
【０００４】
しかしながら、ショットキーダイオードは、漏洩電流（Ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が大きく、耐圧が比較的低いという欠点もある。そのため、比較的低い電圧と大電流整流用として多く使用されている。ショットキーダイオードは高周波数領域で整流用に使われ、このため、高い逆方向降伏電圧及び一定の順方向電圧でも高い電流量を示す特性を要求する。ショットキーダイオードは、逆方向バイアスで多い漏洩電流によって降伏電圧が低いし、このような短所から、高い降伏電圧が要求される高電力用ダイオードとして使用するのに適していない。これを補完するために、シリコンの代わりにＳｉＣを半導体として使用する金属とＳｉＣ接合構造のショットキーダイオードが使われ、またガードリング（ｇｕａｒｄｒｉｎｇ）の方法が用いられることもある。
【０００５】
図１は、一般的な半導体素子のショットキーダイオードを示す断面図である。
【０００６】
図１を参照すると、Ｐタイプエピ層（ｅｐｉ−ｌａｙｅｒ）１０にＮ＋型埋め込み層（ｂｕｒｉｅｄ  ｌａｙｅｒ）１２が形成されており、埋め込み層１２の上部にＮタイプのウェル（ｗｅｌｌ）１４が横方に広く形成されている。ウェル１４の内部には、Ｐタイプのガードリング１７とピックアップ（ｐｉｃｋｕｐ）端子の役割を果たすＮタイプのイオン注入領域１６とが形成されている。ここで、エピ層１０の上部全面には酸化膜１８が形成されており、酸化膜１８を貫通してショットキーダイオードの正極のための金属配線２０が形成されている。また、酸化膜１８を貫通してショットキーダイオードの負極のための金属配線２２，２４が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した一般のショットキーダイオードは、全体的に形成されるＮタイプ物質１２，１４，１６にＰタイプのガードリング１７を形成した構造を有しており、よって、低い逆方向降伏電圧を依然として持つという問題点があった。
【０００８】
したがって、本発明の目的は、高い逆方向降伏電圧特性を持つ半導体素子のショットキーダイオード及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明による半導体素子のショットキーダイオード製作方法は、半導体基板に第１導電型の埋め込み層を形成する段階と、エピタキシャル成長工程により、前記埋め込み層を取り囲むように前記半導体基板に第２導電型のエピ層を形成する段階と、前記半導体基板の表面から前記埋め込み層まで前記第１導電型のプラグを形成する段階と、前記第１導電型のプラグと水平方向に離間するようにしつつ前記半導体基板の表面から前記埋め込み層まで前記第１導電型のウェルを形成する段階と、前記ウェルと前記プラグに電気的に連結される金属コンタクトを前記ショットキーダイオードの正極と負極としてそれぞれ形成する段階と、からなることが好ましい。
【００１０】
また、上記目的を達成するための本発明による半導体素子のショットキーダイオードは、半導体基板の内部に形成された第１導電型の埋め込み層と、前記半導体基板の内部で、前記埋め込み層を取り囲むように形成された第２導電型のエピ層と、前記半導体基板の表面から前記埋め込み層まで形成された前記第１導電型のプラグと、前記第１導電型のプラグと水平方向に離間しながら前記半導体基板の表面から前記埋め込み層まで形成された前記第１導電型のウェルと、前記ウェルと前記プラグに電気的に連結され、前記ショットキーダイオードの正極と負極としてそれぞれ形成された金属コンタクトと、から構成されることが好ましい。
【発明の効果】
【００１１】
本発明による半導体素子のショットキーダイオード及びその製造方法によれば、ウェルがピックアップ端子まで水平に（ｌａｔｅｒａｌｌｙ）形成された一般的なショットキーダイオードとは違い、ウェルを実際にショットキーダイオードが動作する部分までに限定して形成するので、プラグとウェル間の空間であるガードリング（ｇｕａｒｄｒｉｎｇ）を低い濃度のＰ型エピ層に取って代わらせ、ウェルとＰ型ドーピング層であるエピ層とのみからなるようにし、改善した高い逆方向降伏電圧特性を得ることが可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による半導体素子のショットキーダイオードの実施例を、添付の図面を参照しつつ詳細に説明する。
【００１３】
図２（ａ）及び（ｂ）は、本発明の実施例による半導体素子のショットキーダイオード（ｓｃｈｏｔｔｋｙ  ｄｉｏｄｅ）を示す図で、図２（ａ）は、ショットキーダイオードの断面図、図２（ｂ）はショットキーダイオードの平面図を示す。
【００１４】
まず、第１導電型の埋め込み層１０２Ａが半導体基板１００の内部に形成されている。この埋め込み層１０２Ａを取り囲むように半導体基板１００の内部に第２導電型のエピ層１０４が形成されている。例えば、第１導電型はＮタイプ、第２導電型はＰタイプになることができる。
【００１５】
第１導電型のプラグ１０６及び１０８は、半導体基板１００の表面から埋め込み層１０２Ａまで垂直に形成されている。第１導電型のウェル１３０は、第１導電型のプラグ１０６及び１０８と水平方向に離間しながら、半導体基板１００の表面から埋め込み層１０２Ａまで垂直に形成されている。図２（ｂ）に示すように、プラグ１０６は、ウェル１３０を取り囲む形態で形成されている。ウェル１３０は実際にショットキー動作が行われる活性領域である。
【００１６】
本発明の実施例によれば、ショットキーダイオードの降伏電圧によってプラグ１０６または１０８とウェル１３０との間の水平離間距離ｄが決定される。水平離間距離ｄを大きく決定するほどショットキーダイオードの降伏電圧は増加する。
【００１７】
半導体基板１００においてプラグ１０６及び１０８とウェル１３０との間に素子分離膜１４０が形成されている。素子分離膜１４０は、図２に示すように薄いトレンチ分離膜（ＳＴＩ:Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の形態で形成されても良く、図２に示すものとは違い、ＬＯＣＯＳタイプに形成されても良い。
【００１８】
ここで、絶縁膜１５０の内部においては金属コンタクト１６０がウェル１３０とプラグ１０６及び１０８のそれぞれに電気的に連結されている。金属コンタクト１６０は、タングステンからなることができる。
各金属コンタクト１６０の上部には金属配線１６２が形成されている。ウェル１３０と金属コンタクト１６０を通じて連結された金属配線１６２は、ショットキーダイオードの正極（Ａ:Ａｎｏｄｅ）に該当し、プラグ１０６及び１０８と金属コンタクト１６０を通じて連結された金属配線１６２は、ショットキーダイオードの負極（Ｋ:Ｃａｔｈｏｄｅ）に該当する。
【００１９】
以下、本発明による半導体素子のショットキーダイオードの製造方法の実施例について、添付の図面を参照しつつ説明する。
【００２０】
図３Ａ〜図３Ｆは、本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【００２１】
図３Ａを参照すると、半導体基板１００に第１導電型の埋め込み層１０２を形成する。埋め込み層１０２は、半導体基板１００にイオンを注入して形成されることができる。第１導電型がＮタイプの場合、高濃度のＮ型（Ｎ＋）不純物イオンを半導体基板１００に注入し、Ｎ＋埋め込み層１０２を形成することができる。
【００２２】
図３Ｂを参照すると、エピタキシャル（ｅｐｉｔａｘｉａｌ）成長工程により、埋め込み層１０２を取り囲むように半導体基板１００に第２導電型のエピ層１０４を形成する。エピ層１０４の形成によって埋め込み層１０２Ａはエピ層１０４の下部に存在することとなる。
【００２３】
図３Ｃを参照すると、半導体基板１００の表面から埋め込み層１０２Ａまで第１導電型のプラグ１０６及び１０８を垂直方向に形成する。第１導電型がＮタイプの場合、高濃度のＮ型（Ｎ＋）不純物イオンを注入し、プラグ１０６及び１０８を形成すれば良い。本発明の実施例によれば、プラグ１０６及び１０８の形成のために、プラグの形成される領域をオープン（ｏｐｅｎ）するイオン注入マスク１１０を、エピ層１０４の上部に形成し、イオン注入マスク１１０を用いてエピ層１０４に不純物イオンを選択的に注入することで、プラグ１０６及び１０８を形成することができる。プラグ１０６及び１０８を形成した後、イオン注入マスク１１０を除去する。
【００２４】
図３Ｄを参照すると、第１導電型のプラグ１０６及び１０８と水平方向に離間するようにしつつ、半導体基板１００の表面から埋め込み層１０２Ａまで垂直方向に第１導電型のウェル１３０を形成する。ウェル１３０の形成のために、ウェル１３０の形成される領域をオープンするイオン注入マスク１２０を、半導体基板１００の全面に形成する。以降、イオン注入マスク１２０を用いて半導体基板１００に不純物イオンを注入することで、ウェル１３０を形成する。
【００２５】
この時、イオン注入マスク１２０においてオープンされた幅によってプラグ１０６または１０８とウェル１３０との間の水平離間距離ｄが決定されるので、ショットキーダイオードの降伏電圧に適合するようにイオン注入マスク１２０のオープンされた幅を調整する。例えば、イオン注入マスク１２０のオープンされた幅を増やすと、ショットキーダイオードの逆方向降伏電圧が減少し、イオン注入マスク１２０のオープンされた幅を減らすと、ショットキーダイオードの逆方向降伏電圧が増加する。ウェル１３０を形成した後、イオン注入マスク１２０を除去する。
【００２６】
図３Ｅを参照すると、プラグ１０６及び１０８とウェル１３０との間に素子分離膜１４０を形成する。素子分離膜１４０をＳＴＩの形態で形成しようとする場合、まず、半導体基板１００においてプラグ１０６及び１０８とウェル１３０間の空間にトレンチを形成する。以降、トレンチにフィールド酸化膜（ｆｉｅｌｄ  ｏｘｉｄｅ）のような絶縁物質を埋め込み、素子分離膜１４０を形成する。
【００２７】
続いて、ウェル１３０とプラグ１０６及び１０８に電気的に連結される金属コンタクト１６０を形成する。
【００２８】
このため、図３Ｆに示すように、素子分離膜１４０を含む半導体基板１００の上部全面に絶縁膜１５０を形成した後、絶縁膜において金属コンタクト１６０の形成される空間を写真及びエッチング工程によって除去し、ビアホール１５２を形成する。以降、ビアホール１５２にタングステンのような金属物質を埋め込むことで、金属コンタクト１６０を形成する。金属コンタクト１６０を形成した後、図２に示すように金属コンタクト１６０の上部に金属配線１６２を形成する。金属コンタクト１６０及び金属配線１６２を形成する工程は一般的な事項であるから、ここではその詳細な説明を省略する。
【００２９】
上記の本発明の実施例によるショットキーダイオードは、バイポーラ−ＣＭＯＳ−ＤＭＯＳ工程でバイポーラ接合トランジスタ（ＢＪＴ:Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）構造に使われる高濃度のＮ型（Ｎ＋）プラグ１０６及び１０８と活性領域（ウェル）１３０がＮ型埋め込み層１０２Ａに垂直に連結された構造となっている。
【００３０】
以上説明した本発明は、上記の実施例及び添付の図面に限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明かである。
【図面の簡単な説明】
【００３１】
【図１】一般的な半導体素子のショットキーダイオードを示す断面図である。
【図２】本発明の実施例による半導体素子のショットキーダイオードを示す図である。
【図３Ａ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【図３Ｂ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【図３Ｃ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【図３Ｄ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【図３Ｅ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【図３Ｆ】本発明の実施例による半導体素子のショットキーダイオードの製作方法を示す工程断面図である。
【符号の説明】
【００３２】
１００  半導体基板、  １０２  埋め込み層、  １０４  エピ層、  １０６  プラグ、  １０８  プラグ、  １３０  ウェル、  １４０  素子分離膜（ＳＴＩ）、  １５０  絶縁膜、  １６０  金属コンタクト、  １６２  金属配線。  
【図１】
2009164584.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
2009164584.tif 000006
【図３Ｃ】
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【図３Ｄ】
2009164584.tif 000008
【図３Ｅ】
2009164584.tif 000009
【図３Ｆ】
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