(57)【要約】【課題】メモリ素子のプログラム方法を提供する。【解決手段】プログラム電圧印加動作後に検証動作を連続して複数回行うことを含むメモリ素子のプログラム方法である。メモリセルが設定しきい電圧に達するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加動作及び複数回の検証動作を一対にして反復的に行える。検証動作を連続して複数回行う時に印加される検証電圧の大きさは、同一でありうる。検証動作を連続して複数回行う時に印加される検証電圧の大きさは、順次に小さくなりうる。【選択図】図３
2009004078.tif 000002
【特許請求の範囲】
【請求項１】
プログラム電圧印加動作及び検証動作を含むメモリ素子のプログラム方法において、
プログラム電圧印加動作後に検証動作を連続して複数回行うことを特徴とするフラッシュメモリ素子のプログラム方法。
【請求項２】
メモリセルが設定しきい電圧に達するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧印加動作及び複数回の検証動作を一対にして反復的に行うことを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
【請求項３】
前記検証動作を連続して複数回行う時に印加される検証電圧の大きさは、同じであることを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
【請求項４】
前記検証動作を連続して複数回行う時に印加される検証電圧の大きさは、順次に小さくなることを特徴とする請求項１に記載のフラッシュメモリ素子のプログラム方法。
【請求項５】
前記検証電圧は、同じ大きさほどずつ段階的に小さくなることを特徴とする請求項４に記載のフラッシュメモリ素子のプログラム方法。
【請求項６】
前記検証電圧は、約０．０５Ｖないし０．３５Ｖずつ段階的に小さくなることを特徴とする請求項５に記載のフラッシュメモリ素子のプログラム方法。
【請求項７】
前記検証電圧は、約０．０５Ｖないし０．３５Ｖずつ段階的に小さくなることを特徴とする請求項４に記載のフラッシュメモリ素子のプログラム方法。
【請求項８】
フラッシュメモリ素子は、フローティングゲート型メモリセル及び電荷トラップ型メモリセルのうちいずれか一つを備えることを特徴とする請求項１ないし７のうちいずれか一項に記載のフラッシュメモリ素子のプログラム方法。
【請求項９】
前記検証動作の複数回実行時にそれぞれの検証動作の間には、時間間隔があることを特徴とする請求項１ないし７のうちいずれか一項に記載のフラッシュメモリ素子のプログラム方法。
【請求項１０】
前記時間間隔は、約１μｓないし１００μｓであることを特徴とする請求項９に記載のフラッシュメモリ素子のプログラム方法。
【請求項１１】
第１検証電圧による検証動作を含む第１プログラムステップと、
前記第１検証電圧より大きい第２検証電圧による検証動作を含む第２プログラムステップと、
を含み、
前記第１プログラムステップでは、前記第１検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作と１回の検証動作とが一対をなして反復的に行われ、
プログラム電圧印加後に検証動作を連続して複数回行って、１回のプログラム電圧印加動作当たり複数回の検証動作を行うことは、前記第２プログラムステップでなされ、
前記第２プログラムステップでは、前記第２検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作と複数回の検証動作とが一対をなして反復的に行われることを特徴とする請求項１ないし７のうちいずれか一項に記載のフラッシュメモリ素子のプログラム方法。
【請求項１２】
前記第１検証電圧は、前記第２検証電圧より０．２Ｖないし１．０Ｖ低いことを特徴とする請求項１１に記載のフラッシュメモリ素子のプログラム方法。
【請求項１３】
前記第２プログラムステップは、前記第１検証電圧を利用した検証を通過したメモリセルに対して行われることを特徴とする請求項１１に記載のフラッシュメモリ素子のプログラム方法。
【請求項１４】
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、消去状態のメモリセルを任意の中間プログラム状態にプログラムし、前記第２プログラムステップのスキームを適用して、前記中間プログラム状態のメモリセルを最終プログラム状態にプログラムすることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
【請求項１５】
前記最終プログラム状態後のメモリセルは、三つ以上のレベルで構成されることを特徴とする請求項１４に記載のフラッシュメモリ素子のプログラム方法。
【請求項１６】
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、メモリセルを中間プログラム状態にプログラムし、
前記中間プログラム状態のメモリセルに前記第２プログラムステップのスキームを適用して、前記中間プログラム状態の最小しきい電圧は高めつつ、しきい電圧分布範囲を圧縮して最終プログラム状態にプログラムすることを特徴とする請求項１４に記載のフラッシュメモリ素子のプログラム方法。
【請求項１７】
前記メモリセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記最終プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち少なくともいずれか一つの状態であることを特徴とする請求項１６に記載のフラッシュメモリ素子のプログラム方法。
【請求項１８】
前記第１プログラムステップ及び第２プログラムステップでは、それぞれプログラム電圧を段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行うことを特徴とする請求項１６に記載のフラッシュメモリ素子のプログラム方法。
【請求項１９】
第２プログラムステップでのプログラム電圧の段階的増大量は、前記第１プログラムステップでのプログラム電圧の段階的増大量より少ないことを特徴とする請求項１８に記載のフラッシュメモリ素子のプログラム方法。
【請求項２０】
消去状態のメモリセルに前記第１検証電圧より低い検証電圧を利用した検証を通過するまで、１回のプログラム電圧動作と１回の検証動作とを一対にして反復的に行って、前記メモリセルを任意の中間プログラム状態にプログラムするステップをさらに含み、
前記中間プログラム状態のメモリセルに前記第１プログラムステップのスキーム及び第２プログラムステップのスキームを順次に適用して、前記中間プログラム状態の最小しきい電圧は高めつつ、しきい電圧分布範囲を圧縮して最終プログラム状態にプログラムすることを特徴とする請求項１３に記載のフラッシュメモリ素子のプログラム方法。
【請求項２１】
前記メモリセルを中間プログラム状態にプログラムするステップ、前記第１プログラムステップ及び前記第２プログラムステップでは、それぞれプログラム電圧を段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行うことを特徴とする請求項２０に記載のフラッシュメモリ素子のプログラム方法。
【請求項２２】
第２プログラムステップでのプログラム電圧の段階的増大量は、前記第１プログラムステップでのプログラム電圧の段階的増大量より少ないことを特徴とする請求項２１に記載のフラッシュメモリ素子のプログラム方法。
【請求項２３】
前記メモリセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記最終プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち少なくともいずれか一つのプログラム状態であることを特徴とする請求項２０に記載のフラッシュメモリ素子のプログラム方法。
【請求項２４】
前記検証動作の複数回実行時にそれぞれの検証動作の間には、時間間隔があることを特徴とする請求項１１に記載のフラッシュメモリ素子のプログラム方法。
【請求項２５】
前記時間間隔は、１μｓないし１００μｓであることを特徴とする請求項２４に記載のフラッシュメモリ素子のプログラム方法。
【請求項２６】
フラッシュメモリ素子は、フローティングゲート型メモリセル及び電荷トラップ型メモリセルのうちいずれか一つを備えることを特徴とする請求項１１に記載のフラッシュメモリ素子のプログラム方法。
【請求項２７】
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、ダミー状態の中間プログラム状態にプログラムし、
消去状態のメモリセルに前記第２プログラムステップのスキームを適用して、第１プログラム状態にプログラムし、
ダミー状態のメモリセルに前記第２プログラムステップのスキームを適用して、第２及び第３プログラム状態にプログラムしてマルチレベルセルをプログラムすることを特徴とする請求項１４に記載のフラッシュメモリ素子のプログラム方法。
【請求項２８】
前記マルチレベルセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記第１ないし第３プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち相異なるいずれか一つの状態であることを特徴とする請求項２７に記載のフラッシュメモリ素子のプログラム方法。
【請求項２９】
前記第１プログラムステップ及び前記第２プログラムステップでは、それぞれプログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行うことを特徴とする請求項２７に記載のフラッシュメモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のプログラム方法に係り、特にプログラム状態のしきい電圧分散を効率的に減らすフラッシュメモリ素子のプログラム方法に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、現在ポリシリコンからなるフローティングゲートに電荷を保存して動作するフローティングゲート型フラッシュメモリが常用化されている。
フラッシュメモリのメモリセルは、一つのセルに二つの記録状態（１，０）を記録する単一レベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ）と、一つのセルに４個以上の状態（例えば、１１，１０，０１，００）を記録するマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＭＬＣ）とに区分される。
ＭＬＣ技術は、ＮＡＮＤ型及びＮＯＲ型フラッシュメモリの大容量化に重要な技術である。
ＭＬＣ動作で、各記録状態に該当するセルのしきい電圧Ｖｔｈ値の分散が小さくて初めてそれぞれの記録状態を分離して認識できる。
【０００３】
一般的に、フラッシュメモリ素子では、セル間のしきい電圧分散を減らすために、プログラム電圧Ｖｐｇｍを一定に上昇させて反復して印加させる増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式が利用されている。
周知のように、ＩＳＰＰ方式は、印加されるプログラム電圧パルスの大きさをΔＶｐｇｍほどずつ段階的に増大させつつ、プログラム電圧パルスを印加し、次いで、検証電圧パルスを印加してメモリセルのしきい電圧を確認する過程を反復して、メモリセルのしきい電圧を所望の値に達させる方式である。フラッシュメモリを構成する複数のメモリセルは、初期しきい電圧分散を有するので、かかるメモリセルのしきい電圧分散を考慮してあらゆるメモリセルが所望のしきい電圧に達するように、ＩＳＰＰ方式を導入する。
しかし、フローティングゲートを利用するフラッシュメモリでは、セルのサイズが小さくなるにつれて、セル間のカップリング、特にフローティングゲート間のカップリングの増加により、かかるしきい電圧の分散を制御し難くなる。
【０００４】
最近、かかる問題を解決するようにセル間のカップリングを小さくするために、フローティングゲートの代わりに、電荷を保存できる窒化ケイ素（Ｓｉ３Ｎ４）のような電荷トラップを含む絶縁層、すなわち電荷トラップ層を利用した電荷トラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ：ＣＴＦ）メモリが開発されている。
しかし、ＣＴＦメモリでは、プログラム後に電荷トラップ層内にトラップされた電荷移動により、しきい電圧値がプログラム後に経時的に変動する特性を有する。
かかる経時的なしきい電圧の変動は、ＩＳＰＰ方式でプログラム時のしきい電圧値の分散制御を困難にする。
【０００５】
前記のように経時的にしきい電圧が変動すれば、プログラムして所定時間後にプログラム状態を検証する動作にエラーが発生する。
かかる検証エラーにより、ＩＳＰＰ方式のプログラムにより得られるプログラム状態のしきい電圧値の分散が増加するという問題が発生する。
すなわち、しきい電圧が経時的に変動すれば、実質的に時間がさらに経過した後でしきい電圧が目標値に達する場合にも、検証の結果、メモリセルが目標とするしきい電圧に達していないと検証される検証エラーが発生しうる。検証の結果、目標とするしきい電圧に達していないと検証されれば、再びΔＶｐｇｍほど増大したプログラム電圧を印加してプログラムするので、しきい電圧が過度に高くなるオーバープログラムが発生する。これにより、プログラム状態のしきい電圧値の分散が増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＩＳＰＰ方式で発生することがある検証エラーを防止して、プログラム状態のしきい電圧分散を効率的に減らすフラッシュメモリ素子のプログラム方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明は、プログラム電圧印加動作及び検証動作を含むフラッシュメモリ素子のプログラム方法において、プログラム電圧印加後に検証動作を連続して複数回行う。
メモリセルが設定しきい電圧に達するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧印加動作及び複数回の検証動作を一対にして反復的に行える。
前記検証動作を連続して複数回行う時に印加される前記検証電圧の大きさは、同一でありうる。
前記検証動作を連続して複数回行う時に印加される前記検証電圧の大きさは、順次に小さくなりうる。
このとき、前記検証電圧は、同じ大きさほどずつ段階的に小さくなりうる。
例えば、前記検証電圧は、０．０５Ｖないし０．３５Ｖずつ段階的に小さくなりうる。
フラッシュメモリ素子は、フローティングゲート型メモリセル及び電荷トラップ型メモリセルのうちいずれか一つを備える。
前記検証動作の複数回実行時にそれぞれの検証動作の間には、時間間隔がある。
前記時間間隔は、１μｓないし１００μｓである。
【０００８】
第１検証電圧による検証動作を含む第１プログラムステップと、前記第１検証電圧より高い第２検証電圧による検証動作を含む第２プログラムステップと、を含み、前記第１プログラムステップでは、前記第１検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作と１回の検証動作とが一対をなして反復的に行われ、プログラム電圧印加後に検証動作を連続して複数回行って、１回のプログラム電圧印加動作当たり複数回の検証動作を行うことは、前記第２プログラムステップでなされ、前記第２プログラムステップでは、前記第２検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作と複数回の検証動作とが一対をなして反復的に行われる。
【０００９】
前記第１検証電圧は、前記第２検証電圧より０．２Ｖないし１．０Ｖ低い。
前記第２プログラムステップは、前記第１検証電圧を利用した検証を通過したメモリセルに対して行われる。
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、消去状態のメモリセルを任意の中間プログラム状態にプログラムし、前記第２プログラムステップのスキームを適用して、前記中間プログラム状態のメモリセルを最終プログラム状態にプログラムできる。
このとき、前記最終プログラム状態後のメモリセルは、三つ以上のレベルで構成される。
【００１０】
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、メモリセルを中間プログラム状態にプログラムし、前記中間プログラム状態のメモリセルに前記第２プログラムステップのスキームを適用して、前記中間プログラム状態の最小しきい電圧は高めつつ、しきい電圧分布範囲を圧縮して最終プログラム状態にプログラムできる。
このとき、前記メモリセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記最終プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち少なくともいずれか一つの状態でありうる。
前記第１プログラムステップ及び第２プログラムステップでは、それぞれプログラム電圧を段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行える。
第２プログラムステップでのプログラム電圧の段階的増大量は、前記第１プログラムステップでのプログラム電圧の段階的増大量より少ない。
【００１１】
消去状態のメモリセルに前記第１検証電圧より低い検証電圧を利用した検証を通過するまで、１回のプログラム電圧動作と１回の検証動作とを一対にして反復的に行って、前記メモリセルを任意の中間プログラム状態にプログラムするステップをさらに含み、前記中間プログラム状態のメモリセルに前記第１プログラムステップのスキーム及び第２プログラムステップのスキームを順次に適用して、前記中間プログラム状態の最小しきい電圧は高めつつ、しきい電圧分布範囲を圧縮して最終プログラム状態にプログラムできる。
このとき、前記メモリセルを中間プログラム状態にプログラムするステップ、前記第１プログラムステップ及び前記第２プログラムステップでは、それぞれプログラム電圧を段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行える。
第２プログラムステップでのプログラム電圧の段階的増大量は、前記第１プログラムステップでのプログラム電圧の段階的増大量より少ない。
前記メモリセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記中間プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち少なくともいずれか一つのプログラム状態でありうる。
【００１２】
消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、ダミー状態の中間プログラム状態にプログラムし、消去状態のメモリセルに前記第２プログラムステップのスキームを適用して、第１プログラム状態にプログラムし、ダミー状態のメモリセルに前記第２プログラムステップのスキームを適用して、第２及び第３プログラム状態にプログラムしてマルチレベルセルをプログラムする。
このとき、前記マルチレベルセルは、４レベルのマルチレベルセルであり、前記消去状態は“１１”状態であり、かつ前記第１ないし第３プログラム状態は“０１”状態、“００”状態、及び“１０”状態のうち相異なるいずれか一つの状態でありうる。
前記第１プログラムステップ及び前記第２プログラムステップでは、それぞれプログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加動作と検証動作とを一対にして反復的に行える。
【発明の効果】
【００１３】
本発明によるフラッシュメモリ素子のプログラム方法によれば、一回のプログラム電圧印加動作当たりの検証動作を連続して複数回行うプロセスを適用するので、一般的なＩＳＰＰ方式での検証エラーに起因したオーバープログラムを防止できるので、プログラム状態のしきい電圧分散を効率的に減らすことができる。
したがって、本発明のプログラム方法を適用すれば、各記録状態に該当するセルのしきい電圧値の分散が小さいので、マルチレベルセル動作でそれぞれの記録状態を分離して認識できる。
【発明を実施するための最良の形態】
【００１４】
以下、添付された図面を参照しつつ、本発明の実施形態によるフラッシュメモリ素子のプログラム方法を詳細に説明する。
図１は、本発明の実施形態によるプログラム方法が適用されてプログラム動作が行われるＣＴＦメモリ素子を概略的に示す図面である。このＣＴＦメモリ素子は、ＣＴＦメモリ素子の一メモリセルを構成する。
図１に示すように、ＣＴＦメモリ素子１０は、基板１１と、この基板１１上に形成されたゲート構造体２０と、を備える。
前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１５が形成される。第１及び第２不純物領域１３，１５のうち一つはドレインＤ、残りの一つはソースＳとして使われる。
【００１５】
前記ゲート構造体２０は、基板１１上に形成されたトンネル絶縁膜２１、このトンネル絶縁膜２１上に形成された電荷トラップ層２３、及びこの電荷トラップ層２３上に形成されたブロッキング絶縁膜２５を備える。ブロッキング絶縁膜２５上には、制御ゲート２７が形成される。図１において、１９は、ブロッキング絶縁膜２５、電荷トラップ層２３及び／またはトンネル絶縁膜２１の側壁に形成されるスペーサを表す。
前記トンネル絶縁膜２１は、電荷のトンネリングのための膜であって、第１及び第２不純物領域１３，１５と接触するように前記基板１１上に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜であり、例えばＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはそれらの組み合わせからなる酸化物で形成される。
代案として、前記トンネル絶縁膜２１は、シリコン窒化膜、例えばＳｉ３Ｎ４で形成されることもある。例えば、シリコン窒化膜は、不純物濃度が高くなく（すなわち、不純物濃度がシリコン酸化膜に準じるべき）、シリコンとの界面特性が優秀であるように形成されることが望ましい。
また、前記トンネル絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造で形成されてもよい。
前記のように、前記トンネル絶縁膜２１は、酸化物または窒化物の単層構造で形成されるか、または異なるエネルギーバンドギャップを有する物質で複数層構造で形成される。
【００１６】
前記電荷トラップ層２３は、電荷トラップにより情報保存が行われる領域である。この電荷トラップ層２３は、ポリシリコン、窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうちいずれか一つを含むように形成される。
例えば、電荷トラップ層２３は、Ｓｉ３Ｎ４のような窒化物やＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，ＨｆＳｉＯＮ，ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物で形成される。
また、前記電荷トラップ層２３は、電荷トラップサイトとして不連続的に配置された複数のナノドットを備える。このとき、前記ナノドットは、微小結晶体の形態になる。
前記ブロッキング絶縁膜２５は、電荷トラップ層２３が形成された位置を通過して前記制御ゲート２７が位置する上側に電荷が移動することを遮断するためのものであって、酸化層で形成される。
【００１７】
前記ブロッキング絶縁膜２５は、ＳｉＯ２で形成されるか、またはトンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えばＳｉ３Ｎ４，Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロッキング絶縁膜２５は、複数層構造で形成されてもよい。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層とを備えて二層またはそれ以上で構成される。
前記制御ゲート２７は、金属膜で形成される。例えば、前記制御ゲート２７は、アルミニウム（Ａｌ）で形成され、その他にも通常的に半導体メモリ素子の制御ゲートとして使われるＲｕ、ＴａＮ金属またはＮｉＳｉなどのシリサイド物質で形成されることもある。
【００１８】
前記のようなＣＴＦメモリ素子に電子を注入して、注入された電子が電荷トラップ層２３のトラップサイトにトラップされてプログラム状態のしきい電圧を有させるプログラムを行うか、または前記メモリ素子に正孔を注入して、電子−正孔の再結合により電子を消去して消去状態のしきい電圧になるように消去を行える。
このように、フラッシュメモリ素子のメモリセルは、二つの状態、すなわちプログラム状態と消去状態とを有する。フラッシュメモリセルのしきい電圧を減少させて、読み取り時に制御ゲートに提供される電圧によりビットラインに連結されたドレインに電流が流れるオン状態を消去状態とし、フラッシュメモリセルのしきい電圧を増大させて、読み取り時に制御ゲート２７に提供される電圧によりビットラインに連結されたドレインに電流が流れないオフ状態をプログラム状態という。
【００１９】
本発明によるプログラム方法は、前記のようなＣＴＦメモリ素子をメモリセルとして適用したＣＴＦメモリ素子をプログラムするのに適用できる。
また、本発明によるプログラム方法は、フローティングゲートと制御ゲートとを有するフローティングゲート型フラッシュメモリ素子をメモリセルとして適用したフローティングゲート型フラッシュメモリ素子をプログラムするのに適用できる。ここで、フローティングゲート型フラッシュメモリ素子については周知であるので、ここでは、その素子についての図示及びさらに詳細な説明は省略する。
【００２０】
図２は、本発明によるプログラム方法が適用されるフラッシュメモリ素子の一例としてＮＡＮＤ型フラッシュメモリの回路図を概略的に示す。
図２に示すように、フラッシュメモリ素子は、複数のセルストリングで構成される。図２では、例示として二つのセルストリング３０，３１を示す。
各セルストリングは、隣接したメモリセルとソース／ドレインを共有する複数のメモリセルアレイを備える。セルストリングの各メモリセルは、例えば図１に示した構造を有する。各メモリセルは、前述したようにＣＴＦメモリセル及びフローティングゲート型フラッシュメモリセルのうちいずれか一つで構成される。
【００２１】
セルストリングには、接地選択トランジスタ（Ｇｒｏｕｎｄ  ＳｅｌｅｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ：ＧＳＴ）、複数のメモリセル及びストリング選択トランジスタ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ：ＳＳＴ）が直列に連結されている。このセルストリングの一端は、ビットラインに連結され、他端は、共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＣＳＬ）に連結される。ＧＳＴは、ＣＳＬに連結され、ＳＳＴは、ビットラインに連結される。
セルストリングとクロスする方向に、複数のメモリセルの制御ゲートには、ワードラインが連結され、ＳＳＴのゲートには、ストリング選択ライン（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＳＳＬ）が連結され、ＧＳＴのゲートには、接地選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＧＳＬ）が連結される。
【００２２】
メモリセルにプログラムされるデータは、ビットラインの電圧によって変わる。ビットラインの電圧が電源電圧Ｖｃｃであれば、プログラムが禁止される。一方、ビットラインの電圧が接地電圧０Ｖであれば、プログラムされる。図２では、ビットラインＢＬｎ−１に接地電圧０Ｖが提供され、ビットラインＢＬｎに電源電圧Ｖｃｃが提供される動作状態を例示する。
プログラム動作時に、選択されたワードライン、例えばワードラインＷＬ２９には、プログラム電圧Ｖｐｇｍが提供される。選択されていないワードライン、例えばワードラインＷＬ３１，ＷＬ３０，ＷＬ２８，…，ＷＬ０には、パス電圧Ｖｐａｓｓが提供される。プログラム電圧Ｖｐｇｍとして、例えば基本電圧を１６Ｖとして段階的に０．５Ｖずつ増大する電圧を提供し、パス電圧Ｖｐａｓｓとして、例えば９Ｖの電圧を提供する。
選択されたワードラインＷＬ２９で接地電圧が提供されたビットラインＢＬｎ−１に該当するメモリセルはプログラムされる。図２では、メモリセルＡがプログラムされる。
【００２３】
かかるフラッシュメモリ素子にプログラムするための本発明の一実施形態によるプログラム方法は、図３に開示されており、プログラム時に選択されたワードラインに印加される電圧パルス波形図は、図４及び図５に開示されている。図４は、段階的に増大するプログラム電圧の間で検証電圧Ｖｒｅｆが同じ大きさで３回にわたって印加される実施形態を示す。図５は、段階的に増大するプログラム電圧の間で検証電圧が段階的に減少しつつ３回にわたって印加される実施形態を示す。
本発明の一実施形態によるプログラム方法は、選択されたワードライン、例えばＷＬ２９にプログラム電圧Ｖｐｇｍを印加してメモリセルをプログラムした後、このプログラムされたメモリセルを検証する動作を含む。
本発明の一実施形態において、プログラムは、図４及び図５のように、プログラム電圧の大きさを段階的に増大させつつプログラムするＩＳＰＰ方式を適用して行われることが望ましい。
プログラム対象メモリセル（例えば、図２のメモリセルＡ）が設定しきい電圧に達するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加動作及び検証動作を反復的に行う。
本発明の一実施形態によるプログラム方法において、検証動作は、次のように行われる。プログラム電圧Ｖｐｇｍを印加してプログラムされたメモリセルに検証電圧を印加して、プログラムされたメモリセルを検証する。検証の結果、プログラムされたメモリセルが設定しきい電圧に達していないと判定されれば、再び検証電圧を印加してプログラムされたメモリセルを再検証する。ここで、設定しきい電圧に達するというのは、検証の結果、しきい電圧が設定しきい電圧と同一になるか、またはこの設定しきい電圧を超えたことを意味する。
【００２４】
このように、本発明のプログラム方法は、プログラム電圧パルス印加後に検証電圧パルスを順次に印加して検証動作を連続して複数回行うことを含む。
一回のプログラム電圧印加動作当たりの検証が行われる最大回数は、ｎ回（ｎは、２以上の数、すなわち２またはそれより大きい数）であり、ｎ回までの検証途中でプログラムされたメモリセルが設定しきい電圧に達したと判定されれば、前記メモリセルに対するプログラムが終了する。ｎ回まで検証してプログラムされたメモリセルが設定しきい電圧に達していないと判定されるとき、ΔＶｐｇｍほど増大したプログラム電圧を再び印加して前記したプログラム及び検証動作を反復する。
このように選択されたメモリセルが設定しきい電圧に達するまで、プログラム電圧を段階的に増大させつつ、プログラム電圧印加動作及び連続的に行われる複数回の検証動作が一対をなして反復的に行われる。
図４及び図５では、基本プログラム電圧として１６Ｖを適用し、段階的にプログラム電圧を０．５Ｖずつ増大させつつプログラム動作を行う例を示す。
ＩＳＰＰ方式を適用する場合、実質的に一回のプログラム電圧印加動作によりメモリセルが設定しきい電圧に達する可能性はほとんどないため、プログラム電圧を印加してメモリセルをプログラムし、このプログラムされたメモリセルに検証電圧を順次に少なくとも２回以上印加しつつ検証するプロセスは、それぞれのメモリセルに対する全体のプログラムスキームで少なくとも一回以上適用されることは明白である。
【００２５】
図３を参照して、本発明の一実施形態によるプログラム方法によりプログラムする過程をさらに詳細に説明すれば、次の通りである。
プログラムモードが始まれば（ステップＳ１０）、データの入力により特定のワードライン、例えばワードラインＷＬ２９が選択される。
選択されたワードラインにプログラム電圧Ｖｐｇｍを印加する（ステップＳ３０）。これにより、このワードラインに連結され、接地電圧が提供されたビットラインに該当するメモリセルＡがプログラムされる。
このメモリセルＡをプログラムした後、前記選択されたワードラインに検証電圧を印加して、プログラムされたメモリセルＡを検証する。
プログラムされたメモリセルＡに第１検証電圧を印加して、このプログラムされたメモリセルＡを検証する（ステップＳ４０）。プログラムされたメモリセルＡが設定しきい電圧に達したか否かを判定する（ステップＳ５０）。
【００２６】
前記メモリセルＡが設定しきい電圧に達してプログラムが正しく行われたと判定されれば、このメモリセルＡに対するプログラムが終了する（ステップＳ１１０）。プログラムされたメモリセルＡが設定しきい電圧に達していないと判定されれば、再び第２検証電圧を印加して前記プログラムされたメモリセルＡを再検証し（ステップＳ６０）、プログラムされたメモリセルＡが設定しきい電圧に達したか否かを判定する（ステップＳ７０）。
第２検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達したと判定されれば、このメモリセルＡに対するプログラムが終了する（ステップＳ１１０）。
第２検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判定されれば、再び検証電圧を印加してプログラムされたメモリセルＡを再検証する。
いずれかの検証ステップでメモリセルＡが設定しきい電圧に達したと判定されない限り、検証は、第ｎ検証電圧を利用するステップまで行われる。第ｎ検証電圧を印加してプログラムされたメモリセルＡを再検証し（ステップＳ８０）、プログラムされたメモリセルＡが設定しきい電圧に達したか否かを判定する（ステップＳ９０）。
第ｎ検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判定されれば、プログラム電圧ＶｐｇｍをΔＶｐｇｍほど増大させる（ステップＳ１００）。そして、ΔＶｐｇｍほど増大した次のステップのプログラム電圧を選択されたワードラインに印加して、メモリセルＡを再びプログラムする（ステップＳ３０）。
【００２７】
一回のプログラム電圧印加動作当たりの検証動作が最大２回までのみ行われるように設定された場合には、図３で第２検証電圧を利用した検証までのみ行われ（この場合には、第ｎ検証電圧＝第２検証電圧となる）、第２検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判断されれば、ΔＶｐｇｍほど増大した次のステップのプログラム電圧を印加してメモリセルＡを再びプログラムする。
このように検証電圧を順次に印加しつつ、検証の結果、メモリセルＡが設定しきい電圧に達したと判定されれば、メモリセルＡに対するプログラムを終了し、設定しきい電圧に達していないと判定されれば、再び検証電圧を印加して検証する過程をｎ回（ここで、ｎは２以上の数）まで行う。
すなわち、プログラム電圧をΔＶｐｇｍほど増大させて次のステップのプログラムを行う前に、第１ないし第ｎ検証電圧を一定な時間間隔をおいて順次に印加しつつ連続して複数回検証動作を行う。このとき、連続される検証動作間の時間間隔は、例えば１μｓないし１００μｓとなりうる。
【００２８】
そして、第ｎ検証電圧を利用した検証によってもプログラムされたメモリセルＡが設定しきい電圧に達していないと判定されれば、プログラム電圧ＶｐｇｍをΔＶｐｇｍほど増大させて前記選択されたワードラインに再び入力して、メモリセルＡに対するプログラムを再び行う。次いで、再び前記したような検証動作を行う。
ｎ回の検証動作途中でいつでも、検証の結果、プログラムされたメモリセルＡが設定しきい電圧に達したと判定されれば、プログラムが終了する（ステップＳ１１０）。
このように、本発明の一実施形態によるプログラム方法によれば、プログラムされたメモリセルに検証電圧を印加して検証動作を連続して複数回行うことを含むプロセスが適用される。
【００２９】
比較のために、図６は、一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルス波形図を示す。図６に示すように、一般的には、プログラム電圧を印加してプログラムした後で検証電圧Ｖｖｅｒを印加して検証する。検証の結果、所望のしきい電圧に達していないと判定されれば、一定な大きさほど増大したプログラム電圧を再び印加してプログラムして再検証する。このように、一般的なＩＳＰＰ方式では、メモリセルが設定しきい電圧に達するようにプログラムされるまで、プログラム電圧を段階的に増大させつつ、１回のプログラム電圧印加動作当たり１回の検証動作を行う。
一方、本発明の一実施形態によるプログラム方法によれば、メモリセルが設定しきい電圧に達するまで、プログラム電圧を段階的に増大させつつ、１回のプログラム電圧印加動作当たり２回以上の検証動作を連続して複数回行える。
本発明の望ましい実施形態によれば、一回のプログラム電圧印加動作当たりの検証電圧パルスを２回または３回まで順次に印加しつつ、２回または３回の検証動作を連続して行うことが望ましい。
【００３０】
図４及び図５では、一回のプログラム電圧印加動作当たりの検証電圧を順次に３回入力して検証動作を連続して３回行う場合を例示的に示す。
このように、本発明のプログラム方法によれば、一回のプログラム電圧印加動作当たり２回以上の検証動作が連続して行われる。このとき、検証動作を連続して複数回行う時に印加される検証電圧の大きさは、図４と同一であるか、または図５のように順次に減少する。
図４のように、同じ大きさの検証電圧を順次に印加して検証動作を連続して複数回行う場合、２回以上反復して検証することにより、プログラムパルス印加後に経時的にしきい電圧が次第に増大して検証を通過するメモリセルに再びプログラム動作を行うエラーを防止できるため、オーバープログラムを防止でき、これにより、プログラムしきい電圧分布をさらに狭く調節できる。
図５のように、連続して複数回検証動作を行う場合、検証電圧は、同じ大きさほどずつ段階的に減少する。例えば、検証電圧は、約０．０５Ｖないし約０．３５Ｖの範囲内、さらに望ましくは、約０．１ないし約０．２Ｖの範囲内で一定な（同一）大きさほどずつ段階的に減少することが望ましい。このとき、第１検証電圧と第ｎ検証電圧との差は、１回のプログラム動作時のしきい電圧増大値より小さいことが望ましい。
【００３１】
このように、検証電圧の大きさが段階的に小さくなる場合、最適にプログラムされた状態のメモリセルの最適しきい電圧や設定しきい電圧より低いしきい電圧を有するメモリセルも検証を通過することができる。
すなわち、順次に連続して印加され、段階的に小さくなる第１ないし第ｎ検証電圧（ここで、ｎは、２またはそれより大きい数）で第１検証電圧を設定しきい電圧と同じ大きさとする場合、第２ないし第ｎ検証電圧は、設定しきい電圧より低くなる。
第２ないし第ｎ検証電圧を利用した検証途中でメモリセルが検証を通過したと判定されれば、検証を通過したメモリセルは、設定しきい電圧より低いしきい電圧を有する。
例えば、設定しきい電圧が約３Ｖであり、段階的に小さくなる検証電圧を利用して連続して２回検証動作を行う場合であれば、プログラムされたメモリセルは、しきい電圧が約２．６５Ｖないし約２．９５Ｖより高ければ検証を通過する。
この場合、メモリセルのしきい電圧には、若干の犠牲が従う。しかし、０．５Ｖずつプログラム電圧を段階的に増大させつつＩＳＰＰ方式でプログラムする場合、一回のプログラム動作当たり実質的にしきい電圧は、例えば約０．２ないし約０．３Ｖずつ上昇し、最大約０．５Ｖまで上昇する点を考慮するとき、オーバープログラムによるしきい電圧分散が大きくなる問題をさらによく改善できる。
したがって、段階的に小さくなる第１ないし第ｎ検証電圧を順次に印加して検証動作を連続して複数回行う場合、プログラムしきい電圧分布をさらに狭く調節でき、メモリセルのオーバープログラムを防止できる。
【００３２】
一方、図４のように、同じ大きさの検証電圧を順次に印加して検証動作を連続して複数回行う場合にも、検証電圧（設定しきい電圧）の大きさを元来意図したしきい電圧、例えば最適のしきい電圧より若干低めることができる。このとき、設定しきい電圧と元来意図したしきい電圧との差は、１回のプログラム動作時のしきい電圧増大値より小さいことが望ましい。
例えば、設定しきい電圧を、元来意図したしきい電圧より約０．０５Ｖないし約０．３５Ｖ、さらに望ましくは、約０．１Ｖないし約０．２Ｖ低めることができる。元来意図したしきい電圧が、例えば約３Ｖであれば、設定しきい電圧は、約２．６５Ｖないし約２．９５Ｖの範囲内の所定値となりうる。
この場合にも、メモリセルのしきい電圧には、若干の犠牲が従う。しかし、もう一回プログラム動作を行わせることによって生じる、過度にプログラムされるオーバープログラムをさらによく防止でき、プログラムしきい電圧分布をさらに狭く調節できる。
【００３３】
以下では、本発明の一実施形態によるプログラム方法を適用してプログラム時のプログラムスキーム及びメモリセルのしきい電圧分散を、一般的なＩＳＰＰ方式を適用した従来のプログラム方法と比較して説明する。
図７は、図６の電圧パルス波形図であって、ＣＴＦメモリセルプログラム時のしきい電圧変化を示す。図８Ａ及び図８Ｂは、従来のプログラム方法の適用時のプログラムスキーム及びメモリセルのしきい電圧分散を示す。図９Ａ及び図９Ｂは、本発明によるプログラム方法を適用してプログラム時のプログラムスキーム及びメモリセルのしきい電圧分散を示す。
【００３４】
図６及び図７に示すように、一般的なＩＳＰＰ方式でプログラム時には、プログラム電圧を、例えば１６Ｖから約０．５Ｖずつ段階的に増大させつつ、一回のプログラム電圧印加動作及び一回の検証動作を交互に反復する。
このようにプログラム時、ＣＴＦメモリセルは、プログラムパルス印加後にしきい電圧Ｖｔｈが経時的に増大するトランジェントしきい電圧特性を有する。したがって、例えば１７Ｖのプログラムパルスでプログラムしたとき、しきい電圧が検証電圧Ｖｒｅｆより低いと判定されたとしても、経時的にしきい電圧が次第に増大してしきい電圧が検証電圧Ｖｒｅｆを超える場合が発生する。
かかる場合にも、図８Ａから分かるように、検証動作では、プログラム失敗と判定されて再びプログラムパルスを付加し、結局、メモリセルがオーバープログラムされる。したがって、図８Ｂのように、経時的なしきい電圧変化がない場合に比べて、メモリセルのしきい電圧分散が増加する。
このように一般的なＩＳＰＰ方式でプログラム時、十分にプログラムされたメモリセルも、トランジェントしきい電圧特性により、検証時にプログラム失敗と判定されてさらにプログラムされる恐れがあるので、しきい電圧分散が発生する恐れが高くなる。
【００３５】
一方、本発明のプログラム方法を適用した場合には、図９Ａから分かるように、第１検証電圧Ｖｒｅｆ１のパルスによる検証動作では、プログラム失敗と判定される。しかし、再びプログラム動作を行う代わりに、一定な時間経過後にこの第１検証電圧より低い第２検証電圧Ｖｒｅｆ２のパルスで再検証すれば、プログラムパスと判定される。したがって、図９Ｂに示すように、経時的なしきい電圧変化がない場合とほぼ類似してメモリセルのしきい電圧分散を大きく減らすことができる。
図９Ａでは、第１検証電圧Ｖｒｅｆ１より低い第２検証電圧Ｖｒｅｆ２で再検証する例を示すが、第１検証電圧Ｖｒｅｆ１と同じ第２検証電圧Ｖｒｅｆ２で再検証することもできる。この場合にも、経時的なしきい電圧変化がない場合とほぼ類似してメモリセルのしきい電圧分散を大きく減らすことができる。
【００３６】
一方、以上では、しきい電圧が設定しきい電圧に達しない限り、一回のプログラム後に検証電圧パルスを無条件順次に連続して少なくとも２回以上印加しつつ検証するプロセスについて説明及び図示したが、かかる連続して複数回検証するプロセスは、図１０のように、段階的にプログラム電圧を増大させつつ、反復的にプログラム電圧印加動作及び検証動作を行う途中で、メモリセルが一定値以上のしきい電圧を有する状態になったときのみ選択的に適用することもできる。
すなわち、ＩＳＰＰ方式を適用してプログラム時、プログラム初期にプログラムされたメモリセルのしきい電圧は、設定しきい電圧に達していない。この状態では、連続して少なくとも２回以上の検証動作を行う代わりに、一ステップ増大したプログラム電圧を印加して再びプログラム動作を行ってもオーバープログラムされることは発生せず、メモリセルが一定値以上のしきい電圧を有するときのみ連続して順次に少なくとも２回以上の検証動作を行えば、全体のプログラム時間を短縮するのにも効果的である。
【００３７】
図１０は、本発明の他の実施形態によるプログラム方法のプログラム動作を示すフローチャートである。図１１及び図１２は、図１０のプログラム方法でプログラム時に選択されたワードラインに印加される電圧パルス波形図の実施形態を示す。図１０ないし図１２を図３ないし図５と比較すれば分かるように、本発明の他の実施形態によるプログラム方法は、本発明の一実施形態によるプログラム方法と比較するとき、メモリセルが一定値以上のしきい電圧になるまでは、１回のプログラム電圧印加動作当たり１回の検証動作を行う点で差があり、メモリセルが一定値以上のしきい電圧を有した後のプログラムは、本発明の一実施形態と実質的に同一である。
図１０に示すように、本発明の他の実施形態によるプログラム方法は、プログラム電圧を印加してメモリセルをプログラムした後、このプログラムされたメモリセルを検証する動作を含む。そして、検証動作は、プログラム電圧の印加後に検証電圧を印加して、検証動作を連続して複数回行うことを含む。
【００３８】
本発明の他の実施形態によるプログラム方法は、相対的に低い検証電圧（以下、ロー検証電圧）による検証動作を含む第１プログラムステップ２００と、前記ロー検証電圧より高いハイ検証電圧による検証動作を含み、前記第１プログラムステップ２００以後に行われる第２プログラムステップ３００と、を含む。
前記第１プログラムステップ２００は、ロー検証電圧を利用した検証を通過するまで行われる。前記第２プログラムステップ３００は、前記ロー検証電圧を利用した検証を通過したメモリセルに対して行われる。
前記第１プログラムステップ２００では、１回のプログラム電圧印加動作と１回の検証動作とが一対をなして反復的に行われる。
検証動作を連続して複数回行う動作は、前記第２プログラムステップ３００で行われる。この第２プログラムステップ３００は、本発明の一実施形態によるプログラム方法に該当する。第２プログラムステップ３００では、前記ロー検証電圧より高いハイ検証電圧が適用される。
【００３９】
本発明の他の実施形態において、プログラムは、図１１及び図１２のように、プログラム電圧を段階的に増大させつつプログラムするＩＳＰＰ方式を適用して行われる。
すなわち、前記第１プログラムステップ２００では、プログラム対象メモリセルが前記ロー検証電圧を利用した検証を通過するまで、プログラム電圧を段階的に増大させつつ、１回のプログラム電圧印加動作と１回の検証動作とを一対にして反復的に行う。
ロー検証電圧を利用した検証を通過したメモリセルに対しては、第２プログラムステップ３００を行う。すなわち、プログラム電圧を段階的に増大させつつ、１回のプログラム電圧印加動作及びハイ検証電圧を利用して連続して複数回行う検証動作が一対をなして反復的に行われる。
【００４０】
ここで、ロー検証電圧とハイ検証電圧との差は、最小限一回のプログラム電圧印加動作によるしきい電圧増大値とほぼ同一であるか、またはそれより大きい値であることが望ましい。前記ロー検証電圧は、ハイ検証電圧より、例えば０．２Ｖないし１．０Ｖ低いことが望ましい。
さらに具体的な例を説明すれば、第２プログラムステップ３００で適用されるハイ検証電圧を、例えば３Ｖとする。この場合、ロー検証電圧は、それより０．２Ｖないし１．０Ｖ低い２．０Ｖないし２．８Ｖの範囲内のある値となりうる。このとき、連続して複数回検証動作を行う時に印加されるハイ検証電圧の大きさが段階的に小さくなる場合には、第２プログラムステップ３００で適用されるハイ検証電圧は、３Ｖから始まって段階的に低くなる。
【００４１】
図１１は、本発明の他の実施形態によるプログラム方法に適用される電圧波形図の一実施形態であって、第１プログラムステップ２００では、プログラム電圧を段階的に増大させつつ、一回のプログラム電圧印加動作とロー検証電圧を利用した一回の検証動作とが一対をなして反復的に行われ、第２プログラムステップ３００では、プログラム電圧を段階的に増大させつつ、一回のプログラム電圧印加動作と同じ大きさのハイ検証電圧を利用する連続した複数回検証動作とが一対をなして反復的に行われる場合を示す。
図１２は、本発明の他の実施形態によるプログラム方法に適用される電圧波形図の他の実施形態であって、第１プログラムステップ２００では、プログラム電圧を段階的に増大させつつ、一回のプログラム電圧印加動作とロー検証電圧を利用した一回の検証動作とが一対をなして反復的に行われ、第２プログラムステップ３００では、プログラム電圧を段階的に増大させつつ、一回のプログラム電圧印加動作と段階的に低くなるハイ検証電圧を利用する連続した複数回検証動作とが一対をなして反復的に行われる場合を示す。
【００４２】
図１１及び図１２では、基本プログラム電圧として１６Ｖを適用して、段階的にプログラム電圧を０．５Ｖずつ増大させつつプログラム動作を行うが、第１プログラムステップ２００では、一回のプログラム電圧印加動作と一回の検証動作とが一対をなして二回反復し、第２プログラムステップ３００では、一回のプログラム電圧印加動作当たり連続して三回の検証動作が行われる場合を例示的に示す。図１１において、Ｌ−Ｖｒｅｆは、ロー検証電圧、Ｈ−Ｖｒｅｆは、同じ大きさのハイ検証電圧である。図１２において、Ｌ−Ｖｒｅｆは、ロー検証電圧、Ｈ−Ｖｒｅｆ１，Ｈ−Ｖｒｅｆ２，Ｈ−Ｖｒｅｆ３は、段階的に低くなるハイ検証電圧である。ハイ検証電圧は、そのうち最も低いハイ検証電圧、例えばＨ−Ｖｒｅｆ３も、ロー検証電圧Ｌ−Ｖｒｅｆより高いことが望ましい。
【００４３】
図１０を参照して、本発明の他の実施形態によるプログラム方法によりプログラムする過程をさらに詳細に説明すれば、次の通りである。
プログラムモードが始まれば（ステップＳ２１０）、データの入力により特定のワードライン、例えばワードラインＷＬ２９が選択される（ステップＳ２２０）。そして、第１プログラムステップ２００を行う。
第１プログラムステップ２００では、まず、選択されたワードラインをプログラムするために、選択されたワードラインにプログラム電圧Ｖｐｇｍを印加する（ステップＳ２３０）。これにより、このワードラインに連結され、接地電圧が提供されたビットラインに該当するメモリセルＡがプログラムされる。
このメモリセルＡに一回のプログラム電圧印加動作を行った後、前記選択されたワードラインにロー検証電圧を印加して、プログラムされたメモリセルＡを一次的に検証する（ステップＳ２４０）。検証結果によって、プログラムされたメモリセルＡの通過如何を判定する（ステップＳ２５０）。
【００４４】
プログラムされたメモリセルＡが一定値以上のしきい電圧を有さずにロー検証電圧を利用した検証を通過しないと判定されれば、プログラム電圧ＶｐｇｍをΔＶｐｇｍほど増大させる（ステップＳ２６０）。そして、この増大したプログラム電圧をワードラインに印加してメモリセルＡを再びプログラムする（ステップＳ２３０）。次いで、ロー検証電圧を印加してメモリセルＡを検証して（ステップＳ２４０）、検証を通過したか否かを判定する（ステップＳ２５０）。
メモリセルＡが一定値以上のしきい電圧を有してロー検証電圧を利用した検証を通過するまで、プログラム電圧を段階的に増大させつつプログラムし、ロー検証電圧を利用して検証する過程は反復的に行われる。
このように、第１プログラムステップ２００では、１回のプログラム電圧印加動作当たりメモリセルＡがロー検証電圧を利用した１回の検証動作が行われる。
【００４５】
プログラムされたメモリセルＡがロー検証電圧を利用した検証を通過すれば、第２プログラムステップ３００を行う。第２プログラムステップ３００では、図３を参照して説明した本発明の一実施形態によるプログラム方法に該当するプロセスが行われる。
すなわち、前記選択されたワードライン、例えばワードラインＷＬ２９にプログラム電圧Ｖｐｇｍを印加して、ロー検証電圧を利用した検証を通過したメモリセルＡを再びプログラムする（ステップＳ３３０）。このとき、ＩＳＰＰ方式を適用する場合、第２プログラムステップ３００で最初に印加されるプログラム電圧は、第１プログラムステップ２００で最後に印加されたプログラム電圧よりΔＶｐｇｍほど増大した電圧でありうる。
このメモリセルＡをプログラムした後、前記選択されたワードラインにハイ検証電圧を印加して、プログラムされたメモリセルＡを検証する動作を次のように行う。
プログラムされたメモリセルＡに第１ハイ検証電圧を印加して、このプログラムされたメモリセルＡを検証する（ステップＳ３４０）。プログラムされたメモリセルＡが設定しきい電圧に達して正しくプログラムされたか否かを判定する（ステップＳ３５０）。
【００４６】
前記メモリセルＡが設定しきい電圧に達して正しくプログラムされたと判定されれば、このメモリセルＡに対するプログラムが終了する（ステップＳ４１０）。プログラムされたメモリセルＡが設定しきい電圧に達していないと判定されれば、再び第２ハイ検証電圧を印加して前記プログラムされたメモリセルＡを再検証し（ステップＳ３６０）、プログラムされたメモリセルＡが設定しきい電圧に達したか否かを再判定する（ステップＳ３７０）。
第２ハイ検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達したと判定されれば、このメモリセルＡに対するプログラムが終了する（ステップＳ４１０）。
第２ハイ検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判定されれば、再びプログラムされたメモリセルＡを検証する。
いずれかの検証ステップでメモリセルＡが設定しきい電圧に達したと判定されない限り、検証は、第ｎハイ検証電圧を利用するステップまで進む（ステップＳ３８０）。第ｎハイ検証電圧を印加してプログラムされたメモリセルＡを再検証し（ステップＳ３８０）、プログラムされたメモリセルＡが設定しきい電圧に達したか否かを判定する（ステップＳ３９０）。
【００４７】
第ｎハイ検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判定されれば、プログラム電圧ＶｐｇｍをΔＶｐｇｍほど増大させる（ステップＳ４００）。そして、ΔＶｐｇｍほど増大した次のステップのプログラム電圧を選択されたワードラインに印加して、メモリセルＡを再びプログラムする（ステップＳ３３０）。
一回のプログラム電圧印加動作当たりハイ検証電圧を利用した検証が最大２回までのみ行われるように設定された場合には、図１０で第２ハイ検証電圧を利用した検証までのみ行われ（この場合には、第ｎハイ検証電圧＝第２ハイ検証電圧となる）、第２ハイ検証電圧を利用した検証の結果、メモリセルＡが設定しきい電圧に達していないと判断されれば、ΔＶｐｇｍほど増大した次のステップのプログラム電圧を印加してメモリセルＡを再びプログラムする。
【００４８】
このようにハイ検証電圧を順次に印加しつつ、検証の結果、メモリセルＡが設定しきい電圧に達したと判定されれば、メモリセルＡに対するプログラムを終了し、設定しきい電圧に達していないと判定されれば、再びハイ検証電圧を印加して検証する過程をｎ回（ここで、ｎは２以上の数）まで行う。
すなわち、プログラム電圧をΔＶｐｇｍほど増大させて次のステップのプログラムを行う前に、第１ないし第ｎハイ検証電圧を一定な時間間隔をおいて順次に印加しつつ、検証動作を連続して複数回行う。このとき、連続される検証動作間の時間間隔は、例えば１μｓないし１００μｓとなりうる。
そして、第ｎハイ検証電圧を利用した検証によってもプログラムされたメモリセルＡが設定しきい電圧に達していないと判定されれば、プログラム電圧ＶｐｇｍをΔＶｐｇｍほど増大させて前記選択されたワードラインに再び入力して、前述したような第２プログラムステップ３００を再び反復する。
ｎ回の検証動作途中のいつでも、検証の結果、プログラムされたメモリセルＡが少なくとも設定しきい電圧に達したと判定されれば、プログラムが終了する（ステップＳ４１０）。
【００４９】
本発明の他の実施形態によるプログラム方法において、第１ハイ検証電圧ないし第ｎハイ検証電圧は、図１１のように大きさが同一であるか、または図１２のようにその大きさが段階的に小さくなる。
本発明の他の実施形態によるプログラム方法の第２プログラムステップ３００は、実質的に前述した本発明の一実施形態によるプログラム方法に該当するので、図３ないし図５、図７、図９Ａ及び図９Ｂを参照して前述したところを参照し、ここでは、第２プログラムステップ３００を通じたプログラム技術、及びこの第２プログラムステップ３００を通じたプログラムスキーム及びメモリセルのしきい電圧分散についての反復的な詳細な説明は省略する。
【００５０】
以上では、本発明によるプログラム方法がＩＳＰＰ方式を適用して、プログラム電圧を１６Ｖから始めて０．５Ｖずつ段階的に増大させつつ、プログラム電圧印加動作及び検証動作を反復的に行うと説明及び図示したが、これは、例示的なものに過ぎず、本発明がこれに限定されるものではない。すなわち、開始プログラム電圧は、１６Ｖ以外の値となりうる。また、プログラム電圧の段階的増大値も０．５Ｖ以外の値、例えば０．３Ｖとなりうる。
前述したような本発明による１回のプログラム電圧印加動作後に複数回の検証動作を行うプログラムスキームは、ＭＬＣのプログラムに適用できる。すなわち、図１０ないし図１２を参照して説明した１回のプログラム電圧印加動作当たりロー検証電圧を利用した１回の検証動作を行う第１プログラムステップのスキーム、１回のプログラム電圧印加動作当たりハイ検証電圧を利用した複数回の検証動作を行う第２プログラムステップのスキーム、図３ないし図５を参照して説明した１回のプログラム電圧印加動作当たり複数回の検証動作を行うプログラムスキームは、ＭＬＣのプログラムに適用できる。
【００５１】
以下では、例示として、本発明による１回のプログラム電圧印加動作後に複数回の検証動作を行うプログラムスキームを４レベルのＭＬＣプログラムに適用する場合を説明する。本発明によるプログラムスキームが適用されるＭＬＣは、フローティングゲート型メモリセル及び電荷トラップ型メモリセルのうちいずれか一つであり、ＮＡＮＤまたはＮＯＲ型フラッシュメモリのメモリセルでありうる。
４レベルのＭＬＣで作動するメモリにおいて、メモリセルは、プログラム状態として“００”状態、“０１”状態、または“１０”状態を有し、消去状態として“１１”状態を有する。“１１”状態は、最初のプログラム状態と見なされる。この場合、“０１”、“００”、“１０”状態は、しきい電圧の大きさ順であって、二番目、三番目、四番目のプログラム状態で表現される。また、“１１”状態は、消去状態で表現し、“０１”、“００”、“１０”状態は、しきい電圧の大きさ順であって、最初、二番目、三番目のプログラム状態で表現することもできる。ここで、しきい電圧の大きさの側面から“０１”、“００”、“１０”状態の順序は変わりうる。以下では、便宜上、“１１”状態は消去状態、“０１”状態、“００”状態、“１０”状態はプログラム状態で表現して説明する。
【００５２】
本発明の実施形態によるＭＬＣプログラム方法は、消去状態のメモリセルに前記第１プログラムステップのスキームを適用して、消去状態のメモリセルを任意の中間プログラム状態にプログラムし、前記第２プログラムステップのスキームを適用して、前記中間プログラム状態のメモリセルを最終プログラム状態にプログラムできる。このとき、前記最終プログラム状態後のメモリセルは、三つ以上のレベルで構成される。
図１３Ａ及び図１３Ｂは、本発明の一実施形態によるＭＬＣプログラム方法を説明する図面である。図１４Ａ及び図１４Ｂは、本発明の他の実施形態によるＭＬＣプログラム方法を説明する図面である。
図１３Ａ及び図１３Ｂに示すように、本発明の一実施形態によるＭＬＣプログラム方法によれば、消去状態のメモリセルに第１プログラムステップのスキームを適用して、ダミー状態である中間プログラム状態にプログラムする。次いで、消去状態のメモリセルやダミー状態のメモリセルに第２プログラムステップのスキームを適用して、最終プログラム状態である所定のプログラム状態にプログラムする。
【００５３】
前記第１プログラムステップのスキームは、図１０ないし図１２を参照して説明した第１プログラムステップを適用したものであって、プログラム電圧を一定量ほど段階的に増大させつつ、ロー検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作とロー検証電圧を適用した１回の検証動作とを一対にして反復的に行うことである。前記第２プログラムステップのスキームは、図３ないし図５を参照して説明したプログラムステップ、または図１０ないし図１２を参照して説明した第２プログラムステップを適用したものであって、プログラム電圧を一定量ほど段階的に増大させつつ、ハイ検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作とハイ検証電圧を適用した連続される複数回の検証動作とを一対にして反復的に行うことである。このとき、連続して複数回の検証動作を行う時に印加されるハイ検証電圧の大きさは、前述したように一定な値であるか、または段階的に小さくなる値でありうる。また、ハイ検証電圧は、前述したようにロー検証電圧より一定量大きい値でありうる。
【００５４】
このとき、ダミー状態のメモリセルに第２プログラムステップのスキームを適用して得られるプログラム状態は、消去状態のメモリセルに第２プログラムステップのスキームを適用して得られるプログラム状態より最小しきい電圧値が大きい位置にしきい電圧分布を表すようにプログラムすることができる。
前記メモリセルが４レベルのＭＬＣである場合、消去状態は“１１”状態であり、プログラム状態は“０１”状態、“００”状態、“１０”状態でありうる。
消去状態である“１１”状態のマルチレベルメモリセルに前記第１プログラムステップのスキームを適用すれば、例えば、最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：ＬＳＢ）がプログラムされてダミー状態である“Ｘ０”状態を得る。ここで、ダミー状態は、プログラム状態として使われず、２次的なプログラムオペレーションによりプログラム状態を得るための中間状態として存在する。
【００５５】
前記“Ｘ０”状態は、４レベルのＭＬＣでの二番目のプログラム状態、例えば“００”状態に対応する。すなわち、後述するように、“Ｘ０”状態をその最小しきい電圧位置を移動させつつ圧縮すれば、“００”状態が得られる。“Ｘ０”状態は、１回のプログラム電圧印加動作当たり１回の検証動作を行って得られるので、形成しようとするプログラム状態よりは広いしきい電圧分布を有する。“Ｘ０”状態を最終的なプログラム状態として使用しないので、かかる広いしきい電圧分布は全く問題とならない。
このように、“Ｘ０”状態は、広いしきい電圧分布を有しても問題とならないので、“１１”状態のメモリセルを“Ｘ０”状態に１次的にプログラムするが、“Ｘ０”状態にプログラムする時間を短縮できるように段階的なプログラム電圧増大量ΔＶ´ｐｇｍは比較的大きい値となりうる。
【００５６】
“１１”状態を“０１”状態、“００”状態、“１０”状態のマルチレベルにプログラムするために、前記のように“１１”状態を１次的にプログラムして“Ｘ０”状態を得た後、図１３Ｂのように“１１”状態のメモリセル及びダミー状態である“Ｘ０”状態のメモリセルに対して、例えば最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：ＭＳＢ）をプログラムする。
これにより、“１１”状態から“０１”状態にプログラムし、“Ｘ０”状態から“００”状態及び“１０”状態にプログラムする。
“１１”状態から“０１”状態にプログラムし、“Ｘ０”状態から“００”状態及び“１０”状態にプログラムする時には、１回のプログラム電圧印加動作当たり複数回の検証動作を行う第２プログラムステップのスキームを適用できる。
かかる１回のプログラム電圧印加動作当たり複数回の検証動作を行う第２プログラムステップのスキームを適用することによって得られる“００”状態は、複数回の検証動作の実行によるオーバープログラム防止効果により、ダミー状態である“Ｘ０”状態に比べて狭いしきい電圧分布を有する。このとき、“００”状態の最小しきい電圧は、ハイ検証電圧を適用することによってロー検証電圧を適用するダミー状態の“Ｘ０”状態に比べて大きくなり、そのしきい電圧分布の範囲は、ダミー状態の“Ｘ０”状態に比べて圧縮される。
【００５７】
本発明の一実施形態によるＭＬＣプログラム方法によれば、消去状態である“１１”状態からダミー状態である“Ｘ０”状態にプログラムし、これから“００”状態にプログラムするオペレーションは、図１０ないし図１２を参照して説明したオペレーションがそのまま適用される。
また、消去状態である“１１”状態からダミー状態である“Ｘ０”状態にプログラムするオペレーションは、図１０ないし図１２を参照して説明したオペレーションの第１プログラムステップがそのまま適用される。また、消去状態である“１１”状態及びダミー状態である“Ｘ０”状態から他のプログラム状態である“０１”状態、“１０”状態にそれぞれプログラムするオペレーションは、図３ないし図５を参照して説明したオペレーション、または図１０ないし図１２を参照して説明したオペレーションの第２プログラムステップがそのまま適用される。
【００５８】
１回のプログラム電圧印加動作当たり複数回の検証動作を行うプログラムスキームを適用することにより、“１１”状態から得られる“０１”状態、“Ｘ０”状態から得られる“１０”状態は、オーバープログラムが防止されて、しきい電圧分布範囲が“１１”状態や“Ｘ０”状態の場合より圧縮される。
このとき、しきい電圧分布範囲をさらに圧縮できるように、前述した第２プログラムステップのスキームを適用して“１１”状態から“０１”状態にプログラムし、“Ｘ０”状態から“００”状態及び“１０”状態にプログラムするときの段階的に増大するプログラム電圧の増大量ΔＶｐｇｍは、前述した第１プログラムステップのスキームを適用して“１１”状態からダミー状態である“Ｘ０”状態にプログラムするときの段階的に増大するプログラム電圧の増大量ΔＶ´ｐｇｍより少ない値が使われる。
前記のように、第１プログラムステップのスキームを適用すれば、プログラム電圧パルスとロー検証電圧として単一検証パルスとが利用されるので、“Ｘ０”状態は、比較的広いしきい電圧分布を有する。
【００５９】
一方、第２プログラムステップのスキームを適用すれば、プログラム電圧パルスとハイ検証電圧として複数の検証パルスとが利用されるので、オーバープログラムが防止されて、“００”状態は、“Ｘ０”状態より狭い範囲のしきい電圧分布を有する。ハイ検証電圧がロー検証電圧より高いとき、“００”状態の最小しきい電圧は、“Ｘ０”状態の最小しきい電圧より高い位置にしきい電圧分布が移動しつつ、しきい電圧分布の範囲は、“Ｘ０”状態のしきい電圧範囲より狭くなる。
また、“１１”状態から第２プログラムステップのスキームを適用して得られる“０１”状態、“Ｘ０”状態から第２プログラムステップのスキームを適用して得られる“１０”状態も、オーバープログラムが防止されて、しきい電圧分布の範囲が“１１”状態や“Ｘ０”状態の場合より狭くなる。
したがって、１回のプログラム電圧印加動作後に複数回の検証動作を行う本発明のプログラムスキームは、ＭＬＣプログラム時に各プログラム状態のしきい電圧分布の範囲を狭くし、オーバープログラムを防止できる。
【００６０】
本発明の他の実施形態によるＭＬＣプログラム方法によれば、まず、消去状態のメモリセルに第１プログラムステップのスキームを適用して、メモリセルを所望のプログラム状態にプログラムする。次いで、前記所望のプログラム状態にプログラムされたメモリセルに第２プログラムステップのスキームを適用して、前記所望のプログラム状態の最小しきい電圧は高めつつ、しきい電圧分布の範囲を圧縮して最終プログラム状態にプログラムする。このとき、第１プログラムステップのスキームを適用して得られる所望のプログラム状態は、中間プログラム状態となり、第２プログラムステップのスキームまで適用して、最小しきい電圧は高くなり、しきい電圧分布範囲は圧縮したプログラム状態が最終プログラム状態となりうる。
【００６１】
前記第１プログラムステップのスキームは、図１０ないし図１２を参照して説明した第１プログラムステップを適用したものであって、プログラム電圧を一定量ほど段階的に増大させつつ、ロー検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作とロー検証電圧を適用した１回の検証動作とを一対にして反復的に行うことである。前記第２プログラムステップのスキームは、図３ないし図５を参照して説明したプログラムステップ、または図１０ないし図１２を参照して説明した第２プログラムステップを適用したものであって、プログラム電圧を一定量ほど段階的に増大させつつ、ハイ検証電圧を利用した検証を通過するまで、１回のプログラム電圧印加動作とハイ検証電圧を適用した連続される複数回の検証動作とを一対にして反復的に行うことである。このとき、連続して複数回の検証動作を行う時に印加されるハイ検証電圧の大きさは、前述したように一定な値であるか、または段階的に小さくなる値でありうる。また、ハイ検証電圧は、前述したようにロー検証電圧より一定量ほど大きい値でありうる。
【００６２】
前記メモリセルが４レベルのＭＬＣである場合、図１４Ａに示したように、“１１”状態のメモリセルに第１プログラムステップのスキームを適用して、“０１”状態、“００”状態または“１０”状態に１次的にプログラムする。次いで、“０１”状態、“００”状態または“１０”状態に１次的にプログラムされたメモリセルに第２プログラムステップのスキームを適用して、図１４Ｂに示したように、“０１”状態、“００”状態、“１０”状態の最小しきい電圧は高めつつ、そのしきい電圧分布の範囲を圧縮する。
かかる二つのステップにわたるプログラム動作を通じてＭＬＣをプログラムすれば、メモリセルのしきい電圧が設定しきい電圧に達しないときは、１回のプログラム電圧印加動作当たり１回の検証動作を行い、メモリセルのしきい電圧が設定しきい電圧の近辺に達する場合には、１回のプログラム電圧印加動作当たり複数回の検証動作を行うので、全体のプログラム時間を短縮でき、かつオーバープログラムを防止できる。また、各プログラム状態のしきい電圧分布の範囲を圧縮できる。
【００６３】
一方、本発明の他の実施形態によるＭＬＣプログラム方法によれば、消去状態のメモリセルが前述した第１プログラムステップでのロー検証電圧より低い検証電圧を利用した検証を通過するまで、プログラム電圧を段階的に増大させつつ、１回のプログラム電圧印加動作当たり１回の検証動作を行って所定のプログラム状態（中間プログラム状態）に１次的にプログラムした後、前述した第１プログラムステップ及び前述した第２プログラムステップのスキームを順次に適用して、所定のプログラム状態の最小しきい電圧を高めつつ、しきい電圧分布の範囲を圧縮して最終プログラム状態にプログラムすることもできる。
【００６４】
一方、ＮＡＮＤフラッシュメモリは、同時に消去されるメモリセルの最小単位であるブロックに分割され、ブロックには、多くのメモリセルアレイ列が存在する。例えば、ＮＡＮＤフラッシュメモリは、１０２４個のブロックに分割され、各ブロックには、８５１２個のメモリセルアレイ列が存在する。このメモリセルアレイ列は、偶数列と奇数列とに分けられ、それぞれがビットラインに連結される。読み取り及びプログラミング動作の間に、同じワードラインと同じ種類のビットライン（例えば、偶数ビットラインまたは奇数ビットライン）に連結されたメモリセルが同時に選択されて読み取りまたはプログラミングされる。同時に読み取りまたはプログラミングされるデータは、論理ページを形成する。したがって、例えば、一つのブロックがｎ個のワードラインを含むならば、一つのブロックは、少なくとも２ｎ個の論理ページ（ｎ個のワードラインそれぞれが奇数及び偶数ページを有する）を保存できる。
ブロックの内部のメモリセルは、４個まで隣接したメモリセルを備える。隣接したメモリセルのうち二つは、同じＮＡＮＤストリング上にあり、残りの二つは、隣接したＮＡＮＤストリング上にある。隣接したメモリセル間のゲート結合効果の影響を減らすように、特定のメモリセルの第１ページをプログラムし、この特定のメモリセルに隣接したメモリセルに対する第１ページをプログラミングした後、特定のメモリセルに対する第２ページをプログラミングする。二つのビットデータを保存するメモリセルは、二つの論理ページにそのデータを保存する。
【００６５】
かかるＮＡＮＤフラッシュメモリを、前述した図１０ないし図１２の本発明のプログラム方法を適用して単一レベルセルにプログラムするか、または図１３Ａないし図１４Ｂの本発明のＭＬＣプログラム方法を適用してＭＬＣにプログラムするとき、ＮＡＮＤフラッシュメモリは、隣接したメモリセル間のゲート結合効果を減らすように、同じＮＡＮＤストリング内でのプログラムは次のように行われる。
図１５は、多重ＮＡＮＤストリングを有するブロックの内部の一ＮＡＮＤストリングの一部を示す。図１５では、ＮＡＮＤストリング上に５個のメモリセルが存在する場合を例示する。各ＮＡＮＤストリングは、さらに多くのメモリセルを備える。
同じＮＡＮＤストリング上には、特定のメモリセル４００に対して二つの隣接したメモリセルが存在する。
同じＮＡＮＤストリング上でのメモリセルは、隣接したメモリセル間のゲート結合効果を減らすように次の順序でプログラムされる。
【００６６】
特定のメモリセル４００に第１プログラムステップのスキームを適用してプログラムし、このメモリセル４００に隣接したメモリセル４０２に第１プログラムステップのスキームを適用してプログラムした後、メモリセル４００に対する第２プログラムステップのスキームを適用してプログラムする。次いで、前記メモリセル４００と異なる側で隣接したメモリセル４０２に隣接した他のメモリセル４０６に第１プログラムステップのスキームを適用してプログラムした後、隣接したメモリセル４０２に第２プログラムステップのスキームを適用してプログラムする。ここで、ＭＬＣでプログラムする場合に、第２プログラムステップのスキームは、図１３Ａないし図１４Ｂを参照して説明した実施形態のように、１回のプログラム電圧印加動作当たり複数回の検証動作が行われるオペレーションのみを含むか、または１回のプログラム電圧印加動作当たり１回の検証動作が行われるオペレーション、及び１回のプログラム電圧印加動作当たり複数回の検証動作が行われるオペレーションをいずれも含む。
下記の表１は、同じＮＡＮＤストリング上に位置したメモリセルがプログラムされる順序を示す。
【００６７】
【表１】
2009004078.tif 000003
【００６８】
前記のようにプログラムすれば、第２プログラムステップのスキームを適用して、そのしきい電圧の範囲が十分に狭くプログラムされたメモリセルが、隣接したメモリセルプログラム時の影響によりそのしきい電圧範囲が再び広くなることを防止できる。したがって、プログラムを少なくとも第１プログラムステップのスキームと第２プログラムステップのスキームとを適用して２ステップに分けて行うことによるしきい電圧分布の圧縮効果を維持できる。
【００６９】
以上、図面を参照して前述したところは、本発明を例示的に説明しただけであり、本発明がこれにより限定されるものではなく、多様な変形及び均等な他の実施形態が可能である。
【産業上の利用可能性】
【００７０】
本発明は、フラッシュメモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施形態によるプログラム方法が適用されてプログラム動作が行われるＣＴＦメモリ素子を概略的に示す図面である。
【図２】本発明の実施形態によるプログラム方法が適用されるフラッシュメモリ素子の一例として示すＮＡＮＤ型フラッシュメモリ素子の回路図である。
【図３】本発明の一実施形態によるプログラム方法のプログラム動作を示すフローチャートである。
【図４】図３のプログラム方法による印加電圧パルス波形図の実施形態を示す図面である。
【図５】図３のプログラム方法による印加電圧パルス波形図の実施形態を示す図面である。
【図６】一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルス波形図の例を示す図面である。
【図７】図６の電圧パルス波形図であって、ＣＴＦメモリセルプログラム時のしきい電圧変化を示す図面である。
【図８Ａ】従来のプログラム方法の適用時のプログラムスキームを示す図面である。
【図８Ｂ】従来のプログラム方法の適用時のメモリセルのしきい電圧分散の例を示す図面である。
【図９Ａ】本発明によるプログラム方法を適用してプログラム時のプログラムスキームを示す図面である。
【図９Ｂ】本発明によるプログラム方法を適用してプログラム時のメモリセルのしきい電圧分散の例を示す図面である。
【図１０】本発明の他の実施形態によるプログラム方法のプログラム動作を示すフローチャートである。
【図１１】図１０のプログラム方法でプログラム時に選択されたワードラインに印加される電圧パルス波形図の実施形態を示す図面である。
【図１２】図１０のプログラム方法でプログラム時に選択されたワードラインに印加される電圧パルス波形図の実施形態を示す図面である。
【図１３Ａ】本発明の一実施形態によるＭＬＣプログラム方法を説明する図面である。
【図１３Ｂ】本発明の一実施形態によるＭＬＣプログラム方法を説明する図面である。
【図１４Ａ】本発明の他の実施形態によるＭＬＣプログラム方法を説明する図面である。
【図１４Ｂ】本発明の他の実施形態によるＭＬＣプログラム方法を説明する図面である。
【図１５】多重ＮＡＮＤストリングを有するブロックの内部の一ＮＡＮＤストリングの一部を示す図面である。
【符号の説明】
【００７２】
１０  ＣＴＦメモリ素子
１１  基板
１３  第１不純物領域
１５  第２不純物領域
１９  スペーサ
２０  ゲート構造体
２１  トンネル絶縁膜
２３  電荷トラップ層
２５  ブロッキング絶縁膜
２７  制御ゲート
【図１】
2009004078.tif 000004
【図２】
2009004078.tif 000005
【図３】
2009004078.tif 000006
【図４】
2009004078.tif 000007
【図５】
2009004078.tif 000008
【図６】
2009004078.tif 000009
【図７】
2009004078.tif 000010
【図８Ａ】
2009004078.tif 000011
【図８Ｂ】
2009004078.tif 000012
【図９Ａ】
2009004078.tif 000013
【図９Ｂ】
2009004078.tif 000014
【図１０】
2009004078.tif 000015
【図１１】
2009004078.tif 000016
【図１２】
2009004078.tif 000017
【図１３Ａ】
2009004078.tif 000018
【図１３Ｂ】
2009004078.tif 000019
【図１４Ａ】
2009004078.tif 000020
【図１４Ｂ】
2009004078.tif 000021
【図１５】
2009004078.tif 000022