(57)【要約】【課題】低耐圧の微細ＭＯＳＦＥＴにおいて、設計自由度を保ちつつ、ゲート端−ドリフト層間での電界集中を緩和させることを可能とする。【解決手段】半導体装置１は、半導体層２と、半導体層２上に絶縁層を介して形成されたゲート電極３と、ゲート電極３の側壁部分に形成されたサイドウォール絶縁膜１２と、サイドウォール絶縁膜の下方に位置する第２導電型のＬＤＤ層５と、ＬＤＤ層５に隣接する位置に形成された第２導電型のソース層８と、ＬＤＤ層５と共に、ゲート電極３を挟む位置に形成された第２導電型のリサーフ層６，７と、リサーフ層６，７に隣接する位置に形成された第２導電型のドレイン層１０とを備える。リサーフ層６，７は、深さ方向において、半導体層の表面側から順に第１及び第２の不純物濃度のピークを有するように形成され、第１の不純物濃度のピークは、第２の不純物濃度のピークより小さい。【選択図】図１
2009004493.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層上に絶縁層を介して形成されたゲート電極と、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
前記半導体層の表面であって前記サイドウォール絶縁膜の下方に位置する第２導電型のＬＤＤ層と、
前記半導体層の表面であって、前記ＬＤＤ層に隣接する位置に形成された第２導電型のソース層と、
前記半導体層の表面であって前記ＬＤＤ層と共に、前記ゲート電極を挟む位置に形成された第２導電型のリサーフ層と、
前記半導体層の表面であって、前記リサーフ層に隣接する位置に形成された第２導電型のドレイン層とを備え、
前記リサーフ層は、深さ方向において、前記半導体層の表面側から順に第１及び第２の不純物濃度のピークを有するように形成され、前記第１の不純物濃度のピークは、前記第２の不純物濃度のピークより小さい、
ことを特徴とする半導体装置。
【請求項２】
前記リサーフ層は、複数回のイオン注入により形成される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リサーフ層は、前記サイドウォール絶縁膜をマスクとして形成される、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記リサーフ層は、加速電圧の異なる複数回のイオン注入によって形成される、
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体層上に形成された第１絶縁膜を介して、ゲート電極を形成する工程と、
前記ゲート電極を挟んだ一側にイオン注入により第２導電型のＬＤＤ層を形成する工程と、
前記ゲート電極を挟んだ他側にイオン注入により所定の不純物濃度の第２導電型のリサーフ層を形成する工程と、
前記基板全体に第２絶縁膜を堆積する工程と、
ドライエッチングにより、前記第２絶縁膜を除去し、前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとしたイオン注入により、前記ＬＤＤ層及びリサーフ層にそれぞれ隣接するソース層及びドレイン層を形成する工程と、
前記ソース層に接続されるソース電極及び前記ドレイン層に接続されるドレイン電極を形成する工程と、
を備え、
前記リサーフ層を形成する工程は、イオン注入の加速電圧を変えることにより、深さ方向において、前記半導体層の表面側から順に第１及び第２の不純物濃度のピークを有し、前記第１の不純物濃度のピークが、前記第２の不純物濃度のピークより小さくなるように形成する工程から成る、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、横型ＭＯＳＦＥＴの構造及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴとして、ＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタが周知である。ＬＤＭＯＳトランジスタは、オン抵抗が低く、かつ、寄生容量が小さいため同期整流用低耐圧パワー素子として有望である。
【０００３】
従来の中耐圧以上のＬＤＭＯＳトランジスタでは、ゲートとドレイン層の間の領域に形成されたドリフト領域（リサーフ層）を空乏化させることで素子の横方向の耐圧を維持していた。また、ＬＤＭＯＳでは素子耐圧に比べてゲート駆動電圧が低いことが多いが、逆バイアス印加時、ドリフト領域が空乏化するためゲート酸化膜に高い電圧が印加されることは無かった。
【０００４】
これに対して、素子が低耐圧になりドリフト領域が短い設計になると、ドリフト領域を完全空乏化することなく素子耐圧を維持できる。よって、逆バイアス印加時、ゲート−ドリフト領域間に逆バイアス電圧の大半が印加され、ゲート酸化膜にゲート駆動電圧以上の電圧が印加される可能性がでてきている。ＣＭＯＳは素子耐圧とゲート駆動電圧が同じ設計のため、このような問題は無かった。
【０００５】
近年、ＬＤＭＯＳトランジスタに対しても、０．３５μｍルール、０．１８μｍルールといったＣＭＯＳトランジスタと同様の微細プロセス、微細設計ルールを適用することが増えてきた。微細設計ルールを適用することで、短チャネルのＬＤＭＯＳトランジスタの実現、低電圧駆動のＬＤＭＯＳトランジスタの設計等が可能になる。そうなると、微細ＣＭＯＳトランジスタとＬＤＭＯＳトランジスタとを混載した回路設計も実現可能となる。
【０００６】
一方で、各領域が微細になるにつれて、マスク合わせずれの影響が大きくなってくる。微細プロセスでは、それ相応の精度の高いマスク合わせを実行するが、マスクの合わせずれを完全に無くすることは不可能である。よって、設計マージンの見積もり等マスク合わせ精度に左右される領域は、微細設計になるほど大きくなる場合もある。
【０００７】
上記したように、ＬＤＭＯＳトランジスタのドリフト領域は、素子耐圧に最も影響を与える領域である。ドリフト長が数μｍある場合は、マスク合わせずれの影響は少ないが、５Ｖ耐圧程度の低耐圧設計だと、ドリフト長が０．１μｍ〜０．２μｍと非常に短くなり、マスク合わせずれの影響は大きくなる。そこで、ゲート電極まわりの０．１μｍ〜０．２μｍ程度の幅を持つサイドウォールをマスクとして、ドリフト領域のイオン注入を打ち分ける方法が考案された（例えば、特許文献１）。
【０００８】
しかし、上述のようにゲートの駆動電圧がソースードレイン間耐圧より低く設定されているＬＤＭＯＳトランジスタにおいて、ドリフト領域のドーズ量を高くした場合、ソースードレイン間に逆バイアスが印加されると、ゲートードリフト層間での電界集中により、ゲート端―ドリフト層端電圧がゲート駆動電圧を超えてしまい、ゲート破壊や、素子の信頼性が失われる恐れがある。
【特許文献１】特開２００５−１１６８９２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、低耐圧の微細ＭＯＳＦＥＴにおいて、設計自由度を保ちつつ、ゲートードリフト層間での電界集中を緩和させることを可能とした半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のひとつの態様において、半導体装置は、第１導電型の半導体層と、半導体層上に絶縁層を介して形成されたゲート電極と、ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、半導体層の表面であってサイドウォール絶縁膜の下方に位置する第２導電型のＬＤＤ層と、半導体層の表面であって、ＬＤＤ層に隣接する位置に形成された第２導電型のソース層と、半導体層の表面であってＬＤＤ層と共に、ゲート電極を挟む位置に形成された第２導電型のリサーフ層と、半導体層の表面であって、リサーフ層に隣接する位置に形成された第２導電型のドレイン層とを備え、リサーフ層は、深さ方向において、半導体層の表面側から順に第１及び第２の不純物濃度のピークを有するように形成され、第１の不純物濃度のピークは、第２の不純物濃度のピークより小さいことを特徴とする。
【００１１】
本発明の他の態様において、半導体装置を製造する方法は、第１導電型の半導体層上に絶縁膜を介して、ゲート電極を形成する工程と、ゲート電極を挟んだ一側にイオン注入により第２導電型のＬＤＤ層を形成する工程と、ゲート電極を挟んだ他側にイオン注入により所定の不純物濃度の第２導電型のリサーフ層を形成する工程と、基板全体に第２絶縁膜を堆積する工程と、ドライエッチングにより、第２絶縁膜を除去し、ゲート電極の側面にサイドウォールを形成する工程と、サイドウォールをマスクとしたイオン注入により、ＬＤＤ層及びリサーフ層にそれぞれ隣接するソース層及びドレイン層を形成する工程と、  前記ソース層に接続されるソース電極及び前記ドレイン層に接続されるドレイン電極を形成する工程とを備え、リサーフ層を形成する工程は、イオン注入の加速電圧を変えることにより、深さ方向において、半導体層の表面側から順に第１及び第２の不純物濃度のピークを有し、第１の不純物濃度のピークが、第２の不純物濃度のピークより小さくなるように形成する工程から成ることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、低耐圧の微細ＭＯＳＦＥＴにおいて、設計自由度を保ちつつ、ゲートードリフト層間での電界集中を緩和させることを可能とした半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明に係る半導体装置の実施の形態について詳細に説明する。
【００１４】
［第１の実施の形態］
図１は、本実施の形態に係るＬＤＭＯＳトランジスタの構造断面図を略示したものである。本実施の形態では、Ｎ型ＭＯＳＦＥＴの場合を例にとって説明する。
【００１５】
ＬＤＭＯＳトランジスタ１は、高抵抗のＰ-型半導体層２内に形成されている。Ｐ-型半導体層２は、Ｐ-型基板でもよいし、基板中に形成されたＰ型ウェル層でもよい。ＬＤＭＯＳトランジスタ１は、絶縁膜１１を介してＰ-型半導体層２上に選択的に形成されたゲート電極３を有する。ゲート電極３の下方のＰ-型半導体層内には、Ｐ型半導体層であるチャネル領域４が形成されている。チャネル領域４は、ゲート電極３に閾値電圧以上の駆動電圧が印加された時に反転層を形成する。チャネル領域４の左側（ソース側）には低濃度Ｎ-型拡散層であるＬＤＤ層５が形成されている。ＬＤＤ層５は後述するソース層８に比べ低濃度不純物ドープにより形成される。チャネル領域４の右側（ドレイン側）すなわちＬＤＤ層５と共にゲート電極３を挟む位置には、深さ方向に異なる不純物濃度ピークを有するリサーフ層（ドリフト領域）６、７が形成されている。本実施の形態では、説明の都合上、リサーフ層を２層構造としているが、２つのリサーフ層は、不純物濃度のピーク値のみが異なるに過ぎない。以下、便宜的に、第１リサーフ層６、第２リサーフ層７として説明する。
【００１６】
深さ方向に関し、第２リサーフ層７よりも深い位置に第１リサーフ層（低濃度層）６が形成されている。第１リサーフ層６はＬＤＤ層５と同導電型（Ｎ-型）である。深さ方向に関して、第１リサーフ層６よりも浅い位置に、第２リサーフ層（低濃度層）７が形成されている。第２リサーフ層７は、以下で詳細に説明するように、第１リサーフ層６と同導電型（Ｎ‐‐型）で、かつ、第１リサーフ層６よりも低濃度で不純物ドープされて形成される。リサーフ層６，７は、以下で詳細に説明するように、サイドウォール１２の幅に合わせて、０．１μｍ〜０．２μｍの横方向長さを有する。
【００１７】
ＬＤＤ層５の横方向にゲート電極３から遠い側には、高濃度不純物ドープによる高濃度Ｎ+型拡散層であるソース層８が形成されている。また、ソース層８の横方向にＬＤＤ層５から遠い側には高濃度不純物ドープによる高濃度Ｐ+型拡散層であるコンタクト層９が形成されている。リサーフ層６、７の横方向にゲート電極３から遠い側には高濃度不純物ドープによる高濃度Ｎ+型拡散層であるドレイン層１０が形成されている。
【００１８】
絶縁膜１１は、例えば、シリコン酸化膜により形成される。この絶縁膜１１のうち、ゲート電極３の下方に形成された部分が、ＭＯＳＦＥＴのゲート酸化膜１３を構成する。ゲート酸化膜１３は、低耐圧ＬＤＭＯＳトランジスタ１の場合、同程度の耐圧を有するＣＭＯＳトランジスタに比べ薄く設計されることが多い。ゲート電極３の側壁には、サイドウォール１２が形成されている。以下で詳細に説明するように、サイドウォール１２は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順に堆積させたものである。絶縁膜１１にはコンタクトホールが選択的に開口され、その開口部に選択的にソース電極１３及びドレイン電極１４が形成されている。ドレイン層１０にドレイン電極１４が接続され、ソース層８とコンタクト層９に共通にソース電極１３が接続されている。
【００１９】
ここで、本発明に係るＬＤＭＯＳトランジスタ１のリサーフ層６，７について詳細に説明する。本発明において、リサーフ層６，７は、濃度ピークの異なる第１リサーフ層６及び第２リサーフ層７から構成される。上記したように、ＬＤＭＯＳトランジスタ１は、低寄生容量、低電力、低オン抵抗による高速スイッチングを特徴としたデバイスである。例えば、ゲート駆動電圧１．５ＶのＬＤＭＯＳの場合、ドレイン電極１４に５Ｖの電圧が印加されると、ゲート−ドレイン間に５Ｖの逆バイアスがかかることになる。従来、低耐圧ＬＤＭＯＳトランジスタでは、リサーフ層を完全に空乏化させることにより、耐圧を確保していた。そのため、所望の耐圧を確保するにはリサーフ層の横方向の長さを耐圧に応じて長くとり、かつ、適切に空乏化させるために不純物ドーズ量を低くする（例えば、１０１２ｃｍ−２程度）必要があった。
【００２０】
一方、例えば５Ｖ系ＬＤＭＯＳのような低耐圧ＬＤＭＯＳでは、リサーフ層の横方向の長さは、０．１μｍ〜０．２μｍ程度で十分であり、さらにリサーフ層を完全に空乏化させなくとも素子耐圧を維持することが可能となる。しかし、リサーフ層を空乏化させることなく耐圧を持たせる構造だと、逆バイアス印加時にゲート酸化膜に逆バイアス電圧の大半がかかることになり、これがゲート駆動電圧を超えるとゲート酸化膜の信頼性を保障できない等の不都合が生じてくる。
【００２１】
本実施の形態で、リサーフ層を、深さ方向に２つのピーク濃度を有する二層構造（第１リサーフ層６及び第２リサーフ層７）にし、かつ第２リサーフ層７を低濃度で不純物ドープすることにより、上記問題点を解決するものである。図２を参照しながら、さらに説明する。
【００２２】
図２Ａは、リサーフ層６，７付近の断面をドレイン層１０を省略して拡大した概略図であり、図２Ｂはリサーフ層６，７の深さ方向の不純物濃度プロファイルを略示したものである。本実施の形態に係るリサーフ層６，７は、２段階のイオン注入処理により形成される。第１リサーフ層６は、例えば、１００ｋｅＶの加速電圧で、１×１０１３ｃｍ−２程度の不純物ドーズ量でイオン注入処理により形成される。第２リサーフ層７は、例えば、１０ｋｅＶの加速電圧で、１×１０１２ｃｍ−２程度の不純物ドーズ量でイオン注入処理により形成される。このように、加速電圧を変化させることにより、図２Ｂに示すような、深さ方向に２つのピークを有するプロファイルを形成することができる。こうして、Ｐ-型半導体層２の表面部分には不純物濃度が第１リサーフ層６より低いリサーフ層７が、これより深い部分には不純物濃度が第２リサーフ層７より高いリサーフ層６が形成される。このような濃度プロファイル構成のリサーフ層（ドリフト層）によれば、ソースードレイン間に逆バイアスが印加された場合、ゲート電極３の端部に最も近いドリフト層の表面部分、すなわち、第２リサーフ層７が空乏化する。このため、ゲート端−ドリフト層間に、逆バイアス相当の高い電圧が印加されることを回避することが可能となる。また、本実施の形態に係る５Ｖ程度の低耐圧ＬＤＭＯＳトランジスタでは、リサーフ層６，７の横方向の長さは、サイドウォール１２の幅で規定されるため、信頼性を維持しつつ素子の微細化を図ることができる。さらに、第１リサーフ層６の不純物ドーズ量を上げることにより素子のオン抵抗を効果的に低下させることが可能となる。さらにまた、本実施の形態によれば、以下で詳細に説明するように、リサーフ層６，７を、ゲート電極３のサイドウォール１２をマスクとして形成することができるため、リサーフ層形成時のマスクの合わせずれの影響を受けず半導体装置の設計自由度が向上する。
【００２３】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図３Ａ〜３Ｉは、本実施の形態に係る半導体装置の製造プロセスの一部を示したものである。説明の都合上、アニールプロセスについては省略してある。
【００２４】
まず、工程１として、図３Ａに示すように、Ｐ-型半導体層２に、所定のイオン注入を行い、チャンネル領域４を形成する。
【００２５】
次に、工程２として、図３Ｂに示すように、Ｐ-型半導体層２の表面（チャネル領域４の表面）に絶縁膜（例えば、シリコン酸化膜）１１を形成する。絶縁膜１１の上に、フォトリソグラフィー及びフォトエッチングプロセスにより、ゲート電極３となる、例えばポリシリコンを選択的に形成する。
【００２６】
次に、工程３として、図３Ｃに示すように、フォトリソグラフィー技術を使ってゲート電極３の左側（ソース側）に開口を有するフォトレジスト２０を形成する。このフォトレジスト２０をマスクとして、例えば、リン（Ｐ）などを基板に対して、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。イオン注入は、ゲート電極３に対して自己整合的に行われ、これにより低濃度Ｎ-型拡散層となるＬＤＤ層５が形成される。
【００２７】
次に、工程４として、図３Ｄに示すように、フォトリソグラフィー技術を使ってゲート電極３の右側（ドレイン側）に開口を有するフォトレジスト２１を形成する。このフォトレジスト２１をマスクとして、例えば、リン（Ｐ）などを基板に対して、注入エネルギー５０〜１００ｋｅＶ、注入量１０１３ｃｍ−２程度でイオン注入を行う。イオン注入は、ゲート電極３に対して自己整合的に行われ、これにより低濃度Ｎ-型拡散層となる第１リサーフ層６が形成される。イオン注入の加速電圧を調節することにより、所望の深さに濃度プロファイルのピークを有する第１リサーフ層６を形成することができる。
【００２８】
続いて、工程５として、図３Ｅに示すように、同じフォトレジスト２１をマスクとして、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５〜２０ｋｅＶ、注入量１０１２ｃｍ−２程度でイオン注入を行う。イオン注入は、ゲート電極３に対して、自己整合的に行われ、低濃度Ｎ--型拡散層となる第２リサーフ層７が形成される。イオン注入の加速電圧を第１リサーフ層６の形成工程の場合より下げることにより、Ｐ-型半導体層２の表面付近に濃度プロファイルのピークを有する第２リサーフ層７を形成することができる。
【００２９】
図２Ｂに示すように、第２リサーフ層７の濃度プロファイルのピーク値は、第１リサーフ層６の濃度プロファイルのピーク値より小さい。実際のプロファイルは、第１リサーフ層６の設計プロファイル濃度と、第２リサーフ層７の設計プロファイル濃度の和となる。素子表面の第２リサーフ層７の不純物濃度を低く形成することにより、第２リサーフ層７を空乏化させ、その部分で耐圧を持たせることができる。結果として、低オン抵抗とゲート酸化膜の信頼性の向上を同時に達成することが可能となる。
【００３０】
次に、工程６として、フォトレジスト２１を除去した後、ゲート電極３の側面にサイドウォール１２を形成する。サイドウォール１２は以下のように形成することができる。まず、図３Ｆに示すように、基板全体に、シリコン酸化膜２５、シリコン窒化膜２６、絶縁膜２７を順に堆積させる。膜は、熱ＣＶＤ法またはプラズマＣＶＤ法により堆積することができる。ここで、膜の厚さは、数ｎｍ〜数百ｎｍの所望の厚さに設計可能である。次に、図３Ｇに示すように、シリコン酸化膜２５、シリコン窒化膜２６及び絶縁膜２７をＲＩＥ等のドライエッチング（異方性エッチング）により除去する。その結果、サイドウォール１２を形成することができる。サイドウォール１２は、３層構造でなくともよく、２層以下または４層以上であってもよい。
【００３１】
次に、工程７として、図３Ｈに示すように、サイドウォール１２、１２’をマスクとして、高濃度Ｎ+型拡散層を形成するべく自己整合的にイオン注入を行う。ｎ+ドーパントとしては、例えば、砒素（Ａｓ）などを用いることができる。その場合、イオン注入は、例えば、３０ｋｅＶ〜６０ｋｅＶ、イオン濃度２．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。これによりＮ+型ソース層８及びＮ+型ドレイン層１０を同時に形成することができる。
【００３２】
サイドウォール１２の横方向の長さは、絶縁膜２５、２６、２７の膜厚の合計によって規定され、例えば、０．１μｍから０．２μｍである。本発明によれば、サイドウォール１２をマスクとして、サイドウォール１２の下に、リサーフ層６、７を形成することができる。リサーフ層６、７の横方向の長さは、サイドウォール１２の横方向の長さ、すなわち、絶縁膜２５、２６、２７の厚さの合計として設計することができる。このように、サイドウォール１２をマスクとして使用することで、マスク合わせによる位置ずれが防止され、マスクずれの設計マージンを考慮する必要もなく微細ＬＤＭＯＳトランジスタの設計自由度が向上する。
【００３３】
続いて、工程８として、図３Ｉに示すように、フォトリソグラフィー技術によるフォトレジストをマスクに使用して、Ｐ+型コンタクト層９を形成する。ｐ+ドーパントとしては、例えば、ボロン（Ｂ）やＢＦ２などを用いることができる。その場合イオン注入は、例えば、２．０ｋｅＶ〜４．０ｋｅＶ、イオン濃度２．０×１０１４ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。最後に、絶縁膜１１にコンタクトホールを開口し、フォトリソグラフィーエッチングプロセスにより、ソース層８とコンタクト層９に共通にソース電極１３を形成し、ドレイン層にドレイン電極１４を形成する。
【００３４】
本実施の形態によれば、リサーフ層の一部、素子表面側を空乏化させることにより、ゲート酸化膜の信頼性の向上、素子の微細化及び低オン抵抗を同時に実現することが可能である。また、サイドウォールをマスクとしてリサーフ層を形成することができ、設計の自由度が向上する。
【００３５】
［第２の実施の形態］
図４は、本発明に係る半導体装置の第２実施形態を示す断面図である。本実施の形態に係るＬＤＭＯＳトランジスタ４０は、ゲート電極３’、サイドウォール４１、４１’、及びチャネル領域４’の形状が異なる点を除いて、第１実施形態と同じ構成を有する。
【００３６】
図４に示すように、第２実施形態のゲート電極３’は、上から下に向かって先細りするように側面が左右対称に傾斜して形成されている。したがって、ゲート電極３’の上面の横方向の長さは、底面の横方向の長さより長い。サイドウォール４１、４１’のゲート電極３’側の側面は、ゲート電極３’の傾斜した側面に沿って、同様に傾斜して形成されている。したがって、サイドウォール４１、４１’の上面の横方向の長さは、底面の横方向の長さより短い。サイドウォール４１の下方には、サイドウォール４１をマスクとして、リサーフ層６，７が形成されている。チャネル領域４’は、第１実施形態のチャネル領域４より短く形成されている。
【００３７】
第２実施形態によれば、リサーフ層の横方向の長さを確保しながら、チャネル領域４の長さを短くすることができ、信頼性の向上と同時により高速なスイッチング動作を達成することが可能である。
【００３８】
［第３の実施の形態］
図５は、本発明に係る半導体装置の第３実施形態を示す断面図である。本実施の形態に係るＬＤＭＯＳトランジスタ５０はゲート電極３’’、サイドウォール５１、５２、及びチャネル領域４’の形状が異なる点を除いて、第１実施形態と同じ構成を有する。
【００３９】
第３実施形態のゲート電極３’’は、一方の側面（ドレイン側）のみが傾斜して形成されている。ゲート電極３’’の上面の横方向の長さは、底面の横方向の長さより長い。サイドウォール５１のゲート電極３’’側の側面は、ゲート電極３’’の傾斜した側面に沿って、同様に傾斜して形成されている。したがって、サイドウォール５１の上面の横方向の長さは、底面の横方向の長さより短い。一方、ソース側のサイドウォール５２は、第１実施形態のサイドウォール１２’より薄く形成されている。サイドウォール５１の下方のＰ-型半導体層領域には、サイドウォール５１をマスクとして、リサーフ層６，７が形成されている。チャネル領域４’は、第１実施形態のチャネル領域４より短く形成されている。
【００４０】
第３実施形態によれば、リサーフ層の横方向の長さを確保しながら、チャネル領域４の長さを短くすることができ、信頼性の向上と同時により高速なスイッチング動作を達成ことが可能である。
【００４１】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、図２Ｂに示す濃度プロファイルは、２回のイオン注入の場合を示しているが、３回以上のイオン注入により行うことも可能である。また、一回のイオン注入処理により所望のプロファイルを形成することも可能である。
【００４２】
また、図１において、Ｐ-型半導体層領域２の濃度が十分に高い場合はチャネル領域４を別に形成する必要がない。さらに、チャネル領域４はゲート電極３の下部領域の途中まで形成して構成されてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る第１実施形態の半導体装置の構造断面図を略示したものである。
【図２Ａ】本発明に係る第１実施形態の半導体装置のリサーフ層部分の断面拡大略示図である。
【図２Ｂ】本発明に係る第１実施形態の半導体装置のリサーフ層の濃度プロファイルを略示したものである。
【図３Ａ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｂ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｃ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｄ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｅ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｆ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｇ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｈ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図３Ｉ】本発明に係る第１実施形態の半導体装置を製造するプロセスを説明する図である。
【図４】本発明に係る第２実施形態の半導体装置の構造断面図を略示したものである。
【図５】本発明に係る第３実施形態の半導体装置の構造断面図を略示したものである。
【符号の説明】
【００４４】
１・・・ＬＤＭＯＳ、    ２・・・Ｐ-型半導体層、    ３・・・ゲート電極、  ４・・・チャネル領域、  ５・・・ＬＤＤ層、  ６・・・第１リサーフ層、  ７・・・第２リサーフ層、  ９・・・コンタクト層、  １０・・・ドレイン層、  １１・・・絶縁膜、  １２・・・サイドウォール、  １３・・・ソース電極、  １４・・・ドレイン電極。
【図１】
2009004493.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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