(57)【要約】【課題】ジャンクションリークを生じることなく、ゲート電極に対する良好なコンタクトを達成することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１では、エピタキシャル層３の基層部がＮ−型領域４をなし、エピタキシャル層３には、そのＮ−型領域４に接して、Ｐ−型のボディ領域５が形成されている。ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通して、その最深部がＮ−型領域４に達している。そして、ゲート電極８の表面には、上向きの突部８Ａが形成されている。突部８Ａは、トレンチ６の内部から上方に向けて突出し、その先端がトレンチ６外に達している。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンからなる半導体層と、
前記半導体層を、その表面から掘り下げて形成されたトレンチと、
前記トレンチの内面上に形成され、酸化シリコンからなるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたシリコンからなるゲート電極とを備え、
前記ゲート電極の表面上には、突部が形成されている、半導体装置。
【請求項２】
前記突部は、前記トレンチの内部から前記トレンチの外方に向けて突出し、その先端が前記トレンチ外に達している、請求項１記載の半導体装置。
【請求項３】
シリコンからなる半導体層にトレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層の表面に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、不純物がドーピングされたシリコンからなり、前記トレンチを埋め尽くす厚さのドープドシリコン層を形成する工程と、
前記ドープドシリコン層上に、前記ドープドシリコンよりもエッチングレートの低い材料からならエッチング抑制層を積層させる工程と、
エッチバックにより、前記ドープドシリコン層の表面が露出するまで前記エッチング抑制層を除去し、前記ドープドシリコン層の表面上における前記トレンチと対向する位置に前記エッチング抑制層の一部を残留させる工程と、
エッチバックにより、前記エッチング抑制層および前記ドープドシリコン層を除去し、前記トレンチの内部に前記ドープドシリコン層の一部を残存させる工程と含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。
【０００４】
Ｎ−型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下げて形成されている。トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０７が形成されている。そして、ゲート絶縁膜１０７の内側には、Ｎ型不純物が高濃度にドーピングされたシリコン（ドープドシリコン）からなるゲート電極１０８が埋設されている。
【０００５】
Ｐ−型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ＋型ソース領域１０９が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１０がＮ＋型ソース領域１０９を貫通して形成されている。
Ｎ−型エピタキシャル層１０３上には、層間絶縁膜（図示しない）が積層される。層間絶縁膜上には、たとえばＡｌ（アルミニウム）配線からなるゲート配線（図示しない）が形成される。ゲート配線は、層間絶縁膜に形成されたゲート用コンタクト孔（図示しない）を介して、ゲート電極１０８にコンタクト（電気接続）される。また、Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０には、層間絶縁膜に形成されたソース用コンタクト孔（図示しない）を介して、ソース配線（図示しない）が電気的に接続される。
【０００６】
Ｎ＋型基板１０２の裏面には、ドレイン電極１１７が形成されている。
半導体装置１を製造する工程においては、トレンチ１０６の内面を含むＮ−型エピタキシャル層１０３の表面にシリコン酸化膜が形成され、このシリコン酸化膜上に、ドープドシリコンの堆積層が形成される。ドープドシリコンの堆積層は、トレンチ１０６内を埋め尽くし、トレンチ１０６外のシリコン酸化膜を覆うような厚さに形成される。その後、エッチバックによって、ドープドシリコンの堆積層のトレンチ１０６外に存在する部分が除去されて、トレンチ１０６内に、ドープドシリコンからなるゲート電極１０８が形成される。
【特許文献１】特開２００２−３０５３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、ドープドシリコンの堆積層がトレンチ１０６の側面を含むエピタキシャル層１０３の表面から膜成長する時に、全表面で同じ割合で成長するために、トレンチ１０６の上方において、ドープドシリコンの堆積層の表面に凹みが形成される。この凹みは、ドープドシリコンの堆積層のエッチバックにより大きくなる。その結果、図３に示すように、ゲート電極１０８の表面に大きな凹み１２０が形成される。また、ゲート電極１０８の形成後にふっ酸洗浄・再酸化の繰り返しが行われると、ゲート電極１０８の表面の凹み１２０はさらに大きくなる。
【０００８】
また、ゲート電極１０８の表面に大きな凹み１２０が形成されていると、Ｎ−型エピタキシャル層１０３に積層される層間絶縁膜の表面からゲート電極１０８の表面（凹み１２０）までの距離が大きくなるので、Ｎ−型エピタキシャル層１０３の表面を基準にゲート用コンタクト孔を形成するためのエッチング時間を設定すると、ゲート用コンタクト孔が層間絶縁膜を貫通せず、ゲート電極１０８とゲート配線とのコンタクト不良を生じるおそれがある。一方、凹み１２０の底面を基準にゲート用コンタクト孔を形成するためのエッチング時間を設定すると、そのゲート用コンタクト孔とともに、Ｎ＋型ソース領域１０９（あるいはボディコンタクト領域１１０）とのコンタクトのためのソース用コンタクト孔が形成される場合に、ソース用コンタクト孔がＮ＋型ソース領域１０９を貫通してＰ−型ボディ領域１０５まで掘れ下がり、いわゆるジャンクションリークを生じるおそれがある。
【０００９】
そこで、この発明の目的は、ジャンクションリークを生じることなく、ゲート電極に対する良好なコンタクトを達成することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための請求項１記載の発明は、シリコンからなる半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内面上に形成され、酸化シリコンからなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたシリコンからなるゲート電極とを備え、前記ゲート電極の表面上には、突部が形成されている、半導体装置である。
【００１１】
この構成によれば、ゲート電極の表面上には、突部が形成されている。したがって、ゲート電極の表面における突部の周囲が半導体層の表面より低く下がっていても、半導体層上に積層される層間絶縁膜にゲート電極に対するコンタクトのためのコンタクト孔を形成する際には、突部の先端を基準にコンタクト孔の形成のためのエッチング時間（量）を設定すれば、コンタクト孔をゲート電極に確実に到達させることができる。半導体層（ソース領域）の表面を基準にコンタクト孔がゲート電極に達するようなエッチング時間に設定することにより、ゲート電極に対するコンタクトのためのコンタクト孔と、ゲート電極の側方に形成されるソース領域に対するコンタクトのためのコンタクト孔とを同一工程で形成する場合に、半導体層（ソース領域）が大きく掘れ下がることを防止することができる。
【００１２】
よって、ジャンクションリークを生じることなく、ゲート電極に対する良好なコンタクトを達成することができる。
請求項２に記載のように、前記突部は、前記トレンチの内部から前記トレンチの外方に向けて突出し、その先端が前記トレンチ外に達していることが好ましい。
この場合、半導体層の表面を基準に、コンタクト孔を形成するためのエッチング時間（量）を設定すれば、半導体層が掘り下がることなく、コンタクト孔をゲート電極の突部に確実に到達させることができる。その結果、ジャンクションリークの発生を確実に防止することができながら、ゲート電極に対する良好なコンタクトを達成することができる。
【００１３】
請求項３記載の発明は、シリコンからなる半導体層にトレンチを形成する工程と、前記トレンチの内面を含む前記半導体層の表面に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、不純物がドーピングされたシリコンからなり、前記トレンチを埋め尽くす厚さのドープドシリコン層を形成する工程と、前記ドープドシリコン層上に、前記ドープドシリコンよりもエッチングレートの低い材料からならエッチング抑制層を積層させる工程と、エッチバックにより、前記ドープドシリコン層の表面が露出するまで前記エッチング抑制層を除去し、前記ドープドシリコン層の表面上における前記トレンチと対向する位置に前記エッチング抑制層の一部を残留させる工程と、エッチバックにより、前記エッチング抑制層および前記ドープドシリコン層を除去し、前記トレンチの内部に前記ドープドシリコン層の一部を残存させる工程と含む、半導体装置の製造方法である。
【００１４】
この製造方法では、トレンチ内にドープドシリコン層を埋設するために、トレンチを埋め尽くす厚さのドープドシリコン層が形成された後、そのドープドシリコン層がエッチバックされる。これにより、トレンチ内にドープドシリコン層が埋設される。こうして形成されるドープドシリコン層の表面上には、トレンチと対向する位置に凹みが形成される。その後、ドープドシリコン層上に、エッチング抑制層が形成され、そのエッチング抑制層が、ドープドシリコン層の表面が露出するまでエッチバックされる。これにより、ドープドシリコン層上のエッチング抑制層は、凹み内のエッチング抑制層を除いて除去される。
【００１５】
その後、ドープドシリコン層およびエッチング抑制層がエッチバックされる。エッチング抑制層は、エッチバックによるエッチングレートがドープドシリコン層よりも低い。このため、エッチング抑制層が埋設された領域の方が、エッチング抑制層が残存していない領域よりも膜減りが小さい。また、エッチング抑制層の厚みが大きい領域の方が、エッチング抑制層の厚みが小さい領域よりも膜減りが小さい。したがって、エッチバック後のドープドシリコン層の表面上には、突部が形成される。その結果、請求項１または２記載の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。
【００１７】
エピタキシャル層３には、トレンチ６がその表面から掘り下げて形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。
トレンチ６内には、その内面全域を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜７が形成されている。そして、トレンチ６内には、ゲート絶縁膜７の内側に、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）にドーピングされたシリコン（ドープドシリコン）からなるゲート電極８が埋設されている。ゲート電極８にドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。ゲート電極８の表面には、上向きの突部８Ａが形成されている。突部８Ａは、トレンチ６の内部から上方に向けて突出しており、トレンチ６におけるゲート幅と直交する方向（図１における左右方向）の中央部に先端を有している。突部８Ａの先端は、トレンチ６外に達している。
【００１８】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０２０／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底面がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。
【００１９】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００２０】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、たとえばＡｌ（アルミニウム）配線からなるゲート配線１４が形成されている。層間絶縁膜１３には、ゲート電極８の突部８Ａに対向する領域に、ゲート用コンタクト孔１５が形成されている。ゲート用コンタクト孔１５は、その下端がエピタキシャル層３の表面とほぼ同一平面上に位置する深さを有している。このゲート用コンタクト孔１５内に入り込み、ゲート用コンタクト孔１５内で突部８Ａと接続されている。これにより、ゲート電極８とゲート配線１４とのコンタクトが達成されている。
【００２１】
また、層間絶縁膜１３上には、ソース領域９およびボディコンタクト領域１０に対向する領域に、ソース用コンタクト孔（図示しない）が形成されている。ソース用コンタクト孔は、ゲート用コンタクト孔１５と同様に、その下端がエピタキシャル層３の表面とほぼ同一平面状に位置する深さを有している。ソース配線１６は、ソース領域９およびボディコンタクト領域１０にソース用コンタクト孔（図示しない）を介してコンタクトされている。ソース配線１６は、接地されている。
【００２２】
Ｎ＋型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｍは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００２３】
まず、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。次いで、図２Ａに示すように、エピタキシャル層３の表面上にＳｉＯ２層３０およびＳｉＮ（窒化シリコン）層３１がこの順に積層され、ＳｉＮ層３１上にレジストパターン３２が形成される。そして、これをマスクとして利用したエッチングにより、図２Ｂに示すように、ＳｉＮ層３１およびＳｉＯ２層３０からなるハードマスク３３が形成される。
【００２４】
レジストパターン３２が除去された後、ハードマスク３３を利用してエピタキシャル層３がエッチングされることにより、図２Ｃに示すようにトレンチ６が形成される。その後、図２Ｄに示すように、ハードマスク３３が除去される。
次いで、図２Ｅに示すように、熱酸化処理によって、エピタキシャル層３の表面およびトレンチ６の内面に、ＳｉＯ２からなる酸化膜２０が形成される。  次いで、ＣＶＤ法により、酸化膜２０上に、ドープドシリコンの堆積層であるドープドシリコン層２１が形成される。ドープドシリコン層２１は、図２Ｆに示すように、トレンチ６内を埋め尽くし、トレンチ６外における酸化膜２０にも形成される。ドープドシリコン層２１がトレンチ６の側面を含むエピタキシャル層３の表面から膜成長する時に、全表面で同じ割合で成長するために、ドープドシリコン層２１の表面には、トレンチ６と対向する位置に凹み２２が形成される。この凹み２２は、トレンチ６のゲート幅と直交する方向（図２Ｆにおける左右方向）の断面形状がＶ字状を有している。
【００２５】
次いで、スピンコート法により、ドープドシリコン層２１上に、有機系のＢＡＲＣ（反射防止膜：Bottom Anti-Reflection Coating）の堆積層であるエッチング抑制層２３が形成される。この有機材料は、エッチバックによるエッチングレートが、ドープドシリコンよりも低い。エッチング抑制層２３は、図２Ｇに示すように、凹み２２を埋め尽くす。
その後、エッチバックによって、ドープドシリコン層２１の表面が露出するまでエッチング抑制層２３が除去される。これにより、図２Ｈに示すように、ドープドシリコン層２１上のエッチング抑制層２３は、凹み２２のエッチング抑制層２３を除いて除去される。凹み２２内のエッチング抑制層２３は、トレンチ６のゲート幅と直交する方向におけるトレンチ６の中央部の上方において、最も厚くなっている。
【００２６】
その後、エッチバックが続行され、ドープドシリコン層２１およびエッチング抑制層２３が除去される。エッチング抑制層２３のエッチングレートが、ドープドシリコン層２１のエッチングレートよりも低いので、エッチング抑制層２３が埋設された領域の方が、エッチング抑制層２３が存在していない領域よりも膜減りが小さい。また、エッチング抑制層２３の厚みが大きい領域の方が、エッチング抑制層２３の厚みが小さい領域よりも膜減りが小さい。したがって、エッチバック後のドープドシリコン層２１の表面上には、図２Ｉに示すように、上向きの突部２４が形成される。このとき、突部２４の先端は、トレンチ６外に達している。
【００２７】
その後、図２Ｊに示すように、ウエットエッチングによって、エピタキシャル層３の表面上から酸化膜２０が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、熱酸化処理により、エピタキシャル層３の表面およびドープドシリコン層２１の表面に、再び酸化膜が形成される。
その後、エピタキシャル層３の表層部におけるボディコンタクト領域１０を形成すべき部分に、Ｎ型不純物のイオンが注入される。次いで、エピタキシャル層３の表層部における、ボディコンタクト領域１０を形成すべき部分と対向する部分に、Ｐ型不純物のイオンが注入され、図２Ｋに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。
【００２８】
以上の工程を経た後、図２Ｌに示すように、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１３が形成される。そして、図２Ｍに示すように、エッチングにより、層間絶縁膜１３にゲート用コンタクト孔１５やソース用コンタクト孔（図示しない）などが形成された後、ゲート配線１４、ソース配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。
【００２９】
この実施形態によれば、ゲート電極８の表面上には、突部８Ａが形成されている。したがって、ゲート電極８の表面における突部８Ａの周囲がエピタキシャル層３の表面より低く下がっていても、エピタキシャル層３上に積層される層間絶縁膜１３にゲート用コンタクト孔１５を形成する際には、突部８Ａの先端を基準にゲート用コンタクト孔１５の形成のためのエッチング時間（量）を設定すれば、ゲート用コンタクト孔１５をゲート電極８に確実に到達させることができる。エピタキシャル層３（ソース領域９）の表面を基準にゲート用コンタクト孔１５がゲート電極８に達するようなエッチング時間に設定することにより、ゲート用コンタクト孔１５と、ソース用コンタクト孔とを同一工程で形成する場合に、エピタキシャル層３（ソース領域９）が大きく掘れ下がることを防止することができる。
【００３０】
よって、ジャンクションリークを生じることなく、ゲート電極８に対する良好なコンタクトを達成することができる。
さらに、突部８Ａが、トレンチ６の内部から上方に向けて突出し、その先端がトレンチ６外に達しているので、エピタキシャル層３の表面を基準に、ゲート用コンタクト孔１５を形成するためのエッチング時間（量）を設定すれば、エピタキシャル層３が掘り下がることなく、ゲート用コンタクト孔１５をゲート電極８の突部８Ａに確実に到達させることができる。その結果、ジャンクションリークの発生を確実に防止することができながら、ゲート電極８に対する良好なコンタクトを達成することができる。
【００３１】
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
前述の実施形態では、エッチング抑制層２３の材料として、ＢＡＲＣの材料として用いられる有機材料を例示したが、たとえばＳｉＯ２、ＳｉＮ（窒化シリコン）およびレジストなど、エッチバックによるエッチングレートがシリコンよりも低く、かつ、表面が平坦な膜を得ることのできる材料を採用することができる。たとえばＳｉＯ２の堆積層は、スピンコート法またはＣＶＤ法により形成することができる。また、ＳｉＮの堆積層は、ＣＶＤ法により形成することができ、レジストの堆積層は、スピンコート法により形成することができる。
【００３２】
さらに、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図３】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００３４】
１    半導体装置
３    エピタキシャル層（半導体層）
４    Ｎ−型領域
５    ボディ領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
８Ａ  突部
９    ソース領域
１４    ゲート配線
１５    ゲート用コンタクト孔
２１    ドープドシリコン層
２３    エッチング抑制層
【図１】
2009158587.tif 000003
【図２Ａ】
2009158587.tif 000004
【図２Ｂ】
2009158587.tif 000005
【図２Ｃ】
2009158587.tif 000006
【図２Ｄ】
2009158587.tif 000007
【図２Ｅ】
2009158587.tif 000008
【図２Ｆ】
2009158587.tif 000009
【図２Ｇ】
2009158587.tif 000010
【図２Ｈ】
2009158587.tif 000011
【図２Ｉ】
2009158587.tif 000012
【図２Ｊ】
2009158587.tif 000013
【図２Ｋ】
2009158587.tif 000014
【図２Ｌ】
2009158587.tif 000015
【図２Ｍ】
2009158587.tif 000016
【図３】
2009158587.tif 000017