(57)【要約】【課題】本発明は、高速動作を保ちつつ耐圧を向上させることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。【解決手段】延在するゲートＧの両側にドレインＤ及びソースＳが配置されたストライプ状のトランジスタセルを複数有するＭＯＳトランジスタＴｒであって、  前記トランジスタセルを複数含み、ソースＳが両端に配置されたトランジスタセルブロックＣＢを複数有し、  該トランジスタセルブロックＣＢの両端の前記ソースＳの外側に、延在するバックゲートＢＧが配置されたことを特徴とする。【選択図】図１
2009164278.tif 000002
【特許請求の範囲】
【請求項１】
延在するゲートの両側に、ドレイン及びソースが配置されたストライプ状のトランジスタセルを複数有するＭＯＳトランジスタであって、
前記トランジスタセルを複数含み、ソースが両端に配置されたトランジスタセルブロックを複数有し、
該トランジスタセルブロックの両端の前記ソースの外側に、延在するバックゲートが配置されたことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記バックゲートは、前記トランジスタセルブロックの延在方向と垂直に延在し、前記トランジスタセルブロックを両端から囲う部分を有し、前記トランジスタセルブロックの各々の周囲を囲うことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記トランジスタセルブロックは、各々が同じ数のトランジスタセルを含むことを特徴とする請求項１又は２に記載のＭＯＳトランジスタ。
【請求項４】
前記トランジスタセルブロックは、２個のトランジスタセルのみ含むトランジスタセルブロックを含むことを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳトランジスタ。
【請求項５】
前記ソース及び前記バックゲートは、共通にグランドに接続されていることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳトランジスタ。
【請求項６】
請求項１乃至５のいずれか一項に記載のＭＯＳトランジスタを用いたトランジスタ回路が半導体基板に形成され、
該半導体基板をパッケージングしたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関し、特に、延在するゲートの両側に、延在するドレイン及びソースが配置されたトランジスタセルを複数有するＭＯＳトランジスタ及びこれを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、延在するゲートの両側に、略平行にストライプ状に延在するドレイン及びソースが交互に配置されたトランジスタセルが複数半導体基板に形成され、これら複数のトランジスタセルを並列に接続して１個のＭＯＳ（Metal Oxide Semiconductor）トランジスタを構成した技術が知られている。
【０００３】
図４は、従来のＭＯＳトランジスタＴｒ１の構造を示した図である。図４（ａ）は、ＭＯＳトランジスタＴｒ１に電位を供給するためのメタル層Ｍ１、図４（ｂ）は、半導体基板ＷＦに形成されたＭＯＳトランジスタＴｒ１の平面構造、図４（ｃ）は、ＭＯＳトランジスタＴｒ１の断面構造を示した図であり、各々の配置が対応して示されている。
【０００４】
図４（ｂ）において、直線状に延在するゲートＧ１の両側に、ドレインＤ及びソースＳが、交互に配置され、ゲートＧ１、ドレインＤ及びソースＳで１つのトランジスタセルを形成している。トランジスタセルは、ゲートＧ１と同数形成され、これらのトランジスタセルが並列に接続されて、１個のＭＯＳトランジスタＴｒ１を構成している。そして、配列されたトランジスタセルの両外側は、ソースＳが配置され、その周囲をバックゲートＢＧ１が囲む配置構成となっている。ソースＳとバックゲートＢＧ１には、一般的に同電位が供給され、ＮチャネルＭＯＳトランジスタにおいては、グランド電位が供給される。ドレインＤには、電源電位が供給される。また、ドレインＤ、ソースＳ及びバックゲートＢＧ１上には、上層に形成されたメタル層Ｍと電気的接続を図るためのスルーホールＨが形成されている。
【０００５】
図４（ａ）において、ＭＯＳトランジスタＴｒ１に電位を供給するためのメタル層Ｍ１の構造が示されているが、ソースＳとバックゲートＢＧ１には、同電位のグランド電位を供給すべく、総てのソースＳ及びバックゲートＢＧ１を連続的に覆うようなグランド電位供給パターンＭＧ１が形成されている。一方、ドレインＤの上には、電源電位を供給すべく、電源電位供給パターンＭＶ１がドレインＤを覆うように形成されている。これらのメタル層Ｍ１は、上述のスルーホールＨを介して、ＭＯＳトランジスタＴｒ１に電位供給を行う。
【０００６】
図４（ｃ）においては、図４（ｂ）に示したＭＯＳトランジスタＴｒ１の断面構造が示されている。ドレインＤ及びソースＳが半導体基板ＷＦの表面に交互に所定間隔を有してｎ型拡散層として形成され、その間の半導体基板ＷＦ上に、酸化絶縁膜Ｉを介してゲートＧが形成されている。半導体基板ＷＦはｐ層で形成されており、ドレインＤ及びソースＳはｎ型拡散層で形成されているため、半導体基板ＷＦ中には、寄生のＮＰＮ型トランジスタＱ１が形成される。このとき、寄生トランジスタＱ１のコレクタにはドレインＤ、エミッタにはソースＳ、ベースには半導体基板ＷＦのｐ層が対応するが、グランド電位であるバックゲートＢＧ１と、寄生トランジスタＱ１のベースとの間には、基板抵抗Ｒ１が生じる。これは、半導体基板ＷＦが有する抵抗であり、よって、グランド電位が供給される端部のバックゲートＢＧ１との距離が長い程、その抵抗値が大きくなる。従って、図４（ｃ）においては、半導体基板ＷＦの中央部分に生じる寄生トランジスタＱ１の基板抵抗Ｒ１が、最も高い値となる。
【０００７】
ここで、寄生トランジスタＱ１のベース−グランド間の基板抵抗Ｒ１が大きくなると、ベース電位が高くなり易くなる。そうすると、寄生トランジスタＱ１がオンとなり、コレクタとエミッタ間に電流が流れてブレークダウンしまう、いわゆるスナップバック現象が発生し易くなってしまう。スナップバックに入ると、ドレインＤ−ソースＳ間で制御不能な電流が流れてしまうので、これを防ぐため、従来から、ゲートＧのゲート長を拡大してＭＯＳトランジスタの耐圧を上げる技術が提案されている。
【０００８】
図５は、ゲート長を拡大した従来のＭＯＳトランジスタＴｒ２の構造を示した図である。図５（ａ）は、ＭＯＳトランジスタＴｒ２に電位を供給するためのメタル層Ｍ２、図５（ｂ）は、半導体基板ＷＦに形成されたＭＯＳトランジスタＴｒ２の平面構造、図５（ｃ）は、ＭＯＳトランジスタＴｒ２の断面構造を示した図であり、各々、配置が対応して示されている。なお、図４と同様の構成要素については、同一の参照符号を付している。
【０００９】
図５（ｂ）において、直線状に延在するゲートＧ２の両側に、略平行にドレインＤ及びソースＳが交互に配置されて複数のトランジスタセルが形成され、トランジスタセル全体の両端にはソースＳが配置され、周囲をバックゲートＢＧ１が囲んでいる基本的構成は図４（ｂ）と同様であるが、ゲートＧ２のゲート長Ｌが拡大されている点で、図４（ｂ）とは異なっている。
【００１０】
図５（ｃ）において、図５（ｂ）に対応するＭＯＳトランジスタＴｒ２の断面図が示されており、ｎ型拡散層のドレインＤ及びソースＳと半導体基板ＷＦのｐ層でＮＰＮ型の寄生トランジスタＱ２が形成されており、寄生トランジスタＱ２のベースと端部のバックゲートＢＧ１間に基板抵抗Ｒ１が発生している点は図４（ｃ）と同様であるが、ゲートＧ２のゲート長Ｌが拡大されているため、寄生トランジスタＱ２の耐圧が向上しており、スナップバックに入り難くなった点が異なっている。
【００１１】
図５（ａ）は、ＭＯＳトランジスタＴｒ２の上層に形成されるメタル層Ｍ２の構造を示した図である。図５（ａ）において、ソースＳ及びバックゲートＢＧ１にグランド電位が供給できるように、これらを覆うようにグランド電位供給パターンＭＧ２が連続的に形成され、ドレインＤには電源電位を供給できるように、ドレインＤを覆うように電源電位供給パターンＭＧ２が形成されている。これらの点は図４（ａ）と同様であるが、ゲートＧ２のゲート長Ｌが拡大された分、グランド電位供給パターンＭＧ２の横幅が拡大され、電源電位供給パターンＭＶ２の間隔が広くなった点で、図４（ａ）と異なっている。
【００１２】
このように、従来は、ＭＯＳトランジスタＴｒ２に要求される耐圧に応じて、ゲート長Ｌを拡大させることにより、所望の耐圧を実現していた。
【００１３】
なお、保護回路用トランジスタの耐圧低下を防ぐことを目的とした半導体装置であって、一導電型のウェル領域にゲート電極を挟んで形成された反対導電型のソース領域及びドレイン領域と、ソース領域の表面に配置され、ソース領域を突き抜けてウェル領域に達するように形成された一導電型のバックゲート領域を有し、ソース領域表面におけるバックゲート領域の配置位置は、ウェル領域におけるゲート電極直下の位置からバックゲート領域までの間の抵抗が最大となるように構成した技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開平１０−１２８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の図５に示した従来技術の構成では、ゲート長Ｌを拡大させて、ゲート幅を変化させない場合には、ゲート長拡大によりゲート面積が増大してゲート容量が増大し、ＭＯＳトランジスタＴｒ２の高速動作が出来なくなるという問題があった。
【００１５】
また、ＭＯＳトランジスタＴｒ２の電流能力を変化させない場合には、ゲート長Ｌの拡大により電流能力が低下し、これを防ぐためにゲート幅を拡大する必要が生じ、やはりゲート面積及びデバイス面積が増大してゲート容量及びソース・ドレイン寄生容量が増大してしまう。その結果、ＭＯＳトランジスタＴｒ２を高速スイッチングさせなければならないときには、増大した寄生容量により所望の特性が出ず、耐圧向上と高速動作の両立が困難であるという問題があった。
【００１６】
図６は、図５に示した従来技術の手法を用いて、ＭＯＳトランジスタＴｒ２の耐圧改善を試みた場合の、ゲート長Ｌに対するスナップバック電圧とゲート寄生容量の関係を示した図である。図６において、一点鎖線はゲート長Ｌに対するゲート寄生容量特性、破線はゲート長Ｌに対するスナップバック電圧を示した図である。
【００１７】
図６の破線に示されるように、ゲート長Ｌを増加させると、スナップバック電圧も一次関数的に増加し耐圧は向上するが、一点鎖線に示されるように、ゲート寄生容量の方は二次関数的に、より急激に増加するため、耐圧を向上させつつデバイスの高速動作を保つことは困難であった。
【００１８】
そこで、本発明は、高速動作を保ちつつ耐圧を向上させることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（Ｔｒ）は、延在するゲート（Ｇ）の両側に、ドレイン（Ｄ）及びソース（Ｓ）が配置されたストライプ状のトランジスタセルを複数有するＭＯＳトランジスタ（Ｔｒ）であって、
前記トランジスタセルを複数含み、ソース（Ｓ）が両端に配置されたトランジスタセルブロック（ＣＢ）を複数有し、
該トランジスタセルブロック（ＣＢ）の両端の前記ソース（Ｓ）の外側に、延在するバックゲート（ＢＧ）が配置されたことを特徴とする。
【００２０】
これにより、バックゲートをＭＯＳトランジスタの両端又は周囲だけでなく、ＭＯＳトランジスタの中央付近部分に配置することができ、寄生トランジスタの基板電流を短い経路で吸い上げることにより、寄生抵抗による電位上昇を抑えて寄生トランジスタの動作を抑制することができ、耐圧を向上させつつ高速動作を実現することができる。
【００２１】
第２の発明は、第１の発明に係るＭＯＳトランジスタ（Ｔｒ）において、
前記バックゲート（ＢＧ）は、前記トランジスタセルブロック（ＣＢ）の延在方向と垂直に延在し、前記トランジスタセルブロック（ＣＢ）を両端から囲う部分を有し、前記トランジスタセルブロック（ＣＢ）の各々の周囲を囲うことを特徴とする。
【００２２】
これにより、寄生トランジスタの基板電流の吸い上げ経路を更に増加させ、基板電流を効果的に吸い上げることができ、寄生抵抗による電位上昇を抑制して寄生トランジスタのブレークダウンを防ぐことにより、耐圧を向上させつつ高速動作を実現することができる。
【００２３】
第３の発明は、第１又は第２の発明に係るＭＯＳトランジスタ（Ｔｒ）において、
前記トランジスタセルブロック（ＣＢ）は、各々が同じ数のトランジスタセルを含むことを特徴とする。
【００２４】
トランジスタセルブロック間の特性を均一にし、同一の面積で効率的に各トランジスタセルブロックを駆動させることができる。
【００２５】
第４の発明は、第１〜３のいずれか一つの発明に係るＭＯＳトランジスタ（Ｔｒ）において、
前記トランジスタセルブロック（ＣＢ）は、２個のトランジスタセルのみ含むトランジスタセルブロック（ＣＢ）を含むことを特徴とする。
【００２６】
これにより、トランジスタセルブロックを最小単位で構成し、バックゲートを最小間隔でＭＯＳトランジスタ内に配置することができ、発生する基板電流を吸い上げる経路を多く設けることができる。
【００２７】
第５の発明は、第１〜４のいずれか一つの発明に係るＭＯＳトランジスタ（Ｔｒ）において、
前記ソース（Ｓ）及び前記バックゲート（ＢＧ）は、共通にグランドに接続されていることを特徴とする。
【００２８】
これにより、吸い上げた基板電流を、グランドに流し込んで寄生トランジスタのベース電位の上昇を抑えることができる。
【００２９】
第６の発明に係る半導体集積回路装置は、第１〜５のいずれか一つの発明に係るＭＯＳトランジスタ（Ｔｒ）を用いたトランジスタ回路が半導体基板（ＷＦ）に形成され、
該半導体基板（ＷＦ）をパッケージングしたことを特徴とする。
【００３０】
これにより、耐圧を向上させつつ高速動作を実現できる半導体集積回路とすることができる。
【００３１】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００３２】
本発明によれば、ＭＯＳトランジスタの耐圧を向上させつつ、高速動作を実行させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００３４】
図１は、本発明を適用した実施例に係るＭＯＳトランジスタＴｒの構造を示した図である。図１（ａ）は、本実施例に係るＭＯＳトランジスタＴｒに電位を供給するメタル層Ｍの平面構成図、図１（ｂ）は、ＭＯＳトランジスタＴｒの平面構成図、図１（ｃ）は、ＭＯＳトランジスタＴｒの断面構造図である。図１（ａ）〜（ｃ）は、各々その位置が対応した状態で示されている。また、図４及び図５と同様の構成要素については、同一の参照番号を付している。なお、本実施例に係るＭＯＳトランジスタは、大電流を流すパワーＭＯＳトランジスタに適用するのが好適であるが、他の種類のＭＯＳトランジスタに適用してもよい。
【００３５】
図１（ｂ）は、本実施例に係るＭＯＳトランジスタＴｒの平面構成を示した図である。本実施例に係るＭＯＳトランジスタＴｒは、半導体基板ＷＦ上に形成される。本実施例に係るＭＯＳトランジスタＴｒにおいては、直線上に延在するゲートＧの両側に、ゲートＧに略平行に延在するドレインＤとソースＳがストライプ状に配列される。ゲートＤとソースＳでゲートＧを挟み込む構成と言ってもよい。ゲートＧと両側に配置されたドレインＤ及びソースＳの１つの組で１つのトランジスタセルを構成するが、ドレインＤとソースＳは交互に配列され、１つのドレインＤが、２つのトランジスタセルのドレインを兼用している。よって、トランジスタセルは、ゲートＧの数と同数存在し、図１（ｂ）においては、８本のゲートＧが示されているので、８個のトランジスタセルを有することになる。このように、本実施例に係るＭＯＳトランジスタは、ストライプ状のトランジスタセルを複数有する。
【００３６】
また、本実施例に係るＭＯＳトランジスタＴｒは、複数のトランジスタセルブロックＣＢを備え、図１（ｂ）においては、４個のトランジスタセルブロックＣＢを備える。トランジスタセルブロックＣＢは、複数のトランジスタセルを含み、トランジスタセルの配列は、両端にソースＳが配置される構成を有する。そして、両端のソースＳの外側には、バックゲートＢＧが隣接されて配置され、トランジスタセルブロックＣＢの端部を構成している。逆側から見れば、ソースＳが両側からバックゲートを挟み込んでいると言ってもよい。
【００３７】
このように、本実施例に係るＭＯＳトランジスタＴｒにおいては、バックゲートＢＧをＭＯＳトランジスタＴｒの全体の両端に配置するだけでなく、ＭＯＳトランジスタＴｒの中央部分の途中、途中に所定間隔を有して配置することにより、バックゲートＢＧ間の距離を小さくしている。バックゲートＢＧは、一般的には、グランドに接続されているので、トランジスタセルブロックＣＢの中央部で基板電流が生じても、トランジスタセルブロックＣＢの両端にあるバックゲートＢＧを通じて基板電流がグランドに流れ込む経路を近くに設けることができる。
【００３８】
また、図１（ｂ）において、バックゲートＢＧは、トランジスタセルの延在方向の端部を外側から囲う部分も有し、各々のトランジスタセルブロックＣＢの周囲を囲うように構成されている。このように、バックゲートＢＧは、トランジスタセルを構成するストライプ状の配列と同方向の部分だけでなく、これと略垂直に交わる方向に延在し、トランジスタセルの端部を囲うように配置された部分を有してもよい。これにより、バックゲートＢＧ同士の接続を確実にし、全体に均一な電位供給を行うことができる。なお、図１（ｂ）においては、トランジスタセルの延在方向の一端側しか示されていないが、他端も同様に、バックゲートＢＧにより周囲が囲まれるように構成されてよい。
【００３９】
ドレインＤ、ソースＳ及びバックゲートＢＧの上方には、スルーホールＨが形成されてよい。ＭＯＳトランジスタＴｒには、スルーホールＨを介して電位供給がなされ、スルーホールＨの上層には、メタル層Ｍが形成されている。メタル層ＭとＭＯＳトランジスタＴｒは、スルーホールＨを介して電気的接続がなされており、メタル層ＭからスルーホールＨを介してＭＯＳトランジスタに電位供給がなされる。
【００４０】
図１（ａ）は、ＭＯＳトランジスタＴｒの上層に存在するメタル層Ｍの平面構成を示した図である。図１（ａ）において、メタル層Ｍは、グランド電位を供給するグランド電位供給パターンＭＧと、電源電位を供給する電源電位供給パターンＭＶとを有する。グランド電位の供給は、ＭＯＳトランジスタＴｒのソースＳ及びバックゲートＢＧに対して行われるので、ソースＳ及びバックゲートＢＧ上に形成されたスルーホールＨを覆うように、グランド電位供給パターンＭＧは形成されている。また、電源電位の供給は、ＭＯＳトランジスタＴｒのドレインＤに対して行われるので、電源電位供給パターンＭＶは、ドレインＤ上に形成されたスルーホールＨを覆うように形成されている。グランド電位供給パターンＭＧは、グランドに接続され、ＭＯＳトランジスタＴｒのソースＳ及びバックゲートＢＧから吸い上げて流出してくる電流を、グランドへと流す。一方、電源電位供給パターンＭＶは、電源に接続され、電源から流れてくる電流を、ドレインＤに供給する。
【００４１】
図１（ｃ）は、本実施例に係るＭＯＳトランジスタＴｒの断面構造図である。図１（ｃ）において、半導体基板ＷＦの表面にドレインＤ及びソースＳが形成されている。半導体基板ＷＦは、ｐ層で形成され、ドレインＤ及びソースＳは、ｎ型拡散層として形成されている。つまり、本実施例に係るＭＯＳトランジスタＴｒは、ＮチャネルＭＯＳトランジスタに適用される。なお、ｐ層は、半導体基板ＷＦに形成されたｐ−Ｗｅｌｌ層や、ｐ型エピタキシャル層であってもよい。
【００４２】
半導体基板ＷＦの表面には、酸化絶縁膜Ｉが形成されている。酸化絶縁膜Ｉは、スルーホールＨと接続される点には、孔が開けられて、スルーホールＨと電気的接続が可能に構成されている。また、ドレインＤとソースとの間の酸化絶縁膜Ｉ上には、ゲートＧが形成されている。
【００４３】
また、トランジスタセルブロックＣＢの両端に配置されたソース同士の間と、ＭＯＳトランジスタＴｒ全体の両端部には、バックゲートＢＧが設けられている。従って、図１（ｃ）においては、両端２箇所と中央３箇所に、合計５つの略直線状のバックゲートＢＧが略平行に設けられている。バックゲートＢＧは、半導体基板ＷＦのｐ層がそのままバックゲートＢＧとして設けられていてもよいし、半導体基板ＷＦのｐ層とは異なるｐ層が形成されて設けられてもよい。図１（ｃ）においては、バックゲートＢＧと半導体基板ＷＦのｐ層との境目が無く、半導体基板ＷＦのｐ層がバックゲートＢＧとして利用されている。なお、半導体基板ＷＦのｐ層には、ｐ−Ｗｅｌｌ層やｐエピタキシャル層も含まれることは、上述の通りである。
【００４４】
図１（ｃ）において、ＭＯＳトランジスタＴｒの中央部には、寄生トランジスタＱが存在する。ｎ型拡散層で形成されたドレインＤがコレクタ、ソースＳがエミッタに該当し、半導体基板ＷＦはｐ層で形成されているので、寄生トランジスタＱは、ＮＰＮ型トランジスタを構成する。バックゲートＢＧがグランドとなり、半導体基板ＷＦ内の寄生抵抗（on抵抗）Rを介して、NPN型寄生トランジスタQのベースと接続されている。寄生抵抗Rが大きく、ベース電位が上昇し易くなると、寄生トランジスタQがオンし易くなり、いわゆるスナップバック現象が発生し易くなるが、本実施例に係るMOSトランジスタにおいては、寄生トランジスタQのベースとグランド電位を供給するバックゲートBGの距離が短いので、寄生抵抗Rは小さな値となる。よって、ベース電位は上昇し難くなり、スナップバックに入り難くなる。また、ゲートＧのゲート長Ｌを増加させている訳ではないので、MOSトランジスタＴｒの動作速度を低下させることがない。
【００４５】
このように、グランド電位に接続されたバックゲートＢＧを、MOSトランジスタＴｒの両端だけでなく、トランジスタセルブロックＣＢの間に設けて、MOSトランジスタＴｒの中央領域にも配置したことにより、寄生抵抗Rを小さくするともに、生じた基板電流をすぐに近隣にあるバックゲートＢＧで吸い上げ、メタル層Mのグランド電位供給パターンＭＧに流し込むことができる。そして、ゲート長Ｌは変化させていないので、ＭＯＳトランジスタＴｒの高速動作を維持しつつ、耐圧を向上させることができる。
【００４６】
なお、図１（ｃ）においては、１個の寄生トランジスタQのみを顕在化させて示しているが、各トランジスタセルブロックＣＢには２個ずつのNPN型寄生トランジスタQが発生し、各々が、近隣のバックゲートＢＧから基板電流を吸い上げ、寄生抵抗Rを小さくすることができる。
【００４７】
また、図１（ａ）〜（ｃ）においては、各トランジスタセルブロックＣＢは、トランジスタセルを２個のみ含み、ＭＯＳトランジスタＴｒの両端と各トランジスタセルブロックＣＢの間にバックゲートＢＧが配置された例を挙げて説明したが、このような配置が、トランジスタセル２個に対して２個のバックゲートＢＧが用意されることになるので、耐圧を向上させつつＭＯＳトランジスタＴｒの高速動作を保つためには、最も好ましい形態である。
【００４８】
しかしながら、本実施例に係るMOSトランジスタＴｒは、ストライプ状に配列されているトランジスタセルの一部にバックゲートＢＧを挟んでゆく構成を取るので、同一の面積では、トランジスタセルの数が、従来の耐圧対策を行わない（図４参照）ＭＯＳトランジスタよりも少なくなる。
【００４９】
そこで、MOSトランジスタＴｒの面積との関係で、同一のトランジスタセル数でより面積を小さくしてMOSトランジスタＴｒを構成したい場合には、１個のトランジスタセルブロックＣＢのトランジスタセル数を増やし、ＭＯＳトランジスタＴｒの中央領域に設けるバックゲートＢＧの数を若干減らすようにしてもよい。例えば、図１に示したＭＯＳトランジスタＴｒの次のレベルで、トランジスタセルブロックＣＢが有するトランジスタセルの数を増加させたい場合には、４個のトランジスタセルを含むトランジスタセルブロックＣＢとして構成することができる。トランジスタセルブロックＣＢの両端は、ソースＳが配列されるように構成する必要があるので、トランジスタセルブロックＣＢが有するトランジスタセル数は、２個ずつ増加することになる。このように、１個のトランジスタセルブロックＣＢが含むトランジスタセル数を増加させて構成した場合には、図１に示した実施例よりは耐圧が低くなってしまうが、MOSトランジスタＴｒの中央領域にやはりバックゲートＢＧが設けられるので、両端にのみバックゲートＢＧが設けられている場合と比較して、それでもなお大幅に耐圧を向上させることができる。また、用途及び許容面積に応じて、部分的に２個のトランジスタセルのみを含むトランジスタセルを設け、他のトランジスタセルブロックは、トランジスタセルの個数を４個以上とする、等の種々のトランジスタセルブロックＣＢを組み合わせて本実施例に係るＭＯＳトランジスタＴｒを構成してもよい。
【００５０】
また、各トランジスタセルブロックＣＢに含まれるトランジスタセルの個数は、各々が同数となるように構成してもよい。これにより、各トランジスタセルブロックの特性を均一にすることができ、ＭＯＳトランジスタＴｒに与えられた半導体基板ＷＦ上の面積を、効率的に活用することができる。
【００５１】
このように、ＭＯＳトランジスタＴｒを構成する複数のトランジスタセルを分割してブロック化し、トランジスタセルブロックＣＢの端部にはソースＳが配列されるように構成し、各々のトランジスタセルブロックＣＢに対して両端外側にバックゲートＢＧを設けることにより、ＭＯＳトランジスタＴｒの中央領域にもバックゲートＢＧを設けることができるようになる。これにより、各トランジスタセルブロックの耐圧を向上させるとともに、これらの動作速度を高く保つことができ、MOSトランジスタＴｒ全体としても耐圧が向上し、高速動作を維持することができる。また、トランジスタセルブロックＣＢは、上述のように、種々の態様で構成してよい。
【００５２】
図２は、従来のＭＯＳトランジスタＴｒ１（図４参照）と本実施例に係るＭＯＳトランジスタＴｒのゲート長Ｌ〔μｍ〕に対するスナップバック電圧〔Ｖ〕及びゲート寄生容量〔ｐＦ〕の関係を示した図である。図２において、破線が従来のＭＯＳトランジスタＴｒ１のゲート長Ｌとスナップバック電圧との関係を示した特性であり、実線が本実施例に係るＭＯＳトランジスタＴｒのゲート長Ｌとスナップバック電圧との関係を示した図である。
【００５３】
図２において、破線と実線を比較すると、同じゲート長Ｌ〔μｍ〕に対して、本実施例に係るＭＯＳトランジスタＴｒのスナップバック電圧〔Ｖ〕が、従来のＭＯＳトランジスタＴｒ１のスナップ電圧〔Ｖ〕よりも高くなっており、耐圧が向上していることが示されている。なお、図２に係るデータは、寄生抵抗５００〔Ω〕程度のパワーＭＯＳトランジスタによる測定データを示している。
【００５４】
また、図２において、一点鎖線によりゲート長Ｌ〔μｍ〕に対するゲート寄生容量〔ｐＦ〕の関係が示されているが、ゲート長Ｌが上昇するにつれて、ゲート寄生容量は、二次関数的に急激に増加していることが示されている。本実施例に係るＭＯＳトランジスタＴｒは、ゲート長Ｌを増加させず、個々のトランジスタセルの寸法は変化させずに全体を構成しているので、このようなゲート長Ｌの増加によるゲート寄生容量の増加は生じず、ＭＯＳトランジスタが本来持つ動作速度を発揮させることができる。
【００５５】
図３は、従来のＭＯＳトランジスタＴｒ１（図４参照）と本実施例に係るＭＯＳトランジスタＴｒのスナップバック特性を示した図である。図３において、横軸はドレインＤ−ソースＳ間電圧Ｖｄｓ〔Ｖ〕、縦軸はドレイン電流Ｉｄ〔Ａ〕を示している。図３は、ｎチャネルＭＯＳトランジスタで、ゲート幅Ｗ／ゲート長Ｌ＝３０４００〔μｍ〕／１．３〔μｍ〕の場合のスナップバック特性を示している。
【００５６】
図３において、破線は従来のＭＯＳトランジスタＴｒ１のスナップバック特性、実線は本実施例に係るＭＯＳトランジスタＴｒのスナップバック特性を示している。従来及び本実施例に係るＭＯＳトランジスタＴｒ１、Ｔｒの特性の双方とも、右側の電圧値が高い方の特性は、ドレインＤ−ソースＳ間電圧を徐々に増加させていったときに、スナップバックが生じるブレークダウン電圧特性を示しており、左側の電圧値が低い方の特性は、一旦スナップバックが生じてから、電圧を徐々に低下させていったときの、ブレークダウン電圧特性を示している。つまり、スナップバック特性は、図３に示すように、ヒステリシスを有する特性を示している。
【００５７】
従来のＭＯＳトランジスタＴｒ１においては、ドレインＤ−ソースＳ間電圧Ｖｄｓを徐々に増加させてゆくと、電圧値１１〔Ｖ〕を超えた電圧Ｖ１でスナップバックに入る。一旦スナップバックに入ると、ドレインＤ−ソースＳ間電圧Ｖｄｓを下げても、ドレイン電流Ｉｄは流れ続け、スナップバック状態は継続される。ドレインＤ−ソースＳ間電圧Ｖｄｓを低下させ続け、電圧値７．５〔Ｖ〕程度の電圧Ｖ５付近で電流が下がり始め、その後は左側の特性に従い、ドレインＤ−ソースＳ間電圧Ｖｄｓを低下させるのに比例してドレイン電流Ｉｄも低下し、電圧値が５〔Ｖ〕を超えた付近の電圧Ｖ２にてスナップバック現象が消滅し、元の状態に戻る。
【００５８】
一方、本実施例に係るＭＯＳトランジスタＴｒにおいては、ドレインＤ−ソースＳ間電圧Ｖｄｓを徐々に増加させてゆくと、電圧値１１〔Ｖ〕を超えた電圧Ｖ３でスナップバックに入る。その後、右側のスナップバック特性に従い、１２〔Ｖ〕を超えるまでドレインＤ−ソースＳ間電圧Ｖｄｓは増加するとともにドレイン電流Ｉｄは増加し続け、電圧値が１０〔Ｖ〕を若干下回る電圧Ｖ４で、左側のスナップバック特性に移行し、ドレイン電流Ｉｄが減少し始める。ドレイン電流Ｉｄが減少し始めてからは、ドレインＤ−ソースＳ間電圧Ｖｄｓの減少に比例してドレイン電流Ｉｄが減少し、電圧値が７〔Ｖ〕以上の電圧Ｖ５においてスナップバック現象が終了する。
【００５９】
図３に示されるように、スナップバックに入るときのドレインＤ−ソースＳ間電圧Ｖｄｓは、ともに１１〔Ｖ〕を超えた付近の電圧Ｖ１、Ｖ３（Ｖ１<Ｖ３）にはあまり差がなく、スナップバックに入るときのブレークダウン電圧については、両者に大きな差はない。これは、ドレインＤ、ソースＳ、ゲートＧのレイアウトというよりは、これらの基本的物理特性に依存するものだからである。
【００６０】
しかしながら、スナップバックが終了する電圧を比較すると、従来のＭＯＳトランジスタＴｒ１は電圧値が５〔Ｖ〕を超えた程度の電圧Ｖ２であるのに対し、本実施例に係るＭＯＳトランジスタＴｒは、電圧値が７〔Ｖ〕を超えた電圧Ｖ５であり、約２〔Ｖ〕耐圧が向上している。これは、例えば、ＭＯＳトランジスタの動作電圧が６〔Ｖ〕程度であるときには、本実施例に係るＭＯＳトランジスタＴｒにおいてはスナップバックが終了し、従来のＭＯＳトランジスタＴｒ１においては、スナップバック状態が継続していることを意味する。
【００６１】
つまり、例えば、本実施例に係るＭＯＳトランジスタＴｒが、電源回路等に用いられるパワーＭＯＳトランジスタに適用された場合には、ノイズが入って１４〔Ｖ〕の電圧がドレインＤ−ソースＳ間に入力されたときには、スナップバック状態に入ることになる。ここで、ドレインＤ−ソースＳ間電圧Ｖｄｓを低下させてやれば（又はドレインＤ−ソースＳ間電圧Ｖｄｓが低下したときには）、７〔Ｖ〕程度の電圧Ｖ５まで低下したときに、ＭＯＳトランジスタＴｒはスナップバック状態から正常状態に回復することになる。従って、動作電圧が６〔Ｖ〕のときには、本実施例に係るＭＯＳトランジスタＴｒは、正常状態に回復する。
【００６２】
しかしながら、従来のＭＯＳトランジスタＴｒ１の場合には、動作電圧が６〔Ｖ〕のときには、未だスナップバック状態に入っていることになり、正常状態に回復できない。
【００６３】
このように、スナップバック状態から通常状態に戻るときのブレークダウン電圧値を高めたことにより、耐圧を向上させたＭＯＳトランジスタＴｒとすることができる。更に、図２で説明したように、ゲート長Ｌは変化していないので、ＭＯＳトランジスタＴｒの動作速度は低下せずに高速動作可能に維持される。
【００６４】
なお、本実施例に係るＭＯＳトランジスタＴｒを半導体基板ＷＦに形成するとともに、このＭＯＳトランジスタＴｒを用いて所定の機能を有するトランジスタ回路を構成することができる。そして、かかるトランジスタ回路が形成された半導体基板ＷＦを半導体チップとしてパッケージングしてパッケージに収容し、半導体集積回路装置とすることができる。これにより、高速動作を維持しつつ、耐圧を向上させた半導体集積回路装置とすることができる。
【００６５】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明を適用した実施例に係るＭＯＳトランジスタＴｒの構造図である。図１（ａ）は、ＭＯＳトランジスタＴｒに電位を供給するメタル層Ｍの平面構成図である。図１（ｂ）は、ＭＯＳトランジスタＴｒの平面構成図である。図１（ｃ）は、ＭＯＳトランジスタＴｒの断面構造図である。
【図２】本実施例に係るＭＯＳトランジスタＴｒと従来のＭＯＳトランジスタＴｒ１のゲート長Ｌ〔μｍ〕に対するスナップバック電圧〔Ｖ〕及びゲート寄生容量〔ｐＦ〕の関係を示した図である。
【図３】本実施例に係るＭＯＳトランジスタＴｒと従来のＭＯＳトランジスタＴｒ１のスナップバック特性を示した図である。
【図４】従来のＭＯＳトランジスタＴｒ１の構造図である。図４（ａ）は、ＭＯＳトランジスタＴｒ１に電位を供給するメタル層Ｍ１を示した図である。図４（ｂ）は、ＭＯＳトランジスタＴｒ１の平面構造図である。図４（ｃ）は、ＭＯＳトランジスタＴｒ１の断面構造図である。
【図５】図５は、ゲート長を拡大した従来のＭＯＳトランジスタＴｒ２の構造図である。図５（ａ）は、ＭＯＳトランジスタＴｒ２に電位を供給するためのメタル層Ｍ２の平面構造図である。図５（ｂ）は、ＭＯＳトランジスタＴｒ２の平面構造図である。図４（ｃ）は、ＭＯＳトランジスタＴｒ２の断面構造図である。
【図６】従来技術の手法によりＭＯＳトランジスタＴｒ２の耐圧改善を試みた場合の、ゲート長Ｌに対するスナップバック電圧とゲート寄生容量の関係図である。
【符号の説明】
【００６７】
Ｇ    ゲート
Ｄ    ドレイン
Ｓ    ソース
ＢＧ    バックゲート
ＣＢ    トランジスタセルブロック
Ｈ    スルーホール
Ｉ    酸化絶縁膜
ＷＦ    半導体基板
Ｔｒ    ＭＯＳトランジスタ
Ｑ    寄生トランジスタ
Ｒ    寄生抵抗
Ｍ    メタル層
ＭＧ    グランド電位供給パターン
ＭＶ    電源電位供給パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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