(57)【要約】【課題】安定に（１１１）を有する強誘電体膜を有する半導体装置を提供する。【解決手段】半導体装置は、下部電極と、前記下部電極上に形成されたＰｂ，Ｚｒ，Ｔｉを含む第１の強誘電体層と、前記第１の強誘電体層上に形成され、Ｐｂ，Ｚｒ，Ｔｉを含む第２の強誘電体層と、前記第２の強誘電体層上に形成された上部電極と、を含み、前記第２の強誘電体層のＴｉの組成比は、前記第１の強誘電体層のＴｉの組成比より大きいことを特徴とする。【選択図】図４
2009158538.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に形成されたＰｂ，Ｚｒ，Ｔｉを含む第１の強誘電体層と、
前記第１の強誘電体層上に形成され、Ｐｂ，Ｚｒ，Ｔｉを含む第２の強誘電体層と、
前記第２の強誘電体層上に形成された上部電極と、を含み、
前記第２の強誘電体層のＴｉの組成比は、前記第１の強誘電体層のＴｉの組成比より大きいことを特徴とする半導体装置。
【請求項２】
前記第１の強誘電体層は、Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３を含み、
前記第２の強誘電体層は、Ｐｂ（Ｚｒy，Ｔｉ１−y）Ｏ３を含み、ｘ＜ｙであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の強誘電体層の組成比ｘは、０．１以上０．４以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の強誘電体層の組成比ｙは、０．３以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上方に下部電極を形成する工程と、
前記下部電極上に、Ｐｂ，Ｚｒ，Ｔｉを含む第１の強誘電体層を形成する工程と、
前記第１の強誘電層上に、前記第１の強誘電体層を形成する工程よりもＴｉを増やした条件で、第２の強誘電体層を形成する工程と、
前記第２の強誘電体層上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の強誘電体層を形成する工程、及び前記第２の強誘電体層を形成する工程は、ＭＯＣＶＤ法により行われ、
前記第１の強誘電体層を形成する工程は、前記第２の強誘電体層を形成する工程より酸素分圧を低くした条件で行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
【０００３】
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
【０００４】
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【０００５】
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
【０００６】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
【０００７】
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【０００８】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
【０００９】
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
【００１０】
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
【００１１】
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
【００１２】
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
【００１３】
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
【００１４】
強誘電体メモリでは従来、前記多結晶強誘電体膜１９Ａ，１９Ｃとして、チタン酸ジルコン酸鉛（ＰＺＴ）や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）、Ｂｉ4Ｔｉ3Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢｉＦｅＯ3などのビスマス層状構造化合物などが使われている。
【特許文献１】特開２００３−３２４１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。
【００１６】
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はそれほど大きくなく、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を＜１１１＞方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
【００１７】
このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、ＴｉＡｌＮ膜などの導電性酸素拡散バリア膜を介して（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。また前記ＴｉＡｌＮ酸素拡散バリア膜は、強誘電体膜中の酸素がＷプラグ中に侵入するのを抑制する。
【００１８】
従来、強誘電体メモリにおいてはこのような多結晶強誘電体膜１９Ａ，１９Ｃがスパッタ法あるいはゾルゲル法で形成されていたが、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたＭＯＣＶＤ法により形成する試みがなされている。
【００１９】
ところがＭＯＣＶＤ法では、強い（１１１）配向を示す白金（Ｐｔ）やイリジウム（Ｉｒ）を下部電極１８Ａ，１８Ｃに用いて、その上に単純にＰＺＴ膜などの多結晶強誘電体膜を成膜しても、前記多結晶強誘電体膜１９Ａ，１９Ｃにおいて所望の（１１１）配向を得ることが出来ない。
【００２０】
ＭＯＣＶＤ法でＰＺＴなどの強誘電体膜を成膜する場合、少なくとも原料の分解温度以上の温度への加熱が必要であるため、一般的に高温で成膜がなされ、またこれに伴い、形成された強誘電体が成膜と同時に結晶化されるが、図１の構成においてＰｔ膜を下部電極１８Ａ，１８Ｃに用いた場合には、ＭＯＣＶＤ工程での熱により、下部電極１８Ａ，１８Ｃ中のＰｔと特にＰＺＴ膜１９Ａ，１９Ｃ中のＰｂが反応し、下部電極１８Ａ，１８Ｃ表面のモフォロジが悪化し、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向が妨げられる。
【００２１】
また、前記図１の構成において、上記の問題を回避するためＩｒ膜を下部電極１８Ａ，１８Ｃとして用いた場合には、Ｐｔ膜を使った場合に比べ下部電極１８Ａあるいは１８Ｃと多結晶強誘電体膜１９Ａあるいは１９Ｃとの界面での反応は抑制されるが、酸化剤として酸素ガス等を成膜チャンバーに導入するため、下部電極１８Ａ，１８Ｃを構成するＩｒ膜の表面が酸化してしまい、多結晶強誘電体膜１９Ａ，１９Ｃは、せっかくのＩｒ膜１９Ａ，１９Ｃ（１１１）配向を引き継ぐことが出来ない。そこで、特許文献１では、初期層(シード層)を用いて、Ｉｒ膜よりなる下部電極１８Ａ，１８Ｃ上にＭＯＣＶＤ法でＰＺＴ膜を成膜する際に、低い酸素分圧ないし酸素濃度を使い、前記シード層を優先的に（１１１）配向させている。かかるシード層を形成した後、ＰＺＴ膜１９Ａ，１９Ｃの主要部が、前記シード層の（１１１）配向を引き継いで、高い酸素分圧下、大きな成膜速度で成膜される。
【００２２】
これにより、得られる強誘電体キャパシタＣ１，Ｃ２の電気特性は大きく改善したものの、膜中のＰＺＴ膜１９Ａ，１９Ｃの配向性、すなわち配向の程度ないし配向率にはばらつきがあり、再現性に問題があることが見出された。
【００２３】
薄膜形成において最も重要な因子の一つに、成膜初期における原料ガスの濃度が挙げられる。原料ガスの濃度がばらつくと、形成されるＰＺＴ膜の配向性にばらつきが生じ、結果として、強誘電体キャパシタの電気特性のばらつきが増大してしまう。
【課題を解決するための手段】
【００２４】
一の側面によれば本発明は、下部電極と、前記下部電極上に形成されたＰｂ，Ｚｒ，Ｔｉを含む第１の強誘電体層と、前記第１の強誘電体層上に形成され、Ｐｂ，Ｚｒ，Ｔｉを含む第２の強誘電体層と、前記第２の強誘電体層上に形成された上部電極と、を含み、前記第２の強誘電体層のＴｉの組成比は、前記第１の強誘電体層のＴｉの組成比より大きいことを特徴とする半導体装置を提供する。
【００２５】
他の側面によれば本発明は、半導体基板上方に下部電極を形成する工程と、前記下部電極上に、Ｐｂ，Ｚｒ，Ｔｉを含む第１の強誘電体層を形成する工程と、前記第１の強誘電層上に、前記第１の強誘電体層を形成する工程よりもＴｉを増やした条件で、第２の強誘電体層を形成する工程と、前記第２の強誘電体層上に上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を、提供する。
【発明の効果】
【００２６】
本発明によれば、前記第１の強誘電体層において、安定に所望の（１１１）配向を実現でき、従ってその上に形成される第２の強誘電体層においても、安定に（１１１）配向を実現できる。
【発明を実施するための最良の形態】
【００２７】
［第１の実施形態］
以下、図２（Ａ）〜（Ｅ）を参照しながら、本発明の発明者が行ったＭＯＣＶＤ法による強誘電体キャパシタの作製実験を、本発明の第１の実施形態による強電体キャパシタの製造工程として、説明する。
【００２８】
図２（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ2Ｏ3膜を担持していてもよい。
【００２９】
例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ2雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。
【００３０】
前記Ｔｉ膜４２は、成膜後、一度窒化させるのが好ましい。Ｔｉ膜４２をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのＴｉの酸化を抑制することができる。例えばかかる窒化処理を窒素雰囲気中、温度が６５０℃の急速熱処理で６０秒間行うことにより、前記（００２）配向を有するＴｉ膜４２から（１１１）配向のＴｉＮ下地導電膜４２Ｎが得られる。
【００３１】
次に図２（Ｂ）の工程において、前記ＴｉＡｌＮ膜４３上に、厚さが約１００ｎｍのＩｒ膜よりなる下部電極膜４５が、例えば圧力が０．２ＰａのＡｒ雰囲気中、５５０℃の基板温度で０．５ｋＷのスパッタパワーを投入するスパッタ法により形成される。このようにして形成されたＩｒ下部電極膜４５は（１１１）配向を有する。
【００３２】
さらに図２（Ｂ）の構造は、Ａｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行われ、前記Ｉｒ膜４５の結晶性が改善され、さらに前記Ｉｒ膜４５とその下のＴｉＡｌＮ膜との間の密着性が改善される。
【００３３】
次に図２Ｃ）の工程において、前記下部電極４５上に、ＭＯＣＶＤ法により、第１のＰＺＴ膜４６がシード層として、約１〜１０ｎｍ、好ましくは５ｎｍ程度の膜厚に形成される。
【００３４】
図３は、図２（Ｃ）の工程で使われるダウンフロー型のＭＯＣＶＤ装置１の概略的構成を示す。
【００３５】
図３を参照するに、ＭＯＣＶＤ装置１はポンプ２Ａを含む排気ライン２により排気される処理容器１Ａを含み、前記処理容器１Ａ中には前記図２（Ｂ）の状態の基板４１を被処理基板Ｗとして保持する基板保持台１Ｂが設けられている。前記基板保持台１Ｂは、図示はしないがその上の被処理基板Ｗを加熱する加熱手段を含んでいる。
【００３６】
さらに前記処理容器１Ａ中には前記基板保持台１Ｂ上の被処理基板Ｗに対面してシャワーヘッド１Ｃが設けられ、前記シャワーヘッド１Ｃには、酸素ガスとＰＺＴの各構成元素を含む原料ガスが供給され、前記各種原料ガスを前記処理容器中に放出することにより、前記ＰＺＴ膜４６の成膜がなされる。
【００３７】
また前記図３のＭＯＣＶＤ装置１では、Ｐｂ，Ｚｒ，Ｔｉの有機金属原料を有機溶媒中に溶解された液体状態で供給され、これを気化してそれぞれの気相原料を形成し、形成された気相原料をＡｒキャリアガスとともに前記シャワーヘッド１Ｃにライン４を介して供給する気化器３が設けられている。また前記気化器３での気相原料の発生を安定化するため、前記ライン４には切換バルブ４Ａが設けられ、前記処理容器１Ａに前記気相原料を供給しない場合には、前記気相原料は前記切換バルブ４Ａからプリフローライン４Ｂを介して前記排気ライン２に捨てられる。
【００３８】
より具体的には、Ｐｂの原料として化学式Ｐｂ（Ｃ11Ｈ19Ｏ2）2で示されるＰｂ（ＤＰＭ）2を使い、Ｚｒの原料として化学式Ｚｒ（Ｃ9Ｈ15Ｏ2）4で示されるＺｒ（ｄｍｈｄ）4を使い、Ｔｉの原料として化学式Ｔｉ（Ｏ−Ｃ3Ｈ7）2（Ｃ11Ｈ19Ｏ2）2で示されるＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2やＴｉ（Ｏ−Ｃ3Ｈ7）2（Ｃ9Ｈ15Ｏ2）2で示されるＴｉ（Ｏ−ｉＰｒ）2（ＤＭＨＤ）2を使い、これらの原料を酢酸ブチルやＴＨＦ（テトラヒドロフラン）などの溶媒により、いずれも０．１〜０．３ｍｏｌ／ｌの濃度に溶解し、Ｐｂ，Ｚｒ，Ｔｉの液体原料を形成する。
【００３９】
さらに、このようにして形成した液体原料は、気化器３にて気化されてＰｂ，Ｚｒ，Ｔｉの気相原料が形成され、これらがＡｒキャリアガスおよび酸素ガスとともに前記シャワーヘッド１Ｃを介して前記処理容器１Ａに供給され、前記ＰＺＴ膜４６の成膜がなされる。
【００４０】
その際、本実施形態では、最初に前記処理容器１Ａ中に被処理基板Ｗ、すなわち図３（Ｂ）の状態のシリコン基板４１を導入し、酸素ガスだけを５３３Ｐａの圧力下、２０００ＳＣＣＭの流量で導入し、前記被処理基板Ｗの温度を所定の成膜温度、例えば約６２０℃の温度まで昇温させる。
【００４１】
この間は、前記各気相原料は前記バルブ４Ａから前記プリフローライン４Ｂを介して排気ライン２へと捨てられているが、その後、前記バルブ４Ａが切り替えられ、それまでプリフローライン４Ｂを介して排気ライン２へと捨てていた前記Ｐｂ，Ｚｒ，Ｔｉの各気相原料を前記シャワーヘッド１Ｃへと供給し、前記処理容器１Ａに導入する。これにより、前記処理容器１Ａ中において前記被処理基板Ｗ上に、前記ＰＺＴ膜４６が、５３３Ｐａの圧力下、６２０℃の温度で成膜される。
【００４２】
その際、図２（Ｃ）の工程では、以下の表１のレシピに示すように、前記処理容器１Ａ中に供給される酸素ガス流量を、成膜前の２０００ＳＣＣＭから６２５ＳＣＣＭまで減少させ、前記ＰＺＴ膜４６の成膜を、低い酸素分圧において、例えば約１．５Å／秒の成膜速度で行う。
【００４３】
【表１】
2009158538.tif 000003
なお前記表１において、酢酸ブチル、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4，Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2の流量は、図３の気化器３に供給される液体原料の流量で示している。また前記表１のレシピにおいて、有機溶媒として酢酸ブチルの他にＴＨＦ（テトラヒドロフラン）を使うことも可能である。
【００４４】
図３のＭＯＣＶＤ装置１の構成は公知であり、さらなる説明は省略する。
【００４５】
次に、図２（Ｄ）の工程において、前記第１の強誘電体膜４６上に第２の強誘電体膜４７が、前記図３のＭＯＣＶＤ装置１を使ったＭＯＣＶＤ法により、前記表１のレシピに示すように、５３３Ｐａの圧力下、６２０℃の成膜温度で、ただし酸素ガス流量を２０００ＳＣＣＭに増加して形成される。図２（Ｄ）の工程では前記ＰＺＴ膜４７の成膜は、例えば約２．０Å／秒の成膜速度で実行され、前記ＰＺＴ膜４７が、８０ｎｍ以上、例えば９５ｎｍ程度の膜厚に形成される。前記ＰＺＴ膜４７は、その下のシード層、すなわち前記ＰＺＴ膜４６の配向を受け継ぎ、同じ配向で成長する。すなわち、ＰＺＴ膜４６が（１１１）配向していた場合、ＰＺＴ膜４７も（１１１）配向を有する。
【００４６】
次に図２（Ｅ）の工程において、前記ＰＺＴ膜４７上に、ＰＺＴとの間に良好な界面を形成するＩｒＯｘを使って、上部電極４８が、スパッタ法により形成される。本実施形態では前記上部電極４８として触媒作用にあるＰｔの使用を避けており、これにより活性化された水素によるＰＺＴ膜４６，４７の還元が抑制される。
【００４７】
より具体的に説明すると、前記図２（Ｄ）の工程の後、前記ＰＺＴ膜４７上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。
【００４８】
次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４６，４７中に上部電極４８の形成に伴って生じた酸素欠損が補償される。
【００４９】
次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ2の化学量論組成に近い組成を有し（ｘ＜ｙ≦２）、水素あるいは水に対してＩｒやＰｔのような触媒作用を生じることがなく、図３（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４６，４７が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。
【００５０】
前記上部電極４８をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４７との間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。
【００５１】
なお本実施形態において前記上部電極４８として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ3などの導電性酸化物を使うことも可能である。また前記上部電極４８を、これらの金属または導電性酸化物層の積層構造とすることも可能である。
【００５２】
本実施例では、さらに前記上部電極４８の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４８を介したＨ2Ｏの強誘電体膜４６，４７への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。
【００５３】
図４は、前記図３（Ｃ）の状態の試料について、前記ＰＺＴ膜４６の（１１１）積分強度を、前記ＰＺＴ膜４６の組成を式ＰｂＺｒｘＴｉ１−ｘで表した場合の組成パラメータｘの値を、０．０から０．７の範囲で変化させて求めた結果を示す。ただし前記組成パラメータｘは、図３（Ｃ）の状態の試料に対してＸ線蛍光分析を行うことにより求めている。
【００５４】
図４を参照するに、前記ＰＺＴ膜４６の（１１１）積分強度は、前記組成パラメータｘの値が０．０の場合に最大で、前記組成パラメータｘの値が増加するにつれて徐々に現象するが、特に前記組成パラメータｘの値が０．４を超えると、前記（１１１）積分強度の値が３０％以上減少し、また前記（１１１）積分強度の減少率が増大することがわかる。このように前記組成パラメータｘの値が０．４を超え、前記（１１１）積分強度の減少率が増大すると、前記ＰＺＴ膜４６の成膜の際の原料濃度のばらつきにより前記ＰＺＴ膜４６の組成がばらついた場合、それがＰＺＴ膜４６の（１１１）配向率の大きなばらつきとして反映されることを示している。
【００５５】
図４に見られる、ＰＺＴ膜４６中におけるＺｒの組成パラメータｘの減少、すなわちＴｉ組成比の増加、とともに生じるＰＺＴ膜４６の（１１１）積分強度の増大の傾向は、ＰＺＴのＰｂＴｉＯ3端成分組成における結晶化温度が、Ｔｉ組成比がより小さくＺｒ組成比がより大きい組成におけるＰＺＴの結晶化温度よりも低い事情を反映しているものと考えられる。すなわちＺｒを含まないＰｂＴｉＯ3膜と、Ｚｒを高い濃度で含むＰＺＴ膜とを同一温度で形成した場合、結晶配向のために必要なエネルギがＰｂＴｉＯ3膜の場合にはより小さくなり、ＰＺＴの構成原子が基板上においてより自由に移動でき、より高い割合で（１１１）配向を生じるものと考えられる。
【００５６】
図４より、前記ＰＺＴ膜４６において高い割合の（１１１）配向を維持するには、前記ＰＺＴ膜４６中におけるＺｒの組成パラメータｘを０．４以下とするのが好ましいことが結論される。
【００５７】
図５は、前記図２（Ｃ）の状態の試料において、前記ＰＺＴ膜４６を１００ｎｍの膜厚に形成し、さらに直接に上部電極を形成し、得られた強誘電体キャパシタについてリーク電流を測定した結果を示す。
【００５８】
図５を参照するに、リーク電流の値は、前記ＰＺＴ膜４６中の組成パラメータｘが０．０の場合に最大であり、前記組成パラメータｘの値が増加するにつれて減少する傾向があることがわかる。これは、Ｔｉが複数の電荷をとることができる元素であり、ＰＺＴ膜４６中のＴｉ濃度が増加した場合、膜中に異なった電荷を有するＴｉに起因する欠陥が増加するためと考えられる。
【００５９】
ＰＺＴ膜４６中におけるリーク電流の許容最大電流密度を約１．２×１０-3Ａ／ｃｍ2とすると、前記ＰＺＴ膜４６中の組成パラメータｘは、０．１を下回らないのが好ましいことがわかる。
【００６０】
これより、図４に示すように、前記ＰＺＴ膜４６においてＺｒ濃度を表す組成パラメータｘは、０．１以上で０．４以下であるのが好ましいと結論される。
【００６１】
なお、図４および図５には、前記ＰＺＴ膜４６上に形成されるＰＺＴ膜４７の組成パラメータｘをも示しているが、前記ＰＺＴ膜４７は、前記ＰＺＴ膜４６とＰＺＴ膜４７よりなる強誘電体膜の主要部をなすものであり、リテンション特性やインプリント特性の観点から、通常、約０．４５の値に設定される。
【００６２】
図６は、上記本実施形態のプロセスにより前記図２（Ｄ）の構造を、ウェハ番号１〜２０までの２０枚のウェハの各々の上に形成した場合における、前記ＰＺＴ膜４７の（１１１）面からのＸ線回折強度、すなわち（１１１）回折強度を示す図である。
【００６３】
図６を参照するに、前記ＰＺＴ膜４６の組成パラメータｘが０．４５の比較対照試料では、（１１１）回折強度がウェハ毎に大きくばらつき、前記図４で説明したように、原料ガス濃度のばらつきが（１１１）配向に大きく影響していることを示唆している。これに対し、前記組成パラメータｘを０．３０に設定した試料では、（１１１）回折強度のばらつきが減少しており、高い（１１１）配向率が実現されていることがわかる。
【００６４】
このように、本実施形態によれば、強誘電体キャパシタの強誘電体膜を、図２（Ａ）〜（Ｅ）で説明したように、ＰＺＴ膜４６とＰＺＴ膜４７の積層により形成する際に、前記ＰＺＴ膜４６中のＴｉの組成比を、前記ＰＺＴ膜４７中のＴｉの組成比よりも小さく設定することにより、換言すると前記ＰＺＴ膜４７中のＴｉの組成比を、前記ＰＺＴ膜４６中のＴｉの組成比よりも大きく設定することにより、図６に示すように高い（１１１）配向率を、再現性よく実現することが可能となり、強誘電体キャパシタを有する半導体装置を高い歩留まりで生産することが可能となる。
【００６５】
なお上記「（１１１）配向率」は、ＰＺＴ膜中において（１１１）配向した結晶粒の割合を表す量であり、定量的には、Ｘ線回折のθ−２θ法で形成されたＰＺＴ膜４６あるいは４７の（００１）／（１００），（１０１）／（１１０）、および（２２２）面に対応するＸ線回折ピーク強度を測定し、（２２２）強度／｛（００１）／（１００）強度＋（１０１）／（１１０）強度＋（２２２）強度｝×１００％、に従って計算することで求められる。
［第２の実施形態］
以下、本発明の第２の実施形態による強誘電体メモリの製造工程を、図７Ａ〜図７Ｔを参照しながら説明する。
【００６６】
図７Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
【００６７】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
【００６８】
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００６９】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
【００７０】
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
【００７１】
さらに図７Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。
【００７２】
次に図７Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
【００７３】
次に図７Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。
【００７４】
さらに図７Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。
【００７５】
次に図７Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図２（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図７Ｅの工程で、前記ＴｉＡｌＮ膜７１上に前記図２（Ｂ）の下部電極４５と同様に、厚さが約１００ｎｍのＩｒ膜がスパッタ法により積層され、下部電極層７３が形成される。
【００７６】
次に前記図７Ｆの工程において、前記図７ＥのＩｒ下部電極７３上に、前記図２（Ｃ）の工程と同様にして、組成をＰｂＺｒｘＴｉ１−ｘＯ3と表した場合に組成パラメータｘが０．１〜０．４の範囲を有する第１のＰＺＴ膜７４ＡがＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表1のレシピに従って、１〜５０ｎｍの膜厚に堆積される。
【００７７】
さらに図７Ｇの工程において、前記第１のＰＺＴ膜７４Ａ上に、組成をＰｂＺｒｘＴｉ１−ｘＯ3と表した場合に組成パラメータｘが約０．４５の値を有する第２のＰＺＴ膜７４Ｂが、前記図３（Ｄ）のＰＺＴ膜４７と同様にＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表１のレシピに従って、例えば８０ｎｍの膜厚に形成される。
【００７８】
先にも説明したように、このようにして形成されたＰＺＴ膜７４Ａは、強い（１１１）配向を高い再現性で示し、そのため、その上に形成されたＰＺＴ膜７４Ｂも前記ＰＺＴ膜７４Ａの強い（１１１）配向を、高い再現性で継承する。
【００７９】
なお、先にも説明したように、前記下部電極層７３はＩｒ以外に、Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓなどの貴金属より形成されてもよく、その場合には、前記第１のＰＺＴ膜７４Ａ中には、前記下部電極膜７３を構成する金属元素が含まれる。
【００８０】
次に図７Ｈの工程において、前記ＰＺＴ膜７４Ｂ上に、酸化イリジウムよりなる上部電極７６を形成する。
【００８１】
より具体的には、最初に前記ＰＺＴ膜７４Ｂ上に厚さが５０ｎｍで非化学量論組成ＩｒＯｘ膜を有する第１の酸化イリジウム膜を、成膜の時点で結晶化するように、スパッタ法により形成する。たとえば、前記第１の酸化イリジウム膜の成膜は、３００℃の成膜温度でＡｒガスおよび酸素ガスをそれぞれ１００ＳＣＣＭの流量で供給しながら、Ｉｒターゲットを１〜２ｋＷのパワーでスパッタすることにより実行される。前記第１の酸化イリジウム膜を非化学量論組成に形成することにより、その下のＰＺＴ膜７４Ｂ中の過剰なＰｂが前記第１の酸化イリジウム膜中に吸収され、ＰＺＴ膜７４Ｂと上部電極７６との界面での剥離の問題が解消される。
【００８２】
さらに図７Ｈの工程では、このようにして得られた第１の酸化イリジウム膜を、酸素ガスを２０ＳＣＣＭの流量で供給し、Ａｒガスを２０００ＳＣＣＭの流量で供給した雰囲気中において、７２５℃の温度で６０秒間急速熱処理し、前記第１の酸化イリジウム膜のプラズマダメージを回復させる。また同時に、前記ＰＺＴ膜７４Ａ，７４Ｂの酸素欠損が補償され、同時にＰＺＴ膜７４Ａ，７４Ｂが完全に結晶化する。
【００８３】
さらに前記図７Ｈの工程では、このようにして形成された非化学量論組成の第１の酸化イリジウム膜上に第２の酸化イリジウム膜を、０．８Ｐａの圧力下、１．０ｋＷのパワーでスパッタすることにより、１００〜３００ｎｍの膜厚を有するように、また前記第１の酸化イリジウム膜よりも化学量論組成に近い組成を有するように形成される。これにより、前記ＰＺＴ膜７４Ａ，７４ＢがＩｒの触媒作用により発生する水素ラジカルにより還元される問題が軽減され、形成される強誘電体キャパシタの水素耐性が向上する。なお、前記上部電極７６としては、酸化イリジウムの代わりに、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの導電性酸化物、あるいはＳｒＲｕＯ3などの導電性酸化物、あるいはこれらの積層体を使うことが可能である。また
さらに図７Ｈの上部電極７６では、図示はしないが前記第２の酸化イリジウム膜上に、水素バリア膜および導電性向上膜として、Ｉｒ膜が、スパッタ法により、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのパワーで５０〜１００ｎｍの膜厚に堆積されている。前記水素バリア膜としては、Ｉｒ膜の他にＲｕ膜、Ｒｈ膜、Ｐｄ膜などを使うことも可能である。
【００８４】
次に、図７Ｈの工程の後、基板背面洗浄を行い、さらに図７Ｉの工程において、前記上部電極７６上に、ＴｉＡｌＮ膜７７とシリコン酸化膜７８が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。
【００８５】
さらに図７Ｊの工程で前記シリコン酸化膜７８がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７８Ａ，７８Ｃが形成される。
【００８６】
さらに次の図７Ｋの工程において、前記ハードマスクパターン７８Ａ，７８Ｂをマスクに、その下のＴｉＡｌＮ膜７７，上部電極層７６，ＰＺＴ膜７４，７５、下部電極層７３、およびＡｌ2Ｏ3膜が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７８Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ｃを積層した構造が得られる。
【００８７】
次に図７Ｌの工程で、前記ハードマスクパターン７８Ａ，７８Ｃがドライエッチングまたはウェットエッチングにより除去され、図７Ｍの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去され、前記キャパシタＣ１、Ｃ２の各々において、前記下部電極層７３の下に、ＴｉＮパターン７０ＡおよびＴｉＡｌＮパターン７１Ａを積層した構造が形成される。
【００８８】
さらに図７Ｎの工程で、前記図７Ｍの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜７９が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図７Ｏの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７４Ａ，７４Ｂにおいて、図７Ｍのドライエッチング工程などで生じたダメージを回復させる。
【００８９】
さらに図７Ｐの工程において前記図７ＯのＡｌ2Ｏ3膜７９上に次のＡｌ2Ｏ3膜８０がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらに図７Ｑの工程において、このようにして形成されたＡｌ2Ｏ3水素バリア膜７９，８０を覆うように、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図７Ｑの工程では、このようにして形成された層間絶縁膜８１の表面をＣＭＰ法により平坦化した後、Ｎ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜８１中の水分を除去する。さらに図７Ｑの工程では、前記層間絶縁膜８１上にＡｌ2Ｏ3膜８２が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図７Ｑの工程では前記層間絶縁膜８１は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。
【００９０】
次に図７Ｒの工程において前記水素バリア膜８２上には、シリコン酸化膜よりなる層間絶縁膜８３が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、図７Ｓの工程において、前記層間絶縁膜８３中に前記強誘電体キャパシタＣ１の上部電極７６Ａを露出するビアホール８３Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するビアホール８３Ｃが形成される。
【００９１】
さらに図７Ｓの工程では、このようにして形成されたビアホール８３Ａおよび８３Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７４Ａ，７５Ａ，および７４Ｃ，７５Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。
【００９２】
次いで前記ビアホール８３Ａ，８３Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８４ａ，８４ｃによりそれぞれ覆い、さらに前記ビアホール８３Ａをタングステンプラグ８４Ａにより、また前記ビアホール８３Ｃをタングステンプラグ８４Ｃにより充填する。
【００９３】
さらに前記タングステンプラグ８４Ａ，８４Ｃの形成の後、前記層間絶縁膜８３中に前記ビアプラグ６７Ｂを露出するビアホール８３Ｂを形成し、これをタングステンビアプラグ８４Ｂで充填する。なお前記タングステンビアプラグ８４Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８４ｂを伴っている。
【００９４】
さらに図７Ｔの工程において、前記層間絶縁膜８３上に、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。
【００９５】
また前記図７Ｔの構造上に、必要に応じてさらなる配線層が形成される。
【００９６】
このようにして形成された強誘電体メモリでは、強誘電体キャパシタＣ１，Ｃ２の各々において、前記第１のＰＺＴ膜７４Ａ中のＴｉの組成比が、その上の第２のＰＺＴ膜７４ＢにおけるＴｉの組成比よりも大きいため、前記第１のＰＺＴ膜７４Ａは強い（１１１）配向を、優れた再現性で示す。このため、かかる（１１１）配向を有するＰＺＴ膜７４Ａ上に形成され、強誘電体キャパシタＣ１，Ｃ２において強誘電体膜の主要部をなすＰＺＴ膜７４Ｂも、前記ＰＺＴ膜７４Ａの（１１１）配向を引継ぎ、強誘電体キャパシタＣ１，Ｃ２は優れた電気特性を示す。また、先に図６で説明したように、ＰＺＴ膜７４Ａ，７４Ｂの表面モフォロジが向上する。
【００９７】
先にも述べたように、前記第１のＰＺＴ膜７４Ａに含まれる金属元素はＩｒに限定されることはなく、ペロブスカイト構造のＢ席に入り正方晶系のＰＺＴ単位格子をより立方晶系に近づけるようなイオン半径を有するＲｕ、Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなどを使うことも可能である。
【００９８】
なお本実施形態において強誘電体膜７４Ａ，７４ＢはＰＺＴ膜としたが、Ｌａを含むＰＬＺＴ膜であってもよい。
【００９９】
さらに前記強誘電体膜７４Ａ，７４ＢはＰＺＴ膜に限定されることはなく、Ｐｂを含むＡＢＯ3型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記Ａ席を占有する金属元素として、Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ、および希土類元素などを含み、前記Ｂ席を占有する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒなどを含むものであってもよい。
【０１００】
また前記導電性酸素バリア膜７１はＴｉＡｌＮ膜に限定されるものではなく、Ｉｒ膜あるいはＲｕ膜を使うことも可能である。
【０１０１】
さらに前記配向制御膜７０はＴｉ膜あるいはＴｉＮ膜に限定されるものではなく、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜、Ｏｓ膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。また前記配向制御膜７０としては、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘのいずれかよりなる単層膜または積層膜を使うことが可能である。
【０１０２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【０１０３】
【図１】本発明の関連技術による強誘電体メモリの構成を示す図である。
【図２】本発明の第１の実施形態による強誘電体メモリの形成工程を示す図である。
【図３】図２の工程で使われるＭＯＣＶＤ装置の構成を示す図である。
【図４】本発明第１の実施形態の原理を説明する図である。
【図５】本発明第１の実施形態の原理を説明する別の図である。
【図６】本発明第１の実施形態の効果を説明する図である。
【図７Ａ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。
【図７Ｂ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。
【図７Ｃ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。
【図７Ｄ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。
【図７Ｅ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。
【図７Ｆ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。
【図７Ｇ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。
【図７Ｈ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。
【図７Ｉ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。
【図７Ｊ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。
【図７Ｋ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。
【図７Ｌ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。
【図７Ｍ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。
【図７Ｎ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。
【図７Ｏ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。
【図７Ｐ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。
【図７Ｑ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。
【図７Ｒ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。
【図７Ｓ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。
【図７Ｔ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。
【符号の説明】
【０１０４】
４１  絶縁層
４２，７０  Ｔｉ膜
４３，７１  ＴｉＡｌＮ膜
４５，７３  下部電極
４６，７４Ａ  第１のＰＺＴ膜
４７，７４Ｂ  第２のＰＺＴ膜
４８，７６  上部電極
６１  基板
６１Ａ  素子領域
６１Ｉ  素子分離構造
６１ａ〜６１ｆ  拡散領域
６２Ａ，６２Ｂ  ゲート絶縁膜
６３Ａ，６３Ｂ  ゲート電極
６４Ａ，６４Ｂ  ゲートシリサイド層
６５，６７  ＳｉＯＮ膜
６６，６８，８１，８３  層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ  ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ  ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ  密着膜
７８  ハードマスク膜
７８Ａ，７８Ｂ  ハードマスクパターン
７９，８０  Ａｌ2Ｏ3水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ  配線パタ―ン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図７Ｐ】
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【図７Ｑ】
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【図７Ｒ】
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【図７Ｓ】
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【図７Ｔ】
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