(57)【要約】【課題】フィルファクターを高めながら、フォトダイオードの界面のダングリングボンドなどダメージを取除くことができるイメージセンサ及びその製造方法を提供する。また、フィルファクターを高めながら、電荷共有現象を発生させないイメージセンサ及びその製造方法を提供する。また、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサ及びその製造方法を提供する。【解決手段】イメージセンサは、第１基板に形成された配線とリードアウト回路と、第１導電型伝導層と第２導電型伝導層を含んで前記配線と電気的に繋がったイメージ感知部と、及び前記イメージ感知部のピクセル境界に形成された第２導電型界面層を含むことを特徴とする。【選択図】図２ｂ
2009164600.tif 000002
【特許請求の範囲】
【請求項１】
第１基板に形成された配線とリードアウト回路と、
第１導電型伝導層と第２導電型伝導層を含んで前記配線と電気的に繋がったイメージ感知部と、
及び前記イメージ感知部のピクセル境界に形成された第２導電型界面層を含むことを特徴とするイメージセンサ。
【請求項２】
前記第２導電型界面層は、前記イメージ感知部の側面と上面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記第２導電型界面層は、前記イメージ感知部の側面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記第２導電型界面層は、ＢＳＧ界面層であることを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記リードアウト回路は、前記第１基板に形成された電気接合領域を含み、
前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、及び前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項６】
前記電気接合領域上部に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項７】
前記電気接合領域は、ＰＮＰジャンクションであることを特徴とする請求項５に記載のイメージセンサ。
【請求項８】
前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１に記載のイメージセンサ。
【請求項９】
前記トランジスタは、トランスファトランジスタであり、前記トランジスタのソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項８に記載のイメージセンサ。
【請求項１０】
前記電気接合領域の一側に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項１１】
第１基板に配線とリードアウト回路を形成する段階と、
第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、
前記配線と前記イメージ感知部を電気的に連結する段階と、
及び前記イメージ感知部のピクセル境界に、第２導電型界面層を形成する段階を含むことを特徴とするイメージセンサの製造方法。
【請求項１２】
前記第２導電型界面層を形成する段階は、前記イメージ感知部の側面と上面に、第２導電型界面層を形成することを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記第２導電型界面層を形成する段階は、前記イメージ感知部の側面に第２導電型界面層を形成することを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１４】
前記第１基板にリードアウト回路を形成する段階は、前記第１基板に電気接合領域を形成する段階を含み、
前記第１基板に電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、及び前記第１導電型イオン注入領域上に、第２導電型イオン注入領域を形成する段階を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１５】
前記電気接合領域上部に、前記配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
【請求項１６】
前記第１導電型連結領域を形成する段階は、前記配線に対するコンタクトエッチング後に行われることを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１７】
前記電気接合領域の一側に、前記配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
【請求項１８】
前記第１導電型連結領域は、前記第１基板の素子分離領域と接して、前記電気接合領域と繋がるように形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードがイオン注入方式で形成される。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小して画像特性が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着するとか、ウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させて、フォトダイオードはリードアウト回路上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を通じて繋がるようになる。
【０００６】
一方、従来技術によれば、ウェハ対ウェハの直接接合後に、フォトダイオードのピクセル間の素子分離などのために蝕刻工程が行われるが、この時、フォトダイオードの界面は、ダメージを受けるようになり、これによって、ダングリングボンドなどが発生して暗電流のソースとして作用することになる。
【０００７】
また、従来技術によれば、トランスファトランジスタ両端のソース及びドレーンが皆高濃度のＮ型にドーピングにされているので、電荷共有現象が発生するようになるという問題がある。電荷共有現象が発生すれば、出力イメージの感度を低下させて、画像エラーを発生させることもある。また、従来技術によれば、フォトダイオードとリードアウト回路の間にフォトチャージ（Photo Charge）が円滑に移動することができなくて、暗電流が発生したり、サチュレーション（Saturation）及び感度の低下が発生している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、フィルファクター（Fill factor）を高めながら、フォトダイオードの界面のダングリングボンドなどのダメージを取除くことができるイメージセンサ及びその製造方法を提供する。
【０００９】
また、本発明は、フィルファクターを高めながら、電荷共有現象を発生させないイメージセンサ及びその製造方法を提供する。また、本発明は、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明のある態様に係るイメージセンサは、第１基板に形成された配線とリードアウト回路と、第１導電型伝導層と第２導電型伝導層を含んで前記配線と電気的に繋がったイメージ感知部と、及び前記イメージ感知部のピクセル境界に形成された第２導電型界面層を含むことを特徴とする。
【００１１】
また、本発明の他の態様に係るイメージセンサの製造方法は、第１基板に配線とリードアウト回路を形成する段階と、第１導電型伝導層と第２導電型伝導層を含むイメージ感知部を形成する段階と、及び前記配線と前記イメージ感知部を電気的に連結する段階と、前記イメージ感知部のピクセル境界に第２導電型界面層を形成する段階を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によるイメージセンサによれば、垂直型のフォトダイオードを採用しながらフォトダイオードの界面にＰ型界面層を形成して、フォトダイオードの界面のダングリングボンドなどと結合するようにすることで、ダメージを取除いて暗電流を減らすことができる。
【００１３】
また、本発明によれば、基板表面のイーフィールド（E-Field）が発生しなくなるので、これは３次元集積（３-Ｄ Integrated）ＣＩＳの暗電流減少に寄与することができる。
【発明を実施するための最良の形態】
【００１４】
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照して説明する。
【００１５】
＜第１実施例＞
図１は、第１実施例によるイメージセンサの断面図である。
【００１６】
第１実施例によるイメージセンサは、第１基板１００に形成された配線１５０とリードアウト回路１２０と、第１導電型伝導層２１４と第２導電型伝導層２１６を含んで前記配線１５０と電気的に繋がったイメージ感知部２１０と、及び前記イメージ感知部２１０のピクセル境界に形成された第２導電型界面層２２０を含むことができる。
【００１７】
前記イメージ感知部２１０は、フォトダイオード２１０であることがあるが、これに限定されるのではなく、フォトゲート、フォトダイオードとフォトゲートの結合形態などとなることができる。一方、実施例は、フォトダイオード２１０が結晶型半導体層に形成された例をあげているが、これに限定されるのではなくて非晶質半導体層に形成されたことを含む。
【００１８】
図１の図面符号の中で、説明していない図面符号は、以下製造方法で説明することにする。
【００１９】
以下、図２ないし図９を参照して、第１実施例によるイメージセンサの製造方法を説明する。
【００２０】
図２ａは、配線１５０とリードアウト回路１２０を含む第１基板１００の概略図であり、図２ｂは、配線１５０とリードアウト回路１２０を含む第１基板１００の詳細図である。以下、図２ｂを参照しながら説明する。
【００２１】
まず、図２ｂのように、配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１と、前記各トランジスタに対するソース／ドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２２】
前記第１基板１００にリードアウト回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階と、及び前記電気接合領域１４０上部に前記配線１５０と繋がる第１導電型連結領域１４７を形成する段階を含むことができる。
【００２３】
例えば、前記電気接合領域１４０は、ＰＮジャンクション１４０であることがあるがこれに限定されるのではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１と、または第２導電型エピ層上に形成された第１導電型イオン注入層１４３と、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮジャンクション１４０は、図２のように、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）ジャンクションであることがあるがこれに限定されるのではない。前記第１基板１００は、第２導電型に導電されていることがあるがこれに限定されるのではない。
【００２４】
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされることによって出力イメージの感度を高めることができる。
【００２５】
すなわち、実施例は図２ｂのように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成することで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差があるようにして、フォトチャージの完全なダンピングが可能になれる。
【００２６】
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
【００２７】
実施例で、Ｎ＋ジャンクションであるフローティングディフュージョン１３１のノードと違い、電気接合領域１４０であるＰ／Ｎ／Ｐジャンクション１４０は、印加電圧が皆伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage）と呼び、ピニング電圧は、Ｐ０（１４５）及びＮ−（１４３）のドーピング濃度に依存する。
【００２８】
具体的に、フォトダイオード２１０で生成された電子は、ＰＮＰジャンクション１４０に移動するようになり、トランスファトランジスタ１２１のオンのとき、フローティングディフュージョン１３１のノードに伝達されて電圧に変換される。
【００２９】
Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１のノードの最大電圧値は、Ｖｄｄ−リセットトランジスタ敷居電圧（Rx Vth）になるので、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされることができる。
【００３０】
すなわち、実施例で、第１基板１００であるシリコン基板に、Ｎ＋／ＰウェルジャンクションではないＰ０／Ｎ−／Ｐウェルジャンクションを形成させた理由は、４−Ｔｒ  ＡＰＳ（Active pixel sensor）リセット動作時、Ｐ０／Ｎ−／ＰウェルジャンクションのＮ−（１４３）に＋電圧が印加されて、Ｐ０（１４５）及びＰウェル１４１には接地電圧が印加されるので、所定の電圧以上ではＰ０／Ｎ−／Ｐウェル二重接合がバイポーラ接合トランジスタ（BJT）構造の場合のようにピンチオフが発生するようになる。これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電位差が発生するようなり、トランスファトランジスタのオン／オフの動作時における電荷共有現象を防止することができる。
【００３１】
したがって、従来技術のように、単純にフォトダイオードがＮ＋ジャンクションに繋がった場合と違い、実施例によればサチュレーション及び感度の低下などの問題を防止することができる。
【００３２】
次に、実施例によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション低下及び感度の低下を防止することができる。
【００３３】
このために、第１実施例は、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０（１４５）を貫通してＮ−（１４３）に接触するように形成することができる。
【００３４】
一方、このような第１導電型連結領域１４７が漏出源になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施例は、第１メタルコンタクト１５１ａのエッチングの後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるのではない。例えば、イオン注入パターン（未図示）を形成して、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。
【００３５】
すなわち、第１実施例のように、コンタクト形成部にだけ局所的にＮ＋ドーピングをした理由は、暗信号を最小化しながらオーミックコンタクト形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００３６】
その次に、前記第１基板１００上に層間絶縁膜１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含むことができるが、これに限定されるのではない。
【００３７】
次に、図３のように、第２基板２００上に結晶型半導体層２１０を形成する。第１実施例は、前記フォトダイオード２１０が結晶型半導体層に形成された例である。これによって、第１実施例によれば、イメージ感知部がリードアウト回路の上側に位置する３次元イメージセンサを採用してフィルファクターを高めながら、イメージ感知部を結晶型半導体層内に形成することで、イメージ感知部内のディフェクトを防止することができる。
【００３８】
例えば、前記第２基板２００上にエピタキシャルによって結晶型半導体層２１０ａを形成する。以後、第２基板２００と結晶型半導体層２１０ａの境界に水素イオンを注入して水素イオン注入層２０７ａを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われることもできる。
【００３９】
次に、図４のように結晶型半導体層２１０ａにイオン注入によってフォトダイオード２１０を形成する。例えば、前記結晶型半導体層２１０ａの下部に第２導電型伝導層２１６を形成する。例えば、前記結晶型半導体層２１０ａの下部に、マスクなしにブランケットで第２基板２００の全面にイオン注入して、高濃度のＰ型伝導層２１６を形成することができる。
【００４０】
以後、前記第２導電型伝導層２１６上に第１導電型伝導層２１４を形成する。例えば、前記２導電型伝導層２１６の上に、マスクなしにブランケットで第２基板２００の全面にイオン注入して、低濃度のＮ型伝導層２１４を形成することができる。
【００４１】
以後、第１実施例は、前記第１導電型伝導層２１４上に、高濃度の第１導電型伝導層２１２を形成する段階を更に含むことができる。例えば、前記１導電型伝導層２１４の上に、マスクなしにブランケットで第２基板２００の全面にイオン注入して、高濃度のＮ＋型伝導層２１２を更に形成することで、オーミックコンタクトに寄与することができる。
【００４２】
その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が対応するように、前記第１基板１００と前記第２基板２００をポンディングする。この時、前記第１基板１００と第２基板２００をポンディングする前に、プラズマによるアクティベーションによってポンディングされる面の表面エネルギーを高めることで、ポンディングを行うことができる。一方、ポンディング力を向上させるために、ポンディング界面に絶縁層、金属層などを介在させてポンディングを行うことができる。
【００４３】
以後、図６のように、第２基板２００に熱処理を通じて、水素イオン注入層２０７ａが水素気体層（未図示）に変わるようにすることができる。
【００４４】
次に、図７のように、水素気体層を基準にフォトダイオード２１０を残して、第２基板２００の一部を、ブレードなどを利用して取り除いて、フォトダイオード２１０が露出するようにすることができる。
【００４５】
次に、図８のように、前記フォトダイオード２１０をピクセル毎に分離する蝕刻を行うことができる。
【００４６】
次に、図９のように、実施例では、前記フォトダイオード２１０に対するピクセル間の境界に、第２導電型界面層２２０を形成することができる。
【００４７】
前記第２導電型界面層２２０は、Ｐ型界面層であることがあるがこれに限定されるのではない。例えば、前記第２導電型界面層２２０は、３族元素をドーピング元素として含んだ界面層であることがある。例えば、前記第２導電型界面層２２０は、ＢＳＧ界面層であることがあるがこれに限定されるのではない。
【００４８】
前記第２導電型界面層２２０は、約５００Å〜約５０００ÅのＢＳＧ界面層に形成されることができるが、これに限定されるのではない。
【００４９】
実施例で、前記第２導電型界面層２２０は、図９のように、前記フォトダイオード２１０の側面と上面に形成されることができる。
【００５０】
または、他の実施例で、前記第２導電型界面層２２０は、前記フォトダイオード２１０の側面に形成されることができる。
【００５１】
実施例によるイメージセンサによれば、垂直型のフォトダイオードを採用しながら、フォトダイオードの界面にＰ型界面層を形成して、フォトダイオードの界面のダングリングボンドなどと結合するようにすることで、ダメージを取り除いて暗電流を減らすことができる。
【００５２】
具体的な例として、ボロンを含んだケイ酸塩ガラスであるＢＳＧをフォトダイオードのピクセル毎に分離する蝕刻工程後に、フォトダイオード上に形成することで、フォトダイオードの蝕刻時にダメージを受けたシリコン界面のダングリングボンドをボロン（Ｐ＋不純物）で拡散させて、界面をＰ＋化させことで、ダメージを取り除いて暗電流を減らすことができる。
【００５３】
以後、上部電極（未図示）、カラーフィルター（未図示）などの工程を行うことができる。
【００５４】
＜第２実施例＞
図１０は、第２実施例によるイメージセンサの断面図である。
【００５５】
第２実施例によるイメージセンサは、第１基板１００に形成された配線１５０とリードアウト回路１２０と、第１導電型伝導層２１４と第２導電型伝導層２１６を含んで前記配線１５０と電気的に繋がったイメージ感知部２１０と、及び前記イメージ感知部２１０のピクセル境界に形成された第２導電型界面層２２０を含むことができる。前記イメージ感知部２１０は、フォトダイオード２１０であることがあるがこれに限定されるのではなく、フォトゲート、フォトダイオードとフォトゲートの結合形態などになることができる。第２実施例は、前記第１基板１００に形成された電気接合領域１４０を含むことができる。
【００５６】
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
【００５７】
例えば、第２実施例は、フィルファクターを高めながらフォトダイオードの界面にＰ型界面層を形成して、フォトダイオードの界面のダングリングボンドなどと結合するようにすることで、ダメージを取り除いて暗電流を減らすことができる。
【００５８】
また、第２実施例によれば、トランスファトランジスタ両端のソース／ドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能となる。また、実施例によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション低下及び感度の低下を防止することができる。
【００５９】
一方、第２実施例は第１実施例と違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００６０】
実施例によれば、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及びＭ１Ｃコンタクト１５１ａの形成工程は、漏出源になれる。なぜなら、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０に逆バイアスが印加されたまま動作するので、基板表面に電場（EF）が発生することがある。このような電場内部で、コンタクトの形成工程中に発生する結晶の欠陥は漏出源になる。
【００６１】
また、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−ジャンクション１４０の表面に形成させる場合、Ｎ＋／Ｐ０ジャンクション１４８／１４５によるイーフィールド（E-Field）が追加されるので、これもまた漏出源になることがある。
【００６２】
従って、第２実施例は、Ｐ０層にドーピングされず、Ｎ＋連結領域１４８からなるアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−ジャンクション１４３と連結させるレイアウトを提示する。
【図面の簡単な説明】
【００６３】
【図１】第１実施例によるイメージセンサの断面図。
【図２ａ】第１実施例によるイメージセンサの製造方法の工程断面図。
【図２ｂ】第１実施例によるイメージセンサの製造方法の工程断面図。
【図３】第１実施例によるイメージセンサの製造方法の工程断面図。
【図４】第１実施例によるイメージセンサの製造方法の工程断面図。
【図５】第１実施例によるイメージセンサの製造方法の工程断面図。
【図６】第１実施例によるイメージセンサの製造方法の工程断面図。
【図７】第１実施例によるイメージセンサの製造方法の工程断面図。
【図８】第１実施例によるイメージセンサの製造方法の工程断面図。
【図９】第１実施例によるイメージセンサの製造方法の工程断面図。
【図１０】第２実施例によるイメージセンサの断面図。
【符号の説明】
【００６４】
１００  第１基板、  １１０  素子分離膜、  １２０  リードアウト回路、  １２１  トランスファトランジスタ、  １２３  リセットトランジスタ、  １２５  ドライブトランジスタ、  １２７  セレクトトランジスタ、  １３０  イオン注入領域、  １３１  フローティングディフュージョン、  １３３  ソース／ドレーン領域、  １３５，１３７  ソース／ドレイン領域、  １４０  電気接合領域、  １４１  第２導電型ウェル、  １４３  第１導電型イオン注入層、  １４５  第２導電型イオン注入層、  １４７  第１導電型連結領域、  １４８  Ｎ＋連結領域、  １５０  配線、  １５１  第１メタル、  １５１ａ  第１メタルコンタクト、  １５２  第２メタル、  １５３  第３メタル、  １５４ａ  第４メタルコンタクト、  １６０  層間絶縁膜、  ２００  第２基板、  ２０７ａ  水素イオン注入層、  ２１０  イメージ感知部、  ２１０ａ  結晶型半導体層、  ２１２  高濃度の第１導電型伝導層、  ２１４  第１導電型伝導層、  ２１６  第２導電型伝導層、  ２２０  第２導電型界面層。
【図１】
2009164600.tif 000003
【図２ａ】
2009164600.tif 000004
【図２ｂ】
2009164600.tif 000005
【図３】
2009164600.tif 000006
【図４】
2009164600.tif 000007
【図５】
2009164600.tif 000008
【図６】
2009164600.tif 000009
【図７】
2009164600.tif 000010
【図８】
2009164600.tif 000011
【図９】
2009164600.tif 000012
【図１０】
2009164600.tif 000013