(57)【要約】【課題】メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１上にｘ方向を長手方向として形成された素子領域１０と素子分離領域２０とを備える。また、素子領域１０に形成されたセルトランジスタＣＴとこのセルトランジスタＣＴを選択するための選択トランジスタＳＴとを含むメモリセルＭＣを備える。ｙ方向に並んで配列された複数のメモリセルＭＣに共通に接続されｙ方向に延びるように制御ゲート線ＣＧＬが配列され、制御ゲート線ＣＧＬは素子領域１０上では第１の幅Ｄ２を有する一方素子分離領域２０上では第１の幅Ｄ２より広い第２の幅Ｄ１を有する。【選択図】図２
2009164349.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、
前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、
前記素子領域に形成されたセルトランジスタとこのセルトランジスタを選択するための選択トランジスタとを含むメモリセルを配列してなる複数のメモリセルアレイと、
前記第１の方向に並んで配列された複数の前記メモリセルにより共有されるコンタクト領域と、
前記第１の方向と直交する第２の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第２の方向に延びるように配列されたゲート電極配線と
を備え、
前記ゲート電極配線は、前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように形成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート電極配線は、その側面に側壁絶縁膜を有しており、
前記第２の幅は、前記素子分離領域上において、前記ゲート電極配線の間の間隙が前記側壁絶縁膜によって埋められるような大きさに設定されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極配線の側面のうち、前記コンタクト領域を向いた側の側面に、前記素子分離領域上で前記第１の方向に突出する凸部を有することにより、前記ゲート電極配線は前記素子分離領域上で第２の幅を有するように形成されていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、
前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、
前記素子領域に形成され複数個直列接続されたセルトランジスタとこの直列接続されたセルトランジスタの両端に設けられたセルトランジスタを選択するための選択トランジスタとを含むメモリセルユニットを配列してなる複数のメモリセルブロックと、
前記第１の方向に並んで配列された複数の前記選択トランジスタにより共有されるコンタクト領域と、
前記第１の方向と直交する第２の方向に並んで配列された複数の前記選択トランジスタに共通に接続され前記第２の方向に伸びるように配列されたゲート電極配線と
を備え、
前記ゲート電極配線は、前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように形成されたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の方向を長手方向とする複数の素子領域と複数の前記素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域とを形成する工程と、
前記半導体基板上の素子領域上にセルトランジスタと選択ゲートトランジスタとが直列接続されたメモリセルを形成する工程と、
第１の方向と直交する第２の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第２の方向に延びるように配列されたゲート電極配線を形成する工程と
を備え、
前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように前記ゲート電極配線を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にフラッシュメモリのメモリセルアレイの構造に関するものである。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体記憶装置として、２トランジスタ構造を有するＮＯＲ型のフラッシュメモリ（Flash memory）がある。ＮＯＲ型のフラッシュメモリは、高速にアクセスすることが可能であると共に、１バイト単位の書き込み・読み出しが可能である。
【０００３】
この２トランジスタ構造を有するフラッシュメモリのメモリセルアレイには、情報を記憶するセルトランジスタとそれを選択する選択ゲートトランジスタとを一単位とするメモリセルが複数個、行列状に配列されている。セルトランジスタは、制御ゲート電極と浮遊ゲート電極との２層ゲート構造を有し、浮遊ゲートに不揮発に情報を記憶する。メモリセルは、半導体基板の表層部に形成された素子領域内において、セルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域が共有されるように形成される。また、このメモリセルは、隣接するセルトランジスタ同士がドレイン領域を共有するように形成されると共に、選択ゲートトランジスタ同士がソース領域を共有するように形成され、交互に繰り返して一列に配置されている。一列に配置されたメモリセルの列の間は、半導体基板上にＳＴＩ（Shallow Trench Isolation）によって形成された素子分離領域により、分離されている。このようなフラッシュメモリにおいて高集積化を図るため、セルトランジスタの制御ゲート電極と選択ゲートトランジスタの選択ゲート電極とを同時に形成することにより、制御ゲート電極と選択ゲート電極との間の距離を縮小する構成が特許文献１に開示されている。
【０００４】
従来の２トランジスタ構造を有するフラッシュメモリのメモリセルアレイにおいて、２つのメモリセルの間隔がある一定距離よりも短くなると、層間絶縁膜を埋め込む際に、埋め込み材に空隙（Ｖｏｉｄ）が発生するおそれがある。空隙が発生すると、２つのセルトランジスタが共有するドレイン領域にホール形状のコンタクトを形成するために導電性物質を堆積する過程において、当該空隙部分にも導電性物質が拡散、堆積する。そして、電気的に孤立させるべき各コンタクトが空隙に詰まった物質を介して電気的にショートする。このような現象を避けるために、埋め込み材に空隙が形成されない距離までしかメモリセル間距離を縮めることができず、メモリセルアレイのサイズを縮小することが困難であった。
【特許文献１】特開平１１−３３０２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る不揮発性半導体記憶装置は、半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、前記素子領域に形成されたセルトランジスタとこのセルトランジスタを選択するための選択トランジスタとを含むメモリセルを配列してなる複数のメモリセルアレイと、前記第１の方向に並んで配列された複数の前記メモリセルにより共有されるコンタクト領域と、前記第１の方向と直交する第２の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第２の方向に延びるように配列されたゲート電極配線とを備え、前記ゲート電極配線は、前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように形成されたことを特徴とする。
【０００７】
本発明の別の態様に係る不揮発性半導体記憶装置は、半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、前記半導体基板上の前記複数の素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域と、前記素子領域に形成され複数個直列接続されたセルトランジスタとこの直列接続されたセルトランジスタの両端に設けられたセルトランジスタを選択するための選択トランジスタとを含むメモリセルユニットを配列してなる複数のメモリセルブロックと、前記第１の方向に並んで配列された複数の前記選択トランジスタにより共有されるコンタクト領域と、前記第１の方向と直交する第２の方向に並んで配列された複数の前記選択トランジスタに共通に接続され前記第２の方向に伸びるように配列されたゲート電極配線とを備え、前記ゲート電極配線は、前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように形成されたことを特徴とする。
【０００８】
本発明の一の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の方向を長手方向とする複数の素子領域と複数の前記素子領域に挟まれる位置に形成され前記複数の素子領域を分離する素子分離領域とを形成する工程と、前記半導体基板上の素子領域上にセルトランジスタと選択ゲートトランジスタとが直列接続されたメモリセルを形成する工程と、第１の方向と直交する第２の方向に並んで配列された複数の前記メモリセルに共通に接続され前記第２の方向に延びるように配列されたゲート電極配線を形成する工程とを備え、前記素子領域上では第１の幅を有する一方前記素子分離領域上では第１の幅より広い第２の幅を有するように前記ゲート電極配線を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の実施の形態について説明する。実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付すことによりその説明を省略する。
【００１１】
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。本実施の形態の不揮発性半導体記憶装置は、２トランジスタ構造を有するＮＯＲ型フラッシュメモリとして構成されている。
【００１２】
図１に示すように、本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルＭＣが行列状に配列されている。各メモリセルＭＣは、直列接続された２層ゲート構造を有する不揮発性のセルトランジスタＣＴと選択ゲートトランジスタＳＴとからなる。セルトランジスタＣＴのソース領域は、選択ゲートトランジスタＳＴのドレイン領域と共有されている。
【００１３】
メモリセルアレイ上において、メモリセルＭＣは、列方向（図１に示すｘ方向）に隣接する２つのセルトランジスタＣＴ同士がドレイン領域を共有する部分と、選択ゲートトランジスタＳＴ同士がソース領域を共有する部分とが交互に繰り返すように配置されている。また、図１に示すように、行方向（図１に示すｙ方向）に配列された複数のセルトランジスタＣＴが制御ゲート電極を共通接続するように、複数の制御ゲート線ＣＧＬが行方向に配設されている。また、行方向（図１に示すｙ方向）に配列された複数の選択ゲートトランジスタＳＴが選択ゲート電極を共通接続するように、複数の選択ゲート線ＳＧＬが行方向に配設されている。
【００１４】
また、列方向（図１に示すｘ方向）に隣接する２つのセルトランジスタＣＴ同士で共有するドレイン領域は、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。すなわち、２つのセルトランジスタＣＴで共有されるドレイン領域は、ドレインコンタクトＤＣのコンタクト領域となる。列方向に配列された複数のドレイン領域に共通接続するように、複数のビット線ＢＬが列方向に配設されている。また、列方向（図１に示すｘ方向）に隣接する２つの選択ゲートトランジスタＳＴで共有するソース領域は、低抵抗のソース線ＳＬに繋がっている。行方向（図１に示すｙ方向）に配列された複数のソース領域に共通接続するように、複数のソース線ＳＬが行方向に配設され、このソース線ＳＬを介してメモリセルアレイ外部から電位が与えられる。
【００１５】
図２は、図１に示す不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。図３は、図２中のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面を示す断面図である。図３（ａ）は図２のＡ−Ａ’線断面図であり、図３（ｂ）は、図２のＢ−Ｂ’線断面図である。
【００１６】
図２及び図３に示す不揮発性半導体記憶装置のメモリセルＭＣは、半導体基板１（本実施の形態ではｐ型シリコン（Ｓｉ）基板）の表層部に図２に示すｘ方向を長手方向として形成された複数の素子領域１０（本実施の形態では半導体基板１の表面に形成されたｐ＋型半導体層）に形成される。図２及び図３に示すように、素子領域１０上でセルトランジスタＣＴのソース領域３２と選択ゲートトランジスタＳＴのドレイン領域３２とが共有されるように形成されたメモリセルＭＣが配列されている。
【００１７】
図３に示すように、セルトランジスタＣＴは、素子領域に形成されたソース・ドレイン用の拡散領域３１、３２及びチャネル領域ｃｈ１を有する。チャネル領域ｃｈ１上には、ゲート絶縁膜（トンネル絶縁膜）１１を介して、積層構造のゲート電極Ｇ１が形成されている。この積層構造のゲート電極Ｇ１は、浮遊ゲート電極１２、ゲート間絶縁膜１３及び制御ゲート電極１４の三層からなる。本実施の形態では、浮遊ゲート電極１２は例えば二層のポリシリコン膜からなり、ゲート間絶縁膜１３は例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）からなる。また、制御ゲート電極１４は例えば表面に金属シリサイド層１５が形成されたポリシリコン膜からなる。そして、制御ゲート線ＣＧＬは、行方向に並ぶセルトランジスタＣＴの制御ゲート電極１４を共通接続するように構成されている。
【００１８】
また、図３に示すように、選択ゲートトランジスタＳＴは、セルトランジスタＣＴと同様に、素子領域１０に形成されたソース・ドレイン用の拡散領域３２、３３及びチャネル領域ｃｈ２を有する。チャネル領域ｃｈ２上には、ゲート絶縁膜１１を介して、ゲート電極Ｇ２が形成されている。選択ゲートトランジスタＳＴでは、下層ゲート電極が選択ゲート電極Ｇ２として用いられている。そして、選択ゲート線ＳＧＬは、行方向に並ぶ選択ゲートトランジスタＳＴの選択ゲート電極Ｇ２を共通接続するように構成されている。
【００１９】
セルトランジスタＣＴのドレイン領域３１上、選択ゲートトランジスタＳＴのソース領域３３上、制御ゲート電極１４上及び選択ゲートトランジスタＳＴの上層ゲート電極１４ａ上には、それぞれ金属シリサイド層１５が形成されている。また、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのゲート電極Ｇ１、Ｇ２の側壁には側壁絶縁膜１６が形成される。メモリセルＭＣにおいて、セルトランジスタＣＴと選択ゲートトランジスタＳＴとの間は例えば側壁絶縁膜１６で埋められている。
【００２０】
また、図３に示すように、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴは、層間絶縁膜１７により覆われている。この層間絶縁膜１７に対し、セルトランジスタＣＴ同士で共有される複数のドレイン領域３１上にコンタクトホールが開口されている。このコンタクトホールが金属、例えばタングステン（Ｗ）により埋められて、各ドレイン領域３１と接触する複数のドレインコンタクトＤＣが形成されている。そして、同一列の複数のドレインコンタクトＤＣに共通に接続するように金属、例えばタングステン（Ｗ）を用いた複数のビット線ＢＬが層間絶縁膜１７上で列方向に配設されている。また、図３には図示していないが選択ゲートトランジスタＳＴ同士で共有されるソース領域３３上にソース領域３３と接触する配線、例えばタングステンを用いて構成されたソース線ＳＬが行方向に複数配設されている。
【００２１】
本実施の形態のメモリセルアレイにおいては、素子領域１０が列方向においてＳＴＩ（shallow trench Isolation）構造の素子分離領域２０で分離されている。素子分離領域２０は、素子領域１０と同様に図２に示すｘ方向を長手方向として、半導体基板１上の素子領域１０に挟まれる位置に形成されている。制御ゲート線ＣＧＬ及び選択ゲート線ＳＧＬはこの素子分離領域２０を跨ぐように配設されている。そして、図２に示すＡ−Ａ’線上での制御ゲート線ＣＧＬ間のｘ方向の幅Ｄ１は、Ｂ−Ｂ’線上でのｘ方向の幅Ｄ２よりも大きい。また、制御ゲート線ＣＧＬの幅Ｄ１は、制御ゲート線ＣＧＬ間の間隔Ｄ３が層間絶縁膜１６により埋め込まれる程度の距離に設定されている。そして、図２及び図３に示すように、制御ゲート線ＣＧＬの側面のうち、ドレインコンタクトＤＣを向いた側の側面の平面形状が凹凸を有するように形成されている。制御ゲート線ＣＧＬの側面のうち、ドレインコンタクトＤＣを向いた側の側面に、素子分離領域２０上でｘ方向に突出する凸部を有することにより、制御ゲート線ＣＧＬは素子分離領域２０上で幅Ｄ１を有するように形成されている。
【００２２】
このように構成した不揮発性半導体記憶装置において、選択ゲートトランジスタＳＴにより選択されたセルトランジスタＣＴにデータを書き込む動作について説明する。データ書き込み動作に際して、選択されたセルトランジスタＣＴの素子領域１０には接地電位が与えられ、選択されたセルトランジスタＣＴのソース領域３２には、選択ゲートトランジスタＳＴを介して接地電位が与えられるものとする。そして、選択されたセルトランジスタＣＴの制御ゲート線ＣＧＬとそのドレイン領域３１に連なるビット線ＢＬとに対してホットエレクトロンの発生効率が最大となるような所定の電位が外部回路から与えられる。これにより、チャネルホットエレクトロン注入を用いて浮遊ゲート電極１２へ電子の注入が行われてセルトランジスタＣＴにデータが書き込まれる。
【００２３】
本実施の形態に係る不揮発性半導体記憶装置において、素子分離領域２０上でドレインコンタクトＤＣ側の制御ゲート線ＣＧＬの幅Ｄ１を相対する方向に広げている。これにより、素子分離領域２０上での制御ゲート線ＣＧＬの間隔Ｄ３は、素子領域１０上における間隔Ｄ４よりも狭くなるように形成されている。本実施の形態において、制御ゲート線ＣＧＬの間隔はメモリセルＭＣ内の制御ゲート線ＣＧＬと選択ゲート線ＳＧＬの間隔と同程度にされている。また、図３に示すように、素子分離領域２０上の制御ゲート線ＣＧＬ間の間隔Ｄ３は、側壁絶縁膜１６により埋め込むことができる程度の距離に設定されている。そして、図２及び図３に示すように、制御ゲート線ＣＧＬの側面のうち、ドレインコンタクトＤＣを向いた側の側面に、素子分離領域２０上でｘ方向に突出する凸部を有するように形成されている。
【００２４】
制御ゲート線ＣＧＬが素子領域１０と素子分離領域２０とにおいて一定の幅（例えばＤ２）をもって形成されている場合、２本の制御ゲート線ＣＧＬは素子分離領域２０上でも一定の間隔（例えばＤ４）を有することとなる。一定の間隔Ｄ４で２本の制御ゲート線ＣＧＬが形成されている場合、この制御ゲート線ＣＧＬ間は側壁絶縁膜１６で埋め込むことができず、層間絶縁膜１７で埋め込む必要がある。ここで、メモリセルアレイの面積を縮小するためにメモリセルＭＣ間の距離を短くすると、ドレインコンタクトＤＣを挟んで相対する２本の制御ゲート線ＣＧＬ間の間隔が狭くなる。その場合、２本の制御ゲート線ＣＧＬ間の間隔は層間絶縁膜１７で埋め込みにくくなり、空隙（Ｖｏｉｄ）が発生するおそれがある。素子分離領域２０上の制御ゲート線ＣＧＬ間に形成された空隙（Ｖｏｉｄ）に導電性物質が堆積すると、行方向に隣接した２つのドレインコンタクトＤＣが短絡して、不揮発性半導体記憶装置の信頼性が低下する。
【００２５】
本実施の形態の構造によれば、素子分離領域２０上において制御ゲート線ＣＧＬの間隔Ｄ３が狭く形成されていることにより、制御ゲート線ＣＧＬ間は側壁絶縁膜１６で確実に埋め込まれる。そのため、ドレインコンタクトＤＣ間に空隙（Ｖｏｉｄ）が発生することを防ぐことが可能となる。行方向に隣接するドレインコンタクトＤＣ間に空隙（Ｖｏｉｄ）が発生しないため、書き込み動作時にビット線ＢＬからドレインコンタクトＤＣを介してドレイン領域３１に電位を与える際にドレインコンタクトＤＣ間での短絡を回避することができる。メモリセルＭＣの間の距離を短くしても、空隙の発生を防ぐことができ、メモリセルアレイのサイズを縮小することが可能になる。
【００２６】
次に、第１の実施形態の不揮発性半導体記憶装置の製造方法を、図４乃至図９を参照して説明する。図４乃至図９は、図２中のＡ−Ａ’線及びＢ−Ｂ’線に沿った箇所における製造工程を示す工程図である。図４（ａ）乃至図９（ａ）は図２のＡ−Ａ’線断面図の部分の製造工程を示すものであり、図４（ｂ）乃至図９（ｂ）は、図２のＢ−Ｂ’線断面図の部分の製造工程を示すものである。
【００２７】
まず、図４（ｂ）に示すように、半導体基板１（例えばｐ型シリコン（Ｓｉ）基板）の全面にゲート絶縁膜１１を形成する。また、図４（ａ）に示すように、半導体基板１の表面をエッチングマスクを用いた異方性エッチングによりエッチングして、列方向に複数のトレンチを形成する。続いて、各トレンチ内部に絶縁膜を埋め込むことによってＳＴＩ（shallow trench Isolation）構造の素子分離領域２０を形成する。
【００２８】
次に、図５（ａ）及び（ｂ）に示すようにチャネルイオン注入を行い、半導体基板１に素子領域１０（本実施の形態では半導体基板の表面に形成されたｐ＋型半導体層）を形成する。
【００２９】
続いて、図６（ａ）及び（ｂ）に示すように、全面に１００〜２００ｎｍ程度の膜厚の導電膜（例えばポリシリコン膜）、絶縁膜（例えばＯＮＯ膜のような積層構造の絶縁膜）、導電膜（例えばポリシリコン膜）を順次堆積する。なお、上記ポリシリコン膜には、不純物として例えばｎ型不純物が導入されている。さらに、マスク材（例えば酸化膜）を堆積し、全面にレジスト膜を塗布する。このレジスト膜を所定の形状にパターニングした後、異方性のエッチングを行ない、マスク材に対して複数の開口部を形成する。このマスク材をマスクにして、ポリシリコン膜、絶縁膜、ポリシリコン膜の積層構造が所定の形状となるようにエッチングして、素子領域１０上に積層構造のゲート電極Ｇ１（セルトランジスタＣＴの浮遊ゲート電極１２・制御ゲート電極１４）を形成する。同様に、選択ゲートトランジスタＳＴのゲート電極Ｇ２、上層ゲート電極１４ａを形成する。この際、素子分離領域２０上で制御ゲート線ＣＧＬの幅Ｄ１を相対する方向に広げ、素子領域１０上における間隔Ｄ４よりも素子分離領域２０上における間隔Ｄ３のほうが狭くなるように制御ゲート線ＣＧＬを形成する。
【００３０】
次に、図７（ｂ）に示すように、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴをＬＤＤ（Lightly Doped Drain）構造とするために、イオン注入によりソース、ドレイン領域に低濃度の浅い拡散層（ｎ−型半導体領域）を形成する。その後、全面に絶縁膜を堆積した後、異方性エッチングを行なうことにより、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの側壁上にゲート側壁絶縁膜１６を形成する。この際、図７（ａ）に示すように、素子分離領域２０上の相対する制御ゲート線ＣＧＬ間を側壁絶縁膜１６により埋め込むように、側壁絶縁膜１６を形成する。その後、イオン注入により、ゲート電極Ｇ１・Ｇ２の両側下方部のドレイン領域３１・ソース領域３３に高濃度の深い拡散層（ｎ＋型半導体領域）を形成する。
【００３１】
次に、図８（ａ）及び（ｂ）に示すように、ドレイン領域３１及びソース領域３３においてコンタクトを取る領域に存在しているゲート絶縁膜１１を部分的にエッチング除去する。また、セルトランジスタＣＴ、選択ゲートトランジスタＳＴ、制御ゲート線ＣＧＬ及び選択ゲート線ＳＧＬの上部のポリシリコン層を部分的にエッチング除去する。続いて、ドレイン領域３１及びソース領域３３に対するコンタクト抵抗及びゲート配線の配線抵抗を小さくするために、全面にコバルト（Ｃｏ）、ニッケル（Ｎｉ）等のような高融点金属の薄膜をスパッタリング法により蒸着する。その後、加熱工程を行なうことにより、セルトランジスタＣＴのドレイン領域３１上、選択ゲートトランジスタＳＴのソース領域３３上、制御ゲート電極１４上及び選択ゲートトランジスタＳＴの上層ゲート電極１４ａ上に、それぞれ金属シリサイド層１５を形成する。同様に素子分離領域２０上の制御ゲート線ＣＧＬ及び選択ゲート線ＳＧＬ上に金属シリサイド層１５を形成する。ここで、未反応の金属膜はその後の工程で除去される。
【００３２】
次に、図９（ａ）及び（ｂ）に示すように、減圧気相成長（ＬＰＣＶＤ）法により、例えばシリコン酸化膜からなる層間絶縁膜１７を堆積する。この層間絶縁膜１７をリフローした後に、ＣＭＰ（Chemical Mechanical Polishing）により、ゲート電極が露出しない状態まで層間絶縁膜１７を研磨して、平坦化する。次に、リソグラフィ工程及びドライプロセスを用いて、層間絶縁膜１７に対し、セルトランジスタＣＴが共有するドレイン領域３１上にコンタクトホールを形成する。
【００３３】
次に、図３（ａ）及び（ｂ）に示すように、コンタクトホール内に金属性の導電膜、例えばタングステン（Ｗ）が埋め込まれ、ビット線ＢＬ接続用のドレインコンタクトＤＣを形成する。本実施の形態では、コンタクトホール内にバリアメタルを形成した後、タングステンを埋め込む。そして、層間絶縁膜１７上に露出した導電膜部分をＣＭＰによる研磨で除去することにより、ドレインコンタクトＤＣを形成する。次に、配線用の金属膜を堆積して、パタ−ニングすることにより、ビット線ＢＬを形成する。このようにして、図３に示す本実施の形態に係る不揮発性半導体記憶装置を形成する。この後、図示しない上部の配線層及びパッシベーション層を形成する。
【００３４】
上記の製造方法により、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのゲート電極を形成すると共に、素子分離領域２０上でドレイン領域側の制御ゲート線ＣＧＬの幅を相対する方向に広げるように形成することができる。そして、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの側壁に側壁絶縁膜を形成すると共に、素子分離領域２０上で相対する制御ゲート線ＣＧＬ間を側壁絶縁膜１６により埋め込むことができる。素子分離領域２０上の制御ゲート線ＣＧＬ間は側壁絶縁膜１６により確実に埋め込まれるため、製造工程を増加させることなくドレインコンタクト間での空隙（Ｖｏｉｄ）の発生を防ぐことができる。
【００３５】
なお、第１の実施の形態においては、不揮発性半導体記憶装置をＮＯＲ型フラッシュメモリとして説明したが、これはＮＡＮＤ型フラッシュメモリの特徴を備えたフラッシュメモリにも適用できる。
【００３６】
図１０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成されている。
【００３７】
図１０に示すように、１つのメモリセルユニットは、直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ、及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。
【００３８】
このユニットが行方向（図１０に示すｙ方向）に複数個配列されてブロックが構成されている。１個のブロックの中で同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。複数のブロックは、列方向（図１０に示すｘ方向）に複数個配列される。メモリセルアレイ上において、ブロックは列方向（図１０に示すｘ方向）に隣接する２つのドレイン側選択トランジスタＳＤＴ同士がドレイン領域を共有する部分と、ソース側選択トランジスタＳＳＴ同士がソース領域を共有する部分とが交互に繰り返すように配置されている。
【００３９】
行方向（図１０に示すｙ方向）に配列された複数のメモリセルＭＣのゲート電極を共通接続するように、複数のワード線ＷＬが行方向に配設されている。また、行方向（図１０に示すｙ方向）に配列された複数のソース側選択トランジスＳＳＴのゲート端子を共通接続するように、複数のソース側選択ゲート線ＳＧＳＬが行方向に配設されている。同様に、行方向（図１０に示すｙ方向）に配列された複数のソース側選択トランジスタＳＳＴのソース端子を共通接続するように、複数のソース線ＳＬが行方向に配設されている。行方向（図１に示すｙ方向）に配列された複数のドレイン側選択トランジスタＳＤＴのゲート端子を共通接続するように、複数のドレイン側選択ゲート線ＳＧＤＬが行方向に配設されている。そして、列方向（図１０に示すｘ方向）に配列されたドレイン側選択トランジスタＳＤＴのドレイン端子を共通接続するように、複数のビット線ＢＬがドレインコンタクトＤＣを介して接続されている。
【００４０】
ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００４１】
図１１は、図１０に示す不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。図１２は、図１１中のＥ−Ｅ’線に沿った断面を示す断面図である。図１３は、図１１中のＦ−Ｆ’線に沿った断面を示す断面図である。
【００４２】
図１１乃至図１３に示す不揮発性半導体記憶装置のメモリセルＭＣは、半導体基板１（本実施の形態ではｐ型シリコン（Ｓｉ）基板）の表層部に図１１に示すｘ方向を長手方向として形成された複数の素子領域１０（本実施の形態では半導体基板１の表面に形成されたｐ＋型半導体層）に形成される。図１１乃至図１３に示すように、素子領域１０上で複数のメモリセルＭＣが直列に接続され、その一端（ソース側）にソース側選択トランジスタＳＳＴが、その他端（ドレイン側）にドレイン側選択トランジスタＳＤＴが接続されてユニットが形成されている。
【００４３】
図１２に示すように、メモリセルＭＣは、素子領域に形成されたソース・ドレイン用の拡散領域３２及びチャネル領域ｃｈ１を有する。チャネル領域ｃｈ１上には、ゲート絶縁膜（トンネル絶縁膜）１１を介して、積層構造のゲート電極Ｇ１を有する。このゲート電極Ｇ１は、浮遊ゲート電極１２、ゲート間絶縁膜１３及び制御ゲート電極１４の三層からなる。本実施の形態では、浮遊ゲート電極１２は例えば二層のポリシリコン膜からなり、ゲート間絶縁膜１３は例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）からなる。また、制御ゲート電極１４は例えば表面に金属シリサイド層１５が形成されたポリシリコン膜からなる。そして、ワード線ＷＬは、行方向に並ぶメモリセルＭＣの制御ゲート電極１４を共通接続するように構成されている。
【００４４】
また、図１２に示すように、ドレイン側選択トランジスタＳＤＴは、素子領域１０に形成されたソース・ドレイン用の拡散領域３１、３２及びチャネル領域ｃｈ２を有する。チャネル領域ｃｈ２上には、ゲート絶縁膜１１を介して、ゲート電極Ｇ２が形成されている。ドレイン側選択トランジスタＳＤＴでは、下層ゲート電極が選択ゲート電極Ｇ２として用いられている。そして、ドレイン側選択ゲート線ＳＧＤＬは、行方向に並ぶドレイン側選択トランジスタＳＤＴの選択ゲート電極Ｇ２を共通接続するように構成されている。
【００４５】
また、図１２に示すように、ソース側選択トランジスタＳＳＴは、素子領域１０に形成されたソース・ドレイン用の拡散領域３２、３３及びチャネル領域ｃｈ３を有する。チャネル領域ｃｈ３上には、ゲート絶縁膜１１を介して、ゲート電極Ｇ３が形成されている。ソース側選択トランジスタＳＳＴでは、下層ゲート電極が選択ゲート電極Ｇ３として用いられている。そして、ソース側選択ゲート線ＳＧＳＬは、行方向に並ぶソース側選択トランジスタＳＳＴの選択ゲート電極Ｇ３を共通接続するように構成されている。
【００４６】
ドレイン側選択トランジスタＳＤＴのドレイン領域３１上、ソース側選択トランジスタＳＳＴのソース領域３３上、制御ゲート電極１４上には、それぞれ金属シリサイド層１５が形成されている。また、ソース側選択トランジスタＳＳＴとドレイン側選択トランジスタＳＤＴの側壁、及びユニットのトランジスタ間には側壁絶縁膜１６が形成されている。
【００４７】
また、図１２に示すように、メモリセルＭＣ及び選択トランジスタＳＳＴ、ＳＤＴは層間絶縁膜１７により覆われている。この層間絶縁膜１７に対し、ドレイン側選択トランジスタＳＤＴ同士で共有される複数のドレイン領域３１上にコンタクトホールが開口されている。このコンタクトホールが金属、例えばタングステン（Ｗ）により埋められて、各ドレイン領域３１と接触する複数のドレインコンタクトＤＣが形成されている。そして、同一列の複数のドレインコンタクトＤＣに共通に接続するように金属、例えばタングステン（Ｗ）を用いた複数のビット線ＢＬが層間絶縁膜１７上で列方向に配設されている。また、ソース側選択トランジスタＳＳＴ同士で共有されるソース領域３３上にソース領域３３と接触する配線、例えばタングステンを用いて構成されたソース線ＳＬが行方向に複数配設されている。
【００４８】
本実施の形態のメモリセルアレイにおいては、素子領域１０が列方向においてＳＴＩ（shallow trench Isolation）構造の素子分離領域２０で分離されている。素子分離領域２０は、素子領域１０と同様に図１１に示すｘ方向を長手方向として、半導体基板１上の素子領域１０に挟まれる位置に形成されている。ソース線ＳＬ、ソース側選択ゲート線ＳＧＳＬ、ドレイン側選択ゲート線ＳＧＤＬ及びワード線ＷＬはこの素子分離領域２０を跨ぐように配設されている。
【００４９】
そして、図１１及び図１３に示すように、Ｆ−Ｆ’線上でのドレイン側選択ゲート線ＳＧＤＬ間のｘ方向の幅Ｄ１’は、Ｅ−Ｅ’線上でのｘ方向の幅Ｄ２’よりも大きい。また、ドレイン側選択ゲート線ＳＧＤＬの幅Ｄ１’は、ドレイン側選択ゲート線ＳＧＤＬ間の間隔Ｄ３’が層間絶縁膜１６により埋め込まれる程度の距離に設定されている。
【００５０】
このように構成した不揮発性半導体記憶装置においても、素子分離領域２０上においてドレイン側選択ゲート線ＳＧＤＬの幅Ｄ３’が狭く形成されていることにより、ドレイン側選択ゲート線ＳＧＤＬ間は側壁絶縁膜１６で確実に埋め込まれる。そのため、ドレインコンタクトＤＣ間に空隙（Ｖｏｉｄ）が発生することを防ぐことが可能となる。行方向に隣接するドレインコンタクトＤＣ間に空隙（Ｖｏｉｄ）が発生しないため、書き込み動作時にビット線ＢＬからドレインコンタクトＤＣを介してドレイン領域３１に電位を与える際にドレインコンタクトＤＣ間での短絡を回避することができる。メモリセルＭＣの間の距離を短くしても、空隙の発生を防ぐことができ、メモリセルアレイのサイズを縮小することが可能になる。
【００５１】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第１の実施形態では、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴがそれぞれＬＤＤ構造を有する場合を説明したが、両トランジスタともにＬＤＤ構造を有するものでなくてもよい。この場合には、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの積層ゲート電極を形成した後、イオン注入によって積層ゲート電極の両側下方部のシリコン基板の表面にドレイン、ソース領域となるｎ＋型半導体領域を形成する。このような構成であっても、第１の実施形態と同様の効果が得られる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す平面図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す工程図である。
【図１０】第２の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図１１】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す平面図である。
【図１２】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す断面図である。
【図１３】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す断面図である。
【符号の説明】
【００５３】
１・・・半導体基板、  １０・・・素子領域、  １１・・・ゲート絶縁膜、  １２・・・浮遊ゲート電極、  １３・・・ゲート間絶縁膜、  １４・・・制御ゲート電極、  １５・・・金属シリサイド層、  １６・・・側壁絶縁膜、  １７・・・層間絶縁膜、  ２０・・・素子分離領域、  ＭＣ・・・メモリセル、  ＣＴ・・・セルトランジスタ、  ＣＧＬ・・・制御ゲート線、  ＳＴ・・・選択ゲートトランジスタ、  ＳＧＬ・・・選択ゲート線、  ＳＳＴ・・・ソース側選択トランジスタ、  ＳＧＳＬ・・・ソース側選択ゲート線、  ＳＤＴ・・・ドレイン側選択トランジスタ、  ＳＧＤＬ・・・ドレイン側選択ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＷＬ・・・ワード線、  ＤＣ・・・ドレインコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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