(57)【要約】【課題】分離合成型Ｄ／Ａ変換回路の誤差電圧、又はゲインが１ではない出力バッファの誤差電圧を時間的に均一化して表示むらを抑制する。【解決手段】第１選択回路（１６）に接続される第１バッファ（１１）と、第２バッファ（１２）のオフセット電圧の極性を周期的に反転してＤ／Ａ変換回路（１０）の出力電圧を時間的に平均化する。また、第２選択回路（１７）に接続される出力バッファ（７０）のゲインばらつきは、複数の素子（７２、７３）の位置関係を周期的に入れ換えることで出力バッファ（７０）のゲインばらつきを時間的に平均化する。また、下位ビットが所定のデータのときに、第１バッファ（１１）と第２バッファ（１２）を介さないで、第１選択回路（１６）で選択した第１選択電圧（ＶＬ）を第３ノード（Ｎ３）に直接出力する。【選択図】図１０
2009103794.tif 000002
【特許請求の範囲】
【請求項１】
画像データに応じて複数の電圧のなかから２値の電圧を選択し、第１ノードに第１選択電圧として出力し、第２ノードに第２選択電圧として出力する第１選択回路と、 
前記第１選択電圧が入力される第１バッファと、
前記第２選択電圧が入力される第２バッファと、
前記第１バッファの出力電圧と前記第２バッファの出力電圧との間の電圧である複数の補間電圧を生成する分圧回路と、
前記画像データの下位Ｍビット又は上位Ｋビットである一部の画像データに応じ前記第１選択電圧、又は前記複数の補間電圧のなかから、いずれか１つの電圧を選択し第３ノードに第３選択電圧として出力する第２選択回路と、
前記一部の画像データに応じて前記第１バッファ又は第２バッファを制御する第１制御回路と、
を有することを特徴とする
表示装置の駆動回路。
【請求項２】
請求項１に記載の表示装置の駆動回路であって、
前記第１制御回路は、
所定の周期ごとに前記第１バッファ及び前記第２バッファの第１切換回路を制御してそれぞれの誤差電圧を可変することを特徴とする
表示装置の駆動回路。
【請求項３】
請求項１に記載の表示装置の駆動回路であって、
前記第１制御回路は、
前記一部の画像データが所定のデータのときに、前記第１バッファ又は前記第２バッファの少なくともいずれか１つを非活性状態にして、前記分圧回路に流れる電流を遮断することを特徴とする
表示装置の駆動回路。
【請求項４】
請求項２に記載の表示装置の駆動回路であって、
前記一部の画像データが所定のデータのときに、前記第１切換回路の動作を停止することを特徴とする
表示装置の駆動回路。
【請求項５】
請求項１に記載の表示装置の駆動回路であって、
前記第１バッファ及び前記第２バッファは、
ボルテージフォロアで、
前記第２選択回路を構成する１つのスイッチは、
前記第１ノードと前記第３ノードとの間に設けられ、
前記第１制御回路は、
前記一部の画像データが所定のデータのときに、前記スイッチをターンオンさせ前記第１選択電圧を前記第３ノードに直接出力することを特徴とする
表示装置の駆動回路。
【請求項６】
請求項１に記載の表示装置の駆動回路であって、
前記第１バッファの出力段は、
ソース電極が第１電源に接続され、ドレイン電極が前記分圧回路の一端に接続される第１トランジスタのみで構成され、
前記第２バッファの出力段は、
ソース電極が第２電源に接続され、ドレイン電極が前記分圧回路の他端に接続される第２トランジスタのみで構成され、
安定した状態では、前記第１トランジスタ、前記第２トランジスタ、及び前記分圧回路に流れる電流値が等しいことを特徴とする
表示装置の駆動回路。
【請求項７】
請求項１に記載の表示装置の駆動回路であって、
前記表示装置の駆動回路は、さらに、
前記第３選択電圧が入力され、出力端子に階調電圧を出力するボルテージフォロアを有することを特徴とする
表示装置の駆動回路。
【請求項８】
請求項１に記載の表示装置の駆動回路であって、
前記表示装置の駆動回路は、さらに、
前記第３選択電圧が入力され、出力端子に階調電流を出力するＭＯＳトランジスタを有することを特徴とする
表示装置の駆動回路。
【請求項９】
請求項１に記載の表示装置の駆動回路であって、
前記表示装置の駆動回路は、さらに、
前記第３選択電圧が入力され、出力端子に階調電圧を出力する出力バッファを有し、
前記出力バッファは、
非反転入力端子を前記第３ノードに接続し、反転入力端子を複数の素子のそれぞれの一端に接続し、前記複数の素子のそれぞれの他端と前記出力端子との間及び参照電圧線との間に、前記複数の素子の位置関係を所定の周期ごとに入れ換える切換回路を有することを特徴とする
表示装置の駆動回路。
【請求項１０】
請求項１に記載の表示装置の駆動回路であって、
前記表示装置の駆動回路は、さらに、
前記第３選択電圧が入力され、出力端子に階調電圧を出力する出力バッファを有し、
前記出力バッファは、
反転入力端子を参照電圧線に接続し、非反転入力端子を複数の素子のそれぞれの一端に接続し、前記複数の素子のそれぞれの他端と前記出力端子との間及び前記第３ノードとの間に前記複数の素子の位置関係を所定の周期ごとに入れ換える切換回路を有することを特徴とする
表示装置の駆動回路。
【請求項１１】
請求項９又は１０に記載の表示装置の駆動回路であって、
前記参照電圧線の電圧は、
所定の周期ごとに可変されることを特徴とする
表示装置の駆動回路。
【請求項１２】
請求項９又は１０に記載の表示装置の駆動回路であって、
前記出力バッファの参照電圧は、
奇数出力端子の参照電圧と偶数出力端子の参照電圧が異なることを特徴とする
表示装置の駆動回路。
【請求項１３】
請求項９又は１０に記載の表示装置の駆動回路であって、
前記複数の素子は、抵抗素子であって、それぞれの抵抗値が設計値として同一であることを特徴とする
表示装置の駆動回路。
【請求項１４】
請求項９又は１０に記載の表示装置の駆動回路であって、
前記複数の素子は、容量素子であって、それぞれの容量値が設計値として同一であることを特徴とする
表示装置の駆動回路。
【請求項１５】
請求項１４に記載の表示装置の駆動回路であって、
前記容量素子は、
初期化信号とシフトレジスタ回路から出力される信号に応じて順次に初期化されることを特徴とする
表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路に関し、分離合成型Ｄ／Ａ変換回路又は出力バッファで生じる誤差電圧を時間的に均一化する技術に関する。
【背景技術】
【０００２】
画素が行列に配置されたマトリクス型表示パネルは、最も典型的な表示デバイスの一つである。マトリクス型表示パネルには、画素の行を選択するための走査線と、画素の階調に対応した表示信号（階調電圧、階調電流）が供給されるデータ線とが設けられている。画素は、走査線とデータ線とが交差する位置のそれぞれに配置され、スイッチング素子であるＴＦＴ（Thin  Film  Transistor）と画素電極とを含んで構成されている。液晶表示パネルでは、画素電極に対向するコモン電極との間に液晶が満たされている。
【０００３】
液晶表示パネルでは、画素の液晶材料が劣化するのを抑制するために、画素に印加される電極の極性を反転する反転駆動方式が採用されている。言い換えれば、画素が交流的に駆動されている。
【０００４】
輝度（光の透過率）を複数の階調電圧で制御する振幅変調では、画像データのビット数の増大に伴ってＤ／Ａ変換回路も増大する。そのため、画像データを上位ビットと下位ビットに分割した分離合成型Ｄ／Ａ変換回路が知られている（例えば、特許文献１参照）。
【０００５】
特許文献１には、画像データの上位ビットに応じて複数の階調電圧のなかから、第１電圧と第２電圧の２つの電圧を選択する第１選択回路と、第１電圧と第２電圧との間の電圧である複数の補間電圧を生成する分圧回路と、画像データの下位ビットに応じて複数の補間電圧のなかから１つの電圧を選択する第２選択回路と、第１選択回路と分圧回路の間には第１電圧が入力される第１バッファと第２電圧が入力される第２バッファとを備えることが開示されている。
第１及び第２バッファを設ける理由は、第１選択回路のスイッチの抵抗依存によって出力電圧が変動するのを防ぐためである。第１選択回路のスイッチは、ｎ型トランジスタとｐ型トランジスタで構成したトランスファースイッチで構成されるが、入力する電圧によってスイッチのオン抵抗が異なる。また、ドライバＩＣ間で出力する階調の数が異なるとクロストークを生じるためである。
【０００６】
【特許文献１】特開平０９−２５８６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、第１バッファと第２バッファの誤差電圧が大きいと単調増加性の特性が得られない。また、第１バッファと第２バッファの動作電流により消費電力が大きくなる。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【０００９】
本発明による表示装置の駆動回路は、画像データに応じて複数の電圧（Ｖ０〜Ｖ２５５）のなかから２値の電圧を選択し、第１ノード（Ｎ１）に第１選択電圧（ＶＬ）として出力し、第２ノード（Ｎ２）に第２選択電圧（ＶＨ）として出力する第１選択回路（１６）と、前記第１選択電圧（ＶＬ）が入力される第１バッファ（１１）と、前記第２選択電圧（ＶＨ）が入力される第２バッファ（１２）と、前記第１バッファ（１１）の出力電圧と前記第２バッファ（１２）の出力電圧の間の電圧である複数の補間電圧を生成する分圧回路（１５）と、前記画像データの下位Ｍビット又は上位Ｋビットである一部の画像データに応じ前記第１選択電圧（ＶＬ）、又は前記複数の補間電圧のなかからいずれか１つの電圧を選択し第３ノード（Ｎ３）に第３選択電圧として出力する第２選択回路（１７）と、前記一部の画像データに応じて前記第１バッファ（１１）又は第２バッファ（１２）を制御する第１制御回路（１８）とを有する。
【発明の効果】
【００１０】
本発明によれば、分離合成型Ｄ／Ａ変換回路を構成する第１バッファ及び第２バッファのオフセット電圧を所定の周期ごとに可変することで、画素に供給される表示信号が時間的に平均化されて理想電圧に近づくので単調増加性が得られる。また、出力バッファにゲインばらつきがあっても、所定の周期ごとにゲインを切り換えることで画素に供給される表示信号が時間的に平均化されて理想電圧に近づく。また、駆動回路の誤差電圧をパネル上で空間的に分散させてフリッカの発生を抑制している。よって良好な画質を得られる。
【００１１】
また、一部の画像データが所定のデータであるときには、第１バッファ又は第２バッファを非活性化して抵抗ストリング回路に流れる電流を遮断して消費電力を削減する。また、第１切換回路の動作を停止して、切換動作に伴う消費電力を削減する。
【００１２】
さらに、出力バッファのゲインが１より大きいのでＤ／Ａ変換回路を低電圧化することができる。その結果、Ｄ／Ａ変換回路を低消費電力化及び小型化することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の好適な実施形態が説明される。図面において、同一の構成要素は、同一又は類似の参照番号（符号）によって参照されることに留意されたい。また、必要がある場合、複数の同一の構成要素は添字によって区別されるが、区別する必要がない場合には、添字が省略されることに留意されたい。
【００１４】
［第１の実施の形態］
図１は、表示装置のブロック図である。表示装置１００は、少なくとも、表示パネル１、走査線駆動回路２、データ線駆動回路３を含んで構成されている。表示パネル１には、行方向に複数の走査線４、列方向に複数のデータ線５、走査線４とデータ線５の各交点付近には画素６を配置する。各画素６は、図示しないがＴＦＴ素子、画素電極、画素電極に対向するコモン電極を有し、画素電極とコモン電極の間に液晶素子又は有機ＥＬ素子などが満たされている。また、データ線駆動回路３は、各データ線に画像データに応じた表示信号（階調電圧）を供給し、走査線駆動回路２で活性化された走査線の画素にそれぞれ画像データに応じた階調電圧が書き込まれる。
【００１５】
小型の液晶表示パネルでは、データ線駆動回路３は、１つの半導体チップ（ドライバＩＣ）に集積化され、画素が形成される表示パネル１に実装される。走査線駆動回路２はデータ線駆動回路３が集積化されたドライバＩＣに形成されるか又は表示パネル１上に形成されることが多い。大型の液晶表示パネルでは、画素数が多いことからすべてのデータ線駆動回路を１つのドライバＩＣに集積するのは困難で、通常は、ドライバＩＣを複数個使用する。ドライバ出力端子Ｘは、異方性導電膜（ＡＣＦ：Anisotropic  Conductive  Film）を介してデータ線５と接続される。
【００１６】
液晶表示パネルでは、各画素６の画素電極には、コモン電極の電圧（Ｖｃｏｍ）を基準として正極又は負極の階調電圧が１フレームごとに交互に反転されて供給される。以降の説明では、「画素の極性を反転する」と略すことにする。また、Ｖｃｏｍを基準として正極、負極の階調電圧を＋、−と記述する。１走査線ごと及び１フレームごとにＶｃｏｍを反転する駆動方式はライン反転駆動、１フレームごとにＶｃｏｍを反転する駆動方式はフレーム反転駆動と呼ばれる。Ｖｃｏｍを固定して、隣り合うデータ線では互いに極性が異なり、データ線に供給する階調電圧の極性を１走査線ごと及び１フレームごとに反転する駆動方式はドット反転駆動、１フレームごとに反転する駆動方式はカラム反転駆動と呼ばれる。本実施の形態は、ライン反転駆動で説明する。なお、１フレームは、走査線を上から下まで順次に走査する期間である。インターレース（飛び越し走査）では、１フレームを奇数フィールドと偶数フィールドに分割される。
【００１７】
本発明においては、画像データの全ビットをＮビット、最下位ビットを含む下位Ｍ個のビットを下位Ｍビットと表し、下位Ｍビットを除く上位ビットを上位Ｎ−Ｍビットと表す。また、上位ビット＋下位ビットを（Ｎ−Ｍ）ビット＋Ｍビットと表すことがある。また、最上位ビットを含む上位Ｋ個のビットを上位Ｋビットと表す。ただし、Ｋ＜Ｎ−Ｍである。また、画像データを１６進数で表すことがあり、００００００００は００ｈ、１１１１１１１１はＦＦｈと記述する。本実施の形態においては、Ｎ＝８、Ｍ＝２、Ｋ＝３として説明する。画像データは８ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）で最上位ビット（ＭＳＢ）をＤ７、最下位ビット（ＬＳＢ）をＤ０とする。また、説明を簡単にするために１出力分の駆動回路について説明する。
【００１８】
図２は、本発明の第１の実施の形態に係る表示装置の駆動回路に含まれるＤ／Ａ変換回路１０及びその周辺の回路図である。本実施の形態の駆動回路は、少なくともＤ／Ａ変換回路１０、データラッチ回路２０、ドライバ出力端子Ｘを含む構成にする。出力バッファ１３、出力スイッチ１９、図示しないが、シフトレジスタ回路、データレジスタ回路、レベルシフト回路、階調電圧生成回路、電源回路などもドライバＩＣに集積化される。
【００１９】
Ｄ／Ａ変換回路１０は、分離合成型のＤ／Ａ変換回路で、第１選択回路１６、第１バッファ１１、第２バッファ１２、抵抗ストリング回路１５、第２選択回路１７、第１制御回路１８で構成する。表示装置のデータ線を駆動するＤ／Ａ変換回路には、単調増加性と電圧ばらつきが少ないことが要求される。
【００２０】
図３は、Ｄ／Ａ変換回路１０を構成する第１バッファ１１、第２バッファ１２、抵抗ストリング回路１５、第２選択回路１７の詳細な回路である。以下、図２及び図３を参照して詳細に説明する。
【００２１】
第１選択回路１６は、階調電圧生成回路で生成された複数の電圧（Ｖ０〜Ｖ２５５）が供給され、データラッチ回路２０にラッチされた画像データに応じて複数の電圧（Ｖ０〜Ｖ２５５）のなかから隣接した２つの電圧を選択し、第１ノードＮ１に第１選択電圧ＶＬとして出力し、第２ノードＮ２に第２選択電圧ＶＨとして出力する。第１選択電圧は、第１バッファ１１に入力し、第２選択電圧は、第２バッファ１２に入力する。第１選択電圧ＶＬが入力されるバッファは第１バッファ、第２選択電圧ＶＨが入力されるバッファは第２バッファとする。
【００２２】
第１バッファ１１は、オフセット電圧を可変できるボルテージフォロアである。オフセット電圧の可変は、第１切換回路４０であるスイッチ４１Ｌ〜スイッチ４４Ｌとスイッチ４５Ｌ〜スイッチ４８Ｌのオンオフ制御を切り換えて行う。この切り換えにより差動部のトランジスタ３１Ｌは非反転入力端子又は反転入力端子のいずれかになり、トランジスタ３１Ｌと対をなすトランジスタ３２Ｌはトランジスタ３１Ｌと反対の入力端子になる。例として、図３のスイッチの状態（スイッチ４１Ｌ〜スイッチ４４Ｌがオフ状態、スイッチ４５Ｌ〜スイッチ４８Ｌがオン状態）をＡ状態とし、そのときのオフセット電圧を＋ｅ１とする。Ａ状態と反対のスイッチの状態（スイッチ４１Ｌ〜スイッチ４４Ｌがオン状態、スイッチ４５Ｌ〜スイッチ４８Ｌがオフ状態）をＢ状態とすれば、そのときのオフセット電圧は−ｅ１となる。
【００２３】
第２バッファ１２も第１バッファ１１と同様で、オフセット電圧を可変できるボルテージフォロアである。オフセット電圧の可変は、第１切換回路４０であるスイッチ４１Ｈ〜スイッチ４４Ｈとスイッチ４５Ｈ〜スイッチ４８Ｈのオンオフ制御を切り換えて行う。この切り換えにより差動部のトランジスタ３１Ｈは非反転入力端子又は反転入力端子のいずれかになり、トランジスタ３１Ｈと対をなすトランジスタ３２Ｈはトランジスタ３１Ｈと反対の入力端子になる。例として、図３のスイッチの状態（スイッチ４１Ｈ〜４４Ｈがオフ状態、スイッチ４５Ｈ〜４８Ｈがオン状態）をＡ状態とし、そのときのオフセット電圧が−ｅ２とする。Ａ状態と反対のスイッチの状態（スイッチ４１Ｈ〜４４Ｈがオン状態、スイッチ４５Ｈ〜４８Ｈがオフ状態）をＢ状態とすれば、そのときのオフセット電圧は＋ｅ２となる。このように、オフセット電圧の極性が反転することから以降の説明では、第１バッファ１１及び第２バッファ１２のオフセット電圧を可変することを「オフセット電圧の極性を反転する」と記述する。また、第１切換回路４０のスイッチの切換状態をＡ状態、Ｂ状態と記述する。
【００２４】
抵抗ストリング回路１５は、複数の抵抗（抵抗６１〜抵抗６４）を直列に接続した構成である。抵抗ストリング回路の一方の端子（第４ノードＮ４）は、第１バッファ１１の出力端子に接続され、他方の端子（第５ノードＮ５）は第２バッファ１２の出力端子に接続される。抵抗ストリング回路１５は、第１バッファ１１の出力電圧と第２バッファ１２の出力電圧との間の電圧である複数の補間電圧を生成する。補間電圧の理想電圧値は、
ＶＬ＋（ＶＨ−ＶＬ）／４、
ＶＬ＋２（ＶＨ−ＶＬ）／４、
ＶＬ＋３（ＶＨ−ＶＬ）／４
である。各抵抗の抵抗値ｒは、設計的に同一である。設計的に同一とは、設計値は同一であっても実際には製造ばらつきにより数％程度の相対誤差があり、同一値になることは極めて稀である。
【００２５】
理想出力電圧値に対してＤ／Ａ変換回路や出力バッファから出力される出力電圧との電圧差を誤差電圧と呼ぶことにする。Ｄ／Ａ変換回路１０の誤差電圧は、第１バッファ１１、第２バッファ１２のオフセット電圧ばらつきとゲインばらつきによるもの、抵抗ストリング回路１５の抵抗ばらつきによるものがある。第１バッファ１１、第２バッファ１２はボルテージフォロア（ゲインが１）でゲインばらつきはほとんどないので、誤差電圧≒オフセット電圧になる。出力バッファの誤差電圧は、オフセット電圧ばらつきとゲインばらつきによるものがある。
【００２６】
バッファのオフセット電圧をキャンセルする方法として以下のデジタル方式とアナログ方式が知られている。デジタル方式は、バッファのオフセット電圧をＡ／Ｄ変換してデジタル補正データとして記憶し、入力される画像データとデジタル的に加算する。アナログ方式は、バッファのオフセット電圧を容量に保持し、入力される階調電圧とアナログ的に加算する。デジタル方式では、デジタル補正データを記憶する回路とデジタルデータを演算する回路が必要で回路規模が増大する。また、アナログ方式では、容量やスイッチのリーク電流やスイッチングノイズにより電圧が変動するという問題がある。
【００２７】
本実施の形態では、オフセット電圧の極性を反転して時間的に平均化することで、Ｄ／Ａ変換回路の誤差電圧をキャンセルする。図５を参照して、Ｄ／Ａ変換回路１０で生成した補間電圧が理論的に理想電圧値になることを説明する。前述の例で説明したように、Ａ状態では第１バッファ１１は＋ｅ１、第２バッファ１２は−ｅ２のオフセット電圧とする。また、Ｂ状態では第１バッファ１１は−ｅ１、第２バッファ１２は＋ｅ２のオフセット電圧とする。下位２ビットが０１のときには、抵抗６１と抵抗６２の接続点の電圧が選択され、そのときの電圧は、Ａ状態では式１で、Ｂ状態では式２となる。
Ｖａ＝（ＶＬ＋ｅ１）＋｛（ＶＨ−ｅ２）−（ＶＬ＋ｅ１）｝／４  ・・・（１）
Ｖｂ＝（ＶＬ−ｅ１）＋｛（ＶＨ＋ｅ２）−（ＶＬ−ｅ１）｝／４  ・・・（２）
（Ｖａ＋Ｖｂ）／２・・・（３）
ここで、平均電圧は式３で、式１及び式２を式３に代入するとＶＬ＋（ＶＨ−ＶＬ）／４となる。これは、前述した理想電圧値である。下位２ビットが１０、１１のときも同様である。これをイメージ的に表すと、図５の点線と一点鎖線を平均したものが実線（理想電圧）になる。
【００２８】
図３に戻り説明する。第２選択回路１７は、４つのスイッチ（スイッチ５１〜スイッチ５４）で構成される。４つのスイッチ（スイッチ５１〜スイッチ５４）のうち、スイッチ５１を除くスイッチ５２、スイッチ５３及びスイッチ５４は、抵抗ストリング回路１５の各抵抗間の接続点に接続され、補間電圧が入力される。スイッチ５１は、第１ノードＮ１と第３ノードＮ３の間に設ける。４つのスイッチ（スイッチ５１〜スイッチ５４）は、最下位ビット（Ｄ０）を含む画像データの下位２ビット（Ｄ１、Ｄ０）に応じ、いずれか１つのスイッチがオンするように制御され、第３ノードＮ３に選択した電圧を第３選択電圧として出力する。画像データの下位２ビットに応じ、００でスイッチ５１をオン、０１でスイッチ５２をオン、１０でスイッチ５３をオン、１１でスイッチ５４をオンするように制御する。スイッチ５１が選択される画像データのときは、第１バッファ１１、第２バッファ１２及び抵抗ストリング回路１５で生じる誤差電圧を含まない。本実施の形態では、画像データの下位ビットを２としたため４つの抵抗（抵抗６１〜抵抗６４）、４つのスイッチ（スイッチ５１〜スイッチ５４）で構成したが、下位ビットは２に限定されず１又は３以上でもよく、下位ビットが３であれば２３＝８個、下位ビットが４であれば２４＝１６個の抵抗、スイッチを設ければよい。
【００２９】
図２５に画像データと第３ノードに出力される電圧との関係を示す。液晶表示パネルの透過率−電圧特性は非線形であることから、図６に示すように３つの領域（領域Ｉ、領域ＩＩ、領域ＩＩＩ）に分類する。領域Ｉ及び領域ＩＩＩは、非線形（飽和）領域で、透過率に対して電圧間隔は一定でないので、補間電圧は選択しないで、スイッチ５１をオンして
Ｖ０、Ｖ１、…、Ｖ３０、Ｖ３１、Ｖ２２４、Ｖ２２５、…、Ｖ２５４、Ｖ２５５
の電圧を選択して直接第３ノードに出力する。飽和領域か線形領域かは最上位ビット（Ｄ７）を含む画像データの上位３ビット（Ｄ７、Ｄ６、Ｄ５）で判別する。上位３ビットが０００又は１１１であれば飽和領域と判別する。領域ＩＩは、線形領域で、
Ｖ３２、Ｖ３６、…、Ｖ１１６、Ｖ２２０
の電圧か、補間電圧を第３ノードに出力する。例えば、第１選択回路１６で選択された隣接した２つの電圧をＶ３２とＶ３６とすれば、補間電圧の理想電圧値は、
Ｖ３３＝Ｖ３２＋（Ｖ３６−Ｖ３２）／４、
Ｖ３４＝Ｖ３２＋２（Ｖ３６−Ｖ３２）／４、
Ｖ３５＝Ｖ３２＋３（Ｖ３６−Ｖ３２）／４
である。
【００３０】
前述の補間電圧以外の電圧は、図示しない階調電圧生成回路で生成される。階調電圧生成回路には、複数の基準電圧が入力され、複数の基準電圧を抵抗ストリング回路で分圧して所望の電圧を生成する。階調電圧生成回路では、領域Ｉの
Ｖ０、Ｖ１、・・・、Ｖ３０、Ｖ３１
の３２個の電圧を生成し、領域ＩＩの
Ｖ３２、Ｖ３６、・・・、Ｖ１１６、Ｖ２２０
の４８個の電圧を生成し、領域ＩＩＩの
Ｖ２２４、Ｖ２２５、・・・、Ｖ２５４、Ｖ２５５
の３２個の電圧を生成する。大型の液晶表示パネルでは、ドライバＩＣの外部で基準電圧を生成することが多く、小型の液晶表示パネルでは、ドライバＩＣ内部に供給される電源電圧からすべての電圧を生成することが多い。
【００３１】
図４は、第１制御回路１８の回路図である。第１制御回路１８は、第１バッファ１１、第２バッファ１２及び第２選択回路１７を制御する。画像データの上位３ビット（Ｄ７、Ｄ６、Ｄ５）、下位２ビット（Ｄ１、Ｄ０）が入力され、信号Ｓ１、信号Ｓ２、信号Ｓ３、信号Ｓ４を出力する。また、オフセット電圧制御信号ＯＦＣ（以下ＯＦＣ信号と略す）、反転信号ＲＥＶ、及び信号Ｓ１に応じて信号ＳＡ１、信号ＳＢ１、信号ＳＡ２、信号ＳＢ２を出力する。
【００３２】
第１バッファ１１のスイッチ４１Ｌ、スイッチ４２Ｌ、スイッチ４３Ｌおよびスイッチ４４Ｌは、信号ＳＡ１で制御される。第１バッファ１１のスイッチ４５Ｌ、スイッチ４６Ｌ、スイッチ４７Ｌおよびスイッチ４８Ｌは、信号ＳＢ１で制御される。第２バッファ１２のスイッチ４１Ｈ、スイッチ４２Ｈ、スイッチ４３Ｈおよびスイッチ４４Ｈは、信号ＳＡ２で制御される。第２バッファ１２のスイッチ４５Ｈ、スイッチ４６Ｈ、スイッチ４７Ｈおよびスイッチ４８Ｈは、信号ＳＢ２で制御される。
つまり、第１バッファ１１と第２バッファ１２のオフセット電圧は個別に制御することができる。ＯＦＣ信号に応じて、スイッチ４１〜スイッチ４４がオフし、スイッチ４５〜スイッチ４８がオンするＡ状態と、スイッチ４１〜スイッチ４４がオンし、スイッチ４５〜スイッチ４８がオフするＢ状態とを切り換える。反転信号ＲＥＶは、第２バッファ１２のオフセット切り換え動作が反転する。これにより、第１バッファ１１の第１切換回路がＡ状態（又はＢ状態）に対して第２バッファ１２の第１切換回路をＢ状態（又はＡ状態）にすることができる。
【００３３】
下位２ビットが００だと信号Ｓ１が活性化しスイッチ５１がオン、０１だと信号Ｓ２が活性化しスイッチ５２をオン、１０だと信号Ｓ３が活性化しスイッチ５３がオン、１１だと信号Ｓ４が活性化しスイッチ５４がオンする。また、上位３ビットが０００又は１１１だと、下位２ビットによらず信号Ｓ１が活性化しスイッチ５１がオンする。
【００３４】
また、信号Ｓ１が活性化すると、第２バッファ１２の出力トランジスタ３６Ｈのソース電極とゲート電極間のトランジスタ３７Ｈがターンオンし、出力トランジスタ３６Ｈがターンオフし、抵抗ストリング１５に流れる電流は遮断される。また、第１バッファ１１及び１２の第１切換回路４０のすべてのスイッチ４１〜スイッチ４８がターンオフしてスイッチング動作を停止する。これにより、オフセット電圧切換動作に伴う第１制御回路１８で消費する電力が削減される。抵抗ストリング回路１５に流れる電流を遮断するには、第２バッファ１２の出力トランジスタ３６Ｈか、又は第１バッファ１１の出力トランジスタ３６Ｌの少なくとも一方をターンオフすればよい。また、トランジスタ３５Ｌ及びトランジスタ３５Ｈに流れるバイアス電流を遮断するとさらに消費電力を削減できる。
【００３５】
第１選択電圧ＶＬの電圧値が第２選択電圧ＶＨの電圧値よりも常に小さくなるように第１選択回路１６を構成すれば、第１バッファ１１は下げ専用アンプ、第２バッファ１２は上げ専用アンプでよい。図３に示すように、第１バッファ１１の出力段では、高位電源ＶＤＤ１に接続される素子がなく、第２バッファ１２の出力段では、低位電源ＶＳＳ１に接続される素子がない。これにより、第１バッファ１１及び第２バッファ１２を構成する素子数が削減され、小型化、低消費電力を実現できる。
【００３６】
次に、抵抗ストリング１５に流れる電流の経路について説明する。電流経路は、
高位電源ＶＤＤ１→トランジスタ３６Ｈ→抵抗ストリング回路１５
→トランジスタ３６Ｌ→低位電源ＶＳＳ
に向かって流れる。第１バッファ１１、第２バッファ１２及び出力バッファ１３の入力インピーダンスは非常に大きく、等価的に容量なので、安定した状態では、抵抗ストリング回路１５に流れる電流値Ｉｓｔｒ＝トランジスタ３６Ｈに流れる電流値＝トランジスタ３６Ｌに流れる電流値である。抵抗ストリング回路１５の総抵抗値Ｒｓｔｒとすれば、電流値は、
Ｉｓｔｒ＝（ＶＨ−ＶＬ）／Ｒｓｔｒ
である。
【００３７】
スイッチ５１〜スイッチ５４の各オン抵抗値をＲｏｎ、第３ノードＮ３の容量値Ｃｎ３とすれば、
中間電圧｛ＶＬ＋１／２（ＶＨ−ＶＬ）｝
の時定数τは、
τ＝（Ｒｓｔｒ／２＋Ｒｏｎ）×Ｃｎ３
で表される。大型の液晶表示パネルでは、第３ノードＮ３とドライバ出力端子との間に出力バッファを設ける。波形なまりによる表示むらが発生しないようにするには、τ＝１／１水平同期期間以下になるように設定するのが好ましい。小型の液晶表示パネルでは、出力バッファは不要である。画素数がＱＧＶＡ（２４０ＲＧＢ×３２０画素）では、１水平同期期間が約５０μｓｅｃ、データ線の寄生容量は約２０ｐＦと小さい。
τ＝５μｓｅｃ、
Ｃｎ３＝２０ｐＦ
とすれば、
（Ｒｓｔｒ／２＋Ｒｏｎ）＝５μｓｅｃ／２０ｐＦ＝２５０ＫΩ
である。
データ線の寄生抵抗＋出力スイッチ１９のオン抵抗＋第２選択回路のオン抵抗
を２００ＫΩに設定すれば、
Ｒｓｔｒ＝１００ＫΩ
となる。ＶＨ−ＶＬは最大でも５０ｍＶ程度で、抵抗ストリング１５に流れる電流Ｉｓｔｒは、
Ｉｓｔｒ＝５０ｍＶ／１００ＫΩ＝０．５μＡ程度である。
【００３８】
以上より、Ｄ／Ａ変換回路１０は、一部の画像データが前述した所定のデータであるときに、第１選択電圧ＶＬが出力される第１ノードＮ１と第３ノードＮ３を直結するスイッチ５１がオンすると同時に、第１バッファ１１又は第２バッファ１２の出力トランジスタ３６がオフして抵抗ストリングに流れる電流を遮断し、オフセット電圧切換動作を停止して切換動作に伴う消費電流を削減する。さらに、第１バッファ１１、第２バッファ１２を介さないので誤差電圧を含まない。
【００３９】
また、一部の画像データが所定のデータ以外であっても、第１バッファ１１、第２バッファ１２のオフセット電圧の極性を反転することで時間的に平均化された複数の補間電圧は理想電圧値である。よって、第１選択電圧ＶＬと複数の補間電圧との関係は単調増加性を有することになる。
【００４０】
本実施の形態では、出力バッファ１３は、非反転入力端子を第３ノードＮ３に接続し、反転入力端子を出力端子に接続したボルテージフォロアである。出力バッファ１３はオフセット電圧ｅ３を生じる。１つのデータ線が１つのバッファで駆動されるときには、出力バッファ１３のオフセット電圧は、正極電圧と負極電圧を平均化するとキャンセルされる。例として、出力バッファ１３に入力される正極電圧をＶｐとすれば、出力バッファ１３から出力される電圧はＶｐ＋ｅ３である。また、出力バッファ１３に入力される負極電圧をＶｎとすれば、出力バッファ１３から出力される電圧はＶｎ＋ｅ３である。正極のＶｃｏｍをＶｃｐ、負極のＶｃｏｍをＶｃｎとすれば、画素に供給される平均電圧は式４で表される。
｛（Ｖｐ＋ｅ３）−Ｖｃｐ＋Ｖｃｎ−（Ｖｎ＋ｅ３）｝／２・・・（４）
＝（Ｖｐ−Ｖｃｐ＋Ｖｃｎ−Ｖｎ）／２    ・・・（５）
式５によれば、出力バッファ１３のオフセット電圧ｅ３は理論上キャンセルされる。つまり、出力バッファ１３はオフセット電圧があってもキャンセルされるので補正回路など必要ない。
【００４１】
Ｄ／Ａ変換回路１０の誤差電圧ｅと出力バッファ１３の誤差電圧ｄをキャンセルするには、各画素に供給される階調電圧を４フレームを１サイクルとして時間的に平均化する。ここで、説明を簡単にするために、出力バッファ１３に入力されるＤ／Ａ変換回路１０の誤差電圧を含まない正極電圧をＶｐ、負極電圧をＶｎとし、Ａ状態のＤ／Ａ変換回路１０の誤差電圧を＋ｅ、Ｂ状態のＤ／Ａ変換回路１０の誤差電圧を−ｅとする。第１バッファ１１と第２バッファ１２のオフセット電圧の極性を反転し、誤差電圧ｄをもつ出力バッファ１３から出力される２つの正極電圧
Ｖｐａ＝Ｖｐ＋ｅ＋ｄ、
Ｖｐｂ＝Ｖｐ−ｅ＋ｄ
と、２つの負極電圧
Ｖｎａ＝Ｖｎ＋ｅ＋ｄ、
Ｖｎｂ＝Ｖｎ−ｅ＋ｄ
を、４フレームの平均電圧式６に代入すると、式５と同じになり、Ｄ／Ａ変換回路１０の誤差電圧ｅと出力バッファ１３の誤差電圧ｄはキャンセルされる。
｛（Ｖｐａ−Ｖｃｐ）＋（Ｖｐｂ−Ｖｃｐ）
＋（Ｖｃｎ−Ｖｎａ）＋（Ｖｃｎ−Ｖｎｂ）｝／４  ・・・（６）
【００４２】
以上説明したように、各データ線を駆動する駆動回路の出力電圧がばらついても、４フレームを１サイクルとして繰り返して駆動することで各画素の平均電圧は均一化して表示むらは抑制される。しかし、フレーム周波数が遅いと駆動回路の誤差電圧はフリッカとして認識されることがある。そこで、表示パネル１で、駆動回路の誤差電圧を空間的に分散させてフリッカを低減する技術について説明する。
【００４３】
図７は、画素の極性と、オフセット電圧の切換状態を模式した模式図である。図７に示されている“＋”は画素極性が正極であることを表している。また、図７に示されている“−”は、画素極性が負極であることを表している。また、図７に示されている“Ａ”は、オフセット電圧切換がＡ状態であることを表している。また、図７に示されている“Ｂ”は、オフセット電圧切換がＢ状態であることを表している。
ここにおいて、ｉ行、ｊ列の画素を画素（ｉ、ｊ）とし、左上隅の画素は画素（１、１）とする。また、図７のタイミングチャートを図８に示す。ＯＦＣ信号は、２走査線ごと及び２フレームごとに反転させる。画素（１、ｊ）に着目すると、１フレーム目は正極電圧が供給され、第１切換回路４０はＡ状態である。２フレーム目は負極電圧が供給され、第１切換回路４０はＢ状態である。３フレーム目は正極電圧が供給され、第１切換回路４０はＢ状態である。４フレーム目は負極電圧が供給され、第１切換回路４０はＡ状態である。以降では、（Ａ＋、Ｂ−、Ｂ＋、Ａ−）を略して記述する。画素（２、ｊ）では（Ａ−、Ｂ＋、Ｂ−、Ａ＋）、画素（３、ｊ）では（Ｂ＋、Ａ−、Ａ＋、Ｂ−）、画素（４、ｊ）では（Ｂ−、Ａ＋、Ａ−、Ｂ＋）に駆動される。ある画素に着目したときに、１フレームごとに画素の極性を反転させ、２フレームごとにオフセット電圧の極性を反転させることによって駆動回路の誤差電圧を時間的に均一化している。
【００４４】
また、オフセット電圧の極性反転を２走査ごとに行うと誤差電圧が空間的に分散して良好な画質が得られる。２走査線ごとにＯＦＣ信号を反転させる理由は、１走査線おきにＯＦＣ信号を反転させると、横ストライプパターンでフリッカが発生しやすいからである。例えば、奇数（２ｎ−１）走査線が白で、偶数（２ｎ）走査線がグレーの横ストライプパターンだと、偶数走査線のグレーは、画素電極の極性（＋、−）とオフセット電圧の極性（Ａ、Ｂ）の両方が同じになるのでフリッカが認識されやすくなる。
【００４５】
図７において、奇数走査の画素に白を表示し、偶数走査の画素にグレーを表示する横ストライプパターンでは、１フレーム目の偶数走査線の画素（２、ｊ）はＡ−で、画素（４、ｊ）はＢ−なので、画素の極性は同じだが、オフセット電圧がＡ状態とＢ状態で異なる。他のフレームも同様でフリッカは低減される。図９に示すように、１走査線ずれの２走査線ごと及び２フレームごとにＯＦＣ信号を反転させてもよい。
【００４６】
出力スイッチ１９は、出力バッファ１３の出力端子Ｎ６とドライバ出力端子Ｘｎとの間に設けられる。後述の電荷回収時や、オフセット電圧切り換え時に出力バッファの出力電圧が一時的に不安定になるので出力スイッチ１９をオフする。いうまでもないが、画像データに応じた階調電圧をデータ線５に供給するときには、出力スイッチ１９はターンオンする。
【００４７】
［第２の実施の形態］
第１の実施の形態では、出力バッファである出力バッファ１３は、ボルテージフォロアであった。しかし、本実施の形態では、出力バッファ７０は、理想的なゲイン（利得、増幅率）が２の出力バッファである。Ｄ／Ａ変換回路１０は第１の実施の形態と同じ回路構成なので説明を割愛し、出力バッファ７０について図１０を参照して詳細に説明する。
【００４８】
出力バッファ７０は、差動アンプ７１と、複数の素子（素子７２、素子７３）と、切換回路８０とで構成する。
【００４９】
切換回路８０は、複数のスイッチ（スイッチ８１、スイッチ８２、スイッチ８４、スイッチ８５）で構成し、複数の素子の位置関係を入れ換えて出力バッファ７０のゲインを可変することができる。切換回路８０は、第２制御回路９０で制御される。ここで、第２制御回路９０は、ドライバ出力端子ごとに設ける必要はなく、ドライバＩＣ内部に１〜数個設け、各出力バッファ７０の切換回路８０を共通に制御すればよい。
【００５０】
次に、接続関係について説明する。差動アンプ７１の非反転入力端子は、第３ノードＮ３に接続する。差動アンプ７１の反転入力端子は、複数の素子（素子７２、素子７３）のそれぞれの一端に接続する。複数の素子（素子７２、素子７３）のそれぞれの他端と差動アンプ７１の出力端子Ｎ６との間にそれぞれスイッチ８１とスイッチ８２を設ける。また、複数の素子（素子７２、素子７３）のそれぞれの他端と参照電圧線Ｖｒｅｆとの間にそれぞれスイッチ８４とスイッチ８５を設ける。
【００５１】
次に、図１１及び図１２を参照して、出力バッファ７０のゲインを可変する動作を説明する。図１１は複数の素子（素子７２、素子７３）が抵抗素子で、図１２は複数の素子（素子７２、素子７３）が容量素子である。各素子のインピーダンスをＺａ、Ｚｂとすれば、以下の式において、複数の素子（素子７２、素子７３）が抵抗素子のときは、Ｚａ＝Ｒａ、Ｚｂ＝Ｒｂと置き換え、複数の素子（素子７２、素子７３）が容量素子のときは、Ｚａ＝１／Ｃａ、Ｚｂ＝１／Ｃｂと置き換える。
【００５２】
図１１（ａ）のスイッチの状態（スイッチ８２、スイッチ８４がオン状態、スイッチ８１、スイッチ８５がオフ状態）をα状態とすれば出力バッファ７０の入出力特性は式７である。
Ｖｏｕｔ＝（１＋Ｚｂ／Ｚａ）Ｖｉｎ−（Ｚｂ／Ｚａ）Ｖｒｅｆ  ・・・（７）
図１１（ｂ）のスイッチの状態（スイッチ８２、スイッチ８４がオフ状態、スイッチ８１、スイッチ８５がオン状態）をβ状態とすれば入出力特性は式（８）となる。
Ｖｏｕｔ＝（１＋Ｚａ／Ｚｂ）Ｖｉｎ−（Ｚａ／Ｚｂ）Ｖｒｅｆ  ・・・（８）
ここで、α＝Ｚｂ／Ｚａ、β＝Ｚａ／Ｚｂ、Ｖｒｅｆ＝０Ｖとすれば、式（７）は式（７）’で表され、式（８）は式（８）’で表される。
Ｖｏｕｔ＝（１＋α）Ｖｉｎ  ・・・（７）’
Ｖｏｕｔ＝（１＋β）Ｖｉｎ  ・・・（８）’
【００５３】
設計上は、Ｚａ＝Ｚｂであるので、α＝１、β＝１なので、理想特性はＶｏｕｔ＝２Ｖｉｎである。２つの状態（α状態とβ状態）を周期的に切り換えて、複数の素子（素子７２、素子７３）のインピーダンスばらつきによるゲインばらつきを時間的に平均化して理想特性であるＶｏｕｔ＝２Ｖｉｎに近づけることができる。
【００５４】
式７、８では説明を簡単にするためにＤ／Ａ変換回路１０の誤差電圧ｅ、差動アンプ７１のオフセット電圧ｄは考慮されていなかったが、以下では、Ｄ／Ａ変換回路１０の誤差電圧ｅ、差動アンプ７１のオフセット電圧ｄを考慮して説明する。第１切換回路４０がＡ状態、切換回路８０がα状態、画素の極性が正極をＡα＋と表し、第１切換回路４０がＢ状態、切換回路８０がβ状態、画素の極性が負極をＢβ−と表し、第１切換回路４０がＢ状態、切換回路８０がβ状態、画素の極性が正極をＢβ＋と表し、第１切換回路４０がＡ状態、切換回路８０がα状態、画素の極性が負極をＡα−と表す。出力バッファ７０に入力されるＤ／Ａ変換回路１０の誤差電圧を含まない正極電圧をＶｐ、負極電圧をＶｎとし、出力バッファ７０から出力されるＡα＋のときの出力電圧をＶｐａ、Ｂβ＋のときの出力電圧をＶｐｂ、Ａα−のときの出力電圧をＶｎａ、Ｂβ−のときの出力電圧をＶｎｂとすれば、各出力電圧は式９〜１２となる。
Ｖｐａ＝（１＋α）（Ｖｐ＋ｅ＋ｄ）  ・・・（９）
Ｖｐｂ＝（１＋β）（Ｖｐ−ｅ＋ｄ）  ・・・（１０）
Ｖｎａ＝（１＋α）（Ｖｎ＋ｅ＋ｄ）  ・・・（１１）
Ｖｎｂ＝（１＋β）（Ｖｎ−ｅ＋ｄ）  ・・・（１２）
式９〜１２を４フレームの平均電圧式６に代入すると、４フレームの平均電圧は式１３となり、誤差電圧ｅ、ｄの項がなくなる。
｛（２＋α＋β）Ｖｐ−２Ｖｃｐ＋２Ｖｃｎ−（２＋α＋β）Ｖｎ｝／４  ・・・（１３）
【００５５】
ゲインばらつきがないときの理想的な平均電圧式は、式１３において、α＝１、β＝１を代入した式（又は式５）で、ゲインばらつきを含む平均電圧と理想的な平均電圧との差を平均誤差電圧と呼ぶことにすると、平均誤差電圧は式１４（式１３−式５）で表される。
平均誤差電圧：（α＋β−２）（Ｖｐ−Ｖｎ）／４  ・・・（１４）
ここで、α＋β≧２であり、ゲインばらつきがないときはα＋β＝２であるが、複数の素子（素子７２、素子７３）の製造ばらつきがあるのでα＋β＞２と考えてよい。例として、素子７２、７３のインピーダンスが１０％ばらついたとする。α＝１．１、β＝１／１．１≒０．９１であり、α＋β≒２．０１であるから平均誤差電圧は、０．０１×（Ｖｐ−Ｖｎ）／４である。中間調（グレー）では、ＶｐとＶｎの値が近いので平均誤差電圧は小さくなる。ＶｐとＶｎの差が大きいと平均誤差電圧が大きくなるが、最大の平均誤差電圧は、Ｖｐ＝３Ｖ、Ｖｎ＝０Ｖ、又はＶｐ＝０Ｖ、Ｖｎ＝３Ｖのときで±７．５ｍＶ程度である。液晶の透過率−電圧特性によれば、飽和領域なので±７．５ｍＶ程度であれば表示むらは生じない。（Ａα＋、Ｂβ−、Ｂβ＋、Ａα−）の組み合わせ以外にも、（Ａβ＋、Ｂα−、Ｂα＋、Ａβ−）の組み合わせでもよい。
【００５６】
本発明においては、動作電圧が３Ｖ以下を低電圧素子、動作電圧が６Ｖ以下を中電圧素子、動作電圧が６Ｖ以上を高電圧素子と呼ぶことにする。低電圧素子のＭＯＳトランジスタの最小ゲート長ＬＬ、中電圧素子のＭＯＳトランジスタの最小ゲート長ＬＭ、高電圧素子のＭＯＳトランジスタの最小ゲート長ＬＨの関係は、ＬＬ＜ＬＭ＜ＬＨである。また、低電圧素子のＭＯＳトランジスタの酸化膜厚幅ＴｏｘＬ、中電圧素子のＭＯＳトランジスタの酸化膜厚幅ＴｏｘＭ、高電圧素子のＭＯＳトランジスタの酸化膜厚幅ＴｏｘＨの関係は、ＴｏｘＬ＜ＴｏｘＭ＜ＴｏｘＨである。ゲート長、酸化膜厚幅が小さいほど駆動能力が高い。同じ駆動能力を必要とするならば低電圧化することでドライバＩＣを小型化することができる。
【００５７】
本実施の形態によれば、Ｄ／Ａ変換回路１０の動作電圧範囲を出力バッファ部７０の動作電圧範囲の１／２以下にすることができる。Ｄ／Ａ変換回路１０は低電圧素子で形成できるため、小型化、低消費電力化できる。また、第１の実施の形態では、データラッチ回路２０とＤ／Ａ変換回路１０との間にはレベルシフト回路を設けるが、本実施の形態によればレベルシフト回路を削除することが可能である。
【００５８】
次に電圧の設定例を示す。Ｄ／Ａ変換回路１０は、低位電源ＶＳＳ１＝０Ｖ、高位電源ＶＤＤ１＝３Ｖで動作させる。出力バッファ７０は、低位電源ＶＳＳ２＝０Ｖ、高位電源ＶＤＤ２＝６Ｖで動作させる。出力バッファ７０を構成する素子の耐圧を越えなければ、ＶＳＳ２≦ＶＳＳ１、ＶＤＤ２≧２×ＶＤＤ１であってもよい。
【００５９】
複数の素子（素子７２、素子７３）が容量素子のときは、容量の初期化を行う。反転入力端子と参照電圧線との間にスイッチ９６を設ける。容量の初期化は、１フレームに１度行い、垂直ブランキング期間に行う。初期化時には、初期化信号が活性化され、出力スイッチ１９をターンオフし、続いてスイッチ８１、スイッチ８２をターンオフ、スイッチ８４、スイッチ８５、スイッチ９６をターンオンし、容量の両端の電圧を参照電圧にして容量に蓄積された電荷を０にする。この容量の初期化を全出力分同時に行うと、スイッチのノイズが大きいために、誤差電圧が大きくなる。そのため、シフトレジスタ回路からのサンプリング信号に応じて３又は６出力分ごとに順に初期化するのが好ましい。
【００６０】
［第３の実施の形態］
第３の実施の形態では、第２の実施の形態の回路を使用して、ドット反転駆動やカラム反転駆動を行う。Ｖｃｏｍは固定した電圧を供給し、データ線駆動回路３は、隣り合うデータ線の極性が異なるように駆動する。
【００６１】
図１３、図１４を参照して説明する。ドット反転駆動では、極性信号ＰＯＬを１走査線ごと及び１フレームごとに反転させる。カラム反転駆動では、極性信号ＰＯＬを１フレームごとに反転させる。奇数出力端子Ｘ２ｎ−１と偶数出力端子Ｘ２ｎで極性が異なる電圧を出力する。奇数出力端子Ｘ２ｎ−１のＤ／Ａ変換回路１０の参照電圧線は第１参照電圧Ｖｒｅｆ１で、偶数出力端子Ｘ２ｎのＤ／Ａ変換回路１０の参照電圧線は第２参照電圧Ｖｒｅｆ２である。そして、それぞれ異なる電圧が供給される。例えば、第１の期間（ＰＯＬ＝Ｈ）では、Ｖｒｅｆ１＝０Ｖ、Ｖｒｅｆ２＝６Ｖの電圧が供給され、第２の期間（ＰＯＬ＝Ｌ）では、Ｖｒｅｆ１＝６Ｖ、Ｖｒｅｆ２＝０Ｖの電圧が供給される。出力バッファ７０の入出力特性は、理想的なＺａ＝Ｚｂだとし、正極出力時にはＶｒｅｆ＝０Ｖ、負極出力時にはＶｒｅｆ＝６Ｖにすると、式１５、１６が得られる。
正極：Ｖｏｕｔ＝２Ｖｉｎ        ・・・（１５）
負極：Ｖｏｕｔ＝２Ｖｉｎ−６    ・・・（１６）
【００６２】
奇数出力端子の階調配線（Ｖ０ｋ〜Ｖ２５５ｋ）は、奇数Ｄ／Ａ変換回路１０ｋの第１選択回路１６に接続される。また、偶数出力端子の階調配線（Ｖ０ｇ〜Ｖ２５５ｇ）は、偶数Ｄ／Ａ変換回路１０ｇの第１選択回路１６に接続される。
【００６３】
図１５に階調電圧生成回路の詳細を示す。正極と負極のガンマは、微妙に異なることから、正極ガンマ生成部７５と負極ガンマ生成部７６を設ける。正極ガンマ生成部７５は、複数の抵抗とスイッチ群７７Ｐ、７８Ｐで構成し、
ＶＳＳ１≦Ｖ０Ｐ＜Ｖ１Ｐ＜・・・・＜Ｖ２５４Ｐ＜Ｖ２５５Ｐ≦ＶＤＤ１
の関係をもつ複数の電圧を生成する。負極ガンマ生成部７６は、複数の抵抗とスイッチ群７７Ｎ、７８Ｎで構成し、
ＶＳＳ１≦Ｖ２５５Ｎ＜Ｖ２５４Ｎ＜・・・・＜Ｖ１Ｎ＜Ｖ０Ｎ≦ＶＤＤ１
の関係をもつ複数の電圧を生成する。
【００６４】
極性信号ＰＯＬがＨのときには、図１５に示すスイッチの状態（スイッチ群７７がオン、スイッチ群７８がオフ）で、奇数出力端子の階調配線は、
Ｖ０ｋ＝Ｖ０Ｐ、
Ｖ１ｋ＝Ｖ１Ｐ、
…、
Ｖ２５４ｋ＝Ｖ２５４Ｐ、
Ｖ２５５ｋ＝Ｖ２５５Ｐ
の電圧となり、偶数出力端子の階調配線は、
Ｖ０ｇ＝Ｖ２５５Ｎ、
Ｖ１ｇ＝Ｖ２５４Ｎ、
・・・、
Ｖ２５４ｇ＝Ｖ１Ｎ、
Ｖ２５５ｇ＝Ｖ０Ｎ
の電圧となる。極性信号ＰＯＬがＬのときには、図１５に示すスイッチの状態と反対（スイッチ群７７がオフ、スイッチ群７８がオン）で、奇数出力端子の階調配線は、
Ｖ０ｋ＝Ｖ２５５Ｎ、
Ｖ１ｋ＝Ｖ２５４Ｎ、
・・・
Ｖ２５４ｋ＝Ｖ１Ｎ、
Ｖ２５５ｋ＝Ｖ０Ｎ
の電圧となり、偶数出力端子の階調配線は、
Ｖ０ｇ＝Ｖ０Ｐ、
Ｖ１ｇ＝Ｖ１Ｐ、
・・・、
Ｖ２５４ｇ＝Ｖ２５４Ｐ、
Ｖ２５５ｇ＝Ｖ２５５Ｐ
の電圧となる。ここで、階調配線Ｖ０ｋに着目すると、階調配線Ｖ０ｋはＶ０Ｐ又はＶ２５５Ｎのいずれかが供給される。このＶ０ＰとＶ２５５ＮはＶＳＳ１側の接近した電圧なので、第１選択回路１６のＶ０ｋが接続されるスイッチをｎチャネルトランジスタで構成できる。同様に、階調配線Ｖ２５５ｋに着目すると、Ｖ２５５Ｐ又はＶ０Ｎのいずれかが供給される。このＶ２５５ＰとＶ０ＮはＶＤＤ１側の接近した電圧なので、第１選択回路１６のＶ２５５ｋが接続されるスイッチをｐチャネルトランジスタで構成できる。よって、Ｖ０ｋ〜Ｖ１２８ｋ、Ｖ０ｇ〜Ｖ１２８ｇに接続されるスイッチはｎチャネルトランジスタで構成し、Ｖ１３２ｋ〜Ｖ２５５ｋ、Ｖ１３２ｇ〜Ｖ２５５ｇに接続されるスイッチはｐチャネルトランジスタで構成すると第１選択回路１６が小型化できる。
【００６５】
前述した第１選択回路１６の小型化のため、データラッチ回路２０で極性信号ＰＯＬに応じてデータを反転する。奇数出力端子のデータラッチ回路２０ｋには極性信号ＰＯＬが入力され、偶数出力端子のデータラッチ回路２０ｇには、極性信号ＰＯＬを反転した信号ＰＯＬＢが入力される。極性信号ＰＯＬがＨでは、奇数出力端子のデータラッチ回路２０ｋにラッチされた画像データは反転されずに奇数Ｄ／Ａ変換回路１０ｋに出力される。偶数出力端子のデータラッチ回路２０ｇにラッチされた画像データは反転されて偶数Ｄ／Ａ変換回路１０ｇに出力される。極性信号ＰＯＬがＬでは、奇数出力端子のデータラッチ回路２０ｋにラッチされた画像データは反転されて奇数Ｄ／Ａ変換回路１０ｋに出力される。偶数出力端子のデータラッチ回路２０ｇにラッチされた画像データは反転されずに偶数Ｄ／Ａ変換回路１０ｇに出力される。
【００６６】
画像データが００ｈで説明すると、極性信号ＰＯＬがＨのときに、奇数Ｄ／Ａ変換回路１０ｋでは画像データは反転されず（００ｈのまま）Ｖ０ｋの電圧（Ｖ０Ｐ）が第３ノードＮ３ｋに出力される。偶数Ｄ／Ａ変換回路１０ｇでは画像データが反転され（ＦＦｈに反転）Ｖ２５５ｇの電圧（Ｖ０Ｎ）が第３ノードＮ３ｇに出力される。極性信号ＰＯＬがＬのときに、奇数Ｄ／Ａ変換回路１０ｋでは画像データが反転され（ＦＦｈに反転）Ｖ２５５ｋの電圧（Ｖ０Ｎ）を選択する。偶数Ｄ／Ａ変換回路１０ｇでは画像データが反転されず（００ｈのまま）Ｖ０ｇの電圧（Ｖ０Ｐ）を選択する。
【００６７】
第２の実施の形態と同様に、本実施の形態でも４フレームを１サイクルとして画素に供給される階調電圧を時間的に平均化する。第１バッファ１１、第２バッファ１２のオフセット電圧切り換え動作Ａ状態、Ｂ状態と出力バッファ７０のゲイン切り換え動作α状態、β状態の関係は、第２の実施の形態と同様に、（Ａα＋、Ｂβ−、Ｂβ＋、Ａα−）、（Ａβ＋、Ｂα−、Ｂα＋、Ａβ−）が好ましい。
【００６８】
Ｄ／Ａ変換回路１０の誤差電圧をｅ、差動アンプ７１のオフセット電圧をｄ、α＝Ｚｂ／Ｚａ、β＝Ｚａ／Ｚｂ、出力バッファ７０に入力されるＤ／Ａ変換回路１０の誤差電圧を含まない正極入力電圧をＶｐ、負極入力電圧をＶｎとすれば、出力バッファ７０から出力される電圧は、式１７〜２０で表される。
正極ａ：Ｖｐａ＝（１＋α）（Ｖｐ＋ｅ＋ｄ）−αＶｒｅｆ１    ・・・（１７）
正極ｂ：Ｖｐｂ＝（１＋β）（Ｖｐ−ｅ＋ｄ）−βＶｒｅｆ１    ・・・（１８）
負極ａ：Ｖｎａ＝（１＋α）（Ｖｎ＋ｅ＋ｄ）−αＶｒｅｆ２    ・・・（１９）
負極ｂ：Ｖｎｂ＝（１＋β）（Ｖｎ−ｅ＋ｄ）−βＶｒｅｆ２    ・・・（２０）
４フレームを１サイクルとした平均電圧は式６で表され、コモンを固定したときは、式６においてＶｃｎ＝Ｖｃｐであることから４フレームの平均電圧は式２１となる。
（Ｖｐａ＋Ｖｐｂ−Ｖｎａ−Ｖｎｂ）／４  ・・・（２１）
式１７〜２０を式２１に代入すると４フレームの平均電圧式２２が得られ、誤差電圧ｅ、ｄの項はなくなる。
｛（α＋β＋２）Ｖｐ−（α＋β）Ｖｒｅｆ１
−（α＋β＋２）Ｖｎ＋（α＋β）Ｖｒｅｆ２｝／４  ・・・（２２）
【００６９】
誤差電圧のない理想的な平均出力電圧と出力バッファ７０から出力される平均出力電圧との平均誤差電圧は、式２３で表される。
平均誤差電圧：（α＋β−２）（Ｖｐ−Ｖｎ−Ｖｒｅｆ１＋Ｖｒｅｆ２）／４  ・・・（２３）
式１４に比べ、参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）の項が増えているので、ライン反転駆動より平均誤差電圧が大きくなる。中間調では表示むらが見えやすく、約±５ｍＶの出力電圧ばらつきで表示むらが認識されることから、平均誤差電圧を５ｍＶ以下にするのが好ましい。中間調では、Ｖｐ≒Ｖｎなので、中間調での平均誤差電圧は
（α＋β−２）（Ｖｒｅｆ２−Ｖｒｅｆ１）／４
にほぼ等しい。Ｖｒｅｆ１＝０Ｖ、Ｖｒｅｆ２＝６Ｖのときに平均誤差電圧を５ｍＶ以下にするには複数の素子（素子７２、素子７３）のインピーダンスの相対ばらつきを約６％以下に抑えればよい。線形領域では、Ｖｐ−Ｖｎは多くても２Ｖ程度なので、線形領域での平均誤差電圧を５ｍＶ以下にするには、複数の素子（素子７２、素子７３）のインピーダンスの相対ばらつきを約５％以下に抑えればよい。
【００７０】
図１６にドット反転駆動の画素の極性、オフセット電圧の極性、ゲイン切換の模式図を示す。各画素は（Ａα＋、Ｂβ−、Ｂβ＋、Ａα−）又は（Ａβ＋、Ｂα−、Ｂα＋、Ａβ−）に駆動される。ゲイン制御信号ＧＡＣ（以下ＧＡＣ信号を略す）は２走査線ごと及び２フレームごとに反転するのが好ましい。誤差電圧を空間的に分散することによってフリッカは見えにくくなる。第１の実施の形態では、ライン反転駆動であるため、横ストライプパターンでフリッカを生じやすいので、オフセット電圧の極性の反転は２走査線ごとに行ったが、ドット反転駆動では、横ストライプパターンのフリッカに強く、第１バッファ１１と第２バッファ１２のオフセット電圧より出力バッファ７０のゲインばらつきによる誤差電圧が大きいときには、１走査線ごと及び２フレームごとにＯＦＣ信号を反転してもよい。
【００７１】
図１７は、図１６の模式図のタイミングチャートである。走査線は４本として説明する。ＯＦＣ信号は、１走査線ごと及び２フレームごとに反転させる。ＧＡＣ信号は、２走査線ごと及び２フレームごとに反転させる。極性信号ＰＯＬは１走査線ごと及び１フレームごとに反転させる。参照電圧Ｖｒｅｆ１及び参照電圧Ｖｒｅｆ２は、極性信号ＰＯＬに応じて反転させるので１走査線ごと及び１フレームごとに反転させる。ただし、前述したようにＶｒｅｆ１とＶｒｅｆ２とは互いに異なる電圧である。
【００７２】
データ線の極性を反転する前に、隣り合うデータ線同士を一時的にショートして電荷の中和（回収）を行う。出力スイッチ１９をターンオフ、ショートスイッチ９５をターンオンして電荷回収を行う。
【００７３】
ＧＡＣ信号とＯＦＣ信号はそれぞれ独立して制御することが可能で、図１６に示した模式以外で駆動することも可能である。例えば、各画素は、（Ａα＋、Ｂβ−、Ｂβ＋、Ａα−）の組み合わせだけに駆動されてもよいし、（Ａβ＋、Ｂα−、Ｂα＋、Ａβ−）の組み合わせだけに駆動されてもよい。
【００７４】
図１８は２Ｈドット反転駆動、図１９はカラム反転駆動での模式図である。このように、極性信号ＰＯＬと、ＯＦＣ信号と、ＧＡＣ信号は独立に制御することが可能なので、図示した以外のタイミングで制御することも可能だが、誤差電圧がキャンセルされない組み合わせがあるので、キャンセルされる組み合わせで行うのが好ましい。
【００７５】
図１８に示す２Ｈドット反転駆動では、２フレームごとに走査線の駆動する順番を逆にするのが好ましい。走査線の駆動順番は、第１走査線−第２走査線−第３走査線−第４走査線の通常の走査順と、第２走査線−第１走査線−第４走査線−第３走査線となるように、第１と第２の走査順、第３と第４の走査順を逆にする。ＯＦＣ信号、ＧＡＣ信号はフレームによらず２走査線ごとに反転すればよい。
【００７６】
本実施の形態によれば、Ｄ／Ａ変換回路１０は、低電圧素子で形成し、出力バッファ７０は高電圧素子で形成する。Ｄ／Ａ変換回路１０を低電圧化することで小型化、低消費電力化できる。次に、電圧の設定例を示す。Ｄ／Ａ変換回路１０は低位電源ＶＳＳ１＝０Ｖ、高位電源ＶＤＤ１＝３Ｖで動作させる。出力バッファ７０及び第２制御回路９０は低位電源ＶＳＳ２＝−６Ｖ以下、高位電源ＶＤＤ２＝６Ｖ以上で動作させる。
【００７７】
以上、出力バッファ７０の理想ゲインが２について説明した。しかし、図２０に示す回路構成にすれば理想ゲインが−１であってもよい。
【００７８】
理想ゲインが−１のときの接続関係について説明する。差動アンプ７１の反転入力端子は、参照電圧線Ｖｒｅｆに接続する。差動アンプ７１の非反転入力端子は、複数の素子（素子７２、素子７３）のそれぞれの一端に接続する。複数の素子（素子７２、素子７３）のそれぞれの他端と差動アンプ７１の出力端子Ｎ６との間にそれぞれスイッチ８１とスイッチ８２を設ける。また、複数の素子（素子７２、素子７３）のそれぞれの他端と第３ノードＮ３との間にそれぞれスイッチ８４とスイッチ８５を設ける。
【００７９】
図２０の回路構成による入出力特性は式２４、２５である。ただし、α＝Ｚｂ／Ｚａ、β＝Ｚａ／Ｚｂである。
Ｖｏｕｔ＝−αＶｉｎ＋（１＋α）Ｖｒｅｆ  ・・・（２４）
Ｖｏｕｔ＝−βＶｉｎ＋（１＋β）Ｖｒｅｆ  ・・・（２５）
図２１（ａ）を参照して、入力電圧０〜６Ｖ、正極時にはＶｒｅｆ＝３Ｖ、負極時にはＶｒｅｆ＝０Ｖとすれば、出力電圧範囲は−６Ｖ〜６Ｖとなる。出力バッファ７０を構成する電源電圧は低位電圧ＶＳＳ２＝−６Ｖ以下、高位電圧ＶＤＤ２＝６Ｖ以上を供給する。
図２１（ｂ）を参照して、入力電圧０〜６Ｖ、正極時にＶｒｅｆ＝６Ｖ、負極時にＶｒｅｆ＝３Ｖとすれば、出力電圧範囲は０〜１２Ｖとなる。出力バッファ７０を構成する電源電圧は低位電圧ＶＳＳ２＝０Ｖ以下、高位電圧ＶＤＤ２＝１２Ｖ以上を供給する。
【００８０】
理想ゲインが２のときと同様に平均誤差電圧を求めると式２６になる。
平均誤差電圧：（α＋β−２）（Ｖｎ−Ｖｐ＋Ｖｒｅｆ１−Ｖｒｅｆ２）／４  ・・・（２６）
中間調では、Ｖｎ≒Ｖｐなので、中間調での平均誤差電圧は、
（α＋β−２）（Ｖｒｅｆ１−Ｖｒｅｆ２）／４
とほぼ等しい。式２３では、Ｖｒｅｆ１とＶｒｅｆ２の電圧差が６Ｖであったが、理想ゲインが−１のときにはＶｒｅｆ１とＶｒｅｆ２の電圧差が３Ｖと半分なので理想ゲインが２のときより中間調での平均誤差電圧が半減する。しかし、すべての領域で半減するのではなく、飽和領域ではＶｎ−Ｖｐが２倍なので平均誤差電圧は同じになる。
【００８１】
Ｄ／Ａ変換回路１０の動作電圧が高くなるので、理想ゲインが２のときの回路構成より消費電力が大きくなる。また、ドライバＩＣのチップサイズが大きくなるといったデメリットがある。しかし、この回路構成によれば、使用する用途に応じて電源電圧範囲を変えることができるので利便性が向上するメリットがある。例えば、携帯電話などの電池は３Ｖ以下であることが多く、ドライバＩＣに内蔵した電源回路で駆動に必要な電圧を生成するが、チャージポンプ方式だと３Ｖを６Ｖと１２Ｖにする電力効率に比べ、３Ｖを６Ｖと−６Ｖにする効率の方が良い。また、大型の表示パネルでは、ドライバＩＣの外部から電源が供給され、表示装置に供給される電源がＤＣ１２Ｖであることが多く、それを直接使う方が電力効率が向上する。
【００８２】
以上、第２及び第３の実施の形態では、複数の素子（素子７２、素子７３）が２個で説明したが、複数の素子は３個以上であってもよい。３個のときは、理想ゲインを３又は−２にすることができる。周期は６フレームを１サイクルとして出力電圧を時間的に均一化する。複数の素子がｎ個だと理想ゲインはｎ又は−（ｎ−１）で、２×ｎフレームを１サイクルとすればよい。
【００８３】
［第４の実施の形態］
第１〜第３の実施の形態では、第１バッファ１１、第２バッファ１２内部にオフセット電圧の極性を反転する第１切換回路を設けたが、本実施の形態のＤ／Ａ変換回路１０ｃは、第１選択回路１６と第１バッファ１１、第２バッファ１２との間に第１切換回路を設けてもよい（図２２）。第１切換回路は、第１ノードＮ１と第１バッファ１１との間にスイッチ９１、第２ノードＮ２と第２バッファ１２との間にスイッチ９２、第２ノードＮ２と第１バッファ１１との間にスイッチ９３、第１ノードＮ１と第２バッファ１２との間にスイッチ９４を設ける。
【００８４】
ＯＦＣ信号がＬ（Ａ状態）で、スイッチ９１、スイッチ９２がターンオンし、スイッチ９３、スイッチ９４はターンオフする。ＯＦＣ信号がＨ（Ｂ状態）で、スイッチ９１、スイッチ９２がターンオフし、スイッチ９３、スイッチ９４はターンオンする。第１バッファ１１のオフセット電圧を＋ｅ１、第２バッファ１２のオフセット電圧を＋ｅ２とすると、Ａ状態では、第１バッファ１１には第１選択電圧ＶＬが入力され、出力電圧はＶＬ＋ｅ１である。第２バッファ１２には第２選択電圧ＶＨが入力され、出力電圧はＶＨ＋ｅ２である。Ｂ状態では、第１バッファ１１には第２選択電圧ＶＨが入力され、出力電圧はＶＨ＋ｅ１である。第２バッファ１２には第１選択電圧ＶＬが入力され、出力電圧はＶＬ＋ｅ２である。つまり、第１選択電圧ＶＬが入力されるバッファを第１バッファ、第２選択電圧ＶＨが入力されるバッファを第２バッファとすると、第１バッファはオフセット電圧が＋ｅ１、＋ｅ２と可変し、第２バッファはオフセット電圧が＋ｅ２、＋ｅ１と可変する。
【００８５】
第１〜第３の実施の形態に使用されるＤ／Ａ変換回路１０では、バッファのオフセット電圧の極性を反転させることで補間電圧は理想電圧値になる。しかし、本実施の形態では、補間電圧は理想電圧値から（ｅ１＋ｅ２）／２だけ誤差電圧をもつことになる。第１ノードＮ１と第３ノードＮ３を直結すると単調増加性を失う可能性があることから、スイッチ５５を新たに設ける。
【００８６】
ＯＦＣ信号に応じて第２選択回路１７で選択するスイッチが異なる。ＯＦＣ信号がＬ（Ａ状態）では、下位２ビットが００のとき、スイッチ５１がオン、下位２ビットが０１のとき、スイッチ５２がオン、下位２ビットが１０のとき、スイッチ５３がオン、下位２ビットが１１のとき、スイッチ５４がオンする。ＯＦＣ信号がＨ（Ｂ状態）では、下位２ビットが００のとき、スイッチ５５がオン、下位２ビットが０１のとき、スイッチ５４がオン、下位２ビットが１０のとき、スイッチ５３がオン、下位２ビットが１１のとき、スイッチ５２がオンする。ＯＦＣ信号がＬ（Ａ状態）、下位２ビットが００のときに第２バッファ１２を非活性化し、ＯＦＣ信号がＨ（Ｂ状態）、下位２ビットが００のときに第１バッファ１１を非活性化して、抵抗ストリング回路１７に流れる電流を遮断する。
【００８７】
この回路のメリットは、第１切換回路の素子数が低減されることである。しかし、デメリットは、第１バッファ１１、第２バッファ１２は、上げ下げができる通常のアンプにする必要があるので、第１バッファ１１、第２バッファ１２を構成する素子、スイッチ５５が増え、第１制御回路１８の論理回路が複雑になる。また、第１バッファ１１と第２バッファ１２の両方を非活性にすることができないので消費電力が増大するデメリットがある。
【００８８】
［第５の実施の形態］
Ｄ／Ａ変換回路１０の出力第３ノードＮ３には、差動アンプを含む出力バッファであったが、ＭＯＳトランジスタでもよく、第２選択回路で選択した電圧に応じた階調電流を生成し、電流駆動型の表示パネルである有機ＥＬなどで使用する（図２３）。
【００８９】
有機ＥＬの輝度−階調特性を図２４に示す。低輝度領域では、第１ノードＮ１の電圧を直接第３ノードＮ３に出力するのが好ましい。低輝度領域か否かは最上位ビットを含む上位Ｋビットで判別する。例えば上位２ビットが００（０〜６３階調）では、スイッチ５１をオンして直接第３ノードＮ３に出力する。６４階調〜２５５階調では補間電圧を使う。
【００９０】
以上、第１〜第５の実施の形態では、画像データが８ビットで説明した。しかし、画像データが９ビット以上でもよい（図２５）。以下では、１０ビットのときについて説明する。画像データが１０ビット（Ｄ９（ＭＳＢ）〜Ｄ０（ＬＳＢ））では、例えば、領域Ｉ、ＩＩＩでは８＋２ビットで制御、領域ＩＩでは、６＋４ビットで制御する。このとき、第２選択回路のスイッチ数は２４＝１６で、第１制御回路では、最上位ビットを含む上位３ビット（Ｄ９、Ｄ８、Ｄ７）が０００又は１１１、かつ最下位ビットを含む下位２ビット（Ｄ１、Ｄ０）が００のとき、又は、上位３ビット（Ｄ９、Ｄ８、Ｄ７）が０００、１１１以外で、最下位ビットを含む下位４ビット（Ｄ３、Ｄ２、Ｄ１、Ｄ０）が００００のときに第１バッファ１１、第２バッファ１２を非活性化状態にする。
【００９１】
階調電圧生成回路で生成する複数の電圧数が２倍になるが、領域Ｉ、ＩＩＩでは９＋１ビットで制御、領域ＩＩでは７＋３ビットで制御してもよい。第２選択回路のスイッチ数は２３＝８で、第１制御回路では、最下位ビットを含む下位３ビットが０００のときに、第１バッファ１１、第２バッファ１２を非活性化状態にする。
【００９２】
図２６に示すように、領域Ｉをさらに領域ＩとＩＶ、領域ＩＩＩをさらに領域ＩＩＩとＶに分割して、領域Ｉ、ＩＩＩでは、１０ビット、領域ＩＶ、Ｖでは８＋２ビット、領域ＩＩでは、６＋４ビットとしてもよい。このとき、最上位ビットを含む上位４ビットが００００だと領域Ｉ、０００１だと領域ＩＶ、１１１０だと領域Ｖ、１１１１だと領域ＩＩＩ、その他は領域ＩＩと判別させる。第１制御回路では、最下位ビットを含む下位４ビットが００００、又は最上位ビットを含む上位４ビットのデータが００００、１１１１のときに、第１バッファ１１、第２バッファ１２を非活性化状態にする。
【００９３】
また、上述の第１から第５の実施の形態において、Ｄ／Ａ変換回路のバッファ１１、バッファ１２のオフセット電圧と同様に、階調電圧生成回路を構成するバッファがオフセット電圧をもっていても、オフセット電圧の極性を切り換えることで表示上、時間的に平均化され良好な画質が得られる。ここで、ＩＣが２個の場合を例示して、上述のようなＤ／Ａ変換回路の説明をする。２個のＩＣ（以下、マスターＩＣ３ｍ、スレーブＩＣ３ｓと呼ぶ）は、それぞれ階調電圧生成回路１５０を備える。ここでは、マスターＩＣ３ｍの階調電圧生成回路をマスター階調電圧生成回路１５０ｍ、スレーブＩＣ３ｓの階調電圧生成回路をスレーブ階調電圧生成回路１５０ｓと呼ぶことにする。マスターかスレーブかの設定は、Ｍ／Ｓ入力端子で設定する。
【００９４】
図２７に階調電圧生成回路１５０の回路構成の一例を示し、詳細に説明する。低位電源と高位電源の間に抵抗ストリング１１１とスイッチ１１３を直列に接続する。マスター設定では、スイッチ１１３はターンオンする。スレーブ設定では、スイッチ１１３はターンオフして、抵抗ストリング１１１に流れる電流を遮断して消費電力を低減する。図２５では、高位電源と抵抗ストリング１１１との間にスイッチ１１３を設けているが、スイッチ１１３は低位電源と抵抗ストリング１１１との間に設けてもよい。
【００９５】
基準電圧設定回路１０１、１０６では、設定情報に基づいて、抵抗ストリング１１１で分圧された電圧か、高位電源電圧または低位電源電圧のなかから１つの電圧を選択する。
Ｖ０の基準電圧を生成する基準電圧設定回路１０１にスイッチ１０２の一端に接続し、スイッチ１０２の他端は、バッファ１０３の入力ノードおよび入出力端子１３１に接続する。ここで、バッファ１０３の入力インピーダンスは非常に大きい。
【００９６】
Ｖ２５５の基準電圧を生成する回路もＶ０と同様に、基準電圧設定回路１０６にスイッチ１０７の一端に接続し、スイッチ１０７の他端は、バッファ１０８の入力ノードおよび入出力端子１３２に接続する。ここで、バッファ１０８の入力インピーダンスは非常に大きい。バッファ１０３、バッファ１０８の入力インピーダンスは理想的には無限大であることが好ましい。
【００９７】
マスター階調電圧生成回路１５０ｍとスレーブ階調電圧生成回路１５０ｓでは、一部の動作が異なる。マスターＩＣ３ｍには、Ｖ０、２５５の基準電圧の設定情報が供給されるがスレーブＩＣ３ｓには基準電圧の設定情報は供給されない。しかし、スレーブＩＣ３ｓの基準電圧は、マスターＩＣ３ｍで生成した基準電圧が供給される。マスター階調電圧生成回路１５０ｍでは、スイッチ１０２、スイッチ１０７、スイッチ１１３がターンオンされる。スレーブ階調電圧生成回路１５０ｓでは、スイッチ１０２、スイッチ１０７、スイッチ１１３はターンオフされる。
【００９８】
マスターＩＣ３ｍの入出力端子１３１とスレーブＩＣ３ｓの入出力端子１３１、及びマスターＩＣ３ｍの入出力端子１３２とスレーブＩＣ３ｓの入出力端子１３２は、それぞれ外部の配線で接続される。例えば、図２８に示す基板１上の配線１２１、配線１２２で接続される。マスター階調電圧生成回路１５０ｍで生成した基準電圧は、スレーブＩＣ３ｓのバッファにも供給される。
【００９９】
ＣＯＧ実装では、ＩＣの入出力端子１３１のバンプと基板１上の接続は異方性導電膜ＡＣＦ（Anisotropic Conductive Film）を介して接続されるので、接続抵抗が高く、電流が流れると電圧降下によりマスター階調電圧生成回路１５０ｍとスレーブ階調電圧生成回路１５０ｓの基準電圧が異なってしまう。しかし、基準電圧設定回路１０１、基準電圧設定回路１０６と抵抗ストリング１１２との間に入力インピーダンスの非常に大きなバッファ１０３、バッファ１０８を設けることで、ノードＮ７、ノードＮ８の経路に電流が流れなくなり、接続抵抗により電圧降下は生じなくなる。しかし、バッファ１０３、バッファ１０８のオフセット電圧により、ブロックむらを生じるが、前述のＤ／Ａ変換回路１０と同様にバッファ１０３、バッファ１０８のオフセット電圧の極性を反転させればブロックむらは改善する。
【０１００】
基準電圧は２個で説明したが、抵抗ストリング１１２の抵抗ばらつきを補正するためには、さらに３〜７個程度の中間の基準電圧を設ける。基準電圧は、最低でも５〜９個程度必要である。ドット反転駆動では、正極と負極の基準電圧を設けるので、２倍の１０〜１８個程度必要になる。
【０１０１】
なお、駆動回路は半導体チップに集積化されることを例として説明したが、本発明の駆動回路を画素が形成される表示パネル１上に集積化することも可能である。
【図面の簡単な説明】
【０１０２】
【図１】図１は、表示装置のブロック図である。
【図２】図２は、第１の実施の形態におけるＤ／Ａ変換回路周辺の回路図である。
【図３】図３は、第１の実施の形態におけるＤ／Ａ変換回路の詳細図である。
【図４】図４は、第１の実施の形態における第１制御回路の詳細図である。
【図５】図５は、第１の実施の形態におけるオフセット電圧切換の電圧図である。
【図６】図６は、液晶の透過率−電圧特性を示す図である。
【図７】図７は、第１の実施の形態における画素の極性などの模式図である。
【図８】図８は、第１の実施の形態におけるタイミングチャートである。
【図９】図９は、第１の実施の形態における画素の極性などの模式図である。
【図１０】図１０は、第２の実施の形態におけるＤ／Ａ変換回路周辺の回路図である。
【図１１】図１１は、第２の実施の形態におけるゲイン切換動作を模式した図である。
【図１２】図１２は、第２の実施の形態におけるゲイン切換動作を模式した図である。
【図１３】図１３は、第３の実施の形態におけるＤ／Ａ変換回路周辺の回路図である。
【図１４】図１４は、第３の実施の形態における画像データと表示信号の関係を示す図である。
【図１５】図１５は、第３の実施の形態における階調電圧生成回路の詳細図である。
【図１６】図１６は、第３の実施の形態における画素の極性などの模式図である。
【図１７】図１７は、第３の実施の形態におけるタイミングチャートである。
【図１８】図１８は、第３の実施の形態における画素の極性などの模式図である。
【図１９】図１９は、第３の実施の形態における画素の極性などの模式図である。
【図２０】図２０は、第３の実施の形態における出力バッファ７０の別の回路図である。
【図２１】図２１は、第３の実施の形態における出力バッファ７０の入出力特性を示す図である。
【図２２】図２２は、第４の実施の形態におけるＤ／Ａ変換回路の回路図である。
【図２３】図２３は、第５の実施の形態におけるＤ／Ａ変換回路周辺の回路図である。
【図２４】図２４は、有機ＥＬの輝度−階調特性を示す図である。
【図２５】図２５は、画像データと出力される電圧との関係を示すテーブルである。
【図２６】図２６は、液晶の透過率−電圧特性を示す図である。
【図２７】図２７は、階調電圧生成回路１５０の構成を例示する回路図である。
【図２８】図２８は、マスターＩＣ３ｍとスレーブＩＣ３ｓの配線で接続状態を例示する図である。
【符号の説明】
【０１０３】
１００…表示装置
１…表示パネル
２…走査線駆動回路
３…データ線駆動回路
４…走査線
５…データ線
６…画素
１０…Ｄ／Ａ変換回路
１０ｇ…偶数Ｄ／Ａ変換回路
１０ｋ…奇数Ｄ／Ａ変換回路
Ｘｎ…ドライバ出力端子
１１…第１バッファ
１２…第２バッファ
１３…出力バッファ
１５…抵抗ストリング回路
１６…第１選択回路
１７…第２選択回路
１８…第１制御回路
１９…出力スイッチ
２０…データラッチ回路
２０ｇ…偶数出力端子のデータラッチ回路
２０ｋ…奇数出力端子のデータラッチ回路
３１Ｌ〜３６Ｌ…トランジスタ
３１Ｈ〜３６Ｈ…トランジスタ
４０…第１切換回路
４１Ｌ〜４８Ｌ…スイッチ
４１Ｈ〜４８Ｈ…スイッチ
Ｎ１…第１ノード
Ｎ２…第２ノード
Ｎ３…第３ノード
Ｎ４…第４ノード
Ｎ５…第５ノード
Ｎ６…出力端子
７０…出力バッファ
７１…差動アンプ
７２…素子
７３…素子
８０…切換回路
８１、８２…スイッチ
８４、８５…スイッチ
９０…第２制御回路
９１〜９６…スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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