(57)【要約】【課題】本発明は、製造工程の間に相対的に安定に維持され、予測可能な抵抗値を有する抵抗素子を含む半導体装置とその形成方法を提供する。【解決手段】この半導体装置は、第１領域と第２領域を備える基板と、第１領域の基板上の、第１ゲート絶縁膜及び該第１ゲート絶縁膜上の第１ゲート電極膜を備えた少なくとも一つの第１ゲート構造物と、を備える。【選択図】図１
2009055029.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを備える基板と、
前記第１領域の前記基板上の、第１ゲート絶縁膜と前記第１ゲート絶縁膜上の第１ゲート電極膜とを備える少なくとも一つの第１ゲート構造物と、
前記第２領域の前記基板内の、前記基板の最上面より低い高さの最上面を有する少なくとも一つの素子分離構造物と、
前記少なくとも一つの素子分離構造物上の少なくとも一つの抵抗素子パターンと、を備える半導体装置。
【請求項２】
前記第１領域は、前記半導体のセル領域を備え、前記少なくとも一つの第１ゲート構造物は、少なくとも一つのセルゲート構造物を備え、前記第２領域は、前記半導体装置の周辺領域を備える請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜は、トンネル絶縁膜を備え、
前記少なくとも一つの第１ゲート構造物は、前記トンネル絶縁膜、前記トンネル絶縁膜上の電荷格納層、前記電荷格納層上のブロッキング絶縁膜、及び前記ブロッキング絶縁膜上の第１ゲート電極を備える請求項１に記載の半導体装置。
【請求項４】
前記少なくとも一つの第１ゲート構造物は、複数の第１ゲート構造物を備え、前記複数の第１ゲート構造物の一部において、前記第１ゲート電極膜及び前記電荷格納膜は、直接電気的に接続されている請求項３に記載の半導体装置。
【請求項５】
前記少なくとも一つの第１ゲート構造物は、最上部にシリサイド領域を備える請求項１に記載の半導体装置。
【請求項６】
前記少なくとも一つの抵抗素子パターンにシリサイド領域を備えない請求項５に記載の半導体装置。
【請求項７】
前記少なくとも一つの第１ゲート構造物は、最上部に金属膜を備える請求項１に記載の半導体装置。
【請求項８】
前記少なくとも一つの抵抗素子パターンに金属層を備えない請求項７に記載の半導体装置。
【請求項９】
前記少なくとも一つの第１ゲート構造物は、前記第１領域で不揮発性メモリセルのゲートを形成している請求項１に記載の半導体装置。
【請求項１０】
前記少なくとも一つの素子分離構造物の上と前記抵抗素子パターンの下との間の絶縁膜とをさらに備える請求項１に記載の半導体装置。
【請求項１１】
第１領域と第２領域とを備える半導体装置の形成方法であって、
上部面を有する基板上にゲート絶縁膜を提供すること、
前記第１領域と前記第２領域の前記基板内に素子分離構造物を提供すること、
前記第１領域と前記第２領域との前記ゲート絶縁膜上に、第１ゲート電極膜を提供すること、
前記第２領域の素子分離構造物を露出させるために、前記第２領域の前記第１ゲート電極膜と前記ゲート絶縁膜との一部を除去すること、
前記素子分離構造物の最上部面を前記基板の最上部面より低くするために、前記基板内の前記素子分離構造物をリセスして、露出した前記素子分離構造物の上部を除去すること、
前記第１領域の前記第１ゲート電極膜上と前記第２領域のリセスされた前記素子分離構造物上とに第２ゲート電極膜を提供すること、
前記第１領域に第１ゲート構造物を形成するために、前記第１領域の前記第２ゲート電極膜、前記第１ゲート電極膜及び前記ゲート絶縁膜をパターニングすること、及び、前記第２領域のリセスされた前記素子分離構造上に抵抗素子パターンを形成するために、前記第２ゲート電極膜をパターニングすることを含む半導体装置の形成方法。
【請求項１２】
前記第１領域は、前記半導体装置のセル領域を備え、前記第１ゲート構造物は、セルゲート構造物を備え、前記第２領域は、前記半導体装置の周辺領域を備える請求項１１に記載の半導体装置の形成方法。
【請求項１３】
前記ゲート絶縁膜は、トンネル絶縁膜を備え、
前記トンネル絶縁膜上に電荷格納層を提供すること、
前記第１領域及び前記第２領域の前記素子分離構造物と前記電荷格納層上のブロッキング絶縁膜を提供することであって、ここで、前記第１ゲート電極膜が、前記第１領域及び前記第２領域のブロッキング絶縁膜上に提供されること、
前記第１領域の下位の前記電荷格納層の一部を露出させるために、前記第１領域の前記第１ゲート電極膜と前記ブロッキング絶縁膜の一部を除去することであって、ここで、前記第１ゲート電極膜上の前記第１領域の前記第２ゲート電極膜を提供することが、下位の前記電荷格納層の露出した一部と接触した前記第２ゲート電極を提供すること、
前記第２領域の前記素子分離構造物を露出させるために、前記第２領域の前記第１ゲート電極膜と前記ゲート絶縁膜との一部を除去すること、
前記第１領域の前記第１ゲート電極を形成するために、前記第１領域の前記ブロッキング絶縁膜と前記電荷格納層とをパターニングすることをさらに含む請求項１１に記載の半導体装置の形成方法。
【請求項１４】
前記素子分離構造物においてリセスを形成するために、露出した前記素子分離構造物の上部を除去することは、前記第１領域の下位の前記電荷格納層の部分を露出させるために、前記第１領域の第１ゲート電極膜と前記ブロッキング絶縁膜との一部を除去することと同じ工程で行われる請求項１３に記載の半導体装置の形成方法。
【請求項１５】
前記第１ゲート構造物と前記抵抗素子パターン上に絶縁膜を提供すること、前記第１領域の前記第１ゲート構造のパターニングされた前記第２ゲート電極膜の上部面を露出させるために、前記絶縁膜を平坦化することをさらに含み、
前記絶縁膜の平坦化工程において前記絶縁膜の一部は、前記抵抗素子パターンを覆うために、前記抵抗素子パターン上に残っている請求項１１に記載の半導体装置の形成方法。
【請求項１６】
前記第１ゲート構造物のパターニングされた第２ゲート電極膜の露出した上部面にシリサイド化工程を行うことをさらに含み、
前記抵抗素子パターン上に残った前記絶縁膜の一部が、前記抵抗素子がシリサイド化されることを防止する請求項１５に記載の半導体装置の形成方法。
【請求項１７】
前記絶縁膜に対して相対的に前記第１ゲート構造物をリセスするため、露出した前記第１ゲート構造物のパターニングされた前記第２ゲート電極膜の上部を除去すること、
前記絶縁膜上とリセスされて露出した前記第１ゲート構造物上とに金属膜を提供すること、
前記絶縁膜を露出させるために、前記金属層を平坦化することを含む請求項１５に記載の半導体装置の形成方法。
【請求項１８】
前記基板内に素子分離構造物を提供することは、
前記第１領域と前記第２領域とのゲート絶縁膜を貫通するトレンチを提供すること、
前記トレンチを絶縁物質で充填することを含む請求項１１に記載の半導体素子の形成方法。
【請求項１９】
前記基板内に素子分離構造物を提供することに引き続いて、前記素子分離構造物を最初にリセスするために、前記第１領域と前記第２領域との素子分離構造物の露出した上部を除去することをさらに含み、
露出した前記素子分離構造物の上部を除去することが、前記素子分離構造物をさらにリセスする請求項１１に記載の半導体装置の形成方法。
【請求項２０】
前記基板内に素子分離構造物を提供することは、基板上にゲート絶縁膜を形成することに先立って行われる請求項１１に記載の半導体装置の形成方法。
【請求項２１】
第１領域及び第２領域を備える半導体装置の形成方法であって、
上部面を有する基板上にゲート絶縁膜を提供すること、
前記第１領域及び前記第２領域の前記基板内に素子分離構造物を提供すること、
前記第１領域及び前記第２領域の前記ゲート絶縁膜上に第１ゲート電極膜を提供すること、
前記第２領域の前記第１ゲート電極膜と前記第１領域の前記第１ゲート電極膜とに第２ゲート電極膜を提供すること、
前記第１領域に第１ゲート構造物を形成するために、前記第１領域の前記第２ゲート電極膜、前記第１ゲート電極膜、及び前記ゲート絶縁膜をパターニングすること、及び、前記第２領域の下位の前記素子分離構造物を露出させるために、前記第２領域の前記第２ゲート電極膜、第１ゲート電極膜、及び前記ゲート絶縁膜をパターニングすること、
前記素子分離構造物の最上部面を前記基板の最上部面より低くするために、前記基板内の前記素子分離構造物をリセスして、露出した前記素子分離構造物の上部を除去すること、
リセスされた前記素子分離構造物上に抵抗素子パターンを提供することを含む、半導体装置の形成方法。
【請求項２２】
前記第１領域は、前記半導体装置のセル領域を備え、
前記第１ゲート構造物は、セルゲート構造物を備え、
前記第２領域は、前記半導体装置の周辺領域を備える請求項２１に記載の半導体装置の形成方法。
【請求項２３】
前記ゲート絶縁膜は、トンネル絶縁膜を備え、
前記トンネル絶縁膜上の電荷格納膜を提供すること、
前記第１領域及び前記第２領域の前記電荷格納膜及び前記素子分離構造物上にブロッキング絶縁膜を提供することであって、ここで、前記第１ゲート電極膜が、前記第１領域と前記第２領域の前記ブロッキング絶縁膜上に提供されること、
前記第１領域の下位の前記電荷格納膜の一部を露出させるために、前記第１領域の第１ゲート電極膜及び前記ブロッキング絶縁膜の一部を除去することであって、ここで、前記第１ゲート電極膜上の前記第１領域の前記第２ゲート電極膜を提供することが、下位の前記電荷格納膜の露出した部分と接続する前記第２ゲート電極膜を提供すること、
前記第１領域の前記第１ゲート構造物を形成するために、前記第１領域の前記ブロッキング絶縁膜と前記電荷格納膜をパターニングすることであって、ここで、下位の前記素子分離構造物を露出させるために、前記第２領域の前記素子分離構造物上の前記ブロッキング絶縁膜をパターニングすることをさらに含む請求項２１に記載の半導体装置の形成方法。
【請求項２４】
リセスされた前記素子分離構造物上に抵抗素子パターンを提供することは、前記第１領域の前記第１ゲート構造物及び前記第２領域のリセスされた前記素子分離構造物上の絶縁膜を提供することと、
リセスされた前記素子分離構造物上の前記絶縁膜上に前記抵抗素子パターンを提供することと、を含む請求項２１に記載の半導体装置の形成方法。
【請求項２５】
前記第１ゲート構造物及びと前記抵抗素子パターン上に絶縁膜を提供すること、
前記第１領域の前記第１ゲート構造物のパターニングされた前記第２ゲート電極膜の上部面を露出させるために、前記絶縁膜を平坦化することをさらに含み、
前記絶縁膜の平坦化工程において、前記絶縁膜の一部は、前記抵抗素子パターンを覆うために、前記抵抗素子パターン上に残っている請求項２１に記載の半導体装置の形成方法。
【請求項２６】
前記第１ゲート構造物のパターニングされた前記第２ゲート電極の露出した前記上部面にシリサイド工程を行うことをさらに含み、
前記抵抗素子パターン上に残っている前記絶縁膜は、前記抵抗素子パターンがシリサイドされることを防止する請求項２５に記載の半導体装置の形成方法。
【請求項２７】
前記第１ゲート構造物を前記絶縁膜に対して相対的にリセスするために、前記露出した第１ゲート構造物の前記パターニングされた第２ゲート電極膜の上部を除去すること、
前記絶縁膜とリセスされて露出した前記第１ゲート構造物上に金属膜を提供すること、
前記絶縁膜を露出させるために、前記金属膜を平坦化すること、をさらに含む請求項２５に記載の半導体装置の形成方法。
【請求項２８】
前記基板に素子分離構造物を提供することは、
前記第１領域と前記第２領域とに前記ゲート絶縁膜を貫通するトレンチを提供すること、
前記トレンチを絶縁物質で充填すること、を含む請求項２１に記載の半導体装置の形成方法。
【請求項２９】
前記基板に素子分離構造物を提供することに引き続いて、前記素子分離構造物を最初にリセスするために、前記第１領域と前記第２領域の前記素子分離構造物の露出した上部を除去することをさらに含み、露出した前記素子分離構造物の上部を除去することは、前記素子分離構造物をさらにリセスする請求項２１に記載の半導体装置の形成方法。
【請求項３０】
前記第２領域の下位の前記素子分離構造物を露出させるために、前記第２領域の前記第２ゲート電極膜、前記第１ゲート絶縁膜をパターニングすることは、前記第１領域の第１ゲート構造物を形成するために、前記第１領域の前記第２ゲート電極膜、前記第１ゲート電極膜、及び前記ゲート絶縁膜をパターニングすることと同じ工程で行われる請求項２１に記載の半導体装置の形成方法。
【請求項３１】
前記基板内に素子分離構造物を提供することは、前記基板に前記ゲート絶縁膜を提供することに先立って行われる請求項２１に記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその形成方法に関し、さらに詳細には、抵抗素子を有する半導体装置及びその形成方法を提供する。
【背景技術】
【０００２】
高集積化した電子装置がますます重要視され、かつより高い速度とより低い電力で作動し、かつ増加した素子密度を有する半導体装置が必要とされている。このような目的を達成するために、増加した集積度で形成された素子とさらに低い抵抗物質から形成された装置の要素が求められる。同時に、現在のデジタルシステム内のアナログ回路に対する要求がある。例えば、半導体メモリ装置の周辺領域において、予測可能な抵抗値と低い許容誤差水準で形成された抵抗素子が求められる。より集積化した装置が求められるに伴い、正確な抵抗値を有する抵抗素子を製造することがますます難しくなっている。
【０００３】
現在の装置において、トランジスタゲートは、通常、相対的に低い抵抗を有し、適用信頼性のあるＷＳｉｘから形成される。これと共に、抵抗素子は、ＷＳｉｘを使用して、ある程度予測可能な値を有するように形成されうる。
【０００４】
集積度の向上と共に、低い抵抗で形成されうるＣｏＳｉｘ及びＮｉＳｉｘのようなシリサイド物質又はＷ、Ｃｕ又はＡｌのような金属ゲート物質を使用して、トランジスタ素子のゲート物質を形成することが好ましい。しかしながら、抵抗素子を形成するためにこのような物質を使用することは、温度と厚さに敏感なこのような物質の抵抗により制限されうる。例えば、シリサイド膜が使用されたとき、その結果として形成された抵抗素子の抵抗は、ＣｏＳｉｘ又はＮｉＳｉｘの特性が熱収支（ｈｅａｔ  ｂｕｄｇｅｔ）の変化によって変わり得て、熱収支を発生させうる工程の進行によって大きく変わりうる。また、抵抗素子を形成するために金属膜が用いられる場合に、金属膜の厚さが素子の金属ゲートの製造時間に用いられる化学的機械的研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により大きく変わりうる。これは、また、結果として形成された抵抗素子の抵抗値を大きく変え得る抵抗素子物質のへこみ（ｄｉｓｈｉｎｇ）を引き起こし得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高集積化した半導体装置及びその形成方法を提供することにある。
【０００６】
また、本発明の他の目的は、信頼性が向上した半導体装置及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施の形態は、製造工程の間に相対的に安定に維持され予測可能な抵抗値を有する抵抗素子を含む半導体装置とその形成方法を提供する。特に、本発明の実施の形態は、装置の同じ領域または他の領域のトランジスタのゲートで起きるシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程により影響を受けない抵抗素子を提供する。特に、素子の周辺領域に形成された抵抗素子パターンの分離構造物の最上面が、基板の上部表面より低い高さを有するように、基板内にリセスされる。また、抵抗素子パターンは、抵抗素子パターン上にある絶縁膜により覆われることができる。これにより、抵抗素子は、抵抗値を変え得る周辺ゲートパターンのシリサイド化の間にシリサイド化されない。又は、抵抗素子は、抵抗値に影響を与え得る周辺ゲートパターンの金属化の間に金属化されない。また、抵抗素子に提供される熱が減少して、提供される熱による抵抗素子の変化を減らす。また、製造の間に抵抗素子の物質の除去が防止されるか、又は最小化されて、製造の間の抵抗値の変化が防止又は最小化される。
【０００８】
一側面において、半導体装置は、第１領域と第２領域とを備える基板と、基板上の第１領域に位置し、第１ゲート絶縁膜と第１ゲート絶縁膜上の第１ゲート電極とを備える少なくとも一つの第１ゲート構造物と、基板内の第２領域に位置し、基板の最上面より低い高さの最上面を有する少なくとも一つの素子分離構造物と、少なくとも一つの素子分離構造物上の少なくとも一つの抵抗素子パターンと、を備える。
【０００９】
一実施の形態において、第１領域は、半導体装置のセル領域を備えるものの、少なくとも一つの第１ゲート構造物は、少なくとも一つのセルゲート構造物を備え、第２領域は、半導体装置の周辺領域を備える。
【００１０】
他の実施の形態において、第１ゲート絶縁膜は、トンネル絶縁膜を備え、少なくとも一つの第１ゲート構造物は、トンネル絶縁膜、トンネル絶縁膜上の電荷格納膜、電荷格納膜上のブロッキング絶縁膜、及びブロッキング絶縁膜上のゲート電極を備える。
【００１１】
さらに他の実施の形態において、少なくとも一つの第１ゲート構造物は、複数の第１ゲート構造と複数のゲート構造物の組を備え、第１ゲート電極膜と電荷格納膜は、電気的に直接接続される。
【００１２】
さらに他の実施の形態において、少なくとも一つのゲート構造物は、最上部にシリサイド領域を備える。
【００１３】
さらに他の実施の形態において、少なくとも一つの抵抗素子パターンにシリサイド領域は存在しない。
【００１４】
さらに他の実施の形態において、少なくとも一つの第１ゲート構造物は、最上部に金属膜を備える。
【００１５】
さらに他の実施の形態において、少なくとも一つの抵抗素子パターン上に金属膜が存在しない。
【００１６】
さらに他の実施の形態において、少なくとも一つの第１ゲート構造物は、第１領域で不揮発性メモリのゲートを構成する。
【００１７】
さらに他の実施の形態において、素子は、少なくとも一つの素子分離構造物の上と抵抗素子パターンの下の間に絶縁膜をさらに備える。
【００１８】
他の側面において、半導体装置の形成方法は、上部面を有する基板上に絶縁膜を提供すること、上部面を有する基板上にゲート絶縁膜を提供すること、第１領域及び第２領域の基板内に素子分離構造物を提供すること、第１領域及び第２領域のゲート絶縁膜上に第１ゲート電極膜を提供すること、第２領域の素子分離構造物を露出させるために、第１ゲート電極膜と第２領域のゲート絶縁膜の一部を除去すること、素子分離構造物が基板の上部面より低い高さを有するようにするために、基板内の素子分離構造物をリセスして、露出した素子分離構造物の上部を除去すること、第１ゲート電極膜上の第１領域上とリセスされた素子分離構造物の第２領域上とに第２ゲート電極膜を提供すること、そして第１領域に第１ゲート構造物を形成するために、第１領域の第２ゲート電極膜、第１ゲート電極膜、及びゲート絶縁膜をパターニングすること、及び、第２領域のリセスされた分離構造上に抵抗素子パターンを形成するために第２ゲート電極膜をパターニングすることを含む。
【００１９】
一実施の形態において、第１領域は、半導体装置のセル領域を備え、第１ゲート構造物は、セルゲート構造物を備え、第２領域は、半導体装置の周辺領域を備える。
【００２０】
他の実施の形態において、ゲート絶縁膜は、トンネル絶縁膜を備え、方法は、トンネル絶縁膜上に電荷格納膜を提供すること、第１領域と第２領域の電荷格納膜と素子分離膜上にブロッキング絶縁膜を提供することであって、ここで、第１ゲート絶縁膜は、第１領域と第２領域のブロッキング絶縁膜上に提供されること、第１領域の下位の電荷格納膜の一部を露出させるために、第１領域の第１ゲート電極膜とブロッキング絶縁膜の一部を除去することであって、ここで、下位の電荷格納膜の露出した部分に接続した第２ゲート電極膜を提供して、第１ゲート電極膜上の第１領域の第２ゲート電極膜を提供すること、第２領域の素子分離構造物を露出させるために、第２領域の第１ゲート電極膜とゲート絶縁膜の一部を除去することは、第２領域のブロッキング絶縁膜をパターニングすることをさらに含み、第１領域に第１ゲート構造物を形成するために、第１領域のブロッキング絶縁膜と電荷格納膜をさらにパターニングすることを含む。
【００２１】
さらに他の実施の形態において、素子分離構造物にリセスを形成するために、露出した素子分離構造物の上部を除去することは、第１領域の下位電荷格納膜の一部を露出させるために、第１領域の第１ゲート電極膜とブロッキング絶縁膜の一部を除去することと同じ工程で行われる。
【００２２】
さらに他の実施の形態において、方法は、第１ゲート電極構造物と抵抗素子パターン上に絶縁膜を提供すること、及び第１領域の第１ゲート構造物のパターニングされた第１ゲート電極膜の上部面を露出させるために、絶縁膜を平坦化することをさらに含み、絶縁膜の一部は、抵抗素子パターンを覆うために、抵抗素子パターン上に残る。
【００２３】
さらに他の実施の形態において、方法は、第１ゲート構造物のパターニングされた第２ゲート電極膜の露出した上部面上にシリサイド工程を行うことをさらに含み、抵抗素子パターン上に残った絶縁膜の一部は、抵抗素子パターンがシリサイド化されることを防止する。
【００２４】
さらに他の実施の形態において、方法は、絶縁膜に対して相対的に第１ゲート構造物をリセスするために、露出した第１ゲート電極構造物のパターニングされた第２ゲート電極膜の上部を除去すること、絶縁膜上と及びリセスされて露出した第１ゲート構造上とに金属膜を提供すること、及び絶縁膜を露出させるために、金属膜を平坦化することをさらに含む。
【００２５】
さらに他の実施の形態において、基板内に素子分離構造物を提供することは、第１領域と第２領域とにゲート絶縁膜を貫通するトレンチを提供すること、及びトレンチを絶縁物質で充填することを含む。
【００２６】
さらに他の実施の形態において、方法は、基板に素子分離構造物を提供することに引き続いて、素子分離構造物を最初にリセスするために、第１領域と第２領域の素子分離構造物の露出した最初の上部を除去することをさらに含み、素子分離膜をリセスするために、露出した素子分離構造物の上部を除去することは、素子分離構造物をさらにリセスする。
【００２７】
さらに他の実施の形態において、基板内に素子分離構造物を提供することは、基板上にゲート絶縁膜を提供することに先立って行われる。
【００２８】
さらに他の側面において、第１領域と第２領域とを備える半導体装置の形成方法は、上部面を有する基板上にゲート絶縁膜を提供すること、第１領域と第２領域の基板内に素子分離構造物を提供すること、第１領域と第２領域のゲート絶縁膜上に第１ゲート電極膜を提供すること、第１領域及び第２領域のゲート絶縁膜上に第１ゲート電極を提供すること、第１ゲート電極上の第１領域及び第１ゲート電極膜上の第２領域に第２ゲート電極膜を提供すること、及び第１領域に第１ゲート構造物を形成するために、第１領域上の第２ゲート電極膜、第１ゲート電極膜、及びゲート絶縁膜をパターニングすること、第２領域の下位の素子分離構造物を露出させるために、第２ゲート電極膜、第１ゲート電極膜、及びゲート絶縁膜をパターニングすること、素子分離構造物の最上面が基板の上部面より低い高さを有するように基板の素子分離構造物をリセスするために、露出した素子分離構造物の上部を除去すること、及びリセスされた素子分離構造物上に抵抗素子パターンを提供することを含む。
【００２９】
一実施の形態において、第１領域は、半導体装置のセル領域を備え、第１ゲート構造物は、セルゲート構造物を備え、第２領域は、半導体装置の周辺領域を備える。
【００３０】
さらに他の実施の形態において、ゲート絶縁膜は、トンネル絶縁膜を備え、方法は、トンネル絶縁膜上の電荷格納膜を提供すること、電荷格納膜と第１領域及び第２領域の素子分離構造物上にブロッキング絶縁膜を提供することであって、ここで、第１ゲート電極膜は、第１領域と第２領域のブロッキング絶縁膜上に提供されること、第１領域の下位の電荷格納膜の一部を露出させるために、第１領域の第１ゲート電極膜及びブロッキング絶縁膜の一部を除去すること、第１ゲート電極膜上の第１領域の第２ゲート電極膜を提供することは、下位電荷格納膜の露出した部分と接続する第２ゲート電極膜を提供すること、第１領域の第１ゲート構造物を形成するために、第１領域のブロッキング絶縁膜と電荷格納膜をパターニングすることであって、ここで、下位の素子分離構造物を露出させるために、第２領域の素子分離構造物上のブロッキング絶縁膜をパターニングすることをさらに含む。
【００３１】
さらに他の実施の形態において、リセスされた素子分離構造物上に抵抗素子パターンを提供することは、第１領域の第１ゲート構造物及び第２領域のリセスされた素子分離構造物上の絶縁膜を提供すること、絶縁膜上のリセスされた素子分離構造物上に抵抗素子パターンを提供することを含む。
【００３２】
さらに他の実施の形態において、方法は、第１ゲート構造物上の絶縁膜と抵抗素子パターンを提供すること、及び第１領域の第１ゲート構造物のパターニングされた第２ゲート電極膜の上部面を露出させるために、絶縁膜を平坦化することをさらに含み、絶縁膜の平坦化工程において、絶縁膜の一部は、抵抗素子パターンを覆うために、抵抗素子パターン上に残っている。
【００３３】
さらに他の実施の形態において、方法は、第１ゲート構造物のパターニングされた第２ゲート電極の露出した上部面にシリサイド工程を行うことをさらに含み、抵抗素子パターン上に残っている絶縁膜は、抵抗素子パターンがシリサイドされることを防止する。
【００３４】
さらに他の実施の形態において、方法は、第１ゲート構造物を絶縁膜に対して相対的にリセスするために、露出した第１ゲート構造物のパターニングされた第２ゲート電極膜の上部を除去すること、絶縁膜とリセスされて露出した第１ゲート構造物上に金属膜を提供すること、及び絶縁膜を露出させるために、金属膜を平坦化するステップをさらに含む。
【００３５】
さらに他の実施の形態において、基板に素子分離構造物を提供することは、第１領域と第２領域とにゲート絶縁膜を貫通するトレンチを提供すること、及びトレンチを絶縁物質で充填することを含む。
【００３６】
さらに他の実施の形態において、方法は、基板に素子分離構造物を提供することに引き続いて、素子分離構造物を最初にリセスするために、第１領域と第２領域の素子分離構造物の露出した最初の上部を除去することをさらに含み、露出した素子分離構造物の上部を除去することは、素子分離構造物をさらにリセスする。
【００３７】
さらに他の実施の形態において、第１領域に第１ゲート構造物を形成するために、第２ゲート電極膜、第１ゲート電極膜、及びゲート絶縁膜をパターニングすることは、第１領域の第１ゲート構造物を形成するために、第１領域の第２ゲート電極膜、第１ゲート電極膜、及びゲート絶縁膜をパターニングすることと同じ工程で行われる。
【００３８】
さらに他の実施の形態において、基板に絶縁膜を提供することは、基板上にゲート絶縁膜を提供することに先立って行われる。
【発明の効果】
【００３９】
本発明の実施の形態によると、半導体装置の同じ領域または他の領域のトランジスタのゲートで起きるシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程により影響を受けない。これにより、抵抗素子は、抵抗値を変え得る周辺ゲートパターンのシリサイド化の間にシリサイド化されない。又は、抵抗素子は、抵抗値に影響を与え得る周辺ゲートパターンの金属化の間に金属化されない。また、抵抗素子に提供される熱が減少して、提供される熱による抵抗素子の変化を減少させる。また、製造する間に抵抗素子の物質の除去が防止されるか、又は最小化されて、製造する間に抵抗値の変化が防止又は最小化される。
【発明を実施するための最良の形態】
【００４０】
本発明の実施の形態を、本発明の好ましい実施の形態を示す図面を参照して十分に説明する。しかしながら、この発明は、他の形態でも具体化でき、ここに説明される実施の形態により限定されるものではない。
【００４１】
第１、第２などの表現は、多様な要素を描写するために使用されたものであり、この要素は、このような表現により限定されない。このような表現は、一要素を他の要素と区別するために使用されたものである。例えば、本発明の範囲から逸脱せず、第１要素は、第２要素になることができ、これと同様に、第２要素は、第１要素になりうる。ここに使用される「及び／又は」は、並べた要素のうちの何れか一つ又はそれ以上のあるもの又はすべての組み合わせを含む。
【００４２】
要素が他の要素の「上に」又は他の要素に「接続された」又は「結合された」と言及された場合に、これは、他の要素上に直接あるか、接続されるか、結合されてもよく、または、間に介在される他の要素が存在してもよい。反対に、要素がさらに他の要素の「直接的に上に」又はさらに他の要素に「直接的に接続された」又は「直接的に結合された」と言及された場合に、間に介在される要素は、存在しない。要素間の関係を説明するために使用された他の単語は、慣習通りに理解されるものである（すなわち、「間」対「直接的に間に」、「隣接した」対「直接的に隣接した」等）。要素が他の要素「上に」位置すると言及される場合に、これは、その上に又は他の構成要素の下に、そして他の要素に直接結合されるか、間に介在される要素が存在するか、要素がボイド（ｖｏｉｄ）やギャップ（ｇａｐ）により離隔されてもよい。
【００４３】
ここで使用される用語は、個々の実施の形態を説明するためのもので、本発明を制限する意図はないことを理解されたい。ここで使用される単数形は、特別の言及がない限り、複数形も含む。ここで使用される「含む」、「含んでいる」という表現は、言及された特徴、数、ステップ、動作、要素及び／又は成分の存在を明記するものであるが、付加的であるか、１つ以上の他の特徴、数、ステップ、動作、要素、構成要素及び／又はそれらのグループの存在または追加を排除するものではないことを理解されたい。
【００４４】
図１は、本発明の一実施の形態による、セル領域を備え、周辺領域に抵抗素子構造物を備える半導体装置である。半導体装置、例えば半導体メモリ装置は、セル領域ａと周辺領域ｂとを備える。セル領域ａは、列と行に整列された複数のメモリセルを備える。提供される例において、ストリング選択ラインＳＳＬ、ワードラインＷＬ、接地選択ラインＧＳＬは、セル領域ａの列方向に伸張する。ビットラインをなす活性領域１０３は、行方向に伸張する。セル領域ａのメモリセルは、ワードラインＷＬとビットラインＢＬとの交差点に提供される。ビットラインコンタクトＢＣは、メモリセルの活性領域１０３と相互接続を提供する垂直（ｖｅｒｔｉｃａｌ）コンタクトである。セル領域ａのメモリセルは、素子分離領域１０２により互いに離隔されている。
【００４５】
半導体装置は、例えば、回路領域ｂ１と抵抗素子領域ｂ２とを備える周辺領域ｂをさらに備える。この例において、周辺領域ｂの回路領域ｂ１は、トランジスタのゲートを備えるゲートラインＧＬを備える。この例において、周辺領域ｂの抵抗素子領域ｂ２は、素子分離領域１０２に形成される複数の抵抗素子配線Ｒを備える。抵抗素子コンタクトＲＣは、抵抗素子配線Ｒの第１及び第２末端部に相互接続を提供する垂直コンタクトである。図１に示す抵抗素子配線Ｒは、このような配線の例にすぎず、当業者は、本発明の実施の形態の原理に同等に適用できる他の抵抗配線を容易に認知できるものである。抵抗素子領域ｂ２の素子分離領域１０２は、活性領域１０３に取り囲まれており、ダミーゲートパターンＤＧは、図示のように隣接する抵抗素子配線Ｒの間、そして単一の、蛇行した（ｍｅａｎｄｅｒｉｎｇ）、配線の隣接した区間（ｌｅｇ）の間に提供されうる。本発明の目的のために、ダミーゲートパターンは、抵抗素子領域ｂ２で機能を有しないゲートのゲートパターンを備えるか、又は選択的に抵抗素子領域ｂ２で機能を有するゲートのゲートパターンを備えることができる。
【００４６】
図２Ａ乃至図１０Ａは、本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’とＩＩ−ＩＩ’に沿った断面図である。図２Ｂ乃至図１０Ｂは、本発明の一実施の形態による半導体装置の周辺領域の形成のＩＩＩ−ＩＩＩ’とＩＶ−ＩＶ’に沿った断面図である。
【００４７】
図２Ａ及び図２Ｂに示すように、素子分離構造物１０４を形成するための素子分離膜が基板１０１のセル領域ａと周辺領域ｂの抵抗素子領域ｂ２に形成されたトレンチ内に提供される。トレンチ１０５は、セル及び周辺領域ａ、ｂに活性領域１０３を画定する。トンネル絶縁膜１１１と電荷格納層１１２とが活性領域１０３上に提供される。本例において、トンネル絶縁膜１１１と電荷格納層１１２とは、結果として形成される装置のセル領域ａに不揮発性メモリトランジスタゲートの下位の要素を備える層である。しかしながら、本発明の実施の形態は、揮発性の従来のトランジスタ、又はセル領域ａの従来のメモリトランジスタの形成にも同等に適用されうる。ある実施の形態において、周辺領域ｂの抵抗素子領域ｂ２のトレンチ１０５は、セル領域ａのトレンチ１０５と同時に形成されうる。ある実施の形態において、トレンチ１０５は、例えば、トレンチを形成するためのハードマスクとしてパターニングされたＳｉＮを使用して、トンネル絶縁膜１１１と電荷格納層１１２の提供に先立って形成されうる。又は、電荷格納層１１２は、まず形成されてトレンチ１０５のエッチングのためのマスクとして使用されうる。電荷格納層１１２は、半導体層、ＳｉＮ、ＳｉＯＮ、金属から構成されたナノサイズドット（ｄｏｔ）を有する絶縁膜、半導体物質、捕獲サイトを有する絶縁物質、及び同等のもの等を備えるが、これにより限定ず、適用可能な電荷格納層物質が如何なる数でも形成されうる。
【００４８】
図３Ａ及び図３Ｂに示すように、トレンチの素子分離構造物１０４の上部面がセル及び周辺領域ａ、ｂからまず選択的にリセスされる。この工程は、リセス工程がブロッキング絶縁膜に晒される電荷格納層の表面積を拡張させるので、結果として形成される制御ゲートと下に位置する電荷格納層との間のカップリング比を増加させる機能を果たす。
【００４９】
次に、ブロッキング絶縁膜１１３と第１ゲート電極膜１１４とが、結果として形成された構造物に提供される。多様な実施の形態において、ブロッキング絶縁膜１１３は、ＨｆＯ２、Ｈｆ１−ｘＡｌｘＯｙ、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆｘＳｉ１−ｘＯ２、Ｈｆ−Ｓｉ酸窒化物、ＺｒＯ２、ＺｒｘＳｉ１−ｘＯ２、Ｚｒ−Ｓｉ酸窒化物、及びこれらの組み合わせ又はＴａ２Ｏ５、ＴｉＯ２、ＰＺＴ［Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３、ＰｂＺｒＯ３、ＬａドープＰＺＴ［（Ｐｂ，Ｌａ）（Ｚｉ，Ｔｉ）Ｏ３］、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ３］、ＳＢＴ（ＳｒＢｉＴａ２Ｏ９）、そしてＢｉ４Ｔｉ３Ｏ１２及びこれらの組み合わせのうち、少なくとも一つを含む。多様な実施の形態において、第１ゲート電極膜１１４は、半導体層又は金属層を備える。例えば、金属膜は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、二酸化ルテニウム（ＲｕＯ２）、窒化モリブデン（Ｍｏ２Ｎ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、酸化ルテニウム（ＲｕＯ）、チタンアルミナイド（Ｔｉ３Ａｌ）、ＴｉＡｌＮ、パラジウム（Ｐｄ）、窒化タングステン（ＷＮｘ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、及びこれらの組み合わせのうちの何れか一つでありうる。
【００５０】
図４Ａ及び４Ｂに示すように、マスク膜１１５が、結果として形成された構造物に提供され、マスク膜は、下に位置する第１ゲート電極１１４を露出させる第１開口部１１５ａ、第２開口部１１５ｂ及び第３開口部１１５ｃを形成するためにパターニングされる。第１ゲート電極膜１１４の露出した部分と下位のブロッキング絶縁膜１１３とは、エッチングされる。
【００５１】
第１開口部１１５ａにおいて、セル領域ａの選択ゲートのバッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ）１１６を提供するためのエッチングにより、下位の電荷格納層１１２が露出する。例えば、セルの他のトランジスタが不揮発性セルトランジスタとして残っていることに対し、いわゆるバッティングプロセス（ｂｕｔｔｉｎｇ  ｐｒｏｃｅｓｓ）は、ブロッキング絶縁膜１１４の一部を除去して、セル領域のトランジスタを通常のトランジスタに変換するように作用する。例えば、バッティングプロセスは、通常は、通常のトランジスタとして作用するストリング選択ラインＳＳＬと接地選択ラインＧＳＬトランジスタが形成される領域に行われる。第２開口部１１５ｂに、エッチング工程により下に位置する電荷格納膜１１２が露出する。第３開口部１１５ｃに、周辺領域ｂの抵抗素子領域ｂ２の素子分離構造１０４をリセスするために、素子分離構造１０４の上部面がエッチングされる。この方法において、周辺領域ｂの抵抗素子領域ｂ２の素子分離構造１０４は、セル領域のトランジスタゲートのブロッキング絶縁膜の除去が行われる工程ステップで共にリセスされうる。これにより、素子分離構造１０４の最上面が基板１０１の最上面、例えば基板１０１の活性領域１０３より低い高さを有するように、基板１０１の上部表面に対して相対的にリセスされる。
【００５２】
図５Ａ及び図５Ｂに示すように、マスク膜１１５は除去され、第２ゲート電極膜１１７が結果として形成された構造物上に形成される。セル領域ａのバッティングコンタクト１１６において、第２ゲート電極膜１１７は、下位の電荷格納膜１１２と接続される。下位の電荷格納膜１１２は、絶縁物質から形成されうるから、バッティングコンタクト領域１１６が第２ゲート電極膜１１７と下位の電荷格納膜１１２との間の電気的コンタクトを作るのに必須なものではない。しかしながら、バッティング領域下の下位トンネル絶縁膜下の活性領域と結合されるために、バッティングコンタクト領域の低い位置に第２ゲート電極膜の下部を設けることができる。この方法において、バッティング領域に結果として形成されたトランジスタは、通常のトランジスタとして機能する。周辺領域ｂの回路領域ｂ１において、第２ゲート電極膜１１７は、電荷格納膜１１２に直接位置する。周辺領域ｂの抵抗素子領域ｂ２において、第２ゲート電極膜１１７が素子分離構造物１０４のリセスされた上部面上に位置する。
【００５３】
図６Ａ及び図６Ｂに示すように、結果として形成された構造物は、装置のセル領域ａと周辺領域ｂに予備ゲートパターン１２３、１２３ａ、１２３ｂを形成し、装置の周辺領域ｂの抵抗素子領域ｂ２に抵抗素子パターン１２０を形成するために、通常のパターニング技術を使用してパターニングされる。一実施の形態において、予備ゲートパターン１２３、１２３ａ、１２３ｂ及び抵抗素子パターン１２０は、マスクパターン１１８を使用してパターニングされる。
【００５４】
セル領域ａの予備ゲートパターン１２３は、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされたブロッキング絶縁膜１２１、パターニングされた第１、第２ゲート電極膜１１９、そしてマスクパターン１１８を備える。パターニングされた第１、第２ゲート電極膜１１９は、制御ゲートとして使用することができ、パターニングされた電荷格納膜１１２は、セル領域のフローティングゲートトランジスタのためのフローティングゲートとして使用することができる。
【００５５】
周辺領域ｂの回路領域ｂ１の予備ゲートパターン１２３ａは、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされた第２ゲート電極膜１１９、そしてマスクパターン１１８を備える。パターニングされた第１、第２ゲート電極膜１１９は、周辺領域ｂの回路領域ｂ１の通常のトランジスタの通常のゲートとして使用することができる。
【００５６】
周辺領域ｂの抵抗素子領域ｂ２の予備ゲートパターン１２３ｂは、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされたブロッキング絶縁膜１２１、パターニングされた第１、第２ゲート電極膜１１９、及びマスクパターン１１８を備える。抵抗素子領域ｂ２の予備ゲートパターンは、活性領域１０３の抵抗素子パターン１２０の間、素子分離構造物１０４の間に形成されることができ、本発明の実施の形態の一部適用において装置に使用することができるゲートとしての機能を有しないので、「ダミーゲートパターン（ｄｕｍｍｙ  ｇａｔｅ  ｐａｔｔｅｒｎ）」と呼ぶ。本発明の実施の形態の観点において、周辺領域ｂの抵抗素子領域ｂ２の素子分離構造物１０４の最上又は上部の表面は、その素子分離構造物１０４の最上面が基板の最上面、例えば、基板の活性領域１０３の最上面より低い高さを有するように、基板の上部面に対して相対的にリセスされている。結果的に、周辺領域ｂの抵抗素子領域ｂ２の予備ダミーゲートパターンの最上面の高さは、抵抗素子パターン１２０の最上面の高さより高くなりうる。又は、周辺領域ｂの回路領域ｂ１の予備ゲートパターン１２３ａの最上面の高さは、抵抗素子パターン１２０の最上面の高さより大きくありうる。このような高さの差は、以下でさらに詳細に説明される、装置の形成において重要な利点を提供する。
【００５７】
ゲートスペーサ１２４は、絶縁膜、例えば、ＳｉＯ２、ＳｉＮ又はＳｉＯＮを含む絶縁性膜を使用した通常の製造技術によって、予備ゲートパターン１２３、１２３ａ、１２３ｂの側壁に形成される。エッチング防止膜１２５は、従来の製造技術により、ゲートスペーサを備える結果として形成された構造物に形成される。エッチング防止膜１２５は、その後に適用される絶縁膜１２６に対して、選択的にエッチングされうる。
【００５８】
図７Ａ及び図７Ｂに示すように、結果として形成された構造物に絶縁膜１２６が形成される。一例示的な実施の形態において、絶縁膜１２６は、通常の製造技術によって形成されるＳｉＯ２、低い誘電率の物質又はこれらの組み合わせを含む。絶縁膜１２６は、セル領域ａ及び周辺領域ｂの回路領域ｂ１の予備ゲートパターン１２３、１２３ａ、１２３ｂの間の残った空間を充填し、抵抗素子パターン１２０の周辺領域ｂの抵抗素子領域ｂ２の予備ダミーゲートパターン１２３ｂ間の空間を充填する。以後、予備ゲートパターン１２３、１２３ａ及び予備ダミーゲートパターン１２３ｂを露出させるために、エッチング防止膜１２５をエッチング停止膜として使用して、絶縁膜１２６の上部が除去され平坦化される。
【００５９】
図８Ａ及び図８Ｂに示すように、予備ゲートパターン１２３、１２３ａ、１２３ｂの上部がＣＭＰ又はブランケットエッチング（ｂｌａｎｋｅｔ  ｅｔｃｈ）のような通常の平坦化工程を使用して除去される。この工程の間に、エッチング防止膜１２５が予備ゲートパターン１２３、１２３ａ、１２３ｂの最上部領域の下位マスクパターン１１８を露出させるために除去される。マスクパターン１１８も、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９を露出させるために除去される。同時に、除去工程の結果として、絶縁膜１２６とゲートスペーサ１２４の上部が除去される。このような作用の間に、上述の説明のように、素子分離構造物１０４は、基板の最上面より高さが低いので、抵抗素子パターン１２０が、ダミー予備ゲートパターン１２３ｂ間のリセス領域の、絶縁膜１２６の本体（ｂｏｄｙ）下に挿入されることができ、したがって、基板１０１の上において、抵抗素子パターン１２０の上部は、隣接するダミー予備ゲートパターン１２３ｂの第２ゲート電極膜の最上部より低い。抵抗素子パターン１２０が絶縁層１２６の下に存在しているので、この工程中の平坦化または物質除去から抵抗素子パターン１２０を保護するように、絶縁層１２６が機能する。したがって、抵抗素子パターン１２０の抵抗は、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜の上部を露出させる除去工程の結果によって変わらない。
【００６０】
図９Ａ及び図９Ｂに示すように、シリサイド化工程が予備ゲートパターンの第２ゲート電極膜の上部で、これらの接触抵抗を下げるためにシリサイド膜１２７が形成される。これにより、セル領域ａのセル領域ゲートパターン１３０は、第１、第２ゲート電極膜１１９とシリサイド膜１２７を備える制御ゲート１２８、ブロッキング絶縁膜１２１、パターニングされた電荷格納膜１２２、及びトンネル絶縁膜１１１を備える。また、周辺領域ｂの回路領域の回路領域ゲートパターン１３１は、通常のトランジスタゲートパターンであり、第２ゲート電極膜１１９とシリサイド膜１２７とを備える導電性ゲート１２８を備える。また、結果として形成された装置の周辺領域ｂの抵抗素子領域ｂ２にある抵抗素子領域ダミーゲートパターン１３２は、第１及び第２ゲート電極膜１１９を備えるダミー制御ゲート１２８、ブロッキング絶縁膜１２１、パターニングされたダミー電荷格納膜１２２、及びトンネル絶縁膜１１１を備える。
【００６１】
シリサイド工程の間に、上述したように、基板１０１上において、抵抗素子パターン１２０の上部が隣接するダミーゲートパターン１３２の高さより低いので、抵抗素子パターン１２０は、ダミーゲートパターン１３２間のリセス領域にある絶縁膜により覆われる。絶縁膜１２６は、抵抗素子パターン１２０が絶縁膜１２６に位置するので、このステップの間に抵抗素子パターン１２０をシリサイド化から保護する機能を果たす。したがって、抵抗素子パターン１２０の抵抗は、シリサイド工程の結果により変わらないか、又は変化は無視できる。
【００６２】
図１０Ａ及び図１０Ｂに示すように、中間絶縁膜１４１が通常の製造技術を使用して結果として形成された構造物に適用される。絶縁膜１４１は、装置の指定された末端部に形成されうるビットラインコンタクトＢＣや抵抗素子コンタクトＲＣ等のコンタクトが形成できるようにっするため、開口部を形成するようにパターニングされる。これにより、半導体装置が形成される。
【００６３】
結果として形成された半導体装置は、セル領域ａと回路領域ｂ１と抵抗素子領域ｂ２を備える周辺領域ｂに分けられる基板１０１を備える。少なくとも一つのセルゲート構造物１３０は、セル領域ａに提供され、セルゲート絶縁膜を備える。セルゲート絶縁膜は、この例において、トンネル絶縁膜１１１及び／又は電荷格納膜１２２及び／又はブロッキング絶縁膜１２１、及びセルゲート電極膜１２８を備え、この例において、第１、第２ゲート電極膜１１９及びシリサイド膜１２７を備える。少なくとも一つの周辺ゲート構造物１３１、１３２は、基板の周辺領域ｂの、例えば、周辺領域ｂの抵抗素子領域ｂ２にある。周辺ゲート構造物１３１、１３２は、周辺ゲート絶縁膜を備え、例えば、周辺ゲート構造物１３１は、絶縁膜１１１、１２２を備え、周辺ゲート構造物１３２は、絶縁膜１１１、１２２、１２１を備える。また、周辺ゲート構造物１３１、１３２は、周辺ゲート電極膜を備え、例えば、周辺ゲート構造物１３１は、第２ゲート電極膜１１９及びシリサイド膜１２７を備える電極１２８を備え、周辺ゲート構造物１３２は、第１及び第２ゲート電極膜１１９及びシリサイド膜１２７を備える電極１２８を備える。少なくとも一つの素子分離構造物１０４は、周辺領域ｂにあり、少なくとも一つの抵抗素子パターン１２０は、少なくとも一つの素子分離構造物１０４上に提供される。素子分離構造物１０４の最上面は、素子分離構造物１０４の最上面を基板１０１の最上面より低くするために、基板１０１の上部面に対して相対的にリセスされている。
【００６４】
図１１Ａ乃至図１３Ａは、本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。図１１Ｂ乃至図１３Ｂは、本発明のさらに他の実施の形態による半導体装置の周辺領域の形成のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。この実施の形態において、予備ゲートパターン１２１、１２２、１２３の電極の上部のシリサイド化は起こらない。その代わりに、金属膜が電極の上部に形成する。
【００６５】
図１１Ａ及び図１１Ｂに示すように、半導体装置を、図７Ａ及び図７Ｂによって図示され説明された工程ステップによって用意する。次に、図８Ａ及び図８Ｂによって図示され説明された工程が行われる。詳細に説明すると、図１１Ａ及び図１１Ｂに示すように、予備ゲートパターン１２３、１２３ａ、１２３ｂの上部がＣＭＰやブランケットエッチングのような通常の平坦化工程により除去される。この工程の間に、予備ゲートパターン１２３、１２３ａ、１２３ｂの最上部の下位のマスクパターンを露出させるために、エッチング防止膜１２５の一部は除去される。マスクパターン１１８も、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９を露出させるために除去されうる。しかしながら、この実施の形態において、除去工程の結果に応じて、絶縁膜１２６及びゲートスペーサ１２４の上部は、除去されないか、又は極一部が除去される。説明された実施の形態において、このような工程の間に、素子分離構造物１０４が基板１０１、例えば、基板の活性領域１０３の上部面より低い高さを有するように、基板１０１の上部面に対して相対的に素子分離構造物の最上面がリセスされている。したがって、上述したとおり、基板１０１上において、抵抗素子パターン１２０の上部が隣接したダミー予備ゲートパターン１２３ｂの高さより低いので、抵抗素子パターン１２０は、ダミー予備ゲートパターン１２３ｂ間のリセス領域にある絶縁膜１２６下に覆われることができる。抵抗素子パターン１２０は、絶縁膜１２６下に位置するので、絶縁膜１２６は、このステップの間に抵抗素子パターン１２０を平坦化や物質除去から保護するように機能する。したがって、抵抗素子パターン１２０の抵抗は、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９の上部面を露出させる除去工程の結果により変わらない。
【００６６】
図１２Ａ及び図１２Ｂに示すように、予備ゲートパターンの第２ゲート電極膜１１９の上部は、選択的に一部除去される。ポリシリコンを含むこの例において、この工程ステップでウェットエッチング液（ｅｔｃｈａｎｔ）又はドライエッチング液を使用することができる。また、このステップの間に素子分離構造物１０４の最上面は、その素子分離膜構造物１０４の最上面が基板１０１の最上面、例えば基板１０１の活性領域１０３の最上面より低い高さを有するように、基板１０１の最上面に対して相対的にリセスされている。したがって、基板１０１上において、抵抗素子パターン１２０の最上部は、隣接するダミー予備ゲートパターン１２３ｂの高さより低く、絶縁膜１２６は、抵抗素子パターン１２０をこのステップの間に他の物質除去から保護する。したがって、抵抗素子パターン１２０の抵抗は、この工程の結果により変わらない。
【００６７】
図１３Ａ及び図１３Ｂに示すように、金属ゲートパターン１２９が、ダマシン（ｄａｍａｓｃｅｎｅ）工程を用いて結果として形成された構造物に適用される。例えば、ＴｉＮ、ＴａＮ又はＷＮを含む選択的なバリア金属膜１２９ａは、工程が行われる間に第２ゲート電極膜１１９の部分的除去の結果として形成された開口部の最上部と側壁を覆うために形成される。例えば、Ｗ、Ｃｕ又はＡｌを含む金属膜１２９ｂは、開口部を充填するために結果として形成された構造物に形成される。以後、金属膜１２９ｂ及びバリア金属膜１２９ａは、通常の工程によって平坦化される。また、このステップの間に素子分離構造物１０４の最上面は、その素子分離膜構造物１０４の最上面が基板１０１の最上面、例えば基板１０１の活性領域１０３の最上面より低い高さを有するように、基板１０１の最上面に対して相対的にリセスされる。したがって、基板１０１上において、抵抗素子パターン１２０の最上部は、結果の隣接する周辺ゲートパターン１３１、１３２より低く、絶縁膜１２６は、このステップの間に抵抗素子パターンが変換しないように保護する。したがって、抵抗素子パターン１２０は、このステップの結果により変わらない。
【００６８】
これに続き、結果として形成された装置に製造工程、例えば、図１０Ａ及び図１０Ｂと共に図示され説明された工程に従う工程がさらに行われる。
【００６９】
図１４Ａ乃至図１９Ａは、本発明のさらに他の実施の形態による半導体装置のセル領域の構造の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。図１４Ｂ乃至図１９Ｂは、本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。この実施の形態において、ステップは、この構造を形成するために異なる順序で行われる。
【００７０】
図１４Ａ及び図１４Ｂを示すように、半導体装置が図３Ａ及び図３Ｂで図示され説明された工程ステップに従って用意される。図１４Ａ及び図１４Ｂに示すように、マスク膜１１５が構造物上に提供され、マスク膜は、下位の第１電極膜１１４を露出させる第１開口部１１５ａ及び第２開口部１１５ｂを形成するためにパターニングされる。この工程の間に、マスク膜１１５は、装置の素子抵抗領域ｂ２を覆うようにパターニングされうる。第１ゲート電極膜１１４の露出した部分と下位のブロッキング絶縁膜１１３とは、エッチングされる。
【００７１】
第１開口部１１５ａにおいて、下位の電荷格納膜１１２を、セル領域ａの選択ゲートのバッティングコンタクト１１６を提供するためにエッチング工程により露出させる。第２開口部１１５ｂにおいて、下位の電荷格納膜１１２は、エッチング工程の結果として露出する。この実施の形態において、素子分離構造物１０４がマスク膜１１５により覆われたままであるので、周辺領域ｂの抵抗素子領域ｂ２にある素子分離構造物は、セル領域ａの、所定のトランジスタゲートのためのブロッキング絶縁膜１１３の除去工程と同時に、又は同じ工程によりリセスされない。
【００７２】
図１５Ａ及び図１５Ｂに示すように、マスク膜１１５は除去され、第２ゲート電極膜１１７が、結果として形成された構造物に形成される。セル領域ａのバッティングコンタクト領域１１６において、第２ゲート電極膜１１７は、下位の電荷格納膜１１２に接続される。下位の電荷格納膜１１２は、絶縁性物質から形成されうるので、バッティングコンタクト領域１１６は、第２ゲート電極膜１１７と下位の電荷格納膜１１２との間に電気的接続を作るのに必須なものではない。しかしながら、バッティング領域下の下位トンネル絶縁膜１１１下に位置する活性領域と結合されるために、バッティングコンタクト領域１１６中の低い位置に第２ゲート電極膜１１７の下部を設けるようにする。この方法において、バッティング領域に形成される結果物であるトランジスタは、通常のトランジスタとして機能することができる。周辺領域ｂの回路領域ｂ１において、第２ゲート電極膜１１７は、電荷格納膜１１２上に直接位置する。周辺領域ｂの抵抗素子領域ｂ２において、第２ゲート電極膜１１７は、素子分離構造物１０４上に位置する。
【００７３】
図１６Ａ及び図１６Ｂに示すように、結果として形成された構造物は、装置のセル領域ａと周辺領域ｂに予備ゲートパターン１２３、１２３ａ、１２３ｂを形成するように、通常のパターニング技術を使用してパターニングされる。一実施の形態において、予備ゲートパターン１２３は、構造に適用されたマスクパターン１１８を利用してパターニングされる。セル領域ａの予備ゲートパターン１２３と周辺領域の回路領域ｂ１で予備ゲートパターン１２３がエッチングされる間に、トンネル絶縁膜１１１がエッチング阻止機能を有する。
【００７４】
セル領域ａの予備ゲートパターン１２３は、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされたブロッキング絶縁膜１２１、パターニングされた第１及び第２ゲート電極膜１１９、及びマスクパターン１１８を備える。パターニングされた第１及び第２ゲート電極膜１１９は、制御ゲートとして作用でき、パターニングされた電荷格納膜１２２は、セル領域ａのフローティングゲートトランジスタのフローティングゲートとして作用できる。
【００７５】
周辺領域ｂの回路領域ｂ１にある予備ゲートパターン１２３ａは、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされた第２ゲート電極膜１１９、及びマスクパターンを備える。パターニングされた第１及び第２ゲート電極膜１１９は、周辺領域ｂの回路領域ｂ１の通常のトランジスタのための通常のゲートとして作用できる。
【００７６】
周辺領域ｂの抵抗素子領域ｂ２の予備ゲートパターン１２３ｂは、トンネル絶縁膜１１１、パターニングされた電荷格納膜１２２、パターニングされたブロッキング絶縁膜１２１、パターニングされた第１及び第２電極膜１１９、及びマスクパターン１１８を備える。抵抗素子領域ｂ２の予備ゲートパターン１２３ｂは、活性領域の抵抗素子パターン１２０間及び素子分離構造物１０４間の活性領域１０３間に形成されることができ、装置のための作用可能な機能を必要としないので、本発明の実施の形態の適用において、「ダミーゲートパターン」と呼ぶ。
【００７７】
この工程の間に、トンネル絶縁膜１１１は、周辺領域ｂの抵抗素子領域ｂ２の素子分離構造物上に位置しないので、トンネル絶縁膜１１１は、この構造のエッチング阻止膜として提供されない。これにより、周辺領域ｂの抵抗素子領域ｂ２にある素子分離構造物をリセスするために、素子分離構造物の上部面は、このステップの間にエッチングされる。この方法において、周辺領域ｂの抵抗素子領域ｂ２の素子分離構造物は、セル領域ａと周辺領域ｂの予備ゲートパターン１２３ａ、１２３ｂでの予備ゲートパターン１２３のパターニングと同時に、又は同じ工程ステップによりリセスされうる。
【００７８】
これにより、素子分離構造物１０４の最上又は上部面は、基板１０１の最上面、例えば、基板１０１の活性領域１０３の最上面より低い高さにあるように、基板１０１の上部面に対して相対的にリセスされる。
【００７９】
図１７Ａ及び図１７Ｂに示すように、ゲートスペーサ１２４は、例としてＳｉＯ２、ＳｉＮ又はＳｉＯＮを含む絶縁性膜を使用して、通常の製造技術によって予備ゲートパターン１２３、１２３ａ、１２３ｂの側壁に形成される。
【００８０】
例として、ＳｉＮを含むエッチング防止膜１２５は、通常の製造技術に従って、ゲートスペーサを備える結果として形成された構造物に形成される。エッチング防止膜１２５は、引き続いて形成される中間絶縁膜１２６に関してエッチング選択性を有する物質から形成されなければならない。
【００８１】
ギャップフィル絶縁膜１３３は、セル領域ａと周辺領域ｂの回路領域の隣接する予備ゲートパターン１２３、１２３ａ間に残っているギャップを充填するために、結果として形成された構造物に形成される。ギャップフィル絶縁膜１３３は、引き続いて形成される抵抗素子物質層１２０がギャップに入っていくのを防止し、短絡（ｓｈｏｒｔｉｎｇ）の問題を防止する。ギャップフィル絶縁膜１３３の形成は選択的である。
【００８２】
例として、ポリシリコンを含む抵抗素子物質層が、以後、結果として形成された構造物に形成され、素子分離構造物１０４のリセス領域、及び周辺領域ｂ上の抵抗素子領域ｂ２のギャップフィル絶縁膜１３３上に抵抗素子パターンを形成するためにパターニングされる。抵抗素子パターン１２０は、ポリシリコンを導電性にするために、通常の製造過程によりドーピングされる。現在の実施の形態を、図２乃至図１３で上述した実施の形態に比較すると、現在の実施の形態において、抵抗素子パターン１２０は、第２電極膜を形成するために使用される物質層と異なる物質層から形成される。したがって、現在の実施の形態は追加的な工程ステップを必要とするが、結果として形成された抵抗素子パターンの抵抗の調節が、セルゲートパターン１２３の電極の導電性、物質形態及び厚さに対して独立的であることが望ましい場合に特に有用である。
【００８３】
図１８Ａ及び図１８Ｂに示すように、絶縁膜１２６が結果として形成された構造物に形成される。一例示的な実施の形態において、絶縁膜１２６は、ＳｉＯ２、低い誘電率の物質、又はこれらの組み合わせを含み、通常の製造技術によって形成される。絶縁膜１２６は、セル領域ａと周辺領域ｂの回路領域ｂ１の予備ゲートパターン１２３、１２３ａ間に残っている空間を充填し、抵抗素子パターン１２０上の周辺領域ｂの抵抗素子領域ｂ２の予備ダミーゲートパターン間の空間を充填する。次に、エッチング停止のためのエッチング防止膜１２５を使用して予備ゲートパターン１２３、１２３ａ及び予備ダミーゲートパターン１２３ｂの上部面を露出させるために、絶縁膜１２６の上部が除去され平坦化される。
【００８４】
予備ゲートパターン１２３、１２３ａ、１２３ｂの上部は、ＣＭＰ又はブランケットエッチングのような通常の平坦化工程を使用して除去される。この工程の間に、エッチング防止膜１２５の一部は、予備ゲートパターン１２３、１２３ａ、１２３ｂの最上部分の下位のマスクパターン１１８を露出させるために除去される。マスクパターン１１８は、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９を露出させるため除去される。同時に、絶縁膜１２６とゲートスペーサ１２４の上部が除去工程の結果によって除去されうる。この工程の間に、素子分離構造物１０４は、その素子分離構造物１０４の最上面の高さを基板１０１の最上面、例えば基板１０１の活性領域１０３の最上面の高さより低くするように、基板１０１の最上面に対して相対的にリセスされている。したがって、上述のとおり、基板１０１上において、周辺領域ｂの回路領域ｂ２で隣接するダミー予備ゲートパターン１２３ｂの高さ又は予備ゲートパターン１２３ａの高さより低い高さに抵抗素子パターン１２０の最上部が位置するので、結果として形成された抵抗素子パターン１２０は、ダミー予備ゲートパターン１２３ｂ間のリセスにある絶縁膜の本体の下に挿入される。抵抗素子パターン１２０が絶縁膜１２６の下に位置するので、これにより、絶縁膜１２６は、このステップの間の平坦化又は物質除去から抵抗素子パターン１２０を保護する。したがって、抵抗素子パターン１２０の抵抗は、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９の上部を露出させる除去工程の結果により変わらない。
【００８５】
図１９Ａ及び図１９Ｂに示すように、次に予備ゲートパターンの第２ゲート電極膜１２７の最上部にシリサイド膜１２７を形成するためのシリサイド工程が行われる。シリサイド化工程は、最上部の接触抵抗を減らすためのものである。これにより、セル領域ａのセル領域ゲートパターン１３０は、第１及び第２ゲート電極膜１１９及びシリサイド膜１２７を含む制御ゲート１２８、ブロッキング絶縁膜１２１、パターニングされた電荷格納膜１２２から形成されたフローティングゲート、及びトンネル絶縁膜１１１を備える。また、周辺領域ｂの回路領域ｂ１の回路領域ゲートパターン１３１は、通常のトランジスタゲートパターンであり、第２ゲート電極膜１１９及びシリサイド膜１２７を備える導電性ゲート１２８を備える。下位のパターニングされた電荷格納膜１２２及びトンネル絶縁膜１１１が組み合わさって、回路領域ゲートパターン１３１のためのゲート絶縁膜として作用できる。また、装置の周辺領域ｂの抵抗素子領域ｂ２の結果として形成された抵抗素子領域ダミーゲートパターン１３２は、第１及び第２ゲート電極膜１１９とシリサイド膜１２７とを備えるダミー制御ゲート１２８、ブロッキング絶縁膜１２１、パターニングされた電荷格納膜１２２から形成されたダミーフローティングゲート、及びトンネル絶縁膜１１１を備える。
【００８６】
シリサイド化工程の間に、上述したように素子分離構造物１０４の最上面が基板１０１の最上面、例えば、基板１０１の活性領域の最上面より低い高さを有するため、抵抗素子パターンは、ダミーゲートパターン１３２間のリセスにある絶縁膜１２６の本体により覆われることができ、したがって、基板１０１上において、抵抗素子パターン１２０の最上部は、隣接するダミーゲートパターン１３２又は周辺領域ｂの回路領域ｂ１の隣接する回路ゲートパターン１３１より高さが低い。抵抗素子パターン１２０が絶縁膜の下に位置するので、絶縁膜１２６は、この過程の間にシリサイド化から抵抗素子パターン１２０を保護するために作用する。これにより、抵抗素子パターン１２０の抵抗は、シリサイド化工程の結果により変わらない。
【００８７】
図２０Ａ乃至図２２Ａは、本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。図２０Ｂ乃至図２２Ｂは、本発明のさらに他の実施の形態による半導体装置の周辺領域の構造のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。この実施の形態において、予備ゲートパターン１２１、１２２、１２３の電極の上部のシリサイド化は起こらない。その代わりに、金属膜が、電極の上部に形成される。
【００８８】
図２０Ａ及び図２０Ｂに示すように、半導体装置を、図１７Ａ及び図１７Ｂと共に図示され説明された工程ステップにより用意する。これに続き、図１８Ａ及び図１８Ｂと共に図示され説明された工程ステップが行われる。詳細に説明すると、図２０Ａ及び図２０Ｂに示すように、予備ゲートパターン１２３、１２３ａ、１２３ｂの上部がＣＭＰ又はブランケットエッチングのような通常の平坦化工程を用いて除去される。この工程の間にエッチング防止膜１２５の一部が予備ゲートパターン１２３、１２３ａ、１２３ｂの最上部領域に下位のマスクパターン１１８を露出させるために除去される。また、マスクパターン１１８も、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９を露出させるために除去される。しかしながら、この実施の形態において、絶縁膜１２６とゲートスペーサ１２４の上部は、除去工程により除去されないか、又は少なく除去される。上述の図１４乃至図１９の実施の形態のように、周辺領域ｂの抵抗領域ｂ２の素子分離構造物１０４の最上面が、基板１０１の最上面、例えば、基板１０１の活性領域の最上面より低いために、この工程の間に、抵抗素子パターン１２０は、ダミー予備ゲートパターン１２３ｂ間のリセスに絶縁膜１２６の本体の下に取り囲まれて位置する。抵抗素子パターン１２０は、絶縁膜１２６の下に位置するので、絶縁膜１２６は、このステップの間の平坦化や物質除去から抵抗素子パターン１２０を保護するように機能する。したがって、抵抗素子パターン１２０の抵抗は、予備ゲートパターン１２３、１２３ａ、１２３ｂの導電性第２ゲート電極膜１１９の上部を露出する除去工程の結果により変わらない。
【００８９】
図２１Ａ及び図２１Ｂに示すように、予備ゲートパターン１２３、１２３ａ、１２３ｂの第２ゲート電極膜１１９の上部が選択的に一部除去される。第２ゲート電極膜１１９がポリシリコンを含む一例において、この工程ステップのために、ウェットエッチング液又はドライエッチング液を使用することができる。また、このステップの間に、素子分離構造物の最上面が基板１０１の最上面、例えば、基板１０１の活性領域１０３の最上面より低い位置にあるので、基板１０１上において、抵抗素子パターン１２０の最上部が隣接するダミー予備ゲートパターン１２３ｂの高さより低く、これにより絶縁膜１２６は、このステップ間の物質除去から抵抗素子パターン１２０を保護するように機能する。これにより、抵抗素子パターン１２０の抵抗は、この過程の結果により変わらない。
【００９０】
図２２Ａ及び図２２Ｂに示すように、金属ゲートパターン１２９がダマシン工程により、結果として形成された構造に形成される。例として、ＴｉＮ、ＴａＮ、又はＷＮを含む選択的なバリア金属膜が、ステップが行われる間に第２ゲート電極膜１１９の部分的除去の結果として形成される開口部の最上部及び側壁を覆うように形成される。例としてＷ、Ｃｕ、又はＡｌを含む金属膜１２９ａが、結果として形成された構造物に開口部を充填するために形成される。金属膜１２９ｂ及びバリア膜１２９ａは、以後通常の工程により平坦化される。また、このステップの間に、素子分離構造物１０４の最上面は、基板１０１の最上面、例えば、基板１０１の活性領域１０３の最上面より高さが低いので、基板１０１上において、抵抗素子パターン１２０の最上部は、結果の隣接する周辺ゲートパターン１３１、１３２の高さより低く、したがって、絶縁膜１２６は、このステップの間に抵抗素子パターン１２０を変形から保護するように作用する。したがって、抵抗素子パターン１２０の抵抗は、このステップの結果により変わらない。
【００９１】
これ以後の装置の更なる製造工程は、例えば、図１０Ａ及び図１０Ｂと共に図示され説明された工程によって行われ得る。
【００９２】
図２３は、本発明の実施の形態による半導体装置を備えるメモリシステムのブロック図ある。メモリシステム２００は、命令（ｃｏｍｍａｎｄ）及びアドレス（ａｄｄｒｅｓｓ）信号Ｃ／Ａを発生させるメモリコントローラ２０２と、複数のメモリ装置２０６を備えるメモリモジュール２０４とを備える。メモリモジュール２０４は、メモリコントローラから命令（ｃｏｍｍａｎｄ）とアドレス（ａｄｄｒｅｓｓ）信号を受けて、これに応答して少なくとも一つのメモリ装置２０６に対してデータＤＡＴＥ  Ｉ／Ｏの保存または回収を行う。各メモリ装置は、複数のアドレス可能なメモリセル、命令及びアドレス信号を受けるデコーダとを備え、プログラミング及び読み出し動作の間に少なくとも一つのアドレス可能なメモリセルに接続する列信号と行信号を発生させる。コントローラ２０２、モジュール電子機器２０４、及びメモリ装置２０６を含むメモリシステム２００の各要素は、ここに開示される抵抗素子パターン形状（ｃｏｎｆｉｇｕｒａｔｉｏｎ）を含むことができる。
【００９３】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、当業者者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施の形態によるセル領域と抵抗素子構造とを備える半導体装置の平面図である。
【図２Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図２Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図３Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図３Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図４Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図４Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図５Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図５Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図６Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図６Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図７Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図７Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図８Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図８Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図９Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図９Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１０Ａ】本発明の一実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１０Ｂ】本発明の一実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１１Ａ】本発明の他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１１Ｂ】本発明の他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１２Ａ】本発明の他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１２Ｂ】本発明の他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１３Ａ】本発明の他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１３Ｂ】本発明の他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１４Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１４Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１５Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１５Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１６Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１６Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１７Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１７Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１８Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１８Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図１９Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図１９Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図２０Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図２０Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図２１Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図２１Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図２２Ａ】本発明のさらに他の実施の形態による半導体装置のセル領域の形成の図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿った断面図である。
【図２２Ｂ】本発明のさらに他の実施の形態による半導体装置の周辺領域の形成の図１のＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿った断面図である。
【図２３】本発明の実施の形態による半導体装置を含むメモリシステムのブロック図である。
【符号の説明】
【００９５】
１０２  素子分離領域
１０３  活性領域
ａ  セル領域
ｂ  周辺領域
ｂ１  回路領域
ｂ２  抵抗素子領域
ＢＣ  ビットラインコンタクト
ＤＧ  ダミーゲートパターン
ＧＬ  ゲートライン
ＧＳＬ  接地選択ライン
Ｒ  抵抗素子配線
ＲＣ  抵抗素子コンタクト
ＳＳＬ  ストリング選択ライン
ＷＬ  ワードライン
【図１】
2009055029.tif 000003
【図２Ａ】
2009055029.tif 000004
【図２Ｂ】
2009055029.tif 000005
【図３Ａ】
2009055029.tif 000006
【図３Ｂ】
2009055029.tif 000007
【図４Ａ】
2009055029.tif 000008
【図４Ｂ】
2009055029.tif 000009
【図５Ａ】
2009055029.tif 000010
【図５Ｂ】
2009055029.tif 000011
【図６Ａ】
2009055029.tif 000012
【図６Ｂ】
2009055029.tif 000013
【図７Ａ】
2009055029.tif 000014
【図７Ｂ】
2009055029.tif 000015
【図８Ａ】
2009055029.tif 000016
【図８Ｂ】
2009055029.tif 000017
【図９Ａ】
2009055029.tif 000018
【図９Ｂ】
2009055029.tif 000019
【図１０Ａ】
2009055029.tif 000020
【図１０Ｂ】
2009055029.tif 000021
【図１１Ａ】
2009055029.tif 000022
【図１１Ｂ】
2009055029.tif 000023
【図１２Ａ】
2009055029.tif 000024
【図１２Ｂ】
2009055029.tif 000025
【図１３Ａ】
2009055029.tif 000026
【図１３Ｂ】
2009055029.tif 000027
【図１４Ａ】
2009055029.tif 000028
【図１４Ｂ】
2009055029.tif 000029
【図１５Ａ】
2009055029.tif 000030
【図１５Ｂ】
2009055029.tif 000031
【図１６Ａ】
2009055029.tif 000032
【図１６Ｂ】
2009055029.tif 000033
【図１７Ａ】
2009055029.tif 000034
【図１７Ｂ】
2009055029.tif 000035
【図１８Ａ】
2009055029.tif 000036
【図１８Ｂ】
2009055029.tif 000037
【図１９Ａ】
2009055029.tif 000038
【図１９Ｂ】
2009055029.tif 000039
【図２０Ａ】
2009055029.tif 000040
【図２０Ｂ】
2009055029.tif 000041
【図２１Ａ】
2009055029.tif 000042
【図２１Ｂ】
2009055029.tif 000043
【図２２Ａ】
2009055029.tif 000044
【図２２Ｂ】
2009055029.tif 000045
【図２３】
2009055029.tif 000046