(57)【要約】【課題】ゲイン誤差やＤＣオフセット電圧が生じ難く、微細化・低消費電力化に適した増幅回路を提供することを目的とする。【解決手段】入力端子２と出力端子３との間に、第１の抵抗４と第２の抵抗５が直列接続されている。ＶＲＥＦＬ端子６とＶＲＥＦＨ端子７との間に、第３の抵抗８と第４の抵抗９が直列接続されている。第１の抵抗４と第２の抵抗５の抵抗値の比は、第３の抵抗と第４の抵抗９の抵抗値の比は同じである。オペアンプ１０の第１差動入力端子（−）に第１の抵抗４と第２の抵抗５との接続点の電圧が印加され、第２差動入力端子（＋）に第３の抵抗８と第４の抵抗９との接続点の電圧、またはＶＲＥＦＨのいずれかが選択的に印加される。オペアンプ１０の出力は出力端子３を介して出力されるとともに、第２の抵抗５を帰還抵抗として第１差動入力端子に印加される。【選択図】図１
2009055351.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を中心レベルとして振幅を有する信号を、第２の電圧を中心レベルとして振幅を有する信号にシフト及び増幅して出力する増幅回路であって、
入力端子と出力端子との間に直列接続された第１及び第２の抵抗と、
前記第１の電圧が供給された第１端子と、前記第２の電圧が供給された第２端子との間に直列接続された第３及び第４の抵抗と、
第１差動入力端子に前記第１の抵抗と第２の抵抗との接続点の電圧が印加され、
第２差動入力端子に前記第３の抵抗と前記第４の抵抗との接続点の電圧、または、前記第２の電圧のいずれかが選択的に印加され、その出力が前記出力端子に供給されるとともに、前記第２の抵抗を帰還抵抗として前記第１差動入力端子に印加されるオペアンプとを備え、
前記第１の抵抗と前記第２の抵抗の抵抗値の比が、前記第３の抵抗と前記第４の抵抗の抵抗値の比と同じであることを特徴とする増幅回路。
【請求項２】
前記第１の抵抗と接続され、前記第１の抵抗と前記第１差動入力端子との導通を制御する第１のスイッチ手段と、
前記第２差動入力端子と接続され、前記第２差動入力端子に前記第３の抵抗と前記第４の抵抗との接続点の電圧、または、前記第２の電圧のいずれかを印加するように制御する第２のスイッチ手段とを備えることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第２の抵抗及び前記第４の抵抗は可変抵抗であることを特徴とする請求項１または請求項２に記載の増幅回路。
【請求項４】
前記第１の抵抗と前記第３の抵抗は同じ抵抗値であり、前記第２の抵抗と前記第４の抵抗は同じ抵抗値であることを特徴とする請求項１乃至請求項３のいずれかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト機能を有する増幅回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化及び低電源電圧化が進んでいるが、その一方である一定値以上の電源電圧が動作上要求される場合がある。例えばオーディオ用の音声信号処理に用いられる半導体集積回路では、低電源電圧が供給されて動作する信号処理系の回路と、それよりも高い電源電圧が供給されて動作する出力系の回路とを有する。このような場合には、信号処理系の回路から出力された信号のＤＣレベルを出力系の回路のＤＣレベルに合わせてシフトする必要があり、出力系の回路では当該シフトされた信号を増幅して出力する必要がある。
【０００３】
音声信号処理に用いられる従来の半導体集積回路の構成の概略を、図２を参照しながら説明する。図２に示す半導体集積回路は、第１の電源電圧（ＶＤＤＬとする）が供給されて動作する信号処理系の回路１００と、第１の電源電圧よりも高い第２の電源電圧（ＶＤＤＨとする）が供給されて動作する出力系の回路１０１とを有する。
【０００４】
信号処理系の回路１００の後段には、レベルシフト回路１０２が設けられている。レベルシフト回路１０２は、入力端子１０３から供給された入力信号Ｖｉｎの振幅を変えずにＤＣレベルだけを変化させる回路であり、例えばオペアンプ及び複数の抵抗を含んで構成されている（例えば特許文献１の図１参照）。
【０００５】
ここで、入力信号Ｖｉｎが電圧ＶＲＥＦＬを中心レベルとして振幅を有する信号であるとすると、電圧ＶＲＥＦＬは、最大のダイナミックレンジを確保するためにＶＤＤＬの２分の１に通常設定される。そのため、入力信号ＶｉｎはＶＤＤＬの２分の１を中心レベルとして最大の振幅で振れることになる。
【０００６】
出力系の回路１０１は、抵抗１０４，抵抗１０５，オペアンプ１０６を備えている。オペアンプ１０６の第１差動入力端子（−）には、レベルシフト回路１０２から出力された信号が抵抗１０４を介して印加され、第２差動入力端子（＋）には電圧ＶＲＥＦＨが印加されている。また、オペアンプ１０６の出力は、出力端子１０７から更に後段にある不図示の回路（例えばスピーカ）へ出力されるとともに、抵抗１０５を帰還抵抗として第１差動入力端子に印加される。
【０００７】
ここで、出力信号Ｖｏｕｔが電圧ＶＲＥＦＨを中心レベルとして振幅を有する信号であるとすると、入力信号Ｖｉｎと同様の理由から、電圧ＶＲＥＦＨはＶＤＤＨの２分の１に通常設定される。そのため、出力信号ＶｏｕｔはＶＤＤＨの２分の１を中心レベルとして最大の振幅で振れることになる。
【０００８】
次に、出力信号Ｖｏｕｔを電圧ＶＲＥＦＨ、抵抗１０４・抵抗１０５の抵抗値Ｒ１，Ｒ２等を用いて表す。
【０００９】
入力信号ＶｉｎのＤＣレベルは、レベルシフト回路１０２によって（ＶＲＥＦＨ−ＶＲＥＦＬ）だけシフトする。従って、オペアンプ１０６の第１差動入力端子に供給される電圧をＶ１とすると、Ｖ１は以下の（数１）で表される。
【数１】
2009055351.tif 000003
【００１０】
ここで、入力信号Ｖｉｎは、
【数２】
2009055351.tif 000004
で表すことができるため、（数１）を以下の（数３）に変形できる。
【数３】
2009055351.tif 000005
【００１１】
一方、オペアンプ１０６の第２差動入力端子に供給される電圧をＶ２とすると、Ｖ２は既述のとおり、
【数４】
2009055351.tif 000006
で表される。
【００１２】
オペアンプ１０６の２つの入力電圧差は理想的に「０」であるから、Ｖ１＝Ｖ２である。従って、（数３）及び（数４）を用いて式を整理すると、出力電圧Ｖｏｕｔは以下の（数５）で表される。
【数５】
2009055351.tif 000007
【特許文献１】特開２００１−２４４７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図２で示した従来の構成では以下の問題があった。つまり、レベルシフト回路１０２のレベルシフト動作のばらつきに起因するゲイン誤差やＤＣオフセット電圧の発生の問題があった。
【００１４】
また、半導体集積回路の微細化・低消費電力化を更に進めるために、上述したようなレベルシフト動作及び増幅動作を出来る限り小さい回路面積で、なお且つ低消費電力で実現することが要望されている。
【００１５】
そこで本発明は、ゲイン誤差やＤＣオフセット電圧が生じ難く、微細化・低消費電力化に適した増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の増幅回路は、第１の電圧を中心レベルとして振幅を有する信号を、第２の電圧を中心レベルとして振幅を有する信号にシフト及び増幅して出力する増幅回路であって、入力端子と出力端子との間に直列接続された第１及び第２の抵抗と、前記第１の電圧が供給された第１端子と、前記第２の電圧が供給された第２端子との間に直列接続された第３及び第４の抵抗と、第１差動入力端子に前記第１の抵抗と第２の抵抗との接続点の電圧が印加され、第２差動入力端子に前記第３の抵抗と前記第４の抵抗との接続点の電圧、または、前記第２の電圧のいずれかが選択的に印加され、その出力が前記出力端子に供給されるとともに、前記第２の抵抗を帰還抵抗として前記第１差動入力端子に印加されるオペアンプとを備え、前記第１の抵抗と前記第２の抵抗の抵抗値の比が、前記第３の抵抗と前記第４の抵抗の抵抗値の比と同じであることを特徴とする。
【発明の効果】
【００１７】
本発明の増幅回路の構成によれば、オペアンプにレベルシフト動作と増幅動作の両機能を持たせることができる。そのため、従来のようなレベルシフト回路を別途設ける必要がなくなって増幅回路の低消費電力・微細化を図ることができる。また、従来あったレベルシフト回路における動作ばらつき等に起因するゲイン誤差やＤＣオフセット電圧の発生を防止することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の実施形態に係る増幅回路１を示す回路図である。
【００１９】
この増幅回路１は、第１の電源電圧（ＶＤＤＬ）が供給されて動作する回路から出力されたＶＤＤＬ系の信号を入力端子２で受け、第１の電源電圧よりも高い第２の電源電圧（ＶＤＤＨ）が供給されて動作する回路に合わせたＶＤＤＨ系の信号にレベルシフトするとともに増幅し、当該信号を出力端子３から出力する回路である。ただし、本実施形態では、ＶＤＤＬ＜ＶＤＤＨとする。
【００２０】
入力端子２と出力端子３との間には、第１の抵抗４と第２の抵抗５とが直列に接続されている。第２の抵抗５は、図１に示すように、オペアンプ１０のゲインを調整するために種々の抵抗値に設定可能な可変抵抗であってもよい。この場合第２の抵抗５は、例えば直列に接続された複数の抵抗素子と、各抵抗素子ごとに並列に接続された複数のスイッチとを備える。そして、これらのスイッチを選択的にオンさせることで、上記複数の抵抗素子のうち任意の抵抗素子をバイパスさせ、第２の抵抗５の抵抗値を変化させることができる。
【００２１】
また、電圧ＶＲＥＦＬが供給されるＶＲＥＦＬ端子６と電圧ＶＲＥＦＨが供給されるＶＲＥＦＨ端子７との間には、第３の抵抗８と第４の抵抗９とが直列に接続されている。
【００２２】
ここで、第１の抵抗４と第２の抵抗５の抵抗値の比は、第３の抵抗と第４の抵抗９の抵抗値の比と実質同じである。さらに言えば、第１の抵抗４と第３の抵抗８とが同じ抵抗値Ｒ１であり、第２の抵抗５と第４の抵抗９とが同じ抵抗値Ｒ２であることが好ましい。また、第２の抵抗５が可変抵抗である場合には、これと対応して第４の抵抗９も可変抵抗から成り、通常動作時において第１の抵抗４と第２の抵抗５の抵抗値の比が、第３の抵抗８と第４の抵抗９の抵抗値の比と常に同じに推移するように構成されている。また、電圧ＶＲＥＦＬは第１の電源電圧ＶＤＤＬの２分の１であり、電圧ＶＲＥＦＨは第２の電源電圧ＶＤＤＨの２分の１である。
【００２３】
また、増幅回路１はオペアンプ１０を備えている。オペアンプ１０は、第１差動入力端子（−）に第１の抵抗４と第２の抵抗５との接続点の電圧が印加され、第２差動入力端子（＋）に第３の抵抗８と第４の抵抗９との接続点の電圧、または電圧ＶＲＥＦＨのいずれかが後述するスイッチ１２によって選択的に印加され、その出力が出力端子３を介して更に後段の回路（例えばスピーカ）に出力されるとともに、第２の抵抗５を帰還抵抗として第１差動入力端子に印加されるように構成されている。
【００２４】
また、第１の抵抗４とオペアンプ１０の第１差動入力端子との間にはスイッチ１１が設けられている。なお、スイッチ１１を配置する位置はこれに限られず、例えば入力端子２と抵抗４との間に配置することも可能である。そして、オペアンプ１０の第２差動入力端子にはスイッチ１２が接続されており、スイッチ１２の制御によって第３の抵抗８と第４の抵抗９との接続点の電圧、または電圧ＶＲＥＦＨのいずれかが第２差動入力端子に印加されるように構成されている。スイッチ１１は、通常動作時にオンし、ミュート動作時にオフするように制御される。スイッチ１２は、通常動作時に第３の抵抗８と第４の抵抗９との接続点の電圧が第２差動入力端子に印加され、ミュート動作時に電圧ＶＲＥＦＨが第２差動入力端子に印加されるように制御される。つまり、スイッチ１１をオフさせると、第１差動入力端子への入力信号が遮断され、オペアンプの出力は電圧ＶＲＥＦＨとなることでミュート動作が達成される。なお、本実施形態の増幅回路１は、レベルシフト回路１０２を設けていた従来構成に比べてオペオンプの段数が少なく構成されるため、オペアンプ１０のＤＣオフセット電圧が生じ難くなっている。そのため、ミュート動作のオン／オフの切換時のノイズの発生が抑えられている。
【００２５】
次に、以上のように構成された増幅回路１の通常動作時の出力電圧Ｖｏｕｔについて説明する。まず、オペアンプ１０の第１差動入力端子に供給される電圧をＶｘとすると、Ｖｘは以下の（数６）で表される。
【数６】
2009055351.tif 000008
【００２６】
一方、オペアンプ１０の第２差動入力端子に供給される電圧をＶｙとすると、Ｖｙは以下の（数７）で表される。
【数７】
2009055351.tif 000009
【００２７】
オペアンプ１０の２つの入力電圧の差は理想的に「０」であるから、Ｖｘ＝Ｖｙである。従って、（数６）及び（数７）より、以下の（数８）が成立する。
【数８】
2009055351.tif 000010
【００２８】
ここで、（数２）で示したようにＶｉｎ＝ＶＲＥＦＬ＋ｖｉ（ｖｉ：電圧変化分）であるから、Ｖｉｎ−ＶＲＥＦＬ＝ｖｉである。これを（数８）に代入すると、以下の（数９）が成立する。
【数９】
2009055351.tif 000011
【００２９】
（数５）及び式（数９）の関係から明らかなように、従来構成（図２参照）と同値の出力電圧Ｖｏｕｔを本実施形態の構成で得ることができることが証明された。つまり、本実施形態の構成によれば、従来のようなレベルシフト回路１０２を用いずに、少ない段数のオペアンプによって入力信号Ｖｉｎのレベルシフト動作及び増幅動作をすることができる。そのため、従来あったレベルシフト回路のシフト動作のばらつきに起因するゲイン誤差やＤＣオフセット電圧の問題を解消することができる。
【００３０】
また、従来のレベルシフト回路に必要であったオペアンプや抵抗等の多数の半導体素子の形成を要しなくなるため、レベルシフト動作及び増幅動作を従来に比して小さい回路面積で、なお且つ低消費電力で実現することができる。
【００３１】
また、オペアンプ１０のゲインを決定する抵抗（第１の抵抗４，第２の抵抗５）と、オペアンプ１０の第２差動入力端子に印加される電圧を決定する抵抗（第３の抵抗８，第４の抵抗９）は、それぞれ同一工程で作成できる。そのため、第１の抵抗４と第２の抵抗５の抵抗値の比と、第３の抵抗と第４の抵抗９の抵抗値の比のばらつきが小さく、従来構造に比してレベルシフト動作及び増幅動作の精度が良い。
【００３２】
また、オペアンプ１０のＤＣオフセット電圧が生じ難くなっているため、ミュート動作のオン／オフの切換時のノイズの発生が抑えられている。
【００３３】
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態では、入力信号を高いＤＣレベルにシフトする増幅回路について説明したが、低いＤＣレベルにシフトするように増幅回路を構成することも可能である。本発明は、電源電圧の異なる回路間において、信号をレベルシフト及び増幅して伝播する技術として広く適用できるものである。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る増幅回路を示す回路図である。
【図２】従来の半導体集積回路を示す回路図である。
【符号の説明】
【００３５】
１  増幅回路    ２  入力端子    ３  出力端子    ４  第１の抵抗    
５  第２の抵抗    ６  ＶＲＥＦＬ端子    ７  ＶＲＥＦＨ端子    ８  第３の抵抗
９  第４の抵抗    １０  オペアンプ    １１  スイッチ    １２  スイッチ    
１００  信号処理系の回路    １０１  出力系の回路    １０２  レベルシフト回路
１０３  抵抗    １０４  抵抗    １０５  オペアンプ    １０６  入力端子
１０７  出力端子    ＶＤＤＬ  第１の電源電圧    ＶＤＤＨ  第２の電源電圧
Ｖｉｎ  入力信号    Ｖｏｕｔ  出力信号
【図１】
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【図２】
2009055351.tif 000013