(57)【要約】【課題】層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１上にＨＶトランジスタ１０のゲート電極１３と、ＬＶトランジスタ２０のゲート電極２３と、ダミーゲート電極５３とを同時に形成する工程と、シリコン基板１上に層間絶縁膜３０を形成する工程と、層間絶縁膜３０を部分的にドライエッチングして、ゲート電極１３、２３、ダミーゲート電極５３上にそれぞれコンタクトホール３１、３３、３４を形成する工程と、を含み、コンタクトホール３１、３３、３４を形成する工程では、コンタクトホール３１の底面からゲート電極１３の表面が露出すると同時に、又はそれよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出するように層間絶縁膜３０をエッチングする。【選択図】図１
2009004484.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧トランジスタと、低耐圧トランジスタとを同一の半導体基板に有する半導体装置の製造方法であって、
トランジスタ形成領域の前記半導体基板上に前記高耐圧トランジスタの第一ゲート電極と、前記低耐圧トランジスタの第二ゲート電極とを形成すると共に、ダミーパターン形成領域の前記半導体基板上にダミーゲート電極を形成する第一の工程と、
前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を覆うように前記半導体基板上に層間絶縁膜を形成する第二の工程と、
前記層間絶縁膜を部分的にドライエッチングして、前記第一ゲート電極上に第一コンタクトホールを、前記第二ゲート電極上に第二コンタクトホールを、前記ダミーゲート電極上にダミーコンタクトホールをそれぞれ形成する第三の工程と、を含み、
前記第三の工程は、前記第一コンタクトホールの底面から前記第一ゲート電極の表面が露出するまでに、前記ダミーコンタクトホールの底面から前記ダミーゲート電極の表面を露出させる工程であることを特徴とする半導体装置の製造方法。
【請求項２】
前記トランジスタ形成領域の前記半導体基板に第一素子分離膜を形成する工程と、
前記半導体基板表面から上面までの高さが前記第一素子分離膜の前記高さよりも低い第二素子分離膜を前記トランジスタ形成領域の前記半導体基板に形成する工程と、
前記半導体基板表面から上面までの高さが前記第一素子分離膜の前記高さと同じ、又は該第一素子分離膜の該高さよりも高いダミー素子分離膜を前記ダミーパターン形成領域の前記半導体基板に形成する工程と、をさらに含み、
前記第一ゲート電極、前記第二ゲート電極及び前記ダミーゲート電極を形成する工程では、前記第一ゲート電極を前記第一素子分離膜上まで引き出すように形成すると共に、前記第二ゲート電極を前記第二素子分離膜上まで引き出すように形成し、且つ、前記ダミーゲート電極を前記ダミー素子分離膜上まで引き出すように形成し、
前記第一コンタクトホールと、前記第二コンタクトホール及び前記ダミーコンタクトホールを形成する工程では、
前記層間絶縁膜のうちの前記第一素子分離膜の真上部分と、前記層間絶縁膜のうちの前記ダミー素子分離膜の真上部分とを同一工程にてエッチングすることにより、前記第一コンタクトホール及び前記ダミーコンタクトホールをそれぞれ形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一コンタクトホールと、前記第二コンタクトホール及び前記ダミーコンタクトホールを形成する工程の前に、
前記層間絶縁膜を部分的にドライエッチングして、前記ダミー素子分離膜上に引き出された前記ダミー電極の真上に凹部を形成すると共に、前記第一素子分離膜上に引き出された前記第一ゲート電極の真上には凹部を形成しない工程、をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ダミー素子分離膜上に絶縁膜を形成すると共に、前記第一素子分離膜上には前記絶縁膜を形成しない工程、をさらに含み、
前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を形成する工程では、前記ダミーゲート電極を前記ダミー素子分離膜上に形成された前記絶縁膜上まで引き出すように形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第一コンタクトホールの径をφ１とし、ダミーコンタクトホールの径をφ２としたとき、φ１＜φ２となるように前記第一コンタクトホール及び前記ダミーコンタクトホールをそれぞれ形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記ダミーパターン形成領域を、チップ形成領域の周縁部にあるガードリング形成領域内に設けることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記ダミーパターン形成領域を、非チップ形成領域内に設けることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項８】
第一ゲート電極を有する第一トランジスタと、半導体基板表面から上面までの高さが前記第一ゲート電極の前記高さよりも低い第二ゲート電極を有する第二トランジスタと、を同一の前記半導体基板に備える半導体装置の製造方法であって、
トランジスタ形成領域の前記半導体基板上に前記第一トランジスタの前記第一ゲート電極と、前記第二トランジスタの前記第二ゲート電極とを形成すると共に、ダミーパターン形成領域の前記半導体基板上にダミーゲート電極を形成する第一の工程と、
前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を覆うように前記半導体基板上に層間絶縁膜を形成する第二の工程と、
前記層間絶縁膜を部分的にエッチングして、前記第一ゲート電極上に第一コンタクトホールを、前記第二ゲート電極上に第二コンタクトホールを、前記ダミーゲート電極上にダミーコンタクトホールをそれぞれ形成する第三の工程と、を含み、
前記第三の工程は、前記第一コンタクトホールの底面から前記第一ゲート電極の表面が露出するまでに、前記ダミーコンタクトホールの底面から前記ダミーゲート電極の表面を露出させる工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高耐圧トランジスタと低耐圧トランジスタとを同一の半導体基板に有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、図８（ａ）の断面図で示すように、高耐圧トランジスタ（以下、ＨＶトランジスタという。）１１０と、低耐圧トランジスタ（以下、ＬＶトランジスタという。）１２０とを同一のシリコン基板１０１上に有する半導体装置を製造する場合、シリコン基板１０１上には厚膜のフィールド酸化膜１１１と、薄膜の素子分子層１２１とを形成する。
次に、ＨＶトランジスタ１１０のゲート電極１１３をゲート酸化膜１１２上から厚膜のフィールド酸化膜上１１１にかけて形成すると共に、ＬＶトランジスタ１２０のゲート電極１２３をゲート酸化膜１２２上から薄膜のフィールド酸化膜１２１上にかけて形成する。そして、ＨＶトランジスタ１１０及びＬＶトランジスタ１２０の各ソース、ドレイン等を形成した後、その両方を覆うようにシリコン基板１０１上の全面に層間絶縁膜１３０を形成する。
【０００３】
次に、フォトリソグラフィ及びドライエッチングにより、この層間絶縁膜１３０を部分的にドライエッチングして、フィールド酸化膜１１１上に引き出されたゲート電極１１３上にコンタクトホール１３１を形成すると共に、フィールド酸化膜１２１上に引き出されたゲート電極１２３上にコンタクトホール１３３を形成する。また、シリコン基板１０１に直接コンタクトするためのコンタクトホール１３２も形成する。その後、コンタクトホール１３１〜１３３に例えばアルミニウム等のメタル層を埋め込んでコンタクト電極（図示せず）を形成する。
【特許文献１】特開平６−３１０７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図８（ａ）に示す半導体装置では、フィールド酸化膜１１１上に引き出されたゲート電極１１３の表面は、フィールド酸化膜１２１上のゲート電極１２３の表面よりも断面視で高い位置にある。このため、コンタクトホールの形成工程では、コンタクトホール１３１はコンタクトホール１３３よりも早く開口（即ち、完成）し、コンタクトホール１３３が開口するまでの間、コンタクトホール１３１の底面ではゲート電極１１３の表面がエッチング雰囲気に晒される。例えば、プラズマエッチングによりコンタクトホールを形成する場合には、ゲート電極１１３の表面はプラズマ雰囲気に晒され、ゲート電極１１３を介してゲート酸化膜１１２にはプラズマチャージが加えられる。そして、このプラズマチャージによりゲート絶縁膜がダメージを受け、絶縁膜が破壊されてしまうおそれがあった。
【０００５】
このような絶縁破壊を防止する方法の一つとして、特許文献１に開示された方法がある。この方法では、例えば図８（ｂ）に示すように、ＨＶトランジスタのゲート電極１１３がゲート酸化膜１１２以外の他のアクティブ領域と電気的に接触するように、ゲート電極１１３に続くヒューズ１１４を形成する。ゲート電極１１３とヒューズ１１４は、例えばポリシリコンの成膜とそのパターニングにより同時に形成する。その後、層間絶縁膜１３０を形成し、コンタクトホール１３１〜１３３を形成する。このような方法によれば、プラズマチャージはゲート電極１１３からヒューズ１１４を介してシリコン基板１０１に加えられるので、ゲート酸化膜１１２はプラズマチャージによるダメージを受けずに済む。
【０００６】
しかしながら、この特許文献１に開示された方法では、コンタクトホール１３１〜１３３形成後、例えば図８（ｂ）の破線で示す位置でヒューズ１１４をカットして、ゲート電極１１３とアクティブ領域との接続状態を絶つ必要がある。このため、フォトリソグラフィとドライエッチングの工程数が増えてしまうという問題があった。また、ヒューズ１１４をカットする際に、プラズマチャージがゲート電極１１３を介してゲート酸化膜１１２に加えられ、ゲート酸化膜１１２がダメージを受けてしまうおそれがあった。
そこで、本発明はこのような事情に鑑みてなされたものであって、層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者の調査によれば、半導体基板上に形成されるゲート電極の全体数に対して、高耐圧トランジスタのゲート電極が占める割合が小さい場合ほど、高耐圧トランジスタのゲート電極にプラズマチャージが集中しやすく、そのゲート絶縁膜が受けるダメージが大きい、ということがわかった。特に、ウエーハに形成されるゲート電極のうち、高耐圧トランジスタのゲート電極が占める割合が１％以下であり、低耐圧トランジスタのゲート電極が占める割合が９９％以上である場合には、高耐圧トランジスタのゲート電極にプラズマチャージが集中しやすく、プラズマチャージによりゲート絶縁膜が破壊される可能性が高くなる。本発明は、このような知見に基づいてなされたものである。
【０００８】
〔発明１、２〕  上記課題を解決するために、発明１の半導体装置の製造方法は、高耐圧トランジスタと、低耐圧トランジスタとを同一の半導体基板に有する半導体装置の製造方法であって、トランジスタ形成領域の前記半導体基板上に前記高耐圧トランジスタの第一ゲート電極と、前記低耐圧トランジスタの第二ゲート電極とを形成すると共に、ダミーパターン形成領域の前記半導体基板上にダミーゲート電極を形成する第一の工程と、前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を覆うように前記半導体基板上に層間絶縁膜を形成する第二の工程と、前記層間絶縁膜を部分的にドライエッチングして、前記第一ゲート電極上に第一コンタクトホールを、前記第二ゲート電極上に第二コンタクトホールを、前記ダミーゲート電極上にダミーコンタクトホールをそれぞれ形成する第三の工程と、を含み、前記第三の工程は、前記第一コンタクトホールの底面から前記第一ゲート電極の表面が露出するまでに、前記ダミーコンタクトホールの底面から前記ダミーゲート電極の表面を露出させる工程であることを特徴とするものである。
【０００９】
ここで、「高耐圧トランジスタ」とは高耐圧型のＭＯＳトランジスタのことである。「低耐圧トランジスタ」とは低耐圧型のＭＯＳトランジスタのことである。これらＭＯＳトランジスタのゲート絶縁膜には、例えばシリコン酸化膜、シリコン酸化窒化膜、高誘電率（ｈｉｇｈ−ｋ）膜など、任意の絶縁膜を単独で、又は組み合わせて使用することができる。
【００１０】
また、発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記トランジスタ形成領域の前記半導体基板に第一素子分離膜を形成する工程と、前記半導体基板表面から上面までの高さが前記第一素子分離膜の前記高さよりも低い第二素子分離膜を前記トランジスタ形成領域の前記半導体基板に形成する工程と、前記半導体基板表面から上面までの高さが前記第一素子分離膜の前記高さと同じ、又は該第一素子分離膜の該高さよりも高いダミー素子分離膜を前記ダミーパターン形成領域の前記半導体基板に形成する工程と、をさらに含み、前記第一ゲート電極、前記第二ゲート電極及び前記ダミーゲート電極を形成する工程では、前記第一ゲート電極を前記第一素子分離膜上まで引き出すように形成すると共に、前記第二ゲート電極を前記第二素子分離膜上まで引き出すように形成し、且つ、前記ダミーゲート電極を前記ダミー素子分離膜上まで引き出すように形成し、前記第一コンタクトホールと、前記第二コンタクトホール及び前記ダミーコンタクトホールを形成する工程では、前記層間絶縁膜のうちの前記第一素子分離膜の真上部分と、前記層間絶縁膜のうちの前記ダミー素子分離膜の真上部分とを同一工程にてエッチングすることにより、前記第一コンタクトホール及び前記ダミーコンタクトホールをそれぞれ形成することを特徴とするものである。
【００１１】
発明１、２の半導体装置の製造方法によれば、第一、第二コンタクトホールを形成する際に、第一ゲート電極の表面がプラズマ雰囲気に晒されるとほぼ同時に、又はそれよりも前にダミーゲート電極の表面もプラズマ雰囲気に晒される。従って、第一ゲート電極に加わるプラズマチャージをダミーゲート電極に分散することができ、プラズマチャージが第一ゲート電極に集中することを防ぐことができる。これにより、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減することができ、例えば、ゲート絶縁膜の破壊などを防止することができる。
【００１２】
また、特許文献１に開示された従来技術と比べて、ヒューズの形成及びそのカット工程が不要である。それゆえ、ヒューズをカットする際に、プラズマチャージによるダメージがゲート絶縁膜に加えられるといった問題を回避することができる。
さらに、発明２の半導体装置の製造方法において、例えば、ダミー素子分離層の半導体基板表面からの高さが、第一素子分離層の半導体基板表面からの高さよりも高い場合には、第一コンタクトホールの底面から第一ゲート電極の表面が露出するよりも前に、ダミーコンタクトホールの底面からダミーゲート電極の表面を再現性高く露出させることができるので、第一ゲート電極へのプラズマチャージの集中をより確実に防ぐことができる。
【００１３】
〔発明３〜５〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記第一コンタクトホールと、前記第二コンタクトホール及び前記ダミーコンタクトホールを形成する工程の前に、前記層間絶縁膜を部分的にドライエッチングして、前記ダミー素子分離膜上に引き出された前記ダミー電極の真上に凹部を形成すると共に、前記第一素子分離膜上に引き出された前記第一ゲート電極の真上には凹部を形成しない工程、をさらに含むことを特徴とするものである。
【００１４】
発明４の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記ダミー素子分離膜上に絶縁膜を形成すると共に、前記第一素子分離膜上には前記絶縁膜を形成しない工程、をさらに含み、前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を形成する工程では、前記ダミーゲート電極を前記ダミー素子分離膜上に形成された前記絶縁膜上まで引き出すように形成することを特徴とするものである。
ここで、「第一素子分離層上には絶縁膜を形成しない」とは、第一素子分離層上に絶縁膜を初めから形成しない場合と、第一素子分離層上に絶縁膜を一旦形成し、その後、第一ゲート電極を形成する前にこの絶縁膜を第一素子分離層上から除去する場合と、を含む。
【００１５】
発明５の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記第一コンタクトホールの径をφ１とし、ダミーコンタクトホールの径をφ２としたとき、φ１＜φ２となるように前記第一コンタクトホール及び前記ダミーコンタクトホールをそれぞれ形成することを特徴とするものである。ここで、径の大きいコンタクトホールと、径の小さいコンタクトホールとでは、径の大きい方がエッチングされ易く、先に開口し易い傾向がある。
発明３〜発明５の半導体装置の製造方法によれば、第一コンタクトホールの底面から第一ゲート電極の表面が露出するよりも前に、ダミーコンタクトホールの底面からダミーゲート電極の表面を露出させることができるので、第一ゲート電極へのプラズマチャージの集中をより確実に防ぐことができる。
【００１６】
〔発明６、７〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記ダミーパターン形成領域を、チップ形成領域の周縁部にあるガードリング形成領域内に設けることを特徴とするものである。ここで、「ガードリング」とは、チップ外からチップ内への水分等の浸入を防ぐために、チップを平面視で囲むメタル層である。
【００１７】
発明７の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記ダミーパターン形成領域を、非チップ形成領域内に設けることを特徴とするものである。ここで、「非チップ形成領域」としては、例えば、チップ間に存在するスクライブ領域（即ち、スクライブライン）や、ウエーハの周縁部であって製品としてのチップを形成することができない無効チップエリア、又は、オリエンテーションフラットの近傍であってロットナンバ等が直接書き込まれるナンバリングエリア等が挙げられる。これらは、いずれも製品としてのチップを形成することができない領域である。
発明６、７の半導体装置の製造方法によれば、ダミーパターン形成領域を専用で設ける必要がなく、他領域をダミーパターン形成領域と兼用するため、チップ面積の増大を防ぐことができる。
【００１８】
〔発明８〕  発明８の半導体装置の製造方法は、第一ゲート電極を有する第一トランジスタと、半導体基板表面から上面までの高さが前記第一ゲート電極の前記高さよりも低い第二ゲート電極を有する第二トランジスタと、を同一の前記半導体基板に備える半導体装置の製造方法であって、トランジスタ形成領域の前記半導体基板上に前記第一トランジスタの前記第一ゲート電極と、前記第二トランジスタの前記第二ゲート電極とを形成すると共に、ダミーパターン形成領域の前記半導体基板上にダミーゲート電極を形成する第一の工程と、前記第一ゲート電極と、前記第二ゲート電極及び前記ダミーゲート電極を覆うように前記半導体基板上に層間絶縁膜を形成する第二の工程と、前記層間絶縁膜を部分的にエッチングして、前記第一ゲート電極上に第一コンタクトホールを、前記第二ゲート電極上に第二コンタクトホールを、前記ダミーゲート電極上にダミーコンタクトホールをそれぞれ形成する第三の工程と、を含み、前記第三の工程は、前記第一コンタクトホールの底面から前記第一ゲート電極の表面が露出するまでに、前記ダミーコンタクトホールの底面から前記ダミーゲート電極の表面を露出させる工程であることを特徴とするものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、高耐圧トランジスタ（即ち、ＨＶトランジスタ）１０と、低耐圧トランジスタ（即ち、ＬＶトランジスタ）２０とを同一のシリコン基板１に有する半導体装置の製造方法について説明する。
【００２０】
図１（ａ）において、トランジスタ形成領域とは、ＨＶトランジスタ１０及びＬＶトランジスタ２０等の素子を形成する領域である。また、スクライブ領域とは、スクライブラインのことであり、ダイシング工程でダイヤモンドカッターにより切り分けられる切り代領域のことである。図１（ａ）では、まず始めに、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、シリコン基板１上に素子間分離用のフィールド酸化膜１１、２１、５１を形成する。ここでは、例えば、トランジスタ形成領域とスクライブ領域のシリコン基板１に厚膜の（即ち、シリコン基板１表面からの高さが高い）フィールド酸化膜１１、５１を形成する。また、この厚膜のフィールド酸化膜の形成工程と前後して、トランジスタ形成領域のシリコン基板１に薄膜の（即ち、シリコン基板１表面からの高さが低い）フィールド酸化膜２１を形成する。フィールド酸化膜１１の膜厚とフィールド酸化膜５１の膜厚は同じ値であり、フィールド酸化膜１１表面とフィールド酸化膜５１表面は断面視で同じ高さである。
【００２１】
次に、フィールド酸化膜１１、２１、５１が形成されたシリコン基板１を例えば熱酸化して、トランジスタ形成領域のシリコン基板１表面にＨＶトランジスタ１０のゲート酸化膜１２とＬＶトランジスタ２０のゲート酸化膜２２とをそれぞれ形成すると同時に、スクライブ領域のシリコン基板にダミーゲート酸化膜５２を形成する。そして、例えばＣＶＤ法により、ゲート酸化膜１２、２２及びダミーゲート酸化膜５２が形成されたシリコン基板１上の全面にポリシリコン膜を形成する。このポリシリコン膜には、その成膜時に又はその成膜後にリン又はボロン等の不純物を導入して導電性を持たせる。
【００２２】
次に、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングして、トランジスタ形成領域のシリコン基板１上にＨＶトランジスタ１０のゲート電極１３とＬＶトランジスタ２０のゲート電極２３とをそれぞれ形成すると同時に、スクライブ領域のシリコン基板１上にダミーゲート電極５３を形成する。図１（ａ）に示すように、ここでは、ゲート電極１３をフィールド酸化膜１１上まで引き出すように形成すると共に、ゲート電極２３をフィールド酸化膜２１上まで引き出すように形成する。また、ダミーゲート電極５３をフィールド酸化膜５１上まで引き出すように形成する。
【００２３】
次に、例えばＣＶＤ法により、ゲート電極１３、２３及びダミーゲート電極５３が形成されたシリコン基板１上の全面に層間絶縁膜３０を形成する。そして、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により、層間絶縁膜３０の表面を平坦化する。次に、フィールド酸化膜１１上に引き出されたゲート電極１３の真上と、トランジスタ形成領域のシリコン基板１表面の真上と、フィールド酸化膜２１上に引き出されたゲート電極２３の真上と、フィールド酸化膜５１上に引き出されたダミーゲート電極５３の真上とをそれぞれ開口し、それ以外の部分を覆うレジストパターンＲ１を層間絶縁膜３０上に形成する。ここで、レジストパターンＲ１の各開口部の平面視での形状（即ち、平面形状）は例えば円形であり、その直径は全て同じ値である。
【００２４】
次に、図１（ｂ）に示すように、レジストパターンＲ１をマスクに層間絶縁膜３０を例えばプラズマエッチングすることにより、コンタクトホール３１〜３４を形成する。コンタクトホール３１はゲート電極１３にコンタクトするためのホール（穴）であり、コンタクトホール３２はシリコン基板１表面にコンタクトするためのホールである。また、コンタクトホール３３はゲート電極２３にコンタクトするためのホールであり、コンタクトホール３４はダミーゲート電極５３にコンタクトするためのホールである。
【００２５】
このコンタクトホールの形成工程では、ゲート電極１３の表面とダミーゲート電極５３の表面は断面視で同じ高さにあるので、コンタクトホール３１の底面からゲート電極１３の表面が露出するとほぼ同時に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出する。また、ゲート電極１３及びダミーゲート電極５３の各表面が露出した後も、層間絶縁膜３０に対するプラズマエッチングを継続して行うことにより、図１（ｃ）に示すようにコンタクトホール３３の底面からゲート電極２３の表面が露出し、その後、コンタクトホール３２の底面からシリコン基板１の表面が露出する。
【００２６】
このように、図１（ｂ）及び（ｃ）に示すコンタクトホールの形成工程では、コンタクトホール３１、３４が開口（即ち、完成）してから、コンタクトホール３２、３３が完成するまでの間、ゲート電極１３とダミーゲート電極５３の両方がプラズマ雰囲気に晒される。従って、ゲート電極１３のみがプラズマ雰囲気に晒されるような場合（即ち、図８（ａ）に示したような従来技術）と比べて、プラズマチャージをゲート電極１３及びダミーゲート電極５３の両方に分散することができ、プラズマチャージがゲート電極１３に集中することを防ぐことができる。本発明では、ダミーゲート電極５３の形成個数が多いほど、プラズマチャージをより広く分散することができ、プラズマチャージの集中を減らすことができる。
【００２７】
コンタクトホール３１〜３４を完成させた後は、例えばアッシング処理により、層間絶縁膜３０上からレジストパターンＲ１を除去する。そして、コンタクトホール３１〜３４を埋め込むようにシリコン基板１の上方全面に例えばアルミニウム等のメタル層（図示せず）を形成し、このメタル層をフォトリソグラフィ及びドライエッチングによりパターニングして、コンタクトホール３１〜３４内にそれぞれコンタクト電極（図示せず）を形成する。
【００２８】
このように、本発明の第１実施形態によれば、コンタクトホール３１〜３４を形成する際に、ゲート電極１３の表面がプラズマ雰囲気に晒されるとほぼ同時に、ダミーゲート電極５３の表面もプラズマ雰囲気に晒される。従って、ゲート電極１３とダミーゲート電極５３とにプラズマチャージを分散することができ、プラズマチャージがゲート電極１３のみに集中することを防ぐことができる。これにより、ゲート酸化膜１２が受けるダメージを低減することができ、絶縁破壊等を防止することができる。それゆえ、半導体装置の歩留まりと信頼性の向上に寄与することができる。
【００２９】
また、本発明の第１実施形態によれば、フィールド酸化膜５１、ダミーゲート酸化膜５２、ダミーゲート電極５３及びコンタクトホール３４の各形成工程は何れもＨＶトランジスタ１０の形成工程と兼用であり、これらダミーゲート電極５３等を形成するために工程を追加する必要は無い。さらに、特許文献１に開示された従来技術と比べて、ヒューズの形成及びそのカット工程が不要である。このように、工程追加が不要であり、ヒューズを形成するための領域も不要であり、ヒューズ形成によるチップ面積の増大を回避することができるので、特許文献１に開示された従来技術と比べて、製造コストを低く抑えることが可能である。さらに、ヒューズをカットする際に、プラズマチャージによりゲート酸化膜２２がダメージを受けてしまうといった、ヒューズ特有の問題も回避することができる。
【００３０】
なお、この第１実施形態では、ダミーゲート酸化膜５２上からフィールド酸化膜５１上にかけてダミーゲート電極５３を形成する場合について説明したが、本発明では、ダミーゲート酸化膜５２の形成は必須ではない。例えば、ダミーゲート電極５３とシリコン基板１との間からダミーゲート酸化膜５２を省いて、ダミーゲート電極５３をシリコン基板１上に直接形成しても良い。このような場合でも、上記の説明と同様に、プラズマチャージを分散することができる。
【００３１】
この第１実施形態では、ゲート電極１３が本発明の「第一ゲート電極」に対応し、ゲート電極２３が本発明の「第二ゲート電極」に対応している。また、コンタクトホール３１が本発明の「第一コンタクトホール」に対応し、コンタクトホール３３が本発明の「第二ゲート電極」に対応し、コンタクトホール３４が本発明の「ダミーコンタクトホール」に対応している。さらに、フィールド酸化膜１１が本発明の「第一素子分離層」に対応し、フィールド酸化膜２１が本発明の「第二素子分離層」に対応し、フィールド酸化膜５１が本発明の「ダミー素子分離層」に対応している。また、シリコン基板１が本発明の「半導体基板」に対応し、スクライブ領域が本発明の「ダミーパターン形成領域」に対応している。
【００３２】
（２）第２実施形態
上記の第１実施形態では、シリコン基板（即ち、ウエーハ）１のチップ間に存在するスクライブ領域にダミーパターン形成領域を設け、ここに厚膜のフィールド酸化膜５１と、ダミーゲート電極５３及びコンタクトホール３４を形成する場合について説明した。しかしながら、本発明において、ダミーパターン形成領域の配置位置はスクライブ領域に限定されるものではない。
【００３３】
例えば、図２に示すように、ウエーハ１の外周エリアで製品としてのチップ形成が行われない無効チップエリアや、オリエンテーションフラットの近傍であってロットナンバ等が直接書き込まれるナンバリングエリア等にダミーパターン形成領域を設け、ここに図１で示した厚膜のフィールド酸化膜５１と、ダミーゲート電極５３及びコンタクトホール３４を形成しても良い。このような場合でも、上記の第１実施形態と同様の効果を得ることができる。さらに、スクライブ領域ではなく、ウエーハ１の無効チップエリアやナンバリングエリア等にダミーパターン形成領域を設ける場合には、ダミーゲート電極５３や、その上に形成される（メタル層からなる）コンタクト電極等をダイシングせずに済むので、チッピング（即ち、メタル層がダイシング時に削られてバリやゴミになること。）の発生を抑制することができる。このため、チッピングにより生じたバリやゴミが原因となって配線間がショートする等の不具合が発生する可能性を低減することができる。
【００３４】
また、ダミーパターン形成領域の配置位置は、上記のスクライブ領域や、無効チップエリア、ナンバリングエリアなどの非チップ形成領域内に限定されるものではない。例えば、チップ内の素子分離領域やガードリング形成領域などにダミーパターン形成領域を設けても良い。以下、ガードリング形成領域内にダミーパターン形成領域を設ける場合について説明する。
【００３５】
図３（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図３（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。図３（ａ）では、例えばＬＯＣＯＳ法により、トランジスタ形成領域のシリコン基板１にフィールド酸化膜１１を形成すると同時に、チップ内のガードリング形成領域にフィールド酸化膜５１を形成する。また、このフィールド酸化膜１１、５１の形成工程と前後して、ＬＯＣＯＳ法により、トランジスタ形成領域のシリコン基板１にフィールド酸化膜２１を形成する。
【００３６】
次に、トランジスタ形成領域のシリコン基板１表面にゲート酸化膜１２、２２を形成すると同時に、ガードリング形成領域のシリコン基板１表面にダミーゲート酸化膜５２を形成する。そして、例えばＣＶＤ法により、ゲート酸化膜１２、２２及びダミーゲート酸化膜５２を覆うようにシリコン基板１上の全面にポリシリコン膜を形成し、これをパターニングしてゲート電極１３、２３と、ダミーゲート電極５３とを同時に形成する。図３（ａ）に示すように、ここでは、ダミーゲート電極５３を、ガードリング形成領域に形成されたフィールド酸化膜５１上まで引き出すように形成する。
【００３７】
次に、シリコン基板１上に層間絶縁膜３０を形成し、その表面を例えばＣＭＰにより平坦化する。そして、層間絶縁膜３０上にレジストパターンＲ２を形成し、このレジストパターンＲ２をマスクに、層間絶縁膜３０を例えばプラズマエッチングする。これにより、トランジスタ形成領域にコンタクトホールを３１〜３３形成すると共に、ガードリング形成領域にコンタクトホール３４、３５を形成する。ここで、コンタクトホール３４はダミーゲート電極５３にコンタクトするためのホール（穴）である。また、このコンタクトホール３４よりもさらにチップの外周側に形成されるコンタクトホール３５は、ガードリング形成領域のシリコン基板１表面にコンタクトするためのホールである。
【００３８】
図３（ａ）に示すように、この第２実施形態においても、ゲート電極１３の表面とダミーゲート電極５３の表面は断面視で同じ高さにあるので、コンタクトホール３１の底面からゲート電極１３の表面が露出するとほぼ同時に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出する。従って、プラズマチャージがゲート電極１３に集中することを防ぐことができる。
【００３９】
次に、コンタクトホール３１〜３５内にそれぞれコンタクト電極を形成する。そして、コンタクト電極を形成した後は、層間絶縁膜３０上にアルミニウム等のメタル層を形成し、これをパターニングすることにより配線層を形成する。図３（ｂ）に示すように、ガードリング形成領域では、層間絶縁膜３０の形成工程と、コンタクトホール（または、ビアホール）の形成工程と、コンタクト電極４１の形成工程と、配線層４２の形成工程とを順に繰り返し行うことにより、コンタクト電極４１と配線層４２とを上方に向けて交互に積み重ねた形状のガードリングを形成する。
【００４０】
このように、本発明の第２実施形態によれば、第１実施形態と同様に、ゲート電極１３とダミーゲート電極５３とにプラズマチャージを分散することができ、プラズマチャージがゲート電極１３に集中することを防ぐことができる。これにより、ゲート酸化膜１２が受けるダメージを低減することができ、絶縁破壊等を防止することができる。
また、本発明の第２実施形態によれば、ダミーパターン形成領域はガードリング形成領域と兼用であり、ダミーパターン形成領域をチップ内に専用で設ける必要がないので、第１実施形態と同様、チップ面積の増大を防ぐことができる。
この第２実施形態では、チップ内のガードリング形成領域若しくは素子分離領域、又は、チップ外の無効チップエリア若しくはナンバリングエリアが、本発明の「ダミーパターン形成領域」に対応している。それ以外の対応関係は第１実施形態と同じである。
【００４１】
（３）第３実施形態
図４（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図４（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図４（ａ）では、まず始めに、シリコン基板１にフィールド酸化膜１１、２１、５１を形成する。次に、ゲート酸化膜１２、２２とダミーゲート酸化膜５２を同時に形成し、続いてゲート電極及びダミーゲート電極５３を同時に形成する。そして、これらを覆うようにシリコン基板１上に層間絶縁膜３０を形成し、その表面を例えばＣＭＰにより平坦化する。次に、フィールド酸化膜５１上に引き出されたダミーゲート電極５３の真上を開口し、それ以外を覆うレジストパターンＲ３を層間絶縁膜３０上に形成する。そして、このレジストパターンＲ３をマスクに層間絶縁膜３０をエッチングする。これにより、図４（ｂ）に示すように、層間絶縁膜３０のうちのダミーゲート電極５３の真上部分に凹部３６を形成する。ここでは、ダミーゲート電極５３の真上に凹部３６を形成するが、ゲート電極１３の真上には凹部を形成しない。
【００４２】
次に、例えばアッシング処理により、層間絶縁膜３０上からレジストパターンＲ３を除去する。そして、図４（ｃ）に示すように、層間絶縁膜３０上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクに層間絶縁膜３０を例えばプラズマエッチングする。これにより、コンタクトホール３１〜３４を形成する。
ここで、ダミーゲート電極５３の真上には既に凹部が形成されており、ダミーゲート電極５３の真上における層間絶縁膜３０の膜厚は、ゲート電極１３の真上における層間絶縁膜３０の厚さよりも薄くなっている。それゆえ、コンタクトホール３１の底面からゲート電極１３の表面が露出するよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面を露出させることができる。これにより、第１、第２実施形態と比べて、ゲート電極１３へのプラズマチャージの集中をより確実に防ぐことができる。
この第３実施形態では、凹部３６が本発明の「凹部」に対応する。それ以外の対応関係は、本発明の第１実施形態と同じである。
【００４３】
（４）第４実施形態
図５（ａ）及び（ｂ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。図５（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第５実施形態は、スクライブ領域のシリコン基板１に、フィールド酸化膜１１よりも厚膜のフィールド酸化膜６１を形成し、その上にダミーゲート電極５３を引き出すことで、上記の第３実施形態と同様の効果を得るようにしたものである。
【００４４】
詳しく説明すると、図５（ａ）では、トランジスタ形成領域のシリコン基板１にフィールド酸化膜１１と、フィールド酸化膜２１とをそれぞれ形成する。また、スクライブ領域のシリコン基板１にフィールド酸化膜１１よりも厚膜のフィールド酸化膜６１を形成する。これらフィールド酸化膜１１、２１、６１は例えばＬＯＣＯＳ法により形成する。フィールド酸化膜１１、２１、６１のうちのどの膜を先に形成しても構わないが、例えば、最も厚膜のフィールド酸化膜６１を形成する工程ではフィールド酸化膜１１、２１の形成領域をシリコン窒化膜で覆っておき、また、２番目に厚膜のフィールド酸化膜１１を形成する工程では少なくともフィールド酸化膜２１の形成領域をシリコン窒化膜で覆っておく。このような方法により、フィールド酸化膜１１、２１、６１間で膜厚に差をつけることができる。
【００４５】
次に、ゲート酸化膜１２、２２、５２を同時に形成し、続いてゲート電極１３、２３及びダミーゲート電極５３を同時に形成する。ここでは、ダミーゲート電極５３を、スクライブ領域に形成されたフィールド酸化膜６１上まで引き出すように形成する。そして、これらを覆うようにシリコン基板１上に層間絶縁膜３０を形成し、その表面を例えばＣＭＰにより平坦化する。次に、図５（ｂ）に示すように、層間絶縁膜３０上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクに層間絶縁膜３０を例えばプラズマエッチングして、コンタクトホール３１〜３４を形成する。
【００４６】
ここで、ダミーゲート電極５３の下にはフィールド酸化膜６１が形成されており、このフィールド酸化膜６１はフィールド酸化膜１１よりもシリコン基板１表面からの高さが高い。それゆえ、ダミーゲート電極５３の真上における層間絶縁膜３０の膜厚は、ゲート電極１３の真上における層間絶縁膜３０の厚さよりも薄くなっている。
このため、コンタクトホール３１の底面からゲート電極１３の表面が露出するよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面を露出させることができる。従って、第３実施形態と同様に、ゲート電極へのプラズマチャージの集中をより確実に防ぐことができる。
この第４実施形態では、フィールド酸化膜６１が本発明の「ダミー素子分離層」に対応している。それ以外の対応関係は、第１実施形態と同じである。
【００４７】
（５）第５実施形態
図６（ａ）及び（ｂ）は、本発明の第５実施形態に係る半導体装置の製造方法を示す断面図である。図６（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第６実施形態は、フィールド酸化膜５１とダミーゲート電極５３との間に高さ調整用の絶縁膜を配置することで、上記の第３、第４実施形態と同様の効果を得るようにしたものである。
【００４８】
詳しく説明すると、図６（ａ）では、トランジスタ形成領域のシリコン基板１にフィールド酸化膜１１を形成すると同時に、スクライブ領域にフィールド酸化膜５１を形成する。また、これらフィールド酸化膜１１、５１の形成工程と前後して、トランジスタ形成領域のシリコン基板１にフィールド酸化膜２１を形成する。
次に、例えばＣＶＤ法により、シリコン基板１上の全面にシリコン窒化膜６３を形成する。そして、フォトリソグラフィ及びドライエッチングにより、このシリコン窒化膜６３をパターニングして、スクライブ領域のフィールド酸化膜５１上にのみシリコン窒化膜６３を残し、それ以外の部分からシリコン窒化膜６３を取り除く。
【００４９】
次に、ゲート酸化膜１２、２２とダミーゲート酸化膜５２を同時に形成し、続いてゲート電極１３、２３及びダミーゲート電極５３を同時に形成する。図６（ａ）に示すように、ここでは、ダミーゲート電極５３を、スクライブ領域に形成されたシリコン窒化膜６３上まで引き出すように形成する。
次に、シリコン基板１上に層間絶縁膜３０を形成し、その表面を例えばＣＭＰにより平坦化する。そして、図６（ｂ）に示すように、層間絶縁膜３０上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクに層間絶縁膜３０を例えばプラズマエッチングして、コンタクトホール３１〜３４を形成する。ここで、ダミーゲート電極５３の下にはシリコン窒化膜６３が形成されており、このシリコン窒化膜６３の存在により、ダミーゲート電極５３の表面はゲート電極１３の表面よりも断面視で高くなっている。また、これにより、ダミーゲート電極５３の真上における層間絶縁膜３０の膜厚は、ゲート電極１３の真上における層間絶縁膜３０の厚さよりも薄くなっている。
【００５０】
それゆえ、コンタクトホール３１の底面からゲート電極１３の表面が露出するよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面を露出させることができる。従って、第３、第４実施形態と同様に、ゲート電極１３へのプラズマチャージの集中をより確実に防ぐことができる。
この第５実施形態では、シリコン窒化膜６３が本発明の「絶縁膜」に対応している。それ以外の対応関係は、第１実施形態と同じである。
【００５１】
（６）第６実施形態
図７は、本発明の第６実施形態に係る半導体装置の製造方法を示す断面図である。図７において、図１（ａ）〜（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。この第６実施形態は、コンタクトホールを形成する際にその径が大きいほどエッチングレートが大きくなる（即ち、早く開口する）点に着目し、この傾向を利用することで、上記の第３〜第５実施形態と同様の効果を得るようにしたものである。
【００５２】
詳しく説明すると、図７では、トランジスタ形成領域のシリコン基板１にフィールド酸化膜１１を形成すると同時に、スクライブ領域にフィールド酸化膜５１を形成する。また、このフィールド酸化膜１１、５１の形成工程と前後して、トランジスタ形成領域のシリコン基板１にフィールド酸化膜２１を形成する。次に、ゲート酸化膜１２、２２とダミーゲート酸化膜５２を同時に形成し、続いてゲート電極１３、２３及びダミーゲート電極５３を同時に形成する。続いて、シリコン基板１上に層間絶縁膜３０を形成し、その表面を例えばＣＭＰにより平坦化する。
【００５３】
次に、フィールド酸化膜１１上に引き出されたゲート電極１３の真上と、トランジスタ形成領域のシリコン基板１表面の真上と、フィールド酸化膜２１上に引き出されたゲート電極２３の真上と、フィールド酸化膜５１に引き出されたダミーゲート電極５３の真上をそれぞれ開口するレジストパターンＲ４を層間絶縁膜３０上に形成する。ここで、レジストパターンの各開口部ｈ１〜ｈ４の平面視での形状（即ち、平面形状）は例えば円形である。また、ゲート電極１３の真上にある開口部ｈ１と、トランジスタ形成領域の真上にある開口部ｈ２と、ゲート電極２３の真上にある開口部ｈ３の直径を例えばφ１とし、ダミーゲート電極５３の真上にある開口部ｈ４の直径を例えばφ２としたとき、φ１＜φ２である。
【００５４】
次に、このレジストパターンＲ４をマスクに層間絶縁膜３０を例えばプラズマエッチングして、コンタクトホール３１〜３４´を形成する。ここでは、レジストパターンＲ４の開口部の径が大きいほど、その下の層間絶縁膜３０はエッチングされ易く、早く開口する傾向がある。つまり、開口部ｈ１よりも開口部ｈ４の方が、その下方での層間絶縁膜３０のエッチングレートは速い。
【００５５】
このため、コンタクトホール３１の底面からゲート電極１３の表面が露出するよりも前に、コンタクトホール３４´の底面からダミーゲート電極５３の表面を露出させることができる。従って、第３〜第５実施形態と同様に、ゲート電極１３へのプラズマチャージの集中をより確実に防ぐことができる。
この第６実施形態では、コンタクトホール３４´が本発明の「ダミーコンタクトホール」に対応している。それ以外の対応関係は、第１実施形態と同じである。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態に係る半導体装置の製造方法を示す図。
【図２】スクライブ領域、無効チップエリア、ナンバリングエリアを示す図。
【図３】第２実施形態に係る半導体装置の製造方法を示す図。
【図４】第３実施形態に係る半導体装置の製造方法を示す図。
【図５】第４実施形態に係る半導体装置の製造方法を示す図。
【図６】第５実施形態に係る半導体装置の製造方法を示す図。
【図７】第６実施形態に係る半導体装置の製造方法を示す図。
【図８】従来例に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５７】
１  シリコン基板（ウエーハ）、１０  ＨＶトランジスタ、１１、２１、５１、６１  フィールド酸化膜、１２、２２  ゲート酸化膜、１３、２３  ゲート電極、２０  ＬＶトランジスタ、３０  層間絶縁膜、３１〜３５  コンタクトホール、３６  凹部、４１  コンタクト電極、４２  配線層、５２  ダミーゲート酸化膜、５３  ダミーゲート電極、ｈ１〜ｈ４  （レジストパターンの）開口部、Ｒ１〜Ｒ４  レジストパターン
【図１】
2009004484.tif 000003
【図２】
2009004484.tif 000004
【図３】
2009004484.tif 000005
【図４】
2009004484.tif 000006
【図５】
2009004484.tif 000007
【図６】
2009004484.tif 000008
【図７】
2009004484.tif 000009
【図８】
2009004484.tif 000010