(57)【要約】【課題】外部電源の電位の低下の継続時間の長さに応じて、内部電源電圧の放電の実行を制御することのできる電源回路を提供する。【解決手段】外部電源ＶＤＤの電位を検知する外部電源電位検知回路１と、外部電源ＶＤＤから内部電源電圧を発生させるＶＡＡ電源回路２１、ＶＰＰ電源回路２２、ＶＤＣ電源回路２３およびＶＩＮＴ電源回路２４と、これらの内部電源電圧の出力をそれぞれ停止するＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、外部電源電位検知回路１が、外部電源ＶＤＤの電位が予め定めた基準電位よりも低下したことを検知したときに、その電位の低下の継続時間が予め定めた基準時間よりも短いかどうかを判定し、その判定結果にもとづいてＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の導通を制御する内部電源電圧停止制御回路３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部電源の電位を検知する外部電源電位検知手段と、
前記外部電源電位検知手段により前記外部電源の電位が所定の電位を越えたことが検知されたときに前記外部電源から生成される内部電源電圧の発生を開始する内部電源電圧発生手段と、
前記内部電源電圧発生手段からの前記内部電源電圧の出力を停止する内部電源電圧停止手段と、
前記外部電源電位検知手段が、前記外部電源の電位が予め定めた基準電位よりも低下したことを検知したときに、その電位の低下の継続時間が予め定めた基準時間よりも短いかどうかを判定し、その判定結果にもとづいて前記内部電源電圧停止手段を制御する内部電源電圧停止制御手段と、
を備え、
前記内部電源電圧停止制御手段は、前記継続時間が前記基準時間よりも短いと判定したときには前記内部電源電圧停止手段に停止動作を実行させないことを特徴とする電源回路。
【請求項２】
前記内部電源電圧停止制御手段は、前記継続時間が前記基準時間よりも長いと判定したときには前記内部電源電圧停止断手段に停止動作を実行させる
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記内部電源電圧発生手段から出力された前記内部電源電圧を保持する内部電源電圧保持手段および前記内部電源電圧保持手段の放電を行う放電手段をさらに備え、
前記内部電源電圧停止制御手段は、前記内部電源電圧停止手段に停止動作を実行させるときに、前記放電手段の前記放電も実行させる
ことを特徴とする請求項２に記載の電源回路。
【請求項４】
半導体記憶装置に搭載され、
前記放電手段が、前記半導体記憶装置のメモリセルアレイに供給される内部電源電圧の放電を行う
ことを特徴とする請求項３に記載の電源回路。
【請求項５】
前記内部電源電圧停止制御手段が、
前記外部電源電位検知手段の出力を前記基準時間分、遅延させる遅延手段と、
前記外部電源電位検知手段の出力信号レベルと、前記遅延手段の出力信号レベルとを比較し、その信号レベルがともに、前記外部電源電位検知手段が電位低下を検出したことを示すレベルであるかどうかを判定する判定手段と、
を有する
ことを特徴とする請求項１乃至４のいずれか１項に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の1つである強誘電体メモリは、メモリセルの選択や記憶動作の制御のために、チップ内部に複数の内部電源電圧発生回路を備えている。これらの内部電源電圧発生回路は、外部電源が投入されて外部電源電圧が所定の電位を越えると内部電源電圧の発生を開始するよう制御される。そのために、チップ内部に、外部電源の投入を検知する電源投入検知回路が設けられる。
【０００３】
このような強誘電体メモリにおける記憶データの読み出しは、メモリセルのデータを破壊する破壊読出しである。そのため、読み出し動作の途中で外部電源が切断されてしまうと、メモリセルへのアクセスがあっただけでメモリセルのデータが破壊されてしまう、という問題が発生する。
【０００４】
そこで、このようなデータの破壊を防ぐために、外部電源の電位がある一定の値以下になったときに、少なくともメモリセルアレイに供給される内部電源電圧は０Ｖになることが望まれる。
【０００５】
そのために、従来、チップ内部に、外部電源の電位の変化を検知する電源電位検知回路を設け、上述の外部電源の投入に加えて外部電源の切断も検知できるようにして、内部電源電圧発生回路の起動開始および放電を制御することが行われている（例えば、特許文献１参照。）。
【０００６】
しかしながら、外部電源電圧は、ノイズなどにより短時間のみ電位が下降することがあり、このような場合にもメモリセルアレイに供給される内部電源電圧を０Ｖにしていては、消費電力の増加と電位の復帰に長時間を要する、という問題があった。
【特許文献１】特開２００３−１９６９７４号公報  （第８ページ、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、外部電源の電位の低下の継続時間の長さに応じて、内部電源電圧の放電の実行を制御することのできる電源回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、外部電源の電位を検知する外部電源電位検知手段と、前記外部電源電位検知手段により前記外部電源の電位が所定の電位を越えたことが検知されたときに前記外部電源から生成される内部電源電圧の発生を開始する内部電源電圧発生手段と、前記内部電源電圧発生手段からの前記内部電源電圧の出力を停止する内部電源電圧停止手段と、前記外部電源電位検知手段が、前記外部電源の電位が予め定めた基準電位よりも低下したことを検知したときに、その電位の低下の継続時間が予め定めた基準時間よりも短いかどうかを判定し、その判定結果にもとづいて前記内部電源電圧停止手段を制御する内部電源電圧停止制御手段と、を備え、前記内部電源電圧停止制御手段は、前記継続時間が前記基準時間よりも短いと判定したときには前記内部電源電圧停止手段に停止動作を実行させないことを特徴とする電源回路が提供される。
【発明の効果】
【０００９】
本発明によれば、外部電源の電位の低下の継続時間の長さに応じて、内部電源電圧の放電の実行を制御することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る電源回路の構成の例を示すブロック図である。ここで、本実施例の電源回路は、強誘電体メモリ１００とともに半導体装置に搭載され、外部電源ＶＤＤから、強誘電体メモリ１００に供給する内部電源電圧を生成するものとする。
【００１２】
本実施例の電源回路は、外部電源ＶＤＤの電位を検知する外部電源電位検知回路１と、外部電源電位検知回路１により外部電源ＶＤＤの電位が所定の電位を越えたことが検知されたときに、強誘電体メモリ１００に供給するメモリセルアレイ電源ＶＡＡ、ワード線電源ＶＰＰ、ダミーキャパシタ電源ＶＤＣおよび周辺ロジック回路用電源ＶＩＮＴの電圧の発生を開始するＶＡＡ電源回路２１、ＶＰＰ電源回路２２およびＶＤＣ電源回路２３と、ＶＡＡ電源回路２１、ＶＰＰ電源回路２２、ＶＤＣ電源回路２３、ＶＩＮＴ電源回路２４からの各内部電源電圧の出力をそれぞれ停止する内部電源電圧停止手段としてのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、外部電源電位検知回路１が、外部電源ＶＤＤの電位が予め定めた基準電位よりも低下したことを検知したときに、その電位の低下の継続時間が予め定めた基準時間よりも短いかどうかを判定し、その判定結果にもとづいてＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の導通を制御する内部電源電圧停止制御回路３と、を備える。
【００１３】
なお、ＶＡＡ電源回路２１、ＶＰＰ電源回路２２、ＶＤＣ電源回路２３およびＶＩＮＴ電源回路２４からＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３およびＰ４を介して強誘電体メモリ１００に供給される各内部電源線には、電位を安定的に保持するためにキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４がそれぞれ接続されている。
【００１４】
ここで、ＶＡＡ電源回路２１から出力されるメモリセルアレイ電源ＶＡＡは、強誘電体メモリ１００のメモリセルを選択するロウ・デコーダ、カラム・デコーダ、センスアンプ、プレート・ドライバに電源電圧を供給し、ＶＤＣ電源回路２３から出力されるダミーキャパシタ電源ＶＤＣは、ダミーキャパシタに電源電圧を供給する。
【００１５】
そこで、メモリセルアレイ電源ＶＡＡの電源線およびダミーキャパシタ電源ＶＤＣの電源線には、外部電源ＶＤＤが切断されたときに、速やかにその電位を０Ｖにするため、放電手段としてのＮＭＯＳトランジスタＮ１およびＮ３が、接地端子との間に接続されている。このＮＭＯＳトランジスタＮ１およびＮ３の導通も内部電源電圧停止制御回路３により制御される。
【００１６】
内部電源電圧停止制御回路３は、外部電源電位検知回路１の出力ＰＯＲを予め定めた基準時間ｔｓ分、遅延させる遅延回路３１と、外部電源電位検知回路１の出力ＰＯＲの信号レベルと、遅延回路３１の出力ＰＯＲ２の信号レベルとを比較し、その信号レベルがともに、外部電源電位検知回路１が電位低下を検出したことを示すレベルであるかどうかを判定する手段としてのＮＯＲゲート３２と、を有する。
【００１７】
図２は、外部電源電位検知回路１の構成の例を示す回路図である。
【００１８】
外部電源電位検知回路１は、外部電源ＶＤＤと接地端子との間に直列に接続されて外部電源ＶＤＤの電位を分圧する抵抗Ｒ１１およびＲ１２と、外部電源ＶＤＤにソース電極が接続され、抵抗Ｒ１１とＲ１２による分圧電位ＶＧ１がゲート電極に入力されるＰＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ１１のドレイン電極と接地端子との間に接続される抵抗Ｒ１３と、ＰＭＯＳトランジスタＰ１１の出力が入力されるインバータ１１と、インバータ１１の出力が入力されるインバータ１２と、を有する。インバータ１２の出力が、外部電源電位検知回路１の出力ＰＯＲとなる。
【００１９】
図３は、図２に示した外部電源電位検知回路１の動作の例を示す波形図である。
【００２０】
図３に示すように、外部電源ＶＤＤの電位がゼロから上昇すると、分圧電位ＶＧ１も上昇する。そして、その電位差（ＶＤＤ−ＶＧ１）が、ＰＭＯＳトランジスタＰ１１のしきい値を超えると、ＰＭＯＳトランジスタＰ１１が導通し、ＰＭＯＳトランジスタＰ１１の出力電圧はＶＤＤレベルとなり、外部電源電位検知回路１の出力ＰＯＲの信号レベルは、‘Ｈ’となる。
【００２１】
一方、外部電源ＶＤＤの電位が下降し始めて、電位差（ＶＤＤ−ＶＧ１）がＰＭＯＳトランジスタＰ１１のしきい値より低くなると、ＰＭＯＳトランジスタＰ１１が非導通となり、ＰＭＯＳトランジスタＰ１１のドレイン電位は、抵抗Ｒ１３により接地電位へと低下し、外部電源電位検知回路１の出力ＰＯＲの信号レベルは、‘Ｌ’となる。
【００２２】
このようにして、外部電源電位検知回路１は、外部電源ＶＤＤの電位が一定の電位より高いかどうかを検知することができる。
【００２３】
この外部電源電位検知回路１は、外部電源ＶＤＤの電位が短い時間低下したとき、次のように動作する。
【００２４】
図４は、外部電源ＶＤＤの電位が短い時間低下したときの、外部電源電位検知回路１の動作の例を示す波形図である。
【００２５】
図４に示すように、外部電源ＶＤＤの電位が短い時間低下したとき、外部電源電位検知回路１の出力ＰＯＲの信号レベルも、短時間の間、‘Ｌ’となる。
【００２６】
従来、このような外部電源電位検知回路が、外部電源ＶＤＤの短時間の電位低下を検出した場合にも、強誘電体メモリへの内部電源電圧の供給を停止していた。
【００２７】
しかし、本発明では、外部電源電位検知回路１の出力ＰＯＲの信号レベルが‘Ｌ’となる時間が、予め定めた基準時間ｔｓよりも短いときは、強誘電体メモリへの内部電源電圧の供給を停止しないようにする。
【００２８】
そのために、本実施例では、内部電源電圧停止制御回路３が、次のように動作する。
【００２９】
図５は、内部電源電圧停止制御回路３の動作と、内部電源電圧停止制御回路３の出力による内部電源電圧の停止動作の例を示す波形図である。
【００３０】
外部電源ＶＤＤの電位が低下し、外部電源電位検知回路１の出力ＰＯＲの信号レベルが‘Ｌ’となっても、その期間ｔ１が予め定めた基準時間ｔｓよりも短い（ｔ１＜ｔｓ）ときは、外部電源電位検知回路１の出力ＰＯＲが‘Ｌ’の間に、遅延回路３１の出力ＰＯＲ２の信号レベルが‘Ｌ’になることはない。
【００３１】
したがって、ＮＯＲゲート３２の出力ＤＩＳは、‘Ｌ’レベルのままである。すなわち、ＮＯＲゲート３２は、外部電源電位検知回路１の出力ＰＯＲの信号レベルと、遅延回路３１の出力ＰＯＲ２の信号レベルが、ともに、外部電源電位検知回路１が電位低下を検出したことを示すレベル（‘Ｌ’）ではないと判定する。
【００３２】
その結果、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４は導通したままであり、メモリセルアレイ電源ＶＡＡ、ワード線電源ＶＰＰ、ダミーキャパシタ電源ＶＤＣおよび周辺ロジック回路用電源ＶＩＮＴの電位は、そのまま保持される。
【００３３】
一方、外部電源電位検知回路１の出力ＰＯＲの信号レベルが‘Ｌ’となった期間ｔ２が予め定めた基準時間ｔｓよりも長い（ｔ２＞ｔｓ）ときは、外部電源電位検知回路１の出力ＰＯＲが‘Ｌ’の間に、遅延回路３１の出力ＰＯＲ２の信号レベルが‘Ｌ’になる。
【００３４】
そのため、ＮＯＲゲート３２の出力ＤＩＳは、‘Ｈ’レベルへ変化する。すなわち、ＮＯＲゲート３２は、外部電源電位検知回路１の出力ＰＯＲの信号レベルと、遅延回路３１の出力ＰＯＲ２の信号レベルが、ともに、外部電源電位検知回路１が電位低下を検出したことを示すレベル（‘Ｌ’）であると判定する。
【００３５】
その結果、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４は非導通となり、ＶＡＡ電源回路２１、ＶＰＰ電源回路２２、ＶＤＣ電源回路２３、ＶＩＮＴ電源回路２４からの各内部電源電圧の出力が停止される。
【００３６】
そのため、ワード線電源ＶＰＰの電位は、自然放電により次第に低下する。
【００３７】
これに対して、アレイ電源ＶＡＡおよびダミーキャパシタ電源ＶＤＣの電位は、放電用のＮＭＯＳトランジスタＮ１およびＮ３が導通するため、急速に低下する。これにより、メモリセルのデータが保護される。
【００３８】
ところで、図２に示した外部電源電位検知回路１の構成の例では、外部電源ＶＤＤの電位の検知レベルは、ＰＭＯＳトランジスタＰ１１のしきい値に依存する。そのため、このしきい値の温度変動などの影響を受けやすい。そこで、次に、温度変動の影響を受けにくくした外部電源電位検知回路１の構成の例を示す。
【００３９】
図６は、温度によらず一定の電位となるバンド・ギャップ電圧を利用する外部電源電位検知回路１の構成の例を示す回路図である。
【００４０】
図６に示す外部電源電位検知回路１では、外部電源ＶＤＤの電位を抵抗Ｒ１１と抵抗Ｒ１２により分圧した電位ＶＧ１を、ＢＧＲ（バンド・ギャップ・レファレンス）回路１１で発生させた参照電位Ｖｒｅｆとを比較器１２で比較し、外部電源ＶＤＤの電位の上昇および下降を検知するようにしたものである。
【００４１】
なお、図７に、ＢＧＲ回路１１の具体的な回路構成の一例を示す。ここに示す回路は、文献（H.Banba, et al.  "A CMOS bandgap reference circuit with sub-1V operation",  IEEE  J.  Solid−State  Circuits、  May  1999,  Vol.34,  No.5,  p.671）に記載の周知の回路であるので、その詳細な説明は省略するが、ダイオードＤ１１１と抵抗Ｒ１１３を流れる電流およびダイオードＤ１１２と抵抗Ｒ１１１を流れる電流の和が、温度に依存しない値となるようにすることで、温度依存性のない参照電位Ｖｒｅｆを発生させるようにした回路である。
【００４２】
次に、内部電源電圧停止制御回路３で用いる遅延回路３１の回路構成の例を示す。
【００４３】
図８は、遅延回路３１を多段のインバータにより構成した例である。ここで、例えば、ＰＭＯＳトランジスタＰ３１１とＮＭＯＳトランジスタＮ３１１で構成される初段のインバータは、一般的なインバータである。
【００４４】
これに対して、２段目のインバータは、ＰＭＯＳトランジスタＰ３１２とＮＭＯＳトランジスタＮ３１２のほかに、インバータの出力とＮＭＯＳトランジスタＮ３１２の間に、抵抗Ｒ３１２が直列に挿入されている。この抵抗Ｒ３１２の挿入により、このインバータの出力の立ち下りは、一般的なインバータよりも遅くなる。
【００４５】
このように、偶数段のインバータに抵抗を挿入することにより、一般的なインバータだけで構成するよりも効率的に、遅延回路３１への入力であるＰＯＲ信号の立ち下りを遅延させることができる。
【００４６】
図８に示した遅延回路３１は、電源電位を外部電源ＶＤＤとしている。そのため、外部電源ＶＤＤが切断されて電位が低下し始めた場合、回路動作に十分な余裕がなくなることも考えられる。
【００４７】
そこで、回路動作に余裕を与えるために、遅延回路３１の電源を外部電源ＶＤＤとは別電源とした例を図９〜図１０に示す。
【００４８】
図９は、遅延回路３１の電源をワード線電源ＶＰＰとした例である。
【００４９】
通常、ワード線電源ＶＰＰの電位は、外部電源ＶＤＤより高い電位に設定される。また、電位を安定的に保持するためのキャパシタＣ２の容量も大きく設定される。そのため、遅延回路３１を十分な余裕を持って動作させることができる。
【００５０】
図９に示した遅延回路３１は、図８に示した遅延回路３１と同様の構成の遅延部３１Ａと、外部電源ＶＤＤレベルで入力されるＰＯＲ信号の信号レベルをワード線電源ＶＰＰレベルへ変換するレベル変換部３１Ｂと、を有する。
【００５１】
外部電源電位検知回路１から出力されたＰＯＲ信号は、レベル変換部３１Ｂを介して遅延部３１Ａへ入力され、予め定めた基準時間ｔｓ分遅延されて、ＰＯＲ２信号として出力される。
【００５２】
図１０は、遅延回路３１の電源を、外部電源ＶＤＤから生成した内部電位ＶＤＤＩとした例である。
【００５３】
図１０に示した遅延回路３１は、図９に示した遅延回路３１と同様、遅延部３１Ａと、レベル変換部３１Ｂと、を有し、さらに、内部電位ＶＤＤＩを生成する電圧安定化部３１Ｃを有する。
【００５４】
電圧安定化部３１Ｃは、ソース電極が外部電源ＶＤＤに接続され、ゲート電極がドレイン電極に接続されたＰＭＯＳトランジスタＰ３１９と、ＰＭＯＳトランジスタＰ３１９のドレイン電極と接地端子との間に接続された大容量のキャパシタＣ３１９と、を有する。このＰＭＯＳトランジスタＰ３１９のドレイン電極の電位が、内部電位ＶＤＤＩとして出力される。
【００５５】
内部電位ＶＤＤＩは、ＰＭＯＳトランジスタＰ３１９のゲート電極がドレイン電極に接続されているため、外部電源ＶＤＤよりもＰＭＯＳトランジスタＰ３１９のしきい値分だけ低い値に保たれる。
【００５６】
また、キャパシタＣ３１９の容量が大きいため、外部電源ＶＤＤが切断されても、しばらくの間、内部電位ＶＤＤＩをそのまま保持する。したがって、遅延回路３１を十分な余裕を持って動作させることができる。
【００５７】
このような本実施例によれば、外部電源の電位低下の時間の長短に応じて、発生させた内部電源電位の供給を停止するかどうかを制御することができる。これにより、ノイズ等の影響で外部電源の電位が短時間低下した場合に、内部電源電位の供給を停止しないようにすることができ、電位復旧時に発生する電力消費の削減、および内部電源電位供給先の強誘電メモリの動作の高速化および円滑化に寄与することができる。
【００５８】
また、外部電源が切断されたときには、メモリセルアレイ電源の電位を速やかに放電することができ、強誘電メモリのセルデータの破壊を防止することができる。
【実施例２】
【００５９】
図１１は、本発明の実施例２に係る電源回路の構成の例を示すブロック図である。
【００６０】
本実施例の電源回路が実施例1と異なる点は、内部電源電圧停止制御回路３Ａ内に、外部電源電位検知回路１と同様の構成を有し、内部電源電圧停止制御回路３Ａ専用の外部電源電位検知信号ＰＯＲ１を出力する専用外部電源電位検知回路３３を備える点である。
【００６１】
実施例１においては、電源投入および電源切断の検知にともに図２に示す回路を用いていた。図２に示す回路は、電源投入の際は、ＰＭＯＳトランジスタＰ１１がオンして、インバータＩＶ１１の入力電位が高くなるもので、外部電源ＶＤＤの立ち上りに対して高速に応答する回路となっている。
【００６２】
一方、電源切断の際は、外部電源ＶＤＤが立ち下がって、抵抗Ｒ１１とＲ１２による分圧電位ＶＧ１が‘Ｌ’となり、ＰＭＯＳトランジスタＰ１１がオフしても、抵抗Ｒ１３に大きな寄生容量があるために、インバータＩＶ１１の入力電位はなかなか‘Ｌ’とならず、外部電源ＶＤＤの立ち下りに対する応答が遅い。すなわち、電源切断の検知が高速には行えない、という懸念がある。本実施例は、このような実施例１における懸念を解消しようとするものである。
【００６３】
内部電源電圧停止制御回路３Ａを図１１に示すような構成にすることにより、本実施例では、専用外部電源電位検知回路３３も含めて、内部電源電圧停止制御回路３Ａ全体を外部電源ＶＤＤとは別の電源で動作させるようにする。
【００６４】
図１２は、内部電源電圧停止制御回路３Ａの電源をワード線電源ＶＰＰとした例である。ここでは、専用外部電源電位検知回路３３が、図２に示した外部電源電位検知回路１と同様の回路構成を有している例を示す。
【００６５】
この専用外部電源電位検知回路３３へもワード線電源ＶＰＰが供給されるので、その出力のＰＯＲ１信号を遅延部３１Ａへ、レベル変換を行うことなく、直接入力することができる。
【００６６】
図１３も、内部電源電圧停止制御回路３Ａの電源をワード線電源ＶＰＰとした例である。この例では、図１２に示した専用外部電源電位検知回路３３の代わりに、外部電源電位検知回路１Ａと同様の構成の専用外部電源電位検知回路３３Ａを用いる例を示す。この場合も、専用外部電源電位検知回路３３Ａの出力信号ＰＯＲ１がワード線電源ＶＰＰレベルで出力されるので、このＰＯＲ１信号を遅延部３１Ａへ直接入力することができる。
【００６７】
図１４は、内部電源電圧停止制御回路３Ａの電源を内部電位ＶＤＤＩとした例である。この例では、専用外部電源電位検知回路３３へも内部電位ＶＤＤＩを供給し、その出力信号ＰＯＲ１を内部電位ＶＤＤＩレベルで出力し、ＰＯＲ１信号を遅延部３１Ａへ入力している。
【００６８】
図１５も、内部電源電圧停止制御回路３Ａの電源を内部電位ＶＤＤＩとした例である。この例では、図１４に示した専用外部電源電位検知回路３３の代わりに、専用外部電源電位検知回路３３Ａを用いる例である。この場合も、内部電位ＶＤＤＩレベルで出力される専用外部電源電位検知回路３３Ａの出力信号ＰＯＲ１を遅延部３１Ａへ入力している。
【００６９】
このような本実施例によれば、内部電源電圧停止制御回路３Ａを、外部電源ＶＤＤに比べて高電位のワード線電源ＶＰＰ、あるいは大きな安定化容量であるキャパシタＣ３１９に蓄積された内部電位ＶＤＤＩで駆動するので、外部電源ＶＤＤの電位が下降し始めても、内部電源電圧停止制御回路３Ａを十分な余裕を持って動作させることができる。
【実施例３】
【００７０】
図１６は、本発明の実施例３に係る電源回路の構成の例を示すブロック図である。
【００７１】
本実施例の電源回路は、図１に示した実施例１の電源回路のワード線電源ＶＰＰに、放電手段としてのＮＭＯＳトランジスタを追加したものである。
【００７２】
すなわち、ワード線電源ＶＰＰと接地端子との間にＮＭＯＳトランジスタＮ２を接続し、その導通を内部電源電圧停止制御回路３の出力ＤＩＳで制御するようにしたものである。
【００７３】
したがって、本実施例の場合、外部電源が切断されて、外部電源電位検知回路１の出力信号ＰＯＲのレベルが、予め定めた基準時間ｔｓよりも長い時間‘Ｌ’となると、他の電源と同様、ワード線電源ＶＰＰの電位も急速に低下する。その様子を図１７に示す。
【００７４】
図１７は、本実施例における、内部電源電圧停止制御回路３の出力による内部電源電圧の停止動作の例を示す波形図である。
【００７５】
上述したように、外部電源電位検知回路１の出力信号ＰＯＲのレベルが‘Ｌ’となった期間ｔ２が予め定めた基準時間ｔｓよりも長い（ｔ２＞ｔｓ）ときは、を内部電源電圧停止制御回路３の出力ＤＩＳが‘Ｈ’レベルとなり、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４が導通して、アレイ電源ＶＡＡ、ワード線電源ＶＰＰ、ダミーキャパシタ電源ＶＤＣ、周辺ロジック回路用電源ＶＩＮＴは、ともに、急速に電位が低下する。
【００７６】
このような本実施例によれば、外部電源が切断されたときに、強誘電メモリに供給する各内部電源電位を速やかに放電することができる。これにより、メモリセルの誤った選択を防ぐことができ、強誘電メモリの信頼性を向上させることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係る電源回路の構成の例を示すブロック図。
【図２】本発明の実施例の外部電源電位検知回路の構成の例を示す回路図。
【図３】本発明の実施例の外部電源電位検知回路の動作の例を示す波形図。
【図４】本発明の実施例の外部電源電位検知回路の動作の例を示す波形図。
【図５】本発明の実施例１における内部電源電圧停止動作の例を示す波形図。
【図６】本発明の実施例の外部電源電位検知回路の構成の別の例を示す回路図。
【図７】ＢＧＲ回路の一つの例を示す回路図。
【図８】本発明の実施例の遅延回路の構成の例を示す回路図。
【図９】本発明の実施例の遅延回路の構成の別の例を示す回路図。
【図１０】本発明の実施例２に係る電源回路の構成の例を示すブロック図。
【図１１】本発明の実施例２の内部電源電圧停止制御回路の構成の例を示す回路図。
【図１２】本発明の実施例２の内部電源電圧停止制御回路の構成の別の例を示す回路図。
【図１３】本発明の実施例２の内部電源電圧停止制御回路の構成のさらに別の例を示す回路図。
【図１４】本発明の実施例２の内部電源電圧停止制御回路の構成のさらに別の例を示す回路図。
【図１５】本発明の実施例２の内部電源電圧停止制御回路の構成のさらに別の例を示す回路図。
【図１６】本発明の実施例３に係る電源回路の構成の例を示すブロック図。
【図１７】本発明の実施例３における内部電源電圧停止動作の例を示す波形図。
【符号の説明】
【００７８】
１、１Ａ  外部電源電位検知回路
１１  ＢＧＲ回路
１２  比較回路
２１  ＶＡＡ電源回路
２２  ＶＰＰ電源回路
２３  ＶＤＣ電源回路
２４  ＶＩＮＴ電源回路
３  内部電源電圧停止制御回路
３１  遅延回路
３１Ａ  遅延部
３１Ｂ  レベル変換部
３１Ｃ  電圧安定化部
３２  ＯＲゲート
Ｐ１〜Ｐ４、Ｐ１１１〜Ｐ１１３、Ｐ３１１〜Ｐ３１９  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ３１１〜Ｎ３１８  ＮＭＯＳトランジスタ
Ｃ１〜Ｃ３、Ｃ３１９  キャパシタ
Ｒ１１〜Ｒ１３、Ｒ１１１〜Ｒ１１４、Ｒ３１２、Ｒ３１４  抵抗
Ｄ１１１、Ｄ１１２  ダイオード
ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ３１  インバータ
ＯＰ１１１  ＯＰアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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