(57)【要約】【課題】駆動データに基づいて負荷を駆動するとともに、消費電力を削減することが可能な負荷駆動回路を提供する。【解決手段】一方の論理レベルの第１制御信号が入力される場合に、入力される入力データを保持データとして保持するデータ保持回路と、データ保持回路の保持データに基づいて負荷を駆動する駆動回路と、一方の論理レベルの第２制御信号が入力される場合に、駆動回路を駆動する為の駆動電流を生成し、他方の論理レベルの第２制御信号が入力される場合に、駆動電流の生成を停止する電流生成回路と、を備え、第１制御信号の論理レベルは、第２制御信号の論理レベルに依存しないこと、を特徴とする負荷駆動回路を構成する。【選択図】図１
2009055757.tif 000002
【特許請求の範囲】
【請求項１】
一方の論理レベルの第１制御信号が入力される場合に、入力される入力データを保持データとして保持するデータ保持回路と、
前記データ保持回路の前記保持データに基づいて負荷を駆動する駆動回路と、
一方の論理レベルの第２制御信号が入力される場合に、前記駆動回路を駆動する為の駆動電流を生成し、他方の論理レベルの前記第２制御信号が入力される場合に、前記駆動電流の生成を停止する電流生成回路と、
を備え、
前記第１制御信号の論理レベルは、前記第２制御信号の論理レベルに依存しないこと、
を特徴とする負荷駆動回路。
【請求項２】
前記データ保持回路は、
他方の論理レベルの前記第１制御信号が入力されると、前記保持データをリセットすること、
を特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
前記入力データは、
所定周期を有するクロック信号に基づいて入力されるシリアルデータであり、
前記データ保持回路は、
前記第１制御信号が前記一方の論理レベルの場合、前記シリアルデータを前記クロック信号に基づいて前記保持データとして保持するとともにパラレルで出力するシリアルパラレル変換回路を含み、
前記駆動回路は、
前記第２制御信号が前記一方の論理レベルの場合に、前記シリアルパラレル変換回路からパラレル出力される保持データに基づいて負荷を駆動すること、
を特徴とする請求項１または請求項２に記載の負荷駆動回路。
【請求項４】
前記データ保持回路は、
前記データ保持回路に印加される電源電圧が所定レベル未満の場合、前記第１制御信号の論理レベルによらず前記シリアルパラレル変換回路の前記保持データをリセットする信号を前記シリアルパラレル変換回路へ出力し、前記電源電圧が前記所定レベル以上の場合、前記第１制御信号の論理レベルに基づいた信号を前記シリアルパラレル変換回路へ出力する判定回路を含むこと、
を特徴とする請求項３に記載の負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動回路に関する。
【背景技術】
【０００２】
近年のデジタルカメラやプリンタ等の電子機器には、ステッピングモータが使われており、そのステッピングモータの駆動方法は、用途や状況に応じて変化する（特許文献１及び２）。従って、ステッピングモータを駆動する駆動回路は、一般的にマイコン等により制御される。
【０００３】
図９に、マイコンにより制御されるモータ駆動回路のブロック図の一例を示す。モータ駆動回路５００は、マイコン５１０からの制御信号（ＳＴＢ，ＳＣＬＫ，ＳＤＡＴＡ，ＰＳ）に基づいてモータ５２０を駆動する。ここで、図１０に示した、マイコン５１０からの制御信号のタイミングチャートを参照しつつ、モータ駆動回路５００の動作について説明する。
【０００４】
まず、マイコン５１０からのパワーセーブ信号ＰＳがＬレベル（ローレベル）の場合には、モータ駆動回路５００は、待機状態となる。ここで待機状態においては、モータ駆動回路５００の消費電力を削減すべく、バイアス電流回路６００、発振回路６１０、コンパレータ６２０の夫々の回路は、消費電流がゼロとなる様に制御される。さらに、データ保持回路７００及び制御ロジック７１０は、リセットされる。
【０００５】
マイコン５１０からのパワーセーブ信号ＰＳがＨレベル（ハイレベル）の場合には、モータ駆動回路５００は、動作状態となる。ここで、動作状態においては、バイアス電流回路６００、発振回路６１０、コンパレータ６２０、データ保持回路７００、制御ロジック７１０は、以下に述べる状態となる。バイアス電流回路６００は、セルフバイアスされることにより、コンパレータ６２０の動作を開始させる為の駆動信号ＤＲを出力し、発振回路６１０は、制御ロジック７１０がＨブリッジ回路８００を制御するタイミングの基準となる基準クロックＣＬＫを生成する。コンパレータ６２０では、駆動信号ＤＲが入力されることにより、コンパレータ６２０自身のバイアス電流が生成される。さらに、コンパレータ６２０は、モータ５２０に流れる電流を抵抗Ｒｓにて検出した電圧Ｖｓを、基準電圧Ｖｂと比較し、比較結果Ｃｏｕｔを制御ロジック７１０に出力する。データ保持回路７００は、リセットが解除され、入力されるモータ５２０の駆動方法に関するシリアルデータＳＤＡＴＡを保持可能な状態となる。制御ロジック７１０は、リセットが解除され、入力される信号（ＤＡＴＡ，ＣＬＫ，Ｃｏｕｔ）に基づいてＨブリッジ回路８００を制御可能な状態となる。なお、コンパレータ６２０は、モータ５２０に流れる電流値を、抵抗Ｒｓの電圧として検出する回路であり、例えば、モータ５２０の定電流制御に使用される。
【０００６】
パワーセーブ信号ＰＳがＨレベルの場合において、マイコン５１０がシリアルデータＳＤＡＴＡを、クロック信号ＳＣＬＫに基づいて出力すると、データ保持回路７００には、シリアルデータＳＤＡＴＡが保持される。さらに、ストローブ信号ＳＴＢがＨレベルとなると、データ保持回路７００は、制御ロジック７１０へシリアルデータＳＤＡＴＡを駆動データＤＡＴＡとして出力する。制御ロジック７１０は、駆動データＤＡＴＡに基づいてＨブリッジ回路８００を制御する。その結果、モータ５２０はＨブリッジ回路８００により駆動される。
【特許文献１】特開２０００−１４１９５号公報
【特許文献２】特開２００６−２８８０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述の様に、マイコン５１０は、パワーセーブ信号ＰＳのレベルを変化させることにより、モータ駆動回路５００の状態を制御し、モータ駆動回路５００の消費電流を削減している。しかしながら、モータ５２０を駆動すべく、Ｈレベルのパワーセーブ信号ＰＳがモータ駆動回路５００に入力されたとしても、モータ５２０を駆動するためには、更にシリアルデータＳＤＡＴＡが入力される必要がある。このため、シリアルデータＳＤＡＴＡが入力されている期間は、駆動回路５００はモータ５２０を駆動できず、駆動回路５００の消費電流が無駄となり、モータを駆動するまでの遅延時間が発生するという課題があった。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の負荷駆動回路は、一方の論理レベルの第１制御信号が入力される場合に、入力される入力データを保持データとして保持するデータ保持回路と、前記データ保持回路の前記保持データに基づいて負荷を駆動する駆動回路と、一方の論理レベルの第２制御信号が入力される場合に、前記駆動回路を駆動する為の駆動電流を生成し、他方の論理レベルの前記第２制御信号が入力される場合に、前記駆動電流の生成を停止する電流生成回路と、を備え、前記第１制御信号の論理レベルは、前記第２制御信号の論理レベルに依存しないこととする。
【発明の効果】
【０００９】
駆動データに基づいて負荷を駆動するとともに、消費電力を削減することが可能な負荷駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本明細書および添付図面の記載より、少なくとも以下の事項が明らかとなる。
【００１１】
図１は、本発明の一実施形態である負荷駆動回路を示す図である。図１に示す負荷駆動回路１１は、マイコン１０からのパワーセーブ信号ＰＳ（第２制御信号）、クロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ、リセット信号ＲＳＴ（第１制御信号）、ストローブ信号ＳＴＢに基づいて、負荷であるモータ１５〜１８を駆動する回路であり、パワーオンリセット回路２０、データ保持回路２１、アドレス回路２２、バイアス電流回路２３（電流生成回路）、レジスタ回路９０、駆動回路３０〜３３を含んで構成される。
【００１２】
パワーオンリセット回路２０は、負荷駆動回路１１に印加されている電源電圧ＶＤＤを監視する回路であり、負荷駆動回路１１がモータ１５〜１８を駆動可能な場合、すなわち電源電圧ＶＤＤが所定レベル以上の場合は、例えば、Ｈレベル（ハイレベル）のパワーオンリセット信号ＰＯＲをデータ保持回路２１に出力し、負荷駆動回路１１に印加される電源電圧ＶＤＤが所定レベル未満の場合は、例えば、Ｌレベル（ローレベル）のパワーオンリセット信号ＰＯＲを出力する回路である。なお、本実施形態において、負荷駆動回路１１を構成する各回路には、所定レベル以上の電源電圧ＶＤＤが印加されていることとする。
【００１３】
データ保持回路２１は、マイコン１０から出力されるシリアルデータＳＤＡＴＡを、パワーオンリセット信号ＰＯＲ、リセット信号ＲＳＴ、クロック信号ＳＣＬＫに基づいて保持し、駆動回路３０〜３３のうち何れか一つを選択するためのアドレスデータＡＤと、アドレスデータＡＤにより選択された駆動回路がモータを駆動する為の駆動データＤＡＴＡとを出力する回路である。
【００１４】
アドレス回路２２は、マイコン１０から出力されるストローブ信号ＳＴＢに基づいて、入力されるアドレスデータＡＤに応じた駆動回路を選択する選択信号Ａ１〜Ａ４を出力する回路である。
【００１５】
レジスタ回路９０は、パワーセーブ信号ＰＳ、駆動データＤＡＴＡ、選択信号Ａ１〜Ａ４に基づいて、駆動回路３０〜３３がモータ１５〜１８を駆動可能な状態とする為の駆動出力Ｑ１０〜Ｑ１５，Ｑ２０〜Ｑ２５，Ｑ３０〜Ｑ３５、を出力する回路である。
【００１６】
バイアス電流回路２３は、マイコン１０から出力されるパワーセーブ信号ＰＳに基づいて、駆動回路３０〜３３がモータ１５〜１８を駆動可能な状態とする為の駆動信号ＤＲを出力する回路である。
【００１７】
駆動回路３０〜３３は、パワーセーブ信号ＰＳ、駆動出力Ｑ１０〜Ｑ１５，Ｑ２０〜Ｑ２５，Ｑ３０〜Ｑ３５、駆動信号ＤＲに基づいてモータ１５〜１８の夫々を駆動する回路である。なお、本実施形態において、駆動回路３０〜３３は、夫々同じ構成とする。
【００１８】
モータ１５〜１８は、本実施形態においてステッピングモータとする。なお、本実施形態において、マイコン１０から入力されるシリアルデータＳＤＡＴＡは８ビットとし、そのうち先頭２ビットをアドレスデータＡＤとし、残りの６ビットを駆動データＤＡＴＡとする。また、駆動データＤＡＴＡは、例えば、モータの回転方向（時計廻り及び反時計廻り）、励磁モード等を指定するためのデータである。
【００１９】
ここで、本実施形態の負荷駆動回路１１を構成する各回路の詳細を説明する。
【００２０】
図２は、データ保持回路２１の一例を示す回路図である。データ保持回路２１は、ＡＮＤ回路１００とＤフリップフロップ１１０〜１１７とを含んで構成される。ＡＮＤ回路１００は、パワーオンリセット回路２０からのパワーオンリセット信号ＰＯＲと、マイコン１０からのリセット信号ＲＳＴとの論理レベルに基づいて、論理レベルの出力であるＡＯＵＴをＤフリップフロップ１１０〜１１７のＲ入力へ出力する。本実施形態では、パワーオンリセット信号ＰＯＲはＨレベルであるため、ＡＮＤ回路１００から出力されるＡＯＵＴの論理レベルは、リセット信号ＲＳＴの論理レベルに応じて変化する。リセット信号ＲＳＴがＬレベルの場合は、出力ＡＯＵＴもＬレベルとなり、Ｄフリップフロップ１１０〜１１７は、リセットされ、夫々のＱ出力はＬレベルとなる。一方、リセット信号ＲＳＴがＨレベルの場合は、出力ＡＯＵＴもＨレベルとなり、Ｄフリップフロップ１１０〜１１７は、リセットが解除される。すなわち、データ保持回路２１は、Ｌレベルのリセット信号ＲＳＴが入力されるとリセットされ、Ｈレベルのリセット信号ＲＳＴが入力されるとリセットが解除される。データ保持回路２１のリセットが解除されると、Ｄフリップフロップ１１０〜１１７は、Ｄフリップフロップ１１０に入力されるシリアルデータＳＤＡＴＡを、クロック信号ＳＣＬＫに基づいて夫々のＱ出力からパラレル出力するシリアルパラレル変換回路として動作する。なお、ここで、Ｄフリップフロップ１１６，１１７からのＱ出力であるＱ１，Ｑ０は、アドレス回路２２へ出力され、Ｄフリップフロップ１１０〜１１５からのＱ出力であるＱ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２は、レジスタ回路９０に出力される。また、ＡＮＤ回路１００は、本発明の判定回路に、Ｄフリップフロップ１１０〜１１７は、本発明のシリアルパラレル変換回路に夫々相当する。
【００２１】
図３は、アドレス回路２２の一例を示す回路図である。アドレス回路２２は、ＡＮＤ回路１２０〜１２７、インバータ１３０，１３１を含んで構成される。アドレス回路２２は、データ保持回路２１からのＱ０，Ｑ１とマイコン１０からのストローブ信号ＳＴＢとを受けて、レジスタ回路９０に対する選択信号Ａ１〜Ａ４を出力する回路である。ここで、ストローブ信号ＳＴＢがＬレベルの場合、ＡＮＤ１２４〜１２７の一方の入力にストローブ信号ＳＴＢが入力されることから、選択信号Ａ１〜Ａ４の論理レベルはＬレベルとなる。一方、ストローブ信号ＳＴＢがＨレベルの場合、選択信号Ａ１〜Ａ４の論理レベルは、データ保持回路２１からの出力Ｑ０，Ｑ１に応じて変化する。なお、本明細書において、出力Ｑ０，Ｑ１の論理レベルが共にＨレベルの場合（Ｑ０，Ｑ１）＝（Ｈ，Ｈ）と記載することとする。（Ｑ０，Ｑ１，ＳＴＢ）＝（Ｈ，Ｈ，Ｈ）の場合は、（Ａ１，Ａ２，Ａ３，Ａ４）＝（Ｈ，Ｌ，Ｌ，Ｌ）となる。同様に、（Ｑ０，Ｑ１，ＳＴＢ）＝（Ｌ，Ｈ，Ｈ）の場合は、（Ａ１，Ａ２，Ａ３，Ａ４）＝（Ｌ，Ｌ，Ｈ，Ｌ）となり、（Ｑ０，Ｑ１，ＳＴＢ）＝（Ｈ，Ｌ，Ｈ）の場合は、（Ａ１，Ａ２，Ａ３，Ａ４）＝（Ｌ，Ｈ，Ｌ，Ｌ）となり、（Ｑ０，Ｑ１，ＳＴＢ）＝（Ｌ，Ｌ，Ｈ）の場合は、（Ａ１，Ａ２，Ａ３，Ａ４）＝（Ｌ，Ｌ，Ｌ，Ｈ）となる。
【００２２】
図４は、バイアス電流回路２３の一例を示す回路図である。バイアス電流回路２３は、ＰＭＯＳトランジスタ１４０，１４１、ＮＰＮトランジスタ１４２、抵抗１５０、基準電圧回路１６０を含んで構成される。
【００２３】
基準電圧回路１６０は、例えばバンドギャップ基準電圧回路であり、パワーセーブＰＳ信号がＨレベルの場合、出力電圧として基準電圧Ｖｒｅｆを出力し、パワーセーブ信号がＬレベルの場合、出力電圧及び消費電流がゼロとなるよう制御されることとする。
【００２４】
パワーセーブ信号ＰＳがＨレベルの場合のバイアス電流回路２３の動作を説明すると、ＮＰＮトランジスタ１４２のベース電極には、基準電圧Ｖｒｅｆが印加される。抵抗１５０は、ＮＰＮトランジスタ１４２におけるエミッタ抵抗であることから、抵抗１５０には基準電圧Ｖｒｅｆに応じたバイアス電流Ｉｂ１が流れる。ＰＭＯＳトランジスタ１４１は、ダイオード接続されていることから、バイアス電流Ｉｂ１に応じた駆動信号ＤＲが出力される。なお、ＰＭＯＳトランジスタ１４０はオフしていることから、バイアス電流Ｉｂ１の生成には影響しない。
【００２５】
パワーセーブ信号ＰＳがＬレベルの場合、基準電圧回路１６０は、出力電圧がゼロとなるよう制御されるため、ＮＰＮトランジスタ１４２はオフする。この結果、前述のバイアス電流Ｉｂ１はゼロとなる様に制御される。さらに、ＰＭＯＳトランジスタ１４１からのリーク電流の発生を防止するために、ＰＭＯＳトランジスタ１４１のソース電極とドレイン電極とが同電位となるよう、ＰＭＯＳトランジスタ１４０はオンされる。したがって、パワーセーブ信号ＰＳがＬレベルの場合には、駆動信号ＤＲの電圧レベルはほぼ電源電圧ＶＤＤとなる。
【００２６】
図５は、駆動回路３０の一例を示す回路図である。なお、前述の様に、駆動回路３０〜３３は全て同じ構成であることから、ここでは駆動回路３０のみを説明する。駆動回路３０は、発振回路４０、コンパレータ４１、制御ロジック５０、Ｈブリッジ回路６０を含んで構成され、抵抗Ｒｓ１が接続される。
【００２７】
発振回路４０は、Ｈブリッジ回路６０を制御するタイミングの基準となる基準クロックＣＬＫ１を生成する回路である。本実施形態では、Ｈレベルのパワーセーブ信号ＰＳが入力されると、基準クロックＣＬＫ１を生成し、Ｌレベルのパワーセーブ信号ＰＳが入力されると、基準クロックＣＬＫ１の生成を停止し、消費電流がゼロとなるよう制御されることとする。本実施形態における発振回路４０には、例えば特開２００７−６４２１に記載された発振回路を用いることができる。
【００２８】
コンパレータ４１は、反転入力における抵抗Ｒｓ１で生成される電圧Ｖｓ１を、非反転入力に印加される基準電圧Ｖｂ１と比較することにより、モータ１５に流れる電流値を検出するための回路である。例えば、モータ１５に流れる電流が設定電流を超えると、電圧Ｖｓ１の電圧レベルが基準電圧Ｖｂ１より高くなり、コンパレータ出力Ｃｏｕｔ１はＨレベルからＬレベルへと変化する。制御ロジック５０は、コンパレータ出力Ｃｏｕｔ１の変化を受けて、モータ１５に流れる電流を減衰させるべくＨブリッジ回路６０を制御する。なお、本実施形態において基準電圧Ｖｂ１は、負荷駆動回路１１の外部から入力されることとする。
【００２９】
図６は、コンパレータ４１の一例を示す回路図である。コンパレータ４１は、ＰＭＯＳトランジスタ１７０、ＮＭＯＳトランジスタ１７２，１７３、ＰＮＰトランジスタ１７６，１７７からなる差動入力回路、ＰＭＯＳトランジスタ１７１，ＮＭＯＳトランジスタ１７４からなるコンパレータ４１のゲインを増幅する増幅回路、ＮＭＯＳトランジスタ１７３，１７４のリーク電流を防止するスイッチとして動作するＮＭＯＳトランジスタ１７５、パワーセーブ信号ＰＳの論理レベルを反転させるインバータ１８０からなる。ＰＭＯＳトランジスタ１７０，１７１は、差動入力回路と増幅回路との夫々にバイアス電流Ｉｂ２，Ｉｂ３を供給するトランジスタである。コンパレータ４１において、パワーセーブ信号ＰＳがＨレベルの場合、インバータ１８０の出力はＬレベルとなるため、ＮＭＯＳトランジスタ１７５はオフする。また、ＰＭＯＳトランジスタ１７０，１７１は、バイアス電流回路２３のＰＭＯＳトランジスタ１４１とカレントミラーを構成するため、バイアス電流回路２３から出力される駆動信号ＤＲに応じたバイアス電流Ｉｂ２，Ｉｂ３が夫々ＰＭＯＳトランジスタ１７０，１７１に流れる。この結果、コンパレータ４１は、基準電圧Ｖｂ１と電圧Ｖｓとの比較結果Ｃｏｕｔ１を出力可能となる。パワーセーブ信号ＰＳがＬレベルの場合、バイアス電流回路２３におけるバイアス電流Ｉｂ１はゼロとなり、駆動信号ＤＲは電源電圧ＶＤＤと同レベルになる様に制御され、さらにバイアス電流回路２３におけるＰＭＯＳトランジスタ１４０、コンパレータ４１のＮＭＯＳトランジスタ１７５は、共にオンする。その結果、コンパレータ４１のバイアス電流Ｉｂ２，Ｉｂ３はゼロとなるように制御される。すなわち、コンパレータ４１は、パワーセーブ信号ＰＳがＨレベルとなり、バイアス電流回路２３のバイアス電流Ｉｂ１が生成されると、コンパレータ４１を動作状態とするバイアス電流Ｉｂ２，Ｉｂ３も生成され、パワーセーブ信号ＰＳがＬレベルとなり、バイアス電流回路２３のバイアス電流Ｉｂ１がゼロとなる様に制御されると、バイアス電流Ｉｂ２，Ｉｂ３もゼロとなる様に制御される。なお、バイアス電流Ｉｂ２，Ｉｂ３が本発明における駆動電流に相当する。
【００３０】
制御ロジック５０は、パワーセーブ信号ＰＳ、駆動出力Ｑ１０〜Ｑ１５、基準クロックＣＬＫ１、コンパレータ出力Ｃｏｕｔ１に基づいて、モータ１５を直接駆動するＨブリッジ回路６０を制御する回路である。
【００３１】
図７は、レジスタ回路９０の一例を示し、データ取り込み回路１９０〜１９３を含んで構成される。なお、データ取り込み回路１９０〜１９３は、夫々同じ構成であるため、データ取り込み回路１９０のみ説明する。データ取り込み回路１９０は、Ｄフリップフロップ２００〜２０５を含んで構成される。Ｄフリップフロップ２００〜２０５のＤ入力には、データ保持回路２１からの出力であるＱ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２が駆動データＤＡＴＡとして夫々入力される。Ｄフリップフロップ２００〜２０５のＣ入力には、アドレス回路２２からの選択信号Ａ１が入力される。Ｄフリップフロップ２００〜２０５のＲ入力には、パワーセーブ信号ＰＳが入力される。パワーセーブ信号ＰＳがＬレベルの場合、Ｄフリップフロップ２００〜２０５は、リセットされる。一方、パワーセーブ信号ＰＳがＨレベルの場合、Ｄフリップフロップ２００〜２０５は、リセットが解除されるため、選択信号Ａ１がＬレベルからＨレベルに変化した時に、各Ｄ入力に入力される駆動データＤＡＴＡを保持し、夫々のＱ出力（Ｑ１５，Ｑ１４，Ｑ１３，Ｑ１２，Ｑ１１，Ｑ１０）から出力する。
【００３２】
また、本実施形態の制御ロジック回路５０は、Ｈブリッジ回路６０を制御するために必要な論理回路（不図示）が含まれている。本実施形態においては、Ｈブリッジ回路６０を制御するための論理回路も、パワーセーブ信号ＰＳがＬレベルの場合リセットされ、Ｈレベルの場合リセットが解除されることとする。したがって、制御ロジック５０は、パワーセーブ信号ＰＳがＬレベルの場合リセットされ、Ｈレベルの場合リセットが解除される。
【００３３】
Ｈブリッジ回路６０は、制御ロジック５０に保持された駆動データＤＡＴＡに基づいて、直接モータ１５を駆動する回路である。Ｈブリッジ回路６０は、ＮＭＯＳトランジスタ７０〜７３を含んで構成される。なお、制御回路５０がリセットされた場合、制御ロジック５０は、Ｈブリッジ回路６０におけるＮＭＯＳトランジスタ７０〜７３を全てオフすることとする。
【００３４】
上記に、本実施形態の負荷駆動回路１１を構成する各回路の詳細を説明した。次に、負荷駆動回路１１がマイコン１０から入力される、パワーセーブ信号ＰＳ、クロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ、リセット信号ＲＳＴ、ストローブ信号ＳＴＢに基づいて、負荷を駆動する場合の動作を説明する。図８は、負荷駆動回路１１の動作の一例を示すタイミングチャートである。なお、前述の様に、駆動回路３０〜３３は同じ構成であることから、モータ１５を駆動する駆動回路３０のみの動作を代表例として説明する。また、本実施形態においては、パワーセーブ信号ＰＳがＬレベルの場合、負荷駆動回路１１を待機状態とし、パワーセーブ信号ＰＳがＨレベルの場合、負荷駆動回路１１を動作状態とする。
【００３５】
負荷駆動回路１１を待機状態とすべく、マイコン１０がＬレベルのパワーセーブ信号ＰＳを出力し、さらにリセット信号ＲＳＴがＬレベルである場合（期間Ａ）、データ保持回路２１は、リセットされる。バイアス電流回路２３は、パワーセーブ信号ＰＳがＬレベルであるため、バイアス電流Ｉｂ１はゼロとなるよう制御され、待機状態に応じた駆動信号ＤＲが出力される。また、発振回路４０は、消費電流がゼロとなるよう制御される。コンパレータ４１は、バイアス電流回路２３からの駆動信号ＤＲにより、バイアス電流Ｉｂ２，Ｉｂ３がゼロとなるよう制御される。さらに、制御ロジック５０は、リセットされる。従って、待機状態においては、負荷駆動回路１１の消費電流がゼロとなるように制御されている。
【００３６】
負荷駆動回路１１が待機状態において、リセット信号ＲＳＴがＨレベルに変化すると（期間Ｂ）、データ保持回路２１のリセットが解除される。一方、バイアス電流回路２３、発振回路４０、コンパレータ４１、制御ロジック５０の夫々は、リセット信号ＲＳＴの論理レベルによらず、待機状態では消費電流がゼロとなるように制御される。データ保持回路２１のリセットが解除された後に、マイコン１０が、モータ１５の駆動に関するシリアルデータＳＤＡＴＡをクロック信号ＳＣＬＫに基づいて出力すると、データ保持回路２１は、シリアルデータＳＤＡＴＡを保持する。なお、８ビットのシリアルデータＳＤＡＴＡのうち、先頭２ビットはアドレスデータＡＤとしてＤフリップフロップ１１６，１１７に保持され、残りの６ビットは駆動データＤＡＴＡとしてＤフリップフロップ１１０〜１１５に保持される。また、保持されたアドレスデータＡＤは、Ｄフリップフロップ１１６，１１７におけるＱ出力から、Ｑ１，Ｑ０として出力され、駆動データＤＡＴＡは、Ｄフリップフロップ１１０〜１１５におけるＱ出力から夫々、Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２として出力される。本実施形態においては、アドレスデータＡＤをともにＨレベルとする。また、期間Ｂにおいては、負荷駆動回路１１は待機状態であるため、シリアルデータＳＤＡＴＡを保持する際にデータ保持回路２１が消費した電流以外、電流は消費されない。
【００３７】
データ保持回路２１にシリアルデータＳＤＡＴＡが保持された状態で、負荷駆動回路１１を動作状態とすべくマイコン１０がＨレベルのパワーセーブ信号ＰＳを出力すると（期間Ｃ）、バイアス電流回路２３は、バイアス電流Ｉｂ１が流れることにより、バイアス電流Ｉｂ１の電流値に応じた駆動信号ＤＲを出力する。発振回路４０は、制御ロジック５０がＨブリッジ回路６０を制御するタイミングの基準となる基準クロックＣＬＫ１を生成する。コンパレータ４１は、駆動信号ＤＲにより、バイアス電流Ｉｂ１に応じたバイアス電流Ｉｂ２，Ｉｂ３を生成するよう制御される。制御ロジック５０は、リセットが解除され、データ保持回路２１からの駆動データＤＡＴＡを取り込み可能な状態となる。さらに、マイコン１０からのストローブ信号ＳＴＢがＨレベルになると、前述の様に、アドレスデータＡＤは、ともにＨレベルであることから、アドレス回路２２からの選択信号Ａ１〜Ａ４のうち、選択信号Ａ１のみがＨレベルとなる。選択信号Ａ１がＨレベルとなると、データ保持回路２１に保持された駆動データＤＡＴＡは、データ取り込み回路１９０に取り込まれることとなる。詳述すると、データ取り込み回路１９０における、Ｄフリップフロップ２００〜２０５のＣ入力には、選択信号Ａ１が入力され、選択信号Ａ１がＬレベルからＨレベルになるため、Ｄフリップフロップ２００〜２０５のＤ入力に入力されたデータ保持回路２１からのＱ出力（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２）が、Ｄフリップフロップ２００〜２０５に保持される。また、Ｄフリップフロップ２００〜２０５に保持された駆動データＤＡＴＡは、Ｄフリップフロップ２００〜２０５のＱ出力から夫々出力され、制御ロジック５０は、Ｈブリッジ回路６０を制御する。
【００３８】
負荷駆動回路１１が動作状態において、リセット信号ＲＳＴがＬレベルになると（期間Ｄ）、データ保持回路２１はリセットされる。従って、データ取り込み回路１９０における駆動データＤＡＴＡは全てＬレベルとなる。本実施形態において、駆動データＤＡＴＡが全てＬレベルの場合には、制御ロジック５０は、Ｈブリッジ回路６０におけるＮＭＯＳ７０〜７３を全てオフすることとする。この結果、負荷駆動回路１１が動作状態であっても、リセット信号ＲＳＴをＬレベルとすることにより、モータ１５の駆動を停止することが可能となる。
【００３９】
以上に説明した構成からなる本実施形態の負荷駆動回路１１は、マイコン１０からのシリアルデータＳＤＡＴＡのうち、アドレスデータＡＤに基づいてモータ１５〜１８を選択し、選択されたモータを駆動データＤＡＴＡに基づいて駆動することが可能である。さらに、マイコン１０が、パワーセーブ信号ＰＳとリセット信号ＲＳＴを別々に制御することにより、シリアルデータＳＤＡＴＡが入力されている期間において、負荷駆動回路１１が定常的に消費する消費電流がゼロとなるように制御されていることから、消費電力を削減することが可能である。さらに、データ保持回路２１がシリアルデータＳＤＡＴＡを保持した後、パワーセーブ信号ＰＳをＨレベルとすると、モータ１５が駆動可能となることから、パワーセーブ信号ＰＳをＨレベルとしてから、モータ１５を駆動するまでの時間を短縮することが可能である。
【００４０】
また、本実施形態における負荷駆動回路１１におけるデータ保持回路２１には、パワーオンリセット信号ＰＯＲが入力されており、電源電圧ＶＤＤが所定のレベル未満になると、データ保持回路２１はリセットされる。前述の様に、データ保持回路２１がリセットされると、モータ１５〜１８の駆動は停止されるため、電源電圧ＶＤＤが低下した場合であっても、負荷駆動回路１１の誤動作を防ぐことが可能となる。
【００４１】
また、近年の電子機器においては、多数のモータが用いられており、マイコンが制御する駆動回路の数も増加している。本実施形態における負荷駆動回路１１は、４つのモータ１５〜１８を駆動するために、４つの駆動回路３０〜３３を備えているが、モータの数が増加した場合は、さらに駆動回路の数を増やすことが可能である。駆動回路の数が増えた場合であっても、本実施形態の負荷駆動回路１１は、マイコンからのシリアルデータＳＤＡＴＡを待機状態に保持することが可能である為、消費電流を削減できる。
【００４２】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態である負荷駆動回路を示す図である。
【図２】データ保持回路２１の一例を示す回路図である。
【図３】アドレス回路２２の一例を示す回路図である。
【図４】バイアス電流回路２３の一例を示す回路図である。
【図５】駆動回路３０の一例を示す回路図である。
【図６】コンパレータ４１の一例を示す回路図である。
【図７】データ取り込み回路の一例を示す回路図である。
【図８】負荷駆動回路１１の動作の一例を示すタイミングチャートである。
【図９】マイコン５１０からの制御信号のタイミングチャートである。
【図１０】マイコンにより制御される従来のモータ駆動回路のブロック図である。
【符号の説明】
【００４４】
１０  マイコン
１１  負荷駆動回路
１５〜１８  モータ
２０  パワーオンリセット回路
２１  データ保持回路
２２  アドレス回路
２３  バイアス電流回路
３０〜３３  駆動回路
４０  発振回路
４１  コンパレータ
５０  制御ロジック
６０  Ｈブリッジ回路
９０  レジスタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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