(57)【要約】【課題】スクライブＴＥＧの占有面積を縮小することにより、ＬＳＩチップのウェハ上での採れ数削減を抑制して、低コスト化を実現する半導体装置を提供する。【解決手段】半導体装置は、第１の電極端子群１０１と１つ以上の第２の電極端子群１０２とを備え、第１の電極端子群１０１では、複数の第１の電極端子１，１，…が測定針のピッチに合わせて並べて形成されており、第２の電極端子群１０２では、それぞれ、複数の第２の電極端子２，２，…が測定針のピッチに合わせて並べて形成されている。そして、隣り合う第１の電極端子１，１の間には、第２の電極端子群１０２のそれぞれを構成する第２の電極端子２が１つずつ配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気測定のための測定針のピッチに合わせて並べて形成された複数の第１の電極端子を有する第１の電極端子群と、
前記測定針の前記ピッチに合わせて並べて形成された複数の第２の電極端子をそれぞれ有する１つ以上の第２の電極端子群と、
特定の前記第１の電極端子に電気的に接続された第１の評価素子と、
前記第２の電極端子群のそれぞれが有する前記第２の電極端子のうちの特定の前記第２の電極端子に電気的に接続された第２の評価素子とを備え、
隣り合う前記第１の電極端子の間には、それぞれ、前記第２の電極端子群のそれぞれが有する前記第２の電極端子が１つずつ配置されている、半導体装置。
【請求項２】
電気測定のための測定針のピッチに合わせて並べて形成された複数の第１の電極端子を有する第１の電極端子群と、
前記測定針のピッチに合わせて並べて形成された複数の第２の電極端子をそれぞれ有する１つ以上の第２の電極端子群と、
特定の前記第１の電極端子と前記第２の電極端子群のそれぞれが有する前記第２の電極端子のうちの特定の前記第２の電極端子とに電気的に接続され、１種類以上の項目を評価する評価素子とを備え、
隣り合う前記第１の電極端子の間には、前記第２の電極端子群のそれぞれが有する前記第２の電極端子が１つずつ配置されており、
前記特定の第１の電極端子と前記第２の電極端子群のそれぞれが有する前記第２の電極端子のうちの前記特定の前記第２の電極端子とは、互いに異なる種類の項目を測定する、半導体装置。
【請求項３】
前記第１および前記第２の電極端子群は、スクライブ領域内に配置されたスクライブＴＥＧ素子内に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および前記第２の電極端子群は、ＬＳＩチップ内に配置されたテストデバイス領域内に形成されている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＴＥＧ（ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）素子が形成された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化及び低コスト化に伴って、ウェハ評価に用いるＴＥＧ（ＰＣＭ；Process Control Module の略）または製造工程中で用いるマーク類をＬＳＩ（large Scale Integration）チップの周辺に形成されたスクライブ領域内に形成することが主流となっている。
【０００３】
スクライブ領域内にスクライブＴＥＧ（ＰＣＭ）またはマーク類を形成すると、ＬＳＩチップの面積を広げることなく、またＴＥＧ（ＰＣＭ）またはマーク類を形成するためにウェハ上のＬＳＩチップを削ることもなく済むので、ウェハ当りのＬＳＩチップ採れ数を増やすことができ、低コスト化を実現できる。
【０００４】
しかしながら、スクライブＴＥＧ（ＰＣＭ）には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの特性、電極膜およびスルーホールの抵抗（断線、短絡）、絶縁膜の容量ならびに耐圧などの基本特性を評価する素子だけでも、極性、駆動電圧、駆動速度およびゲートサイズ等のそれぞれの組合せで単体ＭＯＳトランジスタ、トランジスタアレイ、キャパシタパターン、拡散層，ゲート電極膜および配線電極膜のバーパターン、スネークパターン、櫛形パターン、スクエアパターン、ならびに、コンタクトホールおよびヴィアホールの単独パターンあるいはチェーンパターンなどが存在する。
【０００５】
そのため、半導体装置の製造方法の複雑化および多層化が進んでいる昨今では、合わせて百を優に超える多大な数の評価素子を形成する必要がある場合も少なくない。また、同様に、マーク類についても、アライメント用マーク、重ね合わせ精度管理用マーク、寸法管理用マークおよび膜厚管理用マークなど、製造工程数などに合わせて多数のマークの形成が必要となってきている。
【０００６】
それら必要な数のスクライブＴＥＧ（ＰＣＭ）およびマーク類を全て形成するとスクライブ領域の面積が拡大してしまうが、スクライブ領域の面積が拡大してしまうと逆にウェハ当りのＬＳＩチップの採れ数が減少してしまい半導体装置の低コスト化を図ることが難しいという短所を有している。
【０００７】
特に、スクライブＴＥＧ（ＰＣＭ）には電気測定を行なうための電極端子（パッド）が形成されているが、この電極端子は電気測定を行なう時に使用する測定針（プローブ針）のピッチに律速されて形成されている。電極端子のピッチとしては百μｍ前後〜百数十μｍ程度必要であり、スクライブＴＥＧ（ＰＣＭ）の長手方向（ＬＳＩチップの周方向）の長さは必要素子数×素子当り端子数×電極端子ピッチであるので、その長さは数十ミリメートルとなる。このように、スクライブＴＥＧ（ＰＣＭ）の長手方向の長さがスクライブ領域内において非常に長くなり大面積を必要とする点が、大きな課題となっている。
【０００８】
以下、図３を参照しながら、従来のスクライブＴＥＧ（ＰＣＭ）の構成について説明する。図３に示すように、１４はスクライブＴＥＧ（ＰＣＭ）の電極端子、１５はスクライブＴＥＧ（ＰＣＭ）の評価素子、１６はスクライブＴＥＧ（ＰＣＭ）の評価素子とスクライブＴＥＧ（ＰＣＭ）の電極端子とを接続する配線である。スクライブＴＥＧ（ＰＣＭ）の電極端子１４は電気測定時の測定針のピッチに合わせて並べて形成されており、評価素子１５は隣り合う電極端子１４，１４の間もしくは電極端子１４が形成されている層よりも下の層に形成されており、その評価素子１５において電流電圧を印加するための端子または電流電圧を測定するための端子と電極端子１４とが電極膜またはスルーホールまたはそれらの組合せで形成された配線１６で結線されている。これら電極端子１４と評価素子１５と配線１６との組合せを一つもしくはいくつか合わせてその全ての電極端子１４が測定針のピッチを保持するように並べたものを一体のかたまりとし、スクライブ領域内に形成されるのが通常であった。
【０００９】
一方、最近、例えば特開２００７−１８０１１２号公報に示されているように、ＬＳＩチップをダイシング時に保護するためのシールリングを、スクライブＴＥＧ（ＰＣＭ）を形成する箇所だけ部分的に細くすることなどにより、スクライブ領域の面積を拡大することなくスクライブ領域内にスクライブＴＥＧ（ＰＣＭ）を形成し、ＬＳＩチップ採れ数の削減を抑える技術が提案されている。
【特許文献１】特開２００７−１８０１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特開２００７−１８０１１２号公報に示された技術でも、スクライブＴＥＧ（ＰＣＭ）の長手方向の長さが充分に縮小されていないという問題は依然として残っている。
【００１１】
具体的には、１つのフォトマスク（レチクル）上のスクライブ領域自体の長手方向の大きさ（長さ）はＬＳＩチップの大きさに依存している。例えば１つのＬＳＩチップの大きさが縦方向と横方向とのそれぞれに対して露光可能領域の大きさの半分以上である場合、１つのフォトマスク上にはＬＳＩチップを１つ分しか形成できないため、スクライブ領域自体の長手方向の大きさ（長さ）としてはＬＳＩチップの外周一回り分しか確保できず、必要なスクライブＴＥＧ（ＰＣＭ）またはマーク類等を形成するための面積をスクライブ領域に確保することができない。
【００１２】
この問題を解決する手段として、スクライブ領域自体の短方向の大きさ（幅）を倍に広げることにより、必要なスクライブＴＥＧ（ＰＣＭ）またはマーク類を形成するための面積をスクライブ領域に確保するという方法が考えられるが、この方法ではウェハ上のＬＳＩチップ採れ数が大幅に削減されてしまい、半導体装置の低コスト化を図ることが難しいという第１の課題が発生する。
【００１３】
また、スクライブＴＥＧ（ＰＣＭ）の長手方向における長さを短くするためにはスクライブＴＥＧ（ＰＣＭ）の電極端子（パッド）のピッチを短くすればよいが、このピッチを電気測定を行う際の測定針のピッチ以下に縮めることができないという制限があるので問題となる。
【００１４】
例えば、測定針（プローブ針）のピッチが１２０μｍであり１０個のＭＯＳトランジスタ評価素子を評価するための電極端子数が４０個であるスクライブＴＥＧ（ＰＣＭ）の場合、スクライブＴＥＧ（ＰＣＭ）の長手方向において、１つ１つのＭＯＳトランジスタの評価素子パターン自体の長さは数十μｍ程度であっても、その評価素子１０個を形成するために必要な占有面積は電極端子の占有面積に律速される。そのため、スクライブＴＥＧ（ＰＣＭ）の長手方向の長さとしては、電極端子４０個分だけでも４８００μｍ以上が必要となり、評価素子パターン自体の大きさに比べて非常に長くなる。
【００１５】
このスクライブＴＥＧ（ＰＣＭ）を、縦横の１辺がそれぞれ１５０００μｍでフォトマスク上に１チップしか形成できないＬＳＩチップと共に形成する場合、単純計算でも、スクライブ領域の１辺上に形成できるスクライブＴＥＧ（ＰＣＭ）の個数は最大で３個（＝１５０００μｍ÷４８００μｍ）となり、スクライブ領域に合計で１２個のスクライブＴＥＧ（ＰＣＭ）を形成することが限界である。さらにはスクライブ領域にはスクライブＴＥＧ（ＰＣＭ）以外にマーク類などを形成する必要があることなどを考えると、実際にはスクライブ領域におけるスクライブＴＥＧ（ＰＣＭ）の配置可能数は更に少なくなり、必要なスクライブＴＥＧ（ＰＣＭ）とマーク類の全てとをスクライブ領域に配置しきれないという第２の課題が発生する。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、スクライブ領域におけるスクライブＴＥＧ（ＰＣＭ）の評価パターンを削減せずにその占有面積を縮小し、その結果、ＬＳＩチップのウェハ上での採れ数削減を抑制し、低コスト化を実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の半導体装置は、第１の電極端子群と、１つ以上の第２の電極端子群と、第１の評価素子と、第２の評価素子とを備えている。第１の電極端子群では、複数の第１の電極端子が、電気測定のための測定針のピッチに合わせて並べて形成されており、第２の電極端子群では、それぞれ、複数の第２の電極端子が、測定針のピッチに合わせて並べて形成されている。第１の評価素子は、特定の第１の電極端子に電気的に接続されており、第２の評価素子は、第２の電極端子群のそれぞれが有する第２の電極端子のうちの特定の第２の電極端子に電気的に接続された第２の評価素子とを備えている。そして、隣り合う第１の電極端子の間には、それぞれ、第２の電極端子群のそれぞれが有する第２の電極端子が１つずつ配置されている。
【００１８】
この構成により、半導体装置に設けられる電極端子の個数が多くなっても、電極端子群が占める面積の拡大を防止することができる。
【００１９】
また、このように第１の電極端子群および第２の電極端子群を配置しても、複数回に分けて電気測定を行えば半導体装置の電気測定を行うことができる。
【００２０】
ここで、「電極端子がそれぞれ電気測定のための測定針のピッチに合わせて並べて形成されている」とは、例えば、電極端子が測定針のピッチと略同一のピッチで配置されていることである。
【００２１】
本発明の第２の半導体装置は、第１の電極端子群と、１つ以上の第２の電極端子群と、評価素子とを備えている。第１の電極端子群では、複数の第１の電極端子が、電気測定のための測定針のピッチに合わせて並べて形成されており、第２の電極端子群では、それぞれ、複数の第２の電極端子が、測定針のピッチに合わせて並べて形成されている。評価素子は、特定の第１の電極端子と第２の電極端子群のそれぞれが有する第２の電極端子のうちの特定の第２の電極端子とに電気的に接続され、１種類以上の項目を評価する。そして、隣り合う第１の電極端子の間には、第２の電極端子群のそれぞれが有する第２の電極端子が１つずつ配置されている。また、特定の第１の電極端子と第２の電極端子群のそれぞれが有する第２の電極端子のうちの特定の第２の電極端子とは、互いに異なる種類の項目を測定する。
【００２２】
この構成により、半導体装置において複数種の評価を行う場合であっても、評価素子としては１つの評価素子を用いればよいので、スクライブ領域における評価素子の占有面積の拡大を抑制することができる。
【００２３】
本発明の第１および第２の半導体装置では、第１および第２の電極端子群は、半導体ウェハ内のスクライブ領域内に配置されたスクライブＴＥＧ素子内に形成されていてもよく、ＬＳＩチップ内に配置されたテストデバイス領域内に形成されていてもよい。
【発明の効果】
【００２４】
本発明に係る半導体装置では、測定針（プローブ針）ピッチの組合せ単位ごと（電極端子群ごと）に電気測定を行うので、結果的には測定針ピッチよりも小さいピッチで配置された電極端子（パッド）を電気測定上も問題なく形成することができ、スクライブＴＥＧ（ＰＣＭ）の評価素子と電極端子との集積度を上げることができる。よって、スクライブ領域の長手方向における電極端子群の長さを縮小することができるので、ＬＳＩチップのウェハ上での採れ数削減が抑制され、半導体装置の低コスト化を実現することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下に示す実施形態に限定されない。
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２７】
図１（ａ）は、本実施形態に係るスクライブＴＥＧ（ＰＣＭ）の一部を拡大した模式図である。図１（ｂ）は、図１（ａ）のスクライブＴＥＧの第１回目の電気測定を行なう際の測定針（プローブ針）を電極端子（パッド）に接触させている図である。図１（ｃ）は、図１（ａ）のスクライブＴＥＧを用いて第２回目の電気測定を行なう際の測定針を電極端子に接触させている図である。
【００２８】
まず、図１（ａ）に示すように、１はスクライブＴＥＧ（ＰＣＭ）の第１の電極端子、２はスクライブＴＥＧ（ＰＣＭ）の第２の電極端子、３および４はそれぞれスクライブＴＥＧ（ＰＣＭ）の第１および第２の評価素子、５と６とはスクライブＴＥＧ（ＰＣＭ）の評価素子と電極端子とを接続する配線、１０１はスクライブＴＥＧ（ＰＣＭ）の第１の電極端子で構成された第１の電極端子群、１０２はスクライブＴＥＧ（ＰＣＭ）の第２の電極端子で構成された第２の電極端子群である。また、図１（ｂ）に示すように、７は第１回目の電気測定時に使用する測定針である。さらに、図１（ｃ）に示すように、８は第２回目の電気測定時に使用する測定針である。
【００２９】
第１の電極端子１は１回目の電気測定時に使用する測定針７のピッチに合わせて並べて形成されている。隣り合う第１の電極端子１と第１の電極端子１との間には、それぞれ、第２の電極端子２が、第１の電極端子１とは重ならず且つ第１の電極端子１に接触しない位置に形成されており、第２の電極端子２もまた２回目の電気測定時に使用する測定針８のピッチに合わせて並べて形成されている。
【００３０】
第１の評価素子３は、第１の電極端子１と第２の電極端子２との間の位置に形成されている、もしくは第１の電極端子１と第２の電極端子２のうちのいずれかまたは両方が形成されている層よりも下の層に形成されている。第１の評価素子３と第１の電極端子１とは、配線５によって接続されている。
【００３１】
同様に、第２の評価素子４は、第１の電極端子１と第２の電極端子２との間の位置に形成されている、もしくは第１の電極端子１と第２の電極端子２のうちのいずれかまたは両方が形成されている層よりも下の層で形成されている。第２の評価素子４と第２の電極端子２とは、配線６によって接続されている。
【００３２】
本実施形態にかかる半導体装置では、第１の電極端子群１０１においては第１の電極端子１が測定針７のピッチに合わせて並べて形成されており、第２の電極端子群１０２においては第２の電極端子２が測定針８のピッチに合わせて並べて形成されている。しかし、隣り合う第１の電極端子１，１の間には第２の電極端子２が配置されているので、隣り合う第１の電極端子１と第２の電極端子２との距離は測定針７のピッチまたは測定針８のピッチよりも短い。よって、第１の電極端子群１０１および第２の電極端子群１０２の長手方向における長さを従来よりも短くすることができるので、スクライブ領域における第１の電極端子群１０１および第２の電極端子群１０２の占有面積を従来よりも小さくすることができ、その結果、半導体ウェハにおけるスクライブ領域自体の占有面積を小さくすることができるので、半導体ウェハでのＬＳＩチップの採れ数の減少を抑制することができる。よって、半導体装置の低コスト化を図ることができる。
【００３３】
ところで、一般に、半導体装置に対して電気測定を行う場合、スクライブ領域に設けられた電極端子に測定針を接触させることにより電極端子と測定針とを電気的に接続させる。そのため、電極端子は、スクライブ領域において、測定針のピッチに合わせてスクライブ領域に配置されていることが好ましい。従って、本実施形態のように隣り合う第１の電極端子１と第２の電極端子２との距離が測定針７または測定針８のピッチよりも短ければ、測定針７または測定針８のピッチを短くして電気測定を行う必要がある。
【００３４】
しかし、図１（ｂ）および図１（ｃ）に示されているように測定針７を第１の電極端子１に接触させて電気測定を行ったのちに測定針８を第２の電極端子２に接触させて電気測定を行うと、測定針７または測定針８のピッチを小さくすることなく半導体装置に対して電気測定を行うことができる。以上より、本実施形態にかかる半導体装置では、スクライブ領域において第１の電極端子１および第２の電極端子２を集約して配置することができ、その上、第１の電極端子１および第２の電極端子２をスクライブ領域に集約して配置しても測定針７または測定針８のピッチを狭くすることなく半導体装置に対して電気測定を行うことができる。
【００３５】
例えば、前述の「発明が解決しようとする課題」の欄で示したスクライブＴＥＧ（ＰＣＭ）、具体的には測定針のピッチが１２０μｍであり評価素子が１０個であり電極端子（パッド）数が４０個であるスクライブＴＥＧ（ＰＣＭ）を２つ分形成するために要する長手方向の長さは、従来では４８００μｍ強の２倍となる９６００μｍ強を必要としていたのに対して、本実施形態によれば測定針のピッチで形成した電極端子数４１個分以内に収まるので４９２０μｍ弱となる。よって、本実施形態では、スクライブＴＥＧ（ＰＣＭ）の長手方向における長さを、従来の約半分近くに縮小することができる。
【００３６】
また、前述の「発明が解決しようとする課題」の欄では、ＭＯＳトランジスタを例として説明したが、電極膜、スルーホールおよび絶縁膜など他の評価素子についても同様の効果を得ることができる。
【００３７】
なお、本実施形態では従来のスクライブＴＥＧを２つ分形成して電気測定を２回に分けて行なう例を示したが、隣り合う第１の電極端子の間に２つ以上の電極端子を設けるために必要なスペースがあれば、従来のスクライブＴＥＧをｎ（ｎ＞２）個形成して電気測定をｎ回に分けて行うことができる。
【００３８】
また、第１の電極端子および第２の電極端子としては、本実施形態のようにスクライブＴＥＧに形成された電極端子であってもよく、ＬＳＩチップ内のテストデバイスに形成された電極端子であっても良い。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、上記第１の実施形態１では、第１の電極端子は第１の評価素子に接続されており第２の電極端子は第２の評価素子に接続されているが、本実施形態では、１つの評価素子が複数の項目を評価することができ第１および第２の電極端子には１つの評価素子が接続されている。
【００４０】
図２は、本実施形態に係るスクライブＴＥＧ（ＰＣＭ）の一部を拡大した模式図である。
【００４１】
まず、図２に示すように、９はスクライブＴＥＧ（ＰＣＭ）の第１の電極端子、１０はスクライブＴＥＧ（ＰＣＭ）の第２の電極端子、１１はスクライブＴＥＧ（ＰＣＭ）の評価素子、１２と１３とはそれぞれスクライブＴＥＧ（ＰＣＭ）の評価素子と電極端子を接続する配線、１０９はスクライブＴＥＧ（ＰＣＭ）の第１の電極端子で構成された第１の電極端子群、１１０はスクライブＴＥＧ（ＰＣＭ）の第２の電極端子で構成された第２の電極端子群である。
【００４２】
第１の電極端子群１０９では、第１回目の電気測定時の測定針のピッチに合わせたピッチで並べて形成されている。隣り合う第１の電極端子９，９の間には、それぞれ、第２の電極端子１０が第１の電極端子９とは重ならないようにかつ第１の電極端子９に接触しない位置に形成されている。第２の電極端子群１１０では、第２回目の電気測定時の測定針のピッチに合わせたピッチで並べて形成されている。
【００４３】
評価素子１１は、第１の電極端子９と第２の電極端子１０との間の位置に形成されている、もしくは第１の電極端子９と第２の電極端子１０のうちのいずれかまたは両方が形成されている層よりも下の層に形成されている。評価素子１１は、２種類の項目を評価することができ、具体的には、第１の項目を評価するための端子と、第２の項目を評価するための端子とを有している。第１の項目を評価するための端子は配線１２を介して第１の電極端子９に接続されており、第２の項目を評価するための端子は配線１３を介して第２の電極端子１０に接続されている。
【００４４】
具体的に、例えば評価素子が電気的に解析できる解析回路を備えている場合を考える。この場合、通常の評価を行なう際には、解析回路を通さずに評価素子のみを測定できる電極端子と評価素子とを接続して、通常の評価を行う。次に、解析作業を行なう際には、解析回路を通して評価素子を測定する電極端子と評価素子とを接続して、解析作業を行う。そのため、半導体装置には、通常の評価を行う際に用いる電極端子（例えば第１の電極端子）と、解析作業を行う際に用いる電極端子（例えば第２の電極端子）とが必要である。
【００４５】
従来の技術では、スクライブ領域には、第１の電極端子を測定針のピッチで配置するためのスペースと、第２の電極端子を測定針のピッチで配置するためのスペースとが必要となる。よって、従来の技術では、半導体装置における作業の種類が多くなるにつれて電極端子の占有面積が増加し、半導体装置の低コスト化を図ることが難しくなる。
【００４６】
一方、本実施形態にかかる半導体装置では、隣り合う第１の電極端子９，９の間に第２の電極端子１０が形成されているので、スクライブ領域には、第１の電極端子９，９，…を測定針のピッチで配置するためのスペースと、第１の電極端子群１０９の外側に配置された第２の電極端子１０を配置するためのスペースとが必要となる。ここで、第１の電極端子群１０９の外側に配置された第２の電極端子１０を配置するためのスペースは、測定針の１ピッチ以下に相当する面積にすぎない。よって、本実施形態では、作業の種類が多くなっても、スクライブ領域では測定針の１ピッチ以下に相当する面積が電極端子の占有面積として増加するにすぎず、半導体装置の低コスト化を図ることができる。
【００４７】
また、１つのフォトマスク（レチクル）セットで複数の使い方をする場合を考える。例えば、３層配線構造で製造する半導体装置と４層配線構造で製造する半導体装置との２通りの使い方ができるフォトマスク（レチクル）セットを想定し、最上層の配線で端子を引き出すスタックヴィアチェーンを評価する場合を考えると、スタックヴィアチェーンは、３層配線構造の時には３層目の配線で端子を引き出し、４層配線構造の時には４層目の配線で端子を引き出す。このとき、従来の技術では、評価素子として３層目の配線で端子を引き出すスタックヴィアチェーンを評価するための評価素子と４層目の配線で端子を引き出すスタックヴィアチェーンを評価するための評価素子との２種類の評価素子をスクライブ領域に配置するか、または、３層目の配線のフォトマスク（レチクル）として端子を引き出すものと端子を引き出ししないものとの２種類のフォトマスクを作成して使い分けるか等の対応が必要となる。前者の方法ではスクライブ領域における評価素子の占有面積が大きくなってしまい、後者の方法では３層目の配線層を２種類製造しなければならないので、半導体装置を低コストで提供することが難しい。
【００４８】
しかし、本実施形態では、１つの評価素子が１種の評価方法を持っているので、評価素子として上記２種類の評価素子を配置しなくても、また、フォトマスクとして上記２種類のフォトマスクを作成しなくても、３層配線構造で製造する半導体装置と４層配線構造で製造する半導体装置との２通りの使い方を実現することができる。よって、スクライブ領域では測定針の１ピッチ以下に相当する面積が評価素子の占有面積として増加するにすぎないので、この場合であっても半導体装置の低コスト化を実現することができる。
【００４９】
以上のように、本実施形態では、上記の第１の実施形態と同じように、隣り合う第１の電極端子９，９の間に第２の電極端子１０が設けられているのでスクライブ領域において第１の電極端子群１０９および第２の電極端子群１１０の占有面積を従来に比べて小さくすることができる。また、隣り合う第１の電極端子９と第２の電極端子１０との間の距離が測定針のピッチよりも狭いが、電気測定を２回に分けて行えば測定針のピッチを狭くすることなく電気測定を行うことができる。
【００５０】
また、隣り合う第１の電極端子９，９の間に第２の電極端子１０を設けているので、第１の電極端子９のピッチに律速されていたスクライブＴＥＧの占有面積を縮小することができ、その結果、半導体ウェハにおけるスクライブ領域自体の占有面積を縮小することができ、ウェハ上でのＬＳＩチップ採れ数が増大して半導体装置の低コスト化が実現できる。
【００５１】
なお、本実施形態では、評価素子として２種類の評価方法を持つ評価素子を形成して電気測定を２回に分けて行う例を示したが、隣り合う第１の電極端子の間に２つ以上の電極端子を設けるために必要なスペースがあれば評価素子として３種類以上の評価方法を持つ評価素子を形成して電気測定を３回以上に分けて行っても良い。
【００５２】
また、上記第１の実施形態と同じく、第１の電極端子および第２の電極端子としては、本実施形態のようにスクライブＴＥＧに形成された電極端子であってもよく、ＬＳＩチップ内のテストデバイスに形成された電極端子であっても良い。
【産業上の利用可能性】
【００５３】
以上説明したように、本発明の半導体装置は、スクライブＴＥＧ（ＰＣＭ）の評価パターンを削減せずに占有面積を縮小してＬＳＩチップのウェハ上での採れ数削減を抑制し、低コスト化を実現するものであり、特に、評価すべきＴＥＧ素子が多数形成された半導体装置等に有用である。
【図面の簡単な説明】
【００５４】
【図１】（ａ）は本発明の第１の実施形態にかかる半導体装置の構成を示す斜視図であり、（ｂ）は（ａ）に示す半導体装置における１回目の電気測定時の様子を示す模式図であり、（ｃ）は（ａ）に示す半導体装置における２回目の電気測定時の様子を示す模式図である。
【図２】本発明の第２の実施形態にかかる半導体装置の構成を示す斜視図である。
【図３】従来の半導体装置の構成を示す斜視図である。
【符号の説明】
【００５５】
１，９                第１の電極端子 
２，１０              第２の電極端子 
３                    第１の評価素子 
４                    第２の評価素子 
５，６，１２，１３    配線 
７，８                測定針 
１１                  評価素子 
１０１，１０９        第１の電極端子群 
１０２，１１０        第２の電極端子群 
【図１】
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【図２】
2009158684.tif 000004
【図３】
2009158684.tif 000005