(57)【要約】      （修正有）【課題】オン抵抗を低減し、かつ耐圧を向上し、小型化を図る半導体装置の提供。【解決手段】半導体装置２００は、主表面１２を有する半導体基板ＳＢと、半導体基板ＳＢに形成された絶縁ゲート型電界効果部を有する半導体素子とを備える。半導体素子は、エピタキシャル層ＥＰとバックゲート領域ＢＧとソース領域ＳＲとドレイン領域ＤＲとゲート電極ＧＥと不純物領域ＩＭ１とを含む。バックゲート領域ＢＧはエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。ソース領域ＳＲはバックゲート領域ＢＧ内の主表面１２に形成され、第１導電型である。ドレイン領域ＤＲはバックゲート領域ＢＧおよびエピタキシャル層ＥＰを挟んでソース領域ＳＲと対向するように主表面１２に形成され、第１導電型である。不純物領域ＩＭ１はエピタキシャル層ＥＰを挟んでバックゲート領域ＢＧの下に位置し、かつエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。【選択図】図３
2009164460.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板に形成された絶縁ゲート型電界効果部を有する半導体素子とを備え、
前記半導体素子は、
前記半導体基板の前記主表面に形成された第１導電型のエピタキシャル層と、
前記主表面に形成され、かつ前記エピタキシャル層とｐｎ接合を構成するように形成された第２導電型のバックゲート領域と、
前記バックゲート領域内の前記主表面に形成された第１導電型の第１の領域と、
前記バックゲート領域および前記エピタキシャル層を挟んで前記第１の領域と対向するように前記主表面に形成された第１導電型の第２の領域と、
前記第１の領域と前記第２の領域との間に位置する前記バックゲート領域上に絶縁膜を介して形成されたゲート電極と、
前記エピタキシャル層を挟んで前記バックゲート領域の下に位置し、かつ前記エピタキシャル層とｐｎ接合を構成するように形成された第２導電型の第３の領域とを含む、半導体装置。
【請求項２】
前記主表面における前記バックゲート領域と前記第２の領域との間に位置する領域は第１導電型の領域のみからなる、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記主表面において、前記半導体素子を形成するための素子形成領域と、前記半導体素子以外の他の半導体素子を形成するための他の素子形成領域と、前記素子形成領域および前記他の素子形成形成領域を電気的に分離するための素子分離領域とを有し、
前記半導体素子は、前記第３の領域の下に位置し、かつ前記第３の領域とｐｎ接合を構成する第１導電型の埋込層をさらに含み、
前記第３の領域および前記埋込層は、前記バックゲート領域下の位置から前記素子分離領域に到達する位置まで延在している、請求項１または２に記載の半導体装置。
【請求項４】
前記素子分離領域は、溝と前記溝を埋める充填層とを有する、請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば絶縁ゲート型電界効果部を有する半導体素子を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体基板の主表面上にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜が形成された構成を有するＢｉＣ−ＤＭＯＳ（Bipolar Complementary-Double Diffused Metal Oxide Semiconductor）トランジスタが広く用いられている（たとえば非特許文献１）。
【０００３】
上記非特許文献１に示されたＢｉＣ−ＤＭＯＳトランジスタにおいては、ソースとドレインとの間の半導体基板表面にＬＯＣＯＳ酸化膜が形成されており、ゲート電極の一方端部がこのＬＯＣＯＳ酸化膜のエッジ部に乗り上げている。このような構成によりフィールドプレートの効果を得ることができる。しかし、ゲート電極が乗り上げたＬＯＣＯＳ酸化膜のエッジ部に電界が集中し、耐圧が低下する。
【０００４】
そこで、上記の電界集中を緩和するため、上記非特許文献１においてはＬＯＣＯＳ酸化膜のエッジ部の下にソースおよびドレインとは逆導電型の低濃度の領域が形成されている。
【非特許文献１】T. Terashima et al., "120V BiC-DMOS Process for the Latest Automotive and Display Applications", Proceedings of the 14th International Symposium on Power Semiconductor Devices & ICs 2002, pp.93-96
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記ＢｉＣ−ＤＭＯＳトランジスタのオン動作時には、ソースからドレインへ向かうキャリアは上記の低濃度領域を通らずに回避してドレインに達することになる。このため、電流経路が長くなって、オン状態時の抵抗（オン抵抗）が増大する。
【０００６】
また、半導体装置の耐圧を高める技術として、半導体基板の主表面に位置するエピタキシャル層を高抵抗化する方法がある。しかし、エピタキシャル層の抵抗を高めると、オン抵抗が増大するという問題があった。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、オン抵抗を低減でき、かつ耐圧を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本実施の形態の半導体装置は、主表面を有する半導体基板と、半導体基板に形成された絶縁ゲート型電界効果部を有する半導体素子とを備えている。半導体素子は、エピタキシャル層と、バックゲート領域と、第１の領域と、第２の領域と、ゲート電極と、第３の領域とを含んでいる。エピタキシャル層は、半導体基板の主表面に形成され、第１導電型である。バックゲート領域は、主表面に形成され、かつエピタキシャル層とｐｎ接合を構成するように形成され、第２導電型である。第１の領域は、バックゲート領域内の主表面に形成され、第１導電型である。第２の領域は、バックゲート領域およびエピタキシャル層を挟んで第１の領域と対向するように主表面に形成され、第１導電型である。ゲート電極は、第１の領域と第２の領域との間に位置するバックゲート領域上に絶縁膜を介して形成されている。第３の領域は、エピタキシャル層を挟んでバックゲート領域の下に位置し、かつエピタキシャル層とｐｎ接合を構成するように形成され、第２導電型である。
【発明の効果】
【０００９】
本実施の形態の半導体装置によれば、バックゲート領域下に第３の領域が形成されているので、バックゲート領域下には第３の領域による空乏層が広がっている。そして、逆バイアスが印加された時には、バックゲート領域とエピタキシャル層とのｐｎ接合からエピタキシャル層へ空乏層がさらに広がる。このため、逆バイアス印加時には、エピタキシャル層における空乏層全体としての広がりが大きくなるため、耐圧を向上できる。
【００１０】
また、バックゲート領域下に第３の領域を形成することにより耐圧を向上できるため、エピタキシャル層においてバックゲート領域と第２の領域との間に位置する領域に、電界集中を緩和するためにエピタキシャル層とは逆導電型の領域を形成する必要がない。そのため、順バイアス印加時におけるオン抵抗を低減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を示す概略断面図である。図１に示すように、本実施の形態における半導体装置１００は、主表面１２を有する半導体基板ＳＢと、半導体基板ＳＢに形成された絶縁ゲート型電界効果部を有する半導体素子とを備えている。この半導体素子は、絶縁ゲート型電界効果部を有する横型の素子であり、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）などである。半導体基板ＳＢには、たとえばシリコン基板などを用いることができる。
【００１２】
本実施の形態における半導体素子は、たとえばＭＯＳトランジスタであり、ｎ-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、第１の領域としてのｎ+ソース領域ＳＲと、第２の領域としてのｎ型ドレイン領域ＤＲと、ゲート電極ＧＥと、第３の領域としてのｐ-不純物領域ＩＭ１とを主に含んでいる。
【００１３】
半導体基板ＳＢはｐ型領域ＩＭを有し、このｐ型領域ＩＭ上にはｎ+埋込層ＢＵが選択的に形成されている。
【００１４】
ｎ-エピタキシャル層ＥＰは、ｐ型領域ＩＭ、ｎ+埋込層ＢＵ上に形成され、かつ半導体基板ＳＢの主表面１２の一部に位置している。
【００１５】
ｐ型バックゲート領域ＢＧは、ｎ-エピタキシャル層ＥＰとｐｎ接合をなすように半導体基板ＳＢの主表面１２の一部に位置している。ｐ型バックゲート領域ＢＧは、主表面１２においてｎ-エピタキシャル層ＥＰに取り囲まれている。
【００１６】
ｎ+ソース領域ＳＲは、ｐ型バックゲート領域ＢＧとｐｎ接合をなすように、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。ｎ+ソース領域ＳＲは、主表面１２においてｐ型バックゲート領域ＢＧに取り囲まれている。
【００１７】
ｎ型ドレイン領域ＤＲは、ｐ型バックゲート領域ＢＧおよびｎ-エピタキシャル層ＥＰを挟んでｎ+ソース領域ＳＲと対向するように主表面１２に形成されている。ｎ型ドレイン領域ＤＲ内の主表面１２にはｎ+不純物領域ＩＭ３が形成されている。
【００１８】
ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間におけるｎ-エピタキシャル層ＥＰおよびｎ型ドレイン領域ＤＲの主表面１２には、ＬＯＣＯＳ酸化膜ＩＬが選択的に形成されている。また後述する素子形成領域Ｒ１とｎ型ドレイン領域ＤＲおよび素子形成領域Ｒ１の主表面１２にもＬＯＣＯＳ酸化膜ＩＬが選択的に形成されている。
【００１９】
ゲート電極ＧＥは、ｎ+ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に位置するｐ型バックゲート領域ＢＧ上にゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥの一方端部は、ＬＯＣＯＳ酸化膜ＩＬの上に乗り上げている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩを挟んでｎ-エピタキシャル層ＥＰと対向する部分とＬＯＣＯＳ酸化膜ＩＬを挟んでｎ-エピタキシャル層ＥＰと対向する部分とを有し、これによりフィールドプレート効果が得られる。ゲート電極ＧＥは、たとえば不純物がドープされた多結晶シリコン膜、シリコン／タングステンなどからなっている。ゲート絶縁膜ＧＩは、たとえばシリコン酸化膜である。
【００２０】
ｎ+ソース領域ＳＲと隣接するように半導体基板ＳＢの主表面１２にｐ型不純物領域ＩＭ２が形成されている。ｐ型不純物領域ＩＭ２は、ｐ型バックゲート領域ＢＧと接続されている。ｐ型不純物領域ＩＭ２は、主表面１２においてｎ+ソース領域ＳＲに取り囲まれている。
【００２１】
主表面１２におけるｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域はｎ型ドレイン領域ＤＲおよびｎ+ソース領域ＳＲと同じｎ型の領域のみからなっている。つまり、本実施の形態では、ゲート電極ＧＥが乗り上げたＬＯＣＯＳ酸化膜ＩＬのエッジ部にｎ型ドレイン領域ＤＲおよびソース領域ＳＲと逆導電型の領域は設けられておらず、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域はｎ-エピタキシャル層ＥＰのみである。
【００２２】
ｐ-不純物領域ＩＭ１は、ｎ-エピタキシャル層を挟んでｐ型バックゲート領域ＢＧの下に位置し、ｎ+埋込層ＢＵ上に選択的に形成されている。ｐ-不純物領域ＩＭ１は、ｎ-エピタキシャル層ＥＰとｐｎ接合を構成し、電位がフローティングとなるように形成されている。
【００２３】
半導体基板ＳＢは、上記半導体素子が形成された素子形成領域Ｒ１を他の半導体素子が形成された他の素子形成領域Ｒ２から電気的に分離するための素子分離領域Ｒ３を有している。なお、素子形成領域Ｒ１に形成された半導体素子と他の素子形成領域Ｒ２に形成された他の半導体素子とは、同一種類の半導体素子であってもよく、異なる種類の半導体素子であってもよい。
【００２４】
素子分離領域Ｒ３は、たとえばＳＴＩ（Shallow Trench Isolation）であり、溝ＴＲと、この溝ＴＲを埋めるｐ+充填層ＰＧとを有している。溝ＴＲは、主表面１２からｎ-エピタキシャル層ＥＰを貫通してｐ型領域ＩＭの内部に到達するように形成されている。ｐ+充填層ＰＧは、たとえば酸化シリコン膜などである。
【００２５】
溝ＴＲの下端近傍には、ｐ+不純物領域ＩＭ４が形成されている。ｐ+不純物領域ＩＭ４は、ｎ-エピタキシャル層ＥＰとは逆導電型であり、ｐ型領域ＩＭよりも不純物濃度が高い。
【００２６】
主表面１２上を覆うように層間絶縁膜ＯＸが形成されている。層間絶縁膜ＯＸには、ｎ+ソース領域ＳＲ、ｐ型不純物領域ＩＭ２およびｎ+不純物領域ＩＭ３の各々に達するコンタクトホールＣＯが形成されている。層間絶縁膜ＯＸ上には、配線ＩＮＣ１、ＩＮＣ２が形成されている。配線ＩＮＣ１は、コンタクトホールＣＯ内の材料ＰＬを介して、ｎ+ソース領域ＳＲおよびｐ型不純物領域ＩＭ２と電気的に接続されている。配線ＩＮＣ２は、コンタクトホールＣＯ内の材料ＰＬを介してｎ+不純物領域ＩＭ３と電気的に接続されている。材料ＰＬは、たとえばタングステンなどの導電性の材料よりなっており、配線ＩＮＣ１、ＩＮＣ２はたとえばアルミニウムよりなっている。
【００２７】
続いて、図２を参照して、本実施の形態における半導体装置１００を構成する半導体素子の各層（領域）の濃度について説明する。図２は、図１のＩＩ−ＩＩ線に層部分の不純物濃度のプロファイルを示す図である。図２において横軸は、図１のＩＩ−ＩＩ線に沿う位置を示しており、「０．０」で示す左端は主表面１２を示している。また縦軸は、それぞれの位置での不純物濃度（単位ｌｏｇ（ｃｍ-3））を示している。
【００２８】
図２に示すように、ｎ+ソース領域ＳＲは、９．０×１０17ｃｍ-3〜１．０×１０20ｃｍ-3のｎ型不純物濃度を有している。ｎ+ソース領域ＳＲにおいてｎ型不純物濃度は、その主表面１２からｐ型バックゲート領域ＢＧとの接合部に向けて低くなっている。
【００２９】
ｐ型バックゲート領域ＢＧは、７．０×１０15ｃｍ-3〜９．０×１０17ｃｍ-3のｐ型不純物濃度を有している。ｐ型バックゲート領域ＢＧにおけるｐ型不純物濃度は、ｎ+ソース領域ＳＲとの接合部近傍に濃度ピークを有し、そのピーク位置からｎ-エピタキシャル層ＥＰとの接合部に向けて低くなっている。
【００３０】
ｎ-エピタキシャル層ＥＰは３．４×１０14ｃｍ3〜７．０×１０15ｃｍ3のｎ型不純物濃度を有している。ｎ-エピタキシャル層ＥＰにおけるｎ型不純物濃度は、ｐ型バックゲート領域ＢＧとの接合部近傍に濃度ピークを有し、そのピーク位置からｐ-不純物領域ＩＭ１との接合部に向けて低くなっている。
【００３１】
ｐ-不純物領域ＩＭ１は１．０×１０16ｃｍ3〜６．０×１０16ｃｍ3のｐ型不純物濃度を有している。ｐ-不純物領域ＩＭ１におけるｐ型不純物濃度は、ｎ+埋込層ＢＵとの接合部近傍に濃度のピークを有し、そのピーク位置からｎ-エピタキシャル層ＥＰとの接合部に向けて低くなっている。
【００３２】
ｎ+埋込層ＢＵは、１．４×１０19ｃｍ-3〜２．０×１０15ｃｍ-3のｎ型不純物濃度を有している。ｎ+埋込層ＢＵにおけるｎ型不純物濃度は、ｐ-不純物領域ＩＭ１との接合部と、ｐ型領域ＩＭの接合部との間に濃度ピークを有している。
【００３３】
ｐ型領域ＩＭは、４．０×１０15ｃｍ-3以下のｐ型不純物濃度を有している。
なお、上述したｎ型不純物としては、たとえばＰ（リン）、Ａｓ（砒素）などを用いることができる。またｐ型不純物としては、たとえばＢ（ボロン）などを用いることができる。
【００３４】
また本実施の形態では、後述するように、ｎチャネルが形成されるように第１および第２の導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００３５】
本実施の形態の半導体素子において、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとに逆バイアスが印加されると、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合からｎ-エピタキシャル層ＥＰへ空乏層が広がる。ここで、本実施の形態では、ｐ型バックゲート領域ＢＧ直下に不純物領域ＩＭ１が設けられている。この不純物領域ＩＭ１は、ｎ-エピタキシャル層ＥＰとｐｎ接合を構成しており、このｐｎ接合からｎ-エピタキシャル層ＥＰ内に空乏層がすでに生じている。また不純物領域ＩＭ１は、フローティングな電位で低濃度であるため、擬似的な空乏層として機能し得る。このため、上記の逆バイアスの印加時には、不純物領域ＩＭ１とｎ-エピタキシャル層ＥＰとのｐｎ接合による空乏層と、不純物領域ＩＭ１による擬似的な空乏層とがすでに存在した状態で、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合からｎ-エピタキシャル層ＥＰ内への空乏層が延びることになる。よって、空乏層全体の広がりが大きくなるため、半導体素子の耐圧を向上させることができる。
【００３６】
特に、ｎ-エピタキシャル層ＥＰの上から下に向けて伸びる空乏層と、ｎ-エピタキシャル層ＥＰの下からすでに形成されている空乏層とが結合されると、耐圧を大きく向上できる。
【００３７】
また、本実施の形態における半導体装置１００によれば、順バイアス印加時にオン抵抗を低減できる。以下、そのことを説明する。半導体素子において、ゲート電極ＧＥに相対的に正の電圧が印加されると、ゲート電極ＧＥ下のｐ型バックゲート領域ＢＧの表面に反転層であるｎチャネルが形成される。これにより、ｎ型のキャリアとしての電子は、ｎ+ソース領域ＳＲから、この反転層およびｎ-エピタキシャル層ＥＰを通じてｎ型ドレイン領域ＤＲに注入される。
【００３８】
その結果、オン状態では、ｎ型のキャリアとしての電子は、最短の電流経路を通ることができる。そのため、オン抵抗を低減することができる。
【００３９】
すなわち、本実施の形態では、ｐ型バックゲート領域ＢＧ下にｐ-不純物領域ＩＭ１を形成することにより耐圧を向上できる。そのため、ｎ-エピタキシャル層ＥＰにおいてｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域に、ＬＯＣＯＳ酸化膜ＩＬのエッジに集中する電界を緩和するためにｎ-エピタキシャル層ＥＰとは逆導電型の領域を形成する必要がない。このため、オン抵抗を低減できる。
【００４０】
また本実施の形態によれば、素子分離領域Ｒ３においてトレンチ分離が用いられているため、不純物の拡散による素子分離構造を用いる場合よりも素子分離領域Ｒ３の平面占有面積を小さくすることができる。以下、そのことを説明する。
【００４１】
従来のＤＭＯＳトランジスタにおいてソース／ドレイン間の耐圧を高くする方法としてエピタキシャル層を厚くする方法がある。
【００４２】
ここで、不純物の拡散により素子分離構造を用いると、エピタキシャル層の厚み全体に素子分離のための不純物領域を拡散させる必要がある。素子分離のための不純物領域は厚み方向に拡散させると、それと同じ程度、平面方向にも拡散し、素子分離領域の平面占有面積が大きくなる。
【００４３】
一方、トレンチ分離によれば、トレンチの平面寸法は写真製版技術による制御でもエピタキシャル層の厚みに影響が小さい。このため、トレンチ分離を用いることにより、不純物の拡散による素子分離構造を用いる場合よりも素子分離領域Ｒ３の平面占有面積を小さくすることができ、チップ面積を小さくすることができる。
【００４４】
また本実施の形態においては、上述したように従来例よりも耐圧を向上でき、かつオン抵抗を低減できるため、従来と同様の耐圧およびオン抵抗とすれば、従来例よりも素子形成領域Ｒ１を小さくでき、従来例の半導体装置よりも小型化を実現できる。
【００４５】
また上記半導体装置１００において、主表面１２におけるｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域はｎ型の領域のみからなると、耐圧を向上でき、かつオン抵抗を低減できる半導体装置１００を実現できる。
【００４６】
また上記半導体装置１００において、素子分離領域Ｒ３は、溝ＴＲと溝ＴＲを埋めるｐ+充填層ＰＧとを有していると、ｐ+充填層ＰＧにより、素子形成領域Ｒ１における半導体素子と他の素子形成領域Ｒ２における他の半導体素子とをより確実に電気的に分離できる。
【００４７】
また上記半導体装置１００を構成する半導体素子において、ｐ型バックゲート領域ＢＧの不純物濃度は、ｎ-エピタキシャル層ＥＰの不純物濃度の約１００倍以上である。この場合、順バイアス印加時に形成されるチャネルが短くなりすぎることを防止できるので、パンチスルーを防止できる。
【００４８】
また上記半導体装置１００を構成する半導体素子において、ｐ-不純物領域ＩＭ１は、ｎ-エピタキシャル層ＥＰとは逆導電型であり、かつｐ-不純物領域ＩＭ１の不純物濃度がｎ-エピタキシャル層ＥＰの不純物濃度の約１０倍以上である。この場合、逆バイアス印加時に、ｎ-エピタキシャル層ＥＰとｐ型バックゲート領域ＢＧとのｐｎ接合からｎ-エピタキシャル層ＥＰへ空乏層が広く伸びるため、耐圧をより向上できる。
【００４９】
（実施の形態２）
図３は、本発明の実施の形態２における半導体装置の構成を示す概略断面図である。図３に示すように、本実施の形態における半導体装置２００は、図１に示す実施の形態１における半導体装置１００と同様の構成を備えているが、ｎ+埋込層ＢＵおよびｐ-不純物領域ＩＭ１がｐ型バックゲート領域ＢＧ下の位置から素子分離領域Ｒ３に到達する位置まで延在している点において異なる。
【００５０】
具体的には、ｎ+埋込層ＢＵおよびｐ-不純物領域ＩＭ１は、素子分離領域Ｒ３に取り囲まれた素子形成領域Ｒ１の全体に延在するように形成されている。図３に示す上記以外の構成は、上述した図１に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５１】
本実施の形態においては、不純物領域ＩＭ１が素子分離領域Ｒ３により取り囲まれた素子形成領域Ｒ１の全体に形成されているため、ＲＥＳＵＲＦ（REduced SURface Field）効果により耐圧をより向上させることができる。つまり、不純物領域ＩＭ１が素子分離領域Ｒ３に達する位置まで延びているため、素子分離領域Ｒ３付近の半導体基板ＳＢ表面の電界が緩和され、それにより耐圧が向上する。
【００５２】
また本実施の形態においては、実施の形態１と同様に不純物領域ＩＭ１がｐ型バックゲート領域ＢＧの直下に位置しているため、従来例よりも耐圧を向上でき、オン抵抗を低減することができる。
【００５３】
また素子形成領域Ｒ１におけるｎ+埋込層ＢＵと、このｎ+埋込層ＢＵと溝ＴＲを介して向かい合う他の素子形成領域Ｒ２におけるｐ型領域ＩＭとが、仮に逆の導電型である場合には、ｎ+埋込層ＢＵの電子とｐ型領域ＩＭのホールとが容量を持つので、同じ領域の他の部分でキャリア濃度が薄くなる。そのため、耐圧をより向上できる。
【００５４】
また本実施の形態においては、実施の形態１と同様に、素子分離領域Ｒ３にトレンチ分離が用いられているため、不純物の拡散による素子分離構造を用いた場合よりも、素子分離領域Ｒ３の平面占有面積を小さくでき、チップ面積を縮小することができる。
【００５５】
このトレンチ分離を用いることにより、チップ面積を縮小できることについて本発明者は調べた。その内容について以下に説明する。
【００５６】
図４は、従来例の半導体装置の構成を示す概略平面図である。図５は、図４のＶ−Ｖ線に沿った断面図である。図６は、本発明の実施の形態２における別の半導体装置の構成を示す概略平面図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図である。続いて、図４〜図７を参照して、従来の半導体装置と対比して、本実施の形態における半導体装置の効果について説明する。
【００５７】
なお、図４および図５に示す従来の半導体装置と、図６および図７に示す本実施の形態における半導体装置とは、素子形成領域Ｒ１において電気的に分離されていない複数の半導体素子が並列されており、かつ同一の耐圧を有している。
【００５８】
まず、図５に示すように、従来の半導体装置を構成する半導体装置は、基本的には本実施の形態における半導体装置と同様であるが、ｐ+拡散領域ＤＩ１がさらに形成されている点と、溝ＴＲとｐ+充填層ＰＧとｐ+不純物領域ＩＭ４の代わりにｐ-拡散領域ＤＩ２およびｐ+拡散領域ＤＩ３が形成されている点とにおいて異なる。
【００５９】
具体的には、ｐ+拡散領域ＤＩ１は、ＬＯＣＯＳ酸化膜ＩＬにおける一方のエッジの下に形成され、ｎ+ソース領域ＳＲおよびｎ型ドレイン領域ＤＲとは逆導電型の領域である。このｐ+拡散領域ＤＩ１は、ＬＯＣＯＳ酸化膜ＩＬのエッジの電界集中を緩和するために設けられている。
【００６０】
また、ｐ-拡散領域ＤＩ２およびｐ+拡散領域ＤＩ３は素子分離領域Ｒ３を構成する。ｐ-拡散領域ＤＩ２およびｐ+拡散領域ＤＩ３は、ｎ-エピタキシャル層ＥＰとは逆導電型である。
【００６１】
また、従来の半導体素子には、コンタクトホールＣＯの内部には、配線ＩＮＣ１、ＩＮＣ２がそれぞれ充填されている。
【００６２】
図４に示すように、従来の１つの半導体素子の長手方向の長さｙ１を１ｍｍ、短手方向の長さｙ２を２５μｍとし、複数の半導体素子が集合した状態の短手方向の長さｙ４を１ｍｍとすると、素子形成領域Ｒ１におけるこの半導体素子の耐圧は、たとえばドレイン電圧が０．１Ｖでドレイン電流が０．１８Ａである。また、この半導体素子のオン抵抗はたとえば０．５５Ωｍｍ2である。
【００６３】
また、図５に示すように、従来の半導体装置において素子分離領域Ｒ３の中心からドレイン電極の中心までの距離ｙ３は１８．８μｍである。
【００６４】
一方、図４および図５に示す従来の半導体装置と同様の耐圧と同様の数の半導体素子とを有する本実施の形態における半導体装置は、図６および図７に示すように、１の半導体素子の長手方向の長さｘ１を１ｍｍ、短手方向の長さｘ２を２５μｍとすると、この半導体素子のオン抵抗はたとえば０．３０Ωｍｍ2である。また、本実施の形態における半導体装置の素子分離領域Ｒ３の中心からドレイン電極の中心までの距離ｘ３は５．４５μｍである。また、複数の半導体素子が集合した状態の長さｘ４は０．７４ｍｍである。
【００６５】
このように、本実施の形態における素子分離領域Ｒ３は溝ＴＲを有しているため、ｐ-拡散領域ＤＩ２およびｐ+拡散領域ＤＩ３を有する従来の半導体素子よりも素子分離領域Ｒ３の占有面積を縮小できる。
【００６６】
また、ｐ+拡散領域ＤＩ１を設けることによりＬＯＣＯＳ酸化膜ＩＬのエッジの電界集中を緩和する構造を有する従来の半導体装置と同じ耐圧を有する本実施の形態の半導体装置は、耐圧を向上させる効果がより大きいため、性能を同じにすると素子形成領域Ｒ１における半導体素子の大きさを低減できる。
【００６７】
（実施の形態３）
図８は、本発明の実施の形態３における半導体装置を示す概略断面図である。図８に示す本実施の形態における半導体装置３００は、図１および２に示す半導体装置１００、２００と同様の構成を備えているが、半導体装置３００を構成する半導体素子がＩＧＢＴである点において異なる。
【００６８】
具体的には、本実施の形態における半導体装置３００を構成する半導体素子は、実施の形態１におけるｎ+不純物領域ＩＭ３の代わりに、ｎ型ドレイン領域ＤＲとは逆導電型（たとえばｐ）のｐ型コレクタ領域ＣＲを含んでいる。ｐ型コレクタ領域ＣＲとｎ型ドレイン領域ＤＲとはｐｎ接合を構成している。また、この半導体素子は、実施の形態１におけるｎ+ソース領域ＳＲの代わりに、ｎ+エミッタ領域ＥＲを含んでいる。
【００６９】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
【００７０】
以上より本実施の形態の半導体装置３００は、ＩＧＢＴとしての半導体素子を備えている。逆バイアス印加時には、実施の形態１と同様に、ｎ-エピタキシャル層ＥＰの上方向および下方向から広がる空乏層により耐圧を向上できる。
【００７１】
また、順バイアス印加時には、オン抵抗を低減できる。その理由を以下に説明する。半導体素子において、ゲート電極ＧＥに相対的に正の電圧が印加されると、実施の形態１と同様にｎ型のキャリアとしての電子は、ｎ+エミッタ領域ＥＲからチャネルを通じてｎ型ドレイン領域ＤＲに注入され、相対的に正の電圧が印加されているｐ型コレクタ領域ＣＲに向かって流れる。この電子がｐ型コレクタ領域ＣＲに到達すると、ｐ型コレクタ領域ＣＲからもう１つのキャリアである正孔がｎ-エピタキシャル層ＥＰに向かって流れていき、さらに相対的に負の電圧が印加されているｎ+エミッタ領域ＥＲに向かって流れていく。
【００７２】
その後、エミッタ電極およびコレクタ電極を構成する配線ＩＮＣ１、ＩＮＣ２から、この両電極間に印加されている電位差に応じて十分なキャリアがｎ-エピタキシャル層ＥＰ中に蓄積される。これにより、電子と正孔との対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。このターンオンが完了した後の定常状態であるオン状態では、ｎ型のキャリアとしての電子は、最短の経路を通ることができる。そのため、オン抵抗を低減することができる。
【００７３】
なお、本実施の形態では素子形成領域Ｒ１に形成されている半導体素子としてＩＧＢＴ、実施の形態１、２では半導体素子としてＭＯＳトランジスタを例に挙げて説明したが、本発明の半導体装置を構成する半導体素子はこれらに限定されない。本発明の半導体装置は、ＭＯＳトランジスタとＩＧＢＴとを含んでいてもよく、他の半導体素子を含んでいてもよい。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略断面図である。
【図２】本発明の実施の形態１における半導体装置を構成する半導体素子の濃度のプロファイルを示す図である。
【図３】本発明の実施の形態２における半導体装置の構成を示す概略断面図である。
【図４】従来の半導体装置の構成を示す概略平面図である。
【図５】図４のＶ−Ｖ線に沿った断面図である。
【図６】本発明の実施の形態２における別の半導体装置の構成を示す概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】本発明の実施の形態３における半導体装置を示す概略断面図である。
【符号の説明】
【００７６】
１２  主表面、１００，２００，３００  半導体装置、ＢＧ  ｐ型バックゲート領域、ＢＵ  ｎ+埋込層、ＣＯ  コンタクトホール、ＣＲ  ｐ型コレクタ領域、ＤＲ  ドレイン領域、ＥＰ  エピタキシャル層、ＥＲ  ｎ+エミッタ領域、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＬ  ＬＯＣＯＳ酸化膜、ＩＭ  ｐ型領域、ＩＭ１  ｐ-不純物領域、ＩＭ２  ｐ型不純物領域、ＩＭ３  ｎ+不純物領域、ＩＭ４  ｐ+不純物領域、ＩＮＣ１，ＩＮＣ２  配線、ＯＸ  層間絶縁膜、ＰＧ  ｐ+充填層、ＰＬ  材料、Ｒ１  素子形成領域、Ｒ２  他の素子形成領域、Ｒ３  素子分離領域、ＳＢ  半導体基板、ＳＲ  ｎ+ソース領域、ＴＲ  溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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