(57)【要約】【課題】ストライプ型のＳＪ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供する。【解決手段】半導体装置は、半導体素子が形成される素子領域１００及びその素子領域１００を囲う終端領域２００を有する。半導体装置は、ｎ型ドリフト層４内にその平面と平行なＹ軸方向を長手方向としてストライプ状に且つＹ軸方向と直交するＸ軸方向において周期的に形成されたｐ型ピラー１と、終端領域２００において素子領域１００を取り囲むように同心環状に形成された複数のフィールドプレート電極２とを備える。ｐ型ピラー層１におけるＹ軸方向の端部は、素子領域１００と終端領域２００の境界を超えて形成されている。フィールドプレート電極２００は、ｐ型ピラー層１のＹ軸方向の両端近傍を通るように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、
第１導電型の第１半導体層と、
前記第１半導体層の上面側に形成され、前記第１半導体層の上面と平行な第１方向を長手方向としてストライプ状に且つ前記第１方向と直交する前記第１半導体層の上面と平行な第２方向に交互に周期的に形成された、第１導電型の第１ピラー領域および第２導電型の第２ピラー領域と、
前記素子領域において前記第２ピラー領域の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体領域と、
前記第１半導体層に接合するように形成された第１主電極と、
前記半導体ベース層と前記半導体領域に接合するように形成された第２主電極と、
前記半導体ベース層、前記半導体領域、及び前記第１ピラー領域に接するように絶縁膜を介して形成された制御電極と、
前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極と
を備え、
前記第２ピラー領域における前記第１方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、
前記複数のフィールドプレート電極は、前記第２ピラー領域の前記第１方向の両端近傍を通るように形成されている
ことを特徴とする半導体装置。
【請求項２】
前記終端領域において、前記複数のフィールドプレート電極の下方に形成されたガードリング層
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ピラー領域は、前記第２方向の前記素子領域と前記終端領域の境界を超えて前記終端領域にストライプ状に周期的に配置され、その一部が前記フィールドプレート電極の下方に形成されている
ことを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記フィールドプレート電極は、金属により形成されることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記フィールドプレート電極は、ポリシリコンにより形成されることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ等において、素子耐圧とオン抵抗とのトレードオフに関する問題を解消するスーパージャンクション構造が知られている（例えば、特許文献１参照）。
【０００３】
スーパージャンクション（以下、ＳＪ）構造をドリフト層に持つＭＯＳＦＥＴにおいて、セル構造と下地のＳＪ構造をストライプ型に設計する場合がある。ストライプ型以外には、正方形、長方形、六角形の各メッシュ型などがあり、低ゲート抵抗や低オン抵抗等の特定面では、ストライプ型よりも有利である。
【０００４】
しかし、メッシュ型では、ゲート容量の増大やＦＥＴセルの局所的な仕上がりのバラツキによる破壊耐量低下が生じやすいなど、不利な点もあり、近年ではストライプ型を採用するケースが増えている。
【０００５】
一般的に、終端領域は、チップにおける縦方向及び横方向で同一構造である。しかしながら、ストライプ型のＳＪ構造になると、終端領域は、チップにおける縦方向及び横方向で同一構造とはならない。また、ストライプ型のＳＪ構造になると、電界分布、電位分布も、その方向により異なった状態になる。
【０００６】
上記問題を引き起こすストライプ型のＳＪ構造について具体的に説明する。ストライプ型のＳＪ構造において、ｎ型ドリフト層の間にストライプ状にｐ型ピラー層が繰り返し形成されている方向を第１方向、各ｐ型ピラー層のストライプ形状の長手方向を第２方向とする。ここで、ドリフト層が素子領域から終端領域へ向かって第１方向に空乏化するとき、各ｐ型ピラー層及びその間のｎ型ドリフト層が内から外へと順番に空乏化する。一方、ドリフト層が素子領域から終端領域へ向かって第２方向に空乏化するとき、隣接するｐ型ピラー層とｎ型ドリフト層との間で一斉に空乏化が起こる。したがって、第１方向の空乏化に合わせるようにストライプ構造を設計した場合、第２方向においては、設計耐圧よりも十分低い電圧で空乏化してしまうという問題がある。
【０００７】
つまり、従来のストライプ型のＳＪ構造は、上記のような問題を有するため、両方向に対して各々、耐圧や耐量といった特性を満足する設計が必要となる。また、製造上の仕上がりが、ばらついた時の振る舞いも両方向で異なり、いずれかの方向で耐圧の低下を招くなどの問題が発生する。
【特許文献１】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ストライプ型のＳＪ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、第１導電型の第１半導体層と、前記第１半導体層の上面側に形成され、前記第１半導体層の上面と平行な第１方向を長手方向としてストライプ状に且つ前記第１方向と直交する前記第１半導体層の上面と平行な第２方向に交互に周期的に形成された、第１導電型の第１ピラー領域および第２導電型の第２ピラー領域と、前記素子領域において前記第２ピラー領域の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体領域と、前記第１半導体層に接合するように形成された第１主電極と、前記半導体ベース層と前記半導体領域に接合するように形成された第２主電極と、前記半導体ベース層、前記半導体領域、及び前記第１ピラー領域に接するように絶縁膜を介して形成された制御電極と、前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極とを備え、前記第２ピラー領域における前記第１方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、前記複数のフィールドプレート電極は、前記第２ピラー領域の前記第１方向の両端近傍を通るように形成されていることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、ストライプ型のＳＪ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。なお、以下において、記載「ｐ＋＋」は、記載「ｐ＋」よりも不純物濃度が大であり、記載「ｐ＋」は、記載「ｐ」よりも不純物濃度が大であることを示す。また、同様に、記載「ｎ＋＋」は、記載「ｎ＋」よりも不純物濃度が大であり、記載「ｎ＋」は、記載「ｎ」よりも不純物濃度が大であることを示す。
【００１２】
［第１実施形態］
はじめに、図１〜図４を参照して、本発明の第１実施形態に係る半導体装置について説明する。本発明の第１実施形態に係る半導体装置は、一例として、縦型パワーＭＯＳＦＥＴである。図１は、本発明の第１実施形態に係るパワーＭＯＳＦＥＴのｐ型ピラー層（第１ピラー層）１、フィールドプレート電極２、第１ｐ型ガードリング層１１及び第１ｐ＋型コンタクト層１２の構成を模式的に示す上面図である。図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。
【００１３】
先ず、図１を参照して、本実施形態の特徴であるｐ型ピラー層１及びフィールドプレート電極２について説明する。
【００１４】
図１に示すように、本発明の第１実施形態に係る半導体装置は、主として、半導体素子（ここでは、ＭＯＳトランジスタ）が形成される素子領域１００と、素子領域１００を囲う終端領域２００とにより構成されている。なお、本実施形態における素子領域１００と終端領域２００との境界は、一例として、後述する最外周のｐ型ベース層５の中心（図２参照）であるものとする（図２〜図４参照）。
【００１５】
図１に示すように、本発明の第１実施形態に係る半導体装置は、複数のｐ型ピラー層１を素子領域１００内に有している。複数のｐ型ピラー層１は、平面方向の一方向であるＹ軸方向を長手方向とするストライプ形状に形成され且つ周期的に配置されている（ＳＪ構造）。なお、複数のｐ型ピラー層１によって、それらｐ型ピラー層の間には、ｎ型ピラー層が形成される。また、この半導体装置は、素子領域１００を取り囲むように同心環状に形成された複数のフィールドプレート電極２を有している。
【００１６】
各ｐ型ピラー層１は、Ｘ軸方向に直交する素子領域１００の表面に平行なＹ軸方向の素子領域１００と終端領域２００との境界を超えて形成されている。
【００１７】
複数のフィールドプレート電極２は、ｐ型ピラー層１のＹ軸方向の両端近傍上を通るように形成されている。また、これらフィールドプレート電極２は、各々異なる固定電位に接続されている。また、フィールドプレート電極２は、金属により形成されている。
【００１８】
次に、図２〜図４を参照して、図１のＡ−Ａ’、Ｂ−Ｂ’，Ｃ−Ｃ’の断面構造について説明する。図２〜図４に示すように、本実施形態に係る半導体装置は、ドレイン層として機能するｎ＋＋型基板３上に形成されている。そして、ｎ＋＋型基板３上に、ｎ型ドリフト層４が形成されている。
【００１９】
素子領域１００のｎ型ドリフト層４の表面には、ストライプ形状であって、図２の紙面垂直方向（Ｙ方向）を長手方向としてｐ型ベース層５が選択的に形成されている。更にこのｐ型ベース層５の表面には、ｐ＋型コンタクト層６及びｎ型ソース拡散層７が図２の紙面垂直方向（Ｙ軸方向）を長手方向とするストライプ状に選択的に形成されている。そして、ｐ型ベース層５のＺ軸方向下方に前述のｐ型ピラー層１が周期的に形成されている。
【００２０】
ｎ型ソース拡散層７、ｐ型ベース層５、及びｎ型ドリフト層４（ｐ型ピラー層１間のｎ型ピラー層）の上には、ゲート絶縁膜８を介してＹ軸方向にストライプ状に直線状に延びるゲート電極９が、周期的にＸ軸方向に形成されている。ゲート絶縁膜８及びゲート電極９は、図２に示すように、隣接する２つのｐ型ベース層５に共通に形成されている。
【００２１】
ｐ＋型コンタクト層６及びｎ型ソース拡散層７上には、ソース電極Ｓが形成されている。ソース電極Ｓは、ゲート絶縁膜８等により、ゲート電極９と絶縁されている。一方、ｎ型ドリフト層４とは反対側のｎ＋＋型基板３の面には、ドレイン主電極Ｄが設けられている。
【００２２】
終端領域２００における素子領域１００との境界付近には、素子領域１００のゲート絶縁膜８及びゲート電極９と同様の形状を有するゲート絶縁膜８’及びゲート電極９’が形成されている。なお、これらゲート絶縁膜８’及びゲート電極９’は、実質的にその直下にｎ型ソース拡散層７が形成されていないため、ゲートとして機能しない。また、これらゲート絶縁膜８’及びゲート電極９’のさらに外周側に、素子領域１００を取り囲む環状の第１ｐ型ガードリング層１１がｎ型ドリフト層４の表面に形成されており、この第１ｐ型ガードリング層１１の表面には、第１ｐ＋型コンタクト層１２が形成されている（図１参照）。
【００２３】
ソース電極Ｓのさらに外周側には、ｎ型ドリフト層４の表面に絶縁膜８’’を介してゲート電極９’’が設けられている。ゲート電極９’’には、素子領域１００のＭＯＳトランジスタをオン／オフするためのゲート信号が入力される。このゲート電極９’’上にゲート主電極Ｇが設けられている。これら絶縁膜８’’、ゲート電極９’’、及びゲート主電極Ｇは、ソース電極Ｓの外周を取り囲むように環状に形成されている。なお、上述したゲート電極９、９’、９’’は、各々ゲート主電極Ｇに接続されている。
【００２４】
ゲート主電極Ｇのさらに外周側には、前述のフィールドプレート電極２が、ｎ型ドリフト層４の表面に設けられている。フィールドプレート電極２とｎ型ドリフト層４との間には、絶縁膜８ａが形成されており、フィールドプレート電極２とｎ型ドリフト層４とは、絶縁膜８ａに形成されたコンタクトを介して接続されている。
【００２５】
終端領域２００の外方端部（チップ端部）には、ｎ型ドリフト層４の表面にｐ型フィールドストップ層１３が設けられている。そのｐ型フィールドストップ層１３の表面には、ｎ型フィールドストップ層１４が設けられている。また、ｐ型フィールドストップ層１３及びｎ型フィールドストップ層１４の一部表面上には、絶縁膜８ｂが形成されており、絶縁膜８ｂ内には、電極１５が設けられている。さらに、ｐ型フィールドストップ層１３及び電極１５に接するようにフィールドストップ電極１６が設けられている。このフィールドストップ電極１６は、ゲート電極Ｇ又はソース電極Ｓと接続されている。
【００２６】
上記のように本発明の第１実施形態に係る半導体装置によれば、素子領域１００を取り囲むように同心環状の複数のフィールドプレート電極２が形成され、複数のフィールドプレート電極２は、各々固有の固定電位に設定されている。したがって、フィールドプレート電極２により、半導体装置の終端領域２００の上面に素子領域１００を取り囲むように同心環状の電位を与えることができる。これにより、空乏層は、Ｘ方向及びＹ方向に印加電圧の変化に対して均等に等しい速度で形成されていくので、半導体装置のＸ方向及びＹ方向における耐圧特性は等しいものとなる。つまり、本実施形態によれば、ストライプ型のＳＪ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保することができる。
【００２７】
［第２実施形態］
次に、図５〜図７を参照して、本発明の第２実施形態に係る半導体装置について説明する。なお、第１実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【００２８】
第２実施形態に係る半導体装置は、第１実施形態と同様のｐ型ピラー層１及びフィールドプレート電極２を有する。第２実施形態において、ｐ型ピラー層１及びフィールドプレート電極２に係る上面図は、第１実施形態にて参照した図１と同様である。つまり、第２実施形態は、ｐ型ピラー層１及びフィールドプレート電極２以外の構成が、第１実施形態と異なる。図５は、図１のＡ−Ａ’断面図であり、図６は、図１のＢ−Ｂ’断面図、図７は、図１のＣ−Ｃ’断面図である。
【００２９】
第２実施形態に係る半導体装置は、第１実施形態と異なり、各フィールドプレート電極２の下方に第２ｐ型ガードリング層１７及び第２ｐ＋型コンタクト層１８が形成されている。これら第２ｐ型ガードリング層１７及び第２ｐ＋型コンタクト層１８は、素子領域１００を囲むように同心環状に形成されている。
【００３０】
上記のような構成を有しているので、第２実施形態に係る半導体装置は、第１実施形態と同様の効果を得ることができる。さらに、第２実施形態に係る半導体装置においては、第２ｐ型ガードリング層１７及び第２ｐ＋型コンタクト層１８により、終端領域２００に広がる等電位線が、滑らかになるので、安定した高耐圧が得られる。
【００３１】
［第３実施形態］
次に、図８〜図１１を参照して、本発明の第３実施形態に係る半導体装置について説明する。なお、第１実施形態と同様の構成は、同一の符号を付し、その説明を省略する。図８は、本発明の第３実施形態に係わる半導体装置のｐ型ピラー層１、１’、フィールドプレート電極２、第１ｐ型ガードリング層１１及び第１ｐ＋型コンタクト層１２の構成を模式的に示す上面図である。図９は、図８のＤ−Ｄ’断面図であり、図１０は、図８のＥ−Ｅ’断面図、図１１は、図８のＦ−Ｆ’断面図である。
【００３２】
第３実施形態に係る半導体装置は、第１実施形態と同様のｐ型ピラー層１及びフィールドプレート電極２を有する。そして、第３実施形態に係る半導体装置は、第１及び第２実施形態とは異なり、Ｘ軸方向に素子領域１００を超えて、終端領域２００にｐ型ピラー層１’（第２ピラー層）を有している。ｐ型ピラー層１’は、Ｘ軸方向端部の各フィールドプレート電極２の下方に形成されている。
【００３３】
上記のような構成を有しているので、第３実施形態に係る半導体装置は、ｐ型ピラー層１’にフィールドプレート電極２からの電位を伝えることができる。よって、第１及び第２実施形態の効果をさらに高めることが可能となる。
【００３４】
［第４実施形態］
次に、図１２〜図１４を参照して、本発明の第４実施形態に係る半導体装置について説明する。なお、第３実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第４実施形態に係る半導体装置の平面は、図８と同様の形状に形成されている。図１２は、図８のＤ−Ｄ’断面図であり、図１３は、図８のＥ−Ｅ’断面図、図１４は、図８のＦ−Ｆ’断面図である。
【００３５】
第４実施形態に係る半導体装置は、第３実施形態と同様のｐ型ピラー層１、１’及びフィールドプレート電極２を有する。第４実施形態において、ｐ型ピラー層１、１’及びフィールドプレート電極２に係る上面図は、第３実施形態にて参照した図８と同様である。第４実施形態は、ｐ型ピラー層１、１’及びフィールドプレート電極２以外の構成が、第３実施形態と異なる。図１２は、図８のＤ−Ｄ’断面図であり、図１３は、図８のＥ−Ｅ’断面図、図１４は、図８のＦ−Ｆ’断面図である。
【００３６】
第４実施形態に係る半導体装置においては、第３実施形態の構成に加え、第２実施形態と同様に、各フィールドプレート電極２の下方に第２ｐ型ガードリング層１７及び第２ｐ＋型コンタクト層１８が形成されている。この点で、第４実施形態は、第３実施形態と異なる。
【００３７】
したがって、第４実施形態に係る半導体装置は、第２実施形態及び第３実施形態と同様の効果を有する。
【００３８】
［第５実施形態］
次に、図１５〜図１７を参照して、本発明の第５実施形態に係る半導体装置について説明する。なお、第１〜第４実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第５実施形態に係る半導体装置の平面は、図８と同様の形状に形成されている。図１５は、図８のＤ−Ｄ’断面図であり、図１６は、図８のＥ−Ｅ’断面図、図１７は、図８のＦ−Ｆ’断面図である。
【００３９】
第５実施形態に係る半導体装置は、絶縁膜８ｃ及びフィールドプレート電極２’を有する構成で第３実施形態と異なる。
【００４０】
第５実施形態に係る半導体装置は、第１〜第４実施形態の絶縁膜８’’、８ａ、８ｂが一続きに一体形成された絶縁膜８ｃを有している。絶縁膜８ｃ内には、第１〜第４実施形態の金属からなるフィールドプレート電極２に代わって、ポリシリコン（Poly Si）からなるフィールドプレート電極２’が形成されている。
【００４１】
上記第５実施形態に係る半導体装置は、第３実施形態と同様の効果を奏する。
【００４２】
以上、本発明の第１乃至第５実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、第５実施形態に係る絶縁膜８ｃ及びフィールドプレート電極２’の構成は、第１、第２、第４実施形態の構成についても適応可能であり、１チップ上に金属のフィールドプレート電極２及びPolySiのフィールドプレート電極２’を共に形成してもよい。また、本発明に係る半導体装置は、ＭＯＳＦＥＴに限られることはなく、ＩＧＢＴなどであってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態及び第２実施形態に係る半導体装置のｐ型ピラー層１、フィールドプレート電極２、第１ｐ型ガードリング層１１及び第１ｐ＋型コンタクト層１２の構成を模式的に示す上面図である。
【図２】本発明の第１実施形態に係る図１のＡ−Ａ’断面図である。
【図３】本発明の第１実施形態に係る図１のＢ−Ｂ’断面図である。
【図４】本発明の第１実施形態に係る図１のＣ−Ｃ’断面図である。
【図５】本発明の第２実施形態に係る図１のＡ−Ａ’断面図である。
【図６】本発明の第２実施形態に係る図１のＢ−Ｂ’断面図である。
【図７】本発明の第２実施形態に係る図１のＣ−Ｃ’断面図である。
【図８】本発明の第３、第４実及び第５施形態に係る半導体装置のｐ型ピラー層１、１’フィールドプレート電極２、第１ｐ型ガードリング層１１及び第１ｐ＋型コンタクト層１２の構成を模式的に示す上面図である。
【図９】本発明の第３実施形態に係る図８のＤ−Ｄ’断面図である。
【図１０】本発明の第３実施形態に係る図８のＥ−Ｅ’断面図である。
【図１１】本発明の第３実施形態に係る図８のＦ−Ｆ’断面図である。
【図１２】本発明の第４実施形態に係る図８のＤ−Ｄ’断面図である。
【図１３】本発明の第４実施形態に係る図８のＥ−Ｅ’断面図である。
【図１４】本発明の第４実施形態に係る図８のＦ−Ｆ’断面図である。
【図１５】本発明の第５実施形態に係る図８のＤ−Ｄ’断面図である。
【図１６】本発明の第５実施形態に係る図８のＥ−Ｅ’断面図である。
【図１７】本発明の第５実施形態に係る図８のＦ−Ｆ’断面図である。
【符号の説明】
【００４４】
１，１’…ｐ型ピラー層、２，２’…フィールドプレート層、３…ｎ＋＋型基板、４…ｎ型ドリフト層、５…ｐ型ベース層、６…ｐ＋型コンタクト層、７…ｎ型ソース拡散層、８、８’、８’’…ゲート絶縁膜、９、９’、９’’…ゲート電極、１１…第１ｐ型ガードリング層、１２…第１ｐ＋型コンタクト層、１３…ｐ型フィールドストップ層、１４…ｎ型フィールドストップ層、１５…電極、１６…フィールドストップ電極、１７…第２ｐ型ガードリング層、１８…第２ｐ＋型コンタクト層、１００…素子領域、２００…終端領域、Ｄ…ドレイン主電極、Ｇ…ゲート主電極、Ｓ…ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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