(57)【要約】【課題】動作電流を減らして半導体メモリ装置の電力効率を増大させることができるようにする入／出力ライン感知増幅器を提供する。【解決手段】本発明の入／出力ライン感知増幅器は、第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して入／出力ラインの信号を増幅する感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記感知増幅器の出力信号をプリチャージさせるプリチャージ部と、を含む。【選択図】図１
2009004076.tif 000002
【特許請求の範囲】
【請求項１】
第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、
第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して入／出力ラインの信号を増幅する感知増幅器と、
前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記感知増幅器の出力信号をプリチャージさせるプリチャージ部と、
を含むことを特徴とする入／出力ライン感知増幅器。
【請求項２】
前記感知増幅器は、第１及び第２増幅信号を生成してそれぞれ第１及び第２出力ラインに出力することを特徴とする請求項１に記載の入／出力ライン感知増幅器。
【請求項３】
前記プリチャージ部は、前記第１及び第２出力ラインの電圧を均等にすることを特徴とする請求項２に記載の入／出力ライン感知増幅器。
【請求項４】
前記プリチャージ部は、前記第１及び第２出力ラインの間に接続されて、前記バッファ部の出力信号に応答して前記第１及び第２出力ラインを短絡する均等化素子を含むことを特徴とする請求項３に記載の入／出力ライン感知増幅器。
【請求項５】
前記均等化素子は、ＭＯＳトランジスタであることを特徴とする請求項４に記載の入／出力ライン感知増幅器。
【請求項６】
前記バッファ部は、
前記ストローブ信号と前記感知増幅器の駆動のためにイネーブルされる制御信号とを受信して論理演算する論理素子と、
前記第１レベル電圧を供給されて、前記論理素子の出力信号をバッファリングするバッファと、
を含むことを特徴とする請求項１に記載の入／出力ライン感知増幅器。
【請求項７】
前記第１レベル電圧は、セルコア領域に供給されるコア電圧であることを特徴とする請求項１に記載の入／出力ライン感知増幅器。
【請求項８】
前記第２レベル電圧は、ペリ領域に供給されるペリ電圧又は電源電圧（ＶＤＤ）であることを特徴とする請求項１に記載の入／出力ライン感知増幅器。
【請求項９】
第１レベル電圧を供給されて、第１ストローブ信号をバッファリングするバッファ部と、
前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して第１入／出力ラインの信号を増幅する第１感知増幅器と、
前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記第１感知増幅器の出力信号をプリチャージさせるプリチャージ部と、
第２レベルの電圧を供給されて、第２ストローブ信号に応じて前記第１感知増幅器の出力信号を増幅して、第２入／出力ラインを駆動するための駆動信号を生成する第２感知増幅器と、
を含むことを特徴とする入／出力ライン感知増幅器。
【請求項１０】
前記バッファ部は、
前記第１ストローブ信号と前記感知増幅器の駆動のためにイネーブルされる制御信号とを受信して論理演算する論理素子と、
前記第１レベル電圧を供給されて、前記論理素子の出力信号をバッファリングするバッファと、
を含むことを特徴とする請求項９に記載の入／出力ライン感知増幅器。
【請求項１１】
前記第１感知増幅器は、しきい電圧が低いＭＯＳトランジスタにより電流ミラーを形成した差動増幅器を含むことを特徴とする請求項９に記載の入／出力ライン感知増幅器。
【請求項１２】
前記第１レベル電圧は、セルコア領域に供給されるコア電圧であることを特徴とする請求項９に記載の入／出力ライン感知増幅器。
【請求項１３】
前記第２レベル電圧は、ペリ領域に供給されるペリ電圧又は電源電圧（ＶＤＤ）であることを特徴とする請求項９に記載の入／出力ライン感知増幅器。
【請求項１４】
前記第１入／出力ラインは、ローカル入／出力ラインであり、前記第２入／出力ラインは、グローバル入／出力ラインであることを特徴とする請求項９に記載の入／出力ライン感知増幅器。
【請求項１５】
ビットラインセンスアンプを含むメモリセルアレイと、
第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して第１入／出力ラインに伝達された前記ビットラインセンスアンプの信号を増幅する第１感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記第１感知増幅器の出力信号をプリチャージさせるプリチャージ部と、第２レベルの電圧を供給されて、第２ストローブ信号に応じて前記第１感知増幅器の出力信号を増幅して第２入／出力ラインを駆動するための駆動信号を生成する第２感知増幅器と、を含む入／出力ライン感知増幅器と、
データパッドに入力されて、前記第２入／出力ラインを介して伝達された信号を増幅して、前記第１入／出力ラインに伝達する書き込みドライバーと、
を含むことを特徴とする半導体メモリ装置。
【請求項１６】
前記第１感知増幅器は、第１及び第２増幅信号を生成してそれぞれ第１及び第２出力ラインに出力することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記プリチャージ部は、前記第１及び第２出力ラインの電圧を均等にすることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記プリチャージ部は、前記第１及び第２出力ラインの間に接続されて、前記バッファ部の出力信号に応答して、前記第１及び第２出力ラインを短絡する均等化素子を含むことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記均等化素子は、ＭＯＳトランジスタであることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記バッファ部は、
前記ストローブ信号と前記感知増幅器の駆動のためにイネーブルされる制御信号とを受信して論理演算する論理素子と、
前記第１レベル電圧を供給されて、前記論理素子の出力信号をバッファリングするバッファと、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２１】
前記第１レベル電圧は、セルコア領域に供給されるコア電圧である請求項１５に記載の半導体メモリ装置。
【請求項２２】
前記第２レベル電圧は、ペリ領域に供給されるペリ電圧又は電源電圧（ＶＤＤ）であることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２３】
前記第１入／出力ラインは、ローカル入／出力ラインであることを特徴とする請求項１５に記載の入／出力ライン感知増幅器。
【請求項２４】
前記第２入／出力ラインは、グローバル入／出力ラインであることを特徴とする請求項１５に記載の入／出力ライン感知増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、さらに詳細には、動作電流を減らして半導体メモリ装置の電力効率を増大させることができるようにする入／出力ライン感知増幅器に関する。
【背景技術】
【０００２】
一般に、データの入／出力ライン（Ｉ／Ｏ  ｌｉｎｅ；Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｌｉｎｅ）は、半導体メモリ装置の内部でデータを送信するために使用されている。メモリセル領域内から出力されるビットライン感知増幅器（ＢＬＳＡ、Ｂｉｔ  Ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）の出力は、ローカル入／出力ライン（ＬＩＯ；Ｌｏｃａｌ  Ｉ／Ｏ）を経由してグローバル入／出力ライン（ＧＩＯ；Ｇｌｏｂａｌ  Ｉ／Ｏ）に送信される。通常、グローバル入／出力ライン（ＧＩＯ）は、多数のバンクにわたってグローバルに配置されて、データの入／出力パッドとメモリセル領域（セルエリア又はコアエリア）との間のデータ送信を担当する。
【０００３】
ここで、グローバル入／出力ライン（ＧＩＯ）とローカル入／出力ライン（ＬＩＯ）との間のデータ送信のための回路が必要である。ＤＲＡＭの場合に、読み出し（ｒｅａｄ）動作においてローカル入／出力ライン（ＬＩＯ）に載せられたデータを増幅して、グローバル入／出力ライン（ＧＩＯ）に送信するために、入／出力ライン感知増幅器（ＩＯＳＡ：Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）が使用され、書き込み（ｗｒｉｔｅ）動作では、グローバル入／出力ライン（ＧＩＯ）に載せられたデータを増幅して、ローカル入／出力ライン（ＬＩＯ）に移すために書き込みドライバー（ＷＤＲＶ；Ｗｒｉｔｅ  ＤＲｉＶｅｒ）が使用される。
【０００４】
従来の入／出力ライン感知増幅器（ＩＯＳＡ）には、１段階増幅方式を使用するものと、２段階増幅方式を使用するものがある。まず、１段階増幅方式を使用する入／出力ライン感知増幅器（ＩＯＳＡ）は、回路が単純であることから、電流消費が減少するという長所を有する。しかしながら、入力信号のオフセット特性が劣化してローカル入／出力ライン（ＬＩＯ、ＬＩＯＢ）に載せられたデータ間の電位差が十分なレベルにならないと、正しく増幅されてグローバル入／出力ライン（ＧＩＯ）に送信されることができない。そのため、入／出力ライン感知増幅器（ＩＯＳＡ）を駆動させるストローブ信号のイネーブル区間を所定区間遅延させる必要があり、これは、ｔＡＡ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ａｃｃｅｓｓ  Ｔｉｍｅ）を増加させるという問題を引き起こした。
【０００５】
次に、２段階増幅方式を使用する入／出力ライン感知増幅器（ＩＯＳＡ）は、ローカル入／出力ライン（ＬＩＯ、ＬＩＯＢ）のデータを２段階に増幅する。各ステップの増幅動作は、別個のストローブ信号により順次駆動されて入力信号に対するオフセット特性を改善するので、ローカル入／出力ライン（ＬＩＯ、ＬＩＯＢ）に載せられたデータ間の電位差が小さくても十分に増幅して、グローバル入／出力ライン（ＧＩＯ）に送信できる。
【０００６】
以上説明した入／出力ライン感知増幅器（ＩＯＳＡ）は、すべての半導体メモリ装置に共通的に使用可能であり、汎用ＩＣでも使用される。したがって、入／出力ライン感知増幅器（ＩＯＳＡ）の動作電流を減らすことによって、半導体メモリ装置の電力効率を大きく改善することができる。特に、電力効率の改善を主な関心事項としているモバイル装置の場合には、入／出力ライン感知増幅器（ＩＯＳＡ）の動作電流を減らす方案に関する研究が大きく役に立つことができる。
【０００７】
本出願と関連のある技術が、特許文献１に開示されている。
【特許文献１】米国特許第２００３／００９５４５７Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、動作電流を減らして半導体メモリ装置の電力効率を増大させることができるようにする入／出力ライン感知増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成すべく、本発明は、第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して入／出力ラインの信号を増幅する感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記感知増幅器の出力信号をプリチャージさせるプリチャージ部と、を含む入／出力ライン感知増幅器を提供する。
【００１０】
本発明において、前記感知増幅器は、第１及び第２増幅信号を生成してそれぞれ第１及び第２出力ラインに出力することが好ましい。
【００１１】
本発明において、前記プリチャージ部は、前記第１及び第２出力ラインの電圧を均等にすることが好ましい。
【００１２】
本発明において、前記プリチャージ部は、前記第１及び第２出力ラインの間に接続されて、前記バッファ部の出力信号に応答して前記第１及び第２出力ラインを短絡する均等化素子を含む。
【００１３】
本発明において、前記均等化素子は、ＭＯＳトランジスタであることが好ましい。
【００１４】
本発明において、前記バッファ部は、前記ストローブ信号と前記感知増幅器の駆動のためにイネーブルされる制御信号とを受信して論理演算する論理素子と、前記第１レベル電圧を供給されて、前記論理素子の出力信号をバッファリングするバッファと、を含む。
【００１５】
本発明において、前記第１レベル電圧は、セルコア領域に供給されるコア電圧であることが好ましい。
【００１６】
本発明において、前記第２レベル電圧は、ペリ領域に供給されるペリ電圧又は電源電圧（ＶＤＤ）であることが好ましい。
【００１７】
本発明において、第１レベル電圧を供給されて、第１ストローブ信号をバッファリングするバッファ部と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して第１入／出力ラインの信号を増幅する第１感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記第１感知増幅器の出力信号をプリチャージさせるプリチャージ部と、第２レベルの電圧を供給されて、第２ストローブ信号に応じて前記第１感知増幅器の出力信号を増幅して、第２入／出力ラインを駆動するための駆動信号を生成する第２感知増幅器と、を含む入／出力ライン感知増幅器を提供する。
【００１８】
本発明において、前記第１感知増幅器は、しきい電圧が低いＭＯＳトランジスタにより電流ミラーを形成した差動増幅器を含む。
【００１９】
本発明において、前記第１入／出力ラインは、ローカル入／出力ラインであり、前記第２入／出力ラインは、グローバル入／出力ラインであることが好ましい。
【００２０】
また、ビットラインセンスアンプを含むメモリセルアレイと、第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して第１入／出力ラインに伝達された前記ビットラインセンスアンプの信号を増幅する第１感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記第１感知増幅器の出力信号をプリチャージさせるプリチャージ部と、第２レベルの電圧を供給されて、第２ストローブ信号に応じて前記第１感知増幅器の出力信号を増幅して第２入／出力ラインを駆動するための駆動信号を生成する第２感知増幅器と、を含む入／出力ライン感知増幅器と、データパッドに入力されて、前記第２入／出力ラインを介して伝達された信号を増幅して、前記第１入／出力ラインに伝達する書き込みドライバーと、を含む半導体メモリ装置を提供する。
【発明の効果】
【００２１】
本発明によれば、半導体メモリ装置の場合に、入／出力ライン感知増幅器の動作電流が減少して消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して、本発明の好ましい実施の形態をさらに詳細に説明する。これらの実施の形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施の形態により制限されるものではない。
【００２３】
図１は、本発明の第１の実施の形態による入／出力ライン感知増幅器の構成を示すブロック図であり、図２は、図１の回路図である。
【００２４】
図１に示すように、本実施の形態による入／出力ライン感知増幅器は、第１ストローブ信号ＩＯＳＴＢＰ１をバッファリングするバッファ部１０と、バッファ部１０の出力信号に応答してローカル入／出力ラインＬＩＯ、ＬＩＯＢの信号を増幅する第１感知増幅器１２と、バッファ部１０の出力信号に応答して第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂの出力ラインを均等にするプリチャージ部１４と、第２ストローブ信号ＩＯＳＡＳＴＢＰ２に応答して第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂを増幅して駆動信号Ｄ１Ｄ、Ｄ１Ｄ０を生成する第２感知増幅器１６及び駆動信号Ｄ１Ｄ、ＤＩＤ０に応答してグローバル入／出力ラインＧＩＯ＿Ｓ、ＧＩＯ＿Ｄの信号を駆動するドライバー１８を含む。ここで、バッファ部１０及びプリチャージ部１４は、コア電圧ＶＣＯＲＥを供給されて動作し、第１感知増幅器１２、第２感知増幅器１６及びドライバー１８は、ペリ電圧ＶＰＥＲＩ又は電源電圧ＶＤＤを供給されて動作する。
【００２５】
図２を参考にして本実施の形態による入／出力ライン感知増幅器の構成をさらに具体的に説明すると、以下のとおりである。
【００２６】
バッファ部２０は、第１ストローブ信号ＩＯＳＴＢＰ１と制御信号ＬＡＹ９を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ２０２と、コア電圧ＶＣＯＲＥを供給されてＮＡＮＤゲートＮＤ２０２の出力信号を反転バッファリングする第１バッファ２００を含む。第１ストローブ信号ＩＯＳＴＢＰ１及び制御信号ＬＡＹ９は、第１感知増幅器２２の駆動のために、ハイレベルにイネーブルされる信号である。
【００２７】
第１感知増幅器２２は、ペリ電圧ＶＰＥＲＩを供給されて電流ミラーを形成するＰＭＯＳトランジスタＰ２０１〜Ｐ２０２、Ｐ２０４〜Ｐ２０６と、差動増幅のためにローカル入／出力ラインＬＩＯ、ＬＩＯＢの信号が入力されるＮＭＯＳトランジスタＮ２０１、Ｎ２０２、Ｎ２０４、Ｎ２０６、及びバッファ部２０の出力信号を受信して差動増幅動作をイネーブルさせるＮＭＯＳトランジスタＮ２０８、Ｎ２１０、Ｎ２１２、Ｎ２１４を含む。
【００２８】
また、プリチャージ部２４は、コア電圧ＶＣＯＲＥを供給されてバッファ部２０の出力信号を反転バッファリングする第２バッファ２４０と、バッファ部２０の出力信号及びその反転信号に応答して、第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂの出力ラインを短絡（ｓｈｏｒｔ）させるＰＭＯＳトランジスタＰ２０８及びＮＭＯＳトランジスタＮ２１５を含む伝達ゲート部２４２とを含む。
【００２９】
第２感知増幅器２６は、相互接続型増幅器（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ  ａｍｐｌｉｆｉｅｒ）で構成されて、第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂを差動増幅して、第２増幅信号及びその反転信号Ｄ１、Ｄ１Ｂを生成する。また、第２感知増幅器４６は、第２増幅信号及びその反転信号Ｄ１、Ｄ１Ｂをバッファリングして、駆動信号Ｄ１Ｄ、Ｄ１Ｄ０を生成するインバータＩＶ２０８、ＩＶ２１０、ＩＮ２１２を含む。
【００３０】
ドライバー２８は、駆動信号Ｄ１Ｄ及び制御信号ＳＯＲ＿Ｄを受信して否定論理積演算を行うことによって、第１プルアップ信号ＰＵ１を生成するＮＡＮＤゲートＮＤ２０４と、駆動信号Ｄ１Ｄ及び制御信号ＤＯＲを受信して否定論理積演算を行うことによって、第２プルアップ信号ＰＵ２を生成するＮＡＮＤゲートＮＤ２０６と、駆動信号Ｄ１Ｄ０及び制御信号ＤＯＲを受信して否定和演算を行うことによって、第１プルダウン信号ＰＤ１を生成するＮＯＲゲートＮＲ２００と、駆動信号Ｄ１Ｄ０及び制御信号ＳＯＲ＿Ｄを受信して否定和演算を行うことによって、第２プルダウン信号ＰＤ２を生成するＮＯＲゲートＮＲ２０２と、第１プルアップ信号ＰＵ１に応答してグローバル入／出力ラインＧＩＯ＿Ｓをプルアップ駆動するＰＭＯＳトランジスタＰ２２４と、第１プルダウン信号ＰＤ１に応答してグローバル入／出力ラインＧＩＯ＿Ｓをプルダウン駆動するＮＭＯＳトランジスタＮ２２６と、第２プルアップ信号ＰＵ２に応答してグローバル入／出力ラインＧＩＯ＿Ｄをプルアップ駆動するＰＭＯＳトランジスタＰ２２６と、第２プルダウン信号ＰＤ２に応答してグローバル入／出力ラインＧＩＯ＿Ｄをプルダウン駆動するＮＭＯＳトランジスタＮ２２８とを含む。
【００３１】
以上説明したように、本発明の第１の実施の形態による入／出力ライン感知増幅器は、第１バッファ２００及び第２バッファ２４０がコア電圧ＶＣＯＲＥを供給されて動作するように構成される。これは、ＮＭＯＳトランジスタＮ２０８、Ｎ２１０、Ｎ２１２、Ｎ２１４に供給される電圧を減らして動作電流を減らすためのものであって、ペリ電圧ＶＰＥＲＩ又は電源電圧ＶＤＤが供給される場合に比べて、第１感知増幅器２２での動作電流を６０％程度の水準に減らすことができる。
【００３２】
また、本発明の第１の実施の形態による入／出力ライン感知増幅器は、バッファ部２０の出力信号及びその反転信号に応答して第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂの出力ラインを短絡（ｓｈｏｒｔ）させる伝達ゲート部２４２を含めて、第１感知増幅器２２からプリチャージ部２４に漏れ電流の経路が形成されるのを防止している。これをさらに詳細に説明すると、以下のとおりである。第１感知増幅器２２は、ペリ電圧ＶＰＥＲＩを供給されて駆動され、プリチャージ部２４は、コア電圧ＶＣＯＲＥを供給されて駆動される。このように第１感知増幅器２２とプリチャージ部２４とが異種の電圧で駆動される状況において、第１感知増幅器２２からプリチャージ部２４に漏れ電流の経路が形成されることができる。したがって、本実施の形態による入／出力ライン感知増幅器は、伝達ゲート部２４２を備えて第１感知増幅器２２及びプリチャージ部２４の間に電流経路が形成されるのを基本的に遮断している。
【００３３】
図３は、本発明の第２の実施の形態による入／出力ライン感知増幅器の構成を示すブロック図であり、図４は、図３の回路図である。
【００３４】
図３に示すように、本発明の第２の実施の形態による入／出力ライン感知増幅器は、第１ストローブ信号ＩＯＳＴＢＰ１をバッファリングするバッファ部３０と、バッファ部３０の出力信号に応答してローカル入／出力ラインＬＩＯ、ＬＩＯＢの信号を増幅する第１感知増幅器３２と、バッファ部３０の出力信号に応答して第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂの出力ラインをコア電圧ＶＣＯＲＥにプリチャージするプリチャージ部３４と、第２ストローブ信号ＩＯＳＡＳＴＢＰ２に応答して第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂを増幅して駆動信号Ｄ１Ｄ、ＤＩＤ０を生成する第２感知増幅器３６及び駆動信号Ｄ１Ｄ、ＤＩＤ０に応答して、グローバル入／出力ラインＧＩＯ＿Ｓ、ＧＩＯ＿Ｄの信号を駆動するドライバー３８と、を含む。ここで、バッファ部３０、第１感知増幅器３２及びプリチャージ部３４は、コア電圧ＶＣＯＲＥを供給されて動作し、第２感知増幅器３６及びドライバー３８は、ペリ電圧ＶＰＥＲＩを供給されて動作する。
【００３５】
図４に示すように、バッファ部４０は、第１ストローブ信号ＩＯＳＴＢＰ１と制御信号ＬＡＹ９とを受信して、否定論理積演算を行うＮＡＮＤゲートＮＤ４０２と、コア電圧ＶＣＯＲＥを供給されてＮＡＮＤゲートＮＤ４０２の出力信号を反転バッファリングする第３バッファ４００と、を含む。
【００３６】
第１感知増幅器４２は、コア電圧ＶＣＯＲＥを供給されて電流ミラーを形成するＰＭＯＳトランジスタＰ４０１−Ｐ４０２、Ｐ４０４−Ｐ４０６と、差動増幅のためにローカル入／出力ラインＬＩＯ、ＬＩＯＢの信号が入力されるＮＭＯＳトランジスタＮ４０１、Ｎ４０２、Ｎ４０４、Ｎ４０６、及びバッファ部４０の出力信号を受信して差動増幅動作をイネーブルさせるＮＭＯＳトランジスタＮ４０８、Ｎ４１０、Ｎ４１２、Ｎ４１４を含む。第１感知増幅器４２は、従来とは異なり、ペリ電圧ＶＰＥＲＩより低いレベルのコア電圧ＶＣＯＲＥを供給されて駆動されるので、低い電源電圧ＶＤＤレベルで円滑な動作のためにＰＭＯＳトランジスタＰ４０１−Ｐ４０２、Ｐ４０４−Ｐ４０６は、低いしきい電圧を有するトランジスタであることが好ましい。
【００３７】
また、プリチャージ部４４は、バッファ部４０の出力信号に応答して、増幅信号及びその反転信号Ｄ０、Ｄ０Ｂの出力ラインをコア電圧ＶＣＯＲＥにプリチャージするＰＭＯＳトランジスタＰ４０８、Ｐ４１０、Ｐ４１２を含む。
【００３８】
以上説明したように、本発明の第２の実施の形態による入／出力ライン感知増幅器は、従来とは異なり、電源電圧ＶＤＤ又はペリ電圧ＶＰＥＲＩより低いレベルを有するコア電圧ＶＣＯＲＥをバッファ部４０、第１感知増幅器４２及びプリチャージ部４４に供給して駆動させるので、動作電流を減らすことができる。
【００３９】
図５に示すように、本発明の第１及び第２の実施の形態による入／出力ライン感知増幅器を使用する場合に、従来の技術に比べて第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂ間の電位差△Ｖは大きくなり、第１感知増幅器での動作電流Ｃｕｒｒｅｎｔ＠ｉｏｓｔｂｐ１は減少することを確認することができる。すなわち、ＰＶＴ特性のうち、スキューがｓｌｏｗ２の状態において、従来の技術による入／出力ライン感知増幅器で生成される第１増幅信号及びその反転信号Ｄ０、Ｄ０Ｂ間の電位差△Ｖは１５１（ｍＶ）に過ぎないからフェイル（ＦＡＩＬ）が発生するが、本発明の第１及び第２の実施の形態による入／出力ライン感知増幅器の場合には、それぞれ５９４（ｍＶ）及び７５０（ｍＶ）で電位差△Ｖが大きくなって十分に増幅されていることを確認することができる。また、本発明の第１及び第２の実施の形態による入／出力ライン感知増幅器を使用する場合に、第１感知増幅器で消費される動作電流量Ｃｕｒｒｅｎｔ＠ｉｏｓｔｂｐ１は、すべてのスキュー条件において、従来の技術に比べて顕著に減少する。
【００４０】
図６は、本発明の第１及び第２の実施の形態による入／出力ライン感知増幅器を適用した半導体装置の構成を示すブロック図である。
【００４１】
図６に示すように、本実施の形態による半導体メモリ装置は、ビットラインセンスアンプ６００、６０２を含むメモリセルアレイ６０と、読み出し（ｒｅａｄ）動作においてローカル入／出力ラインＬＩＯに載せられたデータを増幅してグローバル入／出力ラインＧＩＯに送信する入／出力ライン感知増幅器６２、ＩＯＳＡと、書き込み（ｗｒｉｔｅ）動作においてグローバル入／出力ラインＧＩＯに載せられたデータを増幅してローカル入／出力ラインＬＩＯに送信する書き込みドライバー６４を含む。ここで、入／出力ライン感知増幅器６２、ＩＯＳＡは、図１及び図２に示す本発明の第１の実施の形態による入／出力ライン感知増幅器又は図３〜図４に示す本発明の第２の実施の形態による入／出力ライン感知増幅器が適用されることができる。したがって、本実施の形態による半導体メモリ装置の場合に、入／出力ライン感知増幅器の動作電流が減少して消費電力を低減することができるようになる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態による入／出力ライン感知増幅器の構成を示すブロック図である。
【図２】図１の回路図である。
【図３】本発明の第２の実施の形態による入／出力ライン感知増幅器の構成を示すブロック図である。
【図４】図３の回路図である。
【図５】図１及び図３に示す入／出力ライン感知増幅器の動作電流を従来の技術と比較した表である。
【図６】図１及び図３に示す入／出力ライン感知増幅器を適用した半導体メモリ装置の構成を示すブロック図である。
【符号の説明】
【００４３】
１０    バッファ部
１２    第１感知増幅器
１４    プリチャージ部
１６    第２感知増幅器
１８    ドライバー
２０    バッファ部
ＮＤ２０２    ＮＡＮＤゲート
２００    第１バッファ
２２    第１感知増幅器
Ｐ２０１〜Ｐ２０２、Ｐ２０４〜Ｐ２０６、Ｐ２０８    ＰＭＯＳトランジスタ
Ｎ２０１、Ｎ２０２、Ｎ２０４、Ｎ２０６、Ｎ２０８、Ｎ２１０、Ｎ２１２、Ｎ２１４、Ｎ２１５    ＮＭＯＳトランジスタ
２４    プリチャージ部
２４０    第２バッファ
２４２    伝達ゲート部
２６    第２感知増幅器
ＩＶ２０８、ＩＶ２１０、ＩＮ２１２    インバータ
２８    ドライバー
ＮＤ２０４、ＮＤ２０６    ＮＡＮＤゲート
ＮＲ２００、ＮＲ２０２    ＮＯＲゲート
Ｐ２２４、Ｐ２２６    ＰＭＯＳトランジスタ
Ｎ２２６、Ｎ２２８    ＮＭＯＳトランジスタ
３０    バッファ部
３２    第１感知増幅器
３４    プリチャージ部
３６    第２感知増幅器
３８    ドライバー
４０    バッファ部
ＮＤ４０２    ＮＡＮＤゲート
４００    第３バッファ
４２    第１感知増幅器
４４    プリチャージ部
Ｐ４０１−Ｐ４０２、Ｐ４０４−Ｐ４０６、Ｐ４０８、Ｐ４１０、Ｐ４１２    ＰＭＯＳトランジスタ
Ｎ４０１、Ｎ４０２、Ｎ４０４、Ｎ４０６、Ｎ４０８、Ｎ４１０、Ｎ４１２、Ｎ４１４    ＮＭＯＳトランジスタ
６００、６０２    ビットラインセンスアンプ
６０    メモリセルアレイ
６２    入／出力ライン感知増幅器（ＩＯＳＡ）
６４    ドライバー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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