(57)【要約】      （修正有）【課題】基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲートの庇部の下に空間を形成し寄生容量を低減できる半導体装置の製造方法を提供する。【解決手段】周囲を保護絶縁膜６ａで被覆されるとともに、その庇部５ａの下に空間７ａを有するＴ型ゲート５を備えた半導体装置の製造方法であって、保護絶縁膜６ａをＣＶＤ法を用いて形成するに際し、予め、成膜圧力と、Ｔ型ゲート５の庇部５ａの内側および外側にそれぞれ形成された保護絶縁膜５ａの膜厚比Ｙとの関係式を求めるステップと、その関係式を用いて、空間７ａが得られる成膜圧力を算出するステップと、算出された成膜圧力に設定してＴ型ゲート５上に保護絶縁膜６ａを形成するステップとを有する。【選択図】図１
2009004397.tif 000002
【特許請求の範囲】
【請求項１】
周囲を保護絶縁膜で被覆されるとともに、その庇部の下に空間を有するＴ型ゲートを備えた半導体装置の製造方法であって、
プラズマＣＶＤ法を用いて前記Ｔ型ゲート上に前記保護絶縁膜を形成するに際し、
予め、成膜圧力と、前記Ｔ型ゲートの庇部の内側および外側にそれぞれ形成された保護絶縁膜の膜厚比との関係データを取得し、それらの関係式を求めるステップと、
前記関係式を用いて、前記空間が得られる成膜圧力を算出するステップと、
前記算出された成膜圧力に設定して前記保護絶縁膜を形成するステップとを有する半導体装置の製造方法。
【請求項２】
前記関係式は、1次関数の近似式である請求項1に記載の半導体装置の製造方法。
【請求項３】
前記関係式は、少なくとも２個以上の前記関係データを取得して求める請求項1または２に記載の半導体装置の製造方法。
【請求項４】
前記関係式は、前記Ｔ型ゲートの庇部下面と基板表面との隙間寸法ごと、および庇部の長さごとに求める請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
既に求めた関係式の一次関数の傾き係数を用いて、異なる前記隙間寸法および前記庇部の長さにおける関係式を求める請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｔ型ゲートを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一例として、Ｔ型ゲートを備えた電界効果トランジスタを図５（ａ）に示す。図５（ａ）はゲート部分を模式的に示す側断面図である。
【０００３】
図５（ａ）に示すように、半導体基板１上にＴ型ゲート５が形成され、そのＴ型ゲート５の周囲はＳｉＯ２膜などからなる保護絶縁膜６で被覆されている。
【０００４】
また、Ｔ型ゲート５の上部両側に張り出す庇部５ａの下には空間７が形成されている。
【０００５】
このように庇部５ａの下に空間７を設ける理由は、Ｔ型ゲート５はゲート抵抗の増大を防ぐために有効であるが、庇部５ａと基板表面との間に寄生容量が生じ、電界効果トランジスタの高周波特性を悪化させるという問題があるため、庇部５ａの下には保護絶縁膜６（ＳｉＯ２膜の比誘電率；３．９，Ｓｉ３Ｎ４膜の比誘電率；７．５）を形成せず、空間７（比誘電率；１）とすることで寄生容量の低減を図るためである。
【０００６】
次に、上記のような電界効果トランジスタのＴ型ゲート５上に保護絶縁膜６を形成する３つの方法について、それぞれ図５（ｂ），図６，図７〜図８を参照して説明する。
【０００７】
尚、図５（ｂ）〜図８（ｄ），図８（ｆ）は各製造工程完了毎のデバイスの側断面図であり、図８（ｅ）は平面図である。
【０００８】
従来の第１の形成方法は、図５（ｂ）に示すように、スパッタリング法によって保護絶縁膜６を堆積し、Ｔ型ゲート５を被覆する。
【０００９】
スパッタリング法は、異方性に優れるためＴ型ゲート５の庇部５ａの下には保護絶縁膜６は形成されず空間７となる。
【００１０】
次に、従来の第２の形成方法について説明する。
【００１１】
従来の第２の形成方法は、図６（ａ）に示すように、先ず、Ｔ型ゲート５が形成された半導体基板１上にプラズマＣＶＤ法によって、Ｓｉ３Ｎ４膜からなる下地膜８を薄く堆積する（例えば１００Å程度）。
【００１２】
プラズマＣＶＤ法は、基板表面に与えるダメージが少なく、比較的等方性に優れるためＴ型ゲート５の庇部５ａの下にも下地膜８を形成できる。
【００１３】
その後、図６（ｂ）に示すように、スパッタリング法によって、ＳｉＯ２膜からなる保護絶縁膜６を堆積し、Ｔ型ゲート５を被覆する。
【００１４】
このように、予め、下地膜８を形成後、スパッタリング法で保護絶縁膜６を堆積させるようにすると、基板表面へのダメージを緩和しつつ庇部５ａの下に空間７を形成できる。
【００１５】
次に、従来の第３の形成方法について説明する。
【００１６】
従来の第３の形成方法は、図７（ａ）に示すように、先ず、Ｔ型ゲート５が形成された半導体基板１上にプラズマＣＶＤ法によって、Ｓｉ３Ｎ４膜からなる下地膜８を薄く堆積する（例えば１００Å程度）。
【００１７】
次に、図７（ｂ）に示すように、ポリイミド膜９を塗布形成し、Ｔ型ゲート５を被覆する。
【００１８】
次に、図７（ｃ）に示すように、異方性エッチングであるＲＩＥ（反応性イオンエッチング）により、ポリイミド膜９をエッチングしてＴ型ゲート５の庇部５ａの下のみにポリイミド膜９を残す。
【００１９】
次に、図８（ｄ）に示すように、プラズマＣＶＤ法によってＳｉＯ２膜からなる保護絶縁膜６を堆積し、Ｔ型ゲート５を被覆する。
【００２０】
次に、図８（ｅ）に示すように、Ｔ型ゲート５の両端部を開口したレジストマスク（図示せず）を形成後、それをマスクとしてＲＩＥ（反応性イオンエッチング）によって保護絶縁膜６に開口１０を形成する。
【００２１】
その後、図８（ｆ）に示すように、酸素プラズマを用いたアッシングによって、Ｔ型ゲート５の庇部５ａの下のポリイミド膜を除去して空間７を形成する。
【００２２】
尚、上記では保護絶縁膜６としてＳｉＯ２ 膜で説明したが、特にこれに限るわけではなく、Ｓｉ３Ｎ４膜やＳｉＯＮ膜であってもよい。（例えば、特許文献１参照。）
【特許文献１】特開平１０−１５００５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記の第１の形成方法では、スパッタリング法によって基板表面の活性層がダメージを受け電気特性が悪化するという問題があった。
【００２４】
また、上記の第２，第３の形成方法では、予め、下地膜８を形成しておくためスパッタリング法やＲＩＥ法による基板表面へのダメージは緩和されるが、下地膜８の形成工程やポリイミド膜９の形成工程およびアッシング工程が増加することになった。
【００２５】
本発明の課題は、基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲートの庇部の下に空間を形成し寄生容量を低減できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２６】
本発明の半導体装置の製造方法は、
周囲を保護絶縁膜で被覆されるとともに、その庇部の下に空間を有するＴ型ゲートを備えた半導体装置の製造方法であって、
プラズマＣＶＤ法を用いてＴ型ゲート上に保護絶縁膜を形成するに際し、
予め、成膜圧力と、Ｔ型ゲートの庇部の内側および外側にそれぞれ形成された保護絶縁膜の膜厚比との関係データを取得し、それらの関係式を求めるステップと、
関係式を用いて、空間が得られる成膜圧力を算出するステップと、
算出された成膜圧力に設定して保護絶縁膜を形成するステップとを有する半導体装置の製造方法である。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲートの庇部の下に空間を形成し寄生容量を低減できる。
【発明を実施するための最良の形態】
【００２８】
本発明は、基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲートの庇部の下に空間を形成し寄生容量を低減するという目的を、プラズマＣＶＤ法を用いてＴ型ゲート上に保護絶縁膜を形成するに際し、予め、成膜圧力と、Ｔ型ゲートの庇部の内側および外側にそれぞれ形成された保護絶縁膜の膜厚比との関係データを取得し、それらの関係式を求めるステップと、  関係式を用いて、空間が得られる成膜圧力を算出するステップと、算出された成膜圧力に設定して保護絶縁膜を形成するステップとを有することで実現した。
【実施例】
【００２９】
本発明の半導体装置の一例として、Ｔ型ゲートを備えた電界効果トランジスタを図１に示す。図１はゲート部分を模式的に示す側断面図である。また、図５（ａ）と同一部分には同一符号を付す。
【００３０】
図１に示すように、半導体基板１上にＴ型ゲート５が形成され、そのＴ型ゲート５の周囲はＳｉ３Ｎ４膜からなる保護絶縁膜６ａで被覆されている。
【００３１】
また、Ｔ型ゲート５の上部両側に張り出す庇部５ａの陰となる部分には保護絶縁膜６ａが薄く形成されているが庇部５ａの下のほとんどは空間７ａ（比誘電率；１）となっている。
【００３２】
尚、庇部５ａの陰となる部分とは、庇部５ａの下面と、それと対向する基板表面、およびＴ型ゲート５の脚部を差し、拡大図中に示す一点鎖線のコ字状部分である。以降、この部分を庇部５ａの内側と呼ぶ。
【００３３】
また、庇部５ａの下面と基板表面（ゲート絶縁膜の上面）との隙間寸法を拡大図中にＬで示す。
【００３４】
上記のような電界効果トランジスタのＴ型ゲート５上にＳｉ３Ｎ４膜からなる保護絶縁膜６ａを形成する方法は、低温形成（２５０〜３５０℃）が可能で、基板表面へのダメージの少ないプラズマＣＶＤ法のみを用いて行う。
【００３５】
ここで、発明者は、プラズマＣＶＤ法の成膜圧力（全圧）と、Ｔ型ゲート５の庇部５ａ内側および外側にそれぞれ形成された保護絶縁膜６ａの膜厚比との間に強い相関関係があることに着目して、実験を行い、比較的等方性に優れたプラズマＣＶＤ法においても、成膜圧力を所定の範囲に設定してやることで庇部５ａの下に空間７ａを形成できるという知見を得た。
【００３６】
より具体的には、図２のフローに示すように、先ず、プラズマＣＶＤ法の他の成膜条件（ガス流量，温度，高周波電力など）は一定としておいて、成膜圧力と、Ｔ型ゲート５の庇部５ａの内側および外側にそれぞれ形成された保護絶縁膜６ａの膜厚比との関係データを実験で取得しておき、その関係データからそれらの関係式を求める。この関係式は、庇部５ａ内側の膜厚と特に関係が深いＴ型ゲート５の庇部５ａ下面と基板表面との隙間寸法ごと、および庇部５ａの長さごとに求める。
【００３７】
次に、その関係式を用いて、Ｔ型ゲート５上に保護絶縁膜６ａを形成する際に、庇部５ａの下に空間７ａが形成できる成膜圧力を算出する。
【００３８】
そして、プラズマＣＶＤ法の成膜圧力をその算出された成膜圧力に設定してＴ型ゲート５上に保護絶縁膜６ａを堆積形成する。
【００３９】
以上のようにして、Ｔ型ゲート５上にプラズマＣＶＤ法のみを用いて保護絶縁膜６ａを堆積形成すると、基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲート５の庇部５ａの下に空間７ａを形成でき寄生容量を低減できる。
【００４０】
以下、実施例を説明する。
【００４１】
実際に実験により取得した、成膜圧力と、庇部５ａの内側および外側の保護絶縁膜６ａの膜厚比との関係データに基づくグラフを図３（ａ）に示す。
【００４２】
図３（ａ）において、横軸は成膜圧力（Ｐａ）、縦軸は膜厚比である。
【００４３】
また、このグラフは、庇部５ａの長さ（脚部から片側への張り出し長さ）が０．３５μｍ、庇部５ａ下面と基板表面との隙間寸法Ｌが３０００ÅのＴ型ゲート５にＳｉ３Ｎ４膜を成長させて取得した少なくとも２個以上（この例の場合、２個）の関係データに基づくものである。
【００４４】
尚、庇部５ａの内側および外側に形成された保護絶縁膜６ａの膜厚比Ｙは、図３（ｂ）に示すように、庇部５ａの内側に形成された膜厚ｔ１と、庇部５ａの外側に形成された膜厚ｔ２との比（Ｙ＝ｔ１／ｔ２）である。
【００４５】
ここで、庇部５ａの内側に形成された膜厚ｔ１が、庇部５ａの外側に形成された膜厚ｔ２に比べて薄く形成されるのは、庇部５ａの下は表面拡散が十分でなくガス分子が枯渇するためである。
【００４６】
そして、上記のグラフから、例えば1次関数の近似式として、次の関係式（１）を得る。
Ｙ＝−０．００２Ｘ＋０．５４９  （１）
【００４７】
式中、Ｙは膜厚比（庇部内側の膜厚／庇部外側の膜厚），Ｘは成膜圧力（Ｐａ）を示す。
【００４８】
次に、上記の関係式（１）を用いて、庇部５ａの下に、例えば、最大の大きさの空間７ａが形成できるような成膜圧力、すなわち、膜厚比Ｙ＝０として成膜圧力Ｘ＝２７５（Ｐａ）を算出する。
【００４９】
そして、成膜圧力を算出された２７５Ｐａに設定して、プラズマＣＶＤ法でＴ型ゲート５上にＳｉ３Ｎ４膜を形成する。
【００５０】
尚、グラフから空間７ａを得るための成膜圧力としては、算出された２７５Ｐａ以上に設定すればよい格好となるが、成膜圧力（全圧）の過剰な増大は、反応速度に直接影響を与える反応成分の有効分圧を低下させて成膜速度を遅くする虞があるため、算出値（２７５Ｐａ）に設定するのがよい。
【００５１】
実際には、近似式である関係式（１）とのずれによって、庇部５ａの内側にもＳｉ３Ｎ４膜が薄く形成されるが、庇部５ａの下のほとんどは空間７ａ（比誘電率；１）となり寄生容量が低減できる。
【００５２】
次に、庇部５ａの長さが０．３５μｍ、庇部５ａの下面と基板表面との隙間寸法Ｌが２０００Åの場合のグラフを図４に示す。
【００５３】
図４は、図３の隙間寸法Ｌ＝３０００Åのグラフに、隙間寸法Ｌ＝２０００Åのグラフを追加したものである。
【００５４】
ここで、隙間寸法Ｌ＝２０００Åの関係式は、既に求めた上記の関係式（１）の一次関数の傾き係数（−０．００２）と、取得した関係データ（この例では１個）から近似式として関係式（２）を得る。
Ｙ＝−０．００２Ｘ＋０．３３１  （２）
【００５５】
次に、上記の関係式（２）を用いて、庇部５ａの下に、例えば、最大の大きさの空間７ａが形成できるような成膜圧力、すなわち、膜厚比Ｙ＝０として成膜圧力Ｘ＝１６５（Ｐａ）を算出する。
【００５６】
そして、成膜圧力を算出された１６５Ｐａに設定して、プラズマＣＶＤ法でＴ型ゲート５上にＳｉ３Ｎ４膜を形成する。
【００５７】
実際には、近似式である関係式（２）とのずれによって、庇部５ａの内側にもＳｉ３Ｎ４膜が薄く形成されるが、庇部５ａの下のほとんどは空間７ａ（比誘電率；１）となり寄生容量が低減できる。
【００５８】
尚、上記では２個の関係データから1次関数の近似式を得る例で説明したが、もっと多数の関係データを取得して、高次の近似式を得るようにしてもよい。
【００５９】
また、保護絶縁膜６ａとしてＳｉ３Ｎ４膜の例で説明したが、ＳｉＯ２膜であってもＳｉＯＮ膜であってもよい。
【００６０】
また、上記では電界効果トランジスタの例で説明したが、特にこれに限るわけではなくＴ型ゲートを備えた半導体装置であれば何でもよい。
【００６１】
またさらに、他の隙間寸法Ｌに対しては、関係データをいちいち取得しなくとも、既に求めた関係式（１），（２）に基づいた推定式を算出して利用することも可能である。
【産業上の利用可能性】
【００６２】
本発明は、基板表面にダメージを与えたり、工程を増加させたりすることなくＴ型ゲートの庇部の下に空間を形成し寄生容量を低減できる半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の電界効果トランジスタのゲート部分の側断面図
【図２】本発明の保護絶縁膜の形成方法を説明するフロー図
【図３】成膜圧力と膜厚比との関係データに基づくＬ＝３０００Åのグラフおよび膜厚比の説明図
【図４】図３のグラフにＬ＝２０００Åのグラフを追加したグラフ
【図５】従来の電界効果トランジスタのゲート部分の側断面図および従来の第１の形成方法の説明図
【図６】従来の第２の形成方法の説明図
【図７】従来の第３の形成方法の説明図
【図８】従来の第３の形成方法の説明図
【符号の説明】
【００６４】
１    半導体基板
２，３    レジストマスク
５    Ｔ型ゲート
５ａ    庇部
６，６ａ    保護絶縁膜
７，７ａ    空間
８    下地膜
９    ポリイミド膜
１０    開口部
ｔ１    庇部５ａ内側の膜厚
ｔ２    庇部５ａ外側の膜厚
Ｌ    隙間寸法
Ｘ    成膜圧力
Ｙ    膜厚比
【図１】
2009004397.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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