(57)【要約】【課題】ＭＣＰのデジタル回路を有するロジックチップ動作電源の効率的な提供。【解決手段】アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが、共通して実装されたマルチチップパッケージの半導体装置であり、ドライバチップがロジックチップ専用のロジックチップ電源を作成するロジックチップ用電源回路４０を備える。ロジックチップ３０は、電源入力端子を介して前記ロジックチップ用電源回路からの電力供給を受けて動作する内部ロジック回路を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、
前記ドライバチップは、前記ロジックチップ専用のロジックチップ電源を作成するロジックチップ用電源回路と、前記ロジックチップ電源を出力するためのロジックチップ電源出力端子とを備え、
前記ロジックチップは、電源入力端子を介して前記ロジックチップ用電源回路からの電力供給を受けて動作する回路を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ドライバチップは、バイポーラ素子を少なくとも一部に用いたアナログ回路であって、半導体装置の搭載される機器における防振制御のための振動検出用アナログ回路、振動補正用アナログ回路を有し、
前記ロジックチップは、前記ドライバチップから供給される振動検出信号に基づいて振動量を求めて補正信号を作成するデジタル回路を有し、
作成した前記補正信号が前記ドライバチップの前記振動補正用アナログ回路に供給されることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記ドライバチップの前記ロジックチップ用電源回路は、バンドギャップ定電圧を利用した電源回路であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
マルチチップパッケージの半導体装置に搭載されるデジタル回路を有するロジックチップの動作電源に関する。
【背景技術】
【０００２】
デジタルデータを論理処理するデジタル回路では、電圧駆動可能で、一般的に低消費電力である。一方で、デジタル回路を駆動するための十分な電流駆動能力を備える電源回路をデジタル回路に内蔵することは難しい。
【０００３】
このため、デジタル回路が集積化されたロジックチップの場合は、これと別チップで構成されるバイポーラトランジスタを利用した電源回路によって、ロジックチップに必要な電源を作成し、供給することが多い。
【０００４】
例えば特許文献１では、異種電源の複数のチップを有する半導体装置が示されているが、各チップでそれぞれ個別の電源を、図示しない電源回路からそれぞれ受けていることが開示されている。
【０００５】
【特許文献１】特開２００２−５７２７０号公報
【特許文献２】特開平７−２３２７７号公報
【特許文献３】特開平１１−１８７３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、電源回路は、機器内の複数のチップ等に対応するように、多種類の電源電圧をそれぞれ発生する。このため個別チップにおける要求電源電圧の変更、追加に対し、その都度、設計変更された新たな電源回路の採用、追加が必要となる。
【０００７】
例えばロジックチップにおいて、消費電力の低減を図る等の観点からこのロジックチップでの動作電源電圧を低下させたとしても、電源回路がその動作電源電圧に対応していない場合には、ＤＣ／ＤＣコンバータなどを該電源回路内に形成する必要があり、電源電圧の種類だけ電源回路を外部に設ける必要があるため、機器の小型化の妨げになる。
【課題を解決するための手段】
【０００８】
本発明は、アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、前記ドライバチップは、前記ロジックチップ専用のロジックチップ電源を作成するロジックチップ用電源回路と、前記ロジックチップ電源を出力するためのロジックチップ電源出力端子とを備え、前記ロジックチップは、電源入力端子を介して前記ロジックチップ用電源回路からの電力供給を受けて動作する回路を有する。
【０００９】
本発明の他の態様では、半導体装置において、前記ドライバチップは、バイポーラ素子を少なくとも一部に用いたアナログ回路であって、半導体装置の搭載される機器における防振制御のための振動検出用アナログ回路、振動補正用アナログ回路を有し、前記ロジックチップは、前記ドライバチップから供給される振動検出信号に基づいてデジタル振動検出処理を実行して補正信号を作成するデジタル回路を有し、作成した前記補正信号が前記ドライバチップの前記振動補正用アナログ回路に供給される。
【００１０】
本発明の他の態様では、上記半導体装置において、前記ドライバチップの前記ロジックチップ用電源回路がバンドギャップ定電圧を利用した電源回路である。
【発明の効果】
【００１１】
本発明では、マルチチップパッケージ内に実装されるロジックチップで用いる電源を、同じパッケージ内に実装されるアナログ回路を有するドライバチップにおいて作成する。アナログ回路を有するドライバチップでは、バイポーラ素子などを備えているため、例えばバンドギャップ定電圧回路をこのようなバイポーラ素子を利用して構成することができ、十分な電圧供給能力だけでなく、デジタル回路のチップでは困難な十分な電流供給能力のある安定した電源回路を実現できる。
【００１２】
さらに、マルチチップパッケージ内に共通実装されるドライバチップにこのような電源回路を作り込むため、パッケージ内に、ロジックチップ専用の電源回路チップを必要とせず、かつ、パッケージ内で、チップ間を最短距離で配線することが容易である。よって、マルチチップパッケージの小面積化、低コスト化に貢献できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００１４】
図１は本実施形態に係るマルチチップパッケージ（ＭＣＰ）の半導体装置の概略回路構成を示す。この半導体装置１０は、アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが共通の基板に搭載されパッケージングされている。本実施形態では、この半導体装置は、カメラなどに採用される防振機能、いわゆる手ぶれ補正機能を実現するための処理を実行することができる。もちろん、本発明のＭＣＰは、防振装置用半導体装置には限定されないが、本実施形態では、以下、この防振装置用半導体装置を例に説明する。
【００１５】
ビデオカメラ、デジタルスチルカメラ等の撮像機器では、手振れに代表される振動等により被写体像にぶれが発生し、撮影映像が見づらくなることを防止する要求があり、防振機能が設けられている。この防振機能は、被写体に対する撮像機器の振動を検出し、その振動に応じて、光学系（レンズ）やＣＣＤなどの撮像素子をモータによってシフト補正する方法や、撮像データを補正する方法などによって実現できる。
【００１６】
ジャイロセンサなどを利用した振動検出や、検出された振動から求めた補正信号による機械的な補正の実行は、アナログ信号を取り扱う必要性が有るため、バイポーラトランジスタを少なくとも一部に用いたアナログ回路を有するドライバチップ２０によって実行する。一方、検出された振動に基づいて補正信号を求めるには、検出信号をデジタル信号を論理演算することが好適であり、このような補正データ処理を、デジタル回路を有するロジックチップ３０によって実行する。
【００１７】
図１に示す例において、ＭＣＰ１０に外付けされたジャイロセンサ５１０は、振動を検出し、検出された信号を増幅する。増幅された信号は、振動検出信号としてロジックチップ３０に供給され、補正量の演算に用いられる。
【００１８】
ドライバチップ２０の補正用アナログ回路２２０には、ロジックチップ３０で求められた振動に応じた補正信号が供給される。ここで、図１の例では、振動補正には、ＭＣＰ１０に外付けされたボイスコイルモータ（ＶＣＭ）５２０などを用い、振動による被写体に対する撮像装置のずれをキャンセルするようにレンズ位置を調整することで補正する。ＶＣＭ５２０（５２０ｐ、５２０ｙ）はピッチ方向、ヨー方向に設けられ、レンズ位置をピッチ方向、ヨー方向にそれぞれにシフトすることを可能としている。補正用アナログ回路２２０は、ＶＣＭ５２０のコイルをＢＴＬ（Bridged Transless）駆動する回路を有し、具体的には、補正信号を所望レベルにシフトした後、ＢＴＬアンプで増幅し、ＶＣＭコイルに供給し、ＶＣＭ５２０を駆動している。
【００１９】
レンズ位置は、ＭＣＰ１０に外付けされたホール素子５３０を駆動して検出しており、ドライバチップ２０のホール素子用アナログ回路２３０は、ホール素子５３０にバイアス電圧を印加するバイアス回路２３２と、ホール素子５３０から得られる信号を増幅して位置検出信号を作成するホールアンプ２３４を有する。なお、この位置検出信号は、ロジックチップ３０に供給され、上記ＶＣＭ５２０によるレンズ駆動のフィードバックに用いられる。
【００２０】
ロジックチップ３０は、ジャイロセンサ５１０から得られる振動検出信号、ホールアンプ２３４から得られる位置検出信号等、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ）３１０を備える。また、振動検出信号から振動量を求める振動演算部３２０、位置検出信号と振動量から補正用の位置制御信号を求める位置演算部３３０、演算部３２０，３３０の動作などを制御するための処理部（ＣＰＵ）３４０を有する。さらに、得られた位置制御信号をアナログ信号に変換してドライバチップ２０に供給するためのデジタルアナログ変換回路（ＤＡＣ）３５０を備える。また演算時に必要なデータなどを記憶するＲＯＭやＳＲＡＭなどのメモリ部３６０、外部入出力端子回路（Ｉ／Ｏセル）３７０等もチップ内に集積されている。
【００２１】
ここで、ロジックチップ３０において、Ｉ／Ｏセル３７０については外部の装置電源回路より供給される３．３Ｖ電源の供給を受けて動作する。しかし、内部ロジック回路（振動演算部３２０、位置演算部３３０、ＣＰＵ３４０等）は、本実施形態において１．２Ｖ電源の供給を受けて動作する低電圧型回路を採用している。
【００２２】
ロジックチップ３０では、ＣＭＯＳトランジスタなどを用いたデジタル回路であるため、この外部電源から供給される３．３Ｖ電源から１．２Ｖ電源を得るためには、面積の大きな降圧回路を必要とする上、ＣＭＯＳトランジスタだけでは十分な電流供給能力を持つ電源を作成することができない。本実施形態では、専用の電源回路チップを用いることなく、ロジックチップ３０で用いる電源（１．２Ｖ電源）を、このロジックチップ３０と共にパッケージングされる上記ドライバチップ２０内に作成している。
【００２３】
上述のようにドライバチップ２０は、バイポーラトランジスタなどを備える振動補正用、ホール素子用のアナログ回路２２０，２３０等を用いている。したがって、これらのアナログ回路の形成時に同一の半導体基板上に、バンドギャップ定電圧回路などを利用した安定した電源回路を集積することが出来る。
【００２４】
また、図２に示すように、ドライバチップ２０とロジックチップ３０とは１つのパッケージ内に共通のパッケージ基板１００に対して樹脂などのモールド材５０によってパッケージングされる。なお、図２の例では、この２つのチップは、基板１００に実装したロジックチップ３０の上にドライバチップ２０を積み重ね、これら全体を覆ってモールド材５０を配している。チップは積み重ねる方式には限定されず、水平方向に並べて配置しても良い。また、基板１００は、コア基板を採用しても良いが、より高密度、薄型実装をするために配線パターンフィルムの上に直接チップを搭載したパッケージ方法を採用することができる。さらに、パッケージするチップは２つに限定される訳ではなく、他にも必要に応じて別のチップを一緒に実装してもよい。このようにＭＣＰ１０では、異なるチップであっても、１つにパッケージングされるため、端子間距離を非常に短くすることができ、少ない電力損失で、ドライバチップ２０からロジックチップ３０へ１．２Ｖ電源を供給することができる。なお、ドライバチップ２０は、バイポーラトランジスタと、ＭＯＳトランジスタとの両方を備えるｂｉ−ＣＭＯＳ型のチップを採用している。
【００２５】
そして、本実施形態では、このドライバチップ２０の中に、ドライバチップ２０では不使用のロジックチップ専用のロジック電源回路４０を設けている。このロジック電源回路４０は、図示しない電源装置から供給されるＶｃｃ（２．７Ｖ〜５．５Ｖ）に基づいて、ロジックチップ３０に必要なＶｃｃと異なる電圧（ここでは１．２Ｖ）の電源を作成する。
【００２６】
図３は、ドライバチップ２０内に形成された１．２Ｖ電源回路（ロジックチップ用電源回路）４０の概略回路構成の一例を示している。
【００２７】
ドライバチップ２０には、外部装置電源回路から該ドライバチップ２０の動作電源としてＶｃｃ（要求に応じた２．７Ｖ〜５．５Ｖ程度）が供給されている。図３のロジックチップ用電源回路４０は、大別すると、バンドギャップ回路４２０とバッファ回路４５０を備える。バンドギャップ定電圧回路４２０は、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３、抵抗Ｒ２，Ｒ３，Ｒ４を有する。
【００２８】
トランジスタＱ１１のベースとコレクタとは接続され、かつ、このＱ１１のコレクタは抵抗Ｒ２を介してノードＮrefに接続されている。また、Ｑ１１のエミッタはＧＮＤに接続されている。Ｑ１１のベースには、Ｑ１１の整数倍のエミッタ面積を持つトランジスタＱ１２のベースが接続され、このＱ１２のエミッタは、抵抗Ｒ４を介してＧＮＤに接続され、Ｑ１２のコレクタは抵抗Ｒ３を介してノードＮrefに接続されている。
【００２９】
Ｑ１２のコレクタと抵抗Ｒ３との接続点には、トランジスタＱ１３のベースが接続され、このＱ１３のエミッタはＧＮＤ、コレクタはノードＮrefに接続されている。
【００３０】
なお、バンドギャップ定電圧回路４２０と電源Ｖｃｃとの間には定電流源４１０が設けられており、バンドギャップ定電圧回路４２０に定電流を供給している。なお、定電流源４１０とＧＮＤとの間には、定電流源４１０における電流量を調整するＮＰＮトランジスタＱ３のコレクタエミッタと抵抗Ｒ１が設けられている。
【００３１】
ここで、Ｑ１２のエミッタ面積Ａｅ２はＱ１１のエミッタ面積Ａｅ１の整数倍Ｎに設定され、両トランジスタのベースが共通接続となっている。このため、Ｑ１１のベース・エミッタ間電圧Ｖbe１と、Ｑ１２のベース・エミッタ間電圧Ｖbe２との電圧差△Ｖbeは、抵抗Ｒ４に生ずる電圧に等しく、下記式（１）で表すことが出来る。
【００３２】
△Ｖbe＝Ｖbe１−Ｖbe２
＝（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ａe１）／（Ｉe２／Ａe２）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ｉe２）Ｎ］          ・・・・（１）
ここで、式（１）において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｉe１はＱ１１のエミッタ電流、Ｉe２はＱ１２のエミッタ電流である。
【００３３】
Ｑ１２のエミッタ電流Ｉe２は、下記式（２）で示され、
Ｉe２＝△Ｖbe／Ｒ４      ・・・（２）
式（２）式において、Ｒ４は抵抗Ｒ４の抵抗値である。
【００３４】
また、抵抗Ｒ３の両端に発生する電圧ＶＲ３は、下記式（３）で示され、
ＶＲ３＝Ｉc２×Ｒ３＋Ｉb３×Ｒ３      ・・・（３）
式（３）において、Ｉc２はＱ１２のコレクタ電流、Ｉb３はＱ１３のベース電流である。用いるトランジスタの電流増幅率ｈFEが充分に大きく、ベース電流が無視できるものとすると、上記（３）式は下式（４）
ＶＲ３＝Ｉe２×Ｒ３＝Ｒ３／Ｒ４×△Ｖbe        ・・・（４）
で示すことができる。よって、ノードＮrefにおける電圧Ｖrefは、下式（５）
Ｖref ＝Ｖbe３＋（Ｒ３／Ｒ４）×△Ｖbe
＝Ｖbe３
＋（Ｒ３／Ｒ４）×（ｋＴ／ｑ）×ｌｎ［（Ｉe１／Ｉe２）Ｎ］・・・（５）
で決定される電圧となる。ここで抵抗Ｒ２及びＲ３の抵抗値を等しくすると、Ｑ１１及びＱ１２のコレクタ電流が等しくなり、かつ、両トランジスタの電流増幅率ｈFEが充分に大きく、各ベース電流を無視できるものとすると、Ｑ１１及びＱ１２のエミッタ電流は等しく、（５）式は、下記式（６）
Ｖref＝Ｖbe３＋（Ｒ３／Ｒ４）×（ｋＴ／ｑ）×ｌｎ［Ｎ］    ・・・（６）
で表される。
【００３５】
以上のように、バンドギャップ定電圧回路４２０においてノードＮrefに電圧Ｖrefが作成される。このノードＮrefとＧＮＤとの間には分割抵抗として抵抗Ｒ５，Ｒ６がこの順に接続されており、抵抗Ｒ５と抵抗Ｒ６との接続点が、本実施形態において目的とする１．２Ｖのロジックチップ用電源電圧となるように抵抗Ｒ５及びＲ６の抵抗値が設定されている。
【００３６】
抵抗Ｒ５とＲ６との接続点である出力ノードＮoutは、バッファ回路４５０に接続されており、このバッファ回路４５０で電流量が調整される。
【００３７】
バッファ回路４５０は、一例として図３に示すようにコンパレータ４５４を備える。コンパレータ４５４は、出力ノードＮoutに抵抗Ｒ７を介してベースが接続されたＮＰＮトランジスタＱ２０と、電源出力ノードＮVlogicに抵抗Ｒ８を介してベースが接続されたＮＰＮトランジスタＱ２１を備える。このトランジスタＱ２０，Ｑ２１のエミッタは定電流源４５２に接続され、トランジスタＱ２０のコレクタはＶｃｃとの間に設けられた第１カレントミラー回路（以下、第１ミラー回路）４５６のＰＮＰトランジスタＱ２２に接続され、電流供給を受けている。また、トランジスタＱ２１のコレクタもＶｃｃとの間に設けられた第２カレントミラー回路（以下、第２ミラー回路）４６０のＰＮＰトランジスタＱ２６のベース・コレクタに接続されており、電流供給を受けている。
【００３８】
上記カレントミラー回路４５６の出力側のＰＮＰトランジスタＱ２３のコレクタは、ＧＮＤとの間に設けられた第３カレントミラー回路（以下、第３ミラー回路）４５８のＮＰＮトランジスタＱ２４のベース・コレクタに接続されている。Ｑ２３には、コンパレータ４５４のＱ２０に第１ミラー回路４５６のＱ２２が流す電流に等しい電流が流れ、この電流が第３ミラー回路４５８のＱ２４に供給される。第３ミラー回路４５８の出力側ＮＰＮトランジスタＱ２５は、第２ミラー回路のＰＮＰトランジスタＱ２７のコレクタとＰＭＯＳトランジスタＭ１のゲートとの接続ノードＮｇに接続され、Ｑ２５は、Ｑ２４の電流と等しい電流をＧＮＤに向けて流す。
【００３９】
一方、第２ミラー回路の出力側のＰＮＰトランジスタＱ２７は、ベースが共通接続されているＱ２６が流す電流（コンパレータ４５４のＱ２１に供給する電流）に等しい電流をＶｃｃから接続ノードＮｇに向けて流す。この接続ノードＮｇにゲートの接続された上記Ｍ１は、そのソース又はドレインの一方がＶｃｃに接続され他方が電源出力ノードＮVlogicが接続されている。また、この電源出力ノードＮVlogicとＧＮＤとの間には抵抗Ｒ９が接続されている。
【００４０】
接続ノードＮｇの電圧は、この第２ミラー回路４６０から供給される電流と、第３ミラー回路４５８が引き抜く電流によって調整される。接続ノードＮｇの電圧に応じてＰＭＯＳトランジスタＭ１が動作し、Ｖｃｃから電源出力ノードＮVlogicに供給する電流が調整され、かつ、この電源出力ノードＮVlogicにおける電圧が、バンドギャップ定電圧回路４２０からの出力ノードＮoutの電圧に揃うように調整される。
【００４１】
この電源出力ノードＮVlogicは、ドライバチップ２０のロジック電源出力端子（ＴVout）に相当し、作成されたロジック電源は、図１及び図２に示すように同一のパッケージ内に設けられるロジックチップ３０のロジック入力端子ＴVinに供給される。
【００４２】
上述のノードＮrefには、Ｖｃｃ低電圧カット回路４３０が接続されており、Ｖｃｃ起動時や、バッテリなどの放電によるＶｃｃ低下時等、所定電圧よりＶｃｃ電圧が低下した場合に、出力電圧ＴVoutが低下することを防止するため、トランジスタＭ１をオフさせる。また、ノードＮrefには、過熱保護回路４４０も接続されており、バンドギャップ定電圧回路４２０での過熱時に、発熱源となるトランジスタＭ１の動作を停止させて電源回路を保護する。図３の例では、Ｖｃｃ定電圧カット回路４３０、過熱保護回路４４０は、図示しない電流制御配線経路によって、トランジスタＭ１のゲート（Ｎｇ）電位を制御しており、これによりＭ１の動作を停止させ、電源回路およびこの電源を受ける回路の保護と出力電圧の安定化を図ることができる。また、ドライバチップ２０内にドライバチップ用のバンドギャップ定電圧回路を用いた電源回路を備える場合には、このドライバチップ用の電源回路でも、同じ上記Ｖｃｃ低電圧カット回路４３０及び加熱保護回路４４０を利用してこれらの電源回路の保護を行ってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るマルチチップパッケージの概略回路構成例を示す図である。
【図２】マルチチップパッケージ１０の概要を示す説明図である。
【図３】ロジック電源回路４０の回路構成例を示す図である。
【符号の説明】
【００４４】
１０  マルチチップパッケージ（ＭＣＰ）半導体装置、２０  ドライバチップ、３０  ロジックチップ、４０  ロジック電源回路、５０  モールド材、１００  パッケージ基板、２２０  振動補正用アナログ回路、３１０  ＡＤ変換回路、３２０  振動演算部（ジャイロイコライザ）、３３０  位置演算部（ホールイコライザ）、３４０  ＤＡ変換回路、５１０  ジャイロセンサ。
【図１】
2009128400.tif 000003
【図２】
2009128400.tif 000004
【図３】
2009128400.tif 000005