(57)【要約】【課題】高い電圧で作動が可能なトランジスター、中間電圧で作動が可能なトランジスター及び低い電圧で作動が可能なトランジスターが集積された半導体チップを提供する。【解決手段】半導体素子は、第１導電型不純物が注入された第１領域１１１を含む半導体基板１１０と、第１領域１１１上に第１活性領域及ＡＲ１び第２活性領域ＡＲ２を定義して配置される素子分離膜１２０と、第１活性領域ＡＲ１に第１間隔で相互離隔されて、第２導電型不純物が注入されて形成される第１ＬＤＤ領域１５１と、及び第２活性領域ＡＲ２に前記第１間隔より狭い第２間隔で相互離隔されて、第２導電型不純物が注入されて形成される第２ＬＤＤ領域１５２を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物が注入された第１領域を含む半導体基板と、
前記第１領域上に第１活性領域及び第２活性領域を定義して配置される素子分離膜と、
前記第１活性領域に第１間隔で相互離隔されて、第２導電型不純物が注入されて形成される第１ＬＤＤ領域と、
前記第２活性領域に前記第１間隔より狭い第２間隔で相互離隔されて、第２導電型不純物が注入されて形成される第２ＬＤＤ領域とを含むことを特徴とする半導体素子。
【請求項２】
前記第１ＬＤＤ領域の第２導電型不純物の濃度より前記第２ＬＤＤ領域の第２導電型不純物の濃度がさらに高いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半導体基板は第２導電型不純物が注入された第２領域を含み、
前記第２領域に第３間隔で相互離隔されて、第１導電型不純物が注入されて形成される第３ＬＤＤ領域と、
前記第３ＬＤＤ領域の下部に形成されて、第２導電型不純物が注入されて形成されたハロー領域とを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１領域の第１導電型不純物の濃度は、前記第２領域の第２導電型不純物の濃度より低いことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第２ＬＤＤ領域の第２導電型不純物の濃度は、前記ハロー領域の第２導電型不純物の濃度と対応することを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記第２ＬＤＤ領域は、前記第１ＬＤＤ領域より深い位置に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第２活性領域上に配置されて、前記第２間隔より広い幅を有するゲート電極を含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
第１導電型不純物が注入されて形成された第１ウェル及び第２導電型不純物が注入されて形成された第２ウェルを含む半導体基板と、
前記第１ウェルに形成される第１トランジスターと、
前記第２ウェルに形成される第２トランジスターとを含み、
前記第１トランジスターは、
前記第１ウェル上に形成される第１ゲート電極と、
前記第１ウェルに第２導電型不純物が注入されて形成される第１ＬＤＤ領域とを含み、
前記第２トランジスターは、
前記第２ウェル上に形成される第２ゲート電極と、
前記第２ウェルに第２導電型不純物が注入されて形成される第２ＬＤＤ領域と、
前記第２ＬＤＤ領域の下に形成されて、前記第１ＬＤＤ領域の濃度に対応する濃度の第２導電型不純物が注入されて形成されるハロー領域とを含む半導体素子。
【請求項９】
前記第１トランジスターは、前記第２トランジスターよりさらに高い電圧で駆動されることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第１ウェルに形成されて、前記第１トランジスターよりさらに高い電圧で駆動される第３トランジスターを含むことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
第１導電型不純物を含む第１領域及び第２導電型不純物を含む第２領域が定義された半導体基板を提供する段階と、
前記第１領域上に第１ゲート電極及び前記第２領域上に第２ゲート電極を形成する段階と、
前記第２ゲート電極の側方に第２ＬＤＤ領域を形成する段階と、
前記第１ゲート電極の側方に第１ＬＤＤ領域及び前記第２ＬＤＤ領域の下部にハロー領域を同時に形成する段階と、を含む半導体素子の製造方法。
【請求項１２】
前記第２ＬＤＤ領域を形成する段階で、
前記第２ゲート電極をマスクで使用して前記半導体基板に前記第１導電型不純物を注入することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第１ＬＤＤ領域及び前記ハロー領域を同時に形成する段階で、前記第１ゲート電極及び前記第２ゲート電極をマスクで使用して、前記半導体基板に第２導電型不純物を傾斜イオン注入工程によって注入することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第１ＬＤＤ領域及び前記ハロー領域を同時に形成する段階で、前記第２導電型不純物は略２０゜ないし略４０゜の角度で注入することを特徴とする請求項１３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
最近になって、情報処理技術が発達することによって、高い電圧の信号で作動が可能な半導体素子に対する要求が増加している。
【０００３】
また、高い電圧で作動が可能なトランジスター、中間電圧で作動が可能なトランジスター及び低い電圧で作動が可能なトランジスターが集積された半導体チップなどが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
所定の電圧で作動が可能なトランジスター及び前記電圧より低い電圧で作動が可能なトランジスターが一つのウェル上に形成された半導体素子または不純物の濃度が同一なウェル上にそれぞれ形成された半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施例による半導体素子は、第１導電型不純物が注入された第１領域を含む半導体基板と、前記第１領域上に第１活性領域及び第２活性領域を定義して配置される素子分離膜と、前記第１活性領域に第１間隔で相互離隔されて、第２導電型不純物が注入されて形成される第１ＬＤＤ領域と、及び前記第２活性領域に前記第１間隔より狭い第２間隔で相互離隔されて、第２導電型不純物が注入されて形成される第２ＬＤＤ領域を含む。
【０００６】
他の実施例による半導体素子は、第１導電型不純物が注入されて形成された第１ウェル及び第２導電型不純物が注入されて形成された第２ウェルを含む半導体基板と、前記第１ウェルに形成される第１トランジスターと、及び前記第２ウェルに形成される第２トランジスターを含む。前記第１トランジスターは、前記第１ウェル上に形成される第１ゲート電極と、前記第１ウェルに第２導電型不純物が注入されて形成される第１ＬＤＤ領域とを含み、前記第２トランジスターは前記第２ウェル上に形成される第２ゲート電極と、前記第２ウェルに第２導電型不純物が注入されて形成される第２ＬＤＤ領域と、及び前記第２ＬＤＤ領域の下に形成されて、前記第１ＬＤＤ領域の濃度に対応する濃度の第２導電型不純物が注入されて形成されるハロー領域とを含む。
【０００７】
また他の実施例による半導体素子の製造方法は、第１導電型不純物を含む第１領域及び第２導電型不純物を含む第２領域が定義された半導体基板を提供する段階と、前記第１領域上に第１ゲート電極及び前記第２領域上に第２ゲート電極を形成する段階と、前記第２ゲート電極の側方に第２ＬＤＤ領域を形成する段階と、及び前記第１ゲート電極の側方に第１ＬＤＤ領域及び前記第２ＬＤＤ領域の下部にハロー領域を同時に形成する段階と、を含む。
【発明の効果】
【０００８】
実施例による半導体素子は、第１ＬＤＤ領域の間の間隔に対して、第２ＬＤＤ領域の間の間隔が小さい。
【０００９】
したがって、第２活性領域上に形成されるトランジスターは、第１活性領域上に形成されるトランジスターより短いチャンネル長さを有して、相対的に低い電圧で作動が可能である。
【００１０】
また、前記トランジスターが一つのウェル上に形成されるか、または不純物の濃度が同一なウェル上にそれぞれ形成された場合にも、第２活性領域上に形成されるトランジスターは相対的に低い電圧で作動が可能である。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施例による半導体素子の断面図である。
【００１２】
図１を参照すると、半導体素子は半導体基板１１０、素子分離膜１２０、第１トランジスターＴＲ１、第２トランジスターＴＲ２及び第３トランジスターＴＲ３を含む。
【００１３】
前記半導体基板１１０は、Ｐ型不純物が含まれた第１領域１１１及びＮ型不純物が含まれた第２領域１１２を含む。前記第１領域１１１は例えば、Ｐ型不純物が含まれたＰウェルであることがある。
【００１４】
前記第１領域１１１のＰ型不純物の濃度は、前記第２領域１１２のＮ型不純物より低い。Ｐ型不純物で使用されることができる物質の例としては、ボロン（Ｂ）などを挙げることができるし、Ｎ型不純物で使用されることができる物質の例としては燐（Ｐ）、ヒ素（ＡＳ）などを挙げることができる。
【００１５】
前記素子分離膜１２０は、前記半導体基板１１０上に形成される。前記素子分離膜１２０は、前記第１領域１１１上に形成されて、第１活性領域ＡＲ１及び第２活性領域ＡＲ２を定義する。また、前記素子分離膜１２０は前記第２領域１１２上に形成されて、第３活性領域ＡＲ３を定義する。
【００１６】
前記素子分離膜１２０で使用されることができる物質の例としては、酸化物などを挙げることができるし、前記素子分離膜１２０は例えば、ＳＴＩ（ｓｗａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程またはＬＯＣＯＳ（ｌｏｃｏｌ  ｏｘｉｄａｔｉｏｎ）工程によって形成されることができる。
【００１７】
前記第１トランジスターＴＲ１は、前記第１活性領域ＡＲ１に配置される。前記第１トランジスターＴＲ１は、第１ゲート絶縁膜１３１、第１ゲート電極１４１、第１ＬＤＤ領域１５１、第１ゲートスペーサ１６１及び第１ソース／ドレイン領域１７１を含む。
【００１８】
前記第１ゲート絶縁膜１３１は、前記半導体基板１１０上に配置されて、前記第１ゲート絶縁膜１３１で使用されることができる物質の例としては、シリコン酸化物（ＳｉＯｘ）などを挙げることができる。前記第１ゲート絶縁膜１３１を前記第１ゲート電極１４１を絶縁する。
【００１９】
前記第１ゲート電極１４１は、前記第１ゲート絶縁膜１３１上に配置される。前記第１ゲート電極１４１で使用されることができる物質の例としては、ポリシリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）及びチタン（Ｔｉ）などを挙げることができる。
【００２０】
前記第１ゲートスペーサ１６１は、前記第１ゲート電極１４１の側面に配置されて、前記第１ゲートスペーサ１６１で使用されることができる物質の例としては、窒化物などを挙げることができる。前記第１ゲートスペーサ１６１は、前記第１ゲート電極１４１の側面を絶縁する。
【００２１】
前記第１ＬＤＤ領域１５１は、前記第１ゲートスペーサ１６１下部にＮ型不純物が注入されて形成される。前記第１ＬＤＤ領域１５１は、２個が第１間隔Ｗ１で離隔されて配置され、第１深さＤ１まで形成される。また、前記第１ＬＤＤ領域１５１のＮ型不純物の濃度は第１濃度である。
【００２２】
前記第１ソース／ドレイン領域１７１は、前記第１ゲートスペーサ１６１の側方に高濃度のＮ型不純物が注入されて形成される。前記第１ソース／ドレイン領域１７１は、前記第１ＬＤＤ領域１５１に隣接する。
【００２３】
前記第２トランジスターＴＲ２は、前記第２活性領域ＡＲ２上に配置される。前記第２トランジスターＴＲ２は、第２ゲート絶縁膜１３２、第２ゲート電極１４２、第２ＬＤＤ領域１５２、第２ゲートスペーサ１６２及び第２ソース／ドレイン領域１７２を含む。
【００２４】
前記第２ゲート絶縁膜１３２は、前記半導体基板１１０上に配置されて、前記第２ゲート絶縁膜１３２で使用される物質は、前記第１ゲート絶縁膜１３１で使用される物質と同一である。
【００２５】
前記第２ゲート電極１４２は、前記第２ゲート絶縁膜１３２上に配置される。前記第２ゲート電極１４２として使用される物質は、前記第１ゲート電極１４１で使用される物質と同一である。
【００２６】
前記第２ゲートスペーサ１６２は、前記第２ゲート電極１４２の側面に配置されて、前記第２ゲートスペーサ１６２で使用されることができる物質は、前記第１ゲートスペーサ１６１で使用されることができる物質と同一である。
【００２７】
前記第２ＬＤＤ領域１５２は、前記第２ゲートスペーサ１６２の下部にＮ型不純物が注入されて形成される。前記第２ＬＤＤ領域１５２は、２個がお互いに第２間隔Ｗ２で離隔されて、第２深さＤ２まで形成される。
【００２８】
前記第２ＬＤＤ領域１５２は、お互いに向かい合う方向に突起されて形成される。よって、前記第２間隔Ｗ２は、前記第１間隔Ｗ１より前記突起された長さだけ小さくて、前記第２間隔Ｗ２は前記第２ゲート電極１４２の幅Ｗ３より前記突起された長さだけ小さい。
【００２９】
また、前記第２深さＤ２は、前記第１深さＤ１より大きくて、前記第２ＬＤＤ領域１５２のＮ型不純物の第２濃度は、前記第１濃度より大きい。
【００３０】
前記第２ソース／ドレイン領域１７２は、前記第１ゲートスペーサ１６１の側方に高濃度のＮ型不純物が注入されて形成される。前記第２ソース／ドレイン領域１７２は、前記第２ＬＤＤ領域１５２に隣接する。
【００３１】
前記第１及び前記第２間隔Ｗ１、Ｗ２がまさに前記第１トランジスターＴＲ１及び前記第２トランジスターＴＲ２のチャンネルの長さであり、前記第２トランジスターＴＲ２のチャンネルの長さが前記第１トランジスターＴＲ１のチャンネルの長さより短い。
【００３２】
したがって、前記第２トランジスターＴＲ２は、前記第１トランジスターＴＲ１の作動電圧より低い電圧で作動が可能である。例えば、前記第１トランジスターＴＲ１は略２０Ｖないし略３０Ｖの電圧で作動して、前記第２トランジスターＴＲ２は略４Ｖないし略５Ｖの電圧で作動する。
【００３３】
すなわち、前記第１ソース／ドレイン領域１７１に例えば、略２０Ｖないし略３０Ｖの電圧が印加されることができるし、前記第２ソース／ドレイン領域１７２には例えば、略４Ｖないし略６Ｖの電圧が印加されることができる。
【００３４】
前記第３トランジスターＴＲ３は、前記第３活性領域ＡＲ３上に配置される。前記第３トランジスターＴＲ３は、第３ゲート絶縁膜１３３、第３ゲート電極１４３、第３ＬＤＤ領域１５３、第３ゲートスペーサ１６３及び第３ソース／ドレイン領域１７３を含む。
【００３５】
前記第３ゲート絶縁膜１３３は、前記半導体基板１１０上に配置されて、前記第３ゲート絶縁膜１３３で使用される物質は、前記第１ゲート絶縁膜１３１で使用される物質と同一である。
【００３６】
前記第３ゲート電極１４３は、前記第３ゲート絶縁膜１３３上に配置されて前記第３ゲート電極１４３で使用される物質は、前記第１ゲート電極１４１で使用される物質と同一である。
【００３７】
前記第３ゲートスペーサ１６３は、前記第３ゲート電極１４３の側面に配置されて、前記第３ゲートスペーサ１６３で使用される物質は前記第１ゲートスペーサ１６１で使用される物質と同一である。前記第３ゲートスペーサ１６３は、前記第３ゲート電極１４３の側面を絶縁する。
【００３８】
前記第３ＬＤＤ領域１５３は、前記第３ゲートスペーサ１６３の下部に低濃度のＰ型不純物が注入されて形成される。前記第３ＬＤＤ領域１５３二つが第３間隔で離隔されて形成される。
【００３９】
前記ハロー領域１５４は、前記第３ＬＤＤ領域１５３の下部にＮ型不純物が注入されて形成される。前記ハロー領域１５４は、前記第３トランジスターＴＲ３が作動する時、パンチスルー（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ）現象を減少させる。
【００４０】
前記第３ソース／ドレイン領域１７３は、前記第３ゲートスペーサ１６３の側方に高濃度のＰ型不純物が注入されて形成される。
【００４１】
前記第３トランジスターＴＲ３は、前記第１領域１１１に含まれた不純物より高い濃度の不純物を含むために、前記第１トランジスターＴＲ１及び前記第２トランジスターＴＲ２の作動電圧より低い電圧で作動が可能である。
【００４２】
例えば、前記第３ソース／ドレイン領域１７３に略１Ｖないし１．５Ｖの電圧が印加されることができる。
【００４３】
図２Ａないし図２Ｆは、本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【００４４】
図２Ａを参照すると、Ｎ型不純物が注入されたＮ型半導体基板の所定の領域にＰ型不純物が注入されてＰウェルを形成する。すなわち、前記半導体基板１１０は、Ｐ型不純物が注入された第１領域１１１及びＮ型不純物が注入された第２領域１１２を含む。
【００４５】
前記Ｐウェルが形成された半導体基板１１０上にＳＴＩ工程によって、トレンチが形成されて、前記トレンチ内側に酸化物が満たされて、素子分離膜１２０が形成される。前記素子分離膜１２０によって、前記第１領域１１１上に第１活性領域ＡＲ１及び第２活性領域ＡＲ２が定義されて、前記第２領域１１２上に第３活性領域ＡＲ３が定義される。
【００４６】
図２Ｂを参照すると、前記素子分離膜１２０が形成された後、前記半導体基板１１０上に熱処理工程などによって酸化膜が形成されて、前記酸化膜上にポリシリコン層が形成される。
【００４７】
以後、前記酸化膜及び前記ポリシリコン層はマスク工程によってパターニングされて、前記半導体基板１１０上に第１ないし第３ゲート絶縁膜１３１、１３２、１３３が形成されて、前記第１ないし第３ゲート絶縁膜１３１、１３２、１３３上に第１ないし第３ゲート電極１４１、１４２、１４３が形成される。
【００４８】
図２Ｃを参照すると、前記第３活性領域ＡＲ３を露出する第１フォトレジストパターン３００が形成されて、第１ないし第３ゲート電極１４１、１４２、１４３が形成された半導体基板１１０に前記第１フォトレジストパターン３００及び前記第３ゲート電極１４３をマスクで使用してＰ型不純物が第１濃度に注入される。
【００４９】
図２Ｄを参照すると、前記第３活性領域ＡＲ３にＰ型不純物が注入された後、前記第１フォトレジストパターン３００はアッシング（ａｓｈｉｎｇ）工程などを通じて除去されて、前記第１活性領域ＡＲ１を覆う第２フォトレジストパターン４００が形成される。
【００５０】
以後、傾斜イオン注入工程によって、前記第２フォトレジストパターン４００及び第２及び第３ゲート電極１４２、１４３をマスクで使用して、Ｎ型不純物が前記第２活性領域ＡＲ２及び前記第３活性領域ＡＲ３に第２濃度で注入される。
【００５１】
この結果、前記第２ゲート電極１４２の側方に第２ＬＤＤ領域１５２が形成されて、前記第３ＬＤＤ領域１５３下部にハロー領域１５４が形成される。前記第２ＬＤＤ領域１５２及び前記ハロー領域１５４は同じ深さで形成されて、Ｎ型不純物の濃度は前記第２濃度と同じである。この時、前記第２ＬＤＤ領域１５２及び前記ハロー領域１５４の深さは前記第３ＬＤＤ領域１５３の深さより深い。
【００５２】
また、前記第２ＬＤＤ領域１５２は２個が形成されて、お互いに向かい合う方向に突起されて形成される。これは傾斜イオン注入工程によって形成されるからである。前記第２ＬＤＤ領域１５２の突起された部分は、前記第２ゲート電極１４２下部に形成される。
【００５３】
したがって、前記第２ゲート電極１４２の幅より前記第２ＬＤＤ領域１５２の間の間隔がさらに短くなる。
【００５４】
図２Ｅを参照すると、前記第１活性領域ＡＲ１に前記第１ゲート電極１４１をマスクで使用して第３濃度のＮ型不純物が注入されて、第１ＬＤＤ領域１５１が形成される。この時、Ｎ型不純物の第３濃度は、前記第１濃度及び前記第２濃度より低い。
【００５５】
以後、前記第１ＬＤＤ領域１５１が形成された半導体基板１１０上に窒化膜が形成されて、前記窒化膜はエッチバック（ｅｔｃｈ  ｂａｃｋ）蝕刻工程などの異方性蝕刻工程によって蝕刻される。この結果、前記第１ないし第３ゲート電極１４１、１４２、１４３の側面に第１ないし第３ゲートスペーサ１６１、１６２、１６３が形成される。
【００５６】
図２Ｆを参考すると、前記第１ゲート電極１４１、前記第２ゲート電極１４２、前記第１ゲートスペーサ１６１及び前記第２ゲートスペーサ１６２をマスクで使用して、前記第１活性領域ＡＲ１及び第２活性領域ＡＲ２に高濃度のＮ型不純物が注入される。この結果、第１ソース／ドレイン領域１７１及び第２ソース／ドレイン領域１７２が形成される。
【００５７】
また、前記第３ゲート電極１４３及び前記第３ゲートスペーサ１６３をマスクで使用して、前記第３活性領域ＡＲ３に高濃度のＰ型不純物が注入されて、第３ソース／ドレイン領域１７３が形成される。
【００５８】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の実施例による半導体素子の断面図である。
【図２Ａ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【図２Ｂ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【図２Ｃ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【図２Ｄ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【図２Ｅ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【図２Ｆ】本発明の実施例の半導体素子の製造方法による工程を示した断面図である。
【符号の説明】
【００６０】
１１０  半導体基板、１１１  第１領域、１１２  第２領域、１２０  素子分離膜、ＴＲ１    第１トランジスター、ＴＲ２  第２トランジスター、ＴＲ３  第３トランジスター  
【図１】
2009055041.tif 000003
【図２Ａ】
2009055041.tif 000004
【図２Ｂ】
2009055041.tif 000005
【図２Ｃ】
2009055041.tif 000006
【図２Ｄ】
2009055041.tif 000007
【図２Ｅ】
2009055041.tif 000008
【図２Ｆ】
2009055041.tif 000009