(57)【要約】【課題】広い同相入力電圧範囲を持つ電流検出回路を提供する。【解決手段】しきい値電圧生成回路２３は、Ｖcc／２のしきい値電圧Ｖａを生成する。シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２がＶａ未満の場合、レベルシフト回路１１は端子電圧Ｖ１、Ｖ２を高電位側にレベルシフトする。トランジスタＱ１０〜Ｑ１４はオフするのでトランジスタＱ５〜Ｑ８、Ｑ１９、Ｑ２０もオフし、第２のレベルシフト回路１２と第２の差動増幅回路１４は動作を停止する。一方、端子電圧Ｖ１、Ｖ２がＶａ以上の場合、レベルシフト回路１２は端子電圧Ｖ１、Ｖ２を低電位側にレベルシフトする。ダイオードＤ１は逆バイアスとなり、トランジスタＱ１〜Ｑ４、Ｑ１５、Ｑ１６はオフし、第１のレベルシフト回路１１と第１の差動増幅回路１３は動作を停止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路として構成され、第１、第２の電源線を通して供給される電源電圧の下で、電流検出用抵抗の端子電圧に基づいて当該電流検出用抵抗に流れる電流を検出する電流検出回路において、
前記第１の電源線を基準電位として動作し、前記電流検出用抵抗の端子電圧を入力して高電位側にレベルシフトする第１のレベルシフト回路と、
前記第１のレベルシフト回路の出力電圧を増幅する第１の差動増幅回路と、
前記第２の電源線を基準電位として動作し、前記電流検出用抵抗の端子電圧を入力して低電位側にレベルシフトする第２のレベルシフト回路と、
前記第２のレベルシフト回路の出力電圧を増幅する第２の差動増幅回路と、
前記電流検出用抵抗の端子電圧が所定のしきい値電圧未満の場合に前記第１のレベルシフト回路および前記第１の差動増幅回路を動作させ、前記電流検出用抵抗の端子電圧が所定のしきい値電圧以上の場合に前記第２のレベルシフト回路および前記第２の差動増幅回路を動作させる切替回路とを備え、
前記第１のレベルシフト回路と前記第２のレベルシフト回路は、前記第１と第２の電源線の間に直列に接続されており、
前記第１および第２のレベルシフト回路は、それぞれ
ベースまたはゲートが共通に接続された第１ないし第４のトランジスタのうち第１および第２のトランジスタからなる第１のカレントミラー回路および第３および第４のトランジスタからなる第２のカレントミラー回路と、
共通に接続された前記第１および第３のトランジスタのコレクタまたはドレインに電流を供給する電流供給回路と、
前記電源線と前記第２および第４のトランジスタの各コレクタまたは各ドレインとの間にそれぞれ接続された第１および第２の抵抗とを備え、
共通に接続された前記第１および第２のトランジスタのエミッタまたはソースと、共通に接続された前記第３および第４のトランジスタのエミッタまたはソースに、それぞれ前記電流検出用抵抗の各一端子の電圧が印加されるように構成されるとともに、前記第２および第４のトランジスタの各コレクタまたは各ドレインの電圧が前記差動増幅回路の差動入力電圧となるように構成されていることを特徴とする電流検出回路。
【請求項２】
少なくとも前記第１および第２のレベルシフト回路は、トレンチ絶縁分離構造を備えていることを特徴とする請求項１記載の電流検出回路。
【請求項３】
前記第１および第２のレベルシフト回路において、前記第２および第４のトランジスタの各コレクタまたは各ドレインと前記電源線との間、および前記第１および第３のトランジスタの各コレクタまたは各ドレインへの電流供給経路には、それぞれ電流の逆流を防止するダイオードが接続されていることを特徴とする請求項１または２記載の電流検出回路。
【請求項４】
前記第１および第２のレベルシフト回路において、前記第１ないし第４のトランジスタは同特性を有するように形成され、前記第１および第２の抵抗は同一抵抗値となるように形成されていることを特徴とする請求項１ないし３の何れかに記載の電流検出回路。
【請求項５】
前記電流供給回路は、前記第１および第２のレベルシフト回路に対し共通に設けられており、
前記切替回路は、前記電源電圧を入力して前記しきい値電圧を生成するしきい値電圧生成回路を備え、前記電流検出用抵抗の端子電圧が前記しきい値電圧未満の場合に、前記電流供給回路から前記第２のレベルシフト回路への電流供給経路を遮断し、前記電流検出用抵抗の端子電圧が前記しきい値電圧以上の場合に、前記電流供給回路から前記第１のレベルシフト回路への電流供給経路を遮断するように構成されていることを特徴とする請求項１ないし４の何れかに記載の電流検出回路。
【請求項６】
前記第１および第２の差動増幅回路は、共通の１つのバイアス電流源と共通の１つの能動負荷を備えていることを特徴とする請求項５記載の電流検出回路。
【請求項７】
前記しきい値電圧生成回路は、ダイオードの順方向電圧を基準電圧として前記しきい値電圧を生成するように構成されていることを特徴とする請求項５または６記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路として構成され、電流検出用抵抗の端子間電圧に基づいて当該電流検出用抵抗に流れる電流を検出する電流検出回路に関する。
【背景技術】
【０００２】
例えばブリッジ接続形態を持つインバータによりモータを駆動する場合、下アーム側素子と低電位側直流電源線との間に電流検出用抵抗を接続し（第１の接続形態）、またはインバータの出力端子とモータの巻線端子との間に電流検出用抵抗を接続し（第２の接続形態）、その電流検出用抵抗の端子間電圧に基づいてモータの巻線電流を検出する電流検出回路が用いられている。特許文献１には、電流検出用抵抗の端子間電圧をレベルシフト回路を介してオペアンプに入力することにより、電流検出用抵抗に流れる電流の向きにかかわらず、オペアンプの入力端子が正の電圧になる電流検出回路が記載されている。
【特許文献１】特開２００６−０７８２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１記載の電流検出回路は、その動作用電圧をＶccとした場合、電流検出用抵抗の各端子電圧がＶcc−２・Ｖｆを超えると動作することができなくなる。このため、電流検出用抵抗の各端子電圧が低電位側直流電源線の電圧（グランド電圧）付近となっている上記第１の接続形態に対して好適なものとなる。これに対し、上記第２の接続形態の場合には、電流検出用抵抗の各端子電圧は、インバータのスイッチング状態に応じて高電位側直流電源線の電圧（例えば２０Ｖ）と低電位側直流電源線の電圧（０Ｖ）に変化するため、特許文献１記載の電流検出回路は適用できない。第１と第２の接続形態を比較すると、第１の接続形態では下アーム側素子がオンしている期間しか電流を検出することができないため、素子のオンオフ状態にかかわらず常にモータ電流を検出可能な第２の接続形態においても適用可能な電流検出回路が望まれている。
【０００４】
本発明は上記事情に鑑みてなされたもので、その目的は、広い同相入力電圧範囲を持つ電流検出回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載した手段によれば、第１、第２の電源線を通して供給される電源電圧の下で動作する電流検出回路において、電流検出用抵抗の端子電圧が所定のしきい値電圧未満の場合には、第１の電源線（高電位側電源線）を基準電位として動作する第１のレベルシフト回路と第１の差動増幅回路が動作する。このとき、電流検出用抵抗の端子電圧は高電位側にレベルシフトされ、正の適正な電圧とされた上で第１の差動増幅回路に入力される。これに対し、電流検出用抵抗の端子電圧が所定のしきい値電圧以上の場合には、第２の電源線（低電位側電源線）を基準電位として動作する第２のレベルシフト回路と第２の差動増幅回路が動作する。このとき、電流検出用抵抗の端子電圧は低電位側にレベルシフトされ、適正な電圧範囲とされた上で第２の差動増幅回路に入力される。従って、電流検出用抵抗の端子電圧が第２の電源線の電圧よりも低い場合或いは第１の電源線の電圧よりも高い場合であっても電流を検出することができ、幅広い同相入力電圧範囲を持つようになる。
【０００６】
第１のレベルシフト回路において、電流供給回路は、第１のカレントミラー回路を構成する第１のトランジスタと第２のカレントミラー回路を構成する第３のトランジスタにコレクタ（ドレイン）電流を供給している。電流検出用抵抗の各一端子は、それぞれ直接または抵抗等を介して、第１のカレントミラー回路を構成する第１、第２のトランジスタのエミッタ（ソース）、第２のカレントミラー回路を構成する第３、第４のトランジスタのエミッタ（ソース）に接続されているため、電流検出用抵抗の端子間電圧に応じて、第１のトランジスタに流れる電流と第３のトランジスタに流れる電流の配分が変化する。そして、第１、第２のカレントミラー回路により、上記配分された電流に応じた電流が第１、第２の抵抗に流れる。その結果、第２および第４のトランジスタのコレクタ（ドレイン）電圧は、電流検出用抵抗の各一端子の電圧を高電位方向にレベルシフトした電圧となり、その差動電圧が第１の差動増幅回路に印加される。第２のレベルシフト回路も同様にして、電流検出用抵抗の各一端子の電圧を低電位方向にレベルシフトして、その差動電圧を第２の差動増幅回路に印加する。
【０００７】
請求項２に記載した手段によれば、少なくとも第１および第２のレベルシフト回路はトレンチ絶縁分離構造を備えているので、電流検出用抵抗の端子間電圧に負の電圧が印加される場合でも動作可能となる。
【０００８】
請求項３に記載した手段によれば、電流の逆流を防止するダイオードが接続されているので、電流検出用抵抗の端子電圧が第１の電源線の電圧よりも高い場合或いは第２の電源線の電圧よりも低い場合でも、第１、第２のレベルシフト回路を介して逆流電流が流れることを防止できる。
【０００９】
請求項４に記載した手段によれば、第１および第２のレベルシフト回路において、第１ないし第４のトランジスタは同特性を有するように形成され、第１および第２の抵抗は同一抵抗値となるように形成されているので、電流検出用抵抗に流れる電流と第１または第２の差動増幅回路への差動入力電圧との関係が、電流検出用抵抗に流れる電流の向きにかかわらず一定（対称的）となる。
【００１０】
請求項５に記載した手段によれば、第１および第２のレベルシフト回路は、共通の１つの電流供給回路を備えている。切替回路は、電流検出用抵抗の端子電圧としきい値電圧との大小比較に基づいて、電流供給回路から第１または第２のレベルシフト回路への電流供給経路を遮断することにより、何れか一方のレベルシフト回路のみを動作させる。本手段によれば、回路サイズおよび消費電流を低減できる。
【００１１】
請求項６に記載した手段によれば、第１および第２のレベルシフト回路は何れか一方だけが動作するため、第１および第２の差動増幅回路は、バイアス電流源と能動負荷を共通化することができる。本手段によれば、回路サイズおよび消費電流を低減できる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は電流検出回路の構成を示している。この電流検出回路１は、図２に示すように、例えば電動パワーステアリング装置のモータ２を駆動する駆動回路３の各相出力端子とモータ２の各相巻線端子との間にそれぞれ接続されたシャント抵抗Ｒ１（電流検出用抵抗に相当）に流れる電流を検出するものである。駆動回路３は、例えばバッテリ電圧ＶＢが供給される電源線４、５間に上下アームのＭＯＳＦＥＴ３xp、３xn（x:u,v,w）が三相ブリッジ接続された構成を備えている。図中、Ｖ相とＷ相の構成は省略されている。
【００１３】
シャント抵抗Ｒ１には、モータ２の力行／回生状態、ＭＯＳＦＥＴ３up、３unのオンオフ状態などに応じて、それぞれ図示方向の電流ＩａまたはＩｂが流れる。電流検出回路１は、端子６、７を介してシャント抵抗Ｒ１の両端子の電圧を入力し、シャント抵抗Ｒ１に流れる電流に比例した電圧Ｖoutを端子８から出力するようになっている。
【００１４】
電流検出回路１は、トレンチ絶縁分離工程により製造されたＩＣ９（半導体集積回路装置）、外付けの抵抗Ｒ２〜Ｒ５およびバイアス電圧源１０から構成されている。ＩＣ９は、図１に示すように第１、第２のレベルシフト回路１１、１２、第１、第２の差動増幅回路１３、１４、切替回路１５および出力段１６から構成されている。ＩＣ９は、第１、第２の電源線１７、５を通して供給される電源電圧Ｖcc（一例として５Ｖ）の下で、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２に基づいて当該シャント抵抗Ｒ１に流れる電流を検出する。以下、各構成要素について詳述する。
【００１５】
第１のレベルシフト回路１１は、トランジスタＱ１、Ｑ２からなるカレントミラー回路１８（第１のカレントミラー回路に相当）とトランジスタＱ３、Ｑ４からなるカレントミラー回路１９（第２のカレントミラー回路に相当）を備えている。トランジスタＱ１〜Ｑ４（第１〜第４のトランジスタに相当）のベースは共通に接続されており、電源線１７と上記共通に接続されたトランジスタＱ１、Ｑ３のベースおよびコレクタとの間には、定電流回路２０（電流供給回路に相当）とダイオードＤ１が直列に接続されている。
【００１６】
トランジスタＱ２のコレクタおよびトランジスタＱ４のコレクタは、それぞれレベルシフト回路１１の出力ノードＮａおよびＮｂであって、それぞれ抵抗Ｒ６（第１の抵抗に相当）とダイオードＤ３、Ｄ２および抵抗Ｒ７（第２の抵抗に相当）とダイオードＤ３、Ｄ２を介して電源線１７に接続されている。ここで、抵抗Ｒ６とＲ７の抵抗値は等しく設定されている。
【００１７】
第２のレベルシフト回路１２は、トランジスタＱ５、Ｑ６からなるカレントミラー回路２１（第１のカレントミラー回路に相当）とトランジスタＱ７、Ｑ８からなるカレントミラー回路２２（第２のカレントミラー回路に相当）を備えている。トランジスタＱ５〜Ｑ８（第１〜第４のトランジスタに相当）のベースは共通に接続されており、共通に接続されたトランジスタＱ５、Ｑ７のベースおよびコレクタはダイオードＤ４を介して切替回路１５に接続されている。上記定電流回路２０は、第１および第２のレベルシフト回路１１、１２に対し共通に設けられている。
【００１８】
トランジスタＱ６のコレクタは、ダイオードＤ５、抵抗Ｒ８（第１の抵抗に相当）およびダイオードＤ７を介して電源線５に接続されており、トランジスタＱ８のコレクタは、ダイオードＤ６、抵抗Ｒ９（第２の抵抗に相当）およびダイオードＤ７を介して電源線５に接続されている。ここで、抵抗Ｒ８とＲ９の抵抗値は等しく設定されている。
【００１９】
第１のレベルシフト回路１１と第２のレベルシフト回路１２は、電源線１７と５との間に直列に接続されている。トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６のエミッタおよびトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８のエミッタは、それぞれＩＣ９の反転入力端子、非反転入力端子であって、それぞれ抵抗Ｒ２およびＲ４を介して端子６および端子７に接続されている。また、反転入力端子とＩＣ９の出力端子との間には抵抗Ｒ３が接続されており、非反転入力端子とバイアス電圧源１０の正側端子との間には抵抗Ｒ５が接続されている。
【００２０】
切替回路１５は、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２がしきい値電圧Ｖａ未満の場合に第１のレベルシフト回路１１および第１の差動増幅回路１３を動作させ、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２がしきい値電圧Ｖａ以上の場合に第２のレベルシフト回路１２および第２の差動増幅回路１４を動作させるように切替制御を行うものである。
【００２１】
切替回路１５は、電源電圧Ｖccからしきい値電圧Ｖａを生成するしきい値電圧生成回路２３を備えている。電源線１７、５間には分圧によりしきい値電圧Ｖａを生成する抵抗Ｒ１０、Ｒ１１が接続されており、このしきい値電圧Ｖａは、電源線１７、５間に直列に接続された定電流回路２４とトランジスタＱ９によりＶｆ（ｐｎ接合の順方向電圧）だけ高電位側にレベルシフトされるようになっている。トランジスタＱ９は常時オンとなっている。
【００２２】
トランジスタＱ９のエミッタとダイオードＤ１のアノードとの間にはトランジスタＱ１０のベース・エミッタ間が接続されており、そのトランジスタＱ１０のコレクタと電源線５との間にはトランジスタＱ１１が接続されている。トランジスタＱ１１、Ｑ１２、Ｑ１３はカレントミラー回路を構成している。トランジスタＱ１２のコレクタは、上記ダイオードＤ４のカソードに接続されており、トランジスタＱ１３のコレクタは、ダイオードＤ９、Ｄ８を介して電源線１７に接続されている。トランジスタＱ１４は、第１、第２の差動増幅回路１３、１４の動作を切り替えるために設けられている。
【００２３】
差動増幅回路１３、１４は、共通の１つのバイアス電流源２５と共通の１つの能動負荷２６を備えている。すなわち、電源線１７と５との間には、バイアス電流源２５、差動対をなすトランジスタＱ１５、Ｑ１６、および能動負荷２６を構成するトランジスタＱ１７、Ｑ１８が順に接続されて第１の差動増幅回路１３が形成されている。また、電源線１７と５との間には、バイアス電流源２５、トランジスタＱ１４、差動対をなすトランジスタＱ１９、Ｑ２０、およびトランジスタＱ１７、Ｑ１８が順に接続されて第２の差動増幅回路１４が形成されている。
【００２４】
上述したダイオードＤ１〜９のうちダイオードＤ１〜Ｄ３は、端子６、７に電源電圧Ｖccよりも高い電圧が印加されたときに、電流が端子６、７からトランジスタＱ１〜Ｑ４を介して電源線１７に向かって逆流するのを防止する機能を有している。また、ダイオードＤ４、Ｄ７は、端子６、７に負の電圧が印加されたときに、電流が電源線５からトランジスタＱ１〜Ｑ４を介して端子６、７に向かって逆流するのを防止する機能を有している。さらに、ダイオードＤ５、Ｄ６は、端子６、７に負の電圧が印加されたときに、電流がトランジスタＱ１９、Ｑ２０およびトランジスタＱ１〜Ｑ４を介して端子６、７に向かって逆流するのを防止する機能を有している。
【００２５】
差動増幅回路１３、１４の出力ノードＮｅ（トランジスタＱ１６、Ｑ１８、Ｑ２０のコレクタ）には出力段１６が接続されている。この出力段１６は、図３に示すように種々の構成を採用できる。図３（ａ）に示す出力段１６ａは、電源線１７、５間に出力ノードを挟んでＰＮＰ形トランジスタＱ２１、Ｑ２２を接続したもので、エミッタフォロアの出力形式を有している。トランジスタＱ２１のベースは出力ノードＮｅに接続されており、トランジスタＱ２２のベースにはバイアス電圧が与えられている。
【００２６】
図３（ｂ）に示す出力段１６ｂは、電源線１７、５間に出力ノードを挟んでＮＰＮ形トランジスタＱ２３とＰＮＰ形トランジスタＱ２２を接続したもので、Ｂ級プッシュプル出力形式を有している。電源線１７、５間には定電流回路２８とＮＰＮ形トランジスタＱ２４が直列に接続されており、トランジスタＱ２４のコレクタはトランジスタＱ２３、Ｑ２２のベースに接続されており、トランジスタＱ２４のベースは出力ノードＮｅに接続されている。
【００２７】
図３（ｃ）に示す出力段１６ｃは、ＡＢ級プッシュプル出力形式を有している。トランジスタＱ２３、Ｑ２２の各ベース間にはダイオードＤ１０、Ｄ１１が接続されている。トランジスタＱ２３のベースは定電流回路２７を介して電源線１７に接続されている。出力ノードＮｅとトランジスタＱ２３、Ｑ２２のベースとの間には、図３（ｂ）に示した定電流回路２８とトランジスタＱ２４とからなる回路が接続されている。
【００２８】
次に、本実施形態の作用について説明する。
駆動回路３は、モータ２をＰＷＭ駆動するために電源線４、５間に接続されたＭＯＳＦＥＴ３up、３unを相補的にオンオフ駆動する（Ｖ相、Ｗ相も同様）。端子６、７の電圧Ｖ１、Ｖ２は、上アームのＭＯＳＦＥＴ３upがオンするとＶＢまたはＶＢ＋Ｖｆとなり、下アームのＭＯＳＦＥＴ３unがオンすると０Ｖまたは−Ｖｆ（約−１Ｖ）となる。つまり、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２は、負の電圧から電流検出回路１の電源電圧Ｖccを超える電圧まで大きく変化する。本実施形態の電流検出回路１は、このような広い同相入力電圧範囲でも動作可能である。
【００２９】
しきい値電圧生成回路２３は、例えば電源電圧Ｖccの１／２の電圧値を持つしきい値電圧Ｖａを生成する。端子電圧Ｖ１、Ｖ２がＶａ未満の場合、定電流回路２０からダイオードＤ１を介してトランジスタＱ１、Ｑ３に電流が流れる。このとき、切替回路１５を構成するトランジスタＱ１０のエミッタの電圧はＶ１（またはＶ２）＋２・Ｖｆとなり、トランジスタＱ１０のベースの電圧はＶａ＋Ｖｆとなる。つまり、トランジスタＱ１０のベース・エミッタ間電圧ＶBEは（１）式のようになる。
ＶBE＝（Ｖ１＋２・Ｖｆ）−（Ｖａ＋Ｖｆ）＝Ｖ１−Ｖａ＋Ｖｆ    …（１）
【００３０】
Ｖ１＜Ｖａとなる本ケースではＶBE＜Ｖｆとなり、トランジスタＱ１０がオフし、それに伴いトランジスタＱ１１〜Ｑ１４がオフする。定電流回路２０からレベルシフト回路１２への電流供給経路が遮断されるため、トランジスタＱ５〜Ｑ８もオフし、第２のレベルシフト回路１２は動作を停止する。また、トランジスタＱ１９、Ｑ２０もオフし、第２の差動増幅回路１４は動作を停止する。
【００３１】
この状態では、レベルシフト回路１１において端子電圧Ｖ１、Ｖ２が高電位側にレベルシフトされ、差動増幅回路１３が正常に動作する適正な電圧すなわち正の電圧であって且つＶcc−２・Ｖｆよりも低い電圧となる。差動増幅回路１３は、ノードＮａ、Ｎｂから出力される電圧を差動増幅する。この動作には、上記２つのダイオードＤ２、Ｄ３が接続されていることが必要となる。仮に１つのダイオードだけが接続されていると、バイアス電流源２５の動作電圧が確保されないからである。差動増幅回路１３の出力ノードＮｅの電圧は、出力段１６でさらに増幅されて出力される。
【００３２】
一方、端子電圧Ｖ１、Ｖ２がＶａ以上の場合、ダイオードＤ１のカソードの電圧はＶ１（またはＶ２）＋Ｖｆとなり、ダイオードＤ１のアノードの電圧はＶａ＋２・Ｖｆとなる。つまり、ダイオードＤ１のアノード・カソード間電圧ＶAKは（２）式のようになる。
ＶAK＝（Ｖａ＋２・Ｖｆ）−（Ｖ１＋Ｖｆ）＝Ｖａ−Ｖ１＋Ｖｆ    …（２）
【００３３】
Ｖ１≧Ｖａとなる本ケースではＶAK≦Ｖｆとなり、ダイオードＤ１は逆バイアスとなる。これにより、定電流回路２０からレベルシフト回路１１への電流供給経路が遮断されるため、トランジスタＱ１〜Ｑ４がオフし、第１のレベルシフト回路１１は動作を停止する。これに伴いトランジスタＱ１５、Ｑ１６もオフし、第１の差動増幅回路１３は動作を停止する。
【００３４】
定電流回路２０の出力電流は、トランジスタＱ１０、Ｑ１１、Ｑ１２を介してトランジスタＱ５、Ｑ７に流れる。さらに、Ｑ１３を介してトランジスタＱ１４のベース電流が流れるので、トランジスタＱ１４がオンとなり、バイアス電流源２５からのバイアス電流がトランジスタＱ１９、Ｑ２０に流れる。
【００３５】
この状態では、レベルシフト回路１２において端子電圧Ｖ１、Ｖ２が低電位側にレベルシフトされ、差動増幅回路１２が正常に動作する適正な電圧すなわちＶｆ以上の電圧であって且つＶcc−２・Ｖｆよりも低い電圧となる。差動増幅回路１４は、ノードＮｃ、Ｎｄから出力される電圧を差動増幅する。差動増幅回路１４の出力ノードＮｅの電圧は、出力段１６でさらに増幅されて出力される。
【００３６】
以上説明したように、本実施形態の電流検出回路１は、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２を入力して高電位側にレベルシフトする第１のレベルシフト回路１１と低電位側にレベルシフトする第２のレベルシフト回路１２とを備え、端子電圧Ｖ１、Ｖ２としきい値電圧Ｖａとの比較に基づいて何れか一方のレベルシフト回路１１または１２とそれに付随する差動増幅回路１３または１４とを動作させる。これにより、端子電圧Ｖ１、Ｖ２が電源線５の電圧よりも低い場合或いは電源線１７の電圧よりも高い場合であってもシャント抵抗Ｒ１に流れる電流を検出することができる。ＩＣ９はトレンチ絶縁分離構造を備えているので、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２が負となる場合でも正常に動作する。
【００３７】
電流検出回路１は、このような幅広い同相入力電圧範囲を持つことにより、駆動回路３の各相出力端子と三相負荷（モータ２）の各相巻線端子との間に介在するシャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２を入力してシャント抵抗Ｒ１に流れる電流を検出することが可能となる。このシャント抵抗Ｒ１の接続形態は、シャント抵抗Ｒ１を下アーム側素子（ＭＯＳＦＥＴ３xn）と電源線５との間に接続する形態とは異なり、モータ２の巻線電流を直接検出することができる。
【００３８】
第１、第２のレベルシフト回路１１、１２には逆流を防止するダイオードＤ１〜Ｄ７が接続されているので、シャント抵抗Ｒ１の端子電圧Ｖ１、Ｖ２が電源線５の電圧よりも低い場合或いは電源線１７の電圧よりも高い場合であっても、逆流電流の発生を防止でき、電流検出を高精度に行うことができる。
【００３９】
第１のレベルシフト回路１１において、トランジスタＱ１〜Ｑ４は同特性を有しており、抵抗Ｒ６、Ｒ７は同じ抵抗値を有しているので、シャント抵抗Ｒ１に流れる電流と差動増幅回路１３への差動入力電圧との関係が、シャント抵抗Ｒ１に流れる電流の向きにかかわらず一定（対称的）となる。第２のレベルシフト回路１２も同様に構成されているので同様の作用、効果が得られる。
【００４０】
切替回路１５により定電流回路２０とバイアス電流源２５の電流経路を切り替えているので、レベルシフト回路１１、１２は１つの定電流回路２０を共有化でき、差動増幅回路１３、１４は１つのバイアス電流源２５と能動負荷２６を共有化することができる。これにより、回路サイズおよび消費電流を低減できる。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る電流検出回路を示しており、図１と同一部分には同一符号を付すとともに一部を省略して示している。電流検出回路を構成するＩＣ４１は、切替回路４２のしきい値電圧生成回路４３において、抵抗に替えて直列接続されたダイオードＤ４１〜Ｄ４４を用いている。この構成によれば、電源電圧Ｖccに変動が生じても一定のしきい値電圧Ｖａ（４・Ｖｆ＝２．８Ｖ）が得られる。
【００４２】
（第３の実施形態）
図５は、第３の実施形態の電流検出回路を示している。この電流検出回路５１は、ＩＣ５２をＭＯＳＦＥＴにより構成したものであり、図１に示すトランジスタＱ１〜Ｑ２０をＭＯＳＦＥＴＭ１〜Ｍ２０で置き換えている。機能として同じ構成要素には、図１と同一符号を付している。出力段１６は、図６に示すように出力ノードを挟んでＰチャネル型ＭＯＳＦＥＴＭ２１、Ｍ２２を接続したもので、ソースフォロアの出力形式を有している。この電流検出回路５１によっても、第１の実施形態と同じ作用および効果が得られる。
【００４３】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
シャント抵抗Ｒ１の接続形態は図２に示す回路形態に限られない。例えば、下アーム側素子（ＭＯＳＦＥＴ３xn）と電源線５との間に接続してもよい。
第１、第２のレベルシフト回路１１、１２ごとに定電流回路２０（電流供給回路）を設けてもよい。また、第１、第２の差動増幅回路１３、１４ごとにバイアス電流源２５と能動負荷２６を設けてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態を示す電流検出回路の構成図
【図２】電流検出回路の適用回路を示す図
【図３】出力段の３つの構成例を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】出力段の構成図
【符号の説明】
【００４５】
図面中、１、５１は電流検出回路、５は電源線（第２の電源線）、９、４１、５２はＩＣ（半導体集積回路装置）、１１、１２はレベルシフト回路（第１、第２のレベルシフト回路）、１３、１４は差動増幅回路（第１、第２の差動増幅回路）、１５、４２は切替回路、１７は電源線（第１の電源線）、１８、２１はカレントミラー回路（第１のカレントミラー回路）、１９、２２はカレントミラー回路（第２のカレントミラー回路）、２０は定電流回路（電流供給回路）、２３、４３はしきい値電圧生成回路、２５はバイアス電流源、２６は能動負荷、Ｒ１はシャント抵抗（電流検出用抵抗）、Ｒ６、Ｒ８は抵抗（第１の抵抗）、Ｒ７、Ｒ９は抵抗（第２の抵抗）、Ｄ１〜Ｄ９はダイオード、Ｑ１〜Ｑ４およびＱ５〜Ｑ８はそれぞれトランジスタ（第１〜第４のトランジスタ）、Ｍ１〜Ｍ４およびＭ５〜Ｍ８はそれぞれＭＯＳＦＥＴ（第１〜第４のトランジスタ）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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