(57)【要約】【課題】効率的な誤り訂正が可能で、リードライトの信頼性の高い半導体メモリを提供する。【解決手段】半導体メモリ１は、メモリ部２と、誤り訂正部１０とを有し、誤り訂正部１０が、異なる方式の訂正符号を用いる複数の誤り訂正回路１１、１２と、誤り訂正回路１１、１２が検出した誤りの発生傾向を認識し、複数の誤り訂正回路１１、１２から誤り訂正に使用する一の誤り訂正回路を選択する認識選択回路１４と、選択された誤り訂正回路に切り替える切替回路１３と、選択された誤り訂正回路の情報を記憶する記憶回路１５とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ部と、
誤り訂正部とを有し、
前記誤り訂正部が、
異なる方式の訂正符号を用いる複数の誤り訂正回路と、
前記誤り訂正回路が検出した誤りの発生傾向を認識し、前記複数の誤り訂正回路から誤り訂正に使用する一の誤り訂正回路を選択する認識選択回路と、
誤り訂正に使用する誤り訂正回路を、選択された前記一の誤り訂正回路に切り替える切替回路と、
選択された前記一の誤り訂正回路の情報を記憶する記憶回路とを有することを特徴とする半導体メモリ。
【請求項２】
前記異なる方式の訂正符号のための冗長領域が、同じバイト長であることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記認識選択回路は、セクタ単位またはブロック単位で、前記一の誤り訂正回路を選択することを特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記複数の誤り訂正回路が、リードソロモン符号を用いる誤り訂正回路およびＢＣＨ符号を用いる誤り訂正回路であり、
前記認識選択回路は、ビット単位の誤りがバイト単位の誤りと同数または多い場合に前記ＢＣＨ符号を用いる誤り訂正回路を選択し、ビット単位の誤りがバイト単位の誤りより少ない場合に前記リードソロモン符号を用いる誤り訂正回路を選択することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記半導体メモリがＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に異なる誤り訂正符号を用いて誤りを訂正する複数の誤り訂正回路を有する半導体メモリに関する。
【背景技術】
【０００２】
近年、半導体メモリ、特に、不揮発性の記憶媒体であるフラッシュメモリの開発が行われ、デジタルカメラ等の情報機器の記憶媒体として普及している。このような機器が扱うデータが大容量化したことに伴い、フラッシュメモリの大容量化および高密度化が進んでいる。また、フラッシュメモリは、ホストシステムのＯＳを格納するなどの高信頼性を要求される分野への適用がある。
【０００３】
ＮＡＮＤ型フラッシュメモリは、大容量・高密度であることを特徴とし、近年特に多く用いられるフラッシュメモリの一種である。  
ＮＡＮＤ型フラッシュメモリは、電荷蓄積層にチャネルから絶縁膜を介してトンネル電流によって注入した電荷をディジタルビットの情報格納部として用い、その電荷量に応じた電界効果トランジスタのコンダクタンス変化を測定し、情報を読み出す。ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭと異なりデータ破壊を伴わずに複数回読み出すことが可能である。しかし、読み出し操作によって、非選択のセルの選択ゲートに電圧が印加されるため、読み出し操作を繰り返すことにより、記憶されていたデータが破壊するリードディスターブが生じ、書き込み時と異なるデータとして読み出される誤り（以下、誤り、または、エラーという）が発生することがある。
【０００４】
このため、ＮＡＮＤ型フラッシュメモリにおいては、誤りが発生しても、その誤りを検知し、さらに誤り訂正を行うために、符号多項式による誤り訂正符号を用いた誤り訂正が行われている。すなわち、あらかじめ、個々のデータ列に、誤り訂正符号を付加しておくことで、データ列の幾つかのビットに誤りが発生しても、その誤りを修復できる。
【０００５】
例えば、特開平９−１６０８３３号公報には、ハミング符号であるＳＥＣ−ＤＥＤ符号（Ｓｉｎｇｌｅ  Ｅｒｒｏｒ  Cｏｒｒｅｃｔ  Ｄｏｕｂｌｅ  Ｅｒｒｏｒ  Ｄｅｔｅｃｔ）を用いた誤り訂正回路を有する半導体メモリが開示されている。なお、ハミング符号では、８ビットデータ列中の２ビットの誤りを検出し、１ビットの誤りを訂正できる。
【０００６】
また、特開２００１−３２５１５５号公報には、人工衛星等に搭載される半導体メモリの記憶ビットが宇宙放射線に被爆しビット反転によってエラーが発生するのを防止する方法が開示されている。すなわち、時間あたりのエラー発生数を求め、次に処理する際には、宇宙放射線被爆によるエラーが発生しないと予測される所定の時間内にリードライト処理が完了するようにした誤り訂正方法である。
【０００７】
また、特開平１０−５５３２０号公報には、半導体メモリの誤りの発生率を求め、発生率が所定値を越えた場合には警告を発生するコンピュータメモリ監視システムが開示されている。
【０００８】
半導体メモリのエラーによる信頼性低下に対して上記のような手法が開示されているが、上記の半導体メモリにおいては、１つの半導体メモリには１種類の誤り訂正符号による誤り訂正が行われていた。すなわち、特開平９−１６０８３３号公報および特開２００１−３２５１５５号公報記載の半導体メモリでは、ＳＥＣ−ＤＥＤ符号が、特開平１０−５５３２０号公報記載の半導体メモリでは、カネダ誤り訂正符号が使用されていた。
【０００９】
しかし、誤り訂正方法は、それぞれ特徴があり、それぞれ適合性の良い誤りパターンが存在する。このため、効率の悪い誤り訂正方法を使用して半導体メモリの誤り訂正を行うと、半導体メモリのリードライトの信頼性が低下してしまう。
【特許文献１】特開平９−１６０８３３号公報
【特許文献２】特開２００１−３２５１５５号公報
【特許文献３】特開平１０−５５３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、効率的な誤り訂正が可能でリードライトの信頼性の高い半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、メモリ部と、誤り訂正部とを有し、前記誤り訂正部が、異なる方式の訂正符号を用いる複数の誤り訂正回路と、前記誤り訂正回路が検出した誤りの発生傾向を認識し、前記複数の誤り訂正回路から誤り訂正に使用する一の誤り訂正回路を選択する認識選択回路と、誤り訂正に使用する誤り訂正回路を、選択された前記一の誤り訂正回路に切り替える切替回路と、選択された前記一の誤り訂正回路の情報を記憶する記憶回路とを有する半導体メモリが提供される。
【発明の効果】
【００１２】
本発明は効率的な誤り訂正が可能で、リードライトの信頼性の高い半導体メモリを提供するものである。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。  
＜第１の実施の形態＞  
図１は、本発明の実施の形態にかかる半導体メモリ１の構成図である。半導体メモリ１は、メモリ部２と、誤り訂正部１０を有するメモリコントローラ９、とを有する。メモリ部２は、メモリアレイ３から構成されている。誤り訂正部１０は、第1の誤り訂正回路１１と、第２の誤り訂正回路１２と、誤りの発生パターンを認識し適切な一の誤り訂正回路を選択する認識選択回路１４と、認識選択回路１４が選択した誤り訂正回路を使用するために回路の切り替えを行う切替回路１３と、認識選択回路１４が選択した誤り訂正回路が第1の誤り訂正回路１１と第２の誤り訂正回路１２のいずれであるかを記憶する記憶回路１５とを有する。なお、半導体メモリ１は図示しないデジタルカメラやパソコン（以下、外部デバイスという）からの情報の書き込みおよび読み出しをメモリコントローラ９内の図示しない制御回路の制御により行う。
【００１４】
次に、メモリ部２のメモリアレイ３の構造の概念を図２および図３を用いて説明する。  
図２および図３は、本実施形態の半導体メモリ１のメモリアレイ３の構造の概念を説明するための図である。図２に示すように、本実施形態のＮＡＮＤ型フラッシュメモリのメモリアレイ３は、太枠で表示したブロック２４の集合であり、各ブロック２４は太枠で表示したページ２０の集合であり、各ページ２０は太枠で表示したセクタ２０の集合であり、セクタ２０はデータを記録するためのデータ領域である太枠で表示したユーザデータ２１と、誤り訂正符号を記憶するための太枠で表示した冗長領域２２とから構成され、各セクタ２０は、１バイト（８ビット）の情報を記憶する太枠で表示したカラム２３の集合から構成されている。ブロック２４はＮＡＮＤ型フラッシュメモリのデータを消去する単位であり、ページ２０はＮＡＮＤ型フラッシュメモリのデータを書込む単位である。本実施形態のＮＡＮＤ型フラッシュメモリでは、各ブロック２４は３２個のページ２０から構成され、各ユーザデータ２１はＣ０からＣ５１１の５１２個のカラム２３から構成され５１２バイト長を有している。なお、図２においては説明のために、１ページ２０内のユーザデータ２１と冗長領域２２は左右に配置し、１ブロック２４内のページ２０が左右および上下に配置し、各ブロック２４は上下に配置しているが、半導体メモリ１内の物理的な配置とは異なる。
【００１５】
また、図３に示すように各ユーザデータ２１は、太枠で表示したカラム２３の集合であり、各カラム２３は太枠で表示したビットセル２５の集合である。本実施形態のＮＡＮＤ型フラッシュメモリである半導体メモリ１においては、１ユーザデータ２１は５１２個のカラム２３から構成されており、１カラム２３は８個のビットセル２５から構成されている。ビットセル２５は１ビットの情報、すなわち、「１」か「０」を、記憶できる記憶セルである。
【００１６】
セクタ長は半導体メモリ１により異なり、４０９６バイトあるいは８１９２バイト等の場合もある。また、冗長領域２２の記憶容量すなわちバイト長、は使用する誤り訂正符号により異なる。より長いバイト長の冗長領域２２を使用する誤り訂正符号は、誤り訂正能力に優れており、より多くの誤りを検出し訂正できるが、処理時間が長くなり、さらに記録できるデータが少なくなってしまう。
【００１７】
本実施形態の半導体メモリ１においては、後述のように複数の種類の異なる方式の誤り訂正符号を用いるが、誤り訂正符号のために準備する冗長領域のバイト長は同じであることが好ましい。全ての冗長領域のバイト長が同じ半導体メモリ１においては、各セクタ２０のバイト長、すなわち各セクタ２０が使用するメモリ容量が同じとなる。このため、半導体メモリ１において、複数の種類の異なる方式の誤り訂正符号を用いても、図２に示したメモリ構造、すなわち物理フォーマットを変更必要がないため、高速処理が可能である。また、複数セクタへの書き込み情報または複数セクタからの読み出し情報を一括して伝送するする際に、常に一定サイズの情報量となるため伝送の効率が良く、伝送を高速に行うことができる。さらに、セクタ単位のデータ書き込みをランダムに、すなわち任意のセクタ領域に対して行っても、常に図２に示したメモリ構造を維持できる。このため、本実施形態の半導体メモリ１は、所定の領域に記憶されている情報を読み出す際に高速に行うこととができる。
【００１８】
本実施の形態の第1の誤り訂正回路１１と第２の誤り訂正回路１２とは、異なる誤り訂正符合を使用する。すなわち、第1の誤り訂正回路１１はBCH（Bose-Chaudhuri-Hocquenghem）符号を使用し、第２の誤り訂正回路１２はリードソロモン（Reed-Solomon）符号を使用する誤り訂正回路である。BCH符号は、ビット単位でエラーを検出および訂正する誤り訂正符号であり、リードソロモン符号は、バイト単位でエラーを検出および訂正する誤り訂正符号である。
【００１９】
なお、ＮＡＮＤ型フラッシュメモリにおいては、初期はビット単位の誤りが多いが、使用につれてバイト単位の誤りが増加する傾向がある。このため、本実施形態においては、複数の誤り訂正符号として、ビット単位の誤り訂正に適したBCH符号と、バイト単位の誤り訂正に適したリードソロモン符号とを用意した。
【００２０】
本実施の形態においては、全ての冗長領域２２のバイト長は２０バイトとした。BCH符号を使用し１２ビット訂正を可能とするために必要なBCH符号長としては、１５６ビットを割り当てている。このため、BCH符号の場合２０バイト（１６０ビット）長の冗長領域２２の中で、４ビット分の容量は冗長領域２２のバイト長を２０バイトにするために設ける使用しない領域となる。なお、本実施の形態においては、８バイト訂正が可能なリードソロモン符号の符号長としては２０バイトを割り当てた。
【００２１】
前記のように、２０バイトの冗長領域２２を誤り訂正符号に割り当てた場合、BCH符号の場合、例えば、１２箇所（１２ビット）の誤り訂正が可能であり、リードソロモン符号は例えば、８箇所（８バイト）の誤り訂正が可能である。ここで、リードソロモン符号は８バイトの誤り訂正が可能であり、最大６４ビットの誤り訂正が可能であるが、あくまで８箇所しか訂正できない。
【００２２】
ここで図３を用いて、BCH符号を使用する誤り訂正とリードソロモン符号を使用する誤り訂正について、より詳細に説明する。図３において、塗りつぶしたビットセル２５ｂは誤りが発生したビットセル２５を示しており、カラムＣ１２およびＣ１３において、いずれも連続する８ビットの誤り、すなわちバイト単位の誤りが２箇所検出されている。バイト（８ビット）で誤り訂正をするリードソロモン符号を用いた誤り訂正方式では、２バイト、すなわち２箇所の修正で済む。しかし、ビット単位で誤り訂正をするBCH符号を使用する誤り訂正方式では、２バイト全体を修正する必要があり１６ビット、すなわち１６箇所の修正が必要となる。１６箇所の修正を行うのは時間を要し、このような効率の悪い誤り訂正方法を使用して半導体メモリ１の誤り訂正を行うと、半導体メモリ１のリードライトの信頼性が低下してしまう。
【００２３】
次に、図４は、メモリアレイ３の誤り発生パターンを説明するためのユーザデータ２１内のビットセル状態の例を示した図である。図４（Ａ）は、ビット単位の誤りがバイト単位の誤りより多い場合を、図４（Ｂ）は、ビット単位の誤りがバイト単位の誤りより少ない場合を示している。すなわち、図４（Ａ）においては、１２個のビット単位の誤りがある。これに対して、図４（Ｂ）においては、２個のビット単位の誤りと、４個のバイト単位の誤りとが検出され、６カラムに３４ビットに誤りがある。
【００２４】
図４（Ａ）の状態のユーザデータ２１を、リードソロモン符号を使用する誤り訂正で訂正しようとすると、訂正可能な８カラムを超えた１２カラムに誤りがあるため、訂正できず、半導体メモリ１の信頼性が低くなる。また、リードソロモン符号を用いると、１ビットの誤りしかないカラムについてもバイト単位で訂正するため誤り訂正処理の効率が悪い。これに対して、図４（Ａ）の状態のユーザデータ２１を、BCH符号を使用する誤り訂正で訂正すると、誤りのある１２カラム全てが訂正でき、半導体メモリの信頼性は高い。また、１ビットの誤りしかないカラムについては、ビット単位で訂正するためBCH符号を使用する誤り訂正処理は効率が良い。
【００２５】
一方、図４（Ｂ）の状態のユーザデータ２１を、リードソロモン符号を使用する誤り訂正で訂正すると、誤りのある６カラム全てが訂正でき、半導体メモリの信頼性は高い。これに対して、図４（Ｂ）の状態のユーザデータ２１を、BCH符号を使用する誤り訂正で訂正しようとすると、訂正可能な１２ビットを超えた３４ビットに誤りがあるため、訂正できず、半導体メモリ１の信頼性が低くなる。
【００２６】
以下、図５を用いて、本実施の形態の半導体メモリ１の誤り訂正部１０の動作を説明する。図５は、半導体メモリ１の誤り訂正部１０の動作の流れを示したフローチャートである。
【００２７】
＜ステップＳ１＞  
半導体メモリ１が外部デバイスに接続され、半導体メモリ１に電源が供給されることで処理が開始される。新規に使用される半導体メモリ１においては、誤り訂正部１０は、初期値として使用する誤り訂正回路を、選択し切替回路１３により切り替えるとともに、回路選択情報として記憶回路１５に記憶する。初期値として使用する誤り訂正回路は、２つの誤り訂正回路１１、１２のいずれを選択しても良いが、一般には新規に使用される半導体メモリ１においては、バイト単位の誤り発生は少ないため、ビット単位で訂正を行うBCH符号を使用する誤り訂正回路である第１の誤り訂正回路１１を選択するとよい。以下は初期値として第１の誤り訂正回路１１を選択した場合を示す。
【００２８】
＜ステップＳ２＞  
メモリコントローラ９は、外部デバイスからの情報データに対して、ステップＳ１で選択した誤り訂正回路１１により処理を行い、冗長ビットを付与し、メモリアレイ３に書き込む。
【００２９】
＜ステップＳ３＞  
メモリコントローラ９は、外部デバイスからの指示に従い、メモリアレイ３に書き込まれた情報を読み出す。読み出された情報データは、ステップＳ１で選択した誤り訂正回路１１より誤りが検出され、さらに誤りが訂正され、外部デバイスに送られる。
【００３０】
＜ステップＳ４＞  
認識選択回路１４は、最初に、誤り訂正回路１１による誤り検出情報から、セクタ単位で誤りの発生パターンを認識する。すなわち、セクタ単位での、バイト単位の誤りの数と、ビット単位の誤りの数を求める。
【００３１】
＜ステップＳ５＞  
次に、認識選択回路１４は、セクタ単位のバイト単位の誤りの数と、ビット単位の誤りの数の比較を行う。そして、セクタ毎に、使用する誤り訂正回路としてビット単位の誤りがバイト単位の誤りと同数または多い（ＹＥＳ）場合には、ＢＣＨ符号を用いる第１の誤り訂正回路１１を選択し（ステップＳ６）、ビット単位の誤りがバイト単位の誤りより少ない（ＮＯ）場合にリードソロモン（ＲＳ）符号を用いる第２の誤り訂正回路１２を選択（ステップＳ７）する。
【００３２】
＜ステップＳ８＞  
ステップＳ５で、選択されたセクタの誤り訂正回路が、ＢＣＨ符号を用いる第１の誤り訂正回路１１なのか、リードソロモン符号を用いる第２の誤り訂正回路１２なのかという誤り訂正回路選択の情報が、セクタ名とともに記憶回路１５に記憶される。ここで、セクタ名とは、メモリアレイ３上の各セクタの物理的な位置を特定することの可能な情報である。
【００３３】
＜ステップＳ９＞  
メモリコントローラ９は、外部デバイスからの情報データを、あるセクタに書き込む際には、まず、誤り訂正部１０は、記憶回路１５に記憶されている情報から、切替回路１３により、誤り訂正回路を当該セクタ書き込みに使用する誤り訂正回路に切り替える。そして、切替られた誤り訂正回路により、情報データに対して誤り訂正符号生成処理が行われる。冗長ビットとして誤り訂正符号が付与された情報データは、メモリコントローラ９がメモリアレイ３にページ単位で書き込む。
【００３４】
＜ステップＳ１０＞  
メモリコントローラ９は、外部デバイスからの指示に従い、メモリアレイ３内の特定のユーザデータ２１に書き込まれた情報を当該ページ（セクタ）の冗長領域２２の情報とともに読み出す。メモリコントローラ９は、記憶回路１５に記憶されている当該ユーザデータ２１において書き込み時に使用された誤り訂正回路の情報を基に、誤り訂正回路を当該ユーザデータ２１の読み出しの際に使用する誤り訂正回路に、切替回路１３により切り替える。そして、読み出された情報は、誤り訂正部により、切り替えられた誤り訂正回路１１または１２を使用し、冗長領域２２の誤り訂正符号を用いて、ユーザデータ２１に書き込まれた情報の誤りが検出され、さらに誤りが訂正され、メモリコントローラ９により外部デバイスに送られる。
【００３５】
本実施の形態の半導体メモリ１では、どのような誤りパターンのセクタなのかが認識され、その誤り発生パターンに適した誤り訂正回路１１または１２による誤り訂正符号が付与され書き込まれている。このため、読み出しの際の誤り訂正処理の効率が良く、半導体メモリ１の信頼性が高い。
【００３６】
＜ステップＳ１１＞  
ステップＳ１０における誤り発生情報は、再びステップＳ４において、認識選択回路により、誤り発生傾向が再度、認識される。半導体メモリ１は使用につれてエラー発生傾向が変化することがあるが、本実施の形態の半導体メモリ１においては、常に直前の読み出し処理での誤り発生パターンにより選択された誤り訂正回路による誤り訂正符号が付与されているので、誤り訂正処理の効率が良く、半導体メモリの信頼性が高い。
【００３７】
半導体メモリ１が、外部デバイスから接続解除され、半導体メモリ１への電源供給が遮断されると処理は終了する（Ｓ１１、ＹＥＳの場合）。
【００３８】
なお、上記フローチャートではリードライト毎に、誤り検出パターンが認識され、誤り訂正回路１１または１２が選択および記憶されたが、半導体メモリ１に電源が供給されるごとに各セクタにつき１回であってもよいし、一定の時間が経過するごとに行うようにしてもよい。さらには、一定のリードライト回数ごとに誤り検出パターンを認識し、誤り訂正回路１１または１２を選択および記憶することも好ましい。半導体メモリ１の誤り発生パターンはリードライト回数により変化するからである。
【００３９】
また、上記実施の形態の半導体メモリ１においては、セクタ単位で使用する誤り訂正回路１１または１２が選択および記憶されたが、ページ単位またはブロック単位でもよい。なお、カラム単位で使用する誤り訂正回路が選択および記憶すると、誤り訂正可能な誤りは増加するが、使用する誤り訂正回路の情報を記憶するための総容量が多くなる。逆に、ブロック単位よりも大きなメモリアレイの単位で使用する誤り訂正回路を選択および記憶すると、誤り訂正可能な誤りが減少し、半導体メモリ１のリードライトの信頼性が低下する。
【００４０】
しかし、半導体メモリ１の使用環境等で誤り発生パターンが変化しやすい場合、逆に誤り発生パターンが変化しにくい場合には、それぞれ、使用する誤り訂正回路１１または１２の選択および記憶する単位は設計者が選択できる。また、使用する誤り訂正回路１１または１２の選択および記憶する単位を、半導体メモリ１の使用途中に変更可能としておいて、誤り発生パターンの変化状況に応じて変更することも好ましい。
【００４１】
また、本実施の形態の半導体メモリ１に使用する、誤り訂正符号としては、上記のリードソロモン符号およびBCH符号だけでなく、ターボ符号、ファイア符号、ピーターソン符号、SEC-DED符号(Single Error Correcting - Double Error Detecting Code)等の公知の誤り訂正符号の中から複数を選択して用いることができる。
【００４２】
また、記憶回路は、誤り訂正部１０ではなく、メモリ部２内に設けても良い。例えば、セクタ単位で使用する誤り訂正符号を変える場合であれば、、各ページの先頭に、そのページに含まれるセクタの誤り符号選択情報をまとめて記憶しておいたり、あるいは、メモリ部２内の特定のページまたはブロックに誤り符号選択情報をまとめて記憶しておくことができる。そして、例えば、BCH符号の場合には「０」を、リードソロモン符号の場合には「１」を記憶するとよい。
【００４３】
また、第1の誤り訂正回路１１と第２の誤り訂正回路１２とは、一部の回路を共通化して使用することも可能である。
【００４４】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【００４５】
【図１】半導体メモリの構成図である。
【図２】ＮＡＮＤ型フラッシュメモリのメモリアレイの構造概念を説明するための図である。
【図３】ＮＡＮＤ型フラッシュメモリのメモリアレイの構造概念を説明するための図である。
【図４】メモリアレイの誤り発生パターンを説明するための図である。
【図５】半導体メモリの誤り訂正部の動作の流れを示したフローチャートである。
【符号の説明】
【００４６】
１…半導体メモリ、２…メモリ部、３…メモリアレイ、９…メモリコントローラ、１０…誤り訂正部、１１、１２…誤り訂正回路、１３…切替回路、１４…認識選択回路、１５…記憶回路、１９…ページ、２０…セクタ、２１…ユーザデータ、２２…冗長領域、２３…カラム、２４…ブロック、２５…ビットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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