(57)【要約】【課題】イメージセンサ及びその製造方法を提供する。【解決手段】実施の形態によるイメージセンサは、基板にトランジスタを含んで形成された回路（ｃｉｒｃｕｉｔｒｙ）と、前記トランジスタの一側に形成された電気接合領域と、前記電気接合領域上に形成された高濃度第１導電型領域と、前記回路上側に形成されたフォトダイオードと、を含むことを特徴とする。これにより、回路（ｃｉｒｃｕｉｔｒｙ）とフォトダイオードの垂直型集積を実現することができる。【選択図】図１
2009158930.tif 000002
【特許請求の範囲】
【請求項１】
基板にトランジスタを含んで形成される回路（ｃｉｒｃｕｉｔｒｙ）と、
前記トランジスタの一側に形成される電気接合領域と、
前記電気接合領域上に形成される高濃度第１導電型領域と、
前記回路上側に形成されるフォトダイオードと、
を含むことを特徴とするイメージセンサ。
【請求項２】
前記電気接合領域は、ＰＮジャンクション（ｊｕｎｃｔｉｏｎ）であることを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記高濃度第１導電型領域は、前記電気接合領域の上部の一部にインプラントによって形成されることを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記回路上側のフォトダイオードは、
前記回路と電気的に連結される真性層（ｉｎｔｒｉｎｓｉｃ  ｌａｙｅｒ）と、
前記真性層上に形成される第２導電型伝導層と、
を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記回路上側のフォトダイオードは、
前記回路と電気的に連結される真性層（ｉｎｔｒｉｎｓｉｃ  ｌａｙｅｒ）と、
前記真性層上に形成される第２導電型伝導層と、
を含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項６】
基板にトランジスタを含む回路（ｃｉｒｃｕｉｔｒｙ）を形成するステップと、
前記トランジスタの一側に電気接合領域を形成するステップと、
前記電気接合領域上に高濃度第１導電型領域を形成するステップと、
前記回路上側にフォトダイオードを形成するステップと、
を含むことを特徴とするイメージセンサの製造方法。
【請求項７】
前記電気接合領域を形成するステップは、ＰＮジャンクション（ｊｕｎｃｔｉｏｎ）を形成するステップであることを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記高濃度第１導電型領域は、前記電気接合領域の上部の一部にコンタクトホールを利用するプラグインプラントによって形成されることを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項９】
前記高濃度第１導電型領域は、コンタクトホールを形成する前にマスクパターンを利用して前記電気接合領域の上部の一部にインプラントによって形成されることを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項１０】
前記回路上側にフォトダイオードを形成するステップは、
前記回路と電気的に連結される真性層（ｉｎｔｒｉｎｓｉｃ  ｌａｙｅｒ）を形成するステップと、
前記真性層上に形成された第２導電型伝導層を形成するステップはと、
を含むことを特徴とする請求項６に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサ（Ｉｍａｇｅ  ｓｅｎｓｏｒ）は、光学映像（ｏｐｔｉｃａｌ  ｉｍａｇｅ）を電気信号に変換する半導体素子であって、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサとＣＭＯＳイメージセンサ（ＣＩＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）とに区分される。
【０００３】
従来技術では、基板にフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）をイオン注入法により形成する。ところが、チップサイズ（Ｃｈｉｐ  Ｓｉｚｅ）を増加させずピクセル（Ｐｉｘｅｌ）数を増加させるためにフォトダイオードのサイズが次第に減少するにつれ、受光部の面積が縮小して画像特性（Ｉｍａｇｅ  Ｑｕａｌｉｔｙ）が低下する傾向にある。
【０００４】
また、受光部面積の縮小に応じて積層高さ（Ｓｔａｃｋ  Ｈｅｉｇｈｔ）が減少しないことから、エアリーディスク（Ａｉｒｙ  Ｄｉｓｋ）と呼ばれる光の回折現象により受光部に入射する光子（Ｐｈｏｔｏｎ）の数も減少する傾向にある。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコン（ａｍｏｒｐｈｏｕｓ  Ｓｉ）で蒸着するか、ウェハ対ウェハボンディング（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ）などの方法により読み出し回路（Ｒｅａｄｏｕｔ  Ｃｉｒｃｕｉｔｒｙ）はシリコン基板（Ｓｉ  Ｓｕｂｓｔｒａｔｅ）に形成し、フォトダイオードは読み出し回路の上部に形成する試み（以下、「３次元イメージセンサ」と称する）がなされている。フォトダイオードと読み出し回路は配線（Ｍｅｔａｌ  Ｌｉｎｅ）を介して互いに連結される。
【０００６】
従来の技術によると、トランスファートランジスタの両端のソース及びドレインの両方が、高濃度Ｎ型にドーピング（Ｄｏｐｉｎｇ）されているため、電荷共有（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）現象が発生するようになるという問題がある。電荷共有現象が発生すると、出力イメージの感度を低くするようになり、イメージエラーを発生させることもできる。
【０００７】
また、従来の技術によると、フォトダイオードと読み出し回路との間にフォトチャージ（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）がスムーズに移動できないことから、暗電流が発生するか、又はサチュレーション（Ｓａｔｕｒａｔｉｏｎ）及び感度の低下が発生している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこうした状況に鑑みてなされたものであり、その目的は、回路（ｃｉｒｃｕｉｔｒｙ）とフォトダイオードの新しい集積を提供することができるイメージセンサ及びその製造方法を提供することにある。
【０００９】
また、他の目的は、垂直型フォトダイオードが非晶質（ａｍｏｒｐｈｏｕｓ）であり、垂直型フォトダイオードから生成された電子を効率的に伝達することができる回路を備えるイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある態様のイメージセンサは、基板にトランジスタを含んで形成される回路（ｃｉｒｃｕｉｔｒｙ）と、前記トランジスタの一側に形成される電気接合領域と、前記電気接合領域上に形成される高濃度第１導電型領域と、前記回路上側に形成されるフォトダイオードと、を含むことを特徴とする。
【００１１】
また、本発明の別の態様に係るイメージセンサの製造方法は、基板にトランジスタを含む回路（ｃｉｒｃｕｉｔｒｙ）を形成するステップと、前記トランジスタの一側に電気接合領域を形成するステップと、前記電気接合領域上に高濃度第１導電型領域を形成するステップと、前記回路上側にフォトダイオードを形成するステップと、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によると、回路（ｃｉｒｃｕｉｔｒｙ）とフォトダイオードの垂直型集積を提供することができる。
【００１３】
また、本発明によると、垂直型フォトダイオードから生成された電子が電気接合領域を通じて伝達されることによってイメージ性能を向上させることができる。
【００１４】
また、本発明によると、回路とフォトダイオードの垂直型集積によってフィルファクター（ｆｉｌｌ  ｆａｃｔｏｒ）を１００％に近接させることができる。
【００１５】
また、本発明によると、垂直型集積によって同一ピクセルサイズで従来技術より高い感光度（ｓｅｎｓｉｔｉｖｉｔｙ）を提供することができる。また、実施の形態によると、従来技術に比べて同一の解像度（Ｒｅｓｏｌｕｔｉｏｎ）のための工程費用を減少させることができる。
【００１６】
また、本発明によると、各単位ピクセルは感光度の減少なしにより複雑な回路を具現することができる。また、本発明によって集積されることができる追加的なオンチップ回路（ｏｎ−ｃｈｉｐ  ｃｉｒｃｕｉｔｒｙ）は、イメージセンサの性能（ｐｅｒｆｏｒｍａｎｃｅ）を向上させ、ひいては素子の小型化及び製造費用の節減を獲得することができる。
【発明を実施するための最良の形態】
【００１７】
以下、好ましい実施の形態によるイメージセンサ及びその製造方法を添付図面に基づき詳細に説明する。
【００１８】
図１は、実施の形態によるイメージセンサの断面図である。
【００１９】
実施の形態によるイメージセンサは、基板１００にトランジスタ１２０を含んで形成される回路（ｃｉｒｃｕｉｔｒｙ）（図示せず）と、前記トランジスタ１２０の一側に形成される電気接合領域１４０と、前記電気接合領域１４０上に形成される高濃度第１導電型領域１４７と、前記回路上側に形成されるフォトダイオード２２０と、を含むことを特徴とする。
【００２０】
実施の形態によるイメージセンサ及びその製造方法によると、回路とフォトダイオードの垂直型集積を提供することができる。
【００２１】
実施の形態では、フォトダイオードが非晶質層で形成される例を取り上げているが、これに限定されず、結晶質層で形成されることもできる。例えば、前記回路上側のフォトダイオード２２０は、前記回路と電気的に連結される真性層（ｉｎｔｒｉｎｓｉｃ  ｌａｙｅｒ）２２３と、前記真性層２２３上に形成された第２導電型伝導層２２５と、を含むことができるが、これに限定されるものではない。
【００２２】
前記電気接合領域１４０は、ＰＮジャンクション（ｊｕｎｃｔｉｏｎ）であり得るがこれに限定されるものではない。例えば、Ｐ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）のＰＮＰジャンクションであり得るが、これに限定されるものではない。
【００２３】
前記高濃度第１導電型領域１４７は、前記電気接合領域１４０の上部の一部にプラグインプラントによって形成されることができるが、これに限定されるものではない。例えば、前記高濃度第１導電型領域１４７は、コンタクトホールを通ずるプラグインプラントによって前記電気接合領域上部の一部に形成されたＮ＋領域１４７であり得るが、これに限定されるものではない。
【００２４】
図１の参照符号のうち説明されなかった符号は、以下製造方法で説明する。
【００２５】
実施の形態によるイメージセンサによると、回路とフォトダイオードの垂直型集積を提供することができる。また、実施の形態によると、垂直型フォトダイオードから生成された電子が電気接合領域を経て伝達されることによってイメージ性能を向上させることができる。
【００２６】
以下、図２乃至図３を参照して実施の形態によるイメージセンサの製造方法を説明する。
【００２７】
まず、図２のように配線１５０を含む回路が形成された第１基板１００を用意する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタ１２０を含む回路を形成する。例えば、トランジスタ１２０は、トランスファートランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含んで形成することができる。以後、フローティングディフュージョン領域（ＦＤ）１３１、ソース／ドレイン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２８】
一方、実施の形態で前記第１基板１００に回路を形成するステップは、前記第１基板１００に電気接合領域１４０を形成するステップ及び前記電気接合領域１４０上部に前記配線１５０と連結される高濃度第１導電型領域１４７を形成するステップを含むことができる。例えば、前記電気接合領域１４０は、トランスファートランジスタ（Ｔｘ）１２１の一側に形成されたＰＮジャンクション１４０であり得るが、これに限定されるものではない。
【００２９】
例えば、実施の形態の電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピタキシャル層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。
【００３０】
例えば、前記ＰＮジャンクション１４０は、図２のようにＰ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）ジャンクションであり得るが、これに限定されるものではない。
【００３１】
次に、前記第１基板１００上に層間絶縁層１６０を形成し配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含むことができるが、これに限定されるものではない。
【００３２】
次に、図３のように、前記回路上側に前記配線１５０と電気的に連結されるフォトダイオード２２０を形成する。実施の形態ではフォトダイオード２２０が非晶質層で形成されることを例に取り上げているが、これに限定されず結晶質層で形成されることもできる。
【００３３】
例えば、前記フォトダイオード２２０は、前記配線１５０と電気的に連結される真性層２２３と、前記真性層２２３上に形成された第２導電型伝導層２２５と、を含むことができる。
【００３４】
実施の形態では、前記配線１５０と連結される下部電極２１０をさらに含むことができる。例えば、前記配線１５０は、Ｃｒなどから形成された下部電極２１０をさらに含むことができる。
【００３５】
また、実施の形態では、下部電極２１０と真性層２２３との間に形成された第１導電型伝導層２２１をさらに含むことができる。
【００３６】
以下、実施の形態によるフォトダイオード２２０の形成方法に対して具体的に説明する。
【００３７】
まず、前記配線１５０の第４メタルコンタクト１５４ａと接触するようにＣｒなどから成った下部電極２１０を形成する。
【００３８】
以後、前記下部電極２１０上に第１導電型伝導層２２１を形成する。一方、場合によって前記第１導電型伝導層２２１が形成されずに以後の工程が行われることもできる。前記第１導電型伝導層２２１は、実施の形態で採用するＰＩＮダイオードのＮ層の役目をすることができる。すなわち、前記第１導電型伝導層２２１はＮ型導電型伝導層であり得るが、これに限定されるものではない。
【００３９】
前記第１導電型伝導層２２１は、Ｎ型にドーピングされた非晶質シリコン（ｎ−ｄｏｐｅｄ  ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）を利用して形成されることができるが、これに限定されるものではない。すなわち、前記第１導電型伝導層２２１は、非晶質シリコンにゲルマニウム、炭素、窒素または酸素などを添加してａ−Ｓｉ：Ｈ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＣ、ａ−ＳｉＮ：Ｈａ−ＳｉＯ：Ｈなどで形成されることもできる。
【００４０】
前記第１導電型伝導層２２１は、化学気相蒸着（ＣＶＤ）特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第１導電型伝導層２２１は、モノシランガス（ＳｉＨ４）にＰＨ３、Ｐ２Ｈ５などを混合してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
【００４１】
次に、前記第１導電型伝導層２２１上に真性層２２３を形成する。前記真性層２２３は、実施の形態で採用するＰＩＮダイオードのＩ層の役目をすることができる。前記真性層２２３は、非晶質シリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）を利用して形成されることができる。前記真性層２２３は、化学気相蒸着（ＣＶＤ）特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記真性層２２３は、モノシランガス（ＳｉＨ４）などを利用してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
【００４２】
その後、前記真性層２２３上に第２導電型伝導層２２５を形成する。前記第２導電型伝導層２２５は、前記真性層２２３の形成との連続工程で形成されることができる。前記第２導電型伝導層２２５は、第２実施の形態で採用するＰＩＮダイオードのＰ層の役目をすることができる。すなわち、前記第２導電型伝導層２２５はＰ型導電型伝導層であり得るが、これに限定されるものではない。
【００４３】
前記第２導電型伝導層２２５は、Ｐドーピングされた非晶質シリコンを利用して形成されることができるが、これに限定されるものではない。前記第２導電型伝導層２２５は化学気相蒸着（ＣＶＤ）特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第２導電型伝導層２２５は、モノシランガス（ＳｉＨ４）にボロンなどを混合してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
【００４４】
次に、前記第２導電型伝導層２２５上に上部電極２４０を形成することができる。例えば、前記上部電極２４０は、光の透過性が高いかつ伝導性が高い透明電極から形成されることができる。例えば、前記上部電極２４０は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＣＴＯ（ｃａｒｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）などから形成されることができる。
【００４５】
図４は、実施の形態によるイメージセンサの効果を示す図表である。すなわち、図４は、従来技術（Ｏｌｄ）と実施の形態（Ｎｅｗ）のＮ＋注入（ｉｍｐｌａｎｔａｔｉｏｎ）とコンタクト（Ｃｏｎｔａｃｔ）形成によるピニング電圧（Ｖｐｉｎ）差を示す。
【００４６】
例えば、イメージセンサがトランスファートランジスタを採用する４  Ｔｒ  ＣＩＳの場合、基板界面でトランスファートランジスタ（Ｔｘ  Ｔｒ）を形成し、上側（ｔｏｐ）のＰＤから受信した光をシグナル（ｓｉｇｎａｌ）化するため他の駆動トランジスタにシグナルを伝送するためには、基板表面にフローティングディフュージョン（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）（ＦＤ）への電流経路（Ｃｕｒｒｅｎｔ  ｐａｔｈ）形成が必須であり、これは高濃度第１導電型イオン注入、例えばＮ＋注入（ＸＮ  ｉｍｐ）を通じて行われる。
【００４７】
従来技術では、Ｎ＋注入を通じてトランスファートランジスタの真下部分まで形成されるため、空乏（ｄｅｐｌｅｔｉｏｎ）される領域が減少してピニング（Ｐｉｎｎｉｎｇ）がうまくできない。
【００４８】
図４の実験結果値を参照すると、従来技術（Ｏｌｄ）によると、ピニング電圧が３．２１Ｖで測定されｓｗｅｅｐ値である３．３Ｖにほぼ近接した状態である。これは空乏がトランスファートランジスタの端部分まで達して行われており、強い電場（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）が形成されて完全なトランジスタとして動作していないことをテスト結果から分かる。
【００４９】
一方、実施の形態（Ｎｅｗ）のように、電気接合領域１４０を形成した後、第１メタル（Ｍ１）コンタクトホールを形成し、該当コンタクトホールを利用したプラグインプラントを通ずるＮ＋注入によって、Ｎ＋領域１４７がトランスファートランジスタと直接接触しないように間隔を置いて電流経路を電気接合領域１４０を通じて連結させることによって、トランスファートランジスタ下部に強い電場形成を減少させ、空乏されることができる空間を形成することで、正常動作を誘導することができる。
【００５０】
図４のテスト結果、ピニング電圧が１．７４８Ｖであり、ほぼ正常的なＣＩＳと同一に動作するように設計されることが分かる。
【００５１】
一方、正常的なＣＩＳはピニング電圧が平均１．４程度であり、この程度水準まで達するためには、実施の形態のように、第１メタルコンタクト形成の後、追加Ｎ＋注入をする方法（プラグインプラント）ではなく、円形あるいは楕円形、多角形模様にマスク（ｍａｓｋ）を利用して電気接合領域１４０中央一部にＮ＋が形成されるようにイオンを注入すると、第１メタルコンタクト形成の後行う時、コンタクトのサイズ（ｓｉｚｅ）とその均一性（ｕｎｉｆｏｒｍｉｔｙ）から発生しうるフェイル（ｆａｉｌ）まで減少させることができる長所がある。
【図面の簡単な説明】
【００５２】
【図１】実施の形態によるイメージセンサの断面図である。
【図２】実施の形態によるイメージセンサ製造方法の工程断面図である。
【図３】実施の形態によるイメージセンサ製造方法の工程断面図である。
【図４】実施の形態によるイメージセンサの効果を示す図表である。
【符号の説明】
【００５３】
１００  基板、  １１０  素子分離膜、  １２０  トランジスタ、  １２１  トランスファートランジスタ、  １２３  リセットトランジスタ、  １２５  ドライブトランジスタ、  １２７  セレクトトランジスタ、  １３０  イオン注入領域、  １３３  ソース／ドレイン領域、  １３５  ソース／ドレイン領域、  １３７  ソース／ドレイン領域、  １４０  ＰＮジャンクション、  １４１  第２導電型ウェル、  １４３  第１導電型イオン注入層、  １４５  第２導電型イオン注入層、  １４７  第１導電型領域、  １５０  配線、  １５１  第１メタル、  １５１ａ  第１メタルコンタクト、  １５２  第２メタル、  １５３  第３メタル、  １５４ａ  第４メタルコンタクト、  １６０  層間絶縁層、  ２１０  下部電極、  ２２０  フォトダイオード、  ２２１  第１導電型伝導層、  ２２３  真性層、  ２２５  第２導電型伝導層、  ２４０  上部電極。  
【図１】
2009158930.tif 000003
【図２】
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【図３】
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【図４】
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