(57)【要約】【課題】  半導体チップを搭載するインターポーザ基板の内部配線の設計の容易化、及び配線長の短縮化を実現し、インターポーザ基板の小型化、低コスト化を実現する。【解決手段】  半導体チップ２に設ける電極パッド２２を、内側パッド２２ｉと外側パッド２２ｏで構成し、内側パッドで構成される電源パッド２２ｖの内側領域に外側パッドとして構成されている信号パッド２２ｓに電気接続されたサブ信号パッド２２ｓｓを設ける。電源パッド２２ｖをインターポーザ基板１の内側ステッチ１２ｉに導電ワイヤ４で接続できるので、インターポーザ基板１の裏面の内側領域に設けた金属バンプ１３ｉに対して内側ステッチ１２ｉを接続するための内部配線１４の構成が簡略化でき、インターポーザ基板１の小型化、低コスト化が可能になり、半導体装置の小型化、低コスト化が実現できる。【選択図】  図３
2009004528.tif 000002
【特許請求の範囲】
【請求項１】
信号パッド及び電源パッドとして構成される複数の電極パッドを有する半導体チップと、表面に前記半導体チップを搭載するとともに前記電極パッドに導電ワイヤで電気接続される複数のステッチを有する搭載基板とを備え、前記搭載基板は裏面に信号電極と電源電極を構成する複数の実装電極が配列され、各実装電極が内部配線を介して前記ステッチにそれぞれ電気接続されている半導体装置であって、前記電極パッドは半導体チップの周縁に沿って内側に配列した内側パッドと、その外側に配列した外側パッドとを備え、前記内側パッドのうち電源パッドとして構成されている電極パッドの内側領域にサブ電極パッドを備えることを特徴とする半導体装置。
【請求項２】
前記サブ電極パッドは前記電源パッドの外側に配置されている信号パッドに電気接続されたサブ信号パッドとして構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ステッチは内側に配列された内側ステッチと、この内側ステッチの外側に配列された外側ステッチを備え、前記内側ステッチは前記外側パッドに接続され、前記外側ステッチは前記内側パッドに接続され、前記サブ信号パッドが設けられた箇所では前記内側ステッチは前記電源パッドに接続され、前記外側ステッチは前記サブ信号パッドに接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記内側領域の実装電極の少なくとも一部で電源電極が形成され、前記内側領域の実装電極の他の一部と外側領域の実装電極とで信号電極が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記実装電極のうち、前記搭載基板の内側領域に設けられた実装電極は前記内部配線により前記内側ステッチに接続され、外側領域に設けられた実装電極は前記内部配線により前記外側ステッチに接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記実装電極はグリッド状に配列された金属バンプで形成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記内側パッドと外側パッドは千鳥状に配列され、前記サブ電極パッドは前記内側パッドに対して千鳥状に配列されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記内側パッド、外側パッド及びサブ信号パッドは同層の金属層で形成されていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップをインターポーザ基板に搭載し、当該半導体チップとインターポーザ基板とをワイヤボンディングにより電気接続する構成の半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置のパッケージの一つとして、図１及び図２に概略構成を示すように、半導体チップ２を搭載基板としてのインターポーザ基板１の表面上にマウントし、半導体チップ２に設けられた電極パッド２２とインターポーザ基板１のステッチ（接続用電極）１２とを金属ワイヤ４により電気接続した構成が提案されている。なお、半導体チップ２と金属ワイヤ４は封止用の樹脂５によって封止される。この半導体装置は、例えば、ボールグリッドアレイ型パッケージとして構成した場合には、インターポーザ基板１の裏面（ボトム面）に内部配線によって前記ステッチ１２に電気接続される金属パンプ１３を配設しており、この金属バンプ１３を実装基板３に設けた配線電極３２に圧着することにより実装が行われる。
【０００３】
近年、半導体装置の高集積化、多機能化に伴い、１つの半導体チップに配設する電極パッドの数を増大させる一方で、半導体装置の実装面積の最小化のために半導体チップの微細化が図られており、そのため半導体チップ上における電極パッドの配列として、特許文献１に示すように、電極パッドを内側パッドと外側パッドとの２列に千鳥状に配列したものが提案されている。図５は特許文献１と同じ構成の半導体装置の一例であり、半導体チップ２Ａの内部回路２３の周辺領域に配置した複数の周辺回路（Ｉ／Ｏブロック：入／出力ブロック）２４に対応する複数の電極パッド２２を当該Ｉ／Ｏブロック２３の周囲に配設している。この電極パッド２２は、外周側に配置した外側パッド２２ｏと、その内側に配置した内側パッド２２ｉとで構成しており、これらのパッドをそれぞれ接続配線２６によって対応するＩ／Ｏブロック２４に接続する。このとき互いに隣接するパッドを外側パッド２２ｏと内側パッド２２ｉとに振り分け配置することで、電極パッド２２は周方向の位置が半ピッチ寸法だけずらした千鳥状に配置されることになる。
【０００４】
また、従来のこの種の半導体装置では、図６に半導体チップとインターポーザ基板の一部の拡大平面図を示し、図７に図６のＢ−Ｂ線断面図を示すように、半導体チップ２Ａにおいては電極パッド２２は内側パッド２２ｉの一部で構成したＶＤＤ，ＧＮＤ等の電源パッド２２ｖと、他の内側パッド２２ｉと外側パッドとで構成した信号パッド２２ｓとを備えており、これらのパッドに電気接続するためにインターポーザ基板１の表面には半導体チップ２Ａの各電極パッド２２に対応して内側ステッチ１２ｉと、その外側に配列した外側ステッチ１２ｏとが形成される。そして、内側ステッチ１２ｉを半導体チップ２Ａの外側パッド２２ｏに金属ワイヤ４で接続し、この金属ワイヤ４のループの外側を覆うようなループを形成した別の金属ワイヤ４によって外側ステッチ１２ｏを半導体チップ２Ａの内側パッド２２ｉに接続している。このようにすることで、互いに隣接して内側にループを構成する金属ワイヤ４と外側にループを構成する金属ワイヤ４とが相互接触することが防止でき、両金属ワイヤの電気的な短絡が防止される。
【特許文献１】特開２００３−１６３２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の半導体チップでは、前記したように電極パッドは信号パッドと、ＶＤＤ，ＧＮＤ等の電源パッドで構成されるが、半導体チップの内部回路の配置やＩ／Ｏブロックの配置等の設計上の制約により、電源パッドを内側パッドとして設計しなければならないことがある。電源パッドを内側パッドとして設計する理由は、内側に配置した方が電流の供給経路が多く確保でき、結果として少ない電源パッド数で電源（ＶＤＤ，ＧＮＤ）の供給能力を高めることができるためである。図６及び図７の半導体チップ２Ａの場合には、ＶＤＤやＧＮＤ等の電源パッド２２ｖが内側パッド２２ｉの一部として構成されている。そのため、この半導体チップ２Ａをインターポーザ基板１に搭載して電源パッド２２ｖをステッチ１２に対して金属ワイヤ４で電気接続する場合には、外側にループを構成する金属ワイヤ４によって外側ステッチ１２ｏに電気接続することになる。
【０００６】
一方、インターポーザ基板１Ａでは、図７に示したように、ボトム面に設けた金属バンプ１３も信号バンプ１３ｓと電源バンプ１３ｖとして構成されているが、信号バンプ１３ｓは数が多数である上に、他のデバイスとの接続配線長を短くするために大部分をインターポーザ基板１Ａの周辺に沿った外側領域の外側バンプ１３ｏとして配置し、電源パンプ１３ｖは図１及び図２に示した実装基板３における配線電極３２の電気容量を稼ぎ、かつ放熱性を高めるために面積を広く設計し易いインターポーザ基板１Ａの中央寄りの内側領域の内側バンプ１３ｉとして配置することが行われている。特に、実装基板３における配線電極３２の設計は当該実装基板３のサイズ、すなわち実装基板３を内蔵する携帯型電子機器の軽薄短小化に大きく影響することになり、実装基板３の小型化を図る意味でも配線電極３２の設計は重要である。そのため、インターポーザ基板１においてそれぞれ対応するステッチ１２と金属バンプ１３を電気接続する内部配線１４Ａは、外側ステッチ１２ｏを内側領域の金属バンプ１３ｉに電気接続し、内側ステッチ１２ｉを外側領域の金属バンプ１３ｏに電気接続することが必要になり、インターポーザ基板１Ａにおける内部配線１４Ａが冗長になるとともに、配線パターンの設計が複雑になる。
【０００７】
例えば、図７に示した例では、インターポーザ基板１Ａの内部配線を第１ないし第４の配線層からなる４層積層配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４として構成しており、同図に太線で示すように、基板表面の第１の配線層Ｌ１１を各ステッチ１２ｉ，１２ｏに接続し、基板ボトム面の第４の配線層Ｌ１４を各金属バンプ１３ｉ，１３ｏに接続し、これら第１及び第４の配線層Ｌ１１，Ｌ１４を第２及び第３の配線層Ｌ１２，Ｌ１３と各配線層の間に形成される第１ないし第３のビアＶ１１，Ｖ１２，Ｖ１３を介して接続することにより、内側ステッチ１２ｉを外周領域の金属バンプ１３ｏ、すなわち信号バンプ１３ｓに接続し、その反対に外側ステッチ１３ｏを内周領域の金属バンプ１３ｉ、すなわち電源バンプ１３ｖや信号バンプ１３ｓに接続する構成を実現している。このように内部配線１４Ａにおいてステッチ１２と金属バンプ１３の内外を交差的に接続することが必要とされているため、内部配線１４Ａを多層配線構造に形成する必要があり、これが要因になってインターポーザ基板１Ａの小型化、低コスト化を図ることが難しいという問題が生じている。
【０００８】
本発明の目的はインターポーザ基板の内部配線の設計を容易化し、かつ配線長の短縮化を実現することでインターポーザ基板の小型化、低コスト化を実現した半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、信号パッドと電源パッドとして構成される複数の電極パッドを有する半導体チップと、表面に半導体チップを搭載するとともに電極パッドに導電ワイヤで電気接続される複数のステッチを有する搭載基板としてのインターポーザ基板とを備え、インターポーザ基板は裏面に信号電極と電源電極を構成する複数の実装電極が配列され、各実装電極が内部配線を介してステッチにそれぞれ電気接続されている半導体装置であって、電極パッドは半導体チップの周縁に沿って配列した内側パッドと、その外側に配列した外側パッドとを備え、内側パッドのうち電源パッドとして構成されている電極パッドの内側領域にサブ電極パッドを備えることを特徴とする。このサブ電極パッドは当該電源パッドの外側に配置されている信号パッドに電気接続されたサブ信号パッドとして構成されることが好ましい。
【００１０】
また、本発明においては、インターポーザ基板に設けたステッチは内側に配列された内側ステッチと、この内側ステッチの外側に配列された外側ステッチを備え、内側ステッチは外側パッドに接続され、外側ステッチは内側パッドに接続され、サブ信号パッドが設けられた箇所では内側ステッチは電源パッドに接続され、外側ステッチはサブ信号パッドに接続される構成とすることが好ましい。ここで、内側領域の実装電極の少なくとも一部で電源電極が形成され、内側領域の実装電極の他の一部と外側領域の実装電極とで信号電極が形成されるようにする。さらに、実装電極のうち、インターポーザ基板の内側領域に設けられた実装電極は内部配線により内側ステッチに接続され、外側領域に設けられた実装電極は内部配線により外側ステッチに接続される構成とする。
【発明の効果】
【００１１】
本発明の半導体装置によれば、電源供給能力を高めることを目的として電源パッドを内側パッドとして設計されている既存の半導体チップにおいても、半導体チップの電源パッドの内側にサブ電極パッドを配置する設計を追加するだけで、特にサブ電極パッドを電源パッドの外側に配置されている信号パッドに電気接続したサブ信号パッドとして構成することができ、これにより当該サブ信号パッドの外側に配置されることになる電源パッドをインターポーザ基板の内側ステッチに対して導電ワイヤにより接続した構成が実現できる。そのため、インターポーザ基板の裏面に設けた実装電極のうちインターポーザ基板の内側領域に配置した電源電極を内側ステッチに電気接続するための内部配線の短縮化、設計の容易化が可能になり、搭載基板の小型化、低コスト化が可能になり、半導体装置の小型化、低コスト化が実現できる。また、インターポーザ基板の種類に応じて電源パッドの外側に配置されている本来の信号パッドを用いて導電ワイヤでの接続を行うことも可能となる。さらに、サブ信号パッドは本来の半導体チップの電極パッドに対して付加的に形成すればよいので、半導体チップにおける電極パッドの設計を大幅に変更する必要もない。
【発明を実施するための最良の形態】
【００１２】
ここで、実装電極はグリッド状に配列された金属バンプで形成される。実装基板に設けた配線電極に対して金属バンプを圧着することにより半導体装置の実装が可能であり、同じ実装基板に実装する他のデバイスに対して電気接続が行われる。
【００１３】
また、半導体チップの内側パッドと外側パッドは千鳥状に配列され、サブ信号パッドは前記内側パッドに対して千鳥状に配列される。各パッドに接続する導電ワイヤが隣接パッド間で短絡し難くなり、特に外側パッドや電源パッドに接続する導電ワイヤを小ループ形状とし、内側パッドやサブ信号パッドに接続する導電ワイヤを大ループ形状として両者の短絡を確実に防止する。
【００１４】
また、内側パッド、外側パッド及びサブ信号パッドは同層の金属層で形成される。付加パッドを内側パッドや外側パッドと同一工程で製造でき、半導体チップの製造工程を複雑化することがない。
【実施例１】
【００１５】
次に、本発明の実施例１を図面を参照して説明する。実施例１の半導体装置は、基本的には図１の平面図と図２の断面図に示すように、インターポーザ基板１に半導体チップ２が搭載されており、この半導体チップ２のシリコン基板２１の表面に形成された電極パッド２２とインターポーザ基板１の絶縁基板１１の表面に形成されたステッチ１２とが金属ワイヤ等の導電ワイヤ４により接続され、封止樹脂５等によって封止されたパッケージ構造として構成される。また、インターポーザ基板１の絶縁基板１１のボトム面には内部配線によってステッチ１２に電気接続された多数の金属バンプ１３がグリッド状（格子状）に配置されており、これらの金属バンプ１３は実装基板３の絶縁基板３１の表面に設けられた配線電極３２に熱圧着等によって接続される。
【００１６】
図３は前記半導体チップ２とインターポーザ基板１の詳細を説明するための図１の一部に相当する部分の拡大図、図４は図３のＡ−Ａ線に沿う断面図である。半導体チップ２はシリコン基板２１の中央領域に形成されている内部回路２３の外周を囲むように多数のＩ／Ｏブロック２４が周方向に並んで配列されている。このＩ／Ｏブロック２４は信号を入出力するための信号ブロックや、ＧＮＤ又はＶＤＤ等の電源を入出力するための電源ブロックで構成されている。そして、実施例１ではこれらＩ／Ｏブロック２４の領域上にそれぞれのＩ／Ｏプロック２４に対応する電極パッド２２が配設されている。これらの電極パッド２２の具体的な構造の詳細については図示及び説明を省略するが、例えば広く知られているように、シリコン基板２１に形成されたＩ／Ｏブロック２４を覆う絶縁層上に金属層を積層形成し、この金属層を所要の寸法をした矩形パターンにエッチングし、その上をパッシベーション膜で覆い、このパッシベーション膜に各電極パッドに対応する部分を開口する窓を形成して各電極パッドの導電面を露呈させることによって形成する。
【００１７】
各電極パッド２２は前記したように同じ金属層の一部で形成されており、それぞれ対応するＩ／Ｏブロック２４に電気接続されているが、電極パッド２２の高密度配置を実現するために外周パッド２２ｏと内周パッド２２ｉとに振り分けて千鳥状の配置を行っている。そして、この際に半導体チップの設計上の制約により、電源Ｉ／Ｏブロック２４に接続されるＧＮＤパッド又はＶＤＤパッド等の電源パッド２２ｖを内側パッド２２ｉの一部に配置し、その外側に信号パッド２２ｓを配置せざるを得ない場合があることは前述した通りである。このように電源パッド２２ｖを信号パッド２２ｓの内側に配置せざるを得ない領域において、実施例１では電源パッド２２ｖのさらに内側にサブ信号パッドと称する信号パッド２２ｓｓを形成している。ここではＩ／Ｏブロック２４よりも更に内側の内部回路２３の領域上にサブ信号パッド２２ｓｓを形成している。このサブ信号パッド２２ｓｓは、半導体チップ２の製造工程において前記各電源パッド２２ｖや信号パッド２２ｓと同時に形成することが可能である。そして、このサブ信号パッド２２ｓｓはそれぞれ電源パッド２２ｖの外側に配置されている外側パッド２２ｏとしての信号パッド２２ｓに１対１で対応されており、図には表れないが例えば下層の接続配線によって相互に電気接続されている。あるいは、サブ信号パッド２２ｓｓと外側パッド２２ｏとしての信号パッド２２ｓはそれぞれ独自に同じＩ／Ｏブロック２４に電気接続されることで相互に電気接続される。実施例１ではＧＮＤ，ＶＤＤ，ＶＤＤの３つの電源パッド２２ｖの内側領域に４つのサブ信号パッド２２ｓｓを配設し、これら４つのサブ信号パッド２２ｓｓを当該電源パッド２２ｖの外側に配置した４つの信号パッド２２ｓにそれぞれ電気接続されている。
【００１８】
一方、インターポーザ基板１は樹脂等からなる絶縁基板１１を主体に構成した積層回路基板として形成されており、その表面の中央領域に設けられた図には表れない半導体チップ２のマウント部を囲むように金属膜を所要のパターンに形成したステッチ１２が設けられている。ステッチ１２はマウント部の周囲に沿って配列された複数のステッチからなる内側ステッチ１２ｉと、この内側ステッチ１２ｉの外周に沿って配列された複数のステッチからなる外側ステッチ１２ｏとで構成される。これらのステッチは信号ステッチ１２ｓと、ＧＮＤやＶＤＤ等の電源ステッチ１２ｖとして構成されるが、特に内側ステッチ１２ｉの一部は電源ステッチ１２ｖとして構成されている。
【００１９】
また、インターポーザ基板１の絶縁基板１１のボトム面（裏面）には、図１に示した実装基板３の配線電極３２に圧着される多数の金属バンプ１３が平面配置でグリッド状に配列されている。これらの金属バンプ１３は信号バンプ１３ｓと、ＧＮＤやＶＤＤ等の電源バンプ１３ｖとして構成されるが、特に電源バンプ１３ｖはインターポーザ基板１の中心寄りの内側領域に配設された金属バンプ１３ｉの一部として配設し、信号バンプ１３ｓは電源バンプ１３ｖ以外の内側領域に配設された金属バンプ１３ｉの他の一部として、及び外側領域に配設された金属バンプ１３ｏとして構成している。
【００２０】
そして、前記ステッチ１２と金属バンプ１３は絶縁基板１１の内部配線１４によって相互に電気接続されている。実施例１では前記内部配線１４は第１及び第２の配線層Ｌ１，Ｌ２を積層した２層配線構造に形成されており、第１配線層Ｌ１は絶縁基板１１の表面に形成されて前記ステッチ１２に接続され、第２配線層Ｌ２は絶縁基板１１のボトム面に形成されて表面に前記金属バンプ１３が一体化されている。第１配線層Ｌ１と第２配線層Ｌ２は絶縁基板１１の厚さ方向に貫通するビアＶ１を介して電気接続されている。ここで、内部配線１４により内側ステッチ１２ｉを内周領域に配置された電源バンプ１３ｖを含む金属バンプに接続し、外側ステッチ１２ｏを外周領域の金属バンプ１３ｏに接続しているので、ステッチ１２と金属バンプ１３を接続する内部回路１４においては内外を交差的に接続する必要がなくなり、インターポーザ基板１の内部配線１４を図７に示した従来の４層積層構造から２層構造に簡略化できる。
【００２１】
以上の構成の半導体チップ２とインターポーザ基板１でパッケージを構成する際には、半導体チップ２をインターポーザ基板１のマウント部に接着材やろう材等のマウント材２５によりマウントし、半導体チップ２の各電極パッド２２をインターポーザ基板１の各ステッチ１２にそれぞれ金属ワイヤ４により電気接続する。このとき、内側ステッチ１２ｉを外側パッド２２ｏに接続し、外側ステッチ１２ｏを内側パッド２２ｉに接続するが、外側ステッチ１２ｏに接続する金属ワイヤ４はそのループが内側ステッチ１２ｉと外側パッド２２ｏを接続する金属ワイヤ４のループを覆うような大ループにして接続を行っている。このようにすることで、互いに隣接する金属ワイヤ４の一方は内側にループを形成し、他方は外側にループを形成することになり、両金属ワイヤ４が相互接触することが防止でき、両金属ワイヤの電気的な短絡が防止される。このとき、電源パッド２２ｖの内側にサブ信号パッド２２ｓｓが形成されている箇所では、電源パッド２２ｖの外側に隣接する信号パッド２２ｓに対しては金属ワイヤ４を接続せず、電源パッド２２ｖを内側ステッチ１２ｉに金属ワイヤ４で接続した上で、その外側にループを形成するようにサブ信号パッド２２ｓｓを外側ステッチ１２ｏに金属ワイヤ４で接続する。しかる上で、半導体チップ２や金属ワイヤ４を封止樹脂５により封止する。
【００２２】
このようなパッケージ構造を有する半導体装置では、半導体チップ２の内側パッド２２ｉの一部に電源パッド２２ｖが配設され、これに隣接する外側パッド２２ｏに信号パッド２２ｓが形成されている箇所には、電源パッド２２ｖのさらに内側に当該信号パッド２２ｓに電気接続されている、あるいは電気的に等価なサブ信号パッド２２ｓが形成されており、このサブ信号パッド２２ｓｓが金属ワイヤ４によりインターポーザ基板１の外側ステッチ１２ｏに接続され、電源パッド２２ｖは金属ワイヤ４により内側ステッチ１２ｉに接続される。外側ステッチ１２ｏは内部配線１４によってインターポーザ基板１の外側領域の金属バンプ１３ｏに接続されているので、半導体チップ２の信号パッド２２ｓ及びサブ信号パッド２２ｓｓは信号バンプ１３ｓとして外側領域の金属バンプ１３ｏに接続されることになる。また、内側ステッチ１２ｉは内部配線１４によって内側領域の金属バンプ１３ｉに接続されているので、電源パッド２２ｖは電源バンプ１３ｖとして内側領域の金属バンプ１３ｉに接続されることになる。
【００２３】
このパッケージ構造の半導体装置の金属バンプ１３を図１及び図２に示したような実装基板３の配線電極３２に圧着して実装を行うと、金属バンプ１３の多数を占める信号バンプ１３ｓはインターポーザ基板１の外側領域に配設されているので、同じ実装基板３に実装される他のデバイスとの接続配線長を短くすることができ、信号伝送路としての配線抵抗を低減し、信号伝送速度を向上して高性能な回路が構成できる。一方、電源パンプ１３ｖはインターポーザ基板１の内側領域に配設されているので、実装基板３のインターポーザ基板１のボトム面に対向する領域での配線電極３２の広面積化が可能になり、電源バンプ１３ｖに接続される配線電極の電気容量を稼ぎ、また放熱性を高めることも可能になる。したがって、実施例１の半導体装置では、実装基板３に要求される信号接続配線の短縮化や電源接続配線の高容量化、高放熱性を満たし、サイズを縮小化して軽薄短小化を図った携帯型電子機器への適用を可能にする一方で、半導体装置を構成するインターポーザ基板１の内部配線１４の積層数を低減して配線設計の容易化や製造の簡略化を図り、インターポーザ基板１の薄型化や低コスト化を実現することができる。
【００２４】
実施例１では電源パッドとして、ＧＮＤとＶＤＤの各電極パッドの例を示したが、その他の電源用の電極パッドを内側パッドとして備える半導体チップを搭載した半導体装置についても本発明を同様に適用することが可能である。
【００２５】
また、実施例１では内側及び外側の各パッド及びサブ電極パッドからなる電極パッドをＩ／Ｏブロックの上部領域に配設した例を示したが、図５に示した半導体チップのようにＩ／Ｏブロックの外周領域に電極パッドを千鳥状に配置する半導体チップの場合でも、Ｉ／Ｏブロックの外周領域にスペースが確保できる場合、あるいはＩ／Ｏブロック上にスペースが確保できる場合にはこれらのスペースにサブ電極パッドを配置することで本発明が適用できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の対象となる半導体装置の概略構成を示す平面図である。
【図２】図１の概略断面図である。
【図３】本発明の半導体装置の実施例の図１の一部に相当する部分の拡大図である。
【図４】図３のＡ−Ａ線に沿う断面図である。
【図５】半導体チップの電極パッドの千鳥配列を示す概略平面図である。
【図６】従来の半導体装置の一部の拡大平面図である。
【図７】図６のＢ−Ｂ線に沿う断面図である。
【符号の説明】
【００２７】
１，１Ａ  インターポーザ基板（搭載基板）
２，２Ａ  半導体チップ
３  実装基板
４  導電ワイヤ（金属ワイヤ）
５  封止樹脂
１１  絶縁基板
１２  ステッチ
１２ｉ  内側ステッチ
１２ｏ  外側ステッチ
１３  金属バンプ
１３ｉ  内側バンプ
１３ｏ  外側バンプ
１４，１４Ａ  内部配線
２１  シリコン基板
２２  電極パッド
２２ｉ  内側パッド
２２ｏ  外側パッド
２２ｓ  信号パッド
２２ｖ  電源パッド
２２ｓｓ  サブ信号パッド（サブ電極パッド）
２３  内部回路
２４  Ｉ／Ｏブロック
【図１】
2009004528.tif 000003
【図２】
2009004528.tif 000004
【図３】
2009004528.tif 000005
【図４】
2009004528.tif 000006
【図５】
2009004528.tif 000007
【図６】
2009004528.tif 000008
【図７】
2009004528.tif 000009