(57)【要約】      （修正有）【課題】装置全体の大型化を必要とせず、また複雑な製造工程を要せずに、非晶質化のためのリセット電流を相変化膜に供給することができる相変化メモリを提供する。【解決手段】相変化メモリ８０は、相変化膜１６、下部プラグ１２，１３、および相変化膜１６と下部プラグ１２，１３との間に存する絶縁膜１５を備えている。相変化膜１６と接続する部分において、下部プラグ１２，１３は、第一の領域と第二の領域とを有している。第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄くなることで、第一の領域の下部プラグにおいて、電流を集中させることができる。つまり、電流密度が上昇する。電流密度の上昇に起因して、リセット電流の電流値を低くしたとしても、相変化膜を非晶質化させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
結晶状態および非晶質状態に相変化可能な相変化膜と、
前記相変化膜と前記相変化膜よりも下層の構成とを接続する下部プラグと、
前記下部プラグと前記相変化膜との間に形成される絶縁膜とを、備えており、
前記相変化膜と接続する部分において前記下部プラグは、
第一の領域と第二の領域とを有しており、
前記第一の領域の前記下部プラグ上に形成される前記絶縁膜の膜厚は、
ゼロまたは、前記第二の領域の前記下部プラグ上に形成される前記絶縁膜の膜厚よりも、薄い、
ことを特徴とする相変化メモリ。
【請求項２】
前記絶縁膜は、
ＴａＯまたはＣｒＯであり、
前記第一の領域の前記下部プラグ上に形成される前記絶縁膜の膜厚は、
０から３ｎｍ未満であり、
前記第二の領域の前記下部プラグ上に形成される前記絶縁膜の膜厚は、
３ｎｍ以上である、
ことを特徴とする請求項１に記載の相変化メモリ。
【請求項３】
前記下部プラグの上面には、
底部に向かって幅が狭くなる窪みが形成されており、
前記下部プラグの前記窪みが、
前記第一の領域である、
ことを特徴とする請求項１に記載の相変化メモリ。
【請求項４】
前記下部プラグは、
層間絶縁膜中の貫通孔の少なくとも側面に形成されたバリヤメタル膜と、
前記貫通孔内を満たすように、前記バリヤメタル膜に接して形成された導電体とから、構成されており、
前記導電体の上面は、
前記バリヤメタル膜の上端より下方に位置しており、
前記バリヤメタル膜の前記上端部から前記導電体の上面までの前記バリヤメタル膜が、
前記第一の領域である、
ことを特徴とする請求項１に記載の相変化メモリ。
【請求項５】
前記下部プラグは、
層間絶縁膜内に形成されており、
前記下部プラグは、
前記層間絶縁膜の上面より突出した突出部を有しており、
前記突出部の側面が、
前記第一の領域である、
ことを特徴とする請求項１に記載の相変化メモリ。
【請求項６】
前記層間絶縁膜は、
上面から順に、窒化膜と酸化膜とが当該順に形成されている積層構造を、有している、
ことを特徴とする請求項５に記載の相変化メモリ。
【請求項７】
前記下部プラグの上面には、
複数の凸部と複数の凹部とが形成されており、
前記凸部の頂点が、
少なくとも、前記第一の領域である、
ことを特徴とする請求項１に記載の相変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリに係る発明であり、特に、相変化に起因する抵抗値の変化によって情報を不揮発的に記憶する相変化メモリに関する。
【背景技術】
【０００２】
相変化メモリは、記憶素子に相変化膜を用いている。当該相変化膜を結晶状態にするか、非晶質状態にするかによって、相変化メモリは２値情報を記憶することができる。ここで、相変化膜に施される加熱のプロファイルを異ならせることにより、相変化膜は、結晶状態になったり、非晶質状態になったりする。なお、情報の読み出しには、相状態変化に伴う抵抗の変化が利用される。また、相変化した状態は常温では変化することがないので、相変化メモリは、不揮発的に情報を保持することができる。
【０００３】
上記の通り、相変化メモリでは、相変化膜の加熱が重要な要素となる。特に、非晶質化のためには、相変化膜を６００℃程度まで加熱する必要があり、相変化膜を効率良く加熱しなければならない。
【０００４】
なお、相変化メモリに関する従来文献として、たとえば非特許文献１が存在する。
【０００５】
【非特許文献１】Ｙ．Ｍａｔｓｕｉ他、２００６  ＩＥＥＥ、“Ｔａ2Ｏ5  Ｉｎｔｅｒｆａｃｉａｌ  Ｌａｙｅｒ  ｂｅｔｗｅｅｎ  ＧＳＴ  ａｎｄ  Ｗ  Ｐｌｕｇ  ｅｎａｂｌｉｎｇ  Ｌｏｗ  ｐｏｗｅｒ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｉｅｓ”
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、このような構成の相変化メモリでは、非晶質化のためには非常に大きな電流が必要であった。ここで、当該非晶質化のための電流をリセット電流と称する。たとえば、相変化膜の大きさにもよるが、リセット電流の大きさは数百μＡ以上必要であり、当該リセット電流値は、従来的なメモリの動作に必要とされる２０〜３０μＡに比べると桁違いに大きい。
【０００７】
たとえば、駆動半導体デバイスがＭＯＳトランジスタの場合では、ゲート幅を大きくすることにより、大きなリセット電流を相変化膜に供給することができる。しかし、当該場合には、装置全体が大型化する。
【０００８】
また、相変化膜とより下層の構成とを電気的に接続する下部プラグ（下部電極とも把握できる）の径を小さくことにより、大きなリセット電流を相変化膜に供給することができる。これは、供給されるリセット電流の電流密度が増加するからである。しかし、当該場合には、プロセスルール以上に下部プラグの径を小さくする必要があり、複雑なプロセスステップを追加する必要がある。つまり、製造工程の複雑化が余儀なくされる。
【０００９】
そこで、本発明は、装置全体の大型化を必要とせず、また複雑な製造工程を要せずに、非晶質化のために必要なリセット電流を相変化膜に供給することができる相変化メモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る１の実施の形態においては、相変化メモリは、相変化膜、下部プラグ、および相変化膜と下部プラグとの間に存する絶縁膜を備えている。相変化膜と接続する部分において、下部プラグは、第一の領域と第二の領域とを有している。第一の領域の下部プラグ上に形成される絶縁膜の膜厚は、ゼロまたは、第二の領域の下部プラグ上に形成される絶縁膜の膜厚よりも薄い。
【発明の効果】
【００１１】
上述の形態によれば、第一の領域の下部プラグにおいて、電流を集中させることができる。つまり、電流密度が上昇する。当該電流密度の上昇に起因して、リセット電流の電流値を低くしたとしても、相変化膜を非晶質化させることができる。換言すると、上記の形態により、半導体デバイス全体の大型化を必要とせず、また複雑な製造工程も必要とせずに、非晶質化のために必要なリセット電流を相変化膜に供給することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
＜実施の形態１＞
図１は、本実施の形態に係る相変換メモリが形成された半導体デバイスの要部構成を示す断面図である。半導体デバイス１００は、半導体基板１に形成された、相変化メモリ８０およびメモリ駆動用のＭＯＳトランジスタ５０を備えている。なお、本実施の形態では、ＭＯＳトランジスタ５０は、ＮＭＯＳトランジスタ５０とする。
【００１４】
図１に示すように、相変化メモリ８０は、下部プラグ１２，１３と、相変化膜１６と、上部電極１７とから構成されている。ここで、下部プラグ１２，１３は、構成同士を電気的に接続する「プラグ」として機能すると共に、相変化メモリ８０の「下部電極」としても機能する。なお、下部プラグ１２，１３の上面は、絶縁膜１５を介して相変化膜１６の下面と接続されている。さらに、相変化膜１６は、ＮＭＯＳトランジスタ５０を構成する電極領域７（相変化膜１６よりも下層の構成と把握できる）の上面と電気的に接続している。つまり、下部プラグ１２，１３と相変化膜１６との間には、絶縁膜１５が存在する。しかし、当該下部プラグ１２，１３を介して、相変化膜１６に電流を供給することが可能である。
【００１５】
本発明では、下部プラグ１２，１３は、金属の２層構造をなす。下部プラグ１２，１３の最外層には、ＭＯＳトランジスタ５０の電極領域７とのオーミックコンタクト可能とし、バリヤメタルとして機能する、窒化チタン（ＴｉＮ）膜等のバリヤメタル膜１２が形成されている。さらに、下部プラグ１２，１３の中央（内部）には、バリヤメタル膜１２と接して、タングステン膜等の導電体１３が形成されている。
【００１６】
相変化膜１６は、結晶状態および非晶質状態に相変化可能である。相変化膜１６を結晶状態にするか、非晶質状態にするかによって、相変化メモリ８０は２値情報を記憶することができる。ここで、相変化膜１６に施される加熱のプロファイルを異ならせることにより、相変化膜１６は、結晶状態になったり、非晶質状態になったりする。なお、情報の読み出しには、相変化膜１６の相状態変化に伴う抵抗の変化が利用される。また、相変化膜１６の相変化した状態は常温では変化することがない。よって、相変化メモリ８０は、不揮発的に情報を保持することができる。
【００１７】
相変化膜１６として、カルコゲナイド化合物系の相変化材料であるＧＳＴ膜を採用することができる。ＧＳＴ膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）で構成されており、これらの組成比によって結晶化温度や融点が異なる。たとえば、Ｇｅ2Ｓｂ2Ｔｅ5であれば、結晶化温度は１６０℃、融点は６００℃となる。なお、相変化膜１６は、カルコゲナイド化合物であれば使用可能であり、カルコゲナイド化合物に酸素、窒素、亜鉛、炭化物等を添加したものを採用することもできる。
【００１８】
図１の丸の点線で囲まれた領域に示すように、本実施の形態では、下部プラグ１２，１３（より具体的には、導電体１３）の上面には、底部に向かって幅が狭くなる窪み１４（先の尖った窪み１４）が形成されている。そして、上記窪み１４内および下部プラグ１２，１３の上面には、絶縁膜１５を介して、相変化膜１６が形成されている。つまり、絶縁膜１５は、下部プラグ１２，１３と相変化膜１６との間に形成されている。ただし、後述するように、窪み１４内においては絶縁膜１５が形成されない場合もある。当該場合には、窪み１４の表面に直接、相変化膜１６が形成される。ここで、図１に示す構成では、絶縁膜１５は、相変化膜１６の下面と層間絶縁膜１０の上面との間においても、形成されている。
【００１９】
ここで、本発明において、相変化膜１６と接続する下部プラグ１２，１３の領域は、絶縁膜１５の膜厚の相違に起因して、第一の領域と第二の領域とに区分できる。第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。本実施の形態では、図１に示したように、下部プラグ１２，１３の窪み１４部分が第一の領域である。これに対して、本実施の形態では、当該窪み１４以外の下部プラグ１２，１３の上面領域が、第二の領域である。
【００２０】
以下、本実施の形態に係る相変化メモリ８０を有する半導体デバイス１００の製造方法を説明しつつ、図１に示す他の構成について言及する。
【００２１】
図２に示すように、シリコンから成る半導体基板１を用意し、当該半導体基板１に選択的に素子分離膜２を形成する。当該素子分離膜２により、隣接する半導体素子同士が電気的に分離される。その後、ウエル領域（図示せず）形成のためにイオン注入処理を行う。上記の通り、本実施の形態ではメモリ駆動用のトランジスタ５０は、ＮＭＯＳトランジスタである。したがって、当該イオン注入処理により形成されるウエル領域は、Ｐ型の導電型を有する不純物領域である。なお、ウエル領域は、閾値調整用のイオン注入を含む複数のイオン注入処理により形成される。
【００２２】
図２に示す半導体基板１上に、絶縁膜と電極層とを堆積する。その後、当該絶縁膜および電極層に対してパターニング処理を施す。これにより、図３に示すように、半導体基板１上に、選択的に、ゲート絶縁膜３およびゲート電極４が当該順に形成されたゲート構造が形成される。その後、当該ゲート構造をマスクとして用いて、イオン注入処理を施す。これにより、図３に示すように、ゲート構造の両脇の半導体基板１の上面内に、Ｎ型の導電型を有する低濃度エクステンション領域５が形成される。
【００２３】
次に、ゲート構造を覆うように、半導体基板１上に酸化膜を形成する。その後、当該酸化膜に対して異方性エッチング処理を施す。これにより、図４に示すように、ゲート構造の両側面に、サイドウォール膜６が形成される。その後、当該サイドウォール膜６が側面部に形成されたゲート構造をマスクとして用いて、イオン注入処理を施す。これにより、図４に示すように、当該サイドウォール膜６が形成されたゲート構造の両脇における半導体基板１の上面内に、Ｎ型の高濃度の不純物領域７が形成される。
【００２４】
低濃度エクステンション領域５および高濃度の不純物領域７により、ソース・ドレイン電極となる電極領域が形成される。
【００２５】
次に、電極領域（具体的に、高濃度の不純物領域７）の上面およびゲート電極４の上面に対してシリサイド化処理を施す。これにより、図５に示すように、高濃度の不純物領域７上には、シリサイド層８が形成され、ゲート電極４上には、シリサイド層９が形成される。当該シリサイド層８の形成により、後に形成されるコンタクトプラグ（下部プラグ１２，１３も含む）との接触抵抗の低減を図ることができる。なお、当該接触抵抗低減目的のシリサイド層８，９は、プロセス世代によっては形成を省略することもできる。
【００２６】
次に、図６に示すように、ゲート構造を覆うように、半導体基板１上に酸化膜から成る層間絶縁膜１０を形成する。その後、層間絶縁膜１０に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図６に示すように、層間絶縁膜１０の上面内にはコンタクトホール（貫通孔と把握できる）１１が形成される。ここで、当該コンタクトホール１１は、層間絶縁膜１０の上面から下面にかけて貫通して形成されている。また、コンタクトホール１１の底面からは、図６に示すように、シリサイド層８が露出される。
【００２７】
次に、コンタクトホール１１の底面および側面に、ＴｉＮなどのバリヤメタル膜１２を成膜する（図７参照）。当該バリヤメタル膜１２は、後述する導電体（タングステン）１３の層間絶縁膜１０への拡散を防止する機能を有すると共に、シリサイド層８と後述するコンタクトプラグ（下部プラグ１２，１３を含む）との間におけるオーミック接続を可能とする機能も有する。ここで、ここまでの工程では、バリヤメタル膜１２は、層間絶縁膜１０上においても成膜されている（図７参照）。
【００２８】
次に、図７に示すように、バリヤメタル膜１２が形成されたコンタクトホール１１内を充填するように、タングステン（Ｗ）などの導電体１３を形成する。ここで、ここまでの工程では、導電体１３は、層間絶縁膜１０上に形成されたバリヤメタル膜１２上にも形成されている（図７参照）。
【００２９】
なお、後述するように、当該導電体１３の形成により、図７の右側のコンタクトプラグ１２，１３を構成する導電体１３内には、空隙Ｋ１が形成される。当該空隙Ｋ１は、後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理後には、窪み１４となる。また、当該空隙Ｋ１は、コンタクトホール１１の開口部付近に形成される。
【００３０】
その後、導電体１３およびバリヤメタル膜１２に対して、所定の研磨条件によるＣＭＰ処理を施す。これにより、図８に示すように、各コンタクトホール１１内にのみ、バリヤメタル膜１２および導電体１３を残し、層間絶縁膜１０上のバリヤメタル膜１２および導電体１３を除去する。つまり、各コンタクトホール１１内に、バリヤメタル膜１２および導電体１３の積層体から成るコンタクトプラグ１２，１３を形成する（図８）。
【００３１】
なお、後述する絶縁膜１５を介して相変化膜１６に接続されるコンタクトプラグ１２，１３（図８の右側のコンタクトプラグ）を、「下部プラグ」と称している。他方、当該下部プラグ１２，１３以外のコンタクトプラグ１２，１３（図８の左側のコンタクトプラグ）を、「通常プラグ」と称する。なお、当該コンタクトプラグ１２，１３の定義は、他の実施の形態においても共通する。
【００３２】
ここで、上記において、コンタクトホール１１の径、導電体１３の材料の膜厚、および成膜条件などを適切に選択する。これにより、図８に示すように、下部プラグ１２，１３の上面部に窪み１４（または、図７に示すように、導電体１３内に空隙Ｋ１）を形成することができる。
【００３３】
たとえば、埋め込み性の悪い導電体１３の成膜条件で、コンタクトホール１１の半径以上の膜厚（導電体１３の膜厚≧コンタクトホール１１の径）で、導電体１３を成膜する。これにより、コンタクトホール１１の開口部付近（換言すれば、下部プラグ１２，１３の上面）において、底部に向かって幅が小さくなる窪み１４を形成することができる。また、コンタクトホール１１の断面形状は、導電体１３の埋め込み性が向上するテーパー状にすることは望ましくない。つまり、上記窪み１４（または空隙Ｋ１）の形成の観点から、当該コンタクトホール１１の両側面部が底面部に対して垂直に立っている方が、より好ましい。また、導電体１３の埋め込み性の低下観点から、コンタクトホール１１の径は小さい方が良い。たとえば、通常のＣＶＤ法により導電体１３を成膜する場合には、コンタクトホール１１の直径が０．１６μｍ以下であれば、上記窪み１４（空隙Ｋ１）を形成することができる。さらに、導電体１３の埋め込み性を低下させるために、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ法でなく、通常のＣＶＤ法を採用するべきである。
【００３４】
これらのことから分かるように、前の世代で使用していた埋め込み技術を使えば、下部プラグ１２，１３の上面に窪み１４（空隙Ｋ１）を発生させることができる。たとえば、９０ｎｍのデザインルールで１３０ｎｍの埋め込み技術を用いれば、下部プラグ１２，１３の上面に窪み１４を発生させることができる。換言すれば、コンタクトホール１１の開口部付近に、空隙Ｋ１を形成することができる。
【００３５】
さて次に、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面および層間絶縁膜１０の上面に対して、カバレッジの悪い条件による成膜処理（たとえば、スパッタリング処理）を施す。
【００３６】
たとえば、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、および層間絶縁膜１０の上面に対して、ターゲットとしてＴａ等の金属を用いたスパッタリング処理を施す。その後、当該金属膜に対して酸化処理を施し、金属膜を絶縁膜化させる。当該工程により、図９に示すように、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、および層間絶縁膜１０の上面に、絶縁膜１５が形成される。
【００３７】
ところで、スパッタリング処理により形成される絶縁膜１５のカバレッジは、良くないことが知られている。したがって、図１０の下部プラグ１２，１３上面の拡大図に示すように、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚より薄い。
【００３８】
ここで、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、ゼロの場合もあり得る。また、第一の領域の下部プラグ１２，１３面とは、上記の通り、導電体１３に形成された、底部に向かって幅が減少する窪み１４内の表面である（図１０参照）。他方、第二の領域の下部プラグ１２，１３面とは、上記の通り、上記窪み１４以外の下部プラグ１２，１３の上面である（図１０参照）。
【００３９】
なお、窪み１４の開口部幅ａと窪み１４の深さｂとの比で表されるアスペクト比（ｂ／ａ）が１以上であるとする。すると、当該アスペクト比を有する当該窪み１４への絶縁膜１５の埋め込みが、低下する。したがって、本実施の形態では、窪み１４への絶縁膜の埋め込み性を低下させる必要があるので、本実施の形態では、アスペクト比が１以上の窪み１４を形成する必要がある。
【００４０】
また、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れないレベルの厚さが最低限必要である。他方、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れるレベルの厚さである必要がある。たとえば、絶縁膜１５が、ＴａやＣｒの酸化物であるＴａＯやＣｒＯである場合には、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、０から３ｎｍ未満である。これに対して、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、３ｎｍ以上である。
【００４１】
次に、窪み１４を充填するように、絶縁膜１５上に、ＧＳＴなどの相変化膜１５を形成する。その後、当該相変化膜１５上に、Ｗ（タングステン）などの導電性膜を形成する。そして、当該相変化膜１５および導電性膜に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図１１に示すように、下部プラグ１２，１３の上面に接続される、絶縁膜１５、相変化膜１６および上部電極１７から成る積層体が、パターニング形成される。図１１の下部プラグ１２，１３上面近傍の拡大構成断面図を図１２に示す。
【００４２】
なお、上記の通り、窪み１４内に形成される絶縁膜１５の膜厚がゼロの場合もある。当該場合は、窪み１４を充填するように、導電体１３に直接接して、相変化膜１６が形成される。
【００４３】
その後、エッチングストッパーとして機能するＳｉＮなどの絶縁膜１８および層間絶縁膜１９を形成する。そして、必要に応じて、絶縁膜１８内および層間絶縁膜１９内に通常プラグ１２ｕ，１３ｕを形成し、当該プラグ１２ｕ，１３ｕに接続する配線２０等を形成する。ここで、通常プラグ１２ｕ，１３ｕは、最外層のバリヤメタル膜１２ｕと内層の導電体１３ｕとの積層体構造を有する。
【００４４】
また、図面右側の通常プラグ１２ｕ，１３ｕの底部は、上部電極１７の上面に接続されている（図１）。これに対して、図面左側の通常プラグ１２ｕ，１３ｕの底部は、下層に配設された通常プラグ１２，１３の上面に接続されている（図１）。
【００４５】
以上までの工程により、図１に示した構成（つまり、相変化メモリ８０とメモリ駆動トランジスタ５０とを有する半導体デバイス１００）が完成する。
【００４６】
以上のように、本実施の形態に係る相変化メモリ８０では、相変化膜１６と接続する下部プラグ１２，１３の領域は、第一の領域と第二の領域とを有している（図１０参照）。そして、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。ここで、本実施の形態では、第一の領域は、下部プラグ１２，１３の上面に形成される、底部に向かって幅が狭くなる窪み１４である。また、第二の領域は、下部電極１２，１３の当該窪み１４以外の領域である。
【００４７】
したがって、第一の領域の下部プラグ１２，１３において、電流を集中させることができる。つまり、相変化膜１６に供給される電流の電流密度を、より向上させることができる。これにより、リセット電流の電流値を低減したとしても、相変化膜１６を非晶質化させることができる。つまり、本実施の形態に係る半導体デバイス１００では、非晶質化のために必要なリセット電流を相変化膜１６に供給することができる。なお、上記実施の形態に係る半導体デバイス１００は、装置全体の大型化を要していない。また、当該半導体デバイス１００の作製に際して、複雑な工程も要しない。
【００４８】
なお、絶縁膜１５がＴａＯまたはＣｒＯである場合には、第一の領域に形成される絶縁膜１５の膜厚を、０から３ｎｍ未満とし、第二の領域に形成される絶縁膜１５の膜厚を、３ｎｍ以上とする。当該膜厚設定により、第一の領域のみにおいてトンネル電流を、下部プラグ１２，１３から相変化膜１６へと流すことができる。
【００４９】
なお、第一の領域の絶縁膜１５の膜厚がばらつく場合には、半導体デバイス１００の作製後、メモリセル部８０に一定の電流を流す。これにより、所望の電流値が流れるように、第一の領域の絶縁膜１５を破壊することも可能である。つまり、第一の領域の絶縁膜１５にピンホールを発生させることも可能である。ここで、当該絶縁膜１５の破壊のための電流条件および電圧条件は、絶縁膜１５の膜厚等にも依存するが、一例として、数μｍ程度、２〜３Ｖ程度である。また、当該ピンホールの発生処理によっては、第二の領域に形成される絶縁膜１５は影響を受けない。
【００５０】
当該第一の領域の絶縁膜１５の破壊により、下部プラグ１２，１３から相変化膜１６に流れる電流の電流値のばらつきを、抑制することができる。
【００５１】
なお、同一の条件・設計により、コンタクトプラグ１２，１３を作成した場合には、図１と異なり、通常プラグ１２，１３においても上記窪み１４が形成される。しかし、通常プラグ１２，１３において当該窪み１４が形成されたとしても、半導体デバイス１００の動作上特に問題はない。もし、別工程、別条件にて、各コンタクトプラグ１２，１３を形成した場合には、図１に示したように、下部プラグ１２，１３にのみ窪み１４を形成することができ、通常プラグ１２，１３には窪み１４を形成させなくすることもできる。
【００５２】
また、本実施の形態では、メモリ駆動用としてＭＯＳトランジスタ５０を採用した。しかし、ＭＯＳトランジスタ５０の代わりに、バイポーラトランジスタやダイオード、その他の駆動半導体デバイスを採用することもできる。また、当該トランジスタの導電型は、Ｎ型でもＰ型でもかまわない。
【００５３】
＜実施の形態２＞
図１３は、本実施の形態に係る相変化メモリの構成を示す断面図である。また、図１４は、図１３の点線で囲まれた領域Ｃ１１の拡大図である。
【００５４】
図１３，１４に示すように、下部プラグ１２，１３は、実施の形態１と同様に、バリヤメタル膜１２と導電体１３との積層体である。バリヤメタル膜１２は、層間絶縁膜１０の表面内に形成されたコンタクトホール１１の、少なくとも側面に形成されている。また、導電体１３は、コンタクトホール１１内を充填するように、バリヤメタル膜１２に接して形成されている。
【００５５】
本実施の形態では、当該導電体１３の上面Ｕ１は、バリヤメタル膜の上端Ｕ２より下方に位置している。つまり、図１３，１４に示すように、導電体１３の上面Ｕ１が層間絶縁膜１０の上面よりリセスしている。当該リセスしている部分をリセス部１１ｄと称する。そして、絶縁膜１５は、当該リセス部１１ｄの側面に形成されているバリヤメタル膜１２上、リセス部１１ｄの底部から望む導電体１３の上面、および層間絶縁膜１０の上面に形成されている。
【００５６】
実施の形態１で述べたように、相変化膜１６と接続する下部プラグ１２，１３の領域は、絶縁膜１５の膜厚の相違に起因して、第一の領域と第二の領域とに区分できる。第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。本実施の形態では、バリヤメタル膜１２の上端部Ｕ２から導電体１３の上面Ｕ１までのバリヤメタル膜１２が、第一の領域に該当する。また、導電体１３の上面Ｕ１およびバリヤメタル膜１２の上端部Ｕ２上が、第二の領域に該当する。
【００５７】
上記以外の構成は、実施の形態１と同様である。したがって、ここでの他の構成の説明は省略する。
【００５８】
以下、本実施の形態に係る相変化メモリを有する半導体デバイスの製造方法について、説明する。
【００５９】
まず、実施の形態１と同様に、図２〜６に示した工程を実施する。その後、コンタクトホール１１の底面および側面に、ＴｉＮなどのバリヤメタル膜１２を成膜する。当該バリヤメタル膜１２は、後述する導電体（タングステン）１３の層間絶縁膜１０への拡散を防止する機能を有すると共に、シリサイド層８と後述するコンタクトプラグ（下部プラグ１２，１３を含む）との間におけるオーミック接続を可能とする機能も有する。ここで、ここまでの工程では、バリヤメタル膜１２は、層間絶縁膜１０上においても成膜されている。
【００６０】
次に、バリヤメタル膜１２が形成されたコンタクトホール１１内を充填するように、タングステン（Ｗ）などの導電体１３を形成する。ここで、ここまでの工程では、導電体１３は、層間絶縁膜１０上に形成されたバリヤメタル膜１２上にも形成されている。
【００６１】
その後、導電体１３およびバリヤメタル膜１２に対して、所定の研磨条件によるＣＭＰ処理を施す。これにより、図１５に示すように、各コンタクトホール１１内にのみ、バリヤメタル膜１２および導電体１３を残し、層間絶縁膜１０上のバリヤメタル膜１２および導電体１３を除去する。つまり、各コンタクトホール１１内に、バリヤメタル膜１２および導電体１３の積層体から成るコンタクトプラグ１２，１３を形成する（図１５）。
【００６２】
ここで、本実施の形態では、上記ＣＭＰ処理時間を調整することにより、図１５に示すように、導電体１３の上面が層間絶縁膜１０の上面より下方に位置される。つまり、導電体１３の上面においてリセス部１１ｄが形成される。
【００６３】
たとえば、導電体１３がタングステン（Ｗ）の場合には、次のようにＷ−ＣＭＰ処理の時間を調整する。通常のＷ−ＣＭＰ処理では、層間絶縁膜１０の上面を検知し、タングステンを層間絶縁膜１０上に残さないため、オーバー研磨を実施する。当該オーバー研磨により、コンタクトホール１１内のタングステンの一部が削れ、リセス部１１ｄが形成される。なお、オーバー研磨の時間を長くすれば、それに応じてリセス部１１ｄの深さも深くすることができる。
【００６４】
次に、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面および層間絶縁膜１０の上面に対して、カバレッジの悪い条件による成膜処理（たとえば、スパッタリング処理）を施す。
【００６５】
たとえば、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、各リセス部１１ｄの側面部、および層間絶縁膜１０の上面に対して、ターゲットとしてＴａ等の金属を用いたスパッタリング処理を施す。その後、当該金属膜に対して酸化処理を施し、金属膜を絶縁膜化させる。当該工程により、図１６に示すように、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、リセス部１１ｄの側面、および層間絶縁膜１０の上面に、絶縁膜１５が形成される。
【００６６】
ところで、スパッタリング処理により形成される絶縁膜１５のカバレッジは、良くないことが知られている。したがって、図１４を用いて説明したように、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚より薄くなる。つまり、リセス部１１ｄの側面部に形成されるバリヤメタル膜１２上に形成される絶縁膜１５の膜厚は、導電体１３の上面Ｕ１上に形成される絶縁膜１５の膜厚より薄くなる。また、リセス部１１ｄの側面部に形成されるバリヤメタル膜１２上に形成される絶縁膜１５の膜厚は、バリヤメタル膜１２の上端部Ｕ２上に形成される絶縁膜１５の膜厚より薄くなる。
【００６７】
ここで、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、ゼロの場合もあり得る。
【００６８】
また、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れないレベルの厚さが最低限必要である。他方、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れるレベルの厚さである必要がある。たとえば、絶縁膜１５が、ＴａやＣｒの酸化物であるＴａＯやＣｒＯである場合には、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、０から３ｎｍ未満である。これに対して、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、３ｎｍ以上である。
【００６９】
さて次に、リセス部１１ｄを充填するように、絶縁膜１５上に、ＧＳＴなどの相変化膜１６を形成する。その後、当該相変化膜１６上に、Ｗ（タングステン）などの導電性膜を形成する。そして、絶縁膜１５、相変化膜１６および導電性膜に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図１７に示すように、下部プラグ１２，１３の上面に接続される、絶縁膜１５、相変化膜１６および上部電極１７から成る積層体が、パターニング形成される。
【００７０】
なお、上記の通り、窪み１４内に形成される絶縁膜１５の膜厚がゼロの場合もある。当該場合は、リセス部１１ｄを充填するように、導電体１３に直接接して、相変化膜１６が形成される。
【００７１】
その後、エッチングストッパーとして機能するＳｉＮなどの絶縁膜１８および層間絶縁膜１９を形成する。そして、必要に応じて、絶縁膜１８内および層間絶縁膜１９内に通常プラグ１２ｕ，１３ｕを形成し、当該プラグ１２ｕ，１３ｕに接続する配線２０等を形成する。ここで、通常プラグ１２ｕ，１３ｕは、最外層のバリヤメタル膜１２ｕと内層の導電体１３ｕとの積層体構造を有する。
【００７２】
また、図面右側の通常プラグ１２ｕ，１３ｕの底部は、上部電極１７の上面に接続されている（図１３）。これに対して、図面左側の通常プラグ１２ｕ，１３ｕの底部は、下層に配設された通常プラグ１２，１３の上面に接続されている（図１３）。
【００７３】
以上までの工程により、図１３に示した構成（つまり、相変化メモリとメモリ駆動トランジスタとを有する半導体デバイス）が完成する。
【００７４】
以上のように、本実施の形態に係る相変化メモリでは、相変化膜１６と接続する下部プラグ１２，１３の領域は、第一の領域と第二の領域とを有している（図１４参照）。そして、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。ここで、本実施の形態では、第一の領域は、バリヤメタル膜１２の上端部Ｕ２から導電体１３の上面Ｕ１までのバリヤメタル膜１２上である。換言すれば、リセス部１１ｄの側面に形成されたバリヤメタル膜１２が、第一の領域である。また、第二の領域は、導電体１３の上面Ｕ１およびバリヤメタル膜１２の上端部Ｕ２上である。
【００７５】
したがって、第一の領域の下部プラグ１２，１３において、電流を集中させることができる。つまり、相変化膜１６に供給される電流の電流密度を、より向上させることができる。これにより、リセット電流の電流値を低減したとしても、相変化膜１６を非晶質化させることができる。つまり、本実施の形態に係る半導体デバイスでは、非晶質化のために必要なリセット電流を相変化膜１６に供給することができる。なお、上記実施の形態に係る半導体デバイスは、装置全体の大型化を要していない。また、当該半導体デバイスの作製に際して、複雑な工程も要しない。
【００７６】
なお、絶縁膜１５がＴａＯまたはＣｒＯである場合には、第一の領域に形成される絶縁膜１５の膜厚を、０から３ｎｍ未満とし、第二の領域に形成される絶縁膜１５の膜厚を、３ｎｍ以上とする。当該膜厚設定により、第一の領域のみにおいてトンネル電流を、下部プラグ１２，１３から相変化膜１６へと流すことができる。
【００７７】
なお、第一の領域の絶縁膜１５の膜厚がばらつく場合には、半導体デバイス作製後、メモリセル部に一定の電流を流す。これにより、所望の電流値が流れるように、第一の領域の絶縁膜１５を破壊することも可能である。つまり、第一の領域の絶縁膜１５にピンホールを発生させることも可能である。ここで、当該絶縁膜１５の破壊のための電流条件および電圧条件は、絶縁膜１５の膜厚等にも依存するが、一例として、数μｍ程度、２〜３Ｖ程度である。また、当該ピンホールの発生処理によっては、第二の領域に形成される絶縁膜１５は影響を受けない。
【００７８】
当該第一の領域の絶縁膜１５の破壊により、下部プラグ１２，１３から相変化膜１６に流れる電流の電流値のばらつきを、抑制することができる。
【００７９】
なお、図１５で示すように、導電体１３に対するＣＭＰ処理により、通常プラグ１２，１３においても、リセス部１１ｄが形成される。しかし、通常プラグ１２，１３において当該リセス部１１ｄが形成されたとしても、電気特性上特に問題はない。
【００８０】
また、本実施の形態では、メモリ駆動用としてＭＯＳトランジスタを採用した。しかし、ＭＯＳトランジスタの代わりに、バイポーラトランジスタやダイオード、その他の駆動半導体デバイスを採用することもできる。また、当該トランジスタの導電型は、Ｎ型であってもＰ型であってもかまわない。
【００８１】
なお、ドライエッチング処理によりリセス部１１ｄを形成しても良い。また、ＣＭＰ処理とドライエッチング処理とを併用して、リセス部１１ｄを形成しても良い。つまり、ＣＭＰ処理により所定量の導電体１３および所定量のバリヤメタル膜１２を除去した後に、導電体１３およびバリヤメタル膜１２に対してドライエッチング処理を施す。当該工程によってリセス部１１ｄを形成しても良い。
【００８２】
また、リセス部１１ｄの深さは、上記の通り電流密度を向上させる観点から、小さいほど好ましい。ただし、界面絶縁膜に対して段差ができる必要がある。したがって、これらのことを加味すると、リセス部１１ｄの深さは、１０ｎｍ〜１００ｎｍ程度であることが望ましい。
【００８３】
＜実施の形態３＞
図１８は、本実施の形態に係る相変化メモリの構成を示す断面図である。また、図１９は、図１８の点線で囲まれた領域Ｃ２１の拡大図である。
【００８４】
図１８，１９に示すように、下部プラグ１２，１３は、実施の形態１と同様に、バリヤメタル膜１２と導電体１３との積層体である。当該下部プラグ１２，１３は、層間絶縁膜１０の表面内に形成されたコンタクトホール１１内に形成されている。ここで、本実施の形態では、下部プラグ１２，１３は、層間絶縁膜１０の上面Ｕ５より突出した突出部Ｌ１を有している。
【００８５】
実施の形態１で述べたように、相変化膜１６と接続する下部プラグ１２，１３の領域は、絶縁膜１５の膜厚の相違に起因して、第一の領域と第二の領域とに区分できる。第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。本実施の形態では、下部プラグ１２，１３の前記突出部Ｌ１の側面部が、第一の領域に該当する。また、下部プラグ１２，１３の上面（突出部Ｌ１の上面）が、第二の領域に該当する。
【００８６】
上記以外の構成は、実施の形態１と同様である。したがって、ここでの他の構成の説明は省略する。
【００８７】
以下、本実施の形態に係る相変化メモリを有する半導体デバイスの製造方法について、説明する。
【００８８】
まず、実施の形態１と同様に、図２〜６に示した工程を実施する。その後、コンタクトホール１１の底面および側面に、ＴｉＮなどのバリヤメタル膜１２を成膜する。当該バリヤメタル膜１２は、後述する導電体（タングステン）１３の層間絶縁膜１０への拡散を防止する機能を有すると共に、シリサイド層８と後述するコンタクトプラグ（下部プラグ１２，１３を含む）との間におけるオーミック接続を可能とする機能も有する。ここで、ここまでの工程では、バリヤメタル膜１２は、層間絶縁膜１０上においても成膜されている。
【００８９】
次に、バリヤメタル膜１２が形成されたコンタクトホール１１内を充填するように、タングステン（Ｗ）などの導電体１３を形成する。ここで、ここまでの工程では、導電体１３は、層間絶縁膜１０上に形成されたバリヤメタル膜１２上にも形成されている。
【００９０】
その後、導電体１３およびバリヤメタル膜１２に対して、所定の研磨条件によるＣＭＰ処理を施す。これにより、図２０に示すように、各コンタクトホール１１内にのみ、バリヤメタル膜１２および導電体１３を残し、層間絶縁膜１０上のバリヤメタル膜１２および導電体１３を除去する。つまり、各コンタクトホール１１内に、バリヤメタル膜１２および導電体１３の積層体から成るコンタクトプラグ１２，１３を形成する（図２０）。
【００９１】
次に、層間絶縁膜１０に対して、ウエットエッチングまたはドライエッチング処理を施す。これにより、図２１に示すように、層間絶縁膜１０の上面をエッチバックさせ、下部プラグ１２，１３を層間絶縁膜１０の上面から突出させる。換言すると、当該エッチバックにより、図２１に示すように、下部プラグ１２，１３および通常プラグ１２，１３において突出部Ｌ１を形成させる。
【００９２】
次に、下部プラグ１２，１３の上面・側面、通常プラグ１２，１３の上面・側面および層間絶縁膜１０の上面に対して、カバレッジの悪い条件による成膜処理（たとえば、スパッタリング処理）を施す。
【００９３】
たとえば、下部プラグ１２，１３の上面・側面、通常プラグ１２，１３の上面・側面、および層間絶縁膜１０の上面に対して、ターゲットとしてＴａ等の金属を用いたスパッタリング処理を施す。その後、当該金属膜に対して酸化処理を施し、金属膜を絶縁膜化させる。当該工程により、図２２に示すように、下部プラグ１２，１３の上面・側面、通常プラグ１２，１３の上面・側面、および層間絶縁膜１０の上面に、絶縁膜１５が形成される。
【００９４】
ところで、スパッタリング処理により形成される絶縁膜１５のカバレッジは、良くないことが知られている。したがって、図１９を用いて説明したように、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚より薄くなる。つまり、突出部Ｌ１の側面部に形成される絶縁膜１５の膜厚は、突出部Ｌ１の上面に形成される絶縁膜１５の膜厚より、薄くなる。
【００９５】
ここで、図１９の構成からも分かるように、突出部Ｌ１の側面において、絶縁膜１５は、バリヤメタル１２と接触している。他方、突出部Ｌ１の上面において、絶縁膜１５は、導電体１３およびバリヤメタル膜１２の上端部と接触している。また、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、ゼロの場合もあり得る。
【００９６】
第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れないレベルの厚さが最低限必要である。他方、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れるレベルの厚さである必要がある。たとえば、絶縁膜１５が、ＴａやＣｒの酸化物であるＴａＯやＣｒＯである場合には、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、０から３ｎｍ未満である。これに対して、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、３ｎｍ以上である。
【００９７】
さて次に、突出部Ｌ１を覆うように、絶縁膜１５上に、ＧＳＴなどの相変化膜１６を形成する。その後、当該相変化膜１６上に、Ｗ（タングステン）などの導電性膜を形成する。そして、絶縁膜１５、相変化膜１５および導電性膜に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図２３に示すように、下部プラグ１２，１３の上面に接続される、絶縁膜１５、相変化膜１６および上部電極１７から成る積層体が、パターニング形成される。
【００９８】
なお、上記の通り、突出部Ｌ１の側面に形成される絶縁膜１５の膜厚がゼロの場合もある。当該場合は、突出部Ｌ１の側面部に直接接して、相変化膜１６が形成される。
【００９９】
その後、エッチングストッパーとして機能するＳｉＮなどの絶縁膜１８および層間絶縁膜１９を形成する。そして、必要に応じて、絶縁膜１８内および層間絶縁膜１９内に通常プラグ１２ｕ，１３ｕを形成し、当該プラグ１２ｕ，１３ｕに接続する配線２０等を形成する。ここで、通常プラグ１２ｕ，１３ｕは、最外層のバリヤメタル膜１２ｕと内層の導電体１３ｕとの積層体構造を有する。
【０１００】
また、図面右側の通常プラグ１２ｕ，１３ｕの底部は、上部電極１７の上面に接続されている（図１８）。これに対して、図面左側の通常プラグ１２ｕ，１３ｕの底部は、下層に配設された通常プラグ１２，１３の上面に接続されている（図１８）。
【０１０１】
以上までの工程により、図１８に示した構成（つまり、相変化メモリとメモリ駆動トランジスタとを有する半導体デバイス）が完成する。
【０１０２】
以上のように、本実施の形態に係る相変化メモリでは、相変化膜１６と接続する下部プラグ１２，１３の領域は、第一の領域と第二の領域とを有している（図１９参照）。そして、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。ここで、本実施の形態では、第一の領域は、層間絶縁膜１０の上面より突出した下部プラグ１２，１３の部分（突出部Ｌ１）の側面上である。また、第二の領域は、当該突出部Ｌ１の上面上である。
【０１０３】
したがって、第一の領域の下部プラグ１２，１３において、電流を集中させることができる。つまり、相変化膜１６に供給される電流の電流密度を、より向上させることができる。これにより、リセット電流の電流値を低減したとしても、相変化膜１６を非晶質化させることができる。つまり、本実施の形態に係る半導体デバイスでは、非晶質化のために必要なリセット電流を相変化膜１６に供給することができる。なお、上記実施の形態に係る半導体デバイスは、装置全体の大型化を要していない。また、当該半導体デバイスの作製に際して、複雑な工程も要しない。
【０１０４】
なお、絶縁膜１５がＴａＯまたはＣｒＯである場合には、第一の領域に形成される絶縁膜１５の膜厚を、０から３ｎｍ未満とし、第二の領域に形成される絶縁膜１５の膜厚を、３ｎｍ以上とする。当該膜厚設定により、第一の領域のみにおいてトンネル電流を、下部プラグ１２，１３から相変化膜１６へと流すことができる。
【０１０５】
なお、第一の領域の絶縁膜１５の膜厚がばらつく場合には、半導体デバイス作成後、メモリセル部に一定の電流を流す。これにより、所望の電流値が流れるように、第一の領域の絶縁膜１５を破壊することも可能である。つまり、第一の領域の絶縁膜１５にピンホールを発生させることも可能である。ここで、当該絶縁膜１５の破壊のための電流条件および電圧条件は、絶縁膜１５の膜厚等にも依存するが、一例として、数μｍ程度、２〜３Ｖ程度である。また、当該ピンホールの発生処理によっては、第二の領域に形成される絶縁膜１５は影響を受けない。
【０１０６】
当該第一の領域の絶縁膜１５の破壊により、下部プラグ１２，１３から相変化膜１６に流れる電流の電流値のばらつきを、抑制することができる。
【０１０７】
なお、図２１で示すように、層間絶縁膜１０に対するエッチバック処理により、通常プラグ１２，１３の上部も層間絶縁膜１０の上面から突出する（つまり、突出部Ｌ１が形成される）。しかし、通常プラグ１２，１３において当該突出部Ｌ１が形成されたとしても、半導体デバイスの動作上特に問題はない。
【０１０８】
また、本実施の形態では、メモリ駆動用としてＭＯＳトランジスタを採用した。しかし、ＭＯＳトランジスタの代わりに、バイポーラトランジスタやダイオード、その他の駆動半導体デバイスを採用することもできる。また、当該トランジスタの導電型は、Ｎ型であってもＰ型であってもかまわない。
【０１０９】
また、突出部Ｌ１の高さは、上記の通り電流密度を向上させる観点から、小さいほど好ましい。ただし、界面絶縁膜に対して段差ができる必要がある。したがって、これらのことを加味すると、突出部Ｌ１の高さは、１０ｎｍ〜１００ｎｍ程度であることが望ましい。
【０１１０】
＜実施の形態４＞
実施の形態３に記載した方法により、図１８で示した構成を複数の半導体デバイスを形成する場合には、各半導体デバイスにおいて、突出部Ｌ１の突出寸法のばらつきが生じ得る。これは、層間絶縁膜１０のエッチバック量を精度良く制御することが、困難だからである。また、コンタクトプラグ１２，１３のレイアウトの疎密具合に依存して、エッチバック量が変化してしまう（つまり、突出部Ｌ１の突出寸法が変化してしまう）。そこで、突出部Ｌ１の突出寸法を精度良く形成する（換言すれば、突出寸法の制御容易性を図ることができる）構造・方法を、本実施の形態において提供する。
【０１１１】
図２４は、本実施の形態に係る相変化メモリの構成を示す断面図である。
【０１１２】
図１８と図２４とを比較すると分かるように、次の点おいて両者は異なる。つまり、実施の形態３に係る構成では、層間絶縁膜は酸化膜の１層構造であった。これに対して、本実施のに係る構成では、層間絶縁膜１０は、窒化膜１０ｔと酸化膜１０ｓとの積層構造を有している。ここで、層間絶縁膜１０の上面側に窒化膜１０ｔが形成され、当該窒化膜１０ｔの直下層に酸化膜１０ｓが形成されている。換言すれば、図２４に示すように、層間絶縁膜１０の上面からは窒化膜１０ｔが露出しており、層間絶縁膜１０の内部には酸化膜１０ｓから成る層が形成されている。
【０１１３】
本実施の形態においても、下部プラグ１２，１３は、層間絶縁膜１０（より具体的には、窒化膜１０ｔ）の上面より突出した突出部Ｌ１を有している。また、実施の形態３と同様に、本実施の形態においても、下部プラグ１２，１３の前記突出部Ｌ１の側面部が、第一の領域に該当する。また、下部プラグ１２，１３の上面（突出部Ｌ１の上面）が、第二の領域に該当する。
【０１１４】
上記以外の構成は、実施の形態３と同様である。したがって、ここでの他の構成の説明は省略する。
【０１１５】
以下、本実施の形態に係る相変化メモリを有する半導体デバイスの製造方法について、説明する。
【０１１６】
まず、実施の形態１と同様に、図２〜５に示した工程を実施する。その後、ゲート構造を覆うように、半導体基板１上に酸化膜１０ｓを形成する。次に、当該酸化膜１０ｓ上に窒化膜１０ｔを形成し、当該窒化膜１０ｔ上に酸化膜１０ｗを形成する。ここで、当該段階において、層間絶縁膜１０は、酸化膜１０ｓ、窒化膜１０ｔ、および酸化膜１０ｗから成る積層構造を有している。
【０１１７】
その後、当該積層構造の層間絶縁膜１０に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図２５に示すように、層間絶縁膜１０の上面内にはコンタクトホール１１が形成される。ここで、当該コンタクトホール１１は、層間絶縁膜１０の上面から下面にかけて貫通して形成されている。また、コンタクトホール１１の底面からは、図２５に示すように、シリサイド層８が露出される。
【０１１８】
次に、コンタクトホール１１の底面および側面に、ＴｉＮなどのバリヤメタル膜１２を成膜する。当該バリヤメタル膜１２は、後述する導電体（タングステン）１３の層間絶縁膜１０への拡散を防止する機能を有すると共に、シリサイド層８と後述するコンタクトプラグ（下部プラグ１２，１３を含む）との間におけるオーミック接続を可能とする機能も有する。ここで、ここまでの工程では、バリヤメタル膜１２は、酸化膜１０ｗ上においても成膜されている。
【０１１９】
次に、バリヤメタル膜１２が形成されたコンタクトホール１１内を充填するように、タングステン（Ｗ）などの導電体１３を形成する。ここで、ここまでの工程では、導電体１３は、酸化膜１０ｗ上に形成されたバリヤメタル膜１２上にも形成されている。
【０１２０】
その後、導電体１３およびバリヤメタル膜１２に対して、所定の研磨条件によるＣＭＰ処理を施す。これにより、図２６に示すように、各コンタクトホール１１内にのみ、バリヤメタル膜１２および導電体１３を残し、層間絶縁膜１０（より具体的に、酸化膜１０ｗ）上のバリヤメタル膜１２および導電体１３を除去する。つまり、各コンタクトホール１１内に、バリヤメタル膜１２および導電体１３の積層体から成るコンタクトプラグ１２，１３を形成する（図２６）。
【０１２１】
次に、酸化膜１０ｗに対して、ウエットエッチングまたはドライエッチング処理を施す。当該エッチング処理の際、窒化膜１０ｔはエッチングストッパーとして機能する。つまり、酸化膜１０ｗを制御よくエッチング除去することができる。これにより、図２７に示すように、層間絶縁膜１０（具体的には、窒化膜１０ｔ）の上面から、下部プラグ１２，１３を突出させる。換言すると、当該エッチング処理により、図２７に示すように、下部プラグ１２，１３および通常プラグ１２，１３において突出部Ｌ１を形成させる。
【０１２２】
ここで、上記説明から分かるように、当該突出部Ｌ１の突出寸法は、酸化膜１０ｗの膜厚と同じである。つまり、層間絶縁膜１０を上記積層構造にすることにより、成膜時に酸化膜１０ｗの膜厚を制御するだけで、容易に突出部Ｌ１の突出寸法を制御することができる。また、当該酸化膜１０ｗの除去により、層間絶縁膜１０は、酸化膜１０ｓと窒化膜１０ｔとが当該順に形成された積層構造となる。
【０１２３】
なお、絶縁膜１５の形成以後の工程は、実施の形態３で説明した内容と同様である。したがって、以後の工程の説明は省略する。
【０１２４】
以上までの工程により、図２４に示した構成（つまり、相変化メモリとメモリ駆動トランジスタ５０とを有する半導体デバイス）が完成する。上述したように、完成品において、層間絶縁膜１０は、酸化膜１０ｓ（下層）と窒化膜１０ｔ（上層）とが当該順に形成された積層構造となる。
【０１２５】
以上のように、本実施の形態では、酸化膜１０ｓ上に、エッチング処理の際にエッチングストッパーとなる窒化膜１０ｔを形成している。したがって、窒化膜１０ｔ上に所望の膜厚の酸化膜１０ｗを形成し、当該酸化膜１０ｗをエッチングすることにより、容易に突出部Ｌ１の突出寸法を精度良く制御することができる。
【０１２６】
なお、本実施の形態においても、実施の形態３で言及した効果と同じ効果を有することは、言うまでもない。
【０１２７】
ところで、上記では、酸化膜１０ｓ上に、酸化膜１０ｗのエッチング処理の際にエッチングストッパーとなる窒化膜１０ｔを形成した。
【０１２８】
しかし、酸化膜上に窒化膜を形成し、当該窒化膜のエッチングストッパーとして、当該酸化膜を機能させても良い。当該方法によっても、突出部Ｌ１の突出寸法を制御を容易にすることができる。なお、当該方法の場合には、製造途中では、層間絶縁膜１０は、酸化膜と窒化膜とが当該順に積層された積層構造を有するが、完成においては、図１８と同様の構造となる。つまり、層間絶縁膜１０は酸化膜の一層から成る。
【０１２９】
＜実施の形態５＞
図２８は、本実施の形態に係る相変化メモリの構成を示す断面図である。また、図２９は、図２８の点線で囲まれた領域Ｃ３１の拡大図である。
【０１３０】
図２８，２９に示すように、下部プラグ１２，１３は、実施の形態１と同様に、外層となるバリヤメタル膜１２と内層となる導電体１３との積層体である。また、本実施の形態では、図２８，２９に示すように、下部プラグ１２，１３（より具体的には、導電体１３）の上面が荒れている。つまり、下部プラグ１２，１３（具体的には、導電体１３）の上面には、複数の凸部と複数の凹部とが形成されている。図２８，２９において、当該複数の凹凸部が形成されている領域には、符号Ｇ１が付されている。
【０１３１】
実施の形態１で述べたように、相変化膜１６と接続する下部プラグ１２，１３の領域は、絶縁膜１５の膜厚の相違に起因して、第一の領域と第二の領域とに区分できる。第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。本実施の形態では、導電体１３の上面に形成された凸部の頂点および当該凸部の頂点の付近が、第一の領域に該当する。また、導電体１３の上面に形成された凹部の底面および当該凹部の底面付近が、第二の領域に該当する。
【０１３２】
上記以外の構成は、実施の形態１と同様である。したがって、ここでの他の構成の説明は省略する。
【０１３３】
以下、本実施の形態に係る相変化メモリを有する半導体デバイスの製造方法について、説明する。
【０１３４】
まず、実施の形態１と同様に、図２〜６に示した工程を実施する。その後、コンタクトホール１１の底面および側面に、ＴｉＮなどのバリヤメタル膜１２を成膜する。当該バリヤメタル膜１２は、後述する導電体（タングステン）１３の層間絶縁膜１０への拡散を防止する機能を有すると共に、シリサイド層８と後述するコンタクトプラグ（下部プラグ１２，１３を含む）との間におけるオーミック接続を可能とする機能も有する。ここで、ここまでの工程では、バリヤメタル膜１２は、層間絶縁膜１０上においても成膜されている。
【０１３５】
次に、バリヤメタル膜１２が形成されたコンタクトホール１１内を充填するように、タングステン（Ｗ）などの導電体１３を形成する。ここで、ここまでの工程では、導電体１３は、層間絶縁膜１０上に形成されたバリヤメタル膜１２上にも形成されている。
【０１３６】
その後、導電体１３およびバリヤメタル膜１２に対して、所定の研磨条件によるＣＭＰ処理を施す。これにより、図３０に示すように、各コンタクトホール１１内にのみ、バリヤメタル膜１２および導電体１３を残し、層間絶縁膜１０上のバリヤメタル膜１２および導電体１３を除去する。つまり、各コンタクトホール１１内に、バリヤメタル膜１２および導電体１３の積層体から成るコンタクトプラグ１２，１３を形成する（図３０）。
【０１３７】
ここで、本実施の形態では、導電体１３を構成する粒子の粒子径を大きくする。さらに、上記ＣＭＰ処理において、平坦性が低下するようなスラリーを用いる。これにより、図３０および図２９の拡大図に示すように、導電体１３の上面に複数の凹凸形状から成る凹凸領域Ｇ１が形成される。なお、タングステンの粒径は、成膜条件に依るが、一般的に大きい。通常のＣＶＤ法により導電体１３を成膜した場合には、タングステンの粒径は５０ｎｍ程度である。また、ＡＬＤ−ＣＶＤ法により導電体１３を成膜した場合には、２０ｎｍ程度である。ただし、これら例示した粒径サイズは、デポ条件、デポガス、および後処理により多少変化する。
【０１３８】
たとえば、絶縁膜の膜厚およびカバレッジにも依るが、導電体１３を構成するタングステン等の粒径を１０ｎｍ以上程度とすることにより、導電体１３の平坦性を低下させることができる。また、Ｗ−ＣＭＰ処理の際に使用するスラリとして、フュームドシリカを採用することにより、タングステンの平坦性を低下させることができる。また、高圧力で研磨レートを早くした研磨条件を採用することにより、化学反応を起こしやすくなり、結果として、導電体１３の平坦性が低下する。
【０１３９】
なお、上記において形成される凹凸形状は一定でなく、凸部の頂点の高さ、凹部の底部の深さは、場所により大小異なる。
【０１４０】
さて次に、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面および層間絶縁膜１０の上面に対して、カバレッジの悪い条件による成膜処理（たとえば、スパッタリング処理）を施す。
【０１４１】
たとえば、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、および層間絶縁膜１０の上面に対して、ターゲットとしてＴａ等の金属を用いたスパッタリング処理を施す。その後、当該金属膜に対して酸化処理を施し、金属膜を絶縁膜化させる。当該工程により、図３１に示すように、下部プラグ１２，１３の上面、通常プラグ１２，１３の上面、および層間絶縁膜１０の上面に、絶縁膜１５が形成される。
【０１４２】
ところで、スパッタリング処理により形成される絶縁膜１５のカバレッジは、良くないことが知られている。したがって、図２９を用いて説明したように、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚より薄くなる。つまり、導電体１３の上面に形成された凸部の頂点および当該頂点付近に形成される絶縁膜１５の膜厚は、導電体１３の上面に形成された凹部の底部および当該底部付近に形成される絶縁膜１５の膜厚より薄くなる。
【０１４３】
ここで、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚は、ゼロの場合もあり得る。
【０１４４】
なお、上記凹部の開口部幅ａと上記凹部の深さｂとの比で表されるアスペクト比（ｂ／ａ）が１未満であると、当該凹部へ絶縁膜１５を均一に埋め込むことができる。つまり、当該アスペクト比の場合には、凹部への絶縁膜１５の埋め込み性が向上する。したがって、上述した第二の領域の形成の観点から、本実施の形態では凹部に絶縁膜１５を均一に埋め込む必要性があるので、本実施の形態で形成される凹部のアスペクト比は、１未満とする必要がある。
【０１４５】
また、第二の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れないレベルの厚さが最低限必要である。他方、第一の領域の下部プラグ１２，１３面に形成される絶縁膜１５の膜厚としては、トンネル電流が流れるレベルの厚さである必要がある。たとえば、絶縁膜１５が、ＴａやＣｒの酸化物であるＴａＯやＣｒＯである場合には、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、０から３ｎｍ未満である。これに対して、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、３ｎｍ以上である。
【０１４６】
さて次に、絶縁膜１５上に、ＧＳＴなどの相変化膜１６を形成する。その後、当該相変化膜１６上に、Ｗ（タングステン）などの導電性膜を形成する。そして、絶縁膜１５、相変化膜１６および導電性膜に対して、フォトリソグラフィ技術とエッチング処理とを組み合わせて施す。これにより、図３２に示すように、下部プラグ１２，１３の上面に接続される、絶縁膜１５、相変化膜１６および上部電極１７から成る積層体が、パターニング形成される。
【０１４７】
なお、上記の通り、導電体１３に形成された凸部の頂点および当該頂点付近に形成される絶縁膜１５の膜厚がゼロの場合もある。当該場合は、当該凸部の頂点および当該頂点付近の導電体１３に直接接して、相変化膜１６が形成される。
【０１４８】
その後、エッチングストッパーとして機能するＳｉＮなどの絶縁膜１８および層間絶縁膜１９を形成する。そして、必要に応じて、絶縁膜１８内および層間絶縁膜１９内に通常プラグ１２ｕ，１３ｕを形成し、当該プラグ１２ｕ，１３ｕに接続する配線２０等を形成する。ここで、通常プラグ１２ｕ，１３ｕは、最外層のバリヤメタル膜１２ｕと内層の導電体１３ｕとの積層体構造を有する。
【０１４９】
また、図面右側の通常プラグ１２ｕ，１３ｕの底部は、上部電極１７の上面に接続されている（図２８）。これに対して、図面左側の通常プラグ１２ｕ，１３ｕの底部は、下層に配設された通常プラグ１２，１３の上面に接続されている（図２８）。
【０１５０】
以上までの工程により、図２８に示した構成（つまり、相変化メモリとメモリ駆動トランジスタ５０とを有する半導体デバイス）が完成する。
【０１５１】
以上のように、本実施の形態に係る相変化メモリでは、相変化膜１６と接続する下部プラグ１２，１３の領域は、第一の領域と第二の領域とを有している（図２９参照）。そして、第一の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚は、ゼロまたは、第二の領域の下部プラグ１２，１３上に形成される絶縁膜１５の膜厚よりも薄い。ここで、本実施の形態では、第一の領域は、導電体１３の上面に形成された凸部の頂点および当該頂点付近である。また、第二の領域は、導電体１３の上面に形成された凹部の底部および当該底部付近である。
【０１５２】
したがって、第一の領域の下部プラグ１２，１３において、電流を集中させることができる。つまり、相変化膜１６に供給される電流の電流密度を、より向上させることができる。これにより、リセット電流の電流値を低減したとしても、相変化膜１６を非晶質化させることができる。つまり、本実施の形態に係る半導体デバイスでは、非晶質化のために必要なリセット電流を相変化膜１６に供給することができる。なお、上記実施の形態に係る半導体デバイスは、装置全体の大型化を要していない。また、当該半導体デバイスの作製に際して、複雑な工程も要しない。
【０１５３】
なお、絶縁膜１５がＴａＯまたはＣｒＯである場合には、第一の領域に形成される絶縁膜１５の膜厚を、０から３ｎｍ未満とし、第二の領域に形成される絶縁膜１５の膜厚を、３ｎｍ以上とする。当該膜厚設定により、第一の領域のみにおいてトンネル電流を、下部プラグ１２，１３から相変化膜１６へと流すことができる。
【０１５４】
なお、第一の領域の絶縁膜１５の膜厚がばらつく場合には、半導体デバイス作成後、メモリセル部に一定の電流を流す。これにより、所望の電流値が流れるように、第一の領域の絶縁膜１５を破壊することも可能である。つまり、第一の領域の絶縁膜１５にピンホールを発生させることも可能である。ここで、当該絶縁膜１５の破壊のための電流条件および電圧条件は、絶縁膜１５の膜厚等にも依存するが、一例として、数μｍ程度、２〜３Ｖ程度である。また、当該ピンホールの発生処理によっては、第二の領域に形成される絶縁膜１５は影響を受けない。
【０１５５】
当該第一の領域の絶縁膜１５の破壊により、下部プラグ１２，１３から相変化膜１６に流れる電流の電流値のばらつきを、抑制することができる。
【０１５６】
なお、図６の図面左側のコンタクトホール１１および右側のコンタクトホール１１に対して、同じ粒径の大きな導電体１３を充填し、図３０を用いて説明したＣＭＰ処理を施し、下部プラグ１２，１３および通常プラグ１２，１３を作成する。この場合には、図３０とは異なるが、通常プラグ１２，１３の上面においても凹凸領域Ｇ１が形成される。しかし、通常プラグ１２，１３において当該凹凸領域Ｇ１が形成されたとしても、電気特性上特に問題はない。
【０１５７】
もし、通常プラグ１２，１３と下部プラグ１２，１３とで導電体１３の構成材料を異ならせ、通常プラグ１２，１３と下部プラグ１２，１３とを別条件のＣＭＰ処理により形成する。これにより、図３０に示すように、下部プラグ１２，１３の上面においてものみ、凹凸領域Ｇ１を形成させることができる。たとえば、通常プラグ１２，１３内を充填する導電体１３として、銅などの粒径の小さい材料を用いる。他方、下部プラグ１２，１３内を充填する導電体１３として、タングステンなどの粒径の大きな材料を用いる。これにより、図３０に示すように、下部プラグ１２，１３の上面においてものみ、凹凸領域Ｇ１を形成させることができる。
【０１５８】
また、本実施の形態では、メモリ駆動用としてＭＯＳトランジスタを採用した。しかし、ＭＯＳトランジスタ５０の代わりに、バイポーラトランジスタやダイオード、その他の駆動半導体デバイスを採用することもできる。また、当該トランジスタの導電型は、Ｎ型であってもＰ型であってもかまわない。
【０１５９】
また、ポリシリコンの粒径は、成膜条件およびその後のアニール処理により、変化させることができる。つまり、ポリシリコンの粒径は、製造方法を変化させると１０ｎｍ以上とすることができる。したがって、導電体１３の構成材料として、ポリシリコンを採用しても良い。
【０１６０】
たとえば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）形成時には、ポリシリコン粒子の粒径は２００ｎｍ程度となることが知られている。したがって、当該粒径の大きなポリシリコンを採用し、平坦性の低下したＣＭＰ処理を施すことにより、導電体１３の上面に凹凸領域Ｇ１を形成することができる。
【図面の簡単な説明】
【０１６１】
【図１】実施の形態１に係る半導体デバイス（相変化メモリ）の構成を示す断面図である。
【図２】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図１０】下部プラグの上面付近の構成を示す拡大断面図である。
【図１１】実施の形態１に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図１２】下部プラグの上面付近の構成を示す拡大断面図である。
【図１３】実施の形態２に係る半導体デバイス（相変化メモリ）の構成を示す断面図である。
【図１４】下部プラグの上面付近の構成を示す拡大断面図である。
【図１５】実施の形態２に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図１６】実施の形態２に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図１７】実施の形態２に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図１８】実施の形態３に係る半導体デバイス（相変化メモリ）の構成を示す断面図である。
【図１９】下部プラグの上面付近の構成を示す拡大断面図である。
【図２０】実施の形態３に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２１】実施の形態３に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２２】実施の形態３に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２３】実施の形態３に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２４】実施の形態４に係る半導体デバイス（相変化メモリ）の構成を示す断面図である。
【図２５】実施の形態４に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２６】実施の形態４に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２７】実施の形態４に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図２８】実施の形態５に係る半導体デバイス（相変化メモリ）の構成を示す断面図である。
【図２９】下部プラグの上面付近の構成を示す拡大断面図である。
【図３０】実施の形態５に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図３１】実施の形態５に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【図３２】実施の形態５に係る半導体デバイス（相変化メモリ）の製造方法を説明するための工程断面図である。
【符号の説明】
【０１６２】
１  半導体基板、２  素子分離膜、３  ゲート絶縁膜、４  ゲート電極、５  低濃度エクステンション領域、６  サイドウォール膜、７  高濃度の不純物領域、８，９  シリサイド層、１０  層間絶縁膜、１０ｓ，１０ｗ  酸化膜、１０ｔ  窒化膜、１１  コンタクトホール、１１ｄ  リセス部、１２  バリヤメタル、１３  導電体、１２＋１３  下部プラグ、１４  窪み、１５  絶縁膜、１６  相変化膜、１７  上部電極、５０  メモリ駆動用のＭＯＳトランジスタ、８０  相変化メモリ、１００  半導体デバイス、Ｋ１  空隙、Ｌ１  突出部、Ｇ１  凹凸領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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