(57)【要約】      （修正有）【課題】同時にテストする２以上の集積回路の配置を最適化してテスト効率を高める方法の提供。【解決手段】半導体ウェハ８上のｍ（２以上の自然数）個の集積回路のテストを同時に実施することができるプローブカード５を用いてテストを繰り返し実施することにより、半導体ウェハ８上に形成されたｎ（ｍより大きな自然数）個の集積回路のテストを実施する半導体テスト装置であって、当該装置は、半導体ウェハ８に近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を集積回路ごとに集計するテスト時間集計部２２と、集計した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定するマルチ配置決定部２４と、決定された配置に従って集積回路のテストを繰り返し実施するテスト実行部２５とを有する。これにより同時にテストする２以上の集積回路の配置を最適化し、テスト時間を短縮する。【選択図】図１
2009164344.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上のｍ（２以上の自然数）個の集積回路のテストを同時に実施することができるプローブカードを用いて前記テストを繰り返し実施することにより、半導体ウェハ上に形成されたｎ（ｍより大きな自然数）個の集積回路のテストを実施する半導体テスト装置であって、
前記半導体ウェハに近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を前記集積回路ごとに集計するテスト時間集計部と、
前記集計した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定するマルチ配置決定部と、
前記決定された前記配置に従って集積回路のテストを繰り返し実施するテスト実行部
とを有することを特徴とする半導体テスト装置。
【請求項２】
前記マルチ配置決定部は、半導体ウェハ上に形成されたｎ個の集積回路について取り得るｍ個の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる前記配置を選択することを特徴とする請求項１記載の半導体テスト装置。
【請求項３】
前記半導体ウェハに近接する他の半導体ウェハが複数有る場合、前記テスト時間集計部は、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路について前記テストに要した時間の平均値を取ることを特徴とする請求項１又は２記載の半導体テスト装置。
【請求項４】
複数の他の半導体ウェハと前記半導体ウェハとの距離がそれぞれ異なる場合において、前記集積回路のテストに要した時間に対して、前記他の半導体ウェハ各々の前記距離に応じた重み付けを行う重み付け部を更に有し、前記テスト時間集計部は、重み付けされた前記時間の分布を集計することを特徴とする請求項３に記載の半導体テスト装置。
【請求項５】
半導体ウェハ上のｍ（２以上の自然数）個の集積回路のテストを同時に実施することができるプローブカードを用いて前記テストを繰り返し実施することにより、半導体ウェハ上に形成されたｎ（ｍより大きな自然数）個の集積回路のテストを実施する半導体テスト方法であって、
前記半導体ウェハに近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を前記集積回路ごとに集計する第１の段階と、
前記集計した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定する第２の段階と、
前記決定された前記配置に従って集積回路のテストを繰り返し実施する第３の段階
とを有することを特徴とする半導体テスト方法。
【請求項６】
前記第２の段階は、半導体ウェハ上に形成されたｎ個の集積回路について取り得るｍ個の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる前記配置を選択する段階である
ことを特徴とする請求項５記載の半導体テスト方法。
【請求項７】
前記半導体ウェハに近接する他の半導体ウェハが複数有る場合、
前記第１の段階において、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路について前記テストに要した時間の平均値を取ることを特徴とする請求項５又は６記載の半導体テスト方法。
【請求項８】
複数の他の半導体ウェハと前記半導体ウェハとの距離がそれぞれ異なる場合、
前記第１の段階の前に、前記集積回路のテストに要した時間に対して、前記他の半導体ウェハ各々の前記距離に応じた重み付けを行う段階を更に有することを特徴とする請求項
７に記載の半導体テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２以上の集積回路を同時にテストすることができるプローブカードを用いて半導体ウェハ上に形成された集積回路のテストを実施する半導体テスト装置及び半導体テスト方法に関する。
【背景技術】
【０００２】
近年の半導体ウェハの大口径化、半導体集積回路の高集積化及び縮小化などにより、一枚の半導体ウェハから製造することができる半導体製品の数が増加し、製造コストの削減が図られている。
【０００３】
一方で、半導体ウェハ上に形成された半導体製品は総てが良品であるとは限らないため、半導体ウェハ上に形成された集積回路の電気的特性をテストして不良品をスクリーニングすることが一般的に行われている。このテストは、通常、半導体ウェハ上の集積回路の電極パッドに対してプローブ針を接触させた状態で実施される。前述したように、半導体製品の数が増加すると半導体ウェハ１枚あたりのテストに要する時間も増加し、検査コストが増加してしまう。
【０００４】
そこで、検査コストを抑えるために、例えば、複数の集積回路の電極パッドに対してプローブ針を接触させることにより２以上の集積回路に対して同時にテストを実施することができる、いわゆるマルチプロービング用のプローブカードが開発されている。このマルチプロービング用のプローブカードを使用することにより、一度にテストされる集積回路の数が増えるため、テスト時間が短縮され、検査コストを削減することができる。
【０００５】
特許文献１には、マルチプロービング用の非対称形のプローブカードを用いてテストを実施する際に、ソフトウェア的に対称形のロケーションを有するプローブカードと非対称形のロケーションを有するプローブカードとをタッチダウン（ショット）の度毎に使い分けることで、同じ集積回路を重複して検査することを回避して集積回路に加わるストレスを均一化する考案が開示されている。
【特許文献１】特開２００４−２５３５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、プローブカードを用いて行われる集積回路のテストには様々な検査項目が含まれるが、これら検査項目の総てを合格しない限り良品とは判定されないが、これら検査項目の１つでも不合格となれば、テストはその時点で中断され、不良品と判定される。したがって、テストに要する時間は良品よりも不良品の方が短くなるのが一般的である。
【０００７】
同時にテストする２以上の集積回路に良品と不良品が含まれている場合、不良品の集積回路をテストしたプローブ針は、同時に行っている良品のテストが終了することを待機しなければならず、テスト効率が低下してしまう。これに従って、半導体ウェハ１枚あたりに要するテスト時間も長期化してしまい、検査コストが増加してしまう。
【０００８】
本発明は、上記問題点を解決するために成されたものであり、その目的は、同時にテストする２以上の集積回路の配置を最適化してテスト効率の高い半導体テスト装置及び半導体テスト方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の特徴は、半導体ウェハ上のｍ（２以上の自然数）個の集積回路のテストを同時に実施することができるプローブカードを用いてテストを繰り返し実施することにより、半導体ウェハ上に形成されたｎ（ｍより大きな自然数）個の集積回路のテストを実施する半導体テスト装置であって、半導体テスト装置が、半導体ウェハに近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を集積回路ごとに集計するテスト時間集計部と、集計した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定するマルチ配置決定部と、決定された配置に従って集積回路のテストを繰り返し実施するテスト実行部とを有することである。
【００１０】
互いに近接する２以上の半導体ウェハにおいて各集積回路のテストに要する時間の分布は近似する傾向にある。この傾向を利用すれば、他の半導体ウェハのｎ個の集積回路のテストに要した時間の分布から、当該半導体ウェハのｎ個の集積回路のテストに必要な時間の分布を集積回路ごとに予測することができる。そこで、半導体ウェハに近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定する。これにより、同時にテストする２以上の集積回路の配置を最適化し、半導体ウェハ１枚あたりのテスト時間を短縮して検査コストを抑えることができる。
【００１１】
本発明の第１の特徴において、マルチ配置決定部は、半導体ウェハ上に形成されたｎ個の集積回路について取り得るｍ個の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる配置を選択しても構わない。これにより、同時にテストする２以上の集積回路の配置を最適化し、半導体ウェハ１枚あたりのテスト時間を短縮して検査コストを抑えることができる。
【００１２】
本発明の第１の特徴において、半導体ウェハに近接する他の半導体ウェハが複数有る場合、テスト時間集計部は、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路についてテストに要した時間の平均値を取っても構わない。これにより、より精度の高いテスト時間の予測が可能となる。
【００１３】
本発明の第１の特徴において、半導体テスト装置は、複数の他の半導体ウェハと半導体ウェハとの距離がそれぞれ異なる場合において、集積回路のテストに要した時間に対して、他の半導体ウェハ各々の距離に応じた重み付けを行う重み付け部を更に有し、テスト時間集計部は、重み付けされた時間の分布を集計してもよい。これにより、テスト時間に対してウェハ間の距離に応じた重み付けが行われるので、より正確なテスト時間の予測を行うことができる。
【００１４】
本発明の第２の特徴は、半導体ウェハ上のｍ（２以上の自然数）個の集積回路のテストを同時に実施することができるプローブカードを用いてテストを繰り返し実施することにより、半導体ウェハ上に形成されたｎ（ｍより大きな自然数）個の集積回路のテストを実施する半導体テスト方法であって、半導体テスト方法が、半導体ウェハに近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を集積回路ごとに集計する第１の段階と、集計した時間の分布を参照して、同時にテストするｍ個の集積回路の配置を決定する第２の段階と、決定された配置に従って集積回路のテストを繰り返し実施する第３の段階とを有することである。
【００１５】
本発明の第２の特徴において、第２の段階は、半導体ウェハ上に形成されたｎ個の集積回路について取り得るｍ個の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる配置を選択する段階であってもよい。
【００１６】
本発明の第２の特徴において、半導体ウェハに近接する他の半導体ウェハが複数有る場
合、第１の段階において、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路についてテストに要した時間の平均値を取っても構わない。
【００１７】
本発明の第２の特徴において、半導体テスト方法は、複数の他の半導体ウェハと半導体ウェハとの距離がそれぞれ異なる場合、第１の段階の前に、集積回路のテストに要した時間に対して、他の半導体ウェハ各々の距離に応じた重み付けを行う段階を更に有していてもよい。
【発明の効果】
【００１８】
本発明によれば、同時にテストする２以上の集積回路の配置を最適化してテスト効率の高い半導体テスト装置及び半導体テスト方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下図面を参照して、本発明の実施の形態を説明する。なお、図面の記載において同一部分には同一符号を付して説明を省略する。
【００２０】
図１（ａ）を参照して、本発明の実施の形態に係わる半導体テスト装置の構成を説明する。半導体テスト装置は、半導体ウェハ８上に形成された複数の集積回路の電気的特性をテストする装置であって、集積回路各々が良品であるか不良品であるかを判定するために用いられる。
【００２１】
半導体テスト装置は、プローバ２と、テスタ３とを備える。プローバ２は、半導体ウェハ８が載置されるステージ４と、半導体ウェハ８上に形成された集積回路の電極パッドに対してプローブ針７を接触させて集積回路へ電気信号を送信し、且つ集積回路から出力される電気信号を受信するプローブカード５とを備える。ステージ４は、集積回路が形成された半導体ウェハ８の主表面に対して平行なＸ軸、これに直交するＹ軸及び半導体ウェハ８の主表面に対して垂直なＺ軸方向に移動することができる。
【００２２】
テスタ３は、プローブカード５に接続されたテストヘッド６と、テストヘッド６及びプローバ２全体を制御する制御演算部１１と、テストに必要な情報を記憶するメモリ１２とを備え、テストヘッド６を介してプローブカード５のプローブ針７に電気的に接続されている。
【００２３】
制御演算部１１は、ステージ４の動きを制御することにより、ステージ４上に載置された半導体ウェハ８の集積回路の電極パッドに対してプローブカード５のプローブ針７を接触させる。半導体ウェハ８の集積回路の電極パッドに対してプローブカード５のプローブ針７が接触した状態において、テスタ３は、集積回路の電極パッドに対して所定のテストパターンからなる電気信号を入力し、入力された電気信号に対して集積回路の電極パッドから出力される電気信号を解析して集積回路の良否を判定する。制御演算部１１は、各集積回路についてテストに要した時間を計測し、計測した時間をメモリ１２に記憶させる。
【００２４】
プローブカード５は、ｍ個の集積回路の電極パッドに対してプローブ針を接触させることによりｍ個の集積回路に対して同時にテストを実施することができる、いわゆるマルチプロービング用のプローブカードである。ここで、「ｍ」は２以上の自然数である。ステージ４の動きを制御しながら、マルチプロービング用のプローブカード５を用いて集積回路のテストを繰り返し実施することにより、半導体ウェハ８上に形成されたｎ個の集積回路総てのテストを実施することができる。ここで、「ｎ」はｍより大きな自然数である。なお、本発明の実施の形態においては、半導体ウェハ８上に形成された２個（ｍ＝２）の集積回路に対して同時にテストを実施するマルチプロービング用のプローブカード５の例について説明する。
【００２５】
図２（ａ）〜図２（ｆ）及び図３（ａ）〜図３（ｆ）は、マルチプロービング用のプローブカードを用いてテストを繰り返し実施することにより半導体ウェハ上に形成されたｎ個の集積回路の総てをテストする手順を示し、図２（ａ）〜図２（ｆ）は縦方向（Ｙ方向）に配列された２個の集積回路に対して同時にテスト可能なプローブカードＳａを用いた場合を示す。
【００２６】
先ず、制御演算部１１は、プローブカードＳａのプローブ針が図２（ａ）の点線で囲んだ位置にくるように、テストヘッド６に対するステージ４の位置を調整し、その後、プローブカードＳａのプローブ針７を半導体ウェハ８上の集積回路の電極パッドへ接触させる。そして、テスタ３は所定のテストを実施する。なお、図２（ａ）に示すプローブカードＳａの位置では、下方部分に集積回路９が形成されているが、上方部分には集積回路９が形成されていないため、図２（ａ）に示すショットでは下方部分の集積回路９に対してのみテストが実施される。テスト結果（良否判定）として、良品の判定を「Ｐ（パス）」で示し、不良品の判定を「Ｆ（フェイル）」で示す。
【００２７】
その後、図２（ｂ）に示すように、制御演算部１１は、ステージ４を隣接する集積回路９まで横方向（Ｘ方向）に移動させ、プローブ針７を集積回路９の電極パッドに接触させ、この状態においてテスタ３は所定のテストを実施する。同様に、図２（ｃ）に示すようにステージ４を移動させて集積回路のテストを実施する。このように、ステージ４の移動、プローブ針７の接触、集積回路９のテストを繰り返し実施することにより、図２（ｆ）に示すように、半導体ウェハ８上に形成された総ての集積回路９について所定のテストを実施することができる。なお、図２（ｃ）及び図２（ｄ）の矢印はプローブカードＳａの移動方向を示す。
【００２８】
図３（ａ）〜図３（ｆ）は斜め方向に配列された２個の集積回路に対して同時にテスト可能なプローブカードＳｂを用いた場合を示す。この場合も前記の図２（ａ）〜図２（ｆ）の例と同様にして、ステージ４の移動、プローブ針７の接触、集積回路９のテストを繰り返し実施することにより、図３（ｆ）に示すように、半導体ウェハ８上に形成された総ての集積回路９について所定のテストを実施することができる。なお、図２（ｆ）及び図３（ｆ）に示すように、使用するプローブカードの種類（Ｓａ、Ｓｂ）が異なっても集積回路各々の良否判定に違いは無い。
【００２９】
図４（ａ）は、図２に示した手順により実施された集積回路の良否判定を半導体ウェハ８上のマップで示したものであり、図４（ｂ）及び図４（ｃ）は、各集積回路のテストに要した時間を半導体ウェハ８上のマップで示したものである。このように、図１（ａ）の半導体テスト装置によって実施されたテストの結果は、図４（ａ）に示すような「パスフェイルマップ」或いは図４（ｂ）又は図４（ｃ）に示すような「テスト時間マップ」として、図１（ａ）のメモリ１２に記憶される。パスフェイルマップは、各集積回路の良否判定のみを半導体ウェハ８上の位置に対応させて記憶したものであり、テスト時間マップは、各集積回路のテストに要した時間を半導体ウェハ８上の位置に対応させて記憶したものである。図４（ｂ）のテスト時間マップの例は、良品の集積回路のテスト時間を３０秒、不良品の集積回路のテスト時間を１０秒で一律にマップ表示した場合であり、図４（ｃ）のテスト時間マップの例は、不良品の集積回路各々についてのテスト時間をマップ表示する場合である。本発明の実施の形態では、図４（ｂ）に示すようなテスト時間マップが図１（ａ）のメモリ１２に記憶されている場合について説明を続ける。
【００３０】
図５（ａ）〜図５（ｄ）は、半導体ウェハ８上に形成されたｎ（＝２２）個の集積回路について取り得るｍ（＝２）個の集積回路の配置の例を示すウェハマップであり、図５（ａ）及び図５（ｂ）は、縦方向（Ｙ方向）に配列された２個の集積回路に対して同時にテ
ストを実施可能なプローブカードＳａの配置例であり、図５（ｃ）及び図５（ｄ）は、斜め方向に配列された２個の集積回路に対して同時にテストを実施可能なプローブカードＳｂの配置例である。
【００３１】
図５（ａ）及び図５（ｂ）に示すように、半導体ウェハ８上に形成された２２個の集積回路について、縦方向のプローブカードＳａは２通りの配置を取り得る。また、図５（ｃ）及び図５（ｄ）に示すように、半導体ウェハ８上に形成された２２個の集積回路について、斜め方向のプローブカードＳｂも２通りの配置を取り得る。
【００３２】
図５（ａ）〜図５（ｄ）に示す各配置について、半導体ウェハ８あたりのテスト時間を計算する。
図５（ａ）の場合、
３０秒×１０＝３００秒
１０秒×  ４＝  ４０秒
→  合計  ３４０秒
図５（ｂ）の場合、
３０秒×  ９＝２７０秒
１０秒×  ５＝  ５０秒
→  合計  ３２０秒
図５（ｃ）の場合、
３０秒×１１＝３３０秒
１０秒×  ３＝  ３０秒
→  合計  ３６０秒
図５（ｄ）の場合、
３０秒×１０＝３００秒
１０秒×  ５＝  ５０秒
→  合計  ３５０秒
このように、使用するプローブカードの種類（Ｓａ、Ｓｂ）が同じであっても、同時にテストを実施する２個の集積回路の配置が異なれば、半導体ウェハ８あたりのテスト時間に差が表れる。斜め方向のプローブカードＳｂについては、図５（ｄ）の方が図５（ｃ）よりもショット数が１回だけ多いが、全体のテスト時間は短くなる。なお、同時にテストする２個の集積回路が良品と不良品であった場合、不良品の集積回路をテストしたプローブ針は、同時に行っている良品のテストが終了するまでステージ４を移動させることができないので、良品のテストに必要な時間（３０秒）が経過するまで待機している。また、同時にテストする２個の集積回路が共に良品或いは不良品である場合、当該テストに必要な時間はそれぞれ３０秒或いは１０秒である。
【００３３】
そこで、本発明の実施の形態に関わる半導体テスト装置は、同時にテストする２個の集積回路の配置を最適化してテスト効率を高めるため、図１（ｂ）に示す制御演算部１１を有する。
【００３４】
図１（ｂ）に示すように、制御演算部１１は、半導体ウェハ８に近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を集積回路ごとに集計するテスト時間集計部２２と、集計した時間の分布を参照して、同時にテストする２個の集積回路の配置を決定するマルチ配置決定部２４と、決定された２個の集積回路の配置に従って集積回路のテストを繰り返し実施するテスト実行部２５と、重み付け部２１とを有する。
【００３５】
ここで「半導体ウェハ８」は、これから集積回路のテストを実施するテスト対象の半導体ウェハであって、「他の半導体ウェハ」は、既に集積回路のテストが終了し、各集積回
路について良否判定又はテストに要した時間のデータがメモリ１２に記憶されている半導体ウェハである。「近接する」とは、単結晶棒（インゴット）から半導体ウェハを製造する工程、或いは半導体ウェハ上に集積回路を形成する工程において、２枚の半導体ウェハ間の物理的な距離が短いことを示す。例えば、２枚の半導体ウェハが同じインゴットに属していることや、更に２枚の半導体ウェハが属していたインゴット内における位置が近いこと、半導体ウェハ上に集積回路を形成する工程において２枚の半導体ウェハが同一ロット内に属していることや、同一ロット内における２枚の半導体ウェハの距離が短いことなどが含まれる。ここで「近接」は、２枚の半導体ウェハが隣り合う「隣接」及び２枚の半導体ウェハの間に数枚の半導体ウェハが介在する「近傍」の両方の意を含む語として用いる。
【００３６】
テスト時間集計部２２は、メモリ１２内のデータを検索して、半導体ウェハ８に近接する他の半導体ウェハについて、各集積回路のテストに要した時間をメモリ１２から読み出し、図４（ｂ）に示すようなテスト時間マップとして集計する。これにより、当該他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布が集積回路ごとに集計される。
【００３７】
互いに近接する２以上の半導体ウェハにおいて各集積回路のテストに要する時間の分布は近似する傾向にある。この傾向を利用すれば、他の半導体ウェハのｎ個の集積回路のテストに要した時間の分布から、当該半導体ウェハのｎ個の集積回路のテストに必要な時間の分布を集積回路ごとに予測することができる。他の半導体ウェハのテスト結果として、図４（ｂ）に示すようなテスト時間マップが集計された場合、当該他の半導体ウェハに近接するテスト対象の半導体ウェハ８についても、図４（ｂ）に近似したテスト時間の分布が得られることが予測される。
【００３８】
なお、テスト時間集計部２２は平均値取得部２３を有し、半導体ウェハ８に近接する他の半導体ウェハが複数有る場合、平均値取得部２３は、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路についてテストに要した時間の平均値を取る。これにより、テスト時間の分布を更に精度良く予測することができる。
【００３９】
更に、重み付け部２１は、複数の他の半導体ウェハと半導体ウェハ８との距離がそれぞれ異なる場合において、集積回路のテストに要した時間に対して、他の半導体ウェハ各々の距離に応じた重み付けを行う。テスト時間集計部２２は、重み付けされたテスト時間の分布を集計する。これにより、テスト時間の分布の予測精度が更に向上する。
【００４０】
マルチ配置決定部２４は、図４（ｂ）に示すように集計されたテスト時間マップを参照して、同時にテストする２個の集積回路の配置を決定する。例えば、マルチ配置決定部２４は、図４（ｂ）のテスト時間マップに対して、図５（ａ）〜図５（ｄ）に示すような、半導体ウェハ８上に形成されたｎ個の集積回路について取り得る２個の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる配置を選択する。具体的に、マルチ配置決定部２４は、図５（ａ）〜図５（ｄ）に示す２個の集積回路の配置のそれぞれについて、半導体ウェハ８あたりのテスト時間全体を計算し、半導体ウェハ８あたりのテスト時間全体が最も短くなる配置を選択する。
【００４１】
テスト実行部２５は、選択された２個の集積回路の配置に従って集積回路のテストを繰り返し実施する。
【００４２】
図６を参照して、図１（ａ）の半導体テスト装置を用いた半導体テスト方法の一例を説明する。
【００４３】
（イ）先ず、ステップＳ０１において、制御演算部１１は、メモリ１２内のデータを検索して、テスト対象の半導体ウェハ８に近接する他の半導体ウェハについて各集積回路のテストに要した時間のデータがあるか否かを判断する。時間のデータが有る場合（Ｓ０１にてＹＥＳ）ステップＳ０２へ進み、時間のデータが無い場合（Ｓ０１にてＮＯ）ステップＳ０５へ進む。例えば、１ロットについて最初にテストを実施する半導体ウェハに対しては、近接する他の半導体ウェハであって、既にテストが実施済みであるものは無いと判断することができるので、この場合（Ｓ０１にてＮＯ）、ステップＳ０５へ進む。
【００４４】
（ロ）ステップＳ０２において、テスト時間集計部２２は、半導体ウェハ８に近接する他の半導体ウェハについて、各集積回路のテストに要した時間をメモリ１２から読み出し、図４（ｂ）に示すようなテスト時間マップとして集計する。図６の例では、他の半導体ウェハが１枚である場合について説明する。
【００４５】
（ハ）ステップＳ０３に進み、マルチ配置決定部２４は、図５（ａ）〜図５（ｄ）に示す２個の集積回路の配置のそれぞれについて、半導体ウェハ８あたりのテスト時間全体を計算する。その後、ステップＳ０４に進み、マルチ配置決定部２４は、図５（ａ）〜図５（ｄ）に示す２個の集積回路の配置群の中から、半導体ウェハ８あたりのテスト時間全体が最も短くなる配置を選択する。図５（ａ）〜図５（ｄ）のうち、テスト時間全体が最も短くなる配置は図５（ｂ）であるため、マルチ配置決定部２４は、図５（ｂ）に示す配置を選択する。
【００４６】
（ニ）ステップＳ０５に進み、テスト実行部２５は、選択された図５（ｂ）に示す配置に従って集積回路のテストを繰り返し実施する。以上の手順を経て、半導体ウェハ８上に形成された総ての集積回路に対して所定のテストを実施することができる。
【００４７】
以上説明したように、本発明の実施の形態によれば、以下の作用効果が得られる。
【００４８】
互いに近接する２以上の半導体ウェハにおいて各集積回路のテストに要する時間の分布は近似する傾向にある。この傾向を利用すれば、他の半導体ウェハのｎ個（図４（ｂ）の例では２２個）の集積回路のテストに要した時間の分布から、テスト対象となる半導体ウェハ８のｎ個の集積回路のテストに必要な時間の分布を集積回路ごとに予測することができる。そこで、半導体ウェハ８に近接する他の半導体ウェハ上に形成されたｎ個の集積回路のテストに要した時間の分布を参照して、同時にテストする２個（ｍ＝２）の集積回路の配置を決定することにより、同時にテストする２個の集積回路の配置を最適化し、半導体ウェハ１枚あたりのテスト時間を短縮して検査コストを抑えることができる。
【００４９】
半導体ウェハ上に形成されたｎ個の集積回路について取り得る２個（ｍ＝２）の集積回路の配置群の中で、ｎ個の集積回路のテストに要する全体の時間が最も短くなる配置を選択することにより、同時にテストする２個の集積回路の配置を決定する。これにより、半導体ウェハ１枚あたりのテスト時間が短縮されて検査コストを抑えることができる。
（第１の変形例）
図６に示した半導体テスト方法の例では、半導体ウェハ８に近接する他の半導体ウェハが１枚であったが、他の半導体ウェハが複数枚有る場合、図７に示すフローチャートにより半導体ウェハ８上に形成された集積回路のテストを実施することができる。
【００５０】
図７を参照して、図１（ａ）の半導体テスト装置を用いた半導体テスト方法の第１の変形例を説明する。
【００５１】
（イ）先ず、ステップＳ１１において、制御演算部１１は、メモリ１２内のデータを検索して、テスト対象の半導体ウェハ８に近接する他の半導体ウェハについて各集積回路の
テストに要した時間のデータがあるか否かを判断する。時間のデータが有る場合（Ｓ１１にてＹＥＳ）ステップＳ１２へ進み、時間のデータが無い場合（Ｓ１１にてＮＯ）ステップＳ１７へ進む。
【００５２】
（ロ）ステップＳ１２において、制御演算部１１は、半導体ウェハ８に近接する他の半導体ウェハが複数枚有るか否かを判断する。複数枚有る場合（Ｓ１２にてＹＥＳ）ステップＳ１３へ進み、複数枚で無い場合（Ｓ１２にてＮＯ）ステップＳ１４へ進む。
【００５３】
（ハ）ステップＳ１３において、平均値取得部２３は、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路についてテストに要した時間の平均値を取る。その後、ステップＳ１４へ進む。
【００５４】
（ニ）以後、ステップＳ１４〜Ｓ１７の処理内容は、図６のステップＳ０２〜Ｓ０５と同じであり説明を省略する。
【００５５】
このように、半導体ウェハ８に近接する他の半導体ウェハが複数有る場合、複数の他の半導体ウェハ間で形成位置が対応する複数の集積回路についてテストに要した時間の平均値を取ることにより、より精度の高いテスト時間の予測が可能となる。
（第２の変形例）
図７に示した半導体テスト方法の例では、複数の他の半導体ウェハと半導体ウェハ８との距離を考慮していないが、この距離を考慮することにより、より精度の高いテスト時間の予測が可能となる。
【００５６】
図８を参照して、図１（ａ）の半導体テスト装置を用いた半導体テスト方法の第２の変形例を説明する。
【００５７】
（イ）先ず、ステップＳ２１において、制御演算部１１は、メモリ１２内のデータを検索して、テスト対象の半導体ウェハ８に近接する他の半導体ウェハについて各集積回路のテストに要した時間のデータがあるか否かを判断する。時間のデータが有る場合（Ｓ２１にてＹＥＳ）ステップＳ２２へ進み、時間のデータが無い場合（Ｓ２１にてＮＯ）ステップＳ２９へ進む。
【００５８】
（ロ）ステップＳ２２において、制御演算部１１は、半導体ウェハ８に近接する他の半導体ウェハが複数枚有るか否かを判断する。複数枚有る場合（Ｓ２２にてＹＥＳ）ステップＳ２３へ進み、複数枚無い場合（Ｓ２２にてＮＯ）ステップＳ２５へ進む。
【００５９】
（ハ）ステップＳ２３において、制御演算部１１は、複数の他の半導体ウェハと半導体ウェハ８との距離がそれぞれ異なるか否かを判断する。距離が異なる場合（Ｓ２３にてＹＥＳ）ステップＳ２４へ進み、距離が異ならない場合（Ｓ２３にてＮＯ）ステップＳ２５へ進む。
【００６０】
（ニ）ステップＳ２４において、重み付け部２１は、集積回路のテストに要した時間に対して、他の半導体ウェハ各々の距離に応じた重み付けを行う。その後、ステップＳ２５へ進む。
【００６１】
（ホ）以後、ステップＳ２５〜Ｓ２９の処理内容は、図７のステップＳ１３〜Ｓ１７と同じであり説明を省略する。
【００６２】
このように、複数の他の半導体ウェハと半導体ウェハ８との距離がそれぞれ異なる場合において、重み付け部２１は、集積回路のテストに要した時間に対して、他の半導体ウェ
ハ各々の前記距離に応じた重み付けを行う。そして、テスト時間集計部２２は、重み付けされた時間の分布を集計する。これにより、より精度の高いテスト時間の予測が可能となる。
【００６３】
上記のように、本発明は、１つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６４】
例えば、特定のロット内の総ての半導体ウェハについてテストを実施した後、総ての半導体ウェハについてテスト時間マップを集計し、その半導体製品の品種についてテスト時間の分布の傾向を分析し、当該品種について同時にテストする２以上の集積回路の配置を予め設定して、同一品種の次のロットについて最初にテストを実施する半導体ウェハに適用する。これにより、ロット内で最初にテストを実施する半導体ウェハについてもテスト効率を改善することができる。
【００６５】
本発明の実施の形態においては、テスト時間集計部２２が図４（ｂ）に示したテスト時間マップを集計する場合について説明したが、図４（ａ）に示したパスフェイルマップ又は図４（ｃ）に示した詳細なテスト時間マップを集計しても構わない。図４（ａ）に示したパスフェイルマップを集計する場合、パス（Ｐ）とフェイル（Ｆ）についてそれぞれ要したテスト時間を設定すれば、図４（ｂ）と同様な半導体テスト方法を実施することができる。図４（ｃ）に示した詳細なテスト時間マップを用いることにより、テスト効率を更に向上させることができる。
【００６６】
また、図５（ａ）〜図５（ｄ）では、縦方向のプローブカードＳａ及び斜め方向のプローブカードＳｂを例に挙げたが、これ以外の配置を有するマルチプロービング用のプローブカードについても本発明を適用することができる。更に、同時に３以上の集積回路のテストを実施可能なマルチプロービング用のプローブカードについても同様である。
【００６７】
また、本発明の実施の形態では、テスタ３が制御演算部１１及びメモリ１２を備えている場合を示したが、プローバ２が制御演算部１１及びメモリ１２を備えていても構わない。
【００６８】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００６９】
【図１】図１（ａ）は本発明の実施の形態に係わる半導体テスト装置の構成を示すブロック図であり、図１（ｂ）は図１（ａ）の制御演算部１１の構成を示すブロック図である。
【図２】図２（ａ）〜図２（ｆ）は縦方向（Ｙ方向）に配列された２個の集積回路に対して同時にテスト可能なプローブカードＳａを用いて繰り返しテストを実施することにより半導体ウェハ上に形成されたｎ個の集積回路の総てをテストする手順を示す。
【図３】図３（ａ）〜図３（ｆ）は斜め方向に配列された２個の集積回路に対して同時にテスト可能なプローブカードＳｂを用いて繰り返しテストを実施することにより半導体ウェハ上に形成されたｎ個の集積回路の総てをテストする手順を示す。
【図４】図４（ａ）は、図２に示した手順により実施された集積回路の良否判定を半導体ウェハ８上のマップで示したものであり、図４（ｂ）及び図４（ｃ）は、各集積回路のテストに要した時間を半導体ウェハ８上のマップで示したものである。
【図５】図５（ａ）〜図５（ｄ）は、半導体ウェハ８上に形成されたｎ（＝２２）個の集積回路について取り得るｍ（＝２）個の集積回路の配置の例を示すウェハマップであり、図５（ａ）及び図５（ｂ）は、縦方向（Ｙ方向）に配列された２個の集積回路に対して同時にテストを実施可能なプローブカードＳａの配置例であり、図５（ｃ）及び図５（ｄ）は、斜め方向に配列された２個の集積回路に対して同時にテストを実施可能なプローブカードＳｂの配置例である。
【図６】図１（ａ）の半導体テスト装置を用いた半導体テスト方法の一例を示すフローチャートである。
【図７】第１の変形例に関わる半導体テスト方法を示すフローチャートである。
【図８】第２の変形例に関わる半導体テスト方法を示すフローチャートである。
【符号の説明】
【００７０】
２…プローバ
３…テスタ
４…ステージ
５、Ｓａ、Ｓｂ…プローブカード
６…テストヘッド
７…プローブ針
８…半導体ウェハ
９…集積回路
１１…制御演算部
１２…メモリ
２１…重み付け部
２２…テスト時間集計部
２３…平均値取得部
２４…マルチ配置決定部
２５…テスト実行部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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