(57)【要約】【課題】薄膜デカップリングキャパシタを使用して電極構造上の寄生インダクタンスを最小化することにより高周波ノイズを減らせる薄膜デカップリングキャパシタが内蔵された半導体メモリパッケージを提供する。【解決手段】本発明による半導体メモリパッケージは、基板と、上記基板の一面に実装されるメモリチップと、上記基板の一面に実装された上記メモリチップの隣接領域に形成されるデカップリングキャパシタと、を含むことを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の一面に実装されるメモリチップと、
前記基板の一面に実装された前記メモリチップの隣接領域に形成されるデカップリングキャパシタと、
を含む半導体メモリパッケージ。
【請求項２】
前記メモリチップが、前記基板上に形成された開口部を通して前記基板の他面に形成された基板配線とワイヤボンディング方式で接続することを特徴とする請求項１に記載の半導体メモリパッケージ。
【請求項３】
前記デカップリングキャパシタが薄膜であることを特徴とする請求項１に記載の半導体メモリパッケージ。
【請求項４】
前記デカップリングキャパシタが単層構造であることを特徴とする請求項１に記載の半導体メモリパッケージ。
【請求項５】
前記デカップリングキャパシタが、第１金属電極膜と第２金属電極膜との間に誘電薄膜を含むことを特徴とする請求項４に記載の半導体メモリパッケージ。
【請求項６】
前記第１金属電極膜及び前記第２金属電極膜のうちの少なくとも一つが、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることを特徴とする請求項５に記載の半導体メモリパッケージ。
【請求項７】
前記デカップリングキャパシタが多層構造であることを特徴とする請求項１に記載の半導体メモリパッケージ。
【請求項８】
前記デカップリングキャパシタが下部電極と上部電極との間に二つ以上の誘電薄膜を含み、前記誘電薄膜の間に中間電極が配置されることを特徴とする請求項７に記載の半導体メモリパッケージ。
【請求項９】
前記上部電極、前記下部電極、及び前記中間電極のうちの少なくとも一つが、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることを特徴とする請求項８に記載の半導体メモリパッケージ。
【請求項１０】
前記誘電薄膜が、ＢｉＺｎＮｂ系非晶質金属酸化物から製造されることを特徴とする請求項５または８に記載の半導体メモリパッケージ。
【請求項１１】
基板と、
前記基板の一面に形成された開口部周辺に形成されるデカップリングキャパシタと、
前記デカップリングキャパシタ上に実装されるメモリチップと、
を含む半導体メモリパッケージ。
【請求項１２】
前記メモリチップが、前記開口部を通して前記基板の他面に形成された基板配線とワイヤボンディング方式で接続することを特徴とする請求項１１に記載の半導体メモリパッケージ。
【請求項１３】
前記デカップリングキャパシタが薄膜であることを特徴とする請求項１１に記載の半導体メモリパッケージ。
【請求項１４】
前記デカップリングキャパシタが単層構造であることを特徴とする請求項１１に記載の半導体メモリパッケージ。
【請求項１５】
前記デカップリングキャパシタが第１金属電極膜と第２金属電極膜との間に誘電薄膜を含むことを特徴とする請求項１４に記載の半導体メモリパッケージ。
【請求項１６】
前記第１金属電極膜及び前記第２金属電極膜のうち少なくとも一つが、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることを特徴とする請求項１５に記載の半導体メモリパッケージ。
【請求項１７】
前記デカップリングキャパシタが多層構造であることを特徴とする請求項１１に記載の半導体メモリパッケージ。
【請求項１８】
前記デカップリングキャパシタが下部電極と上部電極との間に二つ以上の誘電薄膜を含み、前記誘電薄膜の間に中間電極が配置されることを特徴とする請求項１７に記載の半導体メモリパッケージ。
【請求項１９】
前記上部電極、前記下部電極、及び前記中間電極のうち少なくとも一つが、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることを特徴とする請求項１８に記載の半導体メモリパッケージ。
【請求項２０】
前記誘電薄膜がＢｉＺｎＮｂ系非晶質金属酸化物から製造されることを特徴とする請求項１５または１８に記載の半導体メモリパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリパッケージに関し、より詳細には、高周波ノイズを減らせる薄膜デカップリングキャパシタが内蔵された半導体メモリパッケージに関する。
【背景技術】
【０００２】
デスクトップコンピュータ及びノートパソコンを始め、デジタルカメラ、カムコーダ、ＭＰ３プレーヤ、ＰＭＰ（portable multimedia player）、携帯電話、ナビゲータなどの携帯型電子機器にはメモリカードが取り付けられて使用されている。このようなメモリカードは、近年、高画質及び高音質データの増加に伴って、容量及びリード／ライトの速度は急速に増加しているものの、サイズは小型化に向かっている。これにより、半導体メモリの回路配線幅は数十ｎｍ以下に急減し、動作速度は数百ＭＨｚ以上を上回るまでになっている。回路が微細になるほど回路断面積は減少して、同じ電圧／電流比であっても抵抗が増加することになる。このため、電圧を下げて抵抗を減らす方法が模索されている。
【０００３】
また、携帯型電子機器の特性上、バッテリ容量が限定されているので、根本的にエネルギー消耗の小さい回路を採用し、回路の効率を高めて省エネルギー化させることが課題となっている。しかし、携帯型電子機器の複雑・多機能化になるにつれて、使用電力の総合は徐々に増加している。
【０００４】
微細回路が進むと共に動作電圧が減少し、動作電圧のマージンも減少することになり、ノイズが重要な変数として浮かび上がっている。低電力回路と高速回路が使用されることにより、最大電流が増加し、回路上の電流変動比が増加してノイズの主要原因となっている。
【０００５】
【数１】
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上記一般式（１）は、時間ｔに応じる電流ｉの変化にインダクタンスＬを乗じた値が、電圧変動ΔＶの原因となることを示している。
【０００６】
同じ電力下では、電圧を下げると電流は増加する。これは一般式（１）のｉＲの増加を意味する。さらに、回路が高速に動作すると論理素子がフル稼働し、瞬間的に最大パワーを消耗する時点が発生する。このとき、ｄｉ／ｄｔはが大きくなり、回路配線の長さが長い場合に発生する寄生インダクタンス成分がノイズを増幅させる結果をもたらす。これにより全論理素子にパワーを充分に供給できなくなって回路が誤作動することもある。
【０００７】
そこで、半導体メモリの電源電圧端とグラウンド電圧端との間にデカップリングキャパシタを形成する。すなわち、ＩＣ回路の近くにデカップリングキャパシタを位置させてノイズを減らし、瞬間的に足りないパワーを使用先の最も近いところから供給する超小型バッテリの役割を行うようにする。
【０００８】
半導体メモリパッケージで最も多く使用されているデカップリングキャパシタは、ＭＬＣＣ（multilayer ceramic capacitor）形態である。このようなＭＬＣＣは、電極積層構造の特性上、寄生インダクタンスが大きいので、ノイズ除去の効果が小さいという短所がある。さらに、共振周波数も低いので数百ＭＨｚ以上の動作速度ではデカップリングキャパシタとしての役割を期待し難い。また、ＭＬＣＣは、個別素子（discrete device）であるため、容量値が不連続的であって選択幅が少ない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
こうした従来技術の問題点に鑑み、本発明は、薄膜デカップリングキャパシタを使用して電極構造上の寄生インダクタンスを最小化した半導体メモリパッケージを提供することをその目的とする。
【００１０】
本発明の他の目的は、高周波ノイズの除去特性に優れて使用可能帯域の広い半導体メモリパッケージを提供することである。
【００１１】
本発明のさらに他の目的は、厚さの薄い薄膜デカップリングキャパシタを内蔵し、製造工程中または製品取扱中に受動素子が外力により離脱する危険性を取り除いた半導体メモリパッケージを提供することである。
【００１２】
本発明のその他の目的は下記の説明を通して容易に理解できよう。
【課題を解決するための手段】
【００１３】
本発明の一実施形態によれば、基板と、該基板の一面に実装されるメモリチップと、該基板の一面に実装された上記メモリチップの隣接領域に形成されるデカップリングキャパシタと、を含む半導体メモリパッケージが提供される。
【００１４】
上記メモリチップは、上記基板上に形成された開口部を通して上記基板の他面に形成された基板配線とワイヤボンディング方式で接続できる。また、上記デカップリングキャパシタは薄膜形態であってもよい。
【００１５】
また、上記デカップリングキャパシタは単層構造であってもよい。上記デカップリングキャパシタは第１金属電極膜と第２金属電極膜との間に誘電薄膜を含むことができる。上記第１金属電極膜及び上記第２金属電極膜のうちの少なくとも一つは、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ及びＣからなる群より選ばれる少なくとも何れか一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることができる。
【００１６】
また、上記デカップリングキャパシタは多層構造であってもよい。上記デカップリングキャパシタは下部電極と上部電極との間に二つ以上の誘電薄膜を含み、上記誘電薄膜の間に中間電極が配置されてもよい。上記上部電極、上記下部電極、及び上記中間電極のうちの少なくとも一つは、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることができる。
【００１７】
上記誘電薄膜はＢｉＺｎＮｂ系非晶質金属酸化物から製造されてもよい。
【００１８】
本発明の他の実施形態によれば、基板と、該基板の一面に形成された開口部の周辺に形成されるデカップリングキャパシタと、該デカップリングキャパシタ上に実装されるメモリチップと、を含む半導体メモリパッケージが提供される。
【００１９】
上記メモリチップは、上記基板上に形成された開口部を通して上記基板の他面に形成された基板配線とワイヤボンディング方式で接続できる。上記デカップリングキャパシタは薄膜であってもよい。
【００２０】
また、上記デカップリングキャパシタは単層構造であってもよい。上記デカップリングキャパシタは、第１金属電極膜と第２金属電極膜との間に誘電薄膜を含むことができる。上記第１金属電極膜及び上記第２金属電極膜のうちの少なくとも一つは、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることができる。
【００２１】
また、上記デカップリングキャパシタは多層構造であることができる。上記デカップリングキャパシタは下部電極と上部電極との間に二つ以上の誘電薄膜を含み、上記誘電薄膜の間に中間電極が配置されてもよい。上記上部電極、上記下部電極及び上記中間電極のうちの少なくとも一つは、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料の中の何れか一つからなることができる。
【００２２】
ここで、上記誘電薄膜はＢｉＺｎＮｂ系非晶質金属酸化物から製造されてもよい。
【発明の効果】
【００２３】
本発明による半導体メモリパッケージは、薄膜デカップリングキャパシタを用いて電極構造上の寄生インダクタンスを最小化することができる。また、高周波ノイズの除去特性に優れて使用可能帯域が広く、厚さを薄く具現できるので薄膜形態のデカップリングキャパシタを内蔵でき、製造工程中または製品取扱中に受動素子が外力により離脱する危険性を除去できる効果がある。
【発明を実施するための最良の形態】
【００２４】
本発明は、多様な変更を加えることが可能であり、それにより様々な実施例を提供することができる。よって、本願では特定の実施例を図面に例示して、詳細に説明する。しかしながら、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物及び代替物を含むものとして理解されるべきである。本発明を説明するに当たって、かかる公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
【００２５】
「第１」、「第２」などの用語は、多様な構成要素を説明するのに用いることに過ぎなく、前記構成要素が前記用語により限定されるものではない。前記用語は一つの構成要素を他の構成要素と区別する目的だけに用いられる。
【００２６】
本願で用いた用語は、単に特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。本願において、「含む」または「有する」などの用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在を指すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在または付加可能性を予め排除するものではないと理解しなければならない。
【００２７】
以下、本発明の実施例を添付した図面に基づいて詳細に説明する。メモリの動作速度が速くなり、高容量化が進むにつれて、ＤＤＲ２（double data rate;３．３ＶのＳＤＲに比べて速度は二倍以上、動作電圧は２．５Ｖで低いので発熱が低い）方式が採用されている。ＤＤＲ２メモリカードのメモリチップの回路及びＢＧＡは微細であるため、印刷回路基板のメモリカードに直接実装し難く、メモリチップをＣＯＢ（chip on board）でパッケージングして、これを印刷回路基板のメモリカードに実装する方式が考案された。
【００２８】
ＣＯＢは、基板の内側中央を加工して開口し、そこを通してワイヤボンディング方式でメモリチップのパッドと基板配線とが接続する形態である。ＣＯＢは、ＤＤＲ２方式を採用し、かつ、既存のＴＳＯＰ（thin small outline package）を代替して、製品の軽薄短小化を可能とし、電気的、熱的特性に優れる。以下では、半導体メモリパッケージの一つであるＣＯＢを中心に説明する。
【００２９】
図１は、本発明の一実施例による単層構造のデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。ここで、半導体メモリパッケージ１００には単層構造のデカップリングキャパシタ１３０ａ，１３０ｂが形成されている。
【００３０】
半導体メモリパッケージ１００は基板１１０を含み、基板１１０の一面にはメモリチップ１４０が実装され、他面には基板配線１６０、ハンダボール１７０、ソルダーレジスト１２０が形成される。
【００３１】
メモリチップ１４０は基板１１０の一面に実装される。メモリチップ１４０と基板１１０の一面との間には接着層１４２が形成されており、メモリチップ１４０が基板１１０から離脱することを防止する。
【００３２】
基板１１０上のメモリチップ１４０が実装された領域の中央には開口部１１６が形成されていて、開口部１１６を通してワイヤ１４５を用いたワイヤボンディング方式でメモリチップ１４０のパッドと基板１１０の他面に形成された基板配線１６０とが接続することになる。ここでエポキシ１５０を用いて開口部１１６を充填しワイヤ１４５を保護することができる。
【００３３】
基板１１０の他面にはハンダボール１７０が形成されており、半導体メモリパッケージ１００がＢＧＡ方式で印刷回路基板のメモリカードに実装できるようにする。そして、半導体メモリパッケージ１００は、ハンダボール１７０を通して印刷回路基板のメモリカードと電気信号をやり取りすることになる。
【００３４】
そして、基板１１０には、ＰＴＨ（plated through hole）１１２及び／またはＢＶＨ（blind via hole）１１４が形成されていて、基板１１０の一面と他面とを電気的に接続させる。外部の印刷回路基板のメモリカードから伝達された電気信号を、ハンダボール１７０を通して基板１１０の一面に伝達する。
【００３５】
単層構造のデカップリングキャパシタ１３０ａ，１３０ｂは、基板１１０の一面に実装されたメモリチップ１４０の隣接領域に形成される。以下、単層構造のデカップリングキャパシタ１３０ａを中心に説明する。
【００３６】
単層構造のデカップリングキャパシタ１３０ａは、第１金属電極膜１３１、誘電薄膜１３２、及び第２金属電極膜１３３を含んでいる。基板１１０の一面のメモリチップ１４０が実装された領域周辺に第１金属電極膜１３１を形成する。第１金属電極膜１３１は、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料などから形成されることができ、スパッタリング、蒸着法、または無電解めっき工程などを使用できる。第１金属電極膜１３１は１０〜２０μｍの厚さを有することができる。
【００３７】
誘電薄膜１３２は第１金属電極膜１３１上に形成される。誘電薄膜１３２は、常誘電体（paraelectric material）または強誘電体（ferroelectric material）で形成することができ、高周波特性に優れた常誘電体のＢｉＺｎＮｂ系非晶質金属酸化物で形成されることが好ましい。非晶質のＢｉＺｎＮｂ系金属酸化物は少なくとも誘電率１５を有し、好ましくは３０以上の誘電率を有することができる。好ましくは、本発明で採用される誘電薄膜１３２はＢｉｘＺｎｙＮｂｚＯ７で表される金属酸化物である。誘電薄膜１３２を薄膜キャパシタとして採用するためには、好ましくは５０ｎｍ〜１μｍ、さらに好ましくは２００〜５００ｎｍの厚さを有することができる。
【００３８】
第２金属電極膜１３３は誘電薄膜１３２上に形成され、第１金属電極膜１３１と同じ物質及び同じ工程で形成されることができる。第２金属電極膜１３３は誘電薄膜１３２上部にだけ形成され、メモリチップ１４０上部には形成されない。また、第２金属電極膜１３３は、コンタクトビア１９０を介して基板配線と電気的に接続する。
【００３９】
メモリチップ１４０は、パッド及びワイヤ１４５を通して基板配線１６０と接続し、基板１１０に形成された基板配線１６０、ＰＴＨ１１２、ＢＶＨ１１４を通してデカップリングキャパシタ１３０ａ，１３０ｂと電気的に接続する。
【００４０】
メモリチップ１４０において、論理素子の稼働時に大電流が要求される場合、瞬間的な電流値増加により電圧降下が起こる場合、論理素子を１００％稼働できない状態になることを防止するために、メモリチップ１４０に隣接したデカップリングキャパシタ１３０ａ，１３０ｂを用いて足りない電流を供給する。また、メモリチップ１４０に供給される電源はＤＣであって、周辺回路の高周波信号発生源からのノイズを除去する。
【００４１】
基板１１０の一面に実装されたメモリチップ１４０及びデカップリングキャパシタ１３０ａ，１３０ｂ上にエポキシモールディングコンパウンド（ＥＭＣ：epoxy molding compound）１８０を覆うことにより、半導体メモリパッケージ１００が完成される。エポキシモールディングコンパウンド１８０は、エポキシ樹脂（epoxy resin）及び多数の材料を混合した熱硬化性樹脂封止材であって、外部の熱、水分、衝撃などからメモリチップ１４０を保護するために使用する。また、エポキシモールディングコンパウンド１８０は熱導電性に優れたモールディング素材が好ましい。
【００４２】
以上では、単層構造のデカップリングキャパシタについて説明したが、単層構造のデカップリングキャパシタを使っても静電容量が足りない場合は、２個以上のＭＩＮ（metal-insulator-metal）構造を積層して静電容量を整数倍に近く増加させることができる。これについて図２を参照して説明する。
【００４３】
図２は本発明の他の実施例による多層構造のデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。図２を参照して説明するに当たって、図１と同一の参照番号が付与された構成要素は、図１の構成要素と同じまたは対応するものであって、その重複説明は省略する。
【００４４】
半導体メモリパッケージ２００には基板１１０の一面に実装されたメモリチップ１４０の隣接領域に多層構造のデカップリングキャパシタ２３０ａ，２３０ｂが形成される。以下、多層構造のデカップリングキャパシタ２３０ａを中心に説明し、その例として、２層構造のデカップリングキャパシタを説明するが、３層以上のデカップリングキャパシタにも同様に適用できるのは当業者にとって明らかである。
【００４５】
多層構造のデカップリングキャパシタ２３０ａは、第１金属電極膜２３１、第１誘電薄膜２３２、第２金属電極膜２３３、第２誘電薄膜２３４、及び第３金属電極膜２３５を含む。ここで、第１金属電極膜２３１が下部電極、第３金属電極膜２３５が上部電極に該当し、下部電極と上部電極との間の、二つ以上の誘電薄膜間ごとに中間電極が位置する。
【００４６】
基板１１０の一面に実装されたメモリチップ１４０の周辺に下部電極、すなわち、第１金属電極膜２３１を形成する。第１金属電極膜２３１は、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料などから形成されることができ、スパッタリング、蒸着法または無電解めっき工程などを使用できる。また、第１金属電極膜２３１は１０〜２０μｍの厚さを有することができる。
【００４７】
第１誘電薄膜２３２は第１金属電極膜２３１上に形成される。第１誘電薄膜２３２は常誘電体または強誘電体で形成されるが、高周波特性に優れた常誘電体のＢｉＺｎＮｂ系非晶質金属酸化物で形成されることが好ましい。非晶質のＢｉＺｎＮｂ系金属酸化物は、少なくとも誘電率１５を有し、好ましくは３０以上を有することができる。また、本発明の第１誘電薄膜２３２は、ＢｉｘＺｎｙＮｂｚＯ７で表される金属酸化物であることが好ましい。第１誘電薄膜２３２を薄膜キャパシタとして採用するためには、好ましくは５０ｎｍ〜１μｍ、さらに好ましくは２００〜５００ｎｍの厚さを有することができる。
【００４８】
第２金属電極膜２３３は第１誘電薄膜２３２上に形成される。第２金属電極膜２３３は第１金属電極膜２３１と同じ物質及び同じ工程で形成されることができる。また、第２誘電薄膜２３４は第２金属電極膜２３３上に形成され、第１誘電薄膜２３２と同じ物質及び同じ工程で形成されることができる。
【００４９】
上部電極、すなわち、第３金属電極膜２３５は第２誘電薄膜２３４上に形成され、第１金属電極膜２３１及び／または第２金属電極膜２３３と同じ物質及び同じ工程で形成されることができる。第３金属電極膜２３５は、第２誘電薄膜２３４上部にだけ形成され、メモリチップ１４０上部には形成されない。また、第３金属電極膜２３５は、コンタクトビア１９０を介して基板配線と電気的に接続する。
【００５０】
メモリチップ１４０は、パッド及びワイヤ１４５を通して基板配線１６０と接続し、基板１１０に形成された基板配線１６０、ＰＴＨ１１２、及びＢＶＨ１１４を通してデカップリングキャパシタ２３０ａ，２３０ｂと電気的に接続する。
【００５１】
多層構造のデカップリングキャパシタ２３０ａ，２３０ｂを用いることにより、十分な静電容量を確保できる。
【００５２】
図３は本発明のまた他の実施例によるデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。図３を参照して説明するに当たって、図１と同一の参照番号が付与された構成要素は、図１の構成要素と同じまたは対応するものであり、その重複説明は省略する。
【００５３】
基板１１０の一面にデカップリングキャパシタ３３０ａ，３３０ｂが形成される。そして、メモリチップ１４０はデカップリングキャパシタ３３０ａ，３３０ｂ上に実装され、接着層１４２により離脱を防止する。デカップリングキャパシタ３３０ａ，３３０ｂは、後で実装されるメモリチップ１４０と、基板１１０の他面に形成された基板配線１６０とがワイヤボンディング方式で接続されるように形成された開口部１１６の周辺に形成される。
【００５４】
以下、デカップリングキャパシタ３３０ａを中心に説明する。デカップリングキャパシタ３３０ａは第１金属電極膜３３１、誘電薄膜３３２、及び第２金属電極膜３３３を含む。
【００５５】
基板１１０の一面に形成された開口部１１６の周辺に第１金属電極膜３３１を形成する。第１金属電極膜３３１は、Ｃｕ、Ａｌ、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｓｎ、Ｐｂ、Ｔｉ、Ｃｒ、Ｐｄ、Ｉｎ、Ｚｎ、及びＣからなる群より選ばれる少なくとも一つの金属または金属合金、導電性金属酸化物、導電性高分子材料、導電性複合材料などから形成されることができ、スパッタリング、蒸着法または無電解めっき工程などを使用できる。また、第１金属電極膜３３１は１０〜２０μｍの厚さを有することができる。
【００５６】
誘電薄膜３３２は第１金属電極膜３３１上に形成される。誘電薄膜３３２は常誘電体または強誘電体で形成されるが、高周波特性に優れた常誘電体のＢｉＺｎＮｂ系非晶質金属酸化物で形成されることが好ましい。非晶質のＢｉＺｎＮｂ系金属酸化物は、少なくとも誘電率１５を有し、好ましくは３０以上を有することができる。また、本発明の誘電薄膜３３２は、ＢｉｘＺｎｙＮｂｚＯ７で表される金属酸化物であることが好ましい。誘電薄膜３３２を薄膜キャパシタとして採用するためには、好ましくは５０ｎｍ〜１μｍ、さらに好ましくは２００〜５００ｎｍの厚さを有することができる。
【００５７】
第２金属電極膜３３３は誘電薄膜３３２上に形成される。第２金属電極膜３３３は第１金属電極膜３３１と同じ物質及び同じ工程で形成されることができる。また、第２金属電極膜３３３はコンタクトビア１９０を介して基板配線と電気的に接続する。
【００５８】
メモリチップ１４０は、開口部１１６を貫通するワイヤ１４５を通して基板配線１６０と接続し、基板１１０に形成された基板配線１６０、ＰＴＨ１１２、及びＢＶＨ１１４を通してデカップリングキャパシタ３３０ａ，３３０ｂと電気的に接続する。
【００５９】
図１及び図２に示されたデカップリングキャパシタとは異なって、図３に示されたデカップリングキャパシタ３３０ａ，３３０ｂは、メモリチップ１４０の接着層１４２の下部に形成されている。メモリチップ１４０の接着層１４２に該当する面積をキャパシタの面積として活用できるので、静電容量に対する設計自由度が大きくなる。また、図３にはデカップリングキャパシタ３３０ａ，３３０ｂの単層構造だけが示されているが、多層構造にも適用可能である。
【００６０】
また、図１及び図２に示された半導体メモリパッケージ１００、２００は、基板１１０の一面にメモリチップ１４０が実装された後に、デカップリングキャパシタ１３０ａ，１３０ｂ，２３０ａ，２３０ｂを形成する。しかし、図３に示された半導体メモリパッケージ３００は、デカップリングキャパシタ３３０ａ，３３０ｂを形成した後に、メモリチップ１４０が実装される。
【００６１】
図３に示された半導体メモリパッケージ３００の場合は、基板１１０とメモリチップ１４０との間にデカップリングキャパシタ３３０ａ，３３０ｂが配置されることにより、半導体メモリパッケージ３００の厚さが増加する。しかし、単層構造のデカップリングキャパシタ３３０ａ，３３０ｂの場合は、厚さが略４０μｍ以下で、半導体メモリパッケージ３００全サイズに比べて非常に小さいため、半導体メモリパッケージ３００の厚さに及ぼす影響は殆どない。
【００６２】
以上、本発明の好ましい実施例を参照して説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できよう。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施例による単層構造のデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。
【図２】本発明の他の実施例による多層構造のデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。
【図３】本発明のさらに他の実施例によるデカップリングキャパシタを内蔵した半導体メモリパッケージの断面図である。
【符号の説明】
【００６４】
１００、２００、３００  半導体メモリパッケージ
１１０  基板
１４０  メモリチップ
１１６  開口部
１３０ａ、１３０ｂ、２３０ａ、２３０ｂ、３３０ａ、３３０ｂ  デカップリングキャパシタ
【図１】
2009055040.tif 000004
【図２】
2009055040.tif 000005
【図３】
2009055040.tif 000006