(57)【要約】【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。【解決手段】この半導体装置２０は、エピタキシャル層２のｎ型ウェル領域２ａに形成されたトレンチ３と、トレンチ３の内面上に形成された埋め込み電極５と、エピタキシャル層２のｐ-型領域２ｂに形成され、複数のｎ+型拡散領域７およびｐ+型拡散領域８によって構成された双方向ツェナーダイオードとを備えている。そして、ｎ型ウェル領域２ａにおいて、トレンチ３の周辺に形成される空乏層でエピタキシャル層２の隣り合うトレンチ３間の各領域が塞がれることにより電流通路１３が遮断される一方、トレンチ３の周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路１３が開くように構成されている。また、ｐ-型領域２ｂに形成された双方向ツェナーダイオードは、ソース−ドレイン間およびソース−ゲート間に接続されている。【選択図】図１
2009004399.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の第１領域と、前記第１領域上に設けられた一導電型の第２領域および逆導電型の第３領域とを有する半導体層と、
前記半導体層の第２領域に少なくとも形成され、互いに所定の間隔を隔てて配列されているとともに、各々の開口端が前記半導体層の上面側に位置している複数のトレンチと、
前記複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、
前記第２領域の前記隣り合うトレンチ間の各領域が電流通路となり、かつ、前記トレンチの周辺に形成される空乏層で前記第２領域の前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより前記電流通路が開くように構成されており、
前記半導体層の第３領域には、複数の拡散領域によって構成された双方向ツェナーダイオードが形成されていることを特徴とする、半導体装置。
【請求項２】
前記半導体層の少なくとも前記第２領域上に形成された電極層をさらに備え、
前記半導体層の前記第２領域と、前記双方向ツェナーダイオードを構成する前記複数の拡散領域の第１部分とが、前記電極層を介して電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１領域上に設けられた一導電型の第４領域をさらに備え、
前記双方向ツェナーダイオードを構成する前記複数の拡散領域の第２部分は、前記第４領域を介して前記第１領域と電気的に接続されていることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記双方向ツェナーダイオードを構成する前記複数の拡散領域の第３部分は、前記複数の埋め込み電極のうちの所定の埋め込み電極に電気的に接続されていることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記複数の拡散領域は、一導電型の第１拡散領域と逆導電型の第２拡散領域とを含み、
前記第１拡散領域は、互いに所定の間隔を隔てて配列されており、
前記第２拡散領域は、平面的に見て、互いに隣り合う前記第１拡散領域の間に、各々の前記第１拡散領域と接するように配置されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第３領域は、前記第２領域の外側の領域に、平面的に見て、前記第２領域を囲むように形成されており、
前記第４領域は、前記第３領域の外側の領域に、平面的に見て、前記第３領域を囲むように形成されていることを特徴とする、請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記半導体層の前記隣り合うトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の第３拡散領域をさらに備え、
前記トレンチおよび前記第３拡散領域の各々の周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、スイッチング機能などを有する半導体装置に関する。
【背景技術】
【０００２】
従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチに、ゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００３】
図１４は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１４を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００４】
また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。
【０００５】
また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。
【０００６】
上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。
【０００７】
具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。
【０００８】
このように、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。
【０００９】
また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
【００１０】
【特許文献１】特開２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１４に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の第１領域と、第１領域上に設けられた一導電型の第２領域および逆導電型の第３領域とを有する半導体層と、半導体層の第２領域に少なくとも形成され、互いに所定の間隔を隔てて配列されているとともに、各々の開口端が半導体層の上面側に位置している複数のトレンチと、複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備えている。そして、第２領域の隣り合うトレンチ間の各領域が電流通路となり、かつ、トレンチの周辺に形成される空乏層で第２領域の隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路が開くように構成されており、半導体層の第３領域には、複数の拡散領域によって構成された双方向ツェナーダイオードが形成されている。なお、本発明の半導体層は、半導体基板を含む。
【００１４】
この一の局面による半導体装置では、上記のように、少なくとも、一導電型の半導体層の第２領域に、埋め込み電極が埋め込まれる複数のトレンチを形成し、かつ、トレンチの周辺に形成される空乏層で半導体層の隣り合うトレンチ間の各領域が塞がれることにより電流通路（半導体層の隣り合うトレンチ間の各領域）が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路（半導体層の隣り合うトレンチ間の各領域）が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、オン状態（電流通路が開いている状態）からオフ状態（電流通路が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路（半導体層の隣り合うトレンチ間の各領域）の空乏層が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００１５】
また、一の局面による半導体装置では、上記のように、複数の拡散領域によって構成された双方向ツェナーダイオードを第３領域に形成することによって、スイッチングトランジスタのソース−ドレイン間およびソース−ゲート間に双方向ツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置に静電気やサージ電圧などが入力されたとしても、その静電気やサージ電圧などを双方向ツェナーダイオードにより吸収することができる。したがって、半導体装置に静電気やサージ電圧などが入力されることに起因する絶縁破壊などを抑制することができる。その結果、絶縁破壊などに起因して、半導体装置が破損してしまうという不都合が発生するのを抑制することができる。
【００１６】
また、上記した構成では、スイッチングトランジスタと双方向ツェナーダイオードとが一体化されているので、スイッチングトランジスタと双方向ツェナーダイオードとを接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタおよび双方向ツェナーダイオードを含む回路の小面積化を図ることができる。
【００１７】
上記一の局面による半導体装置において、半導体層の少なくとも第２領域上に形成された電極層をさらに備えるとともに、半導体層の第２領域と、双方向ツェナーダイオードを構成する複数の拡散領域の第１部分とを、電極層を介して電気的に接続することができる。
【００１８】
この場合において、好ましくは、第１領域上に設けられた一導電型の第４領域をさらに備え、双方向ツェナーダイオードを構成する複数の拡散領域の第２部分は、第４領域を介して第１領域と電気的に接続されている。このように構成すれば、容易に、スイッチングトランジスタのソース−ドレイン間に双方向ツェナーダイオードが接続された状態にすることができる。
【００１９】
上記電極層を備える構成において、好ましくは、双方向ツェナーダイオードを構成する複数の拡散領域の第３部分は、複数の埋め込み電極のうちの所定の埋め込み電極に電気的に接続されている。このように構成すれば、容易に、スイッチングトランジスタのゲート−ソース間に双方向ツェナーダイオードが接続された状態にすることができる。
【００２０】
上記一の局面による半導体装置において、好ましくは、複数の拡散領域は、一導電型の第１拡散領域と逆導電型の第２拡散領域とを含み、第１拡散領域は、互いに所定の間隔を隔てて配列されており、第２拡散領域は、平面的に見て、互いに隣り合う第１拡散領域の間に、各々の第１拡散領域と接するように配置されている。このように構成すれば、第３領域に、双方向ツェナーダイオードを容易に形成することができる。
【００２１】
また、上記した構成では、第１拡散領域および第２拡散領域の形成数を変えることによって、双方向ツェナーダイオードのツェナー電圧（降伏電圧）を容易に調整することができるので、容易に、スイッチングトランジスタのソース−ドレイン間およびソース−ゲート間に、所定のツェナー電圧（降伏電圧）を有する双方向ツェナーダイオードが接続された状態にすることができる。
【００２２】
上記第４領域が設けられた構成において、第３領域を、第２領域の外側の領域に、平面的に見て、第２領域を囲むように形成するとともに、第４領域を、第３領域の外側の領域に、平面的に見て、第３領域を囲むように形成することができる。
【００２３】
上記一の局面による半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
【００２４】
上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
【００２５】
この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。
【００２６】
上記一の局面による半導体装置において、半導体層の隣り合うトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の第３拡散領域をさらに備え、トレンチおよび第３拡散領域の各々の周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。
【００２７】
なお、上記一の局面による半導体装置において、第２領域の隣り合うトレンチ間の各領域を介して流れる電流を遮断する場合には、隣り合うトレンチの各々の周辺に形成される空乏層が互いに連結された状態となるように構成されていてもよい。このように構成すれば、確実に、隣り合うトレンチの各々の周辺に形成される空乏層で、半導体層の隣り合うトレンチ間の各領域を塞ぐことができる。
【００２８】
また、上記一の局面による半導体装置において、埋め込み電極の上面上に形成された層間絶縁膜をさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して同一面となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれていてもよい。このように構成すれば、隣り合うトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（半導体層の隣り合うトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣り合うトレンチ間の距離を小さくすることができるので、容易に、隣り合うトレンチの各々の周辺に形成された空乏層を互いに連結させやすくすることが可能となる。
【発明の効果】
【００２９】
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。
【００３１】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面図である。図２は、図１に示した第１実施形態による半導体装置のトレンチおよび拡散領域の平面形状を説明するための平面図である。図３〜図５は、本発明の第１実施形態による半導体装置の構造を説明するための図である。まず、図１〜図５を参照して、本発明の第１実施形態による半導体装置２０の構造について説明する。
【００３２】
第１実施形態による半導体装置２０は、図１〜図３に示すように、領域２０ａと、その領域２０ａの外側に、平面的に見て、領域２０ａを囲むように設けられた領域２０ｂとを有している。そして、半導体装置２０の領域２０ａは、ノーマリオフ型のスイッチングトランジスタとして機能するように構成されており、半導体装置２０の領域２０ｂは、双方向ツェナーダイオードとして機能するように構成されている。すなわち、第１実施形態の半導体装置２０は、スイッチングトランジスタおよび双方向ツェナーダイオードが一体的に設けられた構造を有している。
【００３３】
具体的な構造としては、第１実施形態の半導体装置２０では、ｎ+型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｐ-型シリコンからなるエピタキシャル層２が形成されている。ｎ+型シリコン基板１には、後述するドレイン電極１０との間で良好なオーミック接触を得るためにｎ型不純物が高濃度で導入されている。なお、ｎ+型シリコン基板１およびエピタキシャル層２は、本発明の「半導体層」の一例である。
【００３４】
また、エピタキシャル層２は、図１および図３に示すように、ｎ型不純物が導入されることによって形成されたｎ型ウェル領域２ａおよび２ｃと、エピタキシャル層２を構成するｐ-型シリコンの領域であるｐ-型領域２ｂとを有している。また、ｎ型ウェル領域２ａおよび２ｃは、それぞれ、エピタキシャル層２の上面側からｎ+型シリコン基板１の上面に達する深さまでｎ型不純物をイオン注入することによって形成されている。なお、ｎ型ウェル領域２ａおよび２ｃのｎ型不純物濃度は、たとえば、約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3であり、ｐ-型領域２ｂのｐ型不純物濃度は、たとえば、約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3である。
【００３５】
また、ｎ型ウェル領域２ａは、半導体装置２０の領域２０ａに対応する領域に形成されているとともに、ｐ-型領域２ｂは、半導体装置２０の領域２０ｂに対応する領域に形成されている。すなわち、ｐ-型領域２ｂは、ｎ型ウェル領域２ａの外側の領域に、平面的に見て、ｎ型ウェル領域２ａを囲むように形成されている。また、ｎ型ウェル領域２ｃは、ｐ-型領域２ｂの外側の領域に、平面的に見て、ｐ-型領域２ｂを囲むように形成されている。すなわち、エピタキシャル層２には、ｎ型ウェル領域２ａとｎ型ウェル領域２ｃとの間にｐ-型領域２ｂが挟まれるように、ｎ型ウェル領域２ａ、ｐ-型領域２ｂおよびｎ型ウェル領域２ｃが、それぞれ、形成されている。なお、ｎ+型シリコン基板１は、本発明の「一導電型の第１領域」の一例であり、ｎ型ウェル領域２ａは、本発明の「一導電型の第２領域」の一例である。また、ｐ-型領域２ｂは、本発明の「逆導電型の第３領域」の一例であり、ｎ型ウェル領域２ｃは、本発明の「一導電型の第４領域」の一例である。
【００３６】
また、エピタキシャル層２のｎ型ウェル領域２ａには、エピタキシャル層２の厚み方向に掘られた複数のトレンチ３が形成されている。ただし、複数のトレンチ３のうち両端側のトレンチ３については、エピタキシャル層２のｎ型ウェル領域２ａとｐ-型領域２ｂとの境界部分に形成されている。この複数のトレンチ３は、エピタキシャル層２をその上面（主表面）側からエッチングすることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、エピタキシャル層２の上面側に位置している。
【００３７】
また、複数のトレンチ３は、図２に示すように、平面的に見て、その各々がエピタキシャル層２の上面に対して平行な所定方向（Ｙ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＸ方向の幅は、約０．１μｍ〜約１μｍに設定されている。
【００３８】
また、複数のトレンチ３の各々の上面上には、エピタキシャル層２を構成するシリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。
【００３９】
また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５が形成されている。この複数の埋め込み電極５の各々は、対向するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。
【００４０】
上記のような複数の埋め込み電極５が設けられた第１実施形態の構成では、複数の埋め込み電極５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣り合うトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣り合うトレンチ３の各々の周辺に形成された空乏層が互いに連結される距離に設定されている。このため、第１実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、エピタキシャル層２の隣り合うトレンチ３間の各領域が空乏層によって塞がれた状態にすることができる。
【００４１】
また、第１実施形態の複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極５ａおよび５ｂに分けられている。一方の埋め込み電極５ａは、所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極５ｂは、後述するソース電極９に電気的に接続されている。すなわち、他方の埋め込み電極５ｂは、ソース電極９と同電位となるように構成されている。また、埋め込み電極５ａおよび５ｂは、Ｘ方向に１つずつ交互に配置されている。したがって、２つの埋め込み電極５ａ（５ｂ）の間に１つの埋め込み電極５ｂ（５ａ）が配置されていることになる。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。
【００４２】
また、複数のトレンチ３の各々の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極５と後述するソース電極９との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、エピタキシャル層２の上面（隣り合うトレンチ３間の各領域の上端部の上面）に対して同一面となっている。
【００４３】
また、エピタキシャル層２のｎ型ウェル領域２ａの上面側の部分（隣り合うトレンチ３間の各領域の上端部）には、エピタキシャル層２のｎ型ウェル領域２ａの上面側に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ｄが形成されている。このエピタキシャル層２の高濃度領域２ｄの濃度は、後述するソース電極９との間で良好なオーミック接触を得ることが可能なように設定されており、エピタキシャル層２のｎ型ウェル領域２ａの他の部分のｎ型不純物濃度よりも高くなっている。さらに、エピタキシャル層２の高濃度領域２ｄの厚み（イオン注入による拡散後の深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、エピタキシャル層２の高濃度領域２ｄの下端部は、埋め込み電極５の上端部よりも上方に位置している。
【００４４】
一方、図１に示すように、エピタキシャル層２のｐ-型領域２ｂには、ｎ型不純物が高濃度（たとえば、約１×１０17ｃｍ-3〜約１×１０20ｃｍ-3）で導入された複数のｎ+型拡散領域７と、ｐ型不純物が高濃度（たとえば、約１×１０17ｃｍ-3〜約１×１０20ｃｍ-3）で導入された複数のｐ+型拡散領域８とが形成されている。この複数のｎ+型拡散領域７の各々は、エピタキシャル層２の上面側からｎ型不純物をイオン注入することにより形成されているとともに、複数のｐ+型拡散領域８の各々は、エピタキシャル層２の上面側からｐ型不純物をイオン注入することにより形成されている。また、複数のｐ+型拡散領域８の各々の厚み（イオン注入による拡散後の深さ）は、ｎ+型拡散領域７の厚み（イオン注入による拡散後の深さ）よりも大きくなるように設定されている。すなわち、ｐ+型拡散領域８の下端部は、ｎ+型拡散領域７の下端部よりも下方に位置している。
【００４５】
また、ｎ+型拡散領域７の各々、および、ｐ+型拡散領域８の各々は、図３および図４に示すように、平面的に見て、ｎ型ウェル領域２ａを囲むように形成されている。そして、ｎ+型拡散領域７とｐ+型拡散領域８とは、平面的に見て、互いに交互に配置されている。具体的には、図１および図４に示すように、２つのｎ+型拡散領域７の間に、１つのｐ+型拡散領域８が各々のｎ+型拡散領域７と接するように配置されている。これにより、エピタキシャル層２のｐ-型領域２ｂに、複数のｎ+型拡散領域７と複数のｐ+型拡散領域８とによって構成された双方向ツェナーダイオードが形成される。なお、複数のｎ+型拡散領域７および複数のｐ+型拡散領域８は、本発明の「複数の拡散領域」の一例である。また、ｎ+型拡散領域７およびｐ+型拡散領域８は、それぞれ、本発明の「第１拡散領域」および「第２拡散領域」の一例である。
【００４６】
また、図１に示すように、エピタキシャル層２の上面上（半導体装置２０の領域２０ａに対応する領域上）には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層などからなるソース電極９が形成されている。このソース電極９は、エピタキシャル層２の高濃度領域（隣り合うトレンチ３間の各領域の上端部）２ｃに対してオーミック接触しているとともに、双方向ツェナーダイオードを構成する複数のｎ+型拡散領域７のうちの最もｎ型ウェル領域２ａ側のｎ+型拡散領域７ａともオーミック接触している。なお、ソース電極９は、本発明の「電極層」の一例であり、最もｎ型ウェル領域２ａ側のｎ+型拡散領域７ａは、本発明の「第１部分」の一例である。
【００４７】
また、ｎ+型シリコン基板１の下面（裏面）上には、複数の金属層が積層された多層構造のドレイン電極１０が形成されている。このドレイン電極１０は、全領域に渡って、ｎ+型シリコン基板１の下面（裏面）に対してオーミック接触している。
【００４８】
また、エピタキシャル層２のｐ-型領域２ｂの上面上には、ｎ+型拡散領域７およびｐ+型拡散領域８の所定領域を覆うように、ＳｉＯ2層１１が形成されている。このＳｉＯ2層１１は、双方向ツェナーダイオードを構成する複数のｎ+型拡散領域７のうちの所定のｎ+型拡散領域７ｃの上面の一部を露出させるように形成されている。なお、複数のｎ+型拡散領域７のうちの所定のｎ+型拡散領域７ｃは、本発明の「第３部分」の一例である。
【００４９】
ここで、双方向ツェナーダイオードを構成する複数のｎ+型拡散領域７のうちの最もｎ型ウェル領域２ｃ側のｎ+型拡散領域７ｂは、ｎ型ウェル領域２ｃにも形成されている。このため、ｎ+型拡散領域７ｂとｎ+型シリコン基板１（ドレイン電極１０）とは、ｎ型ウェル領域２ｃを介して、電気的に接続された状態となっている。これにより、半導体装置２０におけるスイッチングトランジスタのソース−ドレイン間に、双方向ツェナーダイオードが電気的に接続された状態となっている。なお、最もｎ型ウェル領域２ｃ側のｎ+型拡散領域７ｂは、本発明の「第２部分」の一例である。
【００５０】
また、エピタキシャル層２におけるｐ-型領域２ｂの上面上の所定領域には、埋め込み電極５ａと電気的に接続されたメタル層１２が形成されている。このメタル層１２の一部は、露出しているｎ+型拡散領域７ｃの上面の一部とオーミック接触している。すなわち、埋め込み電極５ａと電気的に接続されているメタル層１２は、双方向ツェナーダイオードを構成する複数のｎ+型拡散領域７のうちの所定のｎ+型拡散領域７ｃとも電気的に接続されている。これにより、半導体装置２０におけるスイッチングトランジスタのソース−ゲート間に、双方向ツェナーダイオードが電気的に接続された状態となっている。
【００５１】
上記した構成では、半導体装置２０のスイッチングトランジスタとして機能する領域２０ａにおいて、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流（エピタキシャル層２の厚み方向に流れる電流）は、エピタキシャル層２の隣り合うトレンチ３間の各領域を通過することになる。すなわち、エピタキシャル層２の隣り合うトレンチ３間の各領域は、スイッチングトランジスタの電流通路（チャネル）１３として機能することになる。
【００５２】
そして、上記した構造を有する第１実施形態の半導体装置２０は、図５に示すような等価回路で表すことができる。すなわち、第１実施形態の半導体装置２０では、図５に示すように、スイッチングトランジスタのソース−ドレイン間およびソース−ゲート間に、それぞれ、双方向ツェナーダイオードが接続された回路となる。なお、図５では、便宜上、半導体装置２０のスイッチングトランジスタの部分を、ＭＯＳＦＥＴの回路記号で表している。
【００５３】
図６および図７は、本発明の第１実施形態による半導体装置の動作を説明するための断面図である。図６には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図７には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図６および図７を参照して、第１実施形態のスイッチ装置として機能する半導体装置２０の動作について説明する。なお、以下の説明では、半導体装置２０の動作として、スイッチングトランジスタとして機能する領域２０ａの動作について説明する。
【００５４】
まず、図６および図７に示すように、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとすると、埋め込み電極５ｂがソース電極９に電気的に接続されているため、埋め込み電極５ｂに対して負電位が印加されることになる。したがって、埋め込み電極５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）の周辺には、多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｂ）が形成されている。
【００５５】
そして、図６に示すように、半導体装置２０がオフ状態の場合には、埋め込み電極５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）の周辺に存在する多数キャリアが減少するように、埋め込み電極５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺には、トレンチ３ｂの周辺に形成された空乏層１４（１４ｂ）と同様の空乏層１４（１４ａ）が形成されている。
【００５６】
この際、トレンチ３ａとトレンチ３ｂとの間の領域では、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１４ａおよび１４ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域では、空乏層１４ａおよび１４ｂが互いに連結された状態となる。これにより、電流通路１３が空乏層１４ａおよび１４ｂによって塞がれた状態となるので、電流通路１３を介して流れる電流を遮断することができる。したがって、半導体装置２０がオフ状態となる。
【００５７】
次に、図７に示すように、半導体装置２０をオフ状態からオン状態に切り替える場合には、埋め込み電極５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１４ａ（図６参照）を消滅させる。すなわち、電流通路１３の埋め込み電極５ａ側の部分を塞いでいた空乏層１４ａを消滅させる。これにより、電流通路１３の埋め込み電極５ａ側の部分を介して図７中の矢印方向に電流を流すことができるので、半導体装置２０をオン状態にすることが可能となる。
【００５８】
また、半導体装置２０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図６に示した状態に戻るので、半導体装置２０をオフ状態にすることが可能となる。
【００５９】
第１実施形態では、上記のように、エピタキシャル層２のｎ型ウェル領域２ａにおいて、トレンチ３の周辺に形成される空乏層１４でエピタキシャル層２の隣り合うトレンチ３間の各領域が塞がれることにより電流通路１３が遮断される一方、トレンチ３の周辺に形成された空乏層１４の少なくとも一部（トレンチ３ａの周辺に形成された空乏層１４ａ）が消滅することにより電流通路１３が開くように構成することによって、トレンチ３の周辺に形成される空乏層１４の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オン状態（電流通路１３が開いている状態）からオフ状態（電流通路１３が閉じている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路１３の空乏層１４が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）に比べて、オン抵抗を大幅に低減することができる。
【００６０】
また、第１実施形態では、上記のように、ｎ+型拡散領域７とｐ+型拡散領域８とが交互に配置されることによって構成された双方向ツェナーダイオードを、エピタキシャル層２のｐ-型領域２ｂに形成することによって、半導体装置２０におけるスイッチングトランジスタのソース−ドレイン間およびソース−ゲート間に双方向ツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置２０に静電気やサージ電圧などが入力されたとしても、その静電気やサージ電圧などを双方向ツェナーダイオードにより吸収することができる。したがって、半導体装置２０に静電気やサージ電圧などが入力されることに起因する絶縁破壊などを抑制することができる。その結果、絶縁破壊などに起因して、半導体装置２０が破損してしまうという不都合が発生するのを抑制することができる。
【００６１】
また、上記した第１実施形態の構成では、ｎ+型拡散領域７およびｐ+型拡散領域８の形成数を変えることによって、双方向ツェナーダイオードのツェナー電圧（降伏電圧）を容易に調整することができる。このため、スイッチングトランジスタのソース−ドレイン間およびソース−ゲート間に、所定のツェナー電圧（降伏電圧）を有する双方向ツェナーダイオードが接続された状態に容易にすることができる。
【００６２】
さらに、上記した第１実施形態の構成では、スイッチングトランジスタと双方向ツェナーダイオードとが一体化されているので、スイッチングトランジスタと双方向ツェナーダイオードとを接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタおよび双方向ツェナーダイオードを含む回路の小面積化を図ることができる。
【００６３】
また、第１実施形態では、上記のように、電流通路１３を遮断する場合に、隣り合うトレンチ３の各々の周辺に形成される空乏層１４が互いに連結するように構成することによって、確実に、隣り合うトレンチ３の各々の周辺に形成される空乏層１４で、電流通路１３を塞ぐことができる。
【００６４】
また、第１実施形態では、上記のように、層間絶縁膜６の上面がエピタキシャル層２の上面に対して同一面となるように層間絶縁膜６を各々のトレンチ３に埋め込みことによって、隣り合うトレンチ３間の距離を小さくしたとしても、エピタキシャル層２の上面側の部分（隣り合うトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣り合うトレンチ３間の距離を小さくすることができるので、隣り合うトレンチ３の各々の周辺に形成された空乏層１４を互いに連結させ易くすることができる。
【００６５】
（第２実施形態）
図８は、本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図８を参照して、第２実施形態による半導体装置３０のスイッチングトランジスタとして機能する領域３０ａの構造について説明する。
【００６６】
この第２実施形態の半導体装置３０では、そのスイッチングトランジスタとして機能する領域３０ａに、所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）のみが設けられている。
【００６７】
そして、第２実施形態では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流は、隣り合うトレンチ３ａ間の各領域を通過することになる。すなわち、第２実施形態では、隣り合うトレンチ３ａ間の各領域が電流通路３２として機能することになる。
【００６８】
なお、第２実施形態の半導体装置３０のスイッチングトランジスタとして機能する領域３０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第２実施形態の半導体装置３０の双方向ツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０の双方向ツェナーダイオードとして機能する領域２０ｂの構造と同様である。
【００６９】
図９は、本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図８および図９を参照して、第２実施形態の半導体装置３０のスイッチングトランジスタとして機能する領域３０ａの動作について説明する。
【００７０】
まず、オフ状態の場合には、図８に示すように、全てのトレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、全ての埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路３２が空乏層１４ａによって塞がれた状態となるので、電流通路３２を介して流れる電流を遮断することができる。
【００７１】
そして、オフ状態からオン状態に切り替える場合には、図９に示すように、全ての埋め込み電極５ａに対して正電位を印加することによって、図８に示した全ての空乏層１４ａを消滅させる。これにより、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとすれば、電流通路３２を介して図９中の矢印方向に電流を流すことができる。
【００７２】
この第２実施形態の効果は、上記第１実施形態の効果と同様である。
【００７３】
（第３実施形態）
図１０は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１０を参照して、第３実施形態による半導体装置４０のスイッチングトランジスタとして機能する領域４０ａの構造について説明する。
【００７４】
第３実施形態の半導体装置４０では、そのスイッチングトランジスタとして機能する領域４０ａに所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、ソース電極４１の一部（以下、埋め込み部４１ａと言う）が埋め込まれたトレンチ３（３ｃ）とが設けられている。このトレンチ３ａおよび３ｃは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、ソース電極４１の埋め込み部４１ａは、トレンチ３ｃの内部において、エピタキシャル層２に対してショットキー接触している。なお、ソース電極４１の埋め込み部４１ａは、本発明の「第２埋め込み電極」の一例である。
【００７５】
そして、第３実施形態では、ソース電極４１とドレイン電極１０との間に電圧が印加された場合、ソース電極４１とドレイン電極１０との間を流れる電流は、トレンチ３ａとトレンチ３ｃとの間の各領域を通過することになる。すなわち、第３実施形態では、トレンチ３ａとトレンチ３ｃとの間の各領域が電流通路４２として機能することになる。
【００７６】
この第３実施形態の半導体装置４０のスイッチングトランジスタとして機能する領域４０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第３実施形態の半導体装置４０の双方向ツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０の双方向ツェナーダイオードとして機能する領域２０ｂの構造と同様である。
【００７７】
図１１は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１０および図１１を参照して、第３実施形態による半導体装置４０のスイッチングトランジスタとして機能する領域４０ａの動作について説明する。
【００７８】
なお、以下の動作説明では、ソース電極４１およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ソース電極４１の埋め込み部４１ａが埋め込まれたトレンチ３ｃの周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｃ）が形成されている。
【００７９】
まず、オフ状態の場合には、図１０に示すように、トレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路４２が空乏層１４ａおよび１４ｃによって塞がれた状態となるので、電流通路４２を介して流れる電流を遮断することができる。
【００８０】
そして、オフ状態からオン状態に切り替える場合には、図１１に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１０に示した空乏層１４ａを消滅させる。これにより、電流通路４２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１１中の矢印方向に電流を流すことができる。
【００８１】
この第３実施形態の効果は、上記第１実施形態の効果と同様である。
【００８２】
（第４実施形態）
図１２は、本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１２を参照して、第４実施形態による半導体装置５０のスイッチングトランジスタとして機能する領域５０ａの構造について説明する。
【００８３】
第４実施形態の半導体装置５０では、そのスイッチングトランジスタとして機能する領域５０ａに、所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度に導入されたｐ+型拡散領域５１がさらに設けられている。このｐ+型拡散領域５１は、隣り合うトレンチ３ａ間の各領域に、トレンチ３ａに対して所定の間隔を隔てて１つずつ配置されている。また、ｐ+型拡散領域５１は、ソース電極９に対してオーミック接触している。なお、ｐ+型拡散領域５１は、本発明の「逆導電型の第３拡散領域」の一例である。
【００８４】
そして、第４実施形態では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流は、トレンチ３ａとｐ+型拡散領域５１との間の各領域を通過することになる。すなわち、第４実施形態では、トレンチ３ａとｐ+型拡散領域５１との間の各領域が電流通路５２として機能することになる。
【００８５】
なお、第４実施形態の半導体装置５０のスイッチングトランジスタとして機能する領域５０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第４実施形態の半導体装置５０の双方向ツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０の双方向ツェナーダイオードとして機能する領域２０ｂの構造と同様である。
【００８６】
図１３は、本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１２および図１３を参照して、第４実施形態による半導体装置５０のスイッチングトランジスタとして機能する領域５０ａの動作について説明する。
【００８７】
なお、以下の動作説明では、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ｐ+型拡散領域５１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｄ）が形成されている。
【００８８】
まず、オフ状態の場合には、図１２に示すように、トレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路５２が空乏層１４ａおよび１４ｄによって塞がれた状態となるので、電流通路５２を介して流れる電流を遮断することができる。
【００８９】
そして、オフ状態からオン状態に切り替える場合には、図１３に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１２に示した空乏層１４ａを消滅させる。これにより、電流通路５２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１３中の矢印方向電流を流すことができる。
【００９０】
この第４実施形態の効果は、上記第１実施形態の効果と同様である。
【００９１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９２】
たとえば、上記第１〜第４実施形態では、複数のトレンチをｎ型ウェル領域に形成し、そのｎ型ウェル領域の隣り合うトレンチ間の各領域を電流通路（チャネル）として機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型ウェル領域に形成し、そのｐ型ウェル領域の隣り合うトレンチ間の各領域を電流通路（チャネル）として機能させるようにしてもよい。すなわち、導電型を逆にした構成にしてもよい。
【００９３】
また、上記第１〜第４実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がｎ型シリコン基板の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がｎ型シリコン基板の上面から突出するように形成してもよいし、その上面がｎ型シリコン基板の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。
【００９４】
また、上記第１〜第４実施形態では、トレンチの溝深さがエピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがエピタキシャル層を貫通してｎ+型シリコン基板にまで達していてもよい。すなわち、トレンチの溝深さを１２μｍ程度に構成してもよい。
【００９５】
また、上記第１〜第４実施形態では、基板にシリコン基板を用いた例を示したが、本発明はこれに限らず、ＳｉＣなどから構成される基板（半導体基板）を用いるようにしてもよい。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施形態による半導体装置を示した断面図である。
【図２】図１に示した第１実施形態による半導体装置のトレンチおよび拡散領域の平面形状を説明するための平面図である。
【図３】図１に示した第１実施形態による半導体装置を簡略化して示した平面図である。
【図４】図３のＡ部を拡大して示した平面図である。
【図５】図１に示した第１実施形態による半導体装置の等価回路図である。
【図６】本発明の第１実施形態による半導体装置の動作を説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置の動作を説明するための断面図である。
【図８】本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１０】本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図１１】本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１２】本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図１３】本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１４】特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。
【符号の説明】
【００９７】
１                              ｎ+型シリコン基板（半導体層、一導電型の第１領域）
２                              エピタキシャル層（半導体層）
２ａ                            ｎ型ウェル領域（一導電型の第２領域）
２ｂ                            ｐ-型領域（逆導電型の第３領域）
２ｃ                            ｎ型ウェル領域（一導電型の第４領域）
２ｄ                            高濃度領域
３、３ａ、３ｂ、３ｃ            トレンチ
４                              シリコン酸化膜
５                              埋め込み電極
５ａ                            埋め込み電極（第１埋め込み電極）
５ｂ                            埋め込み電極（第２埋め込み電極）
６                              層間絶縁膜
７                              ｎ+型拡散領域（第１拡散領域）
７ａ                            ｎ+型拡散領域（第１部分）
７ｂ                            ｎ+型拡散領域（第２部分）
７ｃ                            ｎ+型拡散領域（第３部分）
８                              ｐ+型拡散領域（第２拡散領域）
９、４１                        ソース電極（電極層）
１０                            ドレイン電極
１３、３２、４２、５２          電流通路
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ      空乏層
２０、３０、４０、５０          半導体装置
４１                            埋め込み部（第２埋め込み電極）
５１                            ｐ+型拡散領域（逆導電型の第３拡散領域）
【図１】
2009004399.tif 000003
【図２】
2009004399.tif 000004
【図３】
2009004399.tif 000005
【図４】
2009004399.tif 000006
【図５】
2009004399.tif 000007
【図６】
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【図７】
2009004399.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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