(57)【要約】【課題】  回路面積を小さく抑えたまま、出力電圧レベルのテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供する。【解決手段】  接点１４＿１をオン状態にして内部回路１０＿１から‘Ｌ’レベルの信号Ｓ１を印加してＰＭＯＳトランジスタ１１＿１をオン状態にするとともに、接点１５＿２をオン状態にしてＮＭＯＳトランジスタ１３＿３，１１＿２からなるカレントミラーを形成してＮＭＯＳトランジスタ１１＿２に、電流Ｉ３がミラーされた電流Ｉ５を流して、出力端子１２の電圧ＶＯＨのレベルをテストし、また、接点１５＿１をオン状態にして内部回路１０＿２から‘Ｈ’レベルの信号Ｓ２を印加してＮＭＯＳトランジスタ１１＿２をオン状態にするとともに、接点１４＿２をオン状態にしてＰＭＯＳトランジスタ１３＿２，１１＿１からなるカレントミラーを形成してＰＭＯＳトランジスタ１１＿１に、電流Ｉ２がミラー化された電流Ｉ４を流して、出力端子１２の電圧ＶＯＬのレベルをテストする。【選択図】  図１
2009294143.tif 000002
【特許請求の範囲】
【請求項１】
論理演算を実行する内部回路と、
電源ラインと出力端子との間に配置されたＰＭＯＳトランジスタ、および、前記出力端子とグランドラインとの間に配置されたＮＭＯＳトランジスタを有する出力バッファと、
前記ＰＭＯＳトランジスタとの間および前記ＮＭＯＳトランジスタとの間でカレントミラーを形成する電流回路と、
前記内部回路と前記電流回路とを択一的に選択して前記ＰＭＯＳトランジスタのゲートに接続する第１のスイッチ回路と、
前記内部回路と前記電流回路とを択一的に選択して前記ＮＭＯＳトランジスタのゲートに接続する第２のスイッチ回路と、
テストモードにおける、前記出力端子からＨレベルの信号を出力するタイミングにおいて前記第１のスイッチ回路により内部回路を選択するとともに前記第２のスイッチ回路により前記電流回路を選択し、前記出力端子からＬレベルの信号を出力するタイミングにおいて前記第１のスイッチ回路により前記電流回路を選択するとともに前記第２のスイッチ回路により内部回路を選択する選択回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記電流回路の電流値を決定するためのテスト端子を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
当該半導体集積回路に搭載された、前記電流回路の電流値を決定する電流源を備えたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファを備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路（ＩＣ）のテストの１つにＤＣテストがある。このＤＣテストでは、市販のＬＳＩテスタを使用して、入力端子におけるリーク電流のテストや出力端子における出力電圧のレベルテストが行なわれる。出力電圧のレベルテストとしては、‘Ｈ’レベルのテスト（ＶＯＨテスト）と‘Ｌ’レベルのテスト（ＶＯＬテスト）が行なわれる（例えば、非特許文献１参照）。
【０００３】
図３は、従来の半導体集積回路における出力電圧のレベルテストの概要を説明するための図である。
【０００４】
図３には、半導体集積回路１００の一部と、ＬＳＩテスタ２００の一部とが示されている。半導体集積回路１００には、半導体チップの内部に形成された出力バッファ１１０と、その半導体チップの外部に設けられた出力端子１２０が備えられている。出力バッファ１１０には、電源ラインＶＤＤと出力端子１２０との間に配置されたＰＭＯＳトランジスタ１１１、および、出力端子１２０とグランドラインＧＮＤとの間に配置されたＮＭＯＳトランジスタ１１２が備えられている。
【０００５】
一方、ＬＳＩテスタ２００には、この図３の上側から順に直列に接続された、第１の電流源２０１と、第１のスイッチ２１１と、第２のスイッチ２１２と、第２の電流源２０２とが備えられている。また、このＬＳＩテスタ２００には、第１のスイッチ２１１と第２のスイッチ２１２との接続点に接続された測定プローブ２０３が備えられている。この測定プローブ２０３は、出力端子１２０に接触している。尚、第１の電流源２０１は半導体集積回路１００側に所定の電流を流出し、第２の電流源２０２は半導体集積回路１００側から所定の電流を流入する電流源である。
【０００６】
ここで、出力電圧のレベルテストとして、‘Ｈ’レベルのテスト（ＶＯＨテスト）を行なう場合は、ＰＭＯＳトランジスタ１１１，ＮＭＯＳトランジスタ１１２の双方のゲートに‘Ｌ’レベルが印加されるように、ＬＳＩテスタ２００の入力パターンを制御する。また、第１のスイッチ２１１，第２のスイッチ２１２をオフ状態，オン状態に制御する。
【０００７】
ＰＭＯＳトランジスタ１１１のゲートには‘Ｌ’レベルが印加されるため、ＰＭＯＳトランジスタ１１１はオン状態になる。また、ＮＭＯＳトランジスタ１１２のゲートにも‘Ｌ’レベルが印加されるため、ＮＭＯＳトランジスタ１１２はオフ状態になる。従って、出力端子１２０には、‘Ｈ’レベルの電圧ＶＯＨが現れる。ここで、第２のスイッチ２１２がオン状態にあるため、電源ラインＶＤＤ→ＰＭＯＳトランジスタ１１１→出力端子１２０→測定プローブ２０３→第２のスイッチ２１２の経路で第２の電流源２０２に所定の電流Ｉ１が流出する。この状態で、出力端子１２０に現れた電圧ＶＯＨのレベルを、図示しない測定部で測定（テスト）する。このように、‘Ｈ’レベルのテスト（ＶＯＨテスト）においては、ＬＳＩテスタ２００側に所定の電流Ｉ１を流出させながら、出力端子１２０に現れた電圧ＶＯＨのレベルをテストする。
【０００８】
一方、出力電圧レベルのテストとして、‘Ｌ’レベルのテスト（ＶＯＬテスト）を行なう場合は、ＰＭＯＳトランジスタ１１１，ＮＭＯＳトランジスタ１１２のゲートに共に‘Ｈ’レベルを印加するとともに、第１のスイッチ２１１，第２のスイッチ２１２をオン状態，オフ状態に制御する。これにより、ＰＭＯＳトランジスタ１１１，ＮＭＯＳトランジスタ１１２がオフ状態，オン状態となり、従って出力端子１２０には、‘Ｌ’レベルの電圧ＶＯＬが現れる。ここで、第１のスイッチ２１１はオン状態にあるため、第１の電流源２０１→第１のスイッチ２１１→測定プローブ２０３→出力端子１２０→ＮＭＯＳトランジスタ１１２→グランドＧＮＤの経路で電流Ｉ２が流れる。この状態で、出力端子１２０に現れた電圧ＶＯＬのレベルをテストする。このように、‘Ｌ’レベルのテスト（ＶＯＬテスト）においては、ＬＳＩテスタ２００側から所定の電流Ｉ２を流入させながら、出力端子１２０に現れた電圧ＶＯＬのレベルをテストする。
【非特許文献１】株式会社アドバンテスト“ＴＤＬプログラミングガイド  ＭＡＮＵＡＬ  ＮＵＭＢＥＲ  ８３５０５０１−０１  [第８章  ページ８−１  出力電圧試験（ＶＯＨ，ＶＯＬ）]
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来の半導体集積回路の出力電圧のレベルテストでは、外部に備えられた電流源に向けて所定の電流を流出させながらのＶＯＨテスト、および、外部に備えられた電流源から所定の電流を流入させながらのＶＯＬテストが行なわれる。ここで、多数の出力端子を備えた半導体集積回路の出力電圧のレベルテストでは、各出力端子毎にＶＯＨテストおよびＶＯＬテストが行なわれるため、テスト時間が長くなるという問題がある。
【００１０】
また、例えばテスト時に使用するソケットと半導体集積回路との接触抵抗が高くなり、出力電圧のレベルテストを精度良く行うことが困難になる問題が発生する場合がある。具体的には、電流を流入・流出させて行うＶＯＨ／ＶＯＬテストでは、ソケットと半導体集積回路との接触部が無視できないほど高抵抗になると、その寄生抵抗成分により出力電圧値が異なった値となってしまう。そこで、図３に示す２つの電流源を半導体集積回路に内蔵すること、すなわち、出力バッファを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続ノードと電源ラインとの間にＰＭＯＳトランジスタと並列に配置した電流源を内蔵し、かつその接続ノードとグランドラインとの間にＮＭＯＳトランジスタと並列に配置した電流源を内蔵することが考えられる。しかし、これでは半導体チップの回路面積が増大するという問題が発生する。
【００１１】
本発明は、上記事情に鑑み、回路面積を小さく抑えたまま、出力電圧のレベルテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成する本発明の半導体集積回路は、
論理演算を実行する内部回路と、
電源ラインと出力端子との間に配置されたＰＭＯＳトランジスタ、および、上記出力端子とグランドラインとの間に配置されたＮＭＯＳトランジスタを有する出力バッファと、
上記ＰＭＯＳトランジスタとの間および上記ＮＭＯＳトランジスタとの間でカレントミラーを形成する電流回路と、
上記内部回路と上記電流回路とを択一的に選択して上記ＰＭＯＳトランジスタのゲートに接続する第１のスイッチ回路と、
上記内部回路と上記電流回路とを択一的に選択して上記ＮＭＯＳトランジスタのゲートに接続する第２のスイッチ回路と、
テストモードにおける、上記出力端子からＨレベルの信号を出力するタイミングにおいて上記第１のスイッチ回路により内部回路を選択するとともに上記第２のスイッチ回路により上記電流回路を選択し、上記出力端子からＬレベルの信号を出力するタイミングにおいて上記第１のスイッチ回路により上記電流回路を選択するとともに上記第２のスイッチ回路により内部回路を選択する選択回路とを備えたことを特徴とする。
【００１３】
本発明の半導体集積回路は、上記構成のため、出力端子における出力電圧のレベルテストの１つである‘Ｈ’レベルのテスト（ＶＯＨテスト）を行なう場合は、第１のスイッチ回路により内部回路を選択して出力バッファが有するＰＭＯＳトランジスタをオン状態にするとともに、第２のスイッチ回路により電流回路を選択して出力バッファが有するＮＭＯＳトランジスタとの間でカレントミラーを形成して、そのＮＭＯＳトランジスタに所定の電流を流しながら、出力端子に現れた電圧ＶＯＨのレベルをテストする。また、出力端子における出力電圧のレベルテストの他の１つである‘Ｌ’レベルのテスト（ＶＯＬテスト）を行なう場合は、第２のスイッチ回路により内部回路を選択して出力バッファが有するＮＭＯＳトランジスタをオン状態にするとともに、第１のスイッチ回路により電流回路を選択して出力バッファが有するＰＭＯＳトランジスタとの間でカレントミラーを形成して、そのＰＭＯＳトランジスタから所定の電流を流しながら、出力端子に現れた電圧ＶＯＬのレベルをテストする。即ち、ＶＯＨテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流出させるための電流源の役割を上記ＮＭＯＳトランジスタに担わせるとともに、ＶＯＬテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流入させるための電流源の役割を上記ＰＭＯＳトランジスタに担わせることとする。このようにすることにより、従来の、半導体集積回路の外部に備えられた電流源に所定の電流を流出させながらのＶＯＨテスト、および、外部に備えられた電流源から所定の電流を流入させながらのＶＯＬテストを行なう場合と比較し、多数の出力端子を備えた半導体集積回路のテストを行なう場合であっても、短時間でテストを行なうことができる。また、半導体集積回路と外部との間で電流の流入・流出が発生しないことから、ＶＯＨ／ＶＯＬテストにおいてソケットと半導体集積回路との寄生抵抗を考慮する必要が無く、従って出力電圧のレベルテストを精度良く行うことができる。さらに、前述した、図３に示す２つの電流源を半導体集積回路に内蔵する場合と比較し、半導体チップの回路面積を小さく抑えることができる。
【００１４】
ここで、上記電流回路の電流値を決定するためのテスト端子を有することが好ましい。
【００１５】
このようなテスト端子を備えると、電流回路の電流値を自在に決定することができる。
【００１６】
また、当該半導体集積回路に搭載された、上記電流回路の電流値を決定する電流源を備えたことも好ましい態様である。
【００１７】
このようにすると、外部から電流回路の電流値を決定する必要もなく、従って半導体集積回路のテスト時間をさらに短縮することができる。
【発明の効果】
【００１８】
本発明によれば、回路面積を小さく抑えたまま、出力電圧レベルのテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１は、本発明の第１実施形態の半導体集積回路の構成を示す図である。
【００２１】
図１に示す半導体集積回路１には、この半導体集積回路１の半導体チップの内部に形成され論理演算を実行する内部回路１０＿１，１０＿２が備えられている。これら内部回路１０＿１，１０＿２からは、後述する信号Ｓ１，Ｓ２が出力される。
【００２２】
また、この半導体集積回路１には、出力バッファ１１が備えられている。この出力バッファ１１は、電源ラインＶＤＤと半導体チップの外部に備えられた出力端子１２との間に配置されたＰＭＯＳトランジスタ１１＿１、および、出力端子１２とグランドラインＧＮＤとの間に配置されたＮＭＯＳトランジスタ１１＿２から構成されている。
【００２３】
さらに、半導体集積回路１には、カレントミラー電流回路１３が備えられている。このカレントミラー電流回路１３は、ソースが電源ラインＶＤＤに接続されゲートとドレインが後述するテスト端子１７に接続されたＰＭＯＳトランジスタ１３＿１と、ソースが電源ラインＶＤＤに接続されゲートがそのＰＭＯＳトランジスタ１３＿１のゲートに接続されたＰＭＯＳトランジスタ１３＿２と、ドレインおよびゲートがＰＭＯＳトランジスタ１３＿２のドレインに接続されソースがグランドラインＧＮＤに接続されたＮＭＯＳトランジスタ１３＿３とから構成されている。
【００２４】
このカレントミラー電流回路１３では、ＰＭＯＳトランジスタ１３＿１とＰＭＯＳトランジスタ１３＿２との間で通常のカレントミラーが形成される。また、詳細は後述するが、このカレントミラー電流回路１３を構成するＰＭＯＳトランジスタ１３＿２と、出力バッファ１１を構成するＰＭＯＳトランジスタ１１＿１との間で、第１のカレントミラーが形成される。さらに、このカレントミラー電流回路１３を構成するＮＭＯＳトランジスタ１３＿３と、出力バッファ１１を構成するＮＭＯＳトランジスタ１１＿２との間で、第２のカレントミラーが形成される。
【００２５】
また、半導体集積回路１には、第１のスイッチ回路１４および第２のスイッチ回路１５が備えられている。第１のスイッチ回路１４は、接点１４＿１，１４＿２を有する。また、第２のスイッチ回路１５は、接点１５＿１，１５＿２を有する。接点１４＿１，１５＿１の各一端には、内部回路１０＿１，１０＿２からの信号Ｓ１，Ｓ２が印加される。一方、接点１４＿２，１５＿２の各一端は、ＰＭＯＳトランジスタ１３＿２のゲート，ＮＭＯＳトランジスタ１３＿３のゲートに接続されている。また、接点１４＿１，１４＿２の各他端はＰＭＯＳトランジスタ１１＿１のゲートに共通接続されるとともに、接点１５＿１，１５＿２の各他端はＮＭＯＳトランジスタ１１＿２のゲートに共通接続されている。
【００２６】
さらに、半導体集積回路１には、選択回路（ＳＥＬ）１６が備えられている。この選択回路１６は、この半導体集積回路１における出力電圧のレベルテストを行なうためのテストモードにおいて、出力電圧のレベルテストとして、‘Ｈ’レベルのテスト（ＶＯＨテスト）を行なうにあたっては、出力端子１２から‘Ｈ’レベルの信号を出力するタイミングにおいて第１のスイッチ回路１４のうちの接点１４＿１のみをオン状態にして内部回路１０＿１からの信号Ｓ１を選択するとともに第２のスイッチ回路１５のうちの接点１５＿２のみをオン状態にして第２のカレントミラーを形成するＮＭＯＳトランジスタ１３＿３，１１＿２からなる電流回路を選択する。また、この選択回路１６は、出力電圧レベルのテストとして、‘Ｌ’レベルのテスト（ＶＯＬテスト）を行なうにあたっては、出力端子１２から‘Ｌ’レベルの信号を出力するタイミングにおいて第１のスイッチ回路１４のうちの接点１４＿２のみをオン状態にして第１のカレントミラーを形成するＰＭＯＳトランジスタ１３＿２，１１＿１からなる電流回路を選択するとともに第２のスイッチ回路１５のうちの接点１５＿１のみをオン状態にして内部回路１０＿２からの信号Ｓ２を選択する。
【００２７】
さらに、半導体集積回路１には、上述したテスト端子１７が備えられている。このテスト端子１７により、ＰＭＯＳトランジスタ１３＿２，１１＿１からなる電流回路およびＮＭＯＳトランジスタ１３＿３，１１＿２からなる電流回路の電流値が決定される。
【００２８】
尚、この図１には、１つの出力端子１２に対応して備えられた１組の第１，第２のスイッチ回路１４，１５および１つの出力バッファ１１のみ示されているが、実際には半導体集積回路１には、多数の出力端子に対応して多数組の第１，第２のスイッチ回路および多数の出力バッファが備えられており、この図１に示すように、ＰＭＯＳトランジスタ１３＿２，ＮＭＯＳトランジスタ１３＿３のゲートは、それら多数の出力端子に対応して備えられた多数組の第１，第２のスイッチ回路に接続されている。
【００２９】
先ず、この半導体集積回路１の通常の動作モードについて説明する。通常の動作モードにおいては、図１に示すように接点１４＿１，１５＿１がオン状態となり、接点１４＿２，１５＿２がオフ状態となる。ここで、通常の信号Ｓ１，Ｓ２として共に‘Ｌ’レベルがＰＭＯＳトランジスタ１１＿１，ＮＭＯＳトランジスタ１１＿２のゲートに印加された場合は、ＰＭＯＳトランジスタ１１＿１，ＮＭＯＳトランジスタ１１＿２がオン状態，オフ状態となり、従って出力端子１２には‘Ｈ’レベルの信号が出力される。
【００３０】
また、通常の信号Ｓ１，Ｓ２として共に‘Ｈ’レベルがＰＭＯＳトランジスタ１１＿１，ＮＭＯＳトランジスタ１１＿２のゲートに印加された場合は、ＰＭＯＳトランジスタ１１＿１，ＮＭＯＳトランジスタ１１＿２がオフ状態，オン状態となり、従って出力端子１２には‘Ｌ’レベルの信号が出力される。
【００３１】
次に、この半導体集積回路１の出力電圧レベルのテストの動作について説明する。最初に、出力電圧レベルのテストとして、‘Ｈ’レベルのテスト（ＶＯＨテスト）を行なう場合について説明する。ここでは、接点１４＿１，１５＿２がオン状態となり、接点１４＿２，１５＿１はオフ状態となる。また、テスト端子１７により、ＰＭＯＳトランジスタ１３＿２，１１＿１からなる電流回路およびＮＭＯＳトランジスタ１３＿３，１１＿２からなる電流回路の電流値を決定する。これにより、カレントミラー電流回路１３を構成するＰＭＯＳトランジスタ１３＿１のソース・ドレイン間に電流Ｉ１が流れる。この電流Ｉ１はミラーされて電流Ｉ２となり、この電流Ｉ２がＰＭＯＳトランジスタ１３＿２のソース・ドレイン間を流れ、さらに電流Ｉ３としてＮＭＯＳトランジスタ１３＿３のドレイン・ソース間を流れる。
【００３２】
ここで、内部回路１０＿１からテスト用の信号Ｓ１として‘Ｌ’レベルが接点１４＿１を経由してＰＭＯＳトランジスタ１１＿１のゲートに印加される。これにより、ＰＭＯＳトランジスタ１１＿１がオン状態となり、出力端子１２には‘Ｈ’レベルの電圧ＶＯＨが現れる。また、接点１５＿２がオン状態であるため、ＮＭＯＳトランジスタ１３＿３，１１＿２からなるカレントミラーが形成され、これによりＮＭＯＳトランジスタ１１＿２のソース・ドレイン間に、電流Ｉ３がミラーされた電流Ｉ５が流れる。このように、‘Ｈ’レベルのテスト（ＶＯＨテスト）においては、所定の電流Ｉ５を流しながら、出力端子１２に現れた電圧ＶＯＨのレベルをテストする。
【００３３】
次に、出力電圧レベルのテストとして、‘Ｌ’レベルのテスト（ＶＯＬテスト）を行なう場合について説明する。ここでは、接点１４＿２，１５＿１がオン状態となり、接点１４＿１，１５＿２はオフ状態となる。ここで、内部回路１０＿２からテスト用の信号Ｓ２として‘Ｈ’レベルが接点１５＿１を経由してＮＭＯＳトランジスタ１１＿２のゲートに印加される。これにより、ＮＭＯＳトランジスタ１１＿２がオン状態となり、出力端子１２には‘Ｌ’レベルの電圧ＶＯＬが現れる。また、接点１４＿２がオン状態であるため、ＰＭＯＳトランジスタ１３＿２，１１＿１からなるカレントミラーが形成され、これによりＰＭＯＳトランジスタ１１＿１のソース・ドレイン間には、電流Ｉ２がミラーされた電流Ｉ４が流れる。このように、‘Ｌ’レベルのテスト（ＶＯＬテスト）においては、所定の電流Ｉ４を流しながら、出力端子１２に現れた電圧ＶＯＬのレベルをテストする。
【００３４】
上述したように、第１実施形態の半導体集積回路１では、ＶＯＨテストを行なう場合は、接点１４＿１をオン状態にして内部回路１０＿１から‘Ｌ’レベルの信号Ｓ１を印加してＰＭＯＳトランジスタ１１＿１をオン状態にして出力端子１２から‘Ｈ’レベルの電圧ＶＯＨを出力するとともに、接点１５＿２をオン状態にしてＮＭＯＳトランジスタ１３＿３，１１＿２からなるカレントミラーを形成してＮＭＯＳトランジスタ１１＿２のソース・ドレイン間に、電流Ｉ３がミラー化された所定の電流Ｉ５を流しながら、出力端子１２に現れた電圧ＶＯＨのレベルをテストする。即ち、ＶＯＨテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流出させるための電流源の役割を、ＮＭＯＳトランジスタ１１＿２が担うこととなる。
【００３５】
一方、ＶＯＬテストを行なう場合は、接点１５＿１をオン状態にして内部回路１０＿２から‘Ｈ’レベルの信号Ｓ２を印加してＮＭＯＳトランジスタ１１＿２をオン状態にして出力端子１２から‘Ｌ’レベルの電圧ＶＯＬを出力するとともに、接点１４＿２をオン状態にしてＰＭＯＳトランジスタ１３＿２，１１＿１からなるカレントミラーを形成してＰＭＯＳトランジスタ１１＿１のソース・ドレイン間に、電流Ｉ２がミラー化された所定の電流Ｉ４を流しながら、出力端子１２に現れた電圧ＶＯＬのレベルをテストする。即ち、ＶＯＬテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流入させるための電流源の役割を、ＰＭＯＳトランジスタ１１＿１が担うこととなる。
【００３６】
このようにすることにより、従来の、半導体集積回路の外部に備えられた電流源に所定の電流を流出させながらのＶＯＨテスト、および、外部に備えられた電流源から所定の電流を流入させながらのＶＯＬテストを行なう場合と比較し、多数の出力端子を備えた半導体集積回路のテストを行なう場合であっても、短時間でテストを行なうことができる。また、半導体集積回路と外部との間で電流の流入・流出が発生しないことから、ＶＯＨ／ＶＯＬテストにおいてソケットと半導体集積回路との寄生抵抗を考慮する必要が無く、従って出力電圧のレベルテストを精度良く行うことができる。さらに、図３に示す２つの電流源を半導体集積回路に内蔵すること、すなわち、出力バッファを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続ノードと電源ラインとの間にＰＭＯＳトランジスタと並列に配置した電流源を内蔵し、かつその接続ノードとグランドラインとの間にＮＭＯＳトランジスタと並列に配置した電流源を内蔵する場合と比較し、半導体チップの回路面積を小さく抑えることができる。
【００３７】
また、第１実施形態の半導体集積回路１では、図１に示すように、ＰＭＯＳトランジスタ１３＿２，ＮＭＯＳトランジスタ１３＿３のゲートが、多数の出力端子に対応して備えられた多数組の第１，第２のスイッチ回路に接続されているため、多数の出力バッファを構成するＰＭＯＳトランジスタ，ＮＭＯＳトランジスタとの間においてもカレントミラーを形成することができ、従って多数の出力端子との同時測定も可能である。
【００３８】
図２は、本発明の第２実施形態の半導体集積回路の構成を示す図である。
【００３９】
尚、図１に示す半導体集積回路１と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００４０】
図２に示す半導体集積回路２は、図１に示す半導体集積回路１と比較し、半導体チップの外部に備えられたテスト端子１７に代えて、半導体チップの内部に形成された電流源２１が備えられている点が異なっている。この電流源２１は、ＰＭＯＳトランジスタ１３＿２，１１＿１およびＮＭＯＳトランジスタ１３＿３，１１＿２からなる電流回路の電流値を決定するものである。第２実施形態の半導体集積回路２では、このような電流源２１が半導体チップの内部に形成されているため、外部から電流回路の電流値を決定する必要もなく、従って半導体集積回路２のテスト時間をさらに短縮することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態の半導体集積回路の構成を示す図である。
【図２】本発明の第２実施形態の半導体集積回路の構成を示す図である。
【図３】従来の半導体集積回路における出力電圧のレベルテストの概要を説明するための図である。
【符号の説明】
【００４２】
１，２  半導体集積回路
１０＿１，１０＿２  内部回路
１１  出力バッファ
１１＿１，１３＿１，１３＿２  ＰＭＯＳトランジスタ
１１＿２，１３＿３  ＮＭＯＳトランジスタ
１２  出力端子
１３  カレントミラー電流回路
１４  第１のスイッチ回路
１４＿１，１４＿２，１５＿１，１５＿２  接点
１５  第２のスイッチ回路
１６  選択回路（ＳＥＬ）
１７  テスト端子
【図１】
2009294143.tif 000003
【図２】
2009294143.tif 000004
【図３】
2009294143.tif 000005