(57)【要約】【課題】実装のための様々な制約を緩和することができる、トランジスタが形成された半導体素子並びにこの半導体素子が組み込まれた半導体装置を提供する。【解決手段】半導体素子１及び半導体装置において、第１の導電型の基板２と、基板２上に配設され、方形状の一主面５０に露出する角部を有する第１の導電型の第１の半導体領域３と、第１の半導体領域３内に島状に複数配設され、第１の導電型とは逆の第２の導電型の第２の半導体領域４３と、第２の半導体領域４３内に島状に複数配設され、第１の導電型の第３の半導体領域４４と、１つの第２の半導体領域４３内の第３の半導体領域４４と隣の他の第２の半導体領域４３内の他の第３の半導体領域４４とに渡って配設された制御電極４２を有し、第３の半導体領域４４と基板２との間に主電流を流すセル領域と、第１の半導体領域３の角部の露出部上に配設されたパッド８Ｄとを備える。【選択図】図１
2009164288.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の基板と、
前記基板上に配設され、方形状の一主面に露出する角部を有する前記第１の導電型の第１の半導体領域と、
前記第１の半導体領域内に島状に複数配設され、前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、
前記第２の半導体領域内に島状に複数配設され、前記第１の導電型の第３の半導体領域と、
１つの前記第２の半導体領域内の前記第３の半導体領域と隣の他の前記第２の半導体領域内の他の前記第３の半導体領域とに渡って配設された制御電極を有し、前記第３の半導体領域と前記基板との間に主電流を流すセル領域と、
前記第１の半導体領域の前記角部の露出部上に配設されたパッドと、
を備えたことを特徴とする半導体素子。
【請求項２】
前記セル領域と前記パッドとの間の前記第１の半導体領域上にフィールドプレート又はFLRを備えたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
第１の導電型の基板と、
前記基板上に配設され、方形状の一主面に露出する角部を有する前記第１の導電型の第１の半導体領域と、
前記第１の半導体領域内に島状に複数配設され、前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、
前記第２の半導体領域内に島状に複数配設され、前記第１の導電型の第３の半導体領域と、
１つの前記第２の半導体領域内の前記第３の半導体領域と隣の他の前記第２の半導体領域内の他の前記第３の半導体領域とに渡って配設された制御電極を有し、前記第３の半導体領域と前記基板との間に主電流を流すセル領域と、
前記第１の半導体領域の前記角部の露出部上に配設された第１のパッドと、を備えた第１の半導体素子と、
前記第１の半導体素子の前記主電流を検出するための第２のパッドを上面に有する第２の半導体素子と、
前記第１の半導体素子の前記第１のパッドと前記第２の半導体素子の前記第２のパッドとの間を電気的に接続するワイヤと、
を備えたことを特徴とする半導体装置。
【請求項４】
前記第１の半導体素子は導電性の支持体上に配設され、前記第２の半導体素子は前記支持体上に絶縁物を介して配設されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１の導電型の基板と、
前記基板上に配設され、方形状の一主面に露出する角部を有する前記第１の導電型の第１の半導体領域と、
前記第１の半導体領域内に島状に複数配設され、前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、
前記第２の半導体領域内に島状に複数配設され、前記第１の導電型の第３の半導体領域と、
１つの前記第２の半導体領域内の前記第３の半導体領域と隣の他の前記第２の半導体領域内の他の前記第３の半導体領域とに渡って配設された制御電極を有し、前記第３の半導体領域と前記基板との間に主電流を流すセル領域と、
前記第１の半導体領域の前記角部の露出部上に配設された第１のパッドと、を備えた第１の半導体素子と、
前記第１の半導体素子に絶縁物を介して積層され、前記第１の半導体素子の前記主電流を検出するための第２のパッドを上面に有する第２の半導体素子と、
前記第１の半導体素子の前記第１のパッドと前記第２の半導体素子の前記第２のパッドとの間を電気的に接続するワイヤと、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体装置に関し、特に縦方向に主電流が流れるトランジスタを搭載する電力用半導体素子（半導体チップ）及びそれと異なる半導体素子が一緒に組み込まれた電力用半導体装置（実装パッケージ）に関する。
【背景技術】
【０００２】
縦型MOSFET（metal oxide semiconductor field effect transistor）を搭載する半導体素子（半導体チップ）が組み込まれた電力用半導体装置が知られている。縦型MOSFETのソース領域及びゲート電極は半導体素子の表面側に配設されている。このため、ソース用パッド（ボンデイングパッド）及びゲート用パッドは半導体素子の表面側に配設されている。一方、縦型MOSFETのドレイン領域は半導体素子の裏面側に配設されているので、ドレイン用パッドは半導体素子の裏面側に配設されている。
【０００３】
電力用半導体装置においては、半導体素子が発する熱をフレーム（又は実装基板）に直接逃がすため、半導体素子はフレーム上に実装されている。半導体素子のソース用パッド、ゲート用パッドのそれぞれはワイヤを通してリードに電気的に接続され、これらのリードからソース電流、ゲート電流のそれぞれが供給されている。半導体素子のドレイン用パッドはフレームに電気的に接続され、フレームからドレイン電流が供給されている。
【０００４】
縦型MOSFETが形成された半導体素子とその半導体素子を制御するための制御用モノリシックIC（MIC）が形成された半導体素子とを一緒に実装してハイブリッド化した電力用半導体装置の開発が進められている。制御用モノリシックICは起動回路を備え、この起動回路は縦型MOSFETのオン動作を検出し、ドレイン電流の流れを検出することができる。
【０００５】
電力用半導体装置の縦型MOSFETと制御用モノリシックICとの結線方式にチップトゥーチップ（chip to chip）構造が採用される場合、縦型MOSFETが形成された半導体素子、制御用モノリシックICが形成された半導体素子はいずれもフレーム上に実装される。制御モノリシックICが形成された半導体素子は、パッドをすべて表面側に配列しており、フレーム上に絶縁性基板例えばセラミックス基板を介在しフレームと制御用モノリシックICが形成された半導体素子の裏面とが電気的に絶縁された状態において実装されている。従って、縦型MOSFETが形成された半導体素子のドレイン用パッドと制御用モノリシックICが形成された半導体素子との間の電気的接続は、制御用モノリシックICが形成された半導体素子のパッドから一旦フレーム又は外部端子（リード）にワイヤをボンディングし、このワイヤ及びフレーム又は外部端子を通して行われている。
【０００６】
なお、縦型MOSFETを搭載した半導体素子が組み込まれた電力用半導体装置においては、例えば下記特許文献１に記載されている。
【非特許文献１】特開２００３−３０９２６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述のハイブリッド化された電力用半導体装置においては、以下の点について配慮がなされていなかった。電力用半導体装置において、縦型MOSFETが形成された半導体素子の裏面側にドレイン用パッドが配設されていることに起因し、制御用モノリシックICが形成された半導体素子との間を接続するワイヤをフレーム又は外部端子（リード）表面上に一旦ボンディングするので、様々な制約が発生する。具体的には、フレーム及び外部端子には銅（Cu）板、鉄（Fe）−ニッケル（Ni）合金板等の金属板や合金板が使用され、ワイヤに例えば金（Au）が使用されている場合、フレーム又は外部端子の少なくともボンディング表面にはボンダビリティを高めるために銀（Ag）めっきが施される。このため、貴金属材料の使用頻度が高くなるので、最終的な電力用半導体装置の製造コストが増大する。
【０００８】
また、制御用モノリシックICが形成された半導体素子の端部とワイヤとの間の接触を防止するために、双方の間にクリアランス（離間スペース）を確保する必要がある。具体的には、半導体素子のパッドとフレームのボンディング表面との間の距離を広げ、ワイヤのループ形状を緩やかにすればよい。しかしながら、フレームの実装有効面積を減少してしまうので、縦型MOSFETが形成された半導体素子の大電流化並びに半導体装置のチップサイズの小型化を実現することが難しかった。
【０００９】
本発明は上記課題を解決するためになされたものである。従って、本発明は、製作コストを減少することができる半導体素子並びに半導体装置を提供することである。また、本発明は、大電流化を実現することができるトランジスタが形成された半導体素子、又はそれを実装しチップサイズの小型化を実現することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、半導体素子において、第１の導電型の基板と、基板上に配設され、方形状の一主面に露出する角部を有する第１の導電型の第１の半導体領域と、第１の半導体領域内に島状に複数配設され、第１の導電型とは逆の第２の導電型の第２の半導体領域と、第２の半導体領域内に島状に複数配設され、第１の導電型の第３の半導体領域と、１つの第２の半導体領域内の第３の半導体領域と隣の他の第２の半導体領域内の他の第３の半導体領域とに渡って配設された制御電極を有し、第３の半導体領域と基板との間に主電流を流すセル領域と、第１の半導体領域の角部の露出部上に配設されたパッドとを備える。
【００１１】
第１の特徴に係る半導体素子において、セル領域とパッドとの間の第１の半導体領域上にフィールドプレート又はFLRを備えることが好ましい。
【００１２】
本発明の実施の形態に係る第２の特徴は、半導体装置において、第１の導電型の基板と、基板上に配設され、方形状の一主面に露出する角部を有する第１の導電型の第１の半導体領域と、第１の半導体領域内に島状に複数配設され、第１の導電型とは逆の第２の導電型の第２の半導体領域と、第２の半導体領域内に島状に複数配設され、第１の導電型の第３の半導体領域と、１つの第２の半導体領域内の第３の半導体領域と隣の他の第２の半導体領域内の他の第３の半導体領域とに渡って配設された制御電極を有し、第３の半導体領域と基板との間に主電流を流すセル領域と、第１の半導体領域の角部の露出部上に配設された第１のパッドと、を備えた第１の半導体素子と、第１の半導体素子の主電流を検出するための第２のパッドを上面に有する第２の半導体素子と、第１の半導体素子の第１のパッドと第２の半導体素子の第２のパッドとの間を電気的に接続するワイヤと備える。
【００１３】
第２の特徴に係る半導体装置において、第１の半導体素子は導電性の支持体上に配設され、第２の半導体素子は支持体上に絶縁物を介して配設されていることが好ましい。
【００１４】
本発明の実施の形態に係る第３の特徴は、第１の導電型の基板と、基板上に配設され、方形状の一主面に露出する角部を有する第１の導電型の第１の半導体領域と、第１の半導体領域内に島状に複数配設され、第１の導電型とは逆の第２の導電型の第２の半導体領域と、第２の半導体領域内に島状に複数配設され、第１の導電型の第３の半導体領域と、１つの第２の半導体領域内の第３の半導体領域と隣の他の第２の半導体領域内の他の第３の半導体領域とに渡って配設された制御電極を有し、第３の半導体領域と基板との間に主電流を流すセル領域と、第１の半導体領域の角部の露出部上に配設された第１のパッドと、を備えた第１の半導体素子と、第１の半導体素子に絶縁物を介して積層され、第１の半導体素子の主電流を検出するための第２のパッドを上面に有する第２の半導体素子と、第１の半導体素子の第１のパッドと第２の半導体素子の第２のパッドとの間を電気的に接続するワイヤとを備える。
【発明の効果】
【００１５】
本発明によれば、複数の半導体素子を一緒に実装することにより生じる製造コストを減少することができる半導体素子並びに半導体装置を提供することができる。また、本発明によれば、半導体素子と他の半導体素子との間を電気的に接続するワイヤ長を短くすることができ、樹脂封止の際の不具合を減少することができる半導体素子及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１７】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態は、縦型MISFET（metal insulator field effect transistor）が形成された半導体素子及び制御用モノリシックIC（MIC）が形成された半導体素子を１つのパッケージにしてハイブリット化した電力用半導体装置に本発明を適用した例を説明するものである。ここで、MISFETとは、ゲート絶縁膜に絶縁体が使用されているトランジスタを意味し、MOSFET（metal oxide field effect transistor）を含む意味において使用されている。
【００１９】
［縦型MISFETが形成された半導体素子のデバイス構成］
図１及び図２に示すように、第１の実施の形態に係る半導体装置（１００）に組み込まれる半導体素子（半導体チップ）１は、第１の導電型を有する基板２と、基板２上に配設され、主面に露出した角部を有し、第１の導電型を有する第１の半導体領域３と、第１の半導体領域３内に島状に複数配設され、主面５０に一部が露出し、第１の導電型とは逆の第２の導電型を有する第２の半導体領域４３と、第２の半導体領域４３内に島状に複数配設され、主面５０に露出され、第１の導電型を有する第３の半導体領域４４と、を備え、基板２と第３の半導体領域４４との間に主電流を流すトランジスタ４を有するセル領域と、基板２上のセル領域とは異なる領域に配設され、セル領域のトランジスタ４の第１の半導体領域３（又はドレイン電極）に電気的に接続されたドレイン用パッド８Ｄとを備える。ここで、「第１の導電型」は第１の実施の形態において「n型」とし、「第２の導電型」は「p型」とする。また、「主電流」とは、トランジスタ４のソース電極とドレイン電極との間に流れるソース−ドレイン間電流を意味する。
【００２０】
基板２には第１の実施の形態においてn型シリコン単結晶基板が使用される。基板２の主面（図１中、上側の一方の表面）上に第１の半導体領域３が配設されている。第１の半導体領域３は基板２の不純物密度に比べて低い不純物密度を有するn型半導体領域である。第１の半導体領域３は、基板２の主面上にエピタキシャル成長法を用いてシリコン単結晶層を成長させ、このシリコン単結晶層の全面に注入法若しくは拡散法を用いてn型不純物を導入することにより形成されている。また、第１の半導体領域３は、基板２の主面部（一方の表面部分）に注入法若しくは拡散法を用いてn型不純物を導入することにより形成されている。第１の半導体領域３は例えば 1 x 1014 atoms/cm3 − 3 x 1014 atoms/cm3の不純物密度に設定されている。この第１の半導体領域３はセル領域においてドリフト領域として機能する。
【００２１】
基板２は、図２に示すように、基板２の表面側にその表面上から見て（図１中、上側から基板２の一方の表面を見て）横方向に長く、縦方向に短い長方形の平面形状により構成されている。すなわち、基板２において、上方の第１の辺２１及び第１の辺２１に対向する下方の第２の辺２２は長辺であり、左方の第３の辺２３及び第３の辺２３に対向する右方の第４の辺２４は短辺である。
【００２２】
図２に示す基板２の主面の中央部分の大半の領域はトランジスタ４が配設されたセル領域である。第１の実施の形態において、トランジスタ４には縦型MISFETが使用されている。このトランジスタ４は、ドレイン領域として使用されるn型の第１の半導体領域３と、ボディ領域として使用されるp型の第２の半導体領域４３と、ソース領域として使用されるn型の第３の半導体領域４４と、ゲート絶縁膜４１と、ゲート電極（制御電極）４２とを備えている。
【００２３】
第２の半導体領域４３は例えば 1 x 1017 atoms/cm3 − 3 x 1017 atoms/cm3の不純物密度に設定されている。第３の半導体領域４４は、第１の半導体領域３の不純物密度に比べて高く、例えば 1 x 1020 atoms/cm3 − 3 x 1020 atoms/cm3の不純物密度に設定されている。第２の半導体領域４３及び第３の半導体領域４４は、半導体素子１（半導体装置１００）の製造プロセスにおいて、ゲート電極４２を耐不純物導入マスクとして使用し、不純物を注入若しくは拡散した２重拡散構造において構成されている。
【００２４】
ゲート絶縁膜４１は、第２の半導体領域４３上に島状に形成された第３の半導体領域４４から隣接する他の第２の半導体領域４３上に島状に形成された他の第３の半導体領域４４に挟まれた領域（第１の半導体領域３から第３の半導体領域４４に渡って第２の半導体領域４３の主面上）に配設されている。ゲート絶縁膜４１には例えば熱酸化法により成膜されたシリコン酸化膜が使用されている。また、ゲート絶縁膜４１には、シリコン窒化膜の単層膜若しくはシリコン酸化膜とシリコン窒化膜との積層膜を使用することができる。また、ゲート絶縁膜４１にはCVD法により成膜されたシリコン酸化膜、シリコン窒化膜若しくはそれらの積層膜を使用することができる。
【００２５】
ゲート電極４２はゲート絶縁膜４１上に配設されている。ゲート電極４２には例えばCVD法を用いて成膜されたシリコン多結晶膜を実用的に使用することができる。このシリコン多結晶膜には抵抗値を低減する例えばn型不純物が注入若しくは拡散により導入されている。
【００２６】
セル領域において、平面構造を図示しないが、トランジスタ４は、図１に示す基板２の第１の辺２１から第２の辺２２に（ゲート長方向に）ゲート絶縁膜４１及びゲート電極４２が延在し、ゲート絶縁膜４１及びゲート電極４２は図１に示す基板２の第３の辺２３から第４の辺２４に（ゲート幅方向に）一定間隔において離間して配列されている。トランジスタ４の第２の半導体領域（ボディ領域）４３及び第３の半導体領域（ソース領域）４４は、ゲート幅方向に隣り合うゲート電極４２間に配設され、このゲート電極４２が延在するゲート長方向に延在し、ゲート幅方向に一定間隔において配列されている。すなわち、トランジスタ４は、平面ストライプ形状において構成されている。なお、セル領域において、トランジスタ４の平面形状は必ずしもこのような形状に限定されるものではない。
【００２７】
主面５０において電極が形成された領域を除くほぼ全域には層間絶縁膜７が配設されている。層間絶縁膜７には例えば燐シリケートガラス（PSG）膜を実用的に使用することができる。セル領域の第２の半導体領域４３上及び第３の半導体領域４４上において、層間絶縁膜７にはコンタクト開口７１が配設されている。セル領域において層間絶縁膜７上には電極（配線）８が配設され、この電極８は層間絶縁膜７に配設されたコンタクト開口７１を通してトランジスタ４の第２の半導体領域４３及び第３の半導体領域４４に電気的に接続されている。セル領域において電極８はソース電極（又はソース配線）である。電極８には、例えばアロイスパイク耐性を有するシリコン（Si）、マイグレーション耐性を有する銅（Cu）の少なくともいずれか一方がアルミニウム（Al）に添加されたAl合金（例えば、Al−Si、Al−Cu、Al−Cu−Si等。）を実用的に使用することができる。
【００２８】
図１及び図２に示すように、トランジスタ４が配列されたセル領域の外周囲において、基板２上の周辺部にはFLR（field limiting ring）５が配設されている。第１の実施の形態において、FLR５は、n型の第１の半導体領域３と、その主面部に配設され、セル領域の外周囲を取り囲む平面リング形状を有し、セル領域から基板２の外周（各辺２１−２４）に向かって複数段配設されたp型（第２の導電型）の半導体領域４３Ｆとを備えている。このp型の半導体領域４３Ｆは第１の実施の形態においてトランジスタ４の第２の半導体領域（p型の半導体領域）４３と同一製造プロセスにおいて同一製造条件により形成されている。また、双方は異なる製造プロセスにおいて異なる製造条件により構成されてもよい。
【００２９】
FLR５は、第２の半導体領域４３と第１の半導体領域３との界面から拡がる空之層の形状を滑らかにしてトランジスタ４の耐圧を高めるために、基板２の各角部（第１の辺２１−第３の辺２３間の角部、第１の辺２１−第４の辺２４間の角部、第２の辺２２−第３の辺２３間の角部、第２の辺２２−第４の辺２４間の角部）において曲率半径（アール平面形状）を持って構成されている。
【００３０】
図２に示すように、半導体素子１においては、セル領域上の第３の辺２３の中央部分にソース用パッド８Ｓが配設され、セル領域上の第１の辺２１の中央部分にゲート用パッド８Ｇが配設されている。ソース用パッド８Ｓは、トランジスタ４の電極８の一部を兼用して構成されており、すなわち電極８と同一製造プロセスにおいて同一製造条件により構成されている。また、双方は異なる製造プロセスにおいて異なる製造条件により形成されてもよい。ゲート用パッド８Ｇは、トランジスタ４のゲート電極４２に電気的に接続され、ソース用パッド８Ｓと同様に、電極８と同一製造プロセスにおいて同一製造条件により構成されている。また、双方は異なる製造プロセスにおいて異なる製造条件により構成されてもよい。図１及び図２には示していないが、電極８上には保護膜が配設されており、ソース用パッド８Ｓ、ゲート用パッド８Ｇのそれぞれの輪郭形状は保護膜に配設されたボンディング開口の形状に一致されている。また、輪郭形状はボンディング開口の形状に一致させていなくてもよい。
【００３１】
そして、図１及び図２に示すように、半導体素子１においては、FLR５の外周囲において、基板２の角部側、詳細には第１の実施の形態において第１の辺２１と第３の辺２３との角部の領域の主面５０にドレイン用パッド（補助ドレイン電極）８Ｄが配設されている。ドレイン用パッド８Ｄは、トランジスタ４の第１の半導体領域（ドリフト領域）３が基板２端（辺２１−辺２４）まで配設されていること、FLR５における基板２の角部側が曲率半径を持つこと等により発生した空きスペースを有効に利用し、この領域に配設されている。つまり、主面５０からドレイン用パッド８Ｄを通して後述する半導体素子１１にてドレイン電流の流れを検出すことができる。第１の実施の形態において、ドレイン用パッド８Ｄは、基板２の第１の辺２１、第３の辺２３のそれぞれに平行に沿った２辺と、FLR５の角部の平面形状に沿って設けられた１辺とを有する略三角形の平面形状を有する。
【００３２】
ドレイン用パッド８Ｄは、電極８と同一製造プロセスにおいて同一製造条件により同一層において構成されている。このドレイン用パッド８Ｄは第１の半導体領域３内に島状に配設され、主面５０に露出するn型（第１の導電型）の第４の半導体領域４４Ｄを通して第１の半導体領域３に電気的に接続されている。第４の半導体領域４４Ｄは第１の半導体領域３の不純物密度に比べて高い不純物密度を有し、ドレイン用パッド８Ｄとオーミック（低抵抗性）接続が実現されている。第４の半導体領域４４Ｄは例えば1 x 1019 atoms/cm3 − 3 x 1019 atoms/cm3の不純物密度に設定されている。この第４の半導体領域４４Ｄは、特に設ける必要はなく、同一導電型である第１の半導体領域３に含ませてもよい。
【００３３】
なお、第１の実施の形態においては、半導体素子１の基板２の１つの角部にドレイン用パッド８Ｄを配設した例を説明したが、本発明においては、この配置数に限定されるものではなく、基板２の２以上の角部にそれぞれドレイン用パッド８Ｄを配設することができる。
【００３４】
［半導体装置のデバイス構造］
前述の図１及び図２に示す第１の実施の形態に係る半導体素子１は、図３及び図４に示すように、半導体素子１のオン動作を検出し、半導体素子１の主電流を検出するための起動回路を搭載した制御用モノリシックIC（MIC）が形成された半導体素子１０とともに実装され、半導体素子１と半導体素子１０とがワイヤにてチップトゥーチップ（chip to chip）で接続された構造を有する半導体装置１００を構築する。すなわち、第１の実施の形態に係る半導体装置１００は、基板２に配設され、平面的に見て方形状の第１の半導体領域（n型のドリフト領域）３と第３の半導体領域（n型のソース領域）４４との間に主電流を流すトランジスタ（縦型MISFET）４と、基板２上のトランジスタ４が設けられているセル領域とは異なる領域に配設され、トランジスタ４の第１の半導体領域３に電気的に接続されたドレイン用パッド（アップドレイン端子）８Ｄと、を備えた半導体素子（第１の半導体素子）１と、制御用モノリシックICが形成された半導体素子（第２の半導体素子）１０と、半導体素子１のドレイン用パッド８Ｄと半導体素子１０との間をチップトゥーチップ方式にて電気的に接続するワイヤ１３３と、支持体１１０とを備える。因みに、第１の実施の形態において、支持体１１０から半導体素子１のドレイン用パッド８Ｄまでの高さは0.1 mm−0.4 mmである。また、半導体素子１の厚さは例えば300 μm−400 μm、半導体素子１０の厚さは例えば400 μm、後述する絶縁物１２０の厚さは例えば0.2 mm−1.0 mmである。
【００３５】
支持体１１０は、第１の実施の形態において、半導体素子１及び半導体素子１０を支える支持台としての機能と、半導体素子１及び半導体素子１０の放熱板としての機能と、半導体素子１の電流通路としての機能とを有する。支持体１１０には、例えばAl、Cu、又はCuの表面にNi等をめっきした金属板等の導電性材料を実用的に使用することができる。
【００３６】
トランジスタ４が形成された半導体素子１において、基板２の裏面はドレイン電極であり、このドレイン電極は支持体１１０に向かい合わせて実装され、このドレイン電極と支持体１１０との間は電気的に接続される。従って、基板２の裏面に設けられたドレイン電極と主面５０上に設けられたソース電極（電極８）との間に主電流が流れる。一方、制御用モノリシックICが形成される半導体素子１０は支持体１１０上にセラミックス基板等の絶縁物１２０を介在して実装され、半導体素子１０の裏面と導体１１２との間は電気的に絶縁される。
【００３７】
半導体素子１のゲート用パッド８Ｇはワイヤ１３２を通して半導体素子１０のパッド１２に電気的に接続される。半導体素子１のソース用パッド８Ｓは外部端子１０３（２）のインナー部（外部端子１０３の封止体１４０で封止される領域）にワイヤ１３１を通して電気的に接続される。半導体素子１の基板２（図示しない基板裏面のドレイン用パッド）は支持体１１０を通してこの支持体１１０に一体に構成された外部端子１０３（１）に電気的に接続されている。
【００３８】
この図３及び図４に示す半導体素子１においては、ドレイン端子を半導体素子１１とフェイスアップ方式にて接続させるため、基板２の第１の辺２１と第３の辺２３との間の角部側の主面５０上並びに第１の辺２１と第４の辺２４との角部側の主面５０上の２カ所にそれぞれドレイン用パッド８Ｄが配設されている。そして、半導体素子１０側に近い半導体素子１の一方のドレイン用パッド８Ｄ（図３中及び図４中、右側）は半導体素子１０のパッド１１にワイヤ１３３を通してチップトゥーチップ方式にて電気的に接続されている。
【００３９】
また、制御用モノリシックICが形成された半導体素子１０の複数のパッド１３はそれぞれワイヤ１３４を通して外部端子１０３（２）−１０３（７）のインナー部に電気的に接続されている。
【００４０】
ワイヤ１３１〜１３４は第１の実施の形態においてAuワイヤである。なお、ワイヤ１３１〜１３４にはAl等のワイヤを使用してもよい。外部端子１０３は支持体１１０と同一材料により構成されている。外部端子１０３のインナー部の少なくともワイヤ１３１−１３４にボンディングされる領域には、図示しないが、例えばAgめっき膜が施されている。
【００４１】
そして、半導体素子１及び１０、支持体１１０、外部端子１０３のそれぞれのインナー部、ワイヤ１３１〜１３４は封止体１４０により封止されている。封止体１４０には例えばトランスファーモールド法により成型された熱硬化性樹脂、具体的には熱硬化性エポキシ系樹脂を実用的に使用することができる。
【００４２】
［半導体装置の回路構成］
前述の図３及び図４に示す第１の実施の形態に係る半導体装置１００は、例えば図７に示す回路構成を採用する。すなわち、半導体装置１００の半導体素子１は、トランジスタ４と、特に符号は付けないが、トランジスタ４のソース−ドレイン間に挿入されたツェナダイオードとを備えている。
【００４３】
また、制御用モノリシックICが形成された半導体素子１０は、Logic回路１５０と、Start up回路１５１と、DRV回路１５２と、FB/STB回路１５３と、OCP回路１５４と、BD回路１５５と、UVLO回路１５６と、Latch回路１５７と、OSC回路１５８と、ADJ/SS回路１５９とを備えている。
【００４４】
半導体素子１のトランジスタ４のゲート端子は半導体素子１０のDRV回路１５２に接続されている。トランジスタ４のソース端子は半導体素子１０の回路接地電位に接続されている。そして、トランジスタ４のドレイン端子は前述のドレイン用パッド８Ｄを通して半導体素子１０のStart up回路１５１に接続されている。
【００４５】
［半導体素子及び半導体装置の特徴］
第１の実施の形態においては、半導体素子１の表面側にドレイン用パッド８Ｄを備えたので、半導体素子１の第１の半導体領域３をドレイン用パッド８Ｄ及びワイヤ１３３を通して制御用モノリシックIC（MIC）が形成された半導体素子１０のパッド１１に電気的に接続し、半導体素子１のオン状態を検出することができる。更に、半導体素子１のドレイン電極と半導体素子１０のパッド１１とを電気的に接続するため、半導体素子１０のパッド１１と支持体１１０との間を電気的に接続するワイヤ１３３を支持体１１０に直接ボンディングする必要がなくなる。つまり、支持体１１０のワイヤ１３３とボンディングされる領域のボンダビリティを向上するための余分なAgめっきを少なくともワイヤ１３３と支持体１１０のボンディングされる領域に配設する必要がなくなり、貴金属材料の使用頻度を減らすことができるので、半導体装置１０の製造コストを減少することができる。
【００４６】
また、第１の実施の形態においては、半導体素子１のドレイン用パッド８Ｄの支持体１１０表面からの高さと制御用モノリシックICが形成された半導体素子１０のパッド１１の表面高さとの差であるワイヤ１３３のボンディング高低差を従来の支持体１１０に直接ボンディングするワイヤ１３３のボンディング高低差よりも減少することができる。従って、半導体素子１のドレイン用パッド８Ｄと制御用モノリシックICが形成された半導体素子１０のパッド１１（半導体素子１の主電流を検出するための外部端子）との間を電気的に接続するワイヤ１３３のワイヤ長を短くすることができる。この結果、支持体１１０に半導体素子１と半導体素子１０とが配設され、ワイヤ１３３が半導体素子１のドレイン用パッド８Ｄと半導体素子１０のパッド１１とに接続され、これらが封止体１４０を成型する金型内に配置された状態である、半導体装置１００の製造プロセス中において、金型内に樹脂を注入してもワイヤ１３３等の変形が起こりにくくなる。そして、特に半導体素子１０の端部（エッジ）とワイヤ１３３との接触不良を防止することができ、半導体装置１００の電気的信頼性を向上することができる。また、半導体装置１００の製造プロセス上の歩留まりを向上することができる。
【００４７】
また、第１の実施の形態においては、半導体素子１にドレイン用パッド８Ｄを備えているので、制御用モノリシックICが形成された半導体素子１０のパッド１１はワイヤ１３３を通して支持体１１０に直接ボンディングする必要が無くなる。加えて、この半導体素子１０の端部とワイヤ１３３との間の接触不良を考慮しなくてもよい。従って、実装体１１０にワイヤ１３３をボンディングするためのスペース並びに接触不良を防止するためのスペースを確保しなくてもよいので、支持体１１０の実装有効面積を拡大することができる。つまり、トランジスタ４を備えた半導体素子１の大電流化を実現することができ、半導体装置１００の小型化を実現することができる。
【００４８】
（第２の実施の形態）
本発明の第２の実施の形態に係るチップオンチップ（chip on chip）構造を有する半導体装置に本発明を適用した例を説明するものである。
【００４９】
［半導体装置のデバイス構造］
第２の実施の形態に係る半導体素子１は、基本的には図１及び図２に示す第１の実施の形態に係る半導体素子１と同様のデバイス構造を有し、図５及び図６に示すように、制御用モノリシックIC（MIC）が形成された半導体素子１０とともに１つのパッケージとしてハイブリッド化され、チップオンチップ構造となるように半導体素子１及び半導体素子１０が設けられた半導体装置１００を構築する。すなわち、第２の実施の形態に係る半導体装置１００は、半導体素子１の中央側の上面に絶縁膜１２１を介在して半導体素子１０が設けられており、半導体素子１のドレイン用パッド８Ｄと半導体素子１０のパッド１１との間を電気的に接続するワイヤ１３３とを備えている。絶縁膜１２１には例えば絶縁性接着テープが使用されている。なお、絶縁膜１２１は第２の実施の形態においてこの例に限定されるものではない。
【００５０】
第２の実施の形態においては、トランジスタ４が形成された半導体素子１の平面サイズは制御用モノリシックICが形成された半導体素子１０の平面サイズに比べて大きく、前者の半導体素子１の中央部にすべて重複した状態において後者の半導体素子１０が実装されている。ここでは、制御用モノリシックICが形成された半導体素子１０が実装された状態において、トランジスタ４が形成された半導体素子１のゲート用パッド８Ｇ、ソース用パッド８Ｓ、ドレイン用パッド８Ｄのそれぞれは外周囲から露出する。
【００５１】
トランジスタ４が形成された半導体素子１のゲート用パッド８Ｇはワイヤ１３２を通して制御用モノリシックICが形成された半導体素子１０のパッド１５に電気的に接続される。ソース用パッド８Ｓは制御用モノリシックICが搭載される半導体素子１０のパッド１２にワイヤ１３５、外部端子１０３（２）のインナー部及びワイヤ１３１を通して電気的に接続される。ドレイン用パッド８Ｄはワイヤ１３３を通して半導体素子１０のパッド１１に電気的に接続される。また、半導体素子１０のパッド１３はワイヤ１３４を通して外部端子１０３（３）−１０３（７）のインナー部に電気的に接続される。また、ワイヤ１３１−１３４には第２の実施の形態においてAu又はAlを使用することができる。ワイヤ１３５には第２の実施の形態においてワイヤ１３１−１３４に比べてワイヤ径が太いAlワイヤを実用的に使用することができる。また、ワイヤ１３４等にAuワイヤが使用される場合、ボンダビリティを高めるために、支持体１１０の表面には例えばAgめっき膜が配設される。また、ワイヤ１３５がボンディングされる外部端子１０３の表面にはAgめっき膜は配設されていない。
【００５２】
そして、半導体素子１及び１０、実装体１１０、外部端子１０３のそれぞれのインナー部、ワイヤ１３１〜１３５は封止体１４０により封止されている。封止体１４０には、第１の実施の形態に係る半導体装置１００の封止体１４０と同様に、例えばトランスファーモールド法により成型された熱硬化性樹脂、具体的には熱硬化性エポキシ系樹脂を実用的に使用することができる。
【００５３】
なお、半導体装置１００の半導体素子１並びに半導体素子１０の回路構成は前述した図７に示す通りである。
【００５４】
［半導体素子及び半導体装置の特徴］
第２の実施の形態においては、第１の実施の形態と同様に、半導体素子１の主面５０にドレイン電極と電気的接続されたドレイン用パッド８Ｄを備えたので、半導体素子１のドレイン電極をドレイン用パッド８Ｄ及びワイヤ１３３を通して制御用モノリシックICが形成された半導体素子１０のパッド１１に電気的に接続することができる。従って、半導体素子１０のパッド１１と支持体１１０との間を電気的に接続するためにワイヤ１３３を支持体１１０に直接ボンディングする必要がなくなる。つまり、実装体１１０にボンダビリティを向上するための余分なAgめっきを配設する必要がなくなり、貴金属材料の使用頻度を減らすことができるので、半導体装置１０の製造コストを減少することができる。
【００５５】
また、第２の実施の形態においては、半導体素子１にドレイン用パッド８Ｄを備えているので、制御用モノリシックICが形成された半導体素子１０のパッド１１はワイヤ１３３を通して実装体１１０にボンディングする必要が無くなる。加えて、この半導体素子１０の端部とワイヤ１３３との間の接触不良を防止することができる。従って、支持体１１０にワイヤ１３３をボンディングするためのスペース並びに接触不良を防止するためのスペースを確保しなくてもよいので、支持体１１０の実装有効面積を拡大することができる。つまり、トランジスタ４を備えた半導体素子１の大電流化を実現することができ、半導体装置１００の小型化を実現することができる。
【００５６】
（その他の実施の形態）
上記のように、本発明は複数の実施の形態によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、前述の実施の形態は半導体素子１に縦型MISFETが形成された例を説明したが、本発明は、これに限定されるものではなく、サイリスタ、バイポーラトランジスタ、トレンチゲート構造を有する縦型IGBTが形成された半導体素子等、縦方向に電流を流す半導体素子に適用することができる。また、本発明は、チップオンチップ構造を有する半導体装置において、双方をフェイスアップ構造とし、制御用モノリシックICが形成された半導体素子１０上にそれよりも平面サイズが小さいトランジスタが形成された半導体素子１を実装してもよい。
【００５７】
また、制御用モノリシックICは半導体素子１に流れる電流による半導体素子１の発熱を検出するための機能を備えてもよい。また、半導体素子１の各半導体領域の導電型は逆でもよい。また、半導体素子１においてセル領域と角部との間にFLR５が設けられていなくてもよい。また、セル領域と角部との間に抵抗性フィールドプレート等の他のフィールドプレート構造を採用してもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係る半導体装置に実装された半導体素子の要部断面図である。
【図２】図１に示す半導体素子の平面図である。
【図３】第１の実施の形態に係る半導体装置の模式的な断面図である。
【図４】第１の実施の形態に係る半導体装置の封止体の一部を取り除いた状態における平面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の模式的な断面図である。
【図６】第２の実施の形態に係る半導体装置の封止体の一部を取り除いた状態における平面図である。
【図７】第１の実施の形態並びに第２の実施の形態に係る半導体装置の回路構成図である。
【符号の説明】
【００５９】
１…半導体素子（第１の半導体素子）
１０…半導体素子（第２の半導体素子）
１００…半導体装置
２…基板
２１…第１の辺
２２…第２の辺
２３…第３の辺
２４…第４の辺
３…第１の半導体領域（ドリフト領域）
４…トランジスタ（縦型MISFET）
４１…ゲート絶縁膜
４２…ゲート電極
４３…第２の半導体領域（ボディ領域）
４４…第３の半導体領域（ソース領域）
４３Ｆ…p型半導体領域
４４Ｄ…第４の半導体領域
５…FLR
７…層間絶縁膜
７１、７２…コンタクト開口
８…電極
８Ｄ…ドレイン用パッド
８Ｓ…ソース用パッド
８Ｇ…ゲート用パッド
１１０…支持体
１３１−１３５…ワイヤ
１０３…外部端子
１１、１２、１３、１５…パッド
１２０…絶縁性物
１４０…封止体
１５０…Logic回路
１５１…Start up回路
１５２…DRV回路
１５３…FB/STB回路
１５４…OCP回路
１５５…BD回路
１５６…UVLO回路
１５７…Latch回路
１５８…OSC回路
１５９…ADJ/SS回路
【図１】
2009164288.tif 000003
【図２】
2009164288.tif 000004
【図３】
2009164288.tif 000005
【図４】
2009164288.tif 000006
【図５】
2009164288.tif 000007
【図６】
2009164288.tif 000008
【図７】
2009164288.tif 000009