(57)【要約】【課題】素子間の分離耐圧に優れたトレンチ分離を有する半導体装置の製造方法を提供することである。【解決手段】支持基板１上に埋め込み絶縁膜２を介して半導体層３が形成される。半導体層３を貫通して埋め込み絶縁膜２に達するトレンチ１１が形成される。トレンチ１１の開口部を塞がない程度にトレンチ１１の壁面に沿って、ＴＥＯＳ酸化膜１２が形成される。ＴＥＯＳ酸化膜１２をエッチングすることによりＴＥＯＳ酸化膜１２の開口部が広げられる。トレンチ１１内を埋め込むようにＴＥＯＳ酸化膜１２上および半導体層３上に、ＴＥＯＳ酸化膜１３が形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
支持基板上に埋め込み絶縁膜を介して半導体層を形成する工程と、
前記半導体層を貫通して前記埋め込み絶縁膜に達するトレンチを形成する工程と、
前記トレンチの開口部塞がない程度に前記トレンチの壁面に沿って、ＴＥＯＳを原料とした化学気相成長法により第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜をエッチングすることにより前記第１のシリコン酸化膜の開口部を広げる工程と、
前記トレンチ内を埋め込むように前記第１のシリコン酸化膜上および前記半導体層上に、ＴＥＯＳを原料とした化学気相成長法により第２のシリコン酸化膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記半導体層の表面にフィールド絶縁膜を形成する工程をさらに備え、
前記トレンチは前記フィールド絶縁膜と前記半導体層とを貫通して前記埋め込み絶縁膜に達するように形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のシリコン酸化膜の開口部を広げるための前記エッチングの前に、酸素を含む雰囲気下で前記第１のシリコン酸化膜を加熱する工程をさらに備えた、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリコン酸化膜を、酸素を含む雰囲気下で加熱する工程と、
化学的機械的研磨法により、前記トレンチ内部以外の前記第２のシリコン酸化膜を研磨除去する工程とをさらに備えた、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、支持基板上に埋め込み絶縁膜を介して半導体層が形成された半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
支持基板上に埋め込み絶縁膜（Ｂｏｘ（Buried Oxide）膜）を介して半導体層（ＳＯＩ（Silicon On Insulator）層）が形成されたＳＯＩ基板にトランジスタ、抵抗などの素子を形成した半導体装置には、寄生容量の低減による高速動作や高耐圧化の実現が可能で、ラッチアップが生じないなどの高信頼性の利点がある。
【０００３】
ＳＯＩウエハを用いた高耐圧ＭＯＳ（Metal Oxide Semiconductor）デバイスの形成する際に、素子分離として、半導体層表面からＢｏｘ膜まで到達する深いトレンチ分離（〜５μｍ）を形成する必要がある。トレンチ分離には、使用電圧以上の高耐圧絶縁性（Typical電圧の２倍程度）が必要である。
【０００４】
一般的には、トレンチ分離は、ＳＯＩ層を深く掘り込む溝をエッチングにより形成し、その溝の内部に充填層を埋め込むことにより形成される。この充填層は、常圧ＣＶＤ（Chemical Vapor Deposition）法によりＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）を原料として形成されたシリコン酸化膜（以下、ＴＥＯＳ酸化膜と称する）、不純物がドープされていないいわゆるnon-Dopeの多結晶シリコン膜などである。
【０００５】
このようなＳＯＩ層に形成されたトレンチ内に充填層を埋め込む技術は、たとえば特開２００２−３１３９０６号公報（特許文献１）、特開２００２−７６１１３号公報（特許文献２）などに開示されている。
【０００６】
特開２００２−３１３９０６号公報では、ＳＯＩ基板に形成されたトレンチ内に側壁酸化膜とポリシリコンとが埋め込まれている。また特開２００２−７６１１３号公報では、ＳＯＩ基板に形成されたトレンチ内に、気相成長法により形成された酸化珪素と多結晶シリコンとが埋め込まれている。
【特許文献１】特開２００２−３１３９０６号公報
【特許文献２】特開２００２−７６１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記公報のトレンチにおいては、微細化の点から幅が小さくなり、かつＢｏｘ膜に達する必要から深さも深くなるため、アスペクト比が大きくなる。このため、トレンチ内を単純に充填層で埋め込もうとすると、トレンチ内の埋め込みが不十分となり、充填層内に空洞が生じる。よって、この充填層のトレンチ内部以外の箇所を除去すると、上記空洞が基板表面にて露出して溝またはピンホールとなる場合がある。このような溝またはピンホールが基板表面に生じると、異物発生の原因となったり、ゲート材の多結晶シリコンが溝またはピンホール内部に入り込んで残渣となり、素子間の分離耐圧が低下する。
【０００８】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、素子間の分離耐圧に優れたトレンチ分離を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本実施の形態の半導体装置の製造方法は、以下の工程を備えている。
まず支持基板上に埋め込み絶縁膜を介して半導体層が形成される。半導体層を貫通して埋め込み絶縁膜に達するトレンチが形成される。トレンチの開口部を塞がない程度にトレンチの壁面に沿って、ＴＥＯＳを原料とした化学気相成長法により第１のシリコン酸化膜が形成される。第１のシリコン酸化膜をエッチングすることにより第１のシリコン酸化膜の開口部が広げられる。トレンチ内を埋め込むように第１のシリコン酸化膜上および半導体層上に、ＴＥＯＳを原料とした化学気相成長法により第２のシリコン酸化膜が形成される。
【発明の効果】
【００１０】
本実施の形態の半導体装置の製造方法によれば、エッチングにより第１のシリコン酸化膜の開口部が広げられるため、その後に形成される第２のシリコン酸化膜がトレンチ内部を埋め込みやすくなる。このため、第２のシリコン酸化膜内に空洞が生じることが防止でき、その空洞により基板表面に溝またはピンホールが生じることも防止できる。よって、異物や残渣の発生を防止でき、素子間の分離耐圧に優れたトレンチ分離を得ることができる。
【００１１】
また第１のシリコン酸化膜がＴＥＯＳを原料として形成されるものであるため、トレンチの壁面に沿う層として多結晶シリコンを用いた場合よりも絶縁破壊の耐圧を高めることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図に基づいて説明する。
図１〜図１０は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。図１を参照して、たとえばシリコンよりなる支持基板１の上に、たとえばシリコン酸化膜よりなるＢｏｘ膜（埋め込み酸化膜）２を介して、たとえばシリコンよりなるＳＯＩ層（半導体層）３が形成される。これにより、支持基板１とＢｏｘ膜２とＳＯＩ層３とを有するＳＯＩ基板が形成される。
【００１３】
このＳＯＩ層３上に、シリコン酸化膜４とシリコン窒化膜５とが順に積層して形成される。このシリコン窒化膜５上に、フォトレジスト６が塗布される。このフォトレジスト６が通常の写真製版技術によりパターニングされ、開口部６ａを有するレジストパターン６が形成される。このレジストパターン６をマスクとしてシリコン窒化膜５およびシリコン酸化膜４に順にエッチングが施される。
【００１４】
図２を参照して、上記のエッチングにより、シリコン窒化膜５およびシリコン酸化膜４が順に選択的にエッチング除去されて、ＳＯＩ層３の一部表面が露出する。この後、レジストパターン６が、たとえばアッシングなどにより除去される。
【００１５】
図３を参照して、シリコン窒化膜５をマスクとして、露出したＳＯＩ層３の表面を熱酸化により厚く酸化することにより、その露出したＳＯＩ層３の表面にフィールド酸化膜７が形成される。
【００１６】
図４を参照して、ＳＯＩ基板の表面全面にシリコン窒化膜８およびシリコン酸化膜９が順に積層して形成される。このシリコン酸化膜９は、たとえば常圧ＣＶＤ法により形成されたＴＥＯＳ酸化膜である。
【００１７】
このシリコン酸化膜９上にフォトレジスト１０が塗布される。このフォトレジスト１０が通常の写真製版技術によりパターニングされ、開口部１０ａを有するレジストパターン１０が形成される。このレジストパターン１０をマスクとして、シリコン酸化膜９、シリコン窒化膜８およびフィールド酸化膜７に順にエッチングが施される。このエッチングにより、シリコン酸化膜９、シリコン窒化膜８およびフィールド酸化膜７が選択的に除去されて、ＳＯＩ層３の一部表面が露出する。この後、レジストパターン１０が、たとえばアッシングなどにより除去される。
【００１８】
図５を参照して、シリコン酸化膜９をマスクとして、ＳＯＩ層３にエッチングが施される。これにより、ＳＯＩ層３を貫通してＢｏｘ膜２に達するトレンチ１１が形成される。
【００１９】
図６を参照して、トレンチ１１の開口部が塞がらない程度の膜厚（たとえばトレンチ１１の開口幅の半分弱の膜厚）で、トレンチ１１の壁面に沿ってＴＥＯＳ酸化膜１２が常圧ＣＶＤ法により成膜される。この後、熱酸化炉にてウエットアニール処理が施される。このウエットアニール処理とは、水素と酸素とを含む雰囲気中にて加熱する処理のことである。
【００２０】
このウエットアニール処理の温度は９５０℃より高く１１００℃以下であることが望ましく、特に１１００℃が好ましい。
【００２１】
図７を参照して、上記において成膜したＴＥＯＳ酸化膜１２に反応性異方性エッチングによりエッチバック処理が施される。このエッチバック処理においては、反応性イオンはトレンチ１１の上側の開口端部の方がトレンチ１１の下側より多く供給されるため、ＴＥＯＳ酸化膜１２は上側の開口端部の方が下側より多くエッチング除去される。これにより、ＴＥＯＳ酸化膜１２は開口部を広げるようにエッチング除去され、ＴＥＯＳ酸化膜１２の開口幅はトレンチ１１の開口幅の１／２程度とされる。
【００２２】
図８を参照して、シリコン酸化膜９上を覆うように、かつトレンチ１１内を埋め込むように、ＴＥＯＳ酸化膜１３が常圧ＣＶＤ法により成膜される。この後、ＴＥＯＳ酸化膜１３に焼き締め処理が施される。この焼き締め処理とは、酸素を含む雰囲気中にて加熱する処理のことである。この焼き締め処理の温度は９００℃以上９５０℃以下であることが好ましい。
【００２３】
この後、ＣＭＰ（Chemical Mechanical Polishing）により、シリコン窒化膜８の上面が露出するまで、ＴＥＯＳ酸化膜１３、シリコン酸化膜９およびＴＥＯＳ酸化膜１２が研磨除去される。この際、トレンチ１１の内部以外のＴＥＯＳ酸化膜１２、１３の一部が研磨除去される。
【００２４】
図９を参照して、上記のＣＭＰにより、シリコン窒化膜８の上面が露出する。この後、露出したシリコン窒化膜８と、その下のシリコン窒化膜５とが除去される。
【００２５】
図１０を参照して、上記により、フィールド酸化膜７とシリコン酸化膜４の上面が露出し、トレンチ１１内にはＴＥＯＳ酸化膜１２、１３が残存する。これにより、フィールド酸化膜７とＳＯＩ層３とを貫通してＢｏｘ膜２に達するトレンチ１１と、そのトレンチ１１内を埋め込むＴＥＯＳ酸化膜１２、１３とにより、トレンチ分離が形成される。
【００２６】
次に、本実施の形態のトレンチ分離を高耐圧素子の電気的分離に適用した構成について説明する。
【００２７】
図１１は、本発明の一実施の形態のトレンチを高耐圧素子の電気的分離に適用した半導体装置の構成を概略的に示す断面図である。図１１を参照して、たとえばシリコンよりなる支持基板１の表面上に、たとえばシリコン酸化膜よりなるＢｏｘ膜２を介して、たとえばシリコンよりなるＳＯＩ層３が形成されている。このＳＯＩ層３には高耐圧素子が形成されている。
【００２８】
この高耐圧素子は、たとえばＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）トランジスタである。ＤＭＯＳトランジスタは、ドリフト領域となるｎ-ＳＯＩ層３と、ドレインとなるｎ型領域２１およびｎ+領域２２と、ベースとなるｐ型領域２３と、ソースとなるｎ型領域２４と、ゲート絶縁膜２５と、ゲート電極層２６とを有している。
【００２９】
ドリフト領域となるｎ-ＳＯＩ層３の表面には、互いに距離を隔ててｎ型領域２１とｐ型領域２３とが形成されている。ｎ型領域２１内の表面にはｎ+領域２２が形成されている。ｐ型領域２３内の表面にはｎ型領域２４が形成されている。ｎ型領域２４とｎ-ＳＯＩ層３とに挟まれるｐ型領域２３の表面上には、ゲート絶縁膜２５を介してゲート電極層２６が形成されている。
【００３０】
ｎ型領域２１とｐ型領域２３との間のｎ-ＳＯＩ層３の表面の一部にはフィールド酸化膜７が形成されている。ゲート電極層２６のｎ型領域２１側の端部はフィールド酸化膜７上に乗り上げている。
【００３１】
このように形成された高耐圧素子であるＤＭＯＳトランジスタは、フィールド酸化膜７およびトレンチ分離構造により他の素子と電気的に分離されている。これらのフィールド酸化膜７およびトレンチ分離構造は、図１〜図１０に示した製造方法により形成されるものである。
【００３２】
これらのフィールド酸化膜７およびトレンチ分離構造は、平面視においてＤＭＯＳトランジスタの形成領域を取り囲むようにｎ-ＳＯＩ層３に形成されている。フィールド酸化膜７はｎ-ＳＯＩ層３の表面に形成されている。トレンチ分離構造は、フィールド酸化膜７およびｎ-ＳＯＩ層３を貫通してｎ-ＳＯＩ層３の表面側からＢｏｘ膜２へ達するトレンチ１１と、そのトレンチ１１内を埋め込むように形成されたＴＥＯＳ酸化膜１２、１３とを有している。ＴＥＯＳ酸化膜１２はトレンチ１１の壁面に沿って形成されており、ＴＥＯＳ酸化膜１３はＴＥＯＳ酸化膜１２の内周側であってトレンチ１１内部を埋め込むように形成されている。
【００３３】
なおトレンチ１１の両側には、ｎ-ＳＯＩ層３の厚み全体に位置するようにｐ型領域３０が形成されている。
【００３４】
上記のＤＭＯＳトランジスタなどの上を覆うように層間絶縁膜２７が形成されている。この層間絶縁膜２７上にはドレイン電極２９ａおよびソース電極２９ｂが形成されている。ドレイン電極２９ａはコンタクトホール内の導電層２８ａを介してｎ型領域２１、２２に電気的に接続されており、ソース電極２９ｂはコンタクトホール内の導電層２８ｂを介してｎ型領域２４に電気的に接続されている。
【００３５】
次に、本実施の形態の作用効果について説明する。
仮に、図１２に示すように単一の膜１２でトレンチ１１内を埋め込んだ場合、図１３に示すように膜１２内に空洞１２ａが生じるおそれがある。空洞１２ａが生じた場合、この後のＣＭＰにより図１４に示すように基板表面に空洞１２ａが露出して溝またはピンホールとなる。溝またはピンホール１２ａが生じると、溝またはピンホール１２ａが異物発生の原因となったり、ゲート材の多結晶シリコンが溝またはピンホール１２ａ内部に入り込んで残渣となり、素子間の分離耐圧が低下する。
【００３６】
これに対して本実施の形態によれば、図７の工程において、エッチバック処理によりＴＥＯＳ酸化膜１２の開口部が広げられる。これにより、この後にＴＥＯＳ酸化膜１３でトレンチ１１内を埋め込む際に上記空洞の発生を抑制することができる。
【００３７】
また本実施の形態によれば、トレンチ１１の内部を埋め込む充填層にＴＥＯＳ酸化膜１２、１３が用いられている。このＴＥＯＳ酸化膜１２、１３はステップカバレージが良好であるため、アスペクト比の高いトレンチ１１の埋め込みに好適である。これにより、上記空洞の発生をさらに抑制することができる。
【００３８】
また本実施の形態によれば、ＴＥＯＳ酸化膜１２にウエットアニール処理が施される。このウエットアニール処理によりＴＥＯＳ酸化膜１２が十分に酸化されるため、ＴＥＯＳ酸化膜１２をリーク電流の生じにくい膜質にすることができる。これにより、高耐圧を必要とするトレンチの充填層としてＴＥＯＳ酸化膜を適用することが容易となる。
【００３９】
このウエットアニール処理は９５０℃よりも高く１１００℃以下の温度で行われるが、特に１１００℃が好ましい。９５０℃以下の処理温度では、トレンチ１１の内部のＴＥＯＳ酸化膜１２が十分に酸化されずにリーク電流の生じやすい膜となる。また１１００℃を超えた処理温度では、図１５に示すようにフィールド酸化膜７のバーズビーク長が長くなりすぎて微細化に対して不利となる。またトレンチ１１内の酸化応力が大きくなり、トレンチ１１のパターン近傍のシリコンに結晶欠陥を引き起こす可能性がある。
【００４０】
また本実施の形態によれば、ＴＥＯＳ酸化膜１２、１３によりトレンチ１１内を埋め込んだ後に図８および図９に示す工程においてＣＭＰが行われる。このときに、トレンチ１１内のＴＥＯＳ酸化膜１２がウエットアニール処理で焼き締められた膜質を有するのに対し、後から埋め込まれたＴＥＯＳ酸化膜１３が焼き締められていない場合も考えられる。この場合、ＣＭＰを行うとＴＥＯＳ酸化膜１２と１３との界面において、双方の膜硬度が異なることにより図１６に示すようにクラックが発生したり、また図１７に示すように焼き締められてないＴＥＯＳ酸化膜１３の表面が剥離するという問題がある。
【００４１】
そこで本実施の形態では、ＴＥＯＳ酸化膜１３に焼き締め処理が施される。この焼き締め処理によりＴＥＯＳ酸化膜１３が十分に酸化されるため、ＴＥＯＳ酸化膜１３をＴＥＯＳ酸化膜１２と同様の膜硬度にすることができる。これにより、上記ＣＭＰを施しても、ＴＥＯＳ酸化膜１２と１３との界面におけるクラックの発生を防止でき、かつＴＥＯＳ酸化膜１３の表面の剥離も防止できる。
【００４２】
この焼き締め処理の温度は９００℃以上９５０℃以下が好ましい。９００℃未満の処理温度では、トレンチ１１の内部のＴＥＯＳ酸化膜１３が十分に酸化されずにリーク電流の生じやすい膜質となる。このＴＥＯＳ酸化膜１３はＴＥＯＳ酸化膜１２よりもトレンチ内側に位置しているため、ＴＥＯＳ酸化膜１２ほど高いリーク特性は要求されない。また９５０℃を超えた処理温度では、ＣＭＰ時におけるＴＥＯＳ酸化膜１３の研磨レートが大きく低下し、生産性が低下する。
【００４３】
（実施例１）
本発明者らは、図６の工程において、ＴＥＯＳ酸化膜１２を成膜した場合と、ＴＥＯＳ酸化膜１２に代えて多結晶シリコン膜を成膜した場合との各々について破壊耐圧を調べた。この破壊耐圧の調査に当たっては、トレンチ幅を０．８μｍ、１．０μｍとし、トレンチ幅を０．８μｍとした場合にはＴＥＯＳ酸化膜１２および多結晶シリコン膜の膜厚を０．４μｍ弱とし、トレンチ幅を１．０μｍとした場合にはＴＥＯＳ酸化膜１２および多結晶シリコン膜の膜厚を０．５μｍ弱とした。
【００４４】
その結果、トレンチ幅を０．８μｍとした場合には、破壊耐圧は多結晶シリコン膜で２００Ｖ〜２６０Ｖであり、ＴＥＯＳ酸化膜で４６０Ｖ〜４８０Ｖであった。またトレンチ幅を１．０μｍとした場合には、破壊耐圧は多結晶シリコン膜で２６０Ｖ〜３２０Ｖであり、ＴＥＯＳ酸化膜で４８０Ｖ〜４９０Ｖであった。
【００４５】
以上より、トレンチ側壁に多結晶シリコン膜を成膜するよりもＴＥＯＳ酸化膜を成膜する方が破壊耐圧が大幅に向上することがわかった。
【００４６】
（実施例２）
また本発明者らは、図６の工程において行うＴＥＯＳ酸化膜１２のウエットアニール処理の温度とリーク電流との関係について調べた。ウエットアニール処理条件として、処理温度が８２０℃で処理時間が３０分の場合と、処理温度が９５０℃で処理時間が３０分の場合と、処理温度が１１００℃で処理時間が１０分の場合と、処理温度が１１００℃で処理時間が２０分の場合とについて調べた。その結果を図１８〜図２１に示す。
【００４７】
図１８および図１９に示すように処理温度が８２０℃および９５０℃の場合には、２３０Ｖの電圧を印加したときにリーク電流が急激に増えていることが分かる。一方、図２０および図２１に示すように処理温度が１１００℃の場合には、リーク電流が急激に増加する現象は３００Ｖまでは確認されなかった。
【００４８】
以上より、図６の工程において９５０℃よりも高い温度でウエットアニール処理をすることにより、リーク電流の発生を抑制できることがわかった。
【００４９】
（実施例３）
また本発明者らは、図６の工程において行うウエットアニール処理の温度を変えたときのバーズビークの高さ（厚み）とトレンチ幅との変化について調べた。なおトレンチ幅については、上記のアニール処理によりトレンチの側壁が酸化された厚み（ΔTrench）で評価した。
【００５０】
その結果、ウエットアニール処理の処理温度が８２０℃で処理時間が３０分の場合のバーズビークの高さは０．１１μｍであり、酸化厚み（ΔTrench）は０．１００μｍであった。また処理温度が１１００℃で処理時間が１０分の場合のバーズビークの高さは０．１１μｍであり、酸化厚み（ΔTrench）は０．０９２μｍであった。また処理温度が１１００℃で処理時間が２０分の場合のバーズビークの高さは０．１２μｍであり、酸化厚み（ΔTrench）は０．１０４μｍであった。
【００５１】
以上より、ウエットアニール処理の処理温度が１１００℃の場合でも８２０℃の場合と比較してバーズビークの大きさはそれほど変化しないことがわかった。
【００５２】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５３】
本発明は、支持基板上に埋め込み絶縁膜を介して半導体層が形成された半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態における半導体装置に製造方法の第１工程を示す概略断面図である。
【図２】本発明の一実施の形態における半導体装置に製造方法の第２工程を示す概略断面図である。
【図３】本発明の一実施の形態における半導体装置に製造方法の第３工程を示す概略断面図である。
【図４】本発明の一実施の形態における半導体装置に製造方法の第４工程を示す概略断面図である。
【図５】本発明の一実施の形態における半導体装置に製造方法の第５工程を示す概略断面図である。
【図６】本発明の一実施の形態における半導体装置に製造方法の第６工程を示す概略断面図である。
【図７】本発明の一実施の形態における半導体装置に製造方法の第７工程を示す概略断面図である。
【図８】本発明の一実施の形態における半導体装置に製造方法の第８工程を示す概略断面図である。
【図９】本発明の一実施の形態における半導体装置に製造方法の第９工程を示す概略断面図である。
【図１０】本発明の一実施の形態における半導体装置に製造方法の第１０工程を示す概略断面図である。
【図１１】本発明の一実施の形態のトレンチを高耐圧素子の電気的分離に適用した半導体装置の構成を概略的に示す断面図である。
【図１２】単一の膜でトレンチ内を埋め込んだ場合の製造方法を説明するための概略断面図である。
【図１３】単一の膜でトレンチ内を埋め込んだ場合に空洞が生じた様子を示す概略断面図である。
【図１４】空洞が生じた状態でＣＭＰを行った場合に基板表面に溝、ピンホールができる様子を示す概略断面図である。
【図１５】１１００℃を超えた温度でウエットアニール処理を施した場合に、フィールド酸化膜のバーズビーク長が長くなることを説明するための概略断面図である。
【図１６】トレンチ内の２つのＴＥＯＳ酸化膜の膜硬度が異なることによってＣＭＰ後にクラックが発生することを説明するための概略断面図である。
【図１７】トレンチ内の２つのＴＥＯＳ酸化膜の膜硬度が異なることによってＣＭＰ後に表面の剥離が発生することを説明するための概略断面図である。
【図１８】図６の工程において、処理温度が８２０℃で処理時間が３０分のウエットアニール処理を施した場合の印加電圧とリーク電流との関係を示す図である。
【図１９】図６の工程において、処理温度が９５０℃で処理時間が３０分のウエットアニール処理を施した場合の印加電圧とリーク電流との関係を示す図である。
【図２０】図６の工程において、処理温度が１１００℃で処理時間が１０分のウエットアニール処理を施した場合の印加電圧とリーク電流との関係を示す図である。
【図２１】図６の工程において、処理温度が１１００℃で処理時間が２０分のウエットアニール処理を施した場合の印加電圧とリーク電流との関係を示す図である。
【符号の説明】
【００５５】
１  支持基板、２  Ｂｏｘ膜、３  ＳＯＩ層、４  シリコン酸化膜、５  シリコン窒化膜、６  フォトレジスト、６ａ  開口部、７  フィールド酸化膜、８  シリコン窒化膜、９  シリコン酸化膜、１０  フォトレジスト、１０ａ  開口部、１１  トレンチ、１２ａ  空洞、１２，１３  ＴＥＯＳ酸化膜、２１  ｎ型領域、２２  ｎ+領域、２３  ｐ型領域、２４  ｎ型領域、２５  ゲート絶縁膜、２６  ゲート電極層、２７  層間絶縁膜、２８ａ，２８ｂ  導電層、２９ａ  ドレイン電極、２９ｂ  ソース電極、３０  ｐ型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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