(57)【要約】      （修正有）【課題】不揮発性半導体記憶装置の消去／書込耐性を改善し、ｇｍ劣化によるメモリセルが存在する場合にも、消去／書き込み耐性の低下を抑制することのできる不揮発性半導体装置を提供する。【解決手段】消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。【選択図】図６
2009087386.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々がトランジスタのしきい値電圧に従って情報を記憶する複数の不揮発性メモリセル、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
メモリセルのしきい値電圧の絶対値を小さくする消去動作モード時、消去対象のメモリセルの消去および消去がされたかを判定するベリファイを少なくとも行なう制御回路を備え、
前記制御回路は、少なくとも前記消去対象の選択メモリセルの消去および書戻し後のしきい値電圧の分布の上限値を前記消去対象のメモリセルが満たしているかを判定する過書戻しベリファイ時、同一列かつ異なる行のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行なう、不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、さらに、前記消去対象のメモリセルが消去後のしきい値電圧分布の下限値を満たしているかを判定する過消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定動作を行なう、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、さらに、前記過消去前の前記消去対象のメモリセルが消去後のしきい値電圧分布の上限値を満たしているかを判定する消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、該選択メモリセルの記憶データに従って判定を行なう、請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、電界効果型トランジスタのしきい値電圧に応じて情報を記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
情報を不揮発的に記憶する不揮発性半導体記憶装置の１つに、フラッシュメモリがある。このフラッシュメモリは、メモリセルが、１個のフローティングゲート型トランジスタで構成される。フローティングゲートの蓄積電荷量に応じて、メモリセルトランジスタのしきい値電圧が変化する。このしきい値電圧の高低を、情報に対応付ける。
【０００３】
フラッシュメモリは、近年、マイクロコンピュータなどのプロセッサと同一半導体チップ上に集積化される内蔵メモリとして広く用いられる。内蔵フラッシュメモリに、プログラム情報などの用途に応じた情報を記憶する。仕様変更またはプログラムのデバッグ処理に対しては、単にフラッシュメモリの記憶するプログラム情報の書換を行うだけで対応することができる。したがって、マスクＲＯＭ（リード・オンリー・メモリ）などのように情報を固定的に記憶するメモリを、プログラム情報記憶のために利用する構成に比べて、製品開発時間が短縮され、また、ＲＯＭのように、プログラム情報に応じてマスクを製造する必要がなく、コストを低減することができる。
【０００４】
このようなフラッシュメモリにおいては、情報の書込時においては、消去および書込が、行なわれる。この消去および書込時においては、メモリセルトランジスタのフローティングゲートに対し、絶縁膜を介して電荷の注入／放出が行なわれる。この電荷の移動を生じさせるために、メモリセルトランジスタのコントローラゲートと基板および／またはソース／ドレイン領域との間に高電圧が印加される。このため、消去／書込を行う書換回数が増大すると、ホットキャリアが、フローティングゲート下部の絶縁膜にトラップされ、トランスコンダクタンスｇｍおよびしきい値電圧特性が劣化するという「ｇｍ劣化」の現象が生じる。
【０００５】
特に、マイクロコンピュータと同一半導体チップ上に集積化されるフラッシュメモリにおいては、マイクロコンピュータなどのプロセッサと同一製造工程でメモリセルを製造する場合が多い。したがって、フラッシュメモリの特性を最適化するために、フラッシュメモリ自体に対する製造工程を最適化することは行なわれないため、このフローティングゲート下部の絶縁膜の特性は、プロセッサのトランジスタ（ロジックトランジスタ）と同程度である。このため、フラッシュメモリの消去／書込を行う書換回数が増大すると、ｇｍ劣化により、通常データ読出時にメモリセルを流れる電流が減少し、正確にかつ高速でデータ／情報の読出を行うことができなくなるという問題が生じる。
【０００６】
このようなフラッシュメモリにおけるｇｍ劣化の問題を解消するために、２つのメモリセルにより１ビットの情報を記憶する構成が、特許文献１（特開２００５−１１６１４５号公報）に示されている。この特許文献１に示される構成においては、２つのメモリセルに同一データを記憶させる。通常の記憶情報をメモリ外部に読出す通常読出モード時、２つのメモリセルを同時に選択し、これらの２つの選択メモリセルを並列に、センスアンプに結合する。センスアンプにおいては、これらの２つのメモリセルを流れる電流の総和に基づいて、記憶データの論理値の判定を行う。
【０００７】
上述のような１ビット情報を２つのメモリセルで記憶する「２セル／１ビット」モードでデータを読出すことにより、ｇｍ劣化が生じ、メモリセルトランジスタのオン電流が低下する場合においても、センスアンプの検知電流量を増大させ、確実にかつ高速でメモリセルの記憶データを検知することを図る。
【特許文献１】特開２００５−１１６１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
フラッシュメモリにおいては、消去および書込時に、ベリファイ動作が行なわれる。このベリファイ動作においては、消去／書込対象のメモリセルが、所定の消去／書込状態にあるかを判定する。
【０００９】
上述の特許文献１においては、以下の理由から、ベリファイ時には、１つのメモリセルを選択し、１個のメモリセル単位でベリファイを行っている。すなわち、２つのメモリセルを並行して選択してベリファイを行った場合、例えば、消去ベリファイ電圧よりも高いしきい値電圧のメモリセルとこの消去ベリファイ電圧よりもしきい値電圧が低いメモリセルが並行して選択されても、これらのメモリセルの合成電流が、消去ベリファイ電流条件を満たし、これらは消去状態にあると判定される。この消去ベリファイ時においては、メモリセルのしきい値電圧が、消去状態のしきい値電圧分布の上側しきい値電圧以下であるかを検証する。
【００１０】
この場合、通常データ読出時に、２つのメモリセルがともにしきい値電圧がベリファイ電圧よりも小さい正常セルの場合に比べて、センスアンプに対する読出電流が小さくなり、センスアンプの動作マージンが減少する。また、通常データ読出時に、正常メモリセルの場合に比べて、メモリセル電流が小さくなるため、高速でデータの読出を行うことができなくなる。
【００１１】
上述のような問題を解消するために、上述の特許文献１においては、消去時のベリファイ時には、１つのメモリセルずつ消去ベリファイを行って、メモリセルのしきい値電圧が、消去ベリファイ電圧以下であることを確認している。
【００１２】
しかしながら、このような１つのメモリセル単位で消去ベリファイを行う場合、以下の問題が生じる。すなわち、消去／書込の書換回数が増大すると、ｇｍ劣化が生じる。消去ベリファイ時においては、最終的に消去後のメモリセルのしきい値電圧が、しきい値電圧分布の上限値よりも低い状態にあるかを判定する過書戻しベリファイがある。この過書戻しベリファイにおいて、メモリセルトランジスタのしきい値電圧が、消去状態の上限値を超えていると判定されると、再度消去が行なわれる。ｇｍ劣化が生じたメモリセルは、オン電流が小さい状態である。したがって、過書戻しベリファイ時においては、ｇｍ劣化が生じたメモリセルは、そのしきい値電圧が、しきい値電圧分布の上限値以上の状態にあり、過書戻し状態にあると判定される。
【００１３】
通常、過書戻しベリファイ前にメモリセルが、過消去状態にあるかの判定を行う過消去ベリファイが実行される。過消去状態にあると判定されたメモリセルに対しては、しきい値電圧を高くするために書込が行われる。このメモリセルがｇｍ劣化を生じているメモリセルであれば、この書込によりそのしきい値電圧が大きく変化し、過書戻し状態となる。消去動作が行なわれても、しきい値電圧の変化は小さい、これは、絶縁膜中にキャリアが蓄積されており、しきい値電圧の移動幅が小さくなるためである。また、書戻しパルス印加時においては、選択メモリセルのみならず半選択状態のメモリセルにおいても、ドレインとフローティングゲートとの間に高電圧が印加され、この半選択状態のｇｍ劣化の生じたメモリセルに対しても書込が行なわれ、そのしきい値電圧が上限値を越える状態が生じる。したがって、この様なｇｍ劣化のメモリセルが、消去時に過書戻し状態と判定されると、そのしきい値電圧を低下させて消去状態に設定するのが困難となり、不良セルと判定され、消去／書込耐性が低下するという問題が生じる。
【００１４】
特に、マイクロコンピュータなどのプロセッサと同一半導体チップ上に混載されるフラッシュメモリに対しては、この書換保証回数を増加させる要求が増大している。したがって、ｇｍ劣化のメモリセルに対して、通常データ読出時、２セル／１ビットモードでデータの読出を行ってｇｍ劣化による誤読出を防止しても、この書換時におけるｇｍ劣化による消去不良のため、書換回数の要求を満たすことはできないという問題が生じる。この場合、フラッシュメモリのみならず、このフラッシュメモリを内蔵するマイクロコンピュータなどのプロセッサの使用期間（寿命）も制限されるという問題が生じる。
【００１５】
このｇｍ劣化による消去不良の問題は、選択トランジスタとメモリセルトランジスタとが直列に接続される不揮発性半導体記憶装置においても、同様に生じる。
【００１６】
それゆえ、この発明の目的は、消去／書込耐性を増大させることのできる不揮発性半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、ｇｍ劣化によるメモリセルが存在する場合においても、消去／書込耐性の低下を抑制することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１８】
この発明に係る不揮発性半導体記憶装置は、要約すれば、少なくとも、消去動作モードのしきい値電圧分布の上限値を満たしているかの判定を行う過書戻しベリファイ時に、異なる行かつ同一列のメモリセルを並行して選択し、これらの並行して選択されたメモリセルの記憶データに従ってしきい値電圧の判定を行うものである。
【発明の効果】
【００１９】
この発明においては、消去動作モード時のメモリセルのしきい値電圧の上限値要求が満たされているかを判定するベリファイ時に、同一列の複数のメモリセルを並行して選択し、これらのメモリセルを流れる電流の合成電流によりベリファイを実行する。これらの複数のメモリセルの少なくとも１つにｇｍ劣化が生じていても、複数のメモリセルを流れる電流は大きく、消去時のしきい値電圧上限値要求を満たすと判定される。これにより、ｇｍ劣化による消去不良発生を回避することができ、消去／書込耐性を向上させることができる。また、過書戻しベリファイ時に並行して選択されるメモリセルの数を通常読出モード時に並行して選択されるメモリセルの数と同一とすることにより、正確なデータの外部読出を行うことができる。
【発明を実施するための最良の形態】
【００２０】
［実施の形態１］
図１は、この発明において用いられるメモリセルＭＣの断面構造を概略的に示す図である。図１において、メモリセルＭＣは、半導体基板領域１表面に形成される不純物領域２ａおよび２ｂと、電荷蓄積用のフローティングゲート３と、フローティングゲート３上部に図示しない層間絶縁膜を介して形成されるコントロールゲート４とを含む。
【００２１】
不純物領域２ａおよび２ｂは、それぞれ、ソース線ＳＬおよびビット線ＢＬに接続される。フローティングゲート３は、これらの不純物領域２ａおよび２ｂの間の半導体基板領域１上に図示しない絶縁膜を介して形成され、他の信号線および配線とは絶縁膜により分離される。コントロールゲート４は、ワード線ＷＬに接続される。
【００２２】
メモリセルＭＣは、フローティングゲートおよびコントロールゲートが積層されるスタックトゲートトランジスタである。このメモリセルＭＣを構成するトランジスタ（以下、メモリトランジスタと称す）が、Ｎチャネルトランジスタの場合、フローティングゲート３に蓄積される電荷（電子）の量に応じて、そのしきい値電圧が変化し、メモリトランジスタのしきい値電圧を、記憶データに対応付ける。メモリセルは４値以上の情報を記憶してもよいが、以下では説明を簡単にするために、メモリセルは、２値情報を記憶するとして説明する。
【００２３】
図２は、メモリセルの消去時の印加電圧を示す図である。この消去時においては、コントロールゲート４へは、ワード線を介して負の消去電圧Ｖｅｎが与えられる。半導体基板領域１および不純物領域２ａ、２ｂには、正の消去電圧Ｖｅｐが与えられる。これらの消去電圧ＶｅｎおよびＶｅｐの差は、動作電源電圧よりもはるかに高い電圧である（たとえば２０Ｖ近い電圧レベル）。この状態においては、フローティングゲート３と基板領域１の間に高電界が印加され、フローティングゲート３に蓄積される電荷（電子ｅ）が、半導体基板領域１へ放出される。フローティングゲート３に蓄積される電荷（以下、単に電子と称す）の量が少なくなり、このメモリトランジスタのしきい値電圧が、低くなる。
【００２４】
図３は、メモリセルＭＣの書込時の印加電圧を示す図である。この書込時においては、コントロールゲート４へ、ワード線を介して正のワード線書込高電圧Ｖｗｐが印加される。不純物領域２ａは、ソース線に接続され、このソース線を介して接地電圧ＧＮＤが供給される。不純物領域２ｂにはビット線を介して正のビット線電圧Ｖｗｐ２が印加される。半導体基板領域１には、負の書込電圧Ｖｗｎ２が印加される。この電圧状態でメモリセルＭＣに電流を流すことにより発生させた電子ｅが、フローティングゲート３に注入される。また、コントロールゲート４へワード線を介して正のワード線書込高電圧Ｖｗｐが印加され、半導体基板領域１および不純物領域２ａ、２ｂに負の書込高電圧Ｖｗｎが印加されても良い。この電圧状態においては、フローティングゲート３と半導体基板領域１との間に高電界が印加され、半導体基板領域１からフローティングゲート３へ電子ｅが注入される。この書込時において、書込高電圧ＶｗｐおよびＶｎｗの差は、消去時と同様、電源電圧よりもはるかに大きな電圧レベルである。フローティングゲート３に電子ｅが蓄積された場合、メモリトランジスタのしきい値電圧が高くなる。２値データを記憶する場合、この消去状態および書込状態を、それぞれたとえばデータ“１”および“０”に対応付ける。フローティングゲート３は、絶縁膜により、他の配線および不純物領域から分離されており、蓄積電子は、リークを除いて、長期にわたって保存される。これにより、メモリセルＭＣにおいて、情報を不揮発的に記憶することができる。
【００２５】
図４は、メモリセルの消去状態および書込状態におけるしきい値電圧の分布を示す図である。図４において、横軸メモリトランジスタのしきい値電圧を示し、縦軸に、メモリセルの数（ビット数）を示す。消去は、メモリブロックなどの複数のメモリセルに対して一括し実行される。書込は、書込データに応じて、消去状態と異なるデータ“０”を記憶するメモリセルに対して実行される。従って、ある時点においては、消去状態および書込状態のメモリセルは、しきい値電圧がある幅をもって分布する。
【００２６】
上述のように、メモリセルＭＣの絶縁膜等の特性に応じて、しきい値電圧はある幅を持って分布する。しかしながら、消去状態および書込状態のしきい値電圧の分布幅を十分小さくするように、消去および書込時において、ベリファイ動作が実行される。
【００２７】
メモリセルの記憶情報を読出す場合には、ワード線に対し読出電圧Ｖｗｒが与えられる。このワード線読出電圧Ｖｗｒは、消去状態および書込状態のしきい値電圧分布の間の電圧レベルである。ビット線ＢＬに、ビット線読出電圧が印加され、ソース線ＳＬが接地電圧に維持される。したがって、メモリセルＭＣが消去状態の場合には、ワード線読出電圧Ｖｗｒは、メモリトランジスタのしきい値電圧よりも高い電圧レベルであり、メモリセルＭＣを介してビット線ＢＬからソース線ＳＬに電流が流れる。一方、メモリセルＭＣが、書込状態の場合には、ワード線読出電圧Ｖｗｒは、メモリトランジスタのしきい値電圧よりも低い電圧レベルである。したがって、この場合には、メモリセルＭＣを介してビット線ＢＬからソース線ＳＬへは、ほとんど電流は流れない。このビット線電流をセンスアンプで検知することにより、メモリセルの記憶情報を読出す。
【００２８】
消去／書込時においては、しきい値電圧が、図４に示すように、ワード線読出電圧Ｖｗｒに対して十分余裕を持って分布するように、その分布幅が設定される。この分布幅設定のために、消去時および書込時においてベリファイが行なわれ、メモリトランジスタのしきい値電圧が所定の範囲内にあるかの判定が行なわれる。
【００２９】
図５は、消去状態におけるメモリセルの電流／電圧特性を示す図である。図５において、横軸にワード線電圧を示し、縦軸に、セル電流（メモリトランジスタを流れる電流）を示す。ワード線電圧は、メモリトランジスタのゲート−ソース間電圧に対応する。曲線Ｉは、ｇｍ劣化が生じていない正常セルの電流−電圧特性を示し、曲線ＩＩおよびＩＩＩは、それぞれｇｍ劣化が生じているセルＡおよびＢの電流−電圧特性を示す。
【００３０】
消去モードにおいては、メモリトランジスタのしきい値電圧が消去状態の条件を示しているかのベリファイが行なわれる。この場合、ワード線には、消去上限ベリファイ電圧Ｖｅｒが与えられる。この消去上限ベリファイ電圧Ｖｅｒは、消去状態のメモリセルのしきい値電圧分布の上限値に対応する。このとき、メモリセルを流れる電流がベリファイ電流Ｉｅｒ以上であれば、対応のメモリセルは所定の消去上限値条件を満たしていると判定される。トランスコンダクタンスｇｍの劣化の程度がそれほど大きくないセルＡにおいては、曲線ＩＩにおいて示すように、この消去上限ベリファイ電圧Ｖｅｒ印加時において、ベリファイ電流Ｉｅｒを駆動する。したがって、このｇｍ劣化セルＡは、消去状態にあると判定される。一方、曲線ＩＩＩに示すように、相互コンダクタンスｇｍの劣化がひどくなったセルＢにおいては、消去上限ベリファイ電圧Ｖｅｒが供給されても、そのメモリセルＢを流れる電流は、ベリファイ電流Ｉｅｒよりもはるかに少ない。したがって、この曲線ＩＩＩで示すｇｍ劣化セルＢは、消去不良であると判定される。
【００３１】
また、メモリセルが過消去状態であり、そのしきい値電圧が、消去状態のしきい値電圧分布の下限値よりも小さい場合には、そのしきい値電圧を高くするために書戻しが行われる。この書戻しパルスを印加した場合、曲線ＩＩで示すｇｍ劣化セルＡのしきい値電圧が、その書戻しパルスの電圧ストレスにより、膜が劣化するかまたはホットキャリアの絶縁膜への注入により、そのしきい値電圧が上昇し、曲線ＩＩＩに示すメモリセルの状態に近くなる。
【００３２】
相互コンダクタンスｇｍの劣化は、主として、フローティングゲート下部の絶縁膜の劣化およびこの絶縁膜中へのホットキャリア（ホットエレクトロン）のトラップにより生じる。したがって、消去上限ベリファイ電圧Ｖｅｒよりもしきい値電圧が高いｇｍ劣化セルＢに対して、消去不良であるとして、再度消去パルスＥＰを印加して、しきい値電圧を低下させても、そのしきい値電圧の低下量は小さい。したがって、このｇｍ不良セルが再び他のメモリセルに対する書戻しにより、そのしきい値電圧が消去上限値よりも高くなる。
【００３３】
通常、消去動作時においては、消去および書戻しの繰り返し回数（または時間）は、予め定められているため、この曲線ＩＩＩで示すようなｇｍ不良セルＢが存在する場合には、所定の時間的制限条件内で消去が完了しない。このような場合には、曲線ＩＩＩに示すようなｇｍ劣化セルＢは、消去不良のセルと判定され、所定の消去エラー処理が行なわれる。この結果、このような消去上限ベリファイを超えるｇｍ劣化セルの存在が、消去／書込耐性を低下させる１つの原因となる。
【００３４】
前述の特許文献１においては、曲線ＩＩで示すようなｇｍ劣化セルＡに対しては、通常読出モード時においては、２つのメモリセルを並行して読出し、読出不良を回避することを図る。しかしながら、前述の特許文献１においては、ベリファイ動作時には、１つのメモリセルごとに、ベリファイ動作を実行しており、曲線ＩＩＩで示すようなｇｍ劣化セルＢは、不良と判定される。従って、特許文献１の方法では、このｇｍ劣化セルの消去不良を救済することはできない。本発明においては、このようなｇｍ劣化セルによる消去不良を救済して消去／書込耐性を改善する。
【００３５】
図６は、この発明の実施の形態１に従う不揮発性半導体記憶装置の消去動作を示すフロー図であり、図７（Ａ）−図７（Ｅ）は、図６に示す消去動作モードの各処理ステップにおけるしきい値電圧分布を模式的に示す図である。以下、図６および図７を参照して、この発明の実施の形態１に従う不揮発性半導体記憶装置の消去動作について説明する。なお、図７（Ａ）−図７（Ｅ）においては、横軸にメモリトランジスタのしきい値電圧Ｖｔｈを示し、縦軸にメモリセルの数を示す。また、メモリトランジスタは、Ｎ型トランジスタであるとする。
【００３６】
消去モード時においては、図６に示すように、先ず、消去ベリファイが実行される（ステップＳ１）。この消去ベリファイ（ＥＶ）においては、１つのメモリセル単位で、そのしきい値電圧が、図７（Ａ）に示すように、消去ベリファイ電圧Ｖｅｖ以下にあるかの判定が行なわれる。
【００３７】
通常、消去は、複数のメモリセルを有するメモリブロック（セクタ）単位で実行される。したがって、消去対象の複数のメモリセルにおいては、しきい値電圧Ｖｔｈが、消去ベリファイ電圧よりも高いメモリセルが存在する。したがって、最初の消去ベリファイは消去ベリファイ不良（ＮＧ）と判定される。この場合、消去パルスが、消去対象のメモリセル（セクタ）に対して印加される（ステップＳ２）。この消去パルスの印加（ＥＰ）により、図７（Ｂ）に示すように、そのしきい値電圧分布は、低い方向に移動する。この消去ベリファイステップＳ１の前に、メモリセルのしきい値電圧を全て高い状態に設定する消去前書込が実行されてもよい。この消去前書込を実行すると、メモリトランジスタのしきい値電圧が高い状態に設定されており、消去パルス印加後のメモリトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００３８】
この消去パルスの印加後、再びステップＳ１において消去ベリファイが行われ、メモリセルのしきい値電圧が、消去ベリファイ電圧Ｖｅｖよりも低いかの判定が行われる。このステップＳ１およびＳ２は、全ての消去対象のメモリセルが、消去状態、すなわち、しきい値電圧Ｖｔｈが消去ベリファイ電圧Ｖｅｖよりも低くなるまで、繰り返し実行される。  
【００３９】
なお、ステップＳ２の消去パルス印加後に、メモリセルに対して小さな書戻しパルスを印加して、各メモリトランジスタのしきい値電圧が少し高くされ、過消去セルの存在確率が小さくされてもよい。
【００４０】
消去ベリファイにより、消去対象のメモリセル（メモリトランジスタ）のしきい値電圧Ｖｔｈが全て消去ベリファイ電圧Ｖｅｖよりも低くなると、次いで、過消去ベリファイ（ＯＥＶ）が実行される（ステップＳ３）。この過消去ベリファイ（ＯＥＶ）ステップＳ３においては、図７（Ｃ）に示すように、１つのメモリセル単位で、メモリセルのしきい値電圧が、過消去ベリファイ電圧Ｖｏｅｖ以上あるかの判定が行なわれる。選択行かつ非選択列の過消去状態のメモリセルは、読出時に大きなリーク電流を流すため、正確なデータ／情報の読出を妨げる。このため、過消去のメモリセルの存在を回避するため、過消去ベリファイが実行される。
【００４１】
過消去ベリファイ電圧Ｖｏｅよりも低いしきい値電圧を有するメモリセルが存在する場合、そのメモリセルに対し書戻しパルスを印加する書戻し（ＷＢ）が行われる（ステップＳ４）。この場合には、消去パルス印加時と異なり、１つのメモリセル単位での書戻しが実行される。この書戻し（ＷＢ）により、図７（Ｄ）に示すように、メモリセルのしきい値電圧Ｖｔｈが高いほうに移動する。
【００４２】
この書戻しパルス印加後に再度過消去ベリファイ（ステップＳ３）が実行される。この過消去ベリファイにおいて、メモリセルのしきい値電圧Ｖｔｈが過消去ベリファイ電圧Ｖｏｅｖよりも高いと判定されると、次いで、過書戻しベリファイが実行される（ステップＳ５）。この過書戻しベリファイ（ＯＷＢＶ）においては、図７（Ｅ）に示すように、書戻しパルスを印加して、メモリセルのしきい値電圧が上昇しても、そのしきい値電圧が過書戻しベリファイ電圧Ｖｏｗｂｖよりも低い電圧レベルにあるかの判定が行なわれる。消去ベリファイ電圧Ｖｅｖと過書戻しベリファイ電圧Ｖｏｗｂｖとは、互いに異なるレベルの電圧であり、通常、この過書戻しベリファイ電圧Ｖｏｗｂｖは、消去ベリファイ電圧Ｖｅｖよりも高い電圧レベルである。
【００４３】
書戻し時においては、図７（Ｅ）に示すように、しきい値電圧Ｖｔｈが過消去ベリファイ電圧よりも低いメモリセルＭＣＡに対して書戻しパルスが印加され、メモリセルＭＣＡは、メモリセルＭＣＡＡで示すように、しきい値電圧Ｖｔｈが高い状態に移行する。この書戻しは、１つのメモリセル単位で実行されるものの、半選択状態のメモリセルに対してもコントロールゲートおよびドレイン（ビット線）の一方に書戻し高電圧が印加され、この半選択状態のメモリセルのコントロールゲートおよびドレイン間に高電圧が印加される。この高電圧のストレスにより、半選択状態のメモリセルＭＣＤがｇｍ劣化セルの場合、そのしきい値電圧が、メモリセルＭＣＤＤで示す書戻しベリファイ電圧Ｖｏｗｂｖよりも高い状態に移行する場合が発生する。
【００４４】
また、メモリセルＭＣＡが、ｇｍ劣化セルの場合においても書戻しパルスの印加により、そのしきい値電圧が大きく変化し、メモリセルＭＣＤＤで示す状態に移行する。１つのメモリセルにより過書戻しベリファイを行う場合、メモリセルＭＣＤＤは、書戻し不良と判定され、再びステップＳ１からの消去動作が繰返される。この場合、ステップＳ１からＳ５が繰り返し実行され、所定回数または所定時間内で消去が完了せず、消去エラーが発生する。
【００４５】
そこで、この過書戻しベリファイステップＳ５において、２つのメモリセルを並行して選択して、それらの合成電流により、しきい値電圧Ｖｔｈが、過書戻しベリファイ電圧Ｖｏｗｂｖ以下であるかの判定を行う。過書戻し状態のメモリセルＭＣＤＤが、ｇｍ劣化セルであり、そのオン電流Ｉｏｎが小さい場合においても、２つのメモリセルを並行して選択すると、その合成電流は、少なくともオン電流Ｉｏｎの２倍の大きさとなる。従って、メモリセルＭＣＤＤのしきい値電圧Ｖｔｈが、過書戻しベリファイ電圧Ｖｏｗｂｖ以下であると判定される可能性が高くなり、消去エラーの発生を回避することができる。
【００４６】
図８は、図６に示す過書戻しベリファイステップＳ５におけるメモリセルの選択態様の一例を示す図である。図８において、ワード線ＷＬ０およびＷＬ１とサブビット線ＳＢＬの交差部に対応して、メモリセルＭＣ０およびＭＣ１が配置される。このサブビット線ＳＢＬは、列選択ゲートＣＳＧを介して内部読出データ線ＲＤに結合される。この内部読出データ線ＲＤを流れる電流Ｉｓに従ってセンスアンプＳＡが、メモリセルの記憶データを読出す。図８においては、センスアンプＳＡは、基準電圧Ｖｒｅｆと内部読出データ線ＲＤの電圧とを比較する構成を一例として示す。センスアンプＳＡは、内部読出データ線ＷＤを流れる電流Ｉｓと基準電流Ｉｒｅｆとを比較して、内部読出データを生成する構成とされてもよい。
【００４７】
過書戻しベリファイ時においては、ワード線ＷＬ０およびＷＬ１をともに選択状態に駆動する。すなわち、ワード線ＷＬ０およびＷＬ１上に、過書戻しベリファイ電圧Ｖｏｗｂｖを印加する。メモリセルＭＣ０およびＭＣ１に、それぞれ、セル電流Ｉｃ０およびＩｃ１が流れる。センスアンプＳＡにおいては、これらのセル電流Ｉｃ０およびＩｃ１の加算電流（合成電流）Ｉｓが、そのセンスノードを流れる。この合成セル電流Ｉｓに従って内部読出データ線ＲＤの電圧レベルが、所定のプリチャージ電圧レベルから低下する。この内部読出データ線ＲＤ上の電圧と基準電圧Ｖｒｅｆまたは合成セル電流Ｉｓと基準電流Ｉｒｅｆとの大小に従って、センスアンプＳＡが、メモリセルＭＣ０およびＭＣ１の記憶情報を読出す。
【００４８】
図９は、メモリセルのワード線電圧とセル電流との関係を示す図である。曲線ＩＶが正常メモリセルを流れる電流のワード線電圧依存性を示し、曲線Ｖが、ｇｍ劣化セルを流れる電流のワード線電圧依存性を示し、曲線ＶＩが、書戻しパルス印加前のｇｍ劣化メモリセルの電流／電圧特性を示す。ここで、正常セルは、消去時の各ベリファイステップ（Ｓ１、Ｓ３、Ｓ５）において正常と判定されたメモリセルである。
【００４９】
過書戻しベリファイ時においては、ワード線電圧Ｖｗｌとして、過書戻しベリファイ電圧Ｖｏｗｂｖが印加される。メモリセルＭＣ０およびＭＣ１がともにｇｍ劣化セルの場合には、それぞれ、セル電流Ｉｃ０およびＩｃ１として、電流Ｉｖｅｒを流す。メモリセルＭＣ０およびＭＣ１が正常な場合には、過書戻しベリファイ時において、それぞれ、電流Ｉｖｎｒを流す。過書戻しベリファイ時において、１つのメモリセルを介して流れるセル電流Ｉｃが、電流Ｉｖｎｒであり、ベリファイ電流Ｉｒｅｆよりも大きければ、そのメモリセルは過書戻し正常セルと判定され、消去が完了する。ただし、この過書戻しベリファイ時においては、２つのメモリセルが並行して選択され、その合成電流により判定が行われるため、この過書戻しベリファイ電流Ｉｒｅｆは、１つのメモリセルを介して流れるセル電流により過書戻し判定を行う場合よりも、低くされる。
【００５０】
過書戻しベリファイ時においては、メモリセルＭＣ０およびＭＣ１が並行して選択されるため、セル電流Ｉｃ０およびＩｃ１の合成セル電流Ｉｓが、１つの正常セルを介して流れるベリファイ電流Ｉｒｅｆと同一電流以上であれば、メモリセルＭＣ０およびＭＣ１は、過書戻しベリファイ電圧Ｖｏｗｂｖ以下のしきい値電圧を有すると判定される。
【００５１】
すなわち、このメモリセルＭＣ０およびＭＣ１を流れる電流の合成電流Ｉｓが、以下の関係を満たせば、メモリセルＭＣ０およびＭＣ１は、過書戻しベリファイ時において正常セルと判定される：
Ｉｓ＝Ｉｃ０＋Ｉｃ１≧２・Ｉｖｅｒ≧Ｉｒｅｆ  ・・・（１）。
【００５２】
消去ベリファイ時においては、メモリトランジスタのしきい値電圧の上限値が、消去ベリファイ電圧以下に調整され、その後に過消去ベリファイが実行される。この場合、ｇｍ劣化のメモリセルにおいては、そのしきい値電圧が、過書戻しベリファイ電圧Ｖｏｗｂｖに近いメモリセルが存在する（図９の曲線ＶＩ参照）。過消去状態のメモリトランジスタに対し書戻しパルス（ＷＢ）を印加した場合、このｇｍ劣化セルにおいては、電圧ストレスにより、絶縁膜の劣化に加えて電子のトラップにより、そのしきい値電圧が変化し、図９の曲線Ｖで示すように過書戻しベリファイ電圧よりも高くなる。
【００５３】
従来、このようなしきい値電圧がベリファイ電圧Ｖｏｗｂｖを超えたメモリセルに対しては、再び消去パルス印加以降のステップを繰返すことになる。このため、メモリセルが、消去状態および過書戻し状態を繰返す場合が発生し、このメモリセルは、消去エラービットとして処理される。
【００５４】
しかしながら、本実施の形態１においては、メモリセルを２つ並行して選択し、それらの合成電流を読出電流として、ベリファイ基準電圧Ｖｒｅｆ（または基準電流Ｉｒｅｆ）と比較する。従って、上述の関係式（１）を満たすメモリセルに対しては、過書戻しベリファイ時のメモリセル合成電流Ｉｓが、基準電流Ｉｒｅｆよりも大きくなり、過書戻しエラービットを救済でき、消去エラーを回避することができる。
【００５５】
通常の読出モード時においては、ワード線電圧Ｖｗｌとして、ワード線読出電圧Ｖｒが印加される。この通常読出モード時においては、２つのメモリセルが並行して選択され、選択メモリセルを介して流れる電流の合成電流により、内部データの読出が行われる。ｇｍ劣化メモリセルの通常読出時のセル電流が、電流Ｉｖｎｒと正常セルの読出電流Ｉｒｎｒよりも小さい場合においても、２・Ｉｖｎｒのセル電流が流れ、十分に読出基準電流との間の差を大きくすることができ、高速で読出を行うことができる。
【００５６】
図１０は、メモリセルの過書戻しベリファイ時のセンスノード（センスアンプＳＡの入力ノード）の電圧変化を示す図である。図１０において、横軸に時間を示し、縦軸に、図８に示す内部読出データ線ＲＤ、すなわちセンスノードの電圧レベルを示す。曲線ＫＡは、１セル読出時のｇｍ劣化セルによる電圧変化を示し、曲線ＫＢは、基準電流（過書戻しベリファイ電流）Ｉｒｅｆによるセンスノード電圧変化を示す。曲線ＫＣは、２セル読出時のｇｍ劣化セルによる内部読出データ線の電圧変化を示し、曲線ＫＤは、正常セルを１セル単位で読出したときの内部読出線の電圧変化を示す。
【００５７】
時刻Ｔａ以前においては、サブビット線および内部読出データ線は、所定の電圧レベルにプリチャージされる。時刻Ｔａにおいてセンス動作が開始され、選択メモリセルに電流が流れ、選択メモリセルを介して流れる電流量に応じて、センスノードの電圧が変化する。１つのｇｍ劣化セルを選択して、ｇｍ劣化セルに対して１セル読出を行った場合、そのｇｍ劣化セルを流れる電流は、過書戻しベリファイ電流Ｉｒｅｆよりも小さく、曲線ＫＡに示すように、内部読出データ線の電圧変化は、曲線ＫＢで示す過書戻しベリファイ電流Ｉｒｅｆによる電圧変化よりも小さい。この場合、過書戻しベリファイで、過書戻し不良または消去エラーと判定される。
【００５８】
曲線ＫＣに示すように、２つのｇｍ劣化セルを並行して読出した場合、その合成電流は、過書戻しベリファイ電流Ｉｒｅｆよりも大きくなる。この場合、これらの２つのｇｍ劣化セルは、過書戻しベリファイ電圧以下のしきい値電圧を有すると判定されて、これらのｇｍ劣化セルは、過書戻し正常であると判定される。
【００５９】
メモリセルが正常セルの場合、そのセル電流は、１つのメモリセルが選択される場合においても、十分大きく、そのしきい値電圧は、過書戻しベリファイ電圧以下であると判定される。
【００６０】
消去ベリファイ（ＥＶ）および過消去ベリファイ（ＯＥＶ）は、１メモリセル単位で行っている。したがって、消去ベリファイおよび過消去ベリファイにより、メモリセルのしきい値電圧の範囲を調整することができる。また、過書戻しベリファイにおいて、２セル読出でベリファイを行っているものの、正常セルと判定されるｇｍ劣化セルは、少なくとも過書戻しベリファイ電流の１／２以上の電流を流すことが要求されるため、消去状態のしきい値電圧分布の上限と通常読出モード時のワード線読出電圧との差は、十分に確保することができる。この過書戻しベリファイ電流または過書戻しベリファイ電圧を調整することにより、消去時のしきい値電圧分布が、高いほうに拡がるのは、十分に抑制することができる。
【００６１】
図１１は、この発明に従う不揮発性半導体記憶装置（フラッシュメモリ）を搭載する半導体集積回路装置の全体の構成を概略的に示す図である。図１１においては、半導体集積回路装置は、フラッシュメモリを内蔵するマイクロコンピュータ（フラッシュマイコン）である。図１１において、フラッシュメモリ内蔵マイクロコンピュータ１０は、種々の演算および制御を行うＣＰＵコア１２と、ＣＰＵコア１２に内部データバス２２を介して結合されるフラッシュメモリ１４およびＲＡＭ（ランダム・アクセス・メモリ）１６を含む。
【００６２】
ＣＰＵコア１２は、たとえばマイクロコンピュータで構成される。フラッシュメモリ１４は、プログラム情報を格納するコード領域２４と、データを格納するデータ領域２６を含む。コード領域２４においては、用途に応じたプログラム情報および立上げ時のブートプログラムなどの情報および固定情報が格納される。データ領域２６においては、ＣＰＵコア１２の演算処理による処理結果または外部からのデータが格納される。コード領域２４の記憶情報の書換回数は、データ領域２６に格納される情報の書換回数よりも少なく、また、仕様により要求される書換回数も、異なる。コード領域２４においては、消去／書込によるｇｍ劣化が生じる可能性は、データ領域２６に比べて小さい。したがって、コード領域２４においては、１つのメモリセルにより１ビットのデータを記憶し、また、消去／書込も、すべて１セルモードで実行する。１セルモードにおいては、メモリセルの選択が１メモリセル単位で実行され、通常のデータ読出および消去時のベリファイが、１個のメモリセル単位で行なわれる。一方、データ領域２６に対しては、通常のデータ読出時および消去モードにおける過書戻しベリファイ時には、２セルモードでメモリセルの選択が行なわれ、２つのメモリセルを並行して選択してデータの読出が行われる。消去モード時において、消去ベリファイおよび過消去ベリファイは、１セルモードで行われる。
【００６３】
この記憶情報の性質、すなわち書換許容回数に応じて、セル選択モードを切換えることにより、メモリセル数を増大させることなく、信頼性の高いかつ消去／書込耐性の改善されたフラッシュメモリを実現することができる。
【００６４】
なお、フラッシュメモリ１４において、コード領域２４およびデータ領域２６は、それぞれ個々にアクセスを制御する回路が設けられていてもよく、また同じメモリマット上に配置され、共通のアクセス制御回路によりアクセスが制御されてもよい。
【００６５】
ＲＡＭ１６は、ＣＰＵコア１２に対する作業領域または外部からのデータを格納するバッファ領域として利用される。
【００６６】
フラッシュメモリ内蔵マイクロコンピュータ１０は、さらに、ＣＰＵ周辺１８と、外部との信号／データの授受を行うインターフェイス（Ｉ／Ｆ）２０とを含む。ＣＰＵ周辺１８は、タイマおよび発振器等を含む。発振器は、内部でクロック信号を発生し、各処理サイクルまたは動作タイミングを規定する。タイマは、発振器からのクロック信号に基づいてカウント動作を行ない、各種イベントの発生の有無のモニタ、各種動作タイミングのモニタおよび発生、ならびに複数種類のパルスの発生などを実行する。ＣＰＵ周辺１８には、また、フラッシュメモリ内蔵マイクロコンピュータ１０の用途に応じて、外部のたとえばセンサからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器が含まれていてもよい。
【００６７】
インターフェイス（Ｉ／Ｆ）２０は、ＣＰＵコア１２または外部からの制御に従って内部データバス２２とポートの接続および通信を制御する（ポートは、このフラッシュメモリ内蔵マイクロコンピュータの用途に応じて、複数設けられる）。
【００６８】
図１２は、この発明に従う不揮発性半導体記憶装置１４の全体の構成を概略的に示す図である。図１２に示すフラッシュメモリ１４において、図１１に示すコード領域２４およびデータ領域２６それぞれに対し、この図１２に示す構成が設けられてもよい。また、これに代えて、コード領域２４およびデータ領域２６が、ともに、図１２に示す構成に共通に含まれてもよい。
【００６９】
図１２において、フラッシュメモリ１４は、メモリセルＭＣが行列状に配列されるメモリセルアレイ３０を含む。メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬが配置される。各メモリセルに対してソース線ＳＬが配置される。図１２においては、ソース線ＳＬが、ワード線ＷＬと平行に配設されるように示す。しかしながら、ソース線ＳＬは、ビット線ＢＬと平行に配設されてもよい。フラッシュメモリにおいては、メモリセルの消去は、ブロック（セクタ）単位で実行される。消去対象ブロックのメモリセルに対するソース線ＳＬが、消去時に、共通にその電圧レベルが設定されればよい。
【００７０】
フラッシュメモリ１４は、さらに、ワード線を選択状態に駆動する行選択駆動回路３２、動作モードに応じてソース線を所定の電圧レベルに設定するソース線選択駆動回路３６、およびビット線ＢＬを選択する列選択回路３４を含む。
【００７１】
行選択駆動回路３２およびソース線選択駆動回路３６は、消去および書込モード時に、それぞれ所定のレベルの電圧をワード線ＷＬおよびソース線ＳＬに伝達する。また、行選択駆動回路３２は、通常のデータ読出時およびベリファイ動作時、各選択ワード線に所定のレベルの電圧を伝達する。通常データ読出モードおよびベリファイ時には、ソース線選択駆動回路３６は、ソース線ＳＬを接地電圧レベルに維持する。列選択回路３４は、各動作モードに応じた電圧を、選択列のビット線ＢＬに伝達する。
【００７２】
フラッシュメモリ１４は、さらに、データの入出力を行う入出力回路３８と、内部動作を制御する制御回路４０とを含む。入出力回路３８は、前述のセンスアンプを含む。また、入出力回路３８は、データ書込時、書込データビットに対応するレジスタを含み、書込データビットを伝達するビット線に対する電圧レベルを、レジスタに格納される書込データビットの論理値に応じて設定する。
【００７３】
制御回路４０は、たとえばシーケンスコントローラで構成され、外部のＣＰＵコアから与えられるコマンドＣＭＤに従って、各種内部電圧（消去、書込および読出（ベリファイを含む）に対する電圧）を発生するとともに、メモリセル行および列の選択動作を制御する。制御回路４０のシーケンスコントロール機能により、前述の消去モード時の動作フローが実現される。
【００７４】
図１１に示すコード領域２４およびデータ領域２６は、このフラッシュメモリ１４内に共通に設けられる場合には、メモリセルアレイ３０内に、コード領域２４およびデータ領域２６が、それぞれメモリブロックとして配置される。コード領域２４およびデータ領域２６が、別々に設けられる場合には、メモリセルアレイ３０が、それぞれ別々にコード領域２４およびデータ領域２６に対して設けられる。これらのデータ領域２６およびコード領域２４が、それぞれ、メモリバンクで構成されてもよい。このメモリバンク構成の場合には、メモリセルアレイ３０が、複数のメモリバンクに分割される。
【００７５】
図１３は、図１２に示すメモリセルアレイ３０の構成の一例を示す図である。図１３において、メモリセルアレイ３０は、行列状に配列されるメモリセルＭＣを含む。このメモリセルＭＣは、ワード線延在方向に沿って複数の列グループＣ♯０−Ｃ♯ｍに分割される。列グループＣ♯０−Ｃ♯ｍそれぞれにおいて、（ｎ＋１）本のサブビット線が配置される。すなわち、列グループＣ♯０においては、メモリセル列それぞれに対応してサブビット線ＳＢＬ００、ＳＢＬ０１、…ＳＢＬ０ｎが設けられ、列グループＣ♯１において、サブビット線ＳＢＬ１０、ＳＢＬ１１、…ＳＢＬ１ｎが設けられる。列グループＣ♯ｍにおいて、同様、メモリセル列それぞれに対応して、サブビット線ＳＢＬｍ０−ＳＢＬｍｎが設けられる。
【００７６】
列グループＣ♯０−Ｃ♯ｍそれぞれに対応してメインビット線ＭＢＬ０−ＭＢＬｍが設けられる。ビット線ＢＬを、サブビット線ＳＢＬおよびメインビット線ＭＢＬの階層構造に形成することにより、ビット線の寄生容量を低減する。メモリセルアレイ３０（図１２参照）は、複数のメモリブロックに分割されており、これらの複数のメモリブロックに共通に、メインビット線ＭＢＬ０−ＭＢＬｍが設けられる。
【００７７】
列グループＣ♯０−Ｃ♯ｍそれぞれにおいて、サブビット線に対応して、ブロック列選択ゲートＣＧが設けられる。図１３においては、サブビット線ＳＢＬ００およびＳＢＬ０１、ＳＢＬ１０およびＳＢＬ１１に対して設けられるブロック列選択ゲートＣＧ００、ＣＧ０１、ＣＧ１０およびＣＧ１１を代表的に示す。これらのブロック列選択ゲートＣＧｉｊ（ｉ＝０−ｍ、ｊ＝０−ｎ）それぞれに対して、ブロック列選択信号ＳＧ（ｉ）（ＳＧ（０）−ＳＧ（ｎ））が与えられる。ブロック列選択信号ＳＧ（０）−ＳＧ（ｎ）の１つが選択状態へ駆動され、列グループＣ♯０−Ｃ♯ｍ各々において１つのサブビット線が選択され、対応のメインビット線ＭＢＬに結合される。
【００７８】
メインビット線ＭＢＬ０−ＭＢＬｍ各々に対して、ＹゲートＣＹ０−ＣＹｍが設けられる。これらのＹゲートＣＹ０−ＣＹｍは、Ｙゲート選択信号ＹＧ（０）−ＹＧ（ｍ）に従って選択的に導通し、導通時、対応のメインビット線ＭＢＬを読出データ線ＲＤＤを介してセンスアンプＳＡ０に結合する。
【００７９】
図８に示す列選択ゲートＣＳＧが、図１３に示すブロック列選択ゲートＣＧおよびＹゲートＣＹに対応する。図８に示す内部読出データ線ＲＤが、図１３に示すメインビット線ＭＢＬおよびＹゲートＣＹが共通に接続されるデータ線ＲＤＤに対応する。
【００８０】
通常、内部データは複数ビットであり、センスアンプが複数個設けられるが、図１３においては、１ビットのデータ（情報）の読出を行う部分の構成を代表的に示す。消去は、図１３に示すワード線ＷＬ（０）−ＷＬ（ｐ）を含むブロックに含まれるメモリセルに対し共通に実行される。データの外部読出時および消去モードにおける過書戻しベリファイ時には、２つのワード線を並行して選択し、センスアンプＳＡ（ＳＡ０）により、メインビット線およびサブビット線を介して選択メモリセルを流れる電流を検知する。
【００８１】
図１４は、図１２に示す行選択駆動回路３２および制御回路４０の消去動作に関連する部分の構成の一例を示す図である。図１４において、制御回路４０は、レジスタ４２および４４に格納される過書戻しベリファイフラグＯＷＢＶＦおよび通常読出指示フラグＲＥＡＤＦに従って、アドレス縮退制御信号ＡＤＧＥＮを生成するＯＲ回路４６を含む。制御回路４０は、外部からのデータ読出（情報外部読出）が指定されたときには、通常読出指示フラグＲＥＡＤＦをアサートする。また、この制御回路４０は、消去モードが指定されて、過書戻しベリファイＯＷＢＶを実行する場合、レジスタ４２に格納されるフラグＯＷＢＶＦをアサートする。したがって、アドレス縮退制御信号ＡＤＧＥＮは、通常読出モード時および消去モードにおける過書戻しベリファイ動作時にアサートされる（Ｈレベルとなる）。
【００８２】
行選択駆動回路３２については、２つのワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）に対して設けられる部分の構成を、図１４においては、代表的に示す。ワード線ＷＬ（Ｏ）に対してワード線デコーダ６０ｏおよびワード線ドライバ６２ｏが設けられ、ワード線ＷＬ（Ｅ）に対して、ワード線デコーダ６０ｅおよびワード線ドライバ６２ｅが設けられる。これらのワード線ドライバ６２ｏおよび６２ｅに共通にアドレス縮退回路５０が設けられる。
【００８３】
ワード線デコーダ６０ｏおよび６０ｅに共通に、ワード線アドレスビットＡ１−Ａｎが与えられる。ワード線デコーダ６０ｏおよび６０ｅは、それぞれ与えられたワード線アドレスビットＡ１−Ａｎの組合せが、対応のワード線を指定しているときに、その出力信号を選択状態に設定する。
【００８４】
アドレス縮退回路５０は、ワード線アドレスビットＡ０を受けるインバータ５２と、アドレス縮退制御信号ＡＤＧＥＮとワード線アドレスビットＡ０とを受けるＯＲゲート５４と、インバータ５２の出力信号とアドレス縮退制御信号ＡＤＧＥＮを受けるＯＲゲート５６を含む。
【００８５】
アドレスビットＡ０は、ワード線アドレスビットの最下位ビットであり、偶数ワード線ＷＬ（Ｅ）および奇数ワード線ＷＬ（Ｏ）の一方を指定する。ワード線アドレスビットＡ０−Ａｎにより、２本のワード線の組が指定される。従って、ワード線アドレスビットＡ０−Ａｎにより、１本のワード線が指定される。
【００８６】
ワード線ドライバ６２ｏは、ＯＲゲート５４の出力信号ＡＷｏとワード線デコーダ６０ｏの出力信号とを受けるＡＮＤゲートで構成され、ワード線ドライバ６２ｅは、ＯＲゲート５６の出力信号ＡＷｅとワード線デコーダ６０ｅの出力信号とを受けるＡＮＤゲートで構成される。
【００８７】
通常読出モード時または過書戻しベリファイ動作時においては、アドレス縮退制御信号ＡＤＧＥＮがアサートされ、Ｈレベルである。したがって、アドレス縮退回路５０からの出力信号ＡＷｏおよびＡＷｅは、アドレスビットＡ０の論理値に拘らず、ともにＨレベルの選択状態となる。ワード線デコーダ６０ｏおよび６０ｅがアドレスビットＡ１−Ａｎをデコードした場合、これらのワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）がともに選択される。ワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）へ伝達される電圧レベルは、これらのワード線ドライバ６２ｏおよび６２ｅに与えられるハイ側またはロー側の電源電圧レベルを動作モードに応じて設定することにより、決定される。
【００８８】
一方、アドレス縮退制御信号ＡＤＧＥＮがネゲート状態にあり、消去モードにおいて、消去ベリファイまたは過消去ベリファイが行われる時においては、アドレス縮退回路５０からの出力信号ＡＷｏおよびＡＷｅは、アドレスビットＡ０の値に従って一方がＨレベル、他方がＬレベルとなる。ワード線デコーダ６０ｏおよび６０ｅは、ワード線アドレスビットＡ１−Ａｎの組合せに従ってワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）の組を指定する。したがって、ワード線ドライバ６２ｏおよび６２ｅは、アドレス縮退回路５０の出力信号ＡＷｏおよびＡＷｅに従って、ワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）の一方を選択状態へ駆動する。これにより、１つのメモリセル単位で消去ベリファイおよび過消去ベリファイを実行することができる。
【００８９】
このアドレス縮退回路５０へ与えられるアドレスビットを、たとえば最上位ビットＡｎなどの適当なアドレスビットを選択することにより、隣接ワード線ＷＬ（Ｏ）およびＷＬ（Ｅ）の組に代えて、消去対象のメモリブロック内において物理的に離れた位置のワード線を選択状態へ駆動することができる。
【００９０】
なお、消去モード時において、過書戻しベリファイが２つのメモリセル単位で実行される。この場合、過消去ベリファイが１ビットセル単位で実行されるため、書戻しパルスの印加も、各メモリセルごとに実行される。したがって、並行して選択される２つのメモリセルにおいて、一方がｇｍ劣化セルでありかつ過書戻し状態、他方のメモリセルが、正常な消去状態のメモリセルでありまた非ｇｍ劣化セルである場合が生じる。しかしながら、この場合においても、単に２つのメモリセルを並行して選択することにより、過書戻し状態のｇｍ劣化セルを、正常セルと判定することができるため、特に問題は生じない。
【００９１】
なお、消去パルス印加時においては、ワード線単位で消去パルスの印加が行なわれてもよく、また、消去対象のブロックにおいて複数のワード線を同時に選択して消去パルスを印加してもよい（基板領域は、消去対象によるメモリブロックに共通）。この場合には、一例として、全てのワード線デコーダ６０ｏおよび６０ｅに対して消去フラグを与えて、それらの出力信号を選択状態に設定する構成が利用されればよい。この消去パルス印加のための構成は、このフラッシュメモリの構成に応じて適宜決定されればよい。
【００９２】
図１５は、図１２に示すメモリセルアレイ３０および行選択駆動回路３２の具体的配置の一例を示す図である。図１５においては、コード領域およびデータ領域が、メモリセルアレイ３０内に共通に配置される場合を示す。
【００９３】
図１５において、メモリセルアレイ３０および行選択駆動回路３２が、複数のコードメモリブロックＣＭＢ０−ＣＭＢｋとデータメモリブロックＤＭＢ０−ＤＭＢｌとに分割される。メモリブロックＣＭＢ０−ＣＭＢｋおよびＤＭＢ０−ＤＭＢｌは、各々、メモリセルブロック、ワード線デコーダおよびワード線ドライバを含む。
【００９４】
コードメモリブロックＣＭＢ０−ＣＭＢｋは、プログラムなどの書換回数の少ない情報を記憶する。データメモリブロックＤＭＢ０−ＤＭＢｌは、演算処理データまたダウンロードされるアプリケーションデータなどの書換回数の多いデータを記憶する。
【００９５】
コードメモリブロックＣＭＢ−ＣＭＢｋにおいては、消去時のベリファイおよび通常データ読出を含めて情報の外部または内部読出時には、１メモリセル単位でメモリセルの選択が行なわれる。一方、データメモリブロックＤＭＢ０−ＤＭＢｌは、書換回数が多く、ｇｍ劣化が生じる可能性が高いため、通常読出時および消去モードの過書戻しベリファイ時においては、２つのメモリセル単位でデータの読出（外部読出および内部読出）が行なわれる。
【００９６】
コードメモリブロックＣＭＢ０−ＣＭＢｋに対しては、ワード線アドレスビットＡ０−Ａｎが共通に与えられる。コードメモリブロックＣＭＢ０−ＣＭＢｋにおいて、ワード線デコーダおよびワード線ドライバにより、１つのワード線が選択状態へ駆動される。一方、データメモリブロックＤＭＢ０−ＤＭＢｌには、縮退回路５０の出力信号ＡＷｏおよびＡＷｅとワード線アドレスビットＡ１−Ａｎが与えられる。縮退回路５０は、図１４に示す縮退回路５０と同一構成を有し、制御回路４０からのアドレス縮退制御信号ＡＤＧＥＮに従ってアドレスビットＡ０を選択的に縮退する。
【００９７】
メモリブロックの選択は、ブロックアドレスに従って行われる。これらのメモリブロックＣＭＢ０−ＣＭＢｋおよびＤＭＢ０−ＤＭＢｌは、バンクとして構成されてもよく、図１４においてはメモリブロックを選択するブロック選択アドレスは示していない。
【００９８】
このコードメモリブロックＣＭＢ０−ＣＭＢｋおよびデータメモリブロックＤＭＢ０−ＤＭＢｌに共通に、メインビット線群ＭＢＬＧが設けられ、このメインビット線群ＭＢＬＧが、Ｙゲート回路６６に結合される。メインビット線群ＭＢＬＧは、所定数のメインビット線ＭＢＬを含む。メモリブロックがバンクに構成される場合には、各バンクごとにメインビット線群が配置される。
【００９９】
Ｙゲート回路６６は、図１３に示すＹゲートＣＹ０−ＣＹｎを含み、メインビット線群ＭＢＬＧのうちのＹゲート選択信号が指定するメインビット線を選択する。選択されたメインビット線が、内部読出データバスＲＤＢを介してセンスアンプ回路６８に結合される。
【０１００】
センスアンプ回路６８は、図１３に示すセンスアンプＳＡ（ＳＡ０）を含み、内部読出データバスＲＤＢ上に読出されたデータを増幅し、センスデータＳＤを生成する。このセンスデータＳＤに従って外部への読出データまたはベリファイ時の読出データが生成される。ベリファイ時の読出データが、制御回路４０へ与えられてベリファイ動作が実行される。
【０１０１】
この図１５に示すように、コードメモリブロックおよびデータメモリブロックに与えられるアドレス信号を振り分けることにより、同一構成のワード線デコーダおよびワード線ドライバを利用して、１セルモードおよび２セルモードの切換を実現することができる。
【０１０２】
以上のように、この発明の実施の形態１に従えば、消去モードの過書戻しベリファイ時においては、通常読出モード時と同様に、２つのメモリセルを並行して選択し、これらのメモリセルの電流の合成電流に従ってベリファイを行っている。したがって、過書戻しベリファイ時、不良セルが発生する可能性を低減することができ、消去不良のｇｍ劣化セルを救済することができ、消去／書込耐性を改善することができる。
【０１０３】
［実施の形態２］
図１６は、この発明の実施の形態２に従うフラッシュメモリの消去動作を示すフロー図である。この図１６に示す消去動作フローは、以下の点で、図６に示す実施の形態１に従う消去動作フローと異なる。すなわち、過消去ベリファイを行うステップＳ１３において、２つのメモリセルを並行して選択し、その選択メモリセルの合成電流により、過消去ベリファイを行う。他の動作処理は、図６に示す消去動作のフローと同じであり、対応するステップには同じ参照番号を付し、その詳細説明は省略する。
【０１０４】
図１７は、過消去ベリファイ時のメモリセルの電流／電圧特性を概略的に示す図である。図１７において、横軸に、ワード線電圧Ｖｗｌを示し、縦軸に、メモリセルを流れる電流（セル電流）を示す。曲線ＫＳ１は、１セルモードでの過消去ベリファイ時の正常と判定される非ｇｍ劣化セルの電流／電圧特性を示し、曲線ＫＳ２およびＫＳ３は、１セルモードでの過消去ベリファイ時に正常と判定されるｇｍ劣化セルの電流／電圧特性を示す。
【０１０５】
過消去ベリファイ時においては、ワード線電圧Ｖｗｌとして、過消去ベリファイ電圧Ｖｏｅｖが与えられる。このとき、選択メモリセルを流れる電流が、過消去ベリファイ電流Ｉｏｅｖ以下であるかの識別が行なわれる。セル電流が、過消去ベリファイ電流Ｉｏｅｖ以下であれば、過消去ベリファイ時に正常と判定される。
【０１０６】
したがって、曲線ＫＳ１において示す正常メモリセルの場合および曲線ＫＳ２およびＫＳ３で示すｇｍ劣化セルの場合には、過消去ベリファイ電圧Ｖｏｅｖ印加時においては、それらのセル電流は、過消去ベリファイ電流Ｉｏｅｖ以下であり、全て過消去ベリファイ時に正常と判定される。
【０１０７】
したがって、１つのメモリセルごとに、過消去ベリファイを行った場合、曲線ＫＳ３で示すｇｍ劣化セルは、過消去状態にはないと判定される。しかしながら、この発明の実施の形態２におけるように、過消去ベリファイを、２つのメモリセルを並行して選択してその合成電流で行った場合、曲線ＫＳ３で示すｇｍ劣化セルのセル電流の少なくとも２倍の電流が流れる（最悪ケースは、２つのメモリセルがともに、ｇｍ劣化セルであり、同程度にｇｍ劣化が生じている場合である）。この場合、曲線ＫＳ３で示すｇｍ劣化セルは過消去状態にあると判定され、図１６に示すステップＳ４において書戻し（ＷＢ）が実行される。
【０１０８】
また、２セルモードで、２つのメモリセルを選択して過消去ベリファイを行う場合、曲線ＫＳ１およびＫＳ２で示すメモリセルの場合でも、メモリセルは並行して選択されるため、過消去ベリファイ電圧印加時において過消去ベリファイ電流Ｉｏｅｖよりも大きな電流が流れ、過消去状態にあると判定される。書戻しパルスを印加することにより、メモリセルのしきい値電圧が高いほうに移行する。したがって、消去後のしきい値電圧分布においてしきい値分布の下側のしきい値電圧の分布幅を小さくすることができる。
【０１０９】
また、図１７に示すようにｇｍ劣化セルにおいては、オフ状態のリーク電流が正常セルに比べて増加する。したがって、２セルモードで過消去ベリファイを行うことにより、ｇｍ劣化セルのしきい値電圧の下限値を実効的に高くすることができ、オフ状態時のリーク電流を低減することができ、消費電流を低減することができまた誤読出を防止することができる。
【０１１０】
なお、この過消去ベリファイ時に過消去と判定されるメモリセルのセル電流Ｉｃ０およびＩｃ１は、以下の条件式（２）を満たす：
Ｉｃ０＋Ｉｃ１≧２・Ｉｇｍ≧Ｉｏｅｖ  ・・・  （２）
電流Ｉｇｍは、過消去と判定される１つのｇｍ劣化セルのセル電流の下限値を示す。
【０１１１】
図１８は、この発明の実施の形態２における消去パルス印加後のしきい値電圧分布を示す図である。横軸に、メモリセルのしきい値電圧Ｖｔｈを示し、縦軸に、メモリセルの数を示す。
【０１１２】
図１８において、過消去ベリファイ電圧Ｖｏｅｖよりも、このメモリセルのしきい値電圧Ｖｔｈが高ければ、過消去ベリファイにおいて、正常と判定される。メモリセルＭＣ１は、しきい値電圧Ｖｔｈが、過消去ベリファイ電圧Ｖｏｅｖよりも低いため、過消去状態にあると判定され書戻しが行われる。
【０１１３】
過消去ベリファイ時に２セルモードでベリファイを行うため、２つのメモリセルを並行して選択した場合、メモリセルＭＣ１に限らず、しきい値電圧分布曲線ＫＳ４の下限値近傍の領域に存在するメモリセルＭＣ２も、過消去状態にあると判定され、書戻しが実行される。この書戻しにより、メモリセルＭＣ２のしきい値電圧が高くされ、メモリセルＭＣ２のしきい値電圧は、メモリセルＭＣ３で示すしきい値電圧にまで移動する。この場合、ｇｍ劣化セルにおいて、過書戻しが生じるかまたは電圧ストレスによるしきい値電圧の移動により、メモリセルＭＣ３の状態からメモリセルＭＣ４の状態にまで変化する状態が発生する場合がある。
【０１１４】
この場合、メモリセルＭＣ４のしきい値電圧が、消去ベリファイ電圧を超えて過書戻しベリファイ電圧よりも高い電圧レベルまで上昇することが考えられる。しかしながら、この場合でも、実施の形態１において説明したように、過書戻しベリファイが、２つのメモリセルを並行して選択して行なわれるため、図１８に示すメモリセルＭＣ４は、正常な書戻し状態にあると判定される。したがって、しきい値電圧分布は、図１８において破線曲線ＫＳ５で示すように、その下側のしきい値電圧分布幅が狭くなる。上側で少ししきい値電圧分布幅が高くなるものの、この上側の分布幅は、過書戻しベリファイにより制限される。したがって、消去状態のメモリセルのしきい値電圧を高い方へシフトさせることができ、通常読出時のリーク電流を低減することができる。また、過消去ベリファイ動作を２つのメモリセルを並行して選択して行っており、過消去ベリファイに要する時間を短縮することができる。
【０１１５】
また、実施の形態１と同様、過書戻しベリファイは、２つのメモリセルを並行して選択して行っており、実施の形態１と同様の効果をも得ることができる。書戻しパルスの印加は、１つのメモリセル毎におこなわれてもよく、また、２セルモードで２つのメモリセルに対して並行して行なわれてもよい。
【０１１６】
図１９は、この発明の実施の形態２に従うフラッシュメモリの要部の構成を概略的に示す図である。図１９に示すフラッシュメモリの構成は、以下の点で、図１４に示す実施の形態１に従うフラッシュメモリの構成と異なる。すなわち、制御回路４０において、過消去ベリファイモードを示すフラグＯＥＶＦを格納するレジスタ７０がさらに設けられる。レジスタ４２、４４および７０に格納されるフラグＯＷＢＶＦ、ＲＥＡＤＦおよびＯＥＶＦに従って、ＯＲゲート７２が、アドレス縮退制御信号ＡＤＧＥＮを生成する。図１９に示す行選択駆動回路３２の構成は、図１４に示す行選択駆動回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１７】
図１９に示す制御回路４０の構成においては、通常読出モード時、過消去ベリファイモード時、および過書戻しベリファイモード時に、ＯＲゲート７２からのアドレス縮退制御信号ＡＤＧＥＮがアサートされて、ワード線アドレスビットＡ０の縮退が実行される。他の動作モード時においては、アドレス縮退制御信号ＡＤＧＥＮは、ネゲート状態であり、ワード線アドレスビットＡ０が有効とされ、１つのワード線が、ワード線アドレスビットＡ０−Ａｎに従って選択される。
【０１１８】
したがってこの図１９に示した制御回路４０の構成を利用することにより、過書戻しモード、過消去ベリファイモードおよび通常読出モード時において、２本のワード線を並行して選択し、応じて２つのメモリセルを並行して選択することができる。
【０１１９】
なお、メモリセルアレイの構成としては、図１３および図１５に示す構成が利用されればよい。フラッシュメモリの全体の構成は、実施の形態１において示した図１１および図１２に示す構成と同じである。
【０１２０】
以上のように、この発明の実施の形態２の従えば、消去モード時の過消去ベリファイ時においても２セルモードでベリファイを行っている。したがって、実施の形態１の効果に加えて、消去状態のメモリセルのしきい値電圧分布を狭くすることができ、また、過消去ベリファイに要する時間を短縮することができ、また、非選択メモリセルのリーク電流を低減することができる。
【０１２１】
［実施の形態３］
図２０は、この発明の実施の形態３に従うフラッシュメモリの消去モード時の動作を示すフロー図である。この図２０に示す消去動作フローは、図１６に示す消去動作フローと以下の点で異なる。すなわち、消去ベリファイ時（ステップＳ２１）においても、２つのメモリセルを並行して選択して消去ベリファイが行なわれる。他の処理ステップは、図１６に示す実施の形態２における消去モード時の動作と同じであり、対応するステップには同一参照番号を付し、その詳細説明は省略する。
【０１２２】
図２１は、この発明の実施の形態３における消去ベリファイ時のしきい値電圧分布を示す図である。図２１において、横軸に、メモリトランジスタのしきい値電圧Ｖｔｈを示し、縦軸にメモリセル数を示す。消去ベリファイ時においては、しきい値電圧分布の上限を規定する消去ベリファイ電圧Ｖｅｖが、ワード線に与えられる。したがって、図２１に示すメモリセルＭＣ５のように、この消去ベリファイ電圧Ｖｅｖよりが規定するしきい値電圧よりもしきい値電圧が高いセルに対して、１メモリセル単位でベリファイ動作を行った場合には、このメモリセルＭＣ５は消去不良と判定される。
【０１２３】
しかしながら、２つのメモリセルを並行して選択する２セルモードで消去ベリファイを行う場合、メモリセルＭＣ５は、消去ベリファイ時に正常（ＯＫ）と判定される。この場合、消去ベリファイ時のしきい値電圧分布が、上側に広くなる。しかしながら、ステップＳ５における過書戻しベリファイも２つのメモリセル単位で実行しており、消去状態のしきい値電圧分布の上限は制限されるため、特に問題は生じない。
【０１２４】
この消去ベリファイも、２つのメモリセルを並行して選択して行うことにより、消去ベリファイに要する時間を短縮することができる。
【０１２５】
図２２は、２つのメモリセル選択時の合成電流と基準電流との関係を示す図である。図２２において横軸に電圧Ｖを示し、縦軸に電流Ｉを示す。消去ベリファイ（ステップＳ２１）および過書戻しベリファイ（ステップＳ５）および通常読出時においてワード線にワード線ベリファイ電圧またはワード線読出電圧Ｖｗｌが与えられる。これらのデータ／情報の読出時において、２つのｇｍ劣化セルが選択される状態ＭＳＡにおいて電流Ｉａが流れ、２つの正常セルが選択される状態ＭＳＢにおいて、電流Ｉｂが流れる。１個のｇｍ劣化セルが選択される状態ＭＳＣにおいては、電流Ｉｃが流れる。
【０１２６】
消去状態のメモリセルの場合、電流ＩａおよびＩｂは、基準電流ＩＲＥＦよりも大きな電流である。この場合、基準電流ＩＲＥＦと電流Ｉａの差分値ΔＩａと基準電流ＩＲＥＦと電流Ｉｂの電流の差分値ΔＩｂとは、大きさが異なる。しかしながら、センスアンプにおける判定タイミングにおいて、この電流差分値ΔＩａが十分にセンス可能な値であれば、センスアンプの判定タイミングを遅らせることなく、正常に判定を行って、データの読出（ベリファイ読出または外部への読出）を行うことができる。
【０１２７】
したがって、２個のメモリセルを並行して選択してベリファイを行い、２つのメモリセルのしきい値電圧が異なる場合であっても、正常に高速で、セル電流の判定を行うことができる。これは、実施の形態１および２においても同様である。
【０１２８】
図２３は、この発明の実施の形態３に従うフラッシュメモリの要部の構成を概略的に示す図である。この図２３に示す構成は、以下の点で、図１９に示すフラッシュメモリの構成と異なる。すなわち、制御回路４０において、さらに消去ベリファイを示す消去ベリファイフラグＥＶＦを格納するレジスタ７４が設けられる。レジスタ４２、４４、７０および７４に格納されるフラグに従ってＯＲゲート７６が、アドレス縮退制御信号ＡＤＧＥＮを生成する。行選択駆動回路３２の構成は、図１９に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２９】
したがって、制御回路４０において、消去ベリファイ時、過書込ベリファイ時、過書戻しベリファイ時および通常読出時に、アドレス縮退制御信号ＡＤＧＥＮがアサートされ、ワード線アドレスビットＡ０が縮退され、２つのワード線を並行して選択する。消去モード時（ベリファイ時）において、２つのメモリセルを並行して選択してベリファイを行うことができる。
【０１３０】
なお、実施の形態３においても、フラッシュメモリの全体の構成およびメモリセルアレイの構成は、実施の形態１において示したフラッシュメモリの構成と同じである。
【０１３１】
以上のように、この発明の実施の形態３に従えば、消去モード時の各ベリファイ時においても２つのメモリセルを並行して選択し、これらのメモリセルの合成電流に従ってベリファイを行っている。したがって、実施の形態１および２の効果に加えて、さらに、実施の形態３においては、消去ベリファイに要する時間を短縮することができる。
【産業上の利用可能性】
【０１３２】
この発明は、一般に、フラッシュメモリに適用することにより、消去／書込耐性を改善することができる。特にマイクロコンピュータに内蔵されるフラッシュメモリに適用することにより、フラッシュメモリを内蔵するマイクロコンピュータチップの寿命を長くすることができる。
【０１３３】
なお、上述の説明においては、メモリセルは、１つのメモリトランジスタで構成されている。しかしながら、メモリセルが、メモリセルを選択するアクセストランジスタとフローティングゲート型トランジスタとが直列に接続される構成のＥＥＰＲＯＭ（電気的に書換可能なＲＯＭ）に対しても適用することができる。
【０１３４】
また、上述の実施の形態1から３においては、２セルモードで各ベリファイが実行されている。しかしながら、ｇｍ劣化救済の程度に応じて、２よりも多くのメモリセルを選択してベリファイが実行されてもよい。同時に選択されるメモリセルの数に応じて縮退状態とするワード線アドレスビットの数を調整する。通常読出モード時においても、ベリファイ時に並行して選択されるメモリセルの数と同一のメモリセルを並行して選択することにより、正確なデータの読出を行うことができる。
【図面の簡単な説明】
【０１３５】
【図１】フラッシュメモリセルの断面構造を概略的に示す図である。
【図２】消去動作時のメモリセルへの印加電圧を示す図である。
【図３】書込動作時のメモリセルへの印加電圧を示す図である。
【図４】メモリセルのしきい値電圧分布を示す図である。
【図５】消去動作時におけるメモリセルの電流／電圧特性を示す図である。
【図６】この発明の実施の形態１に従う不揮発性半導体記憶装置の消去モード時の動作を示すフロー図である。
【図７】（Ａ）−（Ｅ）は、図６に示す消去モード動作時におけるメモリセルのしきい値電圧分布を示す図である。
【図８】この発明の実施の形態１におけるメモリセルの選択態様を示す図である。
【図９】この発明の実施の形態１における過書戻しベリファイ時のメモリセルの電流／電圧特性を示す図である。
【図１０】この発明の実施の形態１におけるメモリセルのしきい値電圧判定動作を示すタイミング図である。
【図１１】この発明の実施の形態１に従うフラッシュメモリを含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図１２】図１１に示すフラッシュメモリの全体の構成を概略的に示す図である。
【図１３】図１２に示すフラッシュメモリのメモリセルアレイ部の構成を概略的に示す図である。
【図１４】図１２に示す行選択駆動回路および制御回路の構成の一例を示す図である。
【図１５】図１１に示すメモリセルアレイの他の構成を概略的に示す図である。
【図１６】この発明の実施の形態２に従うフラッシュメモリの消去動作を示すフロー図である。
【図１７】図１６に示す過消去ベリファイ時のメモリセルの電流／電圧特性を示す図である。
【図１８】図１６に示す消去動作時のしきい値電圧分布を示す図である。
【図１９】この発明の実施の形態２に従うフラッシュメモリの要部の構成を概略的に示す図である。
【図２０】この発明の実施の形態３に従うフラッシュメモリの消去動作を示すフロー図である。
【図２１】図２０に示す消去ベリファイ時のしきい値電圧分布を示す図である。
【図２２】メモリセルデータ読出時のメモリセル電流と基準電流の関係を示す図である。
【図２３】この発明の実施の形態３に従うフラッシュメモリの要部の構成を概略的に示す図である。
【符号の説明】
【０１３６】
１  半導体基板領域、２ａ，２ｂ  不純物領域、３  フローティングゲート、４  コントロールゲート、ＭＣ０，ＭＣ１  メモリセル、ＳＡ  センスアンプ、１０  フラッシュメモリ内蔵マイクロコンピュータ（半導体集積回路装置）、１２  ＣＰＵコア、１４  フラッシュメモリ、２４  コード領域、２６  データ領域、３０  メモリセルアレイ、３２  行選択駆動回路、３４  列選択回路、３６  ソース線選択駆動回路、４０  制御回路、ＢＬ  ビット線、ＳＢＬ００−ＳＢＬ０ｎ、…ＳＢＬｍ０−ＳＢＬｍｎ  サブビット線、ＭＢＬ０−ＭＢＬｍ  メインビット線、ＣＧ００，ＣＧ０１，ＣＧ１０，ＣＧ１１  ブロック列選択ゲート、ＣＹ０−ＣＹｍ  Ｙゲート、５０  アドレス縮退回路、６０ｏ，６０ｅ  ワード線デコーダ、６２ｏ，６２ｅ  ワード線ドライバ、６６  Ｙゲート回路、６８  センスアンプ回路、４２，４４，７０，７４  レジスタ、４６，７２，７６  ＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009087386.tif 000018
【図１７】
2009087386.tif 000019
【図１８】
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【図１９】
2009087386.tif 000021
【図２０】
2009087386.tif 000022
【図２１】
2009087386.tif 000023
【図２２】
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【図２３】
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