(57)【要約】【課題】ＴＺＤＢ法やＴＤＤＢ法を用いるＧＯＩ評価法は、半導体シリコンウェーハ主表面に存在するＣＯＰの評価に関しては非常に高感度であるが、金属不純物に対しては、不明瞭な点が多く、ＴＺＤＢ法やＴＤＤＢ法による評価を行っても、不良と判断できる絶縁破壊が起こらないことがあるため、欠陥に対する感度が十分ではなく、ＧＯＩによって評価を行うことが出来なかった。【解決手段】少なくとも、半導体シリコンウェーハに酸化膜を形成した後、前記酸化膜の表面に電極を形成してＭＯＳキャパシタを作製した後に、該ＭＯＳキャパシタのＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）電気特性評価を行うシリコンウェーハの評価方法において、前記酸化膜の形成を、８００℃以下で行うことを特徴とするシリコンウェーハの評価方法。【選択図】図１
2009004678.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、半導体シリコンウェーハに酸化膜を形成した後、前記酸化膜の表面に電極を形成してＭＯＳキャパシタを作製した後に、該ＭＯＳキャパシタのＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）電気特性評価を行うシリコンウェーハの評価方法において、前記酸化膜の形成を、８００℃以下で行うことを特徴とするシリコンウェーハの評価方法。
【請求項２】
前記酸化膜を形成する際に、前記酸化膜の厚さが１５ｎｍ以下になるように前記酸化膜を形成することを特徴とする請求項１に記載のシリコンウェーハの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体シリコンウェーハの評価方法であって、詳しくは、半導体シリコンウェーハ表面に半導体素子を形成する際の絶縁膜を評価する方法に関する。
【背景技術】
【０００２】
半導体シリコンウェーハの主表面にはＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタやトランジスタ等の半導体素子が形成される。それら半導体素子に形成されるゲート酸化膜等の絶縁膜は、半導体素子の高密度化に伴いその厚みが減る一方、電源電圧を低くすることは困難であるため、絶縁膜は高い電界強度の下で使用されている。そのためより緻密な品質の高い絶縁膜が必要とされている。
【０００３】
この絶縁膜の信頼性評価方法としてＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）評価がある（例えば非特許文献１参照）。この評価は以下のような手順で行われる。まず、半導体シリコンウェーハ主表面に絶縁膜となるシリコン酸化膜を形成し、その直上にポリシリコン層を成長させた後、ポリシリコン層を島状に残すようにエッチングする。これによりＭＯＳ構造のキャパシタが形成され、島状ポリシリコン層は電極として活用される。
【０００４】
このＭＯＳキャパシタのポリシリコン電極を通して絶縁膜に電圧を印加することにより（絶縁破壊電圧／絶縁膜の厚み）で表される絶縁破壊電界強度を測定してＧＯＩ評価を行うのであるが、この絶縁破壊電界強度を測定する方法としては、ＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法がある。この方法では、０〜１５ＭＶ／ｃｍ程度まで階段状に電界強度を変化させながら、ＭＯＳキャパシタに流れる電流値をモニタし、ＭＯＳキャパシタの絶縁膜が破壊されたとき、すなわちブレイクダウンしたときの電界強度を測定する。この絶縁破壊電界強度が所定の値以上、例えば８ＭＶ／ｃｍ以上である絶縁膜を良とし、そうでないものを不良として、印加したＭＯＳキャパシタ総数に対する良であったキャパシタ数の割合にもとづいて絶縁膜の品質を評価する。
【０００５】
このようにＧＯＩ評価において、ＴＺＤＢ法は短時間で評価を行うことができる手法であるが、半導体素子の使用状態に応じた評価、即ち経時的な評価を行うことができないという問題があった。そのため、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法という絶縁破壊耐圧測定法が用いられることがある。ＴＤＤＢ法とは、絶縁膜に一定の電圧または電流を連続的に印加し続け、所定の時間間隔で電流または電圧を検出して経時的な変化を求め、絶縁破壊に至るまでの時間、その経過等を詳細に評価する方法である。
【０００６】
これらの評価方法において、ＭＯＳキャパシタ等の半導体素子が不良となる原因の１つとして、半導体シリコンウェーハの主表面に存在するＣＯＰ（Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅ）と呼ばれる結晶欠陥がある。ＣＯＰとは結晶成長時に発生する８面体構造をもつ空洞欠陥である。このＣＯＰが半導体シリコンウェーハの主表面に存在すると、酸素とシリコンの反応でシリコン酸化膜が半導体シリコンウェーハ主表面に生成する際、ＣＯＰの空洞部内壁にもシリコン酸化膜が生成する。このＣＯＰ内壁の酸化膜は８面体の角部分が薄くなっており、この部分に電気ストレスが集中することによりブレイクダウンが発生すると考えられている。
【０００７】
さらに金属不純物等がＧＯＩ特性へ影響するという報告も数多くなされているが、金属不純物の挙動は金属種や熱処理条件等に依存することが知られている。そして、この金属不純物がＧＯＩ特性に与える影響について評価が行われてきたが、明確に評価することができなかった。
このような、半導体シリコンウェーハ中の金属不純物の測定方法としては、例えば、サンドブラスト処理を行ってウェーハ表面に歪み層を形成し、その後、酸化膜を形成するための熱処理を行って金属不純物を歪み層にゲッタリングさせ、歪み層と酸化膜を酸溶液によって溶かした後に、酸溶液を回収し、溶液中の金属を原子吸光分析法によって評価する方法が公開されている（例えば特許文献１参照）。また、酸化膜を形成した後に、酸化膜を酸溶液で溶かし、酸溶液中の金属を原子吸光分析法で評価する方法もある（例えば特許文献２参照）。
【０００８】
【特許文献１】特開平９−８２７６９号公報
【特許文献２】特開平９−６４１３３号公報
【非特許文献１】Ｍ．Ｔａｍａｔｓｕｋａ  ｅｔ  ａｌ．，“Ｍｅｄｉｕｍ  Ｆｉｅｌｄ  Ｂｒｅａｋｄｏｗｎ  Ｏｒｉｇｉｎ  ｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃａｐａｃｉｔｏｒ  Ｃｏｎｔａｉｎｉｎｇ  Ｇｒｏｗｎ−ｉｎ  Ｃｚｏｃｈｒａｌｓｋｉ  Ｓｉｌｉｃｏｎ  Ｃｒｙｓｔａｌ  Ｄｅｆｅｃｔｓ”,  ＪＰＮ．  Ｊ．  Ａｐｐｌ．Ｐｈｙｓ．，  Ｖｏｌ．３７，１２３６−１２３９  （１９９８）．
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＴＺＤＢ法やＴＤＤＢ法を用いるＧＯＩ評価法は、半導体シリコンウェーハ主表面に存在するＣＯＰの評価に関しては非常に高感度であるが、金属不純物に対しては、不明瞭な点が多く、ＴＺＤＢ法やＴＤＤＢ法による評価を行っても、不良と判断できる絶縁破壊が起こらないことがあるため、欠陥に対する感度が十分ではなく、ＧＯＩによって評価を行うことが出来なかった。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明では、少なくとも、半導体シリコンウェーハに酸化膜を形成した後、前記酸化膜の表面に電極を形成してＭＯＳキャパシタを作製した後に、該ＭＯＳキャパシタのＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）電気特性評価を行うシリコンウェーハの評価方法において、前記酸化膜の形成を、８００℃以下で行うことを特徴とするシリコンウェーハの評価方法を提供する（請求項１）。
【００１１】
このように、本発明の評価方法では、評価試料を作成する際における酸化膜の形成を、８００℃以下で行う。
一般的に、酸化膜形成の際に９００℃を超えた温度で処理を行うと、シリコン酸化膜の粘性流動が起こり始めるといわれている。そこで、９００℃よりも低温で酸化熱処理を行うことで、シリコン酸化膜中での粘性流動を抑制する。つまり、シリコンウェーハを酸化させると、１つのシリコン原子に対して２つの酸素原子が結合し、体積が約２．３倍に増大する。界面という閉塞された領域で新しい膜が成長するためには、主に既に形成されているシリコン酸化膜の変形によって体積が確保されるのだが、低温であると酸化膜の変形が起こりにくいため、界面に歪みが発生する。この歪みを利用して、酸化膜直下のシリコン層の乱れを大きくする。すなわち、ＭＯＳキャパシタのゲート酸化膜直下のシリコン層の結晶性を乱して、この結晶性の乱れたシリコン層に金属不純物をゲッタリングさせて、金属不純物の濃度を上昇させる。これによって、金属不純物に対するＧＯＩの影響を増加させることによって、その影響を観察することができるようになる。
【００１２】
また、酸化膜を形成する際に、酸化膜の厚さが１５ｎｍ以下になるように酸化膜を形成することが好ましい（請求項２）。
このように、酸化膜の厚さを１５ｎｍ以下になるように酸化膜を形成することで、短時間の酸化処理とすることができるため、シリコン酸化膜中での原子組換えが起こることを抑制し、かつアニール効果を抑制することができるため、シリコン層の結晶性の乱れを大きいままに保つことができ、よって金属不純物のゲッタリング能力を高くでき、濃度を高くできるため、その影響をよりはっきりと評価することができるようになる。
【発明の効果】
【００１３】
以上説明したように、本発明のシリコンウェーハの評価方法では、シリコンウェーハに酸化膜を形成する際に、８００℃以下の低温で行う。このため、酸化膜直下のシリコンウェーハ中の結晶性を乱れたものにすることができ、この結晶性が乱れた部分に金属不純物をゲッタリングさせ、酸化膜近傍の金属不純物濃度を高くする。これによって、ＧＯＩ評価を行う際に、金属不純物の影響を大きくすることによって、金属不純物による影響を観察することが可能となる。そのため、ＣＯＰ等に起因する半導体素子不良だけでなく、今まで検出が難しかった金属不純物の欠陥に起因する半導体素子不良も検出できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明についてより具体的に説明する。
前述のように、金属不純物がＧＯＩ特性へ与える影響を測定することができる評価方法の開発が待たれていた。
【００１５】
そこで、本発明者は、ＧＯＩ特性を評価する際に、酸化絶縁膜の近傍の金属不純物濃度を高くして、金属不純物の影響を増加させることによって、その影響を測定できないか鋭意検討を重ねた。
【００１６】
その結果、本発明者は、評価のためのＭＯＳキャパシタを作製する工程において、酸化膜を形成する際にシリコン層の結晶性を乱し、その結晶性の乱れた層に金属不純物を集中させ、金属不純物の影響を大きくすることによってその影響を観察できることを発見し、本発明を完成させた。
【００１７】
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明の評価方法は、半導体シリコンウェーハの表面に酸化膜が形成され、その酸化膜上に電極が形成され、ＭＯＳキャパシタが作製されたものであって、その作製したＭＯＳキャパシタのＧＯＩ電気特性評価を行って、半導体シリコンウェーハの評価を行うものである。
ここで、図４に、本発明の電気特性評価に用いる絶縁電界強度測定装置の構成の模式図を示す。本発明では、シリコンウェーハの評価のためにＭＯＳキャパシタ型半導体素子１１を作製するが、そのＭＯＳキャパシタ型半導体素子１１は、以下の手順で作製される。
【００１８】
まず、半導体シリコンウェーハ１３上に酸化膜１２を形成する。酸化膜１２は、複数の半導体シリコンウェーハ１３をボートに載置して横型熱処理炉もしくは縦型熱処理炉に投入し、酸素等の酸化性雰囲気下で熱処理を行うことにより形成する。酸化膜を形成する際、温度は８００℃以下で行うものとする。
【００１９】
このように、酸化膜を形成する熱処理の際の処理温度を９００℃よりも低温にすることで、シリコン酸化膜中で粘性流動が起こることを抑制する。それによって、酸化膜直下のシリコン層の乱れを大きくする。すなわち、ＭＯＳキャパシタのゲート酸化膜直下のシリコン層の結晶性を乱して、金属不純物を結晶性の乱れたシリコン層にゲッタリングさせて、金属不純物の濃度を上昇させる。これによって、金属不純物に対するＧＯＩの影響を増加させることで、金属不純物の影響を観察できるようにしたものである。そのため、ＣＯＰ等に起因する半導体素子不良だけでなく、今まで検出が難しかった金属不純物の欠陥に起因する半導体素子不良も検出できるようになる。
また、前述した従来技術の金属不純物の評価方法に比べて、実際のデバイスにかなり近い形態でウェーハの評価をすることができるというメリットも有するものである。
この際、酸化膜形成の熱処理温度が５００℃よりも低くなると、酸化レートが低下し、酸化膜成長ができなくなるため、酸化膜を形成する熱処理温度は５００℃以上とすることが好ましい。
【００２０】
また、酸化膜厚が１５ｎｍ以下になるよう酸化膜を形成することができる。
このように、酸化膜の厚さを１５ｎｍ以下になるように酸化膜を形成することで、短時間の酸化処理とすることができるため、シリコン酸化膜中での原子組換えを抑制することができ、かつアニールされることによって結晶性が回復されることを抑制することができる。このため、シリコン層の結晶性の乱れを、ゲッタリング能力が高い状態に保つことができ、よって金属不純物の影響をさらにはっきりと評価することができるようになる。
この際、酸化膜厚が２ｎｍよりも薄くなると、成膜制御が不十分となり面内均一性等に影響するため、酸化膜厚は２ｎｍ以上とすることが好ましい。
【００２１】
ここで、雰囲気としては乾燥酸素雰囲気とすることが望ましい。乾燥酸素雰囲気で酸化処理を行うことで、薄い酸化膜を容易に形成することができる。
また、Ｐｙｒｏ雰囲気で酸化膜の形成を行う場合は、酸化レートが大きいので、温度がより低い方が望ましい。
【００２２】
次に、酸化膜１２の直上に電極となるポリシリコン膜を形成する。ポリシリコン膜は、熱処理炉から取り出した半導体シリコンウェーハ１３をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置に投入し、減圧下もしくは常圧下でモノシラン等の成長ガスを装置の反応容器内へ導入することにより形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて酸化膜１２上のポリシリコン膜を島状に形成し、ポリシリコン電極１４として所望の位置に配置して、ＭＯＳキャパシタ型半導体素子１１を作製する。
【００２３】
このようにして作製された複数のＭＯＳキャパシタ型半導体素子１１をその主表面に配置された半導体シリコンウェーハ１３は、絶縁破壊電界強度測定装置１５のステージ（図示せず）上に載置される。そして、ＭＯＳキャパシタ型半導体素子１１のポリシリコン電極１４に前後左右移動自在に支持されているプローブ１７の下端を接触させる。プローブ１７は印加電圧の大きさを変化させることができる可変電源１６の一端子に接続されており、一方、可変電源１６の他端子は絶縁破壊電界強度測定装置１５のステージに接続されている。前述したように、ステージには半導体シリコンウェーハ１３が載置されているので、半導体シリコンウェーハ１３の背面はポリシリコン電極１４に対応する電極として作用する。また、可変電源１６にはその印加電圧を測定する電圧計１８が並列接続されており、プローブ１７と可変電源１６との間には電流計１９が介装されている。
【００２４】
測定にあたっては、まず、プローブ１７をポリシリコン電極１４に接触させる。すると、可変電源１６はオンとなり、図５ａに示すような階段状の電界強度Ｅ（ＭＶ／ｃｍ）（そのときの電界強度に対する電流値Ｉの推移の例を図５ｂに示す）、もしくは図５ｃに示すような一定の電界強度（そのときの電界強度に対する電流値の推移の例を図５ｄに示す）を印加する。絶縁破壊電界強度測定装置１５内には酸化層１２の厚み及び閾値電流が予め設定されているので、電界強度印加は図５ａのようなＴＺＤＢ法であっても、図５ｃのようなＴＤＤＢ法であってもよい。このような操作を所定の位置にあるＭＯＳキャパシタ型半導体素子１１全てに対して行ない、印加したＭＯＳキャパシタ総数に対して良好な絶縁性を示したキャパシタ数の割合に基づいて絶縁膜の品質を評価するものである。
【実施例】
【００２５】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
まず、ボロンをドープした直径２００ｍｍのＰ型半導体シリコン鏡面ウェーハを２枚準備した。そして片方のウェーハは清浄度の低い炉（Ｃｕ汚染されている）で高温アニールを行って、故意に汚染させた。
これら２種類の半導体シリコンウェーハを、ボートに載置して縦型熱処理炉に投入し、８００℃、乾燥酸素雰囲気下で熱処理して厚さ８ｎｍのゲート酸化膜をウェーハ主表面に形成した。
【００２６】
次に、これらの半導体シリコンウェーハをＣＶＤ炉に投入し、リンをドープしながらゲート酸化膜上にポリシリコン層を成長させた。成長したポリシリコン層の厚さは約３００ｎｍ、抵抗値はシート抵抗にして約２５Ω／ｓｑ．であった。
続いて、これら半導体シリコンウェーハに、フォトリソグラフィ技術を用いたパターンニングとエッチングによるポリシリコン層除去を行い、ポリシリコン層を電極としたＭＯＳキャパシタを半導体シリコンウェーハ面内に１００個作製した。なお、フォトリソグラフィ後のポリシリコンエッチングは、フッ硝酸によるウエットエッチングで行った。
最後に、半導体シリコンウェーハ背面に形成されているシリコン酸化膜を除去するために、半導体シリコンウェーハ主表面にレジストを塗布し、希フッ酸によるウエットエッチングを行ってウェーハ背面のシリコン酸化膜を除去した。
【００２７】
背面のシリコン酸化膜の除去処理を行った半導体シリコンウェーハへ、一定電流をゲート酸化膜が破壊するまで印加する定電流ＴＤＤＢ法を用いて、ゲート酸化膜に電流ストレスを印加した。印加した電流ストレスは０．０１Ａ／ｃｍ２であり、測定温度は１００℃とした。測定には、フルオートプローバに接続したテスタを用いた。この時の電極面積は４ｍｍ２であった。その後、測定結果をワイブルプロットとして示した。その結果を図１に示す。図１は実施例におけるＴＤＤＢ評価結果のワイブルプロットである。
【００２８】
また、酸化膜直下のシリコン層の結晶性の乱れをＩｎ−Ｐｌａｎｅ  Ｘ線回折により評価した。図３に実施例における酸化膜直下のシリコン層の結晶性の乱れをＩｎ−Ｐｌａｎｅ  Ｘ線回折により評価した結果を示す。ロッキングカーブの半値幅で格子の乱れ具合を示している。なお格子乱れは、格子面傾斜と格子歪み（格子間隔の変化）の２つの成分からなっている。図３では、ロッキングカーブの半値幅で格子の乱れ具合を示している。また、比較のために、半導体シリコンウェーハのバルクについても同様の評価を行った。
【００２９】
図１より、Ｃｕで汚染された炉で高温アニールされたサンプルは、汚染処理をしなかったウェーハに比べＴＤＤＢ特性が劣化していることが分かる。これは、電界を印加したことで汚染金属がＭＯＳ界面に引き寄せられ、ＭＯＳ界面のシリコン結晶乱れの効果でＧＯＩ特性が劣化したと考えている。このように結晶乱れを大きくしたＭＯＳキャパシタ形成により重金属に対する感度が向上することが分かった。
【００３０】
（比較例）
実施例において、酸化膜を形成するための熱処理温度を９００℃とした以外は実施例と同様の条件でシリコンウェーハの作製を行った。そして実施例と同様の評価を行った。そのＴＤＤＢ評価結果を図２に示す。図２は比較例におけるＴＤＤＢ評価結果のワイブルプロットである。
【００３１】
図２より、汚染処理をしなかったウェーハとＣｕに汚染された炉でアニールされたウェーハの間でＧＯＩ特性に違いはほとんど見られなかった。比較例では実施例よりも高温で酸化膜を形成したが、これによって、酸化膜直下のシリコン層の格子乱れが小さくなってしまい、金属不純物を酸化膜直下にゲッタリングさせることができなかったために、金属不純物の影響を測定できなかったものと思われる。このため、汚染の影響を評価することはできなかった。
【００３２】
また、図３の結果から、実施例のＭＯＳキャパシタの酸化膜直下のシリコン層の結晶性の乱れはシリコンウェーハのバルクや比較例のＭＯＳキャパシタに比べ大きいことがわかった。このことから、実施例のＭＯＳキャパシタは比較例のＭＯＳキャパシタに比べ金属不純物をゲッタリングするためのサイトを多く有していることがわかる。よって酸化膜の形成が低温であるほど、格子乱れを大きくできることが分かった。
【００３３】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００３４】
【図１】実施例におけるＴＤＤＢ評価結果のワイブルプロットである。
【図２】比較例におけるＴＤＤＢ評価結果のワイブルプロットである。
【図３】実施例および比較例のシリコンウェーハにおけるシリコン酸化膜直下のシリコン層の結晶性の乱れをロッキングカーブの半値幅で示した図である。
【図４】絶縁電界強度測定装置の模式図である。
【図５ａ】ＴＺＤＢ法における電界強度と時間の関係を表すグラフである。
【図５ｂ】ＴＺＤＢ法における電流と電界強度の関係を表すグラフである。
【図５ｃ】ＴＤＤＢ法における電界強度と時間の関係を表すグラフである。
【図５ｄ】ＴＤＤＢ法における電流と電界強度の関係を表すグラフである。
【符号の説明】
【００３５】
１１…ＭＯＳキャパシタ型半導体素子、  １２…酸化膜、  １３…半導体シリコンウェーハ、  １４…ポリシリコン電極、  １５…絶縁破壊電界強度測定装置、  １６…可変電源、  １７…プローブ、  １８…電圧計、  １９…電流計。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
2009004678.tif 000009
【図５ｄ】
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