(57)【要約】【課題】  センスアンプの駆動時に、発生するピーク電流によって電源電圧に降下が生じることを、抑制するセンスアンプ電源電圧供給回路およびその駆動方法を提供する。【解決手段】  センスアンプ電源電圧供給回路は、第１用途の電源電圧と接地電圧とが供給されてビットラインに載せられたデータをセンシングし増幅するセンスアンプ回路、前記第１用途の電源電圧と前記接地電圧とを前記センスアンプ回路に提供する電源電圧供給部、および、第２用途の電源によって、前記センスアンプの動作始点とその後の一定時間を含む期間に保持されるデカップリングノイズを生成し、前記デカップリングノイズを前記第１用途の電源電圧に提供するデカップリング部を備える。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１用途の電源電圧としてビットラインに載せられたデータをセンシングし増幅するセンスアンプ回路、
前記第１用途の電源電圧を前記センスアンプ回路に提供する電源電圧供給部、および
第２用途の電源電圧によって、前記センスアンプの動作始点とその後の一定時間を含む期間に保持されるデカップリングノイズを生成し、前記デカップリングノイズを前記第１用途の電源電圧に提供するデカップリング部
を備えることを特徴とするセンスアンプ電源電圧供給回路。
【請求項２】
前記デカップリング部は、前記センスアンプの動作始点からその後の一定時間の間に、前記デカップリングノイズを提供することを特徴とする請求項１に記載のセンスアンプ電源電圧供給回路。
【請求項３】
前記デカップリング部は、前記第２用途の電源電圧と接地電圧としてのデータ出力バッファ用電源電圧と接地電圧とで駆動されることを特徴とする請求項１に記載のセンスアンプ電源電圧供給回路。
【請求項４】
前記デカップリング部は、前記第２用途の電源電圧と接地電圧としてのＤＬＬ回路用電源電圧と接地電圧とで駆動されることを特徴とする請求項１に記載のセンスアンプ電源電圧供給回路。
【請求項５】
前記デカップリング部は、
前記第２用途の電源電圧と接地電圧とによって駆動され、前記センスアンプの動作始点とその後の一定時間を含む期間にレベルがハイに転移される入力信号を駆動して出力する駆動回路、および
前記駆動回路と前記駆動回路の出力とによって電圧を充電して、前記入力信号のレベルがハイに転移される期間に対応して前記電源電圧供給部の前記第１用途の電源電圧に前記デカップリングノイズを提供するキャパシタを含むことを特徴とする請求項１に記載のセンスアンプ電源電圧供給回路。
【請求項６】
前記駆動回路は、直列に連結され、前記第２用途の電源電圧と接地電圧とによって駆動され、前記入力信号を駆動して前記キャパシタに出力する複数のインバータを含むことを特徴とする請求項５に記載のセンスアンプ電源電圧供給回路。
【請求項７】
前記駆動回路は、２段のインバータで構成されることを特徴とする請求項６に記載のセンスアンプ電源電圧供給回路。
【請求項８】
前記キャパシタは、前記電源電圧供給部の前記第１用途の電源電圧がゲートに印加され、ソース、ドレインおよびウェルが前記駆動回路の出力に連結されるＮＭＯＳトランジスタ型キャパシタで構成されることを特徴とする請求項５に記載のセンスアンプ電源電圧供給回路。
【請求項９】
センスアンプの動作を制御する命令が生成されるステップ、
前記命令に同期して前記センスアンプの動作始点とその後の一定時間を含む期間にハイレベルに転移される入力信号が提供されるステップ、ならびに
前記センスアンプの動作に用いられる電源電圧および接地電圧とは別の用途の電源電圧および接地電圧によって前記入力信号を駆動して、デカップリングノイズを前記センスアンプの動作に用いられる電源電圧に提供するステップを備えることを特徴とするセンスアンプ電源電圧供給回路の駆動方法。
【請求項１０】
前記デカップリングノイズは、データ出力バッファ用電源電圧および接地電圧で駆動されることを特徴とする請求項９に記載のセンスアンプ電源電圧供給回路の駆動方法。
【請求項１１】
前記デカップリングノイズは、ＤＬＬ回路用電源電圧および接地電圧で駆動されることを特徴とする請求項９に記載のセンスアンプ電源電圧供給回路の駆動方法。
【請求項１２】
前記デカップリングノイズは、
前記センスアンプの駆動に用いられる電源電圧および接地電圧とは別の用途の電源電圧および接地電圧によって前記入力信号を駆動するステップ、および
駆動された前記入力信号を充電して前記センスアンプの駆動に用いられる電源電圧に印加するステップ
によって生成されることを特徴とする請求項９に記載のセンスアンプ電源電圧供給回路の駆動方法。
【請求項１３】
前記入力信号の駆動は、２段のインバーティングからなることを特徴とする請求項１２に記載のセンスアンプ電源電圧供給回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであって、より詳細には、センスアンプが動作する時、電源電圧に発生するノイズを任意に発生させたカップリングノイズで補償して、センスアンプに供給される電源電圧を安定化させるセンスアンプ動作電源電圧供給回路に関するものである。
【背景技術】
【０００２】
ＤＲＡＭで特定のワードラインをオンにすると、そのワードラインがゲートに連結された多数のセルトランジスタが動作する。セルトランジスタの動作によって、セルトランジスタのストレージノードに充電されたチャージはビットラインにシェアされる。その後センスアンプが駆動され、センスアンプはビットラインにシェアされたチャージを感知し増幅する。
【０００３】
図１を参照して、一般的なセンスアンプの動作を説明する。
プルアップ駆動制御信号ＳＡＥＰとプルダウン駆動制御信号ＳＡＥＮがハイに転移されると、プルアップ駆動用トランジスタＮ１０とプルダウン駆動用トランジスタＮ１２がオンになる。
【０００４】
プルアップ駆動用トランジスタＮ１０とプルダウン駆動用トランジスタＮ１２がオンにされると、センスアンプ１０のプルアップ駆動端ＲＴＯとプルダウン駆動端ＳＢに、それぞれ電源電圧ＶＤＤと接地電圧ＶＳＳが印加される。この時、均等化回路１２は動作しない。均等化回路１２は、ビットラインイコライズ制御信号ＢＬＥＱによってスイッチングされる多数のトランジスタで構成され、ビットラインイコライズ制御信号ＢＬＥＱはセンスアンプ１０が駆動される場合にディスエイブルの状態を維持する。
【０００５】
センスアンプ１０は、プルアップ駆動端ＲＴＯとプルダウン駆動端ＳＢに電源電圧ＶＤＤと接地電圧ＶＳＳが供給されると、ビットラインＢＬ、ＢＬｂの電圧差を感知して増幅する。
【０００６】
センスアンプ１０において、ビットラインＢＬｂがビットラインＢＬよりも所定差△Ｖだけ低くなると、センスアンプ１０内のＰＭＯＳトランジスタＭＰ１は、ソースのプルアップ駆動端ＲＴＯに対するゲート−ソース間の電圧差Ｖｇｓが△Ｖだけ生じるため、オンになり始めて、ビットラインプリチャージ電圧レベルを有するビットラインＢＬの電圧レベルを徐々に高める。
【０００７】
ビットラインＢＬの電圧レベルが高くなると、センスアンプ１０のＰＭＯＳトランジスタＭＰ２がオフになり始め、ＮＭＯＳトランジスタＭＮ２は、ソースのプルダウン駆動端ＳＢに対するゲート−ソース間の電圧差Ｖｇｓが△Ｖだけ生じるため、オンになり始めてビットラインＢＬｂの電圧レベルを徐々に下げる。
【０００８】
このようなポジティブフィードバック方式で、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２はオンにされ、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２はオフにされる。
【０００９】
よって、センスアンプ１０は、ビットラインＢＬがプルアップ駆動端ＲＴＯに印加される電源電圧ＶＤＤのレベルに到達するまで、そしてビットラインＢＬｂがプルダウン駆動端ＳＢに印加される接地電圧ＶＳＳのレベルに到達するまで、動作する。
【００１０】
ビットラインＢＬ，ＢＬｂが電源電圧ＶＤＤまたは接地電圧ＶＳＳのレベルに到達する過程において、電流Ｉ１，Ｉ２が生成される。これらの電流は電源電圧ＶＤＤの印加端と接地電圧ＶＳＳの印加端との間に直接に流れる電流であり、ビットラインＢＬ，ＢＬｂに印加された電圧がＶＤＤ／２であるときに、最も大きなピーク電流値を有する。
【００１１】
この際に発生する電流は、ＤＲＡＭ動作において最も大きなピーク電流であり、また最も大きな電流消費の要素でもある。
【００１２】
前述したように、一本のワードラインが活性化されると、それに関連した多数のセンスアンプ１０が動作し、センスアンプ１０の動作によってセルに充電されたチャージに応じて、ビットラインＢＬ，ＢＬｂは、電源電圧ＶＤＤおよび接地電圧ＶＳＳのレベル、または接地電圧ＶＳＳおよび電源電圧ＶＤＤのレベルで、増幅される。
【００１３】
この際、一本のワードラインに関連した多数のセンスアンプが動作することによる電流が、電源電圧ＶＤＤの印加端と接地電圧ＶＳＳの印加端との間に流れ、それによって電源電圧ＶＤＤは、図２の期間Ａでのように、一時的にドロップ降下し、接地電圧ＶＳＳは一時的に上昇する。
【００１４】
これを防止するために電源電圧ＶＤＤ印加端と接地電圧ＶＳＳ印加端との間にキャパシタＭＣ１を構成すれば、センスアンプ１０の動作時に瞬間的に必要になるチャージがキャパシタＭＣ１から供給されるため、ピーク電流によって形成される電源電圧ＶＤＤ上のノイズを減少させることができる。
【００１５】
一方、ＤＲＡＭテスト時には、テスト時間を短縮するために、バンク圧縮モード（Bank
Compress Mode）が用いられる。バンク圧縮モードは、1つのバンク単位で動作を行ってセルのフェール如何を検査するのではなく、複数個（一例として４つずつ）のバンクを同時に動作させてセルのフェール如何を検査するものである。
【００１６】
したがって、バンク圧縮モードにおいては、複数個のバンクのデータが圧縮されて１つのデータ出力ポートに出力され、それによってテスト時間を既存の方法の１／４程度に減少させることができる。
【００１７】
しかし、この場合、複数個のバンクのセンスアンプが同時に動作するため、電源電圧ＶＤＤの降下が、１つのバンクが動作する場合よりも複数倍増加して、ラストゥカス遅延時間ｔＲＣＤ（RAS to CAS Delay）が増加する現象が生じる。
【００１８】
現在、電源電圧ＶＤＤはＤＲＡＭ ＤＤＲ２において１.８Ｖで供給されているが、ＤＤＲ３においては１.５Ｖで供給され、これからは１.２Ｖ以下に低くなる見通しである。前述した理由で電源電圧ＶＤＤが減少することによってセンスアンプが動作する時に電源電圧ＶＤＤの過度の降下が発生すると、交流特性が劣化し、デバイス安定化が阻害される。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、センスアンプが駆動される時に、発生するピーク電流によって電源電圧に降下が生じることを、抑制するセンスアンプ電源電圧供給回路およびその駆動方法を提供する。
【課題を解決するための手段】
【００２０】
本発明によるセンスアンプ電源電圧供給回路は、第１用途の電源電圧と接地電圧の供給を受けてビットラインに載せられたデータをセンシングし増幅するセンスアンプ回路、および、第２用途の電源電圧によって、前記センスアンプの動作始点とその後の一定時間を含む期間に保持されるデカップリングノイズを生成し、前記デカップリングノイズを前記第１用途の電源電圧に提供するデカップリング部を備えることを特徴とする。
【００２１】
前記デカップリング部は、前記第２用途の電源電圧と接地電圧としてのデータ出力バッファ用電源電圧と接地電圧とで駆動され、または前記第２用途の電源電圧と接地電圧としてのＤＬＬ回路用電源電圧と接地電圧とで駆動される。
【００２２】
前記デカップリング部は、前記第２用途の電源電圧と接地電圧とによって駆動され、前記センスアンプの動作始点とその後の一定時間を含む期間にレベルがハイに転移される入力信号を駆動して出力する駆動回路、および、前記駆動回路と前記駆動回路の出力とによって電圧を充電して、前記入力信号のレベルがハイに転移される期間に対応して前記電源電圧供給部の前記第１用途の電源電圧に前記デカップリングノイズを提供するキャパシタを含む。
【００２３】
ここで、前記駆動回路は、直列に連結され、前記第２用途の電源電圧と接地電圧とによって駆動され、前記入力信号を駆動して前記キャパシタに出力する複数のインバータを含む。
【００２４】
前記駆動回路は、２段のインバータで構成され、前記キャパシタは、前記電源電圧供給部の前記第１用途の電源電圧がゲートに印加され、ソース、ドレインおよびウェルが前記駆動回路の出力に連結されるＮＭＯＳトランジスタ型キャパシタで構成される。
【００２５】
本発明によるセンスアンプの電源供給回路の駆動方法は、センスアンプの動作を制御する命令が生成されるステップ、前記命令に同期して前記センスアンプの動作始点とその後の一定時間を含む期間にハイレベルに転移される入力信号が提供されるステップ、ならびに、前記センスアンプの動作に用いられる電源電圧および接地電圧とは別の用途の電源電圧および接地電圧によって前記入力信号を駆動して、デカップリングノイズを前記センスアンプの動作に用いられる電源電圧に提供するステップを備えることを特徴とする。
【００２６】
ここで、前記デカップリングノイズは、データ出力バッファ用電源電圧および接地電圧またはＤＬＬ回路用電源電圧および接地電圧で駆動される。
【００２７】
前記デカップリングノイズは、前記センスアンプの駆動に用いられる電源電圧および接地電圧とは別の用途の電源電圧および接地電圧によって前記入力信号を駆動するステップ、および、駆動された前記入力信号を充電して前記センスアンプの駆動に用いられる電源電圧に印加するステップによって生成される。
【発明の効果】
【００２８】
したがって、本発明によると、センスアンプが駆動される時に生成されるデカップリングノイズによって、電源電圧上のピーク電流によって形成されるノイズが補償されるため、電源電圧に降下が生じることが抑制される。
【００２９】
このため、低電圧電源電圧で駆動されるＤＲＡＭにおけるRAS to CAS遅延時間ｔＲＣＤの劣化、およびバンク圧縮モードのようなパラレルテスト（Parallel Test）時に発生するRAS to CAS遅延時間ｔＲＣＤの劣化を、補償することができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、ＤＲＡＭにおいてセンスアンプが動作する時に、センスアンプの駆動に用いられる電源とは用途が異なる独立した電源でデカップリングノイズを生成し、センスアンプの動作始点にセンスアンプの動作のために印加される電源電圧上に形成されるノイズを、デカップリングノイズで補償する技術を開示する。
【００３１】
図３を参照すれば、本発明は、センスアンプ回路３０、電源電圧供給部３２、およびデカップリング部３４とを備え、センスアンプ回路３０はイコライズ部３６を介して電源電圧供給部３２と連結される。
【００３２】
より具体的には、センスアンプ回路３０はプルアップ駆動端ＲＴＯとプルダウン駆動端ＳＢを備え、プルアップ駆動端ＲＴＯとプルダウン駆動端ＳＢとの間にプルアップ用ＰＭＯＳトランジスタＭＰ１，ＭＰ２とプルダウン用ＮＭＯＳトランジスタＭＮ１，ＭＮ２が構成される。プルアップ用ＰＭＯＳトランジスタＭＰ１とプルダウン用ＮＭＯＳトランジスタＭＮ１は、共通ドレインを介して連結され、プルアップ用ＰＭＯＳトランジスタＭＰ２とプルダウン用ＮＭＯＳトランジスタＭＮ２は、別の共通ドレインを介して連結される。また、プルアップ用ＰＭＯＳトランジスタＭＰ１とプルダウン用ＮＭＯＳトランジスタＭＮ１の各ゲートは、プルアップ用ＰＭＯＳトランジスタＭＰ２とプルダウン用ＮＭＯＳトランジスタＮＭ２の共通ドレインに結合され、プルアップ用ＰＭＯＳトランジスタＭＰ２とプルダウン用ＮＭＯＳトランジスタＭＮ２の各ゲートは、プルアップ用ＰＭＯＳトランジスタＭＰ１とプルダウン用ＮＭＯＳトランジスタＮＭ１の共通ドレインに結合される。すなわち、センスアップ回路３０は、内部のトランジスタがクロスカップルされたラッチ構造を有する。プルアップ用ＰＭＯＳトランジスタＭＰ１とプルダウン用ＮＭＯＳトランジスタＭＮ１との間の共通ドレインは、ビットラインＢＬに連結され、プルアップ用ＰＭＯＳトランジスタＭＰ２とプルダウン用ＮＭＯＳトランジスタＭＮ２との間の共通ドレインは、ビットラインＢＬｂに連結される。
【００３３】
センスアンプ回路３０のプルアップ駆動端ＲＴＯと電源電圧ＶＤＤ印加端との間には、プルアップ電圧駆動用スイッチング素子であるＮＭＯＳトランジスタＮ２０が構成され、センスアンプ回路３０のプルダウン駆動端ＳＢと接地電圧ＶＢＢ印加端との間には、プルダウン電圧駆動用スイッチング素子であるＮＭＯＳトランジスタＮ２２が構成される。また、電源電圧ＶＤＤ印加端と接地電圧ＶＳＳ印加端との間には、ＮＭＯＳトランジスタ型キャパシタＭＣ１が構成される。ここで、ＮＭＯＳトランジスタＮ２０、ＮＭＯＳトランジスタＮ２２、およびＮＭＯＳトランジスタ型キャパシタＭＣ１は、センスアンプ回路３０の動作に必要な電源電圧ＶＤＤと接地電圧ＶＳＳとを提供する電源電圧供給部３２をなす。
【００３４】
センスアンプ回路３０とＮＭＯＳトランジスタＮ２０、Ｎ２２の間に均等化回路３６が構成され、均等化回路３６は、プルアップ駆動端ＲＴＯとプルダウン駆動端ＳＢとの間の連結をスイッチングする多数のトランジスタが、ビットラインイコライズ制御信号ＢＬＥＱによって制御される構成を有する。
【００３５】
また、電源電圧供給部３２の電源電圧ＶＤＤ印加端には、デカップリング部３４が構成されている。デカップリング部３４は、入力信号ＩＮを駆動する駆動回路であって、２段の直列連結されたインバータＩＶ１，ＩＶ２と、駆動された入力信号によって電圧を充電して、電源電圧ＶＤＤ印加端に形成されるノイズを補償するためのデカップリングノイズを提供するキャパシタＭＣ２が構成される。
【００３６】
駆動回路をなすインバータＩＶ１，ＩＶ２は、センスアンプ回路３０に提供される電源電圧（電源電圧ＶＤＤおよび接地電圧ＶＳＳ）とは別の用途（独立した）の電源電圧によって駆動され、一例として、データ出力バッファ用の電源電圧ＶＤＤＱと接地電圧ＶＳＳＱがインバータＩＶ１，ＩＶ２に提供されるものが例示されている。インバータＩＶ１，ＩＶ２の駆動のための電源電圧としては、センスアンプ回路３０に供給される電源電圧とはノイズを共有しない独立したものを用いることができ、もう１つの例として、ＤＬＬ回路用の電源電圧ＶＤＤＬと接地電圧ＶＳＳＬが挙げられる。
【００３７】
キャパシタＭＣ２は、電源電圧ＶＤＤ印加端がゲートに連結され、ソース、ドレイン、およびウェルがインバータＩＶ２の出力端に連結されるＮＭＯＳトランジスタ型キャパシタで構成される。
【００３８】
ここで、入力信号ＩＮは、図４に示すように、センスアンプ回路３０が駆動される始点にレベルがハイにシフトされ、その後一定時間保持された後、レベルがローにシフトされる。この際、入力信号ＩＮのハイレベルの保持時間は設計者によって任意に設定される。
【００３９】
ここで、入力信号ＩＮは、センスアンプ回路３０に駆動電圧を提供するプルアップ駆動制御信号ＳＡＥＰとプルダウン駆動制御信号ＳＡＥＮがイネイブルされる時点に同期して、ハイレベルにシフトされることが望ましい。
【００４０】
すなわち、プルアップ駆動制御信号ＳＡＥＰとプルダウン駆動制御信号ＳＡＥＮがイネイブル（ハイレベルに転移）にされる間に、電源電圧供給部３２のＮＭＯＳトランジスタＮ２０、Ｎ２２がオンにされると、一定期間（期間Ａ）、ピーク電流によって、センスアンプ回路３０に供給される電源電圧ＶＤＤは降下し、接地電圧ＶＳＳは上昇する。つまり、ノイズが形成される。
【００４１】
ノイズは、バンク圧縮モードのように複数のバンクのセルのフェール如何を確認するための場合のように、多数のセンスアンプが駆動される場合に、さらに激しく発生する。
【００４２】
電源電圧ＶＤＤに形成されるノイズは、センスアンプ回路３０の駆動と同時に入力信号ＩＮによってデカップリング部３４から提供されるデカップリングノイズによって、図４の点線に示されたように補償される。
【００４３】
すなわち、入力信号ＩＮがハイレベルに転移されると、デカップリング部３４のインバータＩＶ１，ＩＶ２が駆動されて、キャパシタＭＣ２にチャージを供給し、デカップリング部３４のキャパシタＭＣ２からチャージが電源電圧ＶＤＤ印加端に供給されると、電源電圧ＶＤＤ印加端のレベルは上昇する。
【００４４】
この際、デカップリング部３４のインバータＩＶ１，ＩＶ２は、センスアンプ回路３０を駆動するための電源（電源電圧ＶＤＤおよび接地電圧ＶＳＳ）とは独立した電源によって駆動されるから、電源電圧ＶＤＤに形成されるノイズを共有しない。
【００４５】
つまり、パッケージ内において別途の電源として使用される電源によってデカップリングノイズが生成され、このデカップリングノイズによって、センスアンプ回路３０に印加される電源電圧ＶＤＤのノイズを補償できる。
【００４６】
本発明の動作を整理すれば、センスアンプ回路３０の動作を制御する命令が生成され、それによってプルアップ駆動制御信号ＳＡＥＰとプルダウン駆動制御信号ＳＡＥＮがイネイブルされる。これと同時に前記命令に同期して前記センスアンプ回路３０の動作始点とその後の一定時間を含む期間（期間Ａ）に、ハイレベルに転移される入力信号ＩＮがデカップリング部３４に提供される。
【００４７】
そうすると、デカップリング部３４が動作し、デカップリングノイズを生成して電源電圧ＶＤＤ印加端に提供し、デカップリングノイズによって、センスアンプ回路３０に印加される電源電圧ＶＤＤに形成されたノイズが補償される。
【００４８】
以上のように、本発明に従えば、センスアンプ回路が動作する時に発生する電源電圧ＶＤＤの降下を補償することができる。また、低電源電圧ＶＤＤにおけるロートゥカラム遅延時間ｔＲＣＤの劣化が防止され、パラレルテスト（Parallel Test）の時に発生するロートゥカラム遅延時間ｔＲＣＤの劣化も補償することができる。
【図面の簡単な説明】
【００４９】
【図１】一般的なセンスアンプ回路の回路図である。
【図２】図１のセンスアンプ回路の波形図である。
【図３】本発明によるセンスアンプ電源供給回路の実施形態を示す回路図である。
【図４】本発明によるセンスアンプ電源供給回路の駆動方法を説明する波形図である。
【符号の説明】
【００５０】
３０  センスアンプ回路
３２  電源電圧供給部
３４  デカップリング部
３６  均等化回路
ＲＴＯ  プルアップ駆動端
ＳＢ  プルダウン駆動端
ＭＰ１，ＭＰ２  ＰＭＯＳトランジスタ
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ
Ｎ２０，Ｎ２２  ＮＭＯＳトランジスタ
ＭＣ１  ＮＭＯＳトランジスタ型キャパシタ
ＢＬ，ＢＬｂ  ビットライン
ＩＶ１，ＩＶ２  インバータ
ＭＣ２  キャパシタ
【図１】
2009151914.tif 000003
【図２】
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【図３】
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【図４】
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