(57)【要約】【課題】本発明は、ウエルタップに要する面積を小さくした半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明による半導体装置は、第１導電型の半導体基板１上にゲート絶縁膜５およびゲート電極６を順に積層してなるゲート構造と、ゲート構造の両側の半導体基板１に埋込み形成され、ソース／ドレインとなる第２導電型の第１埋込領域１０、１１と、第１埋込領域１０、１１と同材質よりなり、第１埋込領域１０、１１に隣接して半導体基板１に埋込み形成され、基板電位領域となる第１導電型の第２埋込領域１５とを備えることを特徴とする。【選択図】図２
2009164364.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなるゲート構造と、
前記ゲート構造の両側の前記半導体基板に埋込み形成され、ソース／ドレインとなる第２導電型の第１埋込領域と、
前記第１埋込領域と同材質よりなり、前記第１埋込領域に隣接して前記半導体基板に埋込み形成され、基板電位領域となる第１導電型の第２埋込領域と、
を備える、半導体装置。
【請求項２】
前記第１および第２埋込領域上に形成されたシリサイドをさらに備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面全体を覆うように形成されたストレスライナー膜をさらに備えることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記第１および第２埋込領域の材質はＳｉＧｅであることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第１および第２埋込領域の材質はＳｉＣであることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
（ａ）第１導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなるゲート構造を形成する工程と、
（ｂ）前記ゲート構造の両側の前記半導体基板にソース／ドレインとなる第２導電型の第１埋込領域を埋込み形成するとともに、前記第１埋込領域に隣接して前記半導体基板に基板電位領域となる第１導電型の第２埋込領域を前記第１埋込領域と同材質で埋込み形成する工程と、
を備える、半導体装置の製造方法。
【請求項７】
前記工程（ｂ）は、
前記第１および第２埋込領域を第２導電型で埋め込み形成する工程と、
前記第２埋込領域を第１導電型に転換する工程と、
を備える、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）は、
前記第１および第２埋込領域を無導電型で埋込み形成する工程と、
前記第２埋込領域に導電型を付与する工程と、
を備える、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）において、
前記第１および第２埋込領域にＳｉＧｅを埋込み形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）において、
前記第１および第２埋込領域にＳｉＣを埋込み形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエルタップを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体において、例えばＰＭＯＳ構造の半導体装置には、ソースおよびドレイン領域にＳｉＧｅを埋め込む（ｅ−ＳｉＧｅ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ）構造がある（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】Ｃ−Ｈ．Ｊａｎ  ｅｔ  ａｌ．，”Ａ  ６５ｎｍ  Ｕｌｔｒａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｌｏｇｉｃ  Ｐｌａｔｆｏｒｍ  Ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  Ｕｎｉ−ａｘｉａｌ  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｔｒａｎｓｉｓｔｏｒｓ”，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，２００５，ｐｐ．６５−６８．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＭＯＳ構造の半導体装置を動作させるためには基板電位領域であるウエルタップが必要であるが、半導体装置の微細化およびコストの観点からウエルタップに要する面積をできるだけ小さくすることが望ましい。従って、ウエルタップを形成するためには半導体装置の構成に工夫が必要となる。
【０００５】
本発明は、これらの問題を解決するためになされたもので、ウエルタップに要する面積を小さくした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の一実施形態による半導体装置は、第１導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなるゲート構造と、ゲート構造の両側の半導体基板に埋込み形成され、ソース／ドレインとなる第２導電型の第１埋込領域と、第１埋込領域と同材質よりなり、第１埋込領域に隣接して半導体基板に埋込み形成され、基板電位領域となる第１導電型の第２埋込領域とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明の一実施形態では、ゲート構造は第１導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなり、ソース／ドレインとなる第２導電型の第１埋込領域はゲート構造の両側の半導体基板に埋込み形成され、基板電位領域となる第１導電型の第２埋込領域は第１埋込領域と同材質よりなり、第１埋込領域に隣接して半導体基板に埋込み形成されるため、ウエルタップに要する面積を小さくすることができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態について、図面を用いて以下に説明する。
【０００９】
まず、本発明の前提となる技術について説明する。
【００１０】
図１は、本発明の前提となるＰＭＯＳ構造の構造図であり、ＰＭＯＳ構造に基板電位領域であるウエルタップを形成した図となる。図１に示すように、シリコン基板１上のＮ型拡散層であるＮウエル層２に、Ｐ型拡散層であるソース３およびドレイン４が形成されている。Ｎウエル層２上には、ゲート絶縁膜５、Ｐ＋ポリシリコンゲート電極６が順に積層されてゲート構造を形成している。ゲート電極の側面には絶縁膜であるオフセット膜７およびサイドウォール８が形成されている。Ｎウエル層２の表面部であってサイドウォール８の両端側にｅ（埋込）−ＳｉＧｅソース１０とｅ−ＳｉＧｅドレイン１１とがＮウエル層２に埋め込まれて形成されている。ｅ−ＳｉＧｅソース１０と隣接してＳＴＩ（浅いトレンチ分離）９が設けられ、ＳＴＩ９と隣接してｅ−ＳｉＧｅソース１０とは反対側にＳｉ・Ｎウエルタップ１２が形成されている。Ｐ＋ポリシリコンゲート電極６、ｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、Ｓｉ・Ｎウエルタップ１２のそれぞれの上には、Ｎｉサリサイド１３が形成されている。また、図示していないが、ｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、Ｓｉ・Ｎウエルタップ１２のそれぞれの上に形成されたＮｉサリサイド１３上には電気的に接続するコンタクトが形成されており、Ｓｉ・Ｎウエルタップ１２とｅ−ＳｉＧｅソース１０との電位は同じである。ＰＭＯＳのチャネルに圧縮応力をかけるために、ｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅドレイン１１はＳｉＧｅを選択的に埋込んで形成されている。一方、Ｓｉ・Ｎウエルタップ１２には、ＳｉＧｅが形成されていない。
【００１１】
図１に示す構造において、Ｓｉ・Ｎウエルタップ１２を形成するためには、ｅ−ＳｉＧｅソース１０を形成するための領域を規定するためのＳＴＩ９が必要となる。しかし、Ｓｉ・Ｎウエルタップ１２の形成後にＳＴＩ９が残るため、ＳＴＩ９の面積分だけＰＭＯＳ構造全体の面積が大きくなってしまい、微細化の妨げとなってしまうという問題がある。このような問題に対して、本発明はＳｉ・Ｎウエルタップ１２の形成時にＳＴＩ９を必要としない構造となるように工夫した。
【００１２】
次に、本発明の実施形態について説明する。
【００１３】
本発明の特徴は、ソースとウエルタップとが同材質よりなり、お互いが隣接して形成されていることである。図２は、本発明の実施形態によるＰＭＯＳ構造の構造図である。図２に示すように、Ｎ型（第１導電型）のＮウエル層２（半導体基板）上にゲート絶縁膜５およびＰ＋ポリシリコンゲート電極６（ゲート電極）を順に積層してなるゲート構造と、ゲート構造の両側のＮウエル層２に埋込み形成され、ソース／ドレインとなるＰ型（第２導電型）のｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅドレイン１１（第１埋込領域）と、ｅ−ＳｉＧｅソース１０と同材質よりなり、ｅ−ＳｉＧｅソース１０に隣接してＮウエル層２に埋込み形成され、基板電位領域となるＮ型のｅ−ＳｉＧｅ・Ｎウエルタップ１５（第２埋込領域）とからなる。ｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅ・Ｎウエルタップ１５、ｅ−ＳｉＧｅドレイン１１、Ｐ＋ポリシリコンゲート電極６上にはＮｉサリサイド１３（シリサイド）が形成される。なお、本実施形態で使用するシリサイドは公知のシリサイドを用いてもよい。
【００１４】
シリコン基板１の表面全体を覆うように、窒化膜からなるストレスライナー膜１４が形成される。なお、ストレスライナー膜１４は、ＰＭＯＳ構造の形成に適するチャネルに対し圧縮応力のものでもよいし、ＮＭＯＳ構造の形成に適するチャネルに対し引っ張り応力のものであってもよい。
【００１５】
また、図示していないが、ｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅ・Ｎウエルタップ１５上に形成されたＮｉサリサイド１３とｅ−ＳｉＧｅドレイン１１上に形成されたＮｉサリサイド１３上には電気的に接続するコンタクトが形成されている。
【００１６】
図３は、本発明の実施形態によるマスクレイヤを示す図である。図３に示すように、ゲートレイヤ２２はゲート構造を、コンタクトレイヤ２３はコンタクトを示している。ＮＤ（Ｎ−ｔｙｐｅ  Ｄｉｆｆｕｓｉｏｎ）レイヤ２４はｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成するために用い、ＰＤ（Ｐ−ｔｙｐｅ  Ｄｉｆｆｕｓｉｏｎ）レイヤ２６はｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅドレイン１１を形成するために用いる。ＯＤ（Ｏｘｉｄｅ  Ｄｅｆｉｎｉｔｉｏｎ）レイヤ２５はＳＴＩ９を形成するために用いられ、Ｎウエルレイヤ２７はＮウエル層２を形成するために用いられる。図３に示すマスクは、後述するＰＭＯＳ構造の作製時に用いられる。
【００１７】
以下に、本発明の実施形態によるＰＭＯＳ構造の作製工程について説明する。
【００１８】
図４〜図８は、本発明の実施形態によるＰＭＯＳ構造の作製工程図である。図４〜図８に示す工程は、ｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅドレイン１１の形成時にＰ型の不純物を添加した後に、ｅ−ＳｉＧｅ・Ｎウエルタップ１５にＮ型の不純物を添加することによってｅ−ＳｉＧｅ・Ｎウエルタップ１５をＮ型にしていることを特徴とする。
【００１９】
図４に示すように、シリコン基板１上にＮウエルレイヤ２７のマスクを用いてＮウエル層２を形成し、ＯＤレイヤ２５を用いてＳＴＩ９を形成する。その後、ゲートレイヤ２２を用いてゲート絶縁膜５とＰ＋ポリシリコンゲート電極６とからなるゲート構造を形成し、シリコン基板１のＮウエル層２にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のエクステンション層としてソース３およびドレイン４を形成する。そして、ゲート構造の側面に、絶縁膜であるオフセット膜７とサイドウォール８とを形成した後、ｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、ｅ−ＳｉＧｅ・Ｎウエルタップ１５の各々を形成する領域のシリコンを所定の深さまで異方性エッチングし凹部を形成する。
【００２０】
図５において、前記凹部に、ボロン等のＰ型不純物を含むｅ−ＳｉＧｅソース１０ａおよびｅ−ＳｉＧｅドレイン１１を埋込み形成する。ここで、ｅ−ＳｉＧｅソース１０ａは、後に形成されるｅ−ＳｉＧｅソース１０とｅ−ＳｉＧｅ・Ｎウエルタップ１５とを合わせた領域である。
【００２１】
図６において、ＮＤレイヤ２４を用いてｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成する領域以外にレジスト１６を形成する。そして、ｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成する領域に対してＮ型不純物イオン１７を添加してＰ型からＮ型にすることによってｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成する。このとき、Ｎ型不純物イオン１７の添加は、ＮＭＯＳ構造のＮ＋拡散層を形成するときに同時に行ってもよい。
【００２２】
図７において、ｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、ｅ−ＳｉＧｅ・Ｎウエルタップ１５、Ｐ＋ポリシリコンゲート電極６上の各々にＮｉサリサイド１３を形成する。
【００２３】
図８において、シリコン基板１の表面全体を覆うように、窒化膜からなるストレスライナー膜１４を形成する。
【００２４】
その後、図示していないが、層間絶縁膜を積層後、ストレスライナー膜１４をエッチングストッパーとしてコンタクトを形成するための穴を異方性エッチングによってコンタクトレイヤ２３を用いて形成した後にコンタクトを形成する。
【００２５】
なお、本実施形態ではｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、ｅ−ＳｉＧｅ・Ｎウエルタップ１５の材質をＳｉＧｅとしたが、ＮＭＯＳ構造を作製する場合にはｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１、ｅ−ＳｉＧｅ・Ｎウエルタップ１５の材質をＳｉＣとすればよい。また、本実施形態では、ｅ−ＳｉＧｅ・Ｎウエルタップ１５およびｅ−ＳｉＧｅソース１０ａを形成する領域に対してＰ型不純物を添加した後にｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成する領域にＮ型不純物を添加して導電型を転換したが、ｅ−ＳｉＧｅ・Ｎウエルタップ１５およびｅ−ＳｉＧｅソース１０ａを形成する領域に対してＮ型不純物を添加した後にｅ−ＳｉＧｅソース１０ａを形成する領域にＰ型不純物を添加して導電型を転換するようにしてもよい。
【００２６】
次に、他の方法によるＰＭＯＳ構造の作製工程について説明する。
【００２７】
図９〜図１１は、本発明の実施形態によるＰＭＯＳ構造の作製工程図である。図９〜図１１は、ｅ−ＳｉＧｅソース１０、ｅ−ＳｉＧｅドレイン１１に対してＰ型の不純物を添加するとともに、ｅ−ＳｉＧｅ・Ｎウエルタップ１５に対してＮ型の不純物を添加することを特徴とする。なお、図４までの工程については上記と同様であるため説明を省略する。
【００２８】
図９において、Ｐ型不純物を含まないｅ−ＳｉＧｅソース（ノンドープ）１８、ｅ−ＳｉＧｅドレイン（ノンドープ）１９を形成する。
【００２９】
図１０において、ＰＤレイヤ２６を用いてＰ型不純物イオン２１を添加する領域以外にレジスト１６を形成する。そして、ｅ−ＳｉＧｅソース（ノンドープ）１８およびｅ−ＳｉＧｅドレイン（ノンドープ）１９に対してＰ型不純物イオン２１を添加することによってｅ−ＳｉＧｅソース１０およびｅ−ＳｉＧｅドレイン１１を形成する。このとき、ｅ−ＳｉＧｅソース（ノンドープ）１８の領域であってＰ型不純物イオン２１が添加されていない領域は、ｅ−ＳｉＧｅ・Ｎウエルタップ（ノンドープ）２０として残る。
【００３０】
図１１において、ＮＤレイヤ２４を用いてＮ型不純物イオン１７を添加する領域にレジスト１６を形成する。そして、ｅ−ＳｉＧｅ・Ｎウエルタップ（ノンドープ）２０に対してＮ型不純物イオン１７を添加することによってｅ−ＳｉＧｅ・Ｎウエルタップ１５を形成する。このとき、Ｎ型不純物イオン１７の添加は、ＮＭＯＳ構造のＮ＋拡散層を形成するときに同時に行ってもよい。
【００３１】
その後の工程は、図７および図８と同様であるため説明を省略する。
【００３２】
以上のことから、ｅ−ＳｉＧｅソース１０とｅ−ＳｉＧｅ・Ｎウエルタップ１５とが同材質よりなり、お互いが隣接して形成されているため、ｅ−ＳｉＧｅソース１０とｅ−ＳｉＧｅ・Ｎウエルタップ１５との間にＳＴＩ９を設ける必要がない。従って、ウエルタップの形成に必要であったＳＴＩ９がなくなった分だけＰＭＯＳチップ全体の面積が減少するとともに、チップ作製コストが低減される。
【図面の簡単な説明】
【００３３】
【図１】本発明の前提となるＰＭＯＳ構造の構造図である。
【図２】本発明の実施形態によるＰＭＯＳ構造の構造図である。
【図３】本発明の実施形態によるマスクレイヤを示す図である。
【図４】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図５】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図６】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図７】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図８】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図９】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図１０】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【図１１】本発明の実施形態によるＰＭＯＳ構造の作製工程図である。
【符号の説明】
【００３４】
１  シリコン基板、２  Ｎウエル層、３  ソース、４  ドレイン、５  ゲート絶縁膜、６  Ｐ＋ポリシリコンゲート電極、７  オフセット膜、８  サイドウォール、９  ＳＴＩ、１０  ｅ−ＳｉＧｅソース、１１  ｅ−ＳｉＧｅドレイン、１２  Ｓｉ・Ｎウエルタップ、１３  Ｎｉサリサイド、１４  ストレスライナー膜、１５  ｅ−ＳｉＧｅ・Ｎウエルタップ、１６  レジスト、１７  Ｎ型不純物イオン、１８  ｅ−ＳｉＧｅソース（ノンドープ）、１９  ｅ−ＳｉＧｅドレイン（ノンドープ）、２０  ｅ−ＳｉＧｅ・Ｎウエルタップ（ノンドープ）、２１  Ｐ型不純物イオン、２２  ゲートレイヤ、２３  コンタクトレイヤ、２４  ＮＤレイヤ、２５  ＯＤレイヤ、２６  ＰＤレイヤ、２７  Ｎウエルレイヤ。
【図１】
2009164364.tif 000003
【図２】
2009164364.tif 000004
【図３】
2009164364.tif 000005
【図４】
2009164364.tif 000006
【図５】
2009164364.tif 000007
【図６】
2009164364.tif 000008
【図７】
2009164364.tif 000009
【図８】
2009164364.tif 000010
【図９】
2009164364.tif 000011
【図１０】
2009164364.tif 000012
【図１１】
2009164364.tif 000013