(57)【要約】【課題】スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置１０１は、制御電極を有し、制御電極に供給される電圧に基づいてオン状態およびオフ状態を切り替える半導体素子１２と、制御電極にパルス状の電圧を供給する駆動回路４と、制御電極と駆動回路４との間に接続されるインダクタ８と、制御電極と駆動回路４との間にインダクタ８と直列に接続される抵抗６とを備える。【選択図】図１
2009055521.tif 000002
【特許請求の範囲】
【請求項１】
制御電極を有し、前記制御電極に供給される電圧に基づいてオン状態およびオフ状態を切り替える半導体素子と、
前記制御電極にパルス状の電圧を供給する駆動回路と、
前記制御電極と前記駆動回路との間に接続されるインダクタと、
前記制御電極と前記駆動回路との間に前記インダクタと直列に接続される抵抗とを備える半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記インダクタおよび前記抵抗の直列体と並列に接続されるダイオードを備える請求項１記載の半導体装置。
【請求項３】
前記駆動回路は、前記制御電極に供給される電圧を第１レベルとすることにより前記半導体素子をオン状態とし、前記制御電極に供給される電圧を第２レベルとすることにより前記半導体素子をオフ状態とし、前記第１レベルから前記第２レベルへの遷移時間と、前記第２レベルから前記第１レベルへの遷移時間とを異ならせる請求項２記載の半導体装置。
【請求項４】
前記インダクタは、過飽和リアクトルである請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、制御電極に供給される電圧に基づいてオン状態およびオフ状態を切り替える半導体素子を備えた半導体装置に関する。
【背景技術】
【０００２】
電源等の制御を行なうために、オン状態およびオフ状態を高速に切り替えることが可能な半導体スイッチが使用されている。特に、高速スイッチング動作が求められる場合、スイッチング素子として電界効果トランジスタ（ＦＥＴ）が使用される。
【０００３】
ＦＥＴの一種であるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を駆動する駆動回路として、たとえば、特許文献１の図５には、以下のような駆動回路が開示されている。すなわち、駆動回路は、オンゲート電源と、オフゲート電源と、ターンオン用スイッチと、ターンオフ用スイッチとを備える。ターンオン用スイッチとターンオフ用スイッチとの接続点がゲート抵抗を介してスイッチング素子であるＭＯＳゲート型半導体素子のゲートに接続される。オンゲート電源とオフゲート電源との接続点がＭＯＳゲート型半導体素子のエミッタに接続され、ＭＯＳゲート型半導体素子のゲートとエミッタとの間にコンデンサが接続される。ターンオン用スイッチと、ターンオフ用スイッチとによって矩形波を生成することにより、スイッチング素子の制御信号を生成する。
【０００４】
この駆動回路によって駆動されるＭＯＳゲート型半導体素子のゲート電圧の立ち上がり時間は、ゲート抵抗とＭＯＳゲート型半導体素子の入力容量とで決まる時定数になる。
【０００５】
ところで、スイッチング素子のスイッチング時に発生する損失（以下、スイッチング損失とも称する。）は、スイッチング時にスイッチング素子のゲート電極に供給される電圧（以下、ゲート電圧とも称する。）と、スイッチング時にスイッチング素子を通して流れる電流との積を時間積分することによって求められる。
【０００６】
このため、スイッチング素子のスイッチング時間が短いほどスイッチング時の損失が低減することになる。このスイッチング時間を決定する大きな要因は、ゲート電圧がスイッチング素子の閾値電圧以上となってから、スイッチング素子の入力容量および帰還容量の充電が完了するまでの時間である。ここで、入力容量および帰還容量は、駆動回路からゲート電極に流れ込む電流（以下、ゲート電流とも称する。）によって充放電される。したがって、入力容量および帰還容量の充電時間を短くするためには、ゲート電流値を増やせばよい。
【０００７】
たとえば、特許文献２〜特許文献５には、パルス状の電圧を供給する駆動回路とスイッチング素子との間にインダクタを配置してＬＣ共振回路を形成する構成が開示されている。
【特許文献１】特開２００２−３０００１６号公報
【特許文献２】特開平３−６０３６０号公報
【特許文献３】特開２００２−２２３１５７号公報
【特許文献４】特開平５−２５２０１４号公報
【特許文献５】特許第２９９８７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、特許文献１記載の駆動回路では、ゲート抵抗の抵抗値を小さくすることにより、駆動回路からゲート電極へ十分な電流を流す構成が考えられる。これにより、スイッチング素子の入力容量および帰還容量の充電時間を短縮することでスイッチングの高速化を図ることができる。しかしながら、ゲート電流値を増やす場合には、スイッチング素子をオン状態とするための電圧値へゲート電圧が立ち上がる瞬間に流れる電流に耐えられる容量を駆動回路に持たせる必要がある。すなわち、駆動回路の出力電流値を上げる、およびゲート抵抗の抵抗値を下げる等によりスイッチングの高速化を図ることは可能であるが、駆動回路の容量が大きくなることは避けられない。また、駆動回路の容量増大を抑制しようとすると、駆動回路からゲート電極へ限られた電流しか流すことができない。
【０００９】
また、ゲート抵抗を介して駆動回路とゲート電極とが接続されているため、駆動回路からゲート電極へ流れる電流は、ゲート電圧の立ち上がり時に大電流が流れ、時間とともに減衰する。スイッチング素子の入力容量および帰還容量が充電される期間は、ゲート電圧が立ち上がってからある程度時間が経過した状態であるため、この充電期間におけるゲート電流値は、ゲート電圧が立ち上がる瞬間のピーク電流値よりかなり小さい値となる。すなわち、大電流が必要とされる入力容量および帰還容量の充電期間では、駆動回路からゲート電極へ流れる電流値が小さい状態となるため、充電期間が長くなってしまうことから、スイッチング損失が増大してしまう。
【００１０】
また、特許文献２〜特許文献５のように、駆動回路とゲート電極との間に単にインダクタを挿入する構成では、駆動回路と、インダクタと、スイッチング素子の入力容量との間で共振が発生する。そして、この共振によりゲート電圧が振動するため、スイッチング特性が不安定になってしまう。
【００１１】
それゆえに、本発明の目的は、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、制御電極を有し、制御電極に供給される電圧に基づいてオン状態およびオフ状態を切り替える半導体素子と、制御電極にパルス状の電圧を供給する駆動回路と、制御電極と駆動回路との間に接続されるインダクタと、制御電極と駆動回路との間にインダクタと直列に接続される抵抗とを備える。
【発明の効果】
【００１３】
本発明によれば、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００１６】
図１を参照して、半導体装置１０１は、直流電源１と、平滑用コンデンサ２と、駆動回路４，５と、ゲート抵抗６，７と、インダクタ８，９と、ダイオード１０，１１と、ＭＯＳＦＥＴ（半導体素子）１２，１３と、フリーホイールダイオード１４，１５とを備える。
【００１７】
ここで、ＭＯＳＦＥＴ１２，１３のゲート電極−ソース電極間には入力容量Ｃｇｓが存在している。また、ＭＯＳＦＥＴ１２，１３のゲート電極−ドレイン電極間には帰還容量Ｃｄｇが存在している。
【００１８】
負荷３は、たとえばインダクタである。駆動回路４，５は、ＭＯＳＦＥＴ１２，１３を駆動する。より詳細には、駆動回路４，５は、ＭＯＳＦＥＴ１２，１３のゲート電極（制御電極）にそれぞれパルス状の電圧を供給する。
【００１９】
ＭＯＳＦＥＴ１２，１３は、スイッチング素子として用いられる。ＭＯＳＦＥＴ１２，１３は、ゲート電極に印加される電圧に基づいてオン状態およびオフ状態を切り替える。
【００２０】
インダクタ８，９は、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間にそれぞれ接続される。
【００２１】
ゲート抵抗６，７は、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間にインダクタ８，９とそれぞれ直列に接続される。
【００２２】
ダイオード１０，１１は、インダクタ８およびゲート抵抗６の直列体ならびにインダクタ９およびゲート抵抗７の直列体とそれぞれ並列に接続される。ダイオード１０，１１は、たとえばショットキーバリアダイオード（ＳＢＤ）である。
【００２３】
フリーホイールダイオード１４，１５は、ＭＯＳＦＥＴ１２，１３とそれぞれ並列に接続される。
【００２４】
より詳細には、ゲート抵抗６の第１端子と、駆動回路４の正端子と、ダイオード１０のカソードとが接続される。ゲート抵抗６の第２端子と、インダクタ８の第１端子とが接続される。ダイオード１０のアノードと、インダクタ８の第２端子と、ＭＯＳＦＥＴ１２のゲート電極とが接続される。直流電源１の正端子と、平滑用コンデンサ２の第１端子と、ＭＯＳＦＥＴ１２のドレイン電極と、フリーホイールダイオード１４のカソードと、負荷３の第１端子とが接続される。駆動回路４の負端子と、ＭＯＳＦＥＴ１２のソース電極と、フリーホイールダイオード１４のアノードと、負荷３の第２端子と、ＭＯＳＦＥＴ１３のドレイン電極と、フリーホイールダイオード１５のカソードとが接続される。
【００２５】
また、ゲート抵抗７の第１端子と、駆動回路５の正端子と、ダイオード１１のカソードとが接続される。ゲート抵抗７の第２端子と、インダクタ９の第１端子とが接続される。ダイオード１１のアノードと、インダクタ９の第２端子と、ＭＯＳＦＥＴ１３のゲート電極とが接続される。直流電源１の負端子と、平滑用コンデンサ２の第２端子と、駆動回路５の負端子と、ＭＯＳＦＥＴ１３のソース電極と、フリーホイールダイオード１５のアノードとが接地電圧の供給される接地電圧ノードＶＳＳに接続される。
【００２６】
また、ＭＯＳＦＥＴ１２，１３の閾値電圧はたとえば０Ｖである。なお、ＭＯＳＦＥＴ１２，１３の閾値電圧は０Ｖ以外の電圧値であっても本発明の目的を達成することが可能である。
【００２７】
駆動回路４，５と、ゲート抵抗６，７と、インダクタ８，９と、ダイオード１０，１１と、ＭＯＳＦＥＴ（半導体素子）１２，１３と、フリーホイールダイオード１４，１５とで構成される回路は、一般的なインバータ等で用いられている構成に近い。すなわち、後述する図７に示すインバータ２０１のように、この回路を３個並列に配置し、駆動回路４，５から出力されるパルス電圧の位相を３個の回路で異なるように制御する。これにより、３個の回路でそれぞれＵ相、Ｖ相およびＷ相の出力を制御する三相交流を実現することが可能となる。
【００２８】
また、直流電源１は、たとえば６００Ｖの電圧を発生し、たとえば１００ｕＦの平滑用コンデンサ２を充電する。
【００２９】
負荷３はたとえば誘導性負荷であり、０．５ｍＨのインダクタンスを有する。
駆動回路４，５は、たとえば負バイアスが−１１Ｖ、パルス波高値が３０Ｖ、パルス幅が９ｕｓ、かつパルス間隔が３０ｕｓであるパルス電圧を発生する。ただし、たとえば駆動回路５がＭＯＳＦＥＴ１２をオン状態とするための電圧を出力しているときは、駆動回路４は負バイアス電圧すなわちＭＯＳＦＥＴ１３をオフ状態とするための電圧を出力する。すなわち、駆動回路４，５は、ＭＯＳＦＥＴ１２，１３のゲート電極に１９Ｖを印加することによりＭＯＳＦＥＴ１２，１３をそれぞれオン状態とし、かつＭＯＳＦＥＴ１２，１３のゲート電極に−１１Ｖを印加することによりＭＯＳＦＥＴ１２，１３をそれぞれオフ状態とする。
【００３０】
駆動回路４，５が発生するパルス電圧の立ち上がり時間は１０ｎｓであり、この立ち上がり時間内に一定の割合ですなわち直線的にパルス電圧が立ち上がっていく。駆動回路４，５が発生するパルス電圧の立ち下がり時間は２００ｎｓであり、この立ち下がり時間内に一定の割合ですなわち直線的にパルス電圧は下がっていく。なお、この立ち上がり時間および立ち下がり時間は、たとえば駆動回路４，５が含むパルス電圧発生回路とＭＯＳＦＥＴ１２，１３のゲート電極との間に接続される駆動回路４，５内の抵抗等の定数を調整することにより、それぞれ設定可能である。また、駆動回路４，５の構成部品に基づいて許容されている最大出力電流値はたとえば５００ｍＡである。
【００３１】
ゲート抵抗６，７の抵抗値はたとえば１６Ωであり、インダクタ８，９のインダクタンスはたとえば４ｕＨである。
【００３２】
以上の数値は、本発明の第１の実施の形態に係る半導体装置で用いているＭＯＳＦＥＴ１２，１３の特性、駆動回路４，５を構成している部品の最大許容出力電流値、駆動回路４，５の出力波形の形状、負荷に供給すべき電流、寄生容量および寄生インダクタなどに依存するものである。したがって、場合に応じて、たとえばインダクタ値、ゲート抵抗値ならびにパルス電圧の立ち上がり及び立ち下がり時間などが最適化される必要がある。
【００３３】
本発明の第１の実施の形態に係る半導体装置では、半導体スイッチング素子としてＭＯＳＦＥＴを用いている。ここで、ＭＯＳＦＥＴは基板の材料によってその特性が影響を受けるが、どのような材料で構成されているＭＯＳＦＥＴでも本発明の目的とする効果を奏することが可能である。
【００３４】
また、ＭＯＳＦＥＴ以外のスイッチング素子を用いる構成であっても本発明の目的とする効果を奏することが可能である。たとえば、ＭＯＳＦＥＴの代わりに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびＩＧＦＥＴ（Isolated Gate Field Effect Transistor）などのような半導体−絶縁体−金属構造のトランジスタであれば本発明の目的とする効果を奏することができる。
【００３５】
また、ダイオード１０，１１は、整流機能を有する回路素子であれば後述する効果に影響することはない。本発明の第１の実施の形態に係る半導体装置では、ダイオード１０，１１としてショットキーバリアダイオード（ＳＢＤ）を用いる構成であるとしたが、ＰＩＮダイオードおよびＰＮダイオードでも得られる効果に変わりはない。
【００３６】
次に、本発明の第１の実施の形態に係る半導体装置におけるＭＯＳＦＥＴのスイッチング動作について説明する。以下では、ＭＯＳＦＥＴ１３をオン状態とする場合について説明を行ない、続いてオフ状態とする場合について説明を行なう。ＭＯＳＦＥＴ１２の動作に関してはＭＯＳＦＥＴ１３の動作と同様であるため、ここでは詳細な説明を繰り返さない。
【００３７】
初期状態すなわちＭＯＳＦＥＴ１２，１３がオフ状態の場合には、ＭＯＳＦＥＴ１２，１３の両端すなわちＭＯＳＦＥＴ１２のドレイン電極およびＭＯＳＦＥＴ１３のソース電極間に６００Ｖの電圧が印加されている。また、ＭＯＳＦＥＴ１２，１３のゲート電極にはそれぞれ−１１Ｖの電圧が印加されている。ＭＯＳＦＥＴ１２，１３の帰還容量Ｃｄｇにはドレイン電極およびゲート電極間に印加される電圧に対応した電荷が蓄積されている。
【００３８】
ここで、ＭＯＳＦＥＴ１２，１３がオフ状態のとき、駆動回路５がパルス電圧を出力した、すなわちＭＯＳＦＥＴ１３のゲート電圧を−１１Ｖから１９Ｖに立ち上がらせたとする。このとき、駆動回路４は負バイアス電圧を発生しているため、ＭＯＳＦＥＴ１２はオフ状態であるから、ＭＯＳＦＥＴ１３の動作説明を行なうに当たり特に考慮する必要はない。
【００３９】
駆動回路５からＭＯＳＦＥＴ１３側を見た場合の等価回路は、インダクタ９とゲート抵抗７とＭＯＳＦＥＴ１３の入力容量Ｃｇｓに相当するコンデンサ（ここでは２０００ｐＦの容量とする）との直列接続回路である。このため、電気回路理論に従ってこの直列接続回路を通して電流が流れることにより、ＭＯＳＦＥＴ１３の入力容量Ｃｇｓが充電され、この充電に従ってゲート電圧が変化していく。すなわち、駆動回路５から受けた電流によって入力容量Ｃｇｓに電荷がチャージされることにより、ＭＯＳＦＥＴ１３のゲート電極の電位が上昇する。
【００４０】
なお、フリーホイールダイオードは、逆方向の電圧が印加された状態となっているので、ここでの説明において考慮する必要はない。
【００４１】
そして、ＭＯＳＦＥＴ１３は、ゲート電圧が所定の閾値電圧ＶＴＨ以上になるとオン状態となる。
【００４２】
次に、ＭＯＳＦＥＴ１３の帰還容量Ｃｄｇに電荷が注入されることにより、初期状態において帰還容量Ｃｄｇに蓄積された電荷が打ち消される。この期間は、ミラー期間と呼ばれている。
【００４３】
ミラー期間では、ＭＯＳＦＥＴ１３のドレイン電極に印加される電圧（以下、ドレイン電圧とも称する。）は、帰還容量Ｃｄｇの電荷がなくなるに従って低下していく。
【００４４】
ミラー期間が過ぎた後、ドレイン電圧は略０電圧、すなわちＭＯＳＦＥＴ１３のドレイン電極−ソース電極間を流れる電流（以下、ドレイン電流とも称する。）とＭＯＳＦＥＴ１３のドレイン電極−ソース電極間の抵抗とにより決まる電圧値になり、ＭＯＳＦＥＴ１３のスイッチング動作は完了する。
【００４５】
ここで、特許文献１記載の駆動回路のように、駆動回路とゲート電極との間に抵抗のみを配置した構成の駆動回路において、ＭＯＳＦＥＴをオン状態に切り替えた場合の特性について説明する。
【００４６】
図２（ａ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電圧波形を示す図である。図２（ｂ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電流波形を示す図である。図２（ｃ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電圧波形を示す図である。図２（ｄ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電流波形を示す図である。
【００４７】
図２（ａ）〜（ｄ）を参照して、ＭＯＳＦＥＴは、ゲート電圧が所定の閾値電圧ＶＴＨを超えると、オン状態となる（時間Ｔ１）。
【００４８】
そして、駆動回路の出力電圧と、ゲート抵抗と、ＭＯＳＦＥＴの入力容量とで決まる電流が、駆動回路からＭＯＳＦＥＴのゲート電極へ流れることにより、ＭＯＳＦＥＴの入力容量および帰還容量が充電および放電される。
【００４９】
より詳細には、まず、ゲート電極とソース電極間の静電容量である入力容量が充電される（時間Ｔ１から時間Ｔ２までの期間）。
【００５０】
次に、ＭＯＳＦＥＴの入力容量が充電されると、ドレイン電極とゲート電極間の静電容量である帰還容量が充電される（時間Ｔ２から時間Ｔ３までの期間）。
【００５１】
帰還容量の充電によってＭＯＳＦＥＴのドレイン電圧は徐々に下がる。そして、帰還容量が充電された後、ドレイン電圧は、略０ボルトに下がり、ＭＯＳＦＥＴのスイッチング動作が完了する。
【００５２】
その後、ゲート電圧が駆動回路の出力電圧値まで徐々に増加していき（時間Ｔ３から時間Ｔ４までの期間）、ＭＯＳＦＥＴは定常状態に移行する（時間Ｔ４）。
【００５３】
ここで、図２（ａ）におけるゲート電圧が一定となる期間ＴＣ１が帰還容量の充電期間に相当する。
【００５４】
図３（ａ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電圧波形を示す図である。図３（ｂ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電流波形を示す図である。図３（ｃ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電圧波形を示す図である。図３（ｄ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電流波形を示す図である。
【００５５】
図３（ａ）〜（ｄ）を参照して、ＭＯＳＦＥＴは、ゲート電圧が所定の閾値電圧ＶＴＨを超えると、オン状態となる（時間Ｔ１）。
【００５６】
ここで、ゲート抵抗値は、従来の駆動回路と、本発明の第１の実施の形態に係る半導体装置とで、ゲート電流のピーク値が５００ｍＡで概略一致するように設定されている。
【００５７】
また、ゲート電流は、ゲート電圧が立ち上がりを開始する時間Ｔ０では小さいが、ゲート電圧が所定の閾値電圧ＶＴＨを超えることによりＭＯＳＦＥＴがオン状態となった時間Ｔ１で略最大値をとっている。
【００５８】
すなわち、本発明の第１の実施の形態に係る半導体装置では、インダクタ、ゲート抵抗およびＭＯＳＦＥＴの入力容量の直列接続回路における回路理論に従ってゲート電流が変化していく、すなわち時間Ｔ０では電流値がほとんど０である。そして、ゲート電流は時間とともに上昇し、回路定数すなわちゲート抵抗とＭＯＳＦＥＴの入力容量とで決まる時点でピーク値となる。これに対して、従来の駆動回路では、ゲート電流は、図２（ｂ）に示すように駆動回路がパルス状の電圧を発生した時間Ｔ０で最大となり、その後減衰していく。
【００５９】
また、本発明の第１の実施の形態に係る半導体装置では、ＭＯＳＦＥＴのゲート電圧は、ドレイン電流によりＭＯＳＦＥＴの入力容量が充電されるに従って大きくなっていく。
【００６０】
ここで、本発明の第１の実施の形態に係る半導体装置では、図３（ａ）に示すＭＯＳＦＥＴの帰還容量の充電期間ＴＣ２が、図２（ａ）に示す従来の駆動回路における充電期間ＴＣ１と比べて大幅に短縮されていることが分かる。
【００６１】
また、従来の駆動回路では、ＭＯＳＦＥＴの入力容量および帰還容量を充電する時間Ｔ１からＴ３までの期間におけるゲート電流値は時間Ｔ０におけるゲート電流値の１／２程度に小さくなっていることが分かる。
【００６２】
一方、本発明の第１の実施の形態に係る半導体装置では、ゲート電圧が所定の閾値電圧ＶＴＨを超える時間Ｔ１においてゲート電流値が略最大となるように設定できていることが分かる。
【００６３】
また、図２および図３に示す波形を用いて、スイッチング時におけるゲート電圧とゲート電流との積を時間積分することにより、スイッチング損失を計算した結果、本発明の第１の実施の形態に係る半導体装置のスイッチング損失は、従来の駆動回路と比べて１／２程度になっていることが分かった。したがって、本発明の第１の実施の形態に係る半導体装置では、インダクタンスを適切に設定することにより、スイッチング時間を短縮することができるため、スイッチング損失を改善できることが分かる。
【００６４】
図４は、本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとスイッチング時間との関係を示す図である。
【００６５】
図４を参照して、インダクタンスが０ｎＨから３ｕＨまでの範囲では、インダクタンスを増やすに従ってスイッチング時間が短縮されていることが分かる。したがって、本発明の第１の実施の形態に係る半導体装置では、インダクタンスは３ｕＨ以上に設定することが望ましいことが分かる。
【００６６】
図５は、本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとスイッチング損失との関係を示す図である。
【００６７】
図６は、本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとゲート抵抗６，７の抵抗値との関係を示す図である。
【００６８】
本発明の第１の実施の形態に係る半導体装置では、ゲート抵抗値はゲート電流の最大値が５００ｍＡになるように設定し、ゲート抵抗値に応じてインダクタンスを図６に示すように設定している。すなわち、ゲート抵抗値およびインダクタンスは図６に従い最適に選択されたものである。
【００６９】
図４および図５を参照して、インダクタンスが４ｕＨ程度になると、スイッチング時間およびスイッチング損失の改善度合いは一定となり、これ以上インダクタンスを大きくしても改善効果は変わらない。
【００７０】
また、インダクタンスをむやみに大きくすることは、ゲート電流が最大となる時間を本来望まれる時間より遅らせることになる。
【００７１】
また、インダクタンスを大きくするとゲート抵抗等の抵抗成分が相対的に小さくなるために、半導体装置１０１においてＬＣ共振が起こる。そうすると、ＭＯＳＦＥＴのゲート電圧が大きく振動するため、スイッチング動作に不具合が発生する。
【００７２】
前述のように、本発明の第１の実施の形態に係る半導体装置では、ゲート電圧が所定の閾値電圧ＶＴＨを超えた直後にゲート電流が略最大値をとるように回路定数すなわちインダクタのインダクタンスとゲート抵抗の抵抗値とを設定する。このような構成により、略最大のゲート電流値でＭＯＳＦＥＴの帰還容量に蓄積された電荷をキャンセルすることができるため、ミラー期間を短縮することが可能となる。
【００７３】
また、駆動回路とＭＯＳＦＥＴのゲート電極との間にインダクタおよびゲート抵抗を配置する構成により、前述のようにゲート電流が最大となる時間を適切に設定できるだけではなく、ゲート電流の最大値の調整も可能であるため、半導体装置１０１の過電流保護を行なうことができる。
【００７４】
次に、本発明の第１の実施の形態に係る半導体装置がダイオード１０，１１を備えることにより奏する効果について説明する。
【００７５】
図７は、本発明の第１の実施の形態に係る半導体装置の適用例であるインバータの一部の構成を示す図である。
【００７６】
図７を参照して、インバータ２０１は、ＭＯＳＦＥＴ１２Ｕ，１２Ｖ，１２Ｗ，１３Ｕ，１３Ｖ，１３Ｗと、フリーホイールダイオード１４Ｕ，１４Ｖ，１４Ｗ，１５Ｕ，１５Ｖ，１５Ｗとを備える。
【００７７】
スイッチング素子１２Ｕのドレイン電極、スイッチング素子１２Ｖのドレイン電極およびスイッチング素子１２Ｗのドレイン電極の接続ノードＮＵの電位をＶ０とし、スイッチング素子１３Ｕのソース電極、スイッチング素子１３Ｖのソース電極、スイッチング素子１３Ｗのソース電極の接続ノードＮＤの電位を−Ｖ０とする。
【００７８】
ここでは、スイッチング素子１３Ｕがオン状態になった場合について説明する。この場合、スイッチング素子１３Ｕがオン状態であるためスイッチング素子１２Ｕおよびスイッチング素子１３Ｕの接続ノードにおける電位Ｖｕは−Ｖ０となり、スイッチング素子１２Ｕの両端電圧すなわちドレイン電極およびソース電極間の電圧は２×Ｖ０となる。
【００７９】
そうすると、スイッチング素子１２Ｕの両端電圧が急激に変動することから、入力容量Ｃｇｓおよび帰還容量Ｃｄｇによってドレイン電極およびソース電極間の電圧が分圧された電圧がスイッチング素子１２Ｕのゲート電極に印加される。この場合のゲート電極に印加される誘起電圧ΔＶは、入力容量Ｃｇｓの容量値をＣｇｓとし、帰還容量Ｃｄｇの容量値をＣｄｇとすると、以下の式で表わされる。
【００８０】
ΔＶ＝（Ｃｄｇ／（Ｃｇｓ＋Ｃｄｇ））×２×Ｖ０
誘起電圧ΔＶの影響により、スイッチング素子１２Ｕのゲート電極に印加される電圧がスイッチング素子１２Ｕの閾値電圧以上になると、スイッチング素子１２Ｕがオン状態となるため、接続ノードＮＵおよび接続ノードＮＤ間の短絡が発生する。そうすると、過大な電流がスイッチング素子１２Ｕおよび１３Ｕを通して流れることから、スイッチング素子１２Ｕおよび１３Ｕが破壊されてしまう場合がある。
【００８１】
図８（ａ）は、本発明の第１の実施の形態に係る半導体装置がダイオード１０，１１を備えない構成であると仮定した場合のスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。図８（ｂ）は、本発明の第１の実施の形態に係る半導体装置におけるスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。
【００８２】
図８（ａ）を参照して、特許文献１〜特許文献５記載の駆動回路のように、半導体装置１０１がダイオード１０，１１を備えない構成である場合には、スイッチング素子のゲート電極に印加される誘起電圧ΔＶは略１０ボルトに達する。
【００８３】
一方、図８（ｂ）を参照して、半導体装置１０１では、ダイオード１０，１１を備える構成により、スイッチング素子のゲート電極に印加される誘起電圧ΔＶは２Ｖ未満である。すなわち、誘起電圧ΔＶをほとんど無視できるレベルに低下させることができる。
【００８４】
誘起電圧の次に問題となるのが、オフ状態のスイッチング素子におけるゲート電流である。
【００８５】
駆動回路４，５がＭＯＳＦＥＴ１２，１３をそれぞれオフ状態とするための電圧を出力することにより、ＭＯＳＦＥＴ１２，１３がオン状態からオフ状態になると、過渡的に大きな電流がＭＯＳＦＥＴ１２，１３からダイオード１０，１１へ流れ込む。これにより、駆動回路４，５およびダイオード１０，１１のダメージが発生する。
【００８６】
そこで、本発明の第１の実施の形態に係る半導体装置では、駆動回路４，５は、ゲート電極に供給される電圧を、ＭＯＳＦＥＴ１２，１３をオン状態とするための電圧レベルからオフ状態とするための電圧レベルに遷移させる時間をたとえば２００ｎｓと長くする。すなわち、ゲート電圧の立ち下がり遷移時間をゲート電圧の立ち上がり遷移時間と比べて長く設定する。
【００８７】
このような構成により、ＭＯＳＦＥＴ１２，１３がオン状態からオフ状態に遷移した瞬間にＭＯＳＦＥＴ１２，１３のゲート電極から過電流が流れることを防ぐことができる。
【００８８】
以上より、本発明の第１の実施の形態に係る半導体装置では、ダイオード１０，１１を備える構成により、特許文献１〜特許文献５記載の駆動回路とは異なり、インバータに適用した際の短絡を防ぐことができ、かつスイッチング素子がオン状態からオフ状態に遷移した瞬間に過渡的に過電流が流れることを防ぐことができる。
【００８９】
ところで、特許文献１記載の駆動回路では、ゲート電流値を増やすことにより、スイッチング素子の入力容量および帰還容量の充電時間を短縮することでスイッチングの高速化を図ろうとすると、スイッチング素子をオン状態とするための電圧値へゲート電圧が立ち上がる瞬間に流れる電流に耐えられる容量を駆動回路に持たせる必要があるため、駆動回路の容量が大きくなってしまう。
【００９０】
また、駆動回路からゲート電極へ流れる電流は、ゲート電圧の立ち上がり時に大電流が流れ、時間とともに減衰する。すなわち、大電流が必要とされる入力容量および帰還容量の充電期間では、駆動回路からゲート電極へ流れる電流値が小さい状態となるため、充電期間が長くなってしまうことから、スイッチング損失が増大してしまう。
【００９１】
また、特許文献２〜特許文献５のように、駆動回路とゲート電極との間に単にインダクタを挿入する構成では、駆動回路と、インダクタと、スイッチング素子の入力容量との間で共振が発生する。そして、この共振によりゲート電圧が振動するため、スイッチング特性が不安定になってしまう。
【００９２】
しかしながら、本発明の第１の実施の形態に係る半導体装置では、インダクタ８，９が、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間にそれぞれ接続される。また、ゲート抵抗６，７が、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間にインダクタ８，９とそれぞれ直列に接続される。
【００９３】
このような構成により、ＭＯＳＦＥＴ１２，１３の入力容量Ｃｇｓおよび帰還容量Ｃｄｓの充電期間においてＭＯＳＦＥＴ１２，１３のゲート電極に印加される電圧を略最大とすることができるため、ゲート抵抗の抵抗値を小さくすることなく、すなわち駆動回路の出力電流値を増大するために駆動回路の容量を増大することなく、入力容量Ｃｇｓおよび帰還容量Ｃｄｓの充電期間を短縮することができる。また、ゲート抵抗によってインダクタおよびＭＯＳＦＥＴの入力容量による共振を減衰させることができる。
【００９４】
したがって、本発明の第１の実施の形態に係る半導体装置では、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることができる。
【００９５】
また、本発明の第１の実施の形態に係る半導体装置を、直列接続かつ並列接続された複数個の半導体スイッチング素子が１個のスイッチング回路を構成している半導体モジュールに適用することにより、以下に述べる従来にない効果を実現することが可能となる。
【００９６】
パワーエレクトロニクスの分野では、取り扱うエネルギー値が年々高くなっており、１個の半導体スイッチング素子ではこのエネルギーをまかないきれないため、半導体スイッチング素子を並列接続して駆動する構成が必要となってきている。
【００９７】
並列接続された半導体スイッチング素子の駆動では、たとえば入力容量、帰還容量および閾値電圧等の各素子の特性バラツキによりスイッチング時の電流が各素子に均等に配分されない問題がある。この結果、ある半導体スイッチング素子のみに局所的に電流が流れるため、負荷配分がアンバランスとなることから、素子破壊が起こりやすくなる。
【００９８】
しかしながら、本発明の第１の実施の形態に係る半導体装置を並列接続する場合には、ある半導体素子に局所的に電流が流れたとしても、半導体素子のスイッチング速度の高速化によりミラー期間を顕著に短縮できるため、素子破壊を防ぐことができる。
【００９９】
したがって、本発明の第１の実施の形態に係る半導体装置では、複数個の半導体スイッチング素子を直列接続および並列接続した構成における半導体スイッチング素子の駆動をより簡便に行なうことができる。
【０１００】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１０１】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてインダクタを変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【０１０２】
図９は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図９を参照して、半導体装置１０２は、本発明の第１の実施の形態に係る半導体装置１０１と比べて、インダクタ８，９の代わりに過飽和リアクトル２８，２９を備える。
【０１０３】
過飽和リアクトル２８，２９は、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間にそれぞれ接続される。
【０１０４】
ゲート抵抗６，７は、ＭＯＳＦＥＴ１２，１３のゲート電極と駆動回路４，５との間に過飽和リアクトル２８，２９とそれぞれ直列に接続される。
【０１０５】
ダイオード１０，１１は、過飽和リアクトル２８およびゲート抵抗６の直列体ならびに過飽和リアクトル２９およびゲート抵抗７の直列体とそれぞれ並列に接続される。ダイオード１０，１１は、たとえばショットキーバリアダイオード（ＳＢＤ）である。
【０１０６】
より詳細には、ゲート抵抗６の第１端子と、駆動回路４の正端子と、ダイオード１０のカソードとが接続される。ゲート抵抗６の第２端子と、過飽和リアクトル２８の第１端子とが接続される。ダイオード１０のアノードと、過飽和リアクトル２８の第２端子と、ＭＯＳＦＥＴ１２のゲート電極とが接続される。直流電源１の正端子と、平滑用コンデンサ２の第１端子と、ＭＯＳＦＥＴ１２のドレイン電極と、フリーホイールダイオード１４のカソードと、負荷３の第１端子とが接続される。駆動回路４の負端子と、ＭＯＳＦＥＴ１２のソース電極と、フリーホイールダイオード１４のアノードと、負荷３の第２端子と、ＭＯＳＦＥＴ１３のドレイン電極と、フリーホイールダイオード１５のカソードとが接続される。
【０１０７】
また、ゲート抵抗７の第１端子と、駆動回路５の正端子と、ダイオード１１のカソードとが接続される。ゲート抵抗７の第２端子と、過飽和リアクトル２９の第１端子とが接続される。ダイオード１１のアノードと、過飽和リアクトル２９の第２端子と、ＭＯＳＦＥＴ１３のゲート電極とが接続される。直流電源１の負端子と、平滑用コンデンサ２の第２端子と、駆動回路５の負端子と、ＭＯＳＦＥＴ１３のソース電極と、フリーホイールダイオード１５のアノードとが接地電圧の供給される接地電圧ノードＶＳＳに接続される。
【０１０８】
図１０は、本発明の第２の実施の形態に係る半導体装置において駆動回路からＭＯＳＦＥＴのゲート電極へ流れ込む電流波形を示す図である。図１０において、Ａは、特許文献１記載の駆動回路のように、駆動回路とゲート電極との間に抵抗のみを配置した構成の駆動回路におけるゲート電流波形である。Ｂは、本発明の第１の実施の形態に係る半導体装置におけるゲート電流波形である。Ｃは、本発明の第２の実施の形態に係る半導体装置におけるゲート電流波形である。
【０１０９】
過飽和リアクトル２８，２９は、過飽和リアクトル２８，２９を通して流れる電流にインダクタンスが依存する特性を持つ。すなわち、過飽和リアクトル２８，２９を通して流れる電流大きくなるに従ってインダクタンスが小さくなっていく。
【０１１０】
すなわち、駆動回路４，５からＭＯＳＦＥＴ１２，１３のゲート電極へ流れる電流が小さいゲート電圧の立ち上がり時には、過飽和リアクトル２８，２９のインダクタンスが大きくなる。そして、駆動回路４，５からＭＯＳＦＥＴ１２，１３のゲート電極へ流れる電流がある程度大きくなると過飽和リアクトル２８，２９のインダクタンスが小さくなる。
【０１１１】
すなわち、ＭＯＳＦＥＴ１２，１３のゲート電流が大きくなると過飽和リアクトル２８，２９のインダクタンスが小さくなるため、ＭＯＳＦＥＴ１２，１３のゲート電流がさらに大きくなる。このため、本発明の第１の実施の形態に係る半導体装置と比べてゲート電流をより高速に所定電流値まで立ち上げることができる。
【０１１２】
また、ゲート電流値が最大値をとるタイミング周辺で過飽和リアクトル２８，２９のインダクタンスを小さくすることにより、本発明の第１の実施の形態に係る半導体装置と比べてゲート電流の最大値をさらに大きくすることができる。
【０１１３】
したがって、本発明の第２の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置と比べてミラー期間を短くすることができるため、スイッチング時間の短縮およびスイッチング損失の低減をさらに図ることができる。
【０１１４】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る半導体装置では、スイッチング損失の低減を図り、かつスイッチングの安定化および高速化を図ることができる。
【０１１５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】（ａ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電圧波形を示す図である。（ｂ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電流波形を示す図である。（ｃ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電圧波形を示す図である。（ｄ）は、従来の駆動回路においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電流波形を示す図である。
【図３】（ａ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電圧波形を示す図である。（ｂ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのゲート電流波形を示す図である。（ｃ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電圧波形を示す図である。（ｄ）は、本発明の第１の実施の形態に係る半導体装置においてＭＯＳＦＥＴをオン状態に切り替えたときのドレイン電流波形を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとスイッチング時間との関係を示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとスイッチング損失との関係を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置におけるインダクタ８，９のインダクタンスとゲート抵抗６，７の抵抗値との関係を示す図である。
【図７】本発明の第１の実施の形態に係る半導体装置の適用例であるインバータの一部の構成を示す図である。
【図８】（ａ）は、本発明の第１の実施の形態に係る半導体装置がダイオード１０，１１を備えない構成であると仮定した場合のスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。（ｂ）は、本発明の第１の実施の形態に係る半導体装置におけるスイッチング素子のゲート電極に印加される誘起電圧波形を示す図である。
【図９】本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置において駆動回路からＭＯＳＦＥＴのゲート電極へ流れ込む電流波形を示す図である。
【符号の説明】
【０１１７】
１  直流電源、２  平滑用コンデンサ、４，５  駆動回路、６，７  ゲート抵抗、８，９  インダクタ、１０，１１  ダイオード、１２，１３，１２Ｕ，１２Ｖ，１２Ｗ，１３Ｕ，１３Ｖ，１３Ｗ  ＭＯＳＦＥＴ（半導体素子）、１４，１５，１４Ｕ，１４Ｖ，１４Ｗ，１５Ｕ，１５Ｖ，１５Ｗ  フリーホイールダイオード、２８，２９  過飽和リアクトル、１０１，１０２  半導体装置、２０１  インバータ。
【図１】
2009055521.tif 000003
【図２】
2009055521.tif 000004
【図３】
2009055521.tif 000005
【図４】
2009055521.tif 000006
【図５】
2009055521.tif 000007
【図６】
2009055521.tif 000008
【図７】
2009055521.tif 000009
【図８】
2009055521.tif 000010
【図９】
2009055521.tif 000011
【図１０】
2009055521.tif 000012