(57)【要約】【課題】寄生回路の特性インピーダンスを未知のまま真性素子の特性を抽出できる真性素子特性抽出方法を提供すること。【解決手段】ステップ１０１において、ベクトルネットワークアナライザVNAを用いて外部ポートから見た２ポートの機能回路DUTのSパラメータS(DUT)を測定する。次に、ステップ１０２において、電磁界シミュレータを用いて外部ポート及び内部ポートから見た４ポートの寄生回路PCのSパラメータSを演算する。次に、ステップ１０３において、ステップ１０２において演算されたSパラメータSをSパラメータ／ZパラメータのハイブリッドパラメータAに変換する。最後に、ステップ１０４において、機能回路DUTのSパラメータS及びハイブリッドパラメータAを用いて真性素子FETのZパラメータZ(DEV)を演算する。【選択図】        図１
2009210381.tif 000002
【特許請求の範囲】
【請求項１】
外部ポート（P1,P2）を有する寄生回路（PC）と該寄生回路内に埋め込められ該寄生回路の内部ポート（P3,P4）に接続された真性素子とを具備する機能回路（DUT）から前記真性素子の特性を抽出するための真性素子特性抽出方法であって、
ベクトルネットワークアナライザを用いて前記外部ポートから見た前記機能回路のSパラメータ（S(DUT)）を測定するステップと、
電磁界シミュレータを用いて前記外部ポート及び前記内部ポートから見た前記寄生回路のSパラメータ（S）を演算するステップと、
前記寄生回路のSパラメータのうち前記内部ポートの部分に関してのみ電流、電圧で表現することにより前記寄生回路のSパラメータをSパラメータとZパラメータ、Yパラメータ及びZ、Yパラメータのハイブリッドパラメータの１つとのハイブリッドパラメータ（A）に変換するステップと、
前記機能回路のSパラメータ及び前記ハイブリッドパラメータを用いて前記真性素子のZパラメータ（Z(DEV)）を演算するステップと
を具備する真性素子特性抽出方法。
【請求項２】
前記外部ポートの数がN（=1,2,3,…）であり、前記内部ポートの数がN以下である請求項１に記載の真性素子特性抽出方法。
【請求項３】
第１、第２の外部ポート（P1,P2）を有する寄生回路（PC）と該寄生回路内に埋め込められ該寄生回路の第１、第２の内部ポート（P3,P4）に接続された真性素子とを具備する機能回路（DUT）から前記真性素子の特性を抽出するための真性素子特性抽出方法であって、
ベクトルネットワークアナライザを用いて前記第１、第２の外部ポートから見た前記機能回路のSパラメータS(DUT)を、
【数１】
2009210381.tif 000012
但し、a1,b1は前記第１の外部ポートでの前記寄生回路への進行波、前記寄生回路からの反射波を表し、a2,b2は前記第２の外部ポートでの前記寄生回路への進行波、前記寄生回路からの反射波、により測定するステップと、
電磁界シミュレータを用いて前記外部ポート及び前記内部ポートから見た前記寄生回路のSパラメータSを、
【数２】
2009210381.tif 000013
但し、a3,b3は前記第１の内部ポートでの前記寄生回路への進行波、前記寄生回路からの反射波を表し、a4,b4は前記第２の内部ポートでの前記寄生回路への進行波、前記寄生回路からの反射波、により演算するステップと、
前記寄生回路のSパラメータのうち前記第１、第２の内部ポートの部分に関してのみ電流、電圧で表現することにより前記寄生回路のSパラメータを次に示すSパラメータ及びZパラメータのハイブリッドパラメータA
【数３】
2009210381.tif 000014
但し、
【数４】
2009210381.tif 000015
と小行列を表現すると、A{ij}はS{ij}を用いて
【数５】
2009210381.tif 000016
Iは2 x 2の単位行列、Ziは前記第１、第２の内部ポートの内部インピーダンス、diag（a,b）は対角成分を左上から右下に向かってa,bとする対角行列、に変換するステップと、
前記機能回路のSパラメータ及び前記ハイブリッドパラメータを用いて前記真性素子のZパラメータZ(DEV)を、
【数６】
2009210381.tif 000017
により演算するステップと
を具備する真性素子の特性抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部ポート及び内部ポートを有する寄生回路と寄生回路内に埋め込まれ寄生回路の内部ポートに接続された真性素子とを備えた機能回路から真性素子の特性を抽出する真性素子特性抽出方法に関する。
【背景技術】
【０００２】
一般に、半導体装置においては、機能回路たとえばTEG（Test Element Group）回路を設けてある。この機能回路は、真性素子たとえばFET（Field Effect Transistor）及びFETを接続するマイクロストリップ線路（MSL）あるいはコープレーナー線路（CPW）よりなり、この場合、マイクロストリップ線路あるいはコープレーナー線路は寄生回路を構成する。半導体装置が高周波のマイクロ波モノリシック集積回路（MMIC）の場合、MMICを高精度に設計するためには、FETの特性を正確に把握する必要がある。
【０００３】
図８は機能回路の一例を示す図であって、（A）は平面図、（B）は（A）のB-B線断面図である。図８の機能回路DUTにおいては、２つの同一の特性を持つFET1,FET2が対称に設けられている。ここで、G1,G2はFET1,FET2のゲート、S1,S2はFET1,FET2のソース、DはFET1,FET2の共通ドレインであり、これらはコープレーナー線路で構成されており、従って、FET1,FET2に対する寄生回路PCを構成する。また、P1,P2は機能回路DUTつまり寄生回路PCの外部ポートであり、P3,P4は寄生回路PCの内部ポートである。
【０００４】
図９は図８の機能回路DUTを機能的に表した平面図であり、簡略化するために、図８におけるFET1,FET2を１つのFETに、２つの内部ポートP3を１つの内部ポートP3にしたものである。
【０００５】
図９のFETの特性たとえばZパラメータZ2×2(DUT) を抽出する第１の従来の真性素子特性抽出方法は、図８の機能回路DUTの等価回路を図１０のごとく仮定する。そして、図１１の（A）に示す開放状態の機能回路DUT及び図１１の（B）に示す短絡状態の機能回路DUTを用いて図１０の等価回路におけるアドミッタンスYp1,Yp2,Yp3及びインピーダンスZs1,Zs2,Zs3を演算することによって行われている（参照：非特許文献１）。
【０００６】
しかしながら、上述の第１の従来の真性素子特性抽出方法においては次のような問題がある。
(1)寄生回路PCの特性を図１０の等価回路で仮定しているが、この仮定は厳密には成立しない。
(2) 図１１の（A），（B）の機能回路DUTのパターンは集中定数の意味で開放状態、短絡状態であると仮定しているが、この仮定は高周波では厳密には成立しない。
従って、抽出されたFETのZパラメータは大きな誤差を有することになり、精度を上げるためには複数回試作しなければならず、この結果、半導体装置の製造コストが上昇することになる。
【０００７】
第２の従来の真性素子特性抽出方法は、ベクトルネットワークアナライザを用いて外部ポートから見た機能回路DUTのSパラメータを測定し、電磁界シミュレータを用いて外部ポート及び内部ポートから見た寄生回路のSパラメータを演算し、機能回路DUTのSパラメータ及び寄生回路のSパラメータを用いて真性素子のZパラメータを演算する（参照：非特許文献２）。
【０００８】
第２の従来の真性素子特性抽出方法によれば、寄生回路の等価回路の仮定が不要であり、その分、寄生回路PCのZパラメータの誤差は少なくなる。
【非特許文献１】M.C.A.M. Koolen, J.A.M. Geelen, M.P.J.G. Versleijen, “An improved de-embedding technique for on-wafer high-frequency characterization,” Proceedings of the 1991 Bipolar Circuits and Technology Meeting, pp.188-191, 9-10 Sept. 1991
【非特許文献２】S. Bousnina, C. Falt, P. Mandeville, A.B. Kouki, F.M. Ghannouchi, “An accurate on-wafer deembedding technique with application to HBT devices characterization,” IEEE Trans. MTT, Vol.50, No.2, pp.420-424, Feb. 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の第２の従来の真性素子特性抽出方法においては、寄生回路の特性インピーダンスを求める必要があり、この結果、やはり、ユーザの入力パラメータが増大すると共に、そのパラメータの誤差に基づいて抽出された真性回路のZパラメータの精度が低下し、従って、精度を上げるためには、複数回試作しなければならず、この結果、半導体装置の製造コストが上昇する課題がある。
【課題を解決するための手段】
【００１０】
上述の課題を解決するために、外部ポートを有する寄生回路と寄生回路内に埋め込められ寄生回路の内部ポートに接続された真性素子とを具備する機能回路から真性素子の特性を抽出するための真性素子特性抽出方法において、Sパラメータ測定ステップはベクトルネットワークアナライザを用いて外部ポートから見た機能回路のSパラメータを測定し、Sパラメータ演算ステップは電磁界シミュレータを用いて外部ポート及び内部ポートから見た寄生回路のSパラメータを演算し、ハイブリッドパラメータ変換ステップは、寄生回路のSパラメータのうち内部ポートの部分に関してのみ電流、電圧で表現することにより寄生回路のSパラメータをSパラメータとZパラメータ、Yパラメータ及びZ、Yパラメータのハイブリッドパラメータの１つとのハイブリッドパラメータに変換し、Zパラメータ演算ステップは機能回路のSパラメータ及びハイブリッドパラメータを用いて真性素子のZパラメータ（Z(DEV)）を演算する。これにより、寄生回路の特性インピーダンスは未知のまま取扱える。
【発明の効果】
【００１１】
寄生回路の特性インピーダンスが未知のまま取扱えるので、入力パラメータが減少し、抽出された真性素子のZパラメータの精度を向上できる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明に係る真性素子特性抽出方法の実施の形態を示すフローチャートであって、図８の機能回路DUTから真性素子FETの特性つまりZパラメータを抽出するものである。
【００１３】
始めに、ステップ１０１において、ベクトルネットワークアナライザVNAを用いて外部ポートP1,P2から見た２ポートの機能回路DUTのSパラメータS(DUT)を演算する。すなわち、図２に示すように、ベクトルネットワークアナライザVNAを機能回路DUTの外部ポートP1,P2に接続し、２ポートの機能回路DUTのSパラメータS(DUT)を測定する。この場合、
【数１】
2009210381.tif 000003
であり、a1,b1は外部ポートP1での寄生回路PCへの進行波、寄生回路PCからの反射波を表し、a2,b2は外部ポートP2での寄生回路PCへの進行波、寄生回路PCからの反射波を表す。
【００１４】
次に、ステップ１０２において、電磁界シミュレータを用いて外部ポートP1,P2及び内部ポートP3,P4から見た寄生回路PCのSパラメータSを演算する。つまり、図３に示すように、２ポートの機能回路DUTから真性素子FETを取除いた４ポートの寄生回路PCのSパラメータを演算する。この場合、
【数２】
2009210381.tif 000004
であり、a3,b3は内部ポートP3での寄生回路PCへの進行波、寄生回路PCからの反射波を表し、a4,b4は内部ポートP4での寄生回路PCへの進行波、寄生回路PCからの反射波を表す。
【００１５】
次に、ステップ１０３において、ステップ１０２において演算されたSパラメータSをSパラメータ／ZパラメータのハイブリッドパラメータAに変換する。この場合、外部ポートP1,P2はSパラメータ（特性インピーダンスは必要ない）、内部ポートP3,P4はZパラメータで表現する。
【数３】
2009210381.tif 000005
と表現したいので、
【数４】
2009210381.tif 000006
と小行列を表現すると、A{ij}はS{ij}を用いて
【数５】
2009210381.tif 000007
で与えられる。ここで、Iは2 x 2の単位行列、Ziは内部ポートi（i=3,4）の内部インピーダンス、diag（a,b）は対角成分を左上から右下に向かってa,bとする対角行列を表わす。
【００１６】
最後に、ステップ１０４において、機能回路DUTのSパラメータS及びハイブリッドパラメータAを用いて真性素子FETのZパラメータZ(DEV)を演算する。ここで、真性素子FETのZパラメータZ(DEV)は
【数６】
2009210381.tif 000008
である。負号が付いているのは、電流は寄生回路PCに入る向きに定義されているから、言い換えると真性素子FETから出る向きに定義されているからである。数３の式より、
【数７】
2009210381.tif 000009
数６の式と数７の第２式から[V3  V4]tを消去し、[I3  I4]tを[a1  a2]tで表すと、
【数８】
2009210381.tif 000010
数８の式を数７の第１式に代入し、数６の式と比較すると、真性素子FETのZパラメータZ(DEV)は
【数９】
2009210381.tif 000011
となる。
【００１７】
このように、図１の真性素子特性抽出方法によれば、真性素子FETのZパラメータZ(DEV)を求めるのに寄生回路PCの特性インピーダンスは不要であり、この結果、真性素子FETのZパラメータZ(DEV)の精度が向上する。
【００１８】
次に、本発明に係るシミュレーション結果を図４、図５を参照して説明する。図８のFET1,FET2には同じ特性の素子が繋がると仮定すると、構造と励振の対称性から図４のように磁気壁(PMC)を仮定し解析領域を半分にできる。この構造において内部ポートP3にR1=50Ω, C1=0.1pFを並列に接続し、内部ポートP4にR2=75Ω, L2=1nHを並列に接続し、電磁界シミュレータとして有限要素法に基づく市販ソフトHFSSでモデル化し、SパラメータS(DUT)を解析し、FET内部の素子パラメータを抽出できるかどうか確認した。図５に本発明により抽出したZパラメータZ(DEV)から内部ポートP3,P4に負荷された素子パラメータを抽出した結果を示す。内部の集中定数素子の値が精度良く得られている。尚、第１の従来の真性素子特性抽出方法で抽出した結果も示していることが分る。これにより、本発明による真性素子特性抽出方法は汎用性が高いだけでなく、精度も第１の従来の真性素子特性抽出方法よりも高いことが確認できた。
【００１９】
電磁界シミュレータの信頼性を確認するために、図６、図７に示すように、開放状態の機能回路（図１１の（A））及び短絡状態の機能回路（図１１の（B））の計算値（HFSS）と実験値（EXP）を比較し、両者の良好な一致を確認している。
【００２０】
尚、図１のステップ１０３におけるハイブリッドパラメータAはSパラメータとYパラメータのハイブリッドパラメータとすることもできる。つまり、Y=Z-1と変換できるからである。また、ハイブリッドパラメータAはSパラメータとY、Zパラメータのハイブリッドパラメータとすることもできる。つまり、内部ポートの一部をZパラメータで表現し、その他をYパラメータと表現することができるからである。
【００２１】
また、上述の実施の形態においては、寄生回路は２外部ポート、２内部ポートを有しているが、寄生回路はN（N=1,2,3,4,…）の外部ポート及びN以下の内部ポートを有することができる。また、真性回路はFET以外の活性素子たとえばバイポーラトランジスタでもよい。
【００２２】
また、アナログチップをパッケージングした場合には、本発明を適用することにより、パッケージ外部から特性を測定、演算することにより、内部のアナログチップの動作特性を抽出できる。これにより、パッケージした場合の影響の予想、アナログチップ間の干渉の低減へ向けた設計等にも本発明は有効である。
【００２３】
さらに、上述の実施の形態における半導体装置は、シリコン基板、GaAs, GaN等の化合物半導体基板を用いたものを含む。また、本発明は、半導体装置以外にも、セラミック基板、有機基板、ダイヤモンド基板等を用いたもの、多層基板を用いたものにも適用できる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る真性素子特性抽出方法の実施の形態を示すフローチャートである。
【図２】図１のSパラメータ測定ステップを補足説明する図である。
【図３】図１のSパラメータ演算ステップを補足説明する図である。
【図４】本発明のシミュレーション結果を説明するための機能回路を示す図であって、（A）は平面図、（B）は（A）のB-B線断面図である。
【図５】本発明のシミュレーション結果から抽出されたFET内部の素子値を示すグラフである。
【図６】電磁界シミュレータの信頼性を確認するためのグラフである。
【図７】電磁界シミュレータの信頼性を確認するためのグラフである。
【図８】一般的な機能回路を示す図であって、（A）は平面図、（B）は（A）のB-B線断面図である。
【図９】図８の機能回路を機能的に表した平面図である。
【図１０】第１の従来の真性素子特性抽出方法を説明するための等価回路図である。
【図１１】図１０の素子値を説明するための機能回路の平面図であって、（A）は開放状態、（B）は短絡状態を示す。
【符号の説明】
【００２５】
DUT：機能回路
PC：寄生回路
FET：真性素子
P1,P2：外部ポート
P3,P4：内部ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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