(57)【要約】【課題】ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する過程において、デューティ比の不一致を防止するＣＭＬ−ＣＭＯＳ変換器を提供すること。【解決手段】第１基準レベルを中心にスイングする正ＣＭＬ信号を第２基準レベルにシフトする第１基準レベルシフト部、第１基準レベルを中心にスイングする負ＣＭＬ信号を第２基準レベルにシフトする第２基準レベルシフト部、第１基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転部、第２基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第２ＣＭＯＳ反転部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にソース電流を提供する第１バイアス部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にシンク電流を提供する第２バイアス部を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。【選択図】図３
2009065632.tif 000002
【特許請求の範囲】
【請求項１】
第１基準レベルを中心にスイングするＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする基準レベルシフト手段と、
該基準レベルシフト手段の出力信号のスイング幅を増幅して、ＣＭＯＳ信号として出力する増幅手段と
を備えることを特徴とするＣＭＬ−ＣＭＯＳ変換器。
【請求項２】
バイアス電圧に応じて、前記基準レベルシフト手段の動作をオン／オフ制御する動作制御部を更に備えることを特徴とする請求項１に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項３】
前記基準レベルシフト手段が、
ゲートで受信する前記ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と出力ノードとの間に流れる電流量を調整するトランジスタを備えることを特徴とする請求項１に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項４】
前記基準レベルシフト手段が、
前記ＮＭＯＳトランジスタの閾値電圧レベルに応じて、前記第１基準レベルと前記第２基準レベルとの間の電圧レベルの差が決まることを特徴とする請求項３に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項５】
第１基準レベルを中心にスイングする正ＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする第１基準レベルシフト手段と、
前記第１基準レベルを中心にスイングする負ＣＭＬ信号を受信して、スイング基準レベルを前記第２基準レベルにシフトする第２基準レベルシフト手段と、
該第１基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転手段と、
前記第２基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅して、ＣＭＯＳ信号として出力する第２ＣＭＯＳ反転手段と、
前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にソース電流を提供する第１バイアス手段と、
前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にシンク電流を提供する第２バイアス手段と
を備えることを特徴とするＣＭＬ−ＣＭＯＳ変換器。
【請求項６】
バイアス電圧に応じて、前記第１基準レベルシフト手段の動作をオン／オフ制御する第１動作制御部と、
前記バイアス電圧に応じて、前記第２基準レベルシフト手段の動作をオン／オフ制御する第２動作制御部と
を更に備えることを特徴とする請求項５に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項７】
前記第１基準レベルシフト手段が、
ゲートで受信する前記正ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と第１出力ノードとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタを備えることを特徴とする請求項５に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項８】
前記第２基準レベルシフト手段が、
ゲートで受信する前記負ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と第２出力ノードとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタを備えることを特徴とする請求項７に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項９】
前記第１及び第２ＮＭＯＳトランジスタが、互いに同じ閾値電圧レベルを有し、
該閾値電圧レベルに応じて、前記第１基準レベルと前記第２基準レベルとの間の電圧レベルの差が決まることを特徴とする請求項８に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項１０】
前記第１ＣＭＯＳ反転手段が、
ゲートで受信した前記第１基準レベルシフト手段の出力信号に応じて、ソース・ドレイン接続されたソースノードとバイアス制御ノードとの間に流れる電流量を調整する第１ＰＭＯＳトランジスタと、
ゲートで受信した前記第１基準レベルシフト手段の出力信号に応じて、ドレイン・ソース接続された前記バイアス制御ノードとシンクノードとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタと
を備えることを特徴とする請求項５に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項１１】
前記第２ＣＭＯＳ反転手段が、
ゲートで受信した前記第２基準レベルシフト手段の出力信号に応じて、ソース・ドレイン接続された前記ソースノードと出力ノードとの間に流れる電流量を調整する第２ＰＭＯＳトランジスタと、
ゲートで受信した前記第２基準レベルシフト手段の出力信号に応じて、ドレイン・ソース接続された前記出力ノードと前記シンクノードとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１０に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項１２】
前記第１バイアス手段が、
前記バイアス制御ノードに印加された電圧をゲートで受信して、ソース・ドレイン接続された電源電圧端と前記ソースノードとの間に流れる電流量を調整する第３ＰＭＯＳトランジスタを備えることを特徴とする請求項１１に記載のＣＭＬ−ＣＭＯＳ変換器。
【請求項１３】
前記第２バイアス手段が、
前記バイアス制御ノードに印加された電圧をゲートで受信して、ドレイン・ソース接続された前記シンクノードと接地電圧端との間に流れる電流量を調整する第３ＮＭＯＳトランジスタを備えることを特徴とする請求項１１に記載のＣＭＬ−ＣＭＯＳ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルでスイングする信号をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルでスイングする信号に変換するＣＭＬ−ＣＭＯＳ変換器に関する。より詳しくは、変換過程においてデューティ比（ｄｕｔｙ  ｒａｔｉｏ）の不一致を防止し、安定して動作するＣＭＬ−ＣＭＯＳ変換器に関する。
【背景技術】
【０００２】
一般的に、半導体素子で、クロック信号などのように高速で動作する信号の入力／出力（Ｉ／Ｏ）インターフェース信号には、ＣＭＬレベルでスイングする信号が用いられる。
【０００３】
ここで、ＣＭＬレベルとは、予定された直流（ＤＣ）レベル又はある基準によって決められた平均レベルを意味し、ＣＭＬレベルでスイングする信号は、ＣＭＬレベルという予定された直流レベルを基準に、予定された振幅又は予定されたスイング幅を有してトグルする信号を意味する。
【０００４】
例えば、ＣＭＬレベルを基準にスイングする信号を入力／出力するために予定された装置の電源電圧ＶＤＤレベルが１．５Ｖであり、接地電圧ＶＳＳレベルが０Ｖであれば、ＣＭＬレベルを基準にスイングする信号のＣＭＬレベルは１．２５Ｖになり、そのスイング幅は０．５Ｖになる。
【０００５】
このように、ＣＭＬレベルを基準にスイングする信号を入力／出力するために予定された装置の電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの差に比べ、ＣＭＬレベルでスイングする信号のスイング幅は相対的に小さいため、ＣＭＬレベルを基準にスイングする信号を入力／出力するために予定された装置の場合、比較的低い電力供給でも動作することができると共に、ＧＨｚ又は数十ＧＨｚ以上の、非常に速い高速スイッチングで動作することもできる。
【０００６】
また、ＣＭＬレベルでスイングする信号を入力／出力するための装置は、互いに異なる位相を有する２つの信号を同時に伝送する信号伝送方式を採用するため、信号伝送時に発生するノイズに鈍感である。
【０００７】
しかし、相対的に小さいスイング幅であるため、電圧レベルにしたがってデータの論理レベルを判断しなければならない装置では用いることができない。すなわち、クロック信号の他にデータ信号としては用いることができない。
【０００８】
したがって、データ信号を入力／出力するための装置では、相対的にそのスイング幅の大きいＣＭＯＳレベルを基準にスイングする信号を用いる。
【０００９】
ここで、ＣＭＯＳレベルは、ＣＭＬレベル同様、予定された直流レベル又はある基準によって決められた平均レベルを意味し、ＣＭＯＳレベルでスイングする信号は、ＣＭＯＳレベルという予定された直流レベルを基準に、予定された振幅又は予定されたスイング幅を有してトグルする信号を意味する。
【００１０】
このようなＣＭＯＳレベルを基準にスイングする信号とＣＭＬレベルを基準にスイングする信号との差は、基準とするレベルが互いに異なるという点の他、基準とするレベルを基準に決められた振幅又はスイング幅のレベルが互いに異なるという点もある。
【００１１】
すなわち、前記ＣＭＬレベルを基準にスイングする信号の場合、そのスイング幅は０．５Ｖ程度であったが、ＣＭＯＳレベルを基準にスイングする信号の場合は、主にフルスイング（ｆｕｌｌ  ｓｗｉｎｇ；装置に印加される電源電圧ＶＤＤから接地電圧ＶＳＳまでのスイング）する信号であるため、そのスイング幅は相対的に大きい。
【００１２】
例えば、予定された装置の電源電圧ＶＤＤレベルが１．５Ｖであり、接地電圧ＶＳＳレベルが０Ｖであれば、ＣＭＯＳレベルを基準にスイングする信号は、その中心である０．７５ＶのＣＭＯＳレベルを基準に１．５Ｖのスイング幅を有する。
【００１３】
もちろん、ＣＭＯＳレベルを基準にスイングする信号は、必ずしもフルスイングすべきではないが、データ信号の入力／出力に主に採用される方式であるため、電圧レベルの変動として、その論理レベルを正確に区別し得る程度の振幅又はスイング幅は有すべきである。
【００１４】
一方、半導体素子、特に、同期式ＤＲＡＭ（ＳＤＲＡＭ）からデータ信号を外部に出力するときは、クロックに同期して出力するものが一般的である。同様に、同期式ＤＲＡＭの外部からデータ信号が入力されるときもクロックに同期して入力されるものが一般的である。すなわち、ＣＭＯＳレベルを基準にスイングするデータ信号を、ＣＭＬレベルを基準にスイングするクロック信号に同期させて入力又は出力動作を行わなければならない。
【００１５】
したがって、同期式ＤＲＡＭの入力／出力バッファには、ＣＭＬレベルを基準にスイングする信号を、ＣＭＯＳレベルを基準にスイングする信号に変換するＣＭＬ−ＣＭＯＳ変換器が備えられている。
【００１６】
図１は、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、従来技術に係るＣＭＬ−ＣＭＯＳ変換器を示す回路図である。
【００１７】
同図に示すように、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００は、一般的な増幅器（ＯＰＡＭＰ）と同様の構成を有することが分かる。
【００１８】
具体的に、ゲートを介して受信したＣＭＬレベルでスイングする信号ＣＭＬ＿Ｓに応じて、ドレイン・ソース接続されたドライブノードＤＮと共通ノードＣＯＭＮとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタＮ１と、ゲートを介して受信したＣＭＬレベルでスイングする反転信号ＣＭＬ＿ＳＢに応じて、ドレイン・ソース接続された出力ノードＯＵＴ＿ＮＤと共通ノードＣＯＭＮとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタＮ２と、ゲートを介して受信したバイアス電圧ＢＩＡＳに応じて、ドレイン・ソース接続された共通ノードＣＯＭＮと接地電圧ＶＳＳ端との接続を制御することによって、共通ノードＣＯＭＮにシンク電流を供給する第３ＮＭＯＳトランジスタＮ３と、ドライブノードＤＮと出力ノードＯＵＴ＿ＮＤとの間で電流ミラー形態に接続され、ドライブノードＤＮと出力ノードＯＵＴ＿ＮＤにソース電流を供給すると共に、互いに同じ大きさの電流が流れるよう制御する第１及び第２ＰＭＯＳトランジスタＰ１，Ｐ２とを備える。
【００１９】
前記構成に基づいて、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００の動作について具体的に説明する。
【００２０】
まず、第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２とは、前述したように、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓのレベル及びＣＭＬレベルを基準にスイングする反転信号ＣＭＬ＿ＳＢのレベルに応じて、各々ドライブノードＤＮと共通ノードＣＯＭＮとの間に流れる電流量と、出力ノードＯＵＴ＿ＮＤと共通ノードＣＯＭＮとの間に流れる電流量とを調整するが、このとき、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓのレベルと、ＣＭＬレベルを基準にスイングする反転信号ＣＭＬ＿ＳＢのレベルとは、常に逆であるため、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓのレベルが上昇すると、ＣＭＬレベルを基準にスイングする反転信号ＣＭＬ＿ＳＢのレベルは低下する。したがって、第１ＮＭＯＳトランジスタＮ１の駆動力が上昇して、ドライブノードＤＮと共通ノードＣＯＭＮとの間に流れる電流量は増加し、逆に、第２ＮＭＯＳトランジスタＮ２の駆動力が低下すると、出力ノードＯＵＴ＿ＮＤと共通ノードＣＯＭＮとの間に流れる電流量は減少する。すなわち、ドライブノードＤＮの電圧レベルは低下し、出力ノードＯＵＴ＿ＮＤの電圧レベルは上昇する。
【００２１】
逆に、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓのレベルが低下すると、ＣＭＬレベルを基準にスイングする反転信号ＣＭＬ＿ＳＢのレベルは上昇する。したがって、ドライブノードＤＮと共通ノードＣＯＭＮとの間に流れる電流量は減少し、出力ノードＯＵＴ＿ＮＤと共通ノードＣＯＭＮとの間に流れる電流量は増加する。すなわち、ドライブノードＤＮの電圧レベルは上昇し、出力ノードＯＵＴ＿ＮＤの電圧レベルは低下する。
【００２２】
このとき、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００は、内部のトランジスタ（第１ないし第３ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、第１及び第２ＰＭＯＳトランジスタＰ１，Ｐ２）サイズによって決められた増幅率だけＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓを増幅して、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓとして出力する。
【００２３】
ところが、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００が電源として電源電圧ＶＤＤと接地電圧ＶＳＳとを使用するため、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００の出力ノードＯＵＴ＿ＮＤを介して出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのレベルは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとから脱することができず、また、共通ノードＣＯＭＮにシンク電流を供給する第３ＮＭＯＳトランジスタＮ３の閾値電圧ＶＴＨのため、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００の出力ノードＯＵＴ＿ＮＤを介して出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのレベルは、接地電圧ＶＳＳレベルに、第３ＮＭＯＳトランジスタＮ３の閾値電圧だけのレベルＶＴＨが加えられたレベル以下には下がらないという問題が発生する。
【００２４】
すなわち、ＣＭＬ−ＣＭＯＳ変換器１００の出力ノードＯＵＴ＿ＮＤを介して出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのレベルは、図２のような波形を示す。
【００２５】
図２は、図１に示す従来技術に係るＣＭＬ−ＣＭＯＳ変換器の動作による信号の波形を示すタイミング図である。
【００２６】
同図に示すように、図１に示す従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００の動作による信号の波形は、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓが電源電圧ＶＤＤと接地電圧ＶＳＳとの真ん中に位置できず、電源電圧ＶＤＤ側に傾いていることが分かる。
【００２７】
具体的に、電源電圧ＶＤＤレベルが１．５Ｖであり、接地電圧ＶＳＳレベルが０Ｖのとき、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓの波形は、前述したように、１．２５ＶのＣＭＬレベルを基準に０．５Ｖのスイング幅を有してスイングする。すなわち、１．５Ｖと１Ｖとの間でスイングすることが分かる。
【００２８】
このようなＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓを増幅して生成されたＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、増幅率を適切に調整すると、最高レベルは電源電圧ＶＤＤと等しく１．５Ｖまで達するが、最低レベルは接地電圧ＶＳＳと等しい０Ｖに達することができず、第３ＮＭＯＳトランジスタＮ３の閾値電圧分のレベルＶＴＨである０．３Ｖを維持する。すなわち、１．５Ｖと０．３Ｖとの間でスイングすることが分かる。
【００２９】
したがって、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００から出力された、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿ＳのＣＭＯＳレベルは、電源電圧ＶＤＤと同レベルの１．５Ｖと、接地電圧と同レベルの０Ｖとを正確に等分割した０．７５Ｖよりも高いレベルである０．９Ｖとなる。
【００３０】
ところが、このように従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００から出力された、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓが用いられる場合は、アナログ的な従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００から出力された、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓをそのまま用いるのではなく、論理「ハイ」又は論理「ロー」を正確に決めるデジタル信号に変更して用いる。すなわち、電源として電源電圧ＶＤＤと接地電圧ＶＳＳとを使用するインバータに、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００から出力された、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓを入力し、その出力を用いる。
【００３１】
ここで、インバータは、半導体素子で一般的に使用される１つのＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタとで構成されるインバータであって、その論理決定レベル（入力される信号の論理レベルが論理「ハイ」か又は論理「ロー」かを決める基準レベルである。例えば、論理決定レベルよりも低い電圧レベルを有する信号が入力されると、論理「ロー」レベル（ＶＳＳと同レベル）を有する信号を出力し、論理決定レベルよりも高い電圧レベルを有する信号が入力されると、論理「ハイ」レベル（ＶＤＤと同レベル）を有する信号を出力する。）は、電源電圧ＶＤＤと同レベルの１．５Ｖと、接地電圧ＶＳＳと同レベルの０Ｖとを正確に等分割した０．７５Ｖとなる。
【００３２】
このような特性を有するインバータに、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００の出力信号として、０．９ＶのＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓを入力すると、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓの好ましい場合としてフルスイングすることによって、０．７５ＶのＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓを入力した場合に比べ、そのデューティ比が不一致となる。
【００３３】
すなわち、従来技術に係るＣＭＬ−ＣＭＯＳ変換器１００は、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓを増幅して、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓに変換する過程において、基準となるＣＭＯＳレベルを、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割したレベルに一致させることができないため、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓのデューティ比が不一致となるという問題がある。
【００３４】
先行発明としては、以下のようなものがなされている。
【特許文献１】特開平１０−３３６０１０
【発明の開示】
【発明が解決しようとする課題】
【００３５】
そこで、本発明は、上記従来技術の問題を解決するためになされたものであって、その目的は、ＣＭＬレベルを基準にスイングする信号をＣＭＯＳレベルを基準にスイングする信号に変換する過程においてデューティ比の不一致を防止し、安定して動作するＣＭＬ−ＣＭＯＳ変換器を提供することにある。
【課題を解決するための手段】
【００３６】
上記目的を達成するための本発明の一実施形態によると、第１基準レベルを中心にスイングするＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする基準レベルシフト手段と、該基準レベルシフト手段の出力信号のスイング幅を増幅して、ＣＭＯＳ信号として出力する増幅手段とを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００３７】
また、上記目的を達成するための本発明の他の実施形態によると、第１基準レベルを中心にスイングする正ＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする第１基準レベルシフト手段と、前記第１基準レベルを中心にスイングする負ＣＭＬ信号を受信して、スイング基準レベルを前記第２基準レベルにシフトする第２基準レベルシフト手段と、前記第１基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転手段と、前記第２基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅して、ＣＭＯＳ信号として出力する第２ＣＭＯＳ反転手段と、前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にソース電流を提供する第１バイアス手段と、前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にシンク電流を提供する第２バイアス手段とを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００３８】
さらに具体的には、以下の発明を提供する。
【００３９】
第一発明では、第１基準レベルを中心にスイングするＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする基準レベルシフト手段と、該基準レベルシフト手段の出力信号のスイング幅を増幅して、ＣＭＯＳ信号として出力する増幅手段を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４０】
第二発明では、第一発明を基本とし、さらに、バイアス電圧に応じて、前記基準レベルシフト手段の動作をオン／オフ制御する動作制御部を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４１】
第三発明では、第一発明を基本とし、さらに、前記基準レベルシフト手段が、ゲートで受信する前記ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と出力ノードとの間に流れる電流量を調整するトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４２】
第四発明では、第三発明を基本とし、さらに、前記基準レベルシフト手段が、前記ＮＭＯＳトランジスタの閾値電圧レベルに応じて、前記第１基準レベルと前記第２基準レベルとの間の電圧レベルの差が決まるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４３】
第五発明では、第１基準レベルを中心にスイングする正ＣＭＬ信号を受信して、スイング基準レベルを第２基準レベルにシフトする第１基準レベルシフト手段と、前記第１基準レベルを中心にスイングする負ＣＭＬ信号を受信して、スイング基準レベルを前記第２基準レベルにシフトする第２基準レベルシフト手段と、該第１基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転手段と、前記第２基準レベルシフト手段の出力信号のスイング幅をＣＭＯＳレベルに増幅して、ＣＭＯＳ信号として出力する第２ＣＭＯＳ反転手段と、前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にソース電流を提供する第１バイアス手段と、前記第１ＣＭＯＳ反転手段の出力信号に応じて、前記第１及び第２ＣＭＯＳ反転手段にシンク電流を提供する第２バイアス手段を備えることを特徴とするＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４４】
第六発明では、第五発明を基本とし、さらに、バイアス電圧に応じて、前記第１基準レベルシフト手段の動作をオン／オフ制御する第１動作制御部と、前記バイアス電圧に応じて、前記第２基準レベルシフト手段の動作をオン／オフ制御する第２動作制御部を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４５】
第七発明では、第五発明を基本とし、さらに、前記第１基準レベルシフト手段が、ゲートで受信する前記正ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と第１出力ノードとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４６】
第八発明では、第七発明を基本とし、さらに、前記第２基準レベルシフト手段が、ゲートで受信する前記負ＣＭＬ信号の電圧レベルに応じて、ドレイン・ソース接続された電源電圧端と第２出力ノードとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４７】
第九発明では、第八発明を基本とし、さらに、前記第１及び第２ＮＭＯＳトランジスタが、互いに同じ閾値電圧レベルを有し、該閾値電圧レベルに応じて、前記第１基準レベルと前記第２基準レベルとの間の電圧レベルの差が決まるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４８】
第十発明では、第五発明を基本とし、さらに、前記第１ＣＭＯＳ反転手段が、ゲートで受信した前記第１基準レベルシフト手段の出力信号に応じて、ソース・ドレイン接続されたソースノードとバイアス制御ノードとの間に流れる電流量を調整する第１ＰＭＯＳトランジスタと、ゲートで受信した前記第１基準レベルシフト手段の出力信号に応じて、ドレイン・ソース接続された前記バイアス制御ノードとシンクノードとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００４９】
第十一発明では、第十発明を基本とし、さらに、前記第２ＣＭＯＳ反転手段が、ゲートで受信した前記第２基準レベルシフト手段の出力信号に応じて、ソース・ドレイン接続された前記ソースノードと出力ノードとの間に流れる電流量を調整する第２ＰＭＯＳトランジスタと、ゲートで受信した前記第２基準レベルシフト手段の出力信号に応じて、ドレイン・ソース接続された前記出力ノードと前記シンクノードとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００５０】
第十二発明では、第十一発明を基本とし、さらに、前記第１バイアス手段が、前記バイアス制御ノードに印加された電圧をゲートで受信して、ソース・ドレイン接続された電源電圧端と前記ソースノードとの間に流れる電流量を調整する第３ＰＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【００５１】
第十三発明では、第十一発明を基本とし、さらに、前記第２バイアス手段が、前記バイアス制御ノードに印加された電圧をゲートで受信して、ドレイン・ソース接続された前記シンクノードと接地電圧端との間に流れる電流量を調整する第３ＮＭＯＳトランジスタを備えるＣＭＬ−ＣＭＯＳ変換器を提供する。
【発明の効果】
【００５２】
ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルでスイングする信号をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルでスイングする信号に変換する過程において、デューティ比（ｄｕｔｙ  ｒａｔｉｏ）の不一致を防止し、安定して動作するＣＭＬ−ＣＭＯＳ変換器を実現できる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施し得るよう、本発明の最も好ましい実施形態について添付図面を参照して説明する。なお、明細書全体において同じ図面符号（又は参照符号）で表示される部分は、同じ要素を示す。
【００５４】
図３は、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器を示す回路図である。
【００５５】
同図に示すように、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００は、第１基準レベルを中心にスイングする正ＣＭＬ信号ＣＭＬ＿Ｓを受信して、スイング基準レベルを第２基準レベルにシフトする第１基準レベルシフト部３２０と、第１基準レベルを中心にスイングする負ＣＭＬ信号ＣＭＬ＿ＳＢを受信して、スイング基準レベルを第２基準レベルにシフトする第２基準レベルシフト部３３０と、第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬのスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転部３６０と、第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢのスイング幅をＣＭＯＳレベルに増幅して、ＣＭＯＳ信号ＣＭＯＳ＿Ｓとして出力する第２ＣＭＯＳ反転部３７０と、第１ＣＭＯＳ反転部３６０の出力信号に応じて、第１及び第２ＣＭＯＳ反転部３６０，３７０にソース電流を提供する第１バイアス部３８０と、第１ＣＭＯＳ反転部３６０の出力信号に応じて、第１及び第２ＣＭＯＳ反転部３６０，３７０にシンク電流を提供する第２バイアス部３９０を備える。
【００５６】
また、バイアス電圧ＢＩＡＳに応じて、第１基準レベルシフト部３２０の動作をオン／オフ制御する第１動作制御部３４０と、バイアス電圧ＢＩＡＳに応じて、第２基準レベルシフト部３３０の動作をオン／オフ制御する第２動作制御部３５０とを更に備える。
【００５７】
ここで、第１基準レベルシフト部３２０は、ゲートで受信した正ＣＭＬ信号ＣＭＬ＿Ｓの電圧レベルに応じて、ドレイン・ソース接続された電源電圧ＶＤＤ端と第１出力ノードＯＵＮ１との間に流れる電流量を調整する第１ＮＭＯＳトランジスタＮ１を備える。
【００５８】
また、第２基準レベルシフト部３３０は、ゲートで受信する負ＣＭＬ信号ＣＭＬ＿ＳＢの電圧レベルに応じて、ドレイン・ソース接続された電源電圧ＶＤＤ端と第２出力ノードＯＵＮ２との間に流れる電流量を調整する第２ＮＭＯＳトランジスタＮ３を備える。
【００５９】
そして、第１ＣＭＯＳ反転部３６０は、ゲートで受信した第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬに応じて、ソース・ドレイン接続されたソースノードＳＯＵＲＣＥ＿ＮＤとバイアス制御ノードＢＩＡＳ＿ＮＤとの間に流れる電流量を調整する第１ＰＭＯＳトランジスタＰ１と、ゲートで受信した第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬに応じて、ドレイン・ソース接続されたバイアス制御ノードＢＩＡＳ＿ＮＤとシンクノードＳＩＮＫ＿ＮＤとの間に流れる電流量を調整する第３ＮＭＯＳトランジスタＮ５とを備える。
【００６０】
また、第２ＣＭＯＳ反転部３７０は、ゲートで受信した第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢに応じて、ソース・ドレイン接続されたソースノードＳＯＵＲＣＥ＿ＮＤと出力ノードＯＵＴ＿ＮＤとの間に流れる電流量を調整する第２ＰＭＯＳトランジスタＰ２と、ゲートで受信した第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢに応じて、ドレイン・ソース接続された出力ノードＯＵＴ＿ＮＤとシンクノードＳＩＮＫ＿ＮＤとの間に流れる電流量を調整する第４ＮＭＯＳトランジスタＮ６とを備える。
【００６１】
そして、第１バイアス部３８０は、バイアス制御ノードＢＩＡＳ＿ＮＤに印加された電圧をゲートで受信して、ソース・ドレイン接続された電源電圧ＶＤＤ端とソースノードＳＯＵＲＣＥ＿ＮＤとの間に流れる電流量を調整する第３ＰＭＯＳトランジスタＰ３を備える。
【００６２】
また、第２バイアス部３９０は、バイアス制御ノードＢＩＡＳ＿ＮＤに印加された電圧をゲートで受信して、ドレイン・ソース接続されたシンクノードＳＩＮＫ＿ＮＤと接地電圧ＶＳＳ端との間に流れる電流量を調整する第５ＮＭＯＳトランジスタＮ７を備える。
【００６３】
前述した本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００の構成は、次のように分類することもできる。
【００６４】
すなわち、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００は、第１基準レベルを中心にスイングするＣＭＬ信号ＣＭＬ＿Ｓ，ＣＭＬ＿ＳＢを受信して、スイング基準レベルを第２基準レベルにシフトする基準レベルシフト部３２０，３３０と、基準レベルシフト部３２０，３３０の出力信号ＳＨ＿ＣＭＬ，ＳＨ＿ＣＭＬＢのスイング幅を増幅して、ＣＭＯＳ信号ＣＭＯＳ＿Ｓとして出力する増幅部３６０，３７０，３８０,３９０とを備える。
【００６５】
また、バイアス電圧ＢＩＡＳに応じて、基準レベルシフト部３２０，３３０の動作をオン／オフ制御する動作制御部３４０，３５０を更に備える。
【００６６】
前記構成に基づいて、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００の動作について具体的に説明する。
【００６７】
まず、バイアス電圧ＢＩＡＳは、半導体素子に電源電圧ＶＤＤが印加されて一定レベル以上を維持すると、常に論理「ハイ」を維持する信号である。したがって、第１基準レベルシフト部３２０及び第２基準レベルシフト部３３０は、常に動作すると仮定することができる。
【００６８】
そして、第１基準レベルシフト部３２０は、ゲートに正ＣＭＬ信号ＣＭＬ＿Ｓが入力され、かつ、ドレインに電源電圧ＶＤＤが印加される第１ＮＭＯＳトランジスタＮ１を備えるが、このとき、第１ＮＭＯＳトランジスタＮ１のソースに接続されている第１出力ノードＯＵＮ１に印加される電圧のレベルは、下記数学式１によって定義される。
【数１】
2009065632.tif 000003
【００６９】
すなわち、第１ＮＭＯＳトランジスタＮ１のゲートに入力された正ＣＭＬ信号ＣＭＬ＿Ｓの電圧レベルから、第１ＮＭＯＳトランジスタＮ１の閾値電圧ＶＴのレベルだけを引いた電圧レベル値が第１ＮＭＯＳトランジスタＮ１のソースに接続された第１出力ノードＯＵＮ１に印加された電圧レベル値である。
【００７０】
例えば、第１ＮＭＯＳトランジスタＮ１の閾値電圧ＶＴのレベルを０．５Ｖとすると、従来技術のように、正ＣＭＬ信号ＣＭＬ＿Ｓの電圧レベルは、電源電圧ＶＤＤと同レベルの１．５Ｖから１Ｖまでスイングして変動するとしたため、第１ＮＭＯＳトランジスタＮ１のソースに接続された第１出力ノードＯＵＮ１に印加される電圧レベルは、１Ｖから０．５Ｖまでスイングして変動するようになる。
【００７１】
したがって、第１ＮＭＯＳトランジスタＮ１のゲートに入力された正ＣＭＬ信号ＣＭＬ＿Ｓの電圧レベルが１．２５ＶのＣＭＬレベルを基準に１．５Ｖから１Ｖまでスイングして変動するとき、第１ＮＭＯＳトランジスタＮ１のソースに接続された第１出力ノードＯＵＮ１に印加された電圧レベルだけは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを等分割した０．７５Ｖを基準に１Ｖから０．５Ｖまでスイングして変動することが分かる。
【００７２】
すなわち、１．２５ＶのＣＭＬレベルを基準に０．５Ｖのスイング幅を有する正ＣＭＬ信号ＣＭＬ＿Ｓを第１基準レベルシフト部３２０に入力したとき、出力される信号ＳＨ＿ＣＭＬは、０．５Ｖのスイング幅はそのまま維持し、その基準レベルのみ０．７５Ｖにシフトされる。
【００７３】
同様に、第２基準レベルシフト部３３０も第１基準レベルシフト部３２０と同様の構成を有するが、正ＣＭＬ信号ＣＭＬ＿Ｓ代わりに負ＣＭＬ信号ＣＭＬ＿ＳＢをゲートで受信する点、また、ソースが第２出力ノードＯＵＮ２と接続されている点が異なる。反面、各々備える第２ＮＭＯＳトランジスタＮ３の閾値電圧ＶＴのレベルと第１ＮＭＯＳトランジスタＮ１の閾値電圧ＶＴのレベルとが互いに等しく構成されるため、実際の動作は完全に等しい。すなわち、第２ＮＭＯＳトランジスタＮ３のゲートに入力された負ＣＭＬ信号ＣＭＬ＿ＳＢが１．２５ＶのＣＭＬレベルを基準に０．５Ｖのスイング幅を有するとき、第２ＮＭＯＳトランジスタＮ３のソースに接続された第２出力ノードＯＵＮ２に入力される信号ＳＨ＿ＣＭＬＢの電圧レベルは、第１出力ノードに入力される信号ＳＨ＿ＣＭＬＢの電圧レベル同様、０．５Ｖのスイング幅はそのまま維持し、その基準レベルのみ０．７５Ｖにシフトされる。
【００７４】
しかし、その名称が意味するように、正ＣＭＬ信号ＣＭＬ＿Ｓと負ＣＭＬ信号ＣＭＬ＿ＳＢとは、その位相が相反する信号であるため、正ＣＭＬ信号ＣＭＬ＿Ｓが入力されて第１基準レベルシフト部３２０から出力される信号ＳＨ＿ＣＭＬと、負ＣＭＬ信号ＣＭＬ＿ＳＢが入力されて第２基準レベルシフト部３３０から出力される信号ＳＨ＿ＣＭＬＢとは、その位相が相反した信号となる。
【００７５】
すなわち、第１基準レベルシフト部３２０から出力される信号ＳＨ＿ＣＭＬの電圧レベルが１Ｖであれば、第２基準レベルシフト部３３０から出力される信号ＳＨ＿ＣＭＬＢの電圧レベルは０．５Ｖであり、逆に、第１基準レベルシフト部３２０から出力される信号ＳＨ＿ＣＭＬの電圧レベルが０．５Ｖであれば、第２基準レベルシフト部３３０から出力される信号ＳＨ＿ＣＭＬＢの電圧レベルは１Ｖである。
【００７６】
前記は、第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ３の閾値電圧ＶＴを０．５Ｖに固定した例を説明したが、閾値電圧ＶＴのレベルは、第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ３を生成するとき、どのような物質を使用するかによってそのレベルが変わり得る。例えば、電源電圧ＶＤＤレベルが１．５Ｖよりも大きい１．８Ｖのレベルを使用する半導体素子であれば、第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ３に使用される物質の特性を適切に用いて閾値電圧ＶＴのレベルを０．６５Ｖにすることによって、１．５５ＶのＣＭＬレベルを基準にスイングする信号を、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを等分割した０．９Ｖを基準にスイングさせることができる。すなわち、必要によって、第１及び第２基準レベルシフト部３２０，３３０で基準レベルをレベルシフトする幅を調整することができる。
【００７７】
そして、第１ＣＭＯＳ反転部３６０は、ソースノードＳＯＵＲＣＥ＿ＮＤとシンクノードＳＩＮＫ＿ＮＤとの間で第１ＰＭＯＳトランジスタＰ１と第３ＮＭＯＳトランジスタＮ５とが直列に接続されており、出力信号が第１ＰＭＯＳトランジスタＰ１と第３ＮＭＯＳトランジスタＮ５との接続ノードＢＩＡＳ＿ＮＤで生成されるため、一般的なインバータと同様の構造を有することが分かる。
【００７８】
同様に、第２ＣＭＯＳ反転部３７０も、ソースノードＳＯＵＲＣＥ＿ＮＤとシンクノードＳＩＮＫ＿ＮＤとの間で第２ＰＭＯＳトランジスタＰ２と第４ＮＭＯＳトランジスタＮ６とが直列に接続されており、出力信号が第２ＰＭＯＳトランジスタＰ２と第４ＮＭＯＳトランジスタＮ６との接続ノードＯＵＴ＿ＮＤで生成されるため、一般的なインバータと同様の構造を有することが分かる。
【００７９】
したがって、第１ＣＭＯＳ反転部３６０と第２ＣＭＯＳ反転部３７０とが互いに同じ動作を行うように思えるが、第１ＣＭＯＳ反転部３６０から出力されてバイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号は、第１バイアス部３８０と第２バイアス部３９０との動作を制御するために用いられる反面、第２ＣＭＯＳ反転部３７０から出力されて出力ノードＯＵＴ＿ＮＤに入力される信号は、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓであって、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００の最終結果物である。
【００８０】
その動作についてより具体的に説明すると、第１ＣＭＯＳ反転部３６０に入力される第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬの電圧レベルが、第１ＣＭＯＳ反転部３６０の構成要素である第１ＰＭＯＳトランジスタＰ１と第３ＮＭＯＳトランジスタＮ５とのうち、何れのトランジスタをより強い力でターンオンさせるかによって、バイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号の電圧レベルが変わる。
【００８１】
例えば、第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬの電圧レベルが１Ｖであれば、０Ｖの接地電圧ＶＳＳよりも１．５Ｖの電源電圧ＶＤＤにより近い電圧レベルであるため、第１ＰＭＯＳトランジスタＰ１よりも第３ＮＭＯＳトランジスタＮ５をより強くターンオンさせる。すなわち、バイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号の電圧レベルが相対的に接地電圧ＶＳＳにより近くなる。
【００８２】
このように、バイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号の電圧レベルが相対的に接地電圧ＶＳＳにより近くなると、バイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号をゲートで受信した第３ＰＭＯＳトランジスタＰ３を備えた第１バイアス部３８０と、バイアス制御ノードＢＩＡＳ＿ＮＤに入力される信号をゲートで受信した第５ＮＭＯＳトランジスタＮ７を備えた第２バイアス部３９０とのうち、第３ＰＭＯＳトランジスタＰ３を備えた第１バイアス部３８０でより強く第３ＰＭＯＳトランジスタＰ３をターンオンさせる。すなわち、ソースノードＳＯＵＲＣＥ＿ＮＤに入力される信号の電圧レベルが相対的により大きく上昇して、電源電圧ＶＤＤレベルにより近くなる。
【００８３】
このとき、第２ＣＭＯＳ反転部３７０に入力される第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢの電圧レベルは、第１ＣＭＯＳ反転部３６０に入力される第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬの電圧レベルと相反する値であるため、第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢの電圧レベルは０．５Ｖになり、これによって、第２ＣＭＯＳ反転部３７０の構成要素である第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ６とのうち、第２ＰＭＯＳトランジスタＰ２をより強い力でターンオンさせる。
【００８４】
ところが、第２ＰＭＯＳトランジスタＰ２のソースにはソースノードＳＯＵＲＣＥ＿ＮＤが接続されており、第１ＣＭＯＳ反転部３６０の動作によってソースノードＳＯＵＲＣＥ＿ＮＤに入力される信号の電圧レベルが相対的に大きく上昇して、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬ状態になるため、第２ＰＭＯＳトランジスタＰ２のドレインと接続された出力ノードＯＵＴ＿ＮＤを介して出力されるＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬを有する。
【００８５】
また、前記第１及び第２ＣＭＯＳ反転部３６０，３７０と、第１及び第２バイアス部３８０，３９０の動作は、第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬの電圧レベルが０Ｖであり、第２基準レベルシフト部３３０の出力信号ＳＨ＿ＣＭＬＢの電圧レベルが１Ｖである場合も同じであるため、第２バイアス部３９０によってＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、接地電圧ＶＳＳレベルに近いレベルＶＳＬＬを有し得る。
【００８６】
すなわち、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、第１基準レベルシフト部３２０を介して入力された正ＣＭＬ信号ＣＭＬ＿Ｓのスイング幅に比べて相対的に大きく増幅し、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬと接地電圧ＶＳＳレベルに近いレベルＶＳＬＬとの間のスイング幅を有する。
【００８７】
そして、第１バイアス部３８０に備えられて電源電圧ＶＤＤ端とソースノードＳＯＵＲＣＥ＿ＮＤとの間に流れる電流量を調整する第３ＰＭＯＳトランジスタＰ３と、第２バイアス部３９０に備えられて接地電圧ＶＳＳ端とシンクノードＳＩＮＫ＿ＮＤとの間に流れる電流量を調整する第５ＮＭＯＳトランジスタＮ７とは、互いに同じ閾値電圧ＶＴレベルを有する。
【００８８】
したがって、ソースノードＳＯＵＲＣＥ＿ＮＤの電圧レベルであり、かつ、電源電圧ＶＤＤレベルから、第３ＰＭＯＳトランジスタＰ３の閾値電圧ＶＴレベルだけを引いた電源電圧ＶＤＤレベルに近いレベルＶＳＵＬと、シンクノードＳＩＮＫ＿ＮＤの電圧レベルであり、かつ、接地電圧ＶＳＳレベルから、第５ＮＭＯＳトランジスタＮ７の閾値電圧ＶＴレベルだけを引いた接地電圧ＶＳＳレベルに近いレベルＶＳＬＬとは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割したレベルを基準に互いに等しい電圧レベルの差を有するレベルになる。
【００８９】
すなわち、第２ＣＭＯＳ反転部３７０を介して出力されて、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬと、接地電圧ＶＳＳレベルに近いレベルＶＳＬＬとの間でスイングするＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿ＳのＣＭＯＳレベルは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割したレベルと同レベルになる。
【００９０】
前述したように、第２ＣＭＯＳ反転部３７０によって出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのレベルは、電源電圧ＶＤＤレベルから接地電圧ＶＳＳレベルまでフルスイングすることはできない。これは、第１バイアス部３８０に備えられて電源電圧ＶＤＤ端とソースノードＳＯＵＲＣＥ＿ＮＤとの間に流れる電流量を調整する第３ＰＭＯＳトランジスタＰ３と、第２バイアス部３９０に備えられて接地電圧ＶＳＳ端とシンクノードＳＩＮＫ＿ＮＤとの間に流れる電流量を調整する第５ＮＭＯＳトランジスタＮ７とが各々一定量の閾値電圧ＶＴレベルを維持するためであり、第３ＰＭＯＳトランジスタＰ３と第５ＮＭＯＳトランジスタＮ７とを構成する物質の成分を適切に調整して、その閾値電圧ＶＴのレベルを最低化すれば、第２ＣＭＯＳ反転部３７０によって出力されるＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓがスイングする期間である電源電圧ＶＤＤレベルに近いレベルＶＳＵＬと接地電圧ＶＳＳレベルに近いレベルＶＳＬＬとがデータの論理レベルを決めるのに差し支えないレベルになり得る。
【００９１】
すなわち、第２ＣＭＯＳ反転部３７０によって出力されて、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬと接地電圧ＶＳＳレベルに近いレベルＶＳＬＬとの間でスイングするＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのスイング幅による電圧レベルの変動が従来技術における論理決定レベルを相対的に大きく超えるため、データの論理レベルを正確に区別できる程度のスイング幅を有すべきであるＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓの目的を達成することができる。
【００９２】
図４は、図３に示す本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器の動作による信号の波形を示すタイミング図である。
【００９３】
同図に示すように、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００の動作による信号の波形について説明すると、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓが電源電圧ＶＤＤと接地電圧ＶＳＳとの真ん中（ＶＤＤ／２）を基準に位置することが分かる。
【００９４】
具体的に、電源電圧ＶＤＤレベルが１．５Ｖであり、接地電圧ＶＳＳレベルが０Ｖであるとき、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓの波形は、従来技術と同様に、１．２５ＶのＣＭＬレベルを基準に０．５Ｖのスイング幅を有してスイングする。すなわち、１．５Ｖと１Ｖとの間でスイングする信号である。
【００９５】
このようなＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓが、図３に示す第１基準レベルシフト部３２０に入力され、その基準レベルである１．２５ＶのＣＭＬレベルを０．７５Ｖにシフトすると、第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬは、１．５Ｖの電源電圧ＶＤＤレベルと０Ｖの接地電圧ＶＳＳレベルとを正確に等分割した０．７５Ｖを基準に０．５Ｖのスイング幅を有する信号になる。すなわち、１Ｖと０．５Ｖとの間でスイングする信号になる。
【００９６】
また、このように、１．５Ｖの電源電圧ＶＤＤレベルと０Ｖの接地電圧ＶＳＳレベルとを正確に等分割した０．７５Ｖを基準にスイングする第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬが、図３に示す第１ＣＭＯＳ反転部３６０に入力され、第１及び第２バイアス部３８０，３９０によって増幅され、第２ＣＭＯＳ反転部３７０を介して出力されるＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、第１基準レベルシフト部３２０の出力信号ＳＨ＿ＣＭＬと同様に、１．５Ｖの電源電圧ＶＤＤレベルと０Ｖの接地電圧ＶＳＳレベルとを正確に等分割した０．７５Ｖを基準にスイングするが、そのスイング幅は０．９Ｖになる。すなわち、電源電圧ＶＤＤレベルに近いレベルＶＳＵＬである１．２Ｖと、接地電圧ＶＳＳレベルに近いレベルＶＳＬＬである０．３Ｖとの間でスイングする信号になる。
【００９７】
そして、従来技術で説明したように、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００から出力されたＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓを用いるときは、ＣＭＬ−ＣＭＯＳ変換器３００から出力されて、アナログ的にＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓをそのまま用いるのではなく、論理「ハイ」又は論理「ロー」が正確に決められるデジタル信号に変更して用いるが、このとき、アナログ的にＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓをデジタル信号に変更するために使用するインバータの論理決定レベルは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割した電圧レベルである。
【００９８】
したがって、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００から出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓとインバータの論理決定レベルとが一致するため、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００から出力される、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓをインバータに入力した場合、ＣＭＯＳレベルを基準にスイングする信号の好ましい場合として、フルスイングする場合のＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓをインバータに入力した場合と互いに等しいデューティ比を有する。すなわち、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器３００から出力されるＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓは、デューティ比が一致する。
【００９９】
以上のように、本発明の実施形態を適用すると、ＣＭＬレベルを基準にスイングする信号ＣＭＬ＿Ｓを増幅して、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓに変換する過程において、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓの基準レベル、すなわち、ＣＭＯＳレベルを、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割したレベルに位置させることによって、ＣＭＯＳレベルを基準にスイングする信号ＣＭＯＳ＿Ｓのデューティ比の不一致を防止することができる。すなわち、安定したＣＭＬ−ＣＭＯＳ変換器を実現することができる。
【０１００】
前述した実施形態における論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類を変えて実現しなければならない。
【０１０１】
本発明は、ＣＭＬレベルを基準にスイングする信号を増幅して、ＣＭＯＳレベルを基準にスイングする信号に変換するＣＭＬ−ＣＭＯＳ変換器において、ＣＭＬレベルを基準にスイングする信号が、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとを正確に等分割したレベルを基準にスイングするよう基準レベルをシフトすることによって、ＣＭＬレベルを基準にスイングする信号を増幅して生成された、ＣＭＯＳレベルを基準にスイングする信号のデューティ比の不一致を防止し得る効果がある。これによって、安定した動作を行うＣＭＬ−ＣＭＯＳ変換器を実現することができる。
【０１０２】
すなわち、上記した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類を異にして実現しなければならない。
【０１０３】
以上で説明した本発明は、上記した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者に明らかであろう。
【図面の簡単な説明】
【０１０４】
【図１】ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、従来技術に係るＣＭＬ−ＣＭＯＳ変換器を示す回路図である。
【図２】図１に示す従来技術に係るＣＭＬ−ＣＭＯＳ変換器の動作による信号の波形を示すタイミング図である。
【図３】ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する、本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器を示す回路図である。
【図４】図３に示す本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器の動作による信号の波形を示すタイミング図である。
【符号の説明】
【０１０５】
１００      従来技術に係るＣＭＬ−ＣＭＯＳ変換器
３００      本発明の実施形態に係るＣＭＬ−ＣＭＯＳ変換器
３２０      第１基準レベルシフト部
３３０      第２基準レベルシフト部
３４０      第１動作制御部
３５０      第２動作制御部
３６０      第１ＣＭＯＳ反転部
３７０      第２ＣＭＯＳ反転部
３８０      第１バイアス部
３９０      第２バイアス部
【図１】
2009065632.tif 000004
【図２】
2009065632.tif 000005
【図３】
2009065632.tif 000006
【図４】
2009065632.tif 000007