(57)【要約】【課題】インナーリードの幅に適した荷重をインナーリードに印加することが可能な半導体チップの実装方法等を提供する。【解決手段】複数のインナーリードそれぞれとバンプ電極が重なる領域の単位面積当たりに印加する荷重を設定するステップと、複数のインナーリードそれぞれとバンプ電極が重なる領域の総面積を検出するステップと、設定された単位面積当たりに印加する荷重及び検出された総面積に基づいて、ツールが複数のインナーリードと半導体チップを押圧する際の荷重を算出するステップと、ツールが算出された荷重を複数のインナーリードと半導体チップに印加するようにツールを制御することにより、複数のインナーリードそれぞれとバンプ電極をボンディングするステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のインナーリードと半導体チップをツールで押圧することにより、前記複数のインナーリードそれぞれと前記半導体チップ上に設けられたバンプ電極とをボンディングする方法であって、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の単位面積当たりに印加する荷重を設定するステップａと、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を検出するステップｂと、
前記ステップａにて設定された単位面積当たりに印加する荷重及び前記ステップｂにて検出された前記総面積に基づいて、前記ツールが前記複数のインナーリードと前記半導体チップを押圧する際の荷重を算出するステップｃと、
前記ツールが前記ステップｃにて算出された荷重を前記複数のインナーリードと前記半導体チップに印加するように前記ツールを制御することにより、前記複数のインナーリードそれぞれと前記バンプ電極をボンディングするステップｄと、
を含む、半導体チップの実装方法。
【請求項２】
請求項１において、
前記ステップｂが、
前記複数のインナーリードから選択された複数のインナーリードの幅を計測するステップｂ１と、
前記ステップｂ１にて計測された前記複数のインナーリードの幅の平均値を算出するステップｂ２と、
前記ステップｂ２にて算出された前記複数のインナーリードの幅の平均値に基づいて、前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出するステップｂ３と、
を含む、半導体チップの実装方法。
【請求項３】
請求項２において、
前記ステップｂ３が、
前記ステップｂ２にて算出された前記複数のインナーリードの幅の平均値と、前記バンプ電極の長さと、前記ツールによって押圧されるインナーリードの本数と、を乗ずることにより、前記ツールによって押圧される前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出する、半導体チップの実装方法。
【請求項４】
複数のインナーリードと半導体チップをツールで押圧することにより、前記複数のインナーリードそれぞれと前記半導体チップ上に設けられたバンプ電極とをボンディングする装置であって、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の単位面積当たりに印加する荷重を設定する第１の手段と、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を検出する第２の手段と、
前記第１の手段において設定された単位面積当たりに印加する荷重及び前記第２の手段によって検出された前記総面積に基づいて、前記ツールが前記複数のインナーリードと前記半導体チップを押圧する際の荷重を算出する第３の手段と、
前記ツールが前記第３の手段によって算出された荷重を前記複数のインナーリードと前記半導体チップに印加するように前記ツールを制御することにより、前記複数のインナーリードそれぞれと前記バンプ電極をボンディングする第４の手段と、
を含む、半導体チップの実装装置。
【請求項５】
請求項４において、
前記第２の手段が、
前記複数のインナーリードから選択された複数のインナーリードの幅を計測し、計測された前記複数のインナーリードの幅の平均値を算出し、算出された前記複数のインナーリードの幅の平均値に基づいて、前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出する、半導体チップの実装装置。
【請求項６】
請求項５において、
前記第２の手段によって算出される前記総面積が、
前記第２の手段において算出された前記複数のインナーリードの幅の平均値と、前記ツールによって押圧されるインナーリードの本数と、前記バンプ電極の長さと、を乗ずることにより算出される、半導体装置の実装装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップの実装方法及び半導体チップの実装装置に関する。
【背景技術】
【０００２】
電子機器の小型化、薄型化等に伴い、半導体チップのパッケージとしてＴＣＰ（tape carrier package）が用いられたり、半導体チップをＦＰＣ（flexible printed circuit）に実装するＣＯＦ（chip on film）が用いられるようになっている。これらの実装においては、長尺のテープ（フィルム）上に形成されたインナーリードと半導体チップのバンプ電極とに荷重が印加されボンディングされる。
【０００３】
近年、インナーリードが微細化されてきており、インナーリードの幅は細くなってきている。その一方、インナーリードがウェットエッチングにより加工されることが原因で、インナーリードの加工精度を上げることは困難である。そのため、インナーリードの幅にばらつきが生じてしまっている。
【０００４】
ところで、ボンディング時の荷重は、インナーリードとバンプ電極が接続される面に対して必要な単位面積当たりの圧力から計算、設定される。しかしながら、上記したように、インナーリードの幅にばらつきがあるため、その結果として、インナーリードとバンプ電極との接合品質にばらつきが発生してしまう。
【０００５】
インナーリードとバンプ電極との接合品質の検査及びボンディングの荷重設定値の調整の一例として、作業者が、ＦＰＣの親ロット（一例としては約２００ｍであり、子ロット６本に相当する。）毎に、約１０箇所（本）程度のインナーリードの幅を顕微鏡で確認していた。そして、作業者が、顕微鏡での確認結果に応じて、ボンディングの荷重設定値の調整を行っていた。
【０００６】
しかしながら、上記のような検査、荷重設定値の調整の仕方では、ＦＰＣの親ロット内（ＦＰＣの子ロット間）にインナーリードの幅のばらつきがある場合や、ＦＰＣの子ロット内にインナーリードの幅のばらつきがある場合には、インナーリードとバンプ電極との接合品質にばらつきが発生してしまう。また、インナーリードの幅を顕微鏡で確認するという作業工数が必要となってしまう。
【０００７】
関連する技術として、下記の特許文献１には、インナーリードを半導体チップ上に設けられた突起電極に位置合わせし、インナーリードの上方からツールで加圧し、インナーリードと突起電極を接合する方法において、インナーリード接合用として標準リード幅及びこれに対応するツールで加圧するための最適な標準ツール荷重を設定しておき、実際に搬送されてくる接合されるべきインナーリードの幅を計測して計測リード幅を取得し、この計測リード幅と標準リード幅を比較し、標準リード幅と計測リード幅の差、あるいは標準リード幅に対する計測リード幅の比に応じて任意に標準ツール荷重を変更し、実際のリード幅に適合したツール荷重によりインナーリードと突起電極を接合することを特徴とする半導体装置の組み立て方法が掲載されている。この技術によれば、実際に搬送されてくる接合されるべきインナーリードの幅に応じて標準ツール荷重を変更し、実際のリード幅に適合したツール荷重によりインナーリードと突起電極を接合することができる。
【０００８】
特許文献１掲載の技術においては、標準リード幅と計測リード幅の差、あるいは標準リード幅に対する計測リード幅の比に応じて標準ツール荷重を変更している。そのため、リードの幅やピッチが広い場合には或る程度有効であると考えられる。しかしながら、リードの幅やピッチが３０μｍや２０μｍ程度にまで微細化された場合には、誤差が大きくなり、その結果として、リードとバンプとの接合品質が低下してしまう。
【０００９】
【特許文献１】特開平８−９７２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、インナーリードの幅に適した荷重をインナーリードに印加することが可能な半導体チップの実装方法及び実装装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明に係る半導体チップの実装方法は、複数のインナーリードと半導体チップをツールで押圧することにより、前記複数のインナーリードそれぞれと前記半導体チップ上に設けられたバンプ電極とをボンディングする方法であって、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の単位面積当たりに印加する荷重を設定するステップａと、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を検出するステップｂと、
前記ステップａにて設定された単位面積当たりに印加する荷重及び前記ステップｂにて検出された前記総面積に基づいて、前記ツールが前記複数のインナーリードと前記半導体チップを押圧する際の荷重を算出するステップｃと、
前記ツールが前記ステップｃにて算出された荷重を前記複数のインナーリードと前記半導体チップに印加するように前記ツールを制御することにより、前記複数のインナーリードそれぞれと前記バンプ電極をボンディングするステップｄと、
を含む、半導体チップの実装方法に関係する。
【００１２】
本発明によれば、設定された単位面積当たりに印加する荷重及び実際に搬送された１つ又は複数のインナーリードと１つ又は複数のバンプ電極が重なる領域の面積に基づいて、ツールが１つ又は複数のインナーリードに印加する荷重を算出することとしている。これにより、インナーリードの幅に適した荷重をインナーリードに印加することができる。
【００１３】
また、本発明では、前記ステップｂが、
前記複数のインナーリードから選択された複数のインナーリードの幅を計測するステップｂ１と、
前記ステップｂ１にて計測された前記複数のインナーリードの幅の平均値を算出するステップｂ２と、
前記ステップｂ２にて算出された前記複数のインナーリードの幅の平均値に基づいて、前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出するステップｂ３と、
を含むようにしても良い。
【００１４】
このようにすれば、設定された単位面積当たりに印加する荷重及び実際に搬送された複数のインナーリードの幅の平均値に基づいて、ツールが複数のインナーリードに印加する荷重を算出することができる。これにより、インナーリードの幅により適した荷重をインナーリードに印加することができる。
【００１５】
また、本発明では、前記ステップｂ３が、
前記ステップｂ２にて算出された前記複数のインナーリードの幅の平均値と、前記バンプ電極の長さと、前記ツールによって押圧されるインナーリードの本数と、を乗ずることにより、前記ツールによって押圧される前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出するようにしても良い。
【００１６】
このようにすれば、設定された単位面積当たりに印加する荷重と、実際に搬送された複数のインナーリードの幅の平均値と、実際に搬送されツールによって押圧されるインナーリードの本数と、バンプ電極の長さと、を乗ずることにより、ツールが複数のインナーリードに印加する荷重を算出することができる。これにより、インナーリードの幅により適した荷重をインナーリードに印加することができる。
【００１７】
また、本発明は、複数のインナーリードと半導体チップをツールで押圧することにより、前記複数のインナーリードそれぞれと前記半導体チップ上に設けられたバンプ電極とをボンディングする装置であって、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の単位面積当たりに印加する荷重を設定する第１の手段と、
前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を検出する第２の手段と、
前記第１の手段において設定された単位面積当たりに印加する荷重及び前記第２の手段によって検出された前記総面積に基づいて、前記ツールが前記複数のインナーリードと前記半導体チップを押圧する際の荷重を算出する第３の手段と、
前記ツールが前記第３の手段によって算出された荷重を前記複数のインナーリードと前記半導体チップに印加するように前記ツールを制御することにより、前記複数のインナーリードそれぞれと前記バンプ電極をボンディングする第４の手段と、
を含む、半導体チップの実装装置に関係する。
【００１８】
また、本発明では、前記第２の手段が、
前記複数のインナーリードから選択された複数のインナーリードの幅を計測し、計測された前記複数のインナーリードの幅の平均値を算出し、算出された前記複数のインナーリードの幅の平均値に基づいて、前記複数のインナーリードそれぞれと前記バンプ電極が重なる領域の総面積を算出するようにしても良い。
【００１９】
また、本発明では、前記第２の手段によって算出される前記総面積が、
前記第２の手段において算出された前記複数のインナーリードの幅の平均値と、前記ツールによって押圧されるインナーリードの本数と、前記バンプ電極の長さと、を乗ずることにより算出されるようにしても良い。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照番号を付して説明を省略する。
【００２１】
図１は、本発明の一実施形態に係る半導体チップを実装する実装方法を示すフローチャートである。
【００２２】
まず、ＦＰＣに半導体チップを連続的にボンディングする工程に先立ち、インナーリードとバンプが重なる領域の単位面積当たりに印加する荷重（例えば、３０μｇ／ｍｍ２等）の設定入力を受け付ける（ステップＳ１０１）。
【００２３】
上記値の設定入力を受け付けた後、連続ボンディング工程に入る。まず、ＦＰＣ及び半導体チップを所定位置に搬送する（ステップＳ１０２）。
【００２４】
次に、ＣＣＤカメラ等の撮像手段によって取得した画像を処理することにより、ＦＰＣの認識マークを確認し、ＦＰＣのインナーリードと半導体チップのバンプの位置合わせを行う（ステップＳ１０３）。
【００２５】
次に、実際に搬送された１つ又は複数のインナーリードと１つ又は複数のバンプ電極が重なる領域の面積を検出する。一例としては、次のようなステップを実行する。
【００２６】
まず、撮像手段によって取得した画像を処理することにより、インナーリードの幅を計測する（ステップＳ１０４）。なお、ここで、短辺の各インナーリードの幅等、複数（例えば、１０本等）のインナーリードの幅を計測するようにしても良い。
【００２７】
ステップＳ１０４にて複数のインナーリードの幅を計測した場合には、計測した複数のインナーリードの幅の平均値（例えば、１０．５μｍ等）を算出する（ステップＳ１０５）。
【００２８】
ここで、ステップＳ１０５にて算出された複数のインナーリードの幅の平均値と、バンプ電極の長さと、実際に搬送されツールによって一度に押圧されるインナーリードの本数と、を乗じた値を、実際に搬送されツールによって一度に押圧される複数のインナーリードと複数のバンプ電極が重なる領域の面積とすることができる。
【００２９】
そこで、ステップＳ１０１にて設定された単位面積当たりに印加する荷重（例えば、３０μｍ／ｍｍ２等）と、ステップＳ１０４にて計測されたインナーリードの幅又はステップＳ１０５にて算出された複数のインナーリードの幅の平均値（例えば、１０．５μｍ等）と、バンプ電極の長さと、ツールが一度に押圧するインナーリードの本数と、を乗ずることにより、ツールがインナーリードに印加する荷重（例えば、５０ｋｇ等）を算出することができる。
【００３０】
ツールが一度に押圧するインナーリードの本数は、ＦＰＣや半導体チップの設計時等に決定又は知得することができる。また、バンプ電極の長さも、半導体チップの設計時等に決定又は知得することができる。なお、バンプ電極の長さは、インナーリードの幅と異なり、ばらつきが非常に小さい。そのため、搬送されてきた半導体チップのバンプ電極の長さを計測しなくても良いし、計測しても良い。
【００３１】
次に、ツールがステップＳ１０７にて算出された荷重（例えば、５０ｋｇ等）をインナーリードに印加するようにツールを制御することにより、インナーリードとバンプ電極をボンディングする（ステップＳ１０７）。
【００３２】
なお、インナーリードの幅を計測するステップＳ１０４をＦＰＣ及び半導体チップの位置合わせを行うステップＳ１０３の前に行うようにしても良いし、インナーリードの幅を計測するステップＳ１０４をＦＰＣ及び半導体チップの位置合わせを行うステップＳ１０３と並行して行うようにしても良い。
【００３３】
そして、ボンディングの完了した半導体チップ付きのＦＰＣを搬送するとともに、次にボンディングされるＦＰＣ及び半導体チップを搬送する（ステップＳ１０８）。上記のステップＳ１０２〜Ｓ１０８を繰り返すことにより、ＦＰＣに半導体チップを連続的にボンディングすることができる。
【００３４】
本実施形態によれば、インナーリードの幅に適した荷重がインナーリードに印加される。これにより、インナーリードの幅にばらつきがあっても、半導体チップの実装品質、インナーリードとバンプ電極との接合強度、インナーリードとバンプ電極との接合信頼性等を向上させることができる。また、インナーリードやバンプ電極が３０μｍや２０μｍ程度にまで微細化された場合であっても、半導体チップの実装品質、インナーリードとバンプ電極との接合強度、インナーリードとバンプ電極との接合信頼性等を向上させることができる。
【００３５】
図２は、本発明の一実施形態に係る半導体チップの実装装置の要部の概要を示す図である。
【００３６】
スプール１３ａ、１３ｂ（ＦＰＣ搬送機構に含まれる。）は、図中時計回りに回転する。これにより、スプール１３ａに巻き付けられているＦＰＣ２１が、図中矢印方向に搬送される。
【００３７】
カメラ１４は、搬送されてくるＦＰＣ２１及び半導体チップの画像を撮像し、撮像によって得られた画像データを制御部１５に出力する。
【００３８】
図３は、カメラ１４から制御部１５に出力される画像データの一部を示す図である。図３においては、１本のインナーリード３１及び１個のバンプ電極３２が示されている。制御部１５は、カメラ１４から制御部１５に出力される画像データに画像処理を行うことにより、インナーリード３１の幅Ｗを検出することができる。なお、先に説明したように、バンプ電極３２の長さＬは、インナーリード３１の幅と異なり、ばらつきが非常に小さい。そのため、制御部１５は、バンプ電極３２の長さを検出しなくても良いし、検出しても良い。図３において、１本のインナーリード３１と１個のバンプ電極３２が重なる領域の面積は、Ｗ×Ｌで算出することができる。
【００３９】
再び図２を参照すると、制御部１５は、カメラ１４から制御部１５に出力される画像データを用いて、ツール１６ａがインナーリードに印加する荷重を算出し、実装部１６に出力する。
【００４０】
実装部１６は、ツール１６ａが制御部１５から実装部１６に出力される荷重をインナーリードに印加するようにツール１６ａを制御する。インナーリード及びバンプ電極は、ツール１６ａとステージ１１（位置合わせ機構に含まれる。）との間で加圧される。これにより、インナーリードとバンプ電極がボンディングされる。
【００４１】
図４は、本発明の一実施形態に係る半導体チップの実装装置の全体ブロック図である。この半導体チップの実装装置１０は、位置合わせ機構１１と、半導体チップ搬送機構１２と、ＦＰＣ搬送機構１３と、カメラ１４と、制御部１５と、実装部１６と、を含む。
【００４２】
制御部１５には、インナーリードとバンプ電極が重なる領域の単位面積当たりに印加する荷重が設定入力される。
【００４３】
半導体チップ搬送機構１２は、半導体チップを位置合わせ機構１１に搬送する。
ＦＰＣ搬送機構１３は、ＦＰＣを位置合わせ機構１１に搬送する。
【００４４】
カメラ１４は、搬送されてきたＦＰＣの画像を撮像し、撮像の結果として得られた画像データを制御部１５に出力する。
【００４５】
制御部１５は、カメラ１４から制御部１５に出力される画像データに画像処理を行うことにより、搬送されてきたＦＰＣ上に形成されているインナーリードの幅を計測する。なお、制御部１５が、短辺の各インナーリードの幅等、複数（例えば、１０本等）のインナーリードの幅を計測するようにしても良い。制御部１５は、複数のインナーリードの幅を計測した場合には、計測した複数のインナーリードの幅の平均値（例えば、１０．５μｍ等）を算出する。
【００４６】
そして、制御部１５は、設定された単位面積当たりに印加する荷重、並びに、計測されたインナーリードの幅又は算出された複数のインナーリードの幅の平均値に基づいて、ツール１６ａがインナーリードに印加する荷重を算出する。具体的には、制御部１５は、設定された単位面積当たりに印加する荷重（例えば、３０μｍ／ｍｍ２等）と、計測されたインナーリードの幅（図３参照）又は算出された複数のインナーリードの幅の平均値（例えば、１０．５μｍ等）と、バンプ電極の長さ（図３参照）と、ツールが一度に押圧するインナーリードの本数と、を乗ずることにより、ツールがインナーリードに印加する荷重（例えば、５０ｋｇ等）を算出することができる。
【００４７】
実装部１６は、ツール１６ａが制御部１５によって算出された荷重（例えば、５０ｋｇ等）をインナーリードに印加するようにツール１６ａを制御する。これにより、インナーリードとバンプ電極がボンディングされる。
【００４８】
本実施形態においては、インナーリードの幅の計測にカメラによって撮像された画像データを用いたが、レーザ光線を用いた寸法計測を用いても良い。また、これからボンディングされるインナーリードと幅の計測対象であるインナーリードとが同一であっても良いし、これからボンディングされるインナーリードの次のサイクルでボンディングされるインナーリードの幅を計測するようにしてもよい。すなわち、搬送されたインナーリードのボンディングが行われる時間を使って次に搬送されるインナーリードの幅を予め計測しておくようにすれば、計測時間の遅延がボンデイング時間と重なり、処理全体に必要な時間を短縮することができる。また、計測したインナーリードの幅の取得は実際のインナーリードの計測に代えて、ＦＰＣ内に設けられたインナーリード幅に相当するマーキング等の幅や間隔等を計測するようにしても良い。
【００４９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、半導体チップの実装装置の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る半導体チップを実装する実装方法を示すフローチャート。
【図２】本発明の一実施形態に係る半導体チップの実装装置の要部の概要を示す図。
【図３】図２のカメラ１４によって撮像された画像データの一部を示す図。
【図４】本発明の一実施形態に係る半導体チップの実装装置の全体ブロック図。
【符号の説明】
【００５１】
１０  半導体装置の組み立て装置、  １１  位置合わせ機構、  １２  半導体チップ搬送機構、  １３  ＦＰＣ搬送機構、  １３ａ、１３ｂ  スプール、  １４  カメラ、  １５  制御部、  １６  実装部、  １６ａ  ツール、  ２１  ＦＰＣ、  ３１  インナーリード、  ３２  バンプ電極
【図１】
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【図２】
2009252819.tif 000004
【図３】
2009252819.tif 000005
【図４】
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