(57)【要約】      （修正有）【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。【選択図】図４
2009252966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１の領域に形成された第１のＳＲＡＭと、
前記基板上の第２の領域に形成された第２のＳＲＡＭと、
を備え、
前記第１のＳＲＡＭでは、ワード線の方がビット線よりも長く、
前記第２のＳＲＡＭでは、ビット線の方がワード線よりも長く、
前記第１のＳＲＡＭでは、ワード線が、ビット線を構成する配線層よりも下の配線層に形成され、
前記第２のＳＲＡＭでは、ビット線が、ワード線を構成する配線層よりも下の配線層に形成される半導体集積回路装置。
【請求項２】
前記第１のＳＲＡＭおよび第２のＳＲＡＭは、第１および第２のメモリセルアレイを有し、前記第１および第２のメモリセルアレイは、共通のメモリセルを繰り返し配列されている請求項１記載の半導体集積回路装置。
【請求項３】
基板上に複数のＳＲＡＭを有する半導体集積回路装置の設計方法であって、
前記複数のＳＲＡＭの各々について、前記基板上にメモリセルを構成するトランジスタを配列し、メモリセルアレイを形成する手順と、
前記複数のＳＲＡＭの各々について、前記メモリセルアレイ中におけるワード線およびビット線のそれぞれの長さを求める手順と、
前記複数のＳＲＡＭの各々について、前記ワード線を第１の配線層および前記第１の配線層の上の第２の配線層の一方に、前記ビット線を前記第１の配線層および前記第２の配線層に他方に形成した第１の構成について、当該ＳＲＡＭの動作速度を評価する手順と、
前記複数のＳＲＡＭの各々について、前記ビット線を第１の配線層および前記第２の配線層の一方に、前記ワード線を前記第１の配線層および前記第２の配線層の他方に形成した第２の構成について、当該ＳＲＡＭの動作速度を評価する手順と、
前記第１の構成および第２の構成のうち、動作速度のより早い構成を選択する手順と、
を含む半導体集積回路装置の設計方法。
【請求項４】
前記ＳＲＡＭの動作速度の評価は、前記ワード線およびビット線の各々について、寄生容量または、抵抗または、接続されるトランジスタの数をもとになされる請求項３記載の半導体集積回路装置の設計方法。
【請求項５】
請求項３または４記載の半導体集積回路装置の設計方法を含む半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にワード線とビット線を有する半導体集積回路装置およびその設計方法、さらにかかる半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
今日の大規模集積回路装置では、基本的なレイアウトパターンをマクロセルとしてデータベースに登録しておき、かかるマクロセルを使って複雑なレイアウト設計を行う技術が使われている。例えばＳＲＡＭ（static random access memory）では、半導体基板中に形成されメモリセルアレイ、ワード線ドライバ回路、入出力回路、コントロール回路を構成する様々なトランジスタのレイアウトデータが、ひとまとまりのＳＲＡＭマクロとして取り扱われ、様々な半導体集積回路装置を設計する際に、データベースから読み出されて使われる。
【特許文献１】特開２００１−１０２４６３号公報
【特許文献２】特開２００６−１８６０３３号公報
【特許文献３】特開平７−２０２０３０号公報
【特許文献４】特許第３３８０４２０号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、今日の大規模集積回路では、素子の微細化による集積密度の向上および動作速度の向上について、厳しい要求が存在している。
【０００４】
大規模集積回路装置では、半導体基板中に形成された莫大な数の半導体素子を相互接続するために、多層配線構造が使われている。しかし、このような大規模集積回路装置では、微細化により集積密度を増大させた場合、多層配線構造中において近接して配置された配線パターン相互間に寄生容量が発生しやすい問題がある。すなわち、寄生容量の効果により、所望の動作速度の向上が十分に得られない場合が生じている。
【０００５】
図１Ａ，図１Ｂは、半導体集積回路中に形成される典型的なＳＲＡＭの例を示す。
【０００６】
図１Ａ，図１Ｂを参照するにＳＲＡＭは、図２に等価回路図を示す多数のＳＲＡＭメモリセル１０が行方向および列方向に配列されるメモリセルアレイ１１を含む。前記メモリセルアレイ１１上には、多数のワード線ＷＬおよびビット線ＢＬが、それぞれ行方向および列方向に延在する。また前記ＳＲＡＭは、前記メモリセルアレイ１１の一辺に隣接して形成されワード線ＷＬを選択するワード線ドライバ回路１２を含む。さらに、前記ＳＲＡＭは、前記メモリセルアレイ１１の他辺に隣接して形成されビット線ＢＬを選択すると共に、選択したビット線ＢＬを介して選択したメモリセルにデータを書き込む、あるいは読み出す入出力回路１３を含む。さらに前記ＳＲＡＭは、前記ワード線ドライバ回路１２と入出力回路１３を制御する制御回路１４を含む。
【０００７】
図１Ａは、ワードラインＷＬが長く延在し、ビットラインＢＬの長さが比較的短い場合を、また図１Ｂは、ワードラインＷＬの長さが比較的短く、ビットラインＢＬが長く延在する場合を示している。今日の大規模集積回路装置では、図１Ａ，図１Ｂの両方のＳＲＡＭが、同一の半導体基板上に形成されることが多い。
【０００８】
図２を参照するに、前記ＳＲＡＭメモリセル１０は第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、第２のロードトランジスタＬＴ２と第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含む。前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して第１のビットライン／ＢＬに接続される。
【０００９】
従来、このようなＳＲＡＭを含む半導体集積回路装置を設計する際には、データベースから読み出した単一のＳＲＡＭメモリセルのレイアウトデータを、物理コンパイラを使って展開し、半導体基板、典型的にはシリコン基板中に図２の各トランジスタを構成する拡散領域を形成し、さらに多層配線構造の第１層目の配線層を使って各トランジスタのゲート電極およびフリップフロップ接続を構成するローカル配線パターンを形成する。さらに多層配線構造の第２層目の配線層を使って、前記ワード線パターンＷＬおよびビット線パターンＢＬのいずれかを形成し、第３層目の配線層を使って、前記ワード線パターンＷＬおよびビット線パターンＢＬの他方を形成する。その際従来は、同一のＳＲＡＭレイアウトデータが繰り返されるため、例えば第２層目にビット線パターンＢＬを形成した場合には、当該半導体集積回路装置に含まれる全てのＳＲＡＭの全体にわたり、ビット線パターンＢＬが第２層目に形成され、また当該半導体集積回路装置に含まれる全てのＳＲＡＭについて、ワード線パターンＷＬが第３層目に形成されることになっていた。あるいは、第２層目にワード線パターンＷＬを形成する場合には、当該半導体集積回路装置に含まれる全てのＳＲＡＭの全体にわたり、ワード線パターンＷＬが第２層目に形成され、また当該半導体集積回路装置に含まれる全てのＳＲＡＭについて、ビット線パターンＢＬが第３層目に形成されることになっていた。
【００１０】
例えば図１Ａ，図１Ｂの構成では、いずれもワード線ＷＬがビット線ＢＬの上層に形成されているのがわかる。
【００１１】
ところで、従来の比較的微細化の程度が緩い世代の半導体集積回路装置では、上層の配線層では配線パターン相互の間隔が十分に確保されており、配線パターンの相互に発生する寄生容量の効果は、例えば第２あるいは第３層目以上の配線層では顕著でなかった。このため、例えば長い距離を延在し、寄生容量の効果を受けやすいワード線パターンＷＬやビット線パターンＢＬを第２層目あるいは第３層目の配線層に形成することで、ＳＲＡＭの動作に対する寄生容量の影響を低減していた。
【００１２】
ところが、最近の超微細化半導体集積回路装置では、配線パターンの間隔が減少しており、その結果、多層配線構造中において、各配線層中で互いに隣接する配線パターンの間における寄生容量の効果が無視できなくなっている。
【００１３】
図３Ａは、基板Ｓｕｂ上に形成された、配線層Ｍ１〜Ｍ４を含む多層配線構造ＩＬの概略図を示す。
【００１４】
図３Ａ中、矢印ＡおよびＣで示した配線パターンでは、配線層Ｍ３の配線パターンが、配線層Ｍ２およびＭ１の配線パターンを介して基板Ｓｕｂ中の、例えば拡散領域（図示せず）などに接続されている。これに対し、矢印Ｂで示した配線パターンでは、配線層Ｍ２の配線パターンが、配線層Ｍ１の配線パターンを介して基板Ｓｕｂ中の拡散領域（図示せず）などに接続されている。各々の配線層Ｍ１〜Ｍ３において前記配線パターンは、例えばデュアルダマシン法により、対応する層間絶縁膜中に形成された配線溝およびビアホールを充填するように形成されている。
【００１５】
図３Ａの構成において矢印Ｂで示した配線パターンに着目すると、隣接する矢印ＡおよびＣで示した配線パターンとの間に、寄生容量Ｃ１〜Ｃ５が発生するのがわかる。微細化により配線間隔が狭まると、上記寄生容量Ｃ１〜Ｃ５の効果は増大することがわかる。
【００１６】
これに対し、図３Ｂは、図３Ａの多層配線構造ＩＬの矢印Ｂで示した配線パターンにおいて、配線層Ｍ３の配線パターンを配線層Ｍ２の配線パターンに接続した場合を示す。
【００１７】
この図３Ｂの場合には、前記矢印Ｂで示した配線パターンに着目すると、隣接する矢印ＡおよびＣで示した配線パターン、および上方を延在する配線層Ｍ４の配線パターンとの間に、寄生容量Ｃ１〜Ｃ７が形成され、寄生容量の効果が、同じ配線間隔で比較した場合、増大することがわかる。
【００１８】
一般に配線間隔は、多層配線構造中の上層ほど大きくなり、例えば配線層Ｍ２における配線間隔は、配線層Ｍ１における配線間隔よりも大きく、配線層Ｍ３における配線間隔は、配線層Ｍ２における配線間隔よりも大きい。このため従来は、長い距離延在するワード線パターンＷＬあるいはビット線パターンＢＬは、上層の、配線層Ｍ２あるいはＭ３に形成することが行われている。
【００１９】
しかし、今日の超微細化半導体集積回路装置では、上層の、例えば図３Ａ，図３Ｂにおける配線層Ｍ２，Ｍ３，Ｍ４などでも配線パターンが設計ルールで許される最小間隔で密に形成されており、上層の配線パターン相互間における寄生容量の効果が無視できなくっている。すなわち、上層に長い配線パターンを配置するのが、寄生容量の影響を低減するのに必ずしも効果的であるとは限らない状況が発生している。
【００２０】
ところで、半導体基板上に一つのシステムを搭載しＳＯＣ（System on a Chip）などを実現する半導体集積回路装置では、先に図１Ａで説明したような、ワード線パターンＷＬの方がビット線パターンＢＬよりも長く、ワード線に対する寄生容量の影響が大きいＳＲＡＭ、および図１Ｂで説明したような、ビット線パターンＢＬの方がワード線パターンＷＬよりも長く、ビット線に対する寄生容量の影響が大きいＳＲＡＭが、同一の半導体基板上に形成されることが多い。
【００２１】
その際、従来は、図１Ａ，図１Ｂに示したように、いずれの構成でも、ワード線パターンおよびビット線パターンが、それぞれの配線層を使って形成されていることに注意すべきである。例えばワード線パターンＷＬは、図１Ａの構成のＳＲＡＭでも図１Ｂの構成のＳＲＡＭでも、図３Ａ，図３Ｂの配線層Ｍ３を使って形成され、ビット線パターンＢＬは、図１Ａの構成のＳＲＡＭでも図１Ｂの構成のＳＲＡＭでも、配線層Ｍ２を使って形成されている。
【００２２】
このため、図１Ａの構成のＳＲＡＭでは長いワード線パターンＷＬが図３Ｂに概略的に示す寄生容量Ｃ１〜Ｃ７の影響を受けやすく、所望の高速動作に支障をきたす場合が生じている。
【００２３】
逆にビット線パターンＢＬを、配線層Ｍ３を使って、またワード線パターンＷＬを、配線層委Ｍ２を使って形成したＳＲＡＭの場合には、図１Ｂの構成において長いビット線パターンＢＬが寄生容量の影響を受けやすく、やはり所望の高速動作を得ることが困難となる。
【課題を解決するための手段】
【００２４】
一の側面によれば本発明の実施形態は、基板と、前記基板上の第１の領域に形成された第１のＳＲＡＭと、前記基板上の第２の領域に形成された第２のＳＲＡＭと、を備え、前記第１のＳＲＡＭでは、ワード線の方がビット線よりも長く、前記第２のＳＲＡＭでは、ビット線の方がワード線よりも長く、前記第１のＳＲＡＭでは、ワード線が、ビット線を構成する配線層よりも下の配線層に形成され、前記第２のＳＲＡＭでは、ビット線が、ワード線を構成する配線層よりも下の配線層に形成される半導体集積回路装置を提供する。
【００２５】
他の側面によれば本発明の実施形態は、基板上に複数のＳＲＡＭを有する半導体集積回路装置の設計方法であって、前記複数のＳＲＡＭの各々について、前記基板上にメモリセルを構成するトランジスタを配列し、メモリセルアレイを形成する手順と、前記複数のＳＲＡＭの各々について、前記メモリセルアレイ中におけるワード線およびビット線のそれぞれの長さを求める手順と、前記複数のＳＲＡＭの各々について、前記ワード線を第１の配線層および前記第１の配線層の上の第２の配線層の一方に、前記ビット線を前記第１の配線層および前記第２の配線層に他方に形成した第１の構成について、当該ＳＲＡＭの動作速度を評価する手順と、前記複数のＳＲＡＭの各々について、前記ビット線を第１の配線層および前記第２の配線層の一方に、前記ワード線を前記第１の配線層および前記第２の配線層の他方に形成した第２の構成について、当該ＳＲＡＭの動作速度を評価する手順と、前記第１の構成および第２の構成のうち、動作速度のより早い構成を選択する手順と、を含む半導体集積回路装置の設計方法、およびかかる設計方法を使った半導体装置の製造方法を提供する。
【発明の効果】
【００２６】
本発明の実施形態によれば、同一のメモリセルトランジスタパターンを使って基板上の複数の領域に形成される複数のＳＲＡＭの各々において、動作速度が最適となるようにワード線パターンの配線層とビット線パターンの配線層を選択することができ、簡単な構成により、半導体集積回路装置の動作速度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２７】
図４は、本発明の実施形態による半導体集積回路装置において、同一の半導体基板２０上のそれぞれの領域に形成されるＳＲＡＭ２０Ａおよび２０Ｂの概略的構成を示す図である。
【００２８】
図４を参照するに、ＳＲＡＭ２０Ａおよび２０Ｂのいずれもが、メモリセルアレイ２１と、前記メモリセルアレイ２１中のワード線を選択するワード線ドライバ回路２２と、前記メモリセルアレイ２１中のビット線ＢＬを選択し、さらに選択されたメモリセルにデータを書き込み、あるいは読み出す入出力回路２３と、前記ワード線ドライバ回路２２と入出力回路２３を制御するコントロール回路２４とを備えている。
【００２９】
前記ワード線ドライバ回路２２は、図５Ａに示すようにＮＡＮＤゲート２２Ａとインバータ２２Ｂ〜２２Ｄを含み、供給されたワード線選択信号（ＷＬＳＥＬＥＣＴ）に基づいて、対応するワード線ＷＬを選択する。あるいはワード線ドライバ回路２２として、図５Ｂに示す、トランジスタＴｗ１〜Ｔｗ５およびインバータ２２Ｅ〜２２Ｇを含む回路を使うこともできる。図５の回路は公知のものであり、さらなる説明は省略する。
【００３０】
前記入出力回路２３は、図６に示すように供給されたビット線選択信号（ＢＬＳＥＬＥＣＴ）に応じてビット線ＢＬを選択するコラムセレクタ（column selector）２３Ａと、前記コラムセレクタを介して前記選択されたビット線ＢＬ上に書き込みデータを供給する入力データレジスタ（Din Register）２３Ｃおよび書き込みアンプ（write amp）２３Ｂと、前記選択されたビット線ＢＬ上に読み出されたデータを読み取るセンスアンプ（sense amp）２３Ｄと、出力バッファ（Ｄout buffer）２３Ｅを含んでいる。図６の回路は公知のものであり、さらなる説明は省略する。
【００３１】
前記コントロール回路２４は、図７に示すように、アドレスデータを供給されるアドレスレジスタ２４Ａと、前記アドレスデータに基づいて前記ワード線選択信号（ＷＬＳＥＬＥＣＴ）と前記ビット線選択信号（ＢＬＳＥＬＥＣＴ）をそれぞれ発生させる行デコーダ２４Ｂおよびコラムデコーダ２４Ｃ，さらにクロック信号を供給されるクロックバッファ２４Ｄおよびパルス発生器２４Ｅを含み、前記クロックバッファ２４Ｄからのクロックにより、前記アドレスレジスタ２４Ａおよび入力データレジスタ２３Ｃが制御され、前記パルス発生器２４Ｅの出力パルスにより、前記行デコーダ２４Ｂ、コラムデコーダ２４Ｃ、書き込みアンプ２３Ｃおよびセンスアンプ２３Ｄが制御される。図７のコントロール回路は公知のものであり、さらなる説明は省略する。
【００３２】
なお図示しないが、図４の半導体集積回路装置では、前記基板２０上に、前記ＳＲＡＭ２０Ａ，２０Ｂの他に、様々な論理回路やＤＲＡＭなどが設けられている。
【００３３】
さて、図４の半導体集積回路装置では、ＳＲＡＭ２０Ａおよび２０Ｂのワード線ＷＬおよびビット線ＢＬのうち、長い距離延在し、従って、寄生容量の影響を受けやすい方の配線パターンの配線層を、前記図３Ａ，３Ｂの考察から、より延在距離が短い方の配線パターンの配線層の下に設けていることに注意すべきである。
【００３４】
例えばＳＲＡＭ２０Ａではワード線ＷＬの方がビット線ＢＬよりも長く、このためワード線ＷＬの配線層をビット線ＢＬの配線層の下側に設定している。一方、ＳＲＡＭ２０ＢＮでは、ビット線ＢＬの方がワード線ＷＬよりも長く、このため、ビット線ＢＬの配線層を、ワード線ＷＬの配線層の下に設定している。
【００３５】
かかる構成により、前記図３Ｂで説明したような、長い配線パターンの配線層を上層に設けたことにより、寄生容量の効果が増大する問題が回避され、ＳＲＡＭ２０Ａ，２０Ｂはいずれも高速で動作することができる。
【００３６】
またかかる構成により、半導体基板２０上には、ワード線の配線層がビット線の配線層の上層に設けられた構成のＳＲＡＭと、ビット線の配線層がワード線の配線層の上層に設けられた構成のＳＲＡＭとが、混在することになる。
【００３７】
図８は、前記図４のＳＲＡＭ２０Ａ，２０Ｂのメモリセルアレイ２１のレイアウトを、図９は、図８のメモリセルアレイ２１中、図１のＳＲＡＭ１０に対応する１メモリセルのレイアウトを示す。
【００３８】
図９を参照するに、メモリセル中には、前記シリコン基板２０中の素子分離領域２０Ｉにより帯状の素子領域Ｄ１〜Ｄ４が画成されており、前記素子領域Ｄ１にはドライバトランジスタＤＴ１とトランスファトランジスタＴＦ１が形成されており、素子領域Ｄ２にはロードトランジスタＬＴ１が形成されており、素子領域Ｄ３にはロードトランジスタＬＴ２が形成されており、素子領域Ｄ４にはトランスファトランジスタＴＦ２とドライバトランジスタＤＴ２が形成されている。前記素子領域Ｄ１には、接地コンタクトＧＮＤと前記ノードＮ１に対応するコンタクト、さらにワードラインＷＬとのコンタクトＶ２、およびビットラインＢＬとのコンタクトＶ１が形成されている。前記素子領域Ｄ２には、電源コンタクトＶＤＤとコンタクトＶ３が、前記素子領域Ｄ３には電源コンタクトＶＤＤとコンタクトＶ４が、また素子領域Ｄ４には、電源コンタクトＶＤＤとコンタクトＶ４が、形成されている。また前記素子領域Ｄ４には、接地コンタクトＧＮＤと前記ノードＮ２に対応するコンタクト、さらにワードラインＷＬとのコンタクトＶ６、およびビットライン／ＢＬとのコンタクトＶ５が形成されている。前記図２の回路図を参照。
【００３９】
さらに、第１層配線層により、前記素子領域Ｄ１においてはトランジスタＤＴ１のゲート電極Ｇ３およびトランジスタＴＦ１のゲート電極Ｇ４が、前記素子領域Ｄ２においてはトランジスタＬＴ１のゲート電極Ｇ１が、前記素子領域Ｄ３においてはトランジスタＬＴ２のゲート電極Ｇ２が、前記素子領域Ｄ４においてはトランジスタＤＴ２のゲート電極Ｇ５およびトランジスタＴＦ２のゲート電極Ｇ６が、それぞれ形成されている。
【００４０】
さらに、図８に示すように、メモリセルアレイ２１では、図９に示すメモリセルが繰り返し形成されている。
【００４１】
図１０は、前記ＳＲＡＭ２０Ａで使われるメモリセルアレイ２１の、ワード線ＷＬおよびビット線ＢＬまで含めたレイアウトを、図１１Ａ，１１Ｂは、前記メモリセルアレイ２１の、図１０中、線Ａ−Ａ’およびＢ−Ｂ’にそれぞれ沿った断面図を示す。図１０中、図面が複雑になるのを避けるため、ワード線ＷＬは一本だけしか示していない。また図１１Ａ，１１Ｂ中、配線層とともに多層配線構造を構成する層間絶縁膜の図示は省略している。
【００４２】
図１０および図１１Ａを参照するに、ＳＲＡＭ２０Ａではワード線ＷＬがビット線ＢＬあるいは／ＢＬよりも長く延在しているため、ワード線ＷＬの寄生容量の影響を低減すべく、ワード線ＷＬを、第３層目の配線層（Ｍｅｔａｌ３）に形成されたビット線ＢＬあるいは／ＢＬより下の、第２層目の配線層（Ｍｅｔａｌ２）に形成しているのがわかる。
【００４３】
図１０および図１１Ａの平面図に示すように、第３層目の配線層（Ｍｅｔａｌ３）には、電源配線パターンＶＳＳ，ビット線パターンＢＬ，電源配線パターンＶＤＤ，および電源配線パターンＶＳＳが含まれている。また図１１Ａの断面図には、第１層目の配線層に形成され、ノードＮ１とコンタクトＶ３の間を接続し、ロードトランジスタＬＴ１とドライバトランジスタＤＴ１を直列接続する配線パターンＭａが示されている。同様に図１１Ａの断面図には、第１層目の配線層に形成され、ノードＮ２とコンタクトＶ４の間を接続し、ロードトランジスタＬＴ２とドライバトランジスタＤＴ２を直列接続する配線パターンＭｂが示されている。
【００４４】
なお、図１１Ｂの断面図では、ビット線ＢＬが、第２層目の配線層Ｍｅｔａｌ２および第１層目の配線層Ｍｅｔａｌ１を介して、シリコン基板２０中、前記ＳＲＡＭ２０Ａの領域に形成された素子領域Ｄ１に、前記図９で説明したコンタクトＶ１においてコンタクトしているのがわかる。また図１１Ｂの断面図では、第３層目の配線層Ｍｅｔａｌ３に形成された電源配線パターンＶＤＤが、第２層目の配線層Ｍｅｔａｌ２および第１層目の配線層Ｍｅｔａｌ１を介して、前記シリコン基板２０中、前記ＳＲＡＭ２０Ａの領域に形成された素子領域Ｄ３に、電源コンタクトＶ８において接続され、また電源パターンＶＳＳが、第２層目の配線層Ｍｅｔａｌ２および第１層目の配線層Ｍｅｔａｌ１を介して、同じＳＲＡＭ２０Ａの素子領域Ｄ４に、接地コンタクトＶ９において接続されているのがわかる。
【００４５】
図１２は、前記ＳＲＡＭ２０Ｂで使われるメモリセルアレイ２１の、ワード線ＷＬおよびビット線ＢＬまで含めたレイアウトを、図１３Ａ，１３Ｂは、前記メモリセルアレイ２１の、図１２中、線Ａ−Ａ’およびＢ−Ｂ’にそれぞれ沿った断面図を示す。図１２中、図面が複雑になるのを避けるため、ワード線ＷＬは一本だけしか示していない。
【００４６】
図１２および図１３Ａを参照するに、ＳＲＡＭ２０Ｂではビット線ＢＬ，／ＢＬがワード線ＷＬよりも長く延在しているため、ビット線ＢＬ，／ＢＬの寄生容量の影響を低減すべく、ビット線ＢＬ，／ＢＬを、第３層目の配線層（Ｍｅｔａｌ３）に形成されたワード線ＷＬより下の、第２層目の配線層（Ｍｅｔａｌ２）に形成しているのがわかる。
【００４７】
図１２の平面図に示すように、第３層目の配線層（Ｍｅｔａｌ３）には、ワード線ＷＬの他、電源配線パターンＶＳＳが含まれており、前記電源配線パターンＶＳＳは前記ワード線ＷＬと平行に延在している。一方、第２層目の配線層（Ｍｅｔａｌ２）には、ビット線ＢＬおよび／ＢＬの他に電源配線パターンＶＤＤが含まれており、前記電源配線パターンＶＤＤは前記ビット線ＢＬあるいは／ＢＬと平行に延在している。
【００４８】
図１３Ａの断面図では、第３層目の配線層に形成されたワード線ＷＬが、第２層目の配線層に形成された配線パターンと、ビアホールＶａ，Ｖｂでコンタクトしており、さらにビット線ＢＬおよび電源配線パターンＶＤＤが、前記ワード線ＷＬの下層の第２層目の配線層に形成されているのがわかる。また図１３Ａの断面図には、第１層目の配線層に形成され、ノードＮ１とコンタクトＶ３の間を接続し、ロードトランジスタＬＴ１とドライバトランジスタＤＴ１を直列接続する配線パターンＭａが示されている。同様に図１３Ａの断面図には、第１層目の配線層に形成され、ノードＮ２とコンタクトＶ４の間を接続し、ロードトランジスタＬＴ２とドライバトランジスタＤＴ２を直列接続する配線パターンＭｂが示されている。
【００４９】
一方図１３Ｂの断面図では、第３層目の配線層に形成された電源配線パターンＶＳＳが、第２層目の配線パターンおよび第１層目の配線パターンを介して、素子領域Ｄ４に、接地コンタクトＶ９において接続されており、ビット線パターンＢＬが、第１層目の配線パターンを介して素子領域Ｄ１に、コンタクトＶ１において接続されているのがわかる。また第２層目の電源配線パターンＶＤＤが、第１層目の配線パターンを介して素子領域Ｄ３に、電源コンタクトＶ８にて接続されているのがわかる。
【００５０】
このように、本発明では、同一のメモリセルレイアウトを使いながら、ＳＲＡＭ２０Ａ，２０Ｂの各々において、ワード線ＷＬ，ビット線ＢＬの長さに応じて、配線層を選択することにより、寄生容量の影響を軽減することが可能となる。
【００５１】
図１４は、前記図４の半導体集積回路装置のうち、ＳＲＡＭ２０Ａ，２０Ｂの設計方法を示すフローチャートである。
【００５２】
図１４を参照するに、最初にステップ１においてＳＲＡＭ２０Ａ，２０Ｂの各々について、ワード線ＷＬの本数（行数）およびビット線ＢＬの数（列数）が入力され、ステップ２において、セルアレイ配置情報から、行方向へのメモリセルの数Ｘおよび列方向へのメモリセルの数Ｙが算出される。
【００５３】
次にステップ３において、全ビット線ＢＬおよび全ワード線の寄生容量Ｃbit totalおよびＣword totalが、個々のビット線ＢＬの寄生容量Ｃbitおよび個々のワード線ＷＬの寄生容量Ｃwordより、式
Ｃbit total＝Ｃbit×Ｙ                                           （１）
Ｃword total＝Ｃword×Ｘ                                                 （２）
により求められる。
【００５４】
あるいはステップ３において、全ビット線ＢＬおよび全ワード線の寄生抵抗Ｒbit totalおよびＲword totalを、個々のビット線ＢＬの寄生抵抗Ｒbitおよび個々のワード線ＷＬの寄生抵抗Ｒwordより、式
Ｒbit total＝Ｒbit×Ｙ                                           （３）
Ｒword total＝Ｒword×Ｘ                                                 （４）
により、求めてもよい。
【００５５】
あるいはステップ３において、全ビット線ＢＬおよび全ワード線ＷＬに接続されるトランジスタの総数が、個々のビット線ＢＬおよびワード線ＷＬに接続されるトランジスタの数ＴbitおよびＴwordを使って、式
ＢｉｔコンタクトＴｒ数Total＝Ｔbit×Y                           （５）
ＷｏｒｄコンタクトＴｒ数Total＝Ｔword×Ｘ    （６）
により求めてもよい。
【００５６】
さらにステップ４において、当該ＳＲＡＭの読み書き動作において、ビット線ＢＬおよびワード線ＷＬの寄生容量に起因して生じる遅延量を、ビット線ＢＬをワード線ＷＬの下方に形成した場合、およびワード線ＷＬをビット線ＢＬの下方に形成した場合について、それぞれ前記式（１），（２）を使って、式
Delay1(LBbit線)  = Con1×Cbit_total×word + Con2×Cword_total×bit + Con3×word×bit + Con4
Delay2(LBword線) = Con5×Cbit total×word + Con6×Cword_total×bit + Con7×word ×bit + Con8
注: Con1 〜 Con8は定数、word, bitは、ＲＡＭの構成により決定される数字で、例えば512word×32bit構成のＲＡＭの場合は、word=512，bit=32となる
により求め、より高速な動作速度を与える配線層の組みあわせを選択する。
【００５７】
あるいはステップ４で、当該ＳＲＡＭの読み書き動作において、ビット線ＢＬおよびワード線ＷＬの寄生抵抗に起因して生じる遅延量を、ビット線ＢＬをワード線ＷＬの下方に形成した場合、およびワード線ＷＬをビット線ＢＬの下方に形成した場合について、それぞれ前記式（３），（４）を使って、式
Delay３(LBbit線)  = Con11×Rbit_total×word + Con12×Rword_total×bit + Con13×word×bit + Con14
Delay４(LBword線) = Con15×Rbit_total×word + Con16 ×Rbit_total×bit + Con17×word ×bit + Con18
注: Con11 〜 Con18は定数、word, bitは、ＲＡＭの構成により決定される数字で、例えば512word×32bit構成のＲＡＭの場合は、word=512，bit=32となる
により求め、より高速な動作速度を与える配線層の組みあわせを選択するようにしてもよい。
【００５８】
あるいはステップ４で、当該ＳＲＡＭの読み書き動作において、ビット線ＢＬおよびワード線ＷＬに接続されたトランジスタに起因して生じる遅延量を、ビット線ＢＬをワード線ＷＬの下方に形成した場合、およびワード線ＷＬをビット線ＢＬの下方に形成した場合について、それぞれ式
Delay5(LBbit線)   = Con21×Bit_Tr数_total×word + Con22×word_Tr数_total×bit + Con23×word×bit + Con24
Delay6(LBword線) = Con25×Bit_Tr数_total×word + Con26×word_Tr数_total× bit + Con27×word ×bit + Con28
注: Con21 〜 Con28は定数、word, bitは、RAMの構成により決定される数字で、例えば512word×32bit構成のＲＡＭの場合は、word=512，bit=32となる
により求め、より高速な動作速度を与える配線層の組みあわせを選択するようにしてもよい。
【００５９】
本発明によれば、基板上に複数のＳＲＡＭを構成する際に、同一のメモリセルレイアウトを使いながら、ワード線ＷＬおよびビット線ＢＬの寄生容量、あるいは寄生抵抗、あるいは接続トランジスタ数を勘案して、多層配線構造中、ワード線ＷＬおよびビット線ＢＬの配線層を最適に決定することができ、ＳＲＡＭの読み書き動作を最適化することが可能となる。その際、図１１Ａ，１１Ｂを図１３Ａ，１３Ｂと比較するとわかるように、第１層目〜第３層目の配線層の配線パターンのみを変更することで、上記の最適化が可能であり、半導体集積回路装置の設計作業の負荷が増えることはない。
【００６０】
なお、以上の説明では基板としてシリコン基板を使った例を説明したが、本発明はかかる特定の構成に限定されるものではなく、ＳＯＩ（silicon-on-insulator）基板や化合物半導体基板など、他の基板を使って構成することも可能である。
【００６１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００６２】
【図１Ａ】従来半導体集積回路装置で使われていたＳＲＡＭの構成を示す図である。
【図１Ｂ】従来半導体集積回路装置で使われていた別のＳＲＡＭの構成を示す図である。
【図２】ＳＲＡＭの回路図である。
【図３Ａ】本発明の課題を説明する図である。
【図３Ｂ】本発明の課題を説明する図である。
【図４】本発明の実施形態による半導体集積回路装置の構成を示す図である。
【図５Ａ】図４の半導体集積回路装置で使われるＳＲＡＭの一部を示す図である。
【図５Ｂ】図４の半導体集積回路装置で使われるＳＲＡＭの一部を示す図である。
【図６】図４の半導体集積回路装置で使われるＳＲＡＭの一部を示す図である。
【図７】図４の半導体集積回路装置で使われるＳＲＡＭの一部を示す図である。
【図８】図４の半導体集積回路装置で使われるＳＲＡＭのメモリセルアレイの一部を示す図である。
【図９】図８のメモリセルアレイのうち、1メモリセルの構成を示す図である。
【図１０】図４の半導体集積回路装置で使われる第１のＳＲＡＭにおけるメモリセルアレイの構成を示す図である。
【図１１Ａ】図１０のメモリセルアレイの断面を示す図である。
【図１１Ｂ】図１０のメモリセルアレイの別の断面を示す図である。
【図１２】図４の半導体集積回路装置で使われる第２のＳＲＡＭにおけるメモリセルアレイの構成を示す図である。
【図１３Ａ】図１２のメモリセルアレイの断面を示す図である。
【図１３Ｂ】図１２のメモリセルアレイの別の断面を示す図である。
【図１４】本実施形態による半導体集積回路において使われるＳＲＡＭの設計手順を示すフローチャートである。
【符号の説明】
【００６３】
２０  基板
２０Ａ，２０Ｂ  ＳＲＡＭ
２０Ｉ  素子分離領域
２１  メモリセルアレイ
２２  ワード線ドライバ回路
２２Ａ  ＮＡＮＤゲート
２２Ｂ〜２２Ｇ  ＮＯＲゲート
２３  入出力回路
２３Ａ  コラムセレクタ
２３Ｂ  ライトアンプ
２３Ｃ  入力データレジスタ
２３Ｄ  センスアンプ
２３Ｅ  出力バッファ
２４  コントロール回路
２４Ａ  アドレスレジスタ
２４Ｂ  行デコーダ
２４Ｃ  コラムデコーダ
２４Ｄ  クロックバッファ
２４Ｅ  パルス発生器
Ｄ１〜Ｄ４  素子領域
ＤＴ１，ＤＴ２  ドライバトランジスタ
ＬＴ１，ＬＴ２  ロードトランジスタ
ＴＦ１，ＴＦ２  トランスファトランジスタ
Ｇ１〜Ｇ６  ゲート
Ｎ１，Ｎ２  ノード
Ｖ１〜Ｖ８  コンタクト
【図１Ａ】
2009252966.tif 000003
【図１Ｂ】
2009252966.tif 000004
【図２】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図１４】
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【図３Ａ】
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【図３Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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