(57)【要約】【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。【選択図】図１
2009123981.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域および第２領域を有するシリコン基板の主面に、保護膜を形成する工程と、
（ｂ）第１ドライエッチングにより、前記保護膜のうち、前記第１領域および第２領域を覆う部分を除去する工程と、
（ｃ）前記（ｂ）工程の後、前記第２領域に対して第２ドライエッチングを施す工程と、
（ｄ）前記（ｃ）工程の後、前記シリコン基板の主面上に金属膜を堆積し、熱処理を施すことで、前記保護膜で覆われずにシリコンが露出した領域に、金属シリサイド膜を形成する工程とを有し、
前記（ｃ）工程では、前記第１領域に対して前記第２ドライエッチングを施さず、
前記第２ドライエッチングは、前記第１ドライエッチングよりも低い高周波パワーによって施され、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程において形成する前記金属シリサイド膜は、前記第１領域に形成する第１金属シリサイド膜の膜厚よりも、前記第２領域に形成する第２金属シリサイド膜の膜厚の方が厚いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１ドライエッチングは、炭素、水素およびフッ素の化合物を含むガスを用いることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ａ）工程に至る前に、
前記シリコン基板の主面のうち、前記第１領域に第１素子を形成し、前記第２領域に第２素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１素子および前記第２素子は、ＭＩＳ型電界効果トランジスタであり、
前記（ｄ）工程では、前記ＭＩＳ型電界効果トランジスタの、ソースまたはドレイン用の半導体領域上に、前記金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、多数のＭＩＳ型電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の高度な情報化社会の発展に伴い、移動通信端末、高速情報処理機器、大容量記憶装置などの需要はますます拡大している。これらの機器には、大容量の情報を高速で処理または記憶する半導体装置が不可欠である。そして、上記のような動向の中、半導体装置自体の多機能化、高性能化が更に厳しく要求されるようになっている。
【０００３】
半導体装置の多機能化、高性能化を実現する技術の一例として、半導体チップ上に形成された半導体集積回路を構成する半導体素子を微細化し、高集積化する技術がある。半導体素子を微細化することにより、ロジックを構成する半導体装置では、より高速な情報処理が可能となり、メモリを構成する半導体装置では、より大容量の情報を記憶することが可能となる。
【０００４】
更に、上記のような半導体素子の微細化、高集積化によれば、同一機能の半導体チップを省面積化することができる。そして、異なる機能を有する複数の小型化された半導体チップを単一のパッケージ内に封止し、更に多機能化、高性能化を実現した、所謂システムインパッケージ（System in Package：ＳｉＰ）を実現することができる。このような様々な機能を一製品として備えたＳｉＰは、別工程を経て形成される種々の機能性を有する半導体チップを組み合わせて構成されるため、顧客のニーズに応じた製品開発を可能とするという利点も持つ。
【０００５】
例えば、同一基板上に金属シリサイド膜を形成する前に、所望のシリコン部分にイオン注入を施すことで、当該部分に形成される金属シリサイド膜を厚く形成する技術などが、特開平１１−４０６７９号公報（特許文献１）などに開示されている。
【０００６】
また、例えば、同一基板上のＰ型拡散層とＮ型拡散層のドーパントの違いにより、形成される金属シリサイド膜の膜厚に違いを持たせる技術などが、特開平６−１０４２０４号公報（特許文献２）などに開示されている。
【特許文献１】特開平１１−４０６７９号公報
【特許文献２】特開平６−１０４２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のような半導体素子の微細化が進むにつれ、以下に示すような課題が明らかになってきた。要求される特性を保持しつつ、半導体素子の寸法を微細化するには、デザインルールと称される一定の縮小率に従ってスケールダウンしなければならない。このとき、半導体素子に寄生的に含まれる電気抵抗は細線化され、微細化に伴って抵抗値が上昇する現象（細線効果）が顕著となる。
【０００８】
例えば、ＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以下、単にトランジスタ）においては、ゲート電極またはソース／ドレイン領域に給電する必要がある。通常、当該ゲート電極またはソース／ドレイン領域の表面に、金属とシリコンとの化合物である金属シリサイド膜を形成し、これを介して外部から給電する。この金属シリサイド膜自体は、金属級の低い抵抗値を有しているが、上記のような微細化に伴う細線効果によって抵抗値が上昇してしまう。トランジスタへの給電経路が高抵抗であることは、例えばオン電流を低下させることなど、性能を劣化させる要因となる。
【０００９】
これには、金属シリサイド膜の膜厚を厚く形成することが有効である。即ち、微細化による細線化を厚膜化により回避し、低抵抗化する。一方、半導体チップ上には、異なる特性の半導体素子が多種存在し、これらは同一の工程で形成される金属シリサイド膜を有する。そして、例えば接合リーク電流を生じやすい構造であるなど、金属シリサイド膜の厚膜化が望ましくない箇所が存在する。従って、半導体チップを構成する同一基板上において、金属シリサイド膜を厚く形成する領域と、薄く形成する領域とを作り分ける技術が必要となる。
【００１０】
そこで、本発明者らが、上記の技術により、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける工程を検討したところ、以下のような課題が見出された。
【００１１】
第１に、所望の領域にイオン注入を施すことで、選択的に膜厚の厚い金属シリサイド膜を形成する技術に対して見出された課題について説明する。この技術では、同様の工程で金属シリサイド膜を形成しても、下地のシリコン領域がアモルファス化されている場合、他よりも厚く金属シリサイド膜が形成されるという性質を用いている。即ち、金属シリサイドを厚く形成したい領域に予めイオン注入を施すことで、下地となるシリコン領域をアモルファス化する。
【００１２】
本発明者らの検討によれば、この技術を導入する場合、例えばヒ素（Ａｓ）などをイオン注入する工程が既存であり、現実的である。しかし、既存のイオン注入工程は、一般的に、シリコン基板に不純物拡散層を形成するために用いられる。従って、ここでの目的はシリコン領域をアモルファス化することであっても、注入されたイオンは、後の熱処理などによって、キャリアを生成する不純物となる。即ち、イオン注入工程を用いた当該技術では、金属シリサイド膜厚だけでなく、注入対象領域の不純物濃度をも変動させる。
【００１３】
例えば、上記のアモルファス化のためのイオン注入工程を、全工程におけるイオン注入の一要素として組み込んでおき、これにより発生するキャリアの影響を、予め計算に入れておくことで、この問題を回避することも考えられる。しかし、これは、半導体装置の製造工程の設計をより煩雑にし、あるいは、設計変更を容易に行えなくする要因となる。
【００１４】
また、例えば、シリコン中で導電性に影響を与えることのない材料をドーパントとすることで、上記の問題を回避することも考えられる。しかし、このように導電性に関係ない不純物を注入する工程は、半導体装置の製造工程では稀であり、工程の設計をより煩雑し、あるいは、製造工程数の増大を招く要因となる。
【００１５】
また、本発明者らの更なる検討によれば、イオン注入を施すシリコン領域において、アモルファス化される領域の広がりを制御するのは困難である。従って、この技術における金属シリサイド膜の膜厚の変化は、制御性の低いものとなる。
【００１６】
以上のように、本発明者らの検討によれば、イオン注入により所望のシリコン領域をアモルファス化するという技術では、不純物濃度の変動、工程の煩雑化、または、膜厚の制御性などの観点から、金属シリサイド膜厚の異なる領域を作り分けるのは困難であることが明らかになった。
【００１７】
第２に、Ｐ型拡散層とＮ型拡散層とのドーパントの違いにより、膜厚の異なる金属シリサイド膜を作り分ける技術に対して見出された課題について説明する。この技術では、シリコン基板中でＰ型不純物となるヒ素は、金属のシリサイド反応を抑制するという性質を用いている。即ち、Ｐ型拡散層上の方がＮ型拡散層上よりも厚い金属シリサイド膜を形成することができる。
【００１８】
しかし、本発明者らが適用を検討している金属シリサイド膜厚に相違を持たせたい領域とは、前述のように、素子寸法などに依存しており、下地のシリコン領域の導電型には依存しない。即ち、この技術では、Ｎ型拡散層上にＰ型拡散上よりも厚い金属シリサイド膜を形成することや、同一Ｎ型拡散層上または同一Ｐ型拡散層上において、異なる膜厚の金属シリサイド領域を作り分けることは困難である。
【００１９】
また、本発明者らの更なる検討によれば、ドーパント濃度のみで金属のシリサイド反応を制御するのは困難であり、この技術における金属シリサイド膜の膜厚の変化は、制御性の低いものとなる。
【００２０】
以上のように、本発明者らの検討によれば、ドーパント極性の違いによる、金属のシリサイド化の反応性の相違を利用するという技術では、作り分け領域の低自由度、または、膜厚の制御性などの観点から、金属シリサイド膜厚の異なる領域を作り分けるのは困難であることが明らかになった。
【００２１】
そこで、本発明の目的は、半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２４】
シリコン基板の主面の第１領域に第１素子を、同第２領域に第２素子を形成した後、主面に保護膜を形成し、第１ドライエッチングを施すことで、第１領域および第２領域を覆う保護膜を除去する。その後、第１ドライエッチングよりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングを、第２領域に対して施す。その後、シリコン基板の主面上に金属膜を堆積し、熱処理を施すことで、金属シリサイド膜を形成する。
【発明の効果】
【００２５】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２６】
即ち、半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分けることができる。
【発明を実施するための最良の形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１では、例えばＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタ（以下、単にトランジスタ）など、複数の半導体素子を備える半導体装置を製造する工程において、金属シリサイド膜厚の異なる領域を作り分ける技術を例示する。
【００２９】
図１は、本実施の形態１の半導体装置の製造工程を示すフロー図である。図２〜図７および図９、図１０、図１２には、本実施の形態１の製造工程中における半導体装置の要部断面図を示している。以下では、図１のフロー図に示す工程ｓ１０１〜工程ｓ１０８に倣いながら、その製造工程の詳細について断面図を用いて説明する。
【００３０】
一般的に、半導体装置の製造工程は、半導体ウェハと称される平面略円形状の半導体基板に対して施される。この半導体ウェハは、チップ領域と称される複数の領域に分けられている。複数のチップ領域には、一括して同様の工程を施すことで、同様の素子群および配線などを形成する。また、複数のチップ領域は、半導体ウェハ上でアレイ状に配列し、各々は直線網目状のスクライブラインによって隔てられている。本実施の形態１では、これら同様の複数のチップ領域のうちの１つを代表して用い、製造工程を例示および図示する。
【００３１】
はじめに、半導体基板上に種々の半導体素子を形成する工程ｓ１０１が施される。本実施の形態１において、半導体素子を形成する工程ｓ１０１とは、半導体基板上に素子の構成要素を形成し、プラグや配線などの接続に必要な金属シリサイド膜を形成する前の工程までを指す。以下では図２〜図４の要部断面図を用いて、素子形成工程ｓ１０１を詳細に説明する。
【００３２】
図２に示すように、シリコン単結晶からなる半導体ウェハとして、厚さ方向に沿って互いに反対側に位置する主面ｆ１および裏面ｆ２を有するシリコン基板１を準備する。シリコン基板１の導電型は、例えば、Ｐ型であるとする。Ｐ型とは、ＩＶ族の半導体材料であるシリコンなどにおいて、Ｖ族やＶＩ族の元素よりも、ＩＩ族やＩＩＩ族の元素である例えばホウ素（Ｂ）などの不純物の濃度の方が高い状態であり、多数キャリアが正孔（またはホールとも言う）であるような半導体材料の導電型を表す。
【００３３】
その後、シリコン基板１の主面ｆ１に、例えば酸化シリコン膜などの絶縁膜よりなる浅溝型の分離部２を形成する。本実施の形態１では分離部２として浅溝型の所謂ＳＴＩ（Shallow Trench Isolation）構造として例示するが、良く知られたフィールド絶縁膜構造のものであっても良い。
【００３４】
ここで、本実施の形態１では、シリコン基板１の主面ｆ１上において、分離部２によって規定される領域のうち、第１領域Ｒ１、第２領域Ｒ２および第３領域Ｒ３の３つの領域に施される工程を説明する。後に詳細を説明するように、第１領域Ｒ１および第２領域Ｒ２にはそれぞれ特性の異なるトランジスタを形成し、第３領域Ｒ３には抵抗素子を形成する。抵抗素子は絶縁膜上に形成するため、第３領域Ｒ３においては、シリコン基板１の主面ｆ１の全面に分離部２が形成されている。
【００３５】
続いて、分離部２によって規定される第１領域Ｒ１および第２領域Ｒ２におけるシリコン基板１の主面ｆ１に、Ｎ型の半導体領域であるＮウェル３を形成する。Ｎ型とは、ＩＶ族の半導体材料であるシリコンなどにおいて、ＩＩ族やＩＩＩ族の元素よりも、ＶＩ族やＶ族の元素である例えばヒ素（Ａｓ）やリン（Ｐ）などの不純物の濃度の方が高い状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。Ｎウェル３は、後に半導体素子を形成するための領域として、シリコン基板１から電気的に分離された領域を形成することを目的として形成される。まず、Ｐ型のシリコン基板１に対して、ドナーとなる不純物イオン（例えばヒ素イオンなど）を、例えばイオン注入法によって注入する。その後、不純物を活性化させると共に拡散させることで所望の不純物濃度となるように、熱処理を施す。
【００３６】
なお、Ｐ型の半導体領域を形成する場合は、アクセプタとなる不純物イオン（例えばホウ素イオンなど）を注入すれば良い。また、Ｎウェル３を形成する上記の工程において、イオン注入を施さない領域は、例えば通常のフォトリソグラフィ法などによってパターニングされたフォトレジスト膜などで覆い（図示しない）、イオン注入マスクとすれば良い。また、第１領域Ｒ１と第２領域Ｒ２とで形成するＮウェル３における不純物濃度などの条件が同じであれば、同一の工程により形成しても良い。以後、シリコン基板１にＮ型またはＰ型の半導体領域を形成する工程は、特記しない限り同様であるとする。
【００３７】
次に、図３に示すように、シリコン基板１の主面ｆ１上において、第１領域Ｒ１にゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を、第２領域Ｒ２にゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を、また、第３領域Ｒ３に絶縁膜Ｉ１および導体膜Ｅ１を形成する。本実施の形態１において、例えば、ゲート絶縁膜ＧＩ１，ＧＩ２、および、絶縁膜Ｉ１は、酸化シリコン膜などであるとし、ゲート電極ＧＥ１，ＧＥ２、および、導体膜Ｅ１は、多結晶シリコン（またはポリシリコンとも言う）膜などであるとする。
【００３８】
上記各要素の形成方法に関し、第１領域Ｒ１を例に説明すると、以下の通りである。まず、シリコン基板１の主面ｆ１にゲート絶縁膜ＧＩ１としての酸化シリコン膜を、例えば熱酸化法などにより形成する。その後、ゲート電極ＧＥ１としてのポリシリコン膜を、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより形成する。続いて、所望の形状となるように加工する。加工は、フォトリソグラフィ法などによりパターニングしたフォトレジスト膜（図示しない）をエッチングマスクとして、異方性エッチングなどを施すことによって行う。第２領域Ｒ２、第３領域Ｒ３においても同様であるとする。特に、第１領域Ｒ１および第２領域Ｒ２に形成したゲート電極ＧＥ１，ＧＥ２は、後にトランジスタのゲート電極となるものであり、上記形状加工により決められるゲート幅などは、トランジスタの電気特性に影響するパラメータの一つとなる。
【００３９】
また、第１領域Ｒ１、第２領域Ｒ２、または、第３領域Ｒ３のいずれかにおいて、形成する上記各要素の厚さなどが同様である場合、同一の工程により形成しても良い。例えば、本実施の形態１において、各領域Ｒ１〜Ｒ３に形成するゲート電極ＧＥ１，ＧＥ２および導体膜Ｅ１の厚さは同様であり、同一の工程によりＣＶＤ法などによって形成する。また、上記各要素の形状加工においては、フォトリソグラフィ法によるエッチングマスク形成や異方性エッチング工程を、領域によらず一括して行っても良い。
【００４０】
また、ポリシリコン膜で構成されたゲート電極ＧＥ１，ＧＥ２および導体膜Ｅ１は、所望の抵抗値となるように、不純物のドーピングを施しても良い。その際には、例えばイオン注入法とその後の熱処理とにより、不純物を導入する（図示しない）。
【００４１】
次に、図４に示すように、Ｐ型の半導体領域であるエクステンション領域４を形成する。エクステンション領域４は、ゲート電極ＧＥ１，ＧＥ２などをイオン注入マスクとして、シリコン基板１の主面ｆ１にイオン注入を施すことによって形成する。このようにすることで、Ｎウェル３において、ゲート電極ＧＥ１，ＧＥ２直下にはＰ型領域は形成されず、それ以外にエクステンション領域４が形成される。
【００４２】
続いて、ゲート電極ＧＥ１，ＧＥ２および導体膜Ｅ１の側壁に、例えば酸化シリコン膜などからなるサイドウォールスペーサ５を形成する。サイドウォールスペーサ５は、シリコン基板１の主面ｆ１上に、例えばＣＶＤ法などにより酸化シリコン膜を形成し、その全面に異方性エッチングを施すことで除去する、所謂エッチバック法により形成する。
【００４３】
その後、ソースまたはドレイン用の半導体領域としてＰ型の半導体領域であるソース／ドレイン領域６を形成する。ソース／ドレイン領域６は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサ５などをイオン注入マスクとして、シリコン基板１の主面ｆ１にイオン注入を施すことによって形成する。このようにすることで、サイドウォールスペーサ５の直下にはエクステンション領域４が残り、それ以外の露出した領域にソース／ドレイン領域６が形成される。
【００４４】
ここで、エクステンション領域４およびソース／ドレイン領域６は、トランジスタの反転チャネルに対してキャリアを授受する役割を担う。特に、エクステンション領域４は、トランジスタに要求される電気特性によって決まる不純物濃度を有する。また、ソース／ドレイン領域６は、エクステンション領域４に対する潤滑なキャリアの授受を実現するための高い不純物濃度を有する。一般的に、トランジスタの寸法は縮小される動向にあり、エクステンション領域４の不純物濃度はソース／ドレイン領域６の不純物濃度よりも低くなるように形成する。
【００４５】
以上の工程により、シリコン基板１の主面ｆ１に、種々の半導体素子が形成されたことになる。即ち、第１領域Ｒ１にはｎチャネル型の第１トランジスタ（第１素子）Ｑ１を形成し、第２領域Ｒ２にはｎチャネル型の第２トランジスタ（第２素子）Ｑ２を形成し、第３領域Ｒ３には抵抗素子Ｄ１を形成した。以後の工程では、各素子への電気的な接続を行うための構成を形成する。
【００４６】
図５に示すように、シリコン基板１の主面ｆ１に保護酸化膜（保護膜、絶縁膜）ＰＴ１を形成する（図１の工程ｓ１０２）。保護酸化膜ＰＴ１は、例えば酸化シリコン膜などを、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料としたＣＶＤ法などにより形成する。本実施の形態１において、保護酸化膜ＰＴ１は、後の工程で金属シリサイド膜が形成されるのを防ぐために形成する。即ち、以後の工程では、金属シリサイド膜を形成する領域では下地を露出させるように、保護酸化膜ＰＴ１を開口することになる。従って、本実施の形態１は、抵抗素子Ｄ１のように、シリコン領域の少なくとも一部を保護膜ＰＴ１で覆い、後述の金属シリサイド膜の形成を防止する必要がある素子を有するような半導体装置の製造工程に適用すれば、効果が大きい。
【００４７】
第１トランジスタＱ１および第２トランジスタＱ２には、各端子に電気的な接続を取る必要がある。即ち、ゲート電極ＧＥ１，ＧＥ２の表面と、ソース／ドレイン領域６の表面とに、後に金属シリサイド膜を形成することになる。後に詳細を説明するように、金属シリサイド膜はシリコンが露出している領域に形成される。この観点から、第１領域Ｒ１および第２領域Ｒ２では、主面ｆ１に露出しているシリコン部分は、ゲート電極ＧＥ１，ＧＥ２およびソース／ドレイン領域６だけであり、これは、金属シリサイド膜を形成する部分である。そして、それ以外は、酸化シリコン膜である分離部２やサイドウォールスペーサ５などによって覆われている。従って、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１は、以後の工程で、全て除去して良い。
【００４８】
また、抵抗素子Ｄ１とは、導体膜Ｅ１の不純物濃度と、幅、長さ、厚さなどの形状により抵抗値が決まる素子である。即ち、導体膜Ｅ１に電流が流れる際の電圧降下を抵抗として用いる素子であるから、導体膜Ｅ１表面のうち少なくとも２箇所に電気的な接続を取る必要がある。従って、第３領域Ｒ３を覆う保護酸化膜ＰＴ１は、以後の工程で、導体膜Ｅ１を覆う部分の少なくとも２箇所を除去し、金属シリサイド膜を形成することになる。各金属シリサイド膜の形成方法は、後に詳細を説明する。
【００４９】
本実施の形態１では、保護酸化膜ＰＴ１のうち、上記で説明した領域が露出されるような形状に、フォトリソグラフィ法などによりパターニングされたフォトレジスト膜７を形成する（図１の工程ｓ１０３）。
【００５０】
その後、図６に示すように、シリコン基板１の主面ｆ１に対し、フォトレジスト膜７をエッチングマスクとして、第１ドライエッチングＤＥ１を施す（図１の工程ｓ１０４）。この第１ドライエッチングＤＥ１により、フォトレジスト膜７の開口部である第１領域Ｒ１、第２領域Ｒ２、および、第３領域Ｒ３の一部を覆う部分の保護酸化膜ＰＴ１を除去していく。第１ドライエッチングＤＥ１によって保護酸化膜ＰＴ１が除去され、シリコン基板１の主面ｆ１が露出した時点で、第１ドライエッチングＤＥ１を終了し、フォトレジスト膜７を除去する。
【００５１】
上記のように、シリコン領域の一部を保護する必要がある素子を有する半導体装置の製造工程中においては、それ以外の領域の保護酸化膜ＰＴ１を除去するため、第１ドライエッチングＤＥ１が施される領域が生じる。本実施の形態１においては、保護する必要がある素子とは、第３領域Ｒ３に形成された抵抗素子Ｄ１であり、第１ドライエッチングＤＥ１が施される領域とは、第１領域Ｒ１および第２領域Ｒ２である。
【００５２】
その後、図７に示すように、パターニングされたフォトレジスト膜８を形成する（図１の工程ｓ１０５）。本実施の形態１においては、フォトレジスト膜８は、第１領域Ｒ１および第３領域Ｒ３を覆い、第２領域Ｒ２のみが開口されるような形状に、例えばフォトリソグラフィ法などによりパターニングする。
【００５３】
そして、上記のようにパターニングされたフォトレジスト膜８をエッチングマスクとして、シリコン基板１の主面ｆ１に第２ドライエッチングＤＥ２を施す。これにより、本実施の形態１では、シリコン基板１の主面ｆ１のうち、第２領域Ｒ２に対して第２ドライエッチングＤＥ２を施したことになる。第２ドライエッチングＤＥ２を終えた後、フォトレジスト膜８を除去する。
【００５４】
ここで、以上までの工程で、第１トランジスタＱ１を形成した第１領域Ｒ１と、第２トランジスタＱ２を形成した第２領域Ｒ２とに施されたドライエッチングの状況について整理する。図６を用いて説明したように、第１領域Ｒ１および第２領域Ｒ２共に、第１ドライエッチングＤＥ１が施されている。一方、図７を用いて説明したように、第１領域Ｒ１には第２ドライエッチングＤＥ２が施されておらず、第２領域Ｒ２には第２ドライエッチングＤＥ２が施されている。このように、本実施の形態１では、第２ドライエッチングＤＥ２が施されたか否かという点で、第１領域Ｒ１と第２領域Ｒ２とを作り分けたことになる。
【００５５】
ここで、本実施の形態１の半導体装置の製造工程において適用した、第１ドライエッチングＤＥ１および第２ドライエッチングＤＥ２の条件を、図８を用いて詳しく説明する。
【００５６】
第１ドライエッチングＤＥ１の高周波（またはＲＦ（Radio Frequency））パワーは６００Ｗであり、例えば第２ドライエッチングＤＥ２の２００Ｗと比較して高い。高周波パワーの高いドライエッチングでは、エッチングに用いるガス種が、より高いエネルギーを持ってエッチング対象に入射する。従って、高周波パワーの比較的高い第１ドライエッチングＤＥ１では、異方性がより高いという性質を持つ一方で、エッチング対象または下地に対して与えるダメージも多くなる。
【００５７】
また、第１ドライエッチングＤＥ１では、供給ガスとして三フッ化メタン（ＣＨＦ３）ガスを用いている。ここで、供給ガスとは、エッチング用チャンバに導入するガスのことである。本発明者らの検証によれば、エッチングガスとして炭素、水素およびフッ素の化合物からなるガス（例えば三フッ化メタンガス）を含む場合、このガスの流量を増加させると、シリコンに対してのエッチングレート（エッチング速度）が減少することが分かっている。図６を用いて説明したように、第１ドライエッチングＤＥ１は、保護酸化膜ＰＴ１を除去するために施している。従って、保護酸化膜ＰＴ１のエッチングが終わり、シリコン部分が露出した段階でエッチングが停止するように、第１ドライエッチングＤＥ１では三フッ化メタンガスを含ませている。
【００５８】
ここで、上記で説明した、高周波パワーの効果、および、三フッ化メタンガスの効果を勘案すると、第１ドライエッチングＤＥ１が下記の性質を有することが分かる。第１ドライエッチングＤＥ１では、エッチング対象である保護酸化膜ＰＴ１にダメージを与えながら、エッチングが進行する。そして、保護酸化膜ＰＴ１が除去され、シリコンが露出してエッチング対象となった領域では、エッチングの進行は停止するものの、ダメージを与え続けることになる。即ち、図１に示す工程ｓ１０４を終えた時点では、第１ドライエッチングＤＥ１を施した第１領域Ｒ１および第２領域Ｒ２では、特にシリコンが露出した領域にダメージ層が残った状態となっている。第１ドライエッチングＤＥ１によって、第１領域Ｒ１および第２領域Ｒ２においてシリコンが露出する領域とは、ゲート電極ＧＥ１，ＧＥ２の表面、および、ソース／ドレイン領域６の表面である。
【００５９】
これに対し、第２ドライエッチングＤＥ２では、第１ドライエッチングＤＥ１よりも低い高周波パワーによって施し、かつ、三フッ化メタンのような、炭素、水素およびフッ素の化合物を含むガスを用いない。即ち、第２ドライエッチングＤＥ２は、高周波パワーが低いことから、エッチングレートが遅く、異方性が低いものの、エッチング対象にダメージを与える効果が低いという性質を有する。更に、第２ドライエッチングＤＥ２は、三フッ化メタンガスなどを含んでいないことから、シリコンをもエッチングするという性質を有する。
【００６０】
ここで、図７を用いて説明したように、上記のような性質を有する第２ドライエッチングＤＥ２が施されるのは、第２領域Ｒ２である。第２領域Ｒ２は、図１に示す先の工程ｓ１０４によって第１ドライエッチングＤＥ１が施され、上記のように、ゲート電極ＧＥ２およびソース／ドレイン領域６の表面はダメージを受けている。ここに、第２ドライエッチングＤＥ２が施されると、第２ドライエッチングＤＥ２はシリコンのエッチング効果を有することから、表層のダメージ層が除去される。さらに、高周波パワーが低いので、新たに導入されるダメージは少ない。なお、フォトレジスト膜８によってマスクされた第１領域Ｒ１および第３領域Ｒ３では、第２ドライエッチングＤＥ２による上記の効果は得られない。
【００６１】
従って、図１に示す工程ｓ１０６を終えた時点では、第１領域Ｒ１と第２領域Ｒ２との間に、以下のような相違点を有する構成が形成されることになる。第１領域Ｒ１に形成された第１トランジスタＱ１においては、ゲート電極ＧＥ１およびソース／ドレイン領域６の表面にダメージ層が形成されている。一方、第２領域Ｒ２に形成された第２トランジスタＱ２においては、ゲート電極ＧＥ２およびソース／ドレイン領域６の表面のダメージ層は除去され、ダメージの少ない表層が形成されている。
【００６２】
第１領域Ｒ１と第２領域Ｒ２とにダメージ層の有無の相違を発現させるためには、上記で説明した各ドライエッチングＤＥ１，ＤＥ２時の供給ガスにおける、三フッ化メタンのような、炭素、水素およびフッ素の化合物を含むガスの流量比は、第１ドライエッチングＤＥ１よりも第２ドライエッチングＤＥ２の方が低いことが好ましい。また、本実施の形態１において上記で図８を用いて説明したように、第２ドライエッチングＤＥ２は、三フッ化メタンのような、炭素、水素およびフッ素の化合物を含むガスを用いないことが、更に好ましい。こうすることで、第１ドライエッチングＤＥ１により導入されるダメージ層を的確に除去することができる。
【００６３】
本実施の形態１では、第１領域Ｒ１と第２領域Ｒ２とが、上記のような相違（ダメージ層の有無）を有した状態で、以下において図９、図１０を用いて説明するような方法により、金属シリサイド膜を形成する。
【００６４】
なお、本実施の形態１では、金属シリサイド膜を形成する前に、これまでの工程により寄生的に発生した酸化膜や汚染層などを除去するために、シリコン基板１に対してウェットエッチングを施す（図１の工程ｓ１０７）。特に、以下で詳細を説明するように、金属シリサイド膜は、金属膜とシリコン領域との接合面における化合により形成するため、シリサイド化の前に、寄生的に発生した酸化膜や汚染層などは除去しておく必要がある。ここで、当該ウェットエッチングを行っても、シリコンはほとんどエッチングされないので、上記のような第１領域Ｒ１と第２領域Ｒ２との間の相違点（ダメージ層の有無）は維持される。
【００６５】
その後、図９に示すように、シリコン基板１の主面ｆ１に金属膜Ｍ１を堆積する（図１の工程ｓ１０８）。これにより、第１領域Ｒ１の第１トランジスタＱ１、および、第２領域Ｒ２の第２トランジスタＱ２においては、その表面の全域が金属膜Ｍ１で覆われたことになる。一方、第３領域Ｒ３の抵抗素子Ｄ１においては、導体膜Ｅ１のうち、保護酸化膜ＰＴ１で覆われずに露出していた領域が、金属膜Ｍ１で覆われたことになる。本実施の形態１において、金属膜Ｍ１は、例えばコバルト（Ｃｏ）などからなる金属材料であり、例えばスパッタリング法などによりシリコン基板１の主面ｆ１上に形成する。
【００６６】
その後、シリコン基板１に対して熱処理を施すことで、金属膜Ｍ１とシリコンとが接する箇所で、化学反応（化合、シリサイド化反応）が起こり、当該領域がシリサイド化される（図１の工程ｓ１０９）。この熱処理の後、化合に関与しなかった（未反応の）金属膜Ｍ１を除去する。
【００６７】
以上の工程によって、図１０に示すように、各トランジスタＱ１，Ｑ２のゲート電極ＧＥ１，ＧＥ２の表面およびソース／ドレイン領域６の表面、および、抵抗素子Ｄ１の導体膜Ｅ１の一部に、金属シリサイド膜ｓｃが形成される。本実施の形態１では、金属としてコバルトを用いており、金属シリサイド膜ｓｃは、コバルトシリサイド（ＣｏＳｉ２）などからなる膜となる。このような金属シリサイド膜ｓｃは、金属級の低い抵抗値を有する。
【００６８】
なお、本実施の形態１では、上記図９、図１０を用いて説明した方法と同様にして、他の材料からなる金属シリサイド膜ｓｃを形成することも可能である。例えば、金属膜Ｍ１としてニッケル（Ｎｉ）を用い、ニッケルシリサイド（ＮｉＳｉ）などからなる金属シリサイド膜ｓｃを形成することができる。一般的に、コバルトシリサイドよりもニッケルシリサイドの方が、抵抗値が低いことが知られている。
【００６９】
本実施の形態１の半導体装置の製造方法によれば、上記の工程で形成された金属シリサイド膜ｓｃのうち、第１領域Ｒ１に形成される第１金属シリサイド膜ｓｃ１の膜厚よりも、第２領域Ｒ２に形成される第２金属シリサイド膜ｓｃ２の膜厚の方が厚くなる。本発明者らの検証によれば、第１領域Ｒ１と第２領域Ｒ２との間で、施されたドライエッチング工程が異なることが、金属シリサイド膜ｓｃの膜厚に相違が現れる要因となっていることが分かっている。この検証結果について、以下で詳しく説明する。
【００７０】
図１１は、半導体ウェハ上の複数の測定点において測定したＣｏＳｉ２膜の膜厚を示すグラフ図である。横軸には、測定点の半導体ウェハの中心位置からの距離［ｍｍ］をとり、縦軸にはＣｏＳｉ２膜厚［ｎｍ］の測定結果を示している。全ての測定点において、ＣｏＳｉ２膜を形成する工程は、本実施の形態１における金属シリサイド膜ｓｃの形成工程（図１の工程ｓ１０８，ｓ１０９）と同様であるとする。
【００７１】
各測定点では、以下のような２通りの異なるエッチング履歴を有する領域にＣｏＳｉ２膜を形成し、膜厚を測定している。シリコン単結晶からなる半導体ウェハ上に、図５を用いて説明した工程と同様にして保護酸化膜ＰＴ１を形成し、これを、図６および図８を用いて説明した第１ドライエッチングＤＥ１により除去する。その後、図７および図８を用いて説明した第２ドライエッチングＤＥ２を施さずに金属シリサイド膜を形成した場合の特性が特性ｅｘ１である。一方、同第２ドライエッチングＤＥ２を施した後に、ＣｏＳｉ２膜を形成した場合の特性が特性ｅｘ２である。
【００７２】
第１ドライエッチングＤＥ１の後に、第２ドライエッチングＤＥ２を施さない場合の特性ｅｘ１よりも、第２ドライエッチングＤＥ２を施した場合の特性ｅｘ２の方が、形成したＣｏＳｉ２膜の膜厚が、ほとんどの測定点で約５ｎｍ程度厚くなっている。
【００７３】
図８を用いて説明したように、第１ドライエッチングＤＥ１が施された後には、ダメージを受けたシリコン領域が残り、第２ドライエッチングＤＥ２では、このダメージ層が除去され、新たなダメージは発生し難い。このように、下地シリコン領域に残存するダメージ層の程度によって、同一条件下でも、金属とシリコンとの化合の進み具合が異なることが、本発明者らの検証により明らかになった。更に、その結果もたらされるＣｏＳｉ２膜厚の相違は、複数の測定点でほぼ均一であり、膜厚の制御性が良いことも明らかになった。
【００７４】
以上の検証により、本実施の形態１において、第１ドライエッチングＤＥ１によるダメージ層が残る第１領域Ｒ１に形成した第１金属シリサイド膜ｓｃ１よりも、第２ドライエッチングＤＥ２によってダメージを除去した第２領域Ｒ２に形成した第２金属シリサイド膜ｓｃ２の方が厚い膜厚となる理由が明らかとなった。このように、本実施の形態１によれば、第１領域Ｒ１と第２領域Ｒ２との間で、同一基板上で膜厚の異なる金属シリサイド膜ｓｃを作り分けることができる。
【００７５】
なお、上記図７を用いた説明では、第２領域Ｒ２に対して第２ドライエッチングＤＥ２を施すとし、第１領域Ｒ１に加えて第３領域Ｒ３においても、第２ドライエッチングＤＥ２から保護するためにフォトレジスト膜８で覆うような記述をした。そのため、本実施の形態１では、第３領域Ｒ３に形成された抵抗素子Ｄ１の導体膜Ｅ１上には、第１領域Ｒ１の第１金属シリサイド膜ｓｃ１と同様の薄い金属シリサイド膜ｓｃが形成されることになるが、これに限定されるものではない。即ち、要求に応じて、抵抗素子Ｄ１などにも厚い金属シリサイド膜ｓｃを形成する必要がある場合は、第２領域と同様に、第３領域Ｒ３の保護酸化膜ＰＴ１で覆われていない領域も、第２ドライエッチングＤＥ２を施す対象とすれば良い。
【００７６】
また、本実施の形態１は、所望の領域に対して施されたドライエッチングの履歴の相違によって、金属シリサイド膜ｓｃの膜厚を変えるものである。従って、下地のシリコン部の不純物濃度に影響を及ぼすことなく、同一基板上に金属シリサイド膜厚の異なる領域を作り分けることができる。更に、下地のシリコン部の導電型に依らず、同一基板上に金属シリサイド膜厚の異なる領域を作り分けることができる。更に、膜厚の制御性良く、同一基板上に金属シリサイド膜厚の異なる領域を作り分けることができる。
【００７７】
金属シリサイド膜ｓｃの形成に続く工程を、図１２を用いて説明する。図１２に示すように、シリコン基板１の主面ｆ１を覆うようにして、絶縁膜９および層間絶縁膜１０を形成する。ここで、絶縁膜９は、層間絶縁膜１０の異方的なドライエッチングに対して選択比の高い材料を用いる。例えば、絶縁膜９は窒化シリコン膜などであるとし、層間絶縁膜１０は酸化シリコン膜などであるとする。両者は、例えばＣＶＤ法などによって形成する。層間絶縁膜１０は、後に形成するコンタクトプラグや配線などの電気的絶縁を目的として形成する。絶縁膜９は、後に説明する工程において、層間絶縁膜１０に自己整合的にコンタクトホールを形成するような、所謂ＳＡＣ（Self Align Contact）プロセスを実現するために形成する。
【００７８】
その後、層間絶縁膜１０および絶縁膜９を貫通し、金属シリサイド膜ｓｃに達するようにしてコンタクトホール１１を形成する。これは、層間絶縁膜１０および絶縁膜９に異方的なドライエッチングなどを施すことで形成する。続いて、コンタクトホール１１に、例えばタングステン（Ｗ）などの金属膜を埋め込むことで、コンタクトプラグ１２を形成する。コンタクトプラグ１２によって、上記で形成した各種半導体素子に対し、金属シリサイド膜ｓｃを介して給電することができる。層間絶縁膜１０の更に上層には、半導体素子による所望の回路構成を実現するための配線層などが形成される（図示しない）。以上が、本実施の形態１で例示する半導体装置の製造方法である。
【００７９】
本実施の形態１では、第１領域Ｒ１には、比較して薄い第１金属シリサイド膜ｓｃ１を有する第１トランジスタＱ１を形成し、第２領域Ｒ２には、比較して厚い第２金属シリサイド膜ｓｃ２を有する第２トランジスタＱ２を形成することができる。一般的に、種々の半導体素子からなる半導体装置では、薄い金属シリサイド膜を備えることが望ましいトランジスタと、厚い金属シリサイド膜を備えることが望ましいトランジスタとを、同一基板上に形成する必要がある。
【００８０】
例えば、薄い金属シリサイド膜を備えることが望ましいトランジスタとしては、各種のメモリ素子を構成するトランジスタがある。特に、１ｂｉｔの情報を記憶するために、トランジスタなど６素子を必要とするＳＲＡＭ（Static Random Access Memory）などのメモリは、省面積化のために厳しい微細化要求の対象となる。微細化されたトランジスタは、局所的な接合リーク電流の発生を招き、オフ時における消費電力の増加をもたらす。このような接合リーク電流を抑制するためには、薄い金属シリサイド膜を備えたトランジスタを用いることは有意である。
【００８１】
従って、本実施の形態１において、第１領域Ｒ１に形成した第１トランジスタＱ１は、ＳＲＡＭを構成するトランジスタであるとしても良い。結果として、接合リーク電流を低減できることから、ＳＲＡＭの消費電力を低減することができる。
【００８２】
また、例えば、厚い金属シリサイド膜を備えることが望ましいトランジスタとしては、オン電流を増加させたいトランジスタがある。一般的に、論理回路における処理速度の向上、および、メモリ回路における記憶容量の向上のためには、各回路を構成するトランジスタを微細化し、高集積化することが要求される。一方、前述のように、トランジスタを微細化することで、給電のための電流が流れる金属シリサイド膜は細線化され、高抵抗化する。細線化は、断線による動作不良の原因となり、素子給電部の高抵抗化は、例えばＲＣ時定数の増加による処理速度の遅滞化を招く。細線化による高抵抗化を回避するためには、金属シリサイド膜の厚膜化が有意である。
【００８３】
従って、本実施の形態１において、第２領域Ｒ２に形成した第２トランジスタＱ２は、より厳しい微細化が要求されるトランジスタであるとしても良い。結果として、金属シリサイド膜の細線化による断線不良や、高抵抗化による性能劣化を防ぐことができる。
【００８４】
そして、本実施の形態１によれば、上記のように、薄い金属シリサイド膜を備えることが望まれるトランジスタと、厚い金属シリサイド膜を備えることが望まれるトランジスタとを、互いの金属シリサイド膜厚に影響を及ぼすことなく、同一基板上に形成することができる。
【００８５】
以上、本実施の形態１に示した技術によれば、領域によって、施すドライエッチングの性質を変えることで、同一基板上に金属シリサイド膜厚の異なる領域を作り分けることができる。
【００８６】
また、本実施の形態１では、トランジスタにおけるソースまたはドレイン用の半導体領域とゲート電極上とに金属シリサイド膜を形成した。一方、他の形態として、ゲート電極上には金属シリサイド膜を形成しないようなトランジスタを有する半導体装置の製造工程であっても、本実施の形態１の技術を適用して同様の効果を得ることができる。ただし、本実施の形態１のように、ゲート電極上にも金属シリサイド膜を形成する場合に適用すれば、ゲート電極の微細化による抵抗増大（細線効果）にも対応できるので、より効果が大きい。
【００８７】
（実施の形態２）
上記実施の形態１において、第１領域Ｒ１および第２領域Ｒ２に作り分けられた、薄い第１金属シリサイド膜ｓｃ１および厚い第２金属シリサイド膜ｓｃ２は、トランジスタへの適用に限定されるものではない。例えば、非常に近い領域に、絶縁された状態で形成される複数の金属シリサイド膜を有する素子などは、第１領域Ｒ１に形成することが望ましい。以下に、その一例を示す。
【００８８】
図１３には、上記で図１０などを用いて説明した半導体装置において、第１領域Ｒ１に、第１トランジスタＱ１のかわりに不揮発性メモリセル（第１素子）ＮＶＭを形成した半導体装置の要部断面図を示している。不揮発性メモリセルＮＶＭは、シリコン基板１上に多数配列し、不揮発性メモリを構成する素子である。ここで、第１領域Ｒ１以外の構成は、上記実施の形態１において説明した半導体装置と同様の構成である。不揮発性メモリセルＮＶＭは、良く知られた方法により形成され、その形成方法に関しての詳細な説明は省略し、ここでは構成を説明する。なお、第１領域Ｒ１に不揮発性メモリセルＮＶＭを形成する工程は、図１に示す工程ｓ１０１に含まれ、それ以後の工程は、上記で説明した半導体装置の製造方法と同様であるとする。
【００８９】
不揮発性メモリセルＮＶＭは、以下に示す点を除いて、通常のトランジスタ（例えば第２トランジスタＱ２）と同様の構成を有している。以下では、便宜上、第２トランジスタＱ２の構成と比較して説明する。
【００９０】
不揮発性メモリセルＮＶＭは、第２トランジスタＱ２と比較して、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ１が以下のように異なる。不揮発性メモリセルＮＶＭは、二つの独立したゲート電極である、制御ゲート電極ＣＧ、および、メモリゲート電極ＭＧを有する。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばポリシリコンなどである。
【００９１】
また、制御ゲート電極ＣＧとシリコン基板１の主面ｆ１との間には、制御ゲート絶縁膜ＣＧＩを有している。制御ゲート絶縁膜ＣＧＩは、例えば酸化シリコン膜などである。また、メモリゲート電極ＭＧとシリコン基板１の主面ｆ１との間に、メモリゲート絶縁膜ＭＧＩを有する。このメモリゲート絶縁膜ＭＧＩは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間にまで一体的に形成されている。即ち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとはメモリゲート絶縁膜ＭＧＩによって絶縁されている。
【００９２】
メモリゲート絶縁膜ＭＧＩは、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜などからなる三層構造であるとする。この、酸化シリコン膜に挟まれた窒化シリコン膜に電荷を蓄積することで、情報の保持または消去を行う。そして、当該不揮発性メモリセルＮＶＭにおいて、上記メモリゲート絶縁膜ＭＧＩの電荷蓄積状態による、トランジスタとしての閾値電圧の変動により、情報の読み出しを行う。
【００９３】
上記のような構成の不揮発性メモリセルＮＶＭでは、書き込み動作、読み出し動作、または、消去動作に際し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとに独立して電圧を印加する必要がある。従って、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に、それぞれ金属シリサイド膜ｓｃが形成され、後にコンタクトプラグが形成される。
【００９４】
ここで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、メモリゲート絶縁膜ＭＧＩを隔てているものの、構造上、非常に近い領域に形成される。更に、金属シリサイド膜ｓｃは、上記図９、図１０を用いて説明したように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの露出した表面に形成される。従って、両電極に金属シリサイド膜ｓｃが過剰に厚く形成されると、両者が接合し、電気的に同電位となってしまう可能性がある。これにより、不揮発性メモリセルＮＶＭがメモリとして正常に動作しなくなるという問題を生じる。これは、結果として、不揮発性メモリセルＮＶＭを備える半導体装置の信頼性を低下させる原因となる。
【００９５】
不揮発性メモリセルＮＶＭにおける上記のような問題を回避するには、制御ゲートＣＧおよびメモリゲートＭＧ上に金属シリサイド膜ｓｃを薄く形成することが望ましい。しかし、例えば第２領域Ｒ２に形成する第２トランジスタＱ２などが、微細化による金属シリサイド膜ｓｃの細線化、高抵抗化を、厚膜化により回避すべき素子である場合がある。このとき、同一シリコン基板１上の第１領域Ｒ１および第２領域Ｒ２との間で、金属シリサイド膜ｓｃの形成膜厚に対する要求が、トレードオフの関係となる。
【００９６】
ここで、上記実施の形態１で説明した方法と同様にして、本実施の形態２では、第１領域Ｒ１と第２領域Ｒ２との間で、膜厚の異なる金属シリサイド膜ｓｃを形成することができる。即ち、図１などを用いて説明した工程ｓ１０１〜ｓ１０９を適用することで、第１領域Ｒ１に形成される素子（ここでは、不揮発性メモリセルＮＶＭ）の第１金属シリサイド膜ｓｃ１は比較して薄く、また、第２領域Ｒ２に形成される素子（ここでは、第２トランジスタＱ２）の第２金属シリサイド膜ｓｃ２は比較して厚くなるように、作り分けることができる。これにより、不揮発性メモリセルＮＶＭにおける、制御ゲート電極ＣＧとメモリゲート電極ＭＧとに形成した第１金属シリサイド膜ｓｃ１を、形成過程において互いに接合させ難くすることができる。その結果、不揮発性メモリセルＮＶＭを備えた半導体装置の信頼性を向上させることができる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
例えば、上記実施の形態１，２において例示した各半導体領域の導電型に限定されるものではない。例えば、シリコン基板１をＮ型としても良く、第１トランジスタＱ１や第２トランジスタＱ２などをＮチャネル型のトランジスタとしても良い。
【産業上の利用可能性】
【００９９】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施の形態である半導体装置の製造工程を示すフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造工程におけるドライエッチングの条件を示す説明図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程における、ドライエッチング過程の相違による、金属シリサイド膜の膜厚の変化を示すグラフ図である。
【図１２】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１３】本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１０１】
１  シリコン基板
２  分離部
３  Ｎウェル
４  エクステンション領域
５  サイドウォールスペーサ
６  ソース／ドレイン領域
７，８  フォトレジスト膜
９  絶縁膜
１０  層間絶縁膜
１１  コンタクトホール
１２  コンタクトプラグ
ｆ１  主面
ｆ２  裏面
Ｒ１  第１領域
Ｒ２  第２領域
Ｒ３  第３領域
ＧＩ１，ＧＩ２  ゲート絶縁膜
ＧＥ１，ＧＥ２  ゲート電極
Ｉ１  絶縁膜
Ｅ１  導体膜
Ｑ１  第１トランジスタ（第１素子）
Ｑ２  第２トランジスタ（第２素子）
Ｄ１  抵抗素子
ＰＴ１  保護酸化膜（保護膜）
ＤＥ１  第１ドライエッチング
ＤＥ２  第２ドライエッチング
Ｍ１  金属膜
ｓｃ  金属シリサイド膜
ｓｃ１  第１金属シリサイド膜
ｓｃ２  第２金属シリサイド膜
ＮＶＭ  不揮発性メモリセル（第１素子）
ＣＧ  制御ゲート電極
ＭＧ  メモリゲート電極
ＣＧＩ  制御ゲート絶縁膜
ＭＧＩ  メモリゲート絶縁膜
【図１】
2009123981.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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