(57)【要約】【課題】  周辺回路領域の電荷蓄積層へのホットキャリア注入の影響を少なくする半導体装置等を提供する。【解決手段】  半導体装置であって、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、を含む。第１のトランジスタは、第１のゲート絶縁層と、第１のゲート電荷蓄積層と、第２のゲート絶縁層とを有する。第２のトランジスタは、第３のゲート絶縁層と、第２のゲート電荷蓄積層と、第４のゲート絶縁層とを有する。フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層（２２ｂ’）の全部または一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層（２２ｂ’）の前記全部または前記一部の第２の電荷蓄積能力より低い。【選択図】      図２
2009252875.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、
前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、
を含み、
前記少なくとも１つの第１のトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有する第１のゲート電荷蓄積層と、前記第１のゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタは、第３のゲート絶縁層と、前記第３のゲート絶縁層の上に形成された電荷蓄積能力を有する第２のゲート電荷蓄積層と、前記第２のゲート電荷蓄積層の上に形成された第４のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタの前記第２のゲート電荷蓄積層の全部または一部には、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施されており、
フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層の前記全部または前記一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層の前記全部または前記一部の第２の電荷蓄積能力より低い、半導体装置。
【請求項２】
請求項１において、
前記少なくとも１つの第２のトランジスタを制御するための少なくとも１つの第３のトランジスタを、
さらに含み、
前記少なくとも１つの第３のトランジスタは、第５のゲート絶縁層を有し、
前記少なくとも１つの第２のトランジスタの前記第３のゲート絶縁層の厚さ、前記第２のゲート電荷蓄積層の厚さおよび前記第４のゲート絶縁層の厚さの合計の厚さの第１の等価酸化膜の厚さは、前記少なくとも１つの第３のトランジスタの前記第５のゲート絶縁層の厚さの第２の等価酸化膜の厚さよりも厚い、半導体装置。
【請求項３】
請求項１または２において、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の一部の第３の電荷蓄積能力は、前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の残部の第４の電荷蓄積能力より低く、前記第１のゲート電荷蓄積層２２ｂの前記一部の前記電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している、半導体装置。
【請求項４】
請求項３において、
前記少なくとも１つの第１のトランジスタは、半導体層を有し、
前記第１のゲート絶縁層は、前記半導体層の上に形成され、
前記少なくとも１つの第１のトランジスタの前記半導体層は、ビット線と接続される第１のソースドレイン領域と、ソース線と接続される第２のソースドレイン領域とを有し、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記一部は、前記第１のソースドレイン領域側に存在し、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記残部は、前記第２のソースドレイン領域側に存在する、半導体装置。
【請求項５】
請求項３または４において、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能である、半導体装置。
【請求項６】
請求項３または４において、
前記第１のゲート電荷蓄積層の前記残部は、前記第１のゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１のゲート絶縁層は、酸化シリコン層であり、前記第１のゲート電荷蓄積層は、窒化シリコン層であり、前記第２のゲート絶縁層は、酸化シリコン層であり、前記第３のゲート絶縁層は、酸化シリコン層であり、前記第２のゲート電荷蓄積層は、窒化シリコン層であり、前記第４のゲート絶縁層は、酸化シリコン層である、半導体装置。
【請求項８】
半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、
前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、
を含み、
前記少なくとも１つの第１のトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有する第１のゲート電荷蓄積層と、前記第１のゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタは、第３のゲート絶縁層と、前記第３のゲート絶縁層の上に形成された電荷蓄積能力を有する第２のゲート電荷蓄積層と、前記第２のゲート電荷蓄積層の上に形成された第４のゲート絶縁層とを有し、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の一部の第１の欠陥密度は、前記第１のゲート電荷蓄積層の残部の第２の欠陥密度より低く、
前記少なくとも１つの第２のトランジスタの前記第２のゲート電荷蓄積層の全部または一部の第３の欠陥密度は、前記第２の欠陥密度より低い、半導体装置。
【請求項９】
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタとを有する半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に前記少なくとも１つの第１のトランジスタの第１の絶縁層を形成すること、
前記第１の絶縁層の上に前記少なくとも１つの第１のトランジスタの第１の電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも１つの第１のトランジスタの第２の絶縁層を形成すること、
前記半導体層の上に前記少なくとも１つの第２のトランジスタの第３の絶縁層を形成すること、
前記第３の絶縁層の上に前記少なくとも１つの第２のトランジスタの第２の電荷蓄積層を形成すること、
前記第２の電荷蓄積層の上に前記少なくとも１つの第２のトランジスタの第４の絶縁層を形成すること、
前記第４の絶縁層の一部、および前記第４の絶縁層の前記一部の下に形成された前記第２の電荷蓄積層の一部をエッチングして、前記第４の絶縁層の残部および前記第２の電荷蓄積層の残部をそれぞれ第４のゲート絶縁層および第２のゲート電荷蓄積層として形成すること、および
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含む半導体装置の製造方法。
【請求項１０】
請求項９において、
前記第１の絶縁層および前記第３の絶縁層は、同時に形成され、
前記第１の電荷蓄積層および前記第２の電荷蓄積層は、同時に形成され、および
前記第２の絶縁層および前記第４の絶縁層は、同時に形成される、半導体装置の製造方法。
【請求項１１】
請求項９または１０において、
前記第４の絶縁層の上に前記少なくとも１つの第２のトランジスタの第１の導電層を形成すること、および
前記第４の絶縁層の前記一部の上に形成された前記第１の導電層の一部をエッチングして、前記第１の導電層の残部を第１のゲート導電層として形成すること、
をさらに含み、
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を前記実施することは、
前記第２のゲート電荷蓄積層の前記全部または前記一部の上方に形成された前記第１のゲート導電層の全部または一部を介して、前記第２のゲート電荷蓄積層の前記全部または前記一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施することを有する、半導体装置の製造方法。
【請求項１２】
請求項９または１０において、
前記第４の絶縁層の上に前記少なくとも１つの第２のトランジスタの第１の導電層を形成すること、
前記第４の絶縁層の前記一部の上に形成された前記第１の導電層の一部をエッチングして、前記第１の導電層の残部を第１のゲート導電層として形成すること、および
前記第１のゲート導電層の前記エッチングによって露呈される両方の側面、前記第４のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記第２のゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に、前記少なくとも１つの第２のトランジスタの第５の絶縁層を形成すること、
をさらに含み、
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を前記実施することは、
前記第５の絶縁層を介して、前記第２のゲート電荷蓄積層の前記全部または前記一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施することを有する、半導体装置の製造方法。
【請求項１３】
請求項９乃至１２のいずれかにおいて、
前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記第１の電荷蓄積層の一部をエッチングして、前記第２の絶縁層の残部および前記第１の電荷蓄積層の残部をそれぞれ第２のゲート絶縁層および第１のゲート電荷蓄積層として形成すること、および
前記第１のゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
をさらに含み、
前記第１のゲート電荷蓄積層の残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記第２のゲート電荷蓄積層の前記全部または前記一部へのフッ素系ガスおよび／または水素系ガスを用いるイオン注入と、前記第１のゲート電荷蓄積層の前記一部へのフッ素系ガスおよび／または水素系ガスを用いてイオン注入とは、同時に実施される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法等に関する。
【背景技術】
【０００２】
半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とスプリットゲート（Ｓｐｌｉｔ−Ｇａｔｅ）型のＭＯＮＯＳとを含む。ＭＯＮＯＳは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれることもある。現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のＭＯＮＯＳは、スプリットゲート型のＭＯＮＯＳよりも注目されている。平板型のＭＯＮＯＳは、概して、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア（Ｈｏｔ  Ｃａｒｒｉｅｒ）を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。ホットキャリアを用いるＭＯＮＯＳは、ＦＮ電流を利用するＭＯＮＯＳと比べて、高いバイアスを必要としないという利点を有する。さらに、ホットキャリアを用いるＭＯＮＯＳは、等価酸化膜厚（ＥＯＴ、Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。
不揮発性記憶装置（不揮発性記憶領域）を含む半導体装置は、たとえば、特許文献１に開示されている。
【０００３】
半導体装置の信頼性を向上させる目的で、半導体装置の半導体基板（シリコン基板）と酸化膜（シリコン酸化膜）との間の界面（Ｓｉ−ＳｉＯ２界面）の付近のダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を終端させる手法は、たとえば、特許文献２、特許文献３、特許文献４に開示されている。
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２０００−１７４０３０号公報
【特許文献３】特開２００６−３１９１８６号公報
【特許文献４】特開平０７−０５８３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
（トランジスタ特性）
特許文献１（特開２００４−２９６６８３号公報）の図１および段落［００４９］は、半導体装置の高耐圧トランジスタ３００の第１ゲート絶縁層２２２がメモリ１００の積層体１２２と同じ構造を持つことを開示する。したがって、第１ゲート絶縁層２２２へのホットキャリア注入（ＨＣＩ、Ｈｏｔ  Ｃａｒｒｉｅｒ  Ｉｎｊｅｃｔｉｏｎ）の影響を少なくするためには、高耐圧トランジスタ３００のデバイスサイズを大きくしなければならないという問題がある。また、高耐圧トランジスタ３００のデバイスサイズが問題とならない場合であっても、第１ゲート絶縁層２２２へのホットキャリア注入の影響は潜在する。ホットキャリア注入の影響が顕在化し、耐圧トランジスタ３００のトランジスタ特性への影響が問題になる場合もある。
【０００５】
（ディスターブ）
図１は、不揮発性記憶装置のメモリセルと等価な回路の配置例を示す。
図１において、ソース線ＳＬ０、ＳＬ１とワード線ＷＬ０、ＷＬ１とは、平行に配置されている。メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、たとえば、ビット線ＢＬ０の電圧を０［Ｖ］に設定し、ソース線ＳＬ１の電圧を５［Ｖ］に設定し、ワード線ＷＬ０の電圧を７［Ｖ］に設定する。メモリセルＭＣ００に電荷（ホットエレクトロン）が書き込まれないように、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を０［Ｖ］に設定する。メモリセルＭＣ１１に電荷（ホットエレクトロン）が書き込まれないように、ビット線ＢＬ１の電圧を５［Ｖ］に設定する。ビット線ＢＬ１の電圧が５［Ｖ］に設定され、ソース線ＳＬ０の電圧が０［Ｖ］に設定される場合、メモリセルＭＣ０１のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれてしまう。
【０００６】
メモリセルＭＣ０１のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）が書き込まれているか否かを判定する場合、たとえば、ビット線ＢＬ１の電圧を１［Ｖ］に設定し、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を２［Ｖ］に設定する。このとき、メモリセルＭＣ０１のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれていると、メモリセルＭＣ０１の読み出しが正常に行うことができない。
したがって、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止するために、ビット線ＢＬ１の電圧を調整する必要があった。すなわち、メモリセルＭＣ０１に電荷（ホットホール）が書き込まれないように、ビット線ＢＬ１の電圧を例えば、５［Ｖ］から３［Ｖ］に変更する必要があった。なお、ビット線ＢＬ１の電圧をあまりにも低くすると、メモリセルＭＣ１１に電荷（ホットエレクトロン）が書き込まれてしまうという問題も生じる。
【０００７】
上述のようにビット線ＢＬ１の電圧を調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止するために、使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）から４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）に増えてしまうという問題がある。
当業者は、図１に示されていない他の配置例においても、選択されたメモリセルへの電荷を書き込むときに、選択されないメモリセルへのディスターブが生じることを理解できるであろう。
【課題を解決するための手段】
【０００８】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００９】
本発明の第１の態様は、半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、
前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、
を含み、
前記少なくとも１つの第１のトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有する第１のゲート電荷蓄積層と、前記第１のゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタは、第３のゲート絶縁層と、前記第３のゲート絶縁層の上に形成された電荷蓄積能力を有する第２のゲート電荷蓄積層と、前記第２のゲート電荷蓄積層の上に形成された第４のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタの前記第２のゲート電荷蓄積層の全部または一部には、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施されており、
フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層の前記全部または前記一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層の前記全部または前記一部の第２の電荷蓄積能力より低い、半導体装に関係する。
本発明の第１の態様によれば、第２のトランジスタの電荷蓄積層へのホットキャリア注入の影響を少なくする半導体装置を提供することが可能となる。
【００１０】
本発明の第１の態様では、半導体装置は、前記少なくとも１つの第２のトランジスタを制御するための少なくとも１つの第３のトランジスタを、
さらに含んでもよく、
前記少なくとも１つの第３のトランジスタは、第５のゲート絶縁層を有してもよく、
前記少なくとも１つの第２のトランジスタの前記第３のゲート絶縁層の厚さ、前記第２のゲート電荷蓄積層の厚さおよび前記第４のゲート絶縁層の厚さの合計の厚さの第１の等価酸化膜の厚さは、前記少なくとも１つの第３のトランジスタの前記第５のゲート絶縁層の厚さの第２の等価酸化膜の厚さよりも厚くてもよい。
【００１１】
本発明の第１の態様では、前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の一部の第３の電荷蓄積能力は、前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の残部の第４の電荷蓄積能力より低くてもよく、前記第１のゲート電荷蓄積層の前記一部の前記電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下してもよい。
この場合、ディスターブを防止する半導体装置を提供することが可能となる。
【００１２】
本発明の第１の態様では、前記少なくとも１つの第１のトランジスタは、半導体層を有してもよく、
前記第１のゲート絶縁層は、前記半導体層の上に形成されてもよく、
前記少なくとも１つの第１のトランジスタの前記半導体層は、ビット線と接続される第１のソースドレイン領域と、ソース線と接続される第２のソースドレイン領域とを有してもよく、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記一部は、前記第１のソースドレイン領域側に存在してもよく、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記残部は、前記第２のソースドレイン領域側に存在してもよい。
【００１３】
本発明の第１の態様では、前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能であってもよい。
【００１４】
本発明の第１の態様では、前記第１のゲート電荷蓄積層の前記残部は、前記第１のゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易くてもよい。
【００１５】
本発明の第１の態様では、前記第１のゲート絶縁層は、酸化シリコン層であってもよく、前記第１のゲート電荷蓄積層は、窒化シリコン層であってもよく、前記第２のゲート絶縁層は、酸化シリコン層であってもよく、前記第３のゲート絶縁層は、酸化シリコン層であってもよく、前記第２のゲート電荷蓄積層は、窒化シリコン層であってもよく、前記第４のゲート絶縁層は、酸化シリコン層であってもよい。
【００１６】
本発明の第２の態様は、半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、
前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、
を含み、
前記少なくとも１つの第１のトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有する第１のゲート電荷蓄積層と、前記第１のゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記少なくとも１つの第２のトランジスタは、第３のゲート絶縁層と、前記第３のゲート絶縁層の上に形成された電荷蓄積能力を有する第２のゲート電荷蓄積層と、前記第２のゲート電荷蓄積層の上に形成された第４のゲート絶縁層とを有し、
前記少なくとも１つの第１のトランジスタの前記第１のゲート電荷蓄積層の一部の第１の欠陥密度は、前記第１のゲート電荷蓄積層の残部の第２の欠陥密度より低く、
前記少なくとも１つの第２のトランジスタの前記第２のゲート電荷蓄積層の全部または一部の第３の欠陥密度は、前記第２の欠陥密度より低い、半導体装置に関係する。
【００１７】
本発明の第３の態様は、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタとを有する半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に前記少なくとも１つの第１のトランジスタの第１の絶縁層を形成すること、
前記第１の絶縁層の上に前記少なくとも１つの第１のトランジスタの第１の電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも１つの第１のトランジスタの第２の絶縁層を形成すること、
前記半導体層の上に前記少なくとも１つの第２のトランジスタの第３の絶縁層を形成すること、
前記第３の絶縁層の上に前記少なくとも１つの第２のトランジスタの第２の電荷蓄積層を形成すること、
前記第２の電荷蓄積層の上に前記少なくとも１つの第２のトランジスタの第４の絶縁層を形成すること、
前記第４の絶縁層の一部、および前記第４の絶縁層の前記一部の下に形成された前記第２の電荷蓄積層の一部をエッチングして、前記第４の絶縁層の残部および前記第２の電荷蓄積層の残部をそれぞれ第４のゲート絶縁層および第２のゲート電荷蓄積層として形成すること、および
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含む半導体装置の製造方法に関係する。
【００１８】
本発明の３の態様では、前記第１の絶縁層および前記第３の絶縁層は、同時に形成されてもよく、
前記第１の電荷蓄積層および前記第２の電荷蓄積層は、同時に形成されてもよく、および
前記第２の絶縁層および前記第４の絶縁層は、同時に形成されてもよい。
【００１９】
本発明の３の態様では、半導体装置の製造方法は、前記第４の絶縁層の上に前記少なくとも１つの第２のトランジスタの第１の導電層を形成すること、および
前記第４の絶縁層の前記一部の上に形成された前記第１の導電層の一部をエッチングして、前記第１の導電層の残部を第１のゲート導電層として形成すること、
をさらに含んでもよく、
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を前記実施することは、
前記第２のゲート電荷蓄積層の前記全部または前記一部の上方に形成された前記第１のゲート導電層の全部または一部を介して、前記第２のゲート電荷蓄積層の前記全部または前記一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施することを有してもよい。
【００２０】
本発明の３の態様では、半導体装置の製造方法は、前記第４の絶縁層の上に前記少なくとも１つの第２のトランジスタの第１の導電層を形成すること、
前記第４の絶縁層の前記一部の上に形成された前記第１の導電層の一部をエッチングして、前記第１の導電層の残部を第１のゲート導電層として形成すること、および
前記第１のゲート導電層の前記エッチングによって露呈される両方の側面、前記第４のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記第２のゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に、前記少なくとも１つの第２のトランジスタの第５の絶縁層を形成すること、
をさらに含んでもよく、
前記第２のゲート電荷蓄積層の全部または一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を前記実施することは、
前記第５の絶縁層を介して、前記第２のゲート電荷蓄積層の前記全部または前記一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施することを有してもよい。
【００２１】
本発明の３の態様では、半導体装置の製造方法は、前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記第１の電荷蓄積層の一部をエッチングして、前記第２の絶縁層の残部および前記第１の電荷蓄積層の残部をそれぞれ第２のゲート絶縁層および第１のゲート電荷蓄積層として形成すること、および
前記第１のゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
をさらに含んでもよく、
前記第１のゲート電荷蓄積層の残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易くてもよい。
【００２２】
本発明の３の態様では、前記第２のゲート電荷蓄積層の前記全部または前記一部へのフッ素系ガスおよび／または水素系ガスを用いるイオン注入と、前記第１のゲート電荷蓄積層の前記一部へのフッ素系ガスおよび／または水素系ガスを用いるイオン注入とは、同時に実施されてもよい。
【００２３】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２５】
１．半導体装置の構造
図２は、本実施形態の半導体装置の構造の概略図を示す。
図２は、１つの不揮発性記憶セルの１つの第１のトランジスタ、少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタ、および少なくとも１つの第２のトランジスタを制御するための少なくとも１つの第３のトランジスタを図示するが、本実施形態は、これらに限定されるものではない。すなわち、本実施形態は、複数の第１、第２および／または第３のトランジスタを採用することができる。また、本実施形態は、各不揮発性記憶セルが１つの第１のトランジスタまたは複数の第１のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。図２において、半導体装置は、第１のトランジスタ（不揮発性記憶領域１００）と、第２のトランジスタ（高耐圧トランジスタ領域３００）と、第３のトランジスタ（低耐圧トランジスタ領域２００）とを含む。
【００２６】
第１のトランジスタは、第１のゲート絶縁層２２ａ’と、第１のゲート絶縁層２２ａ’の上に形成された電荷蓄積能力を有する第１のゲート電荷蓄積層２２ｂ’と、第１のゲート電荷蓄積層２２ｂ’の上に形成された第２のゲート絶縁層２２ｃ’とを有する。第１のトランジスタは、第１のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。
第２のトランジスタは、第３のゲート絶縁層２２ａ’と、第３のゲート絶縁層２２ａ’の上に形成された電荷蓄積能力を有する第２のゲート電荷蓄積層２２ｂ’と、第２のゲート電荷蓄積層２２ｂ’の上に形成された第４のゲート絶縁層２２ｃ’とを有する。第２のトランジスタは、第２のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。
第３のトランジスタは、第５のゲート絶縁層２２ｄ’を有する。第３のトランジスタは、第３のトランジスタ自身を他の素子と分離するために、素子分離領域１５を有することができる。第２のトランジスタの第３のゲート絶縁層２２ａ’の厚さ、第２のゲート電荷蓄積層２２ｂ’の厚さおよび第４のゲート絶縁層２２ｃ’の厚さの合計の厚さの第１の等価酸化膜の厚さは、第３のトランジスタの第５のゲート絶縁層２２ｄ’の厚さの第２の等価酸化膜の厚さよりも厚い。したがって、第３のトランジスタは、第２のトランジスタと比べて、低耐圧のトランジスタでる。言い換えれば、第２のトランジスタは、第３のトランジスタと比べて、高耐圧のトランジスタである。
【００２７】
第２のトランジスタの第２のゲート電荷蓄積層２２ｂ’の全部には、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施されている。フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された第２のゲート電荷蓄積層２２ｂ’の全部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の第２のゲート電荷蓄積層２２ｂ’の全部の第２の電荷蓄積能力より低い。別の表現として、イオン注入が実施された第２のゲート電荷蓄積層２２ｂ’の全部の第１の欠陥（ｄｅｆｅｃｔ）密度は、イオン注入が実施される前の第２のゲート電荷蓄積層２２ｂ’の全部の第２の欠陥密度より低い、ということもできる。したがって、イオン注入によって、第２のトランジスタの第２のゲート電荷蓄積層２２ｂ’へのホットキャリア注入の影響を少なくできる。なお、イオン注入は、第２のトランジスタの第２のゲート電荷蓄積層２２ｂ’の一部に実施されてもよい。フッ素系ガスは、フッ素（Ｆ２）だけでなく、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等を含む。水素系ガスは、Ｈ２（水素）だけでなく、たとえば、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等を含む。
【００２８】
好ましくは、第１のゲート電荷蓄積層２２ｂ’の一部３１の第３の電荷蓄積能力は、第１のゲート電荷蓄積層２２ｂ’の残部３２の第４の電荷蓄積能力より低く、第１のゲート電荷蓄積層２２ｂ’の一部３１の第３電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している。なお、第２のゲート電荷蓄積層２２ｂ’の全部の第１の電荷蓄積能力は、第１のゲート電荷蓄積層２２ｂ’の残部３２の第４の電荷蓄積能力より低い。別の表現として、第１のゲート電荷蓄積層２２ｂ’の一部３１の第３の欠陥密度は、第１のゲート電荷蓄積層２２ｂ’の残部３２の第４の欠陥密度より低い、ということもできる。なお、第２のゲート電荷蓄積層２２ｂ’の全部または一部の第１の欠陥密度は、第１のゲート電荷蓄積層２２ｂ’の残部３２の第４の欠陥密度より低い。
【００２９】
図２において、第１のトランジスタは、第１の半導体層１０を有する。第１のゲート絶縁層２２ａ’は、第１の半導体層１０の上に形成されている。第１のトランジスタの第１の半導体層１０は、ビット線（図示せず）と接続される第１のソースドレイン領域１２’、１８と、ソース線（図示せず）と接続される第２のソースドレイン領域１３’、１９とを有する。第１のゲート電荷蓄積層２２ｂ’の一部（矢印３１で示す領域）は、第１のソースドレイン領域１２’、１８側に存在し、第１のゲート電荷蓄積層２２ｂ’の残部（矢印３２で示す領域）は、第２のソースドレイン領域１３’、１９側に存在する。
第１のソースドレイン領域１２’、１８および第２のソースドレイン領域１３’、１９は、第１のトランジスタの第１の半導体層１０の上層に形成されている。第１のトランジスタの第１のソースドレイン領域１２’、１８および第２のソースドレイン領域１３’、１９は、第１のゲート導電層１４’の下方に位置する第１の半導体層１０のチャネル領域をゲート導電層１４’のゲート長の方向に挟んでいる。
【００３０】
第１のゲート導電層１４’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面、第２のゲート絶縁層２２ｃ’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面、ならびに、第１のゲート電荷蓄積層２２ｂ’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面に、第６の絶縁層１６、１７が形成されている。第６の絶縁層１６、１７は、第１のゲート絶縁層２２ａ’の上に形成されている。第６の絶縁層１６、１７の各々の断面は、第１のゲート導電層１４’側の一方の側面であって第１の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第１の半導体層１０の頂面に対して平行な底面とを有する。
【００３１】
第１のソースドレイン領域１２’、１８は、チャネル領域側の第１の半導体層１０の上層に浅く形成されている第１のソースドレインエクステンション領域１２’と、ビット線に接続され、且つチャネル領域側の第１の半導体層１０の上層に深く形成されている第１のソースドレインコンタクト領域１８とに分けて呼ばれることもある。第２のソースドレイン領域１３’、１９は、チャネル領域側の第１の半導体層１０の上層に浅く形成されている第２のソースドレインエクステンション領域１３’と、ソース線に接続され、且つチャネル領域側の第１の半導体層１０の上層に深く形成されている第２のソースドレインコンタクト領域１９とに分けて呼ばれることもある。
【００３２】
ビット線に接続される第１のソースドレインコンタクト領域１８側のゲート電荷蓄積層２２ｂ’の電荷蓄積能力が低下しているという事は、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整しなくても、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれ難いことを意味する。すなわち、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止することができる。
また、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブをより確実に防止することができる。
【００３３】
図２において、第２のトランジスタは、第２の半導体層１０を有する。第３のゲート絶縁層２２ａ’は、第２の半導体層１０の上に形成されている。第２のトランジスタの第２の半導体層１０は、ソース電極またはドレイン電極の一方（図示せず）と接続される第３のソースドレイン領域１８と、ソース電極またはドレイン電極の他方（図示せず）と接続される第４のソースドレイン領域１９とを有する。
第３のソースドレイン領域１８および第４のソースドレイン領域１９は、第２のトランジスタの第２の半導体層１０の上層に形成されている。第２のトランジスタの第３のソースドレイン領域１８および第４のソースドレイン領域１９は、第２のゲート導電層１４’の下方に位置する第２の半導体層１０のチャネル領域を第２のゲート導電層１４’のゲート長の方向に挟んでいる。
【００３４】
第２のゲート導電層１４’の第３のソースドレイン領域１８側および第４のソースドレイン領域１９側の両方の側面、第４のゲート絶縁層２２ｃ’の第３のソースドレイン領域１８側および第４のソースドレイン領域１９側の両方の側面、ならびに、第２のゲート電荷蓄積層２２ｂ’の第３のソースドレイン領域１８側および第４のソースドレイン領域１９側の両方の側面に、第７の絶縁層１６、１７が形成されている。第７の絶縁層１６、１７は、第３のゲート絶縁層２２ａ’の上に形成されている。第７の絶縁層１６、１７の各々の断面は、第２のゲート導電層１４’側の一方の側面であって第２の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第２の半導体層１０の頂面に対して平行な底面とを有する。
【００３５】
図２において、第３のトランジスタは、第３の半導体層１０を有する。第５のゲート絶縁層２２ｄ’は、第３の半導体層１０の上に形成されている。第３のトランジスタの第３の半導体層１０は、ソース電極またはドレイン電極の一方（図示せず）と接続される第５のソースドレイン領域１２’、１８と、ソース電極またはドレイン電極の他方（図示せず）と接続される第６のソースドレイン領域１３’、１９とを有する。
第５のソースドレイン領域１２’、１８および第６のソースドレイン領域１３’、１９は、第３のトランジスタの第３の半導体層１０の上層に形成されている。第３のトランジスタの第５のソースドレイン領域１２’、１８および第６のソースドレイン領域１３’、１９は、第３のゲート導電層１４’の下方に位置する第３の半導体層１０のチャネル領域を第３のゲート導電層１４’のゲート長の方向に挟んでいる。
【００３６】
第３のゲート導電層１４’の第５のソースドレイン領域１２’、１８側および第６のソースドレイン領域１３’、１９側の両方の側面に、第８の絶縁層１６、１７が形成されている。第８の絶縁層１６、１７は、第５のゲート絶縁層２２ｄ’の上に形成されている。第８の絶縁層１６、１７の各々の断面は、第３のゲート導電層１４’側の一方の側面であって第３の半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第３の半導体層１０の頂面に対して平行な底面とを有する。
【００３７】
２．半導体装置の製造方法
図３は、図２に示す半導体装置の製造方法の概略を説明するための図である。
まず、半導体層１０（たとえば、（Ｐ型の）シリコン基板）を準備する。その後、半導体層１０の自然酸化膜（図示せず）をフッ化水素酸（ＨＦ）水溶液で除去する。その後、隣接する複数の素子を互いに分離するための素子分離領域１５をたとえばＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）によって半導体層１０に形成する。ＳＴＩは、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｓｉｌｉｃｏｎ）に変更してもよい。その後、半導体層１０を洗浄（たとえば、ＲＣＡ洗浄）する。ＲＣＡ洗浄は、アンモニア・過酸化水素水洗浄と塩酸・過酸化水素水洗浄とを組み合わせたウエット洗浄である。その後、半導体層１０（および素子分離領域１５）の上に第１の酸化膜２１（メモリ領域１００および高耐圧トランジスタ領域３００の第１の酸化膜は、図示せず）を形成する。第１の酸化膜２１の厚さは、たとえば、１００［Å］である。
【００３８】
その後、メモリ領域１００、高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００の各々において、半導体層１０にウェル領域（図示せず）およびチャネル領域（図示せず）を形成する。その後、第１の酸化膜の表面全体にレジスト（図示せず）を塗布し、メモリ領域１００および高耐圧トランジスタ領域３００の第１の酸化膜を露呈するように、塗布されたレジストの一部（図示せず）を除去する。メモリ領域１００および高耐圧トランジスタ領域３００の第１の酸化膜を露呈する露呈部を有するレジスト（図示せず）を低耐圧トランジスタ領域２００の第１の酸化膜２１の上に形成する。露呈部を有するレジストをマスクとして使用し、露呈されるメモリ領域１００および高耐圧トランジスタ領域３００の第１の酸化膜を例えばウェットエッチング（たとえば、ＢＨＦ（フッ酸・フッ化アンモニウム・水溶液）エッチング）する。エッチングにより、メモリ領域１００および高耐圧トランジスタ領域３００では、半導体層１０（ウェル領域、チャネル領域）（および素子分離領域１５）が露呈する。その後、低耐圧トランジスタ領域２００の第１の酸化膜２１の上のレジスト（図示せず）を除去する。
なお、メモリ領域１００は、不揮発性記憶領域と呼ぶこともできる。高耐圧トランジスタ領域３００および低耐圧トランジスタ領域２００をトランジスタ領域または周辺回路領域と呼ぶこともできる。
【００３９】
その後、メモリ領域１００および高耐圧トランジスタ領域３００の半導体層１０（ウェル領域、チャネル領域）（および素子分離領域１５）の上に第１の絶縁層２２ａを形成する。第１の絶縁層２２ａは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。具体的には、第１の絶縁層２２ａは、メモリ領域１００および高耐圧トランジスタ領域３００の半導体層１０の表面を熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄｉｚａｔｉｏｎ）することによって、メモリ領域１００および高耐圧トランジスタ領域３００の半導体層１０の上に形成される。熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素（Ｏ２）を用いるドライ酸化処理と、水蒸気（Ｈ２Ｏ）および水蒸気を含んだ酸素または窒素（Ｎ２）を用いる水蒸気酸化とを含む。熱酸化処理の温度範囲は、たとえば、６５０℃〜９００℃である。
なお、実際には、メモリ領域１００および高耐圧トランジスタ領域３００の半導体層１０の表面を熱酸化するとき、低耐圧トランジスタ領域２００の第１の酸化膜２１の厚さは、少しだけ増加する。
【００４０】
図４は、図２に示す半導体装置の製造方法の概略を説明するためのもう１つの図である。
その後、第１の絶縁層２２ａ（および第１の酸化膜２１）の上に電荷蓄積層２２ｂを形成する。電荷蓄積層２２ｂは、たとえば、窒化シリコン層（たとえば、Ｓｉ３Ｎ４層）である。Ｓｉ３Ｎ４層は、たとえば、反応ガスとしてのアンモニア（ＮＨ３）およびジクロロシラン（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ（ＤＣＳ）、ＳｉＨ２Ｃｌ２）を用いるＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）処理によって形成される。なお、第１の絶縁層２２ａの上に電荷蓄積層２２ｂを形成する前に、第１の絶縁層２２ａをアンモニア雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）してもよい。ジクロロシランは、たとえば、ヘキサクロロジシラン（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ（ＨＣＤ）、Ｓｉ２Ｃｌ６）に変更してもよい。具体的には、Ｓｉ３Ｎ４層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるＣＶＤ処理によって形成されてもよい。また、Ｓｉ３Ｎ４層の一部（たとえば、下層）は、アンモニアおよびジクロロシランを用いる第１のＣＶＤ処理によって形成し、その後、Ｓｉ３Ｎ４層の残部（たとえば、上層）は、アンモニアおよびヘキサクロロジシランを用いる第２のＣＶＤ処理によって形成してもよい。
【００４１】
その後、電荷蓄積層２２ｂの上に第２の絶縁層２２ｃを形成する。第２の絶縁層２２ｃは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素（ＮＯ）を用いるＣＶＤ処理によって形成される。高温下でＣＶＤ処理によって形成されるＳｉＯ２層は、ＨＴＯ（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）層と呼ばれることもある。ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。一酸化窒素は、たとえば、二酸化窒素（ＮＯ２）に変更してもよい。なお、第２の絶縁層２２ｃを形成後、第２の絶縁層２２ｃを酸素雰囲気あるいは窒素雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）してもよい。
【００４２】
第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さの合計の厚さの範囲は、たとえば、１００［Å］〜１３０［Å］である。なお、メモリ領域１００の電荷蓄積層２２ｂに電荷が適切に書き込まれる（消去される）のであれば、第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さの合計の厚さの範囲は、１００［Å］〜１３０［Å］に限定されるものではない。メモリ領域１００および高耐圧トランジスタ領域３００において、第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃは、ＯＮＯ層と呼ばれることもある。
【００４３】
図５は、図２に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第２の絶縁層２２ｃの表面全体にレジスト（図示せず）を塗布し、低耐圧トランジスタ領域２００の第２の絶縁層２２ｃを露呈するように、塗布されたレジストの一部（図示せず）を除去する。低耐圧トランジスタ領域２００の第２の絶縁層２２ｃを露呈する露呈部を有するレジストＲ１をメモリ領域１００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの上に形成する。露呈部を有するレジストＲ１をマスクとして使用して、低耐圧トランジスタ領域２００の露呈される第２の絶縁層２２ｃをエッチングする。露呈部の下に位置していた第２の絶縁層２２ｃがエッチングされると、露呈部の下方に位置していた電荷蓄積層２２ｂが露呈し、露呈部を有するレジストＲをマスクとして使用し、露呈される電荷蓄積層２２ｂをエッチングする。露呈部の下方に位置していた電荷蓄積層２２ｂがエッチングされると、露呈部の下方に位置していた第１の酸化膜２１が露呈し、露呈部を有するレジストＲをマスクとして使用し、露呈される第１の酸化膜２１をエッチングする。たとえば、低耐圧トランジスタ領域２００の第２の絶縁層２２ｃおよび電荷蓄積層２２ｂは、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）により除去する。たとえば、低耐圧トランジスタ領域２００の第１の酸化膜２１は、ウェットエッチング（たとえば、ＢＨＦエッチング））により除去する。エッチングにより、低耐圧トランジスタ領域２００では、半導体層１０（ウェル領域、チャネル領域）（および素子分離領域１５）が露呈する。
その後、メモリ領域１００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの上のレジストＲ１を除去する。
【００４４】
図６は、図２に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域２００の露呈される半導体層１０（ウェル領域、チャネル領域）（および素子分離領域１５）の上に第３の絶縁層２２ｄをたとえば熱酸化によって形成する。第３の絶縁層２２ｄは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層の厚さは、たとえば、３０［Å］である。
なお、低耐圧トランジスタ領域２００の半導体層１０の表面を熱酸化するとき、メモリ領域１００および高耐圧トランジスタ領域３００の第２の絶縁層２２ｃ（第２の絶縁層２２ｃを形成後、第２の絶縁層２２ｃは、酸素雰囲気あるいは窒素雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）されていない）の厚さは、ほとんど増加しない。
【００４５】
図７は、図２に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第３の絶縁層２２ｄの表面全体および第２の絶縁層２２ｃの表面全体にレジスト（図示せず）を塗布し、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃを露呈するように、塗布されたレジストの一部（図示せず）を除去する。高耐圧トランジスタ領域３００の第２の絶縁層２２ｃを露呈する露呈部を有するレジストＲ２を、メモリ領域１００の第２の絶縁層２２ｃおよび低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの上に形成する。その後、露呈部を有するレジストＲ２をマスクとして使用して、高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの全部に、例えばフッ素（広義にはフッ素系ガス）を用いる垂直イオン注入を実施する。図７に示されるように、半導体層１０の面の法線に対するイオン注入の角度は、たとえば、ほぼ０度である。言い換えれば、半導体層１０の面に対するイオン注入の角度は、たとえば、ほぼ９０度である。図７中の実線の矢印で示されるように、半導体層１０の面の法線に対するイオン注入の角度がほぼ０度であるイオン注入を、本明細書では垂直イオン注入と呼ぶ。また、半導体層１０の面の法線に対するイオン注入の角度が０度を除く９０度未満であるイオン注入を、本明細書では斜めイオン注入と呼ぶ。その後、メモリ領域１００の第２の絶縁層２２ｃおよび低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの上のレジストＲ２を取り除く。
【００４６】
なお、図７の工程において、以下のように実施することもできる。第３の絶縁層２２ｄの表面全体および第２の絶縁層２２ｃの表面全体にレジスト（図示せず）を塗布した後、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの全部ではなく、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの一部を露呈するように、塗布されたレジストの一部（図示せず）を除去してもよい。すなわち、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの一部を露呈する露呈部を有するレジストＲ２を高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの残部と、メモリ領域１００の第２の絶縁層２２ｃと、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄとの上を形成してもよい。高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの一部は、たとえば、その後の工程で形成される高耐圧トランジスタ領域３００のゲート電荷蓄積層２２ｂ’（図２参照）の上に形成される高耐圧トランジスタ領域３００の第２のゲート絶縁層２２ｃ’に相当する。その後にゲート電荷蓄積層２２ｂ’が形成される領域に、すなわち高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの一部に例えばフッ素を用いる垂直イオン注入を実施すればよい。
【００４７】
また、図７の工程において、以下のように実施することもできる。第３の絶縁層２２ｄの表面全体および第２の絶縁層２２ｃの表面全体にレジスト（図示せず）を塗布した後、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの全部だけでなく、メモリ領域１００の第２の絶縁層２２ｃの一部を露呈するように、塗布されたレジストの一部（図示せず）を除去してもよい。すなわち、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの一部とメモリ領域１００の第２の絶縁層２２ｃの一部とを露呈する露呈部を有するレジストＲ２を、メモリ領域１００の第２の絶縁層２２ｃの残部と、低耐圧トランジスタ領域２００の第３の絶縁層２２ｄとの上を形成してもよい。メモリ領域１００の露呈される第２の絶縁層２２ｃの一部は、たとえば、その後の工程で形成されるメモリ領域１００のゲート電荷蓄積層２２ｂ’の一部３１（図２参照）の上に形成されるメモリ領域１００の第２のゲート絶縁層２２ｃ’の一部に相当する。その後にゲート電荷蓄積層２２ｂ’が形成される領域に、すなわち高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの一部に例えばフッ素を用いる垂直イオン注入を実施すればよい。高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの全部とともに、メモリ領域１００の露呈される第２の絶縁層２２ｃの一部も、同時に例えばフッ素を用いる垂直イオン注入を実施すればよい。
【００４８】
図７の工程において、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃを介して第２の絶縁層２２ｃの下に形成される電荷蓄積層２２ｂまで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。具体的には、注入されるフッ素のイオンの分布が半導体層１０の面の法線方向で最大となる位置が第１の絶縁層２２ａと電荷蓄積層２２ｂとの間の界面（たとえば、ＳｉＯ２−Ｓｉ３Ｎ４界面）付近の電荷蓄積層２２ｂ内のトラップ準位が形成される位置４８（以下、トラップ位置４８と称する。）となるように、フッ素を用いる垂直イオン注入時のエネルギーを決定する。フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａと電荷蓄積層２２ｂとの間の界面の付近のトラップ位置４８に存在する多数のダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）は、部分的に終端される。なお、ＳｉＯ２−Ｓｉ３Ｎ４界面の付近のトラップ位置４８に存在するダングリングボンドの数は、非常に多いので、トラップ位置４８に存在するダングリングボンドのすべてを完全に終端させることは、現実的に不可能である。
【００４９】
フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａと電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在するダングリングボンドが部分的に終端されるので、その後の工程で形成される高耐圧トランジスタ領域３００のゲート電荷蓄積層２２ｂ’（図２参照）の電荷（ホットホール、ホットエレクトロン）を蓄積する能力は、低下する。したがって、第１の絶縁層２２ａと電荷蓄積層２２ｂとの間の界面の付近のトラップ位置４８へのフッ素を用いる垂直イオン注入は、高耐圧トランジスタ領域３００のゲート電荷蓄積層２２ｂ’へのホットキャリア注入の影響を少なくできる。また、高耐圧トランジスタ領域３００のトランジスタは、特許文献１に開示されるものと比較して、デバイスサイズを小さくできる。
なお、フッ素を用いる垂直イオン注入は、フッ素を用いる斜めイオン注入に変更してもよい。第１の絶縁層２２ａと電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８にフッ素のイオンが到達すればよい。また、イオン注入に用いられるフッ素系ガスに関して、フッ素（Ｆ２）は、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等に変更してもよい。さらに、フッ素系ガス（たとえば、フッ素）を用いるイオン注入は、水素系ガス（たとえば、水素（Ｈ２）、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等）を用いるイオン注入に変更してもよい。第１の絶縁層２２ａと電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在するダングリングボンドが部分的に終端されればよい。
【００５０】
図８は、図２に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域１００の第２の絶縁層２２ｃ、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃ、および低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの上に導電層１４を形成する。導電層１４は、たとえば、ポリシリコン層（たとえば、ノンドープポリシリコン層）である。ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン（ＳｉＨ４）を用いるＣＶＤ処理によって形成される。その後、ドープトポリシリコン層を形成するために必要なドーパント（たとえば、ヒ素）をノンドープポリシリコン層にイオン注入する。
なお、導電層１４は、ドープトポリシリコン層として、反応ガスとしてのシラン（ＳｉＨ４）およびホスフィン（ＰＨ３）を用いるＣＶＤ処理によって第２の絶縁層２２ｃの上に形成してもよい。
【００５１】
その後、導電層１４の表面全体にレジスト（図示せず）を塗布し、メモリ領域１００の導電層１４の一部、高耐圧トランジスタ領域３００の導電層１４の一部および低耐圧トランジスタ領域２００の導電層１４の一部を露呈するように、塗布されたレジストの一部（図示せず）を除去する。これにより、メモリ領域１００の導電層１４の残部、高耐圧トランジスタ領域３００の導電層１４の残部および低耐圧トランジスタ領域２００の導電層１４の残部の上に、レジストＲ３が形成される。
【００５２】
その後、図２から推測できるように、メモリ領域１００の露呈される導電層１４の一部、高耐圧トランジスタ領域３００の露呈される導電層１４の一部、および低耐圧トランジスタ領域２００の露呈される導電層１４の一部がドライエッチングされると、メモリ領域１００の第２の絶縁層２２ｃの一部、高耐圧トランジスタ領域３００の第２の絶縁層２２ｃの一部および低耐圧トランジスタ領域２００の第３の絶縁層２２ｄの一部が露呈する。低耐圧トランジスタ領域２００の露呈される第３の絶縁層２２ｄの一部はほとんどエッチングされないが、メモリ領域１００の露呈される第２の絶縁層２２ｃの一部および高耐圧トランジスタ領域３００の露呈される第２の絶縁層２２ｃの一部は、さらにドライエッチングされる。メモリ領域１００の第１の絶縁層２２ａの一部および高耐圧トランジスタ領域３００の第１の絶縁層２２ａの一部が露呈すると、ドライエッチングを終了する。このドライエッチングにより、図２に示すように、メモリ領域１００のゲート導電層１４’、高耐圧トランジスタ領域３００のゲート導電層１４’および低耐圧トランジスタ領域２００のゲート導電層１４’と、メモリ領域１００のゲート電荷蓄積層２２ｂ’および高耐圧トランジスタ領域３００のゲート電荷蓄積層２２ｂ’と、メモリ領域１００の第２のゲート絶縁層２２ｃ’および高耐圧トランジスタ領域３００の第２のゲート絶縁層２２ｃ’が形成される。
【００５３】
なお、第２の絶縁層２２ｃの一部が露呈したときに、ドライエッチングを終了してもよい。すなわち、ゲート導電層１４’だけをこのドライエッチングによって形成し、第２の絶縁層２２ｃおよび電荷蓄積層２２ｂの一部（ゲート絶縁層およびゲート電荷蓄積層として不要な部分）を一時的に残してもよい。この場合、第２の絶縁層２２ｃおよび電荷蓄積層２２ｂの一部（ゲート絶縁層およびゲート電荷蓄積層として不要な部分）は、その後の第４の絶縁層１６、１７（サイドウォール）を形成する工程によって除去し、ゲート絶縁層およびゲート電荷蓄積層を形成する。
また、電荷蓄積層２２ｂの一部が露呈したときに、ドライエッチングを終了してもよい。
ゲート導電層１４’、第２のゲート絶縁層２２ｃ’およびゲート電荷蓄積層２２ｂ’（あるいは、ゲート導電層１４’および第２のゲート絶縁層２２ｃ’だけ、あるいは、ゲート導電層１４’だけ）を形成するとき、ドライエッチングの代わりにウェットエッチングを使用してもよい。
【００５４】
その後、メモリ領域１００のゲート導電層１４’の下方に位置する半導体層１０のチャネル領域を挟み、互いに対向するソースドレイン領域１２、１３を半導体層１０の上層に、必要なドーパント（たとえば、ヒ素）を垂直イオン注入することによって形成する。また、低耐圧トランジスタ領域２００のゲート導電層１４’の下方に位置する半導体層１０のチャネル領域を挟み、互いに対向するソースドレイン領域１２、１３を半導体層１０の上層に、必要なドーパント（たとえば、ヒ素）を垂直イオン注入することによって形成する。
【００５５】
その後、メモリ領域１００のゲート導電層１４’の両方の側面、第２のゲート絶縁層２２ｃ’の両方の側面、およびゲート電荷蓄積層２２ｂ’の両方の側面に、第４の絶縁層１６、１７（サイドウォール）を形成する。メモリ領域１００の第４の絶縁層１６、１７の各々の断面は、ゲート導電層１４’側の一方の側面であって半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、半導体層１０の頂面に対して平行な底面とを有する。
また、高耐圧トランジスタ領域３００のゲート導電層１４’の両方の側面、第２のゲート絶縁層２２ｃ’の両方の側面、およびゲート電荷蓄積層２２ｂ’の両方の側面に、第４の絶縁層１６、１７（サイドウォール）を形成する。高耐圧トランジスタ領域３００の第４の絶縁層１６、１７の各々の断面は、ゲート導電層１４’側の一方の側面であって半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、半導体層１０の頂面に対して平行な底面とを有する。
さらに、低耐圧トランジスタ領域２００のゲート導電層１４’の両方の側面、および第３のゲート絶縁層２２ｄ’の両方の側面に、第４の絶縁層１６、１７（サイドウォール）を形成する。低耐圧トランジスタ領域２００の第４の絶縁層１６、１７の各々の断面は、ゲート導電層１４’側の一方の側面であって半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、半導体層１０の頂面に対して平行な底面とを有する。
【００５６】
第４の絶縁層１６、１７は、たとえば、ＣＶＤ処理および異方性エッチング処理によって形成される窒化シリコン層（たとえば、ＳｉＮ層）である。メモリ領域１００の第４の絶縁層１６、１７を形成する工程で、第１の絶縁層２２ａの一部は除去され、第１のゲート絶縁層２２ａ’が形成される。また、高耐圧トランジスタ領域３００の第４の絶縁層１６、１７を形成する工程で、第１の絶縁層２２ａの一部は除去され、第１のゲート絶縁層２２ａ’が形成される。さらに、低耐圧トランジスタ領域２００の第４の絶縁層１６、１７を形成する工程で、第３の絶縁層２２ｄの一部は除去され、第３のゲート絶縁層２２ｄ’が形成される。
【００５７】
その後、メモリ領域１００の半導体層１０の上層（具体的には、ソースドレイン領域１２、１３の一部およびソースドレイン領域１２、１３の一部の下に位置する半導体層１０）にソースドレイン領域１８、１９を形成する。ソースドレイン領域１８、１９は、ソースドレイン領域１２、１３のドーズ量と同程度のドーズ量で、ソースドレイン領域１２、１３のドーパントと同じ型のドーパント（たとえば、ヒ素）を、ソースドレイン領域１２、１３より深くイオン注入する。これにより、メモリ領域１００のソースドレイン領域１２’、１３’およびソースドレイン領域１８、１９が形成される。ソースドレイン領域１２’、１３’は、ソースドレインエクステンション領域１２’、１３’と呼ばれることもある。ソースドレイン領域１８、１９は、ソースドレインコンタクト領域１８、１９と呼ばれることもある。ソースドレインコンタクト領域１８、１９は、好ましくは、それらの表面にシリサイド層（図示せず）（たとえば、ＣｏＳｉ２層）を有する。具体的には、ＣｏＳｉ２層は、たとえば、スパッタ装置によって形成することができる。
また、高耐圧トランジスタ領域３００の半導体層１０の上層にソースドレイン領域１８、１９を形成する。
さらに、低耐圧トランジスタ領域２００の半導体層１０の上層（具体的には、ソースドレイン領域１２、１３の一部およびソースドレイン領域１２、１３の一部の下に位置する半導体層１０）にソースドレイン領域１８、１９を形成する。ソースドレイン領域１８、１９は、ソースドレイン領域１２、１３のドーズ量と同程度のドーズ量で、ソースドレイン領域１２、１３のドーパントと同じ型のドーパント（たとえば、ヒ素）を、ソースドレイン領域１２、１３より深くイオン注入する。これにより、メモリ領域１００のソースドレイン領域１２’、１３’およびソースドレイン領域１８、１９が形成される。
【００５８】
図２に示されないが、周知の手法にて、メモリ領域１００のゲート導電層１４’にワード線を接続し、ソースドレインコンタクト領域１８、１９の一方にビット線を接続し、コンタクト領域１８、１９の他方にソース線を接続し、たとえば、図１に示すように複数のメモリセルの１つとして配置する。複数のメモリセルの残りのメモリセルも、図２のメモリ領域１００の１つのトランジスタを形成するときに、同時に、同様の工程で形成される。さらに、複数のメモリセルの残りのメモリセルの各々にも、同時に、同様の工程で、対応する１つのワード線、対応する１つのビット線および対応する１つのソース線が接続される。また、複数のメモリセルの各々は、対応する１つのワード線、対応する１つのビット線および対応する１つのソース線を介して周辺回路（高耐圧トランジスタ領域３００のトランジスタ）にて駆動され、複数のメモリセルは、全体として、ＮＯＲ型のメモリーデバイスとして機能する。
高耐圧トランジスタ領域３００のトランジスタに関して、高耐圧トランジスタ領域３００のゲート導電層１４’にゲート電極を接続し、ソースドレインコンタクト領域１８、１９の一方にドレイン電極を接続し、ソースドレインコンタクト領域１８、１９の他方にソース電極を接続する。高耐圧トランジスタ領域３００のトランジスタは、周辺回路（低耐圧トランジスタ領域２００（ロジック領域）のトランジスタ）に基づいて駆動される。
低耐圧トランジスタ領域２００のトランジスタに関して、低耐圧トランジスタ領域２００のゲート導電層１４’にゲート電極を接続し、ソースドレインコンタクト領域１８、１９の一方にドレイン電極を接続し、ソースドレインコンタクト領域１８、１９の他方にソース電極を接続する。
【００５９】
図９は、図２に示す半導体装置のもう１つの製造方法の概略を説明するための図である。
上述した半導体装置の製造方法の概略では、図７において、導電層１４を形成する前に、たとえばフッ素を用いる垂直イオン注入によって、高耐圧トランジスタ領域３００の電荷蓄積層２２ｂ’の電荷を蓄積する能力を低下させた。半導体装置のもう１つの製造方法の概略では、図７の工程におけるフッ素を用いる垂直イオン注入は、実施しない。半導体装置のもう１つの製造方法の概略では、図９に示されるように、フッ素を用いる垂直イオン注入は、ゲート導電層１４’を形成した後に実施される。言い換えれば、半導体装置のもう１つの製造方法の概略では、上述した半導体装置の製造方法の概略と比べて、フッ素を用いる垂直イオン注入を実施する時期が異なる。さらに、図９に示されるように、フッ素を用いる垂直イオン注入は、高耐圧トランジスタ領域３００だけでなく、メモリ領域１００の一部にも、実施される。
【００６０】
半導体装置のもう１つの製造方法の概略では、上述した半導体装置の製造方法にて、図７の工程を除き、図８の工程およびその後のゲート導電層１４’の加工まで、実施する。すなわち、メモリ領域１００のゲート導電層１４’、高耐圧トランジスタ領域３００のゲート導電層１４’および低耐圧トランジスタ領域２００のゲート導電層１４’が形成される。
その後、図９から推測されるように、メモリ領域１００のゲート導電層１４’の表面全体および第１の絶縁層２２ａの表面全体、ならびにゲート導電層１４’の露呈される両方の側面全体、第２のゲート絶縁層２２ｃ’の露呈される両方の側面全体およびゲート電荷蓄積層２２ｂ’の露呈される両方の側面全体にレジスト（図示せず）を塗布する。加えて、高耐圧トランジスタ領域３００ゲート導電層１４’の表面全体および第１の絶縁層２２ａの表面全体、ならびにゲート導電層１４’の露呈される両方の側面全体、第２のゲート絶縁層２２ｃ’の露呈される両方の側面全体およびゲート電荷蓄積層２２ｂ’の露呈される両方の側面全体にレジスト（図示せず）を塗布する。加えて、低耐圧トランジスタ領域２００のゲート導電層１４’の表面全体および第３の絶縁層２２ｄの表面全体、ならびにゲート導電層１４’の露呈される両方の側面全体にレジスト（図示せず）を塗布する。なお、メモリ領域１００のレジスト、高耐圧トランジスタ領域３００のレジスト、および低耐圧トランジスタ領域２００のレジストは、一度に一体的に塗布される。
【００６１】
その後、高耐圧トランジスタ領域３００のゲート導電層１４’の表面全体および第１の絶縁層２２ａの表面全体、ならびにゲート導電層１４’の両方の側面全体、第２のゲート絶縁層２２ｃ’の両方の側面全体およびゲート電荷蓄積層２２ｂ’の両方の側面全体を露呈するように、塗布されたレジストの一部（図示せず）を除去する。加えて、メモリ領域１００のゲート導電層１４’の一部（４１）、およびゲート導電層１４’の一部（４１）側の第１の絶縁層２２ａの一部（４６）、ならびにゲート導電層１４’の一部（４１）側のゲート導電層１４’の一方の側面、ゲート導電層１４’の一部（４１）側の第２のゲート絶縁層２２ｃ’の一方の側面、およびゲート導電層１４’の一部（４１）側のゲート電荷蓄積層２２ｂ’の一方の側面を露呈するように、塗布されたレジストの一部（図示せず）を除去する。なお、メモリ領域１００のレジストの一部、および高耐圧トランジスタ領域３００のレジストの一部は、一度に一体的に除去される。
【００６２】
その後、図９に示されるように、露呈される高耐圧トランジスタ領域３００に、たとえばフッ素を用いる垂直イオン注入を実施する。同時に、露呈されるメモリ領域１００の一部（４１、４６）に、たとえばフッ素を用いる垂直イオン注入を実施する。このように、高耐圧トランジスタ領域３００のイオン注入とメモリ領域１００の垂直イオン注入とを同時に実施することにより、メモリ領域１００の垂直イオン注入用の個別の追加的なフォトマスクが不要となり、本実施形態では、製造コストを下げることができる。
高耐圧トランジスタ領域３００におけるイオン注入の個別の効果は、上述の通りである。
【００６３】
以下に、メモリ領域１００におけるイオン注入の個別の効果を説明する。
メモリ領域１００のレジストの一部を除去することを言い換えれば、図９に示すように、少なくとも、メモリ領域１００のゲート導電層１４’の部分的な領域４２にレジストＲ４を残すことである。好ましくは、メモリ領域１００のレジストＲ４は、ゲート導電層１４’の部分的な領域４２から、ゲート導電層１４’の部分的な領域４２側の第１の絶縁層２２ａの部分的な領域４７まで延在する。
その後、少なくともメモリ領域１００のゲート導電層１４’の一部（４１）を露呈する露呈部を有するレジストＲ４をマスクとして使用し、少なくとも、ゲート導電層１４’の一部（４１）に、例えばフッ素を用いる垂直イオン注入を実施する。露呈されるゲート導電層１４’の一部（４１）は、その後の工程で形成されるソースドレイン領域１２側に位置する。レジストＲ４で覆われるゲート導電層１４’の残部（４２）は、その後の工程で形成されるソースドレイン領域１３側に位置する。
【００６４】
メモリ領域１００のゲート導電層１４’の一部（４１）およびゲート導電層１４’の一部（４１）の下に形成される第２のゲート絶縁層２２ｃ’の一部を介して、第２のゲート絶縁層２２ｃ’の一部の下に形成されるゲート電荷蓄積層２２ｂ’の一部まで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。具体的には、注入されるフッ素のイオンの分布が半導体層１０の面の法線方向で最大となる位置が第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面（たとえば、ＳｉＯ２−Ｓｉ３Ｎ４界面）付近のゲート電荷蓄積層２２ｂ’内のトラップ準位が形成される位置４８（トラップ位置４８）となるように、フッ素を用いる垂直イオン注入時のエネルギーを決定する。フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在する多数のダングリングボンドは、部分的に終端される。
【００６５】
フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在するダングリングボンドが部分的に終端されるので、図１のメモリセルのビット線が接続されるソースドレイン領域１２側のゲート電荷蓄積層２２ｂ’の電荷（ホットホール、ホットエレクトロン）を蓄積する能力は、低下する。一方、図１のメモリセルのソース線が接続されるソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力は、レジストＲ４によって維持される。すなわち、レジストＲ４の下方に位置するゲート導電層１４’の残部（４２）には、フッ素を用いる垂直イオン注入が実施されない。したがって、フッ素を用いる垂直イオン注入が実施されない第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置に存在する多数のダングリングボンドは、終端されない。これにより、図１のメモリセルのソース線が接続されるソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力は、維持される。このように、メモリ領域１００のゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力は、ゲート電荷蓄積層２２ｂ’の残部３２の電荷蓄積能力より低い。メモリ領域１００のゲート電荷蓄積層２２ｂ’の残部３２は、ゲート電荷蓄積層２２ｂ’の一部３１を除くゲート電荷蓄積層２２ｂ’のすべての領域である。
【００６６】
この事は、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整しなくても、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれ難いことを意味する。すなわち、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止することができる。
また、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブをより確実に防止することができる。
【００６７】
ところで、特許文献２（特開２０００−１７４０３０号公報）の図２および段落［００４５］は、ＯＮＯからなる容量絶縁膜１１を開示するが、特許文献２の段落［００４５］は、図２のスタック型ＤＲＡＭ全体を水素アニールすることを開示しているに過ぎない。言い換えれば、水素は、容量絶縁膜１１に対して一様に到達する。また、特許文献２の段落［０００５］は、水素アニールでは、窒化シリコン膜のダングリングボンドが終端されないことを開示している。
【００６８】
特許文献３（２００６−３１９１８６号公報）の図１および段落［００５４］は、シリコン酸化膜（第１絶縁膜３）−シリコン窒化膜（電荷保持膜４）−シリコン酸化膜（第２絶縁膜５）を開示するが、特許文献３の段落［００６１］は、第３絶縁膜１１に含まれる水分を熱処理で拡散させることを開示しているに過ぎない。言い換えれば、水分は、シリコン窒化膜（電荷保持膜４）に対して一様に到達する。また、特許文献３の段落［００６１］は、第３絶縁膜１１に含まれる水分の熱拡散では、シリコン窒化膜（電荷保持膜４）のダングリングボンドが終端されないことを暗示している。
【００６９】
特許文献４（特開平０７−０５８３１３号公報）の図２および段落［００２４］は、シリコン酸化膜４−ナイトライド膜５−オキシナイトライド膜６を開示するが、特許文献４の段落［００２８］は、フッ素のイオン１０をシリコン酸化膜中に注入していることを開示しているに過ぎない。また、特許文献４の段落［００１０］は、フッ素のイオン１０をナイトライド膜５に対して一様に通過させることを教授している。
このように、特許文献２、特許文献３および特許文献４は、本実施形態のようにメモリ領域１００のゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力が、フッ素のイオン注入によって、ゲート電荷蓄積層２２ｂ’の残部３２の電荷蓄積能力より低下させることを開示するものではない。
【００７０】
メモリ領域１００のレジストＲ４の範囲が、ゲート導電層１４’の部分的な領域４２から、第１の絶縁層２２ａの部分的な領域４７まで延在する場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入または斜めイオン注入である。具体的には、フッ素を用いる垂直イオン注入の代わりに、フッ素を用いる斜めイオン注入を実施してもよい。また、たとえば、フッ素を用いる垂直イオン注入を実施し、その後に、フッ素を用いる斜めイオン注入を実施してもよい。
半導体層１０の面の法線に対する斜めイオン注入の角度の範囲は、たとえば、１０度〜３０度である。具体的には、注入されるフッ素のイオンの分布がトラップ位置４８で最大となるように、フッ素の斜めイオン注入時のエネルギーを決定する。斜めイオン注入は、垂直イオン注入と比べて、第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８へのフッ素のイオンの到達距離が短いので、フッ素を用いる斜めイオン注入時のエネルギーは、フッ素を用いる垂直イオン注入時のエネルギーより低くてよい。
【００７１】
メモリ領域１００のレジストＲ４の範囲が、ゲート導電層１４’の部分的な領域４２だけである場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入、または、ソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷蓄積能力が実質的に低下しない程度のフッ素を用いる斜めイオン注入である。なお、イオン注入に用いられるフッ素系ガスに関して、フッ素（Ｆ２）は、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等に変更してもよい。また、フッ素系ガス（たとえば、フッ素）を用いるイオン注入は、水素系ガス（たとえば、水素（Ｈ２）、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等）を用いるイオン注入に変更してもよい。たとえば、水素を用いる水素のイオンのイオン注入だけを実施してもよい。代替的に、たとえば、ＢＦ２を用いるフッ素のイオンのイオン注入だけを実施してもよい。また、たとえば、フッ素を用いるフッ素のイオンのイオン注入を実施し、その後に、たとえば、水素を用いる水素のイオンのイオン注入を実施してもよい。たとえば、ＢＦ２を用いるフッ素のイオンのイオン注入を実施する場合、ホウ素のイオンのイオン注入がソースドレイン領域１２、１３に悪影響を及ぼす可能性がある。
【００７２】
その後、図２から推測されるように、レジストＲ４を除去する。その後、メモリ領域１００のソースドレイン領域１２’、１３’およびソースドレイン領域１８、１９、第１のゲート絶縁層２２ａ’、ならびに第４の絶縁層１６、１７（サイドウォール）を形成する。また、高耐圧トランジスタ領域３００のソースドレイン領域１８、１９、第１のゲート絶縁層２２ａ’、および第４の絶縁層１６、１７（サイドウォール）を形成する。さらに、低耐圧トランジスタ領域２００のソースドレイン領域１２’、１３’およびソースドレイン領域１８、１９、第３のゲート絶縁層２２ｄ’、ならびに第４の絶縁層１６、１７（サイドウォール）を形成する。このように、その後の工程は、上述の半導体装置の製造方法と同様である。
【００７３】
図１０は、図２に示す半導体装置の他の製造方法の概略を説明するための図である。
上述した半導体装置のもう１つの製造方法の概略では、図９において、第４の絶縁層１６、１７（サイドウォール）を形成する前に、たとえばフッ素を用いる垂直イオン注入によって、高耐圧トランジスタ領域３００の電荷蓄積層２２ｂ’の電荷蓄積能力およびメモリ領域１００の電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力を低下させた。半導体装置の他の製造方法の概略では、図９の工程におけるフッ素を用いる垂直イオン注入は、実施しない。半導体装置の他の製造方法の概略では、図１０に示されるように、たとえばフッ素を用いる垂直イオン注入は、第４の絶縁層１６、１７（サイドウォール）を形成した後に実施される。
たとえばフッ素のイオンは、第４の絶縁層１６を介してトラップ位置４８に到達することもできる。トラップ位置４８に近傍の第４の絶縁層１６に捕らえられたフッ素のイオンは、その後の熱工程で、トラップ位置４８に導入される。この事は、ゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力は、第３の絶縁層１６から導入されたフッ素のイオンの分だけ、低下させることができることを意味する。イオン注入は、斜めイオン注入でもよい。
【００７４】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００７５】
【図１】不揮発性記憶装置のメモリセルと等価な回路の配置例。
【図２】本実施形態の半導体装置の構造の概略図。
【図３】図２に示す半導体装置の製造方法の概略を説明するための図。
【図４】図２に示す半導体装置の製造方法の概略を説明するためのもう１つの図。
【図５】図２に示す半導体装置の製造方法の概略を説明するための他の図。
【図６】図２に示す半導体装置の製造方法の概略を説明するための他の図。
【図７】図２に示す半導体装置の製造方法の概略を説明するための他の図。
【図８】図２に示す半導体装置の製造方法の概略を説明するための他の図。
【図９】図２に示す半導体装置のもう１つの製造方法の概略を説明するための図。
【図１０】図２に示す半導体装置の他の製造方法の概略を説明するための図。
【符号の説明】
【００７６】
１０  半導体層、１２、１３、１８、１９  ソースドレイン領域、１４  導電層、
１５  素子分離領域、２１  酸化膜、２２ａ、２２ｃ、２２ｄ  絶縁層、
２２ｂ  電荷蓄積層、１００  メモリ領域、２００  低耐圧トランジスタ領域、
３００  高耐圧トランジスタ領域、ＢＬ  ビット線、ＭＣ  メモリセル、
Ｒ  レジスト、ＲＡ  レジスト露呈部、ＳＬ  ソース線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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