(57)【要約】【課題】ソース領域を燐注入によって高濃度不純物のソース領域を形成すると、ソース領域表面のみ増速酸化され、ウェル領域とソース領域表面との間に段差を生じるため、チャネル抵抗が増大する。【解決手段】炭化珪素からなる絶縁ゲート半導体装置であって、少なくともウェル領域３、ソース領域４の表面に、等しい燐の濃度プロファイルを持つ犠牲層１４を形成する。このようにすれば、ゲート絶縁膜を形成するときに、ウェル領域３とソース領域４の表面で増速酸化が均一に起こり、もってウェル領域３表面とソース領域４表面の間に段差が生じることが無い。【選択図】図１
2009266871.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層と、
前記ドリフト層表面に形成されたｐ型のウェル領域と、
前記ウェル領域内に形成されたｎ型のソース領域と、
前記ウェル領域と前記ソース領域を跨るように表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域の少なくとも一部に形成されたソース電極と
を含む炭化珪素からなる半導体装置であって、
前記ソース領域の、表面の燐の濃度は１×１０２０ｃｍ−３以上であり、
前記ウェル領域と前記ゲート絶縁膜との界面と前記ソース領域と前記ゲート絶縁膜との界面の基板厚み方向における差が前記ゲート絶縁膜の膜厚の１／２未満であることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ウェル領域表面に燐を含むことを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記ソース領域の表面の燐の濃度は４×１０２０ｃｍ−３以上であることを特徴とする、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素基板上に前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層をエピタキシャル成長させる工程（ａ）と、
前記ドリフト層表面にｐ型不純物をイオン注入してｐ型のウェル領域を形成する工程（ｂ）と、
前記ウェル領域内に燐をイオン注入してソース領域を形成する工程（ｃ）と
前記ドリフト層表面全面に面内方向にわたって概略均一な濃度プロファイルの燐を含む犠牲層を形成する工程（ｄ）と、
前記工程（ｂ）（ｃ）（ｄ）の後に注入した前記ｐ型不純物と前記燐とを活性化するアニール工程（ｅ）と、
前記活性化アニール後に少なくとも前記犠牲層を含む表面層を熱酸化することによってゲート絶縁膜を形成する工程（ｆ）と、
前記ソース領域の少なくとも一部にソース電極を形成する工程（ｇ）とを
含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｇ）は前記ソース領域の少なくとも一部の表面に金属を堆積し、熱処理することにより、金属シリサイドを形成してソース電極とする工程であることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ソース領域のイオン注入による最もドリフト層に対して表面側の濃度ピーク位置は前記犠牲層の形成位置よりも深いことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記犠牲層における燐の濃度は前記工程（ｆ）において熱酸化で消費される炭化珪素表面層の深さ範囲内で、１×１０１９ｃｍ−３以上であることを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素基板上に前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層をエピタキシャル成長させる工程（ｈ）と、
前記ドリフト層表面にｐ型不純物をイオン注入してｐ型のウェル領域を形成する工程（ｉ）と、
前記ウェル領域内に燐をイオン注入してソース領域を形成する工程（ｊ）と、
前記工程（ｉ）（ｊ）の後に注入した前記ｐ型不純物と前記燐とを活性化するアニール工程（ｋ）と、
前記活性化アニール後に熱酸化することによってゲート絶縁膜を形成する工程（ｌ）と、
前記ソース領域の少なくとも一部にソース電極を形成する工程（ｍ）とを
含み、
前記工程（ｊ）における燐の注入濃度は、前記工程（ｌ）において熱酸化で消費される炭化珪素表面層の深さ範囲内で、１×１０１９ｃｍ−３以下であることを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記工程（ｍ）は前記ソース領域の少なくとも一部の表面に金属を堆積し、熱処理することにより、金属シリサイドを形成してソース電極とする工程であることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体基板を用いた半導体装置、特に、大電流用に使用される炭化珪素半導体パワーデバイスの製造方法に関する。
【背景技術】
【０００２】
パワーデバイスは大電流を流す半導体素子であり、高耐圧かつ低損失であることが望まれる。従来からシリコン（Ｓｉ）半導体を用いたパワーデバイスが主流であったが、近年では、炭化珪素（ＳｉＣ）半導体を用いたパワーデバイスが注目され、開発が進められている。炭化珪素半導体はシリコンに比べて１桁高い絶縁破壊電界を有するため、ＰＮ接合やショットキー接合の空乏層を薄くしても逆耐圧を維持できる。したがって、デバイス厚さを薄く、ドーピング濃度を高くすることができるために、炭化珪素は、オン抵抗が低く、高耐圧・低損失のパワーデバイスの材料として期待されている。
【０００３】
図１７は、従来の炭化珪素半導体装置の例である二重注入型ＭＯＳＦＥＴの構造を示す断面図である。図１７に示すように、従来の炭化珪素半導体装置では、低抵抗の炭化珪素からなる基板１０１の上に基板１０１より高抵抗なドリフト層１０２がエピタキシャル成長されている。ドリフト層１０２の表層には選択的なイオン注入によってｐ型のウェル領域１０３が形成され、その内部にはイオン注入によって高濃度のｎ型のソース領域１０５と、ソース領域１０５に囲まれる領域に位置するｐ型のｐ＋コンタクト領域１０４とが設けられている。
【０００４】
２つのウェル領域１０３によって挟まれるドリフト層１０２の上からその２つのウェル領域１０３内におけるソース領域１０５の端部の上に亘って、熱酸化膜からなるゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６の上にはゲート電極１０９が形成されている。ｐ＋コンタクト領域１０４の上からその両端に位置するソース領域１０５の端部の上には、コンタクト領域１０４とオーミック接触するソース電極１０８が設けられている。さらに、基板１０１の裏面全面には、基板１０１とオーミック接触するドレイン電極１０７が設けられている。
【０００５】
ドリフト層１０２、ｐ型ウェル領域１０３、ｐ＋コンタクト領域１０４およびソース領域１０５の上には層間絶縁膜１１０が堆積されている。層間絶縁膜１１０には、ソース電極１０８およびゲート電極１０９にそれぞれ到達するコンタクトホールが設けられており、層間絶縁膜１１０の上には、厚さ２μｍのアルミニウムからなり、コンタクトホールを埋めるソース電極上部配線１１１およびゲート電極上部配線１１２が設けられている。以上のような構造は、例えば特許文献１に開示されている。
【０００６】
このようなパワーＭＯＳＦＥＴのオン抵抗の内訳は、ソース電極とソース領域のソースコンタクト抵抗、ソース領域抵抗、ゲート電極下に形成されるチャネルのチャネル抵抗、電流がＪＦＥＴ領域（隣接するウェル領域の間）を流れるときのＪＦＥＴ抵抗、ＪＦＥＴより下のドリフト層を電流が流れるときのドリフト抵抗、電流が基板を流れるときの基板抵抗、ドレインコンタクト抵抗である。さらなる低オン抵抗化を目指して、様々な開発が進められているが、その一つとして、ソース領域の高濃度化によるソースコンタクト抵抗およびソース抵抗の低減が行われている。
【特許文献１】特許第３７５９１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願の発明者らはソース領域のコンタクト抵抗と、ソース領域の濃度および注入種に対する依存性を調査した。その結果を図１２に示す。従来ソース領域の形成には窒素イオンの注入が用いられてきたが、注入ドーズを増やして１×１０２０ｃｍ−３以上にしても、コンタクト抵抗は低減せず、逆に上昇することがわかった。しかしながら、燐イオンの注入の場合は１×１０２０ｃｍ−３以上の領域でも、ドーピング濃度の増大にともなってコンタクト抵抗を低減できた。さらには４×１０２０ｃｍ−３以上まで濃度を増やしてもコンタクト抵抗は一様に低下し、窒素注入に比べコンタクト抵抗が１桁低減できることがわかった。窒素のドーピング濃度をあげてもコンタクト抵抗低減には限界があることは非特許文献１でも報告されており、炭化珪素中の窒素の固溶限界が低いことが原因とされている。
【０００８】
しかしながら、本願の発明者は燐注入によって形成されたソース領域を熱酸化すると、注入しない基板や、窒素注入領域、アルミ注入領域に比べ酸化レートが約二倍となっていることをつきとめた。図１３は炭化珪素を１２００℃のドライ酸素雰囲気中で３時間、熱酸化したときの表面熱酸化膜の膜厚を分光エリプソメータで評価した結果である。注入していないｎ型４Ｈ−ＳｉＣ炭化珪素基板、ノンドープの炭化珪素エピタキシャル層の窒素注入した表面、アルミニウムを注入した表面が不純物濃度に依存せず約８０ｎｍ程度での一定膜厚であるのに対し、燐注入層は表面酸化膜厚が不純物濃度に依存して増えている。
【０００９】
例えば、１×１０２０ｃｍ−３の表面不純物濃度でも酸化膜厚は１００ｎｍ程度であり、窒素注入領域やアルミ注入領域のそれよりも厚いが、不純物濃度が増えると膜厚はさらに厚くなり、４×１０２０ｃｍ−３では、約１６０ｎｍとなり窒素注入領域、アルミ注入領域のそれの二倍の膜厚となっている。
【００１０】
したがって、燐注入でソース領域形成に適用して二重注入型ＭＯＳＦＥＴを製造すると、以下の不具合が生じる。以降、図面を参照して説明する。図１４〜１６は燐を注入してソース領域を形成する場合の二重注入型ＭＯＳＦＥＴの断面工程図である。
【００１１】
まず、炭化珪素基板１に基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層２をエピタキシャル成長させる（図１４（ａ））。
【００１２】
次に、図示しない注入マスク（例えばＳｉＯ２などからなる）を表面に形成し、基板温度を５００℃程度の高温に保って、ｐ型不純物としてアルミニウムを注入して、Ｐ型のウェル領域３を表面に形成する（図１４（ｂ））。
【００１３】
さらに、同様に図示しない注入マスク（例えばＳｉＯなどからなる）を表面に形成し、基板温度を５００℃程度の高温に保って、ｎ型不純物として燐を注入して、ｎ型のソース領域４をウェル領域内の表面の一部に形成する。低いコンタクト抵抗を得るために、燐注入領域の不純物濃度は１×１０２０ｃｍ−３よりも高いほうが好ましく、より好ましくは４×１０２０ｃｍ−３が好ましい。注入条件は例えばエネルギー３０ｋｅＶ、ドーズ量１．１×１０１５ｃｍ−２、エネルギー８０ｋｅＶ、ドーズ量２．２×１０１５ｃｍ−２、エネルギー１８０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２とすれば、図７のような注入プロファイルが得られ、ソース領域において平均濃度４×１０２０ｃｍ−３を実現できる（図１４（ｃ））。
【００１４】
次に、図示しない注入マスク（例えばＳｉＯなどからなる）を表面に形成し、基板温度を５００℃程度の高温に保って、ｐ型不純物としてアルミニウムを注入して、ウェル領域３につながる、ｐ型のコンタクト領域５をソース領域内に形成する。コンタクト領域５はソース電極とのオーミックコンタクトを実現するため、ウェル領域３より高濃度とする。例えば１×１０２０ｃｍ−３程度である。コンタクト領域中のｐ型不純物が、ソース領域のｎ型不純物領域によって補償されてしまい、実質的なｐ型不純物濃度が減少することを防ぐため、ｎ型ソース領域とｐ型コンタクト領域はできるだけ重ならないように注入マスクを形成する（図１４（ｄ））。
【００１５】
注入マスクを除去した後に、アルゴンなどの不活性ガス中で、１７００℃程度の高温で活性化アニールを施す。
【００１６】
この後、公知の熱酸化法（例えばドライ酸素中で１２００℃に加熱する）によって、表面にゲート絶縁膜６を形成する。燐注入ソース領域４はドリフト領域２やアルミニウムを注入しているウェル領域３、コンタクト領域５に比べ熱酸化のレートが大きく、ソース領域の表面のゲート絶縁膜６ａはソース領域を除く領域のゲート絶縁膜６ｂに比べ二倍程度膜厚が大きくなる。このためソース領域４とそれ以外の領域で表面に段差ができる。厚みｔのＳｉＣが熱酸化され、厚みｔ’の熱酸化膜（ＳｉＯ２）になるとすると、ｔとｔ’の関係は以下のように求められる。ＳｉＣの密度をｄＳｉＣ、ＳｉＯ２の密度をｄＳｉＯ２とする。また、それぞれの分子量をＭｓｉｃ、Ｍｓｉｏ２とすると、今、厚みｔの単位面積あたりのＳｉＣに含まれるシリコン原子の数と、熱酸化後の厚みｔ’のＳｉＯ２に含まれるシリコン原子の数は等しいので、以下の式が成り立つ。
【００１７】
【数１】
2009266871.tif 000003
【００１８】
ここで、ｄＳｉＣ＝３．２、ｄＳｉＯ２、＝２．６、Ｍｓｉｃ＝４０．１，Ｍｓｉｏ２＝６０．１を代入するとｔ＝０．５×ｔ’となる。すなわち熱酸化膜の厚みｔ’の約５０％の厚みｔのＳｉＣが消費される。例えば、厚み８０ｎｍのゲート酸化膜を形成すると表面から約４０ｎｍの深さのＳｉＣが消費される。厚み１６０ｎｍのゲート酸化膜が形成された場合には表面から約８０ｎｍの深さのＳｉＣが消費される。したがって、燐注入領域とそれ以外の領域の段差Ｔは８０−４０＝４０ｎｍとなる。一般化すると酸化膜厚の厚みの差の１／２の段差が形成される。
【００１９】
このとき、熱酸化膜の密度と炭化珪素の密度の差から熱酸化膜の膜厚の約５０％程度の炭化珪素が消費されて熱酸化膜となる。すなわち、ソース領域４では他の領域よりも炭化珪素の消費量が多く、そのため、ソース領域は他の領域に比べその表面が低くなり、ソース領域が凹んだ形状になる。また基板１の裏面にも熱酸化膜７が形成される（図１４（ｅ））。
【００２０】
次に、ゲート絶縁膜６上にとして例えばｎ型の不純物を含む多結晶シリコンを堆積し、図示しないレジストマスクを形成しドライエッチングによりパターニングを行ってゲート電極８を形成する（図１５（ａ））。
【００２１】
さらに、ゲート電極８上に層間絶縁膜９を形成する。層間絶縁膜９としては例えば酸化シリコンである（図１５（ｂ））。
【００２２】
ソース電極を形成するために、形成した層間絶縁膜９にドライエッチングによって、ソース領域４とコンタクト領域５につながるコンタクトホール１０を形成する（図１５（ｃ））。
【００２３】
ソース電極を形成するために、例えばニッケルを厚み１００ｎｍ表面に堆積して、パターニングしてソース電極１１を形成する。この後、オーミック特性を得るために窒素などの不活性ガス雰囲気中で、９５０℃程度の熱処理を行う。基板裏面電極はチタン１２ａ、ニッケル１２ｂ、銀１２ｃの３層構造とする（図１６（ａ））。
【００２４】
このようにしてできた二重注入ＭＯＳＦＥＴは、以下の課題を有する。
【００２５】
ゲート電極にゲート電圧を印加すると、ソース領域とドレイン領域にはさまれたウェル領域表面にはキャリアが流れるチャネルが形成される。
【００２６】
ソース電極から注入された電子は、ソース領域を通ってこのチャネルを走行する。ところが、ゲート酸化によってソース領域とウェル領域の間に段差ができており、ここでキャリアが幾何学的散乱を受けるため、チャネル移動度が低下する。すなわちチャネル抵抗の増大を招き、ＭＯＳＦＥＴのオン抵抗の増大につながる。
【００２７】
この段差ＴはＳｉＣ表面の熱酸化される深さ領域において、ウェハ面内に燐が注入されている領域と、燐が注入されていない領域が混在する限り、この段差はなくならない。
【００２８】
本発明は上記課題に鑑み、高濃度の燐注入によってソース領域を形成しソース電極のコンタクト抵抗、ソース領域のシート抵抗を低く抑えながらも、チャネル表面の段差を低減しチャネル移動度が低下しない炭化珪素ＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の炭化珪素半導体装置は、
半導体基板と、
前記半導体基板上に形成された前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層と、
前記ドリフト層表面に形成されたｐ型のウェル領域と、
前記ウェル領域内に形成されたｎ型のソース領域と、
前記ウェル領域と前記ソース領域を跨るように表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域の少なくとも一部に形成されたソース電極と、
を含む炭化珪素からなる半導体装置であって、
前記ソース領域の、表面の燐の濃度は１×１０２０ｃｍ−３以上であり、
前記ウェル領域と前記ゲート絶縁膜との界面と前記ソース領域と前記ゲート絶縁膜との界面の基板厚み方向における差が前記ゲート絶縁膜の膜厚の１／２未満であることを特徴とする炭化珪素半導体装置である。
【００３０】
また、ある好ましい実施形態においては、前記ウェル領域表面に燐を含むことが好ましい。
【００３１】
ソース領域を燐を注入することで形成するので、窒素に比べ炭化珪素中の固溶限界が高く、高不純物濃度のソース領域を実現でき、もってソース領域のコンタクト抵抗、シート抵抗を低く抑えることができる。
【００３２】
また、ソース領域の燐の濃度はより好ましくは４×１０２０ｃｍ−３以上である。
燐注入であればこのような高濃度の注入でもソース領域のコンタクト抵抗はソース領域のドーピング濃度の増加に対して一様に低下する。
【００３３】
また、本炭化珪素半導体装置の製造方法は、
炭化珪素基板上に前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層をエピタキシャル成長させる工程（ａ）と、
前記ドリフト層表面にｐ型不純物をイオン注入してｐ型のウェル領域を形成する工程（ｂ）と、
前記ウェル領域内に燐をイオン注入してソース領域を形成する工程（ｃ）と、
前記ドリフト層表面全面に面内方向にわたって概略均一な濃度プロファイルの燐を含む犠牲層を形成する工程（ｄ）と、
前記工程（ｂ）（ｃ）（ｄ）の後に注入した前記ｐ型不純物と前記燐とを活性化するアニール工程（ｅ）と、
前記活性化アニール後に少なくとも前記犠牲層を含む表面層を熱酸化することによってゲート絶縁膜を形成する工程（ｆ）と、
前記ソース領域の少なくとも一部にソース電極を形成する工程（ｇ）とを
含むことを特徴とする炭化珪素半導体装置の製造方法である。
【００３４】
ここで、犠牲層とはゲート酸化されて消費される深さ範囲のＳｉＣ表面層のことであって、この犠牲層内の面内において燐の濃度差をある範囲内に収まるようにする。
【００３５】
このようにすることによって、熱酸化するときの、増速酸化は面内で一様におこるので、ソース領域とウェル領域の間で段差ができることはない。
【００３６】
また、ある好ましい実施形態においては、前記ソース領域のイオン注入は多段注入であり、前記ソース領域のイオン注入による最もドリフト層に対して表面側の濃度ピーク位置は前記犠牲層の形成位置よりも深いことが好ましい。
【００３７】
このようにすることにより、ソース領域の注入によるプロファイルでソース領域表面の犠牲層中の燐濃度が大幅に上昇することを防ぐことができる。
【００３８】
また、ある好ましい実施形態においては、前記工程（ｇ）は前記ソース領域の少なくとも一部の表面に金属を堆積し、熱処理することにより、金属シリサイドを形成してソース電極とする工程であることが好ましい。
【００３９】
また、ある好ましい実施形態においては、前記犠牲層における燐の濃度は前記工程（ｆ）において熱酸化で消費される炭化珪素表面層の深さ範囲内で、１×１０１９ｃｍ−３以上であることが好ましい。
【００４０】
また、本炭化珪素半導体装置の製造方法は、
炭化珪素基板上に前記基板よりも低濃度の不純物を含む炭化珪素からなるドリフト層をエピタキシャル成長させる工程（ｈ）と、
前記ドリフト層表面にｐ型不純物をイオン注入してｐ型のウェル領域を形成する工程（ｉ）と、
前記ウェル領域内に燐をイオン注入してソース領域を形成する工程（ｊ）と
前記工程（ｉ）（ｊ）の後に注入した前記ｐ型不純物と前記燐とを活性化するアニール工程（ｋ）と、
前記活性化アニール後に熱酸化することによってゲート絶縁膜を形成する工程（ｌ）と、
前記ソース領域の少なくとも一部にソース電極を形成する工程（ｍ）とを
含み、前記工程（ｊ）における燐の注入濃度は、前記工程（ｌ）において熱酸化で消費される炭化珪素表面層の深さ範囲内で、１×１０１９ｃｍ−３以下であることが好ましい。
【００４１】
このような濃度であれば犠牲層の増速酸化の割合が小さく、犠牲層の燐濃度プロファイルに万が一面内分布が生じても、ソース領域表面とウェル領域表面の段差を小さくおさえることができる。
【００４２】
また、ある好ましい実施形態においては、前記工程（ｍ）は前記ソース領域の少なくとも一部の表面に金属を堆積し、熱処理することにより、金属シリサイドを形成してソース電極とする工程であることが好ましい。
【発明の効果】
【００４３】
本発明によれば、燐注入でソース領域を形成するため、窒素注入に比べソース領域を高濃度化でき、もってソースコンタクト抵抗を低減できる。また、従来ソース領域表面のみに燐注入層が存在していたため、ソース領域のみで顕著に増速酸化が起こり、その結果ウェル領域表面とソース領域表面で段差を生じていたが、本発明では少なくともゲート酸化で消費される深さまでウェル領域、ソース領域を含む表面全面に、面内で均一な燐の濃度プロファイルを有する犠牲層を形成しているため、ウェハ全面で均一に増速酸化が起こるため、ソース領域表面とウェル領域表面の段差を低減できる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施の形態）
以下に、本発明に係る炭化珪素半導体装置の一例である二重注入型ＭＯＳＦＥＴについて図面を用いて詳細に説明する。図１〜図３は、本発明の実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴのプロセスフローを示す断面図である。
【００４５】
まず、図１（ａ）に示す工程で、炭化珪素基板１上に同じく炭化珪素からなるドリフト層２をエピタキシャル成長させる。炭化珪素基板１としては（０００１）面から＜１１−２０＞方向に向かって例えば８°オフされた主面を有し、ｎ型ドーピング濃度が１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３のものを用意する。次に、原料ガスとして例えば、シラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）ガスを用いて熱ＣＶＤを行うことにより、炭化珪素基板１よりもドーピング濃度の低いドリフト層２をエピタキシャル成長させる。例えば、６００Ｖ耐圧のＭＯＳＦＥＴを製造するのであれば、半導体層２のドーピング濃度は１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３で、厚さを１０μｍ以上にすることが望ましい。
【００４６】
次に、図１（ｂ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってウェル領域３を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入することにより、半導体層２の上部にｐ型のウェル領域３を形成する。ウェル領域３のドーピング濃度は通常１×１０１５ｃｍ−３前後から１×１０１７ｃｍ−３までの範囲であり、その深さはピンチオフしないように１μｍ前後とする。その後、注入マスクをふっ酸によって除去する。
【００４７】
さらに、図１（ｃ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってソース領域３を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、燐をイオン注入することにより、ウェル領域３の内部にソース領域４を形成する。ソース領域４のドーピング濃度は通常５×１０１９ｃｍ−３前後から１×１０２１ｃｍ−３までの範囲であり、その深さは０．３μｍ前後とする。このとき注入条件を調整することによって、ソース領域４の表面に燐の濃度を一定濃度以下に抑えた犠牲層１４を形成する。
【００４８】
この犠牲層内において燐の濃度をある濃度以下にすれば、段差の形成を抑えることができる。図１３の燐注入のデータによれば、燐の注入濃度が減少するほど、注入領域表面の熱酸化膜の膜厚は減少している。データを外挿するとアルミ注入領域、窒素注入領域、あるいは注入なしのベア基板と同程度の膜厚とするには、５×１０１９ｃｍ−３程度以下の濃度であればよいと類推できる。より好ましくは、１×１０１９ｃｍ−３以下の濃度であれば、アルミ注入領域、窒素注入領域、あるいは注入なしのベア基板と同程度の膜厚にすることができる。したがって、犠牲層における燐の濃度を１×１０１９ｃｍ−３以下にすればよい。犠牲層の厚みは、後の工程で形成するゲート酸化膜の膜厚の約５０％以上とする。熱酸化膜の形成で消費される炭化珪素の膜厚は、熱酸化膜の密度と炭化珪素の密度の関係から、熱酸化膜の厚みの約５０％であるからである。本実施の形態ではゲート絶縁膜の厚みを８０ｎｍに設定するので、犠牲層の厚みは約４０ｎｍである。
【００４９】
しかしながら、ソース電極のコンタクト抵抗の低減のためには、ソース電極とソース領域の界面における燐の注入濃度は１×１０２０ｃｍ−３以上であることが好ましく、より好ましくは４×１０２０ｃｍ−３以上である。
【００５０】
炭化珪素のｎ型オーミック電極としてはニッケルを堆積した後、９００℃程度に熱処理してニッケルシリサイドを形成するのが一般的である。熱処理を行うとニッケルは炭化珪素と反応して、炭化珪素中に侵入する。したがって、電極と炭化珪素の界面は当初の炭化珪素表面より深くなり、初期のニッケル厚みの７５％から１５０％程度であることを発明者は見出している。
【００５１】
本実施の形態ではソース電極として厚み１００ｎｍのニッケルを堆積し、９５０℃の熱処理を施す。したがって、ソース電極と炭化珪素界面は熱酸化で消費されてできた炭化珪素表面から深さ７５ｎｍから１５０ｎｍに形成される。すなわち、注入当初の炭化珪素表面からは１１５ｎｍ〜１９０ｎｍこの範囲において燐の注入濃度を１×１０２０ｃｍ−３以上にすることが必要である。
【００５２】
上記のような燐の注入濃度プロファイルは、燐の注入条件を例えばエネルギー２４０ｋｅＶ、ドーズ量１．０×１０１６ｃｍ−２とすれば実現できる。図８はこの注入条件による注入プロファイルである。図８より表面からの深さ４０ｎｍまでの犠牲層において、燐の濃度は１×１０１９ｃｍ−３以下であり、電極が侵入し界面となりうる深さ１１５ｎｍから１９０ｎｍにおける燐の濃度は１×１０２０ｃｍ−３以上とすることができる。
【００５３】
注入後、注入マスクをふっ酸によって除去する。
【００５４】
さらに図１（ｄ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってコンタクト領域５を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入することにより、半導体層２の上部にｐ型のコンタクト領域５を形成する。コンタクト領域５のドーピング濃度は通常５×１０１９ｃｍ−３前後から１×１０２１ｃｍ−３までの範囲であり、その深さは０．３μｍ前後とする。その後、注入マスクをふっ酸によって除去する。コンタクト領域の表面もまた、燐の濃度が、１×１０１９ｃｍ−３以下の犠牲層が形成されたことになる。図１（ｂ）〜（ｄ）に示す工程によって、ドリフト領域２表面、ウェル領域表面３、ソース領域４表面、コンタクト領域５表面の全面にわたって燐の濃度が１×１０１９ｃｍ−３以下となる犠牲層１４が形成される。
【００５５】
その後、アルゴンなどの不活性ガス雰囲気中で１７００℃、３０分間の活性化アニールを行う。
【００５６】
次に、図２（ａ）に示す工程で、ドリフト層２の表面にゲート酸化膜６を形成する。ゲート酸化膜の厚みとしては例えば８０ｎｍ程度である。ウェハを石英管内に保持し、石英管内を１２００℃の温度に保った状態でドライ酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、３時間の熱酸化を行う。これにより、半導体層２の表面上に、ゲート絶縁膜６として厚さ約８０ｎｍのシリコン酸化膜を成長させる。このときウェル領域３、ソース領域４、コンタクト領域５、隣接する２つのウェル領域３にはさまれるドリフト層表面の約４０ｎｍが消費されてゲート酸化膜となる。この表面から深さ４０ｎｍまでの領域は犠牲層１４であり、ウェル領域３、ソース領域４、コンタクト領域５、ドリフト層２の表面のいずれも燐は１×１０１９ｃｍ−３の濃度しか含まれないので、それらの表面の熱酸化膜はほぼ同じ厚みになり、したがって、ソース領域４表面とウェル領域３表面の間の段差を低減できる。
【００５７】
次に、図２（ｂ）に示す工程で、ゲート電極８を形成する。ゲート電極８の材料としては耐熱性および導電性を有する多結晶シリコンが好ましい。多結晶シリコンの融点は１４２０℃であり、電極の熱処理温度に比べ十分高い。多結晶シリコンは減圧ＣＶＤ法にて堆積する。原料ガスとしてはシラン、ホスフィンを用い、９５Ｐａの圧力で、成長温度５５０℃に８時間保つことによって、例えばｎ型ドーピング濃度７×１０２０ｃｍ−３程度で厚み５００ｎｍの多結晶シリコンをゲート酸化膜６上に堆積する。フォトリソ及びドライエッチングによってパターニングを行う。
【００５８】
次に、図２（ｃ）に示す工程で、層間絶縁膜９をゲート酸化膜６およびゲート電極８の表面に堆積する。層間絶縁膜９としては絶縁破壊電圧が高く、堆積が容易な酸化シリコンを、例えば常圧ＣＶＤ法で形成する。厚みとしては例えば１μｍである。
【００５９】
次に、図２（ｄ）に示す工程で、層間絶縁膜９にドリフト層２表面のコンタクト領域５とソース領域４に到達するコンタクトホール１０を開口する。コンタクトホール１０の開口には、公知のフォトリソグラフィーとドライエッチングを用いる。ドライエッチングは例えばＣＨＦ３やＣＦ４を用いたＲＩＥを行えばよい。このとき層間絶縁膜のみならず、下地のゲート酸化膜も除去し、ドリフト層２の炭化珪素表面を露出させる。
【００６０】
次に、図３に示す工程で、コンタクトホール１０を埋めるように、ソース電極１１を形成する。ソース電極１１としては例えばニッケルを厚み１００ｎｍ、真空蒸着法やスパッタ法で堆積する。その後、公知のフォトリソグラフィーとエッチングによってパターニングしてから熱処理を行い、ニッケルと炭化珪素を反応させてニッケルシリサイドを形成する。熱処理は例えば窒素などの不活性雰囲気中で例えば９５０度の熱処理を１分間行う。この熱処理によってニッケルは炭化珪素と反応し、炭化珪素内に侵入する。その表面からの侵入深さは、初期のニッケル厚みの７５％から１５０％程度である。すなわち７５〜１５０ｎｍ程度侵入する。したがって、図１（ｃ）で燐の濃度が低い犠牲層を形成し、ゲート酸化後のソース領域４表面に注入濃度の低い領域があったとしても、注入濃度の高い領域まで、ソース電極を侵入させることは可能である。
【００６１】
続いて裏面電極１２を形成する。裏面電極１２は、基板裏面に接触する第１の電極１２ａとしてチタンを０．３μｍ、第２の電極１２ｂとしてニッケルを１μｍ、第３の電極１２ｃとして銀を１μｍ堆積した積層膜であり、これも９５０℃で１分間の熱処理を行う。
【００６２】
最後に、表面にソース電極１１を接続する上部配線１３を形成する。上部配線はアルミニウムを厚み３μｍ、真空蒸着法やスパッタ法により堆積し、公知のフォトリソグラフィーおよびエッチングによってパターニングする。
【００６３】
このようにして製造された炭化珪素二重注入型ＭＯＳＦＥＴは、燐注入を用いてソース領域を形成しているので、窒素注入に比べ、高濃度のソース領域を形成することができソースコンタクト抵抗を１×１０−５Ω・ｃｍ２程度まで低減することができる。また、ソース領域４とゲート絶縁膜との界面とウェル領域３とゲート絶縁膜との界面の基板厚み方向における段差がほとんどなく、少なくとも段差をゲート絶縁膜の膜厚の１／２未満とすることができるので、チャネル抵抗が増大することがない。
【００６４】
なお、本実施形態ではソース電極としてニッケルを堆積し、９５０℃の熱処理を施すことによってオーミック電極としているが、ソース領域表面の濃度を高濃度、例えば４×１０２０ｃｍ−３以上とする場合は、コンタクト抵抗は高いものの熱処理しなくてもオーミック接触は得られる。
【００６５】
なお、本実施の形態では縦型ＭＯＳＦＥＴの例で説明したが、本発明はソース、ドレイン領域が表面にある横型ＭＯＳＦＥＴにも適応できる。すなわち、ソース、ドレイン領域を燐をイオン注入して形成する限り、横型ＭＯＳＦＥＴでも同様な課題が生じ、この課題の解決にも対応できる。
【００６６】
（第２の実施の形態）
以下に、本発明に係る炭化珪素半導体装置の一例である二重注入型ＭＯＳＦＥＴについて図面を用いて詳細に説明する。図４〜６は、本発明の実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴのプロセスフローを示す断面図である。
【００６７】
第１の実施の形態ではソース注入のエネルギーを調整することにより、ソース領域４表面に燐の注入を行わないことにより、ウェル領域３、ソース領域４、コンタクト領域５、ドリフト領域２の表面に燐の濃度が１×１０１９ｃｍ−３以下となる犠牲層を形成した。
【００６８】
本実施の形態では、逆にウェル領域３、ソース領域４、コンタクト領域５、ドリフト領域２の表面に、同一プロファイルの燐注入を一括して行うことにより、燐濃度が面内にほぼ均一な犠牲層を形成することを特徴とする。
【００６９】
まず、図４（ａ）に示す工程で、炭化珪素基板１上に同じく炭化珪素からなるドリフト層２をエピタキシャル成長させる。炭化珪素基板１としては（０００１）面から＜１１−２０＞方向に向かって例えば８°オフされた主面を有し、ｎ型ドーピング濃度が１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３のものを用意する。次に、原料ガスとして例えば、シラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）ガスを用いて熱ＣＶＤを行うことにより、炭化珪素基板１よりもドーピング濃度の低いドリフト層２をエピタキシャル成長させる。例えば、６００Ｖ耐圧のＭＯＳＦＥＴを製造するのであれば、半導体層２のドーピング濃度は１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３で、厚さを１０μｍ以上にすることが望ましい。
【００７０】
次に、図４（ｂ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってウェル領域３を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入することにより、半導体層２の上部にｐ型のウェル領域３を形成する。ウェル領域３のドーピング濃度は通常１×１０１５ｃｍ−３前後から１×１０１７ｃｍ−３までの範囲であり、その深さはピンチオフしないように１μｍ前後とする。その後、注入マスクをふっ酸によって除去する。
【００７１】
さらに、図４（ｃ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってソース領域４を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、燐イオンを多段注入することにより、ウェル領域３の内部にソース領域４を形成する。注入条件は例えば２段注入で、エネルギー８０ｋｅＶ、ドーズ量２．５×１０１５ｃｍ−２、エネルギー１８０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２とする。図９はこの条件による注入プロファイルである。
【００７２】
その後、注入マスクをふっ酸によって除去する。
【００７３】
さらに、図４（ｄ）に示す工程で、ドリフト層２の表面に図示しないイオン注入マスクを形成し、イオン注入によってコンタクト領域５を形成する。注入マスクは例えば、ＣＶＤ法により酸化シリコンを堆積し、フォトリソ、ドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入することにより、半導体層２の上部にｐ型のコンタクト領域５を形成する。コンタクト領域５のドーピング濃度は通常５×１０１９ｃｍ−３前後から１×１０２１ｃｍ−３までの範囲であり、その深さは０．３μｍ前後とする。その後、注入マスクをふっ酸によって除去する。
【００７４】
続いて、図５（ａ）に示す工程で、ドリフト領域２表面、ウェル領域３表面、ソース領域４表面、コンタクト領域５表面にわたって、一様に燐を注入する。本工程を犠牲層注入と名づける。犠牲層注入は燐を表面のゲート酸化で消費される層に面内に均一に形成する。例えばエネルギー３０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２とする。図１０はこの犠牲層注入による燐の注入プロファイルである。ソース領域の注入プロファイルは、先のソース注入と犠牲層注入の重ね合わせとなる。図１１は本実施形態におけるソース領域の燐注入プロファイルである。燐を注入して形成した犠牲層の場合、注入プロファイルがテールをひくので、ウェル領域表面の燐が完全になくなるまで熱酸化するとソース領域表面のみ、ソース注入による高濃度の燐が露出し、やはり増速酸化が起こることが考えられるので、犠牲層の燐が若干残るようにしたほうがよい。この場合ウェル領域表面は燐を含むことになる。
【００７５】
これによって、燐の濃度プロファイルが面内方向にわたって概略均一な濃度プロファイルをもった犠牲層１４が表面に形成される。注入条件は例えば注入エネルギーは３０ｋｅＶで、ドーズは例えば３×１０１３ｃｍ−２程度である。この注入条件によれば、ピーク深さが４０ｎｍ程度、燐のピーク濃度が１×１０１９ｃｍ−３程度のプロファイルが得られる。その後、アルゴンなどの不活性ガス雰囲気中で１７００℃、３０分間の活性化アニールを行う。
【００７６】
次に、図５（ｂ）に示す工程で、ドリフト層２の表面にゲート酸化膜６を形成する。ゲート酸化膜の厚みとしては例えば８０ｎｍ程度である。ウェハを石英管内に保持し、石英管内を１２００℃の温度に保った状態でドライ酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、３時間の熱酸化を行う。これにより、半導体層２の表面上に、ゲート絶縁膜６として厚さ約１００ｎｍのシリコン酸化膜を成長させる。このときウェル領域３、ソース領域４、コンタクト領域５、隣接する２つのウェル領域３にはさまれるドリフト層表面の約４０ｎｍが消費されてゲート酸化膜となる。この表面から深さ４０ｎｍまでの領域は犠牲層１４であり、ウェル領域３、ソース領域４、コンタクト領域５、ドリフト層２の表面のいずれも燐は同程度の濃度が含まれているため、それらの表面の熱酸化膜はほぼ同じ厚みになり、したがって、ソース領域４表面とウェル領域３表面の間の段差を低減できる。
【００７７】
次に、図５（ｃ）に示す工程で、ゲート電極８を形成する。ゲート電極８の材料としては耐熱性および導電性を有する多結晶シリコンが好ましい。多結晶シリコンの融点は１４２０℃であり、電極の熱処理温度に比べ十分高い。多結晶シリコンは減圧ＣＶＤ法にて堆積する。原料ガスとしてはシラン、ホスフィンを用い、９５Ｐａの圧力で、成長温度５５０℃に８時間保つことによって、例えばｎ型ドーピング濃度７×１０２０ｃｍ−３程度で厚み５００ｎｍの多結晶シリコンをゲート酸化膜６上に堆積する。フォトリソ及びドライエッチングによってパターニングを行う。
【００７８】
次に、図５（ｄ）に示す工程で、層間絶縁膜９をゲート酸化膜６およびゲート電極８の表面に堆積する。層間絶縁膜９としては絶縁破壊電圧が高く、堆積が容易な酸化シリコンを、例えば常圧ＣＶＤ法で形成する。厚みとしては例えば１μｍである。
【００７９】
次に、図６（ａ）に示す工程で、層間絶縁膜１１にドリフト層２表面のコンタクト領域５とソース領域４に到達するコンタクトホール１０を開口する。コンタクトホール１０の開口には、公知のフォトリソグラフィーとドライエッチングを用いる。ドライエッチングは例えばＣＨＦ３やＣＦ４を用いたＲＩＥを行えばよい。このとき層間絶縁膜のみならず、下地のゲート酸化膜も除去し、ドリフト層２の炭化珪素表面を露出させる。
【００８０】
次に、図６（ｂ）に示す工程で、コンタクトホール１０を埋めるように、ソース電極１４を形成する。ソース電極１４としては例えばニッケルを厚み１００ｎｍ、真空蒸着法やスパッタ法で堆積する。その後、公知のフォトリソグラフィーとエッチングによってパターニングしてから熱処理を行い、ニッケルと炭化珪素を反応させてニッケルシリサイドを形成する。熱処理は例えば窒素などの不活性雰囲気中で例えば９５０℃の熱処理を１分間行う。この熱処理によってニッケルは炭化珪素と反応し、炭化珪素内に侵入する。その表面からの侵入深さは、初期のニッケル厚みの７５％から１５０％程度である。すなわち７５〜１５０ｎｍ程度侵入する。したがってゲート酸化後のソース領域４表面に注入濃度の低い領域があったとしても、注入濃度の高い領域まで、ソース電極を侵入させることは可能である。
【００８１】
続いて、裏面電極１２を形成する。裏面電極１２は、基板裏面に接触する第１の電極１２ａとしてチタンを０．３μｍ、第２の電極１２ｂとしてニッケルを１μｍ、第３の電極１２ｃとして銀を１μｍ堆積した積層膜であり、これも９５０℃で１分間の熱処理を行う。
【００８２】
最後に、表面にソース電極１１を接続する上部配線１３を形成する。上部配線はアルミニウムを厚み３μｍ、真空蒸着法やスパッタ法により堆積し、公知のフォトリソグラフィーおよびエッチングによってパターニングする。
【００８３】
以上説明したように本実施形態では、製造コストの高価なエピタキシャル成長を導入することなく、燐の高濃度注入による増速酸化の影響を抑え、ウェル領域とゲート絶縁膜との界面とソース領域とゲート絶縁膜との界面の基板厚み方向における段差をほとんどなくすことができ、少なくともゲート絶縁膜の膜厚の１／２未満とすることができるので、チャネル抵抗が増大することがない。  
【００８４】
なお、本実施形態ではソース電極としてニッケルを堆積し、９５０℃の熱処理を施すことによってオーミック電極としているが、ソース領域表面の濃度を高濃度、例えば４×１０２０ｃｍ−３以上とする場合は、コンタクト抵抗は高いものの熱処理しなくてもオーミック接触は得られる。
【００８５】
なお、本実施の形態では縦型ＭＯＳＦＥＴの例で説明したが、本発明はソース、ドレイン領域が表面にある横型ＭＯＳＦＥＴにも適応できる。すなわち、ソース、ドレイン領域を燐をイオン注入して形成する限り、横型ＭＯＳＦＥＴでも同様な課題が生じ、この課題の解決にも対応できる。
【産業上の利用可能性】
【００８６】
本発明によると、炭化珪素半導体装置において、ソース領域のコンタクト抵抗が低く低オン抵抗の炭化珪素半導体装置を実現でき、またウェル領域表面とソース領域表面の段差を低減できるのでチャネル移動度の低下を防止できる。したがって、低オン抵抗の炭化珪素半導体装置の実現に利用できる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第一の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図２】図１に続く、本発明の第一の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図３】図２に続く、本発明の第一の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図４】本発明の第二の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図５】図４に続く、本発明の第二の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図６】図５に続く、本発明の第二の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図７】従来の二重注入型ＭＯＳＦＥＴの製造方法におけるソース注入の燐の注入プロファイルを示す図
【図８】本発明の第一の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法における、ソース注入の燐の注入プロファイルを示す図
【図９】本発明の第二の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法における、ソース注入の燐の注入プロファイルを示す図
【図１０】本発明の第二の実施の形態に係る二重注入型ＭＯＳＦＥＴの製造方法における、犠牲層注入の燐の注入プロファイルを示す図
【図１１】本発明の第二の実施形態に係る二重注入型ＭＯＳＦＥＴの製造方法における、ソース注入と犠牲層注入の重ね合わせによるソース領域の燐の注入プロファイルを示す図
【図１２】ソース領域とソース電極界面の不純物濃度とソースコンタクト抵抗の相関図
【図１３】各注入種の表面濃度と、注入領域の熱酸化膜の膜厚の相関図
【図１４】燐を注入してソース領域を形成した、従来の二重注入型ＭＯＳＦＥＴの製造方法を示す工程断面図
【図１５】図１４に続く、従来の二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図
【図１６】図１５に続く、従来の二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図
【図１７】従来の二重注入型ＭＯＳＦＥＴの構造を示す断面図
【符号の説明】
【００８８】
１    炭化珪素基板
２    ドリフト層
３    ウェル領域
４    ソース領域
５    コンタクト領域
６    ゲート絶縁膜
６ａ    ソース領域表面上のゲート絶縁膜
６ｂ    ソース領域以外の表面上のゲート絶縁膜
７    裏面熱酸化膜
８    ゲート電極
９    層間絶縁膜
１０    コンタクトホール
１１    ソース電極
１２    裏面電極
１２ａ    第１の裏面電極
１２ｂ    第２の裏面電極
１２ｃ    第３の裏面電極
１３    上部配線
１４    犠牲層
【図１】
2009266871.tif 000004
【図２】
2009266871.tif 000005
【図３】
2009266871.tif 000006
【図４】
2009266871.tif 000007
【図５】
2009266871.tif 000008
【図６】
2009266871.tif 000009
【図７】
2009266871.tif 000010
【図８】
2009266871.tif 000011
【図９】
2009266871.tif 000012
【図１０】
2009266871.tif 000013
【図１１】
2009266871.tif 000014
【図１２】
2009266871.tif 000015
【図１３】
2009266871.tif 000016
【図１４】
2009266871.tif 000017
【図１５】
2009266871.tif 000018
【図１６】
2009266871.tif 000019
【図１７】
2009266871.tif 000020