(57)【要約】【課題】メモリアクセスを調停するための外部回路や特別の配線を必要とせずに、複数のメモリアクセス装置が単一のＳＤＲＡＭを共有する。【解決手段】マスタ１０１及びスレーブ２０１のそれぞれは、メモリアクセス装置と一対一に接続すると共に、メモリ制御用信号線群３０２を介してＳＤＲＡＭ３０１に接続する。マスタ１０１の調停回路１０３は、マスタ１０１又はスレーブ２０１の何れかにＳＤＲＡＭ３０１に対する制御許可を付与する。マスタ１０１及びスレーブ２０１がそれぞれ備えるメモリ制御信号制御回路１０４及び２０４は、既定信号パターンを生成し、メモリ制御用信号線群３０２に送出する。また、マスタ１０１及びスレーブ２０１がそれぞれ備える信号監視回路１０５及び２０５は、メモリ制御用信号線群３０２に送出された既定信号パターンを検出する。マスタ１０１及びスレーブ２０１は、この信号パターンを使用して調停に関する情報の送受を行う。【選択図】図１
2009266004.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリアクセス装置からのメモリアクセス要求を調停して、ＳＤＲＡＭに対するアクセスを実行するメモリアクセス制御システムであって、
前記メモリアクセス装置と一対一に接続すると共に、メモリ制御用信号線群を介して前記ＳＤＲＡＭに接続するメモリ制御回路を複数備え、
何れか一の前記メモリ制御回路と他の前記メモリ制御回路との間には、マスタ−スレーブの関係が存在し、マスタ側の前記メモリ制御回路は、何れの前記メモリ制御回路に前記ＳＤＲＡＭに対する制御許可を付与するかを決定する手段を備え、
各々の前記メモリ制御回路は、
前記ＳＤＲＡＭに対して少なくともデータの読み書きを行わない所定の信号パターンを生成し、前記メモリ制御用信号線群に送出する手段と、
前記メモリ制御用信号線群に送出された前記信号パターンを検出する手段と、を備え、
前記信号パターンを使用して調停に関する情報の送受を行う、
ことを特徴とするメモリアクセス制御システム。
【請求項２】
前記メモリ制御用信号線群に送出された前記信号パターンは、前記ＳＤＲＡＭに対してのデバイス非選択コマンドとして作用する、
ことを特徴とする請求項１に記載のメモリアクセス制御システム。
【請求項３】
前記スレーブ側のメモリ制御回路には、前記ＳＤＲＡＭに対して実行できるコマンドについての制限が設けられている、
ことを特徴とする請求項１又は２に記載のメモリアクセス制御システム。
【請求項４】
前記信号パターンには、該信号パターンの送出元又は送出先の前記メモリ制御回路を特定するための識別情報が付加される、
ことを特徴とする請求項１乃至３の何れか１項に記載のメモリアクセス制御システム。
【請求項５】
前記信号パターンには、前記調停に関する情報以外の情報も付加される、
ことを特徴とする請求項１乃至４の何れか１項に記載のメモリアクセス制御システム。
【請求項６】
前記マスタ側のメモリ制御回路から前記ＳＤＲＡＭと、前記スレーブ側のメモリ制御回路と、にクロックが供給される、  
ことを特徴とする請求項１乃至５の何れか１項に記載のメモリアクセス制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一のＳＤＲＡＭに対する複数のメモリアクセス装置からのメモリアクセスを制御する技術に関する。
【背景技術】
【０００２】
従来より、単一のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を複数のメモリアクセス装置が共有する場合において、各メモリアクセス装置からのＳＤＲＡＭへのメモリアクセスを調停する技術が種々提案されている。
【０００３】
例えば、特許文献１には、バス制御回路を設けることなく、ＤＤＲ（Double Data Rate ）−ＳＤＲＡＭを複数のデータ処理回路で共有するデータ処理装置が開示されている。
【特許文献１】特開２００４−１０２７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のデータ処理装置では、調停用の信号を送受するための複数の信号線をデータ処理回路間に設ける必要がある。このため、データ処理回路の増設等の設計変更が容易でないという問題がある。
【０００５】
本発明は、上記問題に鑑みてなされたものであり、メモリアクセスを調停するための外部回路や特別の配線を必要とせずに、複数のメモリアクセス装置が単一のＳＤＲＡＭを共有できるようにするメモリアクセス制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るメモリアクセス制御システムは、
複数のメモリアクセス装置からのメモリアクセス要求を調停して、ＳＤＲＡＭに対するアクセスを実行するメモリアクセス制御システムであって、
前記メモリアクセス装置と一対一に接続すると共に、メモリ制御用信号線群を介して前記ＳＤＲＡＭに接続するメモリ制御回路を複数備え、
何れか一の前記メモリ制御回路と他の前記メモリ制御回路との間には、マスタ−スレーブの関係が存在し、マスタ側の前記メモリ制御回路は、何れの前記メモリ制御回路に前記ＳＤＲＡＭに対する制御許可を付与するかを決定する手段を備え、
各々の前記メモリ制御回路は、
前記ＳＤＲＡＭに対して少なくともデータの読み書きを行わない所定の信号パターンを生成し、前記メモリ制御用信号線群に送出する手段と、
前記メモリ制御用信号線群に送出された前記信号パターンを検出する手段と、を備え、
前記信号パターンを使用して調停に関する情報の送受を行う、ことを特徴とする。
【０００７】
前記メモリ制御用信号線群に送出された前記信号パターンは、前記ＳＤＲＡＭに対してのデバイス非選択コマンドとして作用するのが好ましい。
【０００８】
また、制御の複雑化を避けるため、前記スレーブ側のメモリ制御回路には、前記ＳＤＲＡＭに対して実行できるコマンドについての制限が設けられているのが好ましい。
【０００９】
また、前記信号パターンには、該信号パターンの送出元又は送出先の前記メモリ制御回路を特定するための識別情報が付加されるようにしてもよい。
【００１０】
また、前記信号パターンには、前記調停に関する情報以外の情報も付加されるようにしてもよい。
【００１１】
また、前記マスタ側のメモリ制御回路から前記ＳＤＲＡＭと、前記スレーブ側のメモリ制御回路と、にクロックが供給される構成にしてもよい。  
【発明の効果】
【００１２】
以上の如く、本発明によれば、メモリアクセスを調停するための外部回路や特別の配線を必要とせずに、複数のメモリアクセス装置が単一のＳＤＲＡＭを共有できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係るメモリアクセス制御システムの一実施形態について図面を参照して説明する。
【００１４】
図１は、本実施形態のメモリアクセス制御システムの構成を示すブロック図である。図１に示すメモリアクセス制御システムは、メモリ制御回路１０１と、メモリ制御回路２０１と、を備える。メモリ制御回路１０１及びメモリ制御回路２０１は、メモリ制御用信号線群３０２を介してＳＤＲＡＭ３０１に接続している。
【００１５】
メモリ制御回路１０１及びメモリ制御回路２０１のそれぞれは、図示しないメモリアクセス装置、即ち、ＣＰＵやＤＭＡＣ（ＤＭＡコントローラ）と図示しないシステムバスを介して接続する。メモリ制御回路１０１及びメモリ制御回路２０１は、かかるメモリアクセス装置からのメモリアクセス要求（リード（Read）要求やライト（Write）要求）に基づいて、それぞれ、ＳＤＲＡＭ３０１に対してデータの読み書き等を行う。また、メモリ制御回路１０１とメモリ制御回路２０１との間には、マスタ−スレーブ関係が存在し、本実施形態では、メモリ制御回路１０１がマスタとして動作する。
【００１６】
メモリ制御回路１０１及びメモリ制御回路２０１のそれぞれには、図示しないクロック発振器からのクロック信号が共通に供給される。メモリ制御用信号線群３０２は、ＳＤＲＡＭ３０１（本実施形態では、ＤＤＲ−ＳＤＲＡＭ）を制御するための信号線の束であり、クロック・イネーブル信号（ＣＫＥ）、チップ・セレクト信号（ｘＣＳ）、ロウ・アドレス・ストローブ信号（ｘＲＡＳ）、カラム・アドレス・ストローブ信号（ｘＣＡＳ）、ライト・イネーブル信号（ｘＷＥ）、バンク・アドレス信号（例えば、ＢＡ０−２）、アドレス信号（例えば、Ａ０−Ａ１３）、データ信号（例えば、ＤＱ０−ＤＱ７）等を伝達する。図２に、メモリ制御用信号線群３０２を介した、メモリ制御回路１０１、メモリ制御回路２０１及びＳＤＲＡＭ３０１相互間の接続についての概念図を示す。
【００１７】
マスタとして動作するメモリ制御回路１０１は、制御ステートマシン１０２と、調停回路１０３と、メモリ信号制御回路１０４と、信号監視回路１０５と、を備える。
【００１８】
制御ステートマシン１０２は、ステート信号を出力することで、メモリ制御回路１０１において、所定の順番に処理を進行させるための制御回路である。図３（ａ）は、制御ステートマシン１０２が出力するステート信号の遷移を示す図である。図３（ａ）の各状態（ステート）において、“ＩＤ”は、メモリ制御回路１０１がＳＤＲＡＭ３０１の制御（メモリ制御）を行っている状態（制御状態）を示す。“ＴＲ”は、メモリ制御移行時の状態（制御移行状態）を示す。“ＩＤ＿ＤＩＳ”は、メモリ制御回路１０１がメモリ制御を行っていない状態（非制御状態）を示す。“ＡＣＴ”は、バンクアクティベイト状態を示す。その他の状態については、ＳＤＲＡＭのメモリ制御における一般的な状態であり、説明を割愛する。
【００１９】
また、図３（ａ）の遷移条件となる各イベントにおいて、「マスタに制御許可」は、マスタ（即ち、メモリ制御回路１０１）に制御許可が付与されたことを示し、「スレーブから制御要求」は、スレーブ（即ち、メモリ制御回路２０１）に制御許可（ＧＲ＿Ｂ）を通知している場合において、スレーブから制御要求（ＲＱ＿Ｂ）の通知を受けたことを示す。また、「スレーブ制御終了」は、スレーブによるＳＤＲＡＭ３０１の制御（メモリ制御）が終了したことを示す。また、「開始」は、マスタのメモリ制御が開始されたことを示し、「終了」はマスタのメモリ制御が終了したことを示す。
【００２０】
調停回路１０３は、メモリ制御回路１０１及びメモリ制御回路２０１の双方にメモリアクセス要求（ＲＷ＿ＲＥＱ（マスタ）、ＳＲＷ＿ＲＥＱ（スレーブ））があった場合、所定条件の下、マスタ又はスレーブの何れかにメモリ制御許可を与える処理を行う。ここでの調停方式は任意であり、例えば、プライオリティ方式やラウンドロビン方式等の周知方式が採用できる。なお、スレーブが複数設けられる場合においては、マスタあるいは何れか一のスレーブにメモリ制御許可が付与される。
【００２１】
メモリ信号制御回路１０４は、ＳＤＲＡＭ３０１を制御するための各種コマンドを生成し、ＳＤＲＡＭ３０１に送出することで、ＳＤＲＡＭ３０１に対してデータの読み書きを行い、また、各種制御（オートリフレッシュやプリチャージ等）を行う。また、メモリ信号制御回路１０４は、後述する既定信号パターンを生成し、スレーブ（メモリ制御回路２０１）に送出する。
【００２２】
信号監視回路１０５は、メモリ制御用信号線群３０２を監視し、スレーブ（メモリ制御回路２０１）から送出される既定信号パターン（後述する）を検出する。
【００２３】
スレーブとして動作するメモリ制御回路２０１は、メモリ制御回路１０１と同様の回路構成を有し、制御ステートマシン２０２と、調停回路２０３と、メモリ信号制御回路２０４と、信号監視回路２０５と、を備える。
【００２４】
制御ステートマシン２０２は、ステート信号を出力することで、メモリ制御回路２０１において、所定の順番に処理を進行させるための制御回路である。図３（ｂ）に、制御ステートマシン２０２が出力するステート信号の遷移を示す。図３（ｂ）において、各状態（“ＩＤ”、“ＴＲ”、“ＩＤ＿ＤＩＳ”、“ＡＣＴ”）の意味は、上述した通りである。
【００２５】
図３（ｂ）の遷移条件となる各イベントにおいて、「マスタ制御終了」は、マスタによるＳＤＲＡＭ３０１の制御（メモリ制御）が終了したことを示す。「制御不許可」は、マスタから制御許可（ＧＲ＿Ｂ）が発行されていない、若しくはメモリ制御回路２０１に接続するメモリアクセス装置からのメモリアクセス要求（ＳＲＷ＿ＲＥＱ）を受けていないことを示す。「スレーブに制御許可」は、マスタから制御許可（ＧＲ＿Ｂ）が発行されている場合において、メモリ制御回路２０１に接続するメモリアクセス装置からのメモリアクセス要求（ＳＲＷ＿ＲＥＱ）を受けていることを示す。
【００２６】
調停回路２０３は、メモリアクセス装置からのＳＲＷ＿ＲＥＱを受けると、ＲＱ＿Ｂ（制御要求）をメモリ信号制御回路２０４に発行する。また、信号監視回路２０５が検出した既定信号パターンが、ＧＲ＿Ｂ（制御許可）を示す場合には、その旨の情報（信号）を制御ステートマシン２０２に送出する。
【００２７】
メモリ信号制御回路２０４は、ＳＤＲＡＭ３０１を制御するための各種コマンドを生成し、ＳＤＲＡＭ３０１に送出することで、ＳＤＲＡＭ３０１に対してデータの読み書きを行い、また、そのための各種制御を行う。また、メモリ信号制御回路２０４は、後述する既定信号パターンを生成し、マスタ（メモリ制御回路１０１）に送出する。
【００２８】
本実施形態では、スレーブ（メモリ制御回路２０１）には、ＳＤＲＡＭ３０１に発行することのできるコマンドについて、制限が加えられている。これは、オートリフレッシュコマンド等の発行を許した場合、マスタ（メモリ制御回路１０１）とスレーブ（メモリ制御回路２０１）との間で協調した動作を行うためには、例えば、リフレッシュカウンタ情報のやり取りを行う等の処理が必要となり、個々のメモリ制御回路での制御が複雑になるからである（スレーブの設置数が増えると尚更である。）。したがって、スレーブは、上記制限されたコマンドを実行したい場合、既定信号パターンによって、マスタにその要求を通知し、これを受けたマスタによって当該コマンドがＳＤＲＡＭ３０１に対して実行される。
【００２９】
続いて、本実施形態のマスタ（メモリ制御回路１０１）及びスレーブ（メモリ制御回路２０１）にて実行される処理について、それぞれ図４及び図５のフローチャートを用いて説明する。
【００３０】
先ず、マスタ側の処理（図４参照）について説明する。マスタが制御移行状態（ＴＲ）である場合において、メモリ制御回路１０１の調停回路１０３は、所定の調停方式の下、マスタ又はスレーブ（メモリ制御回路２０１）の何れかに制御許可を付与する（ステップＳ４０１）。その結果、マスタに制御許可が付与されると（ステップＳ４０１でＹＥＳ）、マスタ（メモリ制御回路１０１）によりＳＤＲＡＭ３０１に対するメモリ制御が開始される（ステップＳ４０２）。
【００３１】
しかる後、マスタによるメモリ制御が終了し（ステップＳ４０３）、マスタは制御移行状態（ＴＲ）となる。その際、メモリ信号制御回路１０４は、スレーブ（メモリ制御回路２０１）に対して、終了通知を発行する。終了通知は、予め、マスタ−スレーブ間で取り決められた既定信号パターンを使用して発行される。この既定信号パターンは、ＳＤＲＡＭ３０１からは、少なくともリード及びライトとは異なるコマンド（本実施形態では、デバイス非選択（ＤＥＳＬ）コマンド）として認識される。つまり、かかる既定信号パターンが、メモリ制御用信号線群３０２上に送出されてもＳＤＲＡＭ３０１に対して、データの読み書きが行われることはない。この既定信号パターンを構成する各信号の設定例については後述する。
【００３２】
マスタは、上記終了通知の発行後、ステップＳ４０１の処理に戻る。一方、スレーブ（メモリ制御回路２０１）に制御許可が付与されると（ステップＳ４０１でＮＯ）、メモリ信号制御回路１０４は、上記既定信号パターンを用いて、スレーブに対して、制御許可（ＧＲ＿Ｂ）を通知する。
【００３３】
制御許可（ＧＲ＿Ｂ）の通知後、スレーブから制御要求（ＲＱ＿Ｂ）の通知を受けると（ステップＳ４０５でＹＥＳ）、マスタは、非制御状態（ＩＤ＿ＤＩＳ）となる（ステップＳ４０６）。ここで、スレーブからの制御要求（ＲＱ＿Ｂ）も上記既定信号パターンを用いて行われ、マスタは、スレーブから通知された制御要求（ＲＱ＿Ｂ）を信号監視回路１０５によって検出する。
【００３４】
一方、スレーブから制御要求（ＲＱ＿Ｂ）の通知がない場合（ステップＳ４０５でＮＯ）、ステップＳ４０１に戻る。
【００３５】
しかる後、スレーブのメモリ制御が終了すると（ステップＳ４０７でＹＥＳ）、マスタは、制御移行状態（ＴＲ）となる（ステップＳ４０８）。ここで、スレーブからの制御終了通知についても上記既定信号パターンを用いて行われ、マスタは、スレーブからの制御終了通知を信号監視回路１０５によって検出する。
【００３６】
以降、ステップＳ４０１からの処理が繰り返し行われる。
【００３７】
続いて、スレーブ（メモリ制御回路２０１）側の処理について、図５のフローチャートを用いて説明する。スレーブが非制御状態（ＩＤ＿ＤＩＳ）である場合において、メモリ制御回路２０１の調停回路２０３は、メモリ制御用信号線群３０２を監視し、既定信号パターンの検出を行う（ステップＳ５０１）。その結果、マスタから送出された既定信号パターンが検出されることによりマスタの制御終了が検出されると（ステップＳ５０１でＹＥＳ）、スレーブは、制御移行状態（ＴＲ）となる（ステップＳ５０２）。
【００３８】
スレーブは、制御移行状態（ＴＲ）に遷移すると、検出した既定信号パターンの内容をチェックする。当該既定信号パターンに制御許可（ＧＲ＿Ｂ）が含まれている場合（ステップＳ５０３でＹＥＳ）、ステップＳ５０５の処理に移行する。一方、制御許可（ＧＲ＿Ｂ）が含まれていない場合（即ち、制御不許可の場合）（ステップＳ５０３でＮＯ）、スレーブは、非制御状態（ＩＤ＿ＤＩＳ）となり（ステップＳ５０４）、処理は、ステップＳ５０１に戻る。
【００３９】
スレーブは、ステップＳ５０５において、メモリアクセス装置からのメモリアクセス要求（ＳＲＷ＿ＲＥＱ）を受けているか否かをチェックする。メモリアクセス要求（ＳＲＷ＿ＲＥＱ）を受けていない場合（ステップＳ５０５でＮＯ）、スレーブは、非制御状態（ＩＤ＿ＤＩＳ）となり（ステップＳ５０４）、処理は、ステップＳ５０１に戻る。一方、メモリアクセス要求（ＳＲＷ＿ＲＥＱ）を受けている場合（ステップＳ５０５でＹＥＳ）、スレーブは、マスタ（メモリ制御回路１０１）に対して、制御要求（ＲＱ＿Ｂ）を通知する（ステップＳ５０６）。具体的には、スレーブのメモリ信号制御回路２０４は、制御要求（ＲＱ＿Ｂ）を示す既定信号パターンを生成し、これをメモリ制御用信号線群３０２上に送出する。
【００４０】
制御要求（ＲＱ＿Ｂ）を通知すると、スレーブは、ＳＤＲＡＭ３０１に対するメモリ制御を開始する（ステップＳ５０７）。しかる後、スレーブによるメモリ制御が終了すると共に、スレーブは、制御移行状態（ＴＲ）に遷移する。そして、メモリ信号制御回路２０４は、マスタ（メモリ制御回路１０１）に対して、終了通知を発行し（ステップＳ５０８）、以降、ステップＳ５０３からの処理が繰り返し行われる。
【００４１】
図６は、マスタ（メモリ制御回路１０１）及びスレーブ（メモリ制御回路２０１）による上記処理の際の各信号の波形を示すタイミングチャートである。図６において、信号名（ｍｓｔ）は、マスタでの信号を意味し、信号名（ｍｓｔ内部）は、当該信号が回路内部にて遅延等の操作が行われた後の波形を示す。同様にスレーブでの信号は信号名（ｓｌｖ）で示される。“Ｓｔａｔｅ”は制御ステートマシン１０２、２０２が出力するステート信号を示す。
【００４２】
また、“Ｂｕｆ−ｓｔａｔｅ”は、メモリ信号制御回路１０４、２０４の処理状態を示し、“Ｎｏｒｍ”は、通常動作状態で信号を制御していることを示し、“Ｃ”は、制御移行状態であることを示し、“ＨｉＺ”は、非制御状態であることを示す。
【００４３】
図６において、“Ｂｕｆ−ｓｔａｔｅ”の“Ｃ”への遷移時若しくは“Ｃ”からの遷移時には、マスタ、スレーブ両者による既定信号パターンのメモリ制御用信号線群３０２上への送出を許す状態を設けている。そのオーバラップ期間は、メモリ制御用信号線群３０２の仕様によって、クロック（ＣＫ）の一周期、半周期又は無しの何れかとなる（本実施形態では、一周期）。
【００４４】
図７は、既定信号パターンを説明するためのタイミングチャートである。図７では、マスタ（メモリ制御回路１０１）からスレーブ（メモリ制御回路２０１）への制御の移行の様子を示している。ここでは、サイクル２〜５において、既定信号パターンがメモリ制御用信号線群３０２上に送出されている。
【００４５】
図７において、サイクル１は、マスタによる制御期間であり、サイクル２は、制御終了通知期間、サイクル３は、制御許可（ＧＲ＿Ｂ）を与える期間、サイクル４は、制御要求（ＲＱ＿Ｂ）を受け付ける期間、サイクル５は、スレーブによるメモリ制御の開始期間、サイクル６は、スレーブによるメモリ制御の期間である。サイクル２〜５において、ＳＤＲＡＭ３０１によって認識されるコマンドはＤＥＳＬ（デバイス非選択）である。
【００４６】
図７に示すように、制御許可（ＧＲ＿Ｂ）は、ｘＲＡＳ（ロウ・アドレス・ストローブ信号）を使用する。また、制御要求（ＲＱ＿Ｂ）は、ｘＣＡＳ（カラム・アドレス・ストローブ信号）を使用する。
【００４７】
図８は、既定信号パターンを構成する各信号の設定例を示す図である。この既定信号パターンは、ＳＤＲＡＭ３０１にとってはＤＥＳＬコマンドとして認識されるが、既定信号パターンでない本来のＤＥＳＬコマンドと区別するため、本実施形態では、図８に示すようにｘＷＥ（ライト・イネーブル信号）とＢＡ０（バンク・アドレス信号（バンク０））の値を０にしている。
【００４８】
図９に既定信号パターンの拡張例を示す。本例では、アドレス信号（Ａｘ）を使用している。図９において、イメディエイトデータ（Ａ０：１、Ａ１：０、Ａ２：０）は、当該既定信号パターン送出時に、メモリ制御用信号線群３０２のＡ４−Ａ７の信号線を使用して、データが出力されていることを示す。
【００４９】
拡張コマンド（Ａ０：０、Ａ１：０、Ａ２：１）は、Ａ４−Ａ７の信号線を使用してＳＤＲＡＭ３０１に対するコマンドが出力されていることを示す。例えば、スレーブでの実行が禁止されているコマンド（例えば、オートリフレッシュ等）をスレーブからマスタに要求する場合などに使用する。
【００５０】
連続データ受信要求（Ａ０：０、Ａ１：１、Ａ２：０）は、次回に自分に（例えば、マスタ側に）制御が与えられたとき、次回制御期間中、マスタは、ＳＤＲＡＭ３０１へのアクセスを行わず、既定信号パターンを送出し続けることを示す。相手側（本例では、スレーブ）は、当該データ既定信号パターンを連続して入力し、Ａ４−Ａ７の信号線をチェックすることで、マスタが出力したデータを受信する。
【００５１】
連続データ送信要求（Ａ０：０、Ａ１：１、Ａ２：１）は、相手側（例えば、スレーブ側）に対して、上記アドレス線（Ａ４−Ａ７）を使用した既定信号パターンの連続送出を要求することを示す。当該要求側（本例では、マスタ側）は、スレーブが連続送出する既定信号パターンを入力し、Ａ４−Ａ７の信号線をチェックすることで、スレーブが出力したデータを受信する。
【００５２】
スレーブＩＤ（Ａ０：１、Ａ１：１、Ａ２：０）は、Ａ４−Ａ７の信号線を使用して、スレーブの固有識別番号が出力されていることを示している。これにより、複数のスレーブが設置された構成においても、マスタと特定のスレーブ間において、既定信号パターンを用いた情報のやり取りが可能となる。
【００５３】
以上説明したように、本実施形態のメモリアクセス制御システムでは、マスタ（メモリ制御回路１０１）と、スレーブ（メモリ制御回路２０１）との間において、ＳＤＲＡＭ３０１からはＤＥＳＬコマンドとして認識される既定信号パターンをメモリ制御用信号線群３０２を介して送受することで、調停に関する情報のやり取りが行われる。
【００５４】
したがって、メモリアクセスを調停するための外部回路やメモリ制御回路間の特別の配線等を設ける必要がなく、新たなメモリアクセス装置の増設等の設計変更が容易である。
【００５５】
なお、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５６】
例えば、上記実施形態では、制御移行を高速化する観点から、マスタは、スレーブからの制御要求（ＲＱ＿Ｂ）があると仮定して調停を行っていた。つまり、上記実施形態では、スレーブに制御許可を付与する場合には、制御許可（ＧＲ＿Ｂ）をスレーブに通知し、これを受けたスレーブから制御要求（ＲＱ＿Ｂ）が通知された場合は、スレーブにメモリ制御を移行するという手順であったが、この前後関係が逆になっても構わない。
【００５７】
この場合の手順を説明する。スレーブは、メモリ制御用信号線群３０２上の既定信号パターンを検出すると、マスタに対して、制御要求（ＲＱ＿Ｂ）を通知する。マスタは、スレーブからの制御要求（ＲＱ＿Ｂ）を受けると、マスタ又はスレーブの何れかに制御許可を付与するかの調停を行う。そして、スレーブに制御許可を付与する場合には、スレーブに対して制御許可（ＧＲ＿Ｂ）を通知する。これを受けたスレーブがＳＤＲＡＭ３０１に対して制御を行う。
【００５８】
また、図示しないクロック発振器からのクロック信号がマスタ（メモリ制御回路１０１）のみに供給され、マスタからＳＤＲＡＭ３０１と、スレーブ（メモリ制御回路２０１）と、にクロックが供給される構成にしてもよい。
【００５９】
また、上記実施形態で説明したフローチャートにおける各処理は、その順序に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序を変更することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係るメモリアクセス制御システムの構成を示すブロック図である。
【図２】メモリ制御用信号線群を介した、マスタ、スレーブ及びＳＤＲＡＭ相互間の接続についての概念図である。
【図３】（ａ）は、マスタ側の制御ステートマシンが出力するステート信号の遷移を示す図であり、（ｂ）は、スレーブ側の制御ステートマシンが出力するステート信号の遷移を示す図である。
【図４】マスタ側の処理の手順を示すフローチャートである。
【図５】スレーブ側の処理の手順を示すフローチャートである。
【図６】マスタ及びスレーブにおける各信号の波形を示すタイミングチャートである。
【図７】既定信号パターンを説明するためのタイミングチャートである。
【図８】既定信号パターンを構成する各信号の設定例を示す図である。
【図９】既定信号パターンの拡張例を示す図である。
【符号の説明】
【００６１】
１０１、１０２  メモリ制御回路
１０２、２０２  制御ステートマシン
１０３、２０３  調停回路
１０４、２０４  メモリ信号制御回路
１０５、２０５  信号監視回路
３０１          ＳＤＲＡＭ
３０２          メモリ制御用信号線群
【図１】
2009266004.tif 000003
【図２】
2009266004.tif 000004
【図３】
2009266004.tif 000005
【図４】
2009266004.tif 000006
【図５】
2009266004.tif 000007
【図６】
2009266004.tif 000008
【図７】
2009266004.tif 000009
【図８】
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【図９】
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