(57)【要約】【課題】不揮発性メモリの使い勝手を向上させるためにバッファを追加すると、チップ面積が増加する。【解決手段】トップアレイブロックのメモリセルＭ０２からビット線ＢＬ２にデータを読み出すとき、スイッチ素子Ｓ１とＳ１０１を閉じて、そのデータをボトムアレイブロックのビット線ＢＬ１０２に電荷の形で蓄えさせる。スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。このようにしてデータを出力している間に、トップアレイブロックのビット線ＢＬ２の電位のプリジャージを行って、次の読み出し動作を開始することも可能である。【選択図】図２
2009266339.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込み及び消去が可能で、電源が供給されない間も当該データの保持が可能な不揮発性の半導体記憶装置であって、
第１のメモリセルと、
前記第１のメモリセルからデータを読み出すために前記第１のメモリセルに接続されている第１のビット線と、
第１のスイッチ素子と、
前記第１のスイッチ素子を介して前記第１のビット線と接続される第２のビット線とを含み、
前記第２のビット線の容量に蓄えられる電荷によってデータを保持する半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１のメモリセルから読み出されたデータを前記第２のビット線に保持する半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記第１のメモリセルから前記第１のビット線への新たなデータ読み出しと、前記第２のビット線に保持されている前データの出力とを同時に行う半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
第１の比較器と、
第３のビット線とを更に含み、
前記第１の比較器の入力に前記第２のビット線と前記第３のビット線とが接続されている半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記第１のメモリセルに、記憶するデータに対応する静電荷をそれぞれ蓄えることが可能な複数の電荷局在部を備え、前記複数の電荷局在部のうちのいずれか２つが相補的な状態で電荷を蓄える半導体記憶装置。
【請求項６】
請求項２記載の半導体記憶装置において、
前記第２のビット線は階層型ビット線構造を持ち、前記第２のビット線のサブビット線の容量に蓄えられる電荷によってデータを保持する半導体記憶装置。
【請求項７】
請求項２記載の半導体記憶装置において、
前記第２のビット線は階層型ビット線構造を持ち、前記第２のビット線のサブビット線は複数存在し、複数のサブビット線でそれぞれ異なるデータを保持する半導体記憶装置。
【請求項８】
請求項２記載の半導体記憶装置において、
データを保持するために前記第２のビット線に蓄えられている電荷が、時間の経過によって変化しデータ保持が困難になった場合、前記第２のビット線に保持されていたデータが失われたことを示す信号を出力する半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置と、前記半導体記憶装置から出力された信号を受け、前記信号の内容に応じた動作を前記半導体記憶装置に指示する制御装置とを含む電子機器。
【請求項１０】
請求項２記載の半導体記憶装置において、
データを保持するために前記第２のビット線に蓄えられている電荷が、時間の経過によって変化しデータ保持が困難になった場合、前記第１のメモリセルからのデータの読み出しを再度実行するとともに、再読み出し期間中であることを示す信号を出力する半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置と、前記半導体記憶装置から出力された信号を受け、前記信号の内容に応じて、前記半導体記憶装置に対する動作指示を制御する装置とを含む電子機器。
【請求項１２】
請求項１記載の半導体記憶装置において、
前記第１のメモリセルに書き込むデータを前記第２のビット線に保持する半導体記憶装置。
【請求項１３】
請求項１記載の半導体記憶装置において、
前記第１のメモリセルの読み出し又は書き込みデータ以外のデータを前記第２のビット線に保持する半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置において、
前記第２のビット線に接続されている第２のメモリセルを更に含み、前記第２のメモリセルには不揮発性データが記憶されていない半導体記憶装置。
【請求項１５】
請求項１３記載の半導体記憶装置において、
前記第２のビット線に接続されている第２のメモリセルを更に含み、前記第２のメモリセルに記憶されている不揮発性データは使用されない半導体記憶装置。
【請求項１６】
請求項１４又は１５に記載の半導体記憶装置と、前記半導体記憶装置に含まれる前記第２のメモリセルに割り振るアドレスを変更する制御装置とを含む電子機器。
【請求項１７】
請求項１記載の半導体記憶装置において、
データを保持するために前記第２のビット線に蓄えられている電荷が、時間の経過によって変化しデータ保持が困難になる前に、前記第２のビット線に蓄えられている電荷を増幅する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭやフラッシュメモリ等の、電源を供給しない間もデータを保持することができる不揮発性半導体記憶装置と、その半導体記憶装置を用いた電子機器に関するものである。
【背景技術】
【０００２】
半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて電源を供給している間のみデータを保持できる揮発性メモリと、電源の供給が無い間もデータを保持できる不揮発性メモリとの２つの種類があり、更にそれぞれの中で方式や使い方によって分類される。不揮発性メモリの中で現在最もよく用いられているものの１つに、フラッシュメモリがある。
【０００３】
フラッシュメモリは、そのデバイス構造やアレイ構造によって更に分類される。デバイス構造による分類の代表例としては、フローティング型メモリセルやＭＮＯＳ型メモリセルがある。フローティング型メモリセルでは、ＭＯＳトランジスタのチャネル上に周りを酸化膜等で絶縁されたフローティングゲートを形成し、そのフローティングゲートに電子を注入又は電子を引き抜くことでメモリセルのしきい値（以下Ｖｔと略す）を変化させてデータを記憶する。一方、ＭＮＯＳ型メモリセルでは、ＭＯＳトランジスタのチャネル上にＯＮＯ膜を形成し、そのＯＮ膜界面のトラップに電子又はホールを注入することでＶｔを変化させる。トラップされた電荷（電子やホール）はほとんど移動できないため、電荷がチャネル上に局在することが可能となる。この特長を利用して１つのメモリセルに複数の電荷局在部を持ち、複数ビットの情報を記憶するＭＮＯＳ型メモリも存在する。
【０００４】
図１５は、ＭＮＯＳ型メモリセルの断面図である。半導体基板上に素子分離のためのＬＯＣＯＳ１０１とＯＮＯ膜１０２とゲート１０３とが形成され、ＬＯＣＯＳ１０１の下に拡散層１０４が形成されている。ゲート１０３は一般にポリシリコンで形成され、アレイを組んだ時はワード線として使用される。また、拡散層１０４はメモリセルのドレイン又はソースであり、アレイを組んだ時は埋め込み型ビット線として使用される。１０５は電荷を局在させる箇所である。
【０００５】
図１６は、図１５のデバイスの簡略記号であり、付与してある番号が同じ構成要素は、同一部分を指す。
【０００６】
一方、アレイ構造による分類の代表例としては、ＮＡＮＤ型やＮＯＲ型がある。ＮＡＮＤ型メモリアレイはリード電流が小さいため高速動作には不向きであるが、セル面積が小さく大容量化に有利なため、主としてデータストレージ用途に使用されている。ＮＯＲ型メモリアレイの特長はその逆で、高速リード動作に有利なことを生かして、主としてプロセッサを動作させるコード格納用メモリとして使用されている。
【０００７】
以上のように数多くの方式があるフラッシュメモリは、電源を切ってもデータを保持できることと大容量化が容易であることとを生かして、産業上の様々な分野において、用途の拡大と生産量の増大を果たしてきた。
【０００８】
しかしながら、フラッシュメモリにはデータ書き換え動作が遅く、データ書き換え回数にも制限がある等の欠点も存在する。そこで、それらの欠点を補うための様々なアプローチが行われてきた。その１つにデータを一時的に蓄えるバッファと組み合わせてフラッシュメモリを動作させる技術がある。バッファとしては、主に動作の速い揮発性メモリが用いられ、動作の遅さや書き換え回数制限等を補うように使用されている。特に、前述したＮＡＮＤ型メモリアレイ構造では、読み出し速度も遅くなる場合が多く、この技術は極めて重要になっている。以下、フラッシュメモリの欠点をバッファ使って補う事例を具体的に説明する。
【０００９】
＜リードバッファ＞
第１の事例は、バッファに読み出しデータを一時保存して、読み出し速度の向上を図る方法であり、図１７〜図２１はその構成を説明するためのものである。
【００１０】
図１７は、従来のフラッシュメモリのブロック図で、メモリセルのアレイブロック１とＹスイッチ２（カラムデコーダと呼ばれる場合もある）とセンスアンプ（ＳＡ）３とバッファ４とから構成されている。なお、実際のフラッシュメモリには図１７に示したブロック以外にも、ロウデコーダや電源回路や制御回路等、動作に不可欠な様々な回路ブロックが存在するが、本発明の説明には関係がないため、記述を省略してある。図１８〜図２１は図１７の各ブロックの内部構成に関して、いくつかの事例を挙げたものである。
【００１１】
図１８は、アレイブロック１の内部構造を示した一例であり、ここでは前述した１つのメモリセルに複数ビットの情報を記憶するＭＮＯＳ型メモリセルで構成されるＶＧＡ（バーチャルグランドアレイ）を用いている。図１８に示すように複数のメモリセルＭ０１〜Ｍ０６とＭ１１〜Ｍ１６とＭ２１〜Ｍ２６とがアレイ状に配置されており、それらメモリセルのゲートは、それぞれ横方向に共通ノードであるワード線ＷＬ０又はＷＬ１又はＷＬ２に接続されている。例えばメモリセルＭ０１とＭ０２と．．．Ｍ０６のコントロールゲートはワード線ＷＬ０に接続されている。また、メモリセルのソース又はドレインは縦方向に共通ノードであるビット線ＢＬ０〜ＢＬ６に接続されている。例えばメモリセルＭ０１とＭ１１とＭ２１のドレイン又はソースはビット線ＢＬ０又はＢＬ１に接続されている。なお、ここでは紙面の都合でアレイの一部分しか記述していないが、実際のアレイでは縦横方向にもっと多くメモリセルやビット線やワード線が存在するのが一般的である。
【００１２】
図１９は、Ｙスイッチ２の内部構造を示した一例であり、ここではＮＭＯＳトランジスタをスイッチ素子として用いている。図１９に示すようにＮＭＯＳトランジスタＮ０〜Ｎ６のドレイン／ソースのうち、一方はそれぞれビット線ＢＬ０〜ＢＬ６に接続されており、もう一方は共通のノードであるデータ線ＤＬに接続されている。また、ＮＭＯＳトランジスタＮ０〜Ｎ６のゲートは、それぞれビット線の選択信号ＤＳ０〜ＤＳ６に接続されている。
【００１３】
図２０は、センスアンプ３の内部構造を示した一例であり、ここではカレントミラー型センスアンプを用いている。Ｐ１１〜Ｐ１２はＰＭＯＳトランジスタで、Ｎ１１〜Ｎ１３はＮＭＯＳトランジスタであり、センスアンプ起動信号ＳＡＥが活性化されるとデータ線ＤＬの電位とリファレンスＲＥＦの電位とを比較し、その結果にもとづいてデータ線ＤＢに電位を出力する。
【００１４】
図２１は、バッファ４の内部構造を示した一例であり、ここではラッチ回路を用いている。このラッチ回路の例では、インバータＩＮＶ１の入力に他のインバータＩＮＶ２の出力をフィードバックすることで安定状態を作り、データを記憶する。ＮＭＯＳトランジスタＮ２１はデータ線ＤＢとインバータＩＮＶ１の入力とを接続／遮断するスイッチ素子として用いられており、その状態は制御信号ＣＬＫで制御される。また、ＮＭＯＳトランジスタＮ２２は、インバータＩＮＶ２の出力のフィードバックを接続／遮断するスイッチ素子として用いられており、その状態は制御信号ＣＬＫをインバータＩＮＶ３で反転した信号で制御される。なお、実際のラッチ回路には図２１に示した回路以外にも、データ受け渡しのインターフェイス等の様々な回路が存在するのが通例であるが、ここでは記述を省略してある。
【００１５】
次に、図１７を用いて読み出し動作の大まかな流れを説明し、バッファ４の働きとその効果を示す。まず、アレイブロック１において、メモリセルに蓄えられているデータはビット線の電位という形で読み出され、Ｙスイッチ２によって、データが読み出されたビット線とセンスアンプ３とが接続される。そこで読み出し電位とリファレンスＲＥＦの電位とが比較されることで、データが判定され、その結果がバッファ４に送られてラッチ（一時記憶）される。バッファ４にラッチされた後は、アレイブロック１で次の読み出し動作が開始されると同時に、バッファ４にラッチされたデータがフラッシュメモリから外部へ出力される。すなわち、バッファ４を設けることで、フラッシュメモリの内部で同時動作が可能になり、読み出し時間を短縮することができる。また、アレイブロック１での動作に費やされる時間は、バッファ４から外部への出力に費やされる時間に比べ、大幅に長くなるのが通例のため、図１７に示した構成を複数持ち、複数のアレイブロック１で読み出しを同時に行い、続いてバッファ４からの出力を順次行うようにすれば、フラッシュメモリの読み出し時間を短くすることができる。実際、アレイブロック１での同時読み出しビット数を増やすのは比較的容易なので、このような構成はよく見られる。
【００１６】
なお、各ブロックの詳細な動作は、当該技術者であれば容易に考察できる内容なので、ここでの説明は省略する。また、このようにバッファ４を用いて読み出し速度を向上させることは、不揮発性メモリに限ったことではなく、元々動作速度の速い揮発性メモリにおいても、更なる速度の向上のため、よく行われている。
【００１７】
＜相補型メモリからの読み出し容量＞
第２の事例は、前述した１つのメモリセルに複数の電荷局在部を持つＭＮＯＳ型メモリのうち、それら複数の電荷局在部を相補な状態にすることでデータを記憶するフラッシュメモリの読み出し動作に関するものであり、図１８と図２２〜図２６はその構成を説明するためのものである（特許文献１参照）。
【００１８】
図２２は、従来のフラッシュメモリのブロック図で、メモリセルのアレイブロック１とＹスイッチ５とセンスアンプ６とバッファ７とから構成されており、図１７と同じ番号が付してあるアレイブロック１の内部構造は同じものとする。なお、図１７と同様に、実際のフラッシュメモリには図２２に示したブロック以外にも、様々な回路ブロックが存在するが、記述を省略してある。
【００１９】
図２３〜図２５は、図２２の各ブロックの内部構成に関して、いくつかの事例を挙げたものである。図２３は、Ｙスイッチ５の内部構造を示した一例であり、データ線ＤＬ０とＤＬ１は、スイッチ素子Ｓ０又はＳ１を通して、ビット線ＢＬ０〜ＢＬ６のうちいずれか１本に接続されるか、又はどのビット線とも接続されない。また、スイッチ素子Ｓ０とＳ１の具体的な実現方法として、図１９のようにＭＯＳトランジスタで構成される回路がある。図２４は、センスアンプ６の内部構造を示した一例であり、ここではダイナミック型センスアンプを用いている。Ｐ１１〜Ｐ１３はＰＭＯＳトランジスタで、Ｎ１１〜Ｎ１３はＮＭＯＳトランジスタであり、センスアンプ起動信号ＳＡＥと／ＳＡＥが活性化されるとデータ線ＤＬ０とＤＬ１の電位を比較し、その差分を増幅する。図２５は、バッファ７の内部構造を示した一例であり、ここでは片側の電極をグランドに接続したキャパシタＣ０とＣ１を用いている。
【００２０】
図２６は、図１８と図２３〜図２５に含まれる構成要素うち、説明に必要な部分を抽出して１つの図にまとめたものであり、この事例では１つのメモリセルに２つの電荷局在部が存在し、それらを相補的な状態にすることでデータを記憶する方式を用いている。具体的には、メモリセルＭ０１の紙面向かって左側の電荷局在部に電子を注入してＶｔが高い状態にし、右側の電荷局在部からは電子を抜く又はホールを注入してＶｔが低い状態にし、この状態をデータ０と定義する。また、電荷局在部の状態が逆、すなわち左側のＶｔが低くて右側が高い状態をデータ１と定義する。このように相異なる２つの相補的な状態によって、データを記憶することで、フラッシュメモリの信頼性を向上させることができる。
【００２１】
次に、図２６を使って、相補型メモリにおけるデータ読み出し動作を説明し、バッファ７の働きとその効果を示す。この事例のデータ記憶方式では、１つのメモリセルに２つの電荷局在部が含まれているため、異なるメモリセル間で相補的な状態を作り出す相補型メモリのような読み出し方法はできない。すなわち、データを確定するためには、相補状態になっている２つの電荷局在部を読み出す必要があるが、１つのメモリセルに存在するため、同時に行うことができない。そこで、片側の電荷局在部を読み出した結果を一時的に保持するバッファ７が必要となり、そのバッファ７としてキャパシタＣ０，Ｃ１を用いている。
【００２２】
キャパシタＣ０，Ｃ１を使った読み出し手順としては、まずスイッチ素子Ｓ１が閉じた状態でビット線ＢＬ１にメモリセルＭ０１の右側の電荷局在部の状態を読み出し、それを電位の形でキャパシタＣ１へ転送する。転送が終わったらスイッチ素子Ｓ１を開くとともに、スイッチ素子Ｓ０を閉じる。次に、ビット線ＢＬ０にメモリセルＭ０１の左側の電荷局在部の状態を読み出し、それを電位の形でキャパシタＣ０へ転送する。転送が終わったらスイッチ素子Ｓ０を開き、センスアンプ６を起動してキャパシタＣ０とＣ１に蓄えられている電位の差を増幅してデータを確定する。
【００２３】
以上のように、キャパシタＣ０，Ｃ１で構成されるバッファ７を用いることで、１つのメモリセルで相補状態を形成する相補型メモリセルからデータを読み出すことができる。
【００２４】
＜ライトバッファ＞
第３の事例は、バッファに書き込みデータを一時保存して、書き込み速度の向上を図る方法であり、図１８、図１９、図２７〜図２９はその構成を説明するためのものである。
【００２５】
図２７は、従来のフラッシュメモリのブロック図で、メモリセルのアレイブロック１とＹスイッチ２とドライバ８とバッファ９とから構成されており、図１７と同じ番号が付してある回路ブロック１，２の内部構造は同じものとする。なお、図１７と同様に、実際のフラッシュメモリには図２７に示したブロック以外にも、様々な回路ブロックが存在するが、記述を省略してある。
【００２６】
図２８〜図２９は、図２７の各ブロックの内部構成に関して、いくつかの事例を挙げたものである。図２８は、ドライバ８の内部構造を示した一例であり、ここではインバータＩＮＶ１とＩＮＶ２の２段構成になっている。図２９は、バッファ９の内部構造を示した一例であり、ここでは事例１の図２１で示したものと同じラッチ回路を、その入力と出力を逆に配置したものになっている。
【００２７】
次に、図２７を用いて書き込み動作の大まかな流れを説明し、バッファの働きとその効果を示す。まず、フラッシュメモリの外部から入力されたデータＤＩはバッファ９にラッチされる。ドライバ８はバッファ９からの出力を受けて、Ｙスイッチ２によって接続されたビット線を駆動して書き込みを行う。この時、フラッシュメモリの外部から書き込みデータを入力し続ける必要はなく、使い勝手が向上する。また、バッファ９を構成するラッチ回路の数を増やし、一時的に記憶されるデータ量を増やせば、連続的に書き込まれるデータを分析して、書き込みアルゴリズムを調整することで、書き込み時間を短縮することができる。
【００２８】
＜ＲＡＭ＞
第４の事例は、フラッシュメモリを用いてコンピュータシステムを構築する方法であり、図３０はその構成を説明するためのものである。
【００２９】
図３０は、従来のコンピュータシステムの構成図で、プロセッサ１０とフラッシュメモリ１１とＳＲＡＭ１２とで構成されており、それらはアドレスバス１３とデータバス１４とで相互に接続されている。なお、実際のコンピュータシステムには図３０に示した構成要素以外にも、周辺機器やその周辺機器とのやり取りを行うためのＩ／Ｏポート、制御用のコントロールバス等、システムに不可欠な様々な構成要素が存在するが、本発明の説明には関係がないため、記述を省略してある。
【００３０】
次に、図３０を用いてコンピュータシステムにおける処理の流れを説明し、バッファとして用いられているＳＲＡＭ１２の働きとその効果を示す。コンピュータシステムにおける処理の方法や必要なデータは、ＲＯＭであるフラッシュメモリ１１に蓄えられており、プロセッサ１０はそれらをフラッシュメモリ１１から読み出して実行するが、その過程において、計算途中の値や処理を制御するためのパラメータ等を一時的に記憶する必要が生じる。それらの一時記憶に対しフラッシュメモリ１１を使って対応できれば、図３０に示したＳＲＡＭ１２は不要となり、プロセッサ１０とフラッシュメモリ１１だけでコンピュータシステムが構築できる。ところが、それら一時記憶データの書き込みや読み出しは、頻繁かつ高速に行う必要があり、フラッシュメモリ１１の書き換え速度は必要とされる速度に対し桁違いに遅く、書き換え回数にも制限があるため、対応できない。そのため、高速にデータの書き換えができ、その回数に制限のない不揮発性メモリが別途必要となり、ＳＲＡＭ１２をデータの一時記憶に使うことでコンピュータシステムを構築している。
【００３１】
以上のように、高速動作可能な揮発性メモリと組み合わせて使用すれば、不揮発性メモリの使い勝手は良くなる。その一方で、前述したフラッシュメモリの欠点を克服し、置き換えることを目指して、強誘電体メモリ（ＦｅＲＡＭ）、相変化メモリ（ＰＲＡＭ）、磁気メモリ（ＭＲＡＭ）、抵抗メモリ（ＲｅＲＡＭ）等の新しい不揮発性メモリが提案、開発、製品化されているが、今のところフラッシュメモリの主要な応用分野（市場）において、置き換えは進んでいない。フラッシュメモリの大容量化や低コスト化は今後も益々進む模様で、その点において他の新規不揮発性メモリが追いつくことは容易でないであろう。したがって、前述したフラッシュメモリの欠点を補うための技術はこれからも重要であることは変わらないと考えられる。
【特許文献１】特開２００６−２９４１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上記したいずれの従来事例においても、フラッシュメモリの使い勝手を向上させるためには、データを一時的に蓄えるバッファのような回路が必要であり、フラッシュメモリのチップ面積やシステムの部品点数が増加する。しかも、このバッファの効果をより大きなものにするためにはバッファの容量又は数を増やす必要があり、使い勝手を良くしようとすればするほど、チップ面積や部品点数（価格）が増加してコストが増すというジレンマに陥る。
【００３３】
本発明の目的は、フラッシュメモリ等に代表される不揮発性メモリにおいて、バッファ機能を実現するために生じるチップ面積の増加を抑えることであり、又は不揮発性メモリを用いたシステムの部品点数（価格）の増加を抑えることである。その結果、バッファの効果とコスト上昇のジレンマを解消する。
【課題を解決するための手段】
【００３４】
前述の目的を達成するため、本発明の半導体記憶装置は、フラッシュメモリのビット線容量を使って、ＤＲＡＭと同等の動作（データ書き換え／読み出し）速度でデータを一時記憶することとしたものである。
【発明の効果】
【００３５】
本発明の技術を用いることで、面積増加をほとんど伴わずにバッファの機能を実現し、フラッシュメモリを代表とする不揮発性メモリの使い勝手を向上することができる。機能を実現するための多少の面積増加が生じる場合はあるが、少なくともバッファの容量に比例して、追加面積が増えることはなく、バッファの容量が大きい場合において、その効果は絶大である。
【００３６】
このように低コストで使い勝手の良い不揮発性メモリを実現することによって、それを用いる電子機器の性能を向上させ、より良い製品を社会に送り出すことができる。
【発明を実施するための最良の形態】
【００３７】
＜実施形態１＞
本発明の第１の実施形態は、背景技術の第１の事例で説明した、バッファに読み出しデータを一時保存して、読み出し速度の向上を図る方法における課題の解決であり、図１〜図４はその内容を説明するためのものである。
【００３８】
図１は、本発明のフラッシュメモリのブロック図で、センスアンプ６を中心に上下（トップとボトム）にメモリセルのアレイブロック１とＹスイッチ２とを配したオープンアレイ型アーキテクチャになっており、図１７及び図２２と同じ番号が付してあるブロックの内部構造は同じものとする。なお、実際のフラッシュメモリには図１に示したブロック以外にも、ロウデコーダや電源回路や制御回路等、動作に不可欠な様々な回路ブロックが存在するが、本発明の説明には関係がないため、記述を省略してある。また、図１で示したブロック構成はあくまでも一例であって、その構成に限定するものではない。同様に、図１８や図１９や図２４に示した、各部ブロックの内部構造の事例は、あくまでも一例であって、その構成に限定するものではない。例えば、図１８に示すアレイブロック１の内部構造はＭＮＯＳ型メモリセルであるが、背景技術で説明した様々なセル方式やアレイ方式でも本発明の実施は可能である。また、図２４に示したセンスアンプ６の内部構造はダイナミック型センスアンプであるが、図２０で示したカレントミラー型センスアンプでも、その他の方式でも本発明の実施に問題はなく、図１９に示したＹスイッチ２も同様に他の方式でも問題はない。
【００３９】
図２は、図１８と図１９に含まれる構成要素うち、説明に必要な部分を抽出して１つの図にまとめたものである。なお、付している記号は異なるが、メモリセルＭ１０１〜Ｍ１０６とビット線ＢＬ１００〜ＢＬ１０６とワード線ＷＬ１００は、図１８で示したメモリセルＭ０１〜Ｍ０６とビット線ＢＬ０〜ＢＬ６とワード線ＷＬ０とそれぞれ等価である。メモリセルＭ０２はデータ読み出し対象セルで、そのセルに記憶されているデータは電位の形でビット線ＢＬ２に読み出される。また、ビット線ＢＬ２はスイッチ素子Ｓ１を介してデータ線ＤＬ１へ接続されており、データ線ＤＬ１はセンスアンプ６に接続されている。このスイッチ素子Ｓ１は、図１９においては選択信号ＤＳ２によって制御されるＮＭＯＳトランジスタＮ２であるが、簡略化のため、その機能を表したスイッチ素子として表しており、データ線ＤＬ１とビット線ＢＬ１０２とを接続するスイッチ素子Ｓ１０１も同様である。また、センスアンプ６には他のデータ線ＤＬ０が接続されており、データの種類を判定されるためのリファレンス電位が印加される。
【００４０】
以下、図２を用いて本発明における読み出し動作を説明し、その効果を明らかにする。初期状態としてワード線ＷＬ０とＷＬ１００はＬｏｗレベルで閉じており、ビット線ＢＬ０〜ＢＬ６とＢＬ１００〜ＢＬ１０６はＬｏｗレベルにプリチャージ後にＨｉ−ｚ（ハイインピーダンス）状態にある。また、スイッチ素子Ｓ１とＳ１０１は全て開いている。次に、スイッチ素子Ｓ１とＳ１０１を閉じて、読み出し対象のメモリセルＭ０２のソースに接続されているビット線ＢＬ２とビット線ＢＬ１０２とを接続し、メモリセルＭ０２のドレインに接続されているビット線ＢＬ１をＨｉレベルにドライブした後に、ワード線ＷＬ０をＨｉレベルにしてメモリセルＭ０２の紙面に向かって右側の電荷局在部に記憶されているデータを読み出す。例えば、その電荷局在部が消去状態にある場合は、メモリセルＭ０２に電流が流れるためビット線ＢＬ２及びＢＬ１０２の電位は上昇する。逆に電荷局在部が書き込み状態である場合は、メモリセルＭ０２に電流が流れないためビット線ＢＬ２及びＢＬ１０２の電位は変化せず、ほぼＬｏｗレベルを保持する。一定の時間の後、ワード線ＷＬ０をＬｏｗレベルにして、スイッチ素子Ｓ１を開いて、センスアンプ６を起動する。この時、センスアンプ６の入力にはデータ線ＤＬ０とＤＬ１とが接続されており、データ線ＤＬ０にリファレンスセル電位が、データ線ＤＬ１にはメモリセルＭ０２の右側の電荷局在部に記憶されているデータを読み出した時の電位が保持されており、その差分を増幅することで、データを確定する。確定されたデータはビット線ＢＬ１０２に保持されるが、ビット線ＢＬ２に関しては、スイッチ素子Ｓ１が開いているため、確定されたデータに影響を与えることなく、その電位を変えることができる。よって、ビット線ＢＬ１０２に保持されているデータをフラッシュメモリの外部に出力している間に、ビット線ＢＬ２の電位のプリジャージを行って、次の読み出し動作を開始することができる。
【００４１】
これは、ちょうど背景技術の事例１で説明したリードバッファと同じ効果が得られているが、本発明の構成要素には、図１７のバッファ４は含まれず、したがってバッファ４によるチップ面積増加はない。ボトム側のアレイブロック１がバッファ４に相当するように見えるかもしれないが、ボトム側のアレイブロック１にも不揮発性データを記憶することができ、読み出しデータを一時保持させるためのバッファとして追加したものではない。すなわち、ボトム側のビット線はバッファを使用しない場合でも存在する構成要素である。なお、ボトム側のアレイブロック１に含まれるメモリセルから不揮発性のデータを読み出す時は、トップ側のアレイブロック１に含まれるビット線を使ってデータを保持する。
【００４２】
図３は、図２を使った本発明の読み出し動作の説明を補完するものであり、センスアンプ６を起動してビット線ＢＬ１０２にデータを保持しながら、ビット線ＢＬ２を再度Ｌｏｗレベルにプリチャージして次のリードの準備をしていることを示す。図３において、ｔ１はワード線ＷＬ０の駆動開始タイミングを、ｔ２はワード線ＷＬ０の駆動終了タイミングを、ｔ３はセンスアンプ６の起動タイミングをそれぞれ表している。
【００４３】
図４は、複数のアレイブロック１とＹスイッチ２で１つのセンスアンプ６を共有する場合のブロック図である。本実施形態に使用したバーチャルグランドアレイ（ＶＧＡ）では、読み出し時にワード線を開くと、メモリセルを通してビット線どうしが接続されるため、同時に読み出すことができるメモリセルは各アレイブロック毎に１個である。しかしながら、一般的なＶＧＡ型フラッシュメモリにおいては、図４に示すように複数のアレイブロック１を搭載することが普通であり、この場合は複数のメモリセルから同時にビット線にデータを読み出すことができる。トップ側のアレイブロックで複数のビット線に読み出された電位は、既に説明したように、ボトム側のアレイブロックのビット線に転送される。その後、セレクトスイッチ１５によって、センスアンプ６に接続するビット線を切り替えながらデータを確定すれば、データをフラッシュメモリの外部に連続して高速に出力されると同時に、トップ側のアレイブロックで、次のリード動作を開始することができる。以上のように複数のメモリセルから同時にデータを読み出すことによって、更にリード時間の短縮を図ることができるが、既に存在するビット線を使用しているため、面積の増加はない。
【００４４】
なお、アレイブロック１がＶＧＡでない場合は、同じアレイブロック内で複数のメモリセルから同時にデータを読み出すことができる。その場合は、Ｙスイッチ２に、トップ側とボトム側のアレイブロックの複数のビット線を同時に接続する機能と、それら複数のビット線を選択してセンスアンプ６に接続する機能とがあれば、同一アレイブロック内のメモリセルにおいて、既に説明した連続リードを行うことができる。なお、その機能を実現するＹスイッチの構成は、これまでの説明によって、当該技術者であれば容易に設計することができるであろうから、説明は省略する。
【００４５】
＜実施形態２＞
図５は、本発明の第２の実施形態のフラッシュメモリのブロック図で、センスアンプ６を中心に上下（トップとボトム）にメモリセルのアレイブロック１とＹスイッチ５とを配したオープンアレイ型アーキテクチャになっており、図１７及び図２２と同じ番号が付してあるブロックの内部構造は同じものとする。なお、実際のフラッシュメモリには図５に示したブロック以外にも、様々な回路ブロックが存在するが、記述を省略してある。また、図５に示したブロック構造と、図１８や図２３や図２４に示した各部ブロックの内部構造の事例は、あくまでも一例であって、その構成に限定するものではない。
【００４６】
図６は、図１８と図２３に含まれる構成要素うち、説明に必要な部分を抽出して１つの図にまとめたものである。実施形態１で説明したフラッシュメモリと異なる点は、リファレンス電位を印加していたデータ線ＤＬ０がスイッチ素子Ｓ０又はＳ１００を介して、トップ及びボトム側のアレイブロックのビット線に接続できるようになっている点である。
【００４７】
実施形態１に対して、図６に示すような構成をとることによって、リファレンス電位をボトム側のアレイブロックのビット線に発生させることができる。説明に用いたダイナミック型のセンスアンプ６では入力信号を駆動するため、データを判定する時にリファレンス電位が変化し、次の読み出しのためにはリファレンスセル電位を戻す必要がある。第１の実施形態で説明した連続リードにおいては、このリファレンス電位を回復させる時間が問題となるため、予め複数のビット線にリファレンスセル電位を発生させておけば、センスアンプ６のようなダイナミック型のセンスアンプでも高速に連続リードすることができる。
【００４８】
＜実施形態３＞
本発明の第３の実施形態は、背景技術の第２の事例で説明した、１つのメモリセルに複数の電荷局在部を持つＭＮＯＳ型メモリのうち、それら複数の電荷局在部を相補な状態にすることでデータを記憶するフラッシュメモリの読み出し動作方法における課題の解決であり、図５〜図７はその内容を説明するためのものである。図５と図６は実施形態２での説明でも使われており、実施形態２と構成においては変わらないが、メモリセルへの不揮発性データの記憶方法が異なるため、その読み出し動作方法が異なる。
【００４９】
以下、図６を用いて本発明における読み出し動作を説明し、その効果を明らかにする。初期状態としてワード線ＷＬ０とＷＬ１００はＬｏｗレベルで閉じており、ビット線ＢＬ０〜ＢＬ６とＢＬ１００〜ＢＬ１０６はＬｏｗレベルにプリチャージ後にＨｉ−ｚ状態にある。また、スイッチ素子Ｓ０とＳ１とＳ１００とＳ１０１は全て開いている。次に、スイッチ素子Ｓ１とＳ１０１を閉じて、読み出し対象のメモリセルＭ０２のソースに接続されているビット線ＢＬ２とビット線ＢＬ１０２とを接続し、メモリセルＭ０２のドレインに接続されているビット線ＢＬ１をＨｉレベルにドライブした後に、ワード線ＷＬ０をＨｉレベルにしてメモリセルＭ０２の紙面に向かって右側の電荷局在部に記憶されているデータを読み出す。例えば、その電荷局在部が消去状態にある場合は、メモリセルＭ０２に電流が流れるためビット線ＢＬ２とＢＬ１０２の電位は上昇する。逆に電荷局在部が書き込み状態である場合は、メモリセルＭ０２に電流が流れないためビット線ＢＬ２とＢＬ１０２の電位は変化せず、ほぼＬｏｗレベルを保持する。一定の時間の後、ワード線ＷＬ０をＬｏｗレベルにして、ビット線ＢＬ１とネイバー効果によってＬｏｗレベルから浮いてしまったビット線ＢＬ０とを再びＬｏｗレベルに戻してＨｉ−ｚ状態にする。スイッチ素子Ｓ１を開いた後、スイッチ素子Ｓ０とＳ１００を閉じて、読み出し対象のメモリセルＭ０２のソースに接続されているビット線ＢＬ１とビット線ＢＬ１０１とを接続し、ビット線ＢＬ２とワード線ＷＬ０をＨｉレベルにしてメモリセルＭ０２の紙面に向かって左側の電荷局在部に記憶されているデータを読み出す。右側が消去状態にある時は左側は書き込み状態にあるので、メモリセルＭ０２に電流は流れずビット線ＢＬ１とＢＬ１０１の電位はほぼＬｏｗレベルを保持する。逆に右側が書き込み状態にある時は左側は消去状態にあるので、メモリセルＭ０２に電流が流れ、ビット線ＢＬ１とＢＬ１０１の電位は上昇する。一定の時間の後、ワード線ＷＬ０をＬｏｗレベルにして、スイッチ素子Ｓ０を開いた後、センスアンプ６を起動する。この時、センスアンプ６の入力にはデータ線ＤＬ０とＤＬ１とが接続されており、データ線ＤＬ０にはメモリセルＭ０２の左側の電荷局在部に記憶されているデータを読み出した時の電位がビット線ＢＬ１０１の容量によって保持されており、データ線ＤＬ１には右側の電荷局在部に記憶されているデータを読み出した時の電位がビット線ＢＬ１０２の容量によって保持されており、その差分を増幅することで、データを確定する。
【００５０】
以上のような動作によって、一度に読み出すことができない相補型メモリセルのデータを読み出すことができ、これは、ちょうど背景技術の事例２で説明したキャパシタを用いた場合と同じ効果が得られているが、本発明の構成要素には、図２６のキャパシタＣ０及びＣ１は含まれず、したがってキャパシタによるチップ面積増加はない。ボトム側のビット線がそのキャパシタに相当するように見えるかもしれないが、ボトム側のアレイブロック１にも不揮発性データを記憶することができ、読み出しデータを一時保持させるためのバッファとして追加したものではない。すなわち、ボトム側のビット線はバッファを使用しない場合でも存在する構成要素である。なお、ボトム側のアレイブロック１に含まれる相補型のメモリセルから不揮発性のデータを読み出す時は、トップ側のアレイブロック１に含まれるビット線を使う。
【００５１】
図７は、図６を使った本発明の読み出し動作の説明を補完するものであり、ビット線ＢＬ１０１とＢＬ１０２の容量を使ってメモリセルから読み出したデータを一時保持していることを示す。図７において、ｔ１は右側の電荷局在部に記憶されたデータを読み出すためのワード線ＷＬ０の駆動開始タイミングを、ｔ２はそのワード線ＷＬ０の駆動終了タイミングを、ｔ３は左側の電荷局在部に記憶されたデータを読み出すためのワード線ＷＬ０の駆動開始タイミングを、ｔ４はそのワード線ＷＬ０の駆動終了タイミングを、ｔ５はセンスアンプ６の起動タイミングをそれぞれ表している。
【００５２】
また、本実施形態においても実施形態１と同様に、複数のメモリセルから同時にビット線にデータを読み出し、センスアンプ６に接続するビット線をセレクトスイッチで切り替えながらデータを確定することによって、連続して高速にデータを出力することができ、リード時間の短縮を図ることができる。
【００５３】
＜実施形態４＞
本発明の第４の実施形態は、背景技術の第２の事例で説明した、１つのメモリセルに複数の電荷局在部を持つＭＮＯＳ型メモリのうち、それら複数の電荷局在部を相補な状態にすることでデータを記憶するフラッシュメモリの読み出し動作方法における課題について、階層型ビット線構造を持つ場合の解決方法であり、図８〜図１０はその内容を説明するためのものである。ただし、本発明は階層型ビット線構造を持つ場合の解決方法に限定するものではなく、実施形態３に開示された方法を含め、様々な対策が実施できる。
【００５４】
図８は、本発明の第４の実施形態のフラッシュメモリのブロック図で、センスアンプ６の上にトップ側とボトム側の２つのメモリアレイブロック１６とＹスイッチ５とを配した折り返しアレイ型アーキテクチャになっており、図２２と同じ番号が付してあるブロックの内部構造は同じものとする。なお、実際のフラッシュメモリには図８に示したブロック以外にも、様々な回路ブロックが存在するが、記述を省略してある。また、図８に示したブロック構造と、図９に示すメモリアレイブロック１６の内部構造や、図２３や図２４に示した各部ブロックの内部構造の事例は、あくまでも一例であって、その構成に限定するものではない。例えば、図８には２つのアレイブロック１６しか記述していないが、３つ以上のアレイブロックが存在しても問題はない。
【００５５】
図９は、メモリアレイブロック１６の内部構造を示した一例であり、ここでは背景技術のところで説明した、１つのメモリセルに複数ビットの情報を記憶するＭＮＯＳ型メモリセルで構成されるＶＧＡ（バーチャルグランドアレイ）のうち、ビット線が階層構造を持つものを用いている。図９に示すように複数のメモリセルＭ０１〜Ｍ０６とＭ１１〜Ｍ１６とＭ２１〜Ｍ２６がアレイ状に配置されており、それらメモリセルのゲートは、それぞれ横方向に共通ノードであるワード線ＷＬ０又はＷＬ１又はＷＬ２に接続されている。例えばメモリセルＭ０１とＭ０２と．．．Ｍ０６のコントロールゲートはワード線ＷＬ０に接続されている。また、メモリセルのソース又はドレインは縦方向に共通ノードであるサブビット線ＳＢＬ０〜ＳＢＬ６に接続されている。例えばメモリセルＭ０１とＭ１１とＭ２１のドレイン又はソースはサブビット線ＳＢＬ０又はＳＢＬ１に接続されている。また、サブビット線ＳＢＬ０〜ＳＢＬ６はセレクトトランジスタＳＴ０〜ＳＴ６を介して、それぞれビット線ＢＬ０〜ＢＬ６（サブビット線と区別するため、メインビット線と呼ぶ場合がある）に接続されている。セレクトトランジスタＳＴ０〜ＳＴ６としては、図９の例ではＮＭＯＳトランジスタが用いられ、ゲートに印加する電圧によって、サブビット線ＳＢＬ０〜ＳＢＬ６とビット線ＢＬ０〜ＢＬ６との接続／切り離しを制御する。なお、ここでは紙面の都合でアレイの一部分しか記述していないが、実際のアレイでは縦横方向にもっと多くメモリセルやサブビット線やビット線やワード線が存在するのが一般的である。
【００５６】
図１０は、図９に含まれる構成要素うち、説明に必要な部分を抽出して１つの図にまとめたものである。なお、付している記号は異なるが、メモリセルＭ１０１〜Ｍ１０６とサブビット線ＳＢＬ１００〜ＳＢＬ１０６とセレクトトランジスタＳＴ１００〜ＳＴ１０６とワード線ＷＬ１００は、図９で示したメモリセルＭ０１〜Ｍ０６とサブビット線ＳＢＬ０〜ＳＢＬ６とセレクトトランジスタＳＴ０〜ＳＴ６とワード線ＷＬ０とそれぞれ等価である。
【００５７】
以下、図１０を用いて本発明における読み出し動作を説明し、その効果を明らかにする。初期状態としてワード線ＷＬ０とＷＬ１００はＬｏｗレベルで閉じており、ビット線ＢＬ０〜ＢＬ６とサブビット線ＳＢＬ０〜ＳＢＬ６／ＳＢＬ１００〜ＳＢＬ１０６はＬｏｗレベルにプリチャージ後にＨｉ−ｚ状態にある。また、Ｙスイッチ５はオープン状態にあり、ビット線ＢＬ０〜ＢＬ６とデータ線ＤＬ０，ＤＬ１は接続されてなく、セレクトトランジスタＳＴ０〜ＳＴ６／ＳＴ１００〜ＳＴ１０６は全てオープン状態にあり、ビット線ＢＬ０〜ＢＬ６とサブビット線ＳＢＬ０〜ＳＢＬ６／ＳＢＬ１００〜ＳＢＬ１０６は接続されていないとする。
【００５８】
まず、セレクトトランジスタＳＴ１を閉じて、ビット線ＢＬ１と読み出し対象のメモリセルＭ０２のドレインに接続されているサブビット線ＳＢＬ１とを接続し、かつセレクトトランジスタＳＴ２とＳＴ１０２を閉じて、読み出し対象のメモリセルＭ０２のソースに接続されているサブビット線ＳＢＬ２と、サブビット線ＳＢＬ１０２とを、共通のビット線ＢＬ２を介して接続させる。次に、ビット線ＢＬ１とサブビット線ＳＢＬ１とをＨｉレベルにドライブした後に、ワード線ＷＬ０をＨｉレベルにして、メモリセルＭ０２の紙面に向かって右側の電荷局在部に記憶されているデータを読み出す。一定の時間の後、ワード線ＷＬ０をＬｏｗレベルにするとともに、セレクトトランジスタＳＴ１０２を閉じて、サブビット線ＳＢＬ１０２とビット線ＢＬ２を切り離す。
【００５９】
次に、ビット線ＢＬ１とサブビット線ＳＢＬ１とサブビット線ＳＢＬ０を再びＬｏｗレベルに戻してＨｉ−ｚ状態にした後、セレクトトランジスタＳＴ１０１を閉じて、サブビット線ＳＢＬ１と、サブビット線ＳＢＬ１０１とを、共通のビット線ＢＬ１を介して接続させる。次に、ビット線ＢＬ２とサブビット線ＳＢＬ２とをＨｉレベルにして、ワード線ＷＬ０をＨｉレベルにすることで、メモリセルＭ０２の紙面に向かって左側の電荷局在部に記憶されているデータを読み出す。一定の時間の後、ワード線ＷＬ０をＬｏｗレベルにするとともに、セレクトトランジスタＳＴ１０１を閉じて、サブビット線ＳＢＬ１０１とビット線ＢＬ１を切り離す。この時、メモリセルＭ０２に記憶されていたデータが電位の形で、サブビット線ＳＢＬ１０１とＳＢＬ１０２に保持されている。
【００６０】
続いて、それらサブビット線に保持されている電位をセンスアンプ６に送り、データを確定（判定）する動作に移る。まず、ビット線ＢＬ１とＢＬ２をＬｏｗ状態にプリチャージした後にＨｉ−ｚ状態にする。この時、セレクトトランジスタＳＴ１とＳＴ２は閉じた状態であるので、サブビット線ＳＢＬ１とＳＢＬ２も同時にＬｏｗプリチャージされる。次に、セレクトトランジスタＳＴ１とＳＴ２を開いて、ビット線ＢＬ１／ＢＬ２とサブビット線ＳＢＬ１／ＳＢＬ２をそれぞれ切り離し、Ｙスイッチ５において、ビット線ＢＬ１とデータ線ＤＬ０及びビット線ＢＬ２とデータ線ＤＬ１を接続する。次に、セレクトトランジスタＳＴ１０１とＳＴ１０２を閉じて、サブビット線ＳＢＬ１０１とＳＢＬ１０２をビット線ＢＬ１とＢＬ２にそれぞれ接続し、保持されていた電位をセンスアンプ６に送り、その差分を増幅することで、データを確定する。
【００６１】
以上のような動作によって、実施形態３と同様に、バッファ（キャパシタ）を追加するための面積増加を伴うことなく、一度に読み出すことができない相補型メモリセルのデータを読み出すことができる。また本実施形態は、実施形態３のようなオープンアレイ型アーキテクチャでない場合においても本発明が実施できることを示した事例であり、アレイ設計の自由度が増し、本発明の応用範囲を拡大することができる。
【００６２】
なお、本実施形態が、階層型ビット線構造を持つオープンアレイ型アーキテクチャにおいても実現できることは明白である。また、１つのデータを保持するためのサブビット線の数は必ずしも１つである必要はなく、データを保持するための容量の最適化や、サブビット線からビット線を通して電位をセンスアンプに転送するときの、サブビット線とビット線の容量比を最適化するため等の理由により、１つのデータを保持するためのサブビット線数を変えてもよい。
【００６３】
＜実施形態５＞
本発明の第５の実施形態は、背景技術の第１の事例と第２の事例で説明した課題について、階層型ビット線構造を持つ場合の解決方法であり、図１１はその内容を説明するためのものである。ただし、本発明は階層型ビット線構造を持つ場合の解決方法に限定するものではない。
【００６４】
図１１は、本発明の第５の実施形態のフラッシュメモリのブロック図で、センスアンプ６を中心に上下（トップとボトム）に複数のアレイブロック１６とＹスイッチ５とを配したオープンアレイ型アーキテクチャになっており、図８と同じ番号が付してあるブロックの内部構造は同じものとする。なお、実際のフラッシュメモリには図１１に示したブロック以外にも、様々な回路ブロックが存在するが、記述を省略してある。また、図１１に示したブロック構造と、図９や図２３や図２４に示した各部ブロックの内部構造の事例は、あくまでも一例であって、その構成に限定するものではない。
【００６５】
実施形態１や実施形態３のように、トップ側のアレイブロック１６のメモリセルから読み出したデータをビット線に保持する場合、実施形態４で説明したようにセレクトトランジスタによって、電位を保持するサブビット線を切り替えれば、ボトム側のアレイブロック１６のサブビット線と、トップ側のデータを読み出すメモリセルを含まないアレイブロック１６のサブビット線とに、それぞれ異なるデータを保持することができ、一度に保持できるデータ量が増える。これは、一度に複数のメモリセルからデータを読み出した後に、連続してフラッシュメモリの外部にデータを出力する場合において、特に有用である。
【００６６】
＜実施形態６＞
図１２は、本発明の不揮発性メモリを用いたコンピュータシステムの構成例を示す図であり、コンピュータシステムがプロセッサ１０とフラッシュメモリ１１とＳＲＡＭ１２とで構成されており、それらはアドレスバス１３とデータバス１４とで相互に接続されている。また、本発明の不揮発性メモリとは、本発明の実施形態１〜５で説明した技術を用いた半導体記憶装置のことで、図１２に示した例ではフラッシュメモリ１１が相当し、コントロール信号線１７によってプロセッサ１０と接続されている。なお、実際のコンピュータシステムには図１２に示した構成要素以外にも、周辺機器やその周辺機器とのやり取りを行うためのＩ／Ｏポート、制御用のコントロールバス等、システムに不可欠な様々な構成要素が存在するが、本発明の説明には関係がないため、記述を省略してある。また、図１２に示した構成は、あくまでも一例であって、その構成に限定するものではない。
【００６７】
実施形態１〜５で説明した技術では、ビット線の容量に電荷を蓄えることで、データを一時保存する。ところが、ビット線に蓄えられている電荷はリーク電流等によって時間の経過とともに減少し、一定量以上の電荷が減少すれば、データを保持できなくなる。すなわち、ビット線容量を使ったデータの一時保持時間には制限がある。その一方で、フラッシュメモリ１１とその外部の装置であるプロセッサ１０とのデータやりとりの方法は、フラッシュメモリ１１ではなく、プロセッサ１０が主体となって決定される。フラッシュメモリ１１はプロセッサ１０の求めに応じてデータを出力するのが通例であり、消費電力を削減するためプロセッサ１０の動作速度を落とした場合、フラッシュメモリ１１もデータ出力の速度を落とす必要が生じ、フラッシュメモリ１１の内部において、前述したデータの一時保持時間を超える恐れがある。そのような事態を起こさないため、本実施形態ではコントロール信号線１７を使ってプロセッサ１０とフラッシュメモリ１１との間で制御信号のやり取りを行う。具体的には、フラッシュメモリ１１でデータの一時保持時間制限の超過が発生した場合、コントロール信号線１７を通じてプロセッサ１０に再読み出しの要求を送り、それを受けてプロセッサ１０からフラッシュメモリ１１に対して読み出し命令を送ることで、フラッシュメモリ１１に一時記憶されているデータのリフレッシュを行う。
【００６８】
別の事例では、フラッシュメモリ１１でデータの一時保持時間制限の超過が発生した場合に、フラッシュメモリ１１の内部で自動的に再読み出しを実施し、その期間はデータの外部への出力ができないため、読み出しの準備が未であることを知らせるフラグをコントロール信号線１７を通じてプロセッサ１０に送り、プロセッサ１０の動作を待たせる。
【００６９】
以上のような制御を行うことで、フラッシュメモリ１１の内部でのデータ保持のタイミング条件と、フラッシュメモリ１１の外部とのデータやり取りのタイミング条件とが異なっても、実施形態１〜５で説明した本発明の技術を利用することができる。
【００７０】
＜実施形態７＞
本発明の第７の実施形態は、背景技術の第３の事例で説明した、バッファに書き込みデータを一時保存して、書き込み速度の向上を図る方法における課題の解決であり、図１１はその内容を説明するためのものである。図１１は実施形態５での説明でも使われており、実際のフラッシュメモリには図１１に示したブロック以外にも、様々な回路ブロックが存在ことや、ブロック構造や内部構造の事例はあくまでも一例であって、その構成に限定するものではないことは、実施形態５と同様である。
【００７１】
以下、図１１を用いて本発明における書き込み動作を説明し、その効果を明らかにする。実施形態５ではメモリセルからの読み出し動作方法を説明したが、本実施形態の動作はそれとは逆のメモリセルへの書き込み動作方法であり、ここではトップ側のアレイブロック１６にあるメモリセルに書き込む場合を説明する。まず、ボトム側のアレイブロックのビット線に電位の形で外部からデータが入力される。それらは、図１１には紙面の都合で示していないが、データ線ＤＬ０とＤＬ１が外部と接続され、ボトム側のＹスイッチ５を通じてビット線の電位をＨｉ又はＬｏｗにドライブすることで行われる。これは、電荷のチャージ／ディスチャージなので、不揮発性メモリセルへの書き込み動作に比べ、桁違いに短時間で行うことができる。実施形態５で示したように階層型ビット線の場合は、電荷の保持にサブビット線を用いることで、一時保存させる書き込みデータ量を増やすことができるので、前述のバッファ効果を増すことができる。また、トップ側のサブビット線にもデータを保持することは可能であるが、ボトム側のサブビット線のみを使って書き込みデータを保持した方が、動作方法が簡単になるので、望ましい。逆に、ボトム側のメモリセルにデータを書き込む際は、トップ側のサブビット線のみを使う方が望ましい。外部からの入力が終了した後に、サブビット線に保持しているデータ（電位）をセンスアンプ６で確定し、トップ側のＹスイッチ５で接続されるビット線を駆動して、トップ側のアレイブロック１６にある書き込み対象のメモリセルに書き込みを行う。書き込みに要する時間が長く、サブビット線にデータを保持できる時間を書き込み時間が超える場合には、データが消失するまでに、サブビット線電位のリフレッシュを行う。
【００７２】
以上のように、本発明を用いれば、書き込みデータを短い時間で入力でき、その後はフラッシュメモリに対して、データを印加し続ける等の処置をする必要が無いため、このフラッシュメモリを用いたシステムは別の仕事を行うことも可能となり、システムの性能を向上させることができる。これは、ちょうど背景技術の事例３で説明したライトバッファと同じ効果が得られているが、本発明の構成要素には、図２７のバッファ９は含まれず、したがってバッファ９によるチップ面積増加はない。ボトム側のアレイブロック１６がバッファ９に相当するように見えるかもしれないが、ボトム側のアレイブロック１６にも不揮発性データを記憶することができ、読み出しデータを一時保持させるためのバッファとして追加したものではない。すなわち、ボトム側のビット線はバッファを使用しない場合でも存在する構成要素である。なお、図２７ではドライバ８となっていたブロックが図１１ではセンスアンプ６になっているが、これはセンスアンプ６が入力信号を駆動するタイプであり、差動増幅器とドライバとを兼ねることができるためである。また、実施形態１と同様に、図１１で示した構成を複数持ち、複数のメモリセルに対して同時に書き込みをすることも可能である。
【００７３】
＜実施形態８＞
本発明の第８の実施形態は、背景技術の第４の事例で説明した、フラッシュメモリを用いてコンピュータシステムを構築する方法における課題の解決であり、図１３と図１４はその内容を説明するためのものである。
【００７４】
図１３は、本発明の不揮発性メモリを用いたコンピュータシステムの構成例を示す図であり、コンピュータシステムがプロセッサ１０とフラッシュメモリ１８とＳＲＡＭ１２とで構成されており、それらはアドレスバス１３とデータバス１４とで相互に接続されている。また、本発明の不揮発性メモリとは、フラッシュメモリ１８のことであり、その主な構成は図１４に示すように、センスアンプ６を中心に上下（トップとボトム）に複数のアレイブロック１６とＹスイッチ５とを配したオープンアレイ型アーキテクチャになっており、アレイブロック１６のうち１つが、各アレイブロックの使用状況を記録する特別なメモリとなっている。
【００７５】
なお、実際のコンピュータシステムには図１３に示した構成要素以外にも、様々な構成要素が存在するが、記述を省略してある。また、図１３に示した構成は、あくまでも一例であって、その構成に限定するものではない。同様に、図１４に示したフラッシュメモリブロック構造においても、図示した以外に様々な回路ブロックが存在し、ブロック構造や内部構造の事例はあくまでも一例であって、その構成に限定するものではない。
【００７６】
一般的なフラッシュメモリの使用法としては、様々な用途のデータが１つのフラッシュメモリ内に混在している場合が多い。フラッシュメモリ１８には、図１４に示すように、プロセッサ１０を動作させるためのコード以外に、フラッシュメモリにデータを書き込む装置を動かすためのコードや、検査の時に使用するデータや、また使用していない領域も存在する。それらのプロセッサ１０を動作させるためのコード以外の領域は、図１３で示したコンピュータシステムとして動作させる時には、使用されない。本発明では、その使用されないデータが記憶されているアレイブロックのビット線を使ってデータを一時記憶させることで、フラッシュメモリ１８が不揮発性メモリではなく、不揮発性メモリであるＤＲＡＭ（ダイナミックＲＡＭ）としても動作する。
【００７７】
具体的には、各アレイブロックにどのようなデータが記憶されているかを示す（コンピュータシステムとして動作させる時に使用するか否かを示す）フラグを、フラッシュメモリ１８の特別な領域に記憶する。コンピュータシステムの電源を立ち上げた時、プロセッサ１０は、まずこの特別な領域からデータを読み出して、プロセッサ１０内にあるレジスタ等にラッチする。その後、プロセッサ１０は、そのレジスタの値によってアドレスの割り振りを調整する。例えば、プロセッサ１０が使わないデータが記憶されているフラッシュメモリ１８の領域には、新たにＲＡＭのアドレスを割り振る。一方、フラッシュメモリ１８側でも、電源立ち上げ時に前述した特別な領域からデータを読み出して、プロセッサ１０が使わない領域をフラッシュメモリではなく、ＤＲＡＭとして使用する領域に割り振り、その領域を示すアドレスがプロセッサ１０より出された場合は、その領域に対して書き込みや読み出しを行う。なお、この方式を用いた場合、電源立ち上げ後に、自然にＤＲＡＭとして使用する領域が存在する場合がある。その領域の不揮発性メモリに対して、読み出しや書き込みを行う場合は、そのための動作モードを用意するか、元々の不揮発性メモリとして割り当てられていたアドレスを入力することによって、自動的に動作モードがＤＲＡＭからフラッシュメモリ等に切り替わる等の回路設計上の工夫が必要である。
【００７８】
フラッシュメモリ１８をＤＲＡＭとして使用することは、読み出し方法として実施形態１や５で説明した方法を用い、書き込み方法として実施形態７で示した方法を用い、データをリフレッシュする手段として、センスアンプ６を用いれば容易に実現することができる。なお、ビット線に一時保持しているデータをセンスアンプ６を使ってリフレッシュすることは、実施形態６や実施形態７においても有効である。
【００７９】
以上のように、フラッシュメモリ１８の使用しない領域を有効活用することで、新たにＲＡＭとして使用できる容量を増加させることができる。また、そのことによって、ＳＲＡＭ１２の容量を減らすことができ、フラッシュメモリ１８で実現できるＲＡＭの容量が、コンピュータシステムが要求する容量を満たしていれば、ＳＲＡＭ１２を削減することが可能となり、部品点数を削減することができる。その一方で、フラッシュメモリ１８のＤＲＡＭとして使用する領域は、当該フラッシュメモリ１８を機能させるために必要な領域、又はユーザーの都合等で使用できなかった領域であり、ＲＡＭの領域を増やすために新たに追加した領域ではない。よって、チップ面積の増加や部品点数の増加等を伴うことはない。
【産業上の利用可能性】
【００８０】
本発明によって、フラッシュメモリを代表とする不揮発性メモリの使い勝手が、コストの上昇を伴うことなく向上する。その結果、低価格で性能の良いデータ記憶機器を製品化することが可能となり、音楽や映像を記録する分野等に応用することが可能となる。
【００８１】
また、コンピュータシステムへの応用に関しては、単にＲＯＭとしてではなく、ＲＡＭとして使用できることによって、ＲＯＭとＲＡＭの容量をフレキシブルに調整し、使い勝手が良く柔軟なコンピュータシステムを構築することができる。なお、そのシステムは、ＣＰＵ、ＲＯＭ、ＲＡＭ等のシステム構成要素が別々の半導体製品になっているものを組み合わせて構築する場合もあり、それらの構成要素が１つの半導体製品に集約されている場合もある。いずれの場合においても本発明は有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態のフラッシュメモリのブロック図である。
【図２】本発明の第１の実施形態のフラッシュメモリの詳細図である。
【図３】本発明の第１の実施形態の動作タイミング図である。
【図４】本発明の第１の実施形態のフラッシュメモリの変形例を示すブロック図である。
【図５】本発明の第２及び第３の実施形態のフラッシュメモリのブロック図である。
【図６】本発明の第２及び第３の実施形態のフラッシュメモリの詳細図である。
【図７】本発明の第３の実施形態の動作タイミング図である。
【図８】本発明の第４の実施形態のフラッシュメモリのブロック図である。
【図９】本発明の第４の実施形態のメモリセルアレイブロックの回路図である。
【図１０】本発明の第４の実施形態のフラッシュメモリの詳細図である。
【図１１】本発明の第５及び第７の実施形態のフラッシュメモリのブロック図である。
【図１２】本発明の第６の実施形態のコンピュータシステム構成図である。
【図１３】本発明の第８の実施形態のコンピュータシステム構成図である。
【図１４】本発明の第８の実施形態のフラッシュメモリのブロック図である。
【図１５】従来のメモリセルデバイス構造を示す断面図である。
【図１６】従来のメモリセルデバイス記号を示す概念図である。
【図１７】従来の第１の事例のフラッシュメモリのブロック図である。
【図１８】従来の第１の事例のメモリセルアレイブロックの回路図である。
【図１９】従来の第１及び第３の事例のＹスイッチの回路図である。
【図２０】従来の第１の事例のセンスアンプの回路図である。
【図２１】従来の第１の事例のバッファの回路図である。
【図２２】従来の第２の事例のフラッシュメモリのブロック図である。
【図２３】従来の第２の事例のＹスイッチの回路図である。
【図２４】従来の第２の事例のセンスアンプの回路図である。
【図２５】従来の第２の事例のバッファの回路図である。
【図２６】従来の第２の事例のフラッシュメモリの詳細図である。
【図２７】従来の第３の事例のフラッシュメモリのブロック図である。
【図２８】従来の第３の事例のドライバの回路図である。
【図２９】従来の第３の事例のバッファの回路図である。
【図３０】従来の第４の事例のコンピュータシステム構成図である。
【符号の説明】
【００８３】
１  メモリセルのアレイブロック（トップ、ボトム）
２，５  Ｙスイッチ
３，６  センスアンプ
４，７，９  バッファ
８  ドライバ
１０  プロセッサ
１１  フラッシュメモリ
１２  ＳＡＲＭ
１３  アドレスバス
１４  データバス
１５  セレクトスイッチ
１６  階層ビット線型メモリアレイブロック
１７  コントロール信号線
１８  フラッシュメモリ
１０１  ＬＯＣＯＳ
１０２  ＯＮＯ膜
１０３  ゲート
１０４  埋め込み拡散層
１０５  電荷局在部
ＢＬ０〜ＢＬ６  ビット線
ＢＬ１００〜ＢＬ１０６  ビット線
Ｃ０，Ｃ１  キャパシタ
ＣＬＫ  バッファ制御信号
ＤＢ  データ線
ＤＩ，ＤＯ  データ線
ＤＬ，ＤＬ０，ＤＬ１  データ線
ＤＳ０〜ＤＳ６  ビット選択信号
ＩＮＶ１〜ＩＮＶ３  インバータ
Ｍ０１〜Ｍ０６  メモリセル
Ｍ１１〜Ｍ１６  メモリセル
Ｍ２１〜Ｍ２６  メモリセル
Ｍ１０１〜Ｍ１０６  メモリセル
Ｎ０〜Ｎ６  Ｎチャンネル型ＭＯＳトランジスタ
Ｎ１１〜Ｎ１３  Ｎチャンネル型ＭＯＳトランジスタ
Ｎ２１〜Ｎ２２  Ｎチャンネル型ＭＯＳトランジスタ
Ｐ１１〜Ｐ１３  Ｐチャンネル型ＭＯＳトランジスタ
ＲＥＦ  リファレンス
Ｓ０，Ｓ１，Ｓ１００，Ｓ１０１  スイッチ素子
ＳＡＥ，／ＳＡＥ  センスアンプ起動信号
ＳＢＬ０〜ＳＢＬ６  サブビット線
ＳＢＬ１００〜ＳＢＬ１０６  サブビット線
ＳＴ０〜ＳＴ６  セレクトトランジスタ
ＳＴ１００〜ＳＴ１０６  セレクトトランジスタ
ＷＬ０，ＷＬ１，ＷＬ２  ワード線
ＷＬ１００  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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