(57)【要約】【課題】ＲＡＭに新たなピン（ポート）やモードレジスタの機能を搭載せずにＯＤＴ回路に対するオン／オフ制御を実現すること。【解決手段】本発明の半導体記憶装置は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（１０）と、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路（３０）と、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）回路（２０）と、を具備している。ＲＡＭ（１０）は、データ入出力ポート（ＤＱ）に接続されている。ＯＤＴ回路（３０）は、データ入出力ポート（ＤＱ）と終端ポート（ＶＴＴ）との間に設けられている。ＪＴＡＧ回路（２０）は、命令に応じて、データ入出力ポート（ＤＱ）と終端ポート（ＶＴＴ）とが連結するようにＯＤＴ回路（３０）を制御する。【選択図】図１
2009252307.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力ポートに接続されたＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、
前記データ入出力ポートと前記終端ポートとの間に設けられたＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路と、
命令に応じて、前記データ入出力ポートと前記終端ポートとが連結するように前記ＯＤＴ回路を制御するＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）回路と、
を具備する半導体記憶装置。
【請求項２】
前記ＲＡＭは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である、
請求項１に記載の半導体記憶装置。
【請求項３】
前記ＳＲＡＭは、
メモリコアと、
前記メモリコアと前記データ入出力ポートとの間に接続され、前記メモリコアと前記データ入出力ポートの間でデータを転送するデータ入出力部と、
を具備する請求項２に記載の半導体記憶装置。
【請求項４】
前記ＯＤＴ回路は、
その一端が前記ＲＡＭと前記データ入出力ポートとに接続された終端抵抗と、
前記終端抵抗の他端と前記終端ポートとの間に設けられ、ＯＤＴイネーブル信号に応じてオンし、前記終端抵抗を介して前記データ入出力ポートと前記終端ポートとを連結するスイッチと、
を具備し、
前記ＪＴＡＧ回路は、前記命令に応じて、前記ＯＤＴイネーブル信号を出力する、
請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記命令は、前記ＪＴＡＧ回路の初期状態（ｔｅｓｔ  ｌｏｇｉｃ  ｒｅｓｅｔ）において出力されない、
請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体記憶装置と、
前記命令を発行し、前記半導体記憶装置の前記ＪＴＡＧ回路に出力する命令発行部と、
を具備するシステム。
【請求項７】
前記命令発行部はソフトウェアにより実現される、
請求項６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を具備する半導体記憶装置およびそれを用いたシステムに関する。
【背景技術】
【０００２】
一般的な高速ＳＲＡＭは、メモリコアと、リード／ライト制御回路と、データ入出力回路と、を具備している。メモリコアにはＲＡＭとしてデータが読み書きされる。リード／ライト制御回路は、コマンド・アドレス用ポートからのリード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）／ノンオペレート（ＮＯＰ）などのコマンドとアクセスすべき番地の情報（アドレス）とを受けてメモリコアを制御する。データ入出力回路は、メモリコアとデータ入出力ポートの間でデータを転送する。
【０００３】
上記のＳＲＡＭは、更に、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）回路、を具備している。ＪＴＡＧ回路は、基板実装後の試験を行う目的で搭載される。ＪＴＡＧ回路については、例えば、ＪＴＡＧ対応半導体装置として特開２００４−２９４３９７号公報に記載されている。
【０００４】
一方、アプリケーションの性能の向上に伴って、ＳＲＡＭに要求されるクロック周波数が高くなってきている。同時にデータ入出力動作をＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）化し、データ転送レートは５００ＭＨｚを超えることが珍しくなくなってきている。このため、基板上の信号線品質の向上が求められるようになってきた。
【０００５】
そこで、高速ＳＲＡＭを使用するセットでは、高周波動作での反射などを回避するために、従来では基板上に終端抵抗を配置するのが一般的であった。
【０００６】
【特許文献１】特開２００４−２９４３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
基板上に終端抵抗を配置することは、実装面積やコストの面で特にＩ／Ｏの数の多いＳＲＡＭを使用するセットでは問題となることが多い。１対多でＡＳＩＣとメモリを接続することの多いＤＲＡＭではＯＤＴ（ｏｎ  ｄｉｅ  ｔｅｒｍｉｎａｔｉｏｎ）機能をメモリに持たせ、モードレジスタでそのオン／オフを制御することが多い。しかし、一般的にＳＲＡＭにはモードレジスタが存在しないため、ＳＲＡＭにＯＤＴ機能としてオン／オフの専用ピンを持たせるか、ＳＲＡＭにモードレジスタを搭載することとなり、メモリのほかＡＳＩＣや基板設計に与える影響が大きい。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体記憶装置は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（１０）と、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路（３０）と、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）回路（２０）と、を具備している。ＲＡＭ（１０）は、データ入出力ポート（ＤＱ）に接続されている。ＯＤＴ回路（３０）は、データ入出力ポート（ＤＱ）と終端ポート（ＶＴＴ）との間に設けられている。ＪＴＡＧ回路（２０）は、命令に応じて、データ入出力ポート（ＤＱ）と終端ポート（ＶＴＴ）とが連結するようにＯＤＴ回路（３０）を制御する。
【発明の効果】
【００１０】
本発明の半導体記憶装置によれば、ＲＡＭ（１０）と共に搭載されたＪＴＡＧ回路（２０）を使用して、データ入出力ポート（ＤＱ）と終端ポート（ＶＴＴ）とが連結するようにＯＤＴ回路（３０）を制御する。このため、ＲＡＭ（１０）に新たなピン（ポート）やモードレジスタの機能を搭載せずにＯＤＴ回路（３０）に対するオン／オフ制御を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。
【００１２】
［構成］
図１は、本発明の実施形態による半導体記憶装置の構成を示している。その半導体記憶装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０と、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）回路２０と、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路３０と、を具備している。ＪＴＡＧ回路２０は、基板実装後の試験を行う目的で搭載される。
【００１３】
ＳＲＡＭ１０は、メモリコア１２と、リード／ライト制御回路１１と、データ入出力部と、を具備している。
【００１４】
メモリコア１２にはＲＡＭとしてデータが読み書きされる。
【００１５】
リード／ライト制御回路１１は、コマンド・アドレス用ポートＣＳ＃、ＡＣ＃、ＡＤＶ＃、ＷＥ＃とメモリコア１２との間に接続されている。例えば、コマンド・アドレス用ポートＣＳ＃、ＡＣ＃、ＡＤＶ＃、ＷＥ＃のうちの、ポートＣＳ＃、ＷＥ＃には、それぞれ、チップの選択を表すコマンド、書込みを表すコマンドが入力される。リード／ライト制御回路１１は、コマンド・アドレス用ポートＣＳ＃、ＡＣ＃、ＡＤＶ＃、ＷＥ＃からのリード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）／ノンオペレート（ＮＯＰ）などのコマンドとアクセスすべき番地の情報（アドレス）とを受けてメモリコア１２を制御する。
【００１６】
データ入出力部は、メモリコア１２と外部ポートＢＷ＃、データ入出力ポートＤＱとの間に接続されている。このデータ入出力部は、データ入出力回路１３と、バッファ１４、１５と、を具備している。データ入出力回路１３は、メモリコア１２と外部ポートＢＷ＃とバッファ１４の入力とバッファ１５の出力とに接続されている。バッファ１４の出力とバッファ１５の入力は、データ入出力ポートＤＱに接続されている。データ入出力部（１３〜１５）は、メモリコアとデータ入出力ポートの間でデータを転送する。
【００１７】
ＪＴＡＧ回路２０は、ＴＡＰコントローラ２１と、命令レジスタ２２と、命令デコーダ２３と、を具備している。
【００１８】
ＴＡＰコントローラ２１は、外部ポートＴＣＫ、ＴＭＳに接続されている。命令レジスタ２２は、ＴＡＰコントローラ２１と外部ポートＴＤＩとに接続されている。命令デコーダ２３は、命令レジスタ２２とＯＤＴ回路３０とに接続されている。
【００１９】
ＪＴＡＧ回路２０の基本動作（ＪＴＡＧ機能）は、例えば、ＪＴＡＧ対応半導体装置として特開２００４−２９４３９７号公報に記載されている。図２に示されるように、ＪＴＡＧ対応半導体装置は、ＴＡＰコントローラ５と、初期値３を保持する保持部と、シフトレジスタ１と、出力ラッチ２と、命令デコーダ４と、を具備している。ＪＴＡＧ回路２０のＴＡＰコントローラ２１は、特開２００４−２９４３９７号公報に記載されたＴＡＰコントローラ５に対応している。ＪＴＡＧ回路２０の命令レジスタ２２は、特開２００４−２９４３９７号公報に記載された初期値３、シフトレジスタ１、出力ラッチ２に対応している。ＪＴＡＧ回路２０の命令デコーダ２３は、特開２００４−２９４３９７号公報に記載された命令デコーダ４に対応している。
【００２０】
外部ポートＴＣＫ、ＴＭＳ、ＴＤＩに供給される信号は、ＪＴＡＧ回路における既定の信号であり、詳細はＩＥＥＥ  Ｓｔｄ  １１４９．１−２００１に記述されている。図１に示されるように、外部ポートＴＤＩには、ハードウェア又はソフトウェアにより実現される命令発行部４０が接続されている。命令発行部４０は、命令（命令コード）を発行し、既定の信号として外部ポートＴＤＩを介して命令レジスタ２２に出力する。ＴＡＰコントローラ２１は、外部ポートＴＣＫ、ＴＭＳの入力により、ＳｈｉｆｔＩＲ／ＣｌｏｃｋＩＲ／ＵｐｄａｔｅＩＲなどの状態が設定される。ＳｈｉｆｔＩＲ／ＣｌｏｃｋＩＲ／ＵｐｄａｔｅＩＲは、ＪＴＡＧにおける既定の状態であり、詳細はＩＥＥＥ  Ｓｔｄ  １１４９．１−２００１に記述されている。
【００２１】
ＪＴＡＧ回路２０は、ＪＴＡＧ機能でテストモードの制御を行う。デバイスでテストモードにエントリする場合、ＴＡＰコントローラ２１にはＳｈｉｆｔ  ＩＲが設定される。このとき、命令レジスタ２２（初期値３に対応）には外部ポートＴＤＩより命令として命令コードが入力される。この状態でＴＡＰコントローラ２１にＵｐｄａｔｅ  ＩＲが設定された場合、命令レジスタ２２（シフトレジスタ１に対応）には命令コードが取り込まれる。このとき、命令レジスタ２２（出力ラッチ２に対応）からその命令コードが出力される。命令デコーダ２３は、命令レジスタ２２から出力された命令コードをデコードして、その結果としてＢＹＰＡＳＳ、ＩＤ＿ｃｏｄｅを出力することにより、所望のテストモードにエントリすることができる。
【００２２】
ＪＴＡＧ回路２０は、命令（命令コード）に応じて、ＳＲＡＭ１０のデータ入出力部（１３〜１５）とデータ入出力ポートＤＱとが連結するようにＯＤＴ回路３０を制御する。具体的には、ＪＴＡＧ回路２０の命令デコーダ２３は、上述の状態で、命令レジスタ２２から出力された命令コードをデコードしたとき、ＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅをＯＤＴ回路３０に出力する。
【００２３】
ＯＤＴ回路３０は、ＳＲＡＭ１０とデータ入出力ポートＤＱとの間に接続されている。ＯＤＴ回路３０は、終端抵抗３１と、スイッチ３２と、を具備している。
【００２４】
終端抵抗３１は、その一端がＳＲＡＭ１０とデータ入出力ポートＤＱとに接続されている。この終端抵抗３１は、データ入出力部（１３〜１５）に対する信号線品質改善のために付加されている。
【００２５】
スイッチ３２は、終端抵抗３１の他端と終端電圧ポートＶＴＴとの間に設けられている。終端電圧ポートＶＴＴには、終端電圧が印加される。スイッチ３２は、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチ３２は、ＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅとその反転信号とに応じてオンし、終端抵抗３１と終端電圧ポートＶＴＴとを連結する。その結果、終端抵抗３１を介してデータ入出力ポートＤＱと終端電圧ポートＶＴＴとが連結され、データ入出力ポートＤＱに接続された伝送線に終端が提供される。
【００２６】
ＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅの反転信号は、命令デコーダ２３から出力されてもよいし、命令デコーダ２３から出力されたＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅを図示しないインバータにより反転してもよい。
【００２７】
本実施形態では、抵抗素子（終端抵抗３１）はスイッチ３２を介して終端電圧ポートＶＴＴに接続されているが、ＯＤＴ回路３０とは無関係に適用できる。したがって、上記の終端電圧ポートＶＴＴに代わる終端ポートとしてＴｈｅｖｅｎｉｎ終端であってもよい。
【００２８】
［動作］
図１を用いて、本発明の実施形態による半導体記憶装置の動作について説明する。
【００２９】
まず、ＪＴＡＧ回路２０の初期状態（ｔｅｓｔ  ｌｏｇｉｃ  ｒｅｓｅｔ）において、命令発行部４０は、命令（命令コード）を発行しない。即ち、命令コードが出力されない。この場合、ＯＤＴ回路３０のスイッチ３２は、オフしている。
【００３０】
次に、テストモードにエントリする場合、ＪＴＡＧ回路２０のＴＡＰコントローラ２１にはＳｈｉｆｔ  ＩＲが設定される。このとき、命令発行部４０は、命令（命令コード）を発行し、外部ポートＴＤＩを介してＪＴＡＧ回路２０の命令レジスタ２２に出力する。この状態でＴＡＰコントローラ２１にＵｐｄａｔｅ  ＩＲが設定された場合、命令レジスタ２２から命令コードが出力される。命令デコーダ２３は、命令レジスタ２２から出力された命令コードをデコードして、その結果としてＢＹＰＡＳＳ、ＩＤ＿ｃｏｄｅを出力して所望のテストモードにエントリすると共に、ＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅをＯＤＴ回路３０に出力する。ＯＤＴ回路３０のスイッチ３２は、ＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅに応じてオンし、終端抵抗３１を介してデータ入出力ポートＤＱと終端電圧ポートＶＴＴとを連結する。この状態は、次にＯＤＴイネーブル信号ＯＤＴ＿ｅｎａｂｌｅ以外のＪＴＡＧ回路２０への命令を入力してＵｐｄａｔｅ  ＩＲを実行するまで有効である。
【００３１】
［効果］
本発明の実施形態による半導体記憶装置によれば、ＳＲＡＭ１０と共に搭載されたＪＴＡＧ回路２０を使用して、データ入出力ポートＤＱと終端電圧ポートＶＴＴとが連結するようにＯＤＴ回路３０を制御する。このため、ＳＲＡＭ１０に新たなピン（ポート）やモードレジスタの機能を搭載せずにＯＤＴ回路３０に対するオン／オフ制御を実現することができる。
【００３２】
また、本発明の実施形態による半導体記憶装置によれば、ｔｅｓｔ  Ｌｏｇｉｃ  ｒｅｓｅｔのように、ＯＤＴ回路３０のスイッチ３２をオフとしておくことで、ＯＤＴ機能を搭載しない半導体記憶装置（ＳＲＡＭ１０、ＪＴＡＧ回路２０）を実現し、テストモードにエントリするような場合、ＯＤＴ機能を搭載した半導体記憶装置（ＳＲＡＭ１０、ＪＴＡＧ回路２０、ＯＤＴ回路３０）を実現する。このように、ＯＤＴ機能を搭載しない半導体記憶装置と、ＯＤＴ機能を搭載した半導体記憶装置とに切り替えることができる。
【００３３】
また、本発明の実施形態による半導体記憶装置によれば、命令発行部４０をソフトウェアで実現することにより、ＯＤＴ機能を搭載しない半導体記憶装置と、ＯＤＴ機能を搭載した半導体記憶装置との切り替えをソフトウェアの変更のみで行うことができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態による半導体記憶装置の構成を示している。
【図２】ＪＴＡＧ回路２０の基本動作（ＪＴＡＧ機能）を説明するための図であり、特開２００４−２９４３９７号公報に記載されたＪＴＡＧ対応半導体装置の構成を示している。
【符号の説明】
【００３５】
１    シフトレジスタ、
２    出力ラッチ、
３    初期値、
４    命令デコーダ、
５    ＴＡＰコントローラ、
１０    ＳＲＡＭ、
１１    リード／ライト制御回、
１２    メモリコア、
１３    データ入出力回路、
１４、１５    バッファ、
２０    ＪＴＡＧ回路、
２１    ＴＡＰコントローラ、
２２    命令レジスタ、
２３    命令デコーダ、
３０    ＯＤＴ回路、
３１    終端抵抗、
３２    スイッチ、
４０    命令発行部、
ＢＷ＃    外部ポート、
ＣＳ＃、ＡＣ＃、ＡＤＶ＃、ＷＥ＃    コマンド・アドレス用ポート、
ＤＱ    データ入出力ポート、
ＴＣＫ、ＴＭＳ    外部ポート、
ＴＤＩ    外部ポート、
ＯＤＴ＿ｅｎａｂｌｅ    ＯＤＴイネーブル信号、
ＶＴＴ    終端電圧ポート、
【図１】
2009252307.tif 000003
【図２】
2009252307.tif 000004