(57)【要約】【課題】  本発明の目的は、ゲートパッド下の無効領域を削減するとともに、静電破壊耐量の向上を図り得る。【課題を解決するための手段】  ソース・ドレインが上下に離間する縦型構造であって、半導体基板の表面上に設けられたゲート電極およびゲート絶縁膜から成るゲートと、ソース領域と、ボディ領域と、ソース領域と電気的に接続されてゲート絶縁膜上に延在するソース電極と、ソースおよびゲート間を絶縁すべくソース電極を覆うパッシベーション膜と、を備えた半導体装置において、ゲート絶縁膜およびパッシベーション膜に設けられたコンタクトホールを介しゲート電極を導出すべくゲート電極に電気的に接続されたゲートパッドが電気的に接続されており、該ゲートパッドはパッシベーション膜上に延在している。【選択図】      図１
2009105177.tif 000002
【特許請求の範囲】
【請求項１】
ソースおよびドレインが上下に離間する縦型構造であって、
半導体基板の表面上に設けられたゲート電極および該ゲート電極を覆うゲート絶縁膜から成るゲートと、前記半導体基板の表面近傍に形成されたソース領域と、前記ゲートからの電圧によってチャネルを形成すべく、前記ソース領域の周囲を覆うように形成されたボディ領域と、前記ソース領域と電気的に接続されて前記ゲート絶縁膜上に延在するソース電極と、ソースおよびゲート間を絶縁すべく前記ソース電極を覆うパッシベーション膜と、を備えた半導体装置において、
前記ゲート絶縁膜および前記パッシベーション膜に設けられたコンタクトホールを介し前記ゲート電極を導出すべく前記ゲート電極にゲートパッドが電気的に接続されており、該ゲートパッドは前記パッシベーション膜上に延在していることを特徴とする半導体装置。
【請求項２】
前記ゲートパッドは、前記パッシベーション膜上で一方のゲートと他方のゲートとを電気的に接続すべく、当該パッシベーション膜上で連成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記一方のゲートと前記他方のゲートとの間には、前記ゲートパッドと連成されることのない第３のゲートが設けられていることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特にゲートパッドを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板の厚さ方向に電流を流す縦型構造の半導体装置が図２に示されている。
ところで、図２に示すような構造の半導体基板には活性領域と無効領域とが規定されており、活性領域には複数のセルが形成されている。各セルには半導体装置として動作するための主構造が形成されており、具体的には半導体基板の表面近傍にソースのためのソース領域と裏面近傍に図示省略のドレインのためのドレイン領域とが形成されており、半導体基板の表面にはソース・ドレイン間の電流を制御するためのゲートが形成されている。
【０００３】
ゲートは、ゲート酸化膜と、該ゲート酸化膜上に形成されるゲート電極と、該ゲート電極を覆うゲート絶縁膜（層間絶縁膜）とから成り、該ゲート電極はゲートパターンの引き回し配線によりゲートパッドに接続される。従来、ゲートパッドは無効領域に形成されており、この無効領域は例えば特許文献１の図１に示されているように、半導体基板の隅に規定されている。
【特許文献１】特開２００６−１８５９５１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ゲートパッドを形成するために必要な無効領域の面積分、半導体装置のダイサイズが大きくなるためコストが上がり、これが問題となっている。
【０００５】
また、半導体装置の特性を表す指標として静電気放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）における耐量評価がある。この耐量を向上させる一手段として、静電気放電を静電容量（キャパシタンス）でもって吸収する方法がある。
【０００６】
静電容量は例えばゲート絶縁膜やゲート絶縁膜の表面および裏面に互いに極性が異なる電圧を印加することで電荷を保持するコンデンサを形成することでもたらされる（図２参照）。
【０００７】
すなわち、ゲート絶縁膜の表面にはソース電極が延在しており、裏面にはゲート電極が配設されている。この状態でソース電極に陰極の電圧が印加され、ゲート電極に正極の電圧が印加されると、ゲート絶縁膜の表面が陰極およびゲート絶縁膜の裏面が正極にそれぞれ帯電され、この帯電によってゲート絶縁膜がコンデンサとして機能する。また一方、ゲート酸化膜の表面にはゲート電極が、裏面にはソース電極と電気的に接続されたソース領域およびボディ領域が配設されている。この状態でソース電極に陰極の電圧が印加され、ゲート電極に正極の電圧が印加されると、ゲート酸化膜の表面が正極およびゲート酸化膜の裏面が陰極にそれぞれ帯電され、この帯電によってゲート酸化膜がコンデンサとして機能する。
【０００８】
しかし、従来の半導体装置は、ゲート酸化膜およびゲート絶縁膜のみでキャパシタンスを確保する構造であり、キャパシタンスを制御するため各膜厚を変更すると他の特性へ影響を与えるため、より大きな静電容量を容易に確保することができず、結果的に静電破壊耐量の向上を図ることができなかった。
【０００９】
本発明は、以上述べた問題に鑑みて成されたものであり、ゲートパッド下の無効領域を削減するとともに、静電破壊耐量の向上を図り得る半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
ソースおよびドレインが上下に離間する縦型構造であって、半導体基板の表面上に設けられたゲート電極および該ゲート電極を覆うゲート絶縁膜から成るゲートと、半導体基板の表面近傍に形成されたソース領域と、ゲートからの電圧によってチャネルを形成すべく、ソース領域の周囲を覆うように形成されたボディ領域と、ソース領域と電気的に接続されてゲート絶縁膜上に延在するソース電極と、ソースおよびゲート間を絶縁すべくソース電極を覆うパッシベーション膜と、を備えた半導体装置において、ゲート絶縁膜およびパッシベーション膜に設けられたコンタクトホールを介しゲート電極を導出すべくゲート電極にゲートパッドが電気的に接続されており、該ゲートパッドはパッシベーション膜上に延在していることを特徴とする。
【００１１】
ゲートパッドは、パッシベーション膜上で一方のゲートと他方のゲートとを電気的に接続すべく、当該パッシベーション膜上で連成してもよい。
一方のゲートと前記他方のゲートとの間には、前記ゲートパッドと連成されることのない第３のゲートを設けてもよい。
【発明の効果】
【００１２】
本発明によれば、一方のゲートのゲート絶縁膜に設けられたコンタクトホールを介してパッシベーション膜上にゲート電極を導出し、該ゲート電極に電気的に接続されたゲートパッドを一方のゲートのパッシベーション膜上から他方のゲートのパッシベーション膜上に亘って延在するように配置した。これにより、活性領域上にゲートパッドが形成されることから、ゲートパッド下の無効領域を削減することができ、またパッシベーション膜上に延在するゲートパッドにより、パッシベーション裏面のソース電極と極性の異なる電圧を印加することができ、もってパッシベーションに静電容量を確保する機能を持たせることができる。従って、本発明の半導体装置によれば、ゲートパッド下の無効領域を削減することができ、更に静電容量がパッシベーションに確保されたことで静電破壊耐量の向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて、本発明の実施形態を詳細に説明するが、以下の説明では、実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。
【実施例１】
【００１４】
一般的な半導体装置はソース・ドレイン間の電流制御が行われる活性領域の一部をつぶして無効領域が設けられており（活性領域の一部を無効領域として規定しており）、制御電圧を与えるために無効領域において外部と電気的に接続される。これに対し本発明の半導体装置はこの無効領域が無いか若しくは従来より狭く、更に従来のように無効領域で外部と電気的に接続することなく、活性領域において外部と電気的に接続している。このような特徴を有する本発明の半導体装置は、具体的には次に示す構成を備えている。
【００１５】
本発明の半導体装置１０は、図１に示すように、ドレイン層１と、該ドレイン層１の表面上に積層されたドリフト層２と、該ドリフト層２の表面近傍に所定の間隔を有して設けられた複数のボディ領域３と、該各ボディ領域３の表面近傍に所定の間隔を有して設けられた一対を成すソース領域４と、各ソース領域４と電気的に接続されるべくドリフト層２表面上に所定の間隔を有して設けられた複数のソース電極５と、隣接する前記ボディ領域間の表面上に設けられた層間絶縁膜（ゲート絶縁膜）６と、該層間絶縁膜６中に設けられたゲート電極７と、ソース電極５および層間絶縁膜６上に設けられたパッシベーション膜（ポリイミド膜）８と、該ポリイミド膜８および層間絶縁膜６に設けたコンタクトホール９を介してゲート電極７と電気的に接続されるゲートパッド１１と、ドレイン層１の裏面上に設けられたドレイン電極１２とを備える。
【００１６】
ドレイン層１はｎ型の不純物を含む半導体層であり、ドレイン電極１２とのオーミックを得るべくｎ型の不純物濃度の設定が成されている。
【００１７】
ドリフト層２は、ドレイン層１より低濃度でｎ型の不純物を含んでおり、その表面にはｐ型の不純物がイオン注入されて複数のボディ領域３が形成されている。ドリフト層２は、例えばエピタキシャル成長法によって形成されており、ドレイン層１および該ドレイン層１上に設けられるドリフト層２から成る構成は請求項における半導体基板に相当する。
【００１８】
ドリフト層２の表面近傍に形成されるボディ領域３は、所定の間隔を有して配列しており、この離間間隔に対応するようにドリフト層２上にゲート電極７が形成されている。
【００１９】
ソース領域４は、ボディ領域３の表面からｎ型の不純物がイオン注入されて形成された領域であり、ボディ領域中に所定の間隔を有するように２箇所形成されている。各ソース領域４とボディ領域３は、その表面に設けられたソース電極５と電気的に接続されており、該ソース電極５は接地電位に保たれている。
【００２０】
ソース電極５は、複数のソース領域４と電気的に接続されており、図１に示すようにボディ領域３内に形成された１対のソース領域４と、隣接するボディ領域３内に形成された１対のソース領域４とが、層間絶縁膜６を跨ぐように配置されたソース電極５によって、電気的に接続されている。
【００２１】
層間絶縁膜６は、接地電位のソース電極５および正極の電圧が印加されるゲート電極７間の短絡を防止するためのゲート絶縁膜であり、ゲート電極７を取り囲むように設けられている。
【００２２】
尚、ゲート電極７下に位置する層間絶縁膜６は、いわゆる従来から知られたゲート酸化膜として機能する。尚、ゲート酸化膜は従来と同様であることから特に言及することなく、本明細書では層間絶縁膜６の一態様としてゲート酸化膜を扱う。
【００２３】
層間絶縁膜６は、ソース電極５とゲート電極７に挟まれた部分およびソース電極５と電気的に接続されたソース領域４およびボディ領域３とゲート電極７に挟まれた部分とで、図１に示すようにキャパシタ（第１のキャパシタ）として機能する。
【００２４】
ゲート電極７は、ゲートパッド１１に電気的に接続されている。このゲートパッド１１に正極の電圧が印加されると、ゲート電極７下に位置するボディ領域３には印加電圧によってチャネルが形成され、このチャネルによってソース・ドレイン間に電流経路が形成される。
【００２５】
パッシベーション膜８は、ポリイミド、酸化ケイ素、窒化珪素などで形成されており、当該パッシベーション膜８上のゲートパッド１１と、当該パッシベーション膜８下のソース電極５とによって、ソース電極５が接地電位に保持され、ゲートパッド１１にプラスの電圧が印加されると、これらの間に配置されるパッシベーション膜８は、図１に示すようにソース電極５側に負の電荷が誘起され、ゲートパッド１１側に正の電荷が誘起され、いわゆるキャパシタ（第２のキャパシタ）として機能する。
【００２６】
このように、従来から備わっている層間絶縁膜６の第1のキャパシタに加え、パッシベーション膜８の第2のキャパシタが加わったことで、例えばＥＳＤによってゲート・ソース間でサージが入力しても、サージの高電圧を層間絶縁膜６とパッシベーション膜８による静電容量でもって吸収することができ、結果的に従来に比べESD耐量が向上する。
【００２７】
尚、当該パッシベーション膜８において、その静電容量は次の式１に示されている。
ＣＧＳ＝（ε×ε０）×Ｓ／ｄ  ・・・・・（式１）
【００２８】
ここで、ＣＧＳは、ゲート・ソース間の静電容量、εはパッシベーション膜８の比誘電率（例えばシリコン酸化膜は３．９、シリコン窒化膜は７．５である）、ε０は真空の誘電率（８．８５４×１０−１４Ｆ／ｃｍ）、Ｓはパッシベーション膜８におけるソース電極５との接触面積（ｃｍ２）、ｄはパッシベーション膜８の膜厚（ｃｍ）を示す。
【００２９】
以上の式から明らかなように、ゲート・ソース間の静電容量ＣＧＳは、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８のソース電極５との接触面積に応じて変化する。換言すれば、所望のゲート・ソース間の静電容量ＣＧＳを得るためには、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８におけるソース電極５との接触面積などを変更すればよく、このように変更可能なパラメータが多いため、設計の自由度が高い。
【００３０】
また、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８におけるソース電極５との接触面積などの変更は、ゲート酸化膜厚やソース領域４やベース領域３などの不純物濃度や領域形状等の設計変更に比して、比較的容易であり設計の自由度が高い。
【００３１】
ゲートパッド１１は、従来から知られたタングステンを主とする材や、チタン、アルミおよびニッケルなどを積層した積層体などで形成される。
【００３２】
パッシベーション膜８および層間絶縁膜６には、コンタクトホール９が設けられており、該コンタクトホール９によってゲート電極７およびゲートパッド１１が電気的に接続される。
【００３３】
コンタクトホール９に埋設される材は、少なくとも導電性を有すればよく、例えばゲートパッド１１と同様の材であってもよい。この場合、ゲートパッド１１の形成と同時的にコンタクトホール９内を埋設することが好ましい。
【００３４】
ところで、図１に示す断面図では、３つのゲート電極７が示されており、両端のゲート電極７同士を電気的に接続すべく、連成されるゲートパッド１１のためのコンタクトホールが２箇所設けられた様子が示されている。また、これら両端のゲート電極７の間にあるゲート電極７（第３のゲート電極）は、両端のゲート電極７のためのゲートパッド１１と連成されてはいないが、他の断面位置において電気的に接続されている。
【００３５】
次に本発明の半導体装置１０の動作を説明する。
ソース電極５が接地電位に保たれ、ドレイン電極１２にプラスの電圧を印加した状態で、ゲートパッド１１にプラスの電圧が印加されると、ゲートパッド１１に電気的に接続されているゲート電極７下のボディ領域３にチャネルが形成される。これにより、ソース電極５およびドレイン電極１２間に電流経路が形成され、電流が流れる。
【００３６】
ところで、ゲート電極７を取囲む層間絶縁膜６は、その外周がソース電極５に接しており、ゲート電極７にはプラスの電位が印加され、ソース電極５は接地電位に保たれる。これにより、電荷の蓄積を図ることができ、キャパシタ（第１のキャパシタ）として機能させることができる。
【００３７】
更に、パッシベーション膜８は、底面がソース電極５に接し、表面がゲートパッド１１に接しており、ゲート電極７にはプラスの電位が印加され、ソース電極５は接地電位に保たれる。これにより、前記したと同様にキャパシタ（第２のキャパシタ）として機能させることができる。
【００３８】
従って、本発明の半導体装置１０によれば、第１のキャパシタに加えて第２のキャパシタでも静電容量を得ることができ、静電容量の増大を図ることができる。静電容量が大きければ、ゲート・ソース間でサージが入力されても、サージによる高い電圧を静電容量でもって吸収することができ、単位時間当たり電位が急峻に上昇することを防止することができ、ゲート・ソース間サージによる破壊防止を図ることができる。
【００３９】
更に、本発明の半導体装置１０は、パッシベーション膜８上にゲートパッド１１が配設されることから、ゲートパッド１１を無効領域上に配設する必要がない。従って、同じダイサイズにおいて無効領域面積の増大により高くなるオン抵抗（Ｒｏｎ）の低減を図ることができる。
【００４０】
また、従来ＥＳＤなどによる破壊を防止するために、ゲート酸化膜(層間絶縁膜６のゲート電極７の下部分)の膜厚を厚くする必要があったが、本発明の半導体装置１０は、静電容量の増大を図ったことから、ゲート酸化膜の膜厚を薄くすることができ、ゲート閾値電圧の低減を図ることができる。
【００４１】
加えて本発明の半導体装置１０は、ゲート酸化膜(層間絶縁膜６のゲート電極７の下部分)を薄くすればするほど、式１で明らかなように静電容量の増大を図ることができ、ゲート・ソース間サージによる破壊をより防止し得ることができる。
【００４２】
実施例で図示した各構成の配置関係は当該実施例に限定されるべきではなく、本発明と同様の効果を得ることができる形状変更であって、当業者によって容易に想到可能な形状変更については、本発明の技術的範囲に属するものと解する。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体装置の構造および電荷の蓄積状態を模式的に示す断面図である。
【図２】従来の半導体装置の構造および電荷の蓄積状態を模式的に示す断面図である。
【符号の説明】
【００４４】
１  ドレイン層
２  ドリフト層
３  ボディ領域
４  ソース領域
５  ソース電極
６  層間絶縁膜
７  ゲート電極
８  パッシベーション膜
９  コンタクトホール
１０  半導体装置
１１  ゲートパッド
１２  ドレイン電極
【図１】
2009105177.tif 000003
【図２】
2009105177.tif 000004