(57)【要約】【課題】強誘電体キャパシタの貴金属下部電極に生じるヒロックを抑制し、ＭＯＣＶＤ法により配向率の高い強誘電体膜を前記下部電極上に形成できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、貴金属膜からなる下部電極膜を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、前記貴金属酸化膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極膜を形成する工程とを含む。【選択図】図３
2009105137.tif 000002
【特許請求の範囲】
【請求項１】
貴金属膜からなる下部電極膜を形成する工程と、
前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、
前記貴金属酸化膜上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化は、５５０℃以下の温度条件で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貴金属酸化膜を形成する工程は、前記強誘電体膜を形成する工程における温度よりも低いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記強誘電体膜を形成する工程は、ＭＯＣＶＤ法により行われ、該強誘電体膜を形成する原料に含まれる還元性材料により、前記貴金属酸化膜を還元しながら、該強誘電体膜を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記貴金属膜は、イリジウム膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
貴金属膜からなる下部電極を形成する工程と、
第１の温度で、前記下部電極の表面を酸化し、
前記第１の温度以上の第２の温度で、前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
【０００３】
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
【０００４】
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【０００５】
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
【０００６】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
【０００７】
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【０００８】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
【０００９】
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
【００１０】
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
【００１１】
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
【００１２】
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
【００１３】
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
【００１４】
強誘電体メモリでは従来、前記多結晶強誘電体膜１９Ａ，１９Ｃとして、チタン酸ジルコン酸鉛（ＰＺＴ）や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）、Ｂｉ4Ｔｉ3Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢｉＦｅＯ3などのビスマス層状構造化合物などが使われている。
【特許文献１】特開２００３−３２４１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。
【００１６】
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はそれほど大きくなく、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を<１１１>方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
【００１７】
このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、ＴｉＡｌＮ膜などの導電性酸素拡散バリア膜を介して（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。また前記ＴｉＡｌＮ酸素拡散バリア膜は、強誘電体膜中の酸素がＷプラグ中に侵入するのを抑制する。
【００１８】
従来、強誘電体メモリにおいてはこのような多結晶強誘電体膜１９Ａ，１９Ｃがスパッタ法あるいはゾルゲル法で形成されていたが、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたＭＯＣＶＤ法により形成する試みがなされている。
【００１９】
ところがＭＯＣＶＤ法では、強い（１１１）配向を示す白金（Ｐｔ）やイリジウム（Ｉｒ）を下部電極１８Ａ，１８Ｃに用いて、その上に単純にＰＺＴ膜などの多結晶強誘電体膜を成膜しても、前記多結晶強誘電体膜１９Ａ，１９Ｃにおいて所望の（１１１）配向を得ることが出来ない。
【００２０】
ＭＯＣＶＤ法でＰＺＴなどの強誘電体膜を成膜する場合、少なくとも原料の分解温度以上の温度への加熱が必要であるため、一般的に高温で成膜がなされ、またこれに伴い、形成された強誘電体が成膜と同時に結晶化されるが、図１の構成においてＰｔ膜を下部電極１８Ａ，１８Ｃに用いた場合には、ＭＯＣＶＤ工程での熱により、下部電極１８Ａ，１８Ｃ中のＰｔと特にＰＺＴ膜１９Ａ，１９Ｃ中のＰｂが反応し、下部電極１８Ａ，１８Ｃ表面のモフォロジが悪化し、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向が妨げられる。
【００２１】
また、前記図１の構成において、上記の問題を回避するためＩｒ膜を下部電極１８Ａ，１８Ｃとして用いた場合には、Ｐｔ膜を使った場合に比べ下部電極１８Ａあるいは１８Ｃと多結晶強誘電体膜１９Ａあるいは１９Ｃとの界面での反応は抑制されるが、酸化剤として酸素ガス等を成膜チャンバーに導入するため、下部電極１８Ａ，１８Ｃを構成するＩｒ膜の表面が酸化してしまい、多結晶強誘電体膜１９Ａ，１９Ｃは、せっかくのＩｒ膜１９Ａ，１９Ｃ（１１１）配向を引き継ぐことが出来ない。そこで、特許文献１では、初期層(シード層)を用いて、Ｉｒ膜よりなる下部電極１８Ａ，１８Ｃ上にＭＯＣＶＤ法でＰＺＴ膜を成膜する際に、低い酸素分圧ないし酸素濃度を使い、前記シード層を優先的に（１１１）配向させている。かかるシード層を形成した後、ＰＺＴ膜１９Ａ，１９Ｃの主要部が、前記シード層の（１１１）配向を引き継いで、高い酸素分圧下、大きな成膜速度で成膜される。
【００２２】
これにより、得られる強誘電体キャパシタＣ１，Ｃ２の電気特性は大きく改善したものの、膜中のＰＺＴ膜１９Ａ，１９Ｃの配向性は、前記ＰＺＴ膜１９Ａ，１９Ｃをスパッタ法により形成した場合に比べまだ低く、また、ＭＯＣＶＤ法では、堆積しながら下部電極上に結晶膜を堆積していくため、（１１１）面の結晶成長速度とそれ以外の結晶面の成長速度が異なり、結果的に表面モフォロジが悪化する問題を有している。
【００２３】
本発明の発明者は、かかるＰＺＴ膜１９Ａ，１９Ｃの表面モフォロジの劣化の一原因が、その下のＩｒ下部電極１８Ａ，１８Ｃの表面モフォロジの劣化にあることを見いだした。
【００２４】
図２は、このような、ＭＯＣＶＤ法によりＰＺＴシード層を形成する直前のＩｒ下部電極層の表面モフォロジを示す光学顕微鏡像である。図２は、後で説明する本発明の比較例に相当する。
【００２５】
後で説明するように、Ｉｒ下部電極層表面には、前記（１１１）配向のＰＺＴシード層を形成するに先だって、酸化雰囲気中での酸化処理により、薄い酸化イリジウム層が形成される必要があるが、図２を参照するに、前記Ｉｒ下部電極層表面には、このような酸化処理の結果、酸化イリジウムよりなる数多くの突起構造が見られるのがわかる。
【００２６】
そこで、このような突起構造を有するＩｒ下部電極層上にＰＺＴシード層を形成しても、所望の（１１１）配向は得られず、例えば図１の構成の不揮発性半導体メモリにおいて、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向率が低下してしまう問題が生じる。
【課題を解決するための手段】
【００２７】
一の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、前記貴金属酸化膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００２８】
他の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、第１の温度で、前記下部電極膜の表面を酸化し、前記第１の温度以上の第２の温度で、前記下部電極膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極膜を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２９】
本発明によれば、前記下部電極膜表面の酸化処理を、前記下部電極膜を構成する貴金属膜が引張応力を有する状態において実行することにより、前記下部電極膜表面への突起構造の形成を抑制することができ、前記下部電極膜表面に形成される強誘電体膜の（１１１）配向率を向上させることが可能となる。
【発明を実施するための最良の形態】
【００３０】
［第１の実施形態］
以下、図３（Ａ）〜（Ｅ）を参照しながら、本発明の発明者が行ったＭＯＣＶＤ法による強誘電体キャパシタの作製実験を、本発明の第１の実施形態による強電体キャパシタの製造工程として、説明する。
【００３１】
図３（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ2Ｏ3膜を担持していてもよい。以下では図３（Ａ）の構造を、前記シリコン基板も含めて、「基板」と称することにする。
【００３２】
例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ2雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。
【００３３】
前記Ｔｉ膜４２は、成膜後、一度窒化させるのが好ましい。Ｔｉ膜４２をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのＴｉの酸化を抑制することができる。例えばかかる窒化処理を窒素雰囲気中、温度が６５０℃の急速熱処理で６０秒間行うことにより、前記（００２）配向を有するＴｉ膜４２から（１１１）配向のＴｉＮ下地導電膜４２Ｎが得られる。
【００３４】
次に図３（Ｂ）の工程において、前記ＴｉＡｌＮ膜４３上に、厚さが約１００ｎｍのＩｒ膜よりなる下部電極膜４５が、例えば圧力が０．２ＰａのＡｒ雰囲気中、５５０℃の基板温度で０．５ｋＷのスパッタパワーを投入するスパッタ法により形成される。このようにして形成されたＩｒ下部電極膜４５は（１１１）配向を有する。
【００３５】
さらに図３（Ｂ）の構造は、Ａｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行われ、前記Ｉｒ膜４５の結晶性が改善され、さらに前記Ｉｒ膜４５とその下のＴｉＡｌＮ膜との間の密着性が改善される。
【００３６】
次に図３（Ｃ）の工程において、前記下部電極膜４５を構成するＩｒ膜の表面が、例えば５３３Ｐａの圧力下、酸素ガスを例えば２０００ＳＣＣＭの流量で供給する酸化雰囲気中で酸化処理され、前記下部電極４５の表面に薄いＩｒ酸化膜４５Ｏが２〜１５ｎｍ程度の膜厚に形成される。次に図３（Ｄ）の工程において、前記下部電極膜４５上に、ＭＯＣＶＤ法により、第１のＰＺＴ膜４６がシード層として、約１〜１０ｎｍ、好ましくは５ｎｍ程度の膜厚に形成される。
【００３７】
図４は、図３（Ｃ），（Ｄ）の工程で使われるダウンフロー型のＭＯＣＶＤ装置１の概略的構成を示す。
【００３８】
図４を参照するに、ＭＯＣＶＤ装置１はポンプ２Ａを含む排気ライン２により排気される処理容器１Ａを含み、前記処理容器１Ａ中には前記図３（Ｂ）の状態の基板４１を被処理基板Ｗとして保持する基板保持台１Ｂが設けられている。前記基板保持台１Ｂは、図示はしないがその上の被処理基板Ｗを加熱する加熱手段を含んでいる。
【００３９】
さらに前記処理容器１Ａ中には前記基板保持台１Ｂ上の被処理基板Ｗに対面してシャワーヘッド１Ｃが設けられ、前記シャワーヘッド１Ｃには、酸素ガスとＰＺＴの各構成元素を含む原料ガスが供給され、前記各種原料ガスを前記処理容器中に放出することにより、前記図３（Ｃ）のＩｒ膜の酸化、あるいは前記図３（Ｄ）のＰＺＴ膜４６の成膜がなされる。勿論、前記図３（Ｃ）のＩｒ膜の酸化工程では、前記シャワーヘッド１Ｃからは酸素ガスだけが供給される。
【００４０】
前記図４のＭＯＣＶＤ装置１では、Ｐｂ，Ｚｒ，Ｔｉの有機金属原料を有機溶媒中に溶解された液体状態で供給され、これを気化してそれぞれの気相原料を形成し、形成された気相原料をＡｒキャリアガスとともに前記シャワーヘッド１Ｃにライン４を介して供給する気化器３が設けられている。また前記気化器３での気相原料の発生を安定化するため、前記ライン４には切換バルブ４Ａが設けられ、前記処理容器１Ａに前記気相原料を供給しない場合には、前記気相原料は前記切換バルブ４Ａからプリフローライン４Ｂを介して前記排気ライン２に捨てられる。
【００４１】
より具体的には、Ｐｂの原料としてＰｂ（ＤＰＭ）2を使い、Ｚｒの原料としてＺｒ（ｄｍｈｄ）4を使い、Ｔｉの原料としてＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2やＴｉ（Ｏ−ｉＰｒ）2（ＤＭＨＤ）2を使い、これらの原料を酢酸ブチルやＴＨＦ（テトラヒドロフラン）などの溶媒により、いずれも０．１〜０．３ｍｏｌ／ｌの濃度に溶解し、Ｐｂ，Ｚｒ，Ｔｉの液体原料を形成する。
【００４２】
さらに、このようにして形成した液体原料は、気化器３にて気化されてＰｂ，Ｚｒ，Ｔｉの気相原料が形成され、これらがＡｒキャリアガスおよび酸素ガスとともに前記シャワーヘッド１Ｃを介して前記処理容器１Ａに供給され、前記ＰＺＴ膜４６の成膜がなされる。
【００４３】
その際、本実施形態では先にも説明したが図３（Ｃ）の工程において、最初に前記処理容器１Ａ中に被処理基板Ｗ、すなわち図３（Ｂ）の状態の基板４１を導入し、酸素ガスだけを５３３Ｐａの圧力下、２０００ＳＣＣＭの流量で導入し、前記Ｉｒ酸化膜４５Ｏを前記Ｉｒ下部電極膜４５の表面に形成する。この状態で前記被処理基板Ｗの温度を所定の成膜温度、例えば約６２０℃の温度まで昇温させる。その際の酸素ガスの供給タイミングについて、後で詳細に説明する。
【００４４】
前記図３（Ｃ）の工程で前記基板４１の基板温度が上昇している間は、前記各気相原料は前記バルブ４Ａから前記プリフローライン４Ｂを介して排気ライン２へと捨てられているが、その後、図３（Ｄ）の工程において前記バルブ４Ａが切り替えられ、それまでプリフローライン４Ｂを介して排気ライン２へと捨てていた前記Ｐｂ，Ｚｒ，Ｔｉの各気相原料を前記シャワーヘッド１Ｃへと供給し、前記処理容器１Ａに導入する。これにより、前記処理容器１Ａ中において前記被処理基板Ｗ上に、前記ＰＺＴ膜４６が、５３３Ｐａの圧力下、６２０℃の温度で成膜される。
【００４５】
その際、図３（Ｄ）の工程では、前記処理容器１Ａ中に供給される酸素ガス流量を、成膜前の２０００ＳＣＣＭから６２５ＳＣＣＭまで減少させ、前記ＰＺＴ膜４６の成膜を、低い酸素分圧において行う。またその際に、本実施形態では後で詳細に説明するように、前記ＰＺＴ膜４６の成膜速度を約０．５Å／秒以下、例えば約０．５Å／秒、あるいは約０．２Å／秒に設定する。
【００４６】
図４のＭＯＣＶＤ装置１の構成は公知であり、さらなる説明は省略する。
【００４７】
このように図３（Ｄ）の工程に先立って、図３（Ｃ）の工程において既に（１１１）配向したＩｒ下部電極膜４５の表面を酸化処理してＩｒ酸化膜４５Ｏを形成するのは、（１１１）配向したＩｒ下部電極膜４５上に直接にＰＺＴ膜４６を成膜すると、得られるＰＺＴ膜４５の配向が制御できず、（１００）配向やランダム配向が生じるためである。
【００４８】
この原因は完全には理解されていないが、以下のようなメカニズムが考えられる。
【００４９】
まず（１１１）配向したＩｒ膜表面に、前記有機金属気相原料および酸素を供給して直接にＰＺＴ膜を成膜した場合、ＰＺＴ成膜時の酸素濃度が高いとＩｒ膜表面において、ＰＺＴの核生成と同時に酸化が生じ、形成された厚い酸化イリジウム膜ＩｒＯｘのためＰＺＴ膜４６はＩｒ膜４５の（１１１）配向を引き継げなくなる。またＰＺＴ成膜時の酸素濃度を低くした場合には、Ｉｒ膜４５表面の酸化は防げるものの、酸素の不足により所望のＰＺＴ膜４６が得られず、パイロクロア相（酸素が欠損したＰｂ，Ｚｒ，Ｔｉ化合物）などの異相が形成されてしまい、やはり前記Ｉｒ膜４５の（１１１）配向が引き継げなくなる。
【００５０】
これに対し、前記Ｉｒ下部電極膜４５の表面を酸化処理して前記Ｉｒ酸化膜４５Ｏを形成した場合、ＰＺＴ膜４６の成膜を高い酸素濃度で行うと、やはりＩｒ酸化膜４５ＯがＩｒ下部電極膜４５とＰＺＴ膜４６の間に残留し、前記ＰＺＴ膜４６の（１１１）配向が妨げられてしまう。しかし、ＰＺＴ膜４６の成膜を還元性の強い、あるいは低い酸素濃度条件で行うと、前記Ｉｒ下部電極膜４５表面に形成されている薄いＩｒ酸化膜４５Ｏから放出された酸素がＰＺＴ膜４６に補給され、膜４６がペロブスカイト構造を維持すると同時に前記Ｉｒ下部電極膜４５とＰＺＴ膜４６との界面はＩｒの（１１１）配向面となり、その結果、ＰＺＴ膜４６が（１１１）配向する。
【００５１】
このメカニズムでは、図３（Ｄ）に示すように、前記Ｉｒ酸化膜４５Ｏは、前記ＰＺＴ膜４６の形成後は、理想的には全て消滅する。
【００５２】
次に、図３（Ｅ）の工程において、前記第１の強誘電体膜４６上に第２の強誘電体膜４７が、前記図４のＭＯＣＶＤ装置１を使ったＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、ただし酸素ガス流量を２０００ＳＣＣＭに増加して形成される。また図３（Ｅ）の工程では、前記ＰＺＴ膜４７の成膜速度には制限がなく、前記ＰＺＴ膜４７は例えば１Å／秒以上の成膜速度で、８０ｎｍ以上、例えば９５ｎｍ程度の膜厚に形成することができる。前記ＰＺＴ膜４７は、その下のシード層、すなわち前記ＰＺＴ膜４６の配向を受け継ぎ、同じ配向で成長する。すなわち、ＰＺＴ膜４６が（１１１）配向していた場合、ＰＺＴ膜４７も（１１１）配向を有する。
【００５３】
以下の表１に、前記ＰＺＴ膜４６、４７の成膜レシピの例をまとめて示す。
【００５４】
【表１】
2009105137.tif 000003
次に図３（Ｆ）の工程において、前記ＰＺＴ膜４７上に、ＰＺＴとの間に良好な界面を形成するＩｒＯｘを使って、上部電極４８が、スパッタ法により形成される。本実施形態では前記上部電極４８として触媒作用にあるＰｔの使用を避けており、これにより活性化された水素によるＰＺＴ膜４６，４７の還元が抑制される。
【００５５】
より具体的に説明すると、前記図３（Ｅ）の工程の後、前記ＰＺＴ膜４７上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。
【００５６】
次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４６，４７中に上部電極４８の形成に伴って生じた酸素欠損が補償される。
【００５７】
次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ2の化学量論組成に近い組成を有し（ｘ<ｙ≦２）、水素あるいは水に対してＩｒやＰｔのような触媒作用を生じることがなく、図３（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４６，４７が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。
【００５８】
前記上部電極４８をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４７との間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。
【００５９】
なお本実施形態において前記上部電極４８として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ3などの導電性酸化物を使うことも可能である。また前記上部電極４８を、これらの金属または導電性酸化物層の積層構造とすることも可能である。
【００６０】
本実施例では、さらに前記上部電極４８の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４８を介したＨ2Ｏの強誘電体膜４６，４７への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。
【００６１】
図５は、前記図３（Ｃ）の工程において、前記図３（Ｂ）の状態の基板４１を前記図４のＭＯＣＶＤ装置１の処理容器１Ａに導入し、基板保持台１Ｂ上に被処理基板Ｗとして載置した場合の、昇温特性、すなわち基板温度の変化を示す。なお図５の例では、基板保持台１Ｂ，すなわちサセプタの温度は６２０℃に制御されている。
【００６２】
図５を参照するに、前記図３（Ｂ）の基板４１は、前記処理容器１Ａに導入される時点で５５０℃の基板温度を有しているが、やがて昇温を開始し、６２０℃の制御温度に到達する。
【００６３】
その際、図５の実験では、図３（Ｃ）の工程における酸素ガスの導入タイミングを、図中に示すタイミング（１），（２），（３），（４）のように変化させ、前記Ｉｒ下部電極膜４５の表面モフォロジの変化を、光学顕微鏡により観察した。なお前記タイミング（１）では、酸素ガスの導入を、前記基板温度が５５０℃である間に、すなわち前記図３（Ｂ）の状態の基板４１が前記処理容器１Ａに導入されて直ちに開始しており、前記タイミング（２）では、前記酸素ガスの導入を、前記基板４１の基板温度が５７５℃に到達した時点で開始しており、前記タイミング（３）では、前記酸素ガスの導入を、前記基板温度が６００℃に到達した時点で開始しており、前記タイミング（４）では、前記酸素ガスの導入を、前記基板温度が６２０℃に到達した時点で開始している。前記タイミング（１），（２），（３），（４）のいずれの試料でも、最終的には基板温度は所定の６２０℃に到達している。
【００６４】
図６は、前記図５のタイミング（１），（２），（３），（４）に対応する、Ｉｒ下部電極膜４５の表面状態を光学顕微鏡で観察した結果を示す。前記Ｉｒ下部電極膜４５の表面には、前記Ｉｒ酸化膜４５Ｏが形成されている。
【００６５】
図６を参照するに、前記タイミング（１）の試料では、前記Ｉｒ下部電極膜４５の表面には前記図２の凹凸構造を示す不均一は見られず、平坦で一様なＩｒ酸化膜４５Ｏが形成されていることがわかる。これに対し、タイミング（２）の試料では、前記Ｉｒ下部電極膜４５の表面に凹凸構造を示す不均一の発生が検知され、タイミング（３）、（４）と、酸素ガス供給時の基板温度が、前記５５０℃の温度よりも高くなるにつれて、検知される不均一、すなわち凹凸構造の程度が激しくなっているのがわかる。なお先に図２で説明した試料は、図６のタイミング（４）の試料であり、本発明の比較対象例の一つである。
【００６６】
図７は、図５，６の試料と同一の層構造を有する基板について、前記Ｉｒ下部電極膜４５に印加される応力と基板温度との関係を測定した結果を示す。なお応力測定は、基板の反りを測定することにより行っている。なお図７中、縦軸は前記Ｉｒ下部電極膜４５に印加される応力を表し、値が正である場合は引張応力が、負である場合は圧縮応力が、前記Ｉｒ下部電極膜４５に印加されることを示している。
【００６７】
図７を参照するに、前記基板が室温に保持されている場合には、前記Ｉｒ下部電極膜４５には約１６００ＭＰａの引張り応力が印加されているが、基板温度の増大とともに応力の値は減少し、約５２５℃の基板において、前記Ｉｒ下部電極膜４５は無応力状態となることがわかる。この温度は、前記タイミング（１）の実験で、酸素ガスが導入される時点の基板温度と略一致することに注意すべきである。
【００６８】
さらに前記基板温度が増大すると、前記Ｉｒ下部電極膜４５に印加される圧縮応力の値は増大する。
【００６９】
このことから、図６のタイミング（２），（３），（４）の試料に見られるような、図３（Ｃ）の酸素ガス導入工程を、５５０℃を超える基板温度で行った場合に生じ、かつ基板温度の増大とともに顕著になる凹凸構造の発生の現象は、前記Ｉｒ下部電極膜４５の酸化処理を、前記Ｉｒ下部電極膜４５に圧縮応力が印加された状態で実行した場合に発生するものであり、従って前記凹凸構造は、このような圧縮応力を緩和しようとするＩｒ原子によるヒロック形成により生じるもので、またかかるヒロックの酸化の結果生じているものであること、また前記図３（Ｃ）の酸素ガス導入工程を、前記Ｉｒ下部電極膜４５が無応力あるいは引張応力を有する状態で行えば、ヒロック発生がないため、前記凹凸構造の発生も回避できるものであることが導かれる。
【００７０】
なお図６のタイミング（１）の試料では、酸素ガスの供給開始時点では基板温度が５５０℃であったものの、その後基板温度は６２０℃まで昇温されており、このことは、いったん前記Ｉｒ下部電極膜４５の表面に平坦で一様な酸化膜が形成された場合、それ以降は、基板温度が上昇して圧縮応力が印加され条件で酸化がなされても、ヒロック形成は抑制され、凹凸構造の発生は生じないことを意味している。これは前記Ｉｒ下部電極膜４５の表面が平坦なＩｒ酸化膜４５Ｏで一様に覆われているため、前記電極膜４５表面においてＩｒ原子がピニングされ、ヒロック形成に参加できないことによるものと考えられる。
【００７１】
このように本発明は、Ｉｒなどの貴金属膜からなる下部電極膜４５を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜４５の表面を酸化し、Ｉｒ酸化膜などの貴金属酸化膜４５Ｏを形成する工程と、前記貴金属酸化膜４５Ｏ上に、強誘電体膜４６，４７を形成する工程と、前記強誘電体膜４６，４７上に上部電極４８を形成する工程とを含むことを特徴とする半導体装置の製造方法、あるいはＩｒなどの貴金属膜からなる下部電極４５を形成する工程と、第１の温度で、前記下部電極４５の表面を酸化し、前記第１の温度以上の第２の温度で、前記下部電極４５上に、強誘電体膜４６，４７を形成する工程と、前記強誘電体膜４６，４７上に上部電極４８を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。なお、上記の原理からも明らかなように、本発明において前記下部電極膜４５はＩｒ膜に限定されるものではなく、酸化膜が導電性を示すＰｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなど、他の貴金属を使うことも可能である。
【００７２】
さらに前記強誘電体膜４６，４７は、組成がＰｂ（Ｚｒ，Ｔｉ）Ｏ3で表される膜に限定されず、他にＬａやＳｒ，Ｃｒ，Ｂの少なくとも一つをドーパントとして含むものであってもよいことは明らかである。
【００７３】
さらに前記強誘電体膜４６，４７としては、他にＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）、Ｂｉ4Ｔｉ3Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢｉＦｅＯ3などのビスマス層状構造化合物を使うことも可能である。
【００７４】
本発明によれば、前記下部電極膜宇４５表面におけるヒロックによる凹凸構造の形成を効果的に抑制でき、かかる凹凸構造に伴う強誘電体膜の配向の乱れを低減することが可能で、その結果、優れた電気特性を有する強誘電体キャパシタが得られる。
［第２の実施形態］
以下、本発明の第２の実施形態による強誘電体メモリの製造工程を、図８Ａ〜８Uを参照しながら説明する。
【００７５】
図８Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
【００７６】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
【００７７】
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００７８】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
【００７９】
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
【００８０】
さらに図８Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。
【００８１】
次に図８Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
【００８２】
次に図８Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。
【００８３】
さらに図１４Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。
【００８４】
次に図８Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図３（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図８Ｅの工程で、前記ＴｉＡｌＮ膜７１上に前記図３（Ｂ）の下部電極４５と同様に、厚さが約１００ｎｍのＩｒ膜がスパッタ法により積層され、下部電極層７３が形成される。
【００８５】
さらに図８Fの工程において前記Ｉｒ下部電極７３が、前記図４のＭＯＣＶＤ装置１に導入され、前記図３（Ｃ）の工程に対応して酸素ガスの供給が、前記シリコン基板６１の基板温度が５５０℃に到達する前に、換言すると前記Ｉｒ下部電極４５に圧縮応力が印加されないうちに、開始され、前記Ｉｒ下部電極膜４５の表面に、平坦で均一なＩｒ酸化膜７３Ｏが形成される。
【００８６】
次に前記図８Ｇの工程において、前記図８ＦのＩｒ下部電極７３上に、前記図３（Ｄ）の工程と同様にして第１のＰＺＴ膜７４ＡがＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表1のレシピに従って、０．５Å／秒以下の成膜速度で、１〜５０ｎｍの膜厚に堆積される。この工程において、前記Ｉｒ酸化膜７３Ｏ中の酸素は前記ＰＺＴ膜７４Ａ中に取り込まれ、前記Ｉｒ酸化膜７３Ｏは消滅する。
【００８７】
さらに図１４Ｈの工程において、前記第１のＰＺＴ膜７４Ａ上に第２のＰＺＴ膜７４Ｂが、前記図３（Ｅ）のＰＺＴ膜４７と同様にＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表１のレシピに従って、１Å／秒以上、例えば約２Å／秒の成膜速度で、例えば８０ｎｍの膜厚に形成される。
【００８８】
なお、先にも説明したように、前記下部電極層７３はＩｒ以外に、Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓなどの貴金属より形成されてもよく、その場合には、前記第１のＰＺＴ膜７４Ａ中には、前記下部電極膜７３を構成する金属元素が含まれる。
【００８９】
次に図１４Ｉの工程において、前記ＰＺＴ膜７４Ｂ上に、酸化イリジウムよりなる上部電極７６を形成する。
【００９０】
より具体的には、最初に前記ＰＺＴ膜７４Ｂ上に厚さが５０ｎｍで非化学量論組成ＩｒＯｘ膜を有する第１の酸化イリジウム膜を、成膜の時点で結晶化するように、スパッタ法により形成する。たとえば、前記第１の酸化イリジウム膜の成膜は、３００℃の成膜温度でＡｒガスおよび酸素ガスをそれぞれ１００ＳＣＣＭの流量で供給しながら、Ｉｒターゲットを１〜２ｋＷのパワーでスパッタすることにより実行される。前記第１の酸化イリジウム膜を非化学量論組成に形成することにより、その下のＰＺＴ膜７４Ｂ中の過剰なＰｂが前記第１の酸化イリジウム膜中に吸収され、ＰＺＴ膜７４Ｂと上部電極７６との界面での剥離の問題が解消される。
【００９１】
さらに図１４Ｉの工程では、このようにして得られた第１の酸化イリジウム膜を、酸素ガスを２０ＳＣＣＭの流量で供給し、Ａｒガスを２０００ＳＣＣＭの流量で供給した雰囲気中において、７２５℃の温度で６０秒間急速熱処理し、前記第１の酸化イリジウム膜のプラズマダメージを回復させる。また同時に、前記ＰＺＴ膜７４Ａ，７４Ｂの酸素欠損が補償され、同時にＰＺＴ膜７４Ａ，７４Ｂが完全に結晶化する。
【００９２】
さらに前記図１４Ｉの工程では、このようにして形成された非化学量論組成の第１の酸化イリジウム膜上に第２の酸化イリジウム膜を、０．８Ｐａの圧力下、１．０ｋＷのパワーでスパッタすることにより、１００〜３００ｎｍの膜厚を有するように、また前記第１の酸化イリジウム膜よりも化学量論組成に近い組成を有するように形成される。これにより、前記ＰＺＴ膜７４Ａ，７４ＢがＩｒの触媒作用により発生する水素ラジカルにより還元される問題が軽減され、形成される強誘電体キャパシタの水素耐性が向上する。なお、前記上部電極７６としては、酸化イリジウムの代わりに、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの導電性酸化物、あるいはＳｒＲｕＯ3などの導電性酸化物、あるいはこれらの積層体を使うことが可能である。また
さらに図１４Ｉの上部電極７６では、図示はしないが前記第２の酸化イリジウム膜上に、水素バリア膜および導電性向上膜として、Ｉｒ膜が、スパッタ法により、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのパワーで５０〜１００ｎｍの膜厚に堆積されている。前記水素バリア膜としては、Ｉｒ膜の他にＲｕ膜、Ｒｈ膜、Ｐｄ膜などを使うことも可能である。
【００９３】
次に、図１４Ｉの工程の後、基板背面洗浄を行い、さらに図１４Ｊの工程において、前記上部電極７６上に、ＴｉＡｌＮ膜７７とシリコン酸化膜７８が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。
【００９４】
さらに図１４Ｋの工程で前記シリコン酸化膜７８がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７８Ａ，７８Ｃが形成される。
【００９５】
さらに次の図１４Ｌの工程において、前記ハードマスクパターン７８Ａ，７８Ｂをマスクに、その下のＴｉＡｌＮ膜７７，上部電極層７６，ＰＺＴ膜７４，７５、下部電極層７３、およびＡｌ2Ｏ3膜が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７８Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ｃを積層した構造が得られる。
【００９６】
次に図１４Ｍの工程で、前記ハードマスクパターン７８Ａ，７８Ｃがドライエッチングまたはウェットエッチングにより除去され、図１４Ｎの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去され、前記キャパシタＣ１、Ｃ２の各々において、前記下部電極層７３の下に、ＴｉＮパターン７０ＡおよびＴｉＡｌＮパターン７１Ａを積層した構造が形成される。
【００９７】
さらに図１４Ｏの工程で、前記図１４Ｍの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜７９が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図１４Ｐの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７４Ａ，７４Ｂにおいて、図１４Ｎのドライエッチング工程などで生じたダメージを回復させる。
【００９８】
さらに図１４Ｑの工程において前記図１４ＯのＡｌ2Ｏ3膜７９上に次のＡｌ2Ｏ3膜８０がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらに図１４Ｒの工程において、このようにして形成されたＡｌ2Ｏ3水素バリア膜７９，８０を覆うように、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図１４Ｒの工程では、このようにして形成された層間絶縁膜８１の表面をＣＭＰ法により平坦化した後、Ｎ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜８１中の水分を除去する。さらに図１４Ｒの工程では、前記層間絶縁膜８１上にＡｌ2Ｏ3膜８２が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図１４Ｒの工程では前記層間絶縁膜８１は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。
【００９９】
次に図１４Ｓの工程において前記水素バリア膜８２上には、シリコン酸化膜よりなる層間絶縁膜８３が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、図１４Ｔの工程において、前記層間絶縁膜８３中に前記強誘電体キャパシタＣ１の上部電極７６Ａを露出するビアホール８３Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するビアホール８３Ｃが形成される。
【０１００】
さらに図１４Ｔの工程では、このようにして形成されたビアホール８３Ａおよび８３Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７４Ａ，７５Ａ，および７４Ｃ，７５Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。
【０１０１】
次いで前記ビアホール８３Ａ，８３Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８４ａ，８４ｃによりそれぞれ覆い、さらに前記ビアホール８３Ａをタングステンプラグ８４Ａにより、また前記ビアホール８３Ｃをタングステンプラグ８４Ｃにより充填する。
【０１０２】
さらに前記タングステンプラグ８４Ａ，８４Ｃの形成の後、前記層間絶縁膜８３中に前記ビアプラグ６７Ｂを露出するビアホール８３Ｂを形成し、これをタングステンビアプラグ８４Ｂで充填する。なお前記タングステンビアプラグ８４Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８４ｂを伴っている。
【０１０３】
さらに図１４Ｕの工程において、前記層間絶縁膜８３上に、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。
【０１０４】
また前記図１４Ｕの構造上に、必要に応じてさらなる配線層が形成される。
【０１０５】
なお本実施形態において強誘電体膜７４Ａ，７４ＢはＰＺＴ膜としたが、Ｌａを含むＰＬＺＴ膜であってもよい。
【０１０６】
さらに前記強誘電体膜７４Ａ，７４ＢはＰＺＴ膜に限定されることはなく、Ｐｂを含むＡＢＯ3型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記Ａ席を占有する金属元素として、Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ、および希土類元素などを含み、前記Ｂ席を占有する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒなどを含むものであってもよい。
【０１０７】
また前記導電性酸素バリア膜７１はＴｉＡｌＮ膜に限定されるものではなく、Ｉｒ膜あるいはＲｕ膜を使うことも可能である。
【０１０８】
さらに前記配向制御膜７０はＴｉ膜あるいはＴｉＮ膜に限定されるものではなく、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜、Ｏｓ膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。また前記配向制御膜７０としては、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘのいずれかよりなる単層膜または積層膜を使うことが可能である。
【０１０９】
本実施形態によれば、前記Ｉｒ下部電極７３表面におけるヒロックによる凹凸構造の発生が効果的に抑制され、前記Ｉｒ下部電極７３の表面が、ＰＺＴ膜７４Ａの成膜直前においてＩｒ（１１１）面よりなり、それを薄いＩｒ酸化膜７３Ｏが覆っている状態となる。
【０１１０】
その結果、かかるＩｒ酸化膜７３Ｏ上にＰＺＴ膜７４Ａを成膜した場合、ＰＺＴ膜７４Ａは高い割合で所望の（１１１）配向を有し、その結果、その上に形成されるＰＺＴ膜７４Ｂも高い割合で所望の（１１１）配向を有することになる。
【０１１１】
その結果、本実施形態の強誘電体メモリは、優れた電気特性を示す。また前記下部電極７３の表面モフォロジが向上するため、製造歩留まりも向上する。
【０１１２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の関連技術による強誘電体メモリの構成を示す図である。
【図２】本発明の課題を示す図である。
【図３】本発明の第１の実施形態による強誘電体メモリの形成工程を示す図である。
【図４】図３の工程で使われるＭＯＣＶＤ装置の構成を示す図である。
【図５】本発明第１の実施形態の原理を説明する図である。
【図６】本発明第１の実施形態の原理を説明する別の図である。
【図７】本発明第１の実施形態の原理を説明する別の図である。
【図８Ａ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。
【図８Ｂ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。
【図８Ｃ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。
【図８Ｄ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。
【図８Ｅ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。
【図８Ｆ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。
【図８Ｇ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。
【図８Ｈ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。
【図８Ｉ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。
【図８Ｊ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。
【図８Ｋ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。
【図８Ｌ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。
【図８Ｍ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。
【図８Ｎ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。
【図８Ｏ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。
【図８Ｐ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。
【図８Ｑ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。
【図８Ｒ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。
【図８Ｓ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。
【図８Ｔ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。
【図８Ｕ】本発明第２の実施形態による強誘電体メモリの製造工程を説明する図（その２１）である。
【符号の説明】
【０１１４】
４１  絶縁層
４２，７０  Ｔｉ膜
４３，７１  ＴｉＡｌＮ膜
４５，７３  下部電極
４６，７４Ａ  第１のＰＺＴ膜
４７，７４Ｂ  第２のＰＺＴ膜
４８，７６  上部電極
６１  基板
６１Ａ  素子領域
６１Ｉ  素子分離構造
６１ａ〜６１ｆ  拡散領域
６２Ａ，６２Ｂ  ゲート絶縁膜
６３Ａ，６３Ｂ  ゲート電極
６４Ａ，６４Ｂ  ゲートシリサイド層
６５，６７  ＳｉＯＮ膜
６６，６８，８１，８３  層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ  ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ  ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ  密着膜
７８  ハードマスク膜
７８Ａ，７８Ｂ  ハードマスクパターン
７９，８０  Ａｌ2Ｏ3水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ  配線パタ―ン
【図１】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図８Ｍ】
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【図８Ｎ】
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【図８Ｏ】
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【図８Ｐ】
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【図８Ｑ】
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【図８Ｒ】
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【図８Ｓ】
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【図８Ｔ】
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【図８Ｕ】
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【図２】
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【図６】
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