(57)【要約】【課題】  テストイネーブル信号がディセーブル状態のときに発生するスキャンフリップフロップの消費電力を低減化する。【解決手段】  スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃには、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１はスキャンフリップフロップ１０の出力側に設けられ、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオフし、出力信号を出力しない。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は高電位側電源ＶＤＤとＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の出力側の間に設けられ、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオンし、ＳＯポートを“Ｈｉｇｈ”レベルに設定する。【選択図】図２
2009288056.tif 000002
【特許請求の範囲】
【請求項１】
通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子に出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として出力するスキャンフリップフロップと、
前記スキャンフリップフロップの出力側に設けられ、前記テストイネーブル信号がイネーブル状態のとき、前記スキャン出力信号を第２の出力端子に出力し、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号の出力を停止するスキャン出力信号遮断手段と、
高電位側電源と前記スキャン出力信号遮断手段の出力側の間に設けられ、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号遮断手段の出力を固定した電位に設定し、固定された電位を前記第２の出力端子に出力する固定電位設定手段と、
を具備することを特徴とするスキャン出力信号遮断機能付きスキャンフリップフロップ。
【請求項２】
前記テストイネーブル信号のハイレベルの電圧を前記スキャンフリップフロップ内のノードのハイレベル電圧よりも高く設定して、前記スキャン出力信号遮断手段から出力される前記スキャン出力信号のハイレベルを安定化させることを特徴とする請求項１に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
【請求項３】
前記システムクロック信号と前記テストイネーブル信号を同一の周期（Ｔ１）に設定し、且つ前記システムクロック信号の立ち上がりエッジを前記テストイネーブル信号の立ち上がりエッジよりも遅延させ、遅延させる時間をゼロよりも大きく、周期（Ｔ１）の（１／２）よりも小さな範囲に設定することを特徴とする請求項１又は２に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
【請求項４】
前記スキャン出力信号遮断手段は、第１のＮｃｈ絶縁ゲート型電界効果トランジスタ、第１のＰｃｈ絶縁ゲート型電界効果トランジスタ、或いはトランスファーゲートであり、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに入力される信号は前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに入力される反転信号であることを特徴とする請求項１乃至３のいずれか１項に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
【請求項５】
前記固定電位設定手段は、第２のＰｃｈ絶縁ゲート型電界効果トランジスタ或いは第２のＮｃｈ絶縁ゲート型電界効果トランジスタであり、前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに入力される信号は前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに入力される反転信号であることを特徴とする請求項１乃至４のいずれか１項に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャン出力信号遮断機能付きスキャンフリップフロップに関する。
【背景技術】
【０００２】
近年、情報機器等の高機能化、多機能化の進展に伴い、携帯情報機器やパーソナルコンピュータなどに、多数のシステム機能を同一チップ上に集積したシステムＬＳＩや、メモリ、論理回路、及びアナログ回路を同一チップに搭載したＳｏＣ（System  on  a  Chip）などが多用されている。大規模で、且つ高速化したシステムＬＳＩやＳｏＣでは、テストコスト等を抑制するために、スキャンテスト法やＢＩＳＴ（Built  in  Self  Test）法などのテスト容易化設計（Design  for  Testability  ＤＦＴと呼称される）と呼ぶ技術が用いられている。スキャンテスト法では、フリップフロップをスキャンフリップフロップに置き換える。スキャンフリップフロップを用いると、外部から値を設定し、外部入出力端子から、値を読み出すことが可能となる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるスキャンフリップフロップでは、マルチプレクサに入力される２つのデータをテストイネーブル信号に基づいて、いずれかを選択するマルチプレクサ分離方式が用いられる。マルチプレクサの出力側には、システムクロック信号に基づいて選択されたデータを取り込んで保持し、保持したデータを出力するマスターラッチ回路及びスレーブラッチ回路などから構成されるフリップフロップが設けられる。
【０００４】
マルチプレクサ分離方式のスキャンフリップフロップに通常データが入力されて通常動作するとき、スキャン出力端子からも出力信号が出力され、その信号が後段の回路（スキャンフリップフロップや論理回路など）に入力され、スキャンチェーンを構成するテスト系の回路が動作することとなる。このため、テスト系ではテスト時以外も動作することとなり、スキャンフリップフロップを内蔵するロジックＬＳＩ、システムＬＳＩ、或いはＳｏＣなどの半導体集積回路の消費電力を増大させるという問題点がある。
【特許文献１】特開２００４−３７２６４号公報（頁１０、図３乃至５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、テストイネーブル信号がディセーブル状態のときに発生する消費電力を低減化することができるスキャン出力信号遮断機能付きスキャンフリップフロップを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様のスキャン出力信号遮断機能付きスキャンフリップフロップは、通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第１の出力端子に出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として出力するスキャンフリップフロップと、前記スキャンフリップフロップの出力側に設けられ、前記テストイネーブル信号がイネーブル状態のとき、前記スキャン出力信号を第２の出力端子に出力し、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号の出力を停止するスキャン出力信号遮断手段と、高電位側電源と前記スキャン出力信号遮断手段の出力側の間に設けられ、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号遮断手段の出力を固定した電位に設定し、固定された電位を前記第２の出力端子に出力する固定電位設定手段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、テストイネーブル信号がディセーブル状態のときに発生する消費電力を低減化することができるスキャン出力信号遮断機能付きスキャンフリップフロップを提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るスキャン出力信号遮断機能付きスキャンフリップフロップについて、図面を参照して説明する。図１は、半導体集積回路を示す回路図、図２はスキャン出力信号遮断機能付きスキャンフリップフロップを示す回路図である。本実施例では、テストイネーブル信号がディセーブル状態のとき、スキャンフリップフロップから出力されるスキャン出力信号を固定された電位にしている。
【００１０】
図１に示すように、半導体集積回路５０には、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃ、論理回路部２ａ、及び論理回路部２ｂが設けられる。
【００１１】
半導体集積回路５０は、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃ、論理回路部２ａ、及び論理回路部２ｂ以外の図示しない順序回路や組み合わせ回路等の論理回路を有し、論理回路はスキャンチェーン化され、テストモード（スキャンモードとも呼称される）のとき、スキャンデータ信号であるスキャン入力信号Ｓｃａｎ  Ｉｎが１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａに入力され、スキャンデータ信号であるスキャン出力信号Ｓｃａｎ  Ｏｕｔが図示しないｎ番目のスキャン出力信号遮断機能付きスキャンフリップフロップから最終的に出力される。
【００１２】
ここで、論理回路には順序回路と組み合わせ回路がある。順序回路には、フリップフロップ（Ｆ／Ｆ）、ラッチ、カウンタ、シフトレジスタ、シーケンサなどがある。組み合わせ回路には、インバータ（ＩＮＶ）、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、及びＸＯＲ回路などの論理ゲートと、セレクタ、マルチプレクサ、加算器などがある。
【００１３】
半導体集積回路５０は、通常動作（ノーマルモードとも呼称される）のとき、Ｐｒｉｍａｒｙ  Ｉｎｐｕｔなどと呼称されるデータ信号が入力され、Ｐｒｉｍａｒｙ  Ｏｕｔｐｕｔなどと呼称されるデータ信号が出力される。半導体集積回路５０はロジックＬＳＩである。なお、半導体集積回路５０は、システムＬＳＩやＳｏＣの場合もある。
【００１４】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａには、Ｄポートに通常データ信号であるデータ入力信号Ｄａｔａ  Ｉｎが入力され、ＳＩポートにスキャンデータ信号であるスキャン入力信号Ｓｃａｎ  Ｉｎが入力され、ＴＥポートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが入力され、ＣＫポートにシステムクロック信号ＳＣＬＫが入力される。
【００１５】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａには、第１の出力端子であるＱポートから通常データ信号であるデータ出力信号Ｄａｔａ  Ｏｕｔが出力され、第２の出力端子であるＳＯポートからスキャンデータ信号であるスキャン出力信号Ｓｃａｎ  Ｏｕｔが出力される。
【００１６】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａでは、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態のとき、スキャン入力信号（スキャンデータ信号）Ｓｃａｎ  Ｉｎが選択されて、システムクロック信号ＳＣＬＫに基づいて取り込まれたスキャンデータ信号が保持され、保持されたスキャンデータ信号がＳＯポートから出力され、その信号が２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｂのＳＩポートに入力される。テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のとき、データ入力信号Ｄａｔａ  Ｉｎ（通常データ信号）が選択され、システムクロック信号ＳＣＬＫに基づいて取り込まれた通常データ信号が保持され、保持された通常データ信号がＱポートから出力される。
【００１７】
なお、２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｂ、３番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｃ、及び図示しない３番目以降のスキャン出力信号遮断機能付きスキャンフリップフロップは、１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａと同じ構成及び動作を行うので説明を省略する。
【００１８】
論理回路部２ａは、１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａのＱポートと２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｂのＤポートの間に設けられる。論理回路部２ｂは、２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｂのＱポートと３番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１ｃのＤポートの間に設けられる。また、図示しない他の論理回路部も前段のスキャン出力信号遮断機能付きスキャンフリップフロップのＱポートと後段のスキャン出力信号遮断機能付きスキャンフリップフロップのＤポートの間に設けられる。
【００１９】
スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃには、図２に示すように、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。スキャンフリップフロップ１０には、マルチプレクサＭＵＸ１、マスターラッチ回路ＭＬＡＴＣＨ１、スレーブラッチ回路ＳＬＡＴＣＨ１、及びインバータＩＮＶ３が設けられる。
【００２０】
マルチプレクサＭＵＸ１は、データ入力信号Ｄａｔａ  Ｉｎとスキャン入力信号Ｓｃａｎ  Ｉｎが入力され、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅに基づいて選択された信号がノードＮ１から出力される。テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態のときにスキャン入力信号Ｓｃａｎ  Ｉｎが選択され、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにデータ入力信号Ｄａｔａ  Ｉｎが選択される。
【００２１】
クロックバッファＣＢＵＦＦには、インバータＩＮＶ１１とインバータＩＮＶ１２が直列接続される。インバータＩＮＶ１１は、システムクロック信号ＳＣＬＫが入力され、その信号を反転してクロック信号ＣＬＫＢとしてマスターラッチ回路ＭＬＡＴＣＨ１及びスレーブラッチ回路ＳＬＡＴＣＨ１に出力する。インバータＩＮＶ１２は、インバータＩＮＶ１１から出力されるクロック信号ＣＬＫＢが入力され、その信号を反転してクロック信号ＣＬＫ１（システムクロック信号ＳＣＬＫと同位相の信号）としてマスターラッチ回路ＭＬＡＴＣＨ１及びスレーブラッチ回路ＳＬＡＴＣＨ１に出力する。
【００２２】
マスターラッチ回路ＭＬＡＴＣＨ１は、マルチプレクサＭＵＸ１とスレーブラッチ回路ＳＬＡＴＣＨ１の間に設けられる。マスターラッチ回路ＭＬＡＴＣＨ１には、クロックドインバータＣＩＮＶ１１、クロックドインバータＣＩＮＶ１２、及びインバータＩＮＶ１が設けられる。
【００２３】
クロックドインバータＣＩＮＶ１１は、ノードＮ１とノードＮ２の間に設けられる。インバータＩＮＶ１とクロックドインバータＣＩＮＶ１２は、ノードＮ２とノードＮ３の間に設けられる。インバータＩＮＶ１の出力側がクロックドインバータＣＩＮＶ１２の入力側に接続され、クロックドインバータＣＩＮＶ１２の出力側がインバータＩＮＶ１の入力側に接続される。
【００２４】
マスターラッチ回路ＭＬＡＴＣＨ１は、システムクロック信号ＳＣＬＫの“Ｌｏｗ”レベル期間においてマルチプレクサＭＵＸ１で選択されたデータを取り込み、“Ｈｉｇｈ”レベル期間で取り込んだデータを保持する。
【００２５】
スレーブラッチ回路ＳＬＡＴＣＨ１は、マスターラッチ回路ＭＬＡＴＣＨ１とインバータＩＮＶ３の間に設けられる。スレーブラッチ回路ＳＬＡＴＣＨ１には、クロックドインバータＣＩＮＶ１３、クロックドインバータＣＩＮＶ１４、及びインバータＩＮＶ２が設けられる。
【００２６】
クロックドインバータＣＩＮＶ１３は、ノードＮ３とノードＮ４の間に設けられる。インバータＩＮＶ２とクロックドインバータＣＩＮＶ１４は、ノードＮ４とノードＮ５の間に設けられる。インバータＩＮＶ２の出力側がクロックドインバータＣＩＮＶ１４の入力側に接続され、クロックドインバータＣＩＮＶ１４の出力側がインバータＩＮＶ２の入力側に接続される。
【００２７】
スレーブラッチ回路ＳＬＡＴＣＨ１は、システムクロック信号ＳＣＬＫの“Ｈｉｇｈ”レベル期間においてマスターラッチ回路ＭＬＡＴＣＨ１の出力信号を取り込み、“Ｌｏｗ”レベル期間で取り込んだデータを保持する。
【００２８】
インバータＩＮＶ３は、スレーブラッチ回路ＳＬＡＴＣＨ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の間（ノードＮ５とノードＮ６の間）に設けられ、スレーブラッチ回路ＳＬＡＴＣＨ１から出力される信号が入力され、その信号を反転してＱポートにデータ出力信号Ｄａｔａ  Ｏｕｔを出力する。
【００２９】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、インバータＩＮＶ３とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１のドレインの間（ノードＮ６とノードＮ７の間）に設けられ、ゲートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが入力される。
【００３０】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態（“Ｈｉｇｈ”レベル）のときにオンし、ノードＮ６の信号を出力し、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態（“Ｌｏｗ”レベル）のときにオフし、ノードＮ６の信号を出力しない。テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態に変化直後、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の出力側（ノードＮ７）はハイインピーダンス状態（ＨｉＺ）となる。
【００３１】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ７に接続され、ゲートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが入力される。
【００３２】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態（“Ｈｉｇｈ”レベル）のときにオフし、ノードＮ６の信号をＳＯポートに出力し、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態（“Ｌｏｗ”レベル）のときにオンし、ノードＮ７を固定された電位（“Ｈｉｇｈ”レベル）に強制的に設定し、その電位をＳＯポートに出力する。ここで、強制的に設定するとは、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の出力側の状態（ＨｉＺ状態など）によらず“Ｈｉｇｈ”レベルの電位に設定することをいう。
【００３３】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、スキャン出力信号遮断手段として機能し、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は固定電位設定手段として機能する。絶縁ゲート型電界効果トランジスタには、ＭＯＳＦＥＴとＭＩＳＦＥＴがある。ここでは、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、及び回路を構成するトランジスタにＭＯＳＦＥＴを用いている。
【００３４】
次に、スキャン出力信号遮断機能付きスキャンフリップフロップの動作について図３を参照して説明する。図３はスキャン出力信号遮断機能付きスキャンフリップフロップの動作を示すタイミングチャートである。
【００３５】
図３に示すように、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃでは、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態（“Ｈｉｇｈ”レベル）のとき、スキャン入力信号Ｓｃａｎ  Ｉｎが選択され、システムクロック信号ＳＣＬＫの立ち上がりエッジで取り込まれて保持され、保持されたスキャンデータ信号がＳＯポートから出力される（“シフトモード”）。このとき、Ｑポートからも信号が出力される。
【００３６】
テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態（“Ｌｏｗ”レベル）のとき、データ入力信号Ｄａｔａ  Ｉｎが選択され、システムクロック信号ＳＣＬＫの立ち上がりエッジで取り込まれて保持され、保持されたデータ信号がＱポートから出力される（“キャプチャーモード”）。このとき、スキャン出力信号遮断手段であるＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１と固定電位設定手段であるＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１により、ＳＯポートの出力は固定された電位である“Ｈｉｇｈ”レベルとなる。つまり、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が、スキャン出力信号Ｓｃａｎ  Ｏｕｔをダイナミックに信号遮断することとなる。
【００３７】
テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの“Ｈｉｇｈ”レベル電圧Ｖ１とスキャン出力信号遮断機能付きスキャンフリップフロップ内のノード（Ｎ１乃至６）の“Ｈｉｇｈ”電圧ＶＮＨの関係を、
V1＝VNH／  ・・・・・・・・・・・・式（１）
と設定した場合、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオンしたときに発生する出力側（ノードＮ７）の“Ｈｉｇｈ”レベルの低下（略Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値分低下）が発生する。
【００３８】
本実施例では、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの“Ｈｉｇｈ”レベル電圧Ｖ１とスキャン出力信号遮断機能付きスキャンフリップフロップ内のノード（Ｎ１乃至６）の“Ｈｉｇｈ”電圧ＶＮＨの関係を、
V1＞VNH  ・・・・・・・・・・・・式（２）
と設定している。このため、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオンしたときに発生する出力側（ノードＮ７）の“Ｈｉｇｈ”レベルの低下を抑制することができる。
【００３９】
上述したように、本実施例のスキャン出力信号遮断機能付きスキャンフリップフロップでは、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１は、スキャンフリップフロップ１０の出力側に設けられ、ゲートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが入力され、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオフし、出力信号を出力しない。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、高電位側電源ＶＤＤとＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の出力側の間に設けられ、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオンし、ＳＯポートを“Ｈｉｇｈ”レベルに設定する。テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの“Ｈｉｇｈ”レベル電圧Ｖ１は、フリップフロップ１０内のノードＮ１乃至６の“Ｈｉｇｈ”レベル電圧ＶＮＨよりも高く設定される。
【００４０】
このため、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃなどに通常データが入力されて通常動作するとき、ＳＯポートから出力信号が出力されず、“Ｈｉｇｈ”レベルの電位に固定される。したがって、スキャンチェーンを構成するテスト系の回路が動作しないので半導体集積回路５０の消費電力を低減化することができる。また、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃなどにスキャンデータが入力されてスキャン動作するとき、ＳＯポートから出力されるスキャン出力信号Ｓｃａｎ  Ｏｕｔの“Ｈｉｇｈ”レベル電圧を安定化することができる。
【００４１】
なお、本実施例では、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、及び回路を構成するトランジスタにＭＯＳＦＥＴを用いているが、代わりにＭＩＳＦＥＴを用いてもよい。また、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃの出力側に、データ出力信号Ｄａｔａ  Ｏｕｔの反転信号を出力する／Ｑポートを追加させてもよい。
【実施例２】
【００４２】
次に、本発明の実施例２に係るスキャン出力信号遮断機能付きスキャンフリップフロップについて、図面を参照して説明する。図４は、スキャン出力信号遮断機能付きスキャンフリップフロップの動作を示すタイミングチャートである。本実施例では、システムクロック信号とテストイネーブル信号の周期を同一に設定している。ここでは、スキャン出力信号遮断機能付きスキャンフリップフロップを実施例１と同じ構成にしている。
【００４３】
図４に示すように、システムクロック信号ＳＣＬＫとテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅを同じ周期を同一（１周期Ｔ１）に設定し、且つシステムクロック信号ＳＣＬＫの立ち上がりエッジをテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの立ち上がりエッジよりも遅延させる。遅延させる時間（信号の位相差ΔＴ）を、
０＜ΔT＜（T1／2）  ・・・・・・・・・・・・式（３）
の範囲に設定する。ここでは、ΔTを（Ｔ１／４）に設定している。なお、システムクロック信号ＳＣＬＫ及びテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの“Ｈｉｇｈ”レベル期間ＴＨと“Ｌｏｗ”レベル期間ＴＬを同一（デューティ５０％、５０％）に設定している。
【００４４】
このように設定すると、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態（Ｌｏｗ）のとき、システムクロック信号ＳＣＬＫの立ち上がりエッジが発生しないので、Ｄポートから入力されるデータ入力信号Ｄａｔａ  Ｉｎがスキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃに取り込まれない。ＳＩポートから入力されるスキャンイン信号ＳＩだけが、システムクロック信号ＳＣＬＫの立ち上がりエッジにより保持され、保持されたデータが出力される。
【００４５】
スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃのＱポートから出力されるデータ出力信号Ｄａｔａ  Ｏｕｔは、システムクロック信号ＳＣＬＫの立ち上がりエッジ毎にデータＡ、データＢ、データＣ、・・・と更新される。
【００４６】
一方、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃのＳＯポートから出力されるスキャン出力信号Ｓｃａｎ  Ｏｕｔは、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態（Ｌｏｗ）のとき、“Ｈｉｇｈ”レベルに固定され、システムクロック信号ＳＣＬＫの立ち上がりエッジ毎にデータが更新される。
【００４７】
つまり、本実施例のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃでは、システムクロック信号ＳＣＬＫ及びテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅを２階層のクロックパルスとして扱うことが可能となる。その結果、本実施例のスキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃをスキャン出力信号Ｓｃａｎ  Ｏｕｔの出力レベルが安定したシフトレジスタ動作させることが可能となる。
【００４８】
上述したように、本実施例のスキャン出力信号遮断機能付きスキャンフリップフロップでは、システムクロック信号ＳＣＬＫとテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅを同じ周期を同一（１周期Ｔ１）に設定し、且つシステムクロック信号ＳＣＬＫの立ち上がりエッジをテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの立ち上がりエッジよりも遅延させ、遅延させる時間（信号の位相差ΔＴ）を０＜ΔT＜（T1／2）の範囲に設定している。
【００４９】
このため、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のとき、システムクロック信号ＳＣＬＫの立ち上がりエッジが発生しないので、Ｄポートから入力されるデータ入力信号Ｄａｔａ  Ｉｎがスキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃに取り込まれない。ＳＩポートから入力されるスキャン入力信号Ｓｃａｎ  Ｉｎだけが、システムクロック信号ＳＣＬＫの立ち上がりエッジにより保持され、保持されたデータが出力される。
【００５０】
したがって、スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃなどをシステムクロック信号ＳＣＬＫ及びテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅからなる２階層のクロックパルスに基づいて動作するシフトレジスタにすることができる。
【００５１】
なお、本実施例では、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの“Ｈｉｇｈ”レベル期間ＴＨと“Ｌｏｗ”レベル期間ＴＬを同一に設定しているが、“Ｌｏｗ”レベル期間ＴＬを短縮化し、“Ｈｉｇｈ”レベル期間を増大させてシフトレジスタ動作の期間を増大させてもよい。
【実施例３】
【００５２】
次に、本発明の実施例３に係るスキャン出力信号遮断機能付きスキャンフリップフロップについて、図面を参照して説明する。図５は、半導体集積回路を示す回路図、図６はスキャン出力信号遮断機能付きスキャンフリップフロップを示す回路図である。本実施例では、スキャン出力信号遮断手段の構成を変更している。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図５に示すように、半導体集積回路５０ａには、スキャン出力信号遮断機能付きスキャンフリップフロップ１１ａ乃至１１ｃ、論理回路部２ａ、及び論理回路部２ｂが設けられる。
【００５５】
半導体集積回路５０ａは、スキャン出力信号遮断機能付きスキャンフリップフロップ１１ａ乃至１１ｃ、論理回路部２ａ、及び論理回路部２ｂ以外の図示しない順序回路や組み合わせ回路等の論理回路を有し、論理回路はスキャンチェーン化され、テストモード（スキャンモードとも呼称される）のとき、スキャンデータ信号であるスキャン入力信号Ｓｃａｎ  Ｉｎが１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ａに入力され、スキャンデータ信号であるスキャン出力信号Ｓｃａｎ  Ｏｕｔが図示しないｎ番目のスキャン出力信号遮断機能付きスキャンフリップフロップから最終的に出力される。
【００５６】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ａには、Ｄポートに通常データ信号であるデータ入力信号Ｄａｔａ  Ｉｎが入力され、ＳＩポートにスキャンデータ信号であるスキャン入力信号Ｓｃａｎ  Ｉｎが入力され、ＴＥポートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが入力され、ＣＫポートにシステムクロック信号ＳＣＬＫが入力される。
【００５７】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ａには、第１の出力端子であるＱポートから通常データ信号であるデータ出力信号Ｄａｔａ  Ｏｕｔが出力され、第２の出力端子であるＳＯポートからスキャンデータ信号であるスキャン出力信号Ｓｃａｎ  Ｏｕｔが出力される。
【００５８】
１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ａでは、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがイネーブル状態のとき、スキャン入力信号（スキャンデータ信号）Ｓｃａｎ  Ｉｎが選択されて、システムクロック信号ＳＣＬＫに基づいて取り込まれたスキャンデータ信号が保持され、保持されたスキャンデータ信号がＳＯポートから出力され、その信号が２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ｂのＳＩポートに入力される。テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のとき、データ入力信号Ｄａｔａ  Ｉｎ（通常データ信号）が選択され、システムクロック信号ＳＣＬＫに基づいて取り込まれた通常データ信号が保持され、保持された通常データ信号がＱポートから出力される。
【００５９】
なお、２番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ｂ、３番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ｃ、及び図示しない３番目以降のスキャン出力信号遮断機能付きスキャンフリップフロップは、１番目のスキャン出力信号遮断機能付きスキャンフリップフロップ１１ａと同じ構成及び動作を行うので説明を省略する。
【００６０】
スキャン出力信号遮断機能付きスキャンフリップフロップ１１ａ乃至１１ｃには、図６に示すように、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１が設けられる。
【００６１】
Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、インバータＩＮＶ３とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１のドレインの間（ノードＮ６とノードＮ７の間）に設けられ、ゲートにインバータＩＮＶ２１によりテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが反転された信号が入力される。
【００６２】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、トランスファーゲートを構成する。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、スキャン出力信号遮断手段として機能する。
【００６３】
Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１とＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１から構成されるトランスファーゲートは、実施例１のＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１のみの場合と比較し、出力側の“Ｈｉｇｈ”レベルの電圧降下を抑制することができる。
【００６４】
上述したように、本実施例のスキャン出力信号遮断機能付きスキャンフリップフロップでは、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１が設けられる。Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１１は、スキャンフリップフロップ１０の出力側に設けられ、トランスファーゲートを構成し、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオフし、出力信号を出力しない。Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は、高電位側電源ＶＤＤとトランスファーゲートの出力側の間に設けられ、テストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅがディセーブル状態のときにオンし、ＳＯポートを“Ｈｉｇｈ”レベルに設定する。
【００６５】
このため、スキャン出力信号遮断機能付きスキャンフリップフロップ１１ａ乃至１１ｃなどに通常データが入力されて通常動作するとき、ＳＯポートから出力信号が出力されず、“Ｈｉｇｈ”レベルの電位に固定される。したがって、スキャンチェーンを構成するテスト系の回路が動作しないので半導体集積回路５０ａの消費電力を低減化することができる。
【００６６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６７】
例えば、実施例１では、スキャン出力信号遮断手段にＮｃｈ絶縁ゲート型電界効果トランジスタを用いているが、代わりにＰｃｈ絶縁ゲート型電界効果トランジスタを用いてもよい。その場合ゲートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの反転信号を入力させるのがよい。また、実施例１では、固定電位設定手段にＰｃｈ絶縁ゲート型電界効果トランジスタを用いているが、代わりにＮｃｈ絶縁ゲート型電界効果トランジスタを用いてもよい。その場合ゲートにテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅの反転信号を入力させるのがよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係るスキャン出力信号遮断機能付きスキャンフリップフロップを示す回路図。
【図３】本発明の実施例１に係るスキャン出力信号遮断機能付きスキャンフリップフロップの動作を示すタイミングチャート。
【図４】本発明の実施例２に係るスキャン出力信号遮断機能付きスキャンフリップフロップの動作を示すタイミングチャート。
【図５】本発明の実施例３に係る半導体集積回路を示す回路図。
【図６】本発明の実施例３に係るスキャン出力信号遮断機能付きスキャンフリップフロップを示す回路図。
【符号の説明】
【００６９】
１ａ〜ｃ、１１ａ〜ｃ  スキャン出力信号遮断機能付きスキャンフリップフロップ
２ａ、２ｂ  論理回路部
１０  スキャンフリップフロップ
５０、５０ａ  半導体集積回路
ＣＢＵＦＦ１  クロックバッファ
ＣＬＫ１、ＣＬＫＢ  クロック信号
ＣＩＮＶ１１〜１４  クロックドインバータ
Ｄａｔａ  Ｉｎ  データ入力信号
Ｄａｔａ  Ｏｕｔ  データ出力信号
ＩＮＶ１〜３、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１  インバータ
ＭＬＡＴＣＨ１  マスターラッチ回路
ＭＵＸ１  マルチプレクサ
Ｎ１〜７  ノード
ＮＴ１  Ｎｃｈ絶縁ゲート型電界効果トランジスタ
ＰＴ１、ＰＴ１１  Ｐｃｈ絶縁ゲート型電界効果トランジスタ
Ｓｃａｎ  Ｉｎ  スキャン入力信号
Ｓｃａｎ  Ｏｕｔ  スキャン出力信号
ＳＣＬＫ  システムクロック信号
ＳＬＡＴＣＨ１  スレーブラッチ回路
Ｔｅｓｔ  Ｅｎａｂｌｅ  テストイネーブル信号
Ｔ１  １周期
ＴＨ  “Ｈｉｇｈ”レベル期間
ＴＬ  “Ｌｏｗ”レベル期間
Ｖ１  テストイネーブル信号の“Ｈｉｇｈ”レベル電圧
ＶＤＤ  高電位側電源
ＶＮＨ  フリップフロップ内のノードの“Ｈｉｇｈ”レベル電圧
ΔＴ  信号の位相差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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