(57)【要約】【課題】本発明は、オペアンプを用いた遅延回路において、低電圧時でも所望の遅延量を作り出すことができるようにする。【解決手段】たとえば、遅延素子部１１は、インバータＩＮＶ１の出力に応じて、キャパシタＣ１を充電させる。遅延素子部１１とは相補的に動作する遅延素子部１２は、インバータＩＮＶ２の出力に応じて、キャパシタＣ２を放電させる。このとき、遅延素子部１１に設けられた抵抗素子Ｒ１の抵抗値と、遅延素子部１２に設けられた抵抗素子Ｒ２の抵抗値との比率を異ならせる。これにより、低電圧時にも、オペアンプ回路１３を構成するＮＭＯＳトランジスタ１３ｂのしきい値以上に、そのゲート−ソース間電圧Ｖｇｓ２を確保できるようにする。【選択図】      図２
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【特許請求の範囲】
【請求項１】
入力信号にしたがって、第１のキャパシタを充電させる、第１の抵抗素子を有する第１の遅延部と、
前記第１の遅延部と相補的に動作し、第２のキャパシタを放電させる、第２の抵抗素子を有する第２の遅延部と、
前記第１のキャパシタの充電レベルと前記第２のキャパシタの放電レベルとに応じて所望の遅延量を出力するオペアンプと
を具備した半導体集積回路装置であって、
前記第１のキャパシタの充電レベルと前記第２のキャパシタの放電レベルとのクロスポイントのレベルが、前記オペアンプに与えられる内部降圧電圧の１／２よりも高くなるように制御する手段を設けたことを特徴とする半導体集積回路装置。
【請求項２】
前記クロスポイントのレベルが、前記内部降圧電圧の１／２よりも高くなるように制御する手段が、前記第１の抵抗素子と前記第２の抵抗素子との抵抗値の比率を非対称とするものであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記クロスポイントのレベルが、前記内部降圧電圧の１／２よりも高くなるように制御する手段が、前記第１のキャパシタをエンハンスメント型、前記第２のキャパシタをディプレーション型とするものであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記クロスポイントのレベルが、前記内部降圧電圧の１／２よりも高くなるように制御する手段が、前記第１のキャパシタと前記第２のキャパシタとの容量値の比率を非対称とするものであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記クロスポイントのレベルが、前記内部降圧電圧の１／２よりも高くなるように制御する手段が、
前記第１の抵抗素子と前記第２の抵抗素子との抵抗値の比率を非対称とするもの、
前記第１のキャパシタをエンハンスメント型、前記第２のキャパシタをディプレーション型とするもの、
または、前記第１のキャパシタと前記第２のキャパシタとの容量値の比率を非対称とするもののうち、
少なくとも、いずれか２以上の組み合わせであることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するもので、たとえば、ＮＡＮＤ型フラッシュメモリに代表されるような不揮発性半導体記憶装置などで利用される、オペアンプを用いた遅延回路に関する。
【背景技術】
【０００２】
近年、携帯電子機器などへの不揮発性半導体記憶装置の搭載が一般的になってきている。携帯電子機器の場合、消費電力を低く抑える必要がある。そのため、搭載される不揮発性半導体記憶装置においても、内部電源電圧（内部降圧電圧）ＶＤＤの低電圧化が加速している。
【０００３】
すなわち、携帯電子機器などの低消費電力製品の強い市場要求に対抗するための有効な対策として、不揮発性半導体記憶装置の内部電源電圧ＶＤＤを下げることが検討されている。たとえば、従来のＮＡＮＤ型フラッシュメモリにおける内部電源電圧ＶＤＤは２．５Ｖ〜２．７Ｖが一般的であった。現在では、１．８Ｖ〜２．２Ｖが主流になりつつある。これにより、電源電圧ＶＣＣが３Ｖで、集積回路間のインターフェース（Ｉ／Ｏ）電圧ＶＣＣＱが１．８Ｖといった、低消費電力製品が製品化されようとしている。
【０００４】
しかしながら、不揮発性半導体記憶装置にあっては、内部電源電圧ＶＤＤの低電圧化にともない、遅延回路に用いられているオペアンプ回路が通常の動作をしなくなるという問題があった。また、遅延回路で用いられるオペアンプ回路の場合、プロセス条件または温度に対しても大きな依存が確認されている。
【０００５】
これらの改善策としては、オペアンプ回路に入力される電圧に、内部電源電圧ＶＤＤとは異なる、内部電源電圧ＶＤＤよりも高い電源電圧ＶＣＣを用いるなどの方法が考えられる。しかし、この方法では、所望の遅延量を作り出すことが可能になるものの、内部電源電圧ＶＤＤを下げることのメリットが薄れるという欠点があった。
【０００６】
なお、遅延回路を含む半導体集積回路装置としては、論理信号に含まれるグリッチを除去するためのフィルタ回路が、すでに提案されている（たとえば、特許文献１参照）。
【特許文献１】特開２００５−１３０１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点を解決すべくなされたもので、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能な半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、入力信号にしたがって、第１のキャパシタを充電させる、第１の抵抗素子を有する第１の遅延部と、前記第１の遅延部と相補的に動作し、第２のキャパシタを放電させる、第２の抵抗素子を有する第２の遅延部と、前記第１のキャパシタの充電レベルと前記第２のキャパシタの放電レベルとに応じて所望の遅延量を出力するオペアンプとを具備した半導体集積回路装置であって、前記第１のキャパシタの充電レベルと前記第２のキャパシタの放電レベルとのクロスポイントのレベルが、前記オペアンプに与えられる内部降圧電圧の１／２よりも高くなるように制御する手段を設けたことを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００９】
上記の構成により、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態が適用される、不揮発性半導体記憶装置の構成例を示すものである。なお、ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に説明する。
【００１２】
図１において、メモリセルアレイ１００は、データの電気的書き換えが可能な不揮発性メモリセルである、複数個のフラッシュメモリセル（スタックト・ゲート構造のＭＯＳ型トランジスタ）がマトリクス状に配置されて構成されている。メモリセルアレイ１００に近接して、ロウデコーダ１２０とデータ書き換えおよび読み出し回路（ページバッファ）１４０とが設けられている。ロウデコーダ１２０は、ワード線およびセレクトゲートトランジスタに対して、消去、書き込み、および、読み出しの各動作に必要な電圧を選択的に印加するものである。
【００１３】
データ書き換えおよび読み出し回路１４０は、ページ単位でデータの書き込みおよび読み出しを行うためのもので、ビット線ごとに設けられたセンスアンプ回路とラッチ回路とを含んで構成されている。このデータ書き換えおよび読み出し回路１４０には、ビット線を制御するためのカラムデコーダ１５０が接続されている。
【００１４】
ここで、メモリセルアレイ１００は、複数個のＮＡＮＤセルユニット（図示していない）を備えている。ＮＡＮＤセルユニットは、それぞれ、２個のセレクトゲートトランジスタと、セレクトゲートトランジスタ間に直列に接続された所定個のメモリセルとを有している。各ＮＡＮＤセルユニットの、一方のセレクトゲートトランジスタ（ドレイン側）は対応するビット線にそれぞれ接続され、他方のセレクトゲートトランジスタ（ソース側）は共通ソース線に接続されている。ロウ方向に並ぶメモリセルの各制御ゲート（コントロールゲート）は、対応するワード線に共通に接続されている。メモリセルに対するデータの書き込みおよび消去は、ＦＮトンネル電流を用いた、浮遊ゲート（フローティングゲート）への電子の注入／非注入によって行われる。
【００１５】
一方、入出力バッファ（データ入出力回路）１６０は、データの入出力およびアドレス信号などの入力に用いられる。すなわち、入出力バッファ１６０は、入出力（Ｉ／Ｏ）端子Ｉ／Ｏ０〜Ｉ／Ｏ７とデータ書き換えおよび読み出し回路１４０との間でデータの転送を行うとともに、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力される動作制御用のコマンドをコマンドレジスタ１７０に、アドレス信号をアドレスレジスタ１８０に、それぞれ転送する。コマンドレジスタ１７０は、入出力バッファ１６０からの動作制御用のコマンドをデコードし、また、それを保持するとともに、制御回路１１０に供給する。アドレスレジスタ１８０は、入出力バッファ１６０からのアドレス信号を保持するとともに、それをロウデコーダ１２０およびカラムデコーダ１５０に送る。
【００１６】
制御回路１１０は、コマンドレジスタ１７０および動作ロジックコントロール回路１９０の出力に応じて、高電圧発生回路１３０、データ書き込みおよび読み出し回路１４０、および、レディ／ビジーレジスタ（Ｒｅａｄｙ／Ｂｕｓｙ）２１０を制御するものである。動作ロジックコントロール回路１９０は、外部より供給される、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢなどの外部制御信号を取り込み、動作モードに応じた内部制御信号を発生する。内部制御信号は、入出力バッファ１６０でのデータラッチ、転送などの制御に用いられるとともに、制御回路１１０による動作制御に供される。
【００１７】
高電圧発生回路１３０は、制御回路１１０の制御のもと、動作モードに応じた電圧を生成し、それをメモリセルアレイ１００、ロウデコーダ１２０、および、データ書き換えおよび読み出し回路１４０に供給する。
【００１８】
レディ／ビジーレジスタ２１０は、制御回路１１０の制御のもと、チップ（ＮＡＮＤ型フラッシュメモリ）がレディ状態（Ｒ）にあるか、ビジー状態（ＢＢ）にあるかを、外部に知らせるためのものである。
【００１９】
なお、ＶＣＣはチップに与えられる電源電圧で、たとえば３Ｖ、ＶＣＣＱはインターフェース（Ｉ／Ｏ）電圧で、たとえば１．８Ｖ、ＶＳＳは接地電圧で、たとえば０Ｖとなっている。
【００２０】
ＶＤＤは、たとえば１．８Ｖ〜２．２Ｖの内部電源電圧（内部降圧電圧）で、入出力バッファ１６０および動作ロジックコントロール回路１９０などを構成する、遅延回路の動作用電圧として与えられる。
【００２１】
図２は、本発明の第１の実施形態にしたがった、オペアンプを用いた遅延回路（半導体集積回路装置）の構成例を示すものである。なお、ここでは、ＮＡＮＤ型フラッシュメモリの、動作ロジックコントロール回路１９０で用いられる遅延回路を例に説明する。
【００２２】
この遅延回路１０は、入力ノードＩＮに供給される、たとえば外部制御信号（論理信号）の立ち上がりエッジを所望の遅延量に応じて遅延させるもので、２つの遅延素子部１１，１２とカレントミラー型のオペアンプ回路１３とを有して構成されている。２つの遅延素子部１１，１２を外部制御信号にもとづいて相補的に動作させるために、入力ノードＩＮには２つのインバータＩＮＶ１，ＩＮＶ２が直列に接続されている。
【００２３】
また、インバータＩＮＶ１の出力端には、遅延素子部１１を構成するＰＭＯＳ（ｐ型ＭＯＳ）トランジスタ１１ａおよびＮＭＯＳ（ｎ型ＭＯＳ）トランジスタ１１ｂの各ゲートが接続されている。ＰＭＯＳトランジスタ１１ａのソースには、内部電源電圧ＶＤＤが供給されている。ＰＭＯＳトランジスタ１１ａのドレインには、抵抗素子Ｒ１の一端が接続されている。抵抗素子Ｒ１の他端は、ＮＭＯＳトランジスタ１１ｂのドレインに接続されている。ＮＭＯＳトランジスタ１１ｂのソースは、接地されている。また、抵抗素子Ｒ１の他端とＮＭＯＳトランジスタ１１ｂのドレインとの接続点には、キャパシタＣ１の一方の電極、および、オペアンプ回路１３の一方の入力端（入力ノードＮ１）が接続されている。
【００２４】
一方、インバータＩＮＶ２の出力端には、遅延素子部１２を構成するＰＭＯＳトランジスタ１２ａおよびＮＭＯＳトランジスタ１２ｂの各ゲートが接続されている。ＰＭＯＳトランジスタ１２ａのソースには、内部電源電圧ＶＤＤが供給されている。ＰＭＯＳトランジスタ１２ａのドレインには、抵抗素子Ｒ２の一端が接続されている。抵抗素子Ｒ２の他端は、ＮＭＯＳトランジスタ１２ｂのドレインに接続されている。ＮＭＯＳトランジスタ１２ｂのソースは、接地されている。また、抵抗素子Ｒ２の一端とＰＭＯＳトランジスタ１２ａのドレインとの接続点には、キャパシタＣ２の一方の電極、および、オペアンプ回路１３の他方の入力端（入力ノードＮ２）が接続されている。
【００２５】
なお、キャパシタＣ１，Ｃ２はともに容量値が同じディプレーション型であり、他方の電極はいずれも接地されている。
【００２６】
オペアンプ回路１３は、ドライバ用のＮＭＯＳトランジスタ１３ａ，１３ｂと、カレントミラー負荷を構成するＰＭＯＳトランジスタ１３ｃ，１３ｄとを有して構成されている。ＮＭＯＳトランジスタ１３ａはゲートが上記入力ノードＮ１に接続され、ドレインが上記ＰＭＯＳトランジスタ１３ｃのドレインに接続されている。ＮＭＯＳトランジスタ１３ｂはゲートが上記入力ノードＮ２に接続され、ドレインが上記ＰＭＯＳトランジスタ１３ｄのドレインに接続されている。ＮＭＯＳトランジスタ１３ａ，１３ｂのソースは互いに接続され、その共通ソース（制御ノードＮ０１）には活性化用のＮＭＯＳトランジスタ１３ｅのドレインが接続されている。ＮＭＯＳトランジスタ１３ｅのゲートは制御端子（図示していない）に接続され、ソースは接地されている。
【００２７】
ＰＭＯＳトランジスタ１３ｃ，１３ｄのソースには、それぞれ、内部電源電圧ＶＤＤが供給されている。ＰＭＯＳトランジスタ１３ｃ，１３ｄはゲートが互いに接続されるとともに、その共通ゲートがトランジスタ１３ｂ，１３ｄの共通ドレインに接続されている。そして、トランジスタ１３ａ，１３ｃの共通ドレインが遅延出力Ｖｏｕｔとして外部に取り出される。
【００２８】
本実施形態の場合、たとえば、抵抗素子Ｒ１，Ｒ２の抵抗値の比率を非対称（Ｒ１＜Ｒ２）とすることによって、内部電源電圧ＶＤＤの低電圧化によらず、所望の遅延量が得られるようにしている。すなわち、抵抗素子Ｒ１の抵抗値が抵抗素子Ｒ２の抵抗値よりも小さくなるように設定する。すると、キャパシタＣ１の充電時間（ＬＯＷ to ＨＩＧＨ）が早くなるとともに、キャパシタＣ２の放電時間（ＨＩＧＨ to ＬＯＷ）が遅くなる。こうして、キャパシタＣ１の充電レベルとキャパシタＣ２の放電レベルとのクロスポイントＣＰのレベルが、内部電源電圧ＶＤＤの１／２（ＶＤＤ／２）よりも大きくなるように調整する。こうすることにより、たとえ内部電源電圧ＶＤＤの低電圧化にともなって、オペアンプ回路１３のＮＭＯＳトランジスタ１３ａ，１３ｂの入力電圧が低下したとしても、ＮＭＯＳトランジスタ１３ａ，１３ｂのゲート−ソース間電圧Ｖｇｓ１，Ｖｇｓ２が、ＮＭＯＳトランジスタ１３ａ，１３ｂのしきい値に近くなって、ＮＭＯＳトランジスタ１３ａ，１３ｂが正常に動作せずに、所望の遅延量を作り出すことができないといった不具合を改善できるようになる。
【００２９】
次に、図３を参照して、上記した遅延回路１０の動作について説明する。ここでは、内部電源電圧ＶＤＤを１．４Ｖとし、抵抗素子Ｒ１，Ｒ２の抵抗値をそれぞれ５６ＫΩ，７０ＫΩとした場合について説明する。なお、同図（ａ）は本実施形態の場合のシミュレーション結果であり、同図（ｂ）は抵抗素子Ｒ１，Ｒ２の抵抗値の比率を同じにした従来の場合のシミュレーション結果を示すものである。
【００３０】
まず、本実施形態の説明をする前に、図２に示した構成において、たとえば抵抗素子Ｒ１，Ｒ２の抵抗値をともに５０ＫΩ（比率を１：１）とした従来の場合について説明する。内部電源電圧ＶＤＤが２．５Ｖ〜２．７Ｖであれば、オペアンプ回路１３は正常に動作するため、所望の遅延量を作り出せないといった問題はない。
【００３１】
これに対し、内部電源電圧ＶＤＤが１．４Ｖまで低下すると、たとえば図３（ｂ）に示すように、ＮＭＯＳトランジスタ１３ｂのゲート−ソース間電圧Ｖｇｓ２がしきい値以下となって、ＮＭＯＳトランジスタ１３ｂがカットオフする。これは、ＮＭＯＳトランジスタ１３ｂが正常に動作するための十分なゲート−ソース間電圧Ｖｇｓ２がとれなくなって、ＮＭＯＳトランジスタ１３ｂが動作していないことと同じである。このため、遅延出力Ｖｏｕｔは、ＮＭＯＳトランジスタ１３ａのゲート−ソース間電圧Ｖｇｓ１が、ＮＭＯＳトランジスタ１３ａのしきい値を超えるまでオフとなる。このように、内部電源電圧ＶＤＤが低電圧下すると、ＮＭＯＳトランジスタ１３ａ，１３ｂが通常の（正常な）動作をしなくなる。
【００３２】
そこで、ＮＭＯＳトランジスタ１３ｂのゲート−ソース間電圧Ｖｇｓ２を、最低でも、ＮＭＯＳトランジスタ１３ｂのしきい値以上に保つために、クロスポイントＣＰのレベルを内部電源電圧ＶＤＤの１／２（この例の場合、０．７Ｖ）よりも高くする必要が生じる。つまり、クロスポイントＣＰのレベルをあげることにより、十分なＮＭＯＳトランジスタ１３ｂのゲート−ソース間電圧Ｖｇｓ２を得ることが可能となる。
【００３３】
十分なゲート−ソース間電圧Ｖｇｓ２を得るために、本実施形態においては、抵抗素子Ｒ１の抵抗値を５６ＫΩに、抵抗素子２の抵抗値を７０ＫΩに、それぞれ設定する。これにより、たとえば図３（ａ）に示すように、キャパシタＣ１の充電が早く、キャパシタＣ２の放電が遅くなるように、それぞれ調整する。こうして、抵抗値の比率を非対称とすることによって、クロスポイントＣＰのレベルが内部電源電圧ＶＤＤの１／２よりも高くなるように制御する。その結果、たとえ内部電源電圧ＶＤＤが１．４Ｖまで低電圧下したとしても、オペアンプ回路１３は正常に動作するため、遅延出力Ｖｏｕｔとして、所望の遅延量、たとえば３０ｎｓｅｃを作り出すことが可能となる。
【００３４】
上記したように、内部電源電圧ＶＤＤの低電圧下にともなって、オペアンプ回路のＮＭＯＳトランジスタの入力電圧が低下したとしても、所望の遅延量を作り出すことができるようになる。すなわち、遅延回路に用いられる、オペアンプ回路の一対の抵抗素子の抵抗値の比率を非対称とし、相補的に動作する、一方のキャパシタの充電が早く、他方のキャパシタの放電が遅くなるように、それぞれ調整するようにしている。これにより、キャパシタの充電と放電のクロスポイントＣＰのレベルが内部電源電圧ＶＤＤの１／２よりも高くなるように制御できるようになるため、ＮＭＯＳトランジスタが通常動作するのに十分な、しきい値以上のゲート−ソース間電圧を確保することが可能となる。したがって、オペアンプ回路を低電圧時でも正常に動作させることができ、所望の遅延量を作り出すことが可能となるものである。その結果、たとえばＮＡＮＤ型フラッシュメモリでの読み出しの動作に時間を要するといった問題を解消できる。
【００３５】
なお、上記した第１の実施形態においては、十分なゲート−ソース間電圧Ｖｇｓ２を得るために、抵抗素子Ｒ１の抵抗値を５６ＫΩに、抵抗素子２の抵抗値を７０ＫΩに、それぞれ設定するようにした場合を例に説明したが、抵抗値の比率は、これに限定されるものではない。
【００３６】
たとえば、抵抗素子Ｒ１，Ｒ２の抵抗値の関係は、それぞれ、「１４ＫΩ：７０ＫΩ」、「２８ＫΩ：７０ｋΩ」、「４２ＫΩ：７０ＫΩ」などとすることもできる。ただし、抵抗値の比率が「１：１」のときの問題点については先に説明したが、逆に、抵抗値の比率が大きく異なるような場合（たとえば、１４ＫΩ：７０ＫΩ）、充放電のバランスが崩れ、所望の遅延量を得ることができなくなる。このことから、抵抗値の比率はどうでも良いわけではなく、クロスポイントＣＰのレベルが１／２ＶＤＤ以上で、しかも、充放電のバランスを考慮しなければならない。特に、抵抗値の比率が「１：５」となる組み合わせ（１４ＫΩ：７０ＫΩ）の場合、キャパシタの値にもよるが、シミュレーションでは「１：５」まで比率をアンバランスにしてしまうと、充放電のバランスが崩れ、ＶＤＤ依存が現れることも確認された。
【００３７】
また、本実施形態においては、同一の抵抗値（この例の場合、７ＫΩ）を有する複数の抵抗素子の接続／非接続を選択的に切り換えて、所望の抵抗値（同、５６ＫΩ，７０ＫΩ）を得るようにしている。そのため、抵抗素子Ｒ１，Ｒ２の抵抗値の関係が、抵抗値の差分の整数倍（同、７ＫΩ×２）となっている。抵抗素子Ｒ１，Ｒ２の抵抗値の関係は、最終的には、キャパシタＣ１の充電レベルとキャパシタＣ２の放電レベルとのクロスポイントＣＰのレベルを、内部電源電圧ＶＤＤの１／２よりも高くなるように制御できるものであればよい。要するに、必要な遅延量が得られるように、適宜、抵抗素子Ｒ１，Ｒ２の抵抗値の比率は設定することが可能である。
【００３８】
また、第１の実施形態においては、抵抗素子Ｒ１，Ｒ２の抵抗値の比率を変えることによって、クロスポイントＣＰのレベルを制御するようにした場合を例に説明したが、これに限らず、たとえばキャパシタＣ１をディプレーション型からエンハンスメント型のキャパシタに置き換えることによっても、クロスポイントＣＰのレベルの制御は可能であり、ほぼ同様の効果が得られる。つまり、エンハンスメント型のキャパシタを使用することで、ディプレーション型よりも速やかに充電させることができる。
【００３９】
また、ディプレーション型およびエンハンスメント型にかかわらず、キャパシタＣ１，Ｃ２の容量値の比率を異ならせることによっても、クロスポイントＣＰのレベルの制御は可能であり、ほぼ同様の効果が得られる。
【００４０】
また、抵抗素子の抵抗値の比率、キャパシタの型、および、キャパシタの容量値の比率のいずれか、少なくとも２つを組み合わせることによっても、クロスポイントＣＰのレベルの制御は可能であり、ほぼ同様の効果が得られる。
【００４１】
さらに、上記の実施形態においては、ＮＡＮＤ型フラッシュメモリの動作ロジックコントロール回路に用いられる遅延回路を例に説明したが、これに限らず、たとえばＤＲＡＭ、ＣＰＵ、ロジックＬＳＩなどの、デジタルデータを扱うすべての回路（製品）に適用することができる。
【００４２】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４３】
【図１】本発明にかかる、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。
【図２】本発明の第１の実施形態にしたがった遅延回路（半導体集積回路装置）の構成例を示す回路図。
【図３】遅延回路のシミュレーション結果について、従来回路と対比して示す図。
【符号の説明】
【００４４】
１０…遅延回路、１１，１２…遅延素子部、１１ａ，１２ａ…ＰＭＯＳトランジスタ、１１ｂ，１２ｂ…ＮＭＯＳトランジスタ、１３…オペアンプ回路、ＶＤＤ…内部電源電圧、Ｒ１，Ｒ２…抵抗素子、Ｃ１，Ｃ２…キャパシタ。
【図１】
2009105760.tif 000003
【図２】
2009105760.tif 000004
【図３】
2009105760.tif 000005