(57)【要約】【課題】アスペクト比の高い縦接続層において空隙が発生しても、表面での平坦性を確保することができる配線構造、記憶素子およびその製造方法を提供する。【解決手段】アスペクト比の大きな第１縦接続層１５Ａでは、製造プロセス上、空隙１８が発生するが、第１縦接続層１５Ａの上には第２縦接続層１５Ｂが形成されているので、空隙１８の影響は第２縦接続層１５Ｂの表面までは及ばない。これにより第１縦接続層１５Ｂおよび絶縁層１２の表面の平坦性が確保される。絶縁層１２および第２縦接続層１５Ｂの表面上に、Ｔｅなどのカルコゲナイド元素と共にＣｕなどイオン化可能な金属元素を含む記憶層１６および上部電極１７がこの順に積層され、記憶素子１を構成する。第２縦接続層１５Ｂとして、記憶層１６の構成材料に適した任意の材料を選択することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
記憶素子形成用の配線構造であって、
配線層と、
前記配線層上に形成されると共に前記配線層に達する溝を有する絶縁層と、
前記溝内の途中の位置まで埋設されると共に、前記配線層に電気的に接続された第１縦接続層と、
前記溝内に埋設され、前記第１縦接続層を覆うと共に表面が前記絶縁層と共通の平坦面を形成し、前記記憶素子の一方の電極を構成する第２縦接続層と
を備えたことを特徴とする配線構造。
【請求項２】
配線構造上に形成される記憶素子であって、
前記配線構造は、
配線層と、
前記配線層上に形成されると共に前記配線層に達する溝を有する絶縁層と、
前記溝内の途中の位置まで埋設されると共に、前記配線層に電気的に接続された第１縦接続層と、
前記溝内に埋設され、前記第１縦接続層を覆うと共に表面が前記絶縁層と共通の平坦面を形成し、前記記憶素子の一方の電極となる第２縦接続層とを備え、
前記絶縁層および第２縦接続層上にイオン化層を含む記憶層および他方の電極からなる積層構造を有する
ことを特徴とする記憶素子。
【請求項３】
前記第１縦接続層は、バリアメタル層を間にして前記溝内に埋設されている
ことを特徴とする請求項２に記載の記憶素子。
【請求項４】
配線構造に設けられた一方の電極、イオン化層を含む記憶層および他方の電極をこの順に有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、
前記配線構造は、
配線層と、
前記配線層上に形成されると共に前記配線層に達する溝を有する絶縁層と、
前記溝内の途中の位置まで埋設されると共に、前記配線層に電気的に接続された第１縦接続層と、
前記溝内に埋設され、前記第１縦接続層を覆うと共に表面が前記絶縁層と共通の平坦面を形成し、前記記憶素子の一方の電極となる第２縦接続層と
を備えたことを特徴とする記憶装置。
【請求項５】
配線構造上に記憶素子を形成するための方法であって、
配線層上に絶縁層を形成し、前記絶縁層に前記配線層に達する溝を形成する工程と、
前記溝内に導電性材料を埋設し前記配線層と電気的に接続した第１縦接続層を形成する工程と、
前記第１縦接続層の表面部分を選択的に除去することにより前記第１縦接続層の表面と前記絶縁層の表面との間に段差を形成する工程と、
前記段差を形成した後、前記第１縦接続層および前記絶縁層上に導電性材料を堆積させて前記記憶素子の一方の電極となる第２縦接続層を形成する工程と、
平坦化処理を行い、前記第２縦接続層および前記絶縁層の表面に共通の平坦面を形成する工程と、
前記絶縁層および第２縦接続層上にイオン化層を含む記憶層および他方の電極を形成する工程と
を含むことを特徴とする記憶素子の製造方法。
【請求項６】
前記第１縦接続層をバリアメタル層を間にして前記溝内に埋設する
ことを特徴とする請求項５に記載の記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化した記憶素子用の配線構造、この配線構造を備えた記憶素子およびその製造方法、並びに記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ＤＲＡＭ（Dynamic Random Access Memory）、不揮発性のメモリとしてのＦｅＲＡＭ（Ferroelectric Random Access Memory，強誘電体メモリ）などが用いられているが、各メモリセルを構成する素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってきている。そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
【０００３】
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【０００４】
ところで、このような素子の微細化および多層化が進むと、電気的な回路の中で配線を用いた構成が必要不可欠となっている。このような配線は、一般的には以下のような方法により形成されている。すなわち、まず、絶縁材料である二酸化シリコン（ＳｉＯ2 ）や酸化アルミニウム（Ａｌ2 Ｏ3 ）などに配線形状の溝を形成し、更には、多層構造における上下の配線を接続する際には、縦方向の配線の構造（plug）となる孔を形成する。そして、その溝、若しくは孔を含めたウェハ全面にＣＶＤ（Chemical Vapor Deposition ）やめっきなどの手法によりアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などの導電性材料を堆積させる。そして、ＣＭＰ（Chemical  Mechanical  Polish）などの手法を用いて、溝若しくは孔以外の導電性材料を研磨して除去すると共に、配線もしくは縦方向の配線（plug）部分の平坦化、および粗度改善を行う。
【０００５】
図６はこのような方法により形成される従来の多層配線構造を表すものである。この配線構造では、下層の配線層１０１の上に絶縁層１０２が積層されている。この絶縁層１０２には配線層１０１まで達する溝１０２Ａが設けられ、この溝１０２Ａにバリアメタル層１０３を間にして縦接続層（プラグ）１０４が埋設されている。この縦接続層１０４および絶縁層１０２の上には上層の配線層１０５が形成されている。上記記憶素子はこれら縦接続層１０４および配線層１０５を下部電極として、その上に記憶層および上部電極層をこの順で積層することにより形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このように縦方向の配線の上面に直接記録材料を配置した構造を有する記憶素子においては、下部電極材料が記憶素子に影響を与えることがあるため、メモリ特性の向上の観点から下部電極材料が重要な要素となる。すなわち、記憶素子のメモリ特性を向上させるためには、素子の下部電極にあたる縦接続層１０４の材料について、記録材料に応じた任意の材料を用いることができるプロセスや構造が望まれている。しかしながら、従来方法では、低比抵抗率などの電気的な特性や、生産プロセスにおける配線用溝または孔への材料の堆積のしやすさなどから、配線に使用される材料は、アルミニウム（Ａｌ），タングステン（Ｗ），銅（Ｃｕ）などが一般的となっており、任意の材料を用いることは非常に困難であるという問題があった。
【０００７】
また、上記記憶素子は極薄膜の積層構造により形成されることが多く、その下地となる面、すなわち配線層１０５の表面は平坦であることが望まれる。しかしながら、微細化に伴いアスペクト比が大きくなるにつれ、溝１０２Ａへの埋設材料が壁面に付着しやすくなり、上面が塞がる結果、上記縦接続層１０４の内部に空隙（ボイド）１０６が発生しやすくなるという問題があった。この空隙１０６は図６にも示したように縦接続層１０４の表面にも露出している。そして、この空隙１０６の影響で配線層１０５の表面には窪み１０５Ａや孔が生じ、そのため、従来では、記録材料の薄膜積層構造を理想的に形成することが困難であるという問題があった。この空隙１０６の発生による問題は、今後、微細化が進む中でさらに顕著になってくると考えられる。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、記憶素子の下部電極材料の選択性の幅を広げることができると共に、縦配線層において空隙が発生したとしても縦配線層の表面の平坦性を確保できる配線構造、この配線構造を有する記憶素子およびその製造方法、並びに記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の配線構造は、記憶素子形成用の配線構造であって、配線層と、配線層上に形成されると共に配線層に達する溝を有する絶縁層と、溝内の途中の位置まで埋設されると共に、配線層に電気的に接続された第１縦接続層と、溝内に埋設され、第１縦接続層を覆うと共に表面が絶縁層と共通の平坦面を形成し、記憶素子の一方の電極を構成する第２縦接続層とを備えたものである。  
【００１０】
また、本発明の記憶素子は、配線構造として上記本発明の配線構造を備えたものである。
【００１１】
更に、本発明の記憶装置は、配線構造に設けられた一方の電極、イオン化層を含む記憶層および他方の電極をこの順に有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、配線構造として、上記本発明の配線構造を備えたものである。
【００１２】
本発明の配線構造、記憶素子または記憶装置では、溝のアスペクト比が大きく、その結果第１縦接続層（縦接続層）において空隙が発生したとしても、第１縦接続層は第２縦接続層（縦接続層）により覆われているので、空隙の影響は第２縦接続層の表面までは及ばない。そのため、第２縦接続層および絶縁層の共通面の平坦性が確保され、第２縦接続層上に極薄膜からなる記憶素子が安定して形成される。
【００１３】
本発明の記憶素子の製造方法は、配線層上に絶縁層を形成し、その絶縁層に配線層に達する溝を形成する工程と、溝内に導電性材料を埋設し配線層と電気的に接続した第１縦接続層を形成する工程と、第１縦接続層の表面部分を選択的に除去することにより第１縦接続層の表面と絶縁層の表面との間に段差を形成する工程と、段差を形成した後、第１縦接続層および絶縁層上に導電性材料を堆積させて記憶素子の一方の電極となる第２縦接続層を形成する工程と、平坦化処理を行い、第２縦接続層および絶縁層の表面に共通の平坦面を形成する工程と、絶縁層および第２縦接続層上にイオン化層を含む記憶層および他方の電極を形成する工程とを含むもので、これにより上記本発明の配線構造および記憶素子を容易に形成することができる。
【発明の効果】
【００１４】
本発明の配線構造、記憶素子または記憶装置によれば、溝内の第１縦接続層を第２縦接続層により覆うようにしたので、溝のアスペクト比が大きく、その結果第１縦接続層において空隙が発生したとしても、空隙の影響は第２縦接続層の表面までは及ばない。そのため、第２縦接続層および絶縁層の共通面の平坦性が確保され、第２縦接続層上に極薄膜からなる記憶素子を安定して形成することができる。
【００１５】
また、本発明の記憶素子の製造方法によれば、溝内に埋設した第１縦接続層の上部部分を選択的に除去し、この除去部分を第２縦接続層で覆うようにしたので、本発明の記憶素子を容易に形成することができると共に、第２縦接続層の形成方法として、ＣＶＤ法やめっき法に限らず、スパッタ法も適用可能となる。また、第２縦接続層に用いる材料としても、例えば、Ａｌ，Ｗ，Ｃｕなどに制限されること無く、任意の材料を用いることが可能となる。すなわち、第２縦配線層を素子の下部電極とするメモリ構造においては、記憶材料に最適の下部電極材料を選定することができ、これによりメモリ特性が向上する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施の形態に係る配線構造を有する記憶素子の断面構成を表すものである。この配線構造では、例えばＡｌやＣｕからなる配線層１１の上に例えば二酸化シリコン（ＳｉＯ2）からなる絶縁層１２が形成され、この絶縁層１２には配線層１１まで達する溝１３が設けられている。この溝１３の断面形状は、アスペクト比の大きな（例えば、１０以上）矩形部分１３Ａと、その上部のアスペクト比の小さな（例えば、最大３）逆台形部分１３Ｂとにより構成されている。なお、図では紙面の都合上、上記アスペクト比に対応していない。矩形部分１３Ａには、例えばチタン（Ｔｉ）やタンタル（Ｔａ）またはこれらの合金からなるバリアメタル層１４を間にして第１縦接続層１５Ａが、また、逆台形部分１３Ｂには第２縦接続層１５Ｂが埋設されている。第１縦接続層１５Ａは例えばＡｌ，Ｗ，ＣｕあるいはＷ系の合金により構成される。一方、第２縦接続層１５Ｂは、例えばＡｌ，Ｗ，ＣｕあるいはＷ系の合金の他，窒化タングステン（ＷＮ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されてもよい。
【００１８】
バリアメタル層１４は、第１縦接続層１５Ａを構成する金属が絶縁層１２側に拡散するのを防止すると共に、配線層１１と第１縦接続層１５Ａとの密着性を良くするためのものである。第２縦接続層１５Ｂの表面は絶縁層１２の表面と共に共通の平坦面を形成している。第２縦接続層１５Ｂは記憶素子１の下部電極を兼ねており、この絶縁層１２および第２縦接続層１５Ｂ上に記憶層１６および上部電極１７がこの順に積層されている。すなわち、これら第２縦接続層（下部電極）１５Ｂ、記憶層１６および上部電極１７により記憶素子１が構成されている。
【００１９】
記憶層１６は第２縦接続層１５Ｂ側から積層された高抵抗層１６Ａおよびイオン化層１６Ｂにより構成されている。イオン化層１６Ｂは、イオン伝導材料と共に（イオン化可能な）金属元素として例えばＣｕ（銅）およびＺｒ（ジルコニウム）を含有している。イオン伝導材料としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。
【００２０】
高抵抗層１６Ａは、Ｃｕ−カルコゲナイドからなるイオン化層１６Ｂと接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。
【００２１】
上部電極１７には下部電極と同様の導電性材料を用いることができる。
【００２２】
本実施の形態の記憶素子１では、上記配線構造を通じて，第２縦接続層（下部電極）１５Ｂおよび上部電極１７を介して図示しない電源（パルス印加手段）から所定の電圧パルス或いは電流パルスを印加すると、記憶層１６の電気的特性、例えば抵抗値が変化し、これにより情報の記憶，消去，更に読み出しが行われる。なお、このような記憶素子１を多数、例えばマトリックス状に配置することにより本発明の記憶装置を構成することができる。
【００２３】
ここで、上記配線構造では、アスペクト比の大きな第１縦接続層１５Ａでは、後述のような製造プロセス上、空隙１８が発生するおそれがあるが、この空隙１８の上にはアスペクト比の小さな第２縦接続層１５Ｂが形成されているので、空隙１８の影響は第２縦接続層１５Ｂの表面までは及ばない。よって、第２縦接続層１５Ｂおよび絶縁層１２の表面の平坦性が確保されている。
【００２４】
次に、図２〜図５を参照して上記配線構造を備えた記憶素子の製造方法について説明する。
【００２５】
まず、図２（Ａ）に示したように、ＡｌやＣｕからなる配線層１１上に、例えば、ＣＶＤ法（Chemical Vapor Deposition , 化学的気相成長法) により例えばＳｉＯ2 からなり、膜厚４００ｎｍの絶縁層１２を形成する。続いて、図２（Ｂ）に示したように、この絶縁層１２上に開口２０Ａを有するレジスト（感光性樹脂）層２０を形成する。
【００２６】
次に、図２（Ｃ）に示したように、レジスト層２０をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching，反応性イオンエッチング）法，ＩＭ（Ion Milling ，イオンミリング）法、ウェットエッチング法などにより、配線層１１が露出するまで絶縁層１２を選択的に除去し、溝１３を形成する。次いで、レジスト層２０を除去する。なお、レジスト層２０としては、例えば、紫外線などを用いた露光装置用フォトレジストや電子線を用いた電子線描画用のＥＢ（Electron Beam ，電子線）レジストが挙げられる。
【００２７】
次いで、図３（Ａ）に示したように、溝１３の内壁面、配線層１１および絶縁層１２上に、例えば、マグネトロンスパッタ法によりＴｉやＴａまたはこれらの合金からなる厚み５ｎｍのバリアメタル層１４を形成し、続いて例えば、ＣＶＤ法により例えば、Ａｌ，ＷまたはＣｕなどからなる導電性材料を６００ｎｍの厚さで堆積させ、第１縦接続層１５を形成する。このとき、溝１３のアスペクト比が大きい（溝１３の深さに対して、開口幅が小さい）ことから、埋設される導電性材料が溝１３の底部よりも壁面の上部に付着しやすくなり、そのため溝１３の上面が塞がってしまい、その結果第１縦接続層１５の内部に空隙１８が生じることがある。
【００２８】
次に、図３（Ｂ）に示したように、例えば、ＣＭＰ法により第１縦接続層１５のうち溝１３以外の部分を除去し、第１縦接続層１５の表面およびバリアメタル層１４の表面を平坦化する。このとき第１縦接続層１５の表面には空隙１８が露出した状態となる。このときの研磨条件は、バリアメタルの研磨レートが第１縦接続層１５の導電性材料の研磨レートに対して極端に低くなるように設定するもので、これにより第１縦接続層１５のみを容易に研磨することができる。
【００２９】
続いて、図３（Ｃ）に示したようにバリアメタル層１４の絶縁層１２の表面部分を除去する。このとき第１縦接続層１５の研磨と同様にＣＭＰ法を用いるが、ここでは、バリアメタルの方が研磨レートが高くなる研磨用スラリーを用いる。これによりバリアメタルを除去できると共に、絶縁材料と導電性材料の異材質境界部分においての平坦化が可能となる。以上は、従来方法と共通するが、続いて、図４（Ａ）〜（Ｃ）および図５（Ａ）〜（Ｃ）を参照して本実施の形態の特徴となるプロセスについて説明する。
【００３０】
まず、図４（Ａ）に示したように、例えば、ＣＭＰ法によりバリアメタル層１４と第１縦接続層１５との表層部分を除去し、バリアメタル層１４および第１縦接続層１５（第１縦接続層１５Ａ）と絶縁層１２との間に、例えば、深さ３０ｎｍの段差（リセス）２１を形成する。このとき、絶縁層１２の絶縁材料に対してバリアメタル層１４および第１縦接続層１５Ａの導電性材料の方が研磨レートが高い条件で研磨することにより、段差２１を容易に形成することができる。なお、段差２１の深さはＣＭＰの研磨時間により制御可能である。このように段差２１が形成されることにより、溝１３の上部部分の断面形状は、アスペクト比の大きな（例えば１０以上）矩形部分１３Ａに対してアスペクト比の小さな（例えば、最大３）逆台形部分１３Ｂとなる。
【００３１】
次に、図４（Ｂ）に示したように、バリアメタル層１４，第１縦接続層１５Ａおよび絶縁層１２の上に段差２１の深さ以上の膜厚、例えば、膜厚５０ｎｍの第２縦接続層１５Ｂを形成する。ここで、第２縦接続層１５Ｂの形成方法は、図４（Ａ）に示したように段差２１のアスペクト比が小さい（段差２１の深さに対して、開口幅が十分大きい）ため、ＣＶＤ法やめっき法に限らず、例えばスパッタ法も適用可能である。また、スパッタ法を適用できることから、第２縦接続層１５Ｂとなる導電性材料は、Ｗ，ＣｕまたはＡｌに限定されることなく、種類は多岐にわたり、任意の材料を用いることができる。本実施の形態では、例えば、Ｗを用いた合金、例えば、窒化タングステン（ＷＮ）、タングステンニオブ（ＷＮｂ）またはタングステンジルコニウム（ＷＺｒ））とする。
【００３２】
次に、図４（Ｃ）に示したように、第２縦接続層１５Ｂの上に、スピンコーティング法により、例えば、フォトレジストやＥＢレジストからなるレジスト層２３を形成する。この方法によれば、回転している基板の中央部、すなわち第２縦接続層１５Ｂの段差２１部分にレジストを供給することにより、レジスト層２３の表面を平坦化することができる。その後、レジストエッチバック方法により、第２縦接続層１５Ｂおよびレジスト層２３をエッチングし、第２縦接続層１５Ｂの表面を平坦化する。このように第２縦接続層１５Ｂを平坦化する方法としてレジストエッチバック法を用いることにより、第２縦接続層１５Ｂの表面の粗度精度を向上させることができ、第２縦接続層１５Ｂの導電性材料と絶縁層１２の絶縁材料との異材質間におけるリセスの発生を抑制でき、これにより高い制御性を得ることが可能となる。
【００３３】
このエッチバック工程は、レジスト層２３のエッチングを行う第１工程と、第２縦接続層１５Ｂのエッチングを行う第２工程とに分けられる。第１工程では、図５（Ａ）に示したように、例えばＩＭ法により、レジスト層２３の第２縦接続層１５Ｂの凹部分に存在するもの以外の部分を除去する。このとき、ＩＭ法では、除去した物質の再付着を防止すると共に、対象物の表面粗度を低減して平坦化性を高めるために、その処理角度を、例えば約５０度の低角度とする。なお、エッチング方法には、ＩＭ法に限らず、例えばＲＩＥ法も利用可能である。
【００３４】
続いて，図５（Ｂ）に示したようにＩＭ法によりレジスト層２３と第２縦接続層１５Ｂの両方を同時に除去する。このとき、レジスト層２３のレジスト材と第２縦接続層１５Ｂの導電性材料とのエッチングレートが同等である場合には、一度のレジスト塗布で第２縦接続層１５Ｂの平坦化処理が可能である。一方、エッチングレートが第２縦接続層１５Ｂの導電性材料に対して低いレジスト材を用いると、レジストが完全に除去されても第２縦接続層１５Ｂには凹形状が残ってしまう。このような場合にはレジスト塗布とＩＭ処理を繰り返すことにより、第２縦接続層１５Ｂの表面を平坦化することができる。
【００３５】
このような方法により、本実施の形態では、第２縦接続層１５Ｂと絶縁層１２との間の段差は約２ｎｍ程度まで低減され、第２縦接続層１５Ｂおよび絶縁層１２の表面が実質的に平坦化される。
【００３６】
続いて、図１に示したように、例えばＧｄ酸化膜から成る高抵抗層１６Ａを形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。次に、イオン化層１６Ｂ、例えば、ＣｕＴｅＳｉＺｒ膜を、ＤＣマグネトロンスパッタリングで形成する。次に、上部電極１７として例えばＷ膜を成膜する。このようにして本実施の形態の配線構造を備えた記憶素子１を形成することができる。
【００３７】
以上のように本実施の形態では、第１縦接続層１５Ａの内部に生じた空隙１８を覆うように第２縦接続層１５Ｂを形成するようにしたので、縦配線層の表面が平坦化され、凹形状などを無くすことが可能となる。これにより、縦配線層の表面に成膜される極薄膜積層メモリ材料についても、その膜厚や積層間の界面が散乱することなく、均一な積層膜を形成することが可能となる。
【００３８】
また、本実施の形態では、第２縦接続層１５Ｂの形成方法としてＣＶＤ法やめっき法に限らずスパッタ法も適用でき、また、その材料としても、Ｗ，ＣｕまたはＡｌに限定されることなく、任意の材料を用いることができる。よって、第２縦接続層（下部電極）１５Ｂの構成材料を、記憶層１６の構成材料に併せて最適の材料を選択することができ、これによりメモリ特性が向上する。
【００３９】
更に、本実施の形態では、レジストエッチバックによる平坦化処理を施すようにしたので、第２縦接続層１５Ｂに対して任意材料を用いた場合においても、その周辺の絶縁材料との間に凹部等が発生することを回避することが可能となり、制御精度の高い平坦化処理が可能となる。これによっても、段差の境界部分における薄膜の厚みが均一となり、数ナノメートル単位の極薄膜領域での材料の成膜が可能になると共に、積層間に配置する同様に薄膜の絶縁膜を均一に形成することができる。更に、ＣＭＰ法による平滑化技術のように多くの要素技術を組み合わせる必要が無いことから、製造プロセスが簡略化される。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態に係る配線構造を備えた記憶素子の断面図である。
【図２】上記素子の製造方法を工程毎に表す断面図である。
【図３】図２に続く工程を表す図である。
【図４】図３に続く工程を表す図である。
【図５】図４に続く工程を表す図である。
【図６】従来の配線構造を表す断面図である。
【符号の説明】
【００４１】
１…記憶素子、１１…配線層、１２…絶縁層、１３…溝、１４…バリアメタル層、１５Ａ…第１縦接続層、１５Ｂ…第２縦接続層（下部電極）、１６…記憶層、１６Ａ…高抵抗層、１６Ｂ…イオン化層、１７…上部電極、１８…空隙、２０，２３…レジスト層、２１…段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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