(57)【要約】【課題】インダクタを備える半導体装置において、ゲッタリング能力を確保しつつインダクタのＱ値を向上する。【解決手段】半導体基板６上に形成された絶縁膜４と、絶縁膜４上に形成されたインダクタ５とを備え、半導体基板６は、第１導電型の半導体層１と、半導体層１上に形成された第１導電型の埋め込み層２と、埋込層２上に形成された第１導電型の表面層３とを有している。埋込層２には、半導体層１及び表面層３のいずれよりも高濃度に第１導電型不純物がドープされ、更に第２導電型不純物がドープされている。【選択図】図１
2009252797.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成されたインダクタを備え、
前記半導体基板は、第１導電型の半導体層と、前記半導体層上に形成された第１導電型の埋込層と、前記埋込層上に形成された第１導電型の表面層とを有しており、
前記埋込層には、前記半導体層及び前記表面層のいずれよりも高濃度に第１導電型不純物がドープされ、更に第２導電型不純物がドープされていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体基板はシリコンからなり、
前記第１導電型不純物はボロンであり、
前記第２導電型不純物はリン、ヒ素及びアンチモンの少なくとも１つであることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記埋込層において、前記第１導電型不純物のピーク濃度と前記第２導電型不純物のピーク濃度とは同等であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記埋込層において、前記第１導電型不純物の濃度プロファイルと前記第２導電型不純物の濃度プロファイルとが同等であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記埋込層において、前記第１導電型不純物の濃度プロファイルのピーク濃度が１×１０17ｃｍ-3以上であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記埋込層に酸素がドープされていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記埋込層にドープされている酸素の濃度が１×１０19ｃｍ-3以上であることを特徴とする半導体装置。
【請求項８】
請求項１〜５のいずれか一つにおいて、
前記半導体基板はシリコンからなり、
前記埋込層において、更にシリコンが導入されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを備えた半導体装置に関し、特に、ゲッタリング能力を確保しつつ、基板に発生する渦電流を抑制することによるインダクタの特性向上を図った半導体装置に関する。
【背景技術】
【０００２】
携帯電話に代表される移動体通信の端末機器において、アナログ電波の送受信部に電圧制御発信器（以下、ＶＣＯ回路と呼ぶ；voltage controlled oscillator ）が広く利用されている。近年、端末機器の小型化・高性能化・低価格化の要望に対応するため、Ｓｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）プロセスにより形成されたベースバンド処理回路にＶＣＯ回路のような高周波アナログ回路を内蔵した高周波集積回路（以下、ＲＦＩＣと呼ぶ；Radio Frequency Integrated Circuit）が開発されている。ＶＣＯ回路のような高周波アナログ回路を実現するためには、受動素子の一つとしてインダクタが必要とされている。
【０００３】
一般にインダクタの性能指標の一つとしてＱ値（Quality Factor）がある。Ｑ値は、インダクタにおいて発生する電力損失の程度を表しており、Ｑ値が大きいほどインダクタの電力損失が少なく高性能なインダクタであることを示す。特に低消費電力が要求される携帯電話等の移動体通信端末機器の場合、Ｑ値の高い高性能なインダクタが必要とされる。インダクタのＱ値がわずかに改善することによっても、同一の位相雑音を有するＶＣＯの消費電流を大幅に低減することができるため、Ｑ値の向上はＲＦＩＣの性能向上に非常に重要である。一例として、あるＶＣＯ回路での見積もりによると、Ｑ値が１向上するだけで、同一の位相雑音を有する回路における消費電流を約１５％削減することができる。
【０００４】
図５（ａ）は、一般的なインダクタを有する半導体装置１００の断面を示す図である。
【０００５】
図５（ａ）に示す通り、Ｐ型半導体基板１０１上に絶縁膜１０２が設けられており、該絶縁膜１０２上にアルミニウム等からなる金属配線が渦巻き状又は円形状の平面形状に形成されることによりインダクタ１０３が設けられている。ここで、絶縁膜１０２の中には例えば６段の配線（図示せず）が設けられていても構わない。
【０００６】
しかしながら、このようにＰ型半導体基板１０１上にシリコン酸化膜等の絶縁膜１０２を介してインダクタ１０３を形成した場合、ＧａＡｓ基板等の化合物半導体基板に比べてシリコン基板の抵抗率が低いため、インダクタ１０３に流れる高周波電流に起因して発生する磁界により、Ｐ型半導体基板１０１表面に大きな渦電流が流れる。この結果、ＧａＡｓ基板等の抵抗率の高い基板上に形成されたインダクタに比較して、シリコン基板上に形成されたインダクタはＱ値が低く、電力損失が大きいことが知られている。
【０００７】
インダクタのＱ値を向上させるためには、Ｂ濃度の低い高抵抗基板を用いることが望ましい。しかし、このような高抵抗基板を用いると。Ｂ濃度が低いのであるから、基板内のＢによるゲッタリング能力（特に、ＦｅやＣｕに対して有効なゲッタリング能力）を十分に得ることができない。ゲッタリング能力が低下すると、ＭＯＳトランジスタの接合リークの増加、ゲート絶縁膜の信頼性の低下等、不具合が発生する。特に、配線としてＣｕを用いる微細プロセスでは、Ｃｕ汚染防止の点からもゲッタリング能力を維持することが重要であり、ゲッタリング能力の低下はＲＦＩＣの品質低下を引き起こしてしまう。
【０００８】
一方で、一般的なＣＭＯＳ技術によると、Ｐ＋バルク基板上に形成したＰドープのエピタキシャル層を含む基板（以下、Ｐ／Ｐ＋エピ基板）が用いられている。図５（ｂ）に、Ｐ＋バルク基板１１１ａ上にＰドープエピタキシャル層１１１ｂを形成したＰ／Ｐ＋エピ基板１１１を用いてインダクタ１０３を含む半導体装置１００ａを構成した例を示している。このようなＰ／Ｐ＋エピ基板１１１は０．０１ｍΩ程度の低い抵抗率を有するため、インダクタに発生する磁界により渦電流が流れてしまい、Ｑ値の高いインダクタを形成することができない。しかしながら、Ｐ／Ｐ＋エピ基板は、バルク基板内に存在する高濃度のＢがＦｅやＣｕとペアを形成するために高いゲッタリング能力を有することが知られている。
【０００９】
このようにＰ／Ｐ＋エピ基板は、その低い抵抗率の効果としてインダクタのＱ値を低下させるが、一方で、ラッチアップを抑制するとともに不純物のゲッタリングを促進することができる。このため、ＣＭＯＳなどの能動素子の信頼性を向上させ、高歩留まりを実現することができるという利点を有する。
【００１０】
以上のように、微細ＣＭＯＳを用いてＲＦＩＣを製造する場合、ゲッタリング能力を確保しつつインダクタの性能を向上せる必要がある。
【００１１】
このような点に関して、特許文献１（特開２０００−１５０７８３号公報）には、バルク基板内に、Ｂなどの不純物を高濃度にドープして抵抗率を低くした埋込層を設ける技術が開示されている。これにより、ラッチアップ特性を維持し、ゲッタリング性能を確保したままインダクタの特性を向上させることができると記載されている。
【００１２】
また、特許文献２（特開２００３−１３３４３０号公報）には、バルク基板内に、Ｂ等の不純物を高濃度にドープすることにより低抵抗の埋込層をＣＭＯＳ等の能動素子の下部には設けると共に、インダクタの下部のシリコン基板内には埋込層を設けないという技術が開示されている。これにより、ラッチアップ特性を維持し、能動素子の下部におけるゲッタリング能力を確保したままインダクタの特性を向上させることができると記載されている。
【特許文献１】特開２０００−１５０７８３号公報
【特許文献２】特開２００３−１３３４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述の技術には以下に示すような課題がある。
【００１４】
特許文献１に開示されている半導体装置の場合、インダクタの下部にも抵抗率が低い埋込層が形成されているため、この埋込層内を渦電流が流れてしまい、インダクタの性能を十分に向上させることはできない。特に、インダクタの特性向上を目的としてバルク基板や埋込層上部の表面層を高抵抗にした場合にも、低抵抗の埋込層の影響が大きくなってしまうため、バルク基板や表面層を高抵抗にすることによるインダクタの性能向上効果を十分に得ることができない。
【００１５】
また、特許文献２に開示されている半導体装置の場合、インダクタ下部の領域にはＢ等の不純物が高濃度にドープされた埋込層が存在しないため、基板における渦電流の発生を抑制してインダクタのＱ値を向上する効果は望める。しかしながら、インダクタ下部の領域においては不純物濃度が低いためにゲッタリング能力が不十分になってしまう。
【００１６】
インダクタの使用が不可欠なＲＦＩＣにおいて、一般にインダクタはチップ内に占める面積が大きい。このため、インダクタ下部の領域にも効果的なゲッタリングサイトを形成し、十分なゲッタリング能力を確保しなければならない。更に、ＲＦＩＣの場合、インダクタの占有面積が大きいため、一般に、可能な限りインダクタ周辺部まで素子を配置したり、場合によってはインダクタ下部の領域にも素子を配置する手法が取られる。このような場合、インダクタ下部の領域にもゲッタリングサイトを形成することが特に必要とされる。このように、ゲッタリング性能を確保することが課題となっている。
【００１７】
本発明は、前記の課題に鑑みてなされたものであって、インダクタを備えた半導体装置において、ゲッタリング能力を確保しつつ、インダクタの特性向上を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上に絶縁膜を介して形成されたインダクタを備え、半導体基板は、第１導電型の半導体層と、半導体層上に形成された第１導電型の埋め込み層と、埋込層上に形成された第１導電型の表面層とを有しており、埋込層には、半導体層及び表面層のいずれよりも高濃度に第１導電型不純物がドープされ、更に第２導電型不純物がドープされている。
【００１９】
本発明の半導体装置によると、埋込層におけるゲッタリング能力を確保すると共に、埋込層の低抵抗化を避けることができる。つまり、半導体基板内に設けられた埋込層に第１導電型不純物がドープされているため、不純物の導入によるゲッタリング能力が確保されている。これと共に、第１導電型不純物に加えて第２導電型不純物の両方がドープされていることにより、第１導電型不純物のみがドープされている場合に比べて不純物の実効的な濃度が低下しており、埋込層の低抵抗化は抑制されている。この結果、ゲッタリング能力の確保により接合リークの増加、ゲート絶縁膜の信頼性低下等の品質低下を避けると共に、埋込層の低抵抗化抑制により渦電流を抑制してインダクタのＱ値を向上することができる。
【００２０】
尚、半導体基板はシリコンからなり、第１導電型不純物はボロンであり、第２導電型不純物はリン、ヒ素及びアンチモンの少なくとも１つであることが好ましい。
【００２１】
本発明の半導体装置を実現するためには、このような半導体基板の材料及び不純物を用いることができる。
【００２２】
また、埋込層において、第１導電型不純物のピーク濃度と第２導電型不純物のピーク濃度とは同等であることが好ましい。
【００２３】
これにより、埋込層における実効的な不純物濃度の濃度を低下させて、埋込層の低抵抗化を避けることが確実にできる。
【００２４】
また、埋込層において、第１導電型不純物の濃度プロファイルと第２導電型不純物の濃度プロファイルとが同等であることが好ましい。
【００２５】
これにより、更に確実に埋込層の低抵抗化を避けることができる。
【００２６】
また、埋込層において、第１導電型不純物の濃度プロファイルのピーク濃度が１×１０17ｃｍ-3以上であることが好ましい。
【００２７】
このようなピーク濃度を有するように第１導電型不純物がドープされていると、十分なゲッタリング能力を確保することができる。
【００２８】
また、埋込層に酸素がドープされていることが好ましい。
【００２９】
このように、埋込層において第１導電型不純物及び第２導電型不純物に加えて酸素がドープされていると、埋込層が高抵抗化する。これにより、更にインダクタのＱ値を向上させることができる。
【００３０】
また、埋込層にドープされている酸素の濃度が１×１０19ｃｍ-3以上であることが更に好ましい。
【００３１】
このような濃度の酸素が導入されていると、埋込層において格子欠陥が発生するため、ゲッタリング能力が向上する。
【００３２】
また、半導体基板はシリコンからなり、埋込層において、更にシリコンが導入されていることが好ましい。
【００３３】
シリコンの導入により、埋込層において格子欠陥が発生し、ゲッタリング能力が向上する。この場合、埋込層には結晶格子を構成するシリコンに加えて過剰な数のシリコンが含まれることになる。
【発明の効果】
【００３４】
本発明に係る半導体装置によると、半導体基板に対する不純物導入によるゲッタリング能力を確保すると共に、基板の低抵抗化を抑制して基板に発生する渦電流を抑制することによるインダクタの特性（Ｑ値）を向上させることができる。
【発明を実施するための最良の形態】
【００３５】
（第一の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら具体的に説明する。本実施形態の半導体装置は、インダクタ下部の基板領域において、どちらも低不純物濃度であるバルク層と表面層との間に、Ｐ型不純物及びＮ型不純物が共にドープされた埋込層を有することを特徴としている。
【００３６】
図１は、本実施形態に係るインダクタを含む半導体装置１０の断面構造を模式的に示した図である。
【００３７】
図１に示す通り、本実施形態の半導体装置１０において、半導体基板６上に絶縁膜４が形成され、該絶縁膜４上にインダクタ５が形成されている。半導体基板６は、厚さが例えば７５０μｍのＰ型のシリコンからなり、その上面付近において、不純物のドープされたＰ型で且つ厚さ１〜３μｍの埋込層２が設けられている。半導体基板６における埋込層２の上の部分は１０〜１００Ωｃｍ程度の抵抗率を有する厚さ１〜５μｍで且つＰ型の表面層３、埋込層２の下の部分は１０〜１０００Ωｃｍ程度の抵抗率を有するＰ型のバルク層１である。
【００３８】
埋込層２には、Ｎ型の不純物（例えば、リン）とＰ型の不純物（例えば、ボロン）とが共にドープされている。但し、実効的な不純物濃度を低くするために、Ｎ型不純物及びＰ型不純物それぞれの濃度が同等になるようにドープが行なわれている。より正確には、Ｎ型不純物及びＰ型不純物それぞれの深さ方向に関する濃度プロファイルが重なるようにドープが行なわれている。また、Ｐ型不純物としてのボロンの濃度プロファイルにおけるピーク濃度は、例えば１×１０17ｃｍ-3であり、Ｎ型不純物としてのリンも同様のピーク濃度を有する。
【００３９】
このような埋込層２の形成方法としては、例えば半導体基板６に対してボロン及びリンを高エネルギー注入し、その後に熱処理により不純物を活性化することにより、半導体基板６に対して埋込層２とその上の表面層３とを同時に形成することができる。別の方法としては、半導体基板に対してボロンとリンとを注入して埋込層を形成した後に、該埋込層上に一般的なエピタキシャル成長技術によって表面層を形成することもできる。
【００４０】
また、半導体基板６上（表面層３上）の絶縁膜４は、厚さが例えば４μｍである。該絶縁膜４内には、例えば６段の配線（図示せず）が設けられている。絶縁膜４上のインダクタ５は、例えば厚さ３μｍのアルミニウムからなり、渦巻き状の平面形状に形成されている。但し、渦巻き状の他に、円形状の平面形状に形成されていても良い。
【００４１】
次に、埋込層２について更に説明する。より詳しくは、深さ方向におけるボロンの濃度プロファイルとリンの濃度プロファイルとを同等にして、実際に導入されている不純物の濃度に比べて不純物の実効的な濃度を低くしていること、及び、そのような構成を実現する方法について、具体例を示して説明する。
【００４２】
図２は、本実施形態の半導体装置１０において半導体基板６に埋込層２を形成した後の深さ方向に関する濃度プロファイル（シミュレーション結果）を示す図である。
具体的には、表面に厚さ１５ｎｍの酸化膜が形成された抵抗率１０ΩｃｍのＰ型半導体基板に、ボロンとリンとをそれぞれイオン注入した後、９００℃で且つ６０秒間のＲＴＡ（Rapid Thermal Annealing）処理を行なった場合の濃度プロファイルのシミュレーション結果を示している。但し、ボロンについては三回に分けてイオン注入を行ない、それぞれの注入条件（ドーズ量及び注入エネルギー）は、１．１５×１０13ｃｍ-2で且つ１６００ｋｅＶ、３．７×１０12ｃｍ-2で且つ１３００ｋｅＶ、９．０×１０11ｃｍ-2で且つ２０００ｋｅＶとした。また、リンについては一回の注入を行ない、注入条件は１．４×１０14ｃｍ-2で且つ３０００ｋｅＶとした。
【００４３】
図２の場合、３×１０15ｃｍ-3程度のボロンを含む半導体基板を用いており、注入されたボロンのピークが深さ２．３μｍ付近に現れている。また、深さ０〜１．５μｍの範囲が表面層３、深さ１．５〜３．０μｍの範囲がボロン濃度の高くなった埋込層２、深さ３．０μｍよりも深い部分がバルク層１であるものと考えることができる。埋込層２において、ボロンの濃度プロファイルとリンの濃度プロファイルとは概ね重なっており、ネットの濃度プロファイルはボロンの濃度プロファイルに比べて低くなっている。
【００４４】
図２のボロン、リン及びネット（ボロン−リン）の濃度プロファイルは一例を示すのみのものであるが、注入条件を適宜選択することにより、Ｎ型不純物の濃度プロファイルとＰ型不純物の濃度プロファイルとが同等でほぼ重なるように形成することが可能である。
【００４５】
但し、Ｎ型不純物の濃度プロファイルとＰ型不純物の濃度プロファイルとが完全に重なる必要があるのではない。埋込層２の低抵抗化に寄与する実効的な不純物の濃度を低下させることができるようにそれぞれの不純物がドープされていれば良い。例えば、ボロンのピーク濃度に対してリンのピーク濃度が８０％以上で且つ１００％未満であるようにすると、本発明の効果を十分に得ることができる。
【００４６】
このように、半導体基板６の埋込層２にはボロンが高濃度にドープされているため、埋込層２はゲッタリングサイトとして機能することができる。特に、ボロンのピーク濃度が１×１０17ｃｍ-3以上ドープされていれば、十分なゲッタリング性能を発揮することができる。尚、１×１０17ｃｍ-3という濃度は、一般的な抵抗率１０Ωｃｍ程度のＰ型基板と比較して約１００倍の濃度に相当する。尚、ドーピング可能な範囲を考えた場合、実用上のボロンのピーク濃度は１×１０21ｃｍ-3程度が上限である。
【００４７】
これと共に、本実施形態における埋込層２については、Ｐ型不純物であるボロンに加えてＮ型不純物であるリンがドープされており、これらの不純物の濃度プロファイルが重なるように設定されている。このため、ボロンのみがドープされている場合に比べて埋込層２の抵抗率は高くなっている。図２に示す例の場合、ボロンのみがドープされているのであればピーク濃度が１×１０17ｃｍ-3であって抵抗率は約０．１Ωｃｍとなる。これに対し、リンのドープも行なわれていることにより補償された実効的なボロン濃度（ボロンの濃度からリンの濃度を減算した濃度）は１×１０16〜３×１０16ｃｍ-3程度となり、抵抗率は約１Ωｃｍとなる。
【００４８】
このように、ゲッタリング性能を得るためにボロン注入を行なった埋込層２の低抵抗化を、リンの注入により抑制することができる。埋込層２が高抵抗である（低抵抗化が抑制されている）ことは、インダクタ５のＱ値の向上に寄与する。
【００４９】
以上のことから、本実施形態の半導体装置１０は、高いゲッタリング性能を備えると共に高いＱ値を実現している。
【００５０】
以下には、基板抵抗とインダクタのＱ値との関係について更に説明する。特に、埋込層２の抵抗率に関して詳しく述べる。
【００５１】
本実施形態の半導体装置１０における半導体基板６は、抵抗率の異なる３つの層（バルク層１、埋込層２及び表面層３）が積層された構造を有する。この構造は、簡易的には抵抗体が並列に接続されているものと考えることができる。
【００５２】
ここで、埋込層２の抵抗率が小さいほど、インダクタ５に高周波電流が流れることにより発生した磁界を遮断するシールド効果が大きくなり、前記磁界の遮断される割合が大きくなる。そのため、埋込層２の抵抗率が小さくなるに従い、その下に位置するバルク層１はインダクタ５のＱ値に影響しないようになる。つまり、バルク層１の抵抗率が高くても、インダクタ５のＱ値の向上には寄与しなくなる。
【００５３】
よって、仮に埋込層２にボロンのみが高濃度ドープされている場合（例えばボロンのピーク濃度が１×１０17ｃｍ-3の場合）を考えると、埋込層２の抵抗率は０．１Ωｃｍ程度になり、バルク層１及び表面層３の抵抗率（１０〜１０００Ωｃｍ程度）に比べて非常に小さくなってしまう。この結果、バルク層１の抵抗率がインダクタ５のＱ値に及ぼす影響は非常に小さくなる。
【００５４】
このことから、以下では、表面層３と埋込層２とだけが並列に接続されているものとして、それぞれの抵抗率とＱ値改善の効果とについて説明する。つまり、半導体基板６の基板抵抗として、表面層３及び埋込層２の影響のみを考え、バルク層１の影響については十分に小さいために無視できるものとして考える。
【００５５】
まず、表面層３の抵抗率は１００Ωｃｍ（ボロン濃度にして１×１０14ｃｍ-3程度）であるものとする。更に、図２の濃度プロファイルに示す通り、埋込層２においてボロンを１×１０17ｃｍ-3程度注入すると共に、これに加えてリンをドープすることによって、実効的なボロン濃度を１×１０16ｃｍ-3程度にまで低減する。これにより、前記濃度のボロンのみがドープされている場合には０．１Ωｃｍ程度となる埋込層２の抵抗率を、１．０Ωｃｍ程度に高めることができる。
【００５６】
次に、埋込層２、表面層３について、厚さ及び抵抗率をそれぞれＴ２及びｒ２、Ｔ３及びｒ３とすると、埋込層２と表面層３とを合わせた全体の抵抗率Ｒは次の式（１）のように表すことができる。
【００５７】
Ｒ＝{(ｒ２×Ｔ２)×(ｒ３×Ｔ３)}／{(ｒ２×Ｔ２)＋(ｒ３×Ｔ３)｝……式（１）
該式（１）を用い、図２より埋込層２及び表面層３の厚さをどちらも１．５μｍとして、埋込層２と表面層３とを合わせた抵抗Ｒを計算する。前記の通り、本実施形態において表面層３の抵抗率は１００Ωｃｍであるから、埋込層２にボロンのみをドープの場合（埋込層の抵抗率０．１Ωｃｍ）の抵抗Ｒは約０．１４９Ωｃｍ程度、ボロンに加えて同時にリンもドープした場合（埋込層の抵抗率１．０Ωｃｍ）の抵抗Ｒは約１．４９Ωｃｍとなる。
【００５８】
次に、図３には、巻き数４．５ターン、インダクタンスが３．８ｎＨであるインダクタについて、複数の基板抵抗（０．０１、０．１、１、１０、１００及び１０００Ωｃｍ）に対するＱ値と周波数帯との関係を示したものである。図３に示す通り、基板抵抗が増加するに伴い、インダクタのＱ値はピーク周波数が高周波側にシフトし、ピーク値も増加する。このため、半導体回路の動作周波数が高くなるほど、基板抵抗を増加させることが重要となる。
【００５９】
図４には、図３に示す周波数依存性データを元に、２ＧＨｚ帯におけるＱ値を基板抵抗に対してプロットしたものである。図４から分かるように、２ＧＨｚ帯の場合、０．０１Ωｃｍ程度（一般的なＰ／Ｐ＋エピ基板に相当する）である基板抵抗を、１０又は１００Ωｃｍ程度まで高くすると、Ｑ値の向上のために効果的である。
【００６０】
本実施形態の場合、埋込層２へのリンのドープにより、基板抵抗を０．１Ωｃｍ程度から１．０Ωｃｍ程度にまで増加させている。これにより、Ｑ値を１．５倍程度向上させることができる。
【００６１】
尚、以上の説明ではバルク層１を高抵抗化することによる効果を含めることなく計算した。しかし、埋込層２の抵抗率が高くなるに従い、インダクタ５において発生した磁界の埋込層２によって遮断される割合が小さくなるから、その下方に位置するバルク層１の寄与が大きくなる。そのため、高抵抗なバルク層１とすることにより、更にＱ値を向上させることができる。
【００６２】
また、本実施形態において、Ｎ型不純物としてリンを用いているが、これに限定されるわけではない。例えば、ヒ素又はアンチモンを用いても良い。更に、リン、ヒ素及びアンチモンのうちの幾つかを組み合わせて用いても良い。このことは、第２の実施形態及び第３の実施形態においても同様である。
【００６３】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について説明する。本実施形態における半導体装置の構造は、図１に示す第１の実施形態に係る半導体装置１０と同様である。但し、埋込層２において、Ｐ型不純物であるボロン及びＮ型不純物であるリンがイオン注入等により導入されているのに加えて、酸素もドープされている。このことにより、第１の実施形態の場合よりも更に埋込層２を高抵抗化することができる。
【００６４】
このため、第１の実施形態に比べてより効果的に半導体基板６に発生する過電流を抑制し、インダクタ５のＱ値を向上することができる。
【００６５】
更に、高ドーズ量、例えば１×１０17ｃｍ-2に酸素をイオン注入することにより、埋込層２に格子欠陥を発生させて、埋込層２のゲッタリング性能を向上させることもできる。尚、Ｓｉの原子密度と実現可能な範囲とを考慮すると、ドーズ量の上限は１×１０22ｃｍ-3程度である。また、１×１０15ｃｍ-2程度のドーズ量とすると、ピーク濃度では１×１０19ｃｍ-3程度となる。
【００６６】
このように、埋込層２に高ドーズ量の酸素をドープすることにより、第１の実施形態に比べてインダクタ５のＱ値を更に向上させることができると共に、埋込層２におけるゲッタリング性能も向上させることができる。
【００６７】
尚、格子欠陥はリソグラフィー技術等を用いることによりインダクタ５の下部のみに選択的に形成することができる。このためインダクタ５の下部の領域に形成する能動素子を除き、格子欠陥の発生がインダクタ５の周辺等に配置された能動素子の性能を劣化させることはない。インダクタ５の下部に能動素子を形成する場合、その部分については酸素のドープを避けることも可能である。
【００６８】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置について説明する。本実施形態における半導体装置の構造は、図１に示す第１の実施形態に係る半導体装置１０と同様である。但し、埋込層２において、Ｐ型不純物であるボロン及びＮ型不純物であるリンがイオン注入等により導入されているのに加えて、高ドーズ量のシリコンもドープされている。結果として、埋込層において結晶格子を構成しているシリコン数に加えて過剰なシリコンが導入されていることになる。具体的なシリコンのドーズ量の範囲としては、効果が得られ且つ実現可能な範囲として、下限が１×１０14ｃｍ-2、上限が１×１０17ｃｍ-2程度である。
【００６９】
このように、埋込層２にシリコンをドープすることにより、埋込層２に格子欠陥を発生させて、埋込層２のゲッタリング性能を向上させることもできる。尚、第２の実施形態において酸素のドープにより格子欠陥を発生させる場合と同様、リソグラフィー技術等を用いてインダクタ５の下部のみに選択的に格子欠陥を形成することができる。このため、インダクタ５の下部の領域に形成する能動素子を除き、格子欠陥の発生がインダクタ５の周辺等に配置された能動素子の性能を劣化させることはない。インダクタ５の下部に能動素子を形成する場合、その部分についてはシリコンのドープを避けることも可能である。
【産業上の利用可能性】
【００７０】
本発明によると、インダクタを備える半導体装置において、ゲッタリング性能を確保し且つインダクタの性能（Ｑ値）向上を実現することができ、ＶＣＯ回路等を含む半導体装置の高性能化・低消費電力化にも有用である。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明の第１、第２及び第３の実施形態にかかる半導体装置の断面構造を示す図である。
【図２】図２は、本発明の各実施形態にかかる半導体装置の埋込層について、ボロン及びリンの濃度プロファイルの一例を示す図である。
【図３】図３は、本発明の各実施形態にかかる半導体装置について、複数の基板抵抗におけるインダクタのＱ値と周波数との関係を示した図である。
【図４】図４は、本発明の各実施形態にかかる半導体装置について、２ＧＨｚにおける基板抵抗とインダクタのＱ値との関係を示した図である。
【図５】図５（ａ）及び（ｂ）は、それぞれ従来のインダクタを含む半導体装置の断面構造を示した図である。
【符号の説明】
【００７２】
１      バルク層
２      埋込層
３      表面層
４      絶縁膜
５      インダクタ
６      半導体基板
１０      半導体装置
【図１】
2009252797.tif 000003
【図２】
2009252797.tif 000004
【図３】
2009252797.tif 000005
【図４】
2009252797.tif 000006
【図５】
2009252797.tif 000007