(57)【要約】【課題】余計なアドレス設定、専用制御回路を必要とせずにＯＤＴ回路を制御すること。【解決手段】本発明の半導体メモリ装置は、第１のＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路（４１〜４５）と、第１のＯＤＴ制御回路（１）と、を具備している。第１のＯＤＴ回路（４１〜４５）は、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）との間に設けられている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）と第１のＯＤＴ回路（４１〜４５）との間に接続されている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルを検知し、検知の結果に基づいて、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）とを連結するように第１のＯＤＴ回路（４１〜４５）を制御する。【選択図】図２
2009252322.tif 000002
【特許請求の範囲】
【請求項１】
終端電圧ポートと命令入力ポートとの間に設けられた第１のＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路と、
前記終端電圧ポートと前記第１のＯＤＴ回路との間に接続され、前記終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果に基づいて、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する第１のＯＤＴ制御回路と、
を具備する半導体メモリ装置。
【請求項２】
前記第１のＯＤＴ制御回路は、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果として、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する、
請求項１に記載の半導体メモリ装置。
【請求項３】
前記終端電圧ポートとデータ入出力ポートとの間に設けられた第２のＯＤＴ回路と、
前記命令入力ポートと前記第２のＯＤＴ回路との間に接続され、前記命令入力ポートの入力に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記第２のＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を更に具備する請求項１又は２に記載の半導体メモリ装置。
【請求項４】
前記終端電圧ポートとデータ入出力ポートとの間に設けられた第２のＯＤＴ回路と、
前記命令入力ポートと前記第２のＯＤＴ回路との間に接続され、前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記第２のＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を更に具備する請求項１又は２に記載の半導体メモリ装置。
【請求項５】
終端電圧ポートとデータ入出力ポートとの間に設けられたＯＤＴ回路と、
前記終端電圧ポートに接続され、前記終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果を出力する第１のＯＤＴ制御回路と、
前記命令入力ポートと前記ＯＤＴ回路との間に接続され、前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記ＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を具備する半導体メモリ装置。
【請求項６】
前記第１のＯＤＴ制御回路は、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果を出力する、
請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された終端抵抗と、
前記終端抵抗の他端と前記終端電圧ポートとの間に接続され、ＯＤＴイネーブル信号に応じて前記終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結するスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力する、
請求項１又は２に記載の半導体メモリ装置。
【請求項８】
バッファ、
を更に具備し、
前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された第１の終端抵抗と、
前記第１の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、ＯＤＴイネーブル信号に応じて前記第１の終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結する第１のスイッチと、
を具備し、
前記第２のＯＤＴ回路は、
その一端が前記バッファに接続された第２の終端抵抗と、
前記第２の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記第２の終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結する第２のスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力に基づいて、前記終端イネーブル信号を出力する、
請求項３に記載の半導体メモリ装置。
【請求項９】
バッファ、
を更に具備し、
前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された第１の終端抵抗と、
前記第１の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、ＯＤＴイネーブル信号に応じて前記第１の終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結する第１のスイッチと、
を具備し、
前記第２のＯＤＴ回路は、
その一端が前記バッファに接続された第２の終端抵抗と、
前記第２の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記第２の終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結する第２のスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記ＯＤＴイネーブル信号と、に基づいて、前記終端イネーブル信号を出力する、
請求項４に記載の半導体メモリ装置。
【請求項１０】
バッファ、
を更に具備し、
前記ＯＤＴ回路は、
その一端が前記バッファに接続された終端抵抗と、
前記終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結するスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記ＯＤＴイネーブル信号と、に基づいて、前記終端イネーブル信号を出力する、
請求項５又は６に記載の半導体メモリ装置。
【請求項１１】
終端電圧ポートに印加される電圧の電圧レベルを検知するステップと、
前記検知の結果に基づいて、前記終端電圧ポートと命令入力ポートとを連結するように、前記終端電圧ポートと前記命令入力ポートとの間に設けられた第１のＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路を制御するステップと、
を具備する終端方法。
【請求項１２】
前記第１のＯＤＴ回路を制御するステップは、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果として、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する、
請求項１１に記載の終端方法。
【請求項１３】
前記命令入力ポートの入力に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられた第２のＯＤＴ回路を制御するステップ、
を更に具備する請求項１１又は１２に記載の終端方法。
【請求項１４】
前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられた第２のＯＤＴ回路を制御するステップ、
を更に具備する請求項１１又は１２に記載の終端方法。
【請求項１５】
終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果を出力するステップと、
命令入力ポートの入力と、前記検知の結果と、に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられたＯＤＴ回路を制御するステップと、
を具備する終端方法。
【請求項１６】
前記検知の結果を出力するステップは、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果を出力する、
請求項１５に記載の終端方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）回路を具備する半導体メモリ装置に関する。
【背景技術】
【０００２】
ＰＣ、サーバ、ワークステーションなどの動作スピードは高速化されている。そこで、信号伝送にかかる遅延時間を最小にするために、半導体メモリ装置間の信号の振幅は次第に狭くなってきている。ゆえに、動作スピードの高速化が要求される受信側の半導体メモリ装置は、ノイズやインピーダンス不整合の対策として、オンダイターミネーション（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）とよばれるインピーダンスマッチング回路を搭載する場合が多い。
【０００３】
図１は、従来の半導体メモリ装置として、特開２００４−３１０９８１号公報に記載された半導体メモリ装置の構成を示している。半導体メモリ装置は、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路３０と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。
【０００４】
プルアップトランジスタＰＭとプルアップトランジスタＮＭは直列に接続されている。プルアップトランジスタＰＭは、電源電圧ＶＤＤＱが供給される電源電圧ノードに接続されている。プルアップトランジスタＮＭは、接地電圧ＶＳＳＱが供給される接地電圧ノードに接続されている。入力バッファ３１の入力は、プルアップトランジスタＰＭとプルアップトランジスタＮＭとの間の中間ノードに接続されている。中間ノードには、データ入出力ポートＤＱが接続されている。
【０００５】
ＯＤＴ回路３０は、終端電圧ポートＶＴＴと中間ノードとの間に設けられている。ＯＤＴ回路３０は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、中間ノードが接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥとその反転信号ＤＱ＿ＴＥＢとに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。
【０００６】
このように、半導体メモリ装置には入力データの反射を抑制するために、データ入出力ポートＤＱやそのデータ入出力ポートＤＱに接続された伝送線ＤＢの終端が必要となる。データ入出力ポートＤＱに関しては入出力双方向バスのため、リード時はＯＤＴ回路３０をディスエーブルとして、それ以外の状態ではＯＤＴ回路３０をイネーブルとなる仕様になる。（上記の特開２００４−３１０９８１号公報には明確には記載されていないが、データ入出力ポートＤＱのＯＤＴ制御のためにはＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）制御回路、あるいはメモリコントローラーとＩＤ（Ｉｄｅｎｔｉｔｙ）レジスタを新たに追加して、リード状態との論理を取ってイネーブル・ディスエーブルを制御することになる。）
【０００７】
【特許文献１】特開２００４−３１０９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、動作周波数の向上に伴い、例えばアドレス・コマンド系の信号に関してもＯＤＴ回路にて終端する必要がある。そのアドレス・コマンド系のＯＤＴ回路を同期式の半導体メモリ装置に搭載する場合に、ＯＤＴイネーブル・ディスエーブル制御のために、複雑な専用制御タイミング設計が必要となる。つまり、データ入出力ポートＤＱに対するＯＤＴ回路の制御を行うためのアドレス・コマンド入力に対して、別のＯＤＴ回路の制御を必要とする。また、そのための専用制御論理回路が必要となり、回路規模も増大する。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体メモリ装置は、第１のＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路（４１〜４５）（４１〜４３）と、第１のＯＤＴ制御回路（１）と、を具備している。第１のＯＤＴ回路（４１〜４５）（４１〜４３）は、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）（ＣＳ、ＷＥ、ＲＥＦ）との間に設けられている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）と第１のＯＤＴ回路（４１〜４５）（４１〜４３）との間に接続されている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルを検知し、検知の結果に基づいて、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）（ＣＳ、ＷＥ、ＲＥＦ）とを連結するように第１のＯＤＴ回路（４１〜４５）（４１〜４３）を制御する。
【発明の効果】
【００１１】
本発明の半導体メモリ装置によれば、第１のＯＤＴ回路（４１〜４５）を実装する場合に終端電圧（ＶＴＴＰ）は必要不可欠な電源であり、その終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルそのものを利用して第１のＯＤＴ回路（４１〜４５）のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路を必要とせずにアドレス・コマンド系のＯＤＴ回路（４１〜４５）を制御することができる。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、本発明の実施形態による半導体メモリ装置について詳細に説明する。
【００１３】
（第１実施形態）
［構成］
図２は、本発明の第１実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路４１〜４５と、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。
【００１４】
プルアップトランジスタＰＭとプルアップトランジスタＮＭは直列に接続されている。プルアップトランジスタＰＭは、電源電圧ＶＤＤＱが供給される電源電圧ノードに接続されている。プルアップトランジスタＮＭは、接地電圧ＶＳＳＱが供給される接地電圧ノードに接続されている。入力バッファ３１の入力は、プルアップトランジスタＰＭとプルアップトランジスタＮＭとの間の中間ノードに接続されている。中間ノードには、データ入出力ポートＤＱが接続されている。
【００１５】
ＯＤＴ回路３０は、終端電圧ポートＶＴＴと中間ノードとの間に設けられている。ＯＤＴ回路３０は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、中間ノードが接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥとその反転信号ＤＱ＿ＴＥＢとに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。
【００１６】
ＯＤＴ制御回路２は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、ＡｙとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙの入力に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）制御回路２５と、終端イネーブル信号発生回路と、を備えている。終端イネーブル信号発生回路は、インバータ２１、２４と、ＮＡＮＤゲート２２、２３と、を備えている。
【００１７】
インバータ２１は、ＯＤＴ制御回路２からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１を入力し、反転して出力する。ＮＡＮＤゲート２２は、ＯＤＴ制御回路２からの信号ＷＶと、インバータ２１の出力と、を入力し、その入力の論理積を否定したものを出力する。ＮＡＮＤゲート２３は、ＯＤＴ制御回路２からの信号ＷＶと、ＮＡＮＤゲート２２の出力と、を入力し、その入力の論理積を否定したものを上記の反転信号ＤＱ＿ＴＥＢとして出力する。インバータ２４は、ＮＡＮＤゲート２３の出力である信号ＤＱ＿ＴＥＢを入力し、反転して上記の終端イネーブル信号ＤＱ＿ＴＥとして出力する。
【００１８】
命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙは、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦと、アドレス入力ポートＡｘ、Ａｙと、に分けられる。コマンド入力ポートＣＳ、ＷＥ、ＲＥＦには、それぞれ、チップの選択を表すコマンド、書込みを表すコマンド、リフレッシュを表すコマンドが入力される。
【００１９】
リード／ライト／リフレッシュ制御回路２０は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力に基づいて、読み出し動作時に、出力データの有効区間中にだけ論理“ローレベル”にディスエーブルされる信号ＷＶを出力する。読み出し動作以外において、信号ＷＶは、出力データの有効期間でないことを示す論理“ハイレベル”にイネーブルされる。
【００２０】
ＭＲＳ制御回路２５は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙの入力に基づいて、（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）がセッティングされた場合、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１を出力する。
【００２１】
そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１が論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。
【００２２】
ＯＤＴ回路４１〜４５は、コマンド用ＯＤＴ回路４１〜４３と、アドレス用ＯＤＴ回路４４〜４５と、に分けられる。コマンド用ＯＤＴ回路４１〜４３は、それぞれ、終端電圧ポートＶＴＴと、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとの間に接続されている。アドレス用ＯＤＴ回路４４〜４５は、それぞれ、終端電圧ポートＶＴＴとアドレス入力ポートＡｘ、Ａｙとの間に接続されている。
【００２３】
ＯＤＴ回路４１〜４５は、ＯＤＴ回路３０と同じ構成である。即ち、ＯＤＴ回路４１〜４５は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、ＯＤＴ制御回路１が接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、ＯＤＴ制御回路１からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０とその反転信号とに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０の反転信号は、ＯＤＴ制御回路１から出力されてもよいし、ＯＤＴ制御回路１から出力されたＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０を図示しないインバータにより反転してもよい。
【００２４】
ＯＤＴ制御回路１は、終端電圧ポートＶＴＴとＯＤＴ回路４１〜４５との間に接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果に基づいて、終端電圧ポートＶＴＴと命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙとを連結するようにＯＤＴ回路４１〜４５を制御する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０を出力する。
【００２５】
そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０が論理“ハイレベル”にイネーブルされた状態では、ＯＤＴ回路４１〜４５のスイッチＴＭは、それぞれ、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０に応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路４１〜４５の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路４１〜４５の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴと命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙとが連結され、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙに接続された伝送線に終端が提供される。
【００２６】
［動作］
図３は、本発明の第１実施形態による半導体メモリ装置の動作を示すタイミングチャートである。
【００２７】
ＯＤＴ回路３０、４１〜４５において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２（以下、１／２ＶＤＤＱとも称する）である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０をディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０をイネーブル（ハイレベル）として出力する。これにより、ＯＤＴ制御回路１は、ＯＤＴ回路４１〜４５の制御を行う。ＯＤＴ制御回路２は、ＭＲＳコマンドにてＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１をイネーブル状態に設定して、リード判定信号出力期間（ＷＶ＝ローレベル）以外にはＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１をイネーブル状態とする。これにより、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。
【００２８】
［効果］
本発明の第１実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０、４１〜４５を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路４１〜４５のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路を必要とせずにアドレス・コマンド系のＯＤＴ回路４１〜４５を制御することができる。
【００２９】
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。
【００３０】
［構成］
図４は、本発明の第２実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、コマンド用ＯＤＴ回路４１〜４３と、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。
【００３１】
プルアップトランジスタＰＭとプルアップトランジスタＮＭと入力バッファ３１とＯＤＴ回路３０の接続関係は第１実施形態と同じである。
【００３２】
ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力と、ＯＤＴ制御回路１からの検知の結果と、に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、終端イネーブル信号発生回路（インバータ２１、２４と、ＮＡＮＤゲート２２、２３）と、を備えている。
【００３３】
インバータ２１は、ＯＤＴ制御回路１からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥを入力し、反転して出力する。ＮＡＮＤゲート２２は、ＯＤＴ制御回路２からの信号ＷＶと、インバータ２１の出力と、を入力し、その入力の論理積を否定したものを出力する。ＮＡＮＤゲート２３は、ＯＤＴ制御回路２からの信号ＷＶと、ＮＡＮＤゲート２２の出力と、を入力し、その入力の論理積を否定したものを上記の反転信号ＤＱ＿ＴＥＢとして出力する。インバータ２４は、ＮＡＮＤゲート２３の出力である信号ＤＱ＿ＴＥＢを入力し、反転して上記の終端イネーブル信号ＤＱ＿ＴＥとして出力する。
【００３４】
リード／ライト／リフレッシュ制御回路２０は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力に基づいて、読み出し動作時に、出力データの有効区間中にだけ論理“ローレベル”にディスエーブルされる信号ＷＶを出力する。読み出し動作以外において、信号ＷＶは、出力データの有効期間でないことを示す論理“ハイレベル”にイネーブルされる。
【００３５】
そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。
【００３６】
ＯＤＴ制御回路１は、終端電圧ポートＶＴＴとコマンド用ＯＤＴ回路４１〜４３との間に接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果に基づいて、終端電圧ポートＶＴＴとコマンド入力ポートＣＳ、ＷＥ、ＲＥＦとを連結するようにコマンド用ＯＤＴ回路４１〜４３を制御する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥを出力する。
【００３７】
そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態では、コマンド用ＯＤＴ回路４１〜４３のスイッチＴＭは、それぞれ、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとコマンド用ＯＤＴ回路４１〜４３の終端抵抗Ｒ−ｔｅｒｍ１とが連結される。その結果、コマンド用ＯＤＴ回路４１〜４３の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとコマンド入力ポートＣＳ、ＷＥ、ＲＥＦとが連結され、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦに接続された伝送線に終端が提供される。
【００３８】
［動作］
図５は、本発明の第２実施形態による半導体メモリ装置の動作を示すタイミングチャートである。
【００３９】
ＯＤＴ回路３０、４１〜４５において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをイネーブル（ハイレベル）として出力する。これにより、ＯＤＴ制御回路１は、コマンド用ＯＤＴ回路４１〜４３の制御を行う。このとき、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥがイネーブル状態に設定されるため、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。このように、コマンド用ＯＤＴ回路４１〜４３の制御に合わせて、ＯＤＴ回路３０の制御が行われる。
【００４０】
［効果］
本発明の第２実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０、４１〜４３を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路３０、４１〜４３のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路や、第１実施形態におけるＭＲＳ制御回路２５を必要とせずにアドレス・コマンド系のＯＤＴ回路３０、４１〜４３を制御することができる。
【００４１】
（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明を省略する。
【００４２】
［構成］
図６は、本発明の第３実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。即ち、第２実施形態におけるコマンド用ＯＤＴ回路４１〜４３を具備していない。
【００４３】
ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果を出力する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥを出力する。
【００４４】
ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力と、ＯＤＴ制御回路１からの検知の結果と、に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、終端イネーブル信号発生回路（インバータ２１、２４と、ＮＡＮＤゲート２２、２３）と、を備えている。リード／ライト／リフレッシュ制御回路２０と終端イネーブル信号発生回路の構成及び動作については第２実施形態と同じである。
【００４５】
そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。
【００４６】
［動作］
ＯＤＴ回路３０において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをイネーブル（ハイレベル）として出力する。このとき、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥがイネーブル状態に設定されるため、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。このように、ＯＤＴ回路３０の制御だけが行われる。
【００４７】
［効果］
本発明の第３実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路３０のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路や、第１実施形態におけるＭＲＳ制御回路２５を必要とせずにアドレス・コマンド系のＯＤＴ回路３０を制御することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来の半導体メモリ装置として、特開２００４−３１０９８１号公報に記載された半導体メモリ装置の構成を示している。
【図２】図２は、本発明の第１実施形態による半導体メモリ装置の構成を示している。
【図３】図３は、本発明の第１実施形態による半導体メモリ装置の動作を示すタイミングチャートである。
【図４】図４は、本発明の第２実施形態による半導体メモリ装置の構成を示している。
【図５】図５は、本発明の第２実施形態による半導体メモリ装置の動作を示すタイミングチャートである。
【図６】図６は、本発明の第３実施形態による半導体メモリ装置の構成を示している。
【符号の説明】
【００４９】
１、２    ＯＤＴ制御回路、
２０    リード／ライト／リフレッシュ制御回路、
２１、２４    インバータ、
２２、２３    ＮＡＮＤゲート、
２５    ＭＲＳ制御回路、
３０、４１〜４５    ＯＤＴ回路、
３１    入力バッファ、
Ａｘ、Ａｙ    アドレス入力ポート、
ＣＳ、ＷＥ、ＲＥＦ    コマンド入力ポート、
ＤＢ    伝送線、
ＤＱ    データ入出力ポート、
ＤＱ＿ＴＥ    終端イネーブル信号、
ＯＤＴ＿ＴＥ、ＯＤＴ＿ＴＥ１、ＯＤＴ＿ＴＥ２    ＯＤＴイネーブル信号、
ＰＭ    プルアップ用出力トランジスタ、
Ｒ−ｔｅｒｍ１    終端抵抗、
ＮＭ    プルダウン用出力トランジスタ、
ＶＤＤＱ    電源電圧、
ＶＳＳＱ    接地電圧、
ＶＴＴ    終端電圧ポート、
ＶＴＴＰ    終端電圧、
ＷＶ    信号、
【図１】
2009252322.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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