(57)【要約】【課題】書込電流を流す信号線の配線抵抗を低減して、データ書込時に大きな書込電流を流すことのできる磁気半導体記憶装置を実現する。【解決手段】複数のメモリブロックにわたって、ビット線を中央領域において配線（１）により電気的に短絡する。選択列のビット線（ＢＬ０１）の一端をビット線書込ドライバを介して第１の電源に結合し、該選択列のビット線の他方端および残りの非選択列のビット線をすべて第２の電源に対応のビット線書込ドライバを介して結合する。ビット線の配線抵抗が、その並列合成抵抗により大幅に低減することができ、ビット線書込電流を大きくすることができる。【選択図】図４
2009266256.tif 000002
【特許請求の範囲】
【請求項１】
各々が、電流誘起磁界により磁化方向が設定されてデータを記憶する可変磁気抵抗素子を含み、第１および第２の方向に整列して配置される複数のメモリセル、
各々が前記第１の方向に延在して配置され、各々に前記第１の方向に整列するメモリセルが少なくとも磁気的に結合される複数の書込電流線、
前記複数の書込電流線を各前記書込電流線の中央部において電気的に短絡する中間配線、および
各前記書込電流線の両端に配置され、データ書込時、選択メモリセルに対して書込電流を供給する複数の書込ドライバを含む書込ドライブ回路を備え、前記書込ドライブ回路において、前記選択メモリセルが接続される書込電流線に対して前記中間配線に関して第１の側に配置される書込ドライバは第１の電源に結合され、残りの書込ドライバは第２の電源に結合される、磁気半導体記憶装置。
【請求項２】
前記書込ドライブ回路は、各々が所定数の書込ドライバを含む複数のブロックに分割され、
前記選択メモリセルが結合される書込電流線に対して設けられる書込ドライバを含むブロックにおいて前記選択メモリセルが結合される書込電流線以外の書込電流線に対して前記第１の側に配置される書込ドライバは、前記第１の側と対向する第２の側に配置される書込ドライバよりもその電流駆動力が小さくされる、請求項１記載の磁気半導体記憶装置。
【請求項３】
前記書込ドライブ回路は、前記選択メモリセルの位置および書込データの論理値に応じて前記選択メモリセルが接続する書込電流線以外の書込電流線を介して流れる電流の方向を、前記第１および第２の側において変更する、請求項１記載の磁気半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁気半導体記憶装置に関し、特に、書込信号線を流れる電流が誘起する磁界によりその磁化方向が設定される可変磁気抵抗素子を含むメモリセルを有する磁気半導体記憶装置に関する。より特定的には、この発明は、高密度で磁気メモリセルを配置するための構成に関する。
【背景技術】
【０００２】
磁気半導体記憶装置（ＭＲＡＭ：マグネティック・ランダム・アクセス・メモリ）は、データ記憶に磁気抵抗効果を利用する。すなわち、メモリセルのデータ記憶部に、可変磁気抵抗素子を用いる。この可変磁気抵抗素子は、磁化方向が固定された固定層と、磁化方向が記憶データに応じて設定される自由層とを含む。この固定層と自由層の磁化方向の平行および反平行に応じて、磁気抵抗効果により、この可変磁気抵抗素子の抵抗値が異なる。抵抗値の高低を、データ“０”および“１”に対応付ける。
【０００３】
このメモリセルへの情報の書込のために、可変磁気抵抗素子に磁場を印加し、自由層の磁化方向を設定する。通常、この書込磁場は、直交する２つの書込信号線（ビット線および書込ワード線（デジット線））を流れる電流により誘起される。
【０００４】
たとえばビット線に書込電流Ｉを流す場合に、そのビット線に接続されるメモリセルの数をｍとし、メモリセル１つ当たりのビット線抵抗をｒとすると、このデータ書込時のビット線両端間の電圧Ｖは次式で表わされる：
Ｖ＝ｍ・ｒ・Ｉ．
メモリセルの数ｍを大きくするためには、書込電圧Ｖをできるだけ大きくし、また、抵抗Ｒと電流の積ｒ・Ｉをできるだけ小さくする必要がある。記憶素子の数ｍを大きくするために、記憶素子のサイズを小さくすると、磁気記憶素子の場合、磁化反転に要する磁界が大きくなり、書込電流Ｉを大きくする必要がある。一方、書込電圧Ｖを大きくする場合、書込電圧を受けるトランジスタの耐圧を高くする必要があり、トランジスタサイズを小さくすることができず、記憶装置の小型化という要求に反する。したがって、書込電圧Ｖを高くすることなく、書込電流Ｉを十分大きくして、メモリセルのサイズ（記憶素子のサイズ）が小さくされる場合においても確実にデータの書込を行なうためには、単位配線抵抗ｒをできるだけ小さくすることが要求される。
【０００５】
この単位配線抵抗Ｒを等価的に低下させて、書込電流を増大させることを図る構成が、特許文献１（特開２００７−４２１９２号公報）および非特許文献１（Y. Iwata et al.,“A 16 Mb MRAM with FORK Wiring Scheme and Burst Modes,”2006 IEEE, ISSCC, Digest of Technical Papers, Session 7/ Non-Volatile Memory/7.4, February 6, 2006.）に示されている。
【０００６】
これらの文献においては、書込電流を流す書込信号線を中央部で所定数ごとに短絡する。メモリセルへのデータ書込時、この書込信号線において、選択メモリセルおよび短絡配線を間に挟むように、電流を供給する書込ドライバと電流を放電する電流シンカーとが活性化される。この場合、選択メモリセルに対しては、書込電流ドライバから書込信号線に対して電流が供給される。この選択メモリセルに対して流れる書込電流は、短絡線を介して所定数の書込信号線に分流され、各書込信号線に接続される電流シンカーにより放電される。したがって、１本の書込信号線全体の抵抗を２・Ｒとすると、この書込電流が流れる経路の合成配線抵抗は次式で表わされる：
Ｒ＋（Ｒ／Ｍ）、
ただし、Ｍは、短絡線により結合される書込信号線の数である。
【０００７】
したがって、書込電流が流れる経路の配線抵抗を低減でき、書込信号線両端間の電圧を増大させることなく書込電流を大きくすること可能となる。
【特許文献１】特開２００７−４２１９２号公報
【非特許文献１】Y. Iwata et al.,“A 16 Mb MRAM with FORK Wiring Scheme and Burst Modes,”2006 IEEE, ISSCC, Digest of Technical Papers, Session 7/ Non-Volatile Memory/7.4, February 6, 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の特許文献１および非特許文献１に示される構成においては、書込電流が流れる経路は、フォーク形状を有する。すなわち、選択メモリセルが結合される書込信号線がフォークの軸部であり、この短絡線からの書込電流を分流する経路が、フォークの歯の部分に対応する。書込電流を分流させることにより、書込信号線の配線抵抗を、歯の部分の並列合成抵抗により低減する。短絡される書込信号線の数は、不良救済の冗長置換単位を考慮して決定されており、上述の特許文献１においては４本または８本の書込信号線が短絡される構成が示され、非特許文献１においては、４本の書込信号線が短絡される構成が示される。
【０００９】
しかしながら、記憶容量が大きくなり、１本の書込信号線に接続されるメモリセルの数が増大する場合、または書込電圧の低電圧化が行われる場合、上述の文献での短絡配線での書込信号線の短絡では、配線抵抗低減効果が十分でなくなる場合が生じる。
【００１０】
また、書込電流誘起磁界を用いてデータの書込を行なう磁気メモリセルに対しては、互いに直交する２つの磁界が印加される。この場合、書込電流の分流経路において、一方の書込信号線の電流により磁界が誘起されて印加されるいわゆる「半選択」状態のメモリセルが存在する。非特許文献１においては、分流後の書込電流による半選択状態のメモリセルに対する誤書込の可能性は、低減されることは考察されている。しかしながら、分流前の書込電流により誘起される磁界により、選択メモリセル近傍の半選択状態のメモリセルに対する誤書込が生じる可能性がある。上述の文献は、いずれも、選択メモリセル近傍の半選択状態のメモリセルの誤書込については、何ら考慮していない。
【００１１】
また、特許文献１においては、具体的にデータ書込時の電流経路を種々の実施例について開示している。データ書込時、選択メモリセルの短絡配線に対する位置に応じて書込電流線を介して流れる電流の方向は、書込データの論理値にかかわらず固定される。書込信号線と直交する第２の書込信号線の書込電流の方向を書込データの論理値に応じて設定している。従って、互いに直交する２つの書込信号線、すなわち、書込ビット線および書込ワード線両者に対して双方向に電流を流すようにドライバを配置する必要があり、メモリアレイ周辺回路のレイアウト面積が増大する。
【００１２】
それゆえ、この発明の目的は、集積度を低減することなくまた誤書込を生じさせることなく書込電流に対する配線抵抗を十分に低減することのできる磁気半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１３】
この発明に係る磁気半導体記憶装置は、複数のメモリブロックに渡ってその両端に書込ドライバが配置される書込電流線を実質的に中央部で短絡配線で相互接続する。この書込電流線の第１の端部においては、選択メモリセルが接続される書込電流線に対する書込ドライバを第１の電源に結合し、残りの書込ドライバを第２の電源に結合する。
【発明の効果】
【００１４】
書込電流線の両側に配置される書込ドライバをすべて利用して、書込電流を供給する。選択メモリセルが結合する書込電流線に対する分流経路をより多く配置することができ、この書込電流線の配線抵抗をより低減することができる。
【発明を実施するための最良の形態】
【００１５】
［実施の形態１］
図１は、この発明の実施の形態１に従う磁気半導体記憶装置（ＭＲＡＭ）の要部の構成を概略的に示す図である。図１において、この磁気半導体記憶装置は、一例として、２つのメモリブロックＭＢ０およびＭＢ１を含む。メモリブロックＭＢ０およびＭＢ１それぞれにおいて、メモリセルＭＣが行列状に配列される。
【００１６】
メモリセル行に対応して、データ書込時に書込電流を流すデジット線（書込ワード線）およびデータ読出時に用いられるワード線が配置され、また、メモリセル列に対応して、書込電流を流すビット線が配置される。図１において、メモリブロックＭＢ０およびＭＢ１それぞれにおいて、メモリセル列に対応して配置されるビット線ＢＬ００−ＢＬ０ｍおよびビット線ＢＬ１０−ＢＬ１ｍと、メモリセル行に対応して配置されるデジット線（書込ワード線）ＷＷＬおよびワード線（読出ワード線）ＷＬを代表的に示す。メモリブロックＭＢ０およびＭＢ１においては、さらに、ソース線が配置されるが、図１においては、図面を簡略化するために示していない。
【００１７】
メモリブロックＭＢ０のビット線ＢＬ００−ＢＬ０ｍの両側に、右側ビット線ドライブ回路ＢＤＲ０および左側ビット線ドライブ回路ＢＬ０がそれぞれ設けられる。また、メモリブロックＭＢ１のビット線ＢＬ１０−ＢＬ１ｍの両側に、右側ビット線ドライブ回路ＢＤＲ１およびＢＤＬ１がそれぞれ設けられる。
【００１８】
さらに、メモリブロックＭＢ０のデジット線（書込ワード線）ＷＷＬに対応してデジット線ドライブ回路ＤＤＶ０が設けられ、メモリブロックＭＢ１のデジット線ＷＷＬに対応してデジット線ドライブ回路ＤＤＶ１が設けられる。
【００１９】
これらのメモリブロックＭＢ０およびＭＢ１のビット線延在方向についての中央領域に、短絡配線１が設けられる。短絡配線１は、メモリブロックＭＢ０のビット線ＢＬ００−ＢＬ０ｍおよびメモリブロックＭＢ１のビット線ＢＬ１０−ＢＬ１ｍに共通に接続され、これらのビット線ＢＬ００−ＢＬ０ｍおよびＢＬ１０−ＢＬ１ｍを、各メモリブロックＭＢ０およびＭＢ１のビット線延在方向についての中央領域で電気的に短絡する。
【００２０】
この中央部に配置される短絡配線１により、ビット線ＢＬ００−ＢＬ０ｍおよびＢＬ１０−ＢＬ１ｍが並列に接続され、データ書込時の書込電流に対する配線抵抗を大幅に低減する。これにより、ビット線長を十分に長くすることができ、メモリセルＭＣを高密度に配置することができる。また、書込電圧が小さい場合においても、十分な大きさの書込電流を流すことができる。
【００２１】
図２は、図１に示すメモリセルＭＣの断面構造の一例を概略的に示す図である。図２において、メモリセルＭＣは、半導体基板領域１０表面に間を形成される不純物領域１１ａおよび１１ｂと、これらの不純物領域１１ａおよび１１ｂの間の基板領域上に形成されるゲート電極配線１２を含む。このゲート電極配線１２が、ワード線（読出ワード線）ＷＬの一部を構成する。
【００２２】
不純物領域１１ａは、プラグ１４を介して局所配線１５に電気的に結合される。この局所配線１５とその上層のビット線ＢＬを構成する金属配線１８との間に、可変磁気抵抗素子（記憶素子）２２が配置される。この可変磁気抵抗素子２２は、磁化方向が記憶データにかかわらず固定される固定層ＦＸＬと、磁化方向が記憶データに応じて設定される自由層ＦＲＬと、これらの間のバリア層ＢＲＬを含む。自由層ＦＲＬおよび固定層ＦＸＬは、強磁性体層で構成され、それらの磁化方向が平行であるか反平行であるかに応じて、可変磁気抵抗素子２２の抵抗値が異なり、この抵抗値の高低に応じてデータを記憶する。
【００２３】
金属配線１８により構成されるビット線ＢＬは、データ書込時、書込電流を流す。この書込電流の方向は、書込データの論理値に応じて設定される。
【００２４】
一方、不純物領域１１ｂは、プラグ１６を介して金属配線１７に電気的に結合される。この金属配線１７は、ソース線ＳＬを構成し、データ読出時に、読出電流を供給する。ここの金属配線１７と局所配線１５の間に、金属配線１９が配置され、金属配線１９が、デジット線（書込ワード線）ＷＷＬを構成する。
【００２５】
不純物領域１１ａおよび１１ｂとゲート電極配線１２とにより、メモリセルＭＣを選択する選択トランジスタ２０が構成される。金属配線１８および１７は、ビット線延在方向に沿って平行に配置され、一方、金属配線１９は、これらの金属配線１７および１８と直交する方向に配置される。データ書込時、金属配線１８および１９を介して流れる電流が誘起する磁界の合成磁界により、可変磁気抵抗素子２２の自由層ＦＲＬの磁化方向が設定される。データ書込時においては、読出ワード線ＷＬは、非選択状態であり、選択トランジスタ２０は非導通状態にある。
【００２６】
一方、データ読出時においては、ビット線ＢＬを構成する金属配線１８を接地電圧レベルに維持する。選択トランジスタ２０を導通状態とし、ソース線ＳＬを構成する金属配線１７からビット線ＢＬを構成する金属配線１８に対して電流を流す。可変磁気抵抗素子２２の抵抗値に応じてソース線ＳＬを構成する金属配線１７を流れる電流量が異なり、データの読出を、ソース線電流を検知することにより行なう。データ書込用のビット線とデータ読出用のソース線とを別々に設けることにより、ビット線が短絡配線１により短絡される構成においても、正確にデータの読出を行なうことができる。
【００２７】
図３は、図２に示すメモリセルＭＣの電気的等価回路を示す図である。図３に示すように、メモリセルＭＣは、ビット線ＢＬとソース線ＳＬの間に可変磁気抵抗素子２２と選択トランジスタ２０とが直列に接続される。データ読出時、ワード線ＷＬを選択状態へ駆動することにより、ソース線ＳＬからビット線ＢＬへ向かって電流を供給することができる。したがって、ビット線ＢＬが短絡配線１により電気的に短絡されていても、正確に選択メモリセルＭＣのデータの読出を行うことができる。
【００２８】
図４は、図１に示す磁気半導体記憶装置の具体的構成の一例を示す図である。図４においては、メモリブロックＭＢ０およびＭＢ１各々において、メモリセルＭＣが４行４列に配列される構成を一例として示す。磁気半導体記憶装置の記憶容量に応じて、メモリセル行およびメモリセル列の数が適宜決定される。
【００２９】
メモリブロックＭＢ０において、メモリセルＭＣの各列に対応してビット線ＢＬ００−ＢＬ０３が配設され、メモリセルＭＣの各行に対応してデジット線ＷＷＬ００−ＷＷＬ０３および読出ワード線ＷＬ００−ＷＬ０３が配設される。メモリセルＭＣは、先の図３に示す構成と同じであり、可変磁気抵抗素子２２および選択トランジスタ２０を含む。図４においては、書込時にはソース線ＳＬは利用されないため、ソース線は、選択トランジスタ２０の接地ノードで示している。
【００３０】
右側ビット線ドライブ回路ＢＤＲ０においては、ビット線ＢＬ００−ＢＬ０３にそれぞれ対応してビット線書込ドライバＲＲ００−ＲＲ０３が設けられ、左側ビット線ドライブ回路ＢＤＬ０においても、ビット線ＢＬ００−ＢＬ０３それぞれに対応してビット線書込ドライバＬＲ００−ＬＲ０３が設けられる。これらのビット線書込ドライバＲＲ００−ＲＲ０３およびＬＲ００−ＬＲ０３は、各々、充電電流を供給するＰチャネルＭＯＳトランジスタ（絶縁ゲートが電界効果トランジスタ）３０と、書込電流を放電するＮチャネルＭＯＳトランジスタ３２とを含む。デジット線ドライブ回路ＤＤＶ０においても、デジット線ＷＷＬ００−ＷＷＬ０３それぞれに対応してドライブゲートＤＴ００−ＤＴ０３が設けられる。デジット線ＷＷＬ０−ＷＷＬ３は、一端が電源ノードに結合され、対応のドライブゲートＤＴの導通時、電源ノードから接地ノードへ電流を流す。これらのデジット線ＷＷＬ０−ＷＷＬ３のデータ書込時に流れる電流の方向は、従って、書込データの論理値にかかわらず一定である。
【００３１】
メモリブロックＭＢ１においても、メモリブロックＭＢ０と同様、メモリセル列に対応してビット線ＢＬ１０−ＢＬ１３が設けられ、メモリセル行に対応してデジット線ＷＷＬ１０−ＷＷＬ１３および読出ワード線ＷＬ１０−ＷＬ１３が設けられる。
【００３２】
また、右側ビット線ドライブ回路ＢＤＲ１において、ビット線ＢＬ１０−ＢＬ１３に対応してビット線書込ドライバＲＲ１０−ＲＲ１３が設けられ、左側ビット線ドライブ回路ＢＤＬ１においても、ビット線ＢＬ１０−ＢＬ１３に対応してビット線書込ドライバＬＲ１０−ＬＲ１３が設けられる。
【００３３】
デジット線ドライブ回路ＤＤＶ１においては、デジット線ＷＷＬ１０−ＷＷＬ１３それぞれに対応してドライブゲートＤＴ１０−ＤＴ１３が設けられる。これらのデジット線ＷＷＬ１０−ＷＷＬ１３も、ドライブゲートＤＴ１０−ＤＴ１３と対向する端部が電源ノードに結合される。
【００３４】
メモリブロックＭＢ０およびＭＢ１のビット線ＢＬ００−ＢＬ０３およびＢＬ１０−ＢＬ１３に共通に配線１が設けられ、これらは、メモリブロックＭＢ０およびＭＢ１のビット線延在方向（列方向）についての中央領域において電気的に接続される。
【００３５】
この図４に示す構成において、デジット線ＷＷＬ０１とビット線ＢＬ０１の交差部に対応して配置されるメモリセルＭＣａに対するデータの書込を行なう場合を考える。この場合、右側ビット線ドライブ回路ＢＤＲ０においては、ビット線ドライバＲＲ００−ＲＲ０３において、すべてのＮチャネルＭＯＳトランジスタ３２をオン状態（ＯＮ）に設定する。メモリブロックＭＢ０に対する左側ビット線ドライブ回路ＢＤＬ０においては、このメモリセルＭＣａが接続されるビット線ＢＬ０１に対して設けられるビット線ドライバＬＲ０１においてＰチャネルＭＯＳトランジスタ３０をオン状態に設定し、残りのビット線ドライバＬＲ００−ＬＲ０３においては、ＮチャネルＭＯＳトランジスタ３２をオン状態に設定する。
【００３６】
メモリブロックＭＢ１に対しては、右側ビット線ドライブ回路ＢＤＲ１のビット線ドライバＲＲ１０−ＲＲ１３のＮチャネルＭＯＳトランジスタ３２をすべてオン状態に設定し、また、左側ビット線ドライブ回路ＢＤＬ１においても、ビット線ドライバＬＲ１０−ＬＲ１３のＮチャネルＭＯＳトランジスタ３２をオン状態に設定する。これにより、ビット線ＢＬ０１に対し、左側ビット線ドライブ回路ＢＤＬ０から書込電流が供給され、その後書込電流が、短絡配線１を介して分流して、ビット線ＢＬ００−ＢＬ０３およびＢＬ１０−ＢＬ１３を介して放電される。
【００３７】
図５は、この図４に示す書込状態におけるビット線ＢＬ００−ＢＬ０３およびＢＬ１０−ＢＬ１３の配線抵抗の電気的等価回路を概略的に示す図である。図５において、ビット線ＢＬ００−ＢＬ０３およびＢＬ１０−ＢＬ１３は、各々の全体の配線抵抗が２・Ｒであるとする。また、配線抵抗Ｒに比べて、ビット線書込ドライバのＮチャネルＭＯＳトランジスタ３２およびＰチャネルＭＯＳトランジスタ３０のオン抵抗は十分小さいものとする。
【００３８】
中央部で、短絡配線１により、ビット線ＢＬ００−ＢＬ０３およびＢＬ１０−ＢＬ１３が電気的に接続される。ビット線ＢＬ００、ＢＬ０２、ＢＬ０３およびＢＬ１０−ＢＬ１３においては、短絡配線１から供給される電流が、その両側に向かって分流する。また、選択ビット線ＢＬ０１においても、書込電流が、右側のビット線書込ドライバ（図４のＲＲ０１）のＮチャネルＭＯＳトランジスタ３２を介して放電される。したがって、この図５に示す抵抗網の構成においては、ビット線ＢＬ００、ＢＬ０２、ＢＬ０３およびＢＬ１０−ＢＬ１３の抵抗Ｒとビット線ＢＬ０１の右側半分の抵抗Ｒが並列に接続され、この抵抗の並列体に対し、ビット線ＢＬ０１の抵抗Ｒが直列に接続される。したがって、書込電流が流れる経路の合成抵抗Ｒａｌｌは、次式で表わされる：
Ｒａｌｌ＝Ｒ＋（Ｒ／１５）＝（１６／１５）・Ｒ．
したがって、１つのビット線ＢＬの抵抗２・Ｒに比べて大幅に抵抗値を低減することができる。
【００３９】
デジット線ＷＷＬ０１は、デジット線ドライブ回路ＤＤＶ０のドライブゲートＤＴ０１がオン状態に設定され、電源ノードから接地ノードへ向かって電流を供給する。ビット線ＢＬ０１およびデジット線ＷＷＬ０１を流れる電流が誘起する磁界の合成磁界により、メモリセルＭＣａの可変磁気抵抗素子２２に対しデータの書込が行なわれる。
【００４０】
いま、図４に示すようにビット線の左から右方向に電流を流すときに、メモリセルに対しデータ“０”が書込まれる状態と想定する。
【００４１】
図６は、メモリセルＭＣａに対してデータ“１”を書込む場合の書込電流の経路を概略的に示す図である。メモリセルＭＣａに対し、図の右から左側にビット線書込電流を流す場合、左側ビット線ドライブ回路ＢＤＬ０において、メモリセルＭＣａが接続するビット線ＢＬ０１に対して設けられるビット線書込ドライバＬＲ０１のＮチャネルＭＯＳトランジスタ３２をオン状態に設定する。残りのビット線書込ドライバＬＲ００、ＬＲ０２、およびＬＲ０３、ＲＲ００−ＲＲ０３、ＲＲ１０−ＲＲ１３、およびＬＲ１０−ＬＲ０３においては、ＰチャネルＭＯＳトランジスタ３０をオン状態に設定する。この場合、ビット線書込ドライバＬＲ０１を除くビット線書込ドライバから、書込電流がメモリセルＭＣａに対して供給され、ビット線書込ドライバＬＲ０１のＮチャネルＭＯＳトランジスタ３２を介して放電される。したがって、メモリセルＭＣａに対して、ビット線ＢＬ０１の右側から左側に電流が流れ、データ“１”を書込むことができる。
【００４２】
この場合、ビット線書込ドライバＬＲ０１において、ＮチャネルＭＯＳトランジスタ３２の電流駆動力は、書込電流Ｉｗに等しい電流を放電する状態に設定される（この構成については後に説明する）。これにより、数多くのビット線書込ドライバから書込電流が供給されても、大きな書込電流が流れて非選択列のメモリセルへの誤書込が生じるのを防止することができる。また、選択列に隣接する非選択列のビット線には、選択列のメモリセルに対するビット線書込電流と逆方向に電流が流れる。従って、選択メモリセルに隣接するメモリセルに対する書込電流誘起磁界がリークしても、このリーク磁界を相殺することができ、非選択メモリセルに対する誤書込を防止することができる。
【００４３】
図７は、短絡配線１に関して右側の領域に存在するメモリセルＭＣｂに対するデータ“０”の書込電流の経路を概略的に示す図である。この場合、右側ビット線ドライブ回路ＢＤＲ０において、ビット線ＢＬ０１に対応して配置されるビット線書込ドライバＲＲ０１において、ＮチャネルＭＯＳトランジスタ３２をオン状態に設定する。残りのビット線書込ドライバＲＲ００、ＲＲ０２、ＲＲ０３、ＬＲ００−ＬＲ３、ＲＲ１０−ＲＲ１３おびＬＲ１０−ＬＲ１３においては、すべてＰチャネルＭＯＳトランジスタ３０をオン状態に設定する。これにより、メモリセルＭＣｂについては、ビット線ＢＬ０１の左側から右方向に書込電流が流れ、データ“０”が書込まれる。
【００４４】
なお、この場合、デジット線ドライブ回路ＤＤＶ０において、ドライブゲートＤＴ０２がオン状態に設定され、デジット線ＷＷＬ０２のデジット線書込電流とビット線ＢＬ０１を流れるビット線書込電流が誘起する磁界の合成磁界により、データの書込が行なわれる。
【００４５】
この場合においても、ビット線書込ドライバＲＲ０１において、ＮチャネルＭＯＳトランジスタ３２の電流駆動力は、書込電流Ｉｗを流す大きさに設定される。
【００４６】
図８は、メモリセルＭＣｂに対し、データ“１”を書込む場合の書込電流の経路を概略的に示す図である。この場合、右側ビット線ドライブ回路ＢＤＲ０において、ビット線ＢＬ０１に対して設けられるビット線書込ドライバＲＲ０１においてＰチャネルＭＯＳトランジスタ３０をオン状態に設定する。残りのビット線書込ドライバＲＲ００、ＲＲ０２、ＲＲ０３、ＬＲ００−ＬＲ０３、ＲＲ１０−ＲＲ１３、おびＬＲ１０−ＬＲ１３においては、ＮチャネルＭＯＳトランジスタ３２をオン状態に設定する。これにより、メモリセルＭＣｂについては、ビット線ＢＬ０１上を右側から左側に書込電流が流れる。したがって、図６に示すメモリセルＭＣａに対するデータ“１”書込時と同様、メモリセルＭＣｂに対して、データ“１”を書込むことができる。なお、この場合においても、デジット線ドライブ回路ＤＤＶ０において、ドライブゲートＤＴ０２がオン状態に設定される。
【００４７】
メモリブロックＭＢ１におけるメモリセルに対するデータ書込も、メモリブロックＭＢ０におけるメモリセルＭＣａおよびＭＣｂに対するデータ書込と同様の態様で書込電流を、選択列のビット線上に流す。
【００４８】
図９は、図４に示す右側ビット線ドライブ回路ＢＤＲ０およびＢＤＲ１に含まれるビット線書込ドライバＲＲ００−ＲＲ０３およびＲＲ１０−ＲＲ１３の具体的構成の一例を示す図である。図９において、これらの右側ビット線ドライブ回路ＢＤＲ０およびＢＤＲ１に含まれるビット線書込ドライバＲＲ００−ＲＲ０３およびＲＲ１０−ＲＲ１３は同一構成を有するため、図９においては、総称的に、ビット線ＢＬｉに対して設けられる右側ビット線ドライバＲＲｉを、これらのビット線ドライＲＲ００−ＲＲ０３およびＲＲ１０−ＲＲ１３の代表的に示す。
【００４９】
図９において、右側ビット線書込ドライバＲＲｉは、ビット線ＢＬｉに対する書込電流を供給するＰチャネルＭＯＳトランジスタ３０ｒａおよび３０ｒｂと、ビット線ＢＬｉから書込電流を放電するＮチャネルＭＯＳトランジスタ３２ｒａおよび３２ｒｂと、スタンバイ時およびデータ読出時に、ビット線ＢＬｉを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタ４０ｒを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ３０ｒａおよび３０ｒｂが、図４に示すビット線書込ドライバに含まれるＰチャネルＭＯＳトランジスタ３０に対応し、ＭＯＳトランジスタ３２ｒａおよび３２ｒｂが、図４等において示す右側ビット線書込ドライバの放電用のＮチャネルＭＯＳトランジスタ３２に対応する。
【００５１】
ＭＯＳトランジスタ３０ｒａは、定電流源４２ｒを介して電源ノードに結合され、ゲート回路５０ｒの出力信号に従って選択的に導通し、導通時、定電流源４２ｒから定電流Ｉｗをビット線書込電流Iｗとしてビット線ＢＬｉ２に供給する。
【００５２】
ゲート回路５０ｒは、書込データＤと選択メモリセル位置指示信号ＸＲと列選択信号Ｙｉと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＬレベルの信号を生成して、ＭＯＳトランジスタ３０ｒａを導通状態に設定する。
【００５３】
書込データＤは、論理値が“０”のときにＬレベルに設定され、論理値“１”のときにＨレベルに設定される。選択メモリセル位置指示信号ＸＲは、選択メモリセルが、中央の短絡配線（１）と右側ビット線ドライブ回路の間の右半分の領域に存在するときにＨレベルに設定される。列選択信号Ｙｉは、列アドレス信号をデコードして生成され、ビット線ＢＬｉがアドレス指定されたときにＨレベルに設定される。
【００５４】
ＮチャネルＭＯＳトランジスタ３２ｒａは、定電流源４４ｒを介して接地ノードに結合され、ゲート回路５１ｒの出力信号に従って選択的に導通し、導通時、定電流源４４ｒによりビット線ＢＬｉから定電流Ｉｗを引抜く。
【００５５】
ゲート回路５１ｒは、列選択信号Ｙｉと選択メモリセル位置指示信号ＸＲと補の書込データ／Ｄと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成してＭＯＳトランジスタ３２ｒａを導通状態に設定する。補の書込データ／Ｄは、データ書込時、書込データＤが論理値“０”のときにＨレベルに設定され、書込データＤが論理値“１”のときにＬレベルに設定される。
【００５６】
ＭＯＳトランジスタ３０ｒｂは、ゲート回路５２ｒの出力信号に従って選択的に導通し、導通時、電源ノードから電流をビット線ＢＬｉに供給する。このゲート回路５２ｒは、ゲート回路５４ｒおよび５５ｒの出力信号を受け、ゲート回路５４ｒまたは５５ｒのいずれかの出力信号がＬのときにＬレベルの信号を出力して、ＭＯＳトランジスタ３０ｒｂを導通状態に設定する。
【００５７】
ゲート回路５４ｒは、列選択信号Ｙｉと補の選択メモリセル位置指示信号／ＸＲと書込データＤと書込タイミング信号ＷＥＮとを受ける。ゲート回路５５ｒは、補の列選択信号／Ｙｉとインバータ５８ｒを介して与えられる一致検出回路６０ｒの出力信号と書込タイミング信号とを受ける。一致検出回路６０ｒは、選択メモリセル位置指示信号ＸＲと書込データＤとを受けて、両者の論理値が一致している場合にＨレベルの信号を生成する。
【００５８】
ＭＯＳトランジスタ３２ｒｂは、ゲート回路５３ｒの出力信号に従って選択的に導通し、導通時、ビット線ＢＬｉから接地ノードへ電流を放電する。ゲート回路５３ｒは、ゲート回路５６ｒまたは５７ｒの出力信号がＨレベルのときにＨレベルの信号を出力してＭＯＳトランジスタ３２ｒｂを導通状態に設定する。
【００５９】
ゲート回路５６ｒは、一致検出回路６０ｒの出力信号と補の列選択信号／Ｙｉと書込タイミング信号ＷＥＮとを受ける。ゲート回路５７ｒは、列選択信号Ｙｉと補の選択メモリセル位置指示信号／ＸＲと補の書込データ／Ｄと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成する。
【００６０】
ＭＯＳトランジスタ４０ｒは、書込モード指示信号／ＷＥＮＦが非活性状態のときに導通し、ビット線ＢＬｉを接地ノードに結合する。
【００６１】
図１０は、図４等において示す左側ビット線ドライブ回路に含まれるビット線書込ドライバＬＲ００−ＬＲ０３およびＬＲ１０−ＬＲ１３の構成の一例を示す図である。図１０においても、左側ビット線書込ドライバＬＲ００−ＬＲ０３およびＬＲ１０−ＬＲ１３の構成は同じであり、ビット線ＢＬｉに対して設けられるビット線書込ドライバＬＲｉにより、これらの左側ビット線書込ドライバＬＲ００−ＬＲ０３およびＬＲ１０−ＬＲ１３の構成を代表的に示す。
【００６２】
図１０において、左側ビット線書込ドライバＬＲｉは、右側ビット線書込ドライバと同様、書込電流を供給するＰチャネルＭＯＳトランジスタ３０ｌａおよび３０ｌｂと、書込電流を放電するＮチャネルＭＯＳトランジスタ３２ｌａおよび３２ｌｂと、ビット線ＢＬｉを接地電位に固定するＮチャネルＭＯＳトランジスタ４０ｌとを含む。ＭＯＳトランジスタ３０ｌａおよび３０ｌｂが、図４等において示す左側ビット線書込ドライバに含まれるＰチャネルＭＯＳトランジスタ３０に対応し、ＭＯＳトランジスタ３２ｌａおよび３２ｌｂが、図４等において示す左側ビット線書込ドライバの放電用のＮチャネルＭＯＳトランジスタ３２に対応する。
【００６３】
ＭＯＳトランジスタ３０ｌａは、定電流源４２ｌを介して電源ノードに結合され、ゲート回路５０ｌの出力信号に従って選択的に導通し、導通時、定電流源４２ｌからの定電流（ビット線書込電流）Ｉｗを、ビット線ＢＬｉに供給する。
【００６４】
ゲート回路５０ｌは、補の書込データ／Ｄと選択メモリセル位置指示信号ＸＬと列選択信号Ｙｉと書込タイミング信号ＹＥＮとを受け、これらの信号がすべてＨレベルのときにＬレベルの信号を生成してＭＯＳトランジスタ３０ｌａを導通状態に設定する。選択メモリセル位置指示信号ＸＬは、選択メモリセルが、メモリブロック内において中央部の短絡用の配線（１）と左側ビット線ドライブ回路との間の左半分の領域に存在する場合にＨレベルに設定される。補の書込データ／Ｄおよび列選択信号Ｙｉの論理レベルと論理値との対応は、図９に示す右側ビット線書込ドライバＲＲｉにおいて説明したものと同じである。
【００６５】
ＭＯＳトランジスタ３２ｌａは、定電流源４４ｌを介して接地ノードに結合され、ゲート回路５１ｌの出力信号に従って選択的に導通し、導通時、ビット線ＢＬｉから定電流（ビット線書込電流）Ｉｗを放電する。ゲート回路５１ｌは、列選択信号Ｙｉと選択メモリセル位置指示信号ＸＬと書込データＤと書込タイミング信号ＷＥＮとを受け、これらの信号が全てＨレベルのときにＨレベルの信号を生成して、ＭＯＳトランジスタ３２ｌａを導通状態に設定する。
【００６６】
ＭＯＳトランジスタ３０ｌｂは、ゲート回路５２ｌの出力信号に従って選択的に導通し、導通時、電源ノードからビット線ＢＬｉに電流を供給する。ゲート回路５２ｌは、ゲート回路５４ｌおよび５５ｌの出力信号がともにＨレベルのときにＨレベルの信号を生成してＭＯＳトランジスタ３０ｌｂを非導通状態に維持し、それ以外のときにＬレベルの信号を生成して、ＭＯＳトランジスタ３０ｌｂを導通状態に設定する。
【００６７】
ゲート回路５４ｌは、列選択信号Ｙｉと補の選択メモリセル位置指示信号／ＸＬと補の書込データ／Ｄと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＬレベルの信号を生成する。
【００６８】
ゲート回路５５ｌは、補の列選択信号／Ｙｉと一致検出回路６０ｌの出力信号と書込タイミング信号ＷＥＮとを受け、これらの与えられた信号がすべてＨレベルのときにＬレベルの信号を生成して、ゲート回路５２ｌを介してＭＯＳトランジスタ３０ｌｂを導通状態に設定する。一致検出回路６０ｌは、選択メモリセル位置指示信号ＸＬと書込データＤとを受け、両者の論理レベルが一致している場合にＨレベルの信号を生成する。
【００６９】
ＭＯＳトランジスタ３２ｌｂは、ゲート回路５３ｌの出力信号に従って選択的に導通し、導通時、ビット線ＢＬｉから電流を接地ノードへ放電する。このゲート回路３ｌは、ゲート回路５６ｌおよび５７ｌの出力信号の少なくとも一方がＨレベルのときにＨレベルの信号を生成して、ＭＯＳトランジスタ３２ｌｂを導通状態に設定する。
【００７０】
ゲート回路５６ｌは、インバータ５８ｌを介して与えられる一致検出回路６０ｌの出力信号と補の列選択信号／Ｙｉと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成し、ゲート回路５３ｌを介してＭＯＳトランジスタ３２ｌｂを導通状態に設定する。
【００７１】
ゲート回路５７ｌは、列選択信号Ｙｉと補の選択メモリセル位置指示信号／ＸＬと書込データＤと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成し、ゲート回路５３ｌを介してＭＯＳトランジスタ３２ｌｂを導通状態に設定する。
【００７２】
ＭＯＳトランジスタ４０ｌは、書込モード指示信号／ＷＥＮＦの非活性化時導通し、ビット線ＢＬｉを接地ノードに結合する。
【００７３】
なお、定電流源４２ｒおよび４４ｒは、図９においては、各ビット線書込ドライバに個々に設けられるように示す。しかしながら、これらの定電流源４２ｒおよび４４ｒは、右側ビット線ドライブ回路ＢＤＲ０およびＢＤＲ１のビット線書込ドライバに共通に設けられても良く、また、各メモリブロックごとに配置されても良い。図１０に示す定電流源４２ｌおよび４４ｌについても同様である。
【００７４】
図１１から図１８は、図９および図１０に示すビット線書込ドライバＲＲｉおよびＬＲｉの動作を模式的に示す図である。以下、図１１から図１８を参照して、図９および図１０に示すビット線書込ドライバＲＲｉおよびＬＲｉの動作について説明する。
【００７５】
図１１において、選択メモリセルＭＣが、ビット線ＢＬｉ上に存在し、また、メモリブロックの左半分側にある状態を考える。書込データＤは、“０”（Ｌレベル）である。この状態においては、ビット線ＢＬｉを指定する列選択信号Ｙｉは、“１”（Ｈレベル）であり、選択メモリセル位置指示信号ＸＬが“１”（Ｈレベル）、また、選択メモリセル位置指示信号ＸＲは、“０”（Ｌレベル）である。この状態においては、図９に示す右側ビット線書込ドライバＲＲｉにおいて、ゲート回路５０ｒの出力信号がＨレベル、ゲート回路５１ｒの出力信号がＬレベルであり、ＭＯＳトランジスタ３０ｒａおよび３２ｒａはともにオフ状態（ＯＦＦ）である。補の列選択信号／ＹｉはＬレベル、書込データＤはＬレベルであり、ゲート回路５４ｒおよび５５ｒの出力信号は、ともにＨレベルとなり、応じて、ゲート回路５２ｒの出力信号がＨレベルであり、ＭＯＳトランジスタ３０ｒｂもオフ状態となる。一方、列選択信号ＹｉがＨレベル、選択メモリセル位置指示信号／ＸＲがＨレベル、補の書込データ／ＤがＨレベルであり、ゲート回路５７ｒの出力信号は、Ｈレベルとなり、応じて、ゲート回路５３ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３２ｒｂがオン状態（ＯＮ）となる。
【００７６】
一方、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、ゲート回路５０ｌの出力信号がＬレベル、ゲート回路５１ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３０ｌａがオン状態、ＭＯＳトランジスタ３２ｌａがオフ状態となる。また、補の選択メモリセル位置指示信号／ＸＬおよび補の列選択信号／Ｙｉが、Ｌレベルであり、ゲート回路５４ｌおよび５５ｌの出力信号はともにＨレベルとなる。応じて、ゲート回路５２ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｌｂは、オフ状態となる。また、補の列選択信号／ＹｉはＬレベルであるため、ゲート回路５６ｌの出力信号がＬレベルであり、書込データＤがＬレベルであり、ゲート回路５７ｌの出力信号がＬレベルとなる。応じて、ゲート回路５３ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｌｂがオフ状態となる。
【００７７】
したがって、この状態においては、左側ビット線書込ドライバＬＲｉ内のＭＯＳトランジスタ３０ｌａを介して定電流源４２ｌからのビット線書込電流Ｉｗがビット線ＢＬｉヘ供給され、右側ビット線書込ドライバＲＲｉにおいては、ビット線ＢＬｉ上の分流電流ＩがＭＯＳトランジスタ３２ｒｂを介して放電される。
【００７８】
図１２において、選択メモリセルＭＣは、ビット線ＢＬｉ上に存在し、また、メモリブロックの左半分の領域に存在する。書込データＤは“１”である。この状態においては、列選択信号Ｙｉが“１”であり、選択メモリセル位置指示信号ＸＬおよびＸＲが、それぞれ“１”および“０”である。
【００７９】
この場合、図９に示す右側ビット線書込ドライバＲＲｉにおいて、ゲート回路５０ｒおよび５１ｒの出力信号はそれぞれＨレベルおよびＬレベルであり、ＭＯＳトランジスタ３０ｒａおよび３２ｒａはオフ状態である。一方、補の列選択信号／ＹｉがＬレベル、補の選択メモリセル位置指示信号／ＸＲがＨレベルである。したがって、ゲート回路５４ｒの出力信号がＬレベルとなり、応じて、ゲート回路５２ｒの出力信号がＬレベルとなり、ＭＯＳトランジスタ３０ｒｂがオン状態となる。一方、ゲート回路５６ｒの出力信号は、補の列選択信号／ＹｉがＬレベルであり、Ｌレベルとなり、また、ゲート回路５７ｒの出力信号も、補の書込データ／ＤがＬレベルであるためＬレベルとなり、応じて、ＭＯＳトランジスタ３２ｒｂがオフ状態となる。
【００８０】
一方、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、補の書込データ／ＤがＬレベルであり、ゲート回路５０ｌの出力信号はＨレベルとなり、ＭＯＳトランジスタ３０ｌａがオフ状態となる。一方、ゲート回路５１ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３２ｌａがオン状態となる。
【００８１】
ゲート回路５４ｌは、補の書込データ／ＤがＬレベルであり、その出力信号がＨレベルとなり、また、ゲート回路５５ｌの出力信号も、補の列選択信号／ＹｉがＬレベルであり、Ｈレベルとなり、応じて、ゲート回路５２ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｌｂはオフ状態となる。同様、補の列選択信号／ＹｉがＬレベルであり、ゲート回路５６ｌの出力信号がＬレベルとなり、補の選択メモリセル位置指示信号／ＸＬがＬレベルであり、ゲート回路５７ｌの出力信号もＬレベルとなる。応じて、ゲート回路５３ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｌｂもオフ状態となる。
【００８２】
したがって、この状態においては、右側ビット線書込ドライバＲＲｉからＭＯＳトランジスタ３０ｒｂを介して電流Ｉが供給され、ビット線ＢＬｉ上の電流は、左側ビット線書込ドライバＬＲｉのＭＯＳトランジスタ３２ｌａを介して放電される。この場合、定電流源４４ｌにより、ビット線ＢＬｉの放電電流は、ビット線書込電流Ｉｗの大きさに設定される。
【００８３】
図１３において、選択メモリセルＭＣは、ビット線ＢＬｉ上にありかつメモリブロックの右半分の領域に存在する。書込データＤは、“０”である。この場合、列選択信号Ｙｉが“１”、選択メモリセル位置指示信号ＸＬが“０”であり、選択メモリセル位置指示信号ＸＲは、“１”である。
【００８４】
この状態において、図９に示す右側ビット線書込ドライバＲＲｉにおいて、ゲート回路５４ｒの出力信号は、補の選択メモリセル位置指示信号／ＸＲによりＨレベルとなり、また、ゲート回路５５ｒの出力信号も、補の列選択信号／Ｙｉに従ってＨレベルとなる。応じて、ゲート回路５２ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｒｂはオフ状態である。また、ゲート回路５６ｒは、補の列選択信号／Ｙｉに従ってその出力信号がＬレベルとなり、またゲート回路５７ｒの出力信号も、補の選択メモリセル位置指示信号／ＸＲがＬレベルであり、Ｌレベルとなる。応じて、ゲート回路５３ｒの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｒｂがオフ状態となる。
【００８５】
一方、書込データＤは“０”であり、ゲート回路５０ｒの出力信号がＨレベル、ゲート回路５１ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｒａがオフ状態、ＭＯＳトランジスタ３２ｒａがオン状態となる。したがって、右側ビット線書込ドライバＲＲｉにおいては、ビット線ＢＬｉに供給される電流が、定電流源４４ｒが規定する電流Ｉｗに従って放電される。
【００８６】
一方、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、ゲート回路５０ｌの出力信号が選択メモリセル位置指示信号ＸＬがＬレベルであるため、Ｈレベルとなり、また、ゲート回路５１ｌの出力信号がＬレベルとなる。応じて、ＭＯＳトランジスタ３０ｌａおよび３２ｌａはともにオフ状態である。
【００８７】
一方、ゲート回路５４ｌは、選択信号Ｙｉ、補の選択メモリセル位置指示信号／ＸＬおよび補の書込データ／ＤがすべてＨレベルとなり、その出力信号がＬレベルとなる。応じて、ゲート回路５２ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３０ｌｂがオン状態となる。ゲート回路５６ｌは、補の列選択信号／ＹｉがＬレベルであり、その出力信号はＬレベルとなり、また、ゲート回路５７ｌの出力信号も、書込データＤがＬレベル（“０”）であり、Ｌレベルとなる。応じて、ゲート回路５３ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｌｂはオフ状態となる。したがって、左側ビット線書込ドライバＬＲｉからは、ＭＯＳトランジスタ３０ｌｂを介して電流Ｉが、ビット線ＢＬｉ上に供給される。
【００８８】
図１４において、ビット線ＢＬｉ上にありかつメモリブロックの右半分の領域にあるメモリセルＭＣが選択される。書込データＤは、“１”（Ｈレベル）である。この場合、列選択信号Ｙｉは“１”（Ｈレベル）、選択メモリセル位置指示信号ＸＬおよびＸＲは、それぞれＬレベル（“０”）およびＨレベル（“１”）である。
【００８９】
この場合、図９に示す右側ビット線書込ドライバＲＲｉにおいては、ゲート回路５４ｒの出力信号は、補の選択メモリセル位置指示信号／ＸＲに従ってＨレベルとなり、また、補の列選択信号／Ｙｉに従ってゲート回路５５ｒの出力信号がＨレベルとなる。応じて、ゲート回路５２ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｒｂはオフ状態となる。
【００９０】
一方、ゲート回路５０ｒは、列選択信号Ｙｉ、選択メモリセル位置指示信号ＸＲおよび書込データＤがすべてＨレベルであり、Ｌレベルの信号を出力する。応じて、ＭＯＳトランジスタ３０ｒａがオン状態となる。ゲート回路５１ｒは、補の書込データ／ＤがＬレベルであり、その出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｒａはオフ状態となる。したがって、右側ビット線書込ドライバＲＲｉからは、ビット線ＢＬｉに対して、定電流源４２ｒからのビット線書込電流Ｉｗが供給される。
【００９１】
一方、図１０に示す左側ビット線ドライバＬＲｉにおいては、選択メモリセル位置指示信号ＸＬがＬレベルであるため、ゲート回路５０ｌの出力信号がＨレベル、ゲート回路５１ｌの出力信号がＬレベルとなる。応じて、ＭＯＳトランジスタ３０ｌａおよび３２ｌａは、ともにオフ状態である。
【００９２】
また、補の書込データ／ＤがＬレベルであるため、ゲート回路５４ｌの出力信号はＨレベルとなり、また補の列選択信号／ＹｉがＬレベルであり、ゲート回路５５ｌの出力信号はＨレベルとなる。応じて、ゲート回路５２ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｌｂはオフ状態となる。
【００９３】
一方、列選択信号Ｙｉ、補の選択メモリセル位置指示信号／ＸＬおよび書込データＤがすべてＨレベルであり、ゲート回路５７ｌの出力信号がＨレベルとなり、応じて、ゲート回路５３ｌがＨレベルの信号を出力し、ＭＯＳトランジスタ３２ｌｂがオン状態となる。
【００９４】
したがって、左側ビット線書込ドライバｌｒｉにおいては、ＭＯＳトランジスタ３２ｌｂにより、ビット線ＢＬｉから分流電流Ｉを放電する。
【００９５】
これらの図１１から図１４に示すように、選択メモリセルがビット線ＢＬｉ上に存在する場合には、選択メモリセルがメモリブロックの左半分の領域に存在するか右半分の領域に存在するかにかかわらず、書込データの論理値に応じた方向にビット線書込電流Ｉｗを供給して、選択メモリセルＭＣに対してデータの書込を行なうことができる（デジット線書込電流との組合せによる）。この場合、デジット線書込電流は、書込データの論理値にかかわらず一定の方向に流される。
【００９６】
次に、図１５から図１８を参照して、ビット線ＢＬｉが非選択の場合のビット線書込ドライバＲＲｉおよびＬＲｉの動作について説明する。
【００９７】
まず、図１５において、選択メモリセルＭＣが、メモリブロックの左半分の領域に存在し、データ“０”が選択メモリセルＭＣに対して書込まれる。この場合、選択メモリセルＭＣに対しては、図の左から右方向に向かって、ビット線書込電流Ｉｗが流れる。
【００９８】
書込データＤは、“０”、列選択信号Ｙｉは“０”（Ｌレベル）、選択メモリセル位置指示信号ＸＬは“１”（Ｈレベル）であり、選択メモリセル位置指示信号ＸＲは、“０”（Ｌレベル）である。
【００９９】
この状態においては、図９に示す右側ビット線書込ドライバにおいて、列選択信号Ｙｉが、非選択状態のＬレベル（“０”）であり、ゲート回路５０ｒの出力信号はＨレベル、ゲート回路５１ｒの出力信号がＬレベルとなる。したがって、ＭＯＳトランジスタ３０ｒａおよび３２ｒａはともにオフ状態に維持される。
【０１００】
また、書込データＤが“０”であり、ゲート回路５４ｒの出力信号はＨレベルである。一方、一致検出回路６０ｒの出力信号は、選択メモリセル位置指示信号ＸＲおよび書込データＤがともに“０”であり、Ｈレベルとなり、インバータ５８ｒの出力信号はＬレベルとなる。したがって、ゲート回路５５ｒの出力信号がＨレベルとなり、応じて、ゲート回路５２ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｒｂがオフ状態となる。
【０１０１】
一方、一致検出回路６０ｒの出力信号がＨレベルであり、補の列選択信号／ＹｉはＨレベルであるため、ゲート回路５６ｒの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＨレベルとなる。応じて、ゲート回路５３ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３２ｒｂがオン状態となる。
【０１０２】
したがって、右側ビット線書込ドライバＲＲｉにおいては、選択列のビット線から供給されて中央の短絡配線（１）を介して分流されて、ビット線ＢＬｉに流入する電流は、ＭＯＳトランジスタ３２ｒｂを介して接地ノードに放電される。
【０１０３】
また、左側ビット線書込ドライバＬＲｉにおいても、列選択信号ＹｉがＬレベルであるため、ゲート回路５０ｌの出力信号がＨレベル、ゲート回路５１ｌの出力信号がＬレベルであり、ＭＯＳトランジスタ３０ｌａおよび３２ｌａはともにオフ状態である。
【０１０４】
ゲート回路５４ｌの出力信号は、列選択信号ＹｉがＬレベルであり、Ｈレベルとなる。また、一致検出回路６０ｌの出力信号は、Ｌレベルであり、したがって、ゲート回路５５ｌの出力信号がＨレベルとなる。応じて、ゲート回路５２ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｌｂはオフ状態となる。
【０１０５】
一方、インバータ５８ｌの出力信号がＨレベルであり、ゲート回路５６ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３２ｌｂがオン状態となる。したがって、左側ビット線書込ドライバＬＲｉにおいても、選択列のビット線から供給された書込電流が、ＭＯＳトランジスタ３２ｌｂを介して放電される。
【０１０６】
従って、非選択列の場合、右および左側のビット線書込ドライバにより、選択列のビット線から供給される電流が放電される。この放電電流量は、トランジスタ３２ｌｂおよび３２ｒｂの電流駆動力および非選択ビット線の数に応じて、決定される。
【０１０７】
次に、図１６において、選択メモリセルが、ビット線ＢＬｉと異なる列上にありかつメモリブロックの左半分の領域に存在する。書込データＤは、“１”である。この場合、選択メモリセルＭＣにおいて対応のビット線上を図の右側から左側に電流が流れる。
【０１０８】
この状態においては、図９に示す右側ビット線書込ドライバＲＲｉにおいて、ＭＯＳトランジスタ３０ｒａおよび３２ｒａは、ゲート回路５０ｒおよび５１ｒの出力信号のそれぞれＨレベルおよびＬレベルであり、ともにオフ状態である。ゲート回路５４ｒの出力信号は、列選択信号Ｙｉに従ってＨレベルである。また、一致検出回路６０ｒの出力信号は、選択メモリセル位置指示信号ＸＲがＬレベルであり、書込データＤがＨレベルであるため、Ｌレベルとなり、インバータ５８ｒの出力信号はＨレベルとなる。したがって、ゲート回路５５ｒの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＬレベルとなり、ゲート回路５２ｒの出力信号もＬレベルとなり、ＭＯＳトランジスタ３０ｒｂがオン状態となる。
【０１０９】
一方、ゲート回路５６ｒおよび５７ｒの出力信号はともにＬレベルとなり、ゲート回路５３ｒの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｒｂはオフ状態となる。したがって、この状態においては、右側ビット線書込ドライバＲＲｉから、ＭＯＳトランジスタ３０ｒｂを介して電流Ｉがビット線ＢＬｉ上に供給される。
【０１１０】
一方、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、ＭＯＳトランジスタ３０ｌａおよび３２ｌａは、列選択信号ＹｉがＬレベルであるため、ともにオフ状態である。また、ゲート回路５４ｌの出力信号は、列選択信号ＹｉがＬレベルであり、Ｈレベルである。一致検出回路６０ｌの出力信号は、選択メモリセル位置指示信号ＸＬおよび書込データＤがともに“１”であり、Ｈレベルとなる。したがって、ゲート回路５５ｌの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＬレベルとなり、応じて、ゲート回路５２ｌの出力信号もＬレベルとなり、ＭＯＳトランジスタ３０ｌｂがオン状態となる。
【０１１１】
一方、インバータ５８ｌの出力信号がＬレベルとなり、応じて、ゲート回路５６ｌの出力信号がＬレベルとなる。ゲート回路５７ｌの出力信号もＬレベルであり、ゲート回路５３ｌの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｌｂはオフ状態となる。
【０１１２】
したがって、左側ビット線書込ドライバＬＲｉにおいても、ＭＯＳトランジスタ３０ｌｂがオン状態となり、ビット線ＢＬｉ上に電流Ｉを供給する。これらの非選択列のビット線ＢＬｉから供給される電流Ｉは、図示しない短絡用の配線を介して選択メモリセルが接続されるビット線に供給される。
【０１１３】
次に図１７において、選択メモリセルＭＣは、メモリブロックの右半分の領域に存在し、かつビット線ＢＬｉと異なるビット線上に存在する。書込データＤは、“０”である。選択メモリセルＭＣに対して図の左側から右側に向かってビット線書込電流Ｉｗが流れる。列選択信号Ｙｉは“０”であり、選択メモリセル位置指示信号ＸＬおよびＸＲは、それぞれ“０”（Ｌレベル）および“１”（Ｈレベル）である。
【０１１４】
この状態において、図９に示す右側ビット線書込ドライバＲＲｉにおいては、ＭＯＳトランジスタ３０ｒａおよび３２ｒａは、列選択信号ＹｉがＬレベルであるため、オフ状態である。また、ゲート回路５４ｒの出力信号は、列選択信号ＹｉがＬレベルであるため、Ｈレベルである。書込データＤと選択メモリセル位置指示信号ＸＲの論理レベルが異なるため、一致検出回路６０ｒの出力信号はＬレベルであり、インバータ５８ｒの出力信号がＨレベルとなる。したがって、ゲート回路５５ｒの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＬレベルとなり、応じて、ゲート回路５２ｒの出力信号がＬレベルとなり、ＭＯＳトランジスタ３０ｒｂがオン状態となる。
【０１１５】
一方、ゲート回路５７ｒの出力信号は、列選択信号ＹｉがＬレベルであるため、Ｌレベルであり、また、一致検出回路６０ｒの出力信号がＬレベルであるため、ゲート回路５６ｒの出力信号もＬレベルである。したがって、ゲート回路５３ｒの出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ｒｂはオフ状態である。したがって、ビット線ＢＬｉに対し、ＭＯＳトランジスタ３０ｒｂから電流Ｉが供給される。
【０１１６】
一方、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、ＭＯＳトランジスタ３０ｌａおよび３２ｌａは、列選択信号ＹｉがＬレベルであり、ともにオフ状態である。また、ゲート回路５４ｌの出力信号がＨレベルである。一方、一致検出回路６０ｌの出力信号がＨレベルとなり、列選択信号／ＹｉもＨレベルであるため、ゲート回路５５ｌの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＬレベルとなり、応じて、ＭＯＳトランジスタ３０ｌｂが、ゲート回路５２ｌの出力信号によりオン状態となる。
【０１１７】
ゲート回路５７ｌは、列選択信号ＹｉがＬレベルであり、その出力信号がＬレベルである。また、インバータ５８ｌの出力信号がＬレベルであり、ゲート回路５６ｌの出力信号がＬレベルとなる。したがって、ゲート回路５３ｌの出力信号がＬレベルであり、ＭＯＳトランジスタ３２ｌｂはオフ状態となる。
【０１１８】
したがって、左側ビット線書込ドライバＬＲｉにおいても、ＭＯＳトランジスタ３０ｌｂを介して電流Ｉがビット線ＢＬｉ上に供給される。これらのビット線ＢＬｉ上に供給される電流Ｉは、他の非選択列のビット線書込ドライバからの電流と合流して、選択列のビット線に供給される。
【０１１９】
次に、図１８において、選択メモリセルＭＣは、右半分のメモリブロック領域に存在し、かつビット線ＢＬｉと異なる列に存在する。こ書込データＤが、“１”である。この状態においては、列選択信号Ｙｉは“０”、選択メモリセル位置指示信号ＸＬおよびＸＲは、それぞれ“０”および“１”である。
【０１２０】
図９に示す右側ビット線書込ドライバＲＲｉにおいて、ビット線ＢＬｉが非選択列であるため、ＭＯＳトランジスタ３０ｒａおよび３２ｒａはともにオフ状態である。一方、ゲート回路５４ｒの出力信号は、列選択信号ＹｉがＬレベルであるため、その出力信号はＨレベルとなる。また、書込データＤおよび選択メモリセル位置指示信号ＸＲは、ともにＨレベルであり、一致検出回路６０ｒの出力信号は、Ｈレベルであり、インバータ５８ｒの出力信号がＬレベルとなり、応じて、ゲート回路５５ｒの出力信号がＨレベルとなる。したがって、ゲート回路５２ｒの出力信号はＨレベルであり、ＭＯＳトランジスタ３０ｒｂはオフ状態を維持する。
【０１２１】
一方、ゲート回路５６ｒの出力信号は、一致検出回路６０ｒの出力信号がＨレベルであるため、書込タイミング信号ＷＥＮの活性化に従ってＨレベルとなり、応じて、ゲート回路５３ｒの出力信号がＨレベルとなり、ＭＯＳトランジスタ３２ｒｂがオン状態となる。選択列のビット線から供給される電流は、右側ビット線書込ドライバＲＲｉにおいて、ＭＯＳトランジスタ３２ｒｂにより放電される。
【０１２２】
また、図１０に示す左側ビット線書込ドライバＬＲｉにおいては、ビット線ＢＬｉが非選択列であるため、ＭＯＳトランジスタ３０ｌａおよび３２ｌａはともにオフ状態である。また、ゲート回路５４ｌの出力信号がＨレベルである。一致検出回路６０ｌの出力信号は、書込データＤが“１”であり、選択メモリセル位置指示信号ＸＬは“０”であり、これらの論理値は不一致であるため、Ｌレベルとなる。応じて、ゲート回路５５ｌの出力信号がＨレベルとなり、ゲート回路５２ｌの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｌｂはオフ状態となる。一方、インバータ５８ｌの出力信号がＨレベルとなり、ゲート回路５６ｌの出力信号が、書込タイミング信号ＷＥＮの活性化に従ってＨレベルとなり、ゲート回路５３ｌの出力信号が応じてＨレベルとなり、ＭＯＳトランジスタ３２ｌｂがオン状態となる。したがって、この左側ビット線書込ドライバＬＲｉにおいても、ビット線ＢＬｉへ供給される電流は、ＭＯＳトランジスタ３２ｌｂを介して接地ノードへ放電される。
【０１２３】
以上のように、図９および図１０に示すビット線書込ドライバを各ビット線に対応して配置することにより、選択メモリセル位置および書込データの論理値に従って、各ビット線の充放電を行なうことができる。
【０１２４】
なお、一致検出回路６０ｒおよび６０ｌは、各右側ビット線ドライブ回路および左側ビット線ドライブ回路のビット線書込ドライバにそれぞれ共通に設けられてもよい。
【０１２５】
以上のように、この発明の実施の形態１に従えば、メモリセルブロックの各ビット線の中央部領域において各ビット線を電気的に短絡する配線を配置している。これにより、ビット線の配線抵抗を等価的に低減することができ、大きな書込電流を低電源電圧下においても供給することができ、また、１つのビット線に数多くのメモリセルを接続することができる。
【０１２６】
なお、データ読出時においては、図１９に示すように、ビット線ＢＬｉは、ＭＯＳトランジスタ４０ｒおよび４０ｌにより、接地電位に固定する。ソース線ＳＬｉに対しては読出列選択ゲートＲＣＳＧｉが設けられる。この読出列選択ゲートＲＣＳＧｉは、読出列選択信号ＲＹｉに従って選択的に導通し、ソース線ＳＬｉをセンスアンプＳＡに結合する。センスアンプＳＡから選択列のソース線ＳＬｉへ読出電流を供給し、メモリセルＭＣを介してソース線ＳＬｉとビット線ＢＬｉの間を流れる電流量をセンスアンプＳＡにより検出する。多数のビット線が短絡配線により短絡されており、データ読出時の接地電位を安定に維持することができる。
【０１２７】
図２０は、この発明の実施の形態１に従う磁気半導体記憶装置のメモリセル選択およびデータ書込に関連する周辺回路の構成を概略的に示す図である。図２０において、周辺回路は、データ書込を制御する書込制御回路７０と、メモリブロックを選択するブロックデコーダ７２と、メモリセルを選択するセル行ブロックデコーダ７４、デジット線デコーダ７６およびビット線デコーダ７８を含む。
【０１２８】
書込制御回路７０は、外部から与えられるコマンドＣＭＤがデータ書込を指示するとき、書込タイミング信号ＷＥＮおよび書込モード指示信号／ＷＥＮＦを生成する（活性化する）。
【０１２９】
ブロックデコーダ７２は、この書込モード指示信号／ＷＥＮＦの活性化時ブロックアドレスＢＡをデコードし、選択メモリセルが含まれるメモリブロックを指定するメモリブロック選択信号ＭＢＳを生成する。
【０１３０】
セル行ブロックデコーダ７４は、書込モード指示信号／ＷＥＮＦの活性化時活性化され、行アドレス信号ＡＤＸに含まれる所定の下位ビットをデコードし、そのデコード結果に従って選択メモリセル位置指示信号ＸＬおよびＸＲを生成する。
【０１３１】
デジット線デコーダ７６は、メモリブロック選択信号ＭＢＳと書込モード指示信号／ＷＥＮＦの活性化時行アドレス信号ＡＤＸをデコードし、デジット線選択信号ＷＷＬＸを生成する。ビット線デコーダ７８は、メモリブロック選択信号ＭＢＳと書込モード指示信号／ＷＥＮＦの活性化時、与えられたＹアドレス信号ＡＤＹをデコードし、そのデコード結果に従って列選択信号Ｙｉを生成する。
【０１３２】
ブロックデータ７２は、メモリブロックそれぞれに対して設けられて、対応のメモリブロックが指定されたときに、メモリブロック選択信号ＭＢＳを活性化してもよく、また、各メモリブロックに共通に設けられ、そのデコード結果に従って選択メモリブロックを示すブロック選択信号ＭＢＳを生成するように配置されてもよい。
【０１３３】
セル行ブロックデコーダ７４は、各メモリブロックに共通に設けられて、選択メモリセル位置指示信号ＸＬおよびＸＲを各メモリブロックに供給するか、または各メモリブロック毎に設けられ、データ書込時、選択メモリセル位置指示信号を生成して対応のメモリブロックのビット線書込ドライバに供給する。非選択メモリブロックにおいては、列選択信号Ｙｉはすべて非選択状態にされるため、非選択列のビット線書込ドライバを動作させる必要があるためである。これにより、非選択メモリブロックにおいても、選択メモリブロックにおける選択メモリセルの位置に応じてビット線の充電／放電を実行することができる。
【０１３４】
デジット線デコーダ７６およびビット線デコーダ７８は、各メモリブロックごとに設けられ、それぞれ対応のビット線ドライブ回路およびビット線書込ドライブ回路へ、デジット線選択信号ＷＷＬＸおよび列選択信号Ｙｉを供給する。非選択メモリブロックにおいては、デジット線デコーダ７６およびビット線デコーダ７８は非活性状態であり、デジット線選択信号ＷＷＬＸおよび列選択信号Ｙｉはすべて非選択状態に維持される。
【０１３５】
この周辺回路において、さらに、入力回路８０が設けられる。入力回路８０は、書込制御回路７０からの書込モード指示信号／ＷＥＮＦに従って外部からの入力データＤｉｎから相補内部書込データＤおよび／Ｄを生成し、各ビット線書込ドライブ回路へ供給する。
【０１３６】
以上のように、この発明の実施の形態１に従えば、データ書込時、書込ビット線の配線抵抗を等価的に低減でき、大きな書込電流を供給することができる。また、選択ビット線においては、隣接の非選択ビット線と逆方向にビット線書込電流が流れるため、このビット線書込電流Ｉｗが生成する電流が誘起する磁界が非選択列においては相殺され、非選択列のメモリセルに対する誤書込が生じるのが防止される。
【０１３７】
［実施の形態２］
図２１は、この発明の実施の形態２に従う右側ビット線ドライブ回路ＢＤＲに含まれる右側ビット線書込ドライバの構成を概略的に示す図である。この図２１に示す右側ビット線書込ドライバＲＲｉの構成は、以下の点で、図９に示す右側ビット線書込ドライバＲＲｉの構成と異なる。すなわち、ゲート回路５２ｒのロー側電源ノードがロー側電源線１００ｒを介して切換回路１０４ｒに結合され、ゲート回路５３ｒのハイ側電源ノードがハイ側電源線１０２ｒを介して切換回路１０６ｒに結合される。切換回路１０４ｒは、接地電圧ＶＳＳおよび中間電圧ＶＬの一方をロー側電源線１００ｒに伝達し、切換回路１０６ｒは、電源電圧ＶＤＤと中間電圧ＶＨの一方を選択してハイ側電源線１０２ｒに結合する。中間電圧ＶＬおよびＶＨは、同一電圧レベルであっても良いし異なる電圧レベルであっても良い。ＭＯＳトランジスタ３０ｒｂおよび３２ｒｂを導通時弱いオン状態に設定する電圧レベルであれば良い。切換回路１００ｒおよび１０２ｒは、右側ビット線ドライブ回路の各ビット線書込ドライバに共通に設けられる。
【０１３８】
切換回路１０４ｒおよび１０６ｒの選択する電圧は、ゲート回路１０８ｒの出力信号により設定される。ゲート回路１０８ｒは、メモリブロック選択信号ＭＳＢと選択メモリセル位置指示信号ＸＲとを受ける。ゲート回路１０８ｒの出力信号がＨレベルであり、選択メモリセルが対応のメモリブロックの右半分の領域に存在する場合には、切換回路１０４ｒは中間電圧ＶＬを選択し、また、切換回路１０６ｒは、中間電圧ＶＨを選択する。この状態においては、ゲート回路５２ｒのロー側電源電圧は電圧ＶＬとなり、また、ゲート回路５３ｒのハイ側電源電圧は、電圧ＶＨとなる。応じて、ＭＯＳトランジスタ３０ｒｂおよび３２ｒｂがオン状態となる場合の電圧レベルが中間電圧レベルとされる。したがってＭＯＳトランジスタ３０ｒｂは、ゲートに電圧ＶＬを受けて、接地電圧をゲートに受ける場合に較べて弱いオン状態となり、また、ＭＯＳトランジスタ３２ｒｂも、そのゲートに中間電圧ＶＨを受け、電源電圧ＶＤＤを受ける場合に較べて弱いオン状態となる。
【０１３９】
ゲート回路１０８ｒの出力信号がＬレベルのときには、切換回路１０４ｒは接地電圧ＶＳＳを選択してロー側電源線１００ｒに伝達し、切換回路１０２ｒは電源電圧ＶＤＤを選択してハイ側電源線１０２ｒに伝達する。したがって、この場合には、ＭＯＳトランジスタ３０ｒｂが、導通時、ゲートに接地電圧ＶＳＳを受け、またＭＯＳトランジスタ３２ｒｂは、導通時ゲートに電源電圧ＶＤＤを受け、相対的に強いオン状態となる。
【０１４０】
図２１に示す右側ビット線書込ドライバＲＲｉの他の構成は、図９に示す右側ビット線書込ドライバＲＲｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４１】
図２２は、この発明の実施の形態２に従う左側ビット線ドライブ回路に含まれる左側ビット線書込ドライバＬＲｉの構成を概略的に示す図である。この図２２に示す左側ビット線書込ドライバＬＲｉの構成は、以下の点で、図１０に示す左側ビット線書込ドライバＬＲｉの構成と異なる。すなわち、ゲート回路５２ｌのロー側電源ノードはロー側電源線１００ｌを介して切換回路１０４ｌに結合され、ゲート回路５３ｌのハイ側電源ノードがハイ側電源線１０２ｌを介して切換回路１０６ｌに結合される。切換回路１０４ｌは、中間電圧ＶＬと接地電圧ＶＳＳの一方を選択してロー側電源線１００ｌに伝達し、切換回路１０６ｌは、電源電圧ＶＤＤと中間電圧ＶＨの一方を選択してハイ側電源線１０２ｌに伝達する。切換回路１００ｌおよび１０２は、左側ビット線ドライブ回路の各ビット線書込ドライバに共通に設けられる。
【０１４２】
これらの切換回路１０６ｌおよび１０４ｌの選択する電圧は、ゲート回路１０８ｌの出力信号により設定される。選択メモリセルが対応のメモリブロックの左半分の領域に存在する場合には、メモリブロック選択信号ＭＳＢおよび選択メモリセル位置指示信号ＸＬはともにＨレベルであり、ゲート回路１０８ｌは、Ｈレベルの信号が出力する。この状態においては、切換回路１０６ｌは、中間電圧ＶＨを選択してハイ側電源線１０２ｌに伝達し、切換回路１０４ｌは、中間電圧ＶＬを選択してロー側電源線１００ｌに伝達する。したがってＭＯＳトランジスタｌｂおよび３２ｌｂが、導通時、それぞれのゲートの電圧は中間電圧ＶＬおよびＶＨとなり、弱いオン状態となる。
【０１４３】
一方、選択メモリセルが、対応のメモリブロックの左半分領域以外の領域に存在する場合には、ゲート回路１０８ｌの出力信号がＬレベルとなり、切換回路１０６ｌは、電源電圧ＶＤＤを選択してハイ側電源線１０２ｌに伝達し、電源回路１０４ｌは、接地電圧ＶＳＳを選択してロー側電源線１００ｌに伝達する。この状態においては、ＭＯＳトランジスタ３０ｌｂおよび３２ｌｂは、導通時ゲートにそれぞれ接地電圧ＶＳＳおよび電源電圧ＶＤＤを受け、比較的強いオン状態となる。
【０１４４】
図２２に示す左側ビット線書込ドライバＬＲｉの他の構成は、図１０に示す左側ビット線書込ドライバＬＲｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４５】
図２３は、この発明の実施の形態２におけるデータ書込時のビット線書込ドライバのトランジスタの状態を概略的に示す図である。図２３に示すビット線ドライバの状態において、以下の点で、図４に示すビット線書込ドライバの状態とは異なる。すなわち、メモリブロックＭＢ０の左半分の領域においてメモリセルＭＣａが選択された場合、選択列のビット線ＢＬ０１以外のビット線ＢＬ００、ＢＬ０２およびＢＬ０３に対する左側ビット線書込ドライバＬＲ００、ＬＲ０２およびＬＲ０３においては、ＮチャネルＭＯＳトランジスタ３２が弱いオン状態に設定される。すなわち、この状態においては、図２２に示すように、ゲート回路１０８ｌの出力信号がＨレベルとなり、切換回路１０６ｌが、中間電圧ＶＨを選択してハイ側電源線１０２ｌに伝達しており、ＭＯＳトランジスタ３２ｌｂのゲート電圧は電源電圧ＶＤＤよりも低い電圧レベルであり、弱いオン状態となる。
【０１４６】
一方、右側ビット線ドライブ回路ＢＤＲ０においては、図２１に示すゲート回路１０８ｒの出力信号はＬレベルであり、ハイ側電源線１０２ｒに電源電圧ＶＤＤが供給され、ロー側電源線１００ｒには、接地電圧ＶＳＳが供給される。
【０１４７】
図２３に示すビット線書込ドライバの他の状態は、図４に示すビット線書込ドライバの状態と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４８】
この図２３に示す配置の場合、ビット線ＢＬ００、ＢＬ０２およびＢＬ０３から左側ビット線ドライブ回路ＢＤＬ０により放電される電流が小さくなり、デジット線（書込ワード線）ＷＷＬ０１が選択されても、確実に、半選択状態のメモリセル（非選択列）の誤書込を防止することができる。この状態においても、メモリセルＭＣａが接続するビット線ＢＬ０１に隣接するビット線ＢＬ００、ＢＬ０２およびＢＬ０３に対しては、ビット線書込電流と逆方向に電流が流れており、ビット線ＢＬ０１を流れるビット線書込電流による漏れ磁界の影響を抑制することができる。
【０１４９】
図２４は、この発明の実施の形態２におけるビット線書込ドライバのデータ書込時の他の状態を示す図である。この図２４に示す状態においては、メモリブロックＭＢ０の右半分の領域のメモリセルＭＣｂが選択されてデータの書込が行なわれる。この場合、図８に示すビット線書込ドライバの状態と異なり、右側ビット線ドライブ回路ＢＤＲ０において非選択列のビット線ＢＬ００、ＢＬ０２、およびＢＬ０３に対して設けられる右側ビット線書込ドライバＲＲ００、ＲＲ０２およびＲＲ０３において、ＮチャネルＭＯＳトランジスタ３２が弱いオン状態に設定される。この図２４に示すビット線書込ドライバの他の状態は、図８に示すビット線書込ドライバの状態と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５０】
すなわち、この図２４に示すように、メモリブロックＭＢ０の右半分の領域のメモリセルＭＣｂが書込対象のメモリセルとして選択された場合、ゲート回路１０８ｒ（図２１参照）の出力信号がＨレベルとなり、切換回路１０６ｒが中間電圧ＶＨを選択してハイ側電源線１０２ｒに伝達し、また、切換回路１０４ｒが中間電圧ＶＬを選択して、ロー側電源線１００ｒの上に伝達する。したがって、この場合、ＭＯＳトランジスタ３２ｒｂ（図２１参照）のゲート電圧は中間電圧ＶＨレベルとなり、電源電圧ＶＤ供給時よりも弱いオン状態となり、駆動電流は低減される。したがって、この場合においても、選択メモリセルに隣接する半選択状態のメモリセルの誤書込を防止することができ、また、選択列のビット線ＢＬ０１を流れるビット線書込電流（Ｉｗ）による漏れ磁界を、逆方向のビット線分流電流により相殺することができ、確実に誤書込を防止することができる。
【０１５１】
なお、ゲート回路１０８ｒの出力信号がＨレベルのときには、ＭＯＳトランジスタ３０ｒｂおよび３２ｒｂは、弱いオン状態ではなく、オフ状態に維持されるように構成されてもよく、また、図２２に示す構成において、ゲート回路１０８ｌの出力信号がＨレベルのときには、ＭＯＳトランジスタ３０ｒｂおよび３２ｒｂがともにオフ状態となるように左側ビット線書込ドライバが構成されてもよい。
【０１５２】
また、メモリブロック選択信号ＭＢＳに代えて、列ブロック選択信号（ＣＢＳ）を生成し、選択列を含む所定数の列（ビット線）を列ブロック選択信号により選択し、列ブロック内の非選択列に対して設けられるビット線書込ドライバの駆動電流量が調整されてもよい。この場合、図２１および図２２に示す切換回路１０４ｒ、１０６ｒ、１０４ｌ、１０６ｌは、所定数の列グループごとに設ける必要がある。
【０１５３】
以上のように、この発明の実施の形態２に従えば、選択メモリセルと同一側のビット線部分を流れる電流を制限しており、非選択メモリセルに対する誤書込を防止することができる。
【０１５４】
［実施の形態３］
図２５は、この発明の実施の形態３に従う磁気半導体記憶装置の全体の構成を概略的に示す図である。図２５において、２つのメモリブロックＭＢａおよびＭＢｂが設けられる。メモリブロックＭＢａおよびＭＢｂ各々においてメモリセルＭＣが行列状に配列され、メモリセルＭＣの各列に対応してビット線ＢＬが配置される。また、メモリセルＭＣの各行に対応してデジット線（書込ワード線）ＷＷＬおよび読出ワード線ＷＬが配置される。図２５においては、メモリブロックＭＢａおよびＭＢｂ各々において、１つのビット線ＢＬ、１本のデジット線ＷＷＬおよび１本の読出ワード線ＷＬを代表的に示す。
【０１５５】
メモリブロックＭＢａにおいては、ビット線ＢＬの両側に右側ビット線ドライブ回路２００Ｒ０および左側ビット線ドライブ回路２００Ｌ０が設けられ、また、メモリブロックＭＢｂにおいても、ビット線ＢＬの両側にそれぞれ右側ビット線ドライブ回路２００Ｒ１および左側ビット線ドライブ回路２００Ｌ１が設けられる。
【０１５６】
ビット線ドライブ回路２００Ｒ０、２００Ｒ１、２００Ｌ０および２００Ｌ１は、それぞれ、書込データの論理値に応じて、対応のビット線ＢＬに流す電流の方向を設定する。ビット線ドライブ回路２００Ｒ０、２００Ｒ１、２００Ｌ０および２００Ｌ１は、先の実施の形態１および２と異なり、ビット線ＢＬは中央の短絡配線１により短絡されないため、その構成は、実施の形態１に比べて簡略化され、選択列のビット線に対してビット線書込電流を供給するだけである。従って、ビット線ドライブ回路２００Ｒ０および２００Ｌ０において設けられる右側ビット線書込ドライバにおいては、図９に示すＭＯＳトランジスタ３０ｒｂおよび３２ｒｂおよび対応のゲート回路は設けられず、また、左側ビット線ドライブ回路２００Ｌ０および２００Ｌ１に含まれるビット線書込ドライバにおいても、図１０に示すＭＯＳトランジスタ３０ｌｂおよび３２ｌｂと対応のゲート回路は設けられない。
【０１５７】
メモリブロックＭＢａおよびＭＢｂにおいて、デジット線（書込ワード線）ＷＷＬが、それらの中央部において、接続配線２０２により、それぞれ電気的に短絡される。配線２０２は、メモリブロックＭＢａおよびＭＢｂにわたってビット線延在方向に沿って延在し、各デジット線（書込ワード線）ＷＷＬを並列に接続する。デジット線ＷＷＬの配線２０２による短絡により、デジット線ＷＷＬに対して双方向に電流を流すことが要求される。従って、メモリブロックＭＢａにおいては、上側デジット線ドライブ回路ＵＤＤＶ０および下側デジット線ドライブ回路ＬＤＤＶ０が設けられ、メモリブロックＭＢｂに対しては、上側デジット線ドライブ回路ＵＤＤＶ１および下側デジット線ドライブ回路ＬＤＤＶ１が設けられる。選択メモリセルＭＣがメモリブロックの上半分の領域にあるか下半分の領域にあるかに応じて、各デジット線ドライブ回路が駆動する電流の方向を設定する。
【０１５８】
図２６は、この発明の実施の形態３において用いられるメモリセルＭＣの電気的等価回路を示す図である。メモリセルＭＣは、選択トランジスタ２０と可変磁気抵抗素子２２の直列体を含む。可変磁気抵抗素子２２の構成は実施の形態１と同様であり、デジット線ＷＷＬとビット線ＢＬを流れる電流が誘起する磁界の合成磁界により、自由層の磁化方向が設定され、記憶データの論理値が設定される。選択トランジスタ２０に対して設けられるソース線ＳＬは接地ノードに固定される。したがって、データ読出時においては、ビット線ＢＬに読出電流を供給して、選択メモリセルを流れる電流の大小を検出する。この図２６に示すメモリセルＭＣの構成においては、ソース線ＳＬは、図２に示すような上層の金属配線でなく、拡散配線で構成されてもよい。
【０１５９】
図２７は、図２５に示すデジット線ドライブ回路ＵＤＤＶ０、ＵＤＤＶ１、ＬＤＤＶ０およびＬＤＤＶ１に含まれるデジット線ドライバの構成の一例を概略的に示す図である。図２７においては、これらのデジット線ドライブ回路に含まれるデジット線ドライバの構成は同じであり、図２７においては、デジット線（書込ワード線）ＷＷＬｉに対して設けられる上側デジット線ドライバおよび下側デジット線ドライバを代表的に示す。
【０１６０】
図２７において、上側デジット線ドライバＵＤＤＶは、デジット線ＷＷＬｉに対して並列に結合される３つのＭＯＳトランジスタ２１１，２１３および２１５を含む。ＰチャネルＭＯＳトランジスタ２１１は、定電流源２１０を介して電源ノードに結合され、ゲート回路２１２の出力信号に従って選択的に導通し、導通時、デジット線ＷＷＬｉに定電流Ｉｗを供給する。ゲート回路２１２は、書込タイミング信号ＷＥＮと選択メモリセル位置指示信号ＣＢＵとデジット線選択信号ＷＷＳｉとブロック選択信号ＭＢＳｊとを受け、与えられた信号がすべてＨレベルのときにＬレベルの信号を出力して、ＭＯＳトランジスタ２１１を導通状態に設定する。
【０１６１】
ＰチャネルＭＯＳトランジスタ２１４は電源ノードに結合され、ゲート回路２１４の出力信号に従って選択的に導通し、導通時、電源ノードから電流をデジット線ＷＷＬｉに供給する。ゲート回路２１４は、選択メモリセル位置指示信号ＣＢＬと書込タイミング信号ＷＥＮとを受け、これらの信号がともにＨレベルのときにＬレベルの信号を生成してＭＯＳトランジスタ２１３を導通状態に設定する。
【０１６２】
ＮチャネルＭＯＳトランジスタ２１５は、接地ノードとデジット線ＷＷＬｉとの間に接合され、ゲート回路２１６の出力信号に従って選択的に導通し、導通時、デジット線ＷＷＬｉから接地ノードへ電流を放電する。ゲート回路２１６は、書込タイミング信号ＷＥＮと補のデジット線選択信号／ＷＷＳｉと選択メモリセル位置指示信号ＣＢＵとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成して、ＭＯＳトランジスタ２１５を導通状態に設定する。
【０１６３】
選択メモリセル位置指示信号ＣＢＵは、選択メモリセルが、配線２０２と上側デジット
線ドライブ回路ＵＤＤＶとの間のメモリブロックの上半分の領域に存在するときにＨレベルに設定され、選択メモリセル位置指示信号ＣＢＬは、選択メモリセルが、配線２０２と下側デジット線ドライブ回路ＬＤＤＶとの間のメモリブロックの下半分の領域に存在するときにＨレベルに設定される。
【０１６４】
下側デジット線ドライバは、デジット線ＷＷＬｉに対し並列に設けられるＰチャネルＭＯＳトランジスタ２２５、ＰチャネルＭＯＳトランジスタ２２３、およびＮチャネルＭＯＳトランジスタ２２１を含む。ＮチャネルＭＯＳトランジスタ２２１は、定電流源２２０を介して接地ノードに結合され、ゲート回路２２２の出力信号に従って選択的に導通し、導通時、デジット線ＷＷＬｉから接地ノードへ定電流Ｉｗを放電する。ゲート回路２２２は、メモリブロック選択信号ＭＢＳｊとデジット線選択信号ＷＷＳｉと選択メモリセル位置指示信号ＣＢＬと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＨレベルの信号を生成してＭＯＳトランジスタ２２１を導通状態に設定する。
【０１６５】
ＭＯＳトランジスタ２２３は、ゲート回路２２４の出力信号に従って選択的に導通し、導通時、デジット線ＷＷＬｉを接地ノードに結合する。ゲート回路２２４は、選択メモリセル位置指示信号ＣＢＵと書込タイミング信号ＥＷＮとを受け、これらの信号がともにＨレベルとなるとＨレベルの信号を生成してＭＯＳトランジスタ２２３を導通状態に設定する。
【０１６６】
ＭＯＳトランジスタ２２５は、ゲート回路２２６の出力信号に従って選択的に導通し、導通時、デジット線ＷＷＬｉへ電源ノードから電流を供給する。ゲート回路２２６は、補のデジット線選択信号／ＷＷＳｉと選択メモリセル位置指示信号ＣＢＬと書込タイミング信号ＷＥＮとを受け、これらの信号がすべてＨレベルのときにＬレベルの信号を生成してＭＯＳトランジスタ２２５を導通状態に設定する。
【０１６７】
図２８は、選択メモリセルＭＣが、メモリブロックの上半分の領域にある場合のデジット線の書込電流の経路を概略的に示す図である。図２８においては、説明を簡単にするために、メモリブロックＭＢａおよびＭＢｂそれぞれにおいて、デジット線ＷＷＬ００−ＷＷＬ０３およびＷＷＬ１０−ＷＷＬ１３が配置される場合を一例として示す。
【０１６８】
選択メモリセルＭＣがメモリブロックＭＢａの上半分の領域に存在する場合、選択メモリセル位置指示信号ＣＢＵは“１”（Ｈレベル）であり、選択メモリセル位置指示信号ＣＢＬは“０”である。この場合、デジット線ＷＷＬ０に結合するメモリセルＭＣが選択されており、図２４に示すゲート回路２１２の出力信号が書込タイミング信号ＷＥＮに従ってＬレベルとなり、ＭＯＳトランジスタ２１１が導通し、定電流源２１０からの定電流がデジット線書込電流Ｉｗｄとして、デジット線ＷＷＬｉに供給される。このとき、ゲート回路２１４の出力信号は、選択メモリセル位置指示信号ＣＢＬがＬレベルであり、Ｈレベルであり、ＭＯＳトランジスタ２１３は、オフ状態である。ゲート回路２１６の出力信号は、デジット線選択信号／ＷＷＳｉがＬレベルであるため、Ｌレベルとなり、ＭＯＳトランジスタ２１５はオフ状態となる。
【０１６９】
一方、下側デジット線ドライバにおいては、選択メモリセル位置指示信号ＣＢＬは“０”であるため、ゲート回路２２２の出力信号はＬレベルであり、ＭＯＳトランジスタ２２１はオフ状態である。一方、選択メモリセル位置指示信号ＣＢＵがＨレベルであるため、ゲート回路２２４の出力信号がＨレベルとなり、ＭＯＳトランジスタ２２３がオン状態（導通状態）となり、デジット線ＷＷＬｉが接地ノードに結合される。また、補のデジット線選択信号／ＷＷＳｉがＬレベルであり、ゲート回路２２６の出力信号もＨレベルとなり、ＭＯＳトランジスタ２２５はオフ状態である。したがって、この下側デジット線ドライバは、デジット線ＷＷＬｉから電流Ｉを接地ノードへ放電する。
【０１７０】
一方、非選択のデジット線においては、デジット線選択信号ＷＷＳｉがＬレベルであるため、ゲート回路２１２の出力信号はＨレベルとなり、ＭＯＳトランジスタ２１１はオフ状態である。同様、選択メモリセル位置指示信号ＣＢＬがＬレベルであり、ゲート回路２１４の出力信号もＨレベルであり、ＭＯＳトランジスタ２１３もオフ状態となる。一方、補のデジット線選択信号／ＷＷＳｉがＨレベルでありかつ選択メモリセル位置指示信号ＣＢＵがＨレベルであるため、書込タイミング信号ＷＥＮの活性化に従ってゲート回路２１６の出力信号がＨレベルとなり、ＭＯＳトランジスタ２１５が導通し、選択行のデジット線ＷＷｉから伝達された電流を放電する。
【０１７１】
また非選択デジット線の下側デジット線ドライバにおいては、ゲート回路２２２の出力信号がＬレベルとなり、ＭＯＳトランジスタ２２１はオフ状態となる。非選択デジット線に対しては、補のデジット線選択信号／ＷＷＳｉはＬレベルであり、また選択メモリセル位置指示信号ＣＢＬがＬレベルであるため、ゲート回路２２６の出力信号はＨレベルであり、ＭＯＳトランジスタ２２５はオフ状態である。一方、ゲート回路２２４においては、選択メモリセル位置指示信号ＣＢＵがＨレベルであり、その出力信号が書込タイミング信号ＷＥＮの活性化に従ってＨレベルとなり、ＭＯＳトランジスタ２２３が導通し、選択デジット線からの電流を接地ノードへ放電する。
【０１７２】
したがって、下側デジット線ドライブ回路においては、対応のデジット線の選択／非選択に関わらず、ゲート回路２２４によりＭＯＳトランジスタ２２３が導通し、選択行のデジット線ドライバからの書込電流Ｉｗｄを接地ノードへ放電する。
【０１７３】
非選択メモリブロックＭＢｂにおいても、選択行に対しては、デジット線選択信号ＷＷＳｉがＨレベルであるものの、メモリブロック選択信号ＭＢＳｊが非選択状態であり、ＭＯＳトランジスタ２２１および２１１がオフ状態であり、選択メモリブロックＭＢａにおける非選択行の上側デジット線ドライバおよび下側デジット線ドライバと同じ放電経路を形成する。したがって、メモリブロックＭＢａにおいて、デジット線ＷＷＬ０が選択された場合、メモリセルＭＣに対してデジット線書込電流Ｉｗｄが供給された後、配線２０２により電流が分散され、デジット線ＷＷＬ００、ＷＷＬ０４、ＷＷＬ０３およびＷＷＬ１０−ＷＷＬ１３を介してデジット線書込電流が放電される。したがって、実施の形態１におけるビット線と同様、デジット線の抵抗は大幅に低減され、デジット線の配線抵抗を低減でき、十分大きなデジット線書込電流Ｉｗｄを供給することができる。
【０１７４】
図２９は、選択メモリセルＭＣが、メモリブロックＭＢａの下半分の領域に存在する場合のデジット線書込電流の経路を概略的に示す図である。この図２９においても、メモリブロックＭＢａおよびＭＢｂにおいて４本のデジット線ＷＷＬ００−ＷＷＬ０３およびＷＷＬ１０−ＷＷＬ１３がそれぞれ設けられる場合の書込電流の経路を代表的に示す。
【０１７５】
選択メモリセルＭＣがメモリブロックＭＢａの下半分の領域に存在する場合、選択メモリセル位置指示信号ＣＢＵが“０”（Ｌレベル）、選択メモリセル位置指示信号ＣＢＬが“１”（Ｈレベル）に設定される。選択デジット線に対して、上側デジット線ドライバＵＤＤＶにおいて、選択メモリセル位置指示信号ＣＢＵがＬレベルであるため、ゲート回路２１２の出力信号がＨレベルとなり、ＭＯＳトランジスタ２１１がオフ状態となる。一方、選択メモリセル位置指示信号ＣＢＬがＨレベルであり、書込タイミング信号ＷＥＮの活性化に従ってゲート回路２１４の出力信号がＬレベルとなり、応じて、ＭＯＳトランジスタ２１３がオン状態となり、電流Ｉをデジット線ＷＷＬ０２へ供給する。
【０１７６】
また、選択デジット線に対する下側デジット線ドライバにおいては、選択メモリセル位置指示信号ＣＢＵがＬレベルであり、ゲート回路２２４の出力信号がＬレベルとなり、ＭＯＳトランジスタ２２４がオフ状態となる。また、補のデジット線選択信号／ＷＷＳｉがＬレベルであり、ゲート回路２２６の出力信号がＨレベルとなり、ＭＯＳトランジスタ２２５がオフ状態となる。一方、選択メモリセル位置指示信号ＣＢＬがＨレベルであるため、選択回路２２２の出力信号がＨレベルとなり、ＭＯＳトランジスタ２２１が導通し、定電流源２２０によりデジット線書込電流Ｉｗｄを放電する。
【０１７７】
非選択行のデジット線ドライバにおいては、メモリブロック選択信号ＭＢＳｊまたはデジット線選択信号ＷＷＳｉがＬレベルであるため、ゲート回路２１２の出力信号がＨレベルとなり、ＭＯＳトランジスタ２１１がオフ状態となる。また、、選択メモリセル位置指示信号ＣＢＵがＬレベルであるため、ゲート回路２１６の出力信号はＬレベルであり、ＭＯＳトランジスタ２１５はオフ状態となる。しかしながら、ゲート回路２１４は、選択メモリセル位置指示信号ＣＢＬがＨレベルであるため、選択タイミング信号ＷＥＮの活性化に従ってその出力信号がＬレベルとなり、ＭＯＳトランジスタ２１３がオン状態となり、電流Ｉを対応のデジット線へ供給する。
【０１７８】
また、非選択デジット線の下側デジット線ドライバにおいては、デジット線選択信号ＷＳｉおよびメモリブロック選択信号ＭＢＳｊのいずれかがＬレベルであるため、ゲート回路２２２の出力信号はＬレベルとなり、ＭＯＳトランジスタ２２１がオフ状態となる。また、ゲート回路２２４は、選択メモリセル位置指示信号ＣＢＵがＬレベルであるため、その出力信号はＬレベルとなり、ＭＯＳトランジスタ２２３はオフ状態となる。一方、ゲート回路２２６は、選択メモリセル位置指示信号ＣＢＬおよび補のデジット線選択信号／ＷＷＳｉがともにＨレベルとなるため、その出力信号はＬレベルとなり、ＭＯＳトランジスタ２２５が導通し、電源ノードから電流Ｉを対応のデジット線へ供給する。
【０１７９】
したがって、選択メモリセルＭＣがメモリブロックの下半分の領域に存在する場合には、この選択デジット線において下半分のデジット線においてデジット線書込電流Ｉｗｄが定電流源２２０により放電され、残りのデジット線においては、上側および下側デジット線ドライバは、すべて電流Ｉを供給する。これにより、選択メモリセルがメモリブロックの下半分の領域に存在する場合においても、デジット線の合成配線抵抗を十分小さくすることができ、大きなデジット線書込電流を供給することができる。
【０１８０】
メモリブロックＭＢｂにおいて、メモリセルが選択される場合においても、図２８および図２９に示す場合と同じように、選択メモリセルが上半分領域にあるか下半分領域にあるかにより、その電流経路が設定される。
【０１８１】
図３０は、この発明の実施の形態３に従う磁気半導体記憶装置の各制御信号およびメモリセル選択信号を生成する周辺回路の構成を概略的に示す図である。図３０において、周辺回路は、書込制御回路７０と、選択行のデジット線を指定するデジット線デコーダ２３０と、選択メモリブロックを指定するブロックデコーダ２３２を含む。書込制御回路７０は、実施の形態１と同様の構成を有し、外部からのコマンドＣＭＤに従って書込が指定されたときに、書込タイミング信号ＷＥＮと書込モード指示信号／ＷＥＮＦを生成する。
【０１８２】
デジット線デコーダ２３０は、書込モード指示信号／ＷＥＮＦの活性化時に活性化され、外部からの行アドレス信号ＡＤＸをデコードし、互いに相補なデジット線選択信号ＷＷＳｉおよび／ＷＷＳｉを生成する。ブロックデコーダ２３２は、書込モード指示信号／ＷＥＮＦの活性化時に活性化され、外部からのブロックアドレスＢＡをデコードし、選択メモリブロックに対するブロック選択信号ＭＢＳｊを活性化する（選択状態に設定する）。
【０１８３】
この周辺回路は、さらに、選択メモリセル位置を指定するセル列ブロックデコーダ２３４と、選択列のビット線を指定するビット線デコーダ２３６を含む。セル列ブロックデコーダ２３４は、書込モード指示信号／ＷＥＮＦの活性化時に活性化され、列アドレス信号ＡＤＹの所定数のビットをデコードし、選択メモリセルが、メモリブロックの上半分の領域にあるか下半分の領域にあるかに従って、選択セル位置指示信号ＣＢＵおよびＣＢＬの一方を活性状態（Ｈレベル）に設定する。
【０１８４】
ビット線デコーダ２３６は、メモリブロック選択信号ＭＢＳｊおよび書込モード指示信号／ＷＥＮＦの活性化時に活性化され、与えられた列アドレス信号ＡＤＹをデコードし、選択列のビット線を指定する列選択信号Ｙを生成する。
【０１８５】
デジット線デコーダ２３０、ブロックデコーダ２３２、およびビット線デコーダ２３６が各メモリブロックごとに設けられ、セル列ブロックデコーダ２３４がメモリブロックに共通に設けられる。
【０１８６】
以上のように、この発明の実施の形態３に従えば、デジット線を、その中央部で複数のっメモリブロックにわたって電気的に接続しており、デジット線の配線抵抗を大幅に低減でき、十分な大きさのデジット線書込電流を供給することができる。
【０１８７】
また、選択行のデジット線とこの選択デジット線に隣接する非選択デジット線において選択メモリセルについて逆方向にデジット線電流が流れており、デジット線書込電流の誘起する磁界の漏れ磁界による非選択メモリセルの誤書込を防止することができる。
【０１８８】
なお、図２７に示す構成においては、データ読出時およびスタンバイ時、デジット線ＷＷＬｉがフローティング状態になる。これを防止するためには、書込モード指示信号／ＷＥＮＦの非活性化時、デジット線ＷＷＬｉを電源ノードに結合するプリチャージトランジスタが設けられればよい。
【０１８９】
また、非選択行のデジット線電流が大きく、この非選択行の半選択状態のメモリセルの誤書込が生じる可能性がある場合には、メモリブロック選択信号ＭＢＳｊと補のデジット線選択信号／ＷＷＳｉとがともにＨレベルのときに、ＭＯＳトランジスタ２１３、２１５、２２３および２２５を弱いオン状態とするように、ゲート回路２１４、２１６、２２０および２１６の電源ノードの電圧レベルを調整すればよい（実施の形態２参照）。
【０１９０】
なお、実施の形態１または２および実施の形態３が組合わせて用いられてもよい。
【産業上の利用可能性】
【０１９１】
この発明は、一般に、ビット線およびデジット線を流れる電流が誘起する磁界により、データの書込を行なう電流誘起磁場書込方式のＭＲＡＭに対して適用することができ、また、可変磁気抵抗素子としては、ＴＭＲ（トンネル・マグネト・レジスタンス）素子およびＭＴＪ（マグネト・トンネリング・ジャンクション）素子のいずれに対しても適用することができる。また、この磁気半導体記憶装置は、半導体チップ上に単体で形成されるディスクリート製品であってもよく、また他のロジックなどの半導体処理装置と集積化される混載メモリであってもよい。
【図面の簡単な説明】
【０１９２】
【図１】この発明の実施の形態１に従う磁気半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示すメモリセルの断面構造を概略的に示す図である。
【図３】図２に示すメモリセルの電気的等価回路を示す図である。
【図４】この発明の実施の形態１に従う磁気半導体記憶装置のデータ書込時の書込電流の経路、書込ドライバの状態を概略的に示す図である。
【図５】図４に示す配置におけるビット線の合成抵抗の電気的等価回路を示す図である。
【図６】この発明の実施の形態１に従う磁気半導体記憶装置のデータ書込時の各ビット線書込ドライバの状態を概略的に示す図である。
【図７】この発明の実施の形態１に従う磁気半導体記憶装置のデータ書込時のビット線書込ドライバの状態を概略的に示す図である。
【図８】この発明の実施の形態１に従う磁気半導体記憶装置のデータ書込時のビット線書込ドライバの他の状態を概略的に示す図である。
【図９】この発明の実施の形態１に従う磁気半導体記憶装置の右側ビット線書込ドライバの構成の一例を示す図である。
【図１０】この発明の実施の形態１に従う磁気半導体記憶装置の左側ビット線書込ドライバの構成の一例を示す図である。
【図１１】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１２】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１３】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１４】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１５】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１６】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１７】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１８】図９および図１０に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図１９】この発明の実施の形態１に従う磁気半導体記憶装置のデータ読出時のメモリセルの接続態様を概略的に示す図である。
【図２０】この発明の実施の形態１に従う磁気半導体記憶装置のセル選択に関連する部分の周辺回路の構成を概略的に示す図である。
【図２１】この発明の実施の形態２に従う磁気半導体記憶装置の右側ビット線書込ドライバの構成を概略的に示す図である。
【図２２】この発明の実施の形態２に従う磁気半導体記憶装置の左側ビット線書込ドライバの構成を概略的に示す図である。
【図２３】図２１および図２２に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図２４】図２１および図２２に示すビット線書込ドライバのデータ書込時の状態を概略的に示す図である。
【図２５】この発明の実施の形態３に従う磁気半導体記憶装置の要部の構成を概略的に示す図である。
【図２６】この発明の実施の形態３に従う磁気半導体記憶装置のメモリセルの電気的等価回路を示す図である。
【図２７】図２５に示すビット線ドライブ回路に含まれる上側デジット線ドライバおよび下側デジット線ドライバの構成の一例を示す図である。
【図２８】この発明の実施の形態３に従う磁気半導体記憶装置におけるデータ書込時のデジット線の電流の分布を概略的に示す図である。
【図２９】この発明の実施の形態３に従う磁気半導体記憶装置のデータ書込時のデジット線電流の分布を概略的に示す図である。
【図３０】この発明の実施の形態３に従う磁気半導体記憶装置のセル選択に関連する周辺回路の構成を概略的に示す図である。
【符号の説明】
【０１９３】
１  配線、ＢＬ００−ＢＬ０ａ，ＢＬ１０−ＢＬ１ｍ  ビット線、ＢＤＲ０，ＢＤＲ１  右側ビット線ドライブ回路、ＢＤＬ０，ＢＤＬ１  左側ビット線ドライブ回路、３０，３０ｒａ，３０ｒｂ，３０ｌａ、３０ｌｂ  ＰチャネルＭＯＳトランジスタ、３２，３２ｒａ，３２ｒｂ，３２ｌａ，３２ｌｂ  ＮチャネルＭＯＳトランジスタ、ＷＷＬ００−ＷＷＬＯ３  デジット線（書込ワード線）、ＲＲａ  右側ビット線書込ドライバ、ＬＲｉ  左側ビット線書込ドライバ、１０４ｒ，１０４ｌ，１０６ｒ，１０６ｌ  切換回路、２０２  配線、ＵＤＤＶ０，ＵＤＤＶ１  上側デジット線ドライブ回路、ＬＤＤＶ０，ＬＤＶＶ１  下側デジット線ドライブ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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