(57)【要約】【課題】微細なパターンを高い精度で効率良く形成することができるパターン検証方法を提供する。【解決手段】基板上に形成するパターンの設計パターンの基板上への転写パターンに関する情報をパターン転写情報として取得する（Step 1）。設計パターンと転写パターンとを比較するとともに、この比較により得られる特徴量に基づいてパターン転写情報および設計パターンを分類する（Step 2）。特徴量に対して閾値を設定するとともに、特徴量に基づいて分類されたパターン転写情報および設計パターンを閾値に基づいてさらに分類する（Step 3）。転写パターンが閾値を満たすか否かを検証する（Step 5）。【選択図】      図１
2009282319.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、
前記転写パターンが前記閾値を満たすか否かを検証する、
ことを特徴とするパターン検証方法。
【請求項２】
基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する転写情報取得部と、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する第１データベース作成部と、
前記特徴量に対して閾値を設定する閾値設定部と、
前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する第２データベース作成部と、
前記転写パターンが前記閾値を満たすか否かを検証する第１検証部と、
この第１検証部による検証の結果を表示するパターン表示部と、
を具備することを特徴とするパターン検証システム。
【請求項３】
コンピュータに、
基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する処理と、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する処理と、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する処理と、
前記転写パターンが前記閾値を満たすか否かを検証する処理と、
この検証の結果を表示する処理と、
を実行させることを特徴とするパターン検証プログラム。
【請求項４】
基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、
前記転写パターンが前記閾値を満たすか否かを検証し、
前記転写パターンが前記閾値を満たさない場合には、前記転写パターンが前記閾値を満たすように前記設計パターンを修正し、
修正された前記設計パターンの前記基板上への修正転写パターンが前記閾値を満たすか否かを検証し、
前記修正転写パターンが前記閾値を満たす場合には、前記修正設計パターンに基づくマスクパターンをマスクに形成する、
ことを特徴とするマスク製造方法。
【請求項５】
請求項１に記載のパターン検証方法、請求項２に記載のパターン検証システム、請求項３に記載のパターン検証プログラム、および請求項４に記載のマスク製造方法により製造されたマスクのうちのいずれか一つを用いて半導体基板上にパターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体素子や液晶表示素子等を備える半導体装置を製造するためのリソグラフィー技術に係り、特に微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造技術の進歩は非常に目覚しく、最小加工寸法が０．１μｍ以下の半導体装置が量産されている。しかし、パターンの微細化が進むに連れてパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない問題が生じている。特に、微細加工を達成するために最も重要なリソグラフィープロセスおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンのレイアウト環境が、形成したいパターンの寸法精度に大きく影響することが分かっている。そして、そのような影響を低減させる技術として、光近接効果補正（Optical Proximity Correction：ＯＰＣ）やプロセス近接効果補正（Process proximity Correction：ＰＰＣ）といった補正技術が、例えば後記の特許文献１や非特許文献１に開示されている。
【０００３】
一方で、最近のセル内の素子パターンや配線パターンの設計（レイアウト）は、例えばパフォーマンスの観点からは、ＳＴＡ（Statistical Timing Analysis）等の回路が正常に動作する時間上の許容誤差の範囲（タイミングマージン）を満たすように行われている。このため、例えば次に述べるような問題が深刻化している。すなわち、トランジスタの動作スピードをタイミングマージン内に収めるために、ドライブ力に無理があるセルを用いなければならない。また、バッファの挿入等により結果的にチップ面積が増大する。さらには、ワースト条件の寸法で設計されたトランジスタを用いてタイミングクロージャを行うために、イタレーションに負荷が掛かる。
【０００４】
また、リソグラフィープロセスの観点からは、例えば次に述べるような問題が深刻化している。すなわち、光近接効果補正（ＯＰＣ）やプロセス近接効果補正（ＰＰＣ）等の補正技術の複雑化に伴い、設計者が作成した設計パターンと露光時に使用されるマスクパターンとが大きく異なってしまう。このため、ウェーハ上での仕上がりパターン形状を容易に予測することができず、設計パターンの出荷前にプロセスシミュレーターを用いた仕上がりパターン形状の検証が必須となっている。しかしながら、設計パターンのリソグラフィー検証は設計プロセスの最終段階で行われるため、検証結果のフィードバックは実質的に設計工程への後戻りとなり、ＴＡＴ（Turn Around Time）に大きな負荷が掛かる。すなわち、アートワークの前後でリソグラフィープロセスに二重の負荷が掛かってしまう、という問題が生じている。
【０００５】
このような問題を解決するために、例えば後記の特許文献２には、製造側で行うＯＰＣ処理およびその検証と設計側が行うタイミング最適化とのトレードオフの問題を解決することを目的とするパターン設計方法が開示されている。また、後記の特許文献３には、パターンの頂点密度に応じて設計パターンを修正するパターン設計方法が開示されている。さらに、後記の特許文献４には、パターン設計後のアートワークの段階で問題となりそうなパターンを部分的に修正するパターン設計方法が開示されている。具体的には、先ず、アートワークの段階で問題となりそうなパターン全体を予めライブラリに登録する。続けて、その問題パターンについて設計パターンとのマッチングを行う。そして、問題パターンのうちマッチングで検出された問題となりそうな箇所を部分的に修正する。
【０００６】
しかしながら、パターンのさらなる微細化および複雑化に伴い、例えば特許文献３，４に開示されている方法をもってしても対応し切れない問題が起こりつつある。具体的には、特許文献３の方法では、パターンの頂点密度の情報では精度が足りないという問題が生じている。また、特許文献４の方法では、アートワークの段階で修正を行うとＴＡＴの増大を招くという問題が生じている。
【特許文献１】特開平９−３１９０６７号公報
【特許文献２】特開２００６−３１８９７８号公報
【特許文献３】特開２００６−１２６７４５号公報
【特許文献４】特開２００３−１６２０４１号公報
【非特許文献１】SPIE Vol.2322 (1994) 374 (Large Area Optical Proximity Correction using Pattern Based Correction, D. M. Newmark et al.)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願発明では、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本願発明の一態様に係るパターン検証方法は、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、前記転写パターンが前記閾値を満たすか否かを検証する、ことを特徴とするものである。
【０００９】
また、前記課題を解決するために、本願発明の他の態様に係るパターン検証システムは、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する転写情報取得部と、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する第１データベース作成部と、前記特徴量に対して閾値を設定する閾値設定部と、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する第２データベース作成部と、前記転写パターンが前記閾値を満たすか否かを検証する第１検証部と、この第１検証部による検証の結果を表示するパターン表示部と、を具備することを特徴とするものである。
【００１０】
また、前記課題を解決するために、本願発明のまた他の態様に係るパターン検証プログラムは、コンピュータに、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する処理と、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する処理と、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する処理と、前記転写パターンが前記閾値を満たすか否かを検証する処理と、この検証の結果を表示する処理と、を実行させることを特徴とするものである。
【００１１】
また、前記課題を解決するために、本願発明のまた他の態様に係るマスク製造方法は、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、前記転写パターンが前記閾値を満たすか否かを検証し、前記転写パターンが前記閾値を満たさない場合には、前記転写パターンが前記閾値を満たすように前記設計パターンを修正し、修正された前記設計パターンの前記基板上への修正転写パターンが前記閾値を満たすか否かを検証し、前記修正転写パターンが前記閾値を満たす場合には、前記修正設計パターンに基づくマスクパターンをマスクに形成する、ことを特徴とするものである。
【００１２】
さらに、前記課題を解決するために、本願発明のさらに他の態様に係る半導体装置の製造方法は、本願発明に係るパターン検証方法、パターン検証システム、パターン検証プログラム、およびマスク製造方法により製造されたマスクのうちのいずれか一つを用いて半導体基板上にパターンを形成することを特徴とするものである。
【発明の効果】
【００１３】
本願発明によれば、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本願発明に係る各実施形態を図面を参照しつつ説明する。
【００１５】
（第１の実施の形態）
先ず、本願発明に係る第１実施形態について図１〜図９を参照しつつ説明する。本実施形態は、半導体集積回路のパターンの設計データから半導体集積回路のパターンの物理レイアウトを生成する際に適用される設計パターンの検証方法、検証システム、および検証プログラムに関する。具体的には、本実施形態では、半導体集積回路のパターンの設計データを作成する際に、基板上におけるパターンのプロセスマージンに関する検証をコンカレントに（並行して）行うパターン検証方法、パターン検証システム、およびパターン検証プログラムについて説明する。本実施形態におけるパターンのプロセスマージンに関する検証とは、具体的にはパターンマッチングである。パターン設計の途中でコンカレントな検証を行うためには、検証が必要な箇所を高速かつ高精度に処理する必要がある。そのためには、例えば設計パターン全体のデータの中から検証対象となるパターンのデータをパターンマッチングにより速やかに抽出し、その抽出したパターンのデータに対して高精度な転写シミュレーションを行うことが好ましい。
【００１６】
（パターン検証方法）
以下、先ず、図１〜図７を参照して、本実施形態に係るパターン検証方法について具体的かつ詳細に説明する。
【００１７】
図１のフローチャートに示すように、先ず、基板上に形成するパターンの設計パターンの基板上への転写パターンに関する情報をパターン転写情報として取得する。これをステップ１（Step 1）とする。
【００１８】
ここでは、少なくとも１つの所定のプロセス条件下において設計パターンを半導体基板上に形成する際のパターン転写情報を、例えばシミュレーションにより取得する。この際、基板上に形成するあらゆるパターンの設計パターン（データ）についてのパターン転写情報を取得する。パターン転写情報には、半導体基板（シリコン基板）上のパターンの形状やレイアウトのイメージ、およびこれに対応する設計パターンの転写イメージが含まれる。また、パターン転写情報には、単なる転写パターンのイメージ（転写像）のみならず、転写パターンの形状や寸法に関する情報も含まれる。
【００１９】
なお、前述したように、本実施形態で用いる転写パターンはシミュレーションにより取得したデータ上のパターンであり、実際に半導体基板上に転写して形成したパターンではない。そして、本実施形態の転写パターンは、本実施形態のパターン検証方法を経た後に実際に半導体基板上にパターン形成する際の、基礎データの一部となる。したがって、本実施形態の転写パターンは、半導体基板上に形成するパターンの設計パターンの一部とみなすこともできる。この場合、本実施形態の転写パターンの基礎となる設計パターンを第１の半導体集積回路設計パターン（第１の設計パターン）と称するとともに転写パターンを第２の半導体集積回路設計パターン（第２の設計パターン）と称して、互いに区別すればよい。
【００２０】
次に、設計パターンと転写パターンとを比較するとともに、この比較により得られる特徴量に基づいてパターン転写情報および設計パターンを分類する。これをステップ２（Step 2）とする。
【００２１】
具体的には、このステップ２では、先ず、設計パターンとステップ１において取得したパターン転写情報とを予め決められた手段により比較して所定の特徴量を得る。この所定の特徴量とは、例えば設計パターンの寸法とパターン転写情報に含まれる寸法情報との寸法差分量や、設計パターンの形状とパターン転写情報に含まれる形状情報との面積差分量を指す。すなわち、このステップ２で求める特徴量とは、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差である。また、予め決められた手段とは、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差を計測する手段である。
【００２２】
続けて、ステップ１において取得したパターン転写情報に含まれる転写パターンのイメージ、形状、および寸法に関する情報（データ）、ならびに転写パターンに対応する設計パターンに関する情報（データ）を、前述した特徴量に基づいて分類する。これにより、前述した特徴量に基づいて分類可能なデータ構造に構築された設計パターンおよびパターン転写情報に関するデータからなる第１のデータベースを作成する。すなわち、半導体基板上に形成するあらゆるパターンの設計パターンのデータ、およびその設計パターンに対応する半導体基板上への転写像に関するデータを、前述した特徴量に基づいて分類された第１のデータベースとして準備する。なお、この第１のデータベースのデータは、設計パターンが更新されるごとに更新され、かつ、その更新の履歴が時系列的に蓄積される設定とすることが好ましい。
【００２３】
次に、ステップ２において得られた特徴量に対して閾値を設定するとともに、特徴量に基づいて分類されたパターン転写情報および設計パターンのデータを閾値に基づいてさらに分類する。これをステップ３（Step 3）とする。
【００２４】
具体的には、このステップ３では、先ず、半導体基板上に形成されるパターンのプロセスマージンに関する検証を行う条件を決定する。この検証を行う条件とは、例えば半導体基板上におけるリソグラフィーマージンが許容誤差の範囲内に達していない検出可能な全てのパターンを検出して検証する、という条件である。あるいは、リソグラフィーマージンが完全にゼロ“０”ではないが著しく小さいパターンである、いわゆるホットスポット（hotspot）を検出して検証する、という条件である。そして、これら各条件をどの程度満たしているかを示す判断基準を、特徴量に対する閾値として、各条件を満たす程度に応じて複数の段階（レベル）に分けて設定する。この際、複数の閾値を、前述した寸法差や面積差等の特徴量の種類ごとに分類してそれぞれ個別に設定する。また、複数の閾値を、特徴量の種類のみならず、転写パターンの種類ごとに分類してそれぞれ個別に設定しても構わない。ここで、転写パターンの種類とは、それが半導体基板上においてどのような位置に配置されるパターンであるのかを意味する。具体的には、ライン端部、角部、あるいは突き当て部等を意味する。さらには、特徴量に対する閾値を、設計パターンの設計手法に応じて所定のレベルに変化させて設定しても構わない。
【００２５】
続けて、ステップ２において作成された第１のデータベース内に特徴量に基づいて分類されて格納されているパターン転写情報および設計パターンのデータを、前述した閾値に基づいてさらに分類する。これにより、前述した特徴量および閾値に基づいて分類可能なデータ構造に構築された設計パターンおよびパターン転写情報に関するデータからなる第２のデータベースを作成する。
【００２６】
次に、ステップ３において作成された第２のデータベース内に格納されている設計パターンおよびパターン転写情報に関するデータの中から、パターン検証に用いるパターンを生成する。これをステップ４（Step 4）とする。
【００２７】
具体的には、第２のデータベース内に格納されている設計パターンおよびパターン転写情報に関するデータについて、所望の検証条件に応じて所定の特徴量および閾値を選択（指定）する。これにより、パターン検証を行う条件に適したカテゴリーに分類されている設計パターンおよびパターン転写情報に関するデータを第２のデータベース内から選択する。すなわち、パターン検証に使うパターン（データ）を、パターン検証の実施条件に応じて適正に生成する。
【００２８】
次に、転写パターンが閾値を満たすか否かを検証する、第１のパターン検証処理を行う。これをステップ５（Step 5）とする。
【００２９】
具体的には、ステップ４において選択されたパターンを用いて、検証の対象となる設計パターンとこれに対応する転写パターンとのパターンマッチングを行う。より具体的には、第２のデータベース内に格納されている各パターンのデータを参照して、転写パターン（第２の設計パターン）が設計パターン（第１の設計パターン）と合致するか否かを閾値ごとに検証する。なお、このステップ５において用いる設計パターンは、前述したステップ１〜ステップ４が行われている間に、これら各ステップ１〜４と並行してステップ５に直接供される。
【００３０】
また、ここでいう合致とは、転写パターンと設計パターンとが、形状や寸法において必ずしも１００％完全に一致することを意味するものではない。本実施形態における合致とは、転写パターンのプロセスマージンあるいはリソグラフィーマージンが許容誤差の範囲内に達していることを意味する。すなわち、本実施形態のパターン検証とは、転写パターンのプロセスマージンあるいはリソグラフィーマージンが許容誤差の範囲内に達しているか否かを判断するものである。したがって、本実施形態における閾値とは、転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲を段階的に設定するものである。そして、この転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲は、前述したように、半導体基板上における転写パターンの形状、寸法、構成、レイアウト、配置位置、部位、および転写パターンを基礎とする各種の素子や配線の種類等に応じて適宜、適正な値に設定されることが好ましい。あるいは、転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲は、設計パターンの設計手法に応じても適宜、適正な値に設定されることが好ましい。
【００３１】
検証のレベルは、設計パターンの検証を行う際に、どのパターンをマッチングパターンとして使用するかということに相当する。前述したように、本実施形態では、検証用のパターンを閾値ごとに階層化して保持していることを特徴の一つとしている。そして、本実施形態では、検証の条件が決まるとこの条件に応じて所定の階層（閾値）が選択され、階層化された全ての検証用パターンのうち選択された階層に属するパターンがそのままパターン検証に用いられる。これは、いわばデフォルト設定の使用法である。ただし、本実施形態における検証用パターンの使用方法は、このデフォルト設定の使用法には限定されない。例えば、先ず、第２のデータベース内に存在する全ての検証用のパターンの中から所定の階層を選択する。この後、その選択した階層に含まれる複数の検証用パターンの中から幾つかのパターンについて使用または不使用を選択しても構わない。こうすることによって、検証の条件をフレキシブルに選択することができる。これは、いわばカスタム設定の使用法である。
【００３２】
次に、パターン検証（パターンマッチング）の結果を表示する。これをステップ６（Step 6）とする。
【００３３】
具体的には、ステップ５において設計パターンのパターンマッチングを行った結果、プロセスマージンやリソグラフィーマージンが許容誤差の範囲内に達していない転写パターンが、検証した設計パターンの中の何処にどの程度含まれているのかを、選択した閾値ごとにディスプレイ等に表示する。この際、検証した転写パターン中に特徴量に関する閾値を満たさない転写パターンが存在する場合は、その転写パターンをハイライト表示する設定とするとよい。また、検証した設計パターン中に特徴量を満たさない転写パターンが存在する場合は、特徴量に関する閾値を満たさない転写パターンの閾値の程度、転写イメージ、マーカー等を転写パターン上に重ねて表示する設定とするとよい。なお、本実施形態のパターン検証方法は、図１に示すフローチャートにおいて Step 3、Step 4、Step 5、および Step 6 からなるループで示すように、１回のパターン検証が終わるごとに閾値を変更してパターン検証を複数回繰り返し行う設定としても構わない。
【００３４】
最後に、パターン検証（パターンマッチング）の結果を出力する。これをステップ７（Step 7）とする。
【００３５】
以上で、本実施形態に係るパターン検証方法を終了とする。
【００３６】
次に、図２〜図７を参照しつつ、前述したステップ５のパターンマッチングについてより具体的かつ詳細に説明する。
【００３７】
先ず、図２（ａ），（ｂ）には、設計パターン１および設計パターン１の転写イメージである転写パターン２の概念を簡略化して示す。これら図２（ａ），（ｂ）において、実線は設計パターン１を、斜線部は転写パターン２を、そして破線はマスクパターン３を、それぞれ示す。図２（ａ）中の矢印は、設計パターン１と転写パターン２とのずれ幅、すなわち位置ずれ量を示す。矢印の大きさ（長さ）が位置ずれ量の大きさ、すなわちエラー（誤差）の程度を表わす。設計パターン１と転写パターン２との位置ずれ量が小さくなるに連れて、矢印の大きさ（長さ）が小さく（短く）なる。換言すれば、パターン検証の対象とするエラーの程度を示す矢印の大きさ（長さ）を小さく（短く）するに連れて、設計パターン１と転写パターン２との位置ずれ量についての許容誤差の範囲が狭くなる。すなわち、矢印の大きさ（長さ）を小さく（短く）するに連れて、パターン検証の精度が高くなる。また、図２（ｂ）に示す構成は、図２（ａ）と略同じであるが、図２（ｂ）中の矢印は転写パターン２の寸法そのものを示す。この図２（ｂ）においても、図２（ａ）と同様に、短い矢印のエラーまで検証の対象とするということは微細な転写パターン２まで検証の対象とするということであり、検証の精度が高いことを意味する。
【００３８】
次に、図３には、本実施形態で使用する複数個のホットスポット７，８，９およびそれらのエラーレベルを示す。具体的には、図３には、複数の設計パターン１ａ，１ｂ，１ｃから抽出された複数の転写パターン４，５，６、これら各転写パターン４，５，６に含まれる３個のホットスポット７，８，９、および各転写パターン４，５，６の周辺約３μｍの領域をエラーレベルごとに分類して示す。各設計パターン１ａ，１ｂ，１ｃの中に表示されている斜線部分が各設計パターン１ａ，１ｂ，１ｃの転写イメージである。すなわち、図３中斜線で示す部分が各転写パターン４，５，６である。また、図３中黒塗りで示す部分が各転写パターン４，５，６の周辺約３μｍの領域である。また、図３中円で囲んで示す部分がホットスポット７，８，９である。前述したステップ４において閾値を決定（選択）すると、設計パターン１ａ，１ｂ，１ｃに含まれる複数個のホットスポット７，８，９の中から、指定された閾値に相当するエラーレベルのホットスポットが選択される。
【００３９】
各転写パターン４，５，６のうち、先ず、図３の左側に示す転写パターン４は、３本の直線形状のラインパターン４ａ，４ｂ，４ｃがそれらの長手方向が互いに並行となるようにレイアウトされた構成からなる。そして、各ラインパターン４ａ，４ｂ，４ｃのうち、中央のラインパターン４ｂの両端部は、その上下の各ラインパターン４ａ，４ｃの両端部に比べて設計パターン１ａとの差分が大きい。したがって、この中央のラインパターン４ｂに含まれるホットスポット７はエラーレベルの高いホットスポットである。このようなホットスポット７を含むラインパターン４ｂをそのまま転写イメージ通りにウェーハ上に転写すると先端部が丸まって形成される。ひいては、ラインパターン４ｂは、全体として設計パターン１ａに比べて短く仕上がってしまう。ここでは、ホットスポット７、このホットスポット７を含む転写パターン４、およびこの転写パターン４に対応する設計パターン１ａをエラーレベル１に分類する。
【００４０】
また、図３の中央部に示す転写パターン５は、箱型のパターン５ａの中に１本の直線形状のラインパターン５ｂが入り込むようにレイアウトされた構成からなる。この転写パターン５では、前述したラインパターン４ｂと同様に、ラインパターン５ｂの端部がホットスポット８となっている。しかし、ラインパターン５ｂと設計パターン１ｂとの差分は、ラインパターン４ｂと設計パターン１ａとの差分に比べて小さい。したがって、ホットスポット８は前述したホットスポット７に比べてエラーレベルが低い。ここでは、ホットスポット８、このホットスポット７を含む転写パターン５、およびこの転写パターン５に対応する設計パターン１ｂを、エラーレベル１よりも誤差（危険度）が小さいエラーレベル２に分類する。
【００４１】
さらに、図３の右側に示す転写パターン６は、長い２本の直線形状のラインパターン６ａ，６ｅの間に、短い２本の直線形状のラインパターン６ｂ，６ｃおよび中間部が屈折した１本の折り曲げパターン６ｄが並ぶようにレイアウトされた構成からなる。この転写パターン６では、前述したラインパターン４ｂ，５ｂと同様に、左から２番目のラインパターン６ｂの端部がホットスポット９となっている。しかし、ラインパターン６ｂと設計パターン１ｃとの差分は、ラインパターン５ｂと設計パターン１ｂとの差分に比べてさらに小さい。したがって、ホットスポット９は前述したホットスポット８に比べてエラーレベルがさらに低い。ここでは、ホットスポット９、このホットスポット９を含む転写パターン６、およびこの転写パターン６に対応する設計パターン１ｃを、エラーレベル２よりも誤差（危険度）がさらに小さいエラーレベル３に分類する。
【００４２】
このように、エラーレベル（閾値）が高いということは、位置ずれや寸法ずれ等の誤差が大きく、許容誤差の範囲から逸脱する可能性が高いということである。反対に、エラーレベルが低いということは、位置ずれや寸法ずれ等の誤差が小さく、許容誤差の範囲から逸脱する可能性が低いということである。したがって、検出するホットスポットのエラーレベルを低くするにつれて、パターンの検証精度は高くなる。また、所定のエラーレベルを選択すると、そのエラーレベルに属するホットスポットはもちろんのこと、選択したエラーレベルよりも高いエラーレベルに属するホットスポットも全て検出される。
【００４３】
次に、図４にも、図３と同様に、複数の設計パターン１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ、およびこれら各設計パターン１ｄ〜１ｍから抽出された転写パターンに含まれる複数個のホットスポット１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１，２２，２３，２４，２５，２６，２７をエラーレベルごとに分類して示す。ただし、この図４においては、各設計パターン１ｄ〜１ｍの転写イメージである転写パターンの図示は省略する。この図４は、複数の設計パターン１ｄ〜１ｍおよびホットスポット１０〜２７が各エラーレベル１〜３ごとにそれぞれ複数個ずつ分類されている点が、先に参照した図３と異なっている。
【００４４】
次に、図５には、パターンマッチングの結果検出された、特徴量、閾値、あるいは許容誤差等の検証条件を満たさない違反パターンの半導体基板上における分布状態を、エラーレベルごとに分けて示す。
【００４５】
先ず、図５（ａ）には、検証条件をエラーレベル１に設定して、先に参照した図４のエラーレベル１に分類されている各設計パターン１ｄ〜１ｇについてパターンマッチングを行った結果を示す。図４のエラーレベル１は、図３のエラーレベル１と同じエラーレベルである。したがって、各設計パターン１ｄ〜１ｇは、図３のエラーレベル１に分類されている設計パターン１ａと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図５（ａ）中複数個の黒塗りの四角形が、エラーレベル１に属する各設計パターン１ｄ〜１ｇとその周辺領域の半導体基板（半導体チップ）２８全体からの切り出し部分を表示している。したがって、図５（ａ）に示すパターンマッチングの結果によれば、エラーレベル１に属する各設計パターン１ｄ〜１ｇは、図５（ａ）中に黒塗りの四角形で表示された個数だけ半導体チップ２８内に存在している。すなわち、図５（ａ）中に黒塗りの四角形で表示された領域に、エラーレベル１に抵触する違反パターン（危険パターン）１ｄ〜１ｇやホットスポット１０〜１３が存在していることが分かる。
【００４６】
次に、図５（ｂ）には、検証条件をエラーレベル２に設定して、図４のエラーレベル１に分類されている各設計パターン１ｄ〜１ｇおよびエラーレベル２に分類されている各設計パターン１ｈ〜１ｊについてパターンマッチングを行った結果を示す。図４のエラーレベル２は、図３のエラーレベル２と同じエラーレベルである。したがって、図４のエラーレベル２のみに属する各設計パターン１ｈ〜１ｊは、図３のエラーレベル２のみに分類されている設計パターン１ｂと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図５（ｂ）中複数個の斜線部の四角形が、エラーレベル２のみに属する各設計パターン１ｈ〜１ｊとその周辺領域の半導体チップ２８全体からの切り出し部分を表示している。図５（ｂ）に示すパターンマッチングの結果によれば、エラーレベル１および２に属する各設計パターン１ｄ〜１ｇ，１ｈ〜１ｊは、図５（ｂ）中に黒塗りの四角形および斜線部の四角形で表示された個数だけ半導体チップ２８内に存在している。また、図５（ｂ）に示すパターンマッチングの結果では、検証条件をエラーレベル１からエラーレベル２に下げたため、検証条件をエラーレベル１に設定した図５（ａ）に示すパターンマッチングの結果に比べて、違反パターン（危険パターン）１ｈ〜１ｊやホットスポット１４〜１６がより多く検出されていることが分かる。
【００４７】
次に、図５（ｃ）には、検証条件をエラーレベル３に設定して、図４のエラーレベル１に分類されている各設計パターン１ｄ〜１ｇ、エラーレベル２に分類されている各設計パターン１ｈ〜１ｊ、およびエラーレベル３に分類されている各設計パターン１ｋ〜１ｍについてパターンマッチングを行った結果を示す。図４のエラーレベル３は、図３のエラーレベル３と同じエラーレベルである。したがって、図４のエラーレベル３のみに属する各設計パターン１ｋ〜１ｍは、図３のエラーレベル３のみに分類されている設計パターン１ｃと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図５（ｃ）中複数個の網掛け部の四角形が、エラーレベル３のみに属する各設計パターン１ｋ〜１ｍとその周辺領域の半導体チップ２８全体からの切り出し部分を表示している。図５（ｂ）に示すパターンマッチングの結果によれば、エラーレベル１〜３に属する各設計パターン１ｄ〜１ｇ，１ｈ〜１ｊ，１ｋ〜１ｍは、図５（ｃ）中に黒塗りの四角形、斜線部の四角形、および網掛け部の四角形で表示された個数だけ半導体チップ２８内に存在している。図５（ｃ）に示すパターンマッチングの結果では、検証条件をエラーレベル２からエラーレベル３にさらに下げたため、検証条件をエラーレベル１に設定した図５（ａ）に示すパターンマッチングの結果や検証条件をエラーレベル２に設定した図５（ｂ）に示すパターンマッチングの結果に比べて、さらに多くの違反パターン（危険パターン）１ｋ〜１ｍやホットスポット１７〜２７が検出されていることが分かる。
【００４８】
したがって、図５（ａ）〜（ｃ）に示す検証結果のうち、図５（ｃ）に示すように、検証条件を最も低いエラーレベル３に設定してパターンマッチングを行った結果が、パターンの検証精度が最も高い。パターンマッチングを複数回行う場合、最初の評価では、あらゆるエラーレベルのホットスポット１０〜２７を検出してチップ２８全体における分布状態を把握することが好ましい。このため、通常は初回のパターンマッチングでは検証条件を最も低いエラーレベル３に設定して評価を行う。そして、この評価の結果を用いて、対象とする設計パターンの修正方針を決定する。
【００４９】
次に、図６には、本実施形態のパターン検証方法に係るパターンマッチングにより判明した設計パターン１ｎ中に含まれるエラー箇所をエラーレベルごとに分類して示す。図６中黒塗り部で示す複数箇所が、エラーレベル１のみに属するエラーを表示している。また、図６中斜線部で示す複数箇所が、エラーレベル２のみに属するエラーを表示している。さらに、図６中横線部で示す複数箇所が、エラーレベル３のみに属するエラーを表示している。
【００５０】
次に、図７には、本実実施形態のパターン検証方法に係るパターンマッチングにより判明した設計パターン１ｏ中に含まれるエラー箇所をエラーレベルおよびエラーの種類ごとに分類して示す。先に参照した図６と同様に、図７中黒塗り部で示す複数箇所は、エラーレベル１のみに属するエラーを表示している。また、図７中斜線部で示す複数箇所は、エラーレベル２のみに属するエラーを表示している。また、図７中横線部で示す複数箇所は、エラーレベル３のみに属するエラーを表示している。さらに、図７中実線の円で囲んで示す領域は、オープンエラーとなる箇所を表示している。また、図７中破線の円で囲んで示す領域は、ショートエラーとなる箇所を表示している。
【００５１】
図３、図４、図６、および図７に示すように、特徴量に関する閾値を満たさない違反パターンは、単独または複数の図形で構成されている。
【００５２】
（パターン検証システム）
次に、図８を参照して、本実施形態に係るパターン検証システムについて説明する。図８には、本実施形態に係るパターン検証システム３０を簡略化したブロック図として示す。図８に示すように、パターン検証システム３０は、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６などを備えている。また、パターン検証システム３０は、図８中一点鎖線で囲んで示すように、第１修正部３８、第２検証部３９、および第２修正部４０からなる第１のパターン修正ユニット４１を備えている。さらに、パターン検証システム３０は、図８中二点鎖線で囲んで示すように、第３修正部４３、第３検証部４４、および修正方針決定部４５からなる第２のパターン修正ユニット４６を備えている。これら第１および第２の各パターン修正ユニット４１，４６を備えることにより、パターン検証システム３０は、本実施形態に係るパターン検証方法のみならず、後述する第２および第３の各実施形態に係るパターン設計方法を実行するパターン設計システムとしても機能することができる。したがって、パターン検証システム３０は、実際にはパターン検証・設計システムと称されるべき装置である。
【００５３】
ただし、本実施形態においては、パターン検証・設計システム３０が備える各構成要素のうち、第１および第２の各パターン修正ユニット４１，４６を除くその他の構成要素の機能について説明する。すなわち、ここでは、パターン検証・設計システム３０を、前述した図１のフローチャートに示すパターン検証方法を実行するパターン検証システムとして説明する。そして、パターン検証・設計システム３０が備える第１および第２の各パターン修正ユニット４１，４６の機能、およびこれら各ユニット４１，４６を用いるパターン設計方法については、後に第２および第３の各実施形態において説明する。
【００５４】
先ず、図８に示すように、転写情報取得部３１には設計パターン１の設計データが入力される。そして、転写情報取得部３１は、入力された設計パターン１の設計データに基づいて半導体基板２８上への転写シミュレーションを行い、転写パターン２，４，５，６に関する情報をパターン転写情報として取得する。すなわち、転写情報取得部３１は、図１のフローチャートに示すステップ１（Step 1）を実行する。転写情報取得部３１は、ステップ１を実行した後、設計パターン１の設計データおよび取得したパターン転写情報のデータを第１データベース作成部３２に送る。
【００５５】
第１データベース作成部３２は、転写情報取得部３１から受け取った設計パターン１の設計データおよび取得したパターン転写情報のデータに基づいて、設計パターン１と転写パターン２，４，５，６とを比較する。そして、この比較により得られる特徴量に基づいてパターン転写情報および設計パターン１の設計データを分類して第１のデータベースを作成する。すなわち、第１データベース作成部３２は、図１のフローチャートに示すステップ２（Step 2）を実行する。第１データベース作成部３２は、ステップ２を実行した後、第１のデータベースに格納されている特徴量に基づいて分類されたパターン転写情報および設計パターン１の設計データを第２データベース作成部３４に送る。
【００５６】
閾値設定部３３は、第１データベース作成部３２が得た特徴量に対して閾値を設定する。すなわち、閾値設定部３３は、図１のフローチャートに示すステップ３（Step 3）の前工程を実行する。
【００５７】
第２データベース作成部３４には、第１データベース作成部３２が作成した第１のデータベース内に格納されているデータがそのままのデータ構造で、第１データベース作成部３２から送られて来る。すなわち、第２データベース作成部３４には、特徴量に基づいて分類されたパターン転写情報および設計パターン１の設計データが第１データベース作成部３２から送られて来る。それとともに、第２データベース作成部３４には、閾値設定部３３が設定した特徴量に対して閾値のデータが第１データベース作成部３２を介して閾値設定部３３から送られて来る。これらの情報（データ）を受け取った第２データベース作成部３４は、第１データベース作成部３２が特徴量に基づいて分類したパターン転写情報および設計パターン１の設計データを、閾値に基づいてさらに分類して第２のデータベースを作成する。すなわち、第２データベース作成部３４は、図１のフローチャートに示すステップ３（Step 3）の後工程を実行する。第２データベース作成部３４は、ステップ３の後工程を実行した後、第２のデータベースに格納されている特徴量および閾値に基づいて分類されたパターン転写情報および設計パターン１の設計データを第１検証部３５に送る。
【００５８】
第１検証部３５は、特徴量および閾値に基づいて分類されたパターン転写情報および設計パターン１の設計データを第２データベース作成部３４から受け取った後、それらのデータを用いてパターン検証に用いるパターンを生成する。そして、第１検証部３５は、生成した検証用パターンを用いて、転写パターンが閾値を満たすか否かを検証する、パターン検証を行う。そして最後に、第１検証部３５は、パターン検証（パターンマッチング）の結果３７をデータとしてパターン検証システム３０の外部に出力する。すなわち、第１検証部３５は、図１のフローチャートに示すステップ４（Step 4）、ステップ５（Step 5）、およびステップ７（Step 7）を実行する。
【００５９】
パターン表示部３６は、第１検証部３５が行ったパターン検証の結果を表示する。すなわち、パターン表示部３６は、図１のフローチャートに示すステップ６（Step 6）を実行する。
【００６０】
（パターン検証プログラム）
次に、主に図９を参照して、本実施形態に係るパターン検証プログラムおよびこのパターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体について説明する。図９には、本実施形態に係るパターン検証プログラムを記録したコンピュータ５０に読み取り可能な記録媒体５１と、先に参照した図８に示すパターン検証・設計システム３０との関係を簡略化してブロック図として示す。本実施形態に係るパターン検証プログラムおよび記録媒体５１は、図８に示すパターン検証・設計システム３０を作動させるとともにその動作を制御して、図１のフローチャートに示すパターン検証方法を実行するものである。
【００６１】
図１のフローチャートに示すステップ１〜ステップ７からなるパターン検証方法は、実質的に全て図９に示すコンピュータ５０で処理可能なデータ処理工程からなる。そのようなパターン検証方法は、例えば磁気ディスクや光ディスク、あるいは半導体メモリ等の記録媒体５１に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ５０によって実現される。それとともに、図８に示すパターン検証システム３０は、記録媒体５１に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ５０によっても実現される。すなわち、図１のフローチャートに示すパターン検証方法は、記録媒体５１に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ５０によって実現されるパターン検証システム３０によっても実行することができる。したがって、以下の説明においては、図８に示すパターン検証システム３０を図９に示すコンピュータ５０とみなして説明する。
【００６２】
図９においては、パターン検証システム３０が備える転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６のそれぞれの入力部を、単にコンピュータ５０の入力部５２としてまとめて示す。また、図９においては、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６のそれぞれの出力部を、単にコンピュータ５０の出力部５３としてまとめて示す。また、図９においては、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６のそれぞれの記憶部を、単にコンピュータ５０の記憶部５４としてまとめて示す。さらに、図９においては、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６のそれぞれの演算処理部を、単にコンピュータ５０のＣＰＵ（演算処理部）５５としてまとめて示す。この演算処理部としてのＣＰＵ５５は、データ処理部、あるいはプログラム実行部とも称される。
【００６３】
先ず、図９中白抜き矢印で示すように、記録媒体５１に記録されたパターン検証プログラムを、コンピュータ５０に読み込ませる。具体的には、記録媒体５１に記録されたパターン検証プログラムを、コンピュータ５０の入力部５２を介してＣＰＵ５５に読み取らせる。ＣＰＵ５５に読み取られたパターン検証プログラムは、ＣＰＵ５５からコンピュータ５１の記憶部５４に送られて記憶される。この後、ＣＰＵ５５は、前述したパターン検証システム３０によるパターン検証方法が適正に実行されるように、記憶部５４に記憶したパターン検証プログラムに基づいてコンピュータ５０を適正に作動させる。すなわち、パターン検証プログラムは、先に図１および図８を参照しつつ説明したパターン検証システム３０によるパターン検証方法が適正に実行されるように、パターン検証システム３０が備える転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６を適正に作動させる。
【００６４】
一連のパターン検証処理が終わった後、その処理結果は、先に参照した図８に示すように、検証結果のデータ３７としてコンピュータ５０（パターン検証システム３０）の出力部５３を介してコンピュータ５０の外部に出力される。この際、コンピュータ５０によるパターン検証処理の結果は、記憶部５４に併せて記憶させても構わない。このように、本実施形態のパターン検証システム３０は、記録媒体５１に記録されたパターン検証プログラムをコンピュータ５０が読み込むとともに、読み込んだパターン検証プログラムによってコンピュータ５０がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン検証方法は、記録媒体５１に記録されたパターン検証プログラムを読み込んだコンピュータ５０としてのパターン検証システム３０によって適正に実行される。
【００６５】
なお、入力用データとしての設計パターン１のデータやパターン検証プログラムは、必ずしも常に入力用記録媒体５１に書き込まれている必要は無い。これら設計パターン１のデータやパターン検証プログラムは、パターン検証を実行する際に、所定の通信媒体を介してコンピュータ５０に伝達して適用することも可能である。図示は省略するが、設計パターン１のデータやパターン検証プログラムは、例えばインターネットやＬＡＮ等の各種電気通信回線およびネットワークインターフェース等の通信媒体（入力装置）を介して必要なときにコンピュータ５０の記憶部５４にダウンロードされる設定としも構わない。この場合、設計パターン１のデータやパターン検証プログラムは、各種電気通信回線を介してコンピュータ５０としてのパターン検証システム３０に接続されている外部の各種コンピュータや記憶装置等に保存されていれば良い。
【００６６】
また、設計パターン１のデータやパターン検証プログラムは、コンピュータ５０であるパターン検証システム３０に読み取り可能あるいは実行可能な状態で記録されていれば、その記録状態や記録形式は問われない。例えば、設計パターン１のデータやパターン検証プログラムを記録する入力用記録媒体５１としては、フレキシブルディスクやハードディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等を用いることができる。これは、出力用データとしての検証結果およびこの検証結果が記録される図示しない出力用記録媒体についても同様である。また、コンピュータ５０の記憶部５４にも、例えばフレキシブルディスクやハードディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等、その内部に記録するデータやプログラムを適宜書き替え可能もしくは更新可能な記録媒体や記憶装置を用いればよい。さらに、コンピュータ５０に接続される電気通信回線は、有線あるいは無線の別を問わない。
【００６７】
以上説明したように、この第１実施形態によれば、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、およびパターン検証プログラムを提供することができる。また、前述したように、この第１実施形態においては、パターンを設計する際に、プロセスマージンに関する閾値を選択するとともに、プロセスマージンが許容誤差の範囲内に達していないパターンのライブラリを作成する。そして、このライブラリ中の情報を取り込むことによって、パターンの設計とプロセス検証とをコンカレントに（並行して）行う。より具体的には、配線等のパターン設計を行う際にそのプロセス検証の結果をパターン設計工程にフィードバックすることによって、設計側のタイミングクロージャおよび欠陥の検出等を考慮しつつ、パターン設計と設計パターンの局所的な修正と並行して行う。
【００６８】
これにより、パターン設計に掛かるトータルのコストおよび時間の効率化を実現することができる。ひいては、ポスト・パターン設計工程における処理に掛かる負荷を大幅に軽減することができる。この結果、半導体装置全体の設計に掛かる負荷を大幅に軽減することができる。それとともに、製造側のＯＰＣ検証やプロセス検証等に掛かる負荷を軽減して、生産コストの低減を意識した半導体装置の設計の効率化を実現することができる。
【００６９】
（第２の実施の形態）
次に、本願発明に係る第２実施形態について主に図１０〜図１９を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００７０】
本実施形態は、第１実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラムをそれぞれ利用するパターン設計方法、パターン設計システム、およびパターン設計プログラムに関する。具体的には、本実施形態では、半導体集積回路のパターンの設計データを作成する際にプロセスマージンに関する検証をパターン設計とコンカレントに行い、プロセスマージンが許容誤差の範囲内に達していない設計パターンをチップ設計が終了するまでに修正するパターン設計方法、パターン設計システム、およびパターン設計プログラムについて説明する。特に、本実施形態では、半導体集積回路のパターン設計工程として、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線を想定する。
【００７１】
（パターン設計方法）
以下、先ず、図１０〜図１９を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
【００７２】
図１０のフローチャートに示すように、先ず、ステップ１（Step 1）〜ステップ６（Step 6）までは、先に参照した図１に示す第１実施形態に係るパターン検証方法と同様に行う。ただし、本実施形態においては、ステップ１で取得したパターン転写情報は、巨大データベースに格納される。また、ステップ５におけるパターンマッチングは、先に参照した図３および図４に示すエラーレベルを１に設定して生成された検証用パターンを用いて行われる。
【００７３】
次に、ステップ５におけるパターンマッチングにおいて、設計パターン１の中に特徴量に関する閾値を満たさない違反パターンが検出された場合には、その違反パターンを含む周辺領域の転写像を取得する。それとともに、違反パターンが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいて違反パターンを修正する。そして、修正された違反パターンが特徴量に関する閾値を満たしているか否かを検証する。これをステップ８（Step 8）とする。
【００７４】
具体的には、このステップ８においては、違反パターンおよびその周辺領域に含まれる転写パターンを抽出するとともに、違反パターンのリソグラフィーマージンが許容誤差の範囲内に達するように、違反パターンに近接効果補正（Proximity Correction：ＰＣ）を施す。この近接効果補正（ＰＣ）としては、例えば光近接効果補正（Optical Proximity Correction：ＯＰＣ）やプロセス近接効果補正（Process proximity Correction：ＰＰＣ）が挙げられる。ただし、ここでは、違反パターンおよびその周辺領域に対して光近接効果補正（ＯＰＣ）を施すこととする。この際、違反パターンのリソグラフィーマージンが少なくとも許容誤差の範囲内に達するように、ＯＰＣの補正の程度を違反パターンの違反の程度に応じて違反パターンごとに適宜、適正に調整する。続けて、このＯＰＣ処理が施された領域（違反パターン）の転写像を再び取得するとともに、その転写像に対してリソグラフィー検証を行う。
【００７５】
次に、ステップ８のリソグラフィー検証の結果、ＯＰＣ処理が施された領域の中に特徴量に関する閾値を満たさないホットスポットが検出された場合には、そのホットスポットを含む周辺領域の転写像を取得する。それとともに、ホットスポットが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいてホットスポットを修正する。これをステップ９（Step 9）とする。
【００７６】
具体的には、このステップ９においては、ホットスポットおよびその周辺領域に含まれる転写パターンを抽出するとともに、ホットスポットのリソグラフィーマージンが許容誤差の範囲内に達するように、ホットスポットにさらに修正を施す。例えば、ステップ８においてＯＰＣ処理が施された設計パターン１に含まれる、ホットスポットに相当するパターンおよびその周辺のパターン、あるいはそれら各パターン間のスペースパターン等に対してパターンの追加、削除、あるいは移動等の処理を施す。この際、修正が施されたホットスポット（違反パターン）の形状や寸法および違反（エラー）の程度等の修正処理が施された違反パターンを含む領域に関する各種情報と、違反パターンに施した修正の内容等とを対応付けする。そして、この対応付けされた情報と修正内容とを、違反パターンの形状や寸法およびエラーの程度ごとに分類して保持（記録）しておくことが好ましい。なお、このステップ９において記録される情報には、修正が施された違反パターンの座標およびレイヤー番号も含まれる。
【００７７】
これにより、パターン修正を複数回行う場合、一度記録された違反パターンと同様のパターンに修正を施す際に、その修正の方法や程度などを一から考え直す手間や時間を省いて迅速にかつ効率良く修正処理を行うことができる。例えば、次に述べるステップ１０において行う、設計パターン１についての半導体基板２８全面にわたる最終的な近接効果補正および検証を行う際に、パターンごとに処理の条件を適宜、適正に、かつ、迅速に変えて円滑に処理することができる。
【００７８】
この後、前述したステップ８およびステップ９に係る各処理を半導体基板２８の全面にわたるまで複数回繰り返し行う。すなわち、半導体基板２８上に形成される全ての設計パターン１に対して、フルチップのＯＰＣ処理、リソグラフィー検証、およびホットスポット修正を施す。これをステップ１０（Step 10）とする。
【００７９】
そして、ステップ１０において全ての設計パターン１からホットスポットがなくなったことを確認した後、設計パターン１に基づいて半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が施された半導体チップ２８を量産する。そして、これら各半導体チップ２８についての試験（テスト）を行う。これをステップ１１（Step 11）とする。
【００８０】
以上で、本実施形態に係るパターン設計方法を終了とする。前述したように、本実施形態に係るパターン設計方法とは、実質的には第１実施形態において説明したパターン検証方法に図１０のフローチャートに示すステップ８〜ステップ１１からなるパターン修正方法を組み合わせてなるものである。このような工程によれば、パターンの設計段階において半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ後は、パターンマッチングで検出された危険箇所（ホットスポット）のリソグラフィーマージン不足エラーは既に修正されていることとなる。これにより、ステップ１０におけるアートワークに掛かる負荷は軽減されることとなる。なお、パターン設計本来の趣旨に鑑みれば、本実施形態に係るパターン設計方法はステップ１０において終了する設定としても構わない。
【００８１】
次に、図１１〜図１９を参照しつつ、前述した本実施形態に係るパターン設計方法の特徴的な部分について、より具体的かつ詳細に説明する。図１１〜図１４には、本実施形態に係るパターン設計方法に用いるツールおよびその機能を簡略化して示す。
【００８２】
先ず、図１１に示すパターンマッチング用パターン切り出しツール６０を用いて、マッチング用パターンを作成する。すなわち、図１０のステップ４で用いる検証用パターンを、マッチング用パターン切り出しツール６０を用いて生成する。具体的には、先ず、第１実施形態において参照した図８のブロック図に示すパターン検証・設計システム３０が備える第１検証部３５に、マッチング用パターン切り出しツール６０をインストールする（組み込む）。続けて、図８のブロック図に示す第２データベース作成部３４から第１検証部３５に組み込まれたパターンマッチング用パターン切り出しツール６０に、設計パターン１のデータ、設計パターン１の転写イメージに関する情報（パターン転写情報）、および予め登録してあるエラーレベル（閾値）を入力する。すると、入力されたエラーレベルに基づいて設計パターン１の中から選択されて局所的に切り出された小さなホットスポット領域が、パターンマッチング用パターン切り出しツール６０から出力される。このホットスポットは、例えば第１実施形態において参照した図３に示すホットスポットと同様のものである。
【００８３】
なお、パターンマッチング用パターン切り出しツール６０に入力する設計パターン１は、ステップ５のパターンマッチング工程以降の工程で検証・修正処理を施す設計パターンや、別の世代の設計パターンでも構わない。どの世代の、どの設計パターンで検証を行うかによって、入力する設計パターンは異なってくる。
【００８４】
次に、図１２に示すパターンマッチングツール６１を用いて設計パターン１のパターン検証を行う。すなわち、パターンマッチングツール６１を用いて、図１０のステップ５に示すリソグラフィーマージンについてのパターンマッチングを行う。具体的には、先ず、図８のブロック図に示すパターン検証・設計システム３０が備える第１検証部３５に、さらにパターンマッチングツール６１を組み込む。続けて、パターンマッチングツール６１に、パターンマッチング用パターン切り出しツール６０が作成した検証用マッチングパターン（ホットスポット）のデータ、ならびに半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ設計パターン１のデータを入力する。設計パターン１の中にホットスポットが含まれている場合には、ホットスポット（危険箇所）を中心としてその周囲約３μｍの領域の設計パターンが、パターンマッチングツール６１によって設計パターン１全体から部分的に切り出されて出力される。この切り出された領域に関する情報は次に説明するＯＰＣ・検証ツール６２に送られて、転写シミュレーションを用いる最終的なパターン検証に用いられる。
【００８５】
次に、図１３に示すＯＰＣ・検証ツール６２を用いて、図１０のステップ８に示す局所的なＯＰＣ・検証を行う。具体的には、先ず、図８のブロック図に示すパターン検証・設計システム３０が備える後述する第１修正部３８および第２検証部３９にＯＰＣ・検証ツール６２を組み込む。続けて、パターンマッチングツール６１によって設計パターン１から切り出されたホットスポット周辺領域のデータ、パターン転写を行う際の光学条件、パターン転写デバイスの露光量閾値（Ｔｈ）、ＯＰＣルール、および検証ルール等を、第１修正部３８に組み込まれたＯＰＣ・検証ツール６２に入力する。すると、ＯＰＣ・検証ツール６２は、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ設計パターン１がレイアウトされている各レイヤーに対して、製品として最適化された条件でＯＰＣ処理を行う。
【００８６】
この第１修正部３８に組み込まれたＯＰＣ・検証ツール６２によるＯＰＣ処理が行われた後、その結果が第２検証部３９に組み込まれたＯＰＣ・検証ツール６２に送られる。すると、第２検証部３９に組み込まれたＯＰＣ・検証ツール６２は、第１修正部３８に組み込まれたＯＰＣ・検証ツール６２から受け取ったＯＰＣ処理の結果、製品の最適化条件、ならびに予め決められているリソグラフィー工程のスペックの範囲内で露光量およびデフォーカス量を変動させた条件等に基づいて、ウェーハ２８上に形成されるパターンと設計パターン１との位置ずれ量を算出する。より具体的には、第２検証部３９に組み込まれたＯＰＣ・検証ツール６２は、初期状態の設計パターン１のデータ、ＯＰＣ処理後の設計パターン１のデータ、そして最終的なパターン検証の結果としてのエラーデータを含むＧＤＳ（Graphic Data System）等を出力する。これらの出力情報は次に説明するパターン修正ツール６３に送られて、設計パターン１の最終的な修正に用いられる。
【００８７】
なお、ここで用いるリソグラフィー工程のスペックとは、例えば焦点深度が約±０．１μｍ以内であるとか、あるいは露光量余裕度が約±１０％以内であるという内容を指すものとする。また、この位置ずれ量を算出処理に使うＯＰＣ・検証ツール６２および算出条件は、前述したパターンマッチング用パターン切り出しツール６０によってマッチング用パターンを作成する際に転写イメージを算出する処理に用いるツールおよび算出条件と同一のものを使用するとよい。
【００８８】
そして最後に、図１４に示すパターン修正ツール６３によって、図１０のステップ９に示すホットスポットの修正を行う。具体的には、先ず、図８のブロック図に示すパターン検証・設計システム３０が備える後述する第２修正部４０にパターン修正ツール６３を組み込む。続けて、第２検証部３９に組み込まれたＯＰＣ・検証ツール６２からパターン修正ツール６３に、ＯＰＣ・検証ツール６２によるＯＰＣ処理およびその検証の結果、初期状態の設計パターン１のデータ、ＯＰＣ処理後の設計パターン１のデータ、そしてＧＤＳ等を入力する。これらのデータの中には、図１２に示すパターンマッチングツール６１によって設計パターン１全体から部分的に切り出された、ホットスポット周辺の小領域に含まれる設計パターン１のレイアウトのデータが含まれている。また、パターン修正ツール６３には、その他の所定の修正ルールも入力する。すると、パターン修正ツール６３は、修正ルールに基づいて、設計パターン１に部分的に修正を施す。
【００８９】
すなわち、パターン修正ツール６３は、修正ルールに基づいて、ＯＰＣ・検証ツール６２によって検出されたホットスポットに対してリソグラフィーマージンを満たすように修正を施す。そして、パターン修正ツール６３は、部分的に修正した設計パターン１のデータを出力する。なお、ここで用いる修正ルールとは、例えば次に参照する図１５〜図１７に示されるものである。
【００９０】
図１５〜図１７には、本実施形態に係るパターン設計方法における修正ルールを簡略化して示す。これらは全てデータ上の操作である。
【００９１】
先ず、図１５（ａ），（ｂ）には、それぞれ３本の直線形状のラインパターン６４ａ，６４ｂ，６４ｃ，６５ａ，６５ｂ，６５ｃがそれらの長手方向が互いに並行となるようにレイアウトされてなる設計パターン６６ａ，６６ｂと、このような設計パターン６６ａ，６６ｂに頻発するエラー（ホットスポット）６７ａ，６７ｂの一例を示す。図１５（ａ），（ｂ）中円で囲んで示す部分がホットスポット６７ａ，６７ｂが発生すると予想される箇所である。なお、図１５（ａ），（ｃ）に示すように、各ラインパターン６４ａ，６４ｂ，６４ｃ，６５ａ，６５ｂ，６５ｃの幅はそれぞれ約１００ｎｍに設定されている。また、図１５（ａ）に示すように、各ラインパターン６４ａ，６４ｂ，６４ｃ，６５ａ，６５ｂ，６５ｃ同士の間隔もそれぞれ約１００ｎｍに設定されている。
【００９２】
図１５（ａ）に示す設計パターン６６ａでは、３本のラインパターン６４ａ，６４ｂ，６４ｃのそれぞれの左右両端部の位置が互いにずれていることが原因でホットスポット６７ａが発生する。また、図１５（ｂ）に示す設計パターン６６ｂでは、３本のラインパターン６５ａ，６５ｂ，６５ｃのうち中央のラインパターン６５ｂの右側の端部が上下両ラインパターン６５ａ，６５ｃの右側の端部に比べて突出していることが原因でホットスポット６７ｂが発生する。そこで、図１５（ａ）に示す設計パターン６６ａおよび図１５（ｂ）に示す設計パターン６６ｂに対して、図１５（ｃ）中ａ，ｂ，ｃで示す部分の大きさに関する規定（制約）を加えてパターン修正を行う。ここで、図１５（ｃ）中ａは、互いに隣接し合う各ラインパターン６８ａ，６８ｂ，６８ｃ同士の間隔（スペース）を指す。また、図１５（ｃ）中ｂは、互いに隣接し合う各ラインパターン６８ａ，６８ｂ，６８ｃ同士の端部の位置ずれ量（突き出し量）を指す。さらに、図１５（ｃ）中ｃは、各ラインパターン６８ａ，６８ｂ，６８ｃのうちそれらが並べられている方向において共通して重なり合う図１５（ｃ）中打点部分で示す領域の面積を指す。
【００９３】
図１５（ａ）に示す設計パターン６６ａおよび図１５（ｂ）に示す設計パターン６６ｂの理想的なパターン形状は、図１５（ｄ）に示すように３本のラインパターン６９ａ，６９ｂ，６９ｃがそれらの両端部の位置を全て揃えられてレイアウトされたパターン形状である。したがって、例えば図１５（ａ）に示す設計パターン６６ａについて、第１実施形態において参照した図３のエラーレベル１に示す３本ライングループ４が危険箇所として検出（抽出）される。それとともに、前述した本実施形態の近接効果補正（ＯＰＣ）処理およびリソグラフィー検証を経て危険箇所として判定されたとする。この場合、３本のラインパターン６４ａ，６４ｂ，６４ｃに対してそれらの端部を全て揃えるパターン修正が施される。また、例えば図１５（ｂ）に示す設計パターン６６ｂについて、第１実施形態において参照した図４のエラーレベル１に示す３本ライングループ１ｆが危険箇所として検出（抽出）される。それとともに、前述した本実施形態のＯＰＣ処理およびリソグラフィー検証を経て危険箇所として判定されたとする。この場合、図１５（ｅ）中打点部分で示すように、３本のラインパターン６５ａ，６５ｂ，６５ｃの右側端部の段差（位置ずれ）を解消すべく、上下２本のラインパターン６５ａ，６５ｃに対してそれらの右側端部の位置を中央のラインパターン６５ｂの右側端部の位置まで延長するパターン修正が施される。図１５（ｅ）中打点部分が修正した延長部分７０ａ，７０ｂである。
【００９４】
次に、図１６（ａ）には、中間部が２回屈折している２本の二重の折れ曲がりパターン７１ａ，７１ｂが互いに近接してレイアウトされてなる設計パターン７２の一例を示す。この設計パターン７２では、各折れ曲がりパターン７１ａ，７１ｂが互いに近接していることにより、ホットスポットが発生する危険箇所を含んでいる。したがって、設計パターン７２については、図１６（ｂ）中ａ、ｂで示す部分の各折れ曲がりパターン７１ａ，７１ｂ同士の間隔（スペース）の最短距離を規定する制限を入れて修正を施す。これにより、各折れ曲がりパターン７１ａ，７１ｂ同士が互いに近接し過ぎないように各折れ曲がりパターン７１ａ，７１ｂ同士の間隔を適正に修正してレイアウトし直す。それとともに、各折れ曲がりパターン７１ａ，７１ｂのパターン形状そのものについては、図１６（ｃ）中ｃで示す折れ曲がり部分の長さを規定する制限を入れて修正を施す。
【００９５】
次に、図１７（ａ）には、長いラインパターン７３ａとスペースパターン７３ｂとが規則的に繰り返されたライン・アンド・スペースパターンからなる設計パターン７４の一例を示す。この設計パターン７４では、その一部に不規則な小さいスペースパターン７３ｃが存在するためにホットスポットが発生することが問題となっている。そこで、設計パターン７４については、図１７（ａ）中ａ，ｂで示す部分の長さに関する規定（制限）を加えてパターン修正を行う。ここで、図１７（ａ）中ａは、スペースパターン７３ｃの長さ、若しくはこのスペースパターン７３ｃを間に挟んで設計される２本の短いラインパターン７３ｄ同士の間隔を指す。また、図１７（ａ）中ｂは、２本の短いラインパターン７３ｄに隣接するスペースパターン７３ｂの幅、若しくはそれら各ラインパターン７３ｄと各ラインパターン７３ｄに隣接する長いラインパターン７３ａとの間隔を指す。具体的には、設計パターン７４については、図１７（ａ）中ａで示す部分の間隔を短くするとともに図１７（ａ）中ｂで示す部分の間隔を長くする。これにより、十分なプロセスマージンを確保してホットスポットの発生を未然に防ぐことができる。
【００９６】
また、図１７（ｂ）にも、長いラインパターン７５ａとスペースパターン７５ｂとが規則的に繰り返されたライン・アンド・スペースパターンからなる設計パターン７６の一例を示す。この設計パターン７６では、その一部に不規則な短い島形状の孤立ラインパターン７５ｃが存在するためにホットスポットが発生することが問題となっている。図１７（ｂ）中円で囲んで示す部分がホットスポット発生箇所７７である。そこで、設計パターン７６については、図１７（ｂ）中ｃで示す部分の長さに関する規定（制限）を加えてパターン修正を行う。ここで、図１７（ｂ）中ｃは、孤立ラインパターン７５ｃとこの孤立ラインパターン７５ｃに隣接する長いラインパターン７５ａとの間隔を指す。具体的には、設計パターン７６については、図１７（ｂ）中ｃで示す部分の間隔を長くする。これにより、十分なプロセスマージンを確保してホットスポット７７の発生を未然に防ぐことができる。
【００９７】
そして、以上、図１５（ａ）〜（ｅ）、図１６（ａ）〜（ｃ）、および図１７（ａ），（ｂ）を参照しつつ説明した各設計パターン６６ａ，６６ｂ，７２，７４，７６においては、前述したパターンマッチング後の検証によってホットスポット（危険箇所）６７ａ，６７ｂ，７７がチップ２８全体にわたって多数存在することが判明した。しかし、それら各ホットスポット６７ａ，６７ｂ，７７の全てが、必ずしも各設計パターン６６ａ，６６ｂ，７２，７４，７６のレイアウトの修正を必要とするものではない。
【００９８】
また、危険箇所６７ａ，６７ｂ，７７として抽出されるパターンには、幾つかの種類がある。例えば、元々リソグラフィーマージンが許容誤差の範囲内に達していない、本来の危険箇所。また、ＯＰＣ処理の方式の変更によりリソグラフィーマージンの不足を回避できる可能性のある危険箇所。あるいは、半導体集積回路の各機能ブロックの配置ルールやそれら各機能ブロック間の配線ルールの変更等、ハードルールおよびソフトルールの変更によってプロセスマージンの不足を回避できる可能性のある危険箇所、などである。そして、実際に設計される設計パターンには、これら様々な危険箇所が混在している。
【００９９】
これらに対して、例えば図１６（ａ）に示す設計パターン７２では、前述した配置および配線（Placement & Routing：Ｐ＆Ｒ）のルール化を行うことでホットスポットの発生を回避できる可能性がある。このＰ＆Ｒのルール化ができるか否かは、着目するＰ＆Ｒパターンのプロパティとその周辺の環境をルール化できるか否かで決まる。例えば、設計パターン７２では、各折れ曲がりパターン７１ａ，７１ｂの折れ曲がり部のコーナー部（角部）を認識することができて、かつ、それらのコーナー部の周辺に他のパターンの端部などが位置しないように禁止領域を設定することで、ホットスポットの発生を回避することができる。
【０１００】
また、図１７（ａ），（ｂ）に示す各設計パターン７４，７６は、ＯＰＣを施すターゲットとなるパターンを再設定することで、ホットスポット７７の発生を回避できる可能性がある。ただし、先にＯＰＣの方式の変更の可能性を示したが、一旦ＯＰＣの方式の変更を行うと、全てのＯＰＣおよび検証の処理をやり直す必要が生じる。これは、パターン設計に掛かるトータルの処理量から考えると、ＴＡＴ（Turn Around Time）の増大を招くことにつながる。このため、ＯＰＣの方式の変更を行うべきか否かは場合によって異なってくる。その一方で、ＯＰＣ処理に掛かるＴＡＴばかりを気にして多数のパターンをエラーライブラリ（データベース）に登録すると、パターンマッチング処理に掛かる負荷がかえって増大するデメリットが生じることも考慮しなければならない。
【０１０１】
さらに、例えば第１実施形態において参照した図７に示す設計パターン１ｏに含まれる違反パターンは、前述した配置および配線（Ｐ＆Ｒ）のルールを変更することで回避できる例ではある。ところが、配置および配線のルールの変更を行うと、その副作用として配線同士を接続するピン（ヴィア）の位置の再設定が必要となったり、あるいは他のパターンのリソグラフィーマージンを低減させたりするおそれが生じる。このため、あまり多くの条件をルール化することは、実際の半導体装置の製造現場では困難である。したがって、ＯＰＣの方式変更や配置および配線（Ｐ＆Ｒ）のルール変更は、他のパターンへの悪い副作用が予想される場合には適用を避けるのが好ましい。ＯＰＣの方式変更や配置および配線のルール化に伴う副作用が懸念される場合は、前述した本実施形態の方法でパターン修正を行うことが好ましい。
【０１０２】
すなわち、各違反パターン７２，７４，７６をライブラリに登録し、それら各違反パターン７２，７４，７６のうちの少なくとも１つが設計パターンに含まれているか否かをチェックする。そして、設計パターンに各違反パターン７２，７４，７６のうちの少なくとも１つが含まれていた場合には、その違反パターンおよびその周辺約３μｍの領域を切り出してＯＰＣ処理および検証を行う。検証の結果、設計パターンの中に危険箇所が含まれていると判明した場合には修正を行うとともに、修正後のパターンおよびその周辺の約３μｍの領域を、修正前のパターンとはレイヤーを変えて出力する。
【０１０３】
以上、図１５（ａ）〜（ｅ）、図１６（ａ）〜（ｃ）、および図１７（ａ），（ｂ）を参照しつつ説明した技術は、本実施形態に係るパターン設計方法における修正ルールの一例である。
【０１０４】
次に、図１８および図１９に、本実施形態に係るパターン設計方法により修正した設計パターンの修正結果の一例をそれぞれ簡略化して示す。これらは全てデータ上の操作である。
【０１０５】
先ず、図１８中左側の図面中複数箇所の小さい四角形状の打点部で示すように、シミュレーション上において、製品となる半導体チップ８０から危険箇所８１をパターンマッチングによって検出する。そして、図１８中右側の図面に示すように、検出した危険箇所８１およびその周辺の領域に含まれる転写パターン８２を半導体チップ８０から切り出す。図１８中右側の図面は、図１８中左側の図面中の各危険箇所８１のうちの１つおよびその周辺の領域を拡大して示す図である。図１８中右側の図面において斜線部で示すように、切り出された領域の中の転写パターン８２のうち、危険箇所８１に含まれる危険パターン８３は、同じく図１８中右側の図面において黒塗りで示す危険箇所８１を含まない周辺パターン８４とは異なるレイヤーに異なる模様で出力される。このように、危険箇所８１に含まれるパターン８３と危険箇所８１を含まないパターン８４との間で出力する際のレイヤーおよび模様を変更することによって、配置および配線までの段階で検証・修正が終わっている領域については、テープアウト後のＯＰＣ処理においてＯＰＣの条件を緩めて迅速に処理を行うことができる。
【０１０６】
次に、切り出された危険箇所８１に含まれる危険パターン８３に対して、所定の修正ルールに沿って修正を施す。ここでは、図１９中打点部で示すように、先に第１実施形態において参照した図４のエラーレベル１の設計パターン１ｆおよび本実施形態において参照した図１５（ｂ）の設計パターン６６ｂを修正する場合と同様の修正を危険パターン８３に対して施す。具体的には、危険パターン８３の中央部の３本のラインパターン８５ａ，８５ｂ，８５ｃの右側端部の位置ずれを解消するために、上下２本のラインパターン８５ａ，８５ｃに対してそれらの右側端部の位置を中央のラインパターン８５ｂの右側端部の位置まで延長する修正を施す。図１９中打点部分が修正した延長部分８６ａ，８６ｂである。これにより、図示は省略するが、実際に製品となる半導体チップには、十分なリソグラフィーマージンやプロセスマージンを有しており、オープンエラーやショートエラー等のホットスポットが発生するおそれが殆ど無い微細なパターンを高い精度で形成することができる。
【０１０７】
（パターン設計システム）
次に、先に第１実施形態において参照した図８を再び参照して、本実施形態に係るパターン設計システムについて説明する。第１実施形態では、図８に示すパターン検証・設計システム３０を、先に参照した図１のフローチャートに示すパターン検証方法を実行するパターン検証システムとして説明した。これに対して、本実施形態では、パターン検証・設計システム３０を、先に参照した図１０のフローチャートに示すパターン設計方法（パターン修正方法）を実行するパターン設計システム（パターン修正システム）として説明する。本実施形態のパターン設計システム３０は、第１実施形態に係るパターン検証システムを利用するものである。具体的には、本実施形態のパターン設計システム３０は、図８に示すように、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６を有する第１実施形態のパターン検証システムに、図８中一点鎖線で囲んで示す第１修正部３８、第２検証部３９、および第２修正部４０を有する第１のパターン修正ユニット４１を追加して構成されている。
【０１０８】
ただし、以下の説明においては、主に本実施形態のパターン設計システム３０が第１実施形態に係るパターン検証システムと大きく異なっている点について説明する。したがって、本実施形態では、パターン検証・設計システム３０が備える各構成要素のうち、第１実施形態において説明した転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６については、それらの具体的かつ詳細な説明を省略する。また、第１実施形態において説明を省略したパターン検証・設計システム３０が備える第１および第２の各パターン修正ユニット４１，４６のうち、第２のパターン修正ユニット４６については、後に第３の実施形態において説明する。本実施形態では、主に第１のパターン修正ユニット４１の機能について説明し、かつ、これを以って本実施形態のパターン設計システム３０全体の機能について説明したこととする。そして、本実施形態のパターン設計システム３０が備える各構成要素およびそれらの機能のうち本実施形態において説明しない点については、第１実施形態のパターン検証システムが備える各構成要素およびそれらの機能と同様とする。
【０１０９】
先ず、第１実施形態において図１および図８を参照して説明したのと同様に、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６は、前述した図１０のフローチャートに示すパターン設計方法のステップ１（Step 1）〜ステップ６（Step 6）を実行する。続けて、図８に示すように、第１検証部３５は、パターンマッチングの結果のデータ３７を、パターン設計システム３０の外部に出力する代わりに第１のパターン修正ユニット４１が備える第１修正部３８に送る。すなわち、本実施形態では、第１実施形態とは異なり、第１検証部３５は図１のフローチャートに示すステップ７（Step 7）は実行しない。
【０１１０】
第１修正部３８は、第１検証部３５から受け取ったパターンマッチングの結果のデータ３７および前述した図１３に示すＯＰＣ・検証ツール６２を用いて、図１０のフローチャートに示すステップ８（Step 8）の前段工程を実行する。すなわち、第１修正部３８は、データ３７の中に特徴量に関する閾値を満たさない違反パターンが含まれている場合には、その違反パターンが特徴量に関する閾値を満たすように第１のパターン修正処理を実行する。具体的には、第１修正部３８は、データ３７の中に含まれている違反パターンおよびその周辺領域に含まれる転写パターンを抽出して、違反パターンのリソグラフィーマージンが許容誤差の範囲内に達するように違反パターンを含む周辺領域に対して局所的に光近接効果補正（ＯＰＣ）を施す。そして、第１修正部３８は、ＯＰＣ処理を行った後、その結果を第１のパターン修正ユニット４１が備える第２検証部３９に送る。
【０１１１】
なお、前述したように、ステップ８におけるパターン修正としては、光近接効果補正の他に、例えばプロセス近接効果補正（ＰＰＣ）を行っても構わない。また、第１修正部３８は、第１のパターン修正部あるいは近接効果補正部とも称される。
【０１１２】
第２検証部３９は、第１修正部３８から受け取ったＯＰＣ処理の結果および前述した図１３に示すＯＰＣ・検証ツール６２を用いて、図１０のフローチャートに示すステップ８（Step 8）の後段工程を実行する。すなわち、第２検証部３９は、ＯＰＣ処理が施された領域内のパターンが特徴量に関する閾値を満たしているか否かを検証する。具体的には、第２検証部３９は、ＯＰＣ処理が施された領域内のパターンの転写像を再び取得するとともに、その転写像に対してリソグラフィー検証を行う。そして、第２検証部３９は、リソグラフィー検証を行った後、その結果を第１のパターン修正ユニット４１が備える第２修正部４０に送る。
【０１１３】
第２修正部４０は、第２検証部３９から受け取ったリソグラフィー検証の結果および前述した図１４に示すパターン修正ツール６３を用いて、図１０のフローチャートに示すステップ９（Step 9）を実行する。すなわち、第２修正部４０は、第２検証部３９が行ったリソグラフィー検証の結果、第１修正部３８によるＯＰＣ処理が施された領域の中に特徴量に関する閾値を満たさないホットスポットが検出された場合には、そのホットスポットを含む周辺領域の転写像を取得する。そして、第２修正部４０は、ホットスポットが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいて設計パターン中のホットスポットに対して第２のパターン修正を施す。具体的には、第２修正部４０は、ホットスポットおよびその周辺領域に含まれる転写パターンを抽出するとともに、ホットスポットのリソグラフィーマージンが許容誤差の範囲内に達するようにホットスポットに修正を施す。第２修正部４０は、第２のパターン修正部とも称される。
【０１１４】
さらに、第１修正部３８、第２検証部３９、および第２修正部４０からなる第１のパターン修正ユニット４１は、図１０のフローチャートに示すステップ１０（Step 10）を実行する。すなわち、図８中一点鎖線で囲んで示す枠内の実線矢印に示すように、第１修正部３８、第２検証部３９、および第２修正部４０は、前述したステップ８およびステップ９に係る各処理からなる修正・検証サイクルを半導体基板２８の全面にわたるまで複数回繰り返し行う。具体的には、第１修正部３８、第２検証部３９、および第２修正部４０は、半導体基板２８上に形成される全ての設計パターン１に対して、フルチップのＯＰＣ処理、リソグラフィー検証、およびホットスポット修正を施す。
【０１１５】
続けて、図８に示すように、第２検証部３９は、フルチップのＯＰＣ処理、リソグラフィー検証、およびホットスポット修正が施された設計パターン１内から違反箇所が無くなったか否かを確認（検証）する。第２検証部３９は、設計パターン１内から違反箇所が無くなったことを確認した後、その結果を、実際に製品を製造するための最終設計パターン４２のデータとしてパターン設計システム３０の外部に出力する。
【０１１６】
この後、パターン設計システム３０とは別個の図示しない半導体装置の製造装置および半導体装置の試験装置により、パターン設計システム３０の外部に出力された最終設計パターン４２のデータに基づいて、図１０のフローチャートに示すステップ１１（Step 11）が実行される。すなわち、半導体装置の製造装置は、最終設計パターン４２のデータに基づいて、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が施された半導体チップ２８を量産する。続けて、半導体装置の試験装置は、生産された各半導体チップ２８が設計通りに作動するか否かを試験する。
【０１１７】
（パターン設計プログラム）
次に、先に第１実施形態において参照した図９を再び参照して、本実施形態に係るパターン設計プログラム（パターン修正プログラム）およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体５１について説明する。本実施形態のパターン設計プログラムおよび記録媒体５１も、第１実施形態のパターン検証プログラムおよび記録媒体と同様に、図８に示すパターン設計システム３０を作動させるとともにその動作を制御して、図１０のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム３０と第１実施形態のパターン検証システムとの関係と同様に、第１実施形態のパターン検証プログラムを利用するものである。さらに、本実施形態においては、図９に示す記録媒体５１には、第１実施形態のパターン検証プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
【０１１８】
以下の説明においては、主に本実施形態のパターン設計プログラムおよび記録媒体５１が第１実施形態のパターン検証プログラムおよび記録媒体と大きく異なっている点について説明する。そして、本実施形態のパターン設計プログラムおよび記録媒体５１が有する特徴のうち本実施形態において説明しない点については、第１実施形態のパターン検証プログラムおよび記録媒体が有する特徴と同様とする。
【０１１９】
図１０のフローチャートに示す本実施形態のパターン設計方法が備える各工程うち、ステップ８〜ステップ１０は、第１実施形態において説明したステップ１〜ステップ６と同様に、実質的に全て図９に示すコンピュータ５０で処理可能なデータ処理工程からなる。したがって、本実施形態のパターン設計方法は、第１実施形態のパターン検証方法と同様に、記録媒体５１に記録された本実施形態に係るパターン設計プログラムを読み込むことにより動作が制御されるコンピュータ５０によって実現されるパターン設計システム３０によっても実行することができる。以下の説明においては、図８に示すパターン設計システム３０を図９に示すコンピュータ５０とみなして説明する。
【０１２０】
また、本実施形態においても、第１実施形態と同様に、図８に示す第１のパターン修正ユニット４１が備える第１修正部３８、第２検証部３９、および第２修正部４０のそれぞれの入力部をまとめて、単に図９に示すコンピュータ５０の入力部５２とする。同様に、第１修正部３８、第２検証部３９、および第２修正部４０のそれぞれの出力部をまとめて、単に図９に示すコンピュータ５０の出力部５３とする。また同様に、第１修正部３８、第２検証部３９、および第２修正部４０のそれぞれの記憶部をまとめて、単に図９に示すコンピュータ５０の記憶部５４とする。さらに同様に、第１修正部３８、第２検証部３９、および第２修正部４０のそれぞれの演算処理部をまとめて、単に図９に示すコンピュータ５０のＣＰＵ（演算処理部）５５とする。
【０１２１】
先ず、図９中白抜き矢印で示すように、記録媒体５１に記録されたパターン設計プログラムを、コンピュータ５０に読み込ませる。具体的には、記録媒体５１に記録されたパターン検証プログラムを、コンピュータ５０の入力部５２を介してＣＰＵ５５に読み取らせる。ＣＰＵ５５に読み取られたパターン検証プログラムは、ＣＰＵ５５からコンピュータ５１の記憶部５４に送られて記憶される。この後、ＣＰＵ５５は、前述したパターン設計システム３０によるパターン設計方法が適正に実行されるように、記憶部５４に記憶したパターン検証プログラムに基づいてコンピュータ５０を適正に作動させる。すなわち、パターン検証プログラムは、先に図８および図１０を参照しつつ説明したパターン設計システム３０によるパターン設計方法が適正に実行されるように、パターン設計システム３０が備える転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、パターン表示部３６、第１修正部３８、第２検証部３９、および第２修正部４０を適正に作動させる。
【０１２２】
一連のパターン設計処理が終わった後、その処理結果は、先に参照した図８に示すように、最終設計パターンのデータ４２としてコンピュータ５０（パターン設計システム３０）の出力部５３を介してコンピュータ５０の外部に出力される。この際、コンピュータ５０によるパターン設計処理の結果は、記憶部５４に併せて記憶させても構わない。このように、本実施形態のパターン設計システム３０は、記録媒体５１に記録されたパターン設計プログラムをコンピュータ５０が読み込むとともに、読み込んだパターン設計プログラムによってコンピュータ５０がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン設計方法は、記録媒体５１に記録されたパターン設計プログラムを読み込んだコンピュータ５０としてのパターン設計システム３０によって適正に実行される。
【０１２３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラムを利用するので、第１実施形態と同様の効果を得ることができる。また、本実施形態によれば、半導体基板２８上に形成される全ての設計パターン１のうち既に修正および検証済みの領域内に位置するパターンについては、ＯＰＣのイタレーションの回数を減らして処理することができる。これにより、テープアウト後のＯＰＣの処理時間が短縮され、図１０のフローチャートに示すパターン設計工程のうち、設計からポスト処理までのトータルの設計時間を短縮することができる。したがって、本実施形態によれば、微細なパターンを高い精度でより効率良く形成することができるパターン設計方法、パターン設計システム、およびパターン設計プログラムを提供することができる。
【０１２４】
（第３の実施の形態）
次に、本願発明に係る第３実施形態について主に図２０を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【０１２５】
本実施形態は、第１実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、ならびに第２実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、をそれぞれ利用するパターン設計方法、パターン設計システム、およびパターン設計プログラムに関する。ただし、本実施形態は、設計パターンの検証を行うのに先立ってパターン中の欠陥に基づく情報を考慮してパターンのレイアウトを変更する工程を含んでいる点が、第１および第２の各実施形態と大きく異なっている。
【０１２６】
（パターン設計方法）
以下、先ず、図２０を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
【０１２７】
本実施形態に係るパターン設計方法においては、図２０のフローチャートに示すように、ステップ１（Step 1）〜ステップ６（Step 6）およびステップ８（Step 8）〜ステップ１１（Step 11）については、先に参照した図１０のフローチャートに示す第２実施形態に係るパターン設計方法と同様に行う。ただし、本実施形態では、設計パターン１をステップ５のパターンマッチングに供するのに先立って、次に述べる２つの工程を実行する。
【０１２８】
先ず、設計パターン１に含まれる欠陥に基づく情報を考慮して、設計パターン１のレイアウトを変更する。すなわち、設計パターン１に含まれる欠陥に起因する歩留まりに基づいて、設計パターン１に含まれる各パターンの配置を変更する。具体的には、歩留まりを向上させるために、設計パターン１に含まれる配線パターン同士の間隔を拡げたり（ワイヤースプレッディング）、あるいは配線同士を電気的に接続するヴィアパターンをシングルヴィアからダブルヴィアへ変更したりする。それとともに、これらの変更が適正に行われたか否かをチェックする。これをステップ１２（Step 12）とする。
【０１２９】
次に、ステップ１２において変更した箇所に危険領域（Critical Area：ＣＡ）が含まれているか否かを検証（チェック）する。これをステップ１３（Step 13）とする。
【０１３０】
ステップ１３のチェックが済んだ変更後の設計パターン１のデータは、前述したステップ５のパターンマッチングに供される。したがって、本実施形態では、設計パターン１に基づく転写パターンが閾値を満たすか否かは、前述した第１および第２の各実施形態と異なり、設計された直後のオリジナルの状態（初期状態）の設計パターン１とこの設計パターン１に基づく転写パターンとの比較によっては行われない。本実施形態では、設計パターン１に基づく転写パターンが閾値を満たすか否かは、違反パターン（エラー）を取り除く処理が予め行われた設計パターン１と、初期状態の設計パターン１に基づく転写パターンとの比較によって行われる。
【０１３１】
このように、設計パターン１をステップ５のパターンマッチングに供するのに先立ってそれらステップ１２およびステップ１３に係る各処理を行うことにより、設計パターン１に対するいわゆるランダムエラーの対策を行う。この後、前述したステップ１２およびステップ１３に係る各処理が済んだ設計パターン１のデータを、前述したステップ５に係るパターンマッチングに供する。そして、前述した第２実施形態と同様に、図２０のフローチャートに示すステップ５、ステップ６、およびステップ８〜ステップ１１に係る各処理を実行する。
【０１３２】
また、本実施形態のパターン設計においては、図２０のフローチャートに示すように、ステップ９に係るホットスポットの修正を行う際に、その修正ルールおよび修正パターンのうちの少なくとも一方を予め用意しておき、これを参照する。これをステップ１４（Step 14）とする。
【０１３３】
以上で、本実施形態に係るパターン設計方法を終了とする。一般的に、ランダムエラー対策としてパターンのレイアウトを変更すると、変更後のパターンのレイアウトにいわゆるシステマチックエラーが新たに生じる場合がある。これに対して、本実施形態で適用するステップ１２およびステップ１３に係るＧＤＳによれば、ランダムエラーの対策後に新たにシステマチックエラーとなる箇所は検出されなかった。すなわち、本実施形態によれば、図２０のフローチャートに示すステップ５、ステップ６、およびステップ８〜ステップ１１に係る各処理を実行するのに先立って、設計パターン１内からランダムエラーを除去することができる。それとともに、本実施形態によれば、ランダムエラーのみならず、システマチックエラーをも設計パターン１内から取り除くことができる。
【０１３４】
（パターン設計システム）
次に、先に第１および第２の各実施形態において参照した図８を再び参照して、本実施形態に係るパターン設計システムについて説明する。本実施形態においても、第２実施形態と同様に、図８に示すパターン検証・設計システム３０を、先に参照した図２０のフローチャートに示すパターン設計方法（パターン修正方法）を実行するパターン設計システム（パターン修正システム）として説明する。本実施形態のパターン設計システム３０は、第１実施形態に係るパターン検証システムのみならず、さらに第２実施形態に係るパターン設計システムを利用するものである。具体的には、本実施形態のパターン設計システム３０は、図８に示すように、転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６を有する第１実施形態のパターン検証システム、ならびに図８中一点鎖線で囲んで示す第１修正部３８、第２検証部３９、および第２修正部４０を有する第２実施形態の第１のパターン修正ユニット４１に、さらに図８中二点鎖線で囲んで示す第３修正部４３、第３検証部４４、および修正方針決定部４５を有する本実施形態の第２のパターン修正ユニット４６を追加して構成されている。
【０１３５】
ただし、以下の説明においては、主に本実施形態のパターン設計システム３０が第１実施形態に係るパターン検証システムおよび第２実施形態に係るパターン設計システムと大きく異なっている点について説明する。したがって、本実施形態では、パターン検証・設計システム３０が備える各構成要素のうち、第１実施形態において説明した転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、およびパターン表示部３６、ならびに第２実施形態において説明した第１修正部３８、第２検証部３９、および第２修正部４０を有する第２実施形態の第１のパターン修正ユニット４１については、それらの具体的かつ詳細な説明を省略する。本実施形態では、主に第２のパターン修正ユニット４６の機能について説明し、かつ、これを以って本実施形態のパターン設計システム３０全体の機能について説明したこととする。そして、本実施形態のパターン設計システム３０が備える各構成要素およびそれらの機能のうち本実施形態において説明しない点については、第１実施形態のパターン検証システムおよび第２実施形態のパターン設計システムが備える各構成要素およびそれらの機能と同様とする。
【０１３６】
先ず、図８に示すように、転写情報取得部３１が設計パターン１のデータを取得するのと並行して、第３修正部４３も設計パターン１のデータを取得する。設計パターン１のデータを取得した第３修正部４３は、図２０のフローチャートに示すステップ１２（Step 12）の前段工程を実行する。すなわち、第３修正部４３は、設計パターン１に含まれる配線パターン同士の間隔を拡げたり、あるいは配線同士を電気的に接続するヴィアパターンをシングルヴィアからダブルヴィアへ変更したりする。第３修正部４３は、このような設計パターン１に含まれるパターンのレイアウトの変更等を行った後、その変更後のデータを第３検証部４４に送る。
【０１３７】
第３検証部４４は、変更された設計パターン１のデータを第３修正部４３から受け取った後、図２０のフローチャートに示すステップ１２（Step 12）の後段工程およびステップ１３（Step 13）を実行する。すなわち、第３検証部４４は、第３修正部４３による変更が適正に行われているか否かのチェックおよび第３修正部４３による変更箇所に危険領域が含まれているか否かのチェックを行う。第３検証部４４は、それらのチェックが終了した後、チェック済みの設計パターン１のデータを、第１検証部３５に送る。
【０１３８】
したがって、本実施形態においては、前述した第１および第２の各実施形態と異なり、第１検証部３５は、第３修正部４３による修正処理が施された設計パターン１と、第３修正部４３による修正処理が施されていない初期状態の設計パターン１に基づく転写パターンとを比較することにより、転写パターンが閾値を満たすか否かのパターンマッチングを行う。また、第３修正部４３および第３検証部４４は、前述したステップ１２およびステップ１３に係る各処理を、第１実施形態において説明した転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、および第２データベース作成部３４によるステップ１〜ステップ４に係る各処理と並行して行う。
【０１３９】
そして、修正方針決定部４５は、第２修正部４０がステップ９に係るホットスポットの修正を行う際に、図２０のフローチャートに示すステップ１４（Step 14）を実行する。すなわち、修正方針決定部４５は、予め保持しているホットスポット修正用のルールおよびパターンのうちの少なくとも一方のデータを第２修正部４０に送る。第２修正部４０は、ホットスポット修正用のルールおよびパターンのうちの少なくとも一方のデータを修正方針決定部４５から受け取った後、そのデータを参照してステップ９に係るホットスポットの修正を実行する。
【０１４０】
（パターン設計プログラム）
次に、先に第１および第２の各実施形態において参照した図９を再び参照して、本実施形態に係るパターン設計プログラム（パターン修正プログラム）およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体５１について説明する。本実施形態のパターン設計プログラムおよび記録媒体５１も、第１実施形態のパターン検証プログラムおよび記録媒体ならびに第２実施形態のパターン設計プログラムおよび記録媒体と同様に、図８に示すパターン設計システム３０を作動させるとともにその動作を制御して、図２０のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム３０と第１実施形態のパターン検証システムおよび第２実施形態のパターン設計システムとの関係と同様に、第１実施形態のパターン検証プログラムおよび第２実施形態のパターン設計プログラムを利用するものである。さらに、本実施形態においては、図９に示す記録媒体５１には、第１実施形態のパターン検証プログラムおよび第２実施形態のパターン設計プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
【０１４１】
以下の説明においては、主に本実施形態のパターン設計プログラムおよび記録媒体５１が第１実施形態のパターン検証プログラムおよび記録媒体ならびに第２実施形態のパターン設計プログラムおよび記録媒体と大きく異なっている点について説明する。そして、本実施形態のパターン設計プログラムおよび記録媒体５１が有する特徴のうち本実施形態において説明しない点については、第１実施形態のパターン検証プログラムおよび記録媒体ならびに第２実施形態のパターン設計プログラムおよび記録媒体が有する特徴と同様とする。
【０１４２】
図２０のフローチャートに示す本実施形態のパターン設計方法が備える各工程うち、ステップ１２〜ステップ１４は、第１実施形態において説明したステップ１〜ステップ６および第２実施形態において説明したステップ８〜ステップ１０と同様に、実質的に全て図９に示すコンピュータ５０で処理可能なデータ処理工程からなる。したがって、本実施形態のパターン設計方法は、第１実施形態のパターン検証方法および第２実施形態のパターン設計方法と同様に、記録媒体５１に記録された本実施形態に係るパターン設計プログラムを読み込むことにより動作が制御されるコンピュータ５０によって実現されるパターン設計システム３０によっても実行することができる。以下の説明においては、図８に示すパターン設計システム３０を図９に示すコンピュータ５０とみなして説明する。
【０１４３】
また、本実施形態においても、第１および第２の各実施形態と同様に、図８に示す第２のパターン修正ユニット４６が備える第３修正部４３、第３検証部４４、および修正方針決定部４５のそれぞれの入力部をまとめて、単に図９に示すコンピュータ５０の入力部５２とする。同様に、第３修正部４３、第３検証部４４、および修正方針決定部４５のそれぞれの出力部をまとめて、単に図９に示すコンピュータ５０の出力部５３とする。また同様に、第３修正部４３、第３検証部４４、および修正方針決定部４５のそれぞれの記憶部をまとめて、単に図９に示すコンピュータ５０の記憶部５４とする。さらに同様に、第３修正部４３、第３検証部４４、および修正方針決定部４５のそれぞれの演算処理部をまとめて、単に図９に示すコンピュータ５０のＣＰＵ（演算処理部）５５とする。
【０１４４】
先ず、図９中白抜き矢印で示すように、記録媒体５１に記録されたパターン設計プログラムを、コンピュータ５０に読み込ませる。具体的には、記録媒体５１に記録されたパターン検証プログラムを、コンピュータ５０の入力部５２を介してＣＰＵ５５に読み取らせる。ＣＰＵ５５に読み取られたパターン検証プログラムは、ＣＰＵ５５からコンピュータ５１の記憶部５４に送られて記憶される。この後、ＣＰＵ５５は、前述したパターン設計システム３０によるパターン設計方法が適正に実行されるように、記憶部５４に記憶したパターン検証プログラムに基づいてコンピュータ５０を適正に作動させる。すなわち、パターン検証プログラムは、先に図８および図２０を参照しつつ説明したパターン設計システム３０によるパターン設計方法が適正に実行されるように、パターン設計システム３０が備える転写情報取得部３１、第１データベース作成部３２、閾値設定部３３、第２データベース作成部３４、第１検証部３５、パターン表示部３６、第１修正部３８、第２検証部３９、第２修正部４０、第３修正部４３、第３検証部４４、および修正方針決定部４５を適正に作動させる。
【０１４５】
一連のパターン設計処理が終わった後、その処理結果は、先に参照した図８に示すように、最終設計パターンのデータ４２としてコンピュータ５０（パターン設計システム３０）の出力部５３を介してコンピュータ５０の外部に出力される。この際、コンピュータ５０によるパターン設計処理の結果は、記憶部５４に併せて記憶させても構わない。このように、本実施形態のパターン設計システム３０は、記録媒体５１に記録されたパターン設計プログラムをコンピュータ５０が読み込むとともに、読み込んだパターン設計プログラムによってコンピュータ５０がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン設計方法は、記録媒体５１に記録されたパターン設計プログラムを読み込んだコンピュータ５０としてのパターン設計システム３０によって適正に実行される。
【０１４６】
以上説明したように、この第３実施形態によれば、前述した第１実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、ならびに第２実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラムを利用するので、第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態に係るパターン設計処理においては、パターンマッチングを行うのに先立って、違反パターンの検出処理およびパターンの入れ替え処理を予め行っておくので、第２実施形態に係るパターン設計処理に比べて処理時間を大幅に減少させることができる。
【０１４７】
さらに、本実施形態においては、パターンの検証を行った領域についてはそのレイヤー番号を検証前のレイヤー番号と変えて出力することにより、ポスト処理におけるＯＰＣの条件および検証の条件を緩和することができる。これにより、ＯＰＣおよび検証に係るイタレーションの回数を大幅に減少させることができる。また、本実施形態では、前述したようにランダムエラーやリソグラフィーマージンに起因するシステマチックエラーを予め取り除くことができるので、ポスト処理を行う際に問題となる危険箇所を大幅に減少させることができる。すなわち、本実施形態では、パターン修正のやり直し工程を排除することができるので、パターンの設計段階における素子ブロックの配置やそれら各素子間の配線の処理からポスト処理までに掛かる、トータルのパターン設計処理時間を大幅に短縮することができる。
【０１４８】
したがって、本実施形態によれば、微細なパターンを高い精度でさらに効率良く形成することができるパターン設計方法、パターン設計システム、およびパターン設計プログラムを提供することができる。
【０１４９】
（第４の実施の形態）
次に、本願発明に係る第４実施形態について図示を省略して説明する。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、前述した第２および第３の各実施形態のいずれか一方に係る技術を用いることを特徴とするマスク製造方法について説明する。
【０１５０】
先ず、第２および第３の各実施形態のいずれか一方に係る技術を用いて、違反パターンやホットスポット等が含まれておらず、十分なリソグラフィーマージンやプロセスマージンを有する半導体集積回路の設計パターン１のデータを作成する。続けて、このような閾値を満たす設計パターン（修正済み転写パターン）１のデータに基づいて、露光装置を用いてマスクブランクス上にパターンを描画して形成する。これにより、微細なパターンを高い精度で半導体基板２８上に転写して形成することができる所望のマスクパターンを備える露光用マスクを作成することができる。
【０１５１】
以上説明したように、この第４実施形態によれば、前述した第２および第３の各実施形態のいずれか一方に係る技術を利用するので、第２および第３の各実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、微細なパターンを高い精度で効率良く形成することができるマスクの製造方法を提供することができる。
【０１５２】
（第５の実施の形態）
次に、本願発明に係る第５実施形態について図示を省略して説明する。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、第１実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、第２実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、第３実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、ならびに第４実施形態に係る露光用マスクのうちの少なくとも１つを用いて半導体装置を製造する技術に関する。ただし、第４実施形態に係る露光用マスクは、前述したように、実質的に第１実施形態に係る技術と、第２および第３の各実施形態のいずれか一方に係る技術とを用いて作成される。このため、本実施形態においては、第４実施形態に係る露光用マスクを用いて半導体装置を製造する技術について説明する。
【０１５３】
先ず、第４実施形態に係る露光用マスクを用いて半導体基板２８上のレジスト膜にマスクパターンを転写するとともに、レジスト膜を現像してレジストパターンをレジスト膜に形成する。続けて、レジスト膜に形成されたレジストパターンに沿ってレジスト膜の下方の被加工膜や半導体基板２８をエッチング等により加工する。これにより、被加工膜や半導体基板２８に所望の微細なパターンを高い精度で形成することができる。この後、パターンが形成された半導体基板２８を、トランジスタ製造工程、配線形成工程、ダイシング工程、チップマウンティング工程、ボンディング工程、およびモールディング工程等に流す。これにより、本実施形態に係る図示しない所望の半導体装置を得る。
【０１５４】
以上説明したように、この第５実施形態によれば、第４実施形態に係る露光用マスクを用いてパターン転写を行う。これにより、微細なパターンを高い精度で形成することができるので、微細な各種半導体素子や配線等を高い精度で効率良く、かつ、容易に半導体基板等の上に形成することができる。このため、パターンが高い精度で形成されており、性能、信頼性、品質、および歩留まり等が向上された高品質な半導体装置を効率良く、かつ、容易に製造することができる。
【０１５５】
なお、以上説明した本願発明に係るパターン検証方法、パターン検証システム、パターン検証プログラム、パターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体、パターン設計方法、パターン設計システム、パターン設計プログラム、パターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体、マスク製造方法、および半導体装置の製造方法は、前述した第１〜第５の各実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１５６】
例えば、第１実施形態で説明したホットスポットの種類は、図３〜図７に示すものには限られない。ホットスポットの種類は、エラーの程度やプロセス条件、さらには製造される製品の種類等によって種々様々に変化する。また、設計パターン１の転写イメージは、製造される製品が変わるごとに常に更新されるので、第１および第２の各データベースにはそれらの履歴が蓄積される設定とするとよい。また、エラーレベルの設定方法も、第１実施形態で説明した条件に限定されるものではない。また、パターンマッチングによる検証の判断基準も、図２に示す位置ずれ量や転写パターンの寸法には限られない。また、第１実施形態に係るエラーレベル、ホットスポット、マッチング用パターンは、データを検証する都度、適宜、適正に変更して選択してもよい。さらに、転写像と設計パターン１との差分の閾値、すなわちホットスポットの度合いは、実際にはパターンの属性により指定されるものである。このパターンの属性とは、具体的にはコーナー部、ライン端部、突き当て部等を指す。
【０１５７】
また、第２実施形態で説明した危険箇所８１の種類は、図１８に示すものには限られない。危険箇所の種類は、製造されるデバイスの世代や、処理するレイヤーごとに異なるものである。また、ＯＰＣ処理やパターンマッチングによる検証の条件も、第２実施形態で説明したものには限定されない。また、第２実施形態では、パターン修正処理を行う際に危険箇所を中心としてその周辺約３μｍの領域を切り出したが、この周辺領域の切り出しの範囲は約３μｍには限られない。切り出す領域の大きさは、露光装置で使用する光学系の光学半径以上であれば様々な値を設定することができる。また、第２実施形態では、修正後の設計パターンと修正前の設計パターン１とをより区別し易くするために互いにレイヤーを変えて出力したが、それら修正後のパターンと修正前のパターンとを同一のレイヤーに出力しても構わないのはもちろんである。
【０１５８】
また、第２実施形態では、設計パターン１を修正する際に修正ルールを用いたが、この方法に限定されるものではない。例えば、修正した設計パターンを予め準備しておく。そして、修正していない設計パターン１にホットスポットがパターン検証によって検出された場合には、その検証後にホットスポットの部分を修正したパターンと入れ替えることも可能である。このような方法によれば、修正の作業が実質的にパターンの置き換え作業となるため、更なる時間の短縮を図ることができる。
【０１５９】
さらに、第１および第２の各実施形態においては、本願発明に係る特徴量を、例えば設計パターンの寸法とパターン転写情報に含まれる寸法情報との寸法差分量や、設計パターンの形状とパターン転写情報に含まれる形状情報との面積差分量として定義して用いた。すなわち、特徴量を、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差として定義して用いた。しかし、本願発明に係る特徴量は、これらの定義のみには限定されない。それらの定義以外にも、特徴量は、例えば設計パターンとパターン転写情報との間で互いに対応するパターンのエッジ部同士の位置ずれ量と定義されても構わない。さらには、特徴量は、例えばパターン転写情報と対応する設計パターン以外の設計パターンとの間の距離情報やパターン包含情報などと定義されても構わない。具体的には、特徴量は、パターン転写情報が所定の配線パターンに対応するとともに対応する設計パターン以外の設計パターンがヴィアパターン（配線間を接続する穴のパターン）に対応するもの、などと定義されても構わない。
【図面の簡単な説明】
【０１６０】
【図１】本願発明の第１実施形態に係るパターン検証方法をフローチャートにして示す図。
【図２】設計パターンに対する転写パターンのずれを簡略化して示す図。
【図３】図１に示すパターン検証方法により検出されたホットスポットをエラーレベルごとに分類して示す図。
【図４】図１に示すパターン検証方法により検出されたホットスポットをエラーレベルごとに複数個ずつ分類して示す図。
【図５】図１に示すパターン検証方法のパターンマッチングを行った結果をエラーレベルごとに分類して示す図。
【図６】図１に示すパターン検証方法に係るパターンマッチングにより判明した転写パターン中に含まれるエラー箇所をエラーレベルごとに分類して示す図。
【図７】図１に示すパターン検証方法に係るパターンマッチングにより判明した転写パターン中に含まれるエラー箇所をエラーレベルおよびエラーの種類ごとに分類して示す図。
【図８】本願発明の第１実施形態に係るパターン検証・修正システムを簡略化して示すブロック図。
【図９】本願発明の第１実施形態に係るパターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体と図８に示すパターン検証・修正システムとの関係を簡略化して示すブロック図。
【図１０】本願発明の第２実施形態に係るパターン設計方法をフローチャートにして示す図。
【図１１】図１０に示すパターン設計方法に用いるツールおよびその機能を簡略化して示す図。
【図１２】図１０に示すパターン設計方法に用いるツールおよびその機能を簡略化して示す図。
【図１３】図１０に示すパターン設計方法に用いるツールおよびその機能を簡略化して示す図。
【図１４】図１０に示すパターン設計方法に用いるツールおよびその機能を簡略化して示す図。
【図１５】図１０に示すパターン設計方法における修正ルールを簡略化して示す図。
【図１６】図１０に示すパターン設計方法における修正ルールを簡略化して示す図。
【図１７】図１０に示すパターン設計方法における修正ルールを簡略化して示す図。
【図１８】図１０に示すパターン設計方法により修正した設計パターンの修正結果を簡略化して示す図。
【図１９】図１０に示すパターン設計方法により修正した設計パターンの修正結果を簡略化して示す図。
【図２０】本願発明の第３実施形態に係るパターン設計方法をフローチャートにして示す図。
【符号の説明】
【０１６１】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，６６ａ，６６ｂ，７２，７４，７６…設計パターン（第１の半導体集積回路設計パターン）、２，４，５，６，８２…転写パターン（第２の半導体集積回路設計パターン）、２８…半導体チップ（半導体基板、基板）、３０…パターン検証システム（パターン設計システム、コンピュータ）、３１…転写情報取得部、３２…第１データベース作成部、３３…閾値設定部、３４…第２データベース作成部、３５…第１検証部、３６…パターン表示部、５０…コンピュータ（パターン検証システム、パターン設計システム）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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