(57)【要約】【課題】トランジスタ内において大きな面積を必要とするコンタクトホール２３をなくし、高濃度領域２１とソース電極１７及びドレイン電極１８の導通確保を容易にすることを目的とする。【解決手段】基板１０上に、半導体層１２と、ゲート絶縁層１３と、ゲート電極１４と、ソース電極１７と、ドレイン電極１８とが形成される薄膜トランジスタにおいて、ゲート電極１４は、絶縁層で覆われる構成になっていて、ソース電極１７及びドレイン電極１８は、半導体層１２に接触していることを特徴とする。【選択図】図１
2009252887.tif 000002
【特許請求の範囲】
【請求項１】
基板に、半導体層と、ゲート絶縁層と、ゲート電極と、ソース電極と、ドレイン電極とが形成される薄膜トランジスタにおいて、
前記ゲート電極は、絶縁層で覆われる構成になっていて、
前記ソース電極及び前記ドレイン電極は、前記半導体層に接触していることを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極を覆う絶縁層は、前記ゲート絶縁層と、前記ゲート電極の上に形成される第１の絶縁層と、前記ゲート電極と前記第１の絶縁層とに沿って形成される第２の絶縁層とで構成されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極が形成される領域と同じ領域の半導体層は、チャネル領域として機能し、
前記チャネル領域以外の半導体層は、高濃度領域として不純物がドーピングされていることを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項４】
前記ゲート電極及び前記第２の絶縁層が形成される領域と同じ領域の半導体層は、チャネル領域として機能し、
前記チャネル領域以外の半導体層は、高濃度領域として不純物がドーピングされていることを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極が形成される領域と同じ領域の半導体層は、チャネル領域として機能し、
前記第２の絶縁層が形成される領域と同じ領域の半導体層は、低濃度領域として不純物がドーピングされていて、
前記チャネル領域以外の半導体層は、高濃度領域として不純物がドーピングされていることを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項６】
前記第１の絶縁層が窒化シリコンからなり、前記第２の絶縁層が酸化シリコンからなることを特徴とする請求項１から５のいずれか１項記載の薄膜トランジスタ。
【請求項７】
半導体層を形成する工程と、
該半導体層の上にゲート絶縁層となる層を形成する工程と、
該ゲート絶縁層の上に金属の層を成膜する工程と、
該金属の層の上に絶縁性の層を成膜する工程と、
前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、
別の絶縁性の層を全面に成膜する工程と、
該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、
別の金属の層を成膜する工程と、
該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
半導体層を形成する工程と、
該半導体層の上にゲート絶縁層となる層を形成する工程と、
該ゲート絶縁層の上に金属の層を成膜する工程と、
該金属の層の上に絶縁性の層を成膜する工程と、
前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、
別の絶縁性の層を全面に成膜する工程と、
該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、
前記第１の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、
別の金属の層を成膜する工程と、
該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項９】
半導体層を形成する工程と、
該半導体層の上にゲート絶縁層となる層を形成する工程と、
該ゲート絶縁層の上に金属の層を成膜する工程と、
該金属の層の上に絶縁性の層を成膜する工程と、
前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、
別の絶縁性の層を全面に成膜する工程と、
該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、
別の金属の層を成膜する工程と、
該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
半導体層を形成する工程と、
該半導体層の上にゲート絶縁層となる層を形成する工程と、
該ゲート絶縁層の上に金属の層を成膜する工程と、
該金属の層の上に絶縁性の層を成膜する工程と、
前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、
前記第１の絶縁層をマスクとして前記半導体層に低濃度にイオンをドーピングする工程と、
別の絶縁性の層を全面に成膜する工程と、
該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、
前記第１の絶縁層及び前記第２の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、
別の金属の層を成膜する工程と、
該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
半導体層を形成する工程と、
前記半導体層の上にゲート絶縁層となる層を形成する工程と、
前記ゲート絶縁層の上に金属の層を成膜する工程と、
前記金属の層の上に絶縁性の層を成膜する工程と、
前記金属の層と前記絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、
前記金属の層の側面を酸化することにより、第２の絶縁層とする工程と、
前記第１の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることでゲート絶縁層とする工程と、
別の金属の層を成膜する工程と、
前記別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
半導体層を形成する工程と、
前記半導体層の上にゲート絶縁層となる層を成膜する工程と、
前記ゲート絶縁層の上に金属の層を成膜する工程と、
前記金属の層の上に絶縁性の層を成膜する工程と、
前記絶縁性の層をパターニングすることで、第１の絶縁層とする工程と、
前記金属の層とソース電極又はドレイン電極を接続する領域をレジストで覆う工程と、
前記第１の絶縁層と前記レジストをマスクとして、前記金属の層をパターニングすることでゲート電極とする工程と、
第２の絶縁層を形成する工程と、
前記ソース電極及び前記ドレイン電極を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、ソース・ドレイン電極と半導体層とのコンタクトホールがなくなった薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
現在マルチメディア機器や携帯、通信機器には非常に多くのディスプレイが用いられている。また、これらの電子機器からディスプレイに対して求められている共通の要求は高性能化と高精細化である。
【０００３】
このため薄膜トランジスタ（以下、ＴＦＴと称する）を用いたディスプレイでは画素部を構成するＴＦＴの高性能化が求められてきている。
【０００４】
また、最近では電子移動度が従来のアモルファスシリコンより約１〜２桁高いポリシリコンを半導体層に用い、画素部位外に外部の駆動回路部分まで内蔵されたディスプレイが開発されている。
【０００５】
これらの要求を満たすためにＴＦＴは微細化が進められ、移動度の向上と低電圧化が進められている。
【０００６】
図１０は、従来の薄膜トランジスタの構造を示す模式断面図である。
【０００７】
絶縁性基板１０上にアンダーコート層１１が形成され、その上に半導体層１２が形成され、ゲート絶縁層１３を介してゲート電極１４が形成されている。
【０００８】
ソース電極１７及びドレイン電極１８は半導体層１２にイオンドープを行い形成された高濃度領域２１に接続している。
【０００９】
ゲート電極１４とソース電極１７及びドレイン電極１８は第１の絶縁層１５を介して多層配線構造となっている。
【００１０】
図１１は、従来のＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）の薄膜トランジスタの構造を示す断面図である。
【００１１】
ＬＤＤ構造の薄膜トランジスタはホットエレクトロンによるデバイス特性劣化に対する耐性の向上及びソース電極とドレイン電極間に流れるオフリーク電流の低減の点から用いられている構造である（特許文献１）。
【００１２】
図１１で示したＬＤＤ構造の製造方法は、特許文献２で開示されている。
【００１３】
また、図１２で示したＬＤＤ構造の薄膜トランジスタ作成技術が特許文献３に開示されている。
【特許文献１】特開昭５８−１０５５７４号公報
【特許文献２】特開平０５−２７５４５０号公報
【特許文献３】特開２００１−１１１０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上に示した薄膜トランジスタはいずれも下記のような製造工程をとる。
【００１５】
すなわち、半導体層１２、ゲート絶縁層１３及びゲート電極１４形成後に層間絶縁膜となる第１の絶縁層１５を形成する。その後、第１の絶縁層１５にフォトリソ工程及びエッチング工程によりコンタクトホール２３を形成する。
【００１６】
そして、コンタクトホール２３を金属層で埋め込むことにより、半導体層１２内の高濃度領域２１と電気的に接続したソース電極１７及びドレイン電極１８を形成する。
【００１７】
ここで、コンタクトホール２３は高濃度領域２１とソース電極１７及びドレイン電極１８との導通を確保するため、精度よくマスク合わせを行う必要がある。通常はマスク合わせ精度を考慮し、十分な余裕を確保し設計を行っている。
【００１８】
図１３は、従来技術の薄膜トランジスタを示す図である。
【００１９】
マスク合わせの精度を考慮してソース電極１７及びドレイン電極１８と電気的な接続を行う半導体層１２内の高濃度領域２１は、コンタクトホール２３より大きなサイズ２４をもって設計される。
【００２０】
露光工程での作成可能な最小パターンのサイズはゲート電極１４とコンタクトホール２３を形成する工程では同一のため、マスク合わせの余裕を確保する必要がある高濃度領域２１のトランジスタ内の占有面積はゲート電極１４より大きくなっている。
【００２１】
今後の薄膜トランジスタの微細化においては、ゲート電極１４やソース電極１７及びドレイン電極１８の微細化とともに、マスク合わせの精度を向上し、薄膜トランジスタの全体サイズを小さくすることが重要となる。
【００２２】
しかし、薄膜トランジスタの応用分野であるディスプレイは大型基板への露光が必要であり、露光領域全体にわたって均一に合わせ精度を向上させることが難しい。また、精度が向上しても、マスク合わせの精度を得るため、露光工程の工程時間が増加し、全体のコストアップの要因となってしまう。
【００２３】
そこで、本発明は、トランジスタ内において大きな面積を必要とするコンタクトホール２３をなくし、高濃度領域２１とソース電極１７及びドレイン電極１８の導通確保を容易にすることを目的とする。
【課題を解決するための手段】
【００２４】
本発明は、上記課題を解決するための手段として、基板上に、半導体層と、ゲート絶縁層と、ゲート電極と、ソース電極と、ドレイン電極とが形成される薄膜トランジスタにおいて、前記ゲート電極は、絶縁層で覆われる構成になっていて、前記ソース電極及び前記ドレイン電極は、前記半導体層に接触していることを特徴とする。
【００２５】
また、本発明は、前記ゲート電極を覆う絶縁層は、前記ゲート絶縁層と、前記ゲート電極上に形成される第１の絶縁層と、前記ゲート電極と前記第１の絶縁層とに沿って形成される第２の絶縁層とで構成されることを特徴とする。
【００２６】
また、本発明は、半導体層を形成する工程と、該半導体層上にゲート絶縁層となる層を形成する工程と、該ゲート絶縁層上に金属の層を成膜する工程と、該金属の層上に絶縁性の層を成膜する工程と、前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、別の絶縁性の層を全面に成膜する工程と、該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、別の金属の層を成膜する工程と、該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする。
【００２７】
また、本発明は、半導体層を形成する工程と、該半導体層上にゲート絶縁層となる層を形成する工程と、該ゲート絶縁層上に金属の層を成膜する工程と、該金属の層上に絶縁性の層を成膜する工程と、前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、別の絶縁性の層を全面に成膜する工程と、該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、前記第１の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、別の金属の層を成膜する工程と、該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする。
【００２８】
また、本発明は、半導体層を形成する工程と、該半導体層上にゲート絶縁層となる層を形成する工程と、該ゲート絶縁層上に金属の層を成膜する工程と、該金属の層上に絶縁性の層を成膜する工程と、前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、別の絶縁性の層を全面に成膜する工程と、該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、別の金属の層を成膜する工程と、該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする。
【００２９】
また、本発明は、半導体層を形成する工程と、該半導体層上にゲート絶縁層となる層を形成する工程と、該ゲート絶縁層上に金属の層を成膜する工程と、該金属の層上に絶縁性の層を成膜する工程と、前記金属の層と該絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、前記第１の絶縁層をマスクとして前記半導体層に低濃度にイオンをドーピングする工程と、別の絶縁性の層を全面に成膜する工程と、該別の絶縁層を異方的に除去して、前記第１の絶縁層及び前記ゲート電極に沿うように第２の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることで、ゲート絶縁層とする工程と、前記第１の絶縁層及び前記第２の絶縁層をマスクとして前記半導体層に高濃度にイオンをドーピングする工程と、別の金属の層を成膜する工程と、該別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする。
【００３０】
また、本発明は、半導体層を形成する工程と、前記半導体層の上にゲート絶縁層となる層を形成する工程と、前記ゲート絶縁層の上に金属の層を成膜する工程と、前記金属の層の上に絶縁性の層を成膜する工程と、前記金属の層と前記絶縁性の層を同一の形状にパターニングしてゲート電極と第１の絶縁層とする工程と、前記金属の層の側面を酸化することにより、第２の絶縁層を形成する工程と、前記第１の絶縁層をマスクとして、前記ゲート絶縁層となる層をパターニングすることでゲート絶縁層とする工程と、別の金属の層を成膜する工程と、前記別の金属の層を所望の形状にパターニングすることでソース電極及びドレイン電極とする工程と、を含むことを特徴とする。
【００３１】
また、本発明は、半導体層を形成する工程と、前記半導体層の上にゲート絶縁層となる層を成膜する工程と、前記ゲート絶縁層の上に金属の層を成膜する工程と、前記金属の層の上に絶縁性の層を成膜する工程と、前記絶縁性の層をパターニングすることで、第１の絶縁層とする工程と、前記金属の層とソース電極又はドレイン電極を接続する領域をレジストで覆う工程と、前記第１の絶縁層と前記レジストをマスクとして、金属の層をパターニングすることでゲート電極とする工程と、第２の絶縁層を形成する工程と、前記ソース電極及び前記ドレイン電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００３２】
本発明によれば、ゲート電極は露光工程を経ることなく絶縁層に覆われるため、高精度なマスク合わせが必要なコンタクトホールの形成を行う必要がなくなる。
【００３３】
また、ソース電極及びドレイン電極の形成時には、簡便なマスク合わせのみで、半導体層内の高濃度領域とソース電極及びドレイン電極の導通を確保することができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００３５】
（第１の実施形態）
図１(ａ)は、本発明の第１の実施形態としての薄膜トランジスタの構造を示す平面図、図１(ｂ)はそのＢＢ‘に沿った断面図である。
【００３６】
絶縁性基板１０上に、アンダーコート層１１が形成され、その上に半導体層１２が形成されている。そして、半導体層１２上にゲート絶縁層１３が形成され、ゲート絶縁層１３を介してゲート電極１４が形成されている。
【００３７】
ゲート電極１４上には第１の絶縁層１５が形成されている。本実施の形態では、第１の絶縁層１５は、ゲート電極１４上のみ形成されている。
【００３８】
また、第２の絶縁層１６は、ゲート電極１４及び第１の絶縁層１５の側面に接触して形成されている。
【００３９】
ソース電極１７及びドレイン電極１８は、アンダーコート層１１、半導体層１２、第２の絶縁層１６及び第１の絶縁層１５を覆うように形成されている。
【００４０】
図１でも示されるように、ゲート電極１４は絶縁層で覆われる構成となっている。
【００４１】
ゲート電極１４が形成される領域と同じ領域の半導体層１２は、チャネル領域１９として機能するように、真性又はイオンドーピング法により非常に低濃度な不純物をドープされている。
【００４２】
チャネル領域１９の不純物の濃度により薄膜トランジスタの閾値電圧を制御することが可能であり、使用用途により不純物の濃度は異なる。
【００４３】
また、チャネル領域１９以外の半導体層１２は、高濃度領域２１として、高濃度な不純物をイオンドーピング法によりドープされている。
【００４４】
図１の薄膜トランジスタは、ゲート電極１４の下面がゲート絶縁膜１３によって半導体層と絶縁されていると同時に、上面と側面がそれぞれ第１の絶縁膜１５と第２の絶縁膜１６によって覆われている。ゲート絶縁膜１３は、ゲート電極１４の下面と、第２絶縁膜１６の下面とのみにある。第１と第２の絶縁膜とゲート絶縁膜はすべてゲート電極１４に沿って設けられているので、それ以外の半導体層１２の表面及びアンダーコート層１１の表面は、どの絶縁膜でも覆われておらず、露出している。
【００４５】
その上にソース電極１７とドレイン電極１８が形成されるので、これらの電極はコンタクトホールを通さずに半導体層と接触することができる。
【００４６】
したがって、絶縁層にコンタクトホールを開けるためのフォトリソ工程が不要となるだけでなく、コンタクトホールの周りの半導体層のフォトリソマージンも不要となり、薄膜トランジスタのサイズを小さくすることができる。
【００４７】
ソース電極１７とドレイン電極１８は、導電膜を形成してそれをフォトリソ工程によりパターニングして同時に形成される。それぞれ半導体層１２に接するようにパターンが形成されるから、ソース電極１７とドレイン電極１８の一部は、図１に示すように半導体層１２の露出面に近い第１絶縁層１５や第２絶縁層１６の上に形成される。しかし、第１絶縁膜１５と第２絶縁膜１６に覆われたゲート電極１４と接触することはない。
【００４８】
図２は、本発明の第１の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【００４９】
図２（ａ）に示すように、絶縁性基板１０上にアンダーコート層１１として酸化シリコン、窒化シリコン若しくは酸窒化シリコン又はこれらの材料の多層膜を形成する。厚さは１００〜１００００Å程度である。
【００５０】
次いで、図２（ｂ）に示すように、全面にシリコンからなる半導体層１２を形成し、トランジスタを形成する領域のみ半導体層１２をパターニングする。
【００５１】
シリコンからなる半導体層１２はアモルファスシリコン、マイクロクリスタルシリコン又はポリシリコンのいずれかからなる。アモルファスシリコン及びマイクロクリスタルシリコンはプラズマＣＶＤ法により形成可能である。また、マイクロクリスタルシリコン及びポリシリコンはアモルファスシリコンにレーザーアニールや熱処理を施すことにより形成可能である。半導体層１２の膜厚は３００〜１０００Åであり、パターニングはフォトレジストのパターン形成後、ドライエッチングにより行う。
【００５２】
次に、図２（ｃ）に示すように、全面にゲート絶縁層１３を形成する。ゲート絶縁層１３は酸化シリコン、窒化シリコン若しくは酸窒化シリコン又はこれらの材料の多層膜を用いる。これらのゲート絶縁層１３はＣＶＤ法により形成可能であり、膜厚：ａは６００〜３０００Å程度である。
【００５３】
次に、ゲート電極１４として金属層を全面に形成し、続けて第１の絶縁層１５となる絶縁層を全面に形成する。
【００５４】
ゲート電極１４及び第１の絶縁層１５はフォトレジストのパターンを形成後、連続にドライエッチングを行うことによって、同一の形状のパターンを形成する。
【００５５】
この状態の断面図を図２（ｄ）に示す。ゲート電極１４となる金属層はＡｌ系合金若しくは高融点金属又はこれらの材料の多層膜を用い、膜厚：ｂは５００〜５０００Åである。第１の絶縁層１５は酸化シリコン、窒化シリコン若しくは酸窒化シリコン又はこれらの材料の多層膜を用い、膜厚：ｃは３０００〜１００００Åである。
【００５６】
図２（ｅ）に示すように、この状態でゲート電極１４及び第１の絶縁層１５をマスクとしてイオンドープを行い、半導体層１２の一部の領域を高濃度領域２１とする。
【００５７】
次に、図２（ｆ）に示すように、全面に第２の絶縁層１６を形成する。成膜方法は段差被覆性の高い化学気相成長法（以下ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎと略す）を用い、等方的に成膜を行う。第２の絶縁層１６の膜厚：ｄは３０００〜１５０００Åである。第２の絶縁層１６は酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。
【００５８】
次に、図２（ｇ）に示すように、第２の絶縁層１６をドライエッチング法により異方的エッチングを行い、第２の絶縁層１６と、さらにその下のゲート絶縁層１３を除去する。ここで異方的エッチングというのは、ウェットエッチングの場合の等方的エッチングに対する言葉で、特定の方向に大きなエッチング速度をもつエッチング方法を意味する。本実施形態のドライエッチングは、膜厚方向のエッチング速度が膜面方向のエッチング速度より大きい異方性エッチングである。
【００５９】
異方的エッチングにより、絶縁層１６は膜面の凹凸によらず膜厚が均一に減少していく。第２の絶縁層１６の膜厚分を除去すると、ゲート電極１４のあるところでは第１の絶縁層１５の上面が露出し、それ以外ではゲート絶縁膜１３が露出する。このとき、下に図３を用いて説明するように、ゲート電極１４及び第１の絶縁層１５の側面の部分に第２の絶縁層１６が残る。
【００６０】
異方性を持ったドライエッチング方法としては反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いる。
【００６１】
さらに、ゲート絶縁層１３を異方的にエッチングしていくと、同時に第１の絶縁層１５の膜厚も減少する。そのため、ゲート絶縁膜の厚さによってはゲート電極１４の上の第１の絶縁層１５がなくなり、ゲート電極１４の表面が露出してしまうことがある。これを防ぐため、第１の絶縁層１５の膜厚：ｃはゲート絶縁層１３の膜厚：ａより大きくしておく。
【００６２】
ただし、ゲート絶縁層１３と第１の絶縁層１５と第２の絶縁層１６の材質が異なり、エッチングレートに差がある場合には、第１の絶縁層１５の膜厚は以下の条件で任意に膜厚を選択することができる。すなわち、３０００〜１００００Å内で、エッチングによりゲート電極１４の表面が露出しない範囲内である。
【００６３】
ここで、第２の絶縁層１６の膜厚：ｄを変化させたとき、第２の絶縁層１６の幅：Ａがどのように変化するのか図３を用いて説明する。
【００６４】
図３は、第２の絶縁層１６の膜厚：ｄが異なる場合の第２の絶縁層１６を成膜した状態及びエッチング後の状態の構造を示す断面図である。
【００６５】
第２の絶縁層１６は、ＣＶＤにより成膜されるため、ゲート電極１４及び第１の絶縁層１５の側面にも成膜される。
【００６６】
この結果、異方性を持ったドライエッチング法ではゲート電極１４及び第１の絶縁層１５の側面からの成長分を除去することができない。そのため、ドライエッチング後にもゲート電極１４及び第１の絶縁層１５の一部の側面に第２の絶縁層１６が存在する形状を作ることができる。
【００６７】
ゲート電極１４及び第１の絶縁層１５の側面に成長する第２の絶縁層１６の膜厚は、第２の絶縁層１６の膜厚：ｄと正の関係があるため、第２の絶縁層１６の膜厚：ｄを変化させることで、幅：Ａを変化させることができる。
【００６８】
この時点でゲート電極１４は周囲をゲート絶縁層１３、第１の絶縁膜１５及び第２の絶縁膜１６に囲まれた状態になる。
【００６９】
次に、図２（ｈ）に示すようにソース電極１７及びドレイン電極１８となる金属層を形成し、所望の形状にパターニングを行うと薄膜トランジスタを完成することができる。
【００７０】
以上の製造方法ではソース電極１７又はドレイン電極１８と半導体層１２の導通を確保するコンタクトホールを形成する必要がなくなる。
【００７１】
また、従来の製造方法ではコンタクトホールに対して高精度なマスク合わせを行うソース電極１７及びドレイン電極１８の露光工程においても、高精度なマスク合わせの必要がなくなる。そのため、簡便なマスク合わせにより露光工程を行うことができ、マスク合わせ精度によらず微細な薄膜トランジスタを形成することができる。
【００７２】
（第２の実施形態）
図４は、本発明の第２の実施形態としての薄膜トランジスタの構造を示す断面図である。
【００７３】
絶縁性基板１０上に、アンダーコート層１１が形成され、その上に半導体層１２が形成されている。そして、半導体層１２上にゲート絶縁層１３が形成され、ゲート絶縁層１３を介してゲート電極１４が形成されている。
【００７４】
ゲート電極１４上には第１の絶縁層１５が形成されている。本実施の形態では、第１の絶縁層１５は、ゲート電極１４上のみ形成されている。
【００７５】
また、第２の絶縁層１６は、ゲート電極１４及び第１の絶縁層１５の側面に接触して形成されている。
【００７６】
少なくとも第２の絶縁層１６の一部に接触して、ソース電極１７又はドレイン電極１８が形成されている。
【００７７】
ソース電極１７及びドレイン電極１８は、アンダーコート層１１、半導体層１２、第２の絶縁層１６及び第１の絶縁層１５を覆うように形成されている。
【００７８】
図４でも示されるように、ゲート電極１４は絶縁層で覆われる構成となっている。
【００７９】
ゲート絶縁層１３下の半導体層１２は、チャネル領域１９として機能するように、真性又はイオンドーピング法により非常に低濃度な不純物をチャネルドープされている。
【００８０】
ゲート絶縁層１３を介してゲート電極１４及び第２の絶縁層１６下の半導体層１２（チャネル領域１９及びオフセット領域２２）は、真性又はイオンドーピング法により非常に低濃度な不純物をチャネルドープされている。
【００８１】
また、チャネル領域１９以外の半導体層１２は、高濃度領域２１として、高濃度な不純物をイオンドーピング法によりドープされている。
【００８２】
この薄膜トランジスタでは、ゲート電極１４がゲート絶縁層１３と第１の絶縁層１５及び第２の絶縁層１６により囲まれている。そのため、層間絶縁層を用いることなく、ゲート電極１４とソース電極１７又はドレイン電極１８の絶縁性が確保され、層間絶縁層にコンタクトホールを形成する必要がなくなる。
【００８３】
また、従来の製造方法ではコンタクトホールに対して高精度なマスク合わせを行うソース電極１７及びドレイン電極１８の露光工程においても、高精度なマスク合わせの必要がなくなる。そのため、簡便なマスク合わせにより露光工程を行うことができる。
【００８４】
また、半導体層１２内の高濃度領域２１とチャネル領域１９の間にオフセット領域２２を設けることによりオフリーク電流を低減することができる。
【００８５】
図５は、本発明の第２の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【００８６】
図５（ａ）までの形成工程は、図２（ｄ）を形成する工程と同一である。
【００８７】
図５（ａ）の構造を形成後、図５（ｂ）に示すように全面に第２の絶縁層１６を形成する。第２の絶縁層１６の膜厚は５０００〜１５０００Åである。第２の絶縁層１６は酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。
【００８８】
次に、第２の絶縁層１６をドライエッチング法により異方的、すなわち膜厚方向に選択的にエッチングを行い、ゲート絶縁層１３と第２の絶縁層１６の膜厚分だけすべてを除去してしまう。すると、図５（ｃ）に示すように、ゲート電極１４及び第１の絶縁層１５の側面の部分に第２の絶縁層１６が残る。
【００８９】
次に、図５（ｄ）に示すように、第１の絶縁層１５及び第２の絶縁層１６をマスクとしてイオンドープを行い、半導体層１２の一部の領域を高濃度領域２１とする。
【００９０】
この工程によりゲート絶縁層１３下の半導体層１２内のチャネル領域１９と高濃度領域２１の間にオフセット領域２２を形成することができる。
【００９１】
次に、図５（ｅ）に示すように、ソース電極１７及びドレイン電極１８となる金属層を形成し、所望の形状にパターニングすると薄膜トランジスタを完成することができる。
【００９２】
以上の製造方法ではソース電極１７又はドレイン電極１８と半導体層１２の導通を確保するコンタクトホールを形成する必要がなくなる。
【００９３】
また、従来の製造方法では、コンタクトホールに対して高精度なマスク合わせを行うソース電極１７及びドレイン電極１８の露光工程においても、高精度なマスク合わせの必要がなくなる。そのため、簡便なマスク合わせにより露光工程を行うことができ、マスク合わせ精度によらず微細な薄膜トランジスタを形成することができる。
【００９４】
また、以上の製造方法では高濃度領域２１形成時に第１の絶縁層１５及び第２の絶縁層１６をマスクとして用いることにより、オフセット構造の薄膜トランジスタを作成することが可能となる。そのため、オフリーク電流の少ない薄膜トランジスタを製造することができる。
【００９５】
（第３の実施形態）
図６は、本発明の第３の実施形態としての薄膜トランジスタの構造を示す断面図である。
【００９６】
絶縁性基板１０上に、アンダーコート層１１が形成され、その上に半導体層１２が形成されている。そして、半導体層１２上にゲート絶縁層１３が形成され、ゲート絶縁層１３を介してゲート電極１４が形成されている。
【００９７】
ゲート電極１４上には第１の絶縁層１５が形成されている。本実施の形態では、第１の絶縁層１５は、ゲート電極１４上のみ形成されている。
【００９８】
また、第２の絶縁層１６は、ゲート電極１４及び第１の絶縁層１５の側面に接触して形成されている。
【００９９】
少なくとも第２の絶縁層１６の一部に接触して、ソース電極１７又はドレイン電極１８が形成されている。
【０１００】
ソース電極１７及びドレイン電極１８は、アンダーコート層１１、半導体層１２、第２の絶縁層１６及び第１の絶縁層１５を覆うように形成されている。
【０１０１】
図６でも示されるように、ゲート電極１４は絶縁層で覆われる構成となっている。
【０１０２】
ゲート絶縁層１３を介してゲート電極１４下の半導体層１２は、チャネル領域１９として機能するように、イントリンシック又はイオンドーピング法により非常に低濃度な不純物をチャネルドープされている。
【０１０３】
ゲート絶縁層１３を介して第２の絶縁層１６下の半導体層１２（低濃度領域２０）は、イオンドーピング法により低濃度な不純物をドープされている。
【０１０４】
また、ソース電極１７又はドレイン電極１８と接触している半導体層１２（高濃度領域２１）は高濃度な不純物をイオンドーピング法によりドープされている。
【０１０５】
この薄膜トランジスタでは、ゲート電極１４がゲート絶縁層１３と第１の絶縁層１５及び第２の絶縁層１６により囲まれている。そのため、層間絶縁層を用いることなく、ゲート電極１４とソース電極１７又はドレイン電極１８の絶縁性が確保され、層間絶縁層にコンタクトホールを形成する必要がなくなる。
【０１０６】
また、従来の製造方法では、コンタクトホールに対して高精度なマスク合わせを行うソース電極１７及びドレイン電極１８の露光工程においても、高精度なマスク合わせの必要がなくなる。そのため、簡便なマスク合わせにより露光工程を行うことができる。
【０１０７】
また、半導体層１２内の高濃度領域２１とチャネル領域１９の間に低濃度領域２１を設けることによりＬＤＤ構造となる。そのため、オフリーク電流を低減するとともに、ホットエレクトロンによるデバイス特性劣化に対して耐性を向上することができる。
【０１０８】
図７は、本発明の第３の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【０１０９】
図７（ａ）までの形成工程は、図２（ｅ）を形成する工程と同一である。
【０１１０】
図７（ａ）の工程では第１の絶縁層１５をマスクとしてイオンドープを行い、半導体層１２の一部の領域に低濃度領域２０を形成する。
【０１１１】
次に、図７（ｂ）に示すように、全面に第２の絶縁層１６を形成する。第２の絶縁層１６の膜厚は５０００〜１５０００Åである。第２の絶縁層１６は酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。
【０１１２】
次に、第２の絶縁層１６をドライエッチング法により異方的、すなわち膜厚方向に選択的にエッチングを行い、ゲート絶縁層１３と第２の絶縁層１６の膜厚分だけすべてを除去してしまう。すると、図７（ｃ）に示すように、ゲート電極１４及び第１の絶縁層１５の側面の部分に第２の絶縁層１６が残る。
【０１１３】
次に、図７（ｄ）に示すように、第１の絶縁層１５及び第２の絶縁層１６をマスクとしてイオンドープを行い、半導体層１２の一部の領域を高濃度領域２１とする。
【０１１４】
この工程により、ゲート絶縁層１３を介してゲート電極１４と対向した半導体層１２内のチャネル領域１９と高濃度領域２１の間に低濃度領域２０を形成することができる。
【０１１５】
次に、図７（ｅ）に示すようにソース電極１７及びドレイン電極１８となる金属層を形成し、所望の形状にパターニングして、本実施の形態の薄膜トランジスタが完成する。
【０１１６】
以上の製造方法ではソース電極１７又はドレイン電極１８と半導体層１２の導通を確保するコンタクトホールを形成する必要がなくなる。
【０１１７】
また、従来の製造方法では、コンタクトホールに対して高精度なマスク合わせを行うソース電極１７及びドレイン電極１８の露光工程においても、高精度なマスク合わせの必要がなくなる。そのため、簡便なマスク合わせにより露光工程を行うことができ、マスク合わせ精度によらず微細な薄膜トランジスタを形成することができる。
【０１１８】
また、以上の製造方法では低濃度領域２０形成時には第１の絶縁層１５をマスクとして利用し、高濃度領域２１形成時には第１の絶縁層１５及び第２の絶縁層１６をマスクとして利用している。そのため、ＬＤＤ構造の薄膜トランジスタを作成することが可能となる。そのため、オフリーク電流の少なくホットエレクトロンによるデバイス特性劣化に対して耐性が高い薄膜トランジスタを製造することができる。
【０１１９】
また、上記の各実施形態の薄膜トランジスタでは、第１の絶縁層１５として窒化シリコン、第２の絶縁層１６として酸化シリコンを用いることができる。
【０１２０】
このような構成の薄膜トランジスタでは第１の絶縁層１５と第２の絶縁層１６のエッチングレートの差により、第２の絶縁層形成時のエッチング工程において、第１の絶縁層１５の膜厚変化を抑えることができる。
【０１２１】
（第４の実施形態）
図８は、本発明の第４の実施形態としてゲート電極１４を酸化することにより第２の絶縁層１６を形成する方法を示す模式断面図である。
【０１２２】
図８（ａ）までの形成工程は図２（ｅ）を形成する工程と同一である。
【０１２３】
図８（ｂ）の工程ではゲート電極１４に対して熱酸化又は陽極酸化を行うことにより、ゲート電極１４の側壁を酸化し、絶縁化を行う。この際、半導体層１２はゲート絶縁膜１３で覆われており、酸化することはない。
【０１２４】
この工程で形成された酸化膜がゲート電極の側面を覆う第２の絶縁層１６となる。第２の絶縁層１６の膜厚は３０００〜１５０００Åである。
【０１２５】
次に、図８（ｃ）の工程では第１の絶縁層１５をマスクとしてゲート絶縁層１３をエッチングする。
【０１２６】
次に、図８（ｄ）に示すように、ソース電極１７及びドレイン電極１８を形成することにより、本実施の形態の薄膜トランジスタが完成する。
【０１２７】
以上の製造方法では第２の絶縁層１６をゲート電極１４の酸化膜を用いて形成するため、成膜プロセスを少なくすることができる。
【０１２８】
（第５の実施形態）
図９は、本発明の第５の実施形態としてゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続する方法を示す模式断面図である。
【０１２９】
図９（ａ）までの形成工程は図２（ｃ）を形成する工程と同一である。
【０１３０】
図２は薄膜トランジスタの模式断面図のため半導体層１２が存在したが、図９ではゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続するための配線領域のため、半導体層１２は存在しない。
【０１３１】
図９（ｂ）の工程ではゲート絶縁層１３とゲート電極１４及び第１の絶縁層１５を形成する。
【０１３２】
次に、図９（ｃ）に示すように第１の絶縁層１５をフォトレジストのパターン形成後、ドライエッチングを行うことによってパターニングを行う。ドライエッチングは第１の絶縁層１５のみを除去する。
【０１３３】
次に、図９（ｄ）に示すように図９（ｃ）の工程において形成した、ゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続する領域のみをフォトリソグラフィー工程によりレジストで覆う。
【０１３４】
次に、図９（ｅ）に示すようにドライエッチングによりゲート電極１４のエッチングを行う。この際、第１の絶縁層１５及び図９（ｄ）において形成したレジスト膜がマスクとなり、ゲート電極１４のパターニングを行いながら、ゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続する領域を形成することが可能となる。
【０１３５】
次に、図９（ｆ）に示すように第２の絶縁層１６を形成したのち、図９（ｇ）に示すようにソース電極１７又はドレイン電極１８を形成する。このようにすることにより、ゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続することができる。
【０１３６】
本実施の形態では第１〜３の実施形態を実施しながらゲート電極１４をソース電極１７又はドレイン電極１８を電気的に接続することが可能となる。
【０１３７】
また、ゲート電極１４とソース電極１７又はドレイン電極１８を接続するパターンは、ゲート電極１４と同じマスクで形成されるため、アライメント精度を気にすることなくパターンを形成することが可能となる。
【０１３８】
（第６の実施形態）
図１４は、本発明の第６の実施の形態として、液晶ディスプレイで使用される画素回路の構成を示す。液晶ディスプレイの画素回路では薄膜トランジスタ１は１画素辺り1つ配置され、ゲート線１４の選択信号によって導通し、ソース線の電圧信号を液晶素子２に伝える。
【０１３９】
図１４の画素回路が行方向と列方向に複数個並んでマトリクスを形成したのが液晶ディスプレイである。
【０１４０】
ゲート線１４は、画素回路内で薄膜トランジスタのゲート電極から延長され、行方向に並ぶ画素に共通に接続されている。信号線１７は、画素回路内で薄膜トランジスタ１のソース電極から延長され、列方向に並ぶ画素に共通に接続されている。
【０１４１】
すなわち、図１(ａ)のゲート電極１４(第１の絶縁層１５の下にある)がそのまま行方向に延長されたのが図１４のゲート線１４を構成し、同じく、図１(ａ)のソース電極１７が列方向に延長されて、図１４のソース線１７となっている。
【０１４２】
図１と図１４で同じ符号を付たものは同一の構成になっている。すなわち、図１４のゲート線１４は、図２で説明した製造工程において、（ｄ）のゲート線と第１絶縁層１５のパタンニングと同時に形成される。ソース線１７は、図２(ｈ)のソース／ドレイン電極のパタンニングと同時に形成される。
【０１４３】
したがって、図１４のマトリクスディスプレイの場合も、図２と同じ製造工程によって作ることができ、付加的な工程を必要としない。
【０１４４】
図１４に示すように、液晶ディスプレイの画素回路においては、ゲート線１４とソース線１７は互いに電気的に接続されることがない。したがって、第１〜３の実施形態で説明した製造工程で液晶ディスプレイが形成される。
【０１４５】
図１５に、ＥＬ（エレクトロルミネッセンス）ディスプレイで使用される画素回路の構成を示す。ＥＬディスプレイの画素回路では複数の薄膜トランジスタが１画素内に使用されており、第一のトランジスタ３のゲート電極がゲート線１４に接続され、ソース電極がソース線１７に接続されている。また、第１のトランジスタ３のドレイン電極が第２のトランジスタ４のゲート電極に接続される。第２のトランジスタ４は、電源線５とＥＬ素子６をつなぎ、ＥＬ素子６に電流を供給する。
【０１４６】
図１５に示すように、画素内に複数の薄膜トランジスタがあり、第１のトランジスタ３のドレイン電極が第２のトランジスタ４のゲート電極に接続される。実際の基板上の配置では、第１トランジスタ３のドレイン電極が延長されて、第１絶縁層に開けたコンタクトホールを介して第２のトランジスタ４のゲート電極と接合される。また、図１５のように電源線５をゲート線と同じ構成にして平行に配置すると、第２のトランジスタ４のソース電極と電源線５をつなぐ箇所に、やはり、同じ接続構造ができる。
【０１４７】
これらの接続構造を作るには、本発明の第５の実施形態において記載した、ゲート電極１４をソース電極１７又はドレイン電極１８と電気的に接続する方法を適用すればよい。
【産業上の利用可能性】
【０１４８】
本発明は、液晶表示装置又は有機ＥＬディスプレイなどのディスプレイに利用される薄膜トランジスタに利用可能である。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施形態としての薄膜トランジスタの構造を示す断面図である。
【図２】本発明の第１の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【図３】第２の絶縁層１６の膜厚：ｄが異なる場合の第２の絶縁層１６を成膜した状態及びエッチング後の状態の構造を示す断面図である。
【図４】本発明の第２の実施形態としての薄膜トランジスタの構造を示す断面図である。
【図５】本発明の第２の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【図６】本発明の第３の実施形態としての薄膜トランジスタの構造を示す断面図である。
【図７】本発明の第３の実施形態としての薄膜トランジスタの製造方法を示す模式断面図である。
【図８】本発明の第４の実施形態としてゲート電極１４を酸化することにより第２の絶縁層１６を形成する方法を示す模式断面図である。
【図９】本発明の第５の実施形態としてゲート電極１４とソース電極１７又はドレイン電極１８を電気的に接続する方法を示す模式断面図である。
【図１０】従来の薄膜トランジスタの構造を示す模式断面図である。
【図１１】従来のＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）の薄膜トランジスタの構造を示す断面図である。
【図１２】従来の薄膜トランジスタの構造を示す模式断面図である。
【図１３】従来技術の薄膜トランジスタを示す図である。
【図１４】液晶ディスプレイの画素回路を示す図である。
【図１５】ＥＬディスプレイの画素回路を示す図である。
【符号の説明】
【０１５０】
１、３、４  薄膜トランジスタ
２  液晶素子
５  電源線
６  ＥＬ素子
１０  絶縁性基板
１１  アンダーコート層
１２  半導体層
１３  ゲート絶縁層
１４  ゲート電極
１５  第１の絶縁層
１６  第２の絶縁層
１７  ソース電極
１８  ドレイン電極
１９  チャネル領域
２０  低濃度領域
２１  高濃度領域
２２  オフセット領域
【図１】
2009252887.tif 000003
【図１４】
2009252887.tif 000004
【図１５】
2009252887.tif 000005
【図２】
2009252887.tif 000006
【図３】
2009252887.tif 000007
【図４】
2009252887.tif 000008
【図５】
2009252887.tif 000009
【図６】
2009252887.tif 000010
【図７】
2009252887.tif 000011
【図８】
2009252887.tif 000012
【図９】
2009252887.tif 000013
【図１０】
2009252887.tif 000014
【図１１】
2009252887.tif 000015
【図１２】
2009252887.tif 000016
【図１３】
2009252887.tif 000017