(57)【要約】【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板にＭＯＳ電界効果トランジスタを形成する半導体装置の製造方法であって、
前記基板に素子分離膜を形成する工程と、
前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極と離間して、前記基板上から前記素子分離膜上にかけて引出電極を形成する工程と、
前記ゲート電極と前記引出電極とにより平面視で挟まれた領域の前記基板に不純物を導入してソース又はドレインを形成する工程と、
前記ソース又はドレイン上から前記引出電極の少なくとも側面にかけて導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜を形成する工程の後で、
前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
平坦化された前記層間絶縁膜を部分的にエッチングして、前記ゲート電極上に第１のコンタクトホールを形成する共に、前記引出電極上に第２のコンタクトホールを形成する工程と、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース又はドレインを形成する工程では、
前記不純物が導入された前記基板に熱処理を施して、前記ソース又はドレインを前記引出電極の端部直下の領域まで広げることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記引出電極の端部直下の領域に向けて、前記ソース又はドレインと同じ導電型の不純物を斜め上方からイオン注入する工程、をさらに含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記素子分離膜を形成する工程では、当該素子分離膜をＬＯＣＯＳで形成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記素子分離膜を形成する工程では、当該素子分離膜をＳＴＩで形成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記基板と、前記ゲート電極及び前記引出電極はシリコンを含み、
前記導電膜を形成する工程は、
前記ソース又はドレインの前記ゲート電極側の表面を絶縁膜で覆う第１工程と、
前記第１工程の後で、前記基板上に金属膜を形成する第２工程と、
前記第２工程の後で、前記基板に熱処理を施して前記金属膜と前記シリコンとを反応させることにより前記導電膜としてシリサイドを形成する第３工程と、を含むことを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
基板に形成された素子分離膜と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と離間して、前記基板上から前記素子分離膜上にかけて形成された引出電極と、
前記ゲート電極と前記引出電極とによって平面視で挟まれた領域の前記基板に形成されたソース又はドレインと、
前記ソース又はドレイン上から前記引出電極の少なくとも側面にかけて形成された導電膜と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
超低消費電力が求められるＩＣでは、例えば、素子と素子との間、素子と配線との間、素子と基板との間に寄生的に形成される容量（即ち、寄生容量）の低減が必須である。ＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタともいう。）における主な寄生容量として接合容量がある。図８に示すように、ＭＯＳトランジスタではソース又はドレイン（以下、Ｓ／Ｄ層ともいう。）９３からシリコン基板９１の内部に空乏層９５が広がっているが、動作のたびに空乏層９５中のドナーイオンやアクセプタイオンを充放電しなければならないので、空乏層９５は無駄な容量として働く。
【０００３】
このような寄生容量、特に、接合容量を低減する方法として、一般的にＳＯＩウエーハを用いることが知られている。ここで、ＳＯＩウエーハとは、例えばシリコン基板上に絶縁体が形成され、この絶縁体の上にシリコン単結晶が形成された構造を有するウエーハのことである。また、接合容量を低減する他の方法として例えば特許文献１に開示された方法がある。この特許文献１には、Ｓ／Ｄ層の下部に酸化膜を配置したＭＯＳトランジスタの製造方法が開示されている。
【特許文献１】特開平９−１１６１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＯＩウエーハとしては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板が知られている。しかしながら、ＳＩＭＯＸ基板を製造工程ではＳｉ基板に高濃度の酸素をイオン注入する必要があり、また貼り合わせ基板の製造工程では２枚のＳｉ基板を貼り合わせる必要がある。このように、ＳＩＭＯＸ基板の製造工程や、貼り合わせ基板の製造工程は、その何れもが特殊な製造方法を含むものであり、ウエーハの価額が高いという問題があった。
【０００５】
また、特許文献１に開示された方法では、ＳＩＭＯＸ基板や貼り合わせ基板ではなく、通常のバルクシリコンウエーハを用いてはいるためウエーハ自体の価額は比較的安価である。しかしながら、ウエーハにＭＯＳトランジスタを形成する製造工程が複雑であるため、結果的にコスト高となるおそれがあった。
そこで、本発明は、このような事情に鑑みてなされたものであって、製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１、２〕  上記目的を達成するために、発明１の半導体装置の製造方法は、基板にＭＯＳ電界効果トランジスタを形成する半導体装置の製造方法であって、前記基板に素子分離膜を形成する工程と、前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極と離間して、前記基板上から前記素子分離膜上にかけて引出電極を形成する工程と、前記ゲート電極と前記引出電極とにより平面視で挟まれた領域の前記基板に不純物を導入してソース又はドレインを形成する工程と、前記ソース又はドレイン上から前記引出電極の少なくとも側面にかけて導電膜を形成する工程と、を含むことを特徴とするものである。
【０００７】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記導電膜を形成する工程の後で、前記基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面を平坦化する工程と、平坦化された前記層間絶縁膜を部分的にエッチングして、前記ゲート電極上に第１のコンタクトホールを形成する共に、前記引出電極上に第２のコンタクトホールを形成する工程と、をさらに含むことを特徴とするものである。
【０００８】
発明１、２の半導体装置の製造方法によれば、ソース又はドレイン（Ｓ／Ｄ層）に接続するためのコンタクトホールを素子分離膜の真上に配置することができるので、Ｓ／Ｄ層の面積を小さくすることができ、Ｓ／Ｄ層と基板との間に生じる接合容量を低減することができる。また、従来技術と比べて、ＳＩＭＯＸ、貼り合わせ等のように特殊な製造方法は必要なく、特許文献１のように製造工程も複雑ではない。周知のＣＭＯＳプロセスに対して工程数の増加は僅かで済むため、製造コストを抑えることができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記ソース又はドレインを形成する工程では、前記不純物が導入された前記基板に熱処理を施して、前記ソース又はドレインを前記引出電極の端部直下の領域まで広げることを特徴とするものである。このような方法によれば、ソース又はドレインを引出電極に直に接触（接合）させることができるので、ソース又はドレインと引出電極との間に生じる抵抗を小さくすることができる。
【００１０】
〔発明４〕  発明４の半導体装置の製造方法は、発明１〜発明３の何れか一の半導体装置の製造方法において、前記引出電極の端部直下の領域に向けて、前記ソース又はドレインと同じ導電型の不純物を斜め上方からイオン注入する工程、をさらに含むことを特徴とするものである。このような方法によれば、引出電極の端部直下の領域の不純物濃度を高めることができるので、当該領域において接合リーク（即ち、基板へ電流がリークすること）を防ぐことができる。
【００１１】
〔発明５〕  発明５の半導体装置の製造方法は、発明１〜発明４の何れか一の半導体装置の製造方法において、前記素子分離膜を形成する工程では、当該素子分離膜をＬＯＣＯＳで形成することを特徴とするものである。このような方法によれば、素子分離膜をＳＴＩで形成する場合と比べて、素子分離膜を容易に形成することができる。
【００１２】
〔発明６〕  発明６の半導体装置の製造方法は、発明１〜発明４の何れか一の半導体装置の製造方法において、前記素子分離膜を形成する工程では、当該素子分離膜をＳＴＩで形成することを特徴とするものである。
このような方法によれば、素子分離膜をＬＯＣＯＳで形成する場合と比べて、素子分離膜の端部だけが薄くなる（即ち、バーズビークが形成される）ことが無いので、素子分離膜の端部付近における寄生容量を低減することができる。
【００１３】
また、素子分離膜と基板表面はほぼ面一となるので、ゲート電極の上面と引出電極の上面とをほぼ同じ高さに揃えることができる。これにより、平坦化された層間絶縁膜にコンタクトホールを形成する際に、ゲート電極上の導電膜と、引出電極上の導電膜とをほぼ同じタイミングで露出させることができる。それゆえ、素子分離膜をＬＯＣＯＳで形成する場合と比べて、引出電極の上面に対するオーバーエッチングを抑制することができ、引出電極上の導電膜の削れを少なくすることができる。
【００１４】
〔発明７〕  発明７の半導体装置の製造方法は、発明１〜発明６の何れか一の半導体装置の製造方法において、前記基板と、前記ゲート電極及び前記引出電極はシリコンを含み、前記導電膜を形成する工程は、前記ソース又はドレインの前記ゲート電極側の表面を絶縁膜で覆う第１工程と、前記第１工程の後で、前記基板上に金属膜を形成する第２工程と、前記第２工程の後で、前記基板に熱処理を施して前記金属膜と前記シリコンとを反応させることにより前記導電膜としてシリサイドを形成する第３工程と、を含むことを特徴とするものである。このような方法によれば、ソース又はドレインと、引出電極とをシリサイドで接続することができる。
【００１５】
〔発明８〕  発明８の半導体装置は、基板に形成された素子分離膜と、前記基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して、前記基板上から前記素子分離膜上にかけて形成された引出電極と、前記ゲート電極と前記引出電極とによって平面視で挟まれた領域の前記基板に形成されたソース又はドレインと、前記ソース又はドレイン上から前記引出電極の少なくとも側面にかけて形成された導電膜と、を有することを特徴とするものである。このような構成であれば、ソース又はドレインの面積を小さくすることができ、ソース又はドレインと基板との間に生じる接合容量を低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（１）第１実施形態
図１〜図３は本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１は平面図、図２（ａ）は図１をＸ−Ｘ´線で切断したときの断面図、図２（ｂ）〜図３（ｃ）は図２（ａ）以降の工程を示す断面図である。
【００１７】
図１及び図２（ａ）において、まず始めに、シリコン基板１上にシリコン窒化膜（図示せず）を部分的に形成し、このシリコン窒化膜をマスクにシリコン基板１の表面を熱酸化してＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造の素子分離膜３を形成する。素子分離膜３の厚さは例えば４００ｎｍである。また、この素子分離膜３の形成工程と前後して、シリコン基板１にボロン等のｐ型不純物、又はリン等のｎ型不純物をイオン注入し熱処理を施して、ウェル拡散層（図示せず）を形成する。
【００１８】
次に、シリコン基板１を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、シリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。そして、このゲート絶縁膜５が形成されたシリコン基板１上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤにより行う。ここでは、ポリシリコン膜にボロン又はリン等の不純物をイオン注入、又は、ｉｎ−ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせても良い。
【００１９】
次に、このポリシリコン膜をパターニングして、チャネルとなる領域のゲート絶縁膜５上にゲート電極７を形成すると同時に、ゲート電極７から一定の距離だけ離れた位置のシリコン基板１表面から素子分離膜３上にかけて引出電極９を形成する。ゲート電極７及び引出電極９のパターニングには、例えば、周知のフォトリソグラフィー技術とエッチング技術とを用いて同時に行う。このようにして形成されたゲート電極７及び引出電極９の膜厚（即ち、ポリシリコン膜の膜厚）は例えば０．２μｍである。また、ゲート電極７の長さ（即ち、ゲート長）は例えば０．６μｍ、ゲート電極７と引出電極９との離間距離は例えば０．５μｍである。
【００２０】
次に、図１及び図２（ａ）において、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に、不純物をイオン注入し熱処理を施してＳ／Ｄ層１１を形成する。具体的には、ｐＭＯＳトランジスタを形成する場合は、ゲート電極７と引出電極９とをマスクに、ボロン等のｐ型不純物をシリコン基板１にイオン注入し熱処理を施してｐ型のＳ／Ｄ層１１を形成する。また、ｎＭＯＳトランジスタを形成する場合は、ゲート電極７と引出電極９とをマスクに、リン又はヒ素等のｎ型不純物をシリコン基板１にイオン注入し熱処理を施してｎ型のＳ／Ｄ層１１を形成する。なお、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方をシリコン基板１に形成する場合は、例えば、ｐＭＯＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という。）全体をフォトレジストで覆った状態で、ｎＭＯＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という。）にｎ型不純物をイオン注入し、次に、ｎＭＯＳ領域全体をフォトレジストで覆った状態で、ｐＭＯＳ領域にｐ型不純物をイオン注入し、その後、シリコン基板１に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、同一のシリコン基板１に、ｎ型のＳ／Ｄ層１１とｐ型のＳ／Ｄ層１１とを形成する。
【００２１】
なお、ポリシリコン膜のパターニング前にドーピングを行っていない場合は、Ｓ／Ｄ層１１を形成するためのイオン注入工程でポリシリコン膜へのドーピングを行っても良い。つまり、Ｓ／Ｄ層１１を形成する工程では、Ｓ／Ｄ層１１を形成すると同時にポリシリコン膜へのドーピングを行うことを考慮して、イオン注入条件、熱処理条件等を決めても良い。このような方法であっても、パターニング前にドーピングを行った場合と同様に、ｎＭＯＳ領域にｎ型ポリシリコンゲートを形成することができ、ｐＭＯＳ領域にｐ型ポリシリコンゲートを形成することができる。
【００２２】
また、このＳ／Ｄ層１１を形成する工程では、不純物を拡散させるための熱処理条件（例えば、温度、時間など）を調整して、又は、斜めイオン注入を行って（即ち、シリコン基板１表面に対する不純物の注入角度を斜めに調整して）、Ｓ／Ｄ層１１を引出電極９の端部直下の領域まで広げることが好ましい。上記の熱処理条件の調整と、斜めイオン注入は、その両方を行っても良いし、どちらか一方のみを行っても良い。引出電極９とＳ／Ｄ層１１との電気的接合は後述するシリサイドによって行われるが、シリサイドを形成する際にＳ／Ｄ層１１が引出電極９下まで広がっていないとその箇所からリーク電流が流れる可能性がある。このような可能性を低減するために、Ｓ／Ｄ層１１が引出電極９下まで広がっている方が好ましい。
【００２３】
次に、図２（ｂ）に示すように、シリコン基板１上に例えばＣＶＤ法でシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックする。これにより、ゲート電極７の側面にサイドウォール１３を形成すると同時に、引出電極９の側面にサイドウォール１５を形成する。サイドウォール１３とサイドウォール１５との離間距離は例えば０．３μｍである。
【００２４】
次に、図２（ｃ）に示すように、ゲート電極７及びサイドウォール１３をフォトレジスト１７で覆う。このとき、引出電極９とサイドウォール１５はフォトレジスト１７で覆わないで、露出したままにする。そして、このフォトレジスト１７をマスクに、ＢＨＦ（Ｂｕｆｆｅｒｅｄ  ＨＦ：バッファード  フッ酸）等を用いたエッチング処理を行う。これにより、図３（ａ）に示すように、引出電極９の側面からサイドウォールを除去する。続いて、ゲート電極７とサイドウォール１３とを覆っていたフォトレジストを除去する。そして、Ｓ／Ｄ層１１上に残されたシリコン酸化膜を例えばＤＨＦ（Ｄｉｌｕｔｅｄ  ＨＦ：希フッ酸）等のエッチング液を用いてエッチングする。これにより、ゲート電極７の上面と、サイドウォール１３で覆われていない領域のＳ／Ｄ層１１表面と、引出電極９の側面及び上面において、それぞれシリコンを露出させる。
【００２５】
次に、例えばスパッタリングにより、シリコン基板１上の全面にチタン（Ｔｉ）又はコバルト（Ｃｏ）等の金属膜を形成する。ここでは、シリコン基板１の表面に対して垂直な面（例えば、引出電極９の側面）にも金属膜が十分厚く形成されるような条件で、スパッタリングを行うことが好ましい。そして、金属膜形成後のシリコン基板１に熱処理を施して、金属膜とシリコンとの合金反応を起こさせる。この合金反応はシリコンが露出している部分でのみ起こり、サイドウォール等の絶縁膜で覆われている部分では起こらない。続いて、例えばウェットエッチングにより、合金反応に寄与しなかった（即ち、未反応の）金属膜をシリコン基板１上から除去する。このようにして、図３（ｂ）に示すように、ゲート電極７の上面にシリサイド２１を形成すると同時に、Ｓ／Ｄ層１１の表面から引出電極９の側面を通ってその上面にかけて連続したシリサイド２３を形成する。
【００２６】
次に、図３（ｃ）に示すように、シリコン基板１上に例えばＣＶＤ法で層間絶縁膜２５を形成する。この層間絶縁膜２５は例えばシリコン酸化膜である。さらに、この層間絶縁膜２５の表面を平坦化しても良い。この平坦化は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で行う。そして、フォトリソグラフィー技術とエッチング技術とを用いて層間絶縁膜２５を部分的にエッチングする。これにより、ゲート電極７上のシリサイド２１を底面とする第１のコンタクトホール２７を形成すると同時に、引出電極９上のシリサイド２３を底面とする第２のコンタクトホール２９を形成する。図３（ｃ）に示すように、ここではコンタクトホール２９を素子分離膜３の真上に形成する。
その後、コンタクトホール２７、２９等が形成されたシリコン基板１上にアルミニウム（Ａｌ、以下、単にアルミともいう。）配線を形成することにより、ゲート電極７と、Ｓ／Ｄ層１１をそれぞれ層間絶縁膜２５上に引き出すことができる。
【００２７】
なお、ゲート長が０．３５μｍ以降など、半導体装置の微細化が進んだ場合は、アルミニウムに代えてタングステン（Ｗ）等の高融点金属膜をコンタクトホール２７、２９に埋め込んで、プラグ電極を形成しても良い。即ち、ＣＭＰにより平坦化された後の層間絶縁膜２５にコンタクトホール２７、２９を形成し、コンタクトホール２７、２９形成後の層間絶縁膜２５上に例えばタングステン等の金属膜を形成し、その後、この金属膜を例えばＣＭＰで研削してコンタクトホール２７、２９以外の層間絶縁膜２５上から取り除く。これにより、コンタクトホール２７、２９内に例えばタングステンからなるプラグ電極（図示せず）を形成しても良い。以降の工程では、このプラグ電極上にアルミ配線を形成することにより、ゲート電極７と、Ｓ／Ｄ層１１をそれぞれ層間絶縁膜２５上に引き出すことができる。
【００２８】
このように、本発明の第１実施形態によれば、Ｓ／Ｄ層１１に接続するためのコンタクトホールを素子分離膜３の真上に配置することができるので、Ｓ／Ｄ層１１の面積を小さくすることができる。例えば、図４（ａ）及び（ｂ）を比較してわかるように、本発明と従来とでＭＯＳトランジスタの素子サイズは変わらない（Ｘ方向の長さは、０．６μｍ＋２×２μｍ＝４．６μｍ）が、シリコン基板１に形成されるＳ／Ｄ層については、従来のＳ／Ｄ層９３よりも本発明のＳ／Ｄ層１１の方がサイズを小さくすることができる。従って、Ｓ／Ｄ層とシリコン基板との間に生じる接合容量を低減することができる。
【００２９】
また、従来技術と比べて、ＳＩＭＯＸ、貼り合わせ等のように特殊な製造方法は必要なく、特許文献１のように製造工程も複雑ではない。周知のＣＭＯＳプロセスに対して工程数の増加は僅かで済む。即ち、引出電極９はゲート電極７と同一工程により同時に形成することができ、シリサイド２３はシリサイド２１と同一工程により同時に形成することができる。よって、引出電極９、サイドウォール１５、シリサイド２３の形成については、工程数の増加は無い。周知のＣＭＯＳプロセスに対して、実質上、引出電極９の側面からサイドウォール１５を除去する工程（図２（ｃ）参照）を追加するだけで済むため、製造コストを抑えることができる。
【００３０】
（２）第２実施形態
上記の第１実施形態では、素子分離膜３層の真上にコンタクトホール２９を配置する場合について説明した（図３（ｃ）参照）。しかしながら、本発明においては、例えば図５に示すように、Ｓ／Ｄ層１１と引出電極９との段差部Ｇがコンタクトホール２９の底面に含まれるように、コンタクトホール２９を配置しても良い。このような構成であれば、コンタクトホール２９内に形成されるアルミ配線（又は、プラグ電極）は、引出電極９上のシリサイド２３だけでなく、Ｓ／Ｄ層１１上のシリサイド２３とも直に接することになる。よって、かりに、上記段差部Ｇにおいてシリサイド２３の断線が発生したとしても、Ｓ／Ｄ層１１上のシリサイド２３とアルミ配線（又は、プラグ電極）との間で電流経路を保つことができる。
なお、電流はアルミ配線（又は、プラグ電極）のうちのチャネルに近い側に集中して流れるので、かりに、上記段差部Ｇにおいてシリサイド２３の断線が発生したとしても、シリサイド２３とアルミ配線（又は、プラグ電極）との間に生じる抵抗はそれほど増大しないことが予想される。
【００３１】
（３）第３実施形態
本発明では、引出電極９の側面からサイドウォールを除去した後（図３（ａ）参照）で、図６（ａ）及び（ｂ）に示すように、引出電極９の端部直下の領域に向けて斜め上方から不純物をイオン注入する工程を追加しても良い。即ち、図６（ａ）に示すように、シリコン基板１表面に対して垂直な線（以下、垂線）から角度θだけ傾けて不純物をイオン注入する。また、これと前後して、図６（ｂ）に示すように、上記垂線から角度−θだけ傾けて不純物をイオン注入する。導電型がｐ型のＳ／Ｄ層１１に対してはボロン等のｐ型不純物を斜め上方からイオン注入し、導電型がｎ型のＳ／Ｄ層１１に対してはリン又はヒ素等のｎ型不純物を斜め上方からイオン注入する。θは例えば１０〜８０°である。
【００３２】
これにより、引出電極９の端部直下の領域の不純物濃度を高めることができるので、当該領域において接合リーク（即ち、シリコン基板１へ電流がリークすること）を防ぐことができる。また、ゲート電極７の端部直下の領域は、その斜め上方にサイドウォールが形成されているので、当該領域に不純物が導入されることを防ぐことができる。なお、この図６（ａ）及び（ｂ）に示す工程は、図２（ｃ）に示したフォトレジスト１７を除去する前に行っても良いし、フォトレジスト１７を除去した後で行っても良い。
【００３３】
（４）第４実施形態
上記の第１実施形態では、引出電極９下の素子分離膜３をＬＯＣＯＳで形成する場合について説明した。しかしながら、本発明においては、例えば図７に示すように、素子分離膜（層）３をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で形成しても良い。このような構成であれば、ＬＯＣＯＳで形成する場合と比べて、素子分離層３の端部だけが薄くなる（即ち、バーズビークが形成される）ことは無いので、素子分離層３の端部付近の寄生容量を低減することができる。
【００３４】
また、素子分離層３とシリコン基板１表面はほぼ面一となるので、ゲート電極７の上面と引出電極９の上面とをほぼ同じ高さに揃えることができる。これにより、平坦化された層間絶縁膜２５にコンタクトホール２７、２９を形成する際に、シリサイド２１とシリサイド２３をほぼ同じタイミングで露出させることができる。ＬＯＣＯＳで形成する場合と比べて、引出電極９の上面に対するオーバーエッチングを抑制することができるので、シリサイド２３の削れを少なくすることができる。
上述の第１〜第４実施形態では、シリコン基板１が本発明の「基板」に対応し、シリサイド２３が本発明の「導電膜」に対応している。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る半導体装置の製造方法を示す平面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す断面図（その１）。
【図３】第１実施形態に係る半導体装置の製造方法を示す断面図（その２）。
【図４】本発明の一例と従来例とを比較した図。
【図５】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図６】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図７】第４実施形態に係る半導体装置の製造方法を示す断面図。
【図８】従来例を示す断面図。
【符号の説明】
【００３６】
１  シリコン基板、３  素子分離膜（層）、５  ゲート絶縁膜、７  ゲート電極、９  引出電極、１１  Ｓ／Ｄ層、１３、１５  サイドウォール、１７  フォトレジスト、２１、２３  シリサイド、２５  層間絶縁膜、２７、２９  コンタクトホール、Ｇ  段差部
【図１】
2009105245.tif 000003
【図２】
2009105245.tif 000004
【図３】
2009105245.tif 000005
【図４】
2009105245.tif 000006
【図５】
2009105245.tif 000007
【図６】
2009105245.tif 000008
【図７】
2009105245.tif 000009
【図８】
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