(57)【要約】【課題】  半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。【解決手段】  トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタセルと、前記各トランジスタセルに電源を供給するための電源線およびグランド線とが半導体基板の一の面に配置されてなる半導体回路装置において、
前記グランド線、絶縁層、前記電源線の順に前記一の面に積層されてなることを特徴とする半導体回路装置。
【請求項２】
複数のトランジスタセルと、前記各トランジスタセルに電源を供給するための電源線およびグランド線と、が半導体基板の一の面に配置されてなる半導体回路装置において、
前記電源線、絶縁層、前記グランド線の順に前記一の面に積層されてなることを特徴とする半導体回路装置。
【請求項３】
複数のトランジスタセルと、前記各トランジスタセルに電源を供給するための電源線およびグランド線と、が半導体基板の一の面に配置されてなる半導体回路装置において、
前記電源線およびグランド線が前記一の面に並設されており、前記電源線およびグランド線間に絶縁層が介在されてなることを特徴とする半導体回路装置。
【請求項４】
前記グランド線が、各グランド線間に絶縁層を介在させて前記一の面に複数並列されてなることを特徴とする請求項１に記載の半導体回路装置。
【請求項５】
前記電源線が、各電源線間に絶縁層を介在させて前記一の面に複数並列されてなることを特徴とする請求項２または請求項４に記載の半導体回路装置。
【請求項６】
前記電源線およびグランド線の相対向する側面の一方には、凹部が形成されており、かつ、他方には前記凹部の内部に突出した凸部が形成されており、さらに、前記凹部および凸部の相対向する部位間には所定間隔が形成されてなることを特徴とする請求項３に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のトランジスタセルと、各トランジスタセルに電源を供給するための電源線およびグランド線とが半導体基板の一の面に配置されてなる半導体回路装置に関する。
【背景技術】
【０００２】
近年、ゲートアレイまたはスタンダードセルを用いた半導体回路装置は、低電圧化、高速動作化に伴い、電源電圧の変動が顕著に現れてきている。そこで、半導体基板上のトランジスタセルに電源を供給するための電源線とグランド線との間に容量を付加することで電源電圧を安定化する技術が提案されている（特許文献１）。
【０００３】
図７は、特許文献１に記載の半導体回路装置の説明図であり、（ａ）は平面図、（ｂ）は（ａ）に示す半導体回路装置を構成するセルの平面図である。図７（ａ）に示すように、複数のトランジスタセル１１が列状に配列されており、所定のトランジスタセル１１間には、容量素子を配置するための空きスペース１２が形成されている。また、各トランジスタセル１１の両側には、各トランジスタセル１１に電源を供給するための電源線１３とグランド線１４とが配置されている。
【０００４】
図７（ｂ）に示すように、トランジスタセル１１は、半導体基板８の基板面に配置されたｐ−ＭＯＳトランジスタ２およびｎ−ＭＯＳトランジスタ３を備えており、両トランジスタは、配線４，５によって電気的に接続されている。両トランジスタは、ゲートとしてのＣ−ＭＯＳインバータを形成する。両トランジスタは、図示しないコンタクト層および配線によって電源線１３およびグランド線１４と電気的に接続されている。
そして、前述の容量素子は、予めスタンダードセルとして設計しておき、ＬＳＩのチップレイアウトの終了後にチップ内に生じた空きスペース１２に挿入される。
【０００５】
【特許文献１】特開平８−１４８５７８号公報（第３１段落、図１、図７）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来の半導体回路装置は、ＬＳＩのチップレイアウトの終了後にチップ内に生じた空きスペースに容量素子を挿入するため、容量が空きスペースの面積によって制限されてしまうので、電源を安定化できるだけの十分な容量を確保できないという問題がある。
また、十分な容量を確保するために、予め容量素子を配置するための専用領域をセル間に形成すると、チップ面積が増大するという問題が発生する。
【０００７】
そこでこの発明は、半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、上記目的を達成するため、請求項１に記載の発明では、複数のトランジスタセル（１）と、前記各トランジスタセルに電源を供給するための電源線（７）およびグランド線（６）とが半導体基板（８）の一の面に配置されてなる半導体回路装置において、前記グランド線、絶縁層（９）、前記電源線の順に前記一の面に積層されてなるという技術的手段を用いる。
【０００９】
請求項２に記載の発明では、複数のトランジスタセル（１）と、前記各トランジスタセルに電源を供給するための電源線（７）およびグランド線（６）と、が半導体基板（８）の一の面に配置されてなる半導体回路装置において、前記電源線、絶縁層（９）、前記グランド線の順に前記一の面に積層されてなるという技術的手段を用いる。
【００１０】
請求項３に記載の発明では、複数のトランジスタセル（１）と、前記各トランジスタセルに電源を供給するための電源線（７）およびグランド線（６）と、が半導体基板（８）の一の面に配置されてなる半導体回路装置において、前記電源線およびグランド線が前記一の面に並設されており、前記電源線およびグランド線間に絶縁層（９）が介在されてなるという技術的手段を用いる。
【００１１】
請求項４に記載の発明では、請求項１に記載の半導体回路装置において、前記グランド線（６）が、各グランド線間に絶縁層（９）を介在させて前記一の面に複数並列されてなるという技術的手段を用いる。
【００１２】
請求項５に記載の発明では、請求項２または請求項４に記載の半導体回路装置において、前記電源線（７）が、各電源線間に絶縁層（９）を介在させて前記一の面に複数並列されてなるという技術的手段を用いる。
【００１３】
請求項６に記載の発明では、請求項３に記載の半導体回路装置において、前記電源線（７）およびグランド線（６）の相対向する側面の一方には、凹部（６ａ）が形成されており、かつ、他方には前記凹部の内部に突出した凸部（７ａ）が形成されており、さらに、前記凹部および凸部の相対向する部位間には所定間隔が形成されてなるという技術的手段を用いる。
【００１４】
なお、上記括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。
【発明の効果】
【００１５】
（請求項１に係る発明の効果）
グランド線、絶縁層、電源線の順に半導体基板の一の面に積層されてなるため、グランド線および電源線の配線方向の長さに対応した容量を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線の上方に電源線が積層されているため、容量を形成するための領域をトランジスタセル間に確保する必要がない。さらに、グランド線および電源線を配置するために必要な面積を、グランド線および電源線を並列して配置する構造よりも小さくすることができる。
従って、半導体回路装置の面積を小さくしつつ、電源電圧安定化のための十分な容量を確保することもできる半導体回路装置を実現することができる。
【００１６】
（請求項２に係る発明の効果）
電源線、絶縁層、グランド線の順に半導体基板の一の面に積層されてなるため、電源線およびグランド線の配線方向の長さに対応した容量を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、電源線の上方にグランド線が積層されているため、容量を形成するための領域をトランジスタセル間に確保する必要がない。さらに、電源線およびグランド線を配置するために必要な面積を、電源線およびグランド線を並列して配置する構造よりも小さくすることができる。
従って、半導体回路装置の面積を小さくしつつ、電源電圧安定化のための十分な容量を確保することもできる半導体回路装置を実現することができる。
【００１７】
（請求項３に係る発明の効果）
電源線およびグランド線が半導体基板の一の面に並設されており、電源線およびグランド線間に絶縁層が介在されてなるため、電源線およびグランド線間に電源安定化に必要な十分な容量を形成することができる。電源線およびグランド線が並設されているため、容量を形成するための領域をトランジスタセル間に確保する必要がない。また、電源線およびグランド線間に各トランジスタセルが配置された構造と比較して面積を増大させる必要がない。
従って、半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現することができる。
【００１８】
（請求項４に係る発明の効果）
グランド線、絶縁層、電源線の順に半導体基板の一の面に積層されてなる構造において、グランド線が、各グランド線間に絶縁層を介在させて上記一の面に複数並列されてなるため、グランド線および電源線間に加えて、各グランド線間にも容量を形成することができる。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、グランド線の数を変更することにより、容量を調節することもできる。
【００１９】
（請求項５に係る発明の効果）
電源線、絶縁層、グランド線の順に半導体基板の一の面に積層されてなる構造において、電源線が、各電源線間に絶縁層を介在させて上記一の面に複数並列されてなるため、電源線およびグランド線間に加えて、各電源線間にも容量を形成することができる。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、電源線の数を変更することにより、容量を調節することもできる。
【００２０】
（請求項６に係る発明の効果）
電源線およびグランド線の相対向する側面の一方には、凹部が形成されており、かつ、他方には上記凹部の内部に突出した凸部が形成されており、さらに、凹部および凸部の相対向する部位間には所定間隔が形成されてなるため、並設された電源線およびグランド線において相対向する部分の面積を増大させることができるので、容量を増大させることができる。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、凹部および凸部の大きさ、数および形状を変えることにより、容量を調節することもできる。
【発明を実施するための最良の形態】
【００２１】
＜第１実施形態＞
この発明に係る第１実施形態について図１を参照して説明する。図１は、この実施形態に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ａの縦断面図、（ｃ）は（ａ）における範囲Ｂの縦断面図である。なお、以下の各実施形態では、ゲートアレイおよびスタンダードセルに共通の構成を説明する。また、図７に示した従来の半導体回路装置と同じ構成については同じ符号を用いる。
【００２２】
図１（ａ）に示すように、半導体回路装置を構成するトランジスタセル１は、半導体基板８の基板面に配置されたｐ−ＭＯＳトランジスタ２およびｎ−ＭＯＳトランジスタ３を備えており、両トランジスタは、配線４，５によって電気的に接続されている。両トランジスタは、ゲートとしてのＣ−ＭＯＳインバータを形成する。両トランジスタは、図示しないコンタクト層および配線によって電源線７およびグランド線６と電気的に接続されている。
【００２３】
図１（ｂ）に示すように、トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなる。グランド線６および電源線７は相対向して配置されており、両線間には絶縁層９が介在されている。これにより、グランド線６および電源線７間には、電源安定化のための容量Ｃ１が形成されている。
【００２４】
図１（ｃ）に示すように、トランジスタセル１の他方の端部は、電源線７、絶縁層９、グランド線６の順に半導体基板８の一の面に積層されてなる。電源線７およびグランド線６は相対向して配置されており、両線間には絶縁層９が介在されている。これにより、電源線７およびグランド線６間には、電源安定化のための容量Ｃ１が形成されている。
【００２５】
この実施形態では、半導体基板８はシリコン基板であり、絶縁層９は酸化シリコンにより形成されている。また、電源線７はアルミニウムにより形成されており、グランド線６はポリシリコンにより形成されている。
【００２６】
このように、トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。
【００２７】
また、トランジスタセル１の他方の端部は、電源線７、絶縁層９、グランド線６の順に半導体基板８の一の面に積層されてなるため、電源線７およびグランド線６の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、電源線７の上方にグランド線６が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、電源線７およびグランド線６を配置するために必要な面積を、電源線７およびグランド線６を並列して配置する構造よりも小さくすることができる。
従って、半導体回路装置の面積を小さくしつつ、電源電圧安定化のための十分な容量を確保することもできる半導体回路装置を実現することができる。
【００２８】
＜変更例＞
次に、上記第１実施形態の変更例について図２を参照して説明する。図２は、この変更例に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ｃの縦断面図である。
【００２９】
図２（ｂ）に示すように、半導体基板８の一の面には、複数のグランド線６が並設されており、各グランド線の上方に電源線７が配置されている。各グランド線６の上端は、それぞれ電源線７の裏面と相対向している。各グランド線６の間には、それぞれ絶縁層９が介在されている。このため、各グランド線６の間には、容量Ｃ２がそれぞれ形成されている。また、各グランド線６と電源線７との間には、容量Ｃ１がそれぞれ形成されている。
【００３０】
このように、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなる構造において、グランド線６が、各グランド線６間に絶縁層９を介在させて上記一の面に複数並列されてなるため、グランド線６および電源線７間に形成される容量Ｃ１に加えて、各グランド線６間にも容量Ｃ２を形成することができる。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、グランド線６の数を変更することにより、容量を調節することもできる。さらに、各グランド線６をポリシリコンにより形成することにより、ポリシリコン−ポリシリコン間に容量を形成することができ、ポリシリコン−アルミニウム間に形成される容量よりも容量を大きくすることができる。
【００３１】
また、半導体基板８の一の面には、複数の電源線７が並設されており、各電源線７の上方にグランド線６が配置された構造にすることもできる。この場合、各電源線７の間に容量がそれぞれ形成され、各電源線７とグランド線６との間にも容量がそれぞれ形成される。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、電源線７の数を変更することにより、容量を調節することもできる。
【００３２】
＜第２実施形態＞
次に、この発明の第２実施形態について図３を参照して説明する。図３は、この実施形態に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ｄの縦断面図である。
【００３３】
図３（ｂ）に示すように、半導体基板８の一の面には、電源線７およびグランド線６が相対向して並設されており、電源線７およびグランド線６間に絶縁層９が介在されている。このため、電源線７およびグランド線６間には、容量Ｃ３が形成されているので、電源線７およびグランド線６間に電源安定化に必要な十分な容量を形成することができる。
【００３４】
また、電源線７およびグランド線６が並設されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、電源線およびグランド線間に各トランジスタセルが配置された構造と比較して半導体回路装置の面積を増大させる必要がない。
従って、半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現することができる。
【００３５】
＜変更例＞
図４は、上記第２実施形態の変更例に係る半導体回路装置の変更例を示す説明図であり、（ａ）は電源線およびグランド線の平面図、（ｂ）は（ａ）におけるＥ−Ｅ矢視断面図である。
【００３６】
図４（ａ）に示すように、電源線７およびグランド線６の相対向する側面のうち、グランド線６の側面には、凹部６ａが形成されており、電源線７の側面には凹部６ａの内部に突出した凸部７ａが形成されている。また、凹部６ａおよび凸部７ａの相対向する部位間には、所定幅の絶縁層９が介在されてなる。これにより、凹部６ａおよび凸部７ａの相対向する部位間には、容量Ｃ３が形成される。
【００３７】
このように、並設された電源線７およびグランド線６において相対向する部分の面積を増大させることができるので、容量を増大させることができる。
従って、電源電圧安定化のためのより一層十分な容量を確保することができる。また、凹部および凸部の大きさ、数および形状を変えることにより、容量を調節することもできる。
【００３８】
図５および図６は、電源線およびグランド線の他の変更例を示す平面図である。図５に示すように、グランド線６の凹部６ａの内側面を外方に広がるテーパ形状に形成し、電源線７の凸部７ａの外側面を、凹部６ａの内側面と対向する形状に形成することもできる。
また、図６に示すように、グランド線６の凹部６ａの内側面を円弧形状に形成し、電源線７の凸部７ａの外側面を、凹部６ａの内側面と対向する形状に形成することもできる。
【００３９】
図５および図６に示したように、通常の凹部および凸部の形状を変形することにより、通常の凹部および凸部を形成した構造よりも、電源線７およびグランド線６において相対向する部分の面積を増大させることができるので、容量をより一層増大させることができる。
【００４０】
なお、図４ないし図６において、グランド線６の側面に凸部を形成し、電源線７の側面に凹部を形成してもよい。また、凹部および凸部の数および大きさは、必要とする容量に応じて変更することができ、数はそれぞれ１個でもよいし、３個以上でもよい。さらに、凹部および凸部の形状は、図４ないし図６に示した形状以外の形状でもよい。
【図面の簡単な説明】
【００４１】
【図１】第１実施形態に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ａの縦断面図、（ｃ）は（ａ）における範囲Ｂの縦断面図である。
【図２】第１実施形態の変更例に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ｃの縦断面図である。
【図３】第２実施形態に係る半導体回路装置の一部を示す説明図であり、（ａ）は平面図、（ｂ）は（ａ）における範囲Ｄの縦断面図である。
【図４】第２実施形態の変更例に係る半導体回路装置の変更例を示す説明図であり、（ａ）は電源線およびグランド線の平面図、（ｂ）は（ａ）におけるＥ−Ｅ矢視断面図である。
【図５】電源線およびグランド線の他の変更例を示す平面図である。
【図６】電源線およびグランド線の他の変更例を示す平面図である。
【図７】特許文献１に記載の半導体回路装置の説明図であり、（ａ）は平面図、（ｂ）は（ａ）に示す半導体回路装置を構成するセルの平面図である。
【符号の説明】
【００４２】
１・・半導体回路装置、２・・ｐ−ＭＯＳトランジスタ、
３・・ｎ−ＭＯＳトランジスタ、４，５・・配線、６・・グランド線、６ａ・・凹部、
７・・電源線、７ａ・・凸部、８・・半導体基板、９・・絶縁層、
Ｃ１〜Ｃ３・・容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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