(57)【要約】      （修正有）【課題】BiCSメモリのプログラムディスターブを改善する三次元積層不揮発性半導体メモリを提供する。【解決手段】三次元積層不揮発性半導体メモリは、第一及び第二ブロックＢＫ＜ｉ＞，ＢＫ＜ｉ＋１＞から構成されるメモリセルアレイを備える。第一ブロックは、プログラム対象となるメモリセルを含む第一セルユニット及びプログラム対象となるメモリセルを含まない第二セルユニットを有し、第一及び第二セルユニット内のメモリセルのチャネルの初期電位をプラス電位にした状態で第一ブロック内のワード線WL<0>,WL<1>,WL<2>,WL<3>にプログラム電位Vpgm又は転送電位Vpassを与えてプログラミングを実行する。プログラミング時に、第二ブロック内のワード線WL<0>,WL<1>,WL<2>,WL<3>にプログラム電位Vpgm及び転送電位Vpassが印加されない。【選択図】図２７
2009266946.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを具備し、
前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成され、
前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線であり、
前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有し、
前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
前記第一ブロックは、プログラム対象となるメモリセルを含む選択された第一セルユニット及びプログラム対象となるメモリセルを含まない非選択の第二セルユニットを有し、前記第一及び第二セルユニット内のメモリセルのチャネルの初期電位をプラス電位にした状態で前記第一ブロック内の前記ワード線にプログラム電位又はそれよりも低い転送電位を印加して前記プログラム対象となるメモリセルに対するプログラミングを実行し、
前記プログラミング時に、前記第二ブロック内の前記ワード線には前記プログラム電位及び前記転送電位が印加されない
ことを特徴とする三次元積層不揮発性半導体メモリ。
【請求項２】
前記半導体基板内には、ソース拡散層が配置され、前記プラス電位は、前記ソース拡散層から前記第一及び第二セルユニット内のメモリセルのチャネルに転送されることを特徴とする請求項１に記載の三次元積層不揮発性半導体メモリ。
【請求項３】
前記第二セルユニット内のメモリセルのチャネルは、前記プログラム電位又は前記転送電位が与えられると、前記初期電位からそれよりも高い電位にブーストされることを特徴とする請求項１又は２に記載の三次元積層不揮発性半導体メモリ。
【請求項４】
前記プログラミングが前記プログラム対象となるメモリセルの閾値電圧の上昇を禁止するプログラミングである場合には、前記第一セルユニット内のメモリセルのチャネルは、前記プログラム電位又は前記転送電位が与えられると、前記初期電位からそれよりも高い電位にブーストされることを特徴とする請求項１乃至３のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【請求項５】
前記プログラミングが前記プログラム対象となるメモリセルの閾値電圧の上昇を許可するプログラミングである場合には、前記第一セルユニット内のメモリセルのチャネルは、前記プログラム電位又は前記転送電位が与えられる前に前記初期電位から接地電位に変更されることを特徴とする請求項１乃至４のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する。
【背景技術】
【０００２】
三次元構造により大容量化を図りビットコストを抑える技術としてBiCS (Bit Cost Scalable)技術が知られている（例えば、非特許文献１を参照）。
【０００３】
BiCS技術が適用された不揮発性半導体メモリ（以下、BiCSメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００４】
例えば、BiCS技術が適用されたNAND型フラッシュメモリ（以下、BiCS-NANDフラッシュメモリ）の場合には、積層数の増加によりNAND列を構成するセル数を縦方向に増やすことで、二次元構造のNAND型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。
【０００５】
しかし、BiCS-NANDフラッシュメモリを代表とするBiCSメモリは、独特なデバイス構造を有するため、それを実用化するために解決しなければならない課題も多い。
【０００６】
その一つに、プログラムディスターブ(program disturb)がある。
【０００７】
BiCSメモリは、１本のビット線に接続される１ブロック内のセルユニット数が複数個になる、という特徴を有する。また、回路動作上から、これら複数個のセルユニットを同時に選択することはできない。このため、選択されたブロック内には、プログラム対象となるメモリセルを含まない非選択のセルユニットが存在することになる。
【０００８】
これは、二次元構造のフラッシュメモリには起こり得なかったことである。
【０００９】
従って、プログラミング時には、選択されたブロック内の非選択のセルユニット内のメモリセルに閾値電圧の変動が生じないように、プログラムディスターブについて検討する必要がある。
【００１０】
特に、BiCSメモリでは、二次元構造のフラッシュメモリとは異なり、非選択のブロック内のセルユニットにはプログラム電位を与えなくて済むため、非選択のブロック内のセルユニットに対するプログラムディスターブについては検討不要であるが、選択されたブロック内の非選択のセルユニットにプログラム電位が与えられるため、その非選択のセルユニットに対してプログラムディスターブが発生する特殊性を持つ。
【非特許文献１】“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory” 2007 Symposium on VLSI Technology Digest of Technical Papers.p14
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、BiCS技術が適用された三次元積層不揮発性半導体メモリのプログラムディスターブを改善する技術について提案する。
【課題を解決するための手段】
【００１２】
本発明の例に係る三次元積層不揮発性半導体メモリは、半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを備える。前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成される。前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線である。前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有する。前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成される。前記第一ブロックは、プログラム対象となるメモリセルを含む選択された第一セルユニット及びプログラム対象となるメモリセルを含まない非選択の第二セルユニットを有し、前記第一及び第二セルユニット内のメモリセルのチャネルの初期電位をプラス電位にした状態で前記第一ブロック内の前記ワード線にプログラム電位又はそれよりも低い転送電位を与えて前記プログラム対象となるメモリセルに対するプログラミングを実行する。また、前記プログラミング時に、前記第二ブロック内の前記ワード線には前記プログラム電位及び前記転送電位が印加されない。
【発明の効果】
【００１３】
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのプログラムディスターブを改善することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例では、BiCSメモリ特有の構造に起因するプログラムディスターブ、即ち、選択されたブロック内の非選択のセルユニット内のメモリセルの閾値変動を防止するためのプログラミング手法について提案する。
【００１６】
BiCSメモリの特徴を回路的に一言でいうと、１本のビット線に接続される１ブロック内のセルユニット数が複数個である、ということになる。この場合、プログラミング時には、選択されたブロック内には、プログラム対象となるメモリセルを含まない非選択のセルユニットが存在することになる。
【００１７】
また、BiCSメモリでは、非選択のブロック内のセルユニットにプログラム電位が与えられないが、選択されたブロック内の非選択のセルユニットにプログラム電位が与えられるため、その非選択のセルユニットに対するプログラムディスターブ（閾値変動）を防止することが必要になる。
【００１８】
そこで、本発明の例では、選択されたブロック内の非選択のセルユニット内のメモリセルのチャネルの初期電位を、プログラムディスターブを改善し得るプラス電位にすることを提案する。
【００１９】
選択されたブロック内の非選択のセルユニット内のメモリセルのチャネルの初期電位をプラス電位にすることで、選択されたブロック内のワード線にプログラム電位又はそれよりも低い転送電位を与えたときに、容量カップリングによりそのチャネル電位を十分に上昇させることができるため、プログラムディスターブが改善する。
【００２０】
また、BiCSメモリは、複数のブロックに共通のソース拡散層が半導体基板内に形成されるという構造的特徴を有する。このため、そのソース拡散層から選択されたブロック内のセルユニット内のメモリセルのチャネルに、プログラミング時の初期電位としてのプラス電位を与えることができる。
【００２１】
これは、ビット線をプログラムデータに応じた電位にする期間中に、ソース拡散層からチャネルの初期電位の設定を行うことができることを意味する。
【００２２】
即ち、ビット線の容量は大きいため、ビット線の充放電には長い時間を要する。しかし、このプロセスを省略することはできない。ソース拡散層からメモリセルのチャネルにプラス電位を与えれば、この動作を、ビット線をプログラムデータに応じた電位にする動作と並行して行うことができるため、新たなタイムペナルティが発生することもない。
【００２３】
２．  BiCSメモリ  
(1)   基本構造  
まず、BiCSメモリの基本構造について説明する。
【００２４】
図１は、BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【００２５】
NANDフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
【００２６】
半導体基板内に形成されるソース拡散層24は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層24は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層24上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２７】
最上層を除く残りの5つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
【００２８】
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、6本の導電線が配置される。最上層の例えば6本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
【００２９】
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層24に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
【００３０】
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
【００３１】
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
【００３２】
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
【００３３】
図２は、図１のBiCS-NANDフラッシュメモリの平面図を示している。
【００３４】
柱状の複数の活性層AAは、半導体基板の上面から見た場合にアレイ状に配置され、メモリセルアレイ１５を構成する。NANDセルユニットは、複数の活性層AAの各々に形成されるが、その詳細については後述する。
【００３５】
WLドライバ11-i, 11-(i+1)は、引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1を介してワード線WL<0>, WL<1>, WL<2>, WL<3>に接続され、これらを書き込み／読み出し／消去時に駆動する。
【００３６】
SGSドライバ12-i, 12-(i+1)は、引き出し線SGS・M1を介してソース線側セレクトゲート線SGSに接続される。SGDドライバ13は、引き出し線SGD<0>・M1, …SGD<5>・M1を介してビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【００３７】
SLドライバ14は、ソース線SL・M1を介してソース拡散層24に接続される。
【００３８】
このレイアウトでは、周辺回路としてのドライバを構成するトランジスタ数の増加を考慮して、WLドライバ11-i, 11-(i+1)及びSGSドライバ12-i, 12-(i+1)は、メモリセルアレイ１５のＸ方向の一端側に配置され、SGDドライバ13は、メモリセルアレイ１５のＸ方向の他端側に配置される。
【００３９】
図３は、図２のIII-III線に沿う断面図である。
【００４０】
P型半導体基板(P-sub)21内には、N型ウェル領域(N-well)22及びP型ウェル領域(P-well)23が形成される。ソース拡散層24は、N型拡散層であり、P型ウェル領域23内に形成される。
【００４１】
P型半導体基板21内には、Nチャネル型FET（例えば、Nチャネル型MOSFET）25が形成され、N型ウェル領域22内には、Pチャネル型FET（例えば、Pチャネル型MOSFET）26が形成される。これらトランジスタは、メモリセルアレイの周辺部に形成される周辺回路（例えば、ドライバ）を構成する。
【００４２】
ソース線側セレクトゲート線SGS及びワード線WL<0>, WL<1>, WL<2>, WL<3>は、第一メタル層M1内の引き出し線及び第一メタル層M1上の第二メタル層M2内の引き出し線を介して、ドライバを構成するトランジスタに接続される。
【００４３】
ワード線WL<3>を例にとると、ワード線WL<3>は、第一メタル層M1内の引き出し線WL<3>・M1及び第一メタル層M1上の第二メタル層M2内の引き出し線WL<3>・M2を介して、ワード線ドライバを構成するNチャネル型FET 25に接続される。
【００４４】
ここで、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、例えば、ソース線側セレクトゲート線SGSと同時に形成される。
【００４５】
即ち、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、ソース線側セレクトゲート線SGSと同じ構造及び同じ厚さを有する。
【００４６】
図４は、図２のIV-IV線に沿う断面図である。
【００４７】
複数の活性層（アクティブエリア）AAは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>を突き抜けて、その一端（最下部）がソース拡散層24に接続され、その他端（最上部）がビット線BL<0>に接続される。
【００４８】
複数の活性層AAは、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成され、NANDセルユニット NANDは、複数の活性層AAの各々に形成される。
【００４９】
NANDセルユニット NANDの構造例を図５に示す。
【００５０】
メモリセルMCは、MONOS構造を有する。
【００５１】
MONOS構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ONO(oxide/nitride/oxide)の例を挙げる。
【００５２】
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
【００５３】
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
【００５４】
NANDセルユニットの鳥瞰図を図６に示す。
【００５５】
三次元構造のNANDセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００５６】
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
【００５７】
図７は、メモリセルアレイの等価回路を示している。
【００５８】
BiCS-NANDフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
【００５９】
NAND列を構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、NAND列を構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
【００６０】
このような特性のばらつきを考慮する場合、NAND列を構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図７の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
【００６１】
図８は、BiCS-NANDと二次元NANDとを比較して示す図である。
【００６２】
二次元構造のNAND型フラッシュメモリ(二次元NAND)では、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が１個であるのに対し、BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個である。
【００６３】
従って、以下で説明するように、書き込み動作及び読み出し動作においては、１本のビット線BLに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線SGD<0>, …SGD<5>により選択する。
【００６４】
(2)   基本動作  
図１乃至図８のBiCS-NANDフラッシュメモリの基本動作について説明する。
【００６５】
書き込み／読み出し／消去の基本動作は、二次元構造のNAND型フラッシュメモリと同じであるため、ここでは、BiCS-NANDフラッシュメモリに特有な事項について説明する。
【００６６】
BiCS-NANDフラッシュメモリは、１ブロックの概念が二次元構造のNAND型フラッシュメモリと異なる。
【００６７】
二次元構造のNAND型フラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は１個であるが、BiCS-NANDフラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は複数個である。
【００６８】
例えば、図２の平面図において、ビット線BL<0>に接続されるブロックBK<i+1>内のNANDセルユニットの数（図中、活性層AAの数に相当）は、６個である。
【００６９】
従って、書き込み動作及び読み出し動作においては、ビット線BL<0>に接続されるブロックBK<i+1>内の６個のNANDセルユニットのうちの１つを選択する必要がある。
【００７０】
この選択は、ビット線側セレクトゲート線SGD<0>, …SGD<5>により行う。ビット線側セレクトゲート線SGD<0>, …SGD<5>は、ブロックBK<i+1>内のＹ方向の６個のNANDセルユニットに個別に接続される。
【００７１】
消去動作は、二次元構造のNAND型フラッシュメモリと同様に、例えば、１ブロック内の全てのメモリセルに対して一括して行われる。
【００７２】
BiCS-NANDフラッシュメモリは、１つのメモリセルに２値データを記憶する２値メモリ、及び、１つのメモリセルに３値以上の多値データを記憶する多値メモリの両方に適用可能である。
【００７３】
３．  実施形態  
本発明の実施形態について説明する。
【００７４】
(1)   ブロックレイアウト  
図９は、BiCSメモリのブロックレイアウトの第一例を示している。
【００７５】
このブロックレイアウトは、例えば、図１のBiCS-NANDフラッシュメモリに対応し、ビット線側セレクトゲート線ドライバをメモリセルアレイの一端に配置し、ワード線ドライバ及びソース線側セレクトゲート線ドライバをメモリセルアレイの他端に配置した点に特徴を有する。
【００７６】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００７７】
メモリセルアレイ31のＸ方向の他端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを駆動するドライバであり、転送トランジスタを含む。
【００７８】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００７９】
このブロックレイアウトは、図１のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、ビット線側セレクトゲート線SGDを駆動するドライバの面積が大きくなるため、メモリセルアレイ32の他端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバとは別に、メモリセルアレイ32の一端にビット線側セレクトゲート線ドライバを配置する。
【００８０】
図１０は、BiCSメモリのブロックレイアウトの第二例を示している。
【００８１】
第二例の特徴は、第一例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を、まとめて、メモリセルアレイ31の一端に配置した点にある。
【００８２】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８３】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００８４】
このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33をまとめることで、アドレスデコーダ34及びレベルシフタ35も一つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
【００８５】
しかし、このブロックレイアウトでは、メモリセルアレイ31が巨大化され、さらに、メモリセルの微細化により、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDが狭ピッチ化されると、寄生容量による信号遅延が問題となる。
【００８６】
特に、BiCSメモリでは、ワード線WL及びソース線側セレクトゲート線SGSがプレート状に形成される。このため、これら導電線間の寄生容量が大きく、カップリングノイズの原因となる。
【００８７】
図１１は、BiCSメモリのブロックレイアウトの第三例を示している。
【００８８】
第三例の特徴は、第二例と比べると、二つのメモリセルアレイ31L, 31Rを設けた点に特徴を有する。二つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
【００８９】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００９０】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９１】
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。
【００９２】
このように、二つのメモリセルアレイ31L, 31Rでドライバ33L, 33Rを共有化できない理由は、これらドライバを構成するトランジスタの数が多いため、共有化すると、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑になるからである。即ち、メモリセルアレイごとにドライバを設ければ、二つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
【００９３】
図１２は、BiCSメモリのブロックレイアウトの第四例を示している。
【００９４】
第四例の特徴は、第三例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を二つのメモリセルアレイ31L, 31Rで共有化した点に特徴を有する。
【００９５】
このドライバ33の共有化は、ドライバ33の面積、即ち、ドライバ33を構成するトランジスタ数を削減することにより実現される。トランジスタ数が削減されれば、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑化しないからである。ドライバ33を構成するトランジスタ数の削減は、本発明に係わるビット線側セレクトゲート線のレイアウトにより達成されるが、それについては後述し、ここでは、ブロックレイアウトについてのみ説明する。
【００９６】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００９７】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９８】
このブロックレイアウトでは、ドライバ33、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化される。
【００９９】
尚、配線レイアウトの複雑化なく、ドライバ33を二つのメモリセルアレイ31L, 31Rで共有化できれば、第一例乃至第四例のなかで、この第四例のブロックレイアウトが最も好ましいブロックレイアウトとなる。
【０１００】
(2)   ビット線側セレクトゲート線のレイアウト  
図１３は、ビット線側セレクトゲート線のレイアウトの第一例を示している。図１４は、図１３をデバイス化にした場合の平面レイアウトを示している。
【０１０１】
第一例は、図９のブロックレイアウトに対応する。即ち、ビット線側セレクトゲート線SGD<0>, …SGD<5>に接続されるドライバ33Lは、メモリセルアレイ31のＸ方向の一端（左側）に配置され、かつ、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSに接続されるドライバ33Rとは独立に設けられる。
【０１０２】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【０１０３】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１０４】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１０５】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１０６】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１０７】
また、メモリセルアレイ31とドライバ33Lとの間の領域は、両者を接続するための引き出し線（導電線）SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36Lとなる。同様に、メモリセルアレイ31とドライバ33Rとの間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1が配置される引き出し部36Rとなる。
【０１０８】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端において一対一に共通接続されたうえでドライバ33Lに接続される。
【０１０９】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１１０】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１１１】
このような折り返しレイアウトは、例えば、側壁(side wall)をマスクとして下地をエッチングする側壁マスク技術(side wall masking technology)を利用することにより容易に形成できる。
【０１１２】
図１５は、ビット線側セレクトゲート線のレイアウトの第二例を示している。図１６は、図１５をデバイス化にした場合の平面レイアウトを示している。
【０１１３】
第二例は、図１０乃至図１２のブロックレイアウトに対応する。即ち、メモリセルアレイ31のＸ方向の一端（右側）に配置されるドライバ33 (33L, 33R)は、ワード線WL<0>, …WL<3>、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【０１１４】
ここで注意しなければならない点は、図１５及び図１６のレイアウトがそのまま適用されるのは、図１１のメモリセルアレイ31Lとドライバ33Lとの間、及び、図１２のメモリセルアレイ31Lとドライバ33との間に限定されるということである。
【０１１５】
残りの図１０のメモリセルアレイ31とドライバ33との間、図１１のメモリセルアレイ31Rとドライバ33Rとの間、及び、図１２のメモリセルアレイ31Rとドライバ33との間については、図１５及び図１６のレイアウトを左右反転させたレイアウトが適用される。
【０１１６】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【０１１７】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１１８】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１１９】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１２０】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１２１】
また、メモリセルアレイ31 (31L, 31R)とドライバ33 (33L, 33R)との間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36となる。
【０１２２】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端（右側）において一対一に共通接続されたうえでドライバ33 (33L, 33R)に接続される。
【０１２３】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１２４】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１２５】
このような折り返しレイアウトは、例えば、側壁をマスクとして下地をエッチングする側壁マスク技術を利用することにより容易に形成できる。
【０１２６】
図１７は、メモリセルアレイの両側にドライバを配置するレイアウトを示している。
【０１２７】
同図に示すように、メモリセルアレイ31の両側にドライバ33を配置すると、例えば、ブロック１個当りのドライバ33のＹ方向のサイズを広げることができる（トランジスタの個数を多くすることができる）ため、結果として、ドライバ33のＸ方向のサイズを狭めることができ（トランジスタの個数を少なくすることができ）、引き出し部36内の引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトがさらに簡素化される。
【０１２８】
尚、図１０乃至図１２に示すように、メモリセルアレイ31 (31L, 31R)の片側にドライバ33 (33L, 33R)を配置するか、又は、図１７に示すように、メモリセルアレイ31の両側にドライバ33を配置するかは、BiCSメモリ（チップ）の仕様や、周辺回路の面積効率などを考慮して決定する。
【０１２９】
(3)   ドライバの回路例  
ドライバの回路例についてBiCS-NANDフラッシュメモリを例に説明する。
【０１３０】
図１８は、ドライバの回路例を示している。
【０１３１】
メモリセルアレイに関し、１ブロック内のワード線の数を4本（4層）とし、ビット線側セレクトゲート線の数を8本（1層）とし、ソース線側セレクトゲート線の数を1本（1層）とする。
【０１３２】
ドライバ33は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。ロウデコーダ35は、アンド回路から構成され、アドレス信号ADDRESSをデコードする。レベルシフタ34は、ドライバ33とロウデコーダ35の間に接続される。
【０１３３】
BSTON、VRDEC、RDECANDn<0>及びRDECANDn<1>は、転送トランジスタのオン／オフを制御する制御信号であり、SGD<7:0>, CGi<3:0>, CG(i+1)<3:0>, SGSi, SGS(i+1), VRDEC2, SGDSは、転送電圧である。
【０１３４】
(4)   プログラムディスターブ及びプログラミング手法  
A.  プログラムディスターブ  
まず、BiCSメモリに特有のプログラムディスターブについてBiCS-NANDフラッシュメモリを例に説明する。
【０１３５】
図１９は、３つのブロックを示している。  
ブロックBK<i>を選択されたブロックとし、ブロックBK<i-1>, BK<i+1>を非選択のブロックとする。
【０１３６】
選択されたブロックBK<i>は、プログラム対象となるメモリセルを含む選択されたNANDセルユニットNAND-selectを有する。NANDセルユニットNAND-selectは、互いに交差して配置される選択されたビット線BL-selectと選択されたビット線側セレクトゲート線SGD-selectとの交点に位置する。
【０１３７】
プログラミング時に、選択されたブロックBK<i>内の選択されたワード線WL-selectにはプログラム電位Vpgmが与えられ、選択されたブロックBK<i>内の非選択のワード線WL-unselectにはプログラム電位Vpgmよりも低い転送電位Vpassが与えられる。
【０１３８】
ここで、ブロックBK<i>内のNANDセルユニットは、ワード線を共有するため、ブロックBK<i>内では、選択されたNANDセルユニット以外の非選択のNANDセルユニットにも、プログラム電位Vpgm及び転送電位Vpassが印加される。
【０１３９】
ブロックBK<i>内のプログラミング時の電位関係は、図２０に示すようになる。  
選択されたワード線WL-selectには、プログラム電位Vpgmが印加され、非選択のワード線WL-unselectには、転送電位Vpassが印加される。また、選択されたビット線側セレクトゲート線SGD-selectには、ビット線側セレクトゲートトランジスタをオンにする電位としてVsgd(例えば、約4V)が印加され、非選択のビット線側セレクトゲート線SGD-unselectには、ビット線側セレクトゲートトランジスタをオフにする電位としてVss(例えば、0V)が印加される。選択されたビット線BL-selectには、プログラムデータ(”0” or “1”)に応じた電位が印加される。
【０１４０】
この時、特に、プログラム電位Vpgmが印加されるワード線WL-selectに接続される非選択のメモリセルX1について、プログラムディスターブが発生し易くなる。このプログラムディスターブを改善するためにチャネルブースト技術を適用する。
【０１４１】
チャネルブースト技術は、例えば、二次元構造のNAND型フラッシュメモリにおいては、書き込み禁止（“1”-プログラミング）のメモリセルに対して、その閾値上昇を防止するために適用される。しかし、BiCS-NANDフラッシュメモリでは、二次元構造のNAND型フラッシュメモリとは異なり、上述のように、選択ブロック内の非選択のNANDセルユニットを対象とする。
【０１４２】
そこで、BiCS-NANDフラッシュメモリの特有の構造（動作）を踏まえたうえでチャネルブースト技術を適用する。
【０１４３】
B.  第一プログラミング手法  
図２１は、第一プログラミング手法を示すタイミングチャートである。
【０１４４】
まず、全てのブロックにおいて、ワード線WL<0>, WL<1>, WL<2>, WL<3>、ビット線BL<0>, BL<1>、ビット線側セレクトゲート線SGD、ソース線SL及びソース線側セレクトゲート線SGSをVss(例えば、0V)にする。
【０１４５】
即ち、図２２に示すように、選択されたブロックBK<i>内のNANDセルユニットNAND-select1, NAND-select2, NAND-unselectのチャネルの初期電位は、Vssである。
【０１４６】
この後、ビット線BL<0>, BL<1>をプログラムデータに応じた値にすると共に、選択されたNANDセルユニットNAND-select1, NAND-select2内のビット線側セレクトゲート線SGDをVsgdにする(ラインA)。Vsgdは、プログラムデータを転送し得る値、例えば、4V程度の電位である。非選択のNANDセルユニットNAND-unselect内のビット線側セレクトゲート線SGDは、Vssのままとする(ラインB)。
【０１４７】
また、プログラムデータが”0”のときは、ビット線をVss(例えば、0V)にし、プログラムデータが”1”のときは、ビット線をVdd(例えば、プラス電位)にする。
【０１４８】
ここで、図２３に示すように、選択されたブロックBK<i>内の選択されたメモリセルMC-select1に対しては”0”-プログラミング（書き込み）を行い、選択されたブロックBK<i>内の選択されたメモリセルMC-select2に対しては”1”-プログラミング（書き込み禁止）を行うものとする。
【０１４９】
NANDセルユニットNAND-select1では、ビット線側セレクトゲートトランジスタがオンであるため、ビット線BL<0>の電位Vssは、NANDセルユニットNAND-select1内のメモリセルのチャネルに転送される。このため、選択されたブロックBK<i>内のワード線WL<2>にプログラム電位Vpgmが印加されると、選択されたメモリセルMC-select1に対しては、書き込み（閾値上昇）が許可される。
【０１５０】
これに対し、NANDセルユニットNAND-select2では、選択されたブロックBK<i>内のワード線WL<0>, WL<1>, WL<2>, WL<3>に転送電位Vpassが印加されると、ビット線側セレクトゲートトランジスタがカットオフする。このため、選択されたブロックBK<i>内のワード線WL<2>にプログラム電位Vpgmが印加されると、選択されたメモリセルMC-select2のチャネル電位がブーストされ、選択されたメモリセルMC-select2に対しては、書き込み（閾値上昇）が禁止される。
【０１５１】
また、選択されたブロックBK<i>内の非選択のNANDセルユニットNAND-unselectでは、ビット線側セレクトゲートトランジスタ及びソース線側セレクトゲートトランジスタは、共にオフのままである。このため、選択されたブロックBK<i>内のワード線WL<0>, WL<1>, WL<2>, WL<3>に転送電位Vpass及びプログラム電位Vpgmが印加されると、非選択のNANDセルユニットNAND-unselect内のメモリセルのチャネル電位がブーストされ、プログラムディスターブ（閾値変動）が防止される。
【０１５２】
この第一プログラミング手法では、選択されたブロックBK<i>内の非選択のNANDセルユニットNAND-unselect内のメモリセルに対してプログラムディスターブが改善されるが、それでも、プログラム電位Vpgmが印加される非選択のメモリセルX1に対しては、プログラムディスターブの改善が十分ではない。
【０１５３】
C.  第二プログラミング手法  
第二のプログラミング手法では、非選択のNANDセルユニットNAND-unselect内のメモリセルのチャネル電位を十分に上昇させ、プログラム電位Vpgmが印加される非選択のメモリセルX1に対してもプログラムディスターブを改善する技術を提案する。
【０１５４】
図２４は、第二プログラミング手法を示すタイミングチャートである。
【０１５５】
まず、全てのブロックにおいて、ワード線WL<0>, WL<1>, WL<2>, WL<3>、ビット線BL<0>, BL<1>、ビット線側セレクトゲート線SGD、ソース線SL及びソース線側セレクトゲート線SGSをVss(例えば、0V)にする。
【０１５６】
この時点では、図２５に示すように、選択されたブロックBK<i>内のNANDセルユニットNAND-select1, NAND-select2, NAND-unselectのチャネルの初期電位は、Vssである。
【０１５７】
この後、ビット線BL<0>, BL<1>をプログラムデータに応じた値にすると共に、選択されたブロックBK<i>内の全てのソース線側セレクトゲート線SGSをVsgsにする。Vsgsは、後述するプリチャージ電位を転送し得る値、例えば、4V程度の電位である。非選択のブロックBK<i-1>, BK<i+1>内のソース線側セレクトゲート線SGSは、Vssのままとする。
【０１５８】
また、選択されたブロックBK<i>内の全てのワード線WL<0>, WL<1>, WL<2>, WL<3>に、メモリセルがその閾値状態に関係なくオンになる電位VP-preを与える。VP-preは、例えば、読み出し時に非選択のメモリセルに与える読み出し電位Vreadと同じ電位又は同程度の電位とする。
【０１５９】
ソース線SLには、プリチャージ電位として、プラス電位、例えば、Vddを印加し、また、全てのビット線側セレクトゲート線SGDは、Vssのままとし、ビット線側セレクトゲートトランジスタをオフのままとする。
【０１６０】
これにより、図２６及び図２７に示すように、選択されたブロックBK<i>内の全てのNANDセルユニットNAND-select1, NAND-select2, NAND-unselect内のメモリセルのチャネルの初期電位は、プラス電位、例えば、Vddにプリチャージされる。
【０１６１】
このチャネルのプリチャージは、ビット線BL<0>, BL<1>をプログラムデータに応じた値にする動作と並行して行なう。
【０１６２】
ビット線は、プログラムデータが”0”のときはVss(例えば、0V)にし、プログラムデータが”1”のときはVdd(例えば、プラス電位)にする。
【０１６３】
この後、選択されたNANDセルユニットNAND-select1, NAND-select2内のビット線側セレクトゲート線SGDをVsgdにする(ラインA)。Vsgdは、プログラムデータを転送し得る値、例えば、4V程度の電位である。非選択のNANDセルユニットNAND-unselect内のビット線側セレクトゲート線SGDは、Vssのままとする(ラインB)。
【０１６４】
ここで、図２８に示すように、選択されたブロックBK<i>内の選択されたメモリセルMC-select1に対しては”0”-プログラミング（書き込み）を行い、選択されたブロックBK<i>内の選択されたメモリセルMC-select2に対しては”1”-プログラミング（書き込み禁止）を行うものとする。
【０１６５】
NANDセルユニットNAND-select1では、ビット線側セレクトゲートトランジスタがオンであるため、ビット線BL<0>の電位Vssは、NANDセルユニットNAND-select1内のメモリセルのチャネルに転送される。このため、選択されたブロックBK<i>内のワード線WL<2>にプログラム電位Vpgmが印加されると、選択されたメモリセルMC-select1に対しては、書き込み（閾値上昇）が許可される。
【０１６６】
これに対し、NANDセルユニットNAND-select2では、選択されたブロックBK<i>内のワード線WL<0>, WL<1>, WL<2>, WL<3>に転送電位Vpassが印加されると、ビット線側セレクトゲートトランジスタがカットオフする。このため、選択されたブロックBK<i>内のワード線WL<2>にプログラム電位Vpgmが印加されると、選択されたメモリセルMC-select2のチャネル電位がブーストされ、選択されたメモリセルMC-select2に対しては、書き込み（閾値上昇）が禁止される。
【０１６７】
また、選択されたブロックBK<i>内の非選択のNANDセルユニットNAND-unselectでは、ビット線側セレクトゲートトランジスタ及びソース線側セレクトゲートトランジスタは、共にオフのままである。このため、選択されたブロックBK<i>内のワード線WL<0>, WL<1>, WL<2>, WL<3>に転送電位Vpass及びプログラム電位Vpgmが印加されると、非選択のNANDセルユニットNAND-unselect内のメモリセルのチャネル電位がブーストされ、プログラムディスターブ（閾値変動）が防止される。
【０１６８】
この第二プログラミング手法では、第一プログラミング手法と比べると、選択されたブロックBK<i>内のNANDセルユニットNAND-select1, NAND-select2, NAND-unselectのチャネルの初期電位がプラス電位に設定されているため、非選択のNANDセルユニットNAND-unselect内のメモリセルのチャネル電位が十分にブーストされ、プログラム電位Vpgmが印加される非選択のメモリセルX1に対してプログラムディスターブの改善を十分に行うことができる。
【０１６９】
D.  その他  
第一及び第二プログラミング手法においては、図２１及び図２４に示すように、ビット線側セレクトゲート線SGDの電位は、Vsgd(例えば、4V)にした後、Vssを超え、Vsgd未満の電位、例えば、2V程度に設定される。この値は、”0”(=Vss)を転送できる値である。但し、これに限定されることはなく、例えば、ビット線側セレクトゲート線SGDの電位は、Vsgdのままでもよいし、また、VsgdからVssまで下げても構わない。
【０１７０】
また、第二プログラミング手法においては、図２４に示すように、ソース線側セレクトゲート線SGSの電位は、Vsgs(例えば、4V)にした後、再び、Vssまで低下させている。但し、これに限定されることはなく、例えば、ソース線側セレクトゲート線SGSの電位は、VsgsからVssよりも少し高いプラス電位に変更してもよい(ラインC)。この場合、このプラス電位は、ソース側セレクトゲートトランジスタのオフを確保できる電位とする。
【０１７１】
さらに、第二プログラミング手法においては、図２４に示すように、ワード線WL<0>, WL<1>, WL<2>, WL<3>の電位は、VP-preからVpass、さらにVpassからVpgmにしてもよいし、また、VP-preから一旦Vss又はその近くまで低下させ、その後、Vpass、さらにVpgmにしてもよい。
【０１７２】
(5)   まとめ
以上のように、本発明の実施形態によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのプログラムディスターブを改善することができる。
【０１７３】
４．  適用例  
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(NAND列)から構成されるBiCS-NANDフラッシュメモリに有効であるが、それ以外にも、BiCS技術が適用された三次元積層不揮発性半導体メモリに適用可能である。
【０１７４】
また、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるMONOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
【０１７５】
さらに、1つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
【０１７６】
５．  むすび  
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリのプログラムディスターブを改善することができる。
【０１７７】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１７８】
【図１】BiCS-NANDフラッシュメモリの鳥瞰図。
【図２】BiCS-NANDフラッシュメモリの平面図。
【図３】図２のIII-III線に沿う断面図。
【図４】図２のIV-IV線に沿う断面図。
【図５】NANDセルユニットの構造図。
【図６】NANDセルユニットの鳥瞰図。
【図７】メモリセルアレイの等価回路図。
【図８】BiCS-NANDと二次元NANDとの比較図。
【図９】ブロックレイアウトの第一例を示す図。
【図１０】ブロックレイアウトの第二例を示す図。
【図１１】ブロックレイアウトの第三例を示す図。
【図１２】ブロックレイアウトの第四例を示す図。
【図１３】ビット線側セレクトゲート線のレイアウトを示す図。
【図１４】図１３をデバイス化したときの平面図。
【図１５】ビット線側セレクトゲート線のレイアウトを示す図。
【図１６】図１５をデバイス化したときの平面図。
【図１７】ビット線側セレクトゲート線のレイアウトを示す図。
【図１８】ドライバの回路例を示す図。
【図１９】BiCSメモリのプログラムディスターブを説明する図。
【図２０】BiCSメモリのプログラムディスターブを説明する図。
【図２１】第一プログラミング手法を示すタイミング図。
【図２２】第一プログラミング手法の電位関係を示す図。
【図２３】第一プログラミング手法の電位関係を示す図。
【図２４】第二プログラミング手法を示すタイミング図。
【図２５】第二プログラミング手法の電位関係を示す図。
【図２６】ソース線側からチャネルの初期電位を設定する様子を示す図。
【図２７】第二プログラミング手法の電位関係を示す図。
【図２８】第二プログラミング手法の電位関係を示す図。
【符号の説明】
【０１７９】
WL<0>, …WL<3>:  ワード線、  BL<0>, …BL<m>:  ビット線、  SGS:  ソース線側セレクトゲート線、  SGD<0>, …SGD<5>:  ビット線側セレクトゲート線、  AA:  アクティブエリア。
【図１】
2009266946.tif 000003
【図２】
2009266946.tif 000004
【図３】
2009266946.tif 000005
【図４】
2009266946.tif 000006
【図５】
2009266946.tif 000007
【図６】
2009266946.tif 000008
【図７】
2009266946.tif 000009
【図８】
2009266946.tif 000010
【図９】
2009266946.tif 000011
【図１０】
2009266946.tif 000012
【図１１】
2009266946.tif 000013
【図１２】
2009266946.tif 000014
【図１３】
2009266946.tif 000015
【図１４】
2009266946.tif 000016
【図１５】
2009266946.tif 000017
【図１６】
2009266946.tif 000018
【図１７】
2009266946.tif 000019
【図１８】
2009266946.tif 000020
【図１９】
2009266946.tif 000021
【図２０】
2009266946.tif 000022
【図２１】
2009266946.tif 000023
【図２２】
2009266946.tif 000024
【図２３】
2009266946.tif 000025
【図２４】
2009266946.tif 000026
【図２５】
2009266946.tif 000027
【図２６】
2009266946.tif 000028
【図２７】
2009266946.tif 000029
【図２８】
2009266946.tif 000030