(57)【要約】【課題】  ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が確実に実施され、ポートへの保護抵抗の介そうを不要とすることができる電源回路を提供すること。【解決手段】  外部との入出力を行うＩ／Ｆ回路部２２への電源供給を行う第１電源部１１と、Ｉ／Ｆ回路部２２を含む装置内各部の制御や演算を行うＣＰＵコア部２１への電源供給を行う第２電源部１２を有する電源回路１において、第１電源部１１を起動する動作の基準電圧を第２電源部１２の出力する電源電圧にするＶＲＥＦ回路１１１、トランジスタＴＲ２，ＴＲ３、抵抗Ｒ２を備えた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
外部との入出力を行うインターフェース回路部への電源供給を行う第１電源部と、
前記インターフェース回路部を含む装置内各部の制御や演算を行うＣＰＵコア部への電源供給を行う第２電源部と、
を有する電源回路において、
前記第１電源部を起動する動作の基準電圧を前記第２電源部の出力する電源電圧にする起動制御手段を備えた、
ことを特徴とする電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記起動制御手段は、
前記第１電源部に設けられ、入力電圧が基準電圧から起動電圧に達すると、駆動を行い、前記第１電源部の出力動作を起動させる駆動素子と、
前記第２電源部の出力電圧を前記駆動素子の前記基準電圧とする電圧出力部と、
を備えた、
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置に対して複数の電源供給を行う電源回路の技術分野に属する。
【背景技術】
【０００２】
従来では、第１直流電源と、これより低電圧な第２直流電源により電源を供給し、第１直流電源と第２直流電源の間に、定電圧回路を介挿している（例えば、特許文献１参照。）。
【特許文献１】特開平１１−３０１３７８号公報（第２−４頁、全図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来にあっては、電源供給を受ける制御装置がＣＰＵコア部とＩ／Ｆ(インターフェース）回路部を備えている場合には、それぞれの必要とする電圧を個別の電源から供給することになり、その電源間のタイミングによっては、不具合を生じることがあり問題であった。
【０００４】
この点について詳しく説明する。
ＣＰＵコア部と、Ｉ／Ｆ回路部で必要電源電圧が異なり、それぞれのブロックに電源から必要な電圧を供給するマイコンに関して、電源電圧供給がＩ／Ｆ回路部に先に供給された場合、Ｉ／Ｏ（入出力）ポートの入力か出力かを決める初期設定が不定となり、Ｉ／Ｏが出力に設定された場合に、入力とショートを引き起こすことになっていた。入力側（信号源）のインピーダンスが小さい場合ポートショートによりラッチアップ、発熱による損傷を引き起こすという問題があった。
【０００５】
本発明は、上記問題点に着目してなされたもので、その目的とするところは、ＣＰＵコア部とＩ／Ｆ回路部に供給する電源間で、ＣＰＵコア部の電源立上りが先になるように制御されることで、ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が確実に実施され、ポートへの保護抵抗の介そうを不要とすることができる電源回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１記載の発明では、外部との入出力を行うインターフェース回路部への電源供給を行う第１電源部と、前記インターフェース回路部を含む装置内各部の制御や演算を行うＣＰＵコア部への電源供給を行う第２電源部と、を有する電源回路において、前記第１電源部を起動する動作の基準電圧を前記第２電源部の出力する電源電圧にする起動制御手段を備えた、ことを特徴とする。
【発明の効果】
【０００７】
よって、本発明にあっては、ＣＰＵコア部とＩ／Ｆ回路部（インターフェース回路部）に供給する電源間で、ＣＰＵコア部の電源立上りが先になるように制御されることで、ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が確実に実施され、ポートへの保護抵抗の介挿を不要とすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の電源回路を実現する実施の形態を、請求項１，２に係る発明に対応する実施例１に基づいて説明する。
【実施例１】
【０００９】
まず、構成を説明する。
図１は実施例１の電源回路を備えた装置部分のシステムブロック図である。
この装置部分は、電源回路１、マイコン２、バッテリ３、センサ４、センサ側Ｉ／Ｆ部５を主要な構成としている。
電源回路１は、第１電源部１１、第２電源部１２を主要な構成とし、バッテリ３を用いて、マイコン２の２箇所へ個別に電源供給を行う。
【００１０】
第１電源部１１は、マイコン２のＩ／Ｆ回路部２２へ電源電圧Ｖ１を供給する。
第２電源部１２は、マイコン２のＣＰＵコア部２１へ電源電圧Ｖ２を供給する。
なお、実施例１では、第１電源部１１と第２電源部１２の出力タイミングを所定のタイミングとするよう第１電源部１１及び第２電源部１２とが一体的に回路構成される。そのため、第１電源部１１と第２電源部１２の出力タイミングを制御している手段は、後述する回路構成に包含されている。
【００１１】
マイコン２は、制御等を行うために装置に設けられたものであって、ＣＰＵコア部２１とＩ／Ｆ回路部２２を備えている。
ＣＰＵコア部２１は、第２電源部１２から供給される電源電圧Ｖ２により作動し、マイコン２の内外の制御、演算等を行う。
Ｉ／Ｆ回路部２２は、第１電源部１１から供給される電源電圧Ｖ１により作動し、外部との入出力の処理を行う。例として実施例１では、センサ４からの入力信号を処理しＣＰＵコア部２１が処理できる信号に変換して出力する。
【００１２】
図２に示すのは、実施例１の電源回路１の具体的な回路例を示す図である。
図２に示す電源回路１の第１電源部１１は、抵抗Ｒ１，Ｒ２，Ｒ３、コンデンサＣ１，Ｃ２、トランジスタＴＲ１，ＴＲ２，ＴＲ３、ツェナーダイオードＺＤ１を主要な構成としている。
【００１３】
バッテリ３から第１電源部１１へは、バッテリ３のプラス端子からスイッチ６、ダイオードＤ１を介して、トランジスタＴＲ１のエミッタへ入力する。
ダイオードＤ１とトランジスタＴＲ１の間とグランドの間には、コンデンサＣ１を設ける。
【００１４】
トランジスタＴＲ１のコレクタは、電源電圧Ｖ１の出力端子に接続され、ベースは抵抗Ｒ１に接続されている。
抵抗Ｒ１は、トランジスタＴＲ１のベースに一端を接続し、トランジスタＴＲ２のコレクタに一端を接続している。
トランジスタＴＲ２は、コレクタを抵抗Ｒ１と接続し、ベースを抵抗Ｒ３とツェナーダイオードＺＤ１の間に接続し、エミッタを抵抗Ｒ２へ接続している。
【００１５】
トランジスタＴＲ１のコレクタと電源電圧Ｖ１の出力端子の間と、グランドの間には、コンデンサＣ２を設ける。
そして、コンデンサＣ２への接続部分と、トランジスタＴＲ１のコレクタの間をトランジスタＴＲ３のベース及びコレクタに接続する。
トランジスタＴＲ３は、ベースとコレクタを接続し、それをＴＲ１のコレクタと電源電圧Ｖ１及びコンデンサＣ２への間に接続する。エミッタは、ＴＲ２のエミッタと同様に抵抗Ｒ２へ接続する。
【００１６】
抵抗Ｒ２は一方をトランジスタＴＲ２のエミッタ及びトランジスタＴＲ３のエミッタへ接続し、他方は、第２電源部１２のトランジスタＴＲ４のコレクタと電源電圧Ｖ２の間に接続する。
トランジスタＴＲ１のエミッタとコンデンサＣ１との間から、抵抗Ｒ２の第２電源部１２の側の端部までの間に抵抗Ｒ３、ツェナーダイオードＺＤ１を直列に接続する。ツェナーダイオードＺＤ１は、カソードを抵抗Ｒ３へ、アノードを抵抗Ｒ２へ接続する。この抵抗Ｒ３、ツェナーダイオードＺＤ１でＶＲＥＦ回路１１１を構成する。
さらに、抵抗Ｒ３とツェナーダイオードＺＤ１の間をトランジスタＴＲ２のベースへ接続する。
【００１７】
次に、電源回路１の第２電源部１２は、抵抗Ｒ４，Ｒ５，Ｒ６、コンデンサＣ３，Ｃ４、トランジスタＴＲ４，ＴＲ５，ＴＲ６、ツェナーダイオードＺＤ２を主要な構成としている。
バッテリ３から第１電源部１１へのダイオードＤ１の下流を分岐させて、トランジスタＴＲ４のエミッタへ入力する。
ダイオードＤ１とトランジスタＴＲ４の間とグランドの間には、コンデンサＣ３を設ける。
【００１８】
トランジスタＴＲ４のコレクタは、電源電圧Ｖ２の出力端子に接続され、ベースは抵抗Ｒ４に接続されている。
抵抗Ｒ４は、トランジスタＴＲ４のベースに一端を接続し、トランジスタＴＲ５のコレクタに一端を接続している。
トランジスタＴＲ５は、コレクタを抵抗Ｒ４に接続し、ベースを抵抗Ｒ６とツェナーダイオードＺＤ２の間に接続し、エミッタを抵抗Ｒ５へ接続している。
トランジスタＴＲ４のコレクタと電源電圧Ｖ２の出力端子の間と、グランドの間には、コンデンサＣ４を設ける。
【００１９】
そして、コンデンサＣ４への接続部分と、トランジスタＴＲ４のコレクタの間をトランジスタＴＲ６のベース及びコレクタに接続する。
トランジスタＴＲ６は、ベースとコレクタを接続し、それをＴＲ４のコレクタと電源電圧Ｖ２及びコンデンサＣ４への間に接続する。エミッタは、ＴＲ５のエミッタと同様に抵抗Ｒ５へ接続する。
【００２０】
抵抗Ｒ５は一方をトランジスタＴＲ５のエミッタ及びトランジスタＴＲ６のエミッタへ接続し、他方はグランドに接続する。
トランジスタＴＲ４のエミッタとコンデンサＣ３の間からグランドまでの間に、抵抗Ｒ６、ツェナーダイオードＺＤ２を直列に接続する。
ツェナーダイオードＺＤ２は、カソードを抵抗Ｒ６へ、アノードをグランドへ接続する。この抵抗Ｒ６、ツェナーダイオードＺＤ２でＶＲＥＦ回路１２１を構成する。さらに、抵抗Ｒ６とツェナーダイオードＺＤ２の間をトランジスタＴＲ５のベースへ接続する。
そして、トランジスタＴＲ４のコレクタと接続したトランジスタＴＲ６のベース及びコレクタと電源電圧Ｖ２の出力端子の間を抵抗Ｒ２に接続する。
【００２１】
作用を説明する。
[第１電源部の出力と第２電源部の出力を所定のタイミングにする作用]
図３は実施例１における電圧ＶＩＧＮ、出力電圧Ｖ１、出力電圧Ｖ２のタイムチャートである。
マイコン２のＩ／Ｆ回路部２２への電源は、第１電源部１１により供給され、マイコン２のＣＰＵコア部２１への電源は、第２電源部１２により供給される。
ＣＰＵコア部２１は、第２電源部１２から供給される電源電圧Ｖ２によって作動し、制御、演算等を行う。Ｉ／Ｆ回路部２２は、第１電源部１１から供給される電源電圧Ｖ１によって作動し、外部機器との入出力の処理を行う。
【００２２】
スイッチ６が閉じると、トランジスタＴＲ１、ＶＲＥＦ回路１１１、トランジスタＴＲ４、ＶＲＥＦ回路１２１に電圧が供給される。
まず第２電源部１２から説明する。
第２電源部１２のＶＲＥＦ回路１２１の電圧Ｖref2が、トランジスタＴＲ５をオンする電圧Ｖbe未満の場合、トランジスタＴＲ５、トランジスタＴＲ４はオフなので、第２電源部１２の出力Ｖ２は０Ｖの状態である。
【００２３】
ＶＲＥＦ回路１２１の電圧Ｖref2がトランジスタＴＲ５をオンする電圧Ｖbe以上になると、トランジスタＴＲ５のコレクターエミッタ間はオンとなる。トランジスタＴＲ５がオンになることにより、トランジスタＴＲ４のエミッタからベースへ流れる電流が増加し、エミッタ−コレクタ間はオンとなり、電源電圧Ｖ２の出力端子に電圧が供給される。トランジスタＴＲ６のコレクタとベースが接続され、電源電圧Ｖ２に接続され、エミッタがトランジスタＴＲ５と同様に抵抗Ｒ５へ接続されているため、出力電圧Ｖ２の上昇リミットは、ＶＲＥＦ回路１２１の電圧Ｖref2によって設定される。例えば、ツェナー電圧約３．３Ｖのツェナーダイオードによりリミットされれば出力は３．３Ｖの低電圧出力になる（図３(b)参照）。
【００２４】
次に、第１電源部１１について説明する。基本動作は第２電源部１２と同じであるが、第１電源部１１のトランジスタＴＲ２がオンする電圧は、第２電源部１２のトランジスタＴＲ５がオンする電圧Ｖbeに、第２電源部１２の出力電圧Ｖ２を加えたＶbe＋Ｖ２となっている（図３(a)参照）。これは、第２電源部１２の出力電圧Ｖ２が第１電源部１１のＶＲＥＦ回路１１１のＧＮＤ（基準電圧）となっているためである。トランジスタＴＲ５のＶbeとＴＲ２のＶbeは、同じに予め設定されている。
【００２５】
ＶＲＥＦ回路１１１の電圧Ｖref1がＶbe＋Ｖ２以上になると、トランジスタＴＲ２のコレクタ−エミッタ間がオンとなる。トランジスタＴＲ２がオンになることにより、トランジスタＴＲ１のエミッタからベースに流れる電流が増加し、エミッタ−コレクタ間はオンとなり、電源電圧Ｖ１の出力端子に電圧が供給される。
このように実施例１の電源回路１では、トランジスタＴＲ２とトランジスタＴＲ５を駆動するためのＶＲＥＦ回路の電圧に電圧Ｖ２（＝Ｖref2）の電圧差があるため（図３参照）、ＣＰＵコア部２１への第２電源部１２の供給が立上ってから、Ｉ／Ｆ回路部２２への第１電源部１１の供給を実施することになる。
【００２６】
さらに、説明する。
ＣＰＵ(演算部)と周辺Ｉ／Ｏ(ポートなど)を1チップに集積した1チップマイコンにおいて、従来の0.35μｍ以上のプロセスを用いていた1チップマイコンでは、5V単一電源で作動可能であったが、それ以下のプロセスを採用し、シュリンク高集積化が通常になった現在では5V以下の電源にしないと細密なプロセス耐圧が確保できなくなっている。
【００２７】
車載機器の場合、Ｉ／Ｏポート部はノイズとマージンの関係により、5V以上でのインターフェースが要求されるためＩ／Ｏポート部と、その他の回路ブロックで電圧が異なることになり２電源が必要となる。ＣＰＵのクロックが低速でパワーが必要ない場合は、現状では1チップマイコンＩＣ内に5VからＣＰＵ等へ必要な電圧を供給するシリーズレギュレータを組み込んでいるが、さらに高集積、高クロック化されたＣＰＵではチップパワー上、外部から２電源供給となっている。
【００２８】
ＣＰＵコア部２１とＩ／Ｆ回路部２２で必要電源電圧が異なり、それぞれのブロックに電源からそれぞれの電圧を供給する必要のある、マイコン２に関して、電源電圧供給は、通常個別の電源から供給されており、電源間のタイミングは取られていない。
【００２９】
そのため、Ｉ／Ｆ回路部２２に先に供給された場合、Ｉ／Ｏポートの入力か出力を決める初期設定が不定となり、Ｉ／Ｏが出力に設定された場合に、入力とショートを引き起こす。
電源電圧供給が入力側（信号源）のインピーダンスが小さい場合ポートショートによりラッチアップ，発熱による損傷を引き起こすという問題がある。（この為、通常はポートにショート保護用の抵抗を介そうしているが、抵抗介そうによる、Ａ／Ｄ変換誤差（介そう抵抗と入力リーク電流による電圧ドロップ）や、電波による誤作動という問題が発生し余分なコンデンサ等の部品が追加となる。）
【００３０】
本実施例では、電源回路構成を図１に示すような第１電源部１１及び第２電源部１２とすることによって、ＣＰＵコア部２１とＩ／Ｆ回路部２２に供給する電源間でのタイミングを、ＣＰＵコア部２１への電源供給が立ち上がってから、Ｉ／Ｆ回路部２２への電源供給を実施できるようにする。
また、これは単純な回路構成に実現されている。
そして、Ｉ／Ｆ回路部２２の電源供給立ち上がりよりもＣＰＵコア部２１の電源供給立ち上がりが先に実施されるよう制御されることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定が実施される為、ポートへの保護抵抗介そうが不要になり、ポートショートによる不安定な動作を防止することになる。
【００３１】
図４は実施例１の電源回路１の試験用の回路構成を示す図である。図５は図４の回路構成における第１電源部の供給電圧Ｖ１と第２電源部の供給電圧Ｖ２のタイムチャートデータを示す図である。
実施例１の電源回路１を試験用に構成した図４の回路構成において、試験を行った結果が図５に示すものである。この図５に示すように、ＣＰＵコア部２１への電源供給である第２電源部１２の電圧Ｖ２が立ち上がってから、Ｉ／Ｆ回路部２２への電源供給である第１電源部１１の電圧Ｖ１が立上っていることが確認できる。
【００３２】
なお、第１電源部１１及び第２電源部１２では、出力電圧Ｖ１、Ｖ２の出力値が維持されることを追加して以下に説明しておく。
例えば、第２電源部１を例に説明すると、電源電圧Ｖ２が大きくなると、トランジスタＴＲ６のコレクタ−エミッタ間、ベース−エミッタ間を流れる電流が増加し、その分、トランジスタＴＲ２のコレクタ−エミッタ間を流れる電流が減少する。すると、トランジスタＴＲ４のエミッタ−ベース電流が減少し、トランジスタＴＲ４のエミッタ−コレクタ間をオフしようとする、もしくはオフするために電源電圧Ｖ２を小さくする。
【００３３】
また、これに対して、電源電圧Ｖ２が小さくなると、トランジスタＴＲ６のコレクタ−エミッタ間、ベース−エミッタ間を流れる電流が減少し、その分、トランジスタＴＲ５のコレクタ−エミッタ間を流れる電流が増加し、トランジスタＴＲ４のエミッタ−ベース電流が増加し、トランジスタＴＲ４のエミッタ−コレクタ間をオンしようとする、もしくはオンするために電源電圧Ｖ１を大きくする。
このようにして、電源電圧Ｖ２は設定された所定の電圧範囲を維持する。
第１電源部１１についても同様であるので、説明を省略する。
また、コンデンサＣ１〜Ｃ４により、電源電圧Ｖ１，Ｖ２の急峻な立上り、立下りは緩和される。
【００３４】
効果を説明する。
実施例１の電源回路にあっては、下記に列挙する効果を得ることができる。
(1)外部との入出力を行うＩ／Ｆ回路部２２への電源供給を行う第１電源部１１と、Ｉ／Ｆ回路部２２を含む装置内各部の制御や演算を行うＣＰＵコア部２１への電源供給を行う第２電源部１２を有する電源回路１において、第１電源部１１を起動する動作の基準電圧を第２電源部１２の出力する電源電圧にするＶＲＥＦ回路１１１、トランジスタＴＲ２，ＴＲ３、抵抗Ｒ２を備えたため、ＣＰＵコア部２１とＩ／Ｆ回路部２２（インターフェース回路部）に供給する電源間で、ＣＰＵコア部２１の電源立上りが先になることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介挿を不要とすることができる。また、ポートショートによる不安定な動作を防止することができる。また、これらの効果をコストを抑制した回路構成によって得ることができる。
【００３５】
(2)上記(1)において、起動制御手段は、第１電源部１１に設けられ、入力電圧が基準電圧から起動電圧に達すると、駆動を行い、第１電源部１１の出力動作を起動させるトランジスタＴＲ２と、第２電源部１２の出力電圧をトランジスタＴＲ２への入力電圧の基準電圧とする直列に設けられた抵抗Ｒ３とツェナーダイオードＺＤ１からなるＶＲＥＦ回路１１１を備えたため、第２電源部１２が立上り、出力電圧Ｖ２が出力されると、これを基準電圧として、トランジスタＴＲ２へＶＲＥＦ回路１１１から電圧が入力される。この電圧がトランジスタＴＲ２のＶbeに達すると、トランジスタＴＲ２が駆動し、第１電源部１１の出力動作が起動する。そのため、第１電源部１１は、第２電源部１２の出力電圧Ｖ２＋Ｖbeで起動することになり、ＣＰＵコア部２１とＩ／Ｆ回路部２２（インターフェース回路部）に供給する電源間で、ＣＰＵコア部２１の電源立上りが先になることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介挿を不要とすることができる。
【００３６】
以上、本発明の電源回路を実施例１に基づき説明してきたが、具体的な構成については、これらの実施例に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【００３７】
実施例１の電源回路は、バッテリを有する例えば車両や船舶等の移動体に用いられると起動動作が確実となり有利である。
【図面の簡単な説明】
【００３８】
【図１】実施例１の電源回路を備えた装置部分のシステムブロック図である。
【図２】実施例１の電源回路１の具体的な回路例を示す図である。
【図３】実施例１における電圧ＶＩＧＮ、出力電圧Ｖ１、出力電圧Ｖ２のタイムチャートである。
【図４】実施例１の電源回路１の試験用の回路構成を示す図である。
【図５】図４の回路構成における第１電源部の供給電圧Ｖ１と第２電源部の供給電圧Ｖ２のタイムチャートデータを示す図である。
【符号の説明】
【００３９】
１  電源回路
２  マイコン
３  バッテリ
４  センサ
５  センサ側Ｉ／Ｆ部
６  スイッチ
１１  第１電源部
１２  第２電源部
２１  ＣＰＵコア部
２２  Ｉ／Ｆ回路部
１１１  ＶＲＥＦ回路
１２１  ＶＲＥＦ回路
Ｃ１〜Ｃ４  コンデンサ
Ｄ１  ダイオード
Ｒ１〜Ｒ６  抵抗
ＴＲ１〜ＴＲ６  トランジスタ
Ｖ１  （第１電源部１１の出力する）電圧
Ｖ２  （第２電源部１２の出力する）電圧
Ｖbe  （トランジスタＴＲ２，ＴＲ５の）動作時ベース−エミッタ電圧
ＶＩＧＮ  ＩＧＮ電源電圧
Ｖref1  （トランジスタＴＲ２のベースへの）入力電圧
Ｖref2  （トランジスタＴＲ５のベースへの）入力電圧
ＺＤ１  ツェナーダイオード
ＺＤ２  ツェナーダイオード
【図１】
2009252122.tif 000003
【図２】
2009252122.tif 000004
【図３】
2009252122.tif 000005
【図４】
2009252122.tif 000006
【図５】
2009252122.tif 000007