(57)【要約】【課題】リーク電流を低減することが可能な半導体レーザおよびその製造方法を提供する。【解決手段】半導体レーザ１００では、第１導電型電流ブロック層１０７と半導体メサ１０５との間、および第１導電型電流ブロック層１０７と第２導電型電流ブロック層１０６との間に、電流リーク層１０８が形成される。この厚み0.2μm以下の薄い電流リーク層１０８は、第２導電型クラッド層１０４から第２導電型電流ブロック層１０６への正孔電流のリークパスとなる。このように厚み0.2μm以下の狭いリークパスに正孔電流を流すことにより、電気抵抗を高くすることができ、その結果、第１導電型電流ブロック層１０７および第２導電型電流ブロック層１０６からなる埋め込み部におけるリーク電流を低減することができる。【選択図】図２
2009266891.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に設けられ、活性層を含む半導体メサと、
前記基板の上に設けられ、前記半導体メサを埋め込む第２導電型電流ブロック層と、
前記第２導電型電流ブロック層の上に設けられ、前記半導体メサを埋め込む第１導電型電流ブロック層と、
前記活性層の上および前記第１導電型電流ブロック層の上に設けられた第２導電型クラッド層と、
前記第２導電型クラッド層の上に設けられたコンタクト層と、
を含む半導体レーザであって、
前記第１導電型電流ブロック層と前記半導体メサとの間、および前記第１導電型電流ブロック層と前記第２導電型電流ブロック層との間に、厚み0.2μm以下の第２導電型半導体層からなる電流リーク層が含まれることを特徴とする半導体レーザ。
【請求項２】
前記電流リーク層における不純物濃度が1×1017cm-3以下であることを特徴とする請求項１記載の半導体レーザ。
【請求項３】
前記半導体メサにおいては、前記活性層の下に第１導電型クラッド層が更に形成されており、
前記第２導電型電流ブロック層の上面の前記基板からの高さが、前記第１導電型クラッド層の上面の前記基板からの高さ以上であることを特徴とする請求項１または請求項２記載の半導体レーザ。
【請求項４】
基板の上に活性層のための第１III−Ｖ化合物半導体層を有機金属気相成長法で成長し、前記第１III−Ｖ化合物半導体層の上に形成したストライプ状のマスクを用いてドライエッチングを行い半導体メサを形成する第１工程と、
前記基板の上および前記半導体メサの脇に、前記半導体メサを埋め込む第２導電型電流ブロック層のための第２III−Ｖ化合物半導体層を有機金属気相成長法で成長する第２工程と、
前記第２工程にて前記半導体メサの脇に成長した前記第２III−Ｖ化合物半導体層をエッチングにより除去する第３工程と、
前記第２III−Ｖ化合物半導体層の上および前記第３工程により露出した前記半導体メサの脇に、厚み0.2μm以下の第２導電型電流リーク層のための第３III−Ｖ化合物半導体層を有機金属気相成長法で成長する第４工程と、
前記第３III−Ｖ化合物半導体層に接して第１導電型電流ブロック層のための第４III−Ｖ化合物半導体層を有機金属気相成長法で成長する第５工程と、
前記マスクを除去した後に、前記活性層の上および前記第４III−Ｖ化合物半導体層の上に、第２導電型クラッド層のための第５III−Ｖ化合物半導体層を有機金属気相成長法で成長する第６工程と、
前記第５III−Ｖ化合物半導体層の上に、第２導電型コンタクト層のための第６III−Ｖ化合物半導体層を有機金属気相成長法で成長する第７工程と、
を備えることを特徴とする半導体レーザの製造方法。
【請求項５】
前記第４工程においては、前記第３III−Ｖ化合物半導体層の不純物濃度が1×1017cm-3以下となるように、前記第３III−Ｖ化合物半導体層を成長することを特徴とする請求項４記載の半導体レーザの製造方法。
【請求項６】
前記第１工程においては、前記第１III−Ｖ化合物半導体層を成長する前に、第１導電型クラッド層のための第７III−Ｖ化合物半導体層を有機金属気相成長法で成長し、
前記第２工程においては、前記第２III−Ｖ化合物半導体層の上面の前記基板からの高さが前記第７III−Ｖ化合物半導体層の上面の前記基板からの高さ以上となるように、前記第２III−Ｖ化合物半導体層を成長することを特徴とする請求項４または請求項５記載の半導体レーザの製造方法。
【請求項７】
前記第３工程においては、塩素系のガスを用いて当該エッチングを行うことを特徴とする請求項４〜６の何れか１項に記載の半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１または２に示すように、活性層及びその周辺層を幅１μm前後の狭メサストライプ状にエッチングし、その両側面を半導体層から成る電流ブロック層で埋め込んだ、いわゆる埋め込みヘテロストラクチャー構造（Buried Heterostructure構造）の半導体レーザ（以下、「BHレーザ」という。）が知られている。
【特許文献１】特公平４−８２０７４号公報
【特許文献２】特公平１０−３４６８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図８は、従来のpn埋め込み型BHレーザ３００を示す。図８に示すように、BHレーザ３００は、n-InP基板３０１、n-InPクラッド層３０２、活性層（ＭＱＷ）３０３、p-InP電流ブロック層３０４、n-InP電流ブロック層３０５、p-InPクラッド層３０６、InGaAsコンタクト層３０７、SiO2絶縁層３０８、p電極３０９、n電極３１０を備える。このBHレーザ３００では、活性層３０３への電流注入を効率的に行うために、活性層３０３の脇にp-InP電流ブロック層３０４およびn-InP電流ブロック層３０５によるサイリスタ構造を設け、電流ブロックを行っている。これにより活性層３０３への電流狭窄構造が達成されている。
【０００４】
しかしながら、この構造においては、図８に示すように、その構造上p-InPクラッド層３０６からp-InP電流ブロック層３０４への正孔電流のリークパスａが存在しており、完全な電流ブロックとはなっていない。このリークパスａは、サイリスタ構造におけるベース電流に相当することになり、このベース電流がある値以上流れ込むことによりサイリスタがON状態となる。ON状態になると電流ブロック層自身に電流が流れ込み、リークパスｂにおける電流が大きくなり、BHレーザ３００における諸特性、特に高温での光出力、スロープ効率等の特性が劣化してしまうといった問題点がある。
【０００５】
そこで、本発明は上記に鑑みてなされたもので、リーク電流を低減することが可能な半導体レーザおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体レーザは、基板の上に設けられ、活性層を含む半導体メサと、前記基板の上に設けられ、前記半導体メサを埋め込む第２導電型電流ブロック層と、前記第２導電型電流ブロック層の上に設けられ、前記半導体メサを埋め込む第１導電型電流ブロック層と、前記活性層の上および前記第１導電型電流ブロック層の上に設けられた第２導電型クラッド層と、前記第２導電型クラッド層の上に設けられたコンタクト層と、を含む半導体レーザであって、前記第１導電型電流ブロック層と前記半導体メサとの間、および前記第１導電型電流ブロック層と前記第２導電型電流ブロック層との間に、厚み0.2μm以下の第２導電型半導体層からなる電流リーク層が含まれることを特徴とする。
【０００７】
また、本発明の半導体レーザの製造方法は、基板の上に活性層のための第１III−Ｖ化合物半導体層を有機金属気相成長法で成長し、前記第１III−Ｖ化合物半導体層の上に形成したストライプ状のマスクを用いてドライエッチングを行い半導体メサを形成する第１工程と、前記基板の上および前記半導体メサの脇に、前記半導体メサを埋め込む第２導電型電流ブロック層のための第２III−Ｖ化合物半導体層を有機金属気相成長法で成長する第２工程と、前記第２工程にて前記半導体メサの脇に成長した前記第２III−Ｖ化合物半導体層をエッチングにより除去する第３工程と、前記第２III−Ｖ化合物半導体層の上および前記第３工程により露出した前記半導体メサの脇に、厚み0.2μm以下の第２導電型電流リーク層のための第３III−Ｖ化合物半導体層を有機金属気相成長法で成長する第４工程と、前記第３III−Ｖ化合物半導体層に接して第１導電型電流ブロック層のための第４III−Ｖ化合物半導体層を有機金属気相成長法で成長する第５工程と、前記マスクを除去した後に、前記活性層の上および前記第４III−Ｖ化合物半導体層の上に、第２導電型クラッド層のための第５III−Ｖ化合物半導体層を有機金属気相成長法で成長する第６工程と、前記第５III−Ｖ化合物半導体層の上に、第２導電型コンタクト層のための第６III−Ｖ化合物半導体層を有機金属気相成長法で成長する第７工程と、を備えることを特徴とする。
【０００８】
このような本発明の半導体レーザおよびその製造方法によれば、第１導電型電流ブロック層と半導体メサとの間、および第１導電型電流ブロック層と第２導電型電流ブロック層との間に、厚み0.2μm以下の薄い第２導電型半導体層からなる電流リーク層が形成される。この厚み0.2μm以下の薄い電流リーク層は、第２導電型クラッド層から第２導電型電流ブロック層への正孔電流のリークパスとなる。このように厚み0.2μm以下の狭いリークパスに正孔電流を流すことにより、電気抵抗を高くすることができ、その結果、第１導電型電流ブロック層および第２導電型電流ブロック層からなる埋め込み部におけるリーク電流を低減することができる。したがって、サイリスタ構造がＯＮ状態となることを防止でき、その結果、半導体レーザにおける諸特性、特に高温での光出力、スロープ効率等の特性が劣化することを防止できる。
【０００９】
また、本発明の半導体レーザにおいては、前記電流リーク層における不純物濃度が1×1017cm-3以下であることが好ましい。
【００１０】
また、本発明の半導体レーザの製造方法の前記第４工程においては、前記第３III−Ｖ化合物半導体層の不純物濃度が1×1017cm-3以下となるように、前記第３III−Ｖ化合物半導体層を成長することが好ましい。
【００１１】
正孔電流のパスを高抵抗にしてリーク電流を低減するためには、正孔電流のリークパスとなる電流リーク層の不純物濃度を1×1017cm-3以下とすることが好適である。電流リーク層の不純物濃度をこのようにすれば、埋め込み部から活性層へのドーパントの拡散を抑え、非発光再結合を低減できる。
【００１２】
更に、電流リーク層の不純物濃度をゼロとすることにより、埋め込み部をpin構造とすることができる。この場合には、半導体レーザを低容量化することができ、高速応答に優れたレーザ構造とすることができる。なお、例えば特許文献２に記載されたような従来のpn埋め込み型半導体レーザは、半絶縁性埋め込み(Fe-InP等)半導体レーザなどに比べて、容量が大きく、高速駆動に向かないといった問題点がある。その理由としては、例えば、pnブロックの界面には、逆バイアスがかかり、空乏層ができるために、その部分が容量となり、全体として容量が大きくなることが挙げられる。本発明の半導体レーザおよびその製造方法は、このような従来のpn埋め込み型半導体レーザの問題点を上記構造により解決している。
【００１３】
また、本発明の半導体レーザの前記半導体メサにおいては、前記活性層の下に第１導電型クラッド層が更に形成されており、前記第２導電型電流ブロック層の上面の前記基板からの高さが、前記第１導電型クラッド層の上面の前記基板からの高さ以上であることが好ましい。
【００１４】
また、本発明の半導体レーザの製造方法の前記第１工程においては、前記第１III−Ｖ化合物半導体層を成長する前に、第１導電型クラッド層のための第７III−Ｖ化合物半導体層を有機金属気相成長法で成長し、前記第２工程においては、前記第２III−Ｖ化合物半導体層の上面の前記基板からの高さが前記第７III−Ｖ化合物半導体層の上面の前記基板からの高さ以上となるように、前記第２III−Ｖ化合物半導体層を成長することが好ましい。
【００１５】
このように、第２導電型電流ブロック層の高さを第１導電型クラッド層の高さ以上とすることにより、第１導電型電流ブロック層と第１導電型クラッド層とが電流リーク層のみを介して向かい合うことを防ぐことができる。上記構造により、第１導電型電流ブロック層と第１導電型クラッド層とが、電流リーク層に加え、更に第２導電型電流ブロック層または活性層を介して向かい合うこととなる。このように第１導電型電流ブロック層と第１導電型クラッド層との間を遠くすることにより、たとえ電流リーク層の厚みが0.2μm以下で薄い場合でも、また電流リーク層における不純物濃度が1×1017cm-3以下で低く更にはゼロである場合でも、第１導電型電流ブロック層から第１導電型クラッド層への電流リークを抑制することが可能となる。
【００１６】
また、本発明の半導体レーザの製造方法の前記第３工程においては、塩素系のガスを用いて当該エッチングを行うことが好ましい。
【００１７】
このように異方性のあるエッチングガスを用いることにより、第２工程にて成長した第２III−Ｖ化合物半導体層のうち、半導体メサの脇のもののみを除去することができる。
【発明の効果】
【００１８】
本発明によれば、リーク電流を低減することが可能な半導体レーザおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して本発明にかかる半導体レーザおよびその製造方法の好適な実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２０】
（半導体レーザ１００の構造）
図１は本実施形態に係る半導体レーザ１００の一部を示す斜視図であり、図２は図１のII-II断面図である。半導体レーザ１００は、いわゆる埋め込みヘテロストラクチャー構造（BuriedHeterostructure構造）の半導体レーザ（BHレーザ）である。半導体レーザ１００において、第１導電型の基板１０１の主面１０１ａ上には、第１導電型クラッド層１０２が設けられている。第１導電型の基板１０１は、例えばｎ型InP基板である。第１導電型クラッド層１０２は、例えばｎ型InPクラッド層である。
【００２１】
第１導電型クラッド層１０２上には、発光領域１０３が設けられている。発光領域１０３は、例えば多重量子井戸(Multiple Quantμm Well, MQW)構造を有しており、活性層を含む。
【００２２】
発光領域１０３上には、第２導電型クラッド層１０４の第１領域１０４ａが設けられている。第２導電型クラッド層１０４は、例えばｐ型InPクラッド層である。第１導電型クラッド層１０２、発光領域１０３、および第２導電型クラッド層１０４の第１領域１０４ａは半導体メサ１０５を形成する。この半導体メサ１０５は、例えば細長いストライプ形状を有する。
【００２３】
半導体メサ１０５を埋め込むように、第２導電型電流ブロック層１０６および第１導電型電流ブロック層１０７が基板１０１上に順に設けられている。第２導電型電流ブロック層１０６は、例えばｐ型InP電流ブロック層である。第１導電型電流ブロック層１０７は、例えばｎ型InP電流ブロック層である。
【００２４】
第１導電型電流ブロック層１０７と半導体メサ１０５との間、および第１導電型電流ブロック層１０７と第２導電型電流ブロック層１０６との間には、電流リーク層１０８が形成されている。この電流リーク層１０８は、厚み0.2μm以下の第２導電型半導体層からなり、例えばｐ型InP電流リーク層である。この電流リーク層１０８における不純物濃度は1×1017cm-3以下であることが好ましい。
【００２５】
第２導電型クラッド層１０４は更に第２領域１０４ｂを含み、この第２領域１０４ｂは、第１領域１０４ａおよび第１導電型電流ブロック層１０７上にわたって設けられている。この第２導電型クラッド層１０４の第２領域１０４ｂの上には、コンタクト層１０９が設けられている。
【００２６】
コンタクト層１０９上には、例えば半導体メサ１０５への電流狭窄を強化するための絶縁膜１１０が設けられている。絶縁膜１１０は、例えばＳｉＮやＳｉＯ２等の誘電体である。
【００２７】
コンタクト層１０９および絶縁膜１１０上には、第１金属電極（例えば、アノード電極）１１１が設けられている。また、基板１０１の裏面１０１ｂには、第２金属電極（例えば、カソード電極）１１２が設けられている。
【００２８】
（半導体レーザ１００の作用および効果）
続いて、本実施形態に係る半導体レーザ１００の作用および効果について説明する。半導体レーザ１００によれば、第１導電型電流ブロック層１０７と半導体メサ１０５との間、および第１導電型電流ブロック層１０７と第２導電型電流ブロック層１０６との間に、電流リーク層１０８が形成される。この厚み0.2μm以下の薄い電流リーク層１０８は、第２導電型クラッド層１０４から第２導電型電流ブロック層１０６への正孔電流のリークパスＡとなる。図４は、半導体レーザ１００におけるリークパスＡを示している。このように厚み0.2μm以下の狭いリークパスＡに正孔電流を流すことにより、電気抵抗を高くすることができ、その結果、第１導電型電流ブロック層１０７および第２導電型電流ブロック層１０６からなる埋め込み部におけるリーク電流を低減することができる。したがって、サイリスタ構造がＯＮ状態となることを防止でき、その結果、半導体レーザ１００における諸特性、特に高温での光出力、スロープ効率等の特性が劣化することを防止できる。
【００２９】
ここで、正孔電流のリークパスＡを高抵抗にしてリーク電流を低減するためには、正孔電流のリークパスＡとなる電流リーク層１０８の不純物濃度を1×1017cm-3以下とすることが好適である。電流リーク層１０８の不純物濃度をこのようにすれば、第１導電型電流ブロック層１０７および第２導電型電流ブロック層１０６からなる埋め込み部から活性層を含む発光領域１０３へのドーパントの拡散を抑え、非発光再結合を低減できる。
【００３０】
更に、電流リーク層１０８の不純物濃度をゼロとすることにより、埋め込み部をpin構造とすることができる。この場合には、半導体レーザ１００を低容量化することができ、高速応答に優れたレーザ構造とすることができる。なお、例えば特許文献２に記載されたような従来のpn埋め込み型半導体レーザは、半絶縁性埋め込み(Fe-InP等)半導体レーザなどに比べて、容量が大きく、高速駆動に向かないといった問題点がある。その理由としては、例えば、pnブロックの界面には、逆バイアスがかかり、空乏層ができるために、その部分が容量となり、全体として容量が大きくなることが挙げられる。本実施形態の半導体レーザ１００は、このような従来のpn埋め込み型半導体レーザの問題点を上記構造により解決している。
【００３１】
（半導体レーザ２００）
以上により、本実施形態の半導体レーザ１００の構造について図１および図２を参照しながら説明したが、本発明の半導体レーザの構造はこれに限られるものではない。図３を再び参照すると、リークパスＣが示されている。リークパスＣは、第１導電型電流ブロック層１０７から第１導電型クラッド層１０２へのリークパスである。上記の半導体レーザ１００では、電流リーク層１０８における不純物濃度を下げれば下げるほど、または電流リーク層１０８の厚みを薄くすればするほど、電流リーク層１０８を高抵抗化できるので有利になり、リーク電流の低減に寄与すると考えられる。しかしながら、その一方で、電流リーク層１０８の不純物濃度が低減し、または電流リーク層１０８の厚みが薄くなるということは、逆に言えば、第１導電型電流ブロック層１０７と第１導電型クラッド層１０２との間の第２導電型不純物の濃度が低減し、または第１導電型電流ブロック層１０７と第１導電型クラッド層１０２とが近づくとも言える。その結果、電流リーク層１０８の不純物濃度を低減し、電流リーク層１０８の厚みを薄くすることによって、図３に示すリークパスCにおける電流が大幅に増大してしまうというトレードオフが考えられる。そこで、以下では、これを改善した半導体レーザ２００の構造について、図４および図５を参照しながら説明する。
【００３２】
図４は、本実施形態の半導体レーザ２００の構造を示す断面図である。図４に示す半導体レーザ２００においては、図１に示した半導体レーザ１００と同様に、半導体メサ２０５において、活性層を含む発光領域２０３の下に第１導電型クラッド層２０２が形成されている。しかし、第２導電型電流ブロック層２０６の上面２０６ａの高さＤ１が第１導電型クラッド層２０２の上面２０２ａの高さＤ２より高いことで、図１に示した半導体レーザ１００と相違する。または、図５に示すように、半導体レーザ２００において、第２導電型電流ブロック層２０６の高さＤ１と第１導電型クラッド層２０２の高さＤ２とを略同一の高さにしてもよい。なお、本実施形態における高さＤ１および高さＤ２は、説明の便宜のために、基板２０１の裏面２０１ｂを基準とする高さとしている。
【００３３】
図４に示すように、第２導電型電流ブロック層２０６の高さＤ１を第１導電型クラッド層２０２の高さＤ２より高くすることにより、第１導電型電流ブロック層２０７と第１導電型クラッド層２０２とが電流リーク層２０８のみを介して向かい合うことを防ぐことができる。上記構造により、第１導電型電流ブロック層２０７と第１導電型クラッド層２０２とが、電流リーク層２０８に加え、更に第２導電型電流ブロック層２０６または発光領域２０３を介して向かい合うこととなる。このように第１導電型電流ブロック層２０７と第１導電型クラッド層２０２との間を遠くすることにより、たとえ電流リーク層２０８の厚みが0.2μm以下で薄い場合でも、また電流リーク層２０８における不純物濃度が1×1017cm-3以下で低く更にはゼロである場合でも、第１導電型電流ブロック層２０７から第１導電型クラッド層２０２への電流リークを抑制することが可能となる。もちろん、図５に示したような構造においても、同様のことが言える。
【００３４】
ここで、電流リーク層２０８における不純物濃度がゼロである場合には、電流リーク層２０８はp-InP層ではなく、i-InP層であることとなる。一般的に、活性層の脇にp-InP層を形成する場合に、pのドーパントとしてはZnを用いることが多い。しかし、このZnは活性層に拡散しやすいため、活性層へのZnの拡散に伴って非発光再結合が増加し、その結果として閾値が劣化するといった問題点等が知られている。一方、図4および図５に示す半導体レーザ２００の構造では、活性層を含む発光領域２０３の脇の層をp-InP層ではなくi-InP層とすることができるため、この場合にはZnの拡散の影響が少なく、低閾値電流を期待できる。
【００３５】
また、電流リーク層２０８における不純物濃度がゼロである場合には、第１導電型電流ブロック層２０７と第２導電型電流ブロック層２０６との間にi-InP層が挿入される形となるため、半導体レーザ２００の構造はpin構造となる。このことにより、半導体レーザ２００の低容量化が図られ、従来構造に対し高速駆動の観点でも優れた構造とすることができる。
【００３６】
（半導体レーザ１００，２００の製造方法）
以上により、本実施形態の半導体レーザ１００，２００の構造や作用効果について説明した。続いて、本実施形態に係る半導体レーザ１００，２００の製造方法について、図６および図７を参照しながら説明する。図６および図７は半導体レーザ１００，２００の製造過程における工程断面図である。
【００３７】
まず、図６（Ａ）に示すように、不純物濃度が1×1018cm-3のSiドープn型InP基板１０１に、不純物濃度が1×1018cm-3、厚み1500nmのSiドープn型InPクラッド層１０２（第７III−Ｖ化合物半導体層）を成長する。その後、厚み50nmおよび組成λ=1.20μmのInGaAsP-SCH層１０３ａ、バリア組成λ=1.10μmのInGaAsP-MQW活性層１０３ｂ（第１III−Ｖ化合物半導体層）、厚み50nmおよび組成λ=1.20μmのn型InGaAsP-SCH層１０３ｃの成長を行った後に、不純物濃度が1×1018cm-3、厚み400nmのZiドープp型InPクラッド層１０４の第１領域１０４ａを成長する。なお、InGaAsP-SCH層１０３ａ、InGaAsP-MQW活性層１０３ｂ、およびInGaAsP-SCH層１０３ｃは発光領域１０３を形成する。
【００３８】
次に、図６（Ｂ）に示すように、基板１０１までドライエッチングを行い、半導体メサ１０５を形成する。次に、図示はしないが、基板１０１までのドライエッチングによるダメージ層をウェットエッチングにより、0.1μm程度除去する。次に、図６（Ｃ）に示すように、p型InP電流ブロック層１０６（第２III−Ｖ化合物半導体層）で半導体メサ１０５を埋め込む。次に、図６（Ｄ）に示すように、塩素系のガスを用いてエッチングを行い、半導体メサ１０５の側面だけをエッチングする。塩素系ガスのように異方性のあるエッチングガスを用いることにより、図６（Ｃ）に示すp型InP電流ブロック層のうち、半導体メサ１０５の脇のp型InP電流ブロック層のみを除去することができる。
【００３９】
次に、図７（Ａ）に示すように、厚み0.2μm以下のp型InP電流リーク層１０８（第３III−Ｖ化合物半導体層）を成長する。次に、図７（Ｂ）に示すように、p型InP電流リーク層１０８の上に更にn型InP電流ブロック層１０７（第４III−Ｖ化合物半導体層）で半導体メサ１０５を埋め込み、その上に不純物濃度が1×1018cm-3、厚みが500nmのp型InPクラッド層１０４（第５III−Ｖ化合物半導体層）の第２領域１０４ｂを成長する。次に、p型InPクラッド層１０４の第２領域１０４ｂの上に、不純物濃度が1×1019cm-3、厚み200nmのZiドープn型InGaAsコンタクト層１０９（第６III−Ｖ化合物半導体層）を成長する。最後に、図７（Ｃ）に示すように、SiO2絶縁膜１１０を形成後、活性層１０３ｂの上部部分のみに窓開けを行い、p型上部電極１１１、n型裏面電極１１２を形成する。以上により、半導体レーザ１００が完成される。
【００４０】
なお、図６（Ｃ）において、p型InP電流ブロック層１０６の成長を活性層１０３ｂとn型InPクラッド層１０２との間の部分で止めるように制御することにより、図４に示したような半導体レーザ２００を製造することができる。図４の半導体レーザ２００では、n型InP電流ブロック層２０７とn型InPクラッド層２０２との間に、p型InP電流ブロック層２０６が確実に位置している。これにより、p型InP電流リーク層２０８の厚みが薄い、もしくは不純物濃度が低くても、n型InP電流ブロック層２０７からn型InPクラッド層２０２への電流リーク（図３のリークパスＣによる電流リーク)を防ぐことが可能となる。これにより、p型InP電流リーク層２０８の濃度低減が可能となり、電流リークを減らせ、pnpnサイリスタの耐圧を上げることが可能になるとともに、Zn等のpドーパントによる活性層への拡散が防げ、閾値等の劣化を防げる。また、電流ブロック部をpin構造とすることできるため、更なる低容量化が可能となり、高速駆動に適した半導体レーザとすることができる。
【図面の簡単な説明】
【００４１】
【図１】本実施形態に係る半導体レーザ１００を示す斜視図である。
【図２】本実施形態に係る半導体レーザ１００を示す断面図である。
【図３】図２の半導体レーザ１００におけるリーク電流のパスを示す図である。
【図４】本実施形態に係る半導体レーザ２００を示す断面図である。
【図５】本実施形態に係る半導体レーザ２００を示す断面図である。
【図６】本実施形態の半導体レーザ１００の製造過程における工程断面図である。
【図７】本実施形態の半導体レーザ１００の製造過程における工程断面図である。
【図８】従来のBHレーザを示す断面図である。
【符号の説明】
【００４２】
１００…半導体レーザ、１０１…基板、１０２…第１導電型クラッド層、１０３…発光領域、１０３ｂ…活性層、１０４…第２導電型クラッド層、１０５…半導体メサ、１０６…第２導電型電流ブロック層、１０７…第１導電型電流ブロック層、１０８…電流リーク層、１０９…コンタクト層、１１０…絶縁膜、１１１，１１２…電極、２００…半導体レーザ、２０１…基板、２０２…第１導電型クラッド層、２０３…発光領域、２０５…半導体メサ、２０６…第２導電型電流ブロック層、２０７…第１導電型電流ブロック層、２０８…電流リーク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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