(57)【要約】【課題】  ＣＰＵコア部とＩ／Ｆ回路部に供給する電源間で、ＣＰＵコア部の電源立上りが先になるように制御されることで、ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる電源回路を提供すること。【解決手段】  第１電源部１１の出力を放電して電源供給を開始させない放電回路１３１と、第２電源部１２の電圧が所定閾値に達するまでは、放電回路１３１が放電を行う状態にし、第２電源部１２の電圧が所定閾値を越えると、放電回路１３１が放電を停止し第１電源部１１の電圧の立上げを許可するタイミング制御部１３を備えた。【選択図】        図１
2009065745.tif 000002
【特許請求の範囲】
【請求項１】
外部との入出力を行うインターフェース回路部への電源供給を行う第１電源部と、
前記インターフェース回路部を含む装置内各部の制御や演算を行うＣＰＵコア部への電源供給を行う第２電源部と、
を有する電源回路において、
第１電源部の出力を放電して電源供給を開始させない放電手段と、
前記第２電源部の電圧が所定閾値に達するまでは、前記放電手段が放電を行う状態にし、前記第２電源部の電圧が所定閾値を越えると、前記放電手段が放電を停止し第１電源部の電圧の立上げを許可するタイミング制御手段と、
を備えたことを特徴とする電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記放電手段は、第１電源部の電源供給をトランジスタのスイッチングによりグランドに短絡することで放電を行うものであり、
前記タイミング制御手段は、第２電源部における最低動作可能電圧値と出力する電源電圧値の間に設定した所定電圧閾値と、第２電源部の出力する電源電圧値とを比較する比較器を備え、前記比較器の出力により前記放電手段のトランジスタをスイッチングする、
ことを特徴とする電源回路。
【請求項３】
請求項１または請求項２に記載の電源回路において、
第１電源部及び第２電源部は、
バッテリからの供給をスイッチングし、且つ所定電圧の供給電圧にするスイッチングトランジスタと、
スイッチングトランジスタを制御するための制御用トランジスタと、
前記制御用トランジスタのエミッタとエミッタを接続し、供給電圧が所定電圧より大きくなると前記スイッチングトランジスタの制御電流を減少させ、供給電圧が所定電圧より小さくなると前記スイッチングトランジスタの制御電流を増加させる調整用トランジスタと、
をそれぞれ備え、
第２電源部の制御用トランジスタへはバッテリからの供給を所定電位に設定された基準電圧が入力されるようにし、
第２電源部の制御用トランジスタのエミッタ及び調整用トランジスタのエミッタは、抵抗を介してグランド接地する構成とし、
前記タイミング制御手段は、第２電源部の制御用トランジスタのエミッタ及び調整用トランジスタのエミッタと抵抗の間の電位を、第２電源部における所定電圧閾値とする構成にした、
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置に対して複数の電源供給を行う電源回路の技術分野に属する。
【背景技術】
【０００２】
従来では、第１直流電源と、これより低電圧な第２直流電源により電源を供給し、第１直流電源と第２直流電源との間に、定電圧回路を介挿している（例えば、特許文献１参照。）。
【特許文献１】特開平１１−３０１３７８号公報（第２−４頁、全図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、電源供給を受ける制御装置がＣＰＵコア部とＩ／Ｆ（インターフェース）回路部を備えている場合には、それぞれの必要とする電圧を個別の電源から供給することになり、その電源間のタイミングによっては不具合を生じることがあり問題であった。
【０００４】
この点について詳しく説明する。
ＣＰＵコア部と、Ｉ／Ｆ回路部で必要電源電圧が異なり、それぞれのブロックに電源から必要な電圧を供給するマイコンに関して、電源電圧供給がＩ／Ｆ回路部に先に供給された場合、Ｉ／Ｏ（入出力）ポートの入力か出力かを決める初期設定が不定となり、Ｉ／Ｏが出力に設定された場合に、入力とショートを引き起こすことになっていた。入力側（信号源）のインピーダンスが小さい場合ポートショートによりラッチアップ、発熱による損傷を引き起こすという問題があった。
【０００５】
本発明は、上記問題点に着目してなされたもので、その目的とするところは、ＣＰＵコア部とＩ／Ｆ回路部に供給する電源間で、ＣＰＵコア部の電源立上りが先になるように制御されることで、ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる電源回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、外部との入出力を行うインターフェース回路部への電源供給を行う第１電源部と、前記インターフェース回路部を含む装置内各部の制御や演算を行うＣＰＵコア部への電源供給を行う第２電源部と、を有する電源回路において、第１電源部の出力を放電して電源供給を開始させない放電手段と、前記第２電源部の電圧が所定閾値に達するまでは、前記放電手段が放電を行う状態にし、前記第２電源部の電圧が所定閾値を越えると、前記放電手段が放電を停止し第１電源部の電圧の立上げを許可するタイミング制御手段と、を備えたことを特徴とする。
【発明の効果】
【０００７】
よって、本発明にあっては、ＣＰＵコア部とＩ／Ｆ回路部（インターフェース回路部）に供給する電源間で、ＣＰＵコア部の電源立上りが先になるように制御されることで、ＣＰＵコア部からＩ／Ｆ回路部へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の電源回路を実現する実施の形態を、請求項１，２，３に係る発明に対応する実施例１に基づいて説明する。
【実施例１】
【０００９】
まず、構成を説明する。
図１は実施例１の電源回路を備えた装置部分のシステムブロック図である。
この装置部分は、電源回路１、マイコン２、バッテリ３、センサ４、センサ側Ｉ／Ｆ部５を主要な構成としている。
電源回路１は、第１電源部１１、第２電源部１２、タイミング制御部１３を主要な構成とし、バッテリ３を用いて、マイコン２の２箇所へ個別に電源供給を行う。
【００１０】
第１電源部１１は、マイコン２のＩ／Ｆ回路部２２へ電源電圧Ｖ１を供給する。
第２電源部１２は、マイコン２のＣＰＵコア部２１へ電源電圧Ｖ２を供給する。
タイミング制御部１３は、第１電源部１１と第２電源部１２の出力タイミングの制御を行う。
【００１１】
マイコン２は、制御等を行うために装置に設けられたものであって、ＣＰＵコア部２１とＩ／Ｆ回路部２２を備えている。
ＣＰＵコア部２１は、第２電源部１２から供給される電源電圧Ｖ２により作動し、マイコン２の内外の制御、演算等を行う。
Ｉ／Ｆ回路部２２は、第１電源部１１から供給される電源電圧Ｖ１により作動し、外部との入出力の処理を行う。例として実施例１では、センサ４からの入力信号を処理しＣＰＵコア部２１が処理できる信号に変換して出力する。
【００１２】
図２に示すのは、実施例１の電源回路１の具体的な回路例を示す図である。
図２に示す電源回路１の第１電源部１１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、コンデンサＣ１，Ｃ２、トランジスタＴＲ１，ＴＲ２，ＴＲ３を主要な構成としている。
バッテリ３から第１電源部１１へは、バッテリ３のプラス端子からスイッチ６、ダイオードＤ１を介して、トランジスタＴＲ１のエミッタへ入力する。
ダイオードＤ１とトランジスタＴＲ１の間とグランドの間には、コンデンサＣ１を設けている。
【００１３】
トランジスタＴＲ１のコレクタは、電源電圧Ｖ１の出力端子に接続され、ベースは抵抗Ｒ１に接続されている。
抵抗Ｒ１は、トランジスタＴＲ１のベースに一端を接続し、トランジスタＴＲ２のコレクタに一端を接続している。
トランジスタＴＲ２は、コレクタを抵抗Ｒ１に接続し、ベースを抵抗Ｒ７とダイオードＤ３の間に接続し、エミッタを抵抗Ｒ２へ接続している。
【００１４】
トランジスタＴＲ１のコレクタと電源電圧Ｖ１の出力端子の間と、グランドの間には、コンデンサＣ２を設ける。
そして、コンデンサＣ２への接続部分とトランジスタＴＲ１のコレクタの間とグランド間には、抵抗Ｒ３と抵抗Ｒ４を直列して設ける。
【００１５】
トランジスタＴＲ３は、ベースを抵抗Ｒ３と抵抗Ｒ４の間に接続し、コレクタを抵抗Ｒ３の上流に接続し、エミッタを抵抗Ｒ２へ接続している。
抵抗Ｒ２は一方をトランジスタＴＲ２及びトランジスタＴＲ３のエミッタへ接続し、もう一方をグランドへ接地している。
【００１６】
電源回路１の第２電源部１２は、抵抗Ｒ５，Ｒ６、コンデンサＣ３，Ｃ４、トランジスタＴＲ４，ＴＲ５，ＴＲ６、ＶＲＥＦ部７を主要な構成としている。
バッテリ３から第２電源部１２へは、ダイオードＤ１から第１電源部１１への出力を分岐してトランジスタＴＲ４のエミッタへ入力する。
ダイオードＤ１とトランジスタＴＲ４の間とグランドの間には、コンデンサＣ３を設けている。
【００１７】
トランジスタＴＲ４のコレクタは、電源電圧Ｖ２の出力端子に接続され、ベースは抵抗Ｒ５に接続されている。
抵抗Ｒ５は、トランジスタＴＲ４のベースに一端を接続し、トランジスタＴＲ５のコレクタに一端を接続している。
トランジスタＴＲ５は、コレクタを抵抗Ｒ５に接続し、ベースをＶＲＥＦ部７へ接続し、エミッタを抵抗Ｒ６へ接続する。
【００１８】
トランジスタＴＲ４のコレクタと電源電圧Ｖ２の出力端子の間と、グランドの間には、コンデンサＣ４を設ける。
そして、コンデンサＣ２への接続部分とトランジスタＴＲ４のコレクタの間とグランド間には、トランジスタＴＲ６のベースとコレクタを接続し、エミッタを抵抗Ｒ６へ接続する。
抵抗Ｒ６は一方をトランジスタＴＲ５及びトランジスタＴＲ６のエミッタへ接続し、もう一方をグランドへ接地している。
【００１９】
電源回路１のタイミング制御部１３は、電圧比較器ＩＣ１、ダイオードＤ２，Ｄ３、抵抗Ｒ７，Ｒ８、トランジスタＴＲ７を主要な構成としている。
電圧比較器ＩＣ１は、プラス入力端子を第２電源部１２のトランジスタＴＲ４のコレクタと電源電圧Ｖ２の出力端子の間に接続し、マイナス入力端子を第２電源部１２のトランジスタＴＲ５，ＴＲ６のエミッタ端子と抵抗Ｒ６の間に接続する。そして出力端子は２つに分岐させて、一方をダイオードＤ２のカソードへ接続し、もう一方をダイオードＤ３のカソードへ接続する。そして電圧比較器ＩＣ１は、２つの入力端子の入力の比較結果を出力する。具体的には、マイナス入力端子への入力に対してプラス入力端子への入力が超えているならば所定の正出力、マイナス入力端子への入力に対してプラス入力端子への入力が超えないならば所定の負出力を行う。
【００２０】
ダイオードＤ２のアノードは、抵抗Ｒ８を介してトランジスタＴＲ７のベースへ接続する。トランジスタＴＲ７は、エミッタをコンデンサＣ２の上流へ接続し、コレクタをグランドへ接地し、ベースを抵抗Ｒ８へ接続する。
ダイオードＤ３のアノードは、抵抗Ｒ７を介して、トランジスタＴＲ４のコレクタと電源電圧Ｖ２の出力端子の間に接続する。また、ダイオードＤ３のアノードと抵抗Ｒ７の間は、トランジスタＴＲ２のベースへ接続する。
このタイミング制御部１３において、トランジスタＴＲ７、抵抗Ｒ８、ダイオードＤ２を放電回路１３１とする。
【００２１】
図３は実施例１の電源回路のＶＲＥＦ部の回路例を示す図である。
ＶＲＥＦ部７は、抵抗Ｒ９、ツェナーダイオードＺＤ１からなり、ツェナーダイオードＺＤ１はカソードをグランドに接地し、アノードをＶＲＥＦ部７の出力としてトランジスタＴＲ５のベースへ接続する。ツェナーダイオードＺＤ１のアノード側には、バッテリ３の出力を、抵抗Ｒ９を介して接続する。
【００２２】
作用を説明する。
[第１電源部における電圧供給作用]
実施例１の電源回路の第１電源部１１における電圧供給作用について説明する。
トランジスタＴＲ２のベースへ所定電圧が入力されて（詳細は後述する）、トランジスタＴＲ２のコレクタ−エミッタ間がオンになると、トランジスタＴＲ１のエミッタ−ベースに引き込む電流が増加して、トランジスタＴＲ１のエミッタ−コレクタ間がオンになる。
これによりバッテリ３からの電流が、トランジスタＴＲ１のエミッタ−コレクタ間で通過させる分、電源電圧Ｖ１の出力端子へ供給されることになる。実施例１では、電源電圧Ｖ１の出力を５Ｖに設定している。
【００２３】
また、電源電圧Ｖ１は、抵抗Ｒ３，Ｒ４により分圧され、その中間電位がトランジスタＴＲ３のベースへ入力される。また、トランジスタＴＲ２，ＴＲ３のエミッタは互いに接続されている。このため、トランジスタＴＲ１のエミッタ−コレクタ間のオンによる電源電圧Ｖ１が大きくなると、それを抵抗Ｒ３，Ｒ４で分圧してベースへ入力するトランジスタＴＲ３のコレクタ−エミッタ間を流れる電流が増加し、その分、トランジスタＴＲ２のコレクタ−エミッタ間を流れる電流が減少する。
【００２４】
すると、トランジスタＴＲ１のエミッタ−ベース電流が減少し、トランジスタＴＲ１のエミッタ−コレクタ間をオフしようとする、もしくはオフする。このため電源電圧Ｖ１を低くすることになる。
【００２５】
一方、電源電圧Ｖ１が低下すると、それを抵抗Ｒ３，Ｒ４で分圧してベースへ入力するトランジスタＴＲ３のコレクタ−エミッタ間を流れる電流が減少し、その分、トランジスタＴＲ２のコレクタ−エミッタ間を流れる電流が増加し、トランジスタＴＲ１のエミッタ−ベース電流が増加し、トランジスタＴＲ１のエミッタ−コレクタ間をオンするため、電源電圧Ｖ１を高くする。
以上説明した作用により、電源電圧Ｖ１は設定した所定の電圧範囲を維持する。
なお、コンデンサＣ１，Ｃ２は、電源電圧Ｖ１の急速な立上り、立下りを緩和する。
【００２６】
[第２電源部における電圧供給作用]
実施例１の電源回路の第２電源部１２における電圧供給作用について説明する。
ＶＲＥＦ部７による電圧ＶＲＥＦがトランジスタＴＲ５へ入力されて、トランジスタＴＲ５のコレクタ−エミッタ間がオンになると、トランジスタＴＲ４のエミッタ−ベースに引き込む電流が増加して、トランジスタＴＲ４のエミッタ−コレクタ間がオンになる。
【００２７】
これによりバッテリ３からの電流が、トランジスタＴＲ４で通過させる分、電源電圧Ｖ２の出力端子へ供給されることになる。この第２電源部１２は、トランジスタＴＲ５，ＴＲ６のエミッタが接続され、抵抗Ｒ６を介してグランド接地されるとともに、トランジスタＴＲ６のコレクタとベースは接続され、トランジスタＴＲ４のコレクタへ接続されている。そのため、ＶＲＥＦ部７から出力される電圧ＶＲＥＦは、トランジスタＴＲ５のベース−エミッタ電圧と抵抗Ｒ６における電圧降下分を加えたものとなり、トランジスタＴＲ６がベースとコレクタを接続して同等の電圧降下を生じることにより、電源電圧Ｖ２は電圧ＶＲＥＦと同電位となる。
【００２８】
つまり、電源電圧Ｖ２はＶＲＥＦ部７の電圧ＶＲＥＦに設定される。
そしてトランジスタＴＲ４のエミッタ−コレクタ間のオンによる電源電圧Ｖ２が大きくなると、トランジスタＴＲ６のコレクタ−エミッタ間、ベースエミッタ間を流れる電流が増加し、その分、トランジスタＴＲ５のコレクタ−エミッタ間を流れる電流が減少する。
【００２９】
すると、トランジスタＴＲ４のエミッタ−ベース電流が減少し、トランジスタＴＲ４のエミッタ−コレクタ間をオフしようとする、もしくはオフするため電源電圧Ｖ２を低くする。
【００３０】
電源電圧Ｖ２が低下すると、トランジスタＴＲ６のコレクタ−エミッタ間、ベースエミッタ間を流れる電流が減少し、その分、トランジスタＴＲ５のコレクタ−エミッタ間を流れる電流が増加し、トランジスタＴＲ４のエミッタ−ベース電流が増加し、トランジスタＴＲ４のエミッタ−コレクタ間をオンするため、電源電圧Ｖ２を高くする。
この作用により、電源電圧Ｖ２は設定した所定の電圧範囲を維持する。
なお、コンデンサＣ３，Ｃ４は電源電圧Ｖ２の急速な立上り、立下りを緩和する。
【００３１】
[タイミング制御作用]
実施例１の電源回路１のタイミング制御作用について説明する。
図４は、バッテリ３からの供給電圧、第１電源部の電源電圧Ｖ１、第２電源部の電源電圧Ｖ２のタイムチャートである。
実施例１の電源回路１では、スイッチ６が閉路すると、ダイオードＤ１を介し、第１電源部１１と第２電源部１２のトランジスタＴＲ１，ＴＲ４及びＶＲＥＦ部７に供給され、まず第２電源の電源電圧Ｖ２、つまり電圧ＶＲＥＦが発生する。すると、同時に電圧比較器ＩＣ１のマイナス入力端子にも供給される。この時、第２電源部１２の出力は放電状態でグランド電圧（ＧＮＤ）＝０Ｖであり、電圧比較器ＩＣ１のプラス端子も０Ｖとなっている。
【００３２】
従って、電圧比較器ＩＣ１の出力はＬレベル、つまり０Ｖとなっており、出力に繋がるダイオードＤ２，Ｄ３を介して、第１電源部１１のＶＲＥＦ（トランジスタＴＲ２のベース入力）とトランジスタＴＲ７のベースが約０Ｖへバイアスされる。これにより、第１電源部１１の出力は、トランジスタＴＲ７のエミッタ電位、約０Ｖを維持する。
【００３３】
次に第２電源部１２の出力Ｖ２が上昇し、電圧ＶＲＥＦからトランジスタＴＲ５のベース−エミッタ間の電圧Ｖbeを減算した値が電圧比較器ＩＣ１の閾値として設定したＶｈ（例えば２．７Ｖ）を超える。すると、電圧比較器ＩＣ１の出力はＬレベルから反転してＨレベルとなり、第１電源部１１のＶＲＥＦ（トランジスタＴＲ２のベース入力）は抵抗Ｒ７を介して第２電源部１２の出力が印加される。そのためトランジスタＴＲ７のベースはバイアスがなくなり第１電源部１１の放電回路１３１がオフとなることで、第１電源部１１の出力は、第２電源の出力の所定倍（例えば１．５２倍）、つまり抵抗Ｒ３，Ｒ４の比で出力がされる。
【００３４】
これにより、マイコン２のＣＰＵコア部２１、Ｉ／Ｆ回路部２２が要求するタイミングで、電源電圧を供給することが実現する（図４の立上り部分参照）。
言い換えると、第２電源部１２の最低動作電圧ＶＬと、第２電源部１２の出力電圧Ｖ２の間に設定した、閾値電圧Ｖｈが立ち上がった時点、つまり第２電源部１２の電源電圧がＶＬまで立ち上がった時間ＴＬからさらにＶｈまで立ち上がった時間（ＴＬ＋α）の後、第１電源部１１が立ち上がるようにして、Ｉ／Ｆ回路部２２への電源供給後に、ＣＰＵコア部２１への電源供給を行う。
【００３５】
スイッチ６が開路（オフ）時は、閉路時と逆の動作となり、第２電源部１２の出力が電圧比較器ＩＣ１の閾値Ｖｈを下回った場合、電圧比較器ＩＣ１の出力は、Ｈレベルから反転し、Ｌレベル、つまりＧＮＤ＝０Ｖとなる。そして、出力に繋がるダイオードＤ２，Ｄ３を介して、第１電源部１１のＶＲＥＦ（トランジスタＴＲ２のベース入力）とトランジスタＴＲ７のベースが０Ｖへバイアスされる。これにより、第１電源部１１の出力はトランジスタＴＲ７のエミッタ電位が０Ｖになるまで一気に放電し、その後、図示しない第１電源部１１の回路負荷及び抵抗Ｒ３，Ｒ４を通じグランド（ＧＮＤ＝０Ｖ）へ放電する（図４の立下り部分参照）。
【００３６】
このように実施例１では、第２電源部１２の電源電圧Ｖ２が所定電圧Ｖｈを越えるまで、放電回路１３１の放電により、第１電源部１１の電源電圧Ｖ１が０Ｖに抑制され、その後に放電回路１３１が放電経路をオフにすることにより立ち上がるようにする。そのため、ＣＰＵコア部２１へ電源電圧Ｖ２を供給した後、Ｉ／Ｆ回路部２２への電源電圧Ｖ１が供給される。
【００３７】
よって、Ｉ／Ｏポートの初期設定が良好に行われることになり、不具合を生じることがなくなる。なお、このＩ／Ｏポートの初期設定の不定による入力とのショート、これによるラッチアップや損傷などの問題を回避するためには、従来、ポートにショート保護用の抵抗を介そうしているが、抵抗介そうによるＡ／Ｄ変換誤差（介そう抵抗と入力リーク電流による電圧ドロップ）や、電波による誤作動という問題が発生し余分なコンデンサ等の部品の追加となってしまう。
実施例１の電源回路１では、このような問題が生じた後の対策を行う部品の追加を行うことなく、問題自体が生じないようにすることができ、より好ましい電源回路１となる。また、コストを抑制したものとなる。
【００３８】
次に、効果を説明する。
実施例１の電源回路にあっては、下記に列挙する効果を得ることができる。
【００３９】
(1)外部との入出力を行うＩ／Ｆ回路部２２への電源供給を行う第１電源部１１と、Ｉ／Ｆ回路部２２を含む装置内各部の制御や演算を行うＣＰＵコア部２１への電源供給を行う第２電源部１２を有する電源回路１において、第１電源部１１の出力を放電して電源供給を開始させない放電回路１３１と、第２電源部１２の電圧が所定閾値に達するまでは、放電回路１３１が放電を行う状態にし、第２電源部１２の電圧が所定閾値を越えると、放電回路１３１が放電を停止し第１電源部１１の電圧の立上げを許可するタイミング制御部１３を備えたため、ＣＰＵコア部２１とＩ／Ｆ回路部２２（インターフェース回路部）に供給する電源間で、ＣＰＵコア部２１の電源立上りが先になるように制御されることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる。
【００４０】
(2)放電回路１３１は、第１電源部１１の電源供給をトランジスタＴＲ７のスイッチングによりグランドに短絡することで放電を行うものであり、タイミング制御部１３は、第２電源部１２における最低動作可能電圧値ＶＬと出力する電源電圧値の間に設定した所定電圧閾値Ｖｈと、第２電源部１２の出力する電源電圧値Ｖ２とを比較する電圧比較器ＩＣ１を備え、電圧比較器ＩＣ１の出力により放電回路１３１のトランジスタＴＲ７をスイッチングするため、スイッチ６のオン時に、第２電源部１２の出力である電源電圧Ｖ２が、所定電圧閾値Ｖｈに達するまでは、グランドへの短絡により第１電源部１１の電源電圧Ｖ１は、０Ｖになる。そして、電源電圧Ｖ２が所定電圧閾値Ｖｈを越えると、トランジスタＴＲ７の切り替えにより電源電圧Ｖ１のグランド短絡がなくなり、電源電圧Ｖ１が立ち上がる。このようにして、第１電源部１１と第２電源部１２の電源供給のタイミングを制御して、ＣＰＵコア部２１とＩ／Ｆ回路部２２（インターフェース回路部）に供給する電源間で、ＣＰＵコア部２１の電源立上りが先になるように制御されることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる。
【００４１】
また、スイッチ６のオフ時には、第２電源部１２が所定電圧閾値Ｖｈより下回ることにより電圧比較器ＩＣ１がトランジスタＴＲ７をオンにするため、第１電源部１１、第２電源部１２における電圧が一気にグランドへ排出され、立下りを早い良好な特性にすることができる。
【００４２】
(3)第１電源部１１及び第２電源部１２は、バッテリ３からの供給をスイッチングし、且つ所定電圧の供給電圧にするトランジスタＴＲ１，ＴＲ４と、トランジスタＴＲ１，ＴＲ４を制御するためのトランジスタＴＲ２，ＴＲ５と、トランジスタＴＲ２，ＴＲ５のエミッタとエミッタを接続し、供給電圧が所定電圧より大きくなるとトランジスタＴＲ１，ＴＲ４の制御電流を減少させ、供給電圧が所定電圧より小さくなるとトランジスタＴＲ１，ＴＲ４の制御電流を増加させるトランジスタＴＲ３，ＴＲ６をそれぞれ備え、第２電源部１２のトランジスタＴＲ２へはバッテリ３からの供給を所定電位に設定された基準電圧が入力されるようにし、第２電源部１２のトランジスタＴＲ２のエミッタ及びトランジスタＴＲ６のエミッタは、抵抗Ｒ６を介してグランド接地する構成とし、タイミング制御部１３は、第２電源部１２のトランジスタＴＲ５のエミッタ及びトランジスタＴＲ６のエミッタと抵抗Ｒ６の間の電位を、第２電源部１２における所定電圧閾値Ｖｈとする構成にしたため、第１電源部１１及び第２電源部１２の供給電圧を安定させることができ、タイミング制御部１３は特段の構成の追加なく、所定電圧閾値Ｖｈを得ることができ、コストを抑制して、ＣＰＵコア部２１とＩ／Ｆ回路部２２（インターフェース回路部）に供給する電源間で、ＣＰＵコア部２１の電源立上りが先になるように制御されることで、ＣＰＵコア部２１からＩ／Ｆ回路部２２へＩ／Ｏ初期設定（設定用レジスタを通常入力指定）が実施されるため、ポートへの保護抵抗の介そうを不要とすることができる。
【００４３】
以上、本発明の電源回路１を実施例１に基づき説明してきたが、具体的な構成については、これらの実施例に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【００４４】
実施例１の電源回路は、バッテリを有する例えば車両や船舶等の移動体に用いられると有利である。
【図面の簡単な説明】
【００４５】
【図１】実施例１の電源回路を備えた装置部分のシステムブロック図である。
【図２】実施例１の電源回路１の具体的な回路例を示す図である。
【図３】実施例１の電源回路のＶＲＥＦ部の回路例を示す図である。
【図４】バッテリからの供給電圧、第１電源部の電源電圧Ｖ１、第２電源部の電源電圧Ｖ２のタイムチャートである。
【符号の説明】
【００４６】
１  電源回路
２  マイコン
３  バッテリ
４  センサ
５  センサ側Ｉ／Ｆ部
６  スイッチ
７  ＶＲＥＦ部
１１  第１電源部
１２  第２電源部
１３  タイミング制御部
１３１  放電回路
２１  ＣＰＵコア部
２２  Ｉ／Ｆ回路部
Ｃ１〜Ｃ４  コンデンサ
Ｄ１〜Ｄ３  ダイオード
ＩＣ１  電圧比較器
Ｒ１〜Ｒ９  トランジスタ
ＴＲ１〜ＴＲ７  トランジスタ
ＺＤ１  ツェナーダイオード
【図１】
2009065745.tif 000003
【図２】
2009065745.tif 000004
【図３】
2009065745.tif 000005
【図４】
2009065745.tif 000006