(57)【要約】【課題】不揮発性記憶素子およびそれを用いた不揮発性半導体装置として適している新しい材料を提供する。【解決手段】第１電極層３と、第２電極層１と、第１電極層１と第２電極層３との間に介在させ、両電極層１、３間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層２とを備え、この抵抗変化層２は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足するように抵抗変化層２が構成されている。【選択図】図１
2009266924.tif 000002
【特許請求の範囲】
【請求項１】
第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する不揮発性記憶素子。
【請求項２】
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘ＜４．６を満足する請求項１に記載の不揮発性記憶素子。
【請求項３】
第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足し、
前記ニッケル硫化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
【請求項４】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２の電極配線との間に介在させ、前記第１の電極配線および前記第２の電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する不揮発性半導体装置。
【請求項５】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において、互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極層と、前記第２の電極配線と接続される第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する不揮発性半導体装置。
【請求項６】
前記不揮発性記憶素子のそれぞれは、前記第１電極層と前記第２電極層との間に整流素子を具備しており、当該整流素子は前記抵抗変化層と電気的に接続されている請求項４または請求項５に記載の不揮発性半導体装置。
【請求項７】
請求項４乃至請求項６の何れかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える不揮発性半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配置された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する不揮発性半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、両電極層間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する不揮発性半導体装置。
【請求項１０】
請求項４、請求項５または請求項８に記載の不揮発性半導体装置を備える請求項９に記載の不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報などのデータを保存するため、固体記憶素子に対し容量の増大及びデータの転送の高速化の要求がますます高まりつつある。こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、電極と抵抗変化膜で構成される可変抵抗素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
【０００３】
このような期待に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）など）を用いて固体記憶素子を構成する技術が米国特許第６，２０４，１３９号明細書に開示されている。これらの材料は、所定の電気的パルスに応じてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値の状態を異なる数値の記憶に用いることにより、不揮発性の記憶素子として用いるものである。
【０００４】
電気的パルスにより抵抗値が変化する材料としてペロブスカイト材料が開示されている（例えば、特許文献１および特許文献２参照）。
【特許文献１】米国特許第６，２０４，１３９号明細書
【特許文献２】米国特許第６，８１５，７４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
固体記憶素子は一般にはＭＯＳ型電界効果トランジスタを作製した基板上に作製される構成である。ＭＯＳ型電界効果トランジスタの性能を損なわないためにも、ＭＯＳ型電界効果トランジスタが作製された基板を用いて固体記憶素子を作製する場合、６００℃程度、好ましくは５００℃程度以下で固体記憶素子を作製しなければならない。
【０００６】
しかしながら、ペロブスカイト材料を用いて固体記憶素子を構成すると、ペロブスカイト材料を成膜するためには、通常、基板の温度を７００℃以上にする必要があり、ＭＯＳ型電界効果トランジスタの性能を損なってしまう。
【０００７】
そこで本発明はペロブスカイト材料より低温で作製することができ、高信頼性の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の不揮発性記憶素子は、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する。
【０００９】
また、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘ＜４．６を満足することが好ましい。
【００１０】
本発明の不揮発性記憶素子の製造方法は、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足し、前記ニッケル硫化物をスパッタ法により形成する。
【００１１】
以上のような構成および製造方法とすることで、４００℃以下の低温で作製可能な不揮発性記憶素子を実現できる。
【００１２】
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２の電極配線との間に介在させ、前記第１の電極配線および前記第２の電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する。
【００１３】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において、互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極層と、前記第２の電極配線と接続される第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する。
【００１４】
上記発明に係る不揮発性半導体装置において、前記不揮発性記憶素子のそれぞれは、前記第１電極層と前記第２電極層との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることが好ましい。
【００１５】
また、本発明に係る不揮発性半導体装置は、上記発明に係る不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えるような構成としてもよい。
【００１６】
また、本発明に係る不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配置された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極層および前記第２電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する。
【００１７】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に介在させ、両電極層間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をＮｉＳｘと表した場合に、４．２＜ｘを満足する。このように構成された不揮発性半導体装置が、上記発明に係る不揮発性半導体装置をさらに備えるような構成であってもよい。
【００１８】
以上のような構成および製造方法とすることで、４００℃以下の低温で不揮発性記憶素子を作製することが可能であり、不揮発性半導体装置に低温で作製可能な不揮発性記憶素子を用いることで、ＭＳＯ型電界効果トランジスタの性能を損なうことなく、より安定した不揮発性半導体装置を実現できる。
【発明の効果】
【００１９】
本発明の不揮発性記憶素子に用いる可変抵抗素子の抵抗変化膜に硫化ニッケルを用いることにより、形成温度の低温化が可能となり、その不揮発性記憶素子を用いることでＭＯＳ型電界効果トランジスタの性能を損なうことを防ぐことができ、安定した不揮発性半導体装置を得るという大きな効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。
【００２１】
（第１の実施の形態）
（不揮発性記憶素子の構成）
図１は本発明に係る不揮発性記憶素子を示す断面図である。図１に示す不揮発性記憶素子１Ａは基板５上に絶縁層となる酸化膜層４を形成し、その上に第１電極層３を設け、第１電極層３の上に抵抗変化層２を形成し、抵抗変化層２上に第２電極層１を設けている。
【００２２】
抵抗変化層２はニッケル硫化物で構成されている。ここで、このニッケル硫化物は、ＮｉＳｘと表した場合に４．２＜ｘを満足するものである。
【００２３】
本発明で用いたニッケル硫化物は、３ｄ電子のスピンの向きにより抵抗値が変化する金属絶縁転移を示すが、ニッケル硫化物を薄膜化したものに電気的パルスを印加すると、抵抗値が変化することがわかった。
【００２４】
このニッケル硫化物を抵抗変化層２に用いて、不揮発性記憶素子１Ａを駆動させる場合、外部の電源によって所定の条件を満たす電圧を第１電極層３と第２電極層１との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１Ａの抵抗変化層２の抵抗値が、増加または減少する。例えば。所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層２の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層２の抵抗値は変化しない。
【００２５】
第１電極層３および第２電極層１に用いる材料としてはＰｔ，Ｒｕ，Ｉｒ，Ａｇ，Ａｕ，ＲｕＯ２，ＩｒＯ２などを用いることが望ましい。ただし、抵抗変化層２を形成する際に、通常、基板５を加熱して成膜するので、第１電極層３はこの加熱温度においても安定なものを用いる必要がある。
【００２６】
なお、基板５としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。
【００２７】
（不揮発性記憶素子の製造方法）
次に、本実施の形態の不揮発性記憶素子１Ａの製造方法について説明する。
【００２８】
まず、単結晶シリコンである基板５上に、厚さ２００ｎｍの酸化膜層４を熱酸化法により形成する。そして、第１電極層３としての厚さ４００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により酸化膜層４上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍとした。
【００２９】
次に、第１電極層３上に、抵抗変化層２としてニッケル硫化物膜を形成する。この成膜には、ＮｉＳターゲットを用いたＲＦスパッタ法を用いた。このときの成膜条件は、ターゲットはＮｉＳ、真空度は０．５〜１．０Ｐａ、基板加熱温度は３８０℃、スパッタガスはＡｒ、Ａｒガス流量は１０ｓｃｃｍ、ＲＦパワーは２００Ｗとした。このとき、膜厚は約１００ｎｍとした。
【００３０】
なお、成膜したニッケル硫化物をＥＤＸ分析し、ＮｉＳｘとして表すと、４．２＜ｘであった。
【００３１】
最後に、抵抗変化層２上に、第２電極層１として厚さ４００ｎｍのＰｔ薄膜をＲＦスパッタ法により形成する。
【００３２】
（不揮発性記憶素子の動作例）
図２は図１に示す不揮発性記憶素子１Ａを回路記号として定義したものを示す。不揮発性記憶素子１Ａは図１に示した不揮発性記憶素子であり、図１に示した第１電極層３または第２電極層１のうちどちらか一方は端子１２と接続され、もう一方は端子１３と接続される。
【００３３】
図３は端子１２に極性の異なる２種類の電気的パルスを印加した場合の不揮発性記憶素子１Ａの抵抗値を示す。端子１２に電圧がＥ１である負パルスを印加した場合、不揮発性記憶素子１Ａの抵抗値はＲｂであり、端子１２に電圧がＥ２である正パルスを印加した場合、不揮発性記憶素子１Ａの抵抗値はＲａである。不揮発性記憶素子１Ａの抵抗値がＲａの状態であるとき、端子１２に負パルスを印加すると、不揮発性記憶素子１Ａの抵抗値がＲｂとなり、不揮発性記憶素子１Ａの抵抗値がＲｂの状態であるとき、不揮発性記憶素子１Ａに正パルスを印加すると、不揮発性記憶素子１Ａの抵抗値がＲａとなる。不揮発性記憶素子１Ａの抵抗値がＲａまたはＲｂのうちどちらか一方を情報「０」とし、もう一方を情報「１」とした場合、端子１２に正パルスまたは負パルスの電気的パルスを印加することにより不揮発性記憶素子１Ａの抵抗値がＲａまたはＲｂの状態を作ることができるため、不揮発性記憶素子１Ａに情報「０」または情報「１」を書き込むことができる。
【００３４】
図４は図１に示す不揮発性記憶素子を回路記号として定義したものを示す。不揮発性記憶素子１Ａは図１に示した不揮発性記憶素子であり、図１に示した第１電極層３または第２電極層１のうちどちらか一方は端子１２と接続され、もう一方は端子１３と接続される。端子１２に電気的パルスの電圧よりも振幅が小さい電圧Ｅ３（Ｅ３＜Ｅ２）の再生電圧を印加すると、不揮発性記憶素子１Ａの抵抗値に応じた出力電流Ｉｏｕｔが端子１３から出力される。
【００３５】
図５は端子１２に電気的パルスの電圧よりも振幅が小さい電圧Ｅ３（Ｅ３＜Ｅ２）の再生電圧を印加したときに出力される出力電流を示す。不揮発性記憶素子１Ａの抵抗値がＲａのときには電流値がＩａを有する出力電流が端子１３から出力され、不揮発性記憶素子１Ａの抵抗値がＲｂのときには電流値がＩｂを有する出力電流が端子１３から出力される。電気的パルスの電圧よりも振幅が小さい電圧であれば、抵抗変化層２の抵抗値を変化させることがないので、不揮発性記憶素子１Ａの抵抗値を情報「０」または情報「１」として記憶させた情報は出力電流Ｉｏｕｔの値を読むことで読み出すことができる。
【００３６】
以上のように、第１電極層３と第２電極層１とに挟まれた領域において、抵抗変化層２が記憶部として機能することにより、不揮発性記憶素子１Ａがメモリとして動作することになる。
【００３７】
（不揮発性記憶素子の抵抗変化特性）
次に、本実施の形態の不揮発性記憶素子１Ａに対して電気的パルスを印加した場合の抵抗変化特性について説明する。
【００３８】
図６は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【００３９】
（実施例１）
図６（ａ）は抵抗変化層２のニッケル硫化物をＮｉＳｘで表すと、ｘ＝４．５８のニッケル硫化物を用いた場合であり、第１電極層３および第２電極層１の間に正負、異なる２種類の電気的パルス（１０ｍｓｅｃ、−１．１Ｖの負パルスおよび１０ｍｓｅｃ、１．２５Ｖの正パルス）を交互に印加し、このような電気的パルスを１回印加する毎に抵抗変化層２の抵抗値を測定した結果を示す。ここで、第１電極層３を基準として、第１電極層３よりも高い電圧のパルスを第２電極層１に印加する場合を正パルスとし、第１電極層３を基準として、第１電極層３よりも低い電圧のパルスを第２電極層１に印加する場合を負パルスと定義する。以下の図６（ｂ）の場合も同様である。抵抗変化層２の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図６（ａ）は測定開始初期では抵抗変化層２の抵抗値がばらつくので、抵抗変化層２の抵抗値が約一定になる動作を行った後の抵抗値を示している。
【００４０】
（実施例２）
また、図６（ｂ）には、抵抗変化層２のニッケル硫化物をＮｉＳｘで表すと、ｘ＝４．２７のニッケル硫化物を用いた場合であり、第１電極層３および第２電極層１の間に正負、異なる２種類の電気的パルス（１００ｍｓｅｃ、−１．７Ｖの負パルスおよび１００ｍｓｅｃ、１．２Ｖの正パルス）を交互に印加し、このような電気的パルスを１回印加する毎に抵抗変化層２の抵抗値を測定した結果を示す。図６（ａ）のＮｉＳｘ（ｘ＝４．５８）と同様に、抵抗変化層２の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図６（ｂ）は測定開始初期では抵抗変化層２の抵抗値がばらつくので、抵抗変化層２の抵抗値が約一定になる動作を行った後の抵抗値を示している。
【００４１】
（比較例）
図６（ｃ）には、抵抗変化層２のニッケル硫化物をＮｉＳｘで表すと、ｘ＝２．２７のニッケル硫化物を用いた場合であり、第１電極層３および第２電極層１の間に正負、異なる２種類の電気的パルス（１００ｍｓｅｃ、−１．６Ｖの負パルスおよび１０ｍｓｅｃ、１．０Ｖの正パルス）を交互に印加し、このような電気的パルスを１回印加する毎に抵抗変化層２の抵抗値を測定した結果を示す。図６（ｃ）からも明らかなように、抵抗変化層２の抵抗値は負パルス、正パルスを印加しても、ほとんど抵抗変化を示さなかった。
【００４２】
以上の測定結果より、本実施形態の不揮発性記憶素子は、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子を実現できる。
【００４３】
以上より、抵抗変化層２のニッケル硫化物をＮｉＳｘと表すと、４．２＜ｘ、より好ましい範囲としては、４．２＜ｘ＜４．６において、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子を実現できる。
【００４４】
なお、本実施の形態では、図１に示したとおり、抵抗変化層２が、下方に設けられた第１電極層３と、上方に設けられた第２電極層１とによって挟まれるように構成されており、しかも抵抗変化層２の端部は第２電極層１の端部とが断面視でそろっているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
【００４５】
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
【００４６】
（第２の実施の形態に係る半導体装置の構成）
図７は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図８は、図７におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【００４７】
図７に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【００４８】
メモリアレイ２０２は、図７および図８に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・に立体交差するように形成された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・とを備えている。
【００４９】
また、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１．Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、・・・（以下、「メモリセルＭ１１１、Ｍ１１２、・・・」と表す）が設けられている。
【００５０】
ここで、メモリセルＭ１１１、Ｍ１１２、・・・は、第１の実施の形態に係る不揮発性記憶素子に相当し、ニッケル硫化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１、Ｍ１１２、・・・は、後述するように、整流素子を備えている。
【００５１】
なお、図７におけるメモリセルＭ１１１、Ｍ１１２、・・・は、図８において符号２１０で示されている。
【００５２】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１、Ｍ１１２、・・・のうちの選択される特性のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００５３】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【００５４】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００５５】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００５６】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【００５７】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【００５８】
（第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成）
図９は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図９では図８のＢ部における構成が示されている。
【００５９】
図９に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図８におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図８におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
【００６０】
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１Ａにおける第１電極層３、抵抗変化層２、および第２電極層１にそれぞれ相当する。したがって、抵抗変化層２は、第１の実施の形態と同様にして形成される。
【００６１】
整流素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直接接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
【００６２】
（第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成）
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図９に示したものに限られるわけではなく、以下に示すような構成であってもよい。
【００６３】
図１０（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【００６４】
図１０（ａ）には、図９に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。
【００６５】
図１０（ｂ）は、図９に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１０（ｃ）には、図９に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
【００６６】
図１０（ｄ）には、図９に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１０（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
【００６７】
また、図１０（ｆ）には、図９に示す構成とは異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１０（ｇ）には、内部電極の変わりに第２の抵抗変化層２１９を備える構成が示されている。
【００６８】
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
【００６９】
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
【００７０】
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
【００７１】
（多層化構造の不揮発性半導体装置の構成例）
図７および図８に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
【００７２】
図１１は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１１に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
【００７３】
なお、図１１に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
【００７４】
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
【００７５】
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のニッケル硫化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能でなる。
【００７６】
（不揮発性半導体装置の動作例）
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図１２に示すタイミングチャートを参照しながら説明する。
【００７７】
図１２は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【００７８】
図１２におけるＶＰは、電極と抵抗変化層で構成される可変抵抗素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を制御することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が制御されるなどの利点もある。
【００７９】
また、図１２において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
【００８０】
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１１１に情報「０」が書き込まれたことになる。
【００８１】
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じてビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、メモリセルＭ１２２に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１２２に情報「１」が書き込まれたことになる。
【００８２】
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【００８３】
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【００８４】
さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
【００８５】
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
【００８６】
（第３の実施の形態に係る不揮発性半導体装置の構成）
図１３は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１４は、図１３におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【００８７】
図１３に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
【００８８】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、・・・（以下、「トランジスタＴ１１、Ｔ１２、・・・」と表す）と、トランジスタＴ１１、Ｔ１２、・・・と１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３（以下、「メモリセルＭ２１１、Ｍ２１２、・・・」と表す）とを備えている。
【００８９】
また、メモリアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・に平行して配列されている複数のプレート線ＰＬ０、ＰＬ１、ＰＬ２、・・・を備えている。
【００９０】
図１４に示すように、ワード線ＷＬ０、ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０、ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０、ＰＬ１が配されている。
【００９１】
ここで、メモリセルＭ２１１、Ｍ２１２、・・・は、第１の実施の形態に係る不揮発性記憶素子に相当し、ニッケル硫化物を含む抵抗変化層を有している。より具体的には、図１４における不揮発性記憶素子３１３が、図１３におけるメモリセルＭ２１１、Ｍ２１２、・・・に相当し、この不揮発性記憶素子３１３は、上部電極３１４、ニッケル硫化物を含む抵抗変化層３１５、および下部電極３１６から構成されている。
【００９２】
なお、図１４における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
【００９３】
図１３に示すように、トランジスタＴ１１、Ｔ１２、Ｔ１３、・・・のドレインはビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、・・・のドレインはビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、・・・のドレインはビット線ＢＬ２に、それぞれ接続されている。
【００９４】
また、トランジスタＴ１１、Ｔ２１、Ｔ３１、・・・のゲートはワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、・・・のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、・・・のゲートはワード線ＷＬ２に、それぞれ接続されている。
【００９５】
さらに、トランジスタＴ１１、Ｔ１２、・・・のソースはそれぞれ、メモリセルＭ２１１、Ｍ２１２、・・・と接続されている。
【００９６】
また、メモリセルＭ２１１、Ｍ２２１、Ｍ２３１、・・・はプレート線ＰＬ０に、メモリセルＭ２１２、Ｍ２２２、Ｍ２３２、・・・はプレート線ＰＬ１に、メモリセルＭ２１３、Ｍ２２３、Ｍ２３３、・・・はプレート線ＰＬ２に、それぞれ接続されている。
【００９７】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００９８】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
【００９９】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１００】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１０１】
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１０２】
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１０３】
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
【０１０４】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１０５】
（不揮発性半導体装置の動作例）
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１５に示すタイミングチャートを参照しながら説明する。
【０１０６】
図１５は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１０７】
図１５において、ＶＰは、電極と抵抗変化層から構成される可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
【０１０８】
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
【０１０９】
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の可変抵抗層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
【０１１０】
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１１１】
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１１２】
さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
【０１１３】
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
【０１１４】
（不揮発性半導体装置の構成）
図１６は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【０１１５】
図１６に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
【０１１６】
図１７は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図１８は、同じく救済アドレス格納レジスタの構成を示す断面図である。
【０１１７】
図１７および図１８に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
【０１１８】
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
【０１１９】
なお、図１８において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
【０１２０】
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
【０１２１】
（不揮発性半導体装置の動作例）
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
【０１２２】
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
【０１２３】
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
【０１２４】
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
【０１２５】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
【０１２６】
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
【０１２７】
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
【０１２８】
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、ａｔ  Ｓｐｅｅｄテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
【０１２９】
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
【０１３０】
（不揮発性半導体装置の製造方法）
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
【０１３１】
図１９は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【０１３２】
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
【０１３３】
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
【０１３４】
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
【０１３５】
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
【０１３６】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１３７】
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
【０１３８】
本実施の形態のように、第１の実施の形態におけるニッケル硫化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
【０１３９】
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
【０１４０】
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
【０１４１】
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
【０１４２】
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
【０１４３】
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびＦＰＧＡ用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
【０１４４】
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
【０１４５】
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【０１４６】
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
【０１４７】
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【産業上の利用可能性】
【０１４８】
本発明にかかる不揮発性記憶素子およびそれを用いた不揮発性半導体装置は、低温で作製可能で、且つ、情報を書き込み、書き換え、読み出しすることができ、デジタル家電、メモリーカード、携帯型電話機、およびパーソナルコンピューターなどの種々の電子機器に用いられる不揮発性記憶素子として有力である。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図
【図２】情報を書き込む場合における本発明の第１の実施の形態における不揮発性記憶素子を示す図
【図３】情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図
【図４】情報を読み出す場合における本発明の第１の実施の形態における不揮発性記憶素子を示す図
【図５】情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図
【図６】（ａ）（ｂ）は本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図、（ｃ）は比較例に係る不揮発性記憶素子が備える抵抗値とパルス印加回数との関係を示す図
【図７】本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図８】図７におけるＡ部の構成（４ビット分の構成）を示す斜視図
【図９】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図
【図１０】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図
【図１１】本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図
【図１２】本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図１３】本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図１４】図１３におけるＣ部の構成（２ビット分の構成）を示す断面図
【図１５】本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図１６】本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図１７】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図
【図１８】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図
【図１９】本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャート
【符号の説明】
【０１５０】
１    第２電極層
１Ａ    不揮発性記憶素子
２    抵抗変化層
３    第１電極層
４    酸化膜層
５    基板
１１    不揮発性記憶素子
１２    端子
１３    端子
２００    不揮発性半導体装置
２０１    メモリ本体部
２０２    メモリアレイ
２０３    行選択回路／ドライバ
２０４    列選択回路／ドライバ
２０５    書き込み回路
２０６    センスアンプ
２０７    データ入出力回路
２０８    アドレス入力回路
２０９    制御回路
２１０    不揮発性記憶素子
２１１    上部配線
２１２    下部配線
２１３    上部電極
２１４    抵抗変化層
２１５    内部電極
２１６    整流素子
２１７    下部電極
２１８    オーミック抵抗層
２１９    第２の抵抗変化層
３００    不揮発性半導体装置
３０１    メモリ本体部
３０２    メモリアレイ
３０３    行選択回路／ドライバ
３０４    列選択回路
３０５    書き込み回路
３０６    センスアンプ
３０７    データ入出力回路
３０８    セルプレート電源
３０９    アドレス入力回路
３１０    制御回路
３１３    不揮発性記憶素子
３１４    上部電極
３１５    抵抗変化層
３１６    下部電極
４００    不揮発性半導体装置
４０１    半導体基板
４０２    ＣＰＵ
４０３    入出力回路
４０４    論理回路
４０５    アナログ回路
４０６    ＢＩＳＴ回路
４０７    ＳＲＡＭ
４０８    救済アドレス格納レジスタ
４０９    不揮発性記憶素子
４１０    書き込み回路
４１１    読み出し回路
４１２    ラッチ回路
ＢＬ０，ＢＬ１    ビット線
Ｍ１１，Ｍ１２    メモリセル
Ｔ１１，Ｔ１２    トランジスタ
ＷＬ０，ＷＬ１    ワード線
【図１】
2009266924.tif 000003
【図２】
2009266924.tif 000004
【図３】
2009266924.tif 000005
【図４】
2009266924.tif 000006
【図５】
2009266924.tif 000007
【図６】
2009266924.tif 000008
【図７】
2009266924.tif 000009
【図８】
2009266924.tif 000010
【図９】
2009266924.tif 000011
【図１０】
2009266924.tif 000012
【図１１】
2009266924.tif 000013
【図１２】
2009266924.tif 000014
【図１３】
2009266924.tif 000015
【図１４】
2009266924.tif 000016
【図１５】
2009266924.tif 000017
【図１６】
2009266924.tif 000018
【図１７】
2009266924.tif 000019
【図１８】
2009266924.tif 000020
【図１９】
2009266924.tif 000021