(57)【要約】【課題】優れた電気伝導特性を安定して示すカーボンナノチューブ電界効果トランジスタを再現性よく製造することができる方法を提供すること。【解決手段】まず、基板上にチャネルとなるカーボンナノチューブを配置した後、カーボンナノチューブを保護膜で被覆する。次いで、ソース電極またはドレイン電極とカーボンナノチューブとを電気的に接続させるための接続孔を保護膜に形成して、カーボンナノチューブの一部を露出させる。最後に、接続孔の上にソース電極およびドレイン電極をそれぞれ形成して、ソース電極およびドレイン電極をそれぞれカーボンナノチューブに電気的に接続させる。このようにして製造された電界効果トランジスタは、チャネルとなるカーボンナノチューブが汚染されていないため、優れた電気伝導特性を安定して示す。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁膜を有する半導体基板と、
前記絶縁膜の上に配置されたカーボンナノチューブと、
前記カーボンナノチューブを被覆する保護膜と、
前記保護膜の上にそれぞれ配置され、かつ前記保護膜に形成された接続孔を介して前記カーボンナノチューブにそれぞれ電気的に接続されているソース電極およびドレイン電極と、
を有する、カーボンナノチューブをチャネルとする電界効果トランジスタ。
【請求項２】
前記ソース電極およびドレイン電極は、前記カーボンナノチューブの側面にのみ接続されている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜は、酸化シリコン膜の上に窒化シリコン膜を積層させた２層構造である、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記保護膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンを含む、請求項１に記載の電界効果トランジスタ。
【請求項５】
絶縁膜を有する半導体基板を準備するステップと、
前記半導体基板の絶縁膜上にカーボンナノチューブを配置するステップと、
前記カーボンナノチューブ上に保護膜を形成するステップと、
前記保護膜のソース電極形成予定領域およびドレイン電極形成予定領域にそれぞれ接続孔を形成して、前記カーボンナノチューブの一部を露出させるステップと、
前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のソース電極形成予定領域の上にソース電極を形成するステップと、
前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のドレイン電極形成予定領域の上にドレイン電極を形成するステップと、
を含む、カーボンナノチューブをチャネルとする電界効果トランジスタの製造方法。
【請求項６】
前記カーボンナノチューブを配置するステップは、
前記半導体基板の絶縁膜上に少なくとも２つの触媒層を形成するステップと、
前記触媒層間を接続するように、化学気相成長法によりカーボンナノチューブを成長させるステップと、
を含む、請求項５に記載の電界効果トランジスタの製造方法。
【請求項７】
前記絶縁膜は、酸化シリコン膜の上に窒化シリコン膜を積層させた２層構造である、請求項５に記載の電界効果トランジスタの製造方法。
【請求項８】
前記接続孔はウェットエッチングにより形成される、請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記ウェットエッチングに用いるエッチング液は、フッ酸を含む、請求項８に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記保護膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンを含む、請求項５に記載の電界効果トランジスタの製造方法。
【請求項１１】
オリエンテーションフラットまたはノッチを有し、かつ絶縁膜を有する、略円形の半導体基板を準備するステップと、
前記半導体基板を格子状に区画分けして、電界効果トランジスタを１つ形成するための領域を複数形成するステップと、
前記領域のそれぞれにおいて、前記半導体基板の絶縁膜上に少なくとも２つの触媒層を形成するステップと、
前記領域のそれぞれにおいて、化学気相成長法により触媒層からカーボンナノチューブを成長させて、前記触媒層間を接続するように前記カーボンナノチューブを配置するステップと、
前記領域のそれぞれにおいて、前記カーボンナノチューブ上に保護膜を形成するステップと、
前記領域のそれぞれにおいて、前記保護膜のソース電極形成予定領域およびドレイン電極形成予定領域にそれぞれ接続孔を形成して、前記カーボンナノチューブの一部を露出させるステップと、
前記領域のそれぞれにおいて、前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のソース電極形成予定領域の上にソース電極を形成するステップと、
前記領域のそれぞれにおいて、前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のドレイン電極形成予定領域の上にドレイン電極を形成するステップと、
を含む、カーボンナノチューブをチャネルとする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カーボンナノチューブをチャネルとする電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
カーボンナノチューブ（以下、「ＣＮＴ」という）は、カイラリティにより半導体的または金属的な特性を示す、炭素原子からなる管状の物質である。ＣＮＴは、数ナノメートルの直径を有し、その電流密度が高いため、一次元伝導の非常に細い配線の形成を可能とし、高速動作の量子デバイスへの応用が期待されている。例えば、半導体的な特性を示すＣＮＴを電界効果トランジスタ（以下「ＦＥＴ」という）のチャネルとする研究が、近年活発に行われている。
【０００３】
ＣＮＴをチャネルとするカーボンナノチューブ電界効果トランジスタ（以下「ＣＮＴ−ＦＥＴ」という）は、基板上に形成した触媒からＣＮＴを成長させた後にＣＮＴの両端にソース電極およびドレイン電極を形成する方法（直接成長法）や、溶媒に溶かしたＣＮＴを基板上に分散させた後にＣＮＴの両端にソース電極およびドレイン電極を形成する方法（分散法）などにより製造されている。
【０００４】
例えば、特許文献１には、ＣＮＴをチャネルとするｎ型のＣＮＴ−ＦＥＴが開示されている。この発明では、触媒から成長させたＣＮＴの両端にソース電極およびドレイン電極を形成した後に、ＣＮＴ上に窒素化合物（例えば、窒化シリコン）の膜を形成することで、ｎ型のチャネルを有するＣＮＴ−ＦＥＴを作製している。
【特許文献１】特開２００６−２２２２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の製造方法には、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができないという問題がある。
【０００６】
上記従来の製造方法では、チャネルとなるＣＮＴは、電極を形成する際に洗浄用薬品やパターニングのためのレジストなどに曝されるため、欠陥が形成されたり、レジストの残渣に汚染されたりしてしまう。このようにして形成された欠陥は、ＣＮＴ−ＦＥＴの電気伝導特性を劣化させる原因となる。また、欠陥の多いＣＮＴは大気中の酸素や水分子などを吸着しやすくなるため、形成された欠陥は、製造プロセス中で除去しきれない汚染物質とともにＣＮＴ−ＦＥＴのゲートバイアスに対する履歴特性の原因ともなる。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができる方法、およびその方法により製造されたＣＮＴ−ＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電界効果トランジスタは、絶縁膜を有する半導体基板と、前記絶縁膜の上に配置されたカーボンナノチューブと、前記カーボンナノチューブを被覆する保護膜と、前記保護膜の上にそれぞれ配置され、かつ前記保護膜に形成された接続孔を介して前記カーボンナノチューブにそれぞれ電気的に接続されているソース電極およびドレイン電極と、を有する。
【０００９】
本発明の電界効果トランジスタの製造方法は、絶縁膜を有する半導体基板を準備するステップと、前記半導体基板の絶縁膜上にカーボンナノチューブを配置するステップと、前記カーボンナノチューブ上に保護膜を形成するステップと、前記保護膜のソース電極形成予定領域およびドレイン電極形成予定領域にそれぞれ接続孔を形成して、前記カーボンナノチューブの一部を露出させるステップと、前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のソース電極形成予定領域の上にソース電極を形成するステップと、前記接続孔を介して前記カーボンナノチューブに電気的に接続できるように、前記保護膜のドレイン電極形成予定領域の上にドレイン電極を形成するステップと、を含む。
【発明の効果】
【００１０】
本発明によれば、特別な装置を用いなくても、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができる。したがって、本発明によれば、既存の一般的な製造装置を用いてＣＮＴ−ＦＥＴを大量に歩留まりよく製造することができる。
【発明を実施するための最良の形態】
【００１１】
１．本発明のＣＮＴ−ＦＥＴ
本発明の製造方法により製造されるＣＮＴ−ＦＥＴ（以下「本発明のＣＮＴ−ＦＥＴ」ともいう）は、絶縁膜を有する半導体基板、前記絶縁膜の上に配置されたＣＮＴ（チャネル）、前記ＣＮＴを被覆する保護膜、前記保護膜の上に配置されたソース電極およびドレイン電極、ならびにゲート電極を有する。
【００１２】
図１は、チャネルとなるＣＮＴと、保護膜と、ソース電極およびドレイン電極との位置関係の一例を示すための、本発明のＣＮＴ−ＦＥＴの断面図である。図１において、ＣＮＴ−ＦＥＴ１００は、半導体基板１１０、ソース電極１２０およびドレイン電極１３０、チャネルとなるＣＮＴ１４０、ならびに保護膜１５０を有する。この例では、半導体基板１１０は、その片面に絶縁膜１１２を有している。このＣＮＴ−ＦＥＴ１００では、図示しないゲート電極に印加された電圧によって、ソース電極１２０とドレイン電極１３０との間に流れる電流が制御される。
【００１３】
後述するように、本発明のＣＮＴ−ＦＥＴ１００の製造方法は、ＣＮＴ１４０を被覆する保護膜１５０に接続孔１５２を形成してＣＮＴ１４０の一部を露出させ、保護膜１５０の上に形成されたソース電極１２０およびドレイン電極１３０をその接続孔１５２を介してそれぞれＣＮＴ１４０に電気的に接続させることを特徴とする。したがって、本発明のＣＮＴ−ＦＥＴ１００は、ソース電極１２０およびドレイン電極１３０が保護膜１５０の上に配置されており、かつソース電極１２０およびドレイン電極１３０が保護膜１５０に形成された接続孔１５２を介してそれぞれＣＮＴ１４０に電気的に接続されていることを特徴とする。
【００１４】
［基板について］
本発明のＣＮＴ−ＦＥＴに含まれる基板は、半導体基板であり、少なくともソース電極およびドレイン電極が配置された面が絶縁膜で被覆されている。半導体基板の材質は、特に限定されないが、例えばシリコン、ゲルマニウムなどの１４族元素や、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などのIII−Ｖ化合物、テルル化亜鉛（ＺｎＴｅ）などのII−ＶI化合物などである。半導体基板の大きさおよび厚さは、特に限定されず、適宜設定すればよい。絶縁膜の材質は、絶縁性および高い誘電率を有するものであれば特に限定されないが、例えば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタンなどの無機化合物や、アクリル樹脂、ポリイミドなどの有機化合物などである。絶縁膜は、多層構造であってもよく、例えば酸化シリコン膜の上に窒化シリコン膜を積層させた２層構造であってもよい。絶縁膜の厚さは、絶縁性を確保しうる厚さであれば特に限定されず、ゲート電極の位置などに応じて適宜設定すればよい。例えば、絶縁膜が酸化シリコン膜の上に窒化シリコン膜を積層させた２層構造である場合、酸化シリコン膜の厚さは１０ｎｍ〜１０００ｎｍ（例えば８０ｎｍ）であることが好ましく、窒化シリコン膜の厚さも１０ｎｍ〜１０００ｎｍ（例えば１００ｎｍ）であることが好ましい。絶縁膜は、半導体基板の片面（ソース電極およびドレイン電極が配置された面）のみを被覆していてもよいし、両面を被覆していてもよい。また、絶縁膜は、ソース電極およびドレイン電極が配置された面の全部を被覆していてもよいし、一部（少なくともＣＮＴ、ソース電極およびドレイン電極が配置されている領域）を被覆していてもよい。
【００１５】
［チャネルについて］
本発明のＣＮＴ−ＦＥＴにおいて、ソース電極とドレイン電極とを接続するチャネルは、ＣＮＴから構成されている。チャネルを構成するＣＮＴは、単層ＣＮＴまたは多層ＣＮＴのいずれでもよいが、単層ＣＮＴが好ましい。また、ソース電極とドレイン電極との間は、１本のＣＮＴによって接続されていてもよいし、複数本のＣＮＴによって接続されていてもよい。例えば、ソース電極とドレイン電極との間に複数本のＣＮＴが折り重ねられて接続されていたり、ＣＮＴのバンドルによってソース電極−ドレイン電極間が接続されていたりしてもよい。
【００１６】
［保護膜について］
本発明のＣＮＴ−ＦＥＴにおいて、チャネルとなるＣＮＴは、保護膜により被覆されている。保護膜の材質は、絶縁性を有するものであれば特に限定されず、例えば、酸化シリコンや、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタンなどである。保護膜は、ＣＮＴの周囲のみに形成されていてもよいし、基板のＣＮＴが配置される面の全部または一部を被覆するように形成されていてもよい。保護膜の厚さは、チャネルとなるＣＮＴを完全に被覆（保護）することができれば特に限定されないが、１０ｎｍ〜１００ｎｍ（例えば２０ｎｍ）であることが好ましい。
【００１７】
前述の通り、保護膜は、ソース電極またはドレイン電極がＣＮＴに電気的に接続するための接続孔が形成されている。接続孔の位置は、ソース電極またはドレイン電極がＣＮＴに接続しうる位置であれば特に限定されない。例えば、接続孔は、基板上面から見てソース電極またはドレイン電極とＣＮＴとが重なって配置されている位置に基板面と垂直方向に形成されていればよい（図１参照）。ソース電極がＣＮＴに接続するための接続孔とドレイン電極がＣＮＴに接続するための接続孔との間隔は、特に限定されないが、１０μｍ以下であることが好ましい。ＣＮＴは欠陥を有することがあるが、その場合であっても長さが１０μｍ以下であれば欠陥を含まない可能性が高いからである。接続孔の大きさ（断面の直径）は、ソース電極およびドレイン電極がそれぞれＣＮＴに電気的に接続しうる大きさであれば特に限定されない。
【００１８】
［ソース電極およびドレイン電極について］
本発明のＣＮＴ−ＦＥＴの保護膜上には、ソース電極およびドレイン電極が配置されている。ソース電極およびドレイン電極の材質は、例えば、金、白金、クロム、チタン、アルミニウム、パラジウム、モリブデンなどの金属、またはポリシリコンなどの半導体である。ソース電極およびドレイン電極は、２種以上の金属で多層構造にされていてもよく、例えばチタンの層に金の層を重ねたものでもよい。ソース電極およびドレイン電極の形状ならびに電極間の間隔は、特に限定されず、目的に応じて適宜設定すればよい。
【００１９】
前述したように、ソース電極およびドレイン電極は、保護膜に形成された接続孔を介してそれぞれＣＮＴに電気的に接続している。このとき、ソース電極およびドレイン電極は、ＣＮＴの側面にのみ接続していてもよいし（サイドコンタクト構造）、ＣＮＴの端面（切断面）にのみ接続していてもよいし（エンドコンタクト構造）、ＣＮＴの側面および端面に接続していてもよい。後述するように、保護膜に接続孔を形成する際に、ウェットエッチングにより保護膜のみをエッチングすれば、サイドコンタクト構造のＣＮＴ−ＦＥＴを製造することができ、ドライエッチングにより保護膜だけでなくＣＮＴもエッチングすれば、エンドコンタクト構造のＣＮＴ−ＦＥＴを製造することができる。
【００２０】
［ゲート電極について］
前述の通り、本発明のＣＮＴ−ＦＥＴはゲート電極を有する。ゲート電極の材質は、例えば、金、白金、クロム、チタン、真鍮、アルミニウムなどの金属である。ゲート電極は、例えば、任意の位置にこれらの金属を蒸着して形成される。また、別個に準備した電極（例えば、金の薄膜）を任意の位置に配置して、ゲート電極としてもよい。ゲート電極が配置される位置は、その電圧によって基板上に配置されたソース電極とドレイン電極との間に流れる電流（ソース−ドレイン電流）を制御できれば特に限定されず、目的に応じて適宜配置すればよい。例えば、本発明のＣＮＴ−ＦＥＴは、ゲート電極の位置によりトップゲート型、サイドゲート型、バックゲート型の各態様を採ることができる。
【００２１】
２．本発明のＣＮＴ−ＦＥＴの製造方法
本発明のＣＮＴ−ＦＥＴの製造方法は、（１）ＣＮＴを半導体基板の絶縁膜上に配置した後、かつソース電極およびドレイン電極を形成する前に、ＣＮＴを被覆する保護膜を形成すること、ならびに（２）保護膜に形成した接続孔を介してソース電極およびドレイン電極をそれぞれＣＮＴに電気的に接続させることを特徴とする。「ＣＮＴの配置」や「ゲート電極の形成」などのステップは、従来の技術を適宜応用して行うことができる。
【００２２】
［基板の準備］
まず、基板を準備する。基板は、前述の絶縁膜を有する半導体基板であることが好ましい。後述するように、ウェットエッチングを用いて接続孔を形成する際にフッ酸（ＨＦ）を含むエッチング液を用いる場合は、絶縁膜は、酸化シリコン膜の上に窒化シリコン膜を積層した２層構造であることが好ましい。窒化シリコン膜がウェットエッチングのストッパーとして機能し、絶縁膜および半導体基板がエッチングされることを防ぐことができるからである。この場合、酸化シリコン膜は、半導体基板と窒化シリコン膜との接着性を向上させる機能を有する。
【００２３】
［ＣＮＴの配置］
準備した基板の絶縁膜上にチャネルとなるＣＮＴを配置する。ＣＮＴを基板上に配置する方法は、前述の直接成長法や分散法などの従来から知られている方法を適宜用いればよい。例えば、ＣＮＴを成長させるための触媒層を基板の絶縁膜上の任意の位置に複数形成し、化学気相成長法によりＣＮＴを成長させることで、触媒層間を接続するようにＣＮＴを形成（配置）することができる。このとき、ソース電極の形成予定領域およびドレイン電極の形成予定領域の直下に位置するように触媒層を形成することで、ソース電極とドレイン電極とを容易に接続しうる位置にＣＮＴを配置することができる。
【００２４】
［保護膜の形成］
基板上にＣＮＴを配置した後、基板上のＣＮＴを保護膜で被覆する。保護膜を形成する方法は、特に限定されないが、ＣＮＴの熱的損傷および化学的損傷が少ない方法が好ましい。このような方法の例としては、プラズマを用いず、かつ反応温度が低い、触媒ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などが挙げられる。ＡＬＤ法では、ＣＮＴに吸着している水分子を成膜の過程で除去できるため、ＣＮＴ−ＦＥＴの履歴特性を低減させることができる。また、ＡＬＤ法では、単原子層ずつ保護膜を積層するため、膜の均一性やステップカバレージが高く、ＣＮＴの上部側面だけでなく下部側面まで回り込むように保護膜を形成することができる。
【００２５】
保護膜の材質は、絶縁性を有するものであれば特に限定されない。例えば、保護膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムまたは酸化チタンからなる膜であればよい。保護膜の厚さは、チャネルとなるＣＮＴを完全に被覆（保護）することができれば特に限定されないが、１０ｎｍ〜１００ｎｍ（例えば２０ｎｍ）であることが好ましい。
【００２６】
前述のように、本発明の製造方法は、ソース電極およびドレイン電極を形成するためのプロセスに移る前に、チャネルとなるＣＮＴを保護膜で被覆することを特徴とする。したがって、チャネルとなるＣＮＴは、以後の製造プロセスにおいて物理的および化学的に保護される。この保護膜は、最終的なＦＥＴデバイスの保護膜としても機能することができる。
【００２７】
［接続孔の形成］
ＣＮＴを被覆する保護膜を形成した後、基板面に略垂直方向の接続孔を保護膜に形成して、保護膜に被覆されたＣＮＴの一部を露出させる。このＣＮＴの露出部はソース電極との接続部およびドレイン電極との接続部となるため、接続孔は少なくとも２つ（ソース電極用およびドレイン電極用）形成する。接続孔を形成する位置は、ソース電極またはドレイン電極がＣＮＴに接続しうる位置であれば特に限定されず、例えば、ソース電極の形成予定領域およびドレイン電極の形成予定領域であればよい。ソース電極がＣＮＴに接続するための接続孔とドレイン電極がＣＮＴに接続するための接続孔との間隔は、特に限定されないが、１０μｍ以下であることが好ましい。接続孔の大きさ（断面の直径）は、ソース電極およびドレイン電極がそれぞれＣＮＴに電気的に接続しうる大きさであれば特に限定されない。
【００２８】
接続孔を形成する方法は、特に限定されず、ウェットエッチングやドライエッチングなどの従来から知られている方法を適宜用いればよい。例えば、酸化シリコンや酸化ハフニウム、酸化ジルコニウムなどからなる保護膜にウェットエッチングを用いて接続孔を形成する場合は、保護膜表面の接続孔の形成予定領域以外の領域をレジスト膜でマスクした後、フッ酸を含むエッチング液でエッチングすればよい。このとき、基板の絶縁膜が酸化シリコン膜の上に窒化シリコン膜を積層した２層構造であれば、窒化シリコン膜がウェットエッチングのストッパーとして機能するため、絶縁膜および半導体基板がエッチングされることを防ぐことができる。このようにウェットエッチングを行うことで、レジスト膜でマスクされていない領域（接続孔の形成予定領域）の保護膜が除去され、この領域の直下に存在するＣＮＴの側面が露出する。また、ドライエッチングを用いて接続孔を形成する場合も同様に、保護膜表面の接続孔の形成予定領域以外の領域をレジスト膜でマスクした後、エッチングすればよい。ドライエッチングを行った場合は、レジスト膜でマスクされていない領域（接続孔の形成予定部位）の保護膜だけでなくＣＮＴも除去されるため、接続孔の側面にＣＮＴの端面（切断面）が露出する。
【００２９】
上記のように、保護膜のみをエッチングする方法で接続孔を形成すれば、接続孔内にＣＮＴの側面が露出し、保護膜およびＣＮＴをエッチングする方法で接続孔を形成すれば、接続孔内にＣＮＴの端面（切断面）が露出する。このことを利用してソース電極およびドレイン電極とＣＮＴとの接続形式を制御することができる。すなわち、接続孔内にＣＮＴの側面が露出した状態でソース電極およびドレイン電極を形成すれば、ソース電極およびドレイン電極は、チャネルとなるＣＮＴの側面にのみ接続することになる（サイドコンタクト構造）。また、接続孔内にＣＮＴの端面が露出した状態でソース電極およびドレイン電極を形成すれば、ソース電極およびドレイン電極は、チャネルとなるＣＮＴの端面（切断面）にのみ接続することになる（エンドコンタクト構造）。
【００３０】
［ソース電極およびドレイン電極の形成］
保護膜に接続孔を形成した後、ソース電極およびドレイン電極を形成する。このとき、ソース電極およびドレイン電極がそれぞれ接続孔を介してＣＮＴに電気的に接続できるようにソース電極およびドレイン電極を形成する。ソース電極およびドレイン電極の材質は、例えば、金、白金、クロム、チタン、アルミニウム、パラジウム、モリブデンなどの金属、またはポリシリコンなどの半導体である。ソース電極およびドレイン電極は、２種以上の金属で多層構造にされていてもよく、例えばチタンの層に金の層を重ねたものでもよい。ソース電極およびドレイン電極の形状ならびに電極間の間隔は、特に限定されず、目的に応じて適宜設定すればよい。
【００３１】
ソース電極およびドレイン電極を保護膜の電極形成予定領域に形成する方法は、特に限定されず、従来から知られている方法を適宜用いればよい。例えば、保護膜の電極形成予定領域以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）することでソース電極およびドレイン電極を保護膜上に形成することができる。また、保護膜上に金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、電極形成予定領域をレジスト膜でマスクした後エッチングを行うことでもソース電極およびドレイン電極を保護膜上に形成することができる。
【００３２】
［ゲート電極の配置］
ゲート電極を配置する方法も特に限定されず、従来から知られている方法を適宜用いればよい。例えば、ソース電極およびドレイン電極と同様に、フォトリソグラフィを用いて金属などを蒸着すればよい。また、別個に準備した電極をゲート電極とする場合には、その電極を所望の位置に配置すればよい。
【００３３】
以上のように、本発明の製造方法は、ソース電極およびドレイン電極を基板上に形成する前にＣＮＴを被覆する保護膜を形成するため、製造プロセスにおけるＣＮＴの欠陥の形成やＣＮＴへのレジストによる汚染を抑制することができる。このようにして実現される清浄なＣＮＴチャネルは、ＣＮＴの一次元性の電気伝導を最大限に活かし、従来のＣＮＴ−ＦＥＴよりも優れたＦＥＴ特性を示す。また、このようにして製造される本発明のＣＮＴ−ＦＥＴは、保護膜によりＣＮＴを水分子などの吸着から保護しているため、履歴特性を低減させることができる。すなわち、本発明の製造方法によれば、特別な装置を用いなくても、優れた電気伝導特性を安定して示す本発明のＣＮＴ−ＦＥＴを再現性よく製造することができる。
【００３４】
本発明のＣＮＴ−ＦＥＴを工業的に大量に製造するには、例えば以下のように行えばよい。
【００３５】
まず、本発明のＣＮＴ−ＦＥＴを複数作製することができる大きさの、絶縁膜を有する半導体基板を準備する。この半導体基板は、略円形で、かつオリエンテーションフラットまたはノッチを有するものが好ましい。以下、オリエンテーションフラットまたはノッチを有する略円形の半導体基板を準備したものとして説明する。
【００３６】
次に、準備した半導体基板を格子状に区画分けして、本発明のＣＮＴ−ＦＥＴを形成するための領域を形成する。形成された領域の数と同数のＣＮＴ−ＦＥＴが、１枚の基板から形成されることになる。
【００３７】
次に、格子状に区画分けされた各領域において、ＣＮＴを成長させるための触媒層を基板の絶縁膜上に少なくとも２つ形成する。触媒層を形成する位置は、特に限定されないが、基板上面から見てソース電極の形成予定領域およびドレイン電極の形成予定領域内に位置するように形成されることが好ましい。このようにすることで、ソース電極とドレイン電極とを容易に接続しうる位置にＣＮＴを形成することができる。また、各領域で触媒層を形成する位置（すなわち、ソース電極の形成予定領域およびドレイン電極の形成予定領域の位置）は、同一であることが好ましい。このようにすることで、基板のオリエンテーションフラットまたはノッチの位置と、各領域における触媒（各電極の形成予定領域）の位置（すなわち、チャネルとなるＣＮＴの方向）との関係を揃えることができるからである。
【００３８】
次に、触媒層を形成された基板をＣＶＤ炉に入れ、化学気相成長法により基板の各領域において触媒層間を接続するようにＣＮＴを成長させる。複数の基板をＣＶＤ炉に設置する場合、基板のオリエンテーションフラットまたはノッチを目印として、各基板の向きを揃えて設置することができる。
【００３９】
以降は、各領域において、上述した方法と同様に、保護膜を形成し、接続孔を形成し、ソース電極およびドレイン電極を形成し、ゲート電極を形成し、各素子を切り分けることで、本発明のＣＮＴ−ＦＥＴを工業的に大量に製造することができる。各素子の切り分け（ダイシング）を行うタイミングは、通常は各素子の電気特性を基板単位で確認した後に行うが、これに限定されるわけではない。
【００４０】
このように、本発明のＣＮＴ−ＦＥＴは、一般的に市販されている半導体基板を用いて工業的に大量に製造することができる。
【００４１】
以下、本発明の実施形態について図面を参照して説明するが、本発明はこれらの実施形態により限定されない。
【００４２】
（実施の形態１）
実施の形態１は、半導体基板の両面に絶縁膜を有するバックゲート型のＣＮＴ−ＦＥＴの例を示す。
【００４３】
図２は、本発明の実施の形態１に係るＣＮＴ−ＦＥＴの構成を示す断面図である。図２において、ＣＮＴ−ＦＥＴ２００は、半導体基板１１０、ソース電極１２０、ドレイン電極１３０、ＣＮＴ１４０、保護膜１５０、触媒層２１０およびゲート電極２２０を有する。
【００４４】
半導体基板１１０は、その両面が絶縁膜１１２で被覆されている、半導体からなる基板である。絶縁膜１１２は、多層構造であってもよく、例えば酸化シリコン膜の上に窒化シリコン膜を積層させた２層構造であってもよい。
【００４５】
ＣＮＴ１４０は、半導体基板１１０の絶縁膜１１２上に配置されている。また、ＣＮＴ１４０は、ソース電極１２０およびドレイン電極１３０に電気的に接続されており、ＣＮＴ−ＦＥＴ２００のチャネルとして機能する。後述するように、本実施の形態のＣＮＴ１４０は、化学気相成長法により形成されたものであるため、触媒層２１０と接触している。本実施の形態において、ソース電極１２０とドレイン電極１３０との間は、図２に示すように１本のＣＮＴ１４０によって接続されていてもよいし、複数本のＣＮＴによって接続されていてもよい。
【００４６】
保護膜１５０は、ＣＮＴ１４０を被覆する絶縁膜である。本実施の形態では、保護膜１５０は、ＣＮＴ１４０だけでなく半導体基板１１０のＣＮＴ１４０が配置された側の面を広く被覆しており、同じ面に配置された触媒層２１０も被覆している。また、保護膜１５０には、ソース電極１２０およびドレイン電極１３０とＣＮＴ１４０とを電気的に接続するための接続孔が、ソース電極１２０およびドレイン電極１３０の直下でかつＣＮＴ１４０が配置されている領域に形成されている。
【００４７】
ソース電極１２０およびドレイン電極１３０は、保護膜１５０上にそれぞれ配置されており、保護膜１５０に形成されている接続孔を介してＣＮＴ１４０にそれぞれ電気的に接続している。ソース電極１２０およびドレイン電極１３０は、図２に示すようにＣＮＴ１４０の側面に接続していてもよいし（サイドコンタクト構造）、端面に接続していてもよい（エンドコンタクト構造）。
【００４８】
ゲート電極２２０は、半導体基板１１０のＣＮＴ１４０が配置されている面（図２では上向きの面）とは異なる面（図２では下向きの面）の絶縁膜１１２上に配置されている。このゲート電極２２０に電圧を印加することにより、ソース電極１２０とドレイン電極１３０との間に流れる電流（ソース−ドレイン電流）を制御することができる。
【００４９】
以上のように、本実施の形態のＣＮＴ−ＦＥＴ２００は、保護膜１５０によりＣＮＴ１４０を水分子などの吸着から保護しているため、履歴特性を低減させることができる。
【００５０】
次に、本実施の形態のＣＮＴ−ＦＥＴ２００を製造する方法を、図３のフローチャートおよび図４の模式図を参照して説明する。
【００５１】
まず、ステップＳ１１００では、鏡面研磨されたシリコン基板などの半導体基板１１０を準備する。
【００５２】
次に、ステップＳ１２００では、準備した半導体基板１１０の両面に絶縁膜１１２を形成する。例えば、鏡面研磨されたシリコン基板を大気雰囲気中で加熱して、シリコン基板（半導体基板１１０）の両面に酸化シリコン膜（絶縁膜１１２ａ）を形成した後、低圧ＣＶＤ法により酸化シリコン膜の上に窒化シリコン膜（絶縁膜１１２ｂ）を形成すればよい。図４（Ａ）は、両面に酸化シリコン膜１１２ａを形成した後の半導体基板（シリコン基板）１１０を示す模式図である。図４（Ｂ）は、さらに酸化シリコン膜１１２ａの上に窒化シリコン膜１１２ｂを形成した後の半導体基板（シリコン基板）１１０を示す模式図である。このように、絶縁膜１１２は、酸化シリコン膜１１２ａの上に窒化シリコン膜１１２ｂを積層した二層構造であってもよい。
【００５３】
次に、ステップＳ１３００では、チャネルとなるＣＮＴ１４０を成長させるための触媒層２１０を基板１１０の絶縁膜１１２上に形成する。触媒層２１０を形成する位置は、最終的にソース電極１２０とドレイン電極１３０とを接続できるようにＣＮＴ１４０を成長させうる位置であれば特に限定されず、例えば、ソース電極１２０を形成する領域内およびドレイン電極１３０を形成する領域内であればよい。例えば、シリコン薄膜、アルミニウム薄膜、鉄薄膜およびモリブデン薄膜を、スパッタ法を用いて絶縁膜１１２上にこの順番で形成した後、エッチングすることで、触媒層２１０を形成することができる。図４（Ｃ）は、絶縁膜１１２（窒化シリコン膜１１２ｂ）上に２つの触媒層２１０を形成した後の様子を示す模式図である。
【００５４】
次に、ステップＳ１４００では、触媒層２１０からＣＮＴ１４０を成長させる。ＣＮＴ１４０を成長させる方法は、特に限定されず、例えば低圧ＣＶＤ法を用いればよい。このとき、１本または複数本のＣＮＴ１４０で触媒層２１０間を架橋させることが好ましい。図４（Ｄ）は、触媒層２１０からＣＮＴ１４０を成長させた後の様子を示す模式図である。
【００５５】
次に、ステップＳ１５００では、成長させたＣＮＴ１４０を被覆するように保護膜１５０を形成する。例えば、触媒ＣＶＤ法によりＣＮＴ１４０を成長させた半導体基板１１０の上に酸化シリコンからなる保護膜１５０を形成すればよい。図４（Ｅ）は、半導体基板１１０のＣＮＴ１４０が配置された側の面の全面に保護膜１５０を形成した後の様子を示す模式図である。
【００５６】
次に、ステップＳ１６００では、保護膜１５０のソース電極の形成予定領域およびドレイン電極の形成予定領域に接続孔１５２を形成して、ＣＮＴ１４０の一部を露出させる。例えば、酸化シリコンからなる保護膜１５０表面の接続孔１５２の形成予定領域以外の領域をレジスト膜でマスクした後、フッ酸を含むエッチング液でウェットエッチングを行えばよい。このとき、基板の絶縁膜１１２が酸化シリコン膜１１２ａの上に窒化シリコン膜１１２ｂを積層した二層構造であれば、窒化シリコン膜１１２ｂがウェットエッチングのストッパーとして機能するため、半導体基板１１０がエッチングされることを防ぐことができる。このようにウェットエッチングを行うことで、レジスト膜でマスクされていない領域（接続孔１５２の形成予定領域）の保護膜１５０が除去され、この領域の直下に存在するＣＮＴ１４０の側面が露出する。図４（Ｆ）は、保護膜１５０のソース電極１２０の形成予定領域およびドレイン電極１３０の形成予定領域に接続孔１５２を形成した後の様子を示す模式図である。
【００５７】
次に、ステップＳ１７００では、接続孔１５２を介してＣＮＴ１４０にそれぞれ電気的に接続するように、ソース電極１２０およびドレイン電極１３０を保護膜１５０上に形成する。例えば、スパッタ法を用いて保護膜１５０上にアルミニウム薄膜を形成した後、エッチングすることで、ソース電極１２０およびドレイン電極１３０を形成することができる。図４（Ｇ）は、ソース電極１２０およびドレイン電極１３０を形成した後の様子を示す模式図である。この例では、ＣＮＴ１４０の側面が露出した状態（図４（Ｆ）参照）でソース電極１２０およびドレイン電極１３０を形成しているので、ソース電極１２０およびドレイン電極１３０は、チャネルとなるＣＮＴ１４０の側面にのみ接続することになる（サイドコンタクト構造）。
【００５８】
最後に、ステップＳ１８００では、半導体基板１１０のＣＮＴ１４０を配置していない側の絶縁膜１１２上にゲート電極２２０を形成する。例えば、スパッタ法を用いて絶縁膜１１２（窒化シリコン膜１１２ｂ）上にアルミニウム薄膜を形成した後、エッチングすることで、ゲート電極２２０を形成することができる。図４（Ｈ）は、ゲート電極２２０を形成した後の本実施の形態のＣＮＴ−ＦＥＴ２００を示す模式図である。
【００５９】
以上のように、本実施の形態の製造方法は、ソース電極１２０およびドレイン電極１３０を形成するためのステップ（Ｓ１７００）に移る前に、チャネルとなるＣＮＴ１４０を被覆する保護膜１５０を形成するため、ソース電極１２０およびドレイン電極１３０を形成するステップにおいてＣＮＴ１４０を物理的および化学的に保護することができる。結果として、本実施の形態の製造方法は、ＣＮＴの一次元性の電気伝導を最大限に活かした、清浄なＣＮＴチャネルを有するＣＮＴ−ＦＥＴを製造することができる。
【００６０】
（実施の形態２）
実施の形態２は、さらに第二の保護膜を有するバックゲート型のＣＮＴ−ＦＥＴの例を示す。
【００６１】
図５は、本発明の実施の形態２に係るＣＮＴ−ＦＥＴの構成を示す断面図である。図５において、ＣＮＴ−ＦＥＴ３００は、半導体基板１１０、ソース電極１２０、ドレイン電極１３０、ＣＮＴ１４０、保護膜１５０、触媒層２１０、ゲート電極２２０および第二の保護膜３１０を有する。実施の形態１に係るＣＮＴ−ＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００６２】
第二の保護膜３１０は、保護膜１５０ならびにソース電極１２０およびドレイン電極１３０の一部を被覆している。第二の保護膜３１０の材質は、絶縁性を有するものであれば特に限定されないが、例えば酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタンなどの無機化合物や、アクリル樹脂、ポリイミドなどの有機化合物などである。第二の保護膜３１０を製造する方法は、特に限定されないが、例えば、実施の形態１のＣＮＴ−ＦＥＴを作製した後に、保護膜１５０ならびにソース電極１２０およびドレイン電極１３０の上に第二の保護膜３１０を形成し、ソース電極１２０およびドレイン電極１３０の一部が露出するようにエッチングすればよい。
【００６３】
本実施の形態のＣＮＴ−ＦＥＴは、封止膜としても機能しうる第二の保護膜３１０を有するため、実施の形態１の効果に加えて、特性をさらに安定化させることができる。
【００６４】
（実施の形態３）
実施の形態１，２では、半導体基板の両面に絶縁膜を有するバックゲート型のＣＮＴ−ＦＥＴの例を示したが、実施の形態３では、半導体基板の片面にのみ絶縁膜を有するバックゲート型のＣＮＴ−ＦＥＴの例を示す。
【００６５】
図６は、本発明の実施の形態３に係るＣＮＴ−ＦＥＴの構成を示す断面図である。図６において、ＣＮＴ−ＦＥＴ４００は、半導体基板１１０、ソース電極１２０、ドレイン電極１３０、ＣＮＴ１４０、保護膜１５０および触媒層２１０を有する。実施の形態１に係るＣＮＴ−ＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００６６】
半導体基板１１０は、ＣＮＴ１４０が配置されている面（図６では上向きの面）のみが絶縁膜１１２で被覆されている、半導体からなる基板である。絶縁膜１１２は、多層構造であってもよく、例えば酸化シリコン膜の上に窒化シリコン膜を積層させた二層構造であってもよい。ＣＮＴ１４０が配置されていない面（図６では下向きの面）は絶縁膜で被覆されていないため、本実施の形態のＣＮＴ−ＦＥＴ４００では、半導体基板１１０の半導体の部分がそのままゲート電極として作用する。半導体基板１１０の片面のみを絶縁膜１１２で被覆する方法は、特に限定されないが、例えば半導体基板１１０の両面に形成された絶縁膜の一方を除去すればよい。
【００６７】
以上のように、本実施の形態のＣＮＴ−ＦＥＴは、半導体基板１１０の半導体からなる部分をそのままゲート電極として作用させることができるため、実施の形態１の効果に加えて、ゲート電圧を効果的に印加することができる。
【００６８】
（実施の形態４）
実施の形態１〜３では、バックゲート型のＣＮＴ−ＦＥＴの例を示したが、実施の形態４では、サイドゲート型のＣＮＴ−ＦＥＴの例を示す。
【００６９】
図７は、本発明の実施の形態４に係るＣＮＴ−ＦＥＴの構成を示す断面図である。図７（Ａ），（Ｂ）において、ＣＮＴ−ＦＥＴ５００ａ，ｂは、半導体基板１１０、ソース電極１２０、ドレイン電極１３０、ＣＮＴ１４０、保護膜１５４、触媒層２１０およびゲート電極５１０を有する。実施の形態１に係るＣＮＴ−ＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００７０】
保護膜１５４は、実施の形態１〜３のＣＮＴ−ＦＥＴの保護膜と同様にＣＮＴ１４０を被覆する絶縁膜であるが、ソース電極１２０およびドレイン電極１３０用の接続孔だけでなく、ゲート電極５１０用の接続孔も形成されている。
【００７１】
ゲート電極５１０は、保護膜１５４上に配置されており、保護膜１５４に形成されている接続孔を介して半導体基板１１０に接続している。ゲート電極５１０は、図７（Ａ）に示すように半導体基板１１０の絶縁膜１１２に接続するように形成されていてもよいし、図７（Ｂ）に示すように半導体基板１１０の半導体からなる部分に接続するように形成されていてもよい。このゲート電極５１０に電圧を印加することにより、ソース電極１２０とドレイン電極１３０との間に流れる電流を制御することができる。
【００７２】
本実施の形態のＣＮＴ−ＦＥＴ５００ａ，ｂは、実施の形態１のＣＮＴ−ＦＥＴ２００とほぼ同様の手順で製造することができる。すなわち、保護膜１５４に接続孔を形成する際（図３のステップＳ１６００参照）に、ソース電極およびドレイン電極用の接続孔だけでなく、ゲート電極用の接続孔を形成し、ゲート電極５１０を形成する際（図３のステップＳ１８００参照）に、ゲート電極用の接続孔の上部にゲート電極５１０を形成すればよい。
【００７３】
以上のように、本実施の形態のＣＮＴ−ＦＥＴ５００ａ，ｂは、実施の形態１のＣＮＴ−ＦＥＴと同様に、保護膜１５０によりＣＮＴ１４０を水分子などの吸着から保護しているため、履歴特性を低減させることができる。
【００７４】
また、本実施の形態のＣＮＴ−ＦＥＴ５００ａ，ｂは、半導体基板の裏面を電極として使用しないため、半導体基板の裏面の状態を気にすることなく製造することができる。バックゲート型のＣＮＴ−ＦＥＴでは、半導体基板の裏面を電極として使用するため、半導体基板をステージなどに載せて加工する際に半導体基板の裏面（ステージに接する面）のゲート絶縁膜に傷や汚れが付いてしまうと、歩留まりが低下する可能性がある。一方、本実施の形態のサイドゲート型のＣＮＴ−ＦＥＴでは、半導体基板の裏面は支持基板としてのみ機能するため、半導体基板の裏面に傷や汚れが付いても歩留まりは低下しない。
【００７５】
（実施の形態５）
実施の形態５では、半導体基板内に拡散層を有するサイドゲート型のＣＮＴ−ＦＥＴの例を示す。
【００７６】
図８は、本発明の実施の形態５に係るＣＮＴ−ＦＥＴの構成を示す断面図である。図８において、ＣＮＴ−ＦＥＴ６００は、半導体基板６１０、ソース電極１２０、ドレイン電極１３０、ＣＮＴ１４０、保護膜１５４、触媒層２１０およびゲート電極５１０を有する。実施の形態４に係るＣＮＴ−ＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００７７】
ＣＮＴ１４０は、ｎ型の半導体的特性を示し、ＣＮＴ−ＦＥＴ６００のｎ型のチャネルとして機能する。ｎ型の半導体的特性を示すチャネルを作製する方法は、特に限定されないが、例えば保護膜１５４を窒化シリコン膜とすればよい（例えば、特開２００６−２２２２７９号公報参照）。
【００７８】
半導体基板６１０は、ｎ型の半導体からなる基板であり、その表面に絶縁膜１１２を有する。また、半導体基板６１０は、ＣＮＴ１４０が配置されている側の領域にｐ型の拡散層６２０を有する。ｐ型の拡散層を有する半導体基板の作製方法は、イオン注入法などの従来から知られている方法を適宜用いればよい。
【００７９】
なお、本実施の形態では、ｐ型の拡散層を有するｎ型の半導体基板と、ｎ型のチャネルとを有する構成例を示したが、ｎ型の拡散層を有するｐ型の半導体基板と、ｐ型のチャネルとを有する構成としても同様の効果を得ることができる。
【００８０】
本実施の形態のＣＮＴ−ＦＥＴ６００は、ＣＮＴの直下に拡散層を有するため、実施の形態４の効果に加えて、ＣＮＴの感度を向上させることができる。例えば、ゲート電極上に抗体を固定化してＣＮＴ−ＦＥＴをバイオセンサとして使用する場合に、本実施の形態のＣＮＴ−ＦＥＴは、ＣＮＴの感度（ゲート電極上で生じた抗原抗体反応に対する電流変化率）が高いため、高感度に抗原（被検出物質）を検出することができる。また、本実施の形態のＣＮＴ−ＦＥＴ６００は、拡散層の不純物濃度を調整することで、ＣＮＴの感度特性を調整することもできる。
【産業上の利用可能性】
【００８１】
本発明は、優れた電気伝導特性を安定して示すＣＮＴ−ＦＥＴを再現性よく製造することができるので、ＣＮＴ−ＦＥＴを含む集積デバイスやセンサなどの製造に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明のＣＮＴ−ＦＥＴの構成の一例を示す模式図
【図２】実施の形態１のＣＮＴ−ＦＥＴの構成を示す断面図
【図３】実施の形態１のＣＮＴ−ＦＥＴの製造方法を示すフローチャート
【図４】実施の形態１のＣＮＴ−ＦＥＴの製造方法を示す模式図
【図５】実施の形態２のＣＮＴ−ＦＥＴの構成を示す断面図
【図６】実施の形態３のＣＮＴ−ＦＥＴの構成を示す断面図
【図７】実施の形態４のＣＮＴ−ＦＥＴの構成を示す断面図
【図８】実施の形態５のＣＮＴ−ＦＥＴの構成を示す断面図
【符号の説明】
【００８３】
１００，２００，３００，４００，５００ａ，５００ｂ，６００  ＣＮＴ−ＦＥＴ
１１０，６１０  半導体基板
１１２  絶縁膜
１１２ａ  酸化シリコン膜
１１２ｂ  窒化シリコン膜
１２０  ソース電極
１３０  ドレイン電極
１４０  ＣＮＴ
１５０，１５４  保護膜
１５２  接続孔
２１０  触媒層
２２０，５１０  ゲート電極
３１０  第二の保護膜
６２０  拡散層
【図１】
2009252798.tif 000003
【図２】
2009252798.tif 000004
【図３】
2009252798.tif 000005
【図４】
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【図５】
2009252798.tif 000007
【図６】
2009252798.tif 000008
【図７】
2009252798.tif 000009
【図８】
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