(57)【要約】【課題】フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、信号量の大きな半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体層内に設けられたソース層、ドレイン層と、電気的に浮遊状態のボディ領域と、ボディ領域の第１の面上に設けられた第１のゲート絶縁膜および第１のゲート電極と、ボディ領域の第２の面に設けられた第２のゲート絶縁膜および第２のゲート電極と、第１のゲート電極および第２のゲート電極を駆動するドライバと、メモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の第２のゲート電極の電圧を、データ保持時における該第２のゲート電極の電圧よりもソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込むセンスアンプとを備えている。【選択図】図７
2009093708.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、
前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の前記第２のゲート電極の電圧を、データ保持時における該第２のゲート電極の電圧よりも前記ソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込むセンスアンプとを備えた半導体記憶装置。
【請求項２】
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、
前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込んだ後に、前記第２のゲート電極の電圧を、前記第１の論理データの書込み時における該第２のゲート電極の電圧よりも前記ソース層の電位から離した状態のもとで、前記第１の論理データを保持し、あるいは、電荷量の多い状態を示す第２の論理データを前記メモリセルに書き込むセンスアンプとを備えた半導体記憶装置。
【請求項３】
データ書込み時の前記第２のゲート電極の電圧を、前記第２の論理データの書込み時における前記第２のゲート電極の電圧からデータ保持時における前記第２のゲート電極の電圧に戻した状態のもとで、電荷量の多い状態を示す第２の論理データを前記メモリセルに書き込むことを特徴とする請求項1に記載の半導体記憶装置。
【請求項４】
半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記第２のゲート電極の電圧を、データ保持時における該第２のゲート電極の電圧から前記ソース層の電位に接近させ、
電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込み、
前記第２のゲート電極の電圧を、データ保持状態における該第２のゲート電極の電圧に戻し、
電荷量の多い状態を示す第２の論理データを前記メモリセルに書き込むことを具備した半導体記憶装置の駆動方法。
【請求項５】
或る選択された前記第１のゲート電極に対応する複数のメモリセルに対して前記第１の論理データを書き込んだ後、前記第２の論理データを選択的に前記メモリセルに書き込むことを特徴とする請求項４に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその駆動方法に係り、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
データ“１”をメモリセルに書き込む際には、例えば、ワード線およびビット線に高レベル電位を印加し、インパクトイオン化によりホールをボディに蓄積する。データ“０”をメモリセルに書き込む際には、例えば、ワード線電位が高レベル電位の状態で、ビット線に低レベル電位（例えば、ソース電位（接地電位））を印加する。これにより、ホールはボディからドレインへ引き抜かれる。このように、ＦＢＣでは、或る選択ワード線に接続された複数のメモリセルに対して、データ“１”またはデータ“０”を選択的に書き込むことができる。
【０００４】
データの読出しの際には、センスアンプは、“０”セルと“１”セルとのボディ電位差（信号量）によるメモリセルトランジスタの駆動力の差を検出する。しかし、ＦＢＣでは微細化によって動作電圧を下げると、“０”セルと“１”セルとに充分なディ電圧差が得られず、その結果、“０”セルと“１”セルとの信号量の差が充分に得られないという問題点があった。
【０００５】
即ち、微細化が進むと、従来のデータ書込み動作では、読出し時にセンスアンプが充分にデータ“０”およびデータ“１”を検出することができるほど信号量を充分に大きくすることができなかった。
【非特許文献１】”An 18.5ns 128Mb SOI DRAM with a Floating Body Cell” , Takashi Ohsawa et. Al , ISSCC2005 Digest of Technical Papers, pp.458-459
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、信号量の大きな半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の前記第２のゲート電極の電圧を、データ保持時における該第２のゲート電極の電圧よりも前記ソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込んだ後に、前記第２のゲート電極の電圧を、前記第１の論理データの書込み時における該第２のゲート電極の電圧よりも前記ソース層の電位から離した状態のもとで、前記第１の論理データを保持し、あるいは、電荷量の多い状態を示す第２の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記第２のゲート電極の電圧を、データ保持時における該第２のゲート電極の電圧から前記ソース層の電位に接近させ、電荷量の少ない状態を示す第１の論理データを前記メモリセルに書き込み、前記第２のゲート電極の電圧を、データ保持状態における該第２のゲート電極の電圧に戻し、電荷量の多い状態を示す第２の論理データを前記メモリセルに書き込むことを具備する。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、大きな信号量を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリの一例を示す構成図である。ＦＢＣメモリ装置は、メモリセルＭＣと、フロントワード線ＦＷＬＬ０〜ＦＷＬＬｎ、ＦＷＬＲ０〜ＦＷＬＲｎ（以下、ＦＷＬともいう）と、バックワード線ＢＷＬＬ０〜ＢＷＬＬｎ、ＢＷＬＲ０〜ＢＷＬＲｎ（以下、ＢＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００１３】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。フロントワード線ＦＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのフロントゲート（第１のゲート電極）としての機能を兼ね備える。フロントワード線ＦＷＬは、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。バックワード線ＢＷＬは、フロントワード線ＦＷＬと同様にロウ方向に延伸し、メモリセルＭＣのバックゲート（第２のゲート電極）としての機能を兼ね備える。バックワード線ＢＷＬも、フロントワード線ＦＷＬと同様に、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。バックワード線ＢＷＬは、フロントワード線ＦＷＬに対して１対１に対応して設けられている。
【００１４】
ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に（ｍ＋１）本ずつ設けられている。フロントワード線ＦＷＬ（バックワード線ＢＷＬ）とビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１５】
データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。この動作方式は、１セル／ビット（シングルセル）方式と呼ばれる。
【００１６】
代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この動作方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の動作方式にも適用できる。
【００１７】
センスアンプＳ／Ａは、メモリセルＭＣからデータを読み出し、このデータをラッチする。メモリ外部へデータを読み出すときには、センスアンプＳ／Ａは、ＤＱバッファ（図示せず）を介してセンスアンプＳ／Ａ自体にラッチされたデータを外部へ出力する。メモリ外部からのデータを書き込むときには、センスアンプＳ／Ａは、ＤＱバッファを介してセンスアンプＳ／Ａ内に書き込むべきデータを一旦ラッチする。センスアンプＳ／Ａは、センスアンプＳ／Ａ自体にラッチされたデータをメモリセルＭＣへ書き込む。このように、センスアンプＳ／Ａは、メモリセルＭＣとセンスアンプＳ／Ａとの間のデータのやり取り（読出し／書込み）、および、メモリ外部とセンスアンプＳ／Ａとの間のデータのやり取り（読出し／書込み）を実行する。以下、“読出し”または“書込み”は、メモリセルＭＣとセンスアンプＳ／Ａとの間のデータのやり取りを示す。なお、メモリ外部とセンスアンプＳ／Ａとの間のデータのやり取りは、外部への読出し、あるいは、外部からの書込みという。
【００１８】
ロウデコーダＲＤは、複数のフロントワード線ＦＷＬのうち特定のフロントワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択フロントワード線に電圧を印加することによって、この選択フロントワード線を活性化させる。また、ロウデコーダＲＤは、複数のバックワード線ＢＷＬのうち特定のバックワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択バックワード線に電圧を印加することによって、この選択バックワード線を活性化させる。尚、バックワード線ＢＷＬのロウアドレスは、フロントワード線ＦＷＬのロウアドレスと同じでよい。つまり、バッファワード線ＢＷＬおよびそれに対応するフロントワード線ＦＷＬは、対を成し、ワード線対ＦＷＬ，ＢＷＬごとに選択される（活性化される）。
【００１９】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラムへ電位を印加することによって、ＤＱバッファ（図示せず）を介してセンスアンプＳ／Ａからデータを外部へ読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
【００２０】
図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０内に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、第１のゲート絶縁膜７１、第２のゲート絶縁膜７２およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００２１】
第１のゲート絶縁膜７１は、ボディ５０の上面に設けられており、第２のゲート絶縁膜７２は、上面とは反対側のボディ５０の底面に設けられている。フロントワード線（第１のゲート電極）ＦＷＬは、第１のゲート絶縁膜７１を介してボディ５０の上面に設けられている。バックワード線（第２のゲート電極）ＢＷＬは、第２のゲート絶縁膜７２を介してボディ５０の底面に設けられている。本実施形態では、バックワード線ＢＷＬは、ＢＯＸ層２０中に埋め込まれるようにして設けられている。第２のゲート絶縁膜７２の膜厚は、第１のゲート絶縁膜７１の膜厚と同程度でよいが、特に限定しない。しかし、第２のゲート絶縁膜７２の膜厚が第１のゲート絶縁膜７１の膜厚と等しい場合、後述するＦｉｎ型ＦＢＣにおいて、第１および第２のゲート絶縁膜７１および７２を同時に形成することができる（図１０および図１１参照）。従って、第２のゲート絶縁膜７２の膜厚を第１のゲート絶縁膜７１の膜厚と等しくすることによって、Ｆｉｎ型ＦＢＣメモリの製造が容易となるというメリットがある。
【００２２】
次に、第１の実施形態によるＦＢＣメモリのデータ書込み動作を説明する。外部からのデータをメモリセルＭＣへ書き込むとき、あるいは、リフレッシュ動作において、センスアンプＳ／Ａは、メモリセルＭＣのデータを一旦読み出した後に、データをメモリセルＭＣへ書き込む。外部からのデータが読み出されたデータと異なるときには、センスアンプＳ／Ａは、外部からのデータをメモリセルＭＣへ書き込む。
【００２３】
リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。リフレッシュ動作では、センスアンプＳ／Ａは、読み出したデータと同一論理データをメモリセルＭＣへ書き戻す。本実施形態によるデータ書込み動作は、外部からのデータを書き込む動作およびリフレッシュ動作のいずれにも適用することができる。
【００２４】
さらに、外部へデータを読み出すときにも、センスアンプＳ／Ａに読み出されたデータは、メモリセルＭＣへリストアされるが、本実施形態によるデータ書込み動作は、このリストア動作にも適用することができる。即ち、本実施形態によるデータ書込み動作は、センスアンプＳ／ＡからメモリセルＭＣへデータを書き込む動作全てについて適用することができる。
【００２５】
センスアンプＳ／Ａは、選択ワード線対ＦＷＬ、ＢＷＬに接続された全カラム（全ビット線）のメモリセルＭＣに対してデータ“０”を書込む。これにより、データ“０”がメモリセルＭＣに書き込まれる。その後、センスアンプＳ／Ａは、データ“１”を書き込むために選択されたカラムのメモリセルＭＣにデータ“１”を書き込む。これにより、データ“１”がメモリセルＭＣに選択的に書き込まれる。即ち、データ“０”の書込み動作は、データ“０”の書込みを実行することで完了するが、データ“１”の書込み動作は、データ“０”の書込みを一旦実行した後に、データ“１”の書込みを実行することで完了する。図３および図４では、ｔ３〜ｔ４において、データ“０”の書込み動作を示し、ｔ５〜ｔ６において、データ“１”の書込み動作を示している。
【００２６】
［データ“１”の書込み動作］
図３は、データ“１”をメモリセルＭＣへ書き込むときのタイミング図である。データ“１”の書込み動作は、メモリセルＭＣに一旦データ“０”を書き込んだ後に、データ“１”を書き込む。
【００２７】
ソース電位ＶＳＬは、接地電位（０Ｖ）に固定されている。ｔ１以前において、メモリセルＭＣは、データ保持状態である。データ保持状態において、ビット線ＢＬの電位は、ソース電位ＶＳＬと同電位ＶＢＬＬである。フロントワード線ＦＷＬの電位は、ソース電位ＶＳＬよりも低い負電位ＶＷＬＬである。バックワード線ＢＷＬの電位は、電位ＶＷＬＬよりも低い負電位ＶＢＷＬＬである。ボディ５０とフロントワード線ＦＷＬとの容量結合およびボディ５０とバックワード線ＢＷＬとの容量結合により、ボディ５０の電位Ｖｂｏｄｙは、負電位となっている。これにより、“１”セルにおいてホールがボディ５０内に保持される。
【００２８】
ｔ１〜ｔ２の期間において、センスアンプＳ／Ａがデータ読出し動作を実行している。ここでは、センスアンプＳ／Ａは、データ“１”を読み出している。より詳細には、ｔ１において、ＷＬドライバＷＬＤがフロントワード線ＦＷＬの電位をＶＷＬＬからＶＷＬＨへ立ち上げる。これにより、フロントワード線側のトランジスタがオン状態になる。その後、センスアンプＳ／Ａがビット線ＢＬの電位を少し上げる。これにより、センスアンプＳ／Ａは、メモリセルＭＣの駆動電流を比較し、メモリセルＭＣに格納されたデータを検出する。“０”セルのボディ５０内にはホール数が少なく、ボディ電位Ｖｂｏｄｙが低い。このため、“０”セルの閾値電圧が高い。従って、“０”セルの駆動電流は少ない。一方、“１”セルのボディ５０には、多くのホールが蓄積されている。このため、ボディ電位Ｖｂｏｄｙが高く、閾値電圧が低い。従って、“１”セルの駆動電流は多い。センスアンプＳ／Ａが“０”セルおよび“１”セルの駆動電流差を検出する。
【００２９】
データ読出し後、本実施形態によるＦＢＣメモリは、第１から第４の段階でデータ“１”を書き込む。まず、ｔ２〜ｔ３（第１の段階）において、ＷＬドライバＷＬＤがバックゲート電極ＢＷＬの電圧をＶＢＷＬＬからＶＢＷＬＨへバンプアップさせている。このとき、ボディ５０とバックワード線ＢＷＬとの容量結合により、ボディ電位Ｖｂｏｄｙは、上昇しようとする。しかし、データ読出し時にボディ電位Ｖｂｏｄｙはソース電位ＶＳＬからフラットバンド電圧ＶＦだけ高い電圧状態にあるので、ボディ電位Ｖｂｏｄｙは上昇せず、変化しない。もし、ボディ電位Ｖｂｏｄｙを上昇させても、ボディ５０内のホールは、フォワード電流としてソース６０へ流れ出てしまうからである。
【００３０】
ｔ３〜ｔ４（第２の段階）において、バックワード線ＢＷＬの電位をＶＢＷＬＨにバンプアップさせた状態のもとで、データ“０”の書込みを行う。ｔ３において、フロントワード線ＦＷＬの電位をＶＷＬＨに維持したまま、センスアンプＳ／Ａは、ビット線ＢＬの電位をＶＢＬＷ０（＜ＶＳＬ）まで低下させる。このとき、ボディ電位Ｖｂｏｄｙは、ドレイン４０の電位に対して高くなるので、ボディ−ドレイン間のｐｎ接合部に順バイアスが掛かり、正孔が、ボディ５０からドレイン４０に引き抜かれる。ボディ電位Ｖｂｏｄｙはドレイン４０の電位にたいしてＶＦだけ高いレベルまで下がる。
【００３１】
ｔ４〜ｔ５（第３の段階）において、ＷＬドライバＷＬＤは、バックワード線ＢＷＬの電位をＶＢＷＬＨからＶＢＷＬＬへバンプダウンしている。このとき、ボディ５０とバックワード線ＢＷＬとの容量結合により、“０”セルのボディ電位Ｖｂｏｄｙは、ΔＶＢ１だけ低下する。
【００３２】
ｔ５〜ｔ６（第４の段階）において、データ“１”の書込みを行う。ｔ５において、フロントワード線ＦＷＬの電位をＶＷＬＨに維持したまま、センスアンプＳ／Ａは、ビット線ＢＬの電位をＶＢＬＷ０からＶＢＬＷ１まで上昇させる。ＶＢＬＷ１は、フロントワード線ＦＷＬの電位がＶＷＬＨであるときに、フロントワード線側のトランジスタが５極管動作するのに充分な電圧である。５極管動作によってボディ−ドレイン間の接合部近傍でインパクトイオン化が生じ、ボディ５０にホールが注入される。これにより、ボディ電位Ｖｂｏｄｙは、ソース電位ＶＳＬよりもＶＦだけ高い電位まで上昇する。
【００３３】
その後、ｔ６において、ビット線ＢＬの電位をＶＢＬＬに戻し、ｔ７においてフロントワード線ＦＷＬの電位をＶＷＬＬまで低下させる。これにより、メモリセルＭＣはデータ保持状態に入る。このとき、“１”セルのボディ電位Ｖｂｏｄｙは、ボディ５０とフロントワード線ＦＷＬとの容量結合およびボディ−ドレイン間の容量結合により低下する。
【００３４】
［データ“０”の書込み動作］
図４は、データ“０”をメモリセルＭＣへ書き込むときのタイミング図である。データ“０”の書込み動作では、メモリセルＭＣにデータ“０”を書き込んだ後、データ“１”を書き込まないことによってメモリセルＭＣを“０”セルにする。データ“０”の書込み動作は、ｔ５（第３の段階）までデータ“１”の書込み動作と同じである。
【００３５】
その後、ｔ５〜ｔ６（第４の段階）において、データ“１”の書込みを行わない。即ち、ｔ５において、ＷＬドライバＷＬＤはフロントワード線ＦＷＬの電位をＶＷＬＨに維持し、センスアンプＳ／Ａはビット線ＢＬの電位をＶＢＬＷ０に維持する。よって、ボディ電位Ｖｂｏｄｙは、第４の段階において変化しない。
【００３６】
その後、ｔ６において、ビット線ＢＬの電位をＶＢＬＬに戻し、ｔ７においてフロントワード線ＦＷＬの電位をＶＷＬＬまで低下させる。これにより、メモリセルＭＣはデータ保持状態に入る。このとき、“０”セルのボディ電位Ｖｂｏｄｙは、ボディ５０とフロントワード線ＦＷＬとの容量結合およびボディ−ドレイン間の容量結合により低下する。
【００３７】
図４に示す一点鎖線は、図３に示すデータ“１”の書込み動作におけるｔ５以降のボディ電位を示す。データ保持状態での“０”セルのボディ電位と“１”セルのボディ電位との差は、ΔＶＢである。
【００３８】
図５は、従来のＦＢＣメモリのデータ書込み動作を示すタイミング図である。従来では、データ書込みの高速化のために、データ“１”の書込みとデータ“０”の書込みとが同時に実行されている。尚、実線で示すビット線ＢＬの電位がデータ“０”の書込み電位ＶＢＬＷ０を示し、破線で示すビット線ＢＬの電位がデータ“１”の書込み電位ＶＢＬＷ１を示す。
【００３９】
図６は、比較例によるＦＢＣメモリのデータ書込み動作を示すタイミング図である。図６に示す比較例は、図５に示す従来の動作のデータ“１”の書込みとデータ“０”の書込みとを別々に行った例である。図６のようにデータ“１”の書込みとデータ“０”の書込みとを別々に実行したとしても、“０”セルと“１”セルとのボディ電位差は、図５のそれと変わらない。また、本比較例では、ビット線ＢＬの電位およびフロントワード線ＦＷＬの電位の動作は、図３または図４に示すそれらの動作と同様である。しかし、本比較例では、バックワード線ＢＷＬの電位が固定されている点で図３または図４に示す本実施形態と異なる。即ち、図６は、図３および図４においてバックワード線ＢＷＬの電位を固定した場合のタイミング図に相当する。
【００４０】
図６では、ｔ５〜ｔ６において、実線で示すビット線ＢＬの電位がデータ“０”の書込み電位ＶＢＬＷ０を示し、破線で示すビット線ＢＬの電位がデータ“１”の書込み電位ＶＢＬＷ１を示す。
【００４１】
ここで、図４に示す“０”セルと“１”セルとのボディ電位差ΔＶＢは、図６に示す“０”セルと“１”セルとのボディ電位差ΔＶＢ０よりも大きいことに注目されたい。ΔＶＢは、ΔＶＢ０＋ΔＶＢ１にほぼ等しい。ΔＶＢ１は、図３および図４を参照して説明したように、バックワード線ＢＷＬの電位をバンプダウンしたときに、ボディ５０とバックワード線ＢＷＬとの容量結合により降下したボディ電位Ｖｂｏｄｙ（カップリング降下電位）である。
【００４２】
即ち、本実施形態によるＦＢＣメモリでは、バックワード線ＢＷＬの電位をデータ“０”の書込み後にバンプダウンさせることによって、“０”セルと“１”セルとのボディ電位差を従来のそれよりも増大させることができる。換言すると、本実施形態によるＦＢＣメモリは、従来のＦＢＣメモリよりも“０”セルと“１”セルとの信号差を大きくすることができる。
【００４３】
図３では、簡単のために、“１”セルとなるメモリセルＭＣに対しても一旦、データ“０”を書き込んでいた。しかし、本来、“１”セルになるメモリセルＭＣには、データ“０”を書き込む必要は無い。従って、電力削減のために、“１”セルとなるメモリセルＭＣに接続されたビット線ＢＬの電位は、ｔ３〜ｔ５においてＶＢＬＷ０より高い電位（例えば、ＶＢＬＷ１）に保持しても差し支えない。
【００４４】
図７および図８に示すグラフは、シミュレーション結果である。このシミュレーションに使用したＦＢＣメモリの第１のゲート絶縁膜７１および第２のゲート絶縁膜７２の各膜厚は、１．６ｎｍである。ＳＯＩ層３０の膜厚（第１のゲート絶縁膜７１から第２のゲート絶縁膜７２までの距離）は、２１ｎｍである。図７および図８のシミュレーション結果を参照してさらに具体例を説明する。
【００４５】
［データ“１”の書込み動作］
まず、ｔ０以前にデータがメモリセルＭＣからセンスアンプＳ／Ａへ読み出される。読出し動作では、フロントワード線ＦＷＬの電位ＶＦＷＬを０．８Ｖ、ビット線ＢＬの電位ＶＢＬを０．２Ｖ、バックワード線ＢＷＬの電位ＶＢＷＬを−２Ｖとする。このときのバックワード電圧ＶＢＷＬは、データ保持時のバックワード電圧と等しい。ソース線ＳＬの電位は、接地電位に維持される。これにより、メモリセルＭＣは、線形領域で動作する。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化により“０”セルが “１”セルに変化してしまう危険性があるからである。
【００４６】
次に、ｔ０〜ｔ３において、“１”セルの書込み動作を実行する。“１”セルの書込み動作では、センスアンプＳ／Ａが一旦、データ“０”を書き込み、さらにその後、データ“１”を書き込む。データ“０”の書込みでは、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬがデータ保持時の電圧よりもソース電位に接近するように、バックワード電圧ＶＢＷＬをバンプアップさせる。より詳細には、ｔ０においてＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを、データ保持時の電位−２Ｖから−１Ｖへバンプアップさせている。これにより、ボディ電位Ｖｂｏｄｙが、ボディ５０とバックワード線ＢＷＬとの容量結合により上昇する。ｔ１において、センスアンプＳ／Ａは、ビット電圧ＶＢＬを−０．９Ｖへ低下させる。これによって、ボディ−ドレイン間に順バイアスが印加され、ボディ５０内のホールがドレイン４０へ放出される（消滅する）。ホールがボディ５０から消滅している期間の間、ボディ電位Ｖｂｏｄｙは、ほぼ一定値を維持する。その後、ボディ５０内のホールがなくなると、ｔ２において示すように、ボディ電位Ｖｂｏｄｙは、ボディ−ドレイン間の容量結合によりビット電圧ＶＢＬへ向かって低下する。このように、データ“０”がメモリセルＭＣに書き込まれる。
【００４７】
ｔ２において、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを−１Ｖからデータ保持時におけるバックワード電圧である−２Ｖへ戻す（バンプダウンする）。即ち、データ“０”の書込み後、ＷＬドライバＷＬＤは、バックゲート電圧ＶＢＷＬを、データ“０”書込み時における電圧ＶＢＷＬよりもソース電位から離れた状態（データ保持状態）に戻す。このように、バックワード電圧ＶＢＷＬをデータ保持状態の電圧に戻した状態で、データ“１”の書込みが次のように実行される。バックワード電圧ＶＢＷＬをバンプダウンすると、ボディ５０とバックワード線ＢＷＬとの容量結合により、ボディ電位Ｖｂｏｄｙは、ΔＶＢ１（約０．６Ｖ）だけ低下する。
【００４８】
データ“１”の書込みでは、センスアンプＳ／Ａがビット電圧ＶＢＬを高レベル電位（１Ｖ）へ立ち上げる。このとき、フロントワード電圧ＶＦＷＬも高レベル電位（０．８Ｖ）であるので、メモリセルＭＣのボディ−ドレイン間の接合部近傍でインパクトイオン化が生じる。インパクトイオン化により、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電位Ｖｂｏｄｙは平衡状態に達する。ｔ２〜ｔ３において、ボディ電位Ｖｂｏｄｙが上昇し、ｔ３近傍でボディ電位Ｖｂｏｄｙは平衡状態に達している。このように、データ“１”がメモリセルＭＣに書き込まれる。
【００４９】
ｔ３〜ｔ４前後において、“１”セルのデータ保持状態の期間と“１”セルの読出し動作の期間とが含まれている。データ保持状態では、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを低レベル電位（−２Ｖ）に維持し、フロントワード電圧ＶＦＷＬを低レベル電位（−１．７Ｖ）へ低下させている。このとき、ビット電圧ＶＢＬは、ソース電位（接地電位）に等しい。“１”セルのデータ保持状態におけるボディ電位Ｖｂｏｄｙ１は、約０．２５Ｖであった。
【００５０】
データ読出し動作では、ビット電圧ＶＢＬが０．２５Ｖであり、フロントワード電圧ＶＦＷＬは、０．８Ｖである。バックワード電圧ＶＢＷＬは、−２Ｖを維持している。これにより、データ“１”が読み出される。データ読出し動作については、上述したとおりである。尚、本シミュレーションでは、データ保持期間が非常に短時間に設定されている。これは、データ保持期間におけるボディ電位Ｖｂｏｄｙが判明すれば足りるからである。勿論、実際の動作では、データ保持期間は、本シミュレーションのそれより長い場合がある。
【００５１】
［データ“０”の書込み動作］
次に、ｔ５〜ｔ７において、“０”セルの書込み動作を実行する。“０”セルの書込み動作では、ＷＬドライバＷＬＤがバックワード電圧ＶＢＷＬをデータ保持時の電圧よりもソース電位に接近するようにバンプアップさせた後、センスアンプＳ／Ａがデータ“０”を書き込む。その後、データ“１”は書き込まれない。より詳細には、ｔ５において、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを、データ保持時の電位−２Ｖから−１Ｖにバンプアップさせている。これにより、ボディ電位Ｖｂｏｄｙが、ボディ５０とバックワード線ＢＷＬとの容量結合により上昇する。ｔ６において、センスアンプＳ／Ａは、ビット電圧ＶＢＬを−０．９Ｖへ低下させる。これによって、ボディ−ドレイン間に順バイアスが印加され、ボディ５０内のホールがドレイン４０へ放出される（消滅する）。ホールがボディ５０から消滅している期間の間（ｔ６〜ｔ７）、ボディ電位Ｖｂｏｄｙは、ほぼ一定値を維持する。その後、ボディ５０内のホールがなくなると、ｔ７において示すように、ボディ電位Ｖｂｏｄｙは、ボディ−ドレイン間の容量結合によりビット電圧ＶＢＬへ向かって低下する。このように、データ“０”がメモリセルＭＣに書き込まれる。
【００５２】
ｔ７において、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを−１Ｖからデータ保持時におけるバックワード電圧である−２Ｖへ戻す（バンプダウンする）。即ち、データ“０”の書込み後、ＷＬドライバＷＬＤは、バックゲート電圧ＶＢＷＬを、データ“０”書込み時における電圧ＶＢＷＬよりもソース電位から離れた状態（データ保持状態）に戻す。このように、バックワード電圧ＶＢＷＬをデータ保持状態の電圧に戻した状態のもとで、“０”セルは保持される。バックワード電圧ＶＢＷＬをバンプダウンすると、ボディ５０とバックワード線ＢＷＬとの容量結合により、ボディ電位Ｖｂｏｄｙは、ΔＶＢ１（約０．５Ｖ）だけ低下する。
【００５３】
ｔ７〜ｔ８の期間は、他のメモリセルにおいてデータ“１”が書き込まれている期間である（ｔ２〜ｔ３参照）。その後、ｔ８〜ｔ９には、“０”セルのデータ保持状態の期間と“０”セルの読出し動作の期間とが含まれている。データ保持状態では、ＷＬドライバＷＬＤは、バックワード電圧ＶＢＷＬを低レベル電位（−２Ｖ）を維持し、フロントワード電圧ＶＦＷＬを低レベル電位（−１．７Ｖ）へ低下させている。このとき、ビット電圧ＶＢＬは、ソース電位（接地電位）に等しい。“０”セルのデータ保持状態におけるボディ電位Ｖｂｏｄｙ０は、約−１Ｖであった。
【００５４】
即ち、本実施形態によるＦＢＣメモリのデータ保持状態における“１”セルと“０”セルとのボディ電位差ΔＶＢは、約１．２５Ｖであった。
【００５５】
図８は、比較例として従来のＦＢＣメモリのデータ書込み動作を示すタイミング図である。図８に示すシミュレーションでは、バックワード電圧ＶＢＷＬが低レベル電位（−２Ｖ）に固定されている。図８に示すフロントワード電圧ＶＦＷＬおよびビット電圧ＶＢＬの動作は、図７に示すそれらと同様である。
【００５６】
データ保持状態における“１”セルのボディ電位Ｖｂｏｄｙ１は、約０．２５Ｖであり、本実施形態のそれと変わらない。しかし、データ保持状態における“０”セルのボディ電位Ｖｂｏｄｙ０は、約−０．４Ｖであり、本実施形態のそれよりも高い（ソース電位に近い）。即ち、従来のＦＢＣメモリのデータ保持状態における“１”セルと“０”セルとのボディ電位差ΔＶＢ０は、約０．６５Ｖであった。
【００５７】
即ち、上記シミュレーションでは、ΔＶＢ（１．２５Ｖ）は、ΔＶＢ０＋ΔＶＢ１（０．６５Ｖ＋０．６）に等しくなる。このように、シミュレーションにおいても、本実施形態によるＦＢＣメモリの信号量ΔＶＢは、従来のＦＢＣメモリの信号量ΔＶＢ０よりもΔＶＢ１の分だけ大きくなることが分かった。ΔＶＢ１は、ボディ５０とバックワード線ＢＷＬとの容量結合に基づいて、データ“０”の書込み時にバックワード線ＢＷＬをバンプダウンさせたことによるボディ電位Ｖｂｏｄｙのカップリング降下電位である。
【００５８】
本実施形態によるＦＢＣメモリの“１” セルと“０”セルとのボディ電位差は、従来のＦＢＣメモリのそれよりも大きくなる。その理由は次の通りである。データ“０”を書き込む際に、ＷＬドライバＷＬＤがバックワード電圧ＶＢＷＬを上昇させ、データ保持時のＶＢＷＬよりもソース電位（接地電位）に接近させる。これにより、ボディ５０とバックワード線との容量結合により、従来よりも大きな順バイアスがボディ−ドレイン間に印加され、従来よりも短時間の間に、より多くのホールがボディ５０から放出される（消滅する）。さらに、データ“０”の書込み後、バックワード電圧ＶＢＷＬは、データ保持状態の電位へバンプダウンされる。このとき、ボディ５０とバックワード線との容量結合により、ボディ電位Ｖｂｏｄｙは、従来よりも低い電位へ低下する。その結果、データ保持状態にエンターしても、ボディ電位Ｖｂｏｄｙ０は、従来よりも低い状態で維持される。
【００５９】
データ保持状態における“０”セルのボディ電位Ｖｂｏｄｙ０は、従来のそれよりΔＶｂだけ低いとする。この場合、ΔＶｂは、図７のｔ７において、バックワード電圧ＶＢＷＬをバンプダウンしたときに、ボディ５０とバックワード線との容量結合によるボディ電位Ｖｂｏｄｙの低下電圧にほぼ等しい。
【００６０】
一方、データ“１”の書込み動作は、インパクトイオン化あるいはＧＩＤＬ（Gate Induced Drain Leakage）によって、ホールをボディ５０へ蓄積する。データ“０”が書き込まれた直後、本実施形態におけるボディ電位Ｖｂｏｄｙは、従来のそれよりも低くなっている。従って、ボディ５０は、ホールが蓄積されやすい状態になっている。これにより、インパクトイオン化電流およびＧＩＤＬ電流によって、ボディ５０にホールが速く蓄積され、ボディ電位Ｖｂｏｄｙは、図７のｔ２の直後に示すように、従来よりも速く上昇する。従って、データ“１”の書込み時間（ｔ２〜ｔ３）は、従来のそれと同程度であっても、メモリセルＭＣにデータ“１”を充分に書き込むことができる。
【００６１】
図９は、図７および図８に示すシミュレーション結果の読出し信号差を示すグラフである。縦軸は、読出し動作時にメモリセルＭＣに流れる電流Ｉｃｅｌｌを示す。横軸は、フロントワード線ＦＷＬの電圧ＶＦＷＬを示す。例えば、フロントワード線電位ＶＦＷＬが０．７Ｖであるとき、図７に示す本実施形態による“１”セルのセル電流Ｉｃｅｌｌと“０”セルのセル電流Ｉｃｅｌｌとの差は、図８に示す従来の“１”セルのセル電流Ｉｃｅｌｌと“０”セルのセル電流Ｉｃｅｌｌとの差よりも大きい。セル電流の差が大きいことは、“１”セルと“０”セルとの信号差が大きいことを意味する。
【００６２】
（第２の実施形態）
図１０および図１１は、本発明に係る第２の実施形態に従ったＦＢＣメモリの構成を示す斜視図である。第２の実施形態は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いている。第１の実施形態では、メモリセルＭＣは平面型ＦＥＴであり、フロントワード線ＦＷＬおよびバックワード線ＢＷＬは、それぞれボディ５０の上面および底面に面していた。これに対し、第２の実施形態では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬは、それぞれボディ５０の側面に面している。これに伴い、第１のゲート絶縁膜および第２のゲート絶縁膜（図示せず）は、それぞれフロントワード線ＦＷＬとボディ５０との間、および、バックワード線ＢＷＬとボディ５０との間に設けられている。
【００６３】
図１０に示すＦＢＣメモリは、ソース線ＳＬおよびビット線ＢＬが同一方向（カラム方向）へ延伸しており、フロントワード線ＦＷＬおよびバックワード線ＢＷＬがカラム方向に対して直交するロウ方向へ延伸している。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。フロントワード線ＦＷＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。ビット線ＢＬは、第３メタル層（上層メタル）Ｍ３で形成される。ソース線ＳＬ、フロントワード線ＦＷＬ、バックワード線ＢＷＬおよびビット線ＢＬは、例えば、銅、アルミニウム、タングステン等の金属からなる。
【００６４】
図１１に示すＦＢＣメモリは、ソース線ＳＬおよびフロントワード線ＦＷＬが同一方向（ロウ方向）へ延伸しており、ビット線ＢＬおよびバックワード線ＢＷＬがロウ方向に対して直交するカラム方向へ延伸している。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。ビット線ＢＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。フロントワード線ＦＷＬは、第３メタル層（上層メタル）Ｍ３で形成される。
【００６５】
第２の実施形態のその他の構成および動作は、第１の実施形態の構成および動作と同様でよい。第１の実施形態によるデータ書込み動作は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いたＦＢＣメモリに対しても実行することができる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６６】
このようなＦｉｎ型ＦＢＣの場合、第２のゲート絶縁膜の膜厚が第１のゲート絶縁膜の膜厚と等しいことが好ましい。これにより、第１および第２のゲート絶縁膜を同時に形成することができるので、ＦＢＣメモリの製造が容易となるというメリットがあるからである。
【００６７】
上記実施形態において、メモリセルＭＣはｐ型ＦＥＴであってもよい。この場合、ボディ５０は、電子を蓄積し、あるいは、電子を放出する。また、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬ等の電位の極性は、上記実施形態のそれらと逆になる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る実施形態に従ったＦＢＣメモリの一例を示す構成図。
【図２】メモリセルＭＣの構造の一例を示す断面図。
【図３】データ“１”をメモリセルＭＣへ書き込むときのタイミング図。
【図４】データ“０”をメモリセルＭＣへ書き込むときのタイミング図。
【図５】従来のＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図６】比較例によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図７】第１の実施形態によるＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図８】比較例のＦＢＣメモリのデータ書込み動作を示すタイミング図。
【図９】図７および図８に示すシミュレーション結果の読出し信号差を示すグラフ。
【図１０】本発明に係る第２の実施形態に従ったＦＢＣメモリの構成を示す斜視図。
【図１１】本発明に係る第２の実施形態に従ったＦＢＣメモリの構成を示す斜視図。
【符号の説明】
【００６９】
ＭＣ…メモリセル
ＦＷＬ…フロントワード線
ＢＷＬ…バックワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＲＤ…ロウデコーダ
ＷＬＤ…ＷＬドライバ
ＣＤ…カラムデコーダ
ＣＳＬＤ…ＣＳＬドライバ
１０…支持基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…ドレイン
５０…ボディ
６０…ソース
７１…第１のゲート絶縁膜
７２…第２のゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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