(57)【要約】【課題】メモリセルトランジスタの劣化を判定する。【解決手段】メモリシステム１は、複数のメモリセルトランジスタを含む不揮発性メモリ１０と、メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線ＢＬと、メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線ＳＬと、メモリセルトランジスタのゲート電極に電気的に接続されたワード線ＷＬと、ビット線ＢＬに電気的に接続され、かつメモリセルトランジスタからデータを読み出すセンスアンプ回路１３と、ワード線ＷＬに電気的に接続され、かつメモリセルトランジスタがオンする読み出し電圧をワード線ＷＬに印加するロウデコーダ１１と、オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定するステートマシン１８とを含む。【選択図】図１
2009266349.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを有し、各ブロックは、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、ゲート電極が順に積層された積層ゲート構造を有する複数のメモリセルトランジスタを含む、不揮発性メモリと、
前記メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線と、
前記メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線と、
前記ゲート電極に電気的に接続されたワード線と、
前記ビット線に電気的に接続され、かつ前記メモリセルトランジスタからデータを読み出すセンスアンプ回路と、
前記ワード線に電気的に接続され、かつ前記メモリセルトランジスタがオンする読み出し電圧を前記ワード線に印加するロウデコーダと、
オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定する制御部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記ブロックに含まれる複数のメモリセルトランジスタのうち所定数のメモリセルトランジスタが劣化している場合に当該ブロックが劣化していると判定し、かつ劣化しているブロックの冗長領域にフラグを書き込むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、データ書き込み時、前記フラグが書き込まれているブロックに印加する書き込み電圧を、劣化していないブロックの書き込み電圧より下げることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、データ消去時、前記フラグが書き込まれているブロックに印加する消去電圧を、劣化していないブロックの消去電圧より上げることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、データ読み出し時、前記フラグが書き込まれているブロックに印加する読み出し電圧を、劣化していないブロックの読み出し電圧より下げることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電気的に書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体メモリとしては、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、半導体基板上に、トンネル絶縁膜、電荷蓄積層、ゲート間絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備えている。
【０００３】
このような構造を有するメモリセルトランジスタでは、書き換えを繰り返すと、トンネル絶縁膜にトラップされた電子が増加し、メモリセルトランジスタが劣化する。劣化したメモリセルトランジスタは、閾値電圧が高くなるため書き込みが速くなり、オーバープログラム（書き込みにより所望の閾値電圧より高くなる不良）が起こりやすくなる。また、劣化したメモリセルトランジスタは、高温放置によりトラップされた電子がデトラップされ、大きく閾値落ちするため、データ保持特性が劣化する。
【０００４】
現在のＮＡＮＤ型フラッシュメモリでは、このようなメモリセルトランジスタの劣化が起こっても動作が保証できるよう書き込みや読み出しの設定にマージンを持たせている。しかしながら、劣化したメモリセルトランジスタの動作を保証するような設定に合わせ込むと、製品出荷直後などの劣化がほとんどない状態ではパフォーマンスが悪くなってしまう。また、高温での書き換えの間隔を長くすることでメモリセルトランジスタの劣化が回復する場合もあるため、数千回、数万回の書き換えを行った後のメモリセルトランジスタの劣化程度はその条件によって大きく異なってくる。
【０００５】
また、ＮＡＮＤ型フラッシュメモリは、数千回、数万回の書き換えを行った後のデータ保持特性を保障するため、製品出荷前に信頼性評価を行っている。例えば、ＮＡＮＤ型フラッシュメモリの寿命を見積るためには、数百時間の信頼性評価を要する。このため、プロセス変更時や量産中に信頼性を短時間でモニタするのは非常に困難である。
【０００６】
この種の関連技術として、メモリセルトランジスタに対するデータの書込み／消去後にベリファイ読み出しを行い、データの書込み／消去が正しく行われたかを検証する。これらデータの書込み／消去とベリファイ読み出し動作をデータの書き込み／消去が正しく行われるまで所定回数繰り返し、所定回数繰り返しても正しいデータ書込み／消去が実行されなかったときに、メモリセルトランジスタが劣化したと判断し、劣化したメモリセルトランジスタに代えて冗長用メモリセルトランジスタを選択する技術が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平８−７５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルトランジスタに流れるセル電流を測定することで、メモリセルトランジスタの劣化を判定することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一視点に係る不揮発性半導体記憶装置は、複数のブロックを有し、各ブロックは、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、ゲート電極が順に積層された積層ゲート構造を有する複数のメモリセルトランジスタを含む、不揮発性メモリと、前記メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線と、前記メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線と、前記ゲート電極に電気的に接続されたワード線と、前記ビット線に電気的に接続され、かつ前記メモリセルトランジスタからデータを読み出すセンスアンプ回路と、前記ワード線に電気的に接続され、かつ前記メモリセルトランジスタがオンする読み出し電圧を前記ワード線に印加するロウデコーダと、オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定する制御部とを具備する。
【発明の効果】
【０００９】
本発明によれば、メモリセルトランジスタに流れるセル電流を測定することで、メモリセルトランジスタの劣化を判定することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
［１．メモリシステム１の構成］
本実施形態のメモリシステム（不揮発性半導体記憶装置）１は、例えば、ホスト装置が実装されたプリント基板上に実装され、バスを介してホスト装置との間でデータの転送を行う。或いは、本実施形態のメモリシステム１は、ホスト装置に対して着脱可能なように構成され、ホスト装置に接続された状態でバスを介してホスト装置との間でデータの転送を行う。図１は、本発明の第１の実施形態に係るメモリシステム１の構成を示すブロック図である。
【００１２】
メモリセルアレイ１０は、電気的に書き換えが可能であり、不揮発性半導体メモリの一種であるＮＡＮＤ型フラッシュメモリから構成される。メモリセルアレイ１０は、データ消去の単位である複数個のブロックを備えている。メモリセルアレイ１０には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１０には、それぞれがカラム方向に延在するように複数のビット線ＢＬが配設されている。
【００１３】
ロウデコーダ１１は、メモリセルアレイ１０の行選択（ワード線選択）を行い、カラムデコーダ１２は、メモリセルアレイ１０の列選択（ビット線選択）を行う。データラッチを含むセンスアンプ回路１３は、メモリセルアレイ１０のビット線ＢＬに接続され、メモリセルアレイ１０からデータの読み出しを行い、或いは外部回路から供給された書き込みデータをメモリセルアレイ１０に書き込む。
【００１４】
データ読み出し時、センスアンプ回路１３に読み出されたデータは、データバス１４、及び入出力バッファ１５を介して、外部回路（例えば、ホストコントローラ２）に出力データＤＯとして出力される。データ書き込み時、ホストコントローラ２からメモリシステム１に入力された入力データＤＩは、入出力バッファ１５、及びデータバス１４を介して、書き込みデータとしてセンスアンプ回路１３に送られる。
【００１５】
ホストコントローラ２から供給されるアドレスＡＤＤは、入出力バッファ１５を介して、アドレスレジスタ１６に保持される。アドレスレジスタ１６に保持されたアドレスＡＤＤは、ロウデコーダ１１及びカラムデコーダ１２に送られる。ホストコントローラ２から供給されるコマンドＣＭＤは、コマンドインターフェース１７によってデコードされ、制御部であるステートマシン１８に送られる。
【００１６】
ステートマシン（制御部）１８は、動作モードに応じて供給されるコマンドＣＭＤに基づいて、データ書き込み、データ読み出し、及びデータ消去の制御を行う。これらの動作を制御するために、ステートマシン１８は、ロウデコーダ１１、カラムデコーダ１２、センスアンプ回路１３、ソース線制御回路１９、及びＰウェル制御回路２０の動作を制御する。
【００１７】
ソース線制御回路１９は、メモリセルアレイ１０内に設けられるソース線ＳＬの電圧CELSRCを制御する。Ｐウェル制御回路２０は、動作モードに応じて、メモリセルアレイ１０を構成する複数個のブロックに対応する複数のＰ型半導体領域（Ｐ型ウェル）の電圧を制御する。
【００１８】
図２は、メモリセルアレイ１０の構成を示す概略図である。前述したように、メモリセルアレイ１０は、データ消去の単位である複数個のブロックを備えている。図２には、メモリセルアレイ１０が１０２４個のブロック（ブロックｍ０〜ｍ１０２３）を備えている場合を例示している。
【００１９】
図３は、メモリセルアレイ１０に含まれる１個のブロックの構成を示す回路図である。１個のブロックは、Ｘ方向に沿って順に配列された複数個（例えば１６４１６個）のＮＡＮＤストリングを備えている。複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２０】
各ＮＡＮＤストリングにおいて、複数個（例えば３２個）のメモリセルトランジスタＭＴ（以下、単にセルという場合もある）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００２１】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２２】
図４は、ＮＡＮＤストリングの構成を示す断面図である。半導体基板３０内には、Ｐ型ウェル（Ｐ−ｗｅｌｌ）３１が形成されている。各メモリセルトランジスタＭＴは、Ｐ型ウェル３１上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、Ｐ型ウェル３１上に、トンネル絶縁膜３３、電荷蓄積層（浮遊ゲート電極）３４、ゲート間絶縁膜３５、制御ゲート電極３６が順に積層されて構成されている。隣接する積層ゲート構造間のＰ型ウェル３１内には、拡散領域３２が設けられている。
【００２３】
メモリセルトランジスタＭＴは、浮遊ゲート電極３４に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、２値（１ビット）を記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２４】
また、選択トランジスタＳＴ１は、Ｐ型ウェル３１上に設けられたゲート絶縁膜３７、ゲート絶縁膜３７上に設けられたゲート電極３８、及びＰ型ウェル３１内に互いに離間して設けられたソース及びドレインから構成されている。選択トランジスタＳＴ２についても同様である。
【００２５】
ワード線ＷＬ０〜ＷＬ３１は、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、１個のブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される１６４１６個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００２６】
また、ビット線ＢＬ０〜ＢＬ１６４１５は、ブロック間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、複数個のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２７】
本実施形態では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとが一個のセンスアンプＳＡを共有する、共有センスアンプ方式が用いられる。これは、メモリセルアレイ１０の微細化により、ビット線ピッチ毎にセンスユニットを配置することが困難であること、及び隣接ビット線間の容量結合ノイズが大きくなることを考慮した結果である。偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとは、その一方が選択される時に他方をシールド線として用いることにより、ビット線間の容量結合によるノイズの影響を低減することができる。
【００２８】
よって、本実施形態のＮＡＮＤ型フラッシュメモリでは、一本のワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルトランジスタＭＴの集合が第１ページ（偶数ページ）を構成し、同ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルトランジスタＭＴの集合が第２ページ（奇数ページ）を構成する。
【００２９】
図５は、センスアンプ回路１３に含まれる１個のセンスユニット（センスアンプ）ＳＡの構成を示す回路図である。センスアンプＳＡへの制御信号は、ステートマシン１８から供給される。
【００３０】
共有センスアンプ方式を用いる場合、メモリシステム１は、ビット線選択回路（選択トランジスタＱ１〜Ｑ４）を備えている。すなわち、ビット線選択回路は、ビット線ＢＬｅ，ＢＬｏを選択的にノードＳＡＢＬに接続するための選択信号ＢＬＳｅ，ＢＬＳｏによりゲートが駆動される選択トランジスタＱ１，Ｑ２と、非選択状態のビット線ＢＬｅ或いはＢＬｏに対して固定バイアスＢＬＣＲＬを与えるため信号ＢＬＡＳｅ，ＢＬＡＳｏによりゲートが駆動されるバイアス用トランジスタＱ３，Ｑ４とを有する。
【００３１】
ノードＳＡＢＬは、クランプ用ＮＭＯＳトランジスタＱ５を介してセンスノードＴＤＣに接続される。クランプ用ＮＭＯＳトランジスタＱ５のゲートには、信号BLCLAMPが供給される。ＮＭＯＳトランジスタＱ５は、ビット線電圧をクランプする機能と、ビット線データのプリセンスアンプの機能とを有する。センスノードＴＤＣには、ビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ６を介してプリチャージ電圧ＶＰＲＥが供給される。ＮＭＯＳトランジスタＱ６のゲートには、信号ＢＬＰＲＥが供給されている。また、センスノードＴＤＣには、電荷保持用キャパシタＣが接続されている。
【００３２】
さらに、センスノードＴＤＣには、データ転送用ＮＭＯＳトランジスタＱ７、Ｑ１９を介してデータラッチＰＤＣ、ＳＤＣが並列接続されている。データラッチＰＤＣ、ＳＤＣは、クロックトインバータを用いて構成されている。
【００３３】
データラッチＰＤＣは、データ書き込み及び読み出しに用いられるメインのデータ記憶回路である。データラッチＰＤＣは、クロックトインバータＣＩ１、ＣＩ２、及びＮＭＯＳトランジスタＱ１４により構成されている。ＮＭＯＳトランジスタＱ１４は、クロックトインバータＣＩ１の入力とクロックトインバータＣＩ２の入力との相互間に接続されている。このＮＭＯＳトランジスタＱ１４のゲートには、信号ＥＱ１が供給されている。クロックトインバータＣＩ１の活性／非活性は、信号ＳＥＮ１，ＳＥＮ１ｎによって制御される。クロックトインバータＣＩ２の活性／非活性は、信号ＬＡＴ１，ＬＡＴ１ｎによって制御される。
【００３４】
データラッチＰＤＣのノードＮ１とセンスノードＴＤＣとの間には、書き込みデータを一時保持する記憶ノードＤＤＣを備えたデータ書き戻し回路が構成されている。具体的には、記憶ノードＤＤＣとなるＮＭＯＳトランジスタＱ９のゲートと、ノードＮ１との間には、データ転送用ＮＭＯＳトランジスタＱ８が設けられている。ＮＭＯＳトランジスタＱ８のゲートには、信号ＤＴＧが供給されている。
【００３５】
ＮＭＯＳトランジスタＱ９の電流経路の一端には、プリチャージ電圧ＶＰＲＥが供給されている。ＮＭＯＳトランジスタＱ９の電流経路の他端とセンスノードＴＤＣとの間には、記憶ノードＤＤＣの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用ＮＭＯＳトランジスタＱ１０が設けられている。ＮＭＯＳトランジスタＱ１０のゲートには、信号ＲＥＧが供給されている。このような構成により、記憶ノードＤＤＣに保持されたデータに従い、ベリファイ読み出し時にセンスノードＴＤＣを強制的に放電し、或いは充電するといった制御が可能になる。
【００３６】
記憶ノードＢＤＣは、データ書き込み時に、特定のベリファイレベルより若干低いベリファイレベルに達したかどうかを示すデータを記憶する。記憶ノードＢＤＣとなるＮＭＯＳトランジスタＱ１２のゲートとノードＮ１との間には、データ転送用ＮＭＯＳトランジスタＱ１１が設けられている。ＮＭＯＳトランジスタＱ１１のゲートには、信号ＤＴＧＢが供給されている。
【００３７】
ＮＭＯＳトランジスタＱ１２の電流経路の一端には、プリチャージ電圧VPRE_BDCが供給されている。ＮＭＯＳトランジスタＱ１２の電流経路の他端とセンスノードＴＤＣとの間には、記憶ノードＢＤＣの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用ＮＭＯＳトランジスタＱ１３が設けられている。ＮＭＯＳトランジスタＱ１３のゲートには、信号ＢＲＥＧが供給されている。このような構成により、記憶ノードＢＤＣに保持されたデータに従い、ベリファイ読み出し時にセンスノードＴＤＣを強制的に放電し、或いは充電するといった制御が可能になる。
【００３８】
データラッチＰＤＣのノードＮ２は、ＮＭＯＳトランジスタＱ１６のゲートに接続されている。このＮＭＯＳトランジスタＱ１６の電流経路の一端は、ＮＭＯＳトランジスタＱ１５を介して接地されている。このＮＭＯＳトランジスタＱ１５のゲートには、信号ＣＨＫ１が供給されている。ＮＭＯＳトランジスタＱ１６の電流経路の他端は、トランスファーゲートを構成するＮＭＯＳトランジスタＱ１７、Ｑ１８の電流経路の一端に接続されている。ＮＭＯＳトランジスタＱ１７のゲートには信号ＣＨＫ２ｎが供給されている。ＮＭＯＳトランジスタのゲートは、センスノードＴＤＣに接続されている。ＮＭＯＳトランジスタＱ１７、Ｑ１８の電流経路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉは全センスアンプＳＡに共通の信号であり、全センスアンプＳＡのベリファイが完了したかどうかを示す信号である。すなわち、ベリファイが完了すると、ＰＤＣのノードＮ２がローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルとなる。
【００３９】
データラッチＳＤＣは、クロックトインバータＣＩ３、ＣＩ４、及びＮＭＯＳトランジスタＱ２０、Ｑ２１により構成されている。ＮＭＯＳトランジスタＱ２０は、クロックトインバータＣＩ３の入力と、クロックトインバータＣＩ４の入力との間に接続されている。ＮＭＯＳトランジスタＱ２０のゲートには、信号ＥＱ２が供給されている。データラッチＳＤＣのノードＮ３は、ＮＭＯＳトランジスタＱ２１を介して接地されている。ＮＭＯＳトランジスタＱ２１のゲートには、信号ＰＲＳＴが供給されている。
【００４０】
データラッチＳＤＣのノードＮ３は、カラム選択トランジスタＱ２２を介して入出力データ線ＩＯに接続され、データラッチＳＤＣのノードＮ４は、カラム選択トランジスタＱ２３を介して入出力データ線ＩＯｎに接続される。これらカラム選択トランジスタＱ２２、Ｑ２３のゲートにはそれぞれ、カラムデコーダ１２からカラム選択信号ＣＳＬｉが供給されている。
【００４１】
［２．メモリシステム１の動作］
このように構成されたメモリシステム１の動作について説明する。メモリセルトランジスタＭＴは、書き込み及び消去を繰り返していくうちにトンネル絶縁膜に電子がトラップされ、その影響でメモリセルトランジスタＭＴに流れる電流（以下、セル電流という）は劣化とともに減少して行く。このため、セル電流を評価することでメモリセルトランジスタＭＴが劣化しているかどうかを判定すること可能である。
【００４２】
図６は、劣化前のメモリセルトランジスタ（劣化前セル）と劣化後のメモリセルトランジスタ（劣化後セル）との電流−電圧特性を示す図である。横軸はメモリセルトランジスタＭＴの制御ゲート電極に印加する電圧（ＶＣＧ）、縦軸はメモリセルトランジスタＭＴのセル電流Ｉの自然対数（ｌｏｇｅＩ）を示している。なお、劣化前セル及び劣化後セル共にデータが消去された状態での特性である。図６に示すように、劣化後セルは、劣化前セルに比べて、セル電流Ｉが減少している。
【００４３】
［２−１．劣化ブロック判定動作］
図７は、劣化したブロックを判定するための判定動作を示すフローチャートである。本実施形態の劣化ブロック判定動作には、各メモリセルトランジスタのセル電流を測定するセル電流測定動作が含まれる。このセル電流測定動作は、通常のデータ読み出し動作を応用して行われる。なお、ＮＡＮＤストリング中にデータが書き込まれているセルがあるとその影響でセル電流が減少してしまうため、劣化ブロック判定動作を行う場合は、予めブロックのデータを消去しておく。
【００４４】
まず、ホストコントローラ２は、メモリシステム１に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると（ステップＳ１０）、ステートマシン１８は、１個のブロック内の全メモリセルトランジスタＭＴに対してセル電流を測定する（セル電流測定動作）（ステップＳ１１）。そして、ステートマシン１８は、各セル電流を評価することによって、測定対象のメモリセルトランジスタＭＴが劣化している（劣化したセルである）か否かを判定する。具体的には、書き換えを全く行っていないメモリセルトランジスタのセル電流が１μＡ以上である場合、書き換えを繰り返したメモリセルトランジスタのセル電流が所定値、例えば０．１μＡ未満である場合に、そのメモリセルトランジスタは劣化していると判定する。
【００４５】
続いて、ステートマシン１８は、１個のブロックに含まれる全メモリセルトランジスタＭＴの数に対して劣化したセルの数が所定割合（例えば８割）を超えたか否かを判定する（ステップＳ１２）。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン１８は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む（ステップＳ１３）。一方、ステップＳ１２において所定割合を超えていないと判定された場合、ステートマシン１８は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン１８は、全ブロックに対してセル電流の測定が完了するまで、ステップＳ１１〜Ｓ１３までの動作を繰り返す（ステップＳ１４）。
【００４６】
次に、メモリセルトランジスタＭＴのセル電流測定動作について説明する。セル電流は、メモリセルトランジスタＭＴの放電特性によって測定される。通常の読み出し動作においては、他のセルの影響やセル電流劣化の影響を見えにくくするために、ビット線放電時間を十分に取り、ＮＡＮＤストリングを流れる電流が少ないところで閾値電圧を判定している。しかし、本実施形態のセル電流測定動作では、電流の多いところで判定を行いたいため、通常の読み出し動作に比べて、ビット線放電時間を短く設定できるようにしている。
【００４７】
図８は、セル電流測定時におけるビット線の放電特性を示す図である。横軸はビット線の放電時間、縦軸はビット線電圧（ＢＬ電圧）を示している。また、図８には、書き込み状態のセル（書き込みセル）、消去状態かつ劣化前のセル（劣化前消去セル）、及び消去状態かつ劣化後のセル（劣化後消去セル）についての放電特性を示している。
【００４８】
劣化前消去セルでは、ビット線の放電が開始されると、ビット線電圧は急激に低下し一定の値に落ち着く。一方、劣化後消去セルでは、ビット線の放電が開始されると、セル電流が小さいため、ビット線電圧が緩やかに低下し一定の値に落ち着く。本実施形態では、セル電流を測定するタイミングは、劣化前消去セルが消去状態（“０”データ記憶）として判定され、劣化後消去セルが書き込み状態（“１”データ記憶）として判定される放電時間に設定される。
【００４９】
この結果、メモリセルトランジスタＭＴの制御ゲート電極に消去状態でオンする読み出し電圧を印加しつつ図８に示したタイミングでセル電流を測定した場合、劣化前消去セルでは、ビット線電圧が十分下がっているため消去状態（“０”データ記憶）として判定される一方、劣化後消去セルでは、ビット線電圧があまり下がっていないため書き込み状態（“１”データ記憶）として判定される。このようにして、メモリセルトランジスタＭＴのセル電流を測定することが可能となる。
【００５０】
図９は、メモリシステム１のセル電流測定動作を示すタイミングチャートである。まず、ソース線制御回路１９は、ソース線ＳＬの電圧CELSRCを接地電圧Ｖｓｓに設定する。また、ロウデコーダ１１によって選択ゲート線ＳＧＳは接地電圧Ｖｓｓに設定されており、選択トランジスタＳＴ２はオフしている。
【００５１】
続いて、ビット線ＢＬがプリチャージされる。すなわち、ロウデコーダ１１によって選択ゲート線ＳＧＤが、電源電圧Ｖｄｄよりトランジスタの閾値電圧Ｖｔｈだけ高い電圧Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定され、選択トランジスタＳＴ１がオンする。続いて、プリチャージ電圧ＶＰＲＥが電源電圧Ｖｄｄに設定され、信号ＢＬＰＲＥが電圧Ｖｓｇに設定される。これにより、ＮＭＯＳトランジスタＱ６がオンし、センスノードＴＤＣは電圧Ｖｄｄに設定される。そして、信号BLCLAMPが電圧Ｖclamp（例えばＶｄｄ＋Ｖｔｈ）に設定されることでクランプ用ＮＭＯＳトランジスタＱ５がオンし、ビット線が電圧Ｖｄｄにプリチャージされる。その後、信号BLCLAMPが接地電圧Ｖｓｓに設定されてクランプ用ＮＭＯＳトランジスタＱ５がオフし、ビット線がフローティング状態になる。
【００５２】
また、ロウデコーダ１１によって測定対象のメモリセルトランジスタが接続されたワード線ＷＬ（選択ワード線）が読み出し電圧Ｖcgrxxに設定され、それ以外のワード線ＷＬ（非選択ワード線）が全データ閾値電圧の上限値より高い読み出しパス電圧Ｖreadに設定される。なお、２値の場合を例にとると、読み出し電圧Ｖcgrxxは、消去状態のセル（“０”データを保持するセル）がオンし、かつ書き込み状態のセル（“１”データを保持するセル）がオフする電圧に設定される。
【００５３】
続いて、ビット線ＢＬが放電される。すなわち、ロウデコーダ１１によって選択ゲート線ＳＧＳが、電圧Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定され、選択トランジスタＳＴ２がオンする。
【００５４】
続いて、データラッチＰＤＣを非活性状態にしてからＮＭＯＳトランジスタＱ７をオンし、センスノードＴＤＣとノードＮ１とを同電圧にする。そして、電圧ＶＰＲＥを電源電圧Ｖｄｄに設定した後、ＮＭＯＳトランジスタＱ６をオンさせてセンスノードＴＤＣを電源電圧Ｖｄｄにプリチャージする。その後、ＮＭＯＳトランジスタＱ６をオフする。
【００５５】
続いて、信号BLCLAMPにセンス電圧Ｖｓｅｎを印加する。ここで、選択トランジスタＳＴ２がオンしてから、信号BLCLAMPにセンス電圧Ｖｓｅｎを印加するまでのＢＬ放電時間は、通常の読み出し動作に比べて、短く設定される。
【００５６】
ビット線電圧が“ＶＰＲＥ−Ｖｔｈ”から“Ｖｓｅｎ−Ｖｔ”まで放電されていた場合、クランプ用ＮＭＯＳトランジスタＱ５がオンするため、ノードＴＤＣ、Ｎ１の電圧は、ビット線電圧とほぼ等しくなるまで低下する。この時、ノードＴＤＣ、Ｎ１の電圧は、Ｖｄｄからビット線電圧まで低下する。また、ノードＴＤＣ、Ｎ１の容量に比べて、ビット線容量は非常に大きいため、ノードＴＤＣ、Ｎ１の電荷は瞬時に抜ける。一方、ビット線電圧が“Ｖｓｅｎ−Ｖｔｈ”まで放電されていない場合は、クランプ用ＮＭＯＳトランジスタＱ５がオンしないため、ノードＴＤＣ、Ｎ１にはＶｄｄが保持される。続いて、データラッチＰＤＣを活性状態にして、センスノードＴＤＣの電圧をデータラッチＰＤＣでセンスする。このようにして、メモリセルトランジスタＭＴのセル電流を測定することが可能となる。
【００５７】
［２−２．書き込み動作］
セルが劣化すると、これのトンネル絶縁膜にトラップされる電子が増加するため、セルの閾値電圧が高くなる。これにより、劣化後のセルは、劣化前のセルに比べて、より書き込みされやすくなる。ＮＡＮＤ型フラッシュメモリを多値で使用する場合、データを書き込む際に所望の閾値電圧より高い閾値電圧に設定されてしまう結果、所望のデータと異なるデータが書き込まれてしまう、いわゆるオーバープログラムと呼ばれる不良が発生する。
【００５８】
しかし、本実施形態では、劣化したブロックが予め判定できるため、劣化したブロックに対しては、データ書き込み時に書き込み電圧を下げることでオーバープログラムを抑制することができる。すなわち、前述したように劣化したブロックであるか否かを判定し、劣化したブロックである場合には、以後、そのブロックに対しては書き込み電圧を変更して書き込み動作を行うようにしている。図１０は、メモリシステム１の書き込み動作を示すフローチャートである。
【００５９】
まず、ホストコントローラ２は、メモリシステム１に対して書き込みコマンドを発行し、さらに、アドレス及びデータを送る。メモリシステム１は、これら書き込みコマンド、アドレス、及びデータを受ける（ステップＳ２０）。
【００６０】
続いて、ステートマシン１８は、アドレスに対応するブロックから、劣化したブロックであるか否か示すフラグを読み出す（ステップＳ２１）。そして、ステートマシン１８は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する（ステップＳ２２）。ブロックが劣化していない場合、ロウデコーダ１１は、通常の書き込み電圧を用いて、上記ブロックに対してデータの書き込みを実行する（ステップＳ２４）。
【００６１】
一方、ステップＳ２２においてブロックが劣化していると判定された場合、ロウデコーダ１１は、通常の書き込み電圧より低い劣化用書き込み電圧を用いて、上記ブロックに対してデータの書き込みを実行する（ステップＳ２３）。書き込み電圧の下げ幅は、メモリセルトランジスタＭＴの特性に基づいて決定され、例えば、劣化したメモリセルトランジスタＭＴの閾値電圧が上昇した分だけ書き込み電圧を下げるようにする。このような書き込み動作によって、劣化したブロックに対してオーバープログラム不良が発生するのを抑制することができる。
【００６２】
［３．フラグの格納方式］
次に、劣化したブロックであることを示すフラグの格納方式について説明する。ＮＡＮＤ型フラッシュメモリ（メモリセルアレイ１０）は、各ブロック内に冗長領域を備えており、この冗長領域の一部にフラグを格納する。図１１は、１個のブロックの冗長領域の構成を示す図である。
【００６３】
本実施形態では、１個のブロックは、６４個のページｐ０〜ｐ６３を備えている。各ページは、２０５２バイトを有しており、そのうち２０４８バイトがユーザデータを格納するユーザ領域であり、残りの４バイトが冗長領域である。そして、任意のページの４バイトの冗長領域（冗長部ｒ０〜ｒ３）のうちの１バイトの冗長部（例えば、冗長部ｒ３）が、フラグを格納するために使用される。
【００６４】
さらに本実施形態では、劣化したブロックであることを示すフラグデータに信頼性を持たせるため、劣化したブロックの冗長部ｒ３には“８’ｈＦＦ”、劣化していないブロックには“８’ｈ００”を書き込むようにする。そして、８ビットのフラグデータのうち、“１”データと“０”データとの多数決によって劣化したブロックであるか否か判定する。なお、フラグを書き込むアドレスは、冗長部ｒ３に限らず他の目的で使用しない冗長部であればどこでも良い。また、フラグデータのビット数は、ブロックの劣化を判定するための信頼性が確保できる範囲であれば何ビットでも構わない。
【００６５】
以上詳述したように本実施形態によれば、メモリセルトランジスタのセル電流を測定することで、このメモリセルトランジスタが劣化しているか否かを判定するようにしている。具体的には、消去状態のセルの放電特性を用いて、所定の放電時間でのセル電流の大きさ（ビット線電圧の大きさ）によりメモリセルトランジスタの劣化を判定している。これにより、劣化したメモリセルトランジスタを認識することが可能となる。さらに、１個のブロック内の全メモリセルトランジスタの劣化を判定することで、ブロック単位で劣化の判定が可能となる。
【００６６】
また、劣化したブロックに対しては、データ書き込み時に、通常の書き込み電圧に比べて、書き込み電圧を低く設定するようにしている。これにより、オーバープログラムが発生するのを抑制することができるため、書き込み動作に要する時間が低減でき、かつデータの信頼性を向上させることが可能となる。
【００６７】
また、劣化したブロックに対しては、当該ブロック内の冗長領域に、劣化したブロックであることを示すフラグを格納するようにしている。これにより、以後の書き込み動作等において、ブロックが劣化しているか否かを容易に判定することができる。
【００６８】
また、劣化したブロックであることを示すフラグデータを複数ビットで構成し、複数ビットを総合的に判定して、フラグの状態を読み出している。これにより、フラグデータの信頼性を向上させることができる。
【００６９】
（第２の実施形態）
ブロックは、書き込みに先立って一括消去される。消去動作は、以下のように行われる。まず、ロウデコーダ１１によってブロック内の全ワード線が接地電圧Ｖｓｓに設定される。続いて、Ｐウェル制御回路２０は、ブロックが形成されたＰ型ウェル３１に２０Ｖ程度の消去電圧Ｖｅｒａを印加する。これにより、ブロック内の全メモリセルトランジスタＭＴは、浮遊ゲート電極の電子がＰ型ウェル３１に放出され、閾値電圧の低い消去状態になる。データ消去は、消去電圧の印加と、消去状態を確認する消去ベリファイとの繰り返しにより行われる。
【００７０】
第２の実施形態は、データが正確に消去されたか否かを判定する消去ベリファイ動作を応用して、メモリセルトランジスタＭＴのセル電流を測定するようにしている。図１２は、本発明の第２の実施形態に係るメモリシステム１のセル電流測定動作を示すタイミングチャートである。
【００７１】
第１の実施形態と同様に、セル電流は、メモリセルトランジスタＭＴの放電特性によって測定される。通常の消去ベリファイ動作においては、他のセルの影響やセル電流劣化の影響を見えにくくするために、ビット線充電時間を十分に取り、ＮＡＮＤストリングを流れる電流が少ないところで閾値を判定している。しかし、本実施形態のセル電流測定では、電流の多いところで判定を行いたいため、ビット線充電時間を短く設定できるようにしている。
【００７２】
まず、ソース線制御回路１９は、ソース線ＳＬの電圧CELSRCを電源電圧Ｖｄｄに設定する。ロウデコーダ１１によって選択ゲート線ＳＧＳは電圧Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定され、選択トランジスタＳＴ２はオンしている。また、ロウデコーダ１１によって選択ゲート線ＳＧＤは接地電圧Ｖｓｓに設定され、選択トランジスタＳＴ１はオフしている。
【００７３】
続いて、ビット線ＢＬが放電される。すなわち、電圧ＶＰＲＥが接地電圧Ｖｓｓに設定され、信号ＢＬＰＲＥが電圧Ｖｓｇに設定される。これにより、ＮＭＯＳトランジスタＱ６がオンし、センスノードＴＤＣは電圧Ｖｓｓに設定される。そして、信号BLCLAMPが電圧Ｖclamp（例えばＶｄｄ＋Ｖｔｈ）に設定されることでクランプ用ＮＭＯＳトランジスタＱ５がオンし、ビット線が電圧Ｖｓｓまで放電される。
【００７４】
続いて、ロウデコーダ１１によって測定対象のメモリセルトランジスタが接続されたワード線ＷＬ（選択ワード線）が読み出し電圧Ｖcgrxxに設定され、それ以外のワード線ＷＬ（非選択ワード線）が全データ閾値電圧の上限値より高い読み出しパス電圧Ｖreadに設定される。その後、信号BLCLAMP及び信号ＢＬＰＲＥが接地電圧Ｖｓｓに設定され、クランプ用ＮＭＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ６がオフする。
【００７５】
続いて、測定対象のメモリセルトランジスタの放電特性によって、ビット線ＢＬが充電される。すなわち、ロウデコーダ１１によって選択ゲート線ＳＧＤが、電圧Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定され、選択トランジスタＳＴ１がオンする。
【００７６】
続いて、データラッチＰＤＣを非活性状態にしてからＮＭＯＳトランジスタＱ７をオンし、センスノードＴＤＣとノードＮ１とを同電圧にする。そして、電圧ＶＰＲＥを電源電圧Ｖｄｄに設定した後、ＮＭＯＳトランジスタＱ６をオンさせてセンスノードＴＤＣを電源電圧Ｖｄｄにプリチャージする。その後、ＮＭＯＳトランジスタＱ６をオフする。
【００７７】
続いて、信号BLCLAMPにセンス電圧Ｖsenevを印加する。選択トランジスタＳＴ１がオンしてから、信号BLCLAMPにセンス電圧Ｖsenevを印加するまでのＢＬ充電時間は、通常の消去ベリファイ動作に比べて、短く設定される。
【００７８】
ここで、ビット線電圧がハイレベルに充電されていた場合、クランプ用ＮＭＯＳトランジスタＱ５がオンしないため、ノードＴＤＣ、Ｎ１にはＶｄｄが保持される。一方、ビット線電圧がローレベルを維持している場合、クランプ用ＮＭＯＳトランジスタＱ５がオンするため、ノードＴＤＣ、Ｎ１の電圧は、ビット線電圧とほぼ等しくなるまで低下する。この時、ノードＴＤＣ、Ｎ１の電圧は、Ｖｄｄからビット線電圧まで低下する。また、ノードＴＤＣ、Ｎ１の容量に比べて、ビット線容量は非常に大きいため、ノードＴＤＣ、Ｎ１の電荷は瞬時に抜ける。続いて、データラッチＰＤＣを活性状態にして、センスノードＴＤＣの電圧をデータラッチＰＤＣでセンスする。
【００７９】
通常の消去ベリファイ動作においては、他のセルの影響やセル電流劣化の影響を見えにくくしてデータの判定を容易にするために、ビット線の充電時間を十分に長くしている。一方、セル電流測定動作においては、劣化の程度を判定するために、劣化前と劣化後とでビット線電圧の差が大きい場所で判定をするようにしている。このように、消去ベリファイ時の充電時間より短い所定の充電時間が過ぎた後のビット線電圧をセンスすることで、劣化したメモリセルトランジスタであるか否かを判定することができる。
【００８０】
（第３の実施形態）
メモリセルトランジスタが劣化すると、トンネル絶縁膜にトラップされた電子の増加によりメモリセルトランジスタの閾値電圧が高くなるため、劣化前に比べて消去しにくくなる。そこで、第３の実施形態では、消去動作を行う前にブロックが劣化しているか否かを判定し、劣化したブロックに対しては、消去電圧を高くして消去動作を行うようにしている。図１３は、本発明の第３の実施形態に係るメモリシステム１の消去動作を示すフローチャートである。
【００８１】
まず、ステートマシン１８は、消去対象のブロックから、劣化したブロックであるか否か示すフラグを読み出す（ステップＳ３０）。そして、ステートマシン１８は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する（ステップＳ３１）。ブロックが劣化していない場合、Ｐウェル制御回路２０は、通常の消去電圧を用いて、消去対象のブロックに対してデータの消去を実行する（ステップＳ３３）。
【００８２】
一方、ステップＳ３１においてブロックが劣化していると判定された場合、Ｐウェル制御回路２０は、通常の消去電圧より高い劣化用消去電圧を用いて、消去対象のブロックに対してデータの消去を実行する（ステップＳ３２）。消去電圧の上げ幅は、メモリセルトランジスタＭＴの特性に基づいて決定され、例えば、劣化したセルトランジスタＭＴの閾値電圧が上昇した分だけ消去電圧を上げるようにする。
【００８３】
従来は、１回の消去処理で全セルのデータが消去されなかった場合は、全セルのデータが消去されるまで更に数回の消去処理を繰り返していたため、この消去処理の繰り返しによる消去時間が長くなっていた。しかし、本実施形態では、劣化したブロックに対しては、消去電圧を上げて消去動作を行うので、１回の消去処理でブロック内の全セルのデータを消去できる確率が高くなる。これにより、消去時間の増加を抑制することができる。
【００８４】
（第４の実施形態）
メモリセルトランジスタが劣化すると、トンネル絶縁膜にトラップされた電子が増加するが、そのまま放置するとトラップされた電子がトンネル絶縁膜から抜けるためメモリセルトランジスタの閾値電圧が低くなる。すなわち、メモリセルトランジスタが劣化すると、データ保持特性（data retention characteristics）が劣化する。そこで、第４の実施形態では、読み出し動作を行う前にブロックが劣化しているか否かを判定し、劣化したブロックに対しては、読み出し電圧を低くして読み出し動作を行うようにしている。
【００８５】
図１４は、劣化前における多値（４値）を保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図である。横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈ、縦軸はセル数を示している。
【００８６】
この例では、閾値電圧の負側に１つの分布、正側に３つの分布を割り当てており、閾値電圧の低い方から順に“Ｅ”、“Ａ”、“Ｂ”、“Ｃ”とする。“Ｅ”と“Ａ”とを判定する読み出し電圧をＶcgra、“Ａ”と“Ｂ”とを判定する読み出し電圧をＶcgrb、“Ｂ”と“Ｃ”とを判定する読み出し電圧をＶcgrcとする。図１４に示すように、劣化前のメモリセルトランジスタＭＴでは、各閾値分布と読み出し電圧との間隔を広げることで、データ保持特性のマージンを確保している。このように、劣化前のブロックに対しては、読み出し電圧をＶcgra、Ｖcgrb、及びＶcgrcを用いて読み出し動作を行う。
【００８７】
図１５は、本発明の第４の実施形態に係るメモリシステム１の読み出し動作を示すフローチャートである。まず、ホストコントローラ２は、メモリシステム１に対して読み出しコマンドを発行し、さらに、アドレスを送る。メモリシステム１は、これら読み出しコマンド及びアドレスを受ける（ステップＳ４０）。
【００８８】
続いて、ステートマシン１８は、アドレスに対応するブロックから、劣化したブロックであるか否か示すフラグを読み出す（ステップＳ４１）。そして、ステートマシン１８は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する（ステップＳ４２）。ブロックが劣化していない場合、ロウデコーダ１１は、読み出し電圧Ｖcgra、Ｖcgrb、及びＶcgrcを用いて、上記ブロックに対してデータの読み出しを実行する（ステップＳ４４）。
【００８９】
一方、ステップＳ４２においてブロックが劣化していると判定された場合、ロウデコーダ１１は、読み出し電圧Ｖcgra、Ｖcgrb、及びＶcgrcより低い劣化用読み出し電圧を用いて、上記ブロックに対してデータの読み出しを実行する（ステップＳ４３）。読み出し電圧の下げ幅は、メモリセルトランジスタＭＴの特性に基づいて決定され、例えば、劣化したセルトランジスタＭＴの閾値電圧が時間と共にどの程度低下するかを算出して設定される。
【００９０】
以上詳述したように本実施形態によれば、劣化したブロックに対しては、読み出し電圧を下げて読み出し動作を行うので、メモリセルトランジスタＭＴから読み出されるデータの信頼性を向上させることが可能となる。
【００９１】
（第５の実施形態）
第５の実施形態は、メモリセルトランジスタＭＴのセル電流を測定することで、このメモリセルトランジスタＭＴを含むブロックが劣化しているか否かを判定し、ブロックが劣化している場合に、そのブロックを使用禁止にする（Bad Block化する）ようにしている。図１６は、本発明の第５の実施形態に係るメモリシステム１のブロックの使用禁止設定動作を示すフローチャートである。
【００９２】
まず、ホストコントローラ２は、メモリシステム１に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると（ステップＳ５０）、ステートマシン１８は、１個のブロック内の全メモリセルトランジスタＭＴに対してセル電流を測定する（ステップＳ５１）。そして、ステートマシン１８は、各セル電流を評価することによって、測定対象のメモリセルトランジスタＭＴが劣化しているか否かを判定する。
【００９３】
続いて、ステートマシン１８は、ブロックの全メモリセルトランジスタＭＴの数に対して劣化したセルの数が所定割合（例えば８割）を超えたか否かを判定する（ステップＳ５２）。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン１８は、当該ブロックを使用禁止にする（ステップＳ５３）。具体的には、ステートマシン１８は、ブロックにBad Blockマークを書き込む。このBad Blockマークは、ステートマシン１８が識別できるものであればどんなマークでもよく、例えば、ブロック内の全セルに“０”データを書き込むようにする。以後、ステートマシン１８は、Bad Block化されたブロックを使用しないようにする。
【００９４】
一方、ステップＳ５２において所定割合を超えていないと判定された場合、ステートマシン１８は、当該ブロックに対してBad Blockマークを書き込まない。続いて、ステートマシン１８は、全ブロックに対してセル電流の測定が完了するまで、ステップＳ５１〜Ｓ５３までの動作を繰り返す（ステップＳ５４）。
【００９５】
以上詳述したように本実施形態によれば、ブロックが劣化していか否かを判定し、劣化したブロックを使用禁止にする（Bad Block化する）ようにしている。これにより、データ保持特性、書き込み特性及び消去特性などが劣化したメモリセルトランジスタＭＴを使用しないので、結果としてメモリシステム１の信頼性を向上させることができる。
【００９６】
（第６の実施形態）
第６の実施形態は、メモリセルトランジスタＭＴが劣化しているか否かを判定する方法として、ブロックの全データを消去するために行った消去処理の回数（消去ループ回数）を用いるようにしている。メモリセルトランジスタＭＴが劣化すると、これのデータが消去しにくくなることは前述の通りであるが、あるブロックの全データを消去する際に、１回目の消去処理で全データが消去できなかった場合は消去できるまで消去処理を繰り返し行う。すなわち、何回消去処理を繰り返したかによってセルの劣化度合いを知ることができる。
【００９７】
図１７は、劣化したブロックを判定するための判定動作を示すフローチャートである。まず、ホストコントローラ２は、メモリシステム１に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると（ステップＳ６０）、ステートマシン１８は、任意のブロックの消去ループ回数を読み出す（ステップＳ６１）。消去ループ回数は、各ブロックの消去動作時にステートマシン１８が計測する。ブロックごとの消去ループ回数は、ステートマシン１８自身が格納していてもよいし、メモリセルアレイ１０の任意の領域に格納するようにしてもよい。
【００９８】
続いて、ステートマシン１８は、消去ループ回数が所定値（例えば２回）を超えているか否かを判定する（ステップＳ６２）。この所定値は、劣化したブロックを判定する基準となり、メモリセルトランジスタＭＴの特性に基づいて決定される。所定値を超えていた場合、ステートマシン１８は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む（ステップＳ６３）。一方、ステップＳ６２において所定値を超えていないと判定された場合、ステートマシン１８は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン１８は、全ブロックに対して劣化判定が完了するまで、ステップＳ６１〜Ｓ６３までの動作を繰り返す（ステップＳ６４）。
【００９９】
以上詳述したように本実施形態によれば、ブロックの全データを消去するために行った消去処理の回数（消去ループ回数）を用いることで、ブロックが劣化しているか否かを判定することが可能となる。そして、ブロックが劣化しているか否かを示すフラグを用いて、第１、第３、及び第４の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作を行うことができる。さらに、本実施形態に第５の実施形態を適用することで、劣化したブロックを使用禁止にするようにしてもよい。
【０１００】
（第７の実施形態）
第７の実施形態は、メモリセルトランジスタＭＴが劣化しているか否かを判定する方法として、メモリセルトランジスタＭＴにデータを書き込む（プログラムする）ために行った書き込み処理の回数（プログラムループ回数）を用いるようにしている。メモリセルトランジスタＭＴが劣化すると、書き込みしやすくなることは前述の通りであるが、あるセルにデータを書き込む際に何度か書き込みを行い（例えば１０回）、あるワード線ＷＬに接続された全てのセル（ページ）にデータが書き込まれたと判定されれば書き込み動作が終了する。すなわち、プログラムループ回数がどの程度減ったかによってセル劣化の度合いを知ることができる。
【０１０１】
図１８は、劣化したブロックを判定するための判定動作を示すフローチャートである。まず、ホストコントローラ２は、メモリシステム１に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると（ステップＳ７０）、ステートマシン１８は、任意のブロックのプログラムループ回数を読み出す（ステップＳ７１）。プログラムループ回数は、各ブロックに含まれるページへの書き込み動作時にステートマシン１８が計測する。ページごとのプログラムループ回数は、ステートマシン１８自身が格納していてもよいし、メモリセルアレイ１０の任意の領域に格納するようにしてもよい。
【０１０２】
続いて、ステートマシン１８は、プログラムループ回数が所定値（例えば１０回）以下であるか否かを判定する（ステップＳ７２）。この所定値は、劣化したブロックを判定する基準となり、メモリセルトランジスタＭＴの特性に基づいて決定される。所定値以下である場合、ステートマシン１８は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む（ステップＳ７３）。一方、ステップＳ７２において所定値を超えていると判定された場合、ステートマシン１８は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン１８は、全ブロックに対して劣化判定が完了するまで、ステップＳ７１〜Ｓ７３までの動作を繰り返す（ステップＳ７４）。
【０１０３】
以上詳述したように本実施形態によれば、メモリセルトランジスタＭＴにデータを書き込むために行ったプログラムループ回数を用いることで、このメモリセルトランジスタＭＴを含むブロックが劣化しているか否かを判定することが可能となる。そして、ブロックが劣化しているか否かを示すフラグを用いて、第１、第３、及び第４の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作を行うことができる。さらに、本実施形態に第５の実施形態を適用することで、劣化したブロックを使用禁止にするようにしてもよい。
【０１０４】
（第８の実施形態）
第８の実施形態は、メモリセルトランジスタの劣化に伴う各ブロックの設定変更をホストコントローラ２で制御する構成例について示している。図１９は、劣化したブロックを判定するための判定動作を示すフローチャートである。なお、ＮＡＮＤストリング中にデータが書き込まれているセルがあるとその影響でセル電流が減少してしまうため、劣化ブロック判定動作を行う場合は、予めブロックのデータを消去しておく。
【０１０５】
まず、ホストコントローラ２は、メモリシステム１に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると（ステップＳ８０）、ステートマシン１８は、１個のブロック内の全メモリセルトランジスタＭＴに対してセル電流を測定する（ステップＳ８１）。そして、ステートマシン１８は、各セル電流を評価することによって、測定対象のメモリセルトランジスタＭＴが劣化している（劣化したセルである）か否かを判定する。
【０１０６】
続いて、ステートマシン１８は、ブロックの全メモリセルトランジスタＭＴの数に対して劣化したセルの数が所定割合（例えば８割）を超えたか否かを判定する（ステップＳ８２）。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン１８は、劣化したブロックであることを示すステータス情報を生成し、このステータス情報をホストコントローラ２に出力する（ステップＳ８３）。一方、ステップＳ８２において所定割合を超えていないと判定された場合、ステートマシン１８は、当該ブロックに対してステータス情報を生成しない。続いて、ステートマシン１８は、全ブロックに対してセル電流の測定が完了するまで、ステップＳ８１〜Ｓ８３までの動作を繰り返す（ステップＳ８４）。
【０１０７】
ホストコントローラ２は、ステータス情報を用いることで、劣化したブロックを認識することができる。そして、ホストコントローラ２は、第１、第３、及び第４の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作が実行される際に、書き込み電圧、消去電圧、及び読み出し電圧の設定を変更するようにメモリシステム１に指示する。メモリシステム１側では、ホストコントローラ２により指示された書き込み電圧、消去電圧、及び読み出し電圧を用いて、書き込み動作、消去動作、及び読み出し動作を実行する。
【０１０８】
本実施形態では、ホストコントローラ２側で設定変更を行うようにしているため、それぞれの製品の使用に応じて設定変更を行うことが可能となる。なお、劣化判定の方法としては、第６及び第７の実施形態を用いるようにしてもよい。
【０１０９】
（第９の実施形態）
第９の実施形態は、メモリシステム１がユーザ若しくはホストコントローラ２に対してフロックが劣化しているか否かを示す情報を出力するようにしている。図２０は、メモリシステム１の劣化ブロック情報出力動作を示すフローチャートである。ブロックが劣化しているか否かを示すフラグをブロックの冗長領域に格納するまでの動作は、第１、第６、及び第７の実施形態と同じである。
【０１１０】
まず、ホストコントローラ２は、メモリシステム１に対してフラグ読み出しコマンドを発行する。フラグ読み出しコマンドを受けると（ステップＳ９０）、ステートマシン１８は、各ブロックに格納された、ブロックが劣化しているか否かを示すフラグを読み出す（ステップＳ９１）。
【０１１１】
続いて、ステートマシン１８は、全ブロックから読み出した複数のフラグからなるフラグ情報を生成し、このフラグ情報をホストコントローラ２に出力する（ステップＳ９２）。ホストコントローラ２は、フラグ情報を用いることで、劣化したブロックを認識することができる。よって、以後、ホストコントローラ２は、劣化していないブロックを使用して、書き込み動作などをメモリシステム１に指示することが可能となる。
【０１１２】
また、メモリセルアレイ１０に含まれる全ブロックのうち所定割合以上（例えば全ブロックの８割以上）が劣化している場合に、ユーザ若しくはホストコントローラ２にメモリの交換を促すよう警告を出すようにしてもよい。図２１は、メモリの交換を促す旨の警告出力動作を示すフローチャートである。
【０１１３】
まず、ステートマシン１８は、各ブロックに格納された、ブロックが劣化しているか否かを示すフラグを読み出す（ステップＳ１００）。続いて、ステートマシン１８は、これらフラグを用いて、メモリセルアレイ１０に含まれる全ブロックのうち所定割合以上（例えば全ブロックの８割以上）のブロックが劣化しているか否かを判定する（ステップＳ１０１）。所定割合以上のブロックが劣化している場合、ステートマシン１８は、ユーザ若しくはホストコントローラ２に、メモリの交換を促す旨の警告を出力する（ステップＳ１０２）。
【０１１４】
ユーザ側では、この警告に基づいてメモリの寿命が短いことを認識することができる。このため、ユーザ側は、データが破壊されたり、メモリに格納したデータが読み出せなくなる前に、データを他のメモリにコピーするなどの処置が可能となる。この警告出力動作は、ブロックの劣化判定動作ごとに行うようにしてもよいし、ホストコントローラ２からコマンドを受けた場合に行うようにしてもよい。
【０１１５】
なお、前述したステータス情報若しくはフラグ情報を簡易信頼性試験用として用いることも可能である。通常の不揮発性メモリの信頼性試験は、書き込み及び消去ストレスを与えた後に、ディスターブ評価、データリテンション評価など非常に大掛かりな評価を行う必要がある。しかし、本実施形態の劣化判定方法では、単純なフラグ読み出しで判定可能なため、これらの劣化判定方法を出荷テストなどに組み込むことも可能である。
【０１１６】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。本発明はＮＡＮＤ型フラッシュメモリに限らず、トンネル絶縁膜を用いて電荷蓄積層に電子を注入するタイプ、例えば、ＮＯＲ型、ＡＮＤ型フラッシュメモリ等、の不揮発性メモリ全般に適用できる。また、上述した実施形態において、制御部としてのステートマシン１８はハードウエアロジックで構成しても良いし、マイクロコンピュータで構成しても良い。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係るメモリシステム１の構成を示すブロック図。
【図２】メモリセルアレイ１０の構成を示す概略図。
【図３】メモリセルアレイ１０に含まれる１個のブロックの構成を示す回路図。
【図４】ＮＡＮＤストリングの構成を示す断面図。
【図５】センスアンプ回路１３に含まれる１個のセンスアンプＳＡの構成を示す回路図。
【図６】劣化前セルと劣化後セルとの電流−電圧特性を示す図。
【図７】メモリシステム１の劣化ブロック判定動作を示すフローチャート。
【図８】セル電流測定時におけるビット線の放電特性を示す図。
【図９】メモリシステム１のセル電流測定動作を示すタイミングチャート。
【図１０】メモリシステム１の書き込み動作を示すフローチャート。
【図１１】１個のブロックの冗長領域の構成を示す図。
【図１２】第２の実施形態に係るメモリシステム１のセル電流測定動作を示すタイミングチャート。
【図１３】第３の実施形態に係るメモリシステム１の消去動作を示すフローチャート。
【図１４】劣化前におけるメモリセルトランジスタＭＴの閾値電圧分布を示す図。
【図１５】第４の実施形態に係るメモリシステム１の読み出し動作を示すフローチャート。
【図１６】第５の実施形態に係るメモリシステム１のブロックの使用禁止設定動作を示すフローチャート。
【図１７】第６の実施形態に係るメモリシステム１の劣化ブロック判定動作を示すフローチャート。
【図１８】第７の実施形態に係るメモリシステム１の劣化ブロック判定動作を示すフローチャート。
【図１９】第８の実施形態に係るメモリシステム１の劣化ブロック判定動作を示すフローチャート。
【図２０】第９の実施形態に係るメモリシステム１の劣化ブロック情報出力動作を示すフローチャート。
【図２１】メモリシステム１の警告出力動作を示すフローチャート。
【符号の説明】
【０１１８】
ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、１…メモリシステム、２…ホストコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ回路、１４…データバス、１５…入出力バッファ、１６…アドレスレジスタ、１７…コマンドインターフェース、１８…ステートマシン、１９…ソース線制御回路、２０…Ｐウェル制御回路、３０…半導体基板、３１…Ｐ型ウェル、３２…拡散領域、３３…トンネル絶縁膜、３４…電荷蓄積層（浮遊ゲート電極）、３５…ゲート間絶縁膜、３６…制御ゲート電極、３７…ゲート絶縁膜、３８…ゲート電極。
【図１】
2009266349.tif 000003
【図２】
2009266349.tif 000004
【図３】
2009266349.tif 000005
【図４】
2009266349.tif 000006
【図５】
2009266349.tif 000007
【図６】
2009266349.tif 000008
【図７】
2009266349.tif 000009
【図８】
2009266349.tif 000010
【図９】
2009266349.tif 000011
【図１０】
2009266349.tif 000012
【図１１】
2009266349.tif 000013
【図１２】
2009266349.tif 000014
【図１３】
2009266349.tif 000015
【図１４】
2009266349.tif 000016
【図１５】
2009266349.tif 000017
【図１６】
2009266349.tif 000018
【図１７】
2009266349.tif 000019
【図１８】
2009266349.tif 000020
【図１９】
2009266349.tif 000021
【図２０】
2009266349.tif 000022
【図２１】
2009266349.tif 000023