(57)【要約】【課題】サイクルトゥサイクルジッタの程度を検出する。【解決手段】ＰＬＬ回路（２）の発振クロック信号（ｖｃｏ）の遅延信信号を基準クロック信号（ｒｅｆ）の複数の遅延信号の変化に同期して複数のラッチ回路（２３＿１〜２３＿ｎ）にラッチする。ラッチ回路毎にその出力又はその反転信号をセレクタ（２４＿１〜２４＿ｎ）で選択する。セレクタ毎にその出力の変化回数をカウンタ（２５＿１〜２５＿ｎ）で計数する。制御回路（２８）は、発振クロック信号の２ｎサイクル毎に、前回のセレクタの選択が非反転出力であれば今回カウンタの計数値がｎ以上のときセレクタの選択状態を反転し、前回のセレクタの選択が反転出力であれば今回前記カウンタの計数値がｎ以上のときにセレクタの選択状態を反転する。前記第１カウンタの計数値が例えばジッタ検出情報として出力される。【選択図】図１
2009065533.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路に供給される基準クロック信号と、前記ＰＬＬ回路において前記基準クロック信号と位相比較される発振クロック信号とを入力し、前記基準クロック信号に対する発振クロック信号のジッタを検出するジッタ検出回路であって、
前記発振クロック信号に対して第１の遅延量を与える第１遅延回路と、
前記基準クロック信号に前記第１の遅延量よりも小さな刻みで前記第１の遅延量の前後に順次第２の遅延量を与える複数の第２遅延回路と、
前記第１遅延回路の出力信号を前記夫々の第２遅延回路の出力信号の変化に同期してラッチする複数のラッチ回路と、
前記ラッチ回路毎にその出力又はその反転信号を選択して出力する複数のセレクタと、
前記セレクタ毎にその出力の第１の変化の回数を計数する複数の第１カウンタと、
前記第１遅延回路の出力信号の所定の変化の回数を計数する第２カウンタと、
前記第１カウンタ及び第２カウンタの出力を受けて前記第１カウンタ及び第２カウンタに対する初期化制御と前記セレクタに対する選択制御を行う制御回路とを有し、
前記制御回路は、前記第２のカウンタの計数値が初期値から所定値に到達する毎に周期的に前記第１及び第２カウンタを初期化すると共に、前記周期毎に、前回のセレクタの選択が非反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以上のときは前記セレクタの選択状態を反転し逆のときは前記セレクタの選択状態をそのままとし、また、前回のセレクタの選択が反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以下のときは前記セレクタの選択状態をそのままとし、逆のときは前記セレクタの選択状態を反転する、ジッタ検出回路。
【請求項２】
前記第１カウンタの計数値をジッタ検出情報として出力する、請求項１記載のジッタ検出回路。
【請求項３】
前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の発振周波数の増大に応じて遅延時間が小さくされ、発振周波数の減少に応じて遅延時間が大きくされる、可変遅延回路である、請求項１記載のジッタ検出回路。
【請求項４】
前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の電流源に流れる電流に対して所定の重み付けされた電流を動作電流とする、請求項３記載のジッタ検出回路。
【請求項５】
基準クロック信号受け当該基準クロック信号とフィードバックされた発振クロック信号との位相が所定の関係を持つようにクロック信号出力するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロック信号を入力して論理動作を行うロジック回路と、前記基準クロック信号及び前記発振クロック信号を入力して前記基準クロック信号に対する発振クロック信号のジッタを検出するジッタ検出回路と、を有する半導体装置であって、
前記ジッタ検出回路は、
前記発振クロック信号に対して第１の遅延量を与える第１遅延回路と、
前記基準クロック信号に前記第１の遅延量よりも小さな刻みで前記第１の遅延量の前後に順次第２の遅延量を与える複数の第２遅延回路と、
前記第１遅延回路の出力信号を前記夫々の第２遅延回路の出力信号の変化に同期してラッチする複数のラッチ回路と、
前記ラッチ回路毎にその出力又はその反転信号を選択して出力する複数のセレクタと、
前記セレクタ毎にその出力の第１の変化の回数を計数する複数の第１カウンタと、
前記第１遅延回路の出力信号の変化の回数を計数する第２カウンタと、
前記第１カウンタ及び第２カウンタの出力を受けて前記前記第１カウンタ及び第２カウンタに対する初期化制御と前記セレクタに対する選択制御を行う制御回路とを有し、
前記制御回路は、前記第２のカウンタの計数値が初期値から所定値に到達する毎に周期的に前記第１及び第２カウンタを初期化すると共に、前記周期毎に、前回のセレクタの選択が非反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以上のときは前記セレクタの選択状態を反転し逆のときは前記セレクタの選択状態をそのままとし、また、前回のセレクタの選択が反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以下のときは前記セレクタの選択状態をそのままとし逆のときは前記セレクタの選択状態を反転する、半導体装置。
【請求項６】
前記ジッタ検出回路は前記第１カウンタの計数値をジッタ検出情報として前記ＰＬＬ回路に出力する、請求項５記載の半導体装置。
【請求項７】
前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の電流源に流れる電流に対して所定の重み付けされた電流を動作電流とする、請求項５記載のジッタ検出回路。
【請求項８】
前記ＰＬＬ回路は前記ジッタ検出情報に基づいて電圧制御発振器のゲイン調整、ローパスフィルタの帯域調整又はチャージポンプの電流調整を行う、請求項５記載の半導体装置。
【請求項９】
前記ロジック回路は前記ジッタ検出情報を入力し、規定以上のジッタがあるとき、ロジック動作を中断する、請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（フェーズ・ロックド・ループ）回路に供給される基準クロック信号に対する前記ＰＬＬ回路から出力される発振クロック信号のジッタを検出するジッタ検出回路、更にはＰＬＬ回路を有する半導体装置に関する。
【背景技術】
【０００２】
ＰＬＬ回路の電圧制御発振器から出力される発振クロック信号に時間軸上のぶれをジッタと称する。発振クロック信号のジッタが大きいと、その発振クロック信号に同期動作する順序回路間で正しく信号を伝達することができない可能性が高くなる。例えば図１２に示されるように、電圧制御発振器から出力される発振クロック信号ｖｃｏにジッタの上限となるずれ分の遅延を遅延回路ＤＥＬで与え、その遅延信号ｖｃｏ＿ｄｌｙを基準クロック信号ｒｅｆのライズエッジに同期してラッチ回路ＬＡＴにラッチする。ラッチ信号が異常ジッタ検出信号ｊｉｔｔとされる。図１３に示されるように論理値１がラッチ回路ＬＡＴにラッチされると、上限を超えたジッタが生じていると判定される。これにより、ジッタが上限に収まっているか否かの判断が可能になる。この種のジッタ検出回路について例えば特許文献１に記載がある。
【０００３】
【特許文献１】特公平７−５０２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、ディジタル回路に使用するクロックのジッタ特性として、サイクルトゥサイクルジッタと呼ばれる、連続するクロックサイクルのタイミングの偏差の程度を定義するようになってきた。これは、ディジタル回路の動作速度の増加に伴い、クロック周期の安定度を、周期の絶対値のばらつきの程度で定義する周期ジッタのみでなく、連続するクロックサイクルの相対値的な変動が小さいことが求められるようになってきているためであると考えられる。
【０００５】
しかし、図１２に示した検出回路で測定しているのは、測定した瞬間の位相差の程度のみであり、図１３に示すように基準クロック信号ｒｅｆの周期に対するずれの大小を判定するに過ぎない。即ち、ある瞬間の、２つのクロック信号の位相差のみを検出するだけであり、位相差の変動は記録していないため、サイクルトゥサイクルジッタの程度は検出できない。
【０００６】
また、図１２の回路ではＰＬＬ回路の発振周波数が変化するとジッタ検出精度が低下する。遅延回路の遅延時間が固定だからである。
【０００７】
本発明の目的はジッタの大きさの変動、即ち、サイクルトゥサイクルジッタの程度を検出することができるジッタ検出回路を提供することにある。
【０００８】
本発明の別の目的はＰＬＬ回路の発振周波数が変化しても、サイクルトゥサイクルジッタの程度に対する検出精度の低下を抑制することにある。
【０００９】
本発明の更に別の目的は、発振クロック信号のジッタに起因する回路の誤動作の抑制に資することができる半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ＰＬＬ回路（２）に供給される基準クロック信号（ｒｅｆ）と、前記ＰＬＬ回路において前記基準クロック信号と位相比較される発振クロック信号（ｖｃｏ）とを入力し、前記基準クロック信号に対する発振クロック信号のジッタを検出するジッタ検出回路（３）は、前記発振クロック信号に対して第１遅延回路（２１）で第１の遅延量（Ａ）を与え、前記基準クロック信号に前記第１の遅延量よりも小さな刻みで前記第１の遅延量の前後に複数の第２遅延回路（２２＿１〜２２＿ｎ）で順次第２の遅延量（Ｂ）を与える。前記第１遅延回路の出力信号を前記夫々の第２遅延回路の出力信号の変化に同期して複数のラッチ回路（２３＿１〜２３＿ｎ）にそれぞれラッチする。前記ラッチ回路毎にその出力又はその反転信号をセレクタ（２４＿１〜２４＿ｎ）で選択して出力する。前記セレクタ毎にその出力の第１の変化の回数を第1カウンタ（２５＿１〜２５＿ｎ）で計数する。前記第１遅延回路の出力信号の所定の変化の回数を第２カウンタ（２６）で計数する。前記第１カウンタ及び第２カウンタに対する初期化制御と前記セレクタに対する選択制御を行う制御回路（２８）は、前記第２のカウンタの計数値が初期値から所定値に到達する毎に周期的に前記第１及び第２カウンタを初期化すると共に、前記周期毎に、前回のセレクタの選択が非反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以上のときは前記セレクタの選択状態を反転し逆のときは前記セレクタの選択状態をそのままとする。また、前回のセレクタの選択が反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以下のときは前記セレクタの選択状態をそのままとし、逆のときは前記セレクタの選択状態を反転する。前記第１カウンタの計数値が例えばジッタ検出情報として出力される。
【００１３】
ジッタは時間軸上の“ぶれ”であるから、本来はラッチ回路の出力の１と０の間の変化の回数をカウントすべきであるが、１から０への変化と、０から１への変化を区別してカウントすることは実質的に不可能である。そこで、第２カウンタによる計数動作の前記周期毎に第1カウンタでラッチデータの１又は０の一方の数を計数し、その計数値が前記周期における第２カウンタの計数値の半分以上、又は半分以下の場合に第1カウンタでカウントする１又は０を切換えるように制御する。第２カウンタの計数値の半分を基準にするのは、第２カウンタの計数値に対して、時間軸上のぶれであるジッタの発生回数は、１から０への変化と、０から１への変化の何れにおいても、その最大値は第２カウンタの計数値の半分だからである。第1カウンタでラッチデータの１の数を計数し、その計数値が第２カウンタの計数値の半分以上であるときは、がｒｅｆに対して比較的大きな周期ずれを生じていて、実際のジッタの回数は０の発生回数に相当すると考えるのが妥当である。したがってこの場合には、次からは第1カウンタでラッチデータの０の数を計数する。逆に、第1カウンタでラッチデータの０の数を計数し、その計数値が第２カウンタの計数値の半分以上であるときは、発振クロック信号が基準クロック信号に対して上記とは逆方向に比較的大きな周期ずれを生じていて、実際のジッタの回数は１の発生回数に相当すると考えるのが妥当である。したがってこの場合には、次からは第1カウンタでラッチデータの１の数を計数する。前記制御回路はこの原理に従って第１及び第２カウンタの計数値に基づいてカウンタの初期化制御とセレクタの選択制御を行う。この結果、第１カウンタの計数値は、第２カウンタによる計数動作の周期毎に、周期で生ずるジッタの大きさの変動、若しくはサイクルトゥサイクルジッタの程度を示すことができる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、位相差の変動、即ち、サイクルトゥサイクルジッタの程度を検出することができるジッタ検出回路を提供することができる。
【００１６】
ＰＬＬ回路の発振周波数が変化しても、前記第１及び第２の遅延回路による遅延時間を周波数の変化に追変化させれば、サイクルトゥサイクルジッタの程度に対する検出精度の低下を抑制することができる。
【００１７】
第1カウンタの計数値をＰＬＬ回路のパラメータ設定やロジック回路の動作制御に用いることにより、半導体装置の当該ジッタ検出回路を採用することにより、発振クロック信号のジッタに起因する回路の誤動作の抑制に資することができる。
【発明を実施するための最良の形態】
【００１８】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕ＰＬＬ回路に供給される基準クロック信号と、前記ＰＬＬ回路において前記基準クロック信号と位相比較される発振クロック信号とを入力し、前記基準クロック信号に対する発振クロック信号のジッタを検出するジッタ検出回路は、前記発振クロック信号に対して第１の遅延量を与える第１遅延回路と、前記基準クロック信号に前記第１の遅延量よりも小さな刻みで前記第１の遅延量の前後に順次第２の遅延量を与える複数の第２遅延回路とを有する。前記第１遅延回路の出力信号を前記夫々の第２遅延回路の出力信号の変化に同期して複数のラッチ回路にそれぞれラッチする。前記ラッチ回路毎にその出力又はその反転信号を選択して出力する複数のセレクタを有する。前記セレクタ毎にその出力の第１の変化の回数を計数する複数の第１カウンタと、前記第１遅延回路の出力信号の所定の変化の回数を計数する第２カウンタとを有する。前記第１カウンタ及び第２カウンタの出力を受けて前記第１カウンタ及び第２カウンタに対する初期化制御と前記セレクタに対する選択制御を制御回路が行う。前記制御回路は、前記第２のカウンタの計数値が初期値から所定値に到達する毎に周期的に前記第１及び第２カウンタを初期化すると共に、前記周期毎に、前回のセレクタの選択が非反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以上のときは前記セレクタの選択状態を反転し逆のときは前記セレクタの選択状態をそのままとする。また、前回のセレクタの選択が反転出力であれば今回前記第１カウンタの計数値が前記第２カウンタの計数値の半分以下のときは前記セレクタの選択状態をそのままとし、逆のときは前記セレクタの選択状態を反転する。
【００２０】
上述の原理に従って前記制御回路は第１及び第２カウンタの計数値に基づきカウンタの初期化制御とセレクタの選択制御を行うから、第１カウンタの計数値によって、第２カウンタによる計数動作の周期毎に、周期で生ずるジッタの大きさの変動、若しくはサイクルトゥサイクルジッタの程度を示すことができる。
【００２１】
〔２〕項１のジッタ検出回路において、前記第１カウンタの計数値をジッタ検出情報として出力する。
【００２２】
〔３〕項１のジッタ検出回路において、前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の発振周波数の増大に応じて遅延時間が小さくされ、発振周波数の減少に応じて遅延時間が大きくされる、可変遅延回路である。ＰＬＬ回路の発振周波数が変化しても、前記第１及び第２の遅延回路による遅延時間を周波数の変化に追変化させることができるから、サイクルトゥサイクルジッタの程度に対する検出精度の低下を抑制することができる。
【００２３】
〔４〕項３のジッタ検出回路において、前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の電流源に流れる電流に対して所定の重み付けされた電流を動作電流とする。前記第１及び第２の遅延回路による遅延時間をＰＬＬ回路の周波数の変化に容易に追変化させることができる。
【００２４】
〔５〕半導体装置は、基準クロック信号受け当該基準クロック信号とフィードバックされた発振クロック信号との位相が所定の関係を持つようにクロック信号出力するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロック信号を入力して論理動作を行うロジック回路と、前記基準クロック信号及び前記発振クロック信号を入力して前記基準クロック信号に対する発振クロック信号のジッタを検出するジッタ検出回路と、を有する。前記ジッタ検出回路には項１のジッタ検出回路を採用する。
【００２５】
上述の原理に従って前記制御回路は第１及び第２カウンタの計数値に基づきカウンタの初期化制御とセレクタの選択制御を行うから、第１カウンタの計数値によって、第２カウンタによる計数動作の周期毎に、周期で生ずるジッタの大きさの変動、若しくはサイクルトゥサイクルジッタの程度を示すことができる。
【００２６】
〔６〕項５の半導体装置において、前記ジッタ検出回路は前記第１カウンタの計数値をジッタ検出情報として前記ＰＬＬ回路に出力する。
【００２７】
〔７〕項５の半導体装置において、前記第１遅延回路及び第２遅延回路は、前記ＰＬＬ回路が備える電圧制御発振器の電流源に流れる電流に対して所定の重み付けされた電流を動作電流とする。ＰＬＬ回路の発振周波数が変化しても、前記第１及び第２の遅延回路による遅延時間をＰＬＬ回路の発振周波数の変化に容易に追変化させることができ、サイクルトゥサイクルジッタの程度に対する検出精度の低下を抑制することができる。
【００２８】
〔８〕項５の半導体装置において、前記ＰＬＬ回路は前記ジッタ検出情報に基づいて電圧制御発振器のゲイン調整、ローパスフィルタの帯域調整又はチャージポンプの電流調整を行う。発振クロック信号のジッタに起因する回路の誤動作の抑制に資することができる。
【００２９】
〔９〕項５の半導体装置において、前記ロジック回路は前記ジッタ検出情報を入力し、規定以上のジッタがあるとき、ロジック動作を中断する。発振クロック信号のジッタに起因する回路の誤動作の抑制に資することができる。
【００３０】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３１】
図２には本発明に係る半導体装置が例示される。同図に示される半導体装置１は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。
【００３２】
半導体装置１は例えばマイクロコンピュータや各種アクセラレータ、システムオンチップの半導体装置等のクロック信号に同期動作されるものである。半導体装置１は、アナログＰＬＬ回路又はディジタルＰＬＬ回路等のＰＬＬ回路（ＰＬＬ）２を有し、ＰＬＬ回路で形成される発振クロック信号ｖｃｏはロジック回路（ＬＯＧ）４の同期クロック信号として利用される。ロジック回路４は、例えばＣＰＵやその周辺回路を総称する。ジッタ検出回路（ＪＤＴＣＴ）３はＰＬＬ回路２に供給される基準クロック信号ｒｅｆと、前記ＰＬＬ回路３から出力される発振クロック信号ｖｃｏとを入力し、前記基準クロック信号ｒｅｆに対する発振クロック信号ｖｃｏのジッタを検出するジッタ検出回路である。その検出結果はＰＬＬ回路２にフィードバックされ、また、ロジック回路４に供給される。ＭＯＮＩは半導体装置１の外部に接続されたモニタであり、前記検出信号の表示等に利用される。
【００３３】
図３にはＰＬＬ回路２の構成が例示される。位相比較回路（ＰＤ）１０は、基準クロック信号ｒｅｆとフィードバックされる発振クロック信号ｖｃｏとの位相比較を行う。位相比較結果はチャージポンプ（ＣＰ）１１に与えられて、位相差成分の電圧信号が生成され、その電圧信号はループフィルタ（ＬＰＦ）１２でノイズ除去され、ループフィルタ１２の出力に基づいて電圧制御発振器（ＶＣＯ）１３の発振周波数が制御される。分周器（ＤＩＶ）１４は電圧制御発振器１３から出力されるクロック信号ＣＬＫを分周して発振クロック信号ｖｃｏを位相比較回路１０に出力する。これにより、基準クロックｒｅｆとループ内の電圧制御発振器からの出力との位相差が一定になるように電圧制御発振器にフィードバック制御をかけてクロック信号ＣＬＫを生成する。
【００３４】
図４には基準クロック信号ｒｅｆと発振クロック信号ｖｃｏとの信号波形が例示される。ジッタとは、発振クロック信号ｖｃｏにおいて時間軸上のブレを意味する。例えばＷＤ１，ＷＤ２、ＷＤ３で例示されるように、基準クロック信号ｒｅｆの変化点に対して発振クロック信号ｖｃｏの変化点が変動することである。ジッタが大きいと、ロジック回路４において順序回路にセットアップ違反やホールドタイム違反等を生じ、正しくデータを伝達することができない虞を生ずる。
【００３５】
図１にはジッタ検出回路３の一例が示される。ジッタ検出回路３は、前記発振クロック信号ｖｃｏに対して第１の遅延量Ａを与える第１遅延回路２１と、前記基準クロック信号ｒｅｆに前記第１の遅延量よりも小さな刻みで前記第１の遅延量の前後に順次第２の遅延量Ｂを与える複数の第２遅延回路２２＿１〜２２＿ｎとを有する。第１遅延回路２１の出力はｖｃｏ＿ｄｌｙとされ、第２遅延回路２２＿１〜２２＿ｎの出力はｒｅｆ＿ｄｌｙ１〜ｒｅｆ＿ｄｌｙｎとされ、総称してｒｅｆ＿ｄｌｙと図示される。
【００３６】
ラッチ回路２３＿１〜２３＿ｎは第１遅延回路２１の出力信号を前記夫々の第２遅延回路の２２＿１〜２２＿ｎ出力信号の立ち上がり変化に同期してラッチする。ｌｏｃｋ１〜ｌｏｃｋｎはラッチ回路２３＿１〜２３＿ｎの出力信号である。前記ラッチ回路２３＿１〜２３＿ｎ毎にその出力ｌｏｃｋ１〜ｌｏｃｋｎ又はインバータによるその反転信号を選択して出力する複数のセレクタ２４＿１〜２４＿ｎが配置される。セレクタ２４＿１〜２４＿ｎにおいて出力ｌｏｃｋ１〜ｌｏｃｋｎの入力端子を端子“０”、その反転信号の入力端子を端子“１”と図示している。前記セレクタ２４＿１〜２４＿ｎ毎にその出力の立ち上がり変化（第１の変化）の回数を計数する複数の第１カウンタ（ＬＯＣＫカウンタ：ＬＯＣＫＣＵＮＴ１〜ＬＯＣＫＣＵＮＴｎ）２５＿１〜２５＿ｎが設けられ、また、前記第１遅延回路２１の出力信号ｖｃｏ＿ｄｌｙの立ち上がり変化の回数を計数する第２カウンタ（ＶＣＯカウンタ：ＶＣＯＣＵＮＴ）２６が設けられる。第１カウンタ２５＿１〜２５＿ｎの計数値はｌｏｃｋｃｕｎｔ１〜ｌｏｃｋｃｕｎｔｎであり、第２カウンタ２６の計数値はｖｃｏｃｕｎｔである。
【００３７】
制御回路（ＪＤＣＯＮＴ）２８は第１カウンタ２５＿１〜２５＿ｎ及び第２カウンタ２６の出力を受けて前記第１カウンタ２５＿１〜２５＿ｎ及び第２カウンタ２６に対する初期化制御と前記セレクタ２４＿１〜２４＿ｎに対する選択制御を行う。ＲＳＴは前記第１カウンタ２５＿１〜２５＿ｎ及び第２カウンタ２６に対する共通の初期化制御信号（カウンタリセット信号）であり、初期化が指示されると、前記第１カウンタ２５＿１〜２５＿ｎ及び第２カウンタ２６の計数値は値０にされる。ＳＥＬ＿１〜ＳＥＬ＿ｎはセレクタ２４＿１〜２４＿ｎ毎の選択信号である。制御回路２８は選択信号ＳＥＬ＿１〜ＳＥＬ＿ｎを夫々保持する選択制御ラッチ回路（図示せず）を有する。
【００３８】
前記制御回路２８は、前記第２のカウンタ２６の計数値が初期値から所定値に到達する毎に周期的に前記第１カウンタ２５＿１〜２５＿ｎ及び第２カウンタ２６を初期化すると共に、前記周期毎に、セレクタセレクタ２４＿１〜２４＿ｎ毎に前回の選択が非反転出力（入力端子“０”からの入力の選択）であれば対応する第１カウンタ２５＿１〜２５＿ｎの今回の計数値が前記第２カウンタ２６の計数値の半分以上のときは当該セレクタの選択状態を反転し逆のときは当該セレクタの選択状態をそのままとする。また、前回のセレクタの選択が反転出力（入力端子“１”からの入力の選択）であれば対応する第１カウンタの今回の計数値が前記第２カウンタ２６の計数値の半分以下のときは当該セレクタの選択状態をそのままとし、逆のときは当該セレクタの選択状態を反転する。
【００３９】
前記制御回路２８によるその制御形態の妥当性について次に説明する。ジッタは時間軸上の“ぶれ”であるから、本来はラッチ回路の出力の１と０の間の変化の回数をカウントすべきである。例えば図５に例示されるように出力が１と０で変化を繰り返すラッチ回路の数が多いほどジッタは大きく、１と０の出力変化を行うラッチ回路の数が少ないほどジッタは小さい。ジッタが無ければラッチ回路の出力は１個又は０固定となる。しかしながら、ラッチ回路の１から０への出力変化と、０から１への出力変化を区別してカウントすることは実質的に不可能である。ｒｅｆ＿ｄｌｙのどの位置でｖｃｏ＿ｄｌｙがぶれるかを予想することは難しいからである。また、ラッチ回路の１出力又は０出力を一義的にジッタの発生に結びつけるのも難しい。即ち、図５において、ｖｃｏ＿ｄｌｙとｒｅｆ＿ｄｌｙが等しいときジッタは０である。ｖｃｏ＿ｄｌｙの遅延よりも小さい遅延のｒｅｆ＿ｄｌｙではラッチ回路の１出力がジッタの発生に対応される。逆にｖｃｏ＿ｄｌｙの遅延よりも大きな遅延量のｒｅｆ＿ｄｌｙではラッチ回路の０出力がジッタの発生に対応される。したがって、ラッチ回路の０出力又は１出力をそのままカウントしただけではジッタ量を求めることはできない。さらに、ラッチ回路の出力を単に累積加算するだけではジッタの発生頻度、即ちジッタの変動は分からない。所定時間間隔毎で計数動作を行った計数値の遷移を認識できるようにすることが必要である。例えば図６にお例示されるような分布データを所定時間間隔毎に得られるようにすることが必要である。
【００４０】
そこで、第２カウンタ２６による計数動作の前記周期毎（ＲＳＴによるカウンタのリセット周期毎）に第1カウンタ２５＿１〜２５＿ｎでラッチ回路の１出力（セレクタの入力端子“０”からの入力に対応する出力）又は０出力（セレクタの入力端子“１”からの入力に対応する出力）の一方の数を計数し、その計数値が前記周期における第２カウンタ２６の計数値の半分以上、又は半分以下の場合に第1カウンタ２５＿１〜２５＿ｎでカウントする１又は０を切換える、即ちセレクタ２４＿１〜２４＿ｎの入力を切換えるように制御する。第２カウンタ２６の計数値の半分を基準にするのは、第２カウンタ２６の計数値に対して、時間軸上のぶれであるジッタの発生回数は、１から０への変化と、０から１への変化の何れにおいても、その最大値は第２カウンタ２６の計数値の半分だからである。第1カウンタでラッチデータの１の数を計数し、その計数値が第２カウンタの計数値の半分以上であるときは、発振クロック信号ｖｃｏが基準クロック信号ｒｅｆに対して比較的大きな周期ずれを生じていて、実際のジッタの回数は０の発生回数に相当すると考えるのが妥当である。したがってこの場合には、次からは対応するカウンタの入力を入力端子“１”に切換えて第1カウンタでラッチデータの０の数を計数する。逆に、第1カウンタでラッチデータの０の数を計数し、その計数値が第２カウンタの計数値の半分以上のときは、発振クロック信号ｖｃｏが基準クロック信号ｒｅｆに対して上記とは逆方向に比較的大きな周期ずれを生じていて、実際のジッタの回数は１の発生回数に相当すると考えるのが妥当である。したがってこの場合には、次からは対応するカウンタの入力を入力端子“０”に切換えて第1カウンタでラッチデータの１の数を計数する。前記制御回路２８はこの原理に従って第２カウンタ２６及び第１カウンタ２５＿１〜２５＿ｎの計数値に基づいてカウンタ２６及び２５＿１〜２５＿ｎの初期化制御とセレクタ２４＿１〜２４＿ｎの選択制御を行う。この結果、第１カウンタ２５＿１〜２５＿ｎの計数値は、第２カウンタ２６による計数動作の周期毎に、周期で生ずるジッタの大きさの変動、若しくはサイクルトゥサイクルジッタの程度を示すことになる。
【００４１】
上記ｖｃｏがｒｅｆに対して比較的大きな周期ずれを生ずる場合とは、例えば図７のような状態である。図７では、常にｖｃｏがｒｅｆよりも前方にずれているとする。このとき、ｖｃｏはｒｅｆのエッジからずれてロックしていることになる。要するに周期がずれている。ここではサイクルトゥサイクルジッタを問題とし、サイクル−サイクル間のズレをジッタとして把握するため、ジッタとして見えるのは、図８に例示されるようになる。ジッタとして見えてくるのは時間軸のぶれであるため、周期ずれはジッタとして見えない。従って前述のようにラッチ回路の１出力をジッタの発生に対応させるか、ラッチ回路の０出力をジッタの発生に対応させるかを切換えることが必要になる。例えば図７に例示されるように、ｖｃｏが（１）〜（６）のように続くとするとき、図９の上左から２番目のｒｅｆ＿ｄｌｙエッジのように、ラッチ回路の０出力が正常であり、１出力がジッタの場合に、ラッチ回路の出力として１出力の方が多くなる場合、その原因として周期ずれが考えられ、実際にはジッタとしてはラッチ回路の０出力がジッタに対応すると考えるのがよい。即ち、１出力がジッタの状態なのに１出力の方が多い場合は、０出力がジッタの状態とするように切換える。逆に、０出力がジッタの状態なのに０出力の方が多い場合は、１出力がジッタの状態とするように切換える。この切換えは前述の通りセレクタ２４＿１〜２４＿ｎの入力切換えによって実現する。
【００４２】
図１０にはジッタ検出回路３の動作フローが例示される。
【００４３】
ジッタ検出回路３の初期化動作においてセレクタ２４＿１〜２４＿ｎのための選択制御ラッチはセレクタ２４＿１〜２４＿ｎの入力端子“０”を選択する入力端子０選択状態（ｔｍ０ｓ）にされる。先ず、ＶＣＯカウンタ２６の計数値ｖｃｏｃｕｎｔ及びＬＯＣＫカウンタ２５＿１〜２５＿ｎの計数値ｌｏｃｋｃｕｎｔが０クリアされる（Ｓ１）。発振クロック信号ｖｃｏが入力されると、ＶＣＯカウンタ２６はｖｃｏ＿ｄｌｙの立上がりエッジに同期して＋１のインクリメント動作を行う（Ｓ２）。ラッチ回路２４＿１〜２４＿ｎは対応するｒｅｆ＿ｄｌｙでｖｃｏ＿ｄｌｙをラッチする（Ｓ３）。ラッチデータが１のときは（ｌｏｃｋ＝１）、入力端子０選択状態の場合にだけ対応するＬＯＣＫカウンタの値ｌｏｃｋｃｕｎｔを＋１インクリメントする（Ｓ４，Ｓ５）。ラッチデータが０のときは（ｌｏｃｋ＝０）、入力端子１選択状態の場合にだけ対応するＬＯＣＫカウンタの値ｌｏｃｋｃｕｎｔを＋１インクリメントする（Ｓ６，Ｓ５）。ステップＳ４，Ｓ５の判定は、選択制御ラッチが保持するセレクタ２４＿１〜２４＿ｎの選択信号ＳＥＬ１〜ＳＥＬｎの値を判定するステップである。ｔｍ１ｓはセレクタ２４＿１〜２４＿の入力端子“１”を選択する入力端子１選択状態である。ステップＳ７はＬＯＣＫカウンタの＋１インクリメントを行わないことを意味する。上記動作はＶＣＯカウンタ２６が規定の回数に到達するまで繰り返される（Ｓ８）。
【００４４】
ＶＣＯカウンタ２６が規定の回数に到達すると、そのときのＬＯＣＫカウンタ２５＿１〜２５＿ｎの値をレジスタにロードしてその値を更新する（Ｓ９）。前記レジスタは例えばその値をモニタに表示するための表示レジスタであったり、あるいは自律的特性調整にためにＰＬＬ回路が保有するデータレジスタ等であってよい。
【００４５】
そして、選択制御ラッチが保持するセレクタ２４＿１〜２４＿ｎの選択信号ＳＥＬ１〜ＳＥＬｎの値に基づいて、今までのセレクタ２４＿１〜２４＿ｎの夫々の入力端子選択状態が入力端子０選択状態（ｔｍ０ｓ）であるのか、入力端子１選択状態（ｔｍ１ｓ）であるのかを判定する（Ｓ１０）。ｔｍ０ｓと判定されたセレクタ側のＬＯＣＫカウンタの計数値ｌｏｃｋｃｕｎｔに対しては、ｖｃｏｃｕｎｔ／２≦ｌｏｃｋｃｕｎｔであるかを判定する（Ｓ１１）。カウント値ｌｏｃｋｃｕｎｔがＶＣＯカウンタ２６の計数値ｖｃｏｃｕｎｔの半分以上であるときは、対応するセレクタの入力端子選択状態を入力端子０選択状態（ｔｍ０ｓ）から入力端子１選択状態（ｔｍ１ｓ）に反転する（Ｓ１３）。逆の場合には反転動作を行わない。ステップＳ１０でｔｍ１ｓと判定されたセレクタ側のＬＯＣＫカウンタの計数値ｌｏｃｋｃｕｎｔに対しては、ｖｃｏｃｕｎｔ／２≧ｌｏｃｋｃｕｎｔであるかを判定する（Ｓ１２）。カウント値ｌｏｃｋｃｕｎｔがＶＣＯカウンタ２６の計数値ｖｃｏｃｕｎｔの半分以下であるときはセレクタの入力端子選択状態をそのままとし、逆の場合はセレクタの入力端子選択状態を入力端子１選択状態（ｔｍ１ｓ）から入力端子０選択状態（ｔｍ０ｓ）に反転する（Ｓ１３）。
【００４６】
ステップＳ１３の後にステップＳ１に戻って以上の動作を繰り返す。これにより、ｖｃｏｃｕｎｔの規定値（Ｓ８）で特定されるサイクル毎に、前記レジスタにジッタの発生状態として、前記ＬＯＣＫカウンタ２５＿１〜２５＿ｎのカウント値ｌｏｃｋｃｕｎｔ１〜ｌｏｃｋｃｕｎｔｎが取得される。このレジスタの値により、サイクルトゥサイクルジッタの程度を検出することができる。
【００４７】
図１１にはジッタ検出回路の動作が例示される。ｒｅｆ＿ｄｌｙは１〜５の５種類を想定し、ＶＣＯカウンタ２６による計数値ｖｃｏｃｕｎｔの５カウント期間をＬＯＣＫカウンタの計数値ｌｏｃｋｃｕｎｔに対する判定サイクル（判定期間）とする。セレクタの入力選択初期状態は入力端子０選択状態（ｔｍ０ｓ）である。例えば、第１判定期間（ＦＰＤ）において、ｒｅｆ＿ｄｌｙ３に対するセレクタ２４＿３の出力データは“０１１０１”とされる。このときの計数値ｌｏｃｋｃｕｎｔ＿３は３である。この値３はｖｃｏｃｕｎｔ／２以上であるから、入力端子０選択状態（ｔｍ０ｓ）から入力端子１選択状態（ｔｍ１ｓ）に反転する。したがって、入力端子１選択状態（ｔｍ１ｓ）の第２判定期間（ＳＰＤ）においてｒｅｆ＿ｄｌｙ３に対するセレクタ２４＿３の出力データは“０１１０１”とされる。このときの計数値ｌｏｃｋｃｕｎｔ＿３は３である。この値３はｖｃｏｃｕｎｔ／２以上であるから、入力端子１選択状態（ｔｍ１ｓ）は入力端子０選択状態（ｔｍ０ｓ）に反転される。更にその次の入力端子１選択状態（ｔｍ１ｓ）の第３判定期間（ＴＰＤ）においてｒｅｆ＿ｄｌｙ３に対するセレクタ２４＿３の出力データは“１１１００”とされる。このときの計数値ｌｏｃｋｃｕｎｔ＿３は３である。この値３はｖｃｏｃｕｎｔ／２以上であるから、入力端子０選択状態（ｔｍ０ｓ）は入力端子１選択状態（ｔｍ１ｓ）に反転される。
【００４８】
前記制御回路２８のカウンタリセット制御とカウント制御により、ｖｃｏｃｕｎｔの規定値（Ｓ８）で特定されるサイクル毎に、前記ＬＯＣＫカウンタ２５＿１〜２５＿ｎのカウント値ｌｏｃｋｃｕｎｔ１〜ｌｏｃｋｃｕｎｔｎがレジスタに取得される。このレジスタの値は、ＶＣＯカウンタ２６による計数動作の周期毎に、ジッタの大きさの変動、若しくはサイクルトゥサイクルジッタの程度を示すことができる。要するに、サイクルトゥサイクルジッタの程度を示すことになる。ＰＬＬ回路２はそのレジスタ値であるジッタ検出情報に基づいて電圧制御発振器１３のゲイン調整、ループフィルタ１２の帯域調整又はチャージポンプ１１の電流調整を行う。これにより、クロック信号ＣＬＫを受けて動作するロジック回路においてそのクロック信号ＣＬＫのジッタに起因する回路の誤動作を抑制することができる。また、ロジック回路は前記レジスタ値であるジッタ検出情報から規定以上のジッタがあることを検出したとき、ロジック動作を中断することができる。これによってもクロック信号ＣＬＫのジッタに起因するロジック回路の誤動作を抑制することが可能になる。
【００４９】
前記遅延回路２１、２２＿１〜２２＿ｎは、前記ＰＬＬ回路２が備える電圧制御発振器１３の発振周波数の増大に応じて遅延時間が小さくされ、発振周波数の減少に応じて遅延時間が大きくされる、可変遅延回路によって構成される。例えば、前記遅延回路２１、２２＿１〜２２＿ｎは、前記ＰＬＬ回路２が備える電圧制御発振器１３の電流源に流れる電流に対して所定の重み付けされた電流を動作電流とする。前記遅延回路２１、２２＿１〜２２＿ｎによる遅延時間をＰＬＬ回路２の周波数の変化に容易に追変化させることができる。これにより、ＰＬＬ回路２の発振周波数が変化しても、前記遅延回路２１、２２＿１〜２２＿ｎによる遅延時間をその周波数の変化に追変化させることができるから、サイクルトゥサイクルジッタの程度に対する検出精度の低下を抑制することができる。
【００５０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。ＰＬＬ回路はアナログＰＬＬ回路に限定されずディジタルＰＬＬ回路であってもよい。セレクタやＬＯＣＫカウンタの並列設置数は上記の例に限定されない。また、入力端子１選択状態と入力端子０選択状態を反転するときは、ＬＯＣＫカウンタの計数値とＶＣＯカウンタの最大値（ＬＯＣＫカウンタの計数動作を行うサイクルを決定するカウント値ｖｃｏｃｕｎｔの最大値）との差分をジッタ量とするようにすれば、サイクルトゥサイクルジッタの程度に対する検出精度を更に上げることができる。複数の第２遅延回路に夫々設定される第２の遅延量は相互に等しく無くてもよい。第２カウンタの計数動作は第１カウンタと同じように計数対象信号の立ち上がりエッジでなくてもよく、立ち下がりエッジであってもよい。
【図面の簡単な説明】
【００５１】
【図１】ジッタ検出回路の一例を示す論理回路図である。
【図２】本発明に係る半導体装置を例示するブロック図である。
【図３】ＰＬＬ回路を例示するブロック図である。
【図４】基準クロック信号ｒｅｆと発振クロック信号ｖｃｏとの間におけるサイクルトゥサイクルジッタを例示する波形図である。
【図５】ラッチデータに対するカウント値とジッタの大小関係について例示する説明図である。
【図６】ラッチデータに対するカウント値の分布データの意味を示す説明図である。
【図７】ｖｃｏがｒｅｆに対して比較的大きな周期ずれを生ずる場合の波形を例示する波形図である。
【図８】サイクルトゥサイクルジッタを問題とするときサイクル−サイクル間のズレをジッタとして把握するための説明図である。
【図９】ラッチ回路の１出力をジッタの発生に対応させるか、ラッチ回路の０出力をジッタの発生に対応させるかを切換えることについての説明図である。
【図１０】ジッタ検出回路３の動作を例示するフローチャートである。
【図１１】ジッタ検出回路３の動作の具体例を示す説明図である。
【図１２】基準クロック信号ｒｅｆの周期に対するずれの大小を判定する従来回路の説明図である。
【図１３】図１２の従来回路の動作波形図である。
【符号の説明】
【００５２】
３  ジッタ検出回路
ｒｅｆ  基準クロック信号
Ａ  第１の遅延量
２１  第１遅延回路
ｖｃｏ  発振クロック信号
Ｂ  第２の遅延量
２２＿１〜２２＿ｎ  第２遅延回路
ｖｃｏ＿ｄｌｙ  第１遅延回路２１の出力
ｒｅｆ＿ｄｌｙ１〜ｒｅｆ＿ｄｌｙｎ  第２遅延回路２２＿１〜２２＿ｎの出力
２３＿１〜２３＿ｎ  ラッチ回路
２１  第１遅延回路
２２＿１〜２２＿ｎ  第２遅延回路
ｌｏｃｋ１〜ｌｏｃｋｎ  ラッチ回路２３＿１〜２３＿ｎの出力信号
２４＿１〜２４＿ｎ  セレクタ
２５＿１〜２５＿ｎ  第１カウンタ（ＬＯＣＫカウンタ：ＬＯＣＫＣＵＮＴ１〜ＬＯＣＫＣＵＮＴｎ）
２６  第２カウンタ（ＶＣＯカウンタ：ＶＣＯＣＵＮＴ）
ｌｏｃｋｎｕｎｔ１〜ｌｏｃｋｃｕｎｔｎ  第１カウンタ２５＿１〜２５＿ｎの計数値
ｖｃｏｃｕｎｔ  第２カウンタ２６の計数値
２８  制御回路（ＪＤＣＯＮＴ）
ＳＥＬ＿１〜ＳＥＬ＿ｎ  セレクタ２４＿１〜２４＿ｎ毎の選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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