(57)【要約】      （修正有）【課題】半導体素子の引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制する手段を提供する。【解決手段】素子分離絶縁層７に囲まれた埋込み酸化膜４上の半導体層５と、半導体層５にゲート酸化膜１１を挟んで対向し、ゲート幅方向の一端が素子分離絶縁層７上に延在する高濃度第２導電型のゲート電極１２と、前記ゲート電極１２の他端に接続して、ゲート長方向の両端部が素子分離絶縁層７上まで延在する高濃度第１導電型のボディゲートと、前記半導体層５に、低濃度第１導電型のチャネル領域２１と、ゲート幅方向に沿った両側の半導体層５に、高濃度第２導電型のソース層１６およびドレイン層１７と、ソース層１６およびドレイン層１７と反対側の半導体層５に、高濃度第１導電型のボディタイ層とを備えた半導体素子１。【選択図】図２
2009065084.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁層に囲まれた埋込み酸化膜上の半導体層と、
前記半導体層にゲート酸化膜を挟んで対向し、ゲート幅方向の一端が前記素子分離絶縁層上に延在するゲート電極と、
前記半導体層に前記ゲート酸化膜を挟んで対向すると共に、前記ゲート電極の他端に接続して、前記ゲート幅方向の直交方向の両端部が前記素子分離絶縁層上まで延在するボディゲートと、
前記ゲート電極および前記ボディゲートに対向する前記半導体層に、第１導電型不純物を低濃度に拡散させて形成された低濃度拡散層と、
前記ゲート電極の、前記ゲート幅方向に沿った両側の前記半導体層に、前記第１導電型不純物とは逆型の第２導電型不純物を高濃度に拡散させて形成されたソース層およびドレイン層と、
前記ボディゲートの、前記ソース層およびドレイン層と反対側の前記半導体層に、前記第１導電型不純物を高濃度に拡散させて形成されたボディタイ層と、を備えた半導体素子において、
前記ゲート電極に、前記第２導電型不純物を高濃度に拡散させると共に、前記ボディゲートに、前記第１導電型不純物を高濃度に拡散させたことを特徴とする半導体素子。
【請求項２】
請求項１において、
前記ゲート電極上および前記ボディゲート上の、前記ゲート電極とボディゲートとの接続部を除く領域に、シリサイド層を形成したことを特徴とする半導体素子。
【請求項３】
請求項１または請求項２において、
前記ボディゲートと、前記ソース層とを、電気的に接続したことを特徴とする半導体素子。
【請求項４】
請求項１または請求項２において、
前記ボディゲートと、前記ボディタイ層とを、シリサイド層で接続したことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板に形成されるｎＭＯＳ素子やｐＭＯＳ素子等の半導体素子であって、特にボディタイ構造等のチャネル領域で発生するホットキャリアの引抜き構造を有する半導体素子に関する。
【背景技術】
【０００２】
シリコン基板に埋込み酸化膜を挟んで薄いシリコン（Ｓｉ）からなる半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成されたＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子（ｎＭＯＳ素子という。）やｐＭＯＳ素子等の半導体素子においては、チャネル領域のドレイン端のインパクトイオン化によってホットキャリア（ｎＭＯＳ素子の場合は正孔、ｐＭＯＳ素子の場合は電子）が発生し、図１５に示すドレイン電流（Ｉｄ）−ドレイン電圧（Ｖｄ）特性のように、ゲート電圧（Ｖｇ）に関らず、動作電圧が高くなると、ソース端側に引き寄せられたホットキャリアが、ＰＮ接合のバリア高さを引き下げることによって閾電圧が低下し、ＯＮ電流が増加するキンク現象（図１５に示す太い破線の右側の領域に生ずる現象をいう。）が発生する。
【０００３】
このようなキンク現象の抑制のために、ボディタイ構造やソースタイ構造等のチャネル領域で発生したホットキャリアを引抜く構造が用いられている。
従来のボディタイ構造を有する半導体素子は、ｎＭＯＳ素子の場合に、ＳＯＩ基板の素子分離絶縁層に囲まれた素子形成領域の埋込み酸化膜上の半導体層上に、ゲート幅方向の一端が素子分離絶縁層上に延在するゲート電極と、ゲート電極の他端に接続し、ゲート幅方向の直交方向の両端部が素子分離絶縁層上まで延在するボディゲートとを、それぞれゲート酸化膜を挟んでＰ型不純物を低濃度に拡散させた半導体層に対向させて形成し、ゲート電極のゲート幅方向に沿った両側の素子形成領域の半導体層に、Ｎ型不純物を高濃度に拡散させてソース層およびドレイン層を形成し、ボディゲートのソース層およびドレイン層と反対側の半導体層に、Ｐ型不純物を高濃度に拡散させてボディタイ層を形成し、ゲート電極およびボディゲートにＮ型不純物を高濃度に拡散させて、チャネル領域に発生したホットキャリアをボディゲート下の引抜き領域を介してボディタイ層へ引抜いている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２６１２９２号公報（主に第３頁段落０００３−第４頁段落００１２、第２２図、第２３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の技術においては、ゲート電極およびボディゲートに、Ｎ型不純物を高濃度に拡散させて、チャネル領域に発生したホットキャリアをボディゲート下の引抜き領域を介してボディタイ層へ引抜いているため、ゲート電極下のＰ型不純物を低濃度に拡散させたチャネル領域と、ボディゲート下のＰ型不純物を低濃度に拡散させた引抜き領域との半導体層の表面に電子の反転層が形成され、これらの半導体層の大部分が空乏化した状態になるので、正の電荷を持つホットキャリア（正孔）にとっては引抜き領域が抵抗になり、ゲート幅が長い場合や動作電圧が高くなってホットキャリアが増加した場合には、ボディタイ層へホットキャリアが抜け難くなり、ボディタイ構造を有するｎＭＯＳ素子においてもキンク現象が発生しやすくなるという問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、素子分離絶縁層に囲まれた埋込み酸化膜上の半導体層と、前記半導体層にゲート酸化膜を挟んで対向し、ゲート幅方向の一端が前記素子分離絶縁層上に延在するゲート電極と、前記半導体層に前記ゲート酸化膜を挟んで対向すると共に、前記ゲート電極の他端に接続して、前記ゲート幅方向の直交方向の両端部が前記素子分離絶縁層上まで延在するボディゲートと、前記ゲート電極および前記ボディゲートに対向する前記半導体層に、第１導電型不純物を低濃度に拡散させて形成された低濃度拡散層と、前記ゲート電極の、前記ゲート幅方向に沿った両側の前記半導体層に、前記第１導電型不純物とは逆型の第２導電型不純物を高濃度に拡散させて形成されたソース層およびドレイン層と、前記ボディゲートの、前記ソース層およびドレイン層と反対側の前記半導体層に、前記第１導電型不純物を高濃度に拡散させて形成されたボディタイ層と、を備えた半導体素子において、前記ゲート電極に、前記第２導電型不純物を高濃度に拡散させると共に、前記ボディゲートに前記第１導電型不純物を高濃度に拡散させたことを特徴とする。
【発明の効果】
【０００７】
これにより、本発明は、第２導電型のゲート電極と第１導電型のボディゲートとの接合部にＰＮ接合を形成すると共に、ボディゲート下の低濃度拡散層である引抜き領域に、第１導電型チャネルが形成されるデプレション型ＭＯＳ構造を形成することができ、ゲート電極下のチャネル領域がＯＮになっているときに、ボディゲートに電位を印加して、ボディゲート下の引抜き領域をＯＮ状態にすることができ、ボディゲート下の引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下に、図面を参照して本発明による半導体素子の実施例について説明する。
【実施例１】
【０００９】
図１は実施例１のｎＭＯＳ素子の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図４、図５は実施例１のｎＭＯＳ素子の製造方法を示す説明図である。
なお、図１は層間絶縁膜およびサイドウォールを除いた上面を示し、図４および図５の左側は図２と同じ断面、右側は図３と同じ断面で示してある。
【００１０】
図１、図２、図３において、１は半導体素子としてのｎＭＯＳ素子であり、ボディタイ構造を有している。
２はＳＯＩ基板であり、シリコンからなる支持基板としてのシリコン基板３と、シリコン基板３上に形成された酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜４と、埋込み酸化膜４上に形成された薄い単結晶シリコンからなる半導体層５とで形成されたＳＯＩ構造の基板である。
【００１１】
本実施例の半導体層５上には、半導体素子１を形成するための素子形成領域６、素子形成領域６の周囲を囲う素子分離絶縁層７を形成するため素子分離領域８が設定され、この素子分離領域８に囲われた素子形成領域６の一の側に、ボディタイ構造を形成するためのボディタイ形成領域９（図４、図５参照）が設定されている。
素子分離絶縁層７は、素子分離領域８の半導体層５に、酸化シリコン等の絶縁材料で埋込み酸化膜４に達する絶縁層として形成され、半導体層５に形成された隣合う半導体素子１の互いの間を電気的に絶縁分離する機能を有している。
【００１２】
１１はゲート酸化膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１２はゲート電極であり、ゲート酸化膜１１を挟んでボディタイ形成領域９を除く素子形成領域６の半導体層５に対向し、第２導電型不純物としてのリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させて形成されたポリシリコン等からなる電極であって、素子形成領域６のゲート長方向（図１にＬで示すゲート長の方向をいう。）の中央部に形成され、ゲート長方向に直交するゲート幅方向（図１にＷで示すゲート幅の方向をいう。）の一端が素子分離絶縁層７上に延在し、他端はボディタイ形成領域９の境界まで伸張して形成されている。
【００１３】
１３はボディゲートであり、ゲート酸化膜１１を挟んでボディタイ形成領域９のゲート電極１２側の半導体層５に対向し、Ｎ型とは逆型の第１導電型不純物としてのボロン（Ｂ）等のＰ型不純物を高濃度に拡散させて形成された、ゲート電極１２と同じ材料からなる電極であって、ゲート電極１２の他端に中央部で接続しており、ゲート幅方向の直交方向、つまりゲート長方向の両端部が素子分離絶縁層７上まで延在して形成されている。
【００１４】
このため、ゲート電極１２とボディゲート１３との接合部１４には、ＰＮ接合が形成されている。
１５はサイドウォールであり、ゲート電極１２およびボディゲート１３の周囲の側面に、酸化シリコンや窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料で形成された絶縁層である。
本実施例のゲート電極１２のゲート幅方向に沿った両側の素子形成領域６の半導体層５には、Ｎ型不純物を高濃度に拡散させたソース層１６と、ドレイン層１７とが形成され、ボディゲート１３のソース層１６およびドレイン層１７と反対側の半導体層５、つまりボディゲート１３とこれに対向する素子分離絶縁層７との間の半導体層５には、Ｐ型不純物を高濃度に拡散させたボディタイ層１８（図３参照）が形成されている。
【００１５】
また、ゲート電極１２およびボディゲート１３にゲート酸化膜１１を挟んで対向するＴ字形状の半導体層５には、Ｐ型不純物を低濃度に拡散させた低濃度拡散層２０が形成され、そのゲート電極１２下の低濃度拡散層２０が、ｎＭＯＳ素子１のチャネルが形成されるチャネル領域２１として機能すると共に、そのボディゲート１３下の低濃度拡散層２０が、ボディタイ層１８に接続してチャネル領域２１に発生したホットキャリアをボディタイ層１８へ導く引抜き領域２２として機能する（図２、図３参照）。
【００１６】
図２、図３において、２４は層間絶縁膜であり、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により素子形成領域６の半導体層５に形成されたボディタイ構造を有するｎＭＯＳ素子１および素子分離絶縁層７上を覆う酸化シリコンからなる比較的の膜厚の厚い絶縁膜である。
２５はボディコンタクトであり、図３に示すように、層間絶縁膜２４を貫通してボディタイ層１８に達する貫通穴として開口されたコンタクトホールに、スパッタ法等によりアルミニウム（Ａｌ）やタングステン（Ｗ）等の導電性材料を埋め込んで形成された導電プラグであって、ボディタイ層１８と、層間絶縁膜２４上に形成された図示しない配線とを電気的に接続している。
【００１７】
２６はソースコンタクト、２７はドレインコンタクトであり、図２に示すように、層間絶縁膜２４を貫通してｎＭＯＳ素子１のソース層１６およびドレイン層１７にそれぞれ達する貫通穴として開口されたコンタクトホールに、ボディコンタクト２５と同様の導電材料を埋め込んで形成された導電プラグであって、ソース層１６およびドレイン層１７と、層間絶縁膜２４上に形成された図示しない配線とをそれぞれ電気的に接続している。
【００１８】
２８はボディゲートコンタクトであり、層間絶縁膜２４を貫通してボディゲートに達する貫通穴として開口されたコンタクトホールに、ボディコンタクト２５と同様の導電材料を埋め込んで形成された導電プラグであって（図１参照）、ボディゲート１３と、層間絶縁膜２４上に形成された図示しない配線とを電気的に接続している。
図４、図５において、３１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＩ基板２上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００１９】
以下に、図４、図５にＰで示す工程に従って、本実施例のｎＭＯＳ素子の製造方法について説明する。
Ｐ１（図４）、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法等により、シリコン基板３に埋込み酸化膜４を挟んで薄いシリコンからなる半導体層５を形成したＳＯＩ基板２を形成し、その半導体層５に素子形成領域６、ボディタイ形成領域９、およびそれらの周囲を囲む素子分離領域８を設定する。
【００２０】
そして、準備されたＳＯＩ基板２の半導体層５の素子分離領域８に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により酸化シリコンからなる素子分離絶縁層７を形成し、素子分離絶縁層７に囲まれたボディタイ形成領域９を含む素子形成領域６の半導体層５にＰ型不純物イオンを注入し、Ｐ型不純物を比較的低濃度に拡散させた低濃度拡散層２０を形成する。
【００２１】
Ｐ２（図４）、低濃度拡散層２０を形成後に、熱酸化法により素子形成領域６の半導体層５の上面を酸化してゲート酸化膜１１を形成し、ゲート酸化膜１１上および素子分離絶縁層７上にＣＶＤ法によりゲート電極１２を形成するためのポリシリコンを堆積して比較的厚膜のポリシリコン膜３２を形成し、フォトリソグラフィによりポリシリコン膜３２上に、ゲート電極１２およびボディゲート１３の形成領域を覆うＴ字状のレジストマスク３１（不図示）を形成し、異方性エッチングによりポリシリコン膜３２およびゲート酸化膜１１をエッチングして半導体層５を露出させ、ゲート酸化膜１１を介して半導体層５の低濃度拡散層２０に対向する、ゲート電極１２およびボディゲート１３と同形状のポリシリコン膜３２を形成する。
【００２２】
そして、前記のジストマスク３１を除去し、ゲート電極１２およびボディゲート１３上等のＳＯＩ基板２の半導体層５上の全面にＣＶＤ法により酸化シリコンを堆積してシリコン酸化膜を形成し、異方性エッチングによりシリコン酸化膜をエッチングして、ゲート電極１２およびボディゲート１３の上面および半導体層５の上面を露出させ、ゲート電極１２およびボディゲート１３の側面にサイドウォール１５を形成する。
【００２３】
Ｐ３（図４）、フォトリソグラフィにより、素子形成領域６に形成されたゲート電極１２、ソース層１６とドレイン層１７、およびこれらに隣接する素子分離絶縁層７を露出させた開口部３３（図１に符号３３で示す２点差線の開口部）を有するレジストマスク３１を形成し、これをマスクとして、露出している半導体層５およびゲート電極１２を形成するためのポリシリコン膜３２にＮ型不純物イオンを注入し、Ｎ型不純物を比較的高濃度に拡散させたゲート電極１２および、その両側の半導体層５にソース層１６とドレイン層１７を形成する。
【００２４】
これにより、ゲート電極１２下のソース層１６とドレイン層１７に挟まれた低濃度拡散層２０にチャネル領域２１が形成される。
Ｐ４（図５）、工程Ｐ３で形成した開口部３３を有するレジストマスク３１を除去し、フォトリソグラフィにより、素子形成領域６のボディタイ形成領域９、ボディゲート１３、およびボディタイ形成領域９に隣接する素子分離絶縁層７を露出させた開口部３４（図１に符号３４で示す２点差線の開口部）を有するレジストマスク３１を形成し、これをマスクとして、露出しているボディタイ形成領域９の半導体層５およびボディゲート１３を形成するためのポリシリコン膜３２にＰ型不純物イオンを注入し、Ｐ型不純物を比較的高濃度に拡散させたボディゲート１３およびボディタイ層１８を形成する。
【００２５】
これにより、ボディゲート１３下の低濃度拡散層２０に引抜き領域２２が形成されると共に、ゲート電極１２とボディゲート１３との接合部１４にＰＮ接合が形成される。
Ｐ５（図５）、工程Ｐ４で形成した開口部３４を有するレジストマスク３１を除去し、ｎＭＯＳ素子１および素子分離絶縁層７、ボディタイ層１８上等の半導体層５上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２４を形成する。
【００２６】
層間絶縁膜２４の形成後に、フォトリソグラフィにより層間絶縁膜２４上に、ソース層１６およびドレイン層１７、ボディタイ層１８上のそれぞれのコンタクトホールの形成領域の層間絶縁膜２４を露出させた開口部を有するレジストマスク３１（不図示）を形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２４を貫通してソース層１６およびドレイン層１７、ボディタイ層１８に達するコンタクトホールを形成し、前記のレジストマスク３１の除去後に、スパッタ法によりそれぞれのコンタクトホール内に導電材料を埋め込んでソースコンタクト２６およびドレインコンタクト２７、ボディコンタクト２５を形成し、その上面を平坦化処理して層間絶縁膜２４の上面を露出させる。
【００２７】
その後に、前記と同様にして、ボディゲート１３に達するコンタクトホールに導電材料を埋込んでボディゲートコンタクト２８を形成し、平坦化処理を施して層間絶縁膜２４の上面を露出させる。
次いで、層間絶縁膜２４上に、導電材料からなる配線層を形成し、フォトリソグラフィにより配線層上に配線の形成領域を覆うレジストマスク３１（不図示）を形成し、これをマスクとして配線層をエッチングして層間絶縁膜２４を露出させ、前記のレジストマスクを除去してソースコンタクト２６およびドレインコンタクト２７、ボディコンタクト２５、ボディゲートコンタクト２８にそれぞれ接続する図示しない配線を形成する。
【００２８】
このようにして形成されたｎＭＯＳ素子１は、そのＮ型のゲート電極１２と、ボディタイ構造を形成するＰ型のボディゲート１３との接合部１４にＰＮ接合を形成すると共に、ボディゲート１３下の引抜き領域２２に、Ｐチャネルのデプレション型ＭＯＳ構造（ＰｃｈＤＭＯＳという。）を形成することができるので、ｎＭＯＳ素子１のチャネル領域２１がＯＮになっているときに、ＰＮ接合によりＰ型のボディゲート１３に、ボディゲートコンタクト２８を介してＮ型のゲート電極１２に較べて低い電位を印加して、ＰｃｈＤＭＯＳをＯＮ状態にすることができ、ボディゲート１３下の引抜き領域２２が正孔に対して低抵抗になって、従来のソースタイ構造やボディタイ構造を有するｎＭＯＳ素子と同様の使用方法で、キンク現象をより効果的に抑制できるＳＯＩ構造のトランジスタを実現することができる。
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート電極にＴ字状に接続するボディゲートを設け、ゲート電極およびボディゲートに対向する半導体層に、Ｐ型不純物を低濃度に拡散させて低濃度拡散層を形成し、ボディゲートのソース層およびドレイン層と反対側の半導体層に、Ｐ型不純物を高濃度に拡散させてボディタイ層を形成し、ゲート電極にＮ型不純物を高濃度に拡散させると共に、ボディゲートにＰ型不純物を高濃度に拡散させるようにしたことによって、Ｎ型のゲート電極とＰ型のボディゲートとの接合部にＰＮ接合を形成すると共に、ボディゲート下の低濃度拡散層である引抜き領域に、ＰｃｈＤＭＯＳを形成することができ、ｎＭＯＳ素子のチャネル領域がＯＮになっているときに、Ｐ型のボディゲートに電位を印加して、引抜き領域をＯＮ状態にすることができ、ボディゲート下の引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制することができる。
【００２９】
なお、本実施例においては、ボディゲートに、ボディゲートコンタクトを介して電位を印加するとして説明したが、ボディゲートコンタクトとソースコンタクトとを層間絶縁膜上に形成する配線により接続するようにしてもよい。
このようにすれば、ボディゲートとソース層とが電気的に接続され、ボディゲート下の引抜き領域に形成されたＰｃｈＤＭＯＳの電位は常にソース層と同じ電位になり、ｎＭＯＳ素子のチャネル領域がＯＮ状態のときに、ゲート電極とボディゲートはＰＮ接合を介して電源電圧の電位が逆接続された状態になるので、ボディゲートへの電位の印加を意識することなく、従来のソースタイ構造やボディタイ構造を有するｎＭＯＳ素子と同様の使用方法で、キンク現象をより効果的に抑制できるＳＯＩ構造のトランジスタを実現することができる。
【実施例２】
【００３０】
図６は実施例２のｎＭＯＳ素子の上面を示す説明図、図７は図６のＣ−Ｃ断面線に沿った断面を示す説明図、図８、図９は実施例２のｎＭＯＳ素子の製造方法を示す説明図である。
なお、図６は層間絶縁膜およびサイドウォール、シリサイド層を除いた上面を示し、図８および図９の左側は上記実施例１の図２と同じ断面、右側は図７と同じ断面で示してある。
【００３１】
また、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図７において、４１はシリサイド層であり、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等のシリサイド化材料を熱処理によりシリコンと化合させてシリサイド化材料とシリコンとの化合物からなる導電性を有する層であって、図６に示す２点差線の領域４３、つまりＰＮ接合が形成されているゲート電極１２とボディゲート１３との接合部１４に隣接するゲート電極１２およびボディゲート１３上の領域４３を除くシリコン層（ゲート電極１２、ボディゲート１３、ソース層１６、ドレイン層１７、ボディタイ層１８）の上面に形成されている。
【００３２】
以下に、図８、図９にＰＡで示す工程に従って、本実施例のｎＭＯＳ素子の製造方法について説明する。
本実施例の工程ＰＡ１（図８）〜ＰＡ４（図９）の作動は、上記実施例１の工程Ｐ１（図４）〜Ｐ４（図５）の作動と同様であるので、その説明を省略する。
ＰＡ５（図９）、工程ＰＡ４で形成した開口部３４を有するレジストマスク３１を除去し、フォトリソグラフィにより、接合部１４に隣接するゲート電極１２およびボディゲート１３上の領域４３にレジストマスク３１を形成し、これをマスクとして、露出しているゲート電極１２、ボディゲート１３、ソース層１６、ドレイン層１７、ボディタイ層１８等の半導体層５上に、スパッタ法によりコバルトからなるシリサイド化材料層を形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を含むサリサイド処理により、ゲート電極１２、ボディゲート１３、ソース層１６、ドレイン層１７、ボディタイ層１８の上面をシリサイド化してシリサイド層４１を形成する。この場合のサリサイド処理は、ＲＴＡを施してから未反応のシリサイド化材料層を除去するまでの処理をいう。
【００３３】
このとき、ＰＮ接合が形成されているゲート電極１２とボディゲート１３との接合部１４上の領域４３は、レジストマスク３１で覆われているので、ゲート電極１２とボディゲート１３とがシリサイド層４１により電気的に接続されることはない。
ＰＡ６（図９）、工程ＰＡ５で形成した領域４３のレジストマスク３１を除去し、上記実施例１の工程Ｐ５（図５）と同様にして、層間絶縁膜２４を形成し、層間絶縁膜２４の形成後に、層間絶縁膜２４を貫通してソース層１６およびドレイン層１７、ボディタイ層１８の各シリサイド層４１に達するコンタクトホールを形成し、それぞれのコンタクトホール内に導電材料を埋め込んでソースコンタクト２６およびドレインコンタクト２７、ボディコンタクト２５を形成し、その後に、ボディゲート１３のシリサイド層４１に達するコンタクトホールに導電材料を埋込んでボディゲートコンタクト２８を形成する。
【００３４】
その後の作動は、上記実施例１と同様であるので、その説明を省略する。
このようにして形成されたｎＭＯＳ素子１は、ＰＮ接合が形成されているゲート電極１２とボディゲート１３との接合部１４上にシリサイド層４１が形成されていないので、ゲート電極１２とボディゲート１３とが同電位になることはなく、シリサイド層４１を形成するｎＭＯＳ素子１においても、上記実施例１と同様に、Ｎ型のゲート電極１２と、ボディタイ構造を形成するＰ型のボディゲート１３との接合部１４にＰＮ接合を形成すると共に、ボディゲート１３下の引抜き領域２２に、ＰｃｈＤＭＯＳを形成することができ、ｎＭＯＳ素子１のチャネル領域２１がＯＮになっているときに、Ｐ型のボディゲート１３に、ボディゲートコンタクト２８を介してＮ型のゲート電極１２に較べて低い電位を印加して、ＰｃｈＤＭＯＳをＯＮ状態にすることができ、ボディゲート１３下の引抜き領域２２を正孔に対して低抵抗になって、従来のソースタイ構造やボディタイ構造を有するｎＭＯＳ素子と同様の使用方法で、キンク現象をより効果的に抑制できるＳＯＩ構造のトランジスタを実現することができる。
【００３５】
この場合に、上記実施例１と同様に、ボディゲートコンタクト２８とソースコンタクト２６とを層間絶縁膜２４上に形成する配線により接続して、ボディゲート１３とソース層１６とを電気的に接続すれば、ボディゲート１３下の引抜き領域２２に形成されたＰｃｈＤＭＯＳの電位を常にソース電位にすることができ、ｎＭＯＳ素子１のチャネル領域２１がＯＮ状態のときに、ボディゲート１３への電位の印加を意識することなく、従来のソースタイ構造やボディタイ構造を有するｎＭＯＳ素子と同様の使用方法で、キンク現象をより効果的に抑制できるＳＯＩ構造のトランジスタを実現することができる。
【００３６】
以上説明したように、本実施例では、シリサイド層を形成するときに、ゲート電極上およびボディゲート上の接続部を除く領域にシリサイド層を形成するようにしたことによって、シリサイド層を形成するｎＭＯＳ素子においても、Ｎ型のゲート電極とＰ型のボディゲートとの接合部にＰＮ接合を形成することができ、上記実施例１と同様の効果を得ることができる。
【実施例３】
【００３７】
図１０は実施例３のｎＭＯＳ素子の上面を示す説明図、図１１は図１０のＤ−Ｄ断面線に沿った断面を示す説明図、図１２、図１３、図１４は実施例３のｎＭＯＳ素子の製造方法を示す説明図である。
なお、図１０は層間絶縁膜およびサイドウォール、シリサイド層を除いた上面を示し、図１２ないし図１４の左側は上記実施例１の図２と同じ断面、右側は図１１と同じ断面で示してある。
【００３８】
また、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
図１１において、４５はシリサイド層であり、上記実施例２のシリサイド層４１と同様のシリサイド化材料とシリコンとの化合物からなる導電性を有する層であって、ボディゲート１３の上面に形成されたシリサイド層４１と、ボディタイ層１８の上面に形成されたシリサイド層４１との間を接続して、ボディゲート１３とボディタイ層１８とを電気的に接続している。
【００３９】
このため、ボディタイ層１８のボディコンタクト２５は、省略されている。
以下に、図１２ないし図１４にＰＢで示す工程に従って、本実施例のｎＭＯＳ素子の製造方法について説明する。
本実施例の工程ＰＢ１（図１２）〜ＰＢ４（図１３）の作動は、上記実施例１の工程Ｐ１（図４）〜Ｐ４（図５）の作動と同様であるので、その説明を省略する。
【００４０】
ＰＢ５（図１３）、工程ＰＢ４で形成した開口部３４を有するレジストマスク３１を除去し、フォトリソグラフィにより、ボディゲート１３のボディタイ層１８側の側面に形成されたサイドウォール１５およびそれに隣接するボディゲート１３上およびボディタイ層１８上の領域を露出させた開口部４７（図１０に符号４７で示す２点差線の開口部）を有するレジストマスク３１を形成し、これをマスクとして、酸化シリコンを選択的にエッチングするウェットエッチングにより、露出しているサイドウォール１５をエッチングして、ボディゲート１３のボディタイ層１８側の側面およびボディタイ層１８の上面を露出させる。
【００４１】
このとき、サイドウォール１５とおなじ酸化シリコンからなるゲート酸化膜１１のボディタイ層１８側の端部も同時にエッチングされる。
ＰＢ６（図１３）、工程ＰＢ５で形成した開口部４７を有するレジストマスク３１を除去し、上記実施例２の工程ＰＡ５と同様にして、ゲート電極１２およびボディゲート１３上の領域４３にレジストマスク３１を形成し、シリサイド化材料層の形成後に、サリサイド処理により、ゲート電極１２、ボディゲート１３、ソース層１６、ドレイン層１７、ボディタイ層１８の上面およびボディゲート１３の側面をシリサイド化してシリサイド層４１およびシリサイド層４５を形成する。
【００４２】
このとき、上記実施例２の工程ＰＡ５と同様に、ゲート電極１２とボディゲート１３とがシリサイド層４１により電気的に接続されることはない。
また、シリサイド層４５の形成においては、シリサイド化材料がシリコンと反応しながらシリサイド層４５を形成するので、ゲート酸化膜１１程度の薄い間隔は、ボディタイ層１８の上面とボディゲート１３の側面とがシリサイド化される時に接続され、ボディゲート１３とボディタイ層１８とが電気的に接続される。
【００４３】
ＰＢ７（図１４）、工程ＰＢ６で形成した領域４３のレジストマスク３１を除去し、上記実施例２の工程ＰＡ６（図９）と同様にして、層間絶縁膜２４貫通してソース層１６およびドレイン層１７の各シリサイド層４１に達するソースコンタクト２６およびドレインコンタクト２７を形成し、その後に、ボディゲート１３のシリサイド層４１に達するボディゲートコンタクト２８を形成する。
【００４４】
その後の作動は、上記実施例１と同様であるので、その説明を省略する。
このようにして形成されたｎＭＯＳ素子１は、上記実施例２と同様に、シリサイド層４１を形成するｎＭＯＳ素子１においても、Ｎ型のゲート電極１２と、ボディタイ構造を形成するＰ型のボディゲート１３との接合部１４にＰＮ接合を形成することができ、ボディゲート１３下の引抜き領域２２に形成されるＰｃｈＤＭＯＳにより、引抜き領域２２を正孔に対して低抵抗にすることができると共に、ボディゲート１３とボディタイ層１８とをシリサイド層４５を介して電気的に接続するので、ボディコンタクト２５の形成を省略して簡素化を図りながら、ボディゲート１３とボディタイ層１８とを同電位にすることができ、従来のソースタイ構造やボディタイ構造を有するｎＭＯＳ素子と同様の使用方法で、キンク現象をより効果的に抑制できるＳＯＩ構造のトランジスタを実現することができる。
【００４５】
なお、本実施例では、ボディゲート１３とボディタイ層１８とをシリサイド層４５を介して電気的に接続してボディコンタクト２５を省略するとして説明したが、ボディゲートコンタクト２８を省略するようにしてもよい。
このようにすれば、ボディゲート１３のボディゲートコンタクト２８の形成領域を省略することができ、面積増加のないレイアウトでキンク現象を効果的に抑制するｎＭＯＳ素子１を形成することができる。
【００４６】
以上説明したように、本実施例では、上記実施例２と同様の効果に加えて、ボディゲートとボディタイ層とをシリサイド層を介して電気的に接続するようにしたことによって、ボディゲートおよびボディタイ層に接続するコンタクトの一方を省略することができ、ｎＭＯＳ素子の構成の簡素化を図ることができる。
なお、上記各実施例においては、半導体素子はｎＭＯＳ素子であるとして説明したが、ｐＭＯＳ素子に本発明を適用しても同様の効果を得ることができる。この場合には、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにする。
【００４７】
また、上記各実施例においては、ボディタイ構造を有する半導体素子を例に説明したが、ソースタイ構造を有する半導体素子に本発明を適用しても同様の効果を得ることができる。この場合には、ボディタイ層をソース層と兼ねることで、ソースタイ構造を有する半導体素子を形成するようにする。
【図面の簡単な説明】
【００４８】
【図１】実施例１のｎＭＯＳ素子の上面を示す説明図
【図２】図１のＡ−Ａ断面線に沿った断面を示す説明図
【図３】図１のＢ−Ｂ断面線に沿った断面を示す説明図図
【図４】実施例１のｎＭＯＳ素子の製造方法を示す説明図
【図５】実施例１のｎＭＯＳ素子の製造方法を示す説明図
【図６】実施例２のｎＭＯＳ素子の上面を示す説明図
【図７】図６のＣ−Ｃ断面線に沿った断面を示す説明図
【図８】実施例２のｎＭＯＳ素子の製造方法を示す説明図
【図９】実施例２のｎＭＯＳ素子の製造方法を示す説明図
【図１０】実施例３のｎＭＯＳ素子の上面を示す説明図
【図１１】図１０のＤ−Ｄ断面線に沿った断面を示す説明図
【図１２】実施例３のｎＭＯＳ素子の製造方法を示す説明図
【図１３】実施例３のｎＭＯＳ素子の製造方法を示す説明図
【図１４】実施例３のｎＭＯＳ素子の製造方法を示す説明図
【図１５】従来の半導体素子のＩｄ−Ｖｄ特性を示すグラフ
【符号の説明】
【００４９】
１    ｎＭＯＳ素子
２    ＳＯＩ基板
３    シリコン基板
４    埋込み酸化膜
５    半導体層
６    素子形成領域
７    素子分離絶縁層
８    素子分離領域
９    ボディタイ形成領域
１１  ゲート酸化膜
１２  ゲート電極
１３  ボディゲート
１４  接合部
１５  サイドウォール
１６  ソース層
１７  ドレイン層
１８  ボディタイ層
２０  低濃度拡散層
２１  チャネル領域
２２  引抜き領域
２４  層間絶縁膜
２５  ボディコンタクト
２６  ソースコンタクト
２７  ドレインコンタクト
２８  ボディゲートコンタクト
３１  レジストマスク
３２  ポリシリコン膜
３３、３４、４７  開口部
４１、４５  シリサイド層
４３  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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