(57)【要約】【課題】半導体基板内及び上に形成された素子及び素子領域と、上方に形成される配線パターンとを電気的に絶縁するための絶縁膜を研削して平坦化する際に、その残存値の均一化を図った半導体装置を提供する。【解決手段】半導体基板内に形成された素子分離領域上に、ダミーのゲート電極を形成するとともに、前記半導体基板内に形成されたｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域上において、前記ダミーのゲート電極の少なくとも一部を被覆するようにして第１のＳｉＮ応力膜及び第２のＳｉＮ応力膜を形成し、前記ダミーのゲート電極、前記第１のＳｉＮ応力膜及び前記第２のＳｉＮ応力膜で形成された凹部を埋設するようにして形成された絶縁膜を、前記第２のＳｉＮ応力膜をストッパーとして研削する。【選択図】図６
2009105340.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成されたｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域と、
前記半導体基板内において、少なくとも前記ｎＭＯＳＦＥＴ領域及び前記ｐＭＯＳＦＥＴ領域間を分離するために形成された素子分離領域と、
前記半導体基板の、前記素子分離領域上に設けられたダミーのゲート電極と、
少なくとも前記ｎＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するようにして形成された第１の応力を有する第１のＳｉＮ応力膜と、
少なくとも前記ｐＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するとともに、前記第１のＳｉＮ応力膜の少なくとも一部を被覆するようにして形成された、前記第１の応力と異なる第２の応力を有する第２のＳｉＮ応力膜と、
前記ダミーのゲート電極、前記第１のＳｉＮ応力膜及び前記第２のＳｉＮ応力膜で形成された凹部を埋設するように形成され、前記第２のＳｉＮ応力膜と同一の表面レベルを有する平坦化膜と、
を具えることを特徴とする、半導体装置。
【請求項２】
前記第１のＳｉＮ応力膜と前記第２のＳｉＮ応力膜との間に形成された第１のバッファ層を具えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第２のＳｉＮ応力膜上に形成された第２のバッファ層を具えることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記ダミーの電極は、前記素子分離領域上に加えて、前記ｎＭＯＳＦＥＴ領域及び前記ｐＭＯＳＦＥＴ領域内にも形成したことを特徴とする、請求項１〜３のいずれか一に記載の半導体装置。
【請求項５】
半導体基板内に少なくとも１以上の素子分離領域を形成する工程と、
前記半導体基板内に、前記素子分離領域を介して、ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域を形成する工程と、
前記素子分離領域上にダミーのゲート電極を形成する工程と、
少なくとも前記ｎＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するようにして第１の応力を有する第１のＳｉＮ応力膜を形成する工程と、
少なくとも前記ｐＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するとともに、前記第１のＳｉＮ応力膜の少なくとも一部を被覆するようにして、前記第１の応力と異なる第２の応力を有する第２のＳｉＮ応力膜を形成する工程と、
前記ダミーのゲート電極、前記第１のＳｉＮ応力膜及び前記第２のＳｉＮ応力膜で形成された凹部を埋設するようにして絶縁膜を形成する工程と、
前記第２のＳｉＮ応力膜をストッパーとして前記絶縁膜を研削し、前記第２のＳｉＮ応力膜と同一の表面レベルを有する平坦化膜を形成する工程と、
を具えることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主としてＣＭＯＳ−ＦＥＴ等の能動素子を有する半導体装置、及びその半導体装置の製造方法に関する。
【背景技術】
【０００２】
ｎＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐＭＯＳＦＥＴを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造は、演算装置などのロジック回路に用いられている。また、半導体基板における素子形成領域は、ＳＴＩ（Shallow Trench Isolation）を用いた素子分離構造によって分離されて形成されている。前記素子形成領域には、ｎ型のウェル及びｐ型のウェルが形成され、それぞれのウェル内には拡散領域が形成されている。また、前記ｎ型のウェル及び前記ｐ型のウェル上には、ゲート電極等が形成されるとともに、上方に形成される配線パターンとの電気的絶縁性を担保すべく絶縁膜が一様に形成されている。
【０００３】
一方、前記絶縁膜は、例えばLＰ−ＣＶＤ法などによってコンフォーマルに形成されるため、前記ゲート電極等に起因した凹凸をそのまま反映したような形態で形成される。したがって、前記多層配線を前記絶縁膜上に形成するためには、前記絶縁膜に対してＣＭＰなどによって研削処理を施し、前記絶縁膜に対して平坦化処理を施す必要がある。
【０００４】
しかしながら、上記ゲート電極等の配置密度は半導体基板の場所毎に相違するため、前記研削処理を施した際に、研削が過度に行われる箇所と研削が十分に行われない箇所とが生じ、いわゆるディッシングという現象が生じるようになる。この結果、前記絶縁膜に対して研削処理を施しても前記絶縁膜を当初の目的どおり十分に平坦化できない場合が生じる。なお、前記ディッシングは、特にｎ型のウェル及びｐ型のウェルの境界で顕著となる傾向があった。
【０００５】
上述のような問題に鑑みて、特にゲート電極等の配置密度が低い半導体基板の箇所に、素子としての機能を生ぜしめることのない、ダミーのゲート電極を設けることが試みられている。これによって、半導体基板上におけるゲート電極等の配置密度を実質的に均一化し、上記ディッシングを抑制して均一な研削処理が実行されるようにしている（特許文献１）。
【０００６】
しかしながら、上述のようにしてディッシングを抑制した場合においても、前記絶縁膜の研削は、予め定められていた量を研削した時点終了されるため、ＣＭＰ等の研磨レートばらつきそのものが、前記絶縁膜の残膜値に大きく影響を与える。この結果、ウエハ間やロット間において、前記絶縁膜の残膜のばらつきが大きくなり、コンタクトホールの形状が安定しなくなる等の原因となる。このため、コンタクト抵抗の変動が増加し、歩留まり劣化を加速させる等、種々の問題を生じるようになる。
【特許文献１】特開２００４−３５６３１６号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体基板内及び上に形成された素子及び素子領域と、上方に形成される配線パターンとを電気的に絶縁するための絶縁膜を研削して平坦化する際に、その残存値の均一化を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板内に形成されたｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域と、前記半導体基板内において、少なくとも前記ｎＭＯＳＦＥＴ領域及び前記ｐＭＯＳＦＥＴ領域間を分離するために形成された素子分離領域と、前記半導体基板の、前記素子分離領域上に設けられたダミーのゲート電極と、少なくとも前記ｎＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するようにして形成された第１の応力を有する第１のＳｉＮ応力膜と、少なくとも前記ｐＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するとともに、前記第１のＳｉＮ応力膜の少なくとも一部を被覆するようにして形成された、前記第１の応力と異なる第２の応力を有する第２のＳｉＮ応力膜と、前記ダミーのゲート電極、前記第１のＳｉＮ応力膜及び前記第２のＳｉＮ応力膜で形成された凹部を埋設するように形成され、前記第２のＳｉＮ応力膜と同一の表面レベルを有する平坦化膜と、を具えることを特徴とする、半導体装置に関する。
【０００９】
また、本発明の一態様は、半導体基板内に少なくとも１以上の素子分離領域を形成する工程と、前記半導体基板内に、前記素子分離領域を介して、ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域を形成する工程と、前記素子分離領域上にダミーのゲート電極を形成する工程と、少なくとも前記ｎＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するようにして第１の応力を有する第１のＳｉＮ応力膜を形成する工程と、少なくとも前記ｐＭＯＳＦＥＴ領域上、及び前記ダミーのゲート電極の少なくとも一部を被覆するとともに、前記第１のＳｉＮ応力膜の少なくとも一部を被覆するようにして、前記第１の応力と異なる第２の応力を有する第２のＳｉＮ応力膜を形成する工程と、前記ダミーのゲート電極、前記第１のＳｉＮ応力膜及び前記第２のＳｉＮ応力膜で形成された凹部を埋設するようにして絶縁膜を形成する工程と、前記第２のＳｉＮ応力膜をストッパーとして前記絶縁膜を研削し、前記第２のＳｉＮ応力膜と同一の表面レベルを有する平坦化膜を形成する工程と、を具えることを特徴とする、半導体装置の製造方法に関する。
【発明の効果】
【００１０】
上記態様によれば、半導体基板内及び上に形成された素子及び素子領域と、上方に形成される配線パターンとを電気的に絶縁するための絶縁膜を研削して平坦化する際に、その残存値の均一化を図った半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の具体的な実施形態について説明する。
【００１２】
（第１の実施形態）
図１〜６は、第１の実施形態の半導体装置の製造方法を説明するための工程図である。なお、図６に示す工程では、目的とする半導体装置が完成しているため、図６は、本実施形態に係わる半導体装置をも示している。
【００１３】
最初に、図１に示すように、Ｓｉ基板１０１上に複数の素子分離領域１０２を形成し、Ｓｉ基板１０１上面にリソグラフィ法、インプラ法及びアニール法を用いてｎＭＯＳ型のウェル領域１０３及びｐＭＯＳ型のウェル１０４を形成する。この時、ｎＭＯＳ型ウェル１０３及びｐＭＯＳ型のウェル１０４は、素子分離領域１０２を介して互いに隣接するようにして形成する。
【００１４】
次いで、図２に示すように、Ｓｉ基板１０１上にゲート絶縁膜１０５を例えば約１〜２ｎｍの厚さに形成するとともに、多結晶シリコン膜を例えば厚さ１５０ｎｍにＬＰ−ＣＶＤ法より形成する。次いで、前記多結晶シリコンをリソグラフィ法及びＲＩＥ法を施し、ゲート絶縁膜１０５上にＭＯＳＦＥＴ能動素子となるゲート電極１０６を形成すると共に、素子分離領域１０２上にダミーのゲート電極１０７を形成する。
【００１５】
なお、本実施形態では、上述したようなディッシングを抑制すべく、素子分離領域１０２のみならず、素子分離領域１０２によって分離されたｎＭＯＳ型のウェル領域１０３及びｐＭＯＳ型のウェル１０４内にも適宜に形成している。また、これらの領域中に絶縁膜が存在するような場合においては、このような絶縁膜上にも適宜に形成することができる。
【００１６】
次いで、図３に示すように、リソグラフィ法、インプラ法及びアニール法を用いて、ｎＭＯＳ型ウェル１０３の上層にｎＭＯＳ型のエクステンション領域１０８を形成し、ｐＭＯＳ型ウェル１０４の上層にｐＭＯＳ型のエクステンション領域１０９を形成する。その後に、第１の絶縁膜１１０及び第２の絶縁膜１１１を例えばＬＰ−ＣＶＤ法により順次かつ一様に形成した後、ＲＩＥ法によりエッチバックしてゲート電極１０６及びダミーのゲート電極１０７の側壁部分にのみ残存させる。
【００１７】
続いて、リソグラフィ法、インプラ法及びアニール法を用いて、ｎＭＯＳ型ウェル１０３の上層部分にｎＭＯＳ型のソース・ドレイン領域１１２を形成するとともに、ｐＭＯＳ型ウェル１０４の上層部分にｐＭＯＳ型のソース・ドレイン領域１１３を形成する。なお、インプラ法に際して、ゲート電極１０６、その側壁に残存する第１の絶縁膜１１０及び第２の絶縁膜１１１はマスクとして機能する。
【００１８】
次に、例えばＮｉを用いて、ｎＭＯＳ型のソース・ドレイン領域１１２の上層部分及びｐＭＯＳ型のソース・ドレイン領域１１３の上層部分、並びにゲート電極１０６及びダミーのゲート電極１０７上に、Ｎｉシリサイド膜１１４を形成する。
【００１９】
次いで、図４に示すように、プラズマＣＶＤ法によって形成過程にある素子の全面に第１のＳｉＮ応力膜１１５を形成するとともに、リソグラフィ法とＲＩＥ法とを用いて部分的に除去し、ｎＭＯＳ型のソース・ドレイン領域１１２上においてゲート電極１０６を被覆するとともに、ダミーのゲート電極１０７を被覆するようにして残存させる。なお、ｎＭＯＳ型ウェル１０３及びｐＭＯＳ型ウェル１０４の境界に位置する素子分離領域１０２においては、ダミーのゲート電極１０７の、ｎＭＯＳ型ウェル１０３側に属する部分のみを被覆するようにして残存させる。
【００２０】
また、第１のＳｉＮ応力膜１１５上の全面に亘って第２のＳｉＮ応力膜１１６を形成するとともに、リソグラフィ法とＲＩＥ法とを用いて部分的に除去し、ｐＭＯＳ型のソース・ドレイン領域１１３上においてゲート電極１０６を被覆するとともに、ダミーのゲート電極１０７上の第１のＳｉＮ応力膜１１５を被覆するようにして残存させる。なお、ｎＭＯＳ型ウェル１０３及びｐＭＯＳ型ウェル１０４の境界に位置する素子分離領域１０２においては、ダミーのゲート電極１０７の、ｐＭＯＳ型ウェル１０４側に属する部分及びダミーのゲート電極１０７上に残存する第１のＳｉＮ応力膜１１５の一部のみを被覆するようにして残存させる。
【００２１】
なお、第１のＳｉＮ応力膜１１５は、モノシラン、アンモニア、窒素を含む雰囲気中でプラズマＣＶＤ法により形成することができる。また、第２のＳｉＮ応力膜１１６は、トリメチルシラン、アンモニア、水素、窒素、及びアルゴンを含む雰囲気中でプラズマＣＶＤ法により形成することができる。この場合、第１のＳｉＮ応力膜１１５は内部に引張応力を有するようになり、第２のＳｉＮ応力膜１１６は内部に圧縮応力を有するようになる。
【００２２】
これら第１のＳｉＮ応力膜１１５及び第２のＳｉＮ応力膜１１６は、例えば特開２００６−３３９３９８号に記載されているように、ｎＭＯＳ型のウェル１０３及びｐＭＯＳ型のウェル１０４を有するＣＭＯＳ構造の半導体装置において、その駆動力を増大させるような機能を奏する。したがって、本実施形態において最終的に得た半導体装置の駆動力を向上させることができる。但し、上述の参考文献の構造のみでは、ディッシングの問題が顕著に表れることは言うまでもない。
【００２３】
一方、本実施形態において、特に第２のＳｉＮ応力膜１１６は、その硬い膜質に起因して駆動力の増大のみならず、以下に示す絶縁膜研削の際のストッパーとしても機能する。
【００２４】
なお、本実施形態においては、第１のＳｉＮ応力膜１１５に対して引張応力を付与し、第２のＳｉＮ応力膜１１６に対して圧縮応力を付与するようにしているが、両者を逆にすることもできる。
【００２５】
上述のようにして、第１のＳｉＮ応力膜１１５及び第２のＳｉＮ応力膜１１６を形成した後、第３の絶縁膜１１７を形成過程にある素子の全面を覆うようにして、例えばＬＰ−ＣＶＤ法により形成する。図４に示すように、第３の絶縁膜１１７は、ゲート電極１０６の形状等を反映してチップ全面においてコンフォーマルに形成されるため、配線パターンを形成すべく以下に示すような平坦化処理を施す。
【００２６】
具体的には、図５に示すように、第３の絶縁膜１１７に対して例えばＣＭＰ処理を施して、第２のＳｉＮ応力膜１１６の表面が露出するまで行う。したがって、第２のＳｉＮ応力膜１１６がＣＭＰ研削によるストッパーとして機能するようになる。第１のＳｉＮ応力膜１１５及び第２のＳｉＮ応力膜１１６は、上述したように、ＬＰ−ＣＶＤ法などによって形成されるため、その厚さは厳密に制御される。
【００２７】
したがって、従来のように、第３の絶縁膜１１７をＣＭＰによって予め決められた量だけ研削する場合に比較して、第２のＳｉＮ応力膜１１６が研削のストッパーとして機能するようになるので、研削後の残存する膜の厚さの均一性をウエハ間及びロット間で向上させることができるようになる。この結果、以下に示す工程で、コンタクトホールの形状が安定しなくなる等の問題を回避することができ、コンタクト抵抗の変動を抑制して、歩留まり劣化をも抑制させることができるようになる。
【００２８】
次いで、図６に示すように、リソグラフィ法及びＲＩＥ法を用いて、第３の絶縁膜１１７、第２のＳｉＮ応力膜１１６及び第１のＳｉＮ応力膜１１５を貫通するとともに、ｎＭＯＳ型のソース・ドレイン領域１１２及びｐＭＯＳ型のソース・ドレイン領域１１３の一部、並びにゲート電極１０６が露出するようにしてコンタクトホール１２５を形成する。次いで、第１のバリアメタル１１８を例えばスパッタリング法によって厚さ２０ｎｍに形成するとともに、第１のバリアメタル１１８を介してコンタクトホール１２５を埋設するようにして、例えばタングステン１１９を熱ＣＶＤ法によって形成する。
【００２９】
なお、第３の絶縁膜１１７上に堆積したバリアメタル付着物及びタングステン付着物はＣＭＰ法より適宜除去する。
【００３０】
次いで、第４の絶縁膜１２０を例えばプラズマＣＶＤ法により厚さ２００ｎｍに形成し、リソグラフィ法及びＲＩＥ法を用いてエッチングし、多層配線溝１２６を形成する。その後、溝１２６内に第２のバリアメタル１２１を例えばスパッタリング法によって厚さ１５ｎｍに形成するとともに、第２のバリアメタル１２１を介して溝１２６を埋設するようにして、例えば銅１２２をメッキ法によって形成する。
【００３１】
なお、第４の絶縁膜１２０上に堆積したバリアメタル付着物及び銅付着物はＣＭＰ法より適宜除去する。
【００３２】
図６に示す半導体装置では、半導体基板１０１内に形成されたソース・ドレイン領域等と、半導体基板１０１上に形成されたゲート電極等が、多層配線１２２と第３の絶縁膜１１７によって電気的に絶縁されている。また、第３の絶縁膜１１７を研削する際に、第２のＳｉＮ応力膜１１６をストッパーとして用いたことから、第３の絶縁膜１１７の表面レベルが第２のＳｉＮ応力膜１１６の表面レベルと一致するようになる。
【００３３】
（第２の実施形態）
図７〜１１は、第２の実施形態の半導体装置の製造方法を説明するための工程図である。なお、図１１に示す工程では、目的とする半導体装置が完成しているため、図１１は、本実施形態に係わる半導体装置をも示している。なお、図１〜図６に示す構成要素と同一あるいは類似の構成要素に関しては同一の参照数字を用いている。
【００３４】
最初に、図１〜３に示す工程に従って、Ｓｉ基板１０１に素子分離領域１０２からＮｉシリサイド膜１１４までを形成する。
【００３５】
次いで、図７に示すように、製造過程にある素子の全面に第１のＳｉＮ応力膜２１５をプラズマＣＶＤ法により形成するとともに、第１のＳｉＮ応力膜２１５上において第３の絶縁膜２１７を形成する。第３の絶縁膜２１７は、後述する第２のＳｉＮ応力膜２１６に対するバッファ層として機能し、第１のＳｉＮ応力膜２１５及び第２のＳｉＮ応力膜２１６間の応力に起因した膜剥がれを抑制する。
【００３６】
次いで、図８に示すように、リソグラフィ法及びＲＩＥ法を用いて、第３の絶縁膜２１７及び第１のＳｉＮ応力膜２１５を部分的に除去し、ｎＭＯＳ型のソース・ドレイン領域１１２上においてゲート電極１０６を被覆するとともに、ダミーのゲート電極１０７を被覆するようにして残存させる。なお、ｎＭＯＳ型ウェル１０３及びｐＭＯＳ型ウェル１０４の境界に位置する素子分離領域１０２においては、ダミーのゲート電極１０７の、ｎＭＯＳ型ウェル１０３側に属する部分のみを被覆するようにして残存させる。また、第１のＳｉＮ応力膜２１５上の全面に亘って第２のＳｉＮ応力膜２１６を形成する。
【００３７】
なお、第２のＳｉＮ応力膜２１５は、モノシラン、アンモニア、窒素を含む雰囲気中でプラズマＣＶＤ法により形成することができる。また、第２のＳｉＮ応力膜２１６は、トリメチルシラン、アンモニア、水素、窒素、及びアルゴンを含む雰囲気中でプラズマＣＶＤ法により形成することができる。この場合、第１のＳｉＮ応力膜２１５は内部に引張応力を有するようになり、第２のＳｉＮ応力膜２１６は内部に圧縮応力を有するようになる。
【００３８】
上述したように、第１のＳｉＮ応力膜２１５及び第２のＳｉＮ応力膜２１６は、ｎＭＯＳ型のウェル１０３及びｐＭＯＳ型のウェル１０４を有するＣＭＯＳ構造の半導体装置において、その駆動力を増大させるような機能を奏する。したがって、本実施形態において最終的に得た半導体装置の駆動力を向上させることができる。
【００３９】
一方、本実施形態において、特に第２のＳｉＮ応力膜２１６は、その硬い膜質に起因して駆動力の増大のみならず、以下に示す絶縁膜研削の際のストッパーとしても機能する。
【００４０】
なお、本実施形態においては、第１のＳｉＮ応力膜２１５に対して引張応力を付与し、第２のＳｉＮ応力膜２１６に対して圧縮応力を付与するようにしているが、両者を逆にすることもできる。
【００４１】
次いで、図９に示すように、第２のＳｉＮ応力膜２１６及び第３の絶縁膜２１７をリソグラフィ法とＲＩＥ法と用いて部分的に除去し、ｐＭＯＳ型のソース・ドレイン領域１１３上においてゲート電極１０６を被覆するとともに、ダミーのゲート電極１０７を被覆するようにして残存させる。なお、ｎＭＯＳ型ウェル１０３及びｐＭＯＳ型ウェル１０４の境界に位置する素子分離領域１０２においては、ダミーのゲート電極１０７上に残存する第１のＳｉＮ応力膜２１５の一部のみを被覆するようにして残存させる。
【００４２】
上述のようにして、第１のＳｉＮ応力膜２１５及び第２のＳｉＮ応力膜２１６を形成した後、第４の絶縁膜２１８を形成過程にある素子の全面を覆うようにして、例えばＬＰ−ＣＶＤ法により形成する。この場合においても、第４の絶縁膜２１８は、ゲート電極１０６の形状等を反映してコンフォーマルに形成されるため、第２のＳｉＮ応力膜２１６をストッパーとしてＣＭＰ等により研削して平坦化する。
【００４３】
次いで、図１０に示すように、平坦化処理された第４の絶縁膜２１８上に、第５の絶縁膜２１９を一様に形成する。この第５の絶縁膜２１９は、例えば後述するメタル配線(多層配線層)と、半導体基板に形成されたソース・ドレイン領域等との容量を低減させるように機能するとともに、コンタクトホールに充填されるタングステンをＣＭＰで除去する時のバッファ層として機能する。
【００４４】
もし、第５の絶縁膜２１９が存在せず、前述したバッファ層としての機能を奏しないとすると、上述した第４の絶縁膜２１８に対する研削処理において、第２のＳｉＮ応力膜２１６が硬いために、第４の絶縁膜２１８のみが過度に研削されて、その平坦性が損なわれてしまう場合がある。すなわち、第４の絶縁膜２１８の研削時において、ディッシングが生じてしまう場合がある。
【００４５】
次いで、リソグラフィ法及びＲＩＥ法を用いて、第５の絶縁膜２１９、第４の絶縁膜２１８、第２のＳｉＮ応力膜２１６及び第１のＳｉＮ応力膜２１５を貫通するとともに、ｎＭＯＳ型のソース・ドレイン領域１１２及びｐＭＯＳ型のソース・ドレイン領域１１３の一部、並びにゲート電極１０６が露出するようにしてコンタクトホール２２５を形成する。
【００４６】
次いで、図１１に示すように、第１のバリアメタル２２０を例えばスパッタリング法によって厚さ２０ｎｍに形成するとともに、第１のバリアメタル２２０を介してコンタクトホール２２５を埋設するようにして、例えばタングステン２２１を熱ＣＶＤ法によって形成する。なお、第５の絶縁膜２１９上に堆積したバリアメタル付着物及びタングステン付着物はＣＭＰ法より適宜除去する。
【００４７】
次いで、第６の絶縁膜２２２を例えばプラズマＣＶＤ法により厚さ２００ｎｍに形成し、リソグラフィ法及びＲＩＥ法を用いてエッチングし、多層配線溝２２６を形成する。その後、溝２２６内に第２のバリアメタル２２３を例えばスパッタリング法によって厚さ１５ｎｍに形成するとともに、第２のバリアメタル２２３を介して溝２２６を埋設するようにして、例えば銅２２４をメッキ法によって形成する。
【００４８】
なお、第６の絶縁膜２２２上に堆積したバリアメタル付着物及び銅付着物はＣＭＰ法より適宜除去する。
【００４９】
図１１に示す半導体装置では、半導体基板１０１内に形成されたソース・ドレイン領域等と、半導体基板１０１上に形成されたゲート電極等が、多層配線２２４と第４の絶縁膜２１８（及び第５の絶縁膜２１９）によって電気的に絶縁されている。また、第３の絶縁膜２１７を研削する際に、第２のＳｉＮ応力膜２１６をストッパーとして用いたことから、第３の絶縁膜２１７の表面レベルが第２のＳｉＮ応力膜２１６の表面レベルと一致するようになる。
【００５０】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００５１】
【図１】第１の実施形態における半導体装置の製造方法における最初の工程を示す図である。
【図２】図１に示す工程の次の工程を示す図である。
【図３】図２に示す工程の次の工程を示す図である。
【図４】図３に示す工程の次の工程を示す図である。
【図５】図４に示す工程の次の工程を示す図である。
【図６】図５に示す工程の次の工程を示す図である。
【図７】第２の実施形態における半導体装置の製造方法における最初の工程を示す図である。
【図８】図７に示す工程の次の工程を示す図である。
【図９】図８に示す工程の次の工程を示す図である。
【図１０】図９に示す工程の次の工程を示す図である。
【図１１】図１０に示す工程の次の工程を示す図である。
【符号の説明】
【００５２】
１０１  Ｓｉ基板
１０２  素子分離領域
１０３  ｎＭＯＳ型ウェル
１０４  ｐＭＯＳ型ウェル
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  ダミーのゲート電極
１０８  ｎMOS型のエクステンション領域
１０９  ｐMOS型のエクステンション領域
１１０  第１の絶縁膜
１１１  第２の絶縁膜
１１２  ｎＭＯＳ型のソース・ドレイン領域
１１３  ｐＭＯＳ型のソース・ドレイン領域
１１４  Ｎｉシリサイド膜
１１５  第１のＳｉＮ応力膜
１１６  第２のＳｉＮ応力膜
１１７  第３の絶縁膜
１１８  第１のバリアメタル
１１９  タングステン
１２０  第４の絶縁膜
１２１  第２のバリアメタル
１２２  銅メッキ（多層配線）
１２５  コンタクトホール
１２６  多層配線溝
２１５  第１のＳｉＮ応力膜
２１６  第２のＳｉＮ応力膜
２１７  第３の絶縁膜
２１８  第４の絶縁膜
２１９  第５の絶縁膜
２２０  第１のバリアメタル
２２１  タングステン
２２２  第６の絶縁膜
２２３  第２のバリアメタル
２２４  銅メッキ（多層配線）
２２５  コンタクトホール
２２６  多層配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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