(57)【要約】【課題】信頼性の高い半導体装置を提供する。【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。【選択図】図１
2009105388.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、
前記下部電極は、
貴金属膜と、
前記貴金属膜上に島状に複数形成された導電性酸化物膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記導電性酸化物膜の膜厚は１０ｎｍ以下であり、前記貴金属膜の上面の２０％以上８０％以下を被覆することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に、キャパシタを構成する下部電極の一部となる貴金属膜を形成し、
前記貴金属膜上に、膜厚が１０ｎｍ以下の導電性酸化物膜を形成し、
前記導電性酸化物膜を複数の島状に加工し、
前記貴金属膜及び前記複数の島状の導電性酸化物膜上にＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、
前記誘電体膜上に前記キャパシタを構成する上部電極を形成する半導体装置の製造方法。
【請求項４】
半導体基板の上方に絶縁膜を形成し、
前記絶縁膜の所定領域に溝を形成し、
前記溝の底面及び側壁にキャパシタを構成する下部電極の一部となる貴金属膜を形成し、
前記貴金属膜上に、ＡＬＤ法により膜厚が１０ｎｍ以下のアモルファスの導電性酸化物膜を形成し、
前記導電性酸化物膜を加熱して結晶化させて複数の島状に加工し、
前記貴金属膜及び前記複数の島状の導電性酸化物膜上にＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、
前記誘電体膜上に前記キャパシタを構成する上部電極を形成する半導体装置の製造方法。
【請求項５】
半導体基板の上方の所定領域にキャパシタを構成する下部電極の一部となる貴金属膜を形成し、
前記貴金属膜の上面及び側面にＡＬＤ法により膜厚が１０ｎｍ以下のアモルファスの導電性酸化物膜を形成し、
前記導電性酸化物膜を加熱して結晶化させて複数の島状に加工し、
前記貴金属膜及び前記複数の島状の導電性酸化物膜を覆うようにＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、
前記誘電体膜上に前記キャパシタを構成する上部電極を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。
【０００３】
強誘電体膜としてのＰＺＴ膜を下部電極上に形成する方法にスパッタ法がある。これは下部電極上にスパッタリングによってアモルファスＰＺＴ膜を成膜し、その後、ＲＴＡ（Rapid Thermal Annealing）を用いて、酸素気流中、６５０℃で熱処理を行い、アモルファスＰＺＴ膜を結晶化するものである。しかしこの方法で形成されたＰＺＴ膜には下部電極との界面部分に酸素空孔等の欠陥が生じ易い。この欠陥は空間電荷を形成し、疲労特性（分極反転による分極量の劣化挙動）、インプリント特性（一方向に分極を向け保持した場合にその方向へ分極が向きやすくなる現象）等を劣化させる。
【０００４】
このような特性劣化を改善する方法として、ＰｔとＳＲＯ（ＳｒＲｕＯ３）等の導電性酸化物膜との積層構造の下部電極上にＭＯＣＶＤ法で強誘電体膜（ＰＺＴ膜）を形成する強誘電体キャパシタが提案されている（例えば特許文献１、２参照）。導電性酸化物膜を用いることでスイッチング電圧が低減しスイッチング特性が良好となり、また疲労特性が向上する。
【０００５】
しかし、導電性酸化物膜上にＭＯＣＶＤ法で形成されたＰＺＴ膜は結晶性が低下し、内部に空孔等の欠陥が生じ易く、信頼性を低下させるという問題を有していた。
【０００６】
また、ＦｅＲＡＭの高集積化に伴い、キャパシタサイズの微細化が求められている。キャパシタサイズを微細化する手法の１つとして、キャパシタ膜厚、特に下部電極膜の膜厚、の薄膜化が考えられる。
【０００７】
下部電極膜は例えばＰｔやＩｒ等の貴金属膜により形成されるものであり、その上に成膜される強誘電体膜の構造特性・電気的特性に影響を与える。この下部電極膜の膜厚を小さくすることで、テーパ角を有するＲＩＥ（反応性イオンエッチング）によるキャパシタ加工の際に、水平方向のキャパシタサイズの拡がりを抑制できる。
【０００８】
しかし、下部電極膜（貴金属膜）の薄膜化は、その結晶性や配向強度等を変化させる。そのため、下部電極膜上に形成される強誘電体膜の結晶性や配向性・電気的特性が劣化し、信頼性が低下するという問題があった。
【０００９】
また、キャパシタサイズを微細化する別の手法として、キャパシタを立体化する立体構造キャパシタが考えられる。立体構造キャパシタには、キャパシタ部分をトレンチ型に掘り込み内部に強誘電体膜を形成するＣｏｎｃａｖｅ型や、凸状の下部電極上に強誘電体膜を形成するＣｏｎｖｅｘ型などがある。
【００１０】
上記のような下部電極をＰｔ等の貴金属膜とＳＲＯ等の導電性酸化物膜との積層構造にする手法を、立体構造キャパシタ（特にＣｏｎｃａｖｅ型）に適用する場合、導電性酸化物膜を貴金属膜上に均一組成、均一膜厚で成膜することが難しく、組成・膜厚の変化によりキャパシタ特性が劣化するという問題があった。
【００１１】
このように、キャパシタサイズの微細化のために、下部電極膜の薄膜化やキャパシタの立体化を行う場合、信頼性が低下するという問題があった。
【特許文献１】特開平１１−１９５７６８号公報
【特許文献２】特開２０００−２０８７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜と、前記貴金属膜上に島状に複数形成された導電性酸化物膜と、を有するものである。
【００１４】
本発明の一態様による半導体装置の製造方法は、半導体基板の上方に、キャパシタを構成する下部電極の一部となる貴金属膜を形成し、前記貴金属膜上に、膜厚が１０ｎｍ以下の導電性酸化物膜を形成し、前記導電性酸化物膜を複数の島状に加工し、前記貴金属膜及び前記複数の島状の導電性酸化物膜上にＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、前記誘電体膜上に前記キャパシタを構成する上部電極を形成するものである。
【００１５】
本発明の一態様による半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成し、前記絶縁膜の所定領域に溝を形成し、前記溝の底面及び側壁にキャパシタを構成する下部電極の一部となる貴金属膜を形成し、前記貴金属膜上に、ＡＬＤ法により膜厚が１０ｎｍ以下のアモルファスの導電性酸化物膜を形成し、前記導電性酸化物膜を加熱して結晶化させて複数の島状に加工し、前記貴金属膜及び前記複数の島状の導電性酸化物膜上にＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、前記誘電体膜上に前記キャパシタを構成する上部電極を形成するものである。
【００１６】
本発明の一態様による半導体装置の製造方法は、半導体基板の上方の所定領域にキャパシタを構成する下部電極の一部となる貴金属膜を形成し、前記貴金属膜の上面及び側面にＡＬＤ法により膜厚が１０ｎｍ以下のアモルファスの導電性酸化物膜を形成し、前記導電性酸化物膜を加熱して結晶化させて複数の島状に加工し、前記貴金属膜及び前記複数の島状の導電性酸化物膜を覆うようにＭＯＣＶＤ法を用いて前記キャパシタを構成する誘電体膜を形成し、前記誘電体膜上に前記キャパシタを構成する上部電極を形成するものである。
【発明の効果】
【００１７】
本発明によれば、信頼性を高くすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態による半導体装置及びその製造方法を図面に基づいて説明する。
【００１９】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置の概略構成を示す。半導体基板１０１上には、溝型の素子分離（図示せず）が形成されており、ゲート絶縁膜１０３、ワード線となるゲート電極（例えばポリシリコン膜１０４及びタングステンシリサイド膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜及びゲート側壁膜１０６、及びソース・ドレイン拡散層１０２によってＭＯＳトランジスタが形成されている。
【００２０】
このＭＯＳトランジスタを取り囲むように形成された層間絶縁膜１０７（シリコン酸化膜）は平坦化され、さらにその上に層間絶縁膜１０８（シリコン酸化膜）、１０９（シリコン窒化膜）、及び１１０（シリコン酸化膜）が形成されている。
【００２１】
これら層間絶縁膜１０７、１０８、１０９、及び１１０中に、ＭＯＳトランジスタのソース・ドレイン拡散層１０２とキャパシタのバリア層１１４とを接続するコンタクトプラグ１１１及びタングステンプラグ１１３が形成されている。さらにタングステンプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。
【００２２】
層間絶縁膜１１０上にキャパシタが形成される。キャパシタは、順次積層されたバリア層（キャパシタバリア膜）１１４、下部電極１１５、キャパシタ誘電体膜１１６、上部電極１１７を有する。
【００２３】
さらに、キャパシタ全体を囲むように例えばＡｌＯｘ膜の水素防止膜１１８が形成される。水素防止膜１１８の上に形成された層間絶縁膜（シリコン酸化膜）１２０中に、隣同士のキャパシタの上部電極間を接続するためのコンタクト１１９が形成される。
【００２４】
バリア層１１４は例えばＴｉＡｌ膜１１４ａとＴｉＡｌＮ膜１１４ｂとの積層構造である。
【００２５】
下部電極１１５はＩｒ膜（貴金属膜）１１５ａとＩｒ膜１１５ａ上に島状に複数形成されたＳＲＯ膜（導電性酸化物膜）１１５ｂとを含む。
【００２６】
キャパシタ誘電体膜１１６はＭＯＣＶＤ（有機金属化学気相成長）法で形成されたＰＺＴ膜である。また、上部電極１１７はＳＲＯ膜１１７ａとＩｒＯ２膜１１７ｂとの積層構造になっている。
【００２７】
ＰＺＴ膜１１６は一部がＳＲＯ膜１１５ｂ上に形成され、残りの部分がＩｒ膜１１５ａ上に形成される。すなわちＰＺＴ膜／Ｉｒ膜、及びＰＺＴ膜／ＳＲＯ膜の２つの積層構造を有する。
【００２８】
ＰＺＴ膜をＩｒ膜上にＭＯＣＶＤ法で形成する場合、界面部分に生成される欠陥を低減できる。また、ＰＺＴ膜の結晶性が向上し、ＰＺＴ膜内部に生成される欠陥も低減でき、インプリント特性、リテンション特性（保持された分極量の劣化挙動）を向上できる。
【００２９】
ＳＲＯ膜とＰＺＴ膜との接触構造は分極反転の核になり、スイッチング電圧が低減し、スイッチング特性、疲労特性が向上する。
【００３０】
Ｉｒ膜１１５ａ上面に対するＳＲＯ膜１１５ｂの被覆率と分極量の関係を表すグラフを図２に示す。被覆率の減少に伴い分極量が大きくなることが分かる。分極量は４０μＣ／ｃｍ２程度又はそれ以上が好ましい。従って、ＳＲＯ膜１１５ｂの被覆率は８０％以下が好適である。
【００３１】
Ｉｒ膜１１５ａ上面に対するＳＲＯ膜１１５ｂの被覆率とインプリント量の関係を表すグラフを図３に示す。被覆率が大きい方ほど、インプリント量が小さいことが分かる。
【００３２】
ここでいうインプリントとは、強誘電体キャパシタ膜のヒステリシス特性の非対称性のことである。初期状態でインプリントが大きいと、分極方向によりキャパシタに蓄えられる電荷量の差が大きくなる、あるいは分極反転に伴うスイッチング電荷量（蓄積電荷量）が減少することとなるため、メモリ動作上望ましくない（一般にインプリントは分極量がその方向を維持するように安定化する作用のことを示し、メモリ動作の場合に書き込みを行った状態を保持した後に分極反転方向に書き込みを行うとその方向の分極保持特性が不安定になることをいう）。
【００３３】
この効果はＩｒ下部電極上に直接ＰＺＴ膜を形成した場合に顕著であり、例えばＳＲＯ膜を導入することで抑制することが可能である。
【００３４】
強誘電体膜にはより大きい分極量、より小さいインプリント量が望まれる。従って、Ｉｒ膜１１５ａ上面に対するＳＲＯ膜１１５ｂの被覆率は２０％以上８０％以下が好適であり、より好適には４０％以上６０％以下である。
【００３５】
このように本実施形態による半導体装置は、下部電極と強誘電体膜との界面部分に、貴金属と強誘電体の界面、導電性酸化物膜と強誘電体膜の界面の２種類の界面を有することで、スイッチング特性を良好にし、かつ信頼性を高くすることができる。
【００３６】
次にこのような半導体装置の製造方法を図４〜図１０を用いて説明する。
【００３７】
図４に示すように、公知のプロセスでシリコン基板４０１にトランジスタＴを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜４０２、シリコン酸化膜４０３、シリコン窒化膜４０４、シリコン酸化膜４０５を堆積し、層間絶縁膜を形成する。
【００３８】
ここでキャパシタとトランジスタのアクティブエリア（ソース、ドレイン）との接続をタングステンやポリシリコンからなるプラグを用いて行うため、あらかじめプラグ４０６を形成する。
【００３９】
プラグ４０６はコンタクトプラグ４０７、タングステンプラグ４０８、及びタングステンプラグ４０８を取り囲むように形成されるコンタクトバリア膜４０９からなる。プラグ４０６の形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
【００４０】
図５に示すように、シリコン酸化膜４０５及びプラグ４０６上にバリア金属層５００を形成する。バリア金属層５００はＴｉＡｌ膜５０１及びＴｉＡｌＮ膜５０２の積層構造となる。ＤＣマグネトロンスパッタ法により膜厚５ｎｍのＴｉＡｌ膜５０１、膜厚３０ｎｍのＴｉＡｌＮ膜５０２を形成する。
【００４１】
バリア金属層５００は強誘電体膜の形成又はその後のキャパシタ特性確保のための酸素中アニールプロセスにおいてプラグ４０６表面が酸化することを防止する。
【００４２】
図６に示すように、バリア金属層５００上に膜厚１００ｎｍのＩｒ膜６０１をスパッタ法で形成する。Ｉｒ膜はヒロック形成を防止するため、３００℃以上の温度でスパッタ成膜する。
【００４３】
図７に示すように、Ｉｒ膜６０１上に島状のＳＲＯ膜７０１を形成する。まず、３００ｍｍ径のＳＲＯセラミックターゲットに０．５〜１ｋＷのスパッタパワーを導入し、室温にてアモルファス膜を成膜する。続いてこのアモルファス膜をＲＴＰ（Rapid Thermal Process）にて酸素中６５０℃に昇温し、ペロブスカイト構造に結晶化する。この時、膜厚が１０ｎｍ以下では均一な膜にならず、部分的に凝集する。これにより島状のＳＲＯ膜７０１が形成される。
【００４４】
膜厚を１０ｎｍ以下にし、ＳＲＯスパッタの際に６００℃以上の基板温度にて結晶化させながら成膜を行うことで、島状のＳＲＯ膜を形成するようにしても良い。
【００４５】
あるいは、上記のように室温にてＳＲＯ膜をスパッタ成膜し、アモルファス状態で形成しておくことも可能である。この場合、ＰＺＴ膜のＭＯＣＶＤ成膜時に温度が上がることによりＳＲＯが結晶化することになる。
【００４６】
通常、アモルファスＳＲＯ膜の結晶化は酸素を含む雰囲気にて５５０℃以上の熱処理が必要となるが、同時にＩｒ表面も酸化することとなる。アモルファス状態で形成しておくことで、ＰＺＴ膜のＭＯＣＶＤ成膜時までＩｒ表面を酸化することなくＰＺＴ膜を形成することが可能となる。この場合でも、ＰＺＴ膜成膜後にはＩｒ電極上のＳＲＯ膜はアイランド状態で結晶化する。
【００４７】
Ｉｒ膜６０１上面に対する島状のＳＲＯ膜の被覆率はＳＲＯ膜の膜厚で制御することができ、膜厚が厚いほど被覆率が大きくなる。
【００４８】
図８に示すようにＩｒ膜６０１及び島状のＳＲＯ膜７０１からなる下部電極７００上にＭＯＣＶＤ法により膜厚１００ｎｍのＰＺＴ膜８０１を形成する。Ｉｒ膜６０１上でＭＯＣＶＤ法により形成されるＰＺＴ膜は結晶性が良く、膜内部や下部電極との界面部分に欠陥が生成するのを抑制する。
【００４９】
例えばＴＨＦを溶媒として、Pb(dpm)2/THF、Ti(iPr)2(dpm)2/THF、Zr(iPr)2(dpm)2/THFをソース原料とした液体供給ＭＯＣＶＤを行う。成膜温度は６００℃以上で酸素を反応ガスとして成膜を行う。ＰＺＴ膜の成膜後に４００〜６００℃の熱処理を行うことでＰＺＴ膜からカーボンなどの不純物を除去するようにしても良い。
【００５０】
図９に示すようにＰＺＴ膜８０１上に上部電極９００を形成する。上部電極膜９００はＳＲＯ膜９０１とＩｒＯ２膜９０２の積層構造である。まず膜厚１０ｎｍのＳＲＯ膜９０１をＤＣマグネトロンスパッタ法で成膜し、結晶化熱処理を行う。
【００５１】
続いてＳＲＯ膜９０１上に膜厚８０ｎｍのＩｒＯ２膜９０２をＤＣマグネトロンスパッタ法で形成する。
【００５２】
ＩｒＯ２膜９０２の形成後に５００℃にてＲＴＯ（Rapid Thermal Oxidation）処理を行っても良い。この熱処理によりＩｒＯ２膜９０２が緻密化し、後の配線工程に使用するプロセスでの還元性ダメージに対して耐性が向上する。
【００５３】
図１０に示すように、上部電極９００、ＰＺＴ膜８０１、下部電極７００、バリア金属層５００をハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。マスク除去後、キャパシタ構造を覆うように水素防止膜となるＡｌＯｘ膜（例えばＡｌ２Ｏ３膜）１００１を形成する。
【００５４】
その後、層間絶縁膜（シリコン酸化膜）１００２を形成し、層間絶縁膜１００２中に隣同士のキャパシタの上部電極間を接続するためのコンタクト１００３を形成する。
【００５５】
このようにしてＩｒ膜（貴金属膜）６０１上に複数の島状のＳＲＯ膜（導電性酸化物膜）７０１が形成された下部電極を有する半導体装置を製造することができる。下部電極と強誘電体膜界面部分に、強誘電体膜の結晶性を向上させる貴金属膜／強誘電体膜と、抗電圧を低減し疲労特性・インプリント特性を向上させる導電性酸化物膜／強誘電体膜の２種類の積層構造が形成される。
【００５６】
本実施形態による半導体装置の製造方法により、欠陥の生成が抑制され、信頼性の高い半導体装置を製造することができる。
【００５７】
（第２の実施形態）図１１に本発明の第２の実施形態に係る半導体装置の概略構成を示す。半導体基板１１０１上には、ゲート絶縁膜１１０３、ワード線となるゲート電極（例えばポリシリコン膜１１０４及びタングステンシリサイド膜１１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜及びゲート側壁膜１１０６、及びソース・ドレイン拡散層１１０２によってＭＯＳトランジスタが形成されている。
【００５８】
このＭＯＳトランジスタを取り囲むように形成された層間絶縁膜１１０７（シリコン酸化膜）は平坦化され、さらにその上に層間絶縁膜１１０８（シリコン酸化膜）、１１０９（シリコン窒化膜）、及び１１１０（シリコン酸化膜）が形成されている。
【００５９】
これら層間絶縁膜１１０７、１１０８、１１０９、及び１１１０中に、ＭＯＳトランジスタのソース・ドレイン拡散層１１０２とキャパシタのバリア層１１１４とを接続するコンタクトプラグ１１１１及びタングステンプラグ１１１３が形成されている。さらにタングステンプラグ１１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１１２が形成されている。
【００６０】
層間絶縁膜１１１０上にキャパシタが形成される。キャパシタは、順次積層されたバリア層（キャパシタバリア膜）１１１４、下部電極１１１５、キャパシタ誘電体膜１１１６、及び上部電極１１１７を有する。
【００６１】
さらに、キャパシタ全体を囲むように例えばＡｌＯｘ膜の水素防止膜１１１８が形成される。水素防止膜１１１８上に層間絶縁膜（シリコン酸化膜）１１２０が形成され、層間絶縁膜１１２０中に隣同士のキャパシタの上部電極間を接続するためのコンタクト１１１９が形成される。
【００６２】
バリア層１１１４は例えばＴｉＡｌ膜１１１４ａとＴｉＡｌＮ膜１１１４ｂとの積層構造である。
【００６３】
下部電極１１１５はＩｒ膜（貴金属膜）１１１５ａとＩｒ膜１１１５ａ上に島状に複数形成されたＳＲＯ膜（導電性酸化物膜）１１１５ｂとを含む。Ｉｒ膜１１１５ａの膜厚は約３０ｎｍである。
【００６４】
キャパシタ誘電体膜１１１６はＰＺＴ膜である。また、上部電極１１１７はＳＲＯ膜１１１７ａとＩｒＯ２膜１１１７ｂとの積層構造になっている。
【００６５】
ＰＺＴ膜１１１６は一部がＳＲＯ膜１１１５ｂ上に形成され、残りの部分がＩｒ膜１１１５ａ上に形成される。すなわちＰＺＴ膜／Ｉｒ膜、及びＰＺＴ膜／ＳＲＯ膜の２つの積層構造を有する。
【００６６】
ＰＺＴ膜をＳＲＯ膜上に形成することで、ＰＺＴ膜の結晶性、インプリント特性、リテンション特性（保持された分極量の劣化挙動）を向上できる。従って、Ｉｒ膜１１１５ａを薄膜化しても信頼性を低下させることがない。Ｉｒ膜１１１５ａを薄膜化することでキャパシタの水平方向の拡がりを抑えることができ、キャパシタサイズを小さくできる。
【００６７】
ＳＲＯ膜とＰＺＴ膜との接触構造は分極反転の核になり、スイッチング電圧が低減し、スイッチング特性、疲労特性が向上する。
【００６８】
上記第１の実施形態と同様に、Ｉｒ膜１１１５ａ上面に対するＳＲＯ膜１１１５ｂの被覆率は２０％以上８０％以下が好適であり、より好適には４０％以上６０％以下である。
【００６９】
ＳＲＯ膜１１１５ｂの被覆率を５０％とした場合のＩｒ膜１１１５ａの膜厚と信号量Ｖｓｉｇの関係を表すグラフを図１２に示す。ここでＴｉＡｌＮ膜１１１４ｂの膜厚は３０ｎｍとした。このグラフから分かるように、Ｉｒ膜１１１５ａを薄膜化しても信号量の減少量を小さく抑えることができる。Ｉｒ膜１１１５ａの膜厚は２０ｎｍ〜４０ｎｍが好適であるが、１０ｎｍ程度まで薄膜化しても一部をＳＲＯ膜１１１５ｂで被覆することで、電気的特性の劣化を抑制できる。
【００７０】
このように本実施形態による半導体装置は、下部電極と強誘電体膜との界面部分に、貴金属と強誘電体の界面と、導電性酸化物膜と強誘電体膜の界面との２種類の界面を有することで、スイッチング特性を良好にする。そのため、下部電極の薄膜化によりキャパシタサイズを低減すると共に、キャパシタの信頼性を向上させることができる。
【００７１】
次にこのような半導体装置の製造方法を図１３〜図１９を用いて説明する。
【００７２】
図１３に示すように、公知のプロセスでシリコン基板１１０１にトランジスタＴｒを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜１１０７、シリコン酸化膜１１０８、シリコン窒化膜１１０９、シリコン酸化膜１１１０を堆積し、層間絶縁膜を形成する。
【００７３】
ここでキャパシタとトランジスタのアクティブエリア（ソース、ドレイン）１１０２との接続をタングステンやポリシリコンからなるプラグを用いて行うため、あらかじめプラグＰを形成する。
【００７４】
プラグＰはコンタクトプラグ１１１１、タングステンプラグ１１１３、及びタングステンプラグ１１１３を取り囲むように形成されるコンタクトバリア膜１１１２からなる。プラグＰの形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
【００７５】
図１４に示すように、シリコン酸化膜１１１０及びプラグＰ上にバリア金属層１１１４を形成する。バリア金属層１１１４はＴｉＡｌ膜１１１４ａ及びＴｉＡｌＮ膜１１１４ｂの積層構造となる。ＤＣマグネトロンスパッタ法により膜厚５ｎｍのＴｉＡｌ膜１１１４ａ、膜厚３０ｎｍのＴｉＡｌＮ膜１１１４ｂを形成する。
【００７６】
バリア金属層１１１４は強誘電体膜の形成又はその後のキャパシタ特性確保のための酸素中アニールプロセスにおいてプラグＰ上面が酸化することを防止する。
【００７７】
図１５に示すように、バリア金属層１１１４上にＩｒ膜１１１５ａを膜厚１０ｎｍ〜４０ｎｍとなるようにスパッタ法で形成する。Ｉｒ膜１１１５ａはヒロック形成を防止するため、３００℃以上の温度でスパッタ成膜する。
【００７８】
図１６に示すように、Ｉｒ膜１１１５ａ上に島状のＳＲＯ膜１１１５ｂを形成する。まず、３００ｍｍ径のＳＲＯセラミックターゲットに０．５〜１ｋＷのスパッタパワーを導入し、室温にてアモルファス膜を成膜する。続いてこのアモルファス膜をＲＴＰ（Rapid Thermal Process）にて酸素中６５０℃に昇温し、ペロブスカイト構造に結晶化する。この時、膜厚が１０ｎｍ以下では均一な膜にならず、部分的に凝集する。これにより島状のＳＲＯ膜１１１５ｂが形成される。
【００７９】
膜厚を１０ｎｍ以下にし、ＳＲＯスパッタの際に６００℃以上の基板温度にて結晶化させながら成膜を行うことで、島状のＳＲＯ膜１１１５ｂを形成するようにしても良い。
【００８０】
あるいは、上記のように室温にてＳＲＯ膜をスパッタ成膜し、アモルファス状態で形成しておくことも可能である。この場合、ＰＺＴ膜のＭＯＣＶＤ成膜時に温度が上がることによりＳＲＯが結晶化することになる。
【００８１】
通常、アモルファスＳＲＯ膜の結晶化は酸素を含む雰囲気にて５５０℃以上の熱処理が必要となるが、同時にＩｒ表面も酸化することとなる。アモルファス状態で形成しておくことで、ＰＺＴ膜のＭＯＣＶＤ成膜時までＩｒ表面を酸化することなくＰＺＴ膜を形成することがかのうとなる。この場合でも、ＰＺＴ膜成膜後にはＩｒ電極上のＳＲＯ膜はアイランド状態で結晶化する。
【００８２】
Ｉｒ膜１１１５ａ上面に対する島状のＳＲＯ膜１１１５ｂの被覆率はアモルファスＳＲＯ膜の膜厚で制御することができ、膜厚が厚いほど被覆率が大きくなる。ＳＲＯ膜１１１５ｂの被覆率は２０〜８０％となるようにする。
【００８３】
図１７に示すようにＩｒ膜１１１５ａ及び島状のＳＲＯ膜１１１５ｂからなる下部電極１１１５上にＭＯＣＶＤ法により膜厚１００ｎｍのＰＺＴ膜１１１６を形成する。Ｉｒ膜１１１５ａ上でＭＯＣＶＤ法により形成されるＰＺＴ膜は結晶性が良く、膜内部や下部電極との界面部分に欠陥が生成するのを抑制する。
【００８４】
例えばＴＨＦを溶媒として、Pb(dpm)2/THF、Ti(iPr)2(dpm)2/THF、Zr(iPr)2(dpm)2/THFをソース原料とした液体供給ＭＯＣＶＤを行う。成膜温度は６００℃以上で酸素を反応ガスとして成膜を行う。ＰＺＴ膜の成膜後に４００〜６００℃の熱処理を行うことでＰＺＴ膜からカーボンなどの不純物を除去するようにしても良い。
【００８５】
図１８に示すようにＰＺＴ膜１１１６上に上部電極１１１７を形成する。上部電極膜１１１７はＳＲＯ膜１１１７ａとＩｒＯ２膜１１１７ｂの積層構造である。まず膜厚１０ｎｍのＳＲＯ膜１１１７ａをＤＣマグネトロンスパッタ法で成膜し、結晶化熱処理を行う。
【００８６】
続いてＳＲＯ膜１１１７ａ上に膜厚８０ｎｍのＩｒＯ２膜１１１７ｂをＤＣマグネトロンスパッタ法で形成する。
【００８７】
ＩｒＯ２膜１１１７ｂの形成後に５００℃にてＲＴＯ（Rapid Thermal Oxidation）処理を行っても良い。この熱処理によりＩｒＯ２膜１１１７ｂが緻密化し、後の配線工程に使用するプロセスでの還元性ダメージに対して耐性が向上する。
【００８８】
図１９に示すように、上部電極１１１７、ＰＺＴ膜１１１６、下部電極１１１５、バリア金属層１１１４をハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。ＲＩＥ加工は、貴金属電極等のエッチング加工が困難なため、ＲＩＥ残渣がキャパシタ側面に残らないようにテーパをつけて行われる。本実施形態では、下部電極膜（Ｉｒ膜１１１５ａ）を膜厚１０ｎｍ〜４０ｎｍと薄膜化しているため、キャパシタの水平方向に拡がりを抑制でき、キャパシタサイズを小さくすることができる。
【００８９】
そして、ハードマスク除去後、キャパシタ構造を覆うように水素防止膜となるＡｌＯｘ膜（例えばＡｌ２Ｏ３膜）１１１８を形成する。
【００９０】
その後、層間絶縁膜（シリコン酸化膜）１１２０を形成し、層間絶縁膜１１２０中に隣同士のキャパシタの上部電極１１１７間を接続するためのコンタクト１１１９を形成する。
【００９１】
このようにして薄膜化したＩｒ膜（貴金属膜）１１１５ａ上に複数の島状のＳＲＯ膜（導電性酸化物膜）１１１５ｂが形成された下部電極を有する半導体装置を製造することができる。下部電極と強誘電体膜界面部分に、強誘電体膜の結晶性を向上させる貴金属膜／強誘電体膜と、抗電圧を低減し疲労特性・インプリント特性を向上させる導電性酸化物膜／強誘電体膜の２種類の積層構造が形成される。また、Ｉｒ膜１１１５ａを薄膜化することでキャパシタサイズを小さくすることができる。
【００９２】
本実施形態による半導体装置の製造方法により、小型で信頼性の高い半導体装置を製造することができる。
【００９３】
（第３の実施形態）図２０乃至図２６に本発明の第３の実施形態に係る半導体装置の製造方法を説明する工程断面図を示す。
【００９４】
図２０に示すように、公知のプロセスでシリコン基板２００１にトランジスタＴｒを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜２００７、シリコン酸化膜２００８、シリコン窒化膜２００９、シリコン酸化膜２０１０を堆積し、層間絶縁膜を形成する。
【００９５】
ここでキャパシタとトランジスタのアクティブエリア（ソース、ドレイン）２００２との接続をタングステンやポリシリコンからなるプラグを用いて行うため、あらかじめプラグＰを形成する。
【００９６】
プラグＰはコンタクトプラグ２０１１、タングステンプラグ２０１３、及びタングステンプラグ２０１３を取り囲むように形成されるコンタクトバリア膜２０１２からなる。プラグＰの形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
【００９７】
そして、プラグＰの上面部分をリセスして、ＴｉＡｌＮ膜を成膜し、シリコン酸化膜２０１０をストッパとしてＣＭＰで平坦化し、バリア金属膜２０１４を形成する。バリア金属膜２０１４は後の強誘電体膜の成膜工程等でプラグＰが酸化することを防止するバリア膜である。この時、リセスしたプラグ内にＴｉＡｌＮやＩｒをスパッタ法などで埋め込み、ＣＭＰにより平坦化してもよい。プラグ内に下部電極の一部を埋設することで、キャパシタ下部電極の膜厚を低減することが可能になる。
【００９８】
プラグＰのリセスは薬液を用いたウェットエッチング法、ＲＩＥなどのドライエッチング処理、エッチバックなどの手法を用いることができる。また、ＴｉＡｌＮ膜の成膜はスパッタやＣＶＤで行うことができる。
【００９９】
プラグＰをリセスせず、プラグＰ及びシリコン酸化膜２０１０上にＴｉＡｌＮ膜を成膜し、プラグＰ上方部以外をＲＩＥ等で除去してバリア金属膜を形成するようにしてもよい。
【０１００】
図２１に示すように、シリコン酸化膜２０１０及びバリア金属膜２０１４上にシリコン酸化膜２０００を例えばＣＶＤ法で形成する。そして、リソグラフィ処理及びＲＩＥ加工を用いて、バリア金属膜２０１４上面を露出するような開孔部（トレンチ）２０３０を形成する。
【０１０１】
図２２に示すように、開孔部２０３０の内壁にＩｒ膜２０１５ａを形成する。Ｉｒ膜２０１５ａはＭＯＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などの手法にて成膜する。トレンチ構造２０３０のアスペクト比が小さい場合には、スパッタ法を用いてもよいが、カバレッジが悪くなるため十分な厚さで成膜する必要がある。その場合、Ｉｒ膜はヒロック形成を防止するために３００℃以上の高温にてスパッタ成膜することが望ましい。
【０１０２】
図２３に示すように、Ｉｒ膜２０１５ａ上に島状のＳＲＯ膜２０１５ｂを形成する。まず、Ｉｒ膜２０１５ａ上にＡＬＤ法でＳＲＯ膜を成膜する。ＡＬＤ成膜の場合、結晶化温度よりも低温にて成膜するためにアモルファス膜が形成されるが、トレンチ構造のＩｒ膜２０１５ａ上に均一な膜厚、組成にて成膜することが可能となる。ＳＲＯ膜は膜厚が１０ｎｍ以下、望ましくは３〜７ｎｍ程度となるように成膜する。
【０１０３】
このＳＲＯ膜をＲＴＰ（Rapid Thermal Process）にて酸素中６５０℃に昇温してペロブスカイト構造に結晶化させると、ＳＲＯ膜は１０ｎｍ以下の膜厚では膜構造とはならず、部分的に凝集する構造を示す。このようにしてＩｒ膜２０１５ａ上に島状のＳＲＯ膜２０１５ｂを均一に形成することができる。
【０１０４】
Ｉｒ膜２０１５ａに対するＳＲＯ膜２０１５ｂの被覆率はＡＬＤ法でＳＲＯ膜を成膜する際の膜厚で調整することができる。上記第１の実施形態で説明したように、被覆率は２０％以上８０％以下が好適であり、より好適には４０％以上６０％以下である。
【０１０５】
図２４に示すように、Ｉｒ膜２０１５ａ及び島状のＳＲＯ膜２０１５ｂからなる下部電極２０１５上にＭＯＣＶＤ法により膜厚１００ｎｍのＰＺＴ膜２０１６を形成する。Ｉｒ膜２０１５ａ上でＭＯＣＶＤ法により形成されるＰＺＴ膜は結晶性が良く、膜内部や下部電極との界面部分に欠陥が生成するのを抑制する。
【０１０６】
例えばＴＨＦを溶媒として、Pb(dpm)2/THF、Ti(iPr)2(dpm)2/THF、Zr(iPr)2(dpm)2/THFをソース原料とした液体供給ＭＯＣＶＤを行う。成膜温度は６００℃以上で酸素を反応ガスとして成膜を行う。ＰＺＴ膜の成膜後に４００〜６００℃の熱処理を行うことでＰＺＴ膜からカーボンなどの不純物を除去するようにしても良い。
【０１０７】
図２５に示すように、ＰＺＴ膜２０１６上にスパッタ法等でＰｔ膜を成膜し、上部電極２０１７を形成する。Ｐｔでなく、ＳＲＯとＰｔの積層構造、ＳＲＯ、ＳＲＯ／ＩｒＯｘ、ＩｒＯｘ／Ｉｒ、Ｉｒ、Ｒｕ、ＲｕＯｘなどを用いてもよい。
【０１０８】
上部電極２０１７は図２５（ａ）に示すようにトレンチを埋め込むように形成してもよく、また図２５（ｂ）に示すように凹状に形成してもよい。
【０１０９】
図２６に示すように、ハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。
【０１１０】
その後、水素防止膜の成膜、層間絶縁膜の成膜、上部電極２０１７へのコンタクト形成等を行う。
【０１１１】
このようにしてＩｒ膜（貴金属膜）２０１５ａ上に複数の島状のＳＲＯ膜（導電性酸化物膜）２０１５ｂが形成された下部電極を有する立体構造の半導体装置（ＦｅＲＡＭ）を製造することができる。
【０１１２】
下部電極と強誘電体膜界面部分に、強誘電体膜の結晶性を向上させる貴金属膜／強誘電体膜と、抗電圧を低減し疲労特性・インプリント特性を向上させる導電性酸化物膜／強誘電体膜の２種類の積層構造が形成される。また、導電性酸化物膜をＡＬＤ法を用いて形成するため、トレンチ構造の貴金属膜上に均一組成、均一膜厚で成膜でき、キャパシタ特性を向上させることができる。
【０１１３】
本実施形態による半導体装置の製造方法により、小型で信頼性の高い半導体装置を製造することができる。
【０１１４】
本実施形態では凹型（Ｃｏｎｃａｖｅ型）のキャパシタについて説明したが、凸型（Ｃｏｎｖｅｘ型）でもよい。凸型キャパシタの製造方法の一例を説明する。トランジスタＴｒ及びプラグＰの形成後、図２７に示すように、シリコン酸化膜２０１０及びプラグＰ上にバリア金属膜３０１４を形成する。そして、バリア金属膜３０１４上に膜厚１０ｎｍ程度のＩｒ膜３０００を形成する。そして、リソグラフィ処理及びＲＩＥ加工を用いてプラグＰ上方領域以外のＩｒ膜３０００及びバリア金属膜３０１４を除去する。
【０１１５】
図２８に示すように、電解めっき法を用いてＩｒ膜を堆積させ、ピラー構造のＩｒ膜３０１５ａを形成する。
【０１１６】
ここでは電解めっきを用いる方法を示したが、バリア金属膜３０１４上にＩｒ膜を成膜し、ＲＩＥ加工して同様の形状を形成してもよい。
【０１１７】
図２９に示すように、Ｉｒ膜３０１５ａを覆うように島状のＳＲＴＯ（Ｓｒ（Ｔｉ，Ｒｕ）Ｏ３）膜３０１５ｂを形成する。まず、ＡＬＤ法を用いて膜厚１０ｎｍ以下（例えば２〜５ｎｍ）となるようにアモルファスＳＲＴＯ膜を成膜する。そして、このアモルファスＳＲＴＯ膜をＲＴＡにて酸素雰囲気中５５０〜６５０℃にて加熱してペロブスカイト構造に結晶化させ、島状のＳＲＴＯ膜３０１５ｂを形成する。
【０１１８】
図３０に示すように、Ｉｒ膜３０１５ａ及び島状のＳＲＴＯ膜３０１５ｂからなる下部電極３０１５上にＭＯＣＶＤ法により膜厚１００ｎｍのＰＺＴ膜３０１６を形成する。続いて、ＰＺＴ膜３０１６上に上部電極３０１７を形成する。そして、ハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。その後、水素防止膜の成膜、層間絶縁膜の成膜、上部電極３０１７へのコンタクト形成等を行う。
【０１１９】
このようにして、小型で信頼性の高い凸型キャパシタを製造することができる。
【０１２０】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば上記実施形態では、島状に形成される導電性酸化物膜にＳＲＯ膜やＳＲＴＯ膜を用いていたが、ＬＮＯ（ＬａＮｉＯ３）膜、ＹＢＣＯ膜等を用いるようにしてもよい。
【０１２１】
また、上記実施形態では強誘電体膜にＰＺＴ膜を用いていたが、ＳＢＴやそのＮｂ添加物、ＢＬＴ、様々な添加物を加えたＰＺＴ、ＰＬＺＴなどの強誘電体複合酸化物にしても良い。
【０１２２】
また、上記実施形態では下部電極の貴金属膜にＩｒ膜を用いていたがＰｔ等の他の貴金属を用いてもよい。
【０１２３】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成図である。
【図２】被覆率と分極量の関係を示すグラフである。
【図３】被覆率とインプリント量の関係を示すグラフである。
【図４】同第１の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の概略構成図である。
【図１２】Ｉｒ膜の膜厚と信号量の関係を表すグラフである。
【図１３】同第２の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図２１】図２０に続く工程断面図である。
【図２２】図２１に続く工程断面図である。
【図２３】図２２に続く工程断面図である。
【図２４】図２３に続く工程断面図である。
【図２５】図２４に続く工程断面図である。
【図２６】図２５に続く工程断面図である。
【図２７】変形例による半導体装置の製造方法を説明する工程断面図である。
【図２８】図２７に続く工程断面図である。
【図２９】図２８に続く工程断面図である。
【図３０】図２９に続く工程断面図である。
【符号の説明】
【０１２５】
１０１  半導体基板
１０２  ソース・ドレイン拡散層
１０３  ゲート絶縁膜
１０４  ポリシリコン膜
１０５  タングステンシリサイド膜
１０６  ゲートキャップ膜及びゲート側壁膜
１０７、１０８、１０９、１１０、１２０  層間絶縁膜
１１１  コンタクトプラグ
１１２  拡散防止膜
１１３  タングステンプラグ
１１４  バリア層
１１５  下部電極
１１６  キャパシタ誘電体膜
１１７  上部電極
１１８  水素防止膜
１１９  コンタクト
【図１】
2009105388.tif 000003
【図２】
2009105388.tif 000004
【図３】
2009105388.tif 000005
【図４】
2009105388.tif 000006
【図５】
2009105388.tif 000007
【図６】
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【図７】
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【図８】
2009105388.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2009105388.tif 000017
【図１６】
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【図１７】
2009105388.tif 000019
【図１８】
2009105388.tif 000020
【図１９】
2009105388.tif 000021
【図２０】
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【図２１】
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【図２２】
2009105388.tif 000024
【図２３】
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【図２４】
2009105388.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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