(57)【要約】【課題】余剰の熱処理を加える必要がなく、特性劣化の恐れを回避できると共に、プロセスコストを増大させることのない簡素な半導体記憶素子の製造方法を提供する。【解決手段】容量電極下地層１８を形成し、容量電極下地層１８上に、２つの異なる部材からなり、且つ、一方の複数の柱状部材の側面を他方の部材が取り囲むように配置された相分離構造を有する容量電極層１９を形成する。また、２つの異なる部材のうち一方の部材を除去し、その除去された容量電極層上に容量絶縁膜２１及び容量対極電極２２を形成する。これにより蓄積容量を増加でき、相分離膜は室温の簡易な成膜工程で形成されることからプロセス工程の短縮、簡素化が図れる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板表層に形成された２つの拡散層と、前記２つの拡散層のうち一方の拡散層にコンタクトするセルキャパシタとを有する半導体記憶素子の製造方法において、
容量電極下地層を形成する工程と、
前記容量電極下地層上に、２つの異なる部材からなり、且つ、一方の部材を構成する複数の柱状部材の側面を他方の部材が取り囲むように配置された相分離構造を有する容量電極層を形成する工程と、
前記２つの異なる部材のうち一方の部材を除去する工程と、
前記一方の部材が除去された前記容量電極層上に容量絶縁膜及び容量対極電極を形成する工程と、
を含むことを特徴とする半導体記憶素子の製造方法。
【請求項２】
前記２つの異なる部材からなる容量電極層は前記半導体基板に対して垂直方向に２相柱状分離構造を有することを特徴とする請求項１に記載の半導体記憶素子の製造方法。
【請求項３】
前記一方の部材を除去する工程において、前記柱状部材の部分のみを除去することによってポーラス構造体の前記容量電極層を形成することを特徴とする請求項１又は２に記載の半導体記憶素子の製造方法。
【請求項４】
前記一方の部材を除去する工程において、前記柱状部材の部分以外を除去することによって針状構造体の前記容量電極層を形成することを特徴とする請求項１又は２に記載の半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＰＣモジュール、サーバー等に用いられるＲＡＭ（読み書きが自由に行えるメモリ）として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は広く用いられている半導体記憶素子である。この半導体記憶素子の構成は１つのコンデンサと１つのトランジスタにより成るもので、セル占有面積が小さく高集積化が容易である反面、一般的なキャパシタ構成では電荷のリークが不可避である。そのため、あるサイクルで記憶保持のためのリフレッシュ動作と呼ばれるセルキャパシタの再充放電を行う必要がある。
【０００３】
このリフレッシュサイクルは、素子のスペックを決定する要因であり、ユーザー設計の自由度の観点からも長いことが望ましい。このサイクルを長くするために保持容量値の増加や、或いは保持電荷のリークの低減が望まれている。特に、容量増加に対しては、容量膜のリーク性を損なわずに、容量値を増加させる容量面積増大のための手法が数多く提案されている。
【０００４】
即ち、表面を粗面化する、凸状化する、フィン型にする、陽極化成法によりポーラス化する等の具体的な提案が数多くなされている。例えば、特許文献１、２、３に記載されているような形態が提案されている。
【特許文献１】特開２００２−２６２９２号公報
【特許文献２】特開平１１−１５０２４４号公報
【特許文献３】米国特許第５１３８４１１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の技術においては、イオン注入、リソグラフィー、アニール等のプロセスの追加が必要となり、プロセスコストが増大する可能性がある。また、アニールを必要とするプロセスでは、スタックドキャパシタ構成の素子はセルトランジスタを構成する活性層の不純物の拡散が生じ、特性を劣化させる可能性があった。
【０００６】
本発明の目的は、余剰の熱処理を加える必要がなく、特性劣化の恐れを回避できると共に、プロセスコストを増大させることのない簡素な半導体記憶素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板表層に形成された２つの拡散層と、前記２つの拡散層のうち一方の拡散層にコンタクトするセルキャパシタとを有する半導体記憶素子の製造方法である。
【０００８】
そして、容量電極下地層を形成する工程と、容量電極下地層上に、２つの異なる部材からなり、且つ、一方の複数の柱状部材の側面を他方の部材が取り囲むように配置された相分離構造を有する容量電極層を形成する工程と、２つの異なる部材のうち一方の部材を除去する工程と、一方の部材が除去された容量電極層上に容量絶縁膜及び容量対極電極を形成する工程と、を含むことが本発明の特徴である。
【発明の効果】
【０００９】
本発明によれば、余剰な熱処理が不要であるため、特性劣化の恐れを回避できると共に、表面積を著しく増大させたキャパシタ構造体を簡素なプロセスで安価に作製することが可能となる。既存の１５０ｎｍプロセスであれば、キャパシタの占有面積は１００ｎｍ□以下程度である。例えば、３００ｎｍ×１５０ｎｍの矩形のキャパシタにピッチ３０ｎｍ、Ｒ：２０ｎｍの孔が形成できた場合には、面積倍化率は３．３９倍となる。
【発明を実施するための最良の形態】
【００１０】
まず、本発明の実施形態を説明する。
【００１１】
本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板表層に形成された２つの拡散層と、前記２つの拡散層のうち一方の拡散層にコンタクトするセルキャパシタとを有する半導体記憶素子の製造方法に関する。そして、以下のａ）工程からｄ）工程を有することを特徴とする。
【００１２】
ａ）容量電極下地層を形成する工程
ｂ）前記容量電極下地層上に、２つの異なる部材からなり、且つ、一方の部材を構成する複数の柱状部材の側面を他方の部材が取り囲むように配置された相分離構造を有する容量電極層を形成する工程である。また、
ｃ）前記２つの異なる部材のうち一方の部材を除去する工程
ｄ）前記一方の部材が除去された前記容量電極層上に容量絶縁膜及び容量対極電極を形成する工程である。
【００１３】
ここで、前記２つの異なる部材からなる容量電極層は前記半導体基板に対して垂直方向に２相柱状分離構造を有するものであることが好ましい。そして、前記一方の部材を除去する工程において、前記柱状部材の部分のみを除去することによってポーラス構造体の前記容量電極層を形成することができる。また、前記一方の部材を除去する工程において、前記柱状部材の部分以外を除去することによって針状構造体の前記容量電極層を形成することも可能である。
【００１４】
以下、添付図面を参照しながら本発明の好適な実施形態に係る半導体記憶素子の製造方法について説明する。
【００１５】
まず、図８は既存技術における半導体記憶素子の構成を示す断面図である。即ち、ＤＲＡＭキャパシタであるスタック型キャパシタを有する半導体記憶素子を示すものである。まず、トランジスタは、拡散層２，２'、活性層３、ゲート絶縁膜４、ゲート電極５からなる。１は半導体基板である。トランジスタは半導体基板上に形成されている。このトランジスタを介してキャパシタ電極８に蓄えられた電荷を読み出し線（ディジット線とも呼ぶ）から出し入れする構成である。ＤＲＡＭにおけるメモリセルは高速アクセスのためにｎ型チャネルであり、トランジスタを介してやり取りするのも電子である。
【００１６】
図１は本発明に係る半導体記憶素子の一実施形態の構成を示す概念図である。図１では図８と同一部分には同一符号を付している。図中１８は容量電極下地層、１９ｂは相分離膜よりなる第２の容量電極材料、２１は容量絶縁膜、２２は容量電極対極、２３は層間絶縁膜を示す。
【００１７】
第２の容量電極材料１９ｂは後述するように容量電極下地層１８上に２相分離構造を有する２つの異なる部材からなる構造体（容量電極材料１９）を成膜した後、一方の部材（第１の容量電極材料１９ａ）を除去したものである。この２つの異なる構造体（容量電極材料１９）は半導体基板１に対して垂直方向２相柱状分離構造を持っている。これらの各部に関しては詳しく後述する。
【００１８】
図２乃至図７は本発明の好適な実施形態に係る半導体記憶素子の製造方法を示す概念図である。図２乃至図７では図１と同一部分には同一符号を付している。本発明に係る半導体記憶素子の製造方法において、容量部形成以前の工程は図８の既存技術と同様の方法で問題はない。
【００１９】
容量側の活性層２とのコンタクト性や共晶材料の層分離膜形成時の平坦性確保を考えた場合には、図２に示すように従来のキャパシタ電極８（図８）を成長させて容量電極下地層１８とすることがより現実的である。
【００２０】
その後、図３に示すように容量電極下地層１８上に相分離構造を有する第１の容量電極材料１９ａと第２の容量電極材料１９ｂからなる容量電極材料１９を成膜する。即ち、二つの異なる部材からなり、いずれか一方の部材を主材料とする多数の柱状部材が、他方の部材を主材料とする部材に側面を取り囲まれた構造が多数一様に分散した相分離をなす複数の材料の混合体（容量電極材料１９）を成膜する。
【００２１】
成膜は基板に対して非平衡状態における原料となる元素の堆積を行う。好ましくはこの非平衡状態における成膜手法として、スパッタリング法、電子線蒸着法等気相中・真空中で行うのが好ましく、特にスパッタリング法で行うことが好ましい。
【００２２】
スパッタリングターゲットは目的とする材料構成が均一に混ざった合金でも、焼結したものでも構わない。原料となる元素の相分離が起こるような時間のスケールで表面拡散を起こすような状況を作ることで、目的とした柱状層分離を伴った容量電極材料１９を成膜できる。スパッタリングであれば、アルゴンガス雰囲気中で成膜することができる。
【００２３】
成膜基板温度、成膜レートにより層分離状態は異なるが、概ね５００℃までの基板温度で成膜可能であり、トランジスタの拡散層不純物の再拡散に与える影響は極めて小さい。これらの条件は後工程の一方の材料の除去プロセスの加工性や、面積倍化率の必要性に応じて適宜設定可能である。
【００２４】
続いて、図４に示すように層分離した第１、第２の容量電極材料１９ａ、１９ｂのうち一方の容量電極材料を除去する。除去手法にはウェットエッチング、ドライエッチング、イオンミリング、スパッタエッチ等がある。層分離の容量電極材料１９ａと１９ｂの物理的耐性或いは化学的耐性の違いのいずれかを加工選択性として用いる。図４では第１の容量電極材料１９ａを除去している。
【００２５】
例えば、アルミニウムとシリコン系の相分離を用いる場合には、後工程のプロセスを考えるとシリコンを残すプロセスが既存技術との整合性が良い。何故なら、シリコンは融点が高く、容量絶縁膜で一般的なシリコン窒化膜との膜整合性も良く、更に融点も高いことからシリコン窒化膜の形成で一般的な低圧ＣＶＤの適用が可能なためである。
【００２６】
一方で、空乏化による実質容量面積の縮小を避けるためには不純物の高濃度のドープが必要になる。高濃度不純物のドープのためにはリン拡散等やプラズマドープが適用できる。１×１０２０個／ｃｍ３オーダーの不純物も導入が可能であり、空乏化の少ない柱状構造シリコンが作製可能である。
【００２７】
これに対し、アルミニウムを残すプロセスでは容量空乏化を避けることが期待される。ここで、アルミニウムは融点が低いことから、後工程の層間絶縁膜やそれ以降のアニール工程の温度上限値を６００℃以下程度に制限することになる。この場合、絶縁膜のプラズマ雰囲気での成長や、配線工程ではリフローフリーのダマシンプロセスを適用する等すれば良い。上記層分離をなす材料で、高融点の材料があれば更にプロセス設計が容易となるものである。
【００２８】
つまり、上述のように容量電極材料１９が２つの異なる部材からなる相分離膜として成膜され、例えば、アルミニウムのシリンダを取り囲むようにシリコンが配置される。或いは、その逆の場合もある。そして、一方の部材を除去する場合には、アルミニウムのシリンダ或いはそれを取り囲む部材を除去する。シリンダ（柱状部材部分）を除去する場合には容量電極層はポーラス構造体となり、シリコン（柱状部材部分以外）を除去する場合には容量電極層は針状構造体となる。
【００２９】
次に、層分離した容量電極材料１９ｂ及び容量電極下地層１８は隣接セルと電気的に分離しなくてはならない。そのため、図５に示すように該当セル領域をフォトリソグラフィー加工し、図６に示すようにエッチングで該当セル領域以外の容量電極材料１９ｂ及び容量電極下地層１８を除去する。即ち、該当セル領域にフォトリソグラフィーレジスト２０を形成し、その後、図６に示すようにエッチングにより容量電極材料１９ｂ及び容量電極下地層１８を除去する。
【００３０】
なお、図５では層分離した容量電極材料の一方の容量電極１９ａを除去してからフォトリソグラフィーを行っているが、プロセスや手法によっては容量電極材料１９の選択加工を行う前にリソグラフィーを行うことも可能である。
【００３１】
次に、図７に示すように加工に用いたフォトリソグラフィーレジスト２０を除去する。以上の工程を経た後、洗浄を行う。その後、図１に示すように容量絶縁膜２１、容量対向電極２２を成膜する。なお、図１中の２３は層間絶縁膜を示す。以上の工程でメモリセルの製造は概ね完了する。
【００３２】
本発明は、以上のように半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板表層に形成された２つの拡散層と、２つの拡散層のうち一方の拡散層にコンタクトするセルキャパシタとを有する半導体記憶素子の製造方法である。そして、本発明は、容量電極下地層を形成する工程と、容量電極下地層上に、２つの異なる部材からなり、且つ、一方の複数の柱状部材の側面を他方の部材が取り囲むように配置された相分離構造を有する容量電極層を形成する工程とを含んでいる。また、２つの異なる部材のうち一方の部材を除去する工程と、一方の部材が除去された容量電極層上に容量絶縁膜及び容量対極電極を形成する工程とを含んでいる。
【００３３】
また、本発明は、２つの異なる部材からなる容量電極層は半導体基板に対して垂直方向に２相柱状分離構造を有する。更に、一方の部材を除去する工程において、柱状部材の部分のみを除去することによってポーラス構造体の容量電極層を形成し、或いは柱状部材の部分以外を除去することによって針状構造体の容量電極層を形成する。
【００３４】
本発明は、以上のように容量電極下地層１８上に２つの異なる部材からなる相分離膜（容量電極材料１９）を形成し、その後、一方の部材を除去している。そうすることで、蓄積容量を著しく増大させたキャパシタ構造体を作製することが可能となる。また、相分離膜は室温の簡易な成膜工程で形成できることから、プロセス工程の短縮、簡素化が図れると共に、低温化によるトランジスタの拡散層の再分布の影響を抑えられ、特性劣化の恐れを回避することが可能となる。
【実施例】
【００３５】
次に、本発明の好適な実施例を例示的に説明するが、本発明は以下の実施例に限定されるものではない。図１は本実施例に沿って作製されたＤＲＡＭの単位セルの基本構成を示す。また、図２乃至図７はその作製手順を詳細に示すものである。以下、順を追って説明する。なお、図１は本発明に係るＤＲＡＭキャパシタに相分離膜を適用したキャパシタを有する半導体記憶素子の断面図である。
【００３６】
代表的なＤＲＡＭ素子は通常、不純物ドープが容易で、絶縁膜の信頼性の高いシリコンが用いられる。ＤＲＡＭの形成用には、結晶欠陥（ＣｒｙｓｔａｌＯｒｇａｎｉｚｅｄＰＰａｒｔｉｃｌｅ：ＣＯＰと呼ばれる）の少ない、弱Ｐ型のエピタキシャル基板が用いられる。
【００３７】
この基板に、まず、５×１０１３個／ｃｍ２のＢを２０ｋｅＶ程度で注入し、活性層３を形成する。ＤＲＡＭにおけるメモリセルは高速アクセスのためにｎ型チャネルである。よって、第１の伝導型とはｐ型の不純物である。一般にはボロン等が用いられる。
【００３８】
続いて、リンの高濃度ＤｏｐｅｄＰｏｌｙＳｉｌｉｃｏｎ（以降ＤＯＰＯＳと呼ぶ）１００ｎｍ、タングステンシリサイド１００ｎｍをこの順で積層し、パターニングしてゲート電極（ワード線とも呼ぶ）５を形成する。
【００３９】
次いで、３０ｋｅＶ  １×１０１３個／ｃｍ２程度のリンを注入し、トランジスタのソースとドレインを形成する低抵抗層（拡散層とも呼ぶ）２と２’を形成する。ＤＲＡＭにおいては低抵抗層はｎ型であり、活性層を形成する上述の第１の導電型の不純物ドーズ量より１桁以上高いドーズ量の第２の導電型の不純物を導入し、導電型を逆転させる。
【００４０】
その後、ボロンとリンが入っているＳｉＯ２膜（Ｂｏｒｏｎ、Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃｏｎ  Ｇｒａｓｓ：以下  ＢＰＳＧと記載）を層間絶縁膜６として７００ｎｍ成膜する。次に、７００℃窒素雰囲気で６０ｍｉｎアニールする。アニールにより膜の絶縁性が上がると共に、膜のリフロー作用により表面の段差を低減できる。ＢＰＳＧはその不純物濃度制御により良好なリフロー性が得られる代表的な膜である。
【００４１】
続いて、拡散層とのコンタクトをとるために拡散層２’上にリソグラフィープロセスで開口、エッチング加工し、タングステンシリサイドを１５０ｎｍ成膜する。また、リソグラフィーパターニングとドライエッチングによりデータ引き出し線（ビット線とも呼ぶ）配線７を形成する。
【００４２】
なお、配線抵抗、加工性、耐熱性等の観点から、タングステンシリサイド、チタン等が一般的である。図１では、成膜、リソグラフィー加工を想定した図としているが、近年ではダマシン配線を用いることも少なくない。
【００４３】
その後、再度層間絶縁膜６'を成膜する。層間絶縁膜６'の材料には層間絶縁膜６と同一のＢＰＳＧを適用できる。
【００４４】
次に、図２に示すように容量電極下地層１８として不純物ドープポリシリコン（以下ＤＯＰＯＳと記載）を成膜する。上述の様に容量側の活性層２とのコンタクト性や、或いは共晶材料の層分離膜形成時の平坦性確保を考えるべきであるが、低圧ＣＶＤで作成するＤＯＰＯＳはビアホール埋め込み性も良く、Ｐのドープで低抵抗が実現できるため適した材料である。
【００４５】
次いで、図３に示すように組成比、アルミニウム７０％、シリコン３０％の割合のスパッタターゲットにおいてＡｒ０．２Ｐａ、ＲＦ１５０Ｗ、基板温度１５０℃でスパッタリングし対向した基板に混合膜（容量電極材料１９）を２００ｎｍ成膜する。そうすることで、本発明の目的に見合ったアルミニウムの組成の多い部分とシリコンの組成の多い部分の層分離構造が得られる。
【００４６】
この柱状構造体はアルミの組成の多い領域であり、その側面を取り囲む部材はシリコンの組成の多い領域である。柱状径は２０ｎｍ以下程度で、隣接柱状構造体との平均中心間距離は３０ｎｍ以下程度となる。
【００４７】
次に、図４に示すようにこの容量蓄積電極部１９の一方を除去することで微小柱状構造体が得られるが、アルミニウムリッチの部分のみを除去するためにリン酸によりウェットエッチングを行う。薬液と基板間に電界をかけることによるエッチング選択性の向上も適用できる。他の除去手法として、塩素系のドライエッチングによるアルミニウムの選択除去も適用可能である。
【００４８】
また、容量蓄積電極として使用するためＰＯＣｌ３ガス（Ｐ（リン）、Ｏ（酸素）、Ｃｌ（塩素）の混合ガス）雰囲気で６００℃程度のリン拡散による柱状構造シリコン中のリンドープで低抵抗化する。
【００４９】
次に、第２の容量電極材料１９ｂ及び容量電極下地層１８を隣接セルと電気的に分離するため、図５に示すように該当セル領域にフォトリソグラフィーレジスト２０を形成する。その後、図６に示すようにエッチングで該当セル領域以外の第２の容量電極材料１９ｂ及び容量電極下地層１８を除去する。更に、図７に示すようにフォトリソグラフィーレジスト２０を除去する。
【００５０】
次に、図１に示すようにシリコンの柱状構造体上に低圧ＣＶＤにより形成されるシリコン窒化膜からなる容量絶縁膜２１を成膜する。微小構造の中にもコンフォーマルに成膜され、且つ、リーク量の少ない膜として好適である。膜厚は柱状構造の間を完全に埋設しない５〜１０ｎｍが好適である。
【００５１】
次いで、容量絶縁膜２１の次に、３×１０２０／ｃｍ３程度の高濃度のＤＯＰＯＳを１００ｎｍ成膜する（即ち、容量対極電極２２を成膜する）。容量蓄積電極の不純物濃度との兼ね合いにもよるが、不純物濃度は電荷保持時の空乏化による実質容量面積の低下を防ぐために高濃度とする。低圧ＣＶＤであるから、微小細孔、微小細溝間の埋設が可能である。膜厚は細孔、細溝を完全に埋設する膜厚以上とする。
【００５２】
上記プロセスによりメモリセルは形成されたので、ビット線引き出し線、ワード線引き出し線、周辺回路部形成のための数層メタル配線とそれぞれの間の層間絶縁膜２３を形成してデバイスプロセスが完了する。
【図面の簡単な説明】
【００５３】
【図１】本発明による容量部分の形成後、容量絶縁膜、対極容量膜、層間絶縁膜をこの順に形成した後の工程の断面を模式的に示す図である。
【図２】本発明による層分離膜成膜前の下地ＤＯＰＯＳ成長後の断面を模式的に示す図である。
【図３】本発明による層分離膜成膜後の断面を模式的に示す図である。
【図４】本発明による層分離膜を構成する一方の材料を除去した断面を模式的に示す図である。
【図５】本発明による層分離膜と下地ＤＯＰＯＳ膜の積層構造を単位セル容量占有部分にのみ残してパターンするためにリソグラフィー加工した後の工程の断面を模式的に示す図である。
【図６】本発明による層分離膜と下地ＤＯＰＯＳ膜の積層構造を単位セル容量占有部分にのみ残してパターン加工した後の工程の断面を模式的に示す図である。
【図７】本発明による層分離膜と下地ＤＯＰＯＳ膜の積層構造を単位セル容量占有部分にのみ残してパターンするためのリソグラフィーパターンを除去した工程の断面を模式的に示す図である。
【図８】一般的なスタックドタイプのキャパシタを有するＤＲＡＭの単位メモリセルの断面を模式的に示す図である。
【符号の説明】
【００５４】
１  半導体基板
２、２’  拡散層
３  活性層
４  ゲート絶縁膜
５  ゲート電極
６、６’  層間絶縁膜
７  ビット線
８  容量電極
１８  容量電極下地層
１９  容量電極材料
１９ａ  第１の容量電極材料
１９ｂ  第２の容量電極材料
２０  フォトリソグラフィーレジスト
２１  容量絶縁膜
２２  容量電極対極
２３  層間絶縁膜
【図１】
2009065038.tif 000003
【図２】
2009065038.tif 000004
【図３】
2009065038.tif 000005
【図４】
2009065038.tif 000006
【図５】
2009065038.tif 000007
【図６】
2009065038.tif 000008
【図７】
2009065038.tif 000009
【図８】
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