(57)【要約】【課題】デューティ補正クロック及びその反転クロックが実質的に正確に１８０度の位相差を有して出力可能な半導体装置のデューティ補正回路を提供すること。【解決手段】本発明の半導体装置は、第１クロックと、第２クロックと、前記第１、第２クロックのデューティを補正するための信号である補正信号とを受信し、前記補正信号に基づいて前記第１、第２クロックのデューティに対してデューティ比が補正された第１出力クロック及び第２出力クロックを出力するデューティ比補正回路と、前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成して前記デューティ比補正回路に出力するクロックエッジ検出部とを備える。【選択図】図２
2009065633.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックと、第２クロックと、前記第１、第２クロックのデューティ比を補正するための信号である補正信号とを受信し、前記補正信号に基づいて前記第１、第２クロックのデューティ比に対してデューティ比が補正された第１出力クロック及び第２出力クロックを出力するデューティ比補正回路と、
前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成して前記デューティ比補正回路に出力するクロックエッジ検出部と
を備えることを特徴とする半導体装置。
【請求項２】
前記デューティ比補正回路が、
前記補正信号の一つである第１補正信号の論理レベルに対応する第１補正値と、前記補正信号の他の一つである第２補正信号の論理レベルに対応する第２補正値とを形成するデューティ比検出部と、
前記第１補正値に対応して前記第１出力クロックのデューティ比を補正し、前記第２補正値に対応して前記第２出力クロックのデューティ比を補正するデューティ比補正部と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロックエッジ検出部が、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第１基準パルスを出力する第１パルス生成部と、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第２基準パルスを出力する第２パルス生成部と、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する第１補正信号を形成する第１補正信号生成部と、
前記第２基準パルスに応答して第１電位状態に遷移し、前記第１基準パルスに応答して第２電位状態に遷移する第２補正信号を形成する第２補正信号生成部と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記デューティ比検出部が、
前記第１補正信号が所定の第１論理レベルである期間に電荷を蓄積し、前記第１補正信号が所定の第２論理レベルである期間に電荷を放電して前記第１補正値を形成し、
前記第２補正信号が所定の第１論理レベルである期間に電荷を蓄積し、前記第２補正信号が所定の第２論理レベルである期間に電荷を放電して第２補正値を形成することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記デューティ比検出部が、
前記第１補正値に対応する電荷量を蓄積する第１電荷貯蔵手段と、
前記第２補正値に対応する電荷量を蓄積する第２電荷貯蔵手段と、
前記第１補正信号の第２論理レベルに対応して前記第１電荷貯蔵手段に蓄積された電荷を放電する第１スイッチ手段と、
前記第１補正信号の第１論理レベルに対応して前記第１電荷貯蔵手段に電荷を充電する第２スイッチ手段と、
前記第２補正信号の第２論理レベルに対応して前記第２電荷貯蔵手段に蓄積された電荷を放電する第３スイッチ手段と、
前記第２補正信号の第１論理レベルに対応して前記第２電荷貯蔵手段に電荷を充電する第４スイッチ手段と
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記デューティ比検出部が、
バイアス信号に応答して所定の基準電流を出力する基準電流生成部と、
該基準電流に連動する所定の第１電流を前記第２スイッチ手段から前記第１スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第１バイアス電流提供部と、
前記基準電流に連動する所定の第２電流を前記第４スイッチ手段から前記第３スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第２バイアス電流提供部と
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記デューティ比補正部が、
前記第１クロックのデューティ比を前記第２補正値に基づいて補正することにより、デューティ比が補正された第１出力クロックを生成する第１出力クロック生成部と、
前記第２クロックのデューティ比を前記第１補正値に基づいて補正することにより、デューティ比が補正された第２出力クロックを生成する第２出力クロック生成部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記デューティ比補正部が、
一側が電源端に接続された第１抵抗手段と、
一側が前記電源端に接続された第２抵抗手段と、
前記第１クロックに応答してターンオンされ、一側が前記第１抵抗手段の他側に接続された第１スイッチ手段と、
前記第２補正値に基づいてターンオン時間が決定され、前記第１スイッチ手段の他側と接地端との間に接続された第２スイッチ手段と、
前記第１クロックの反転クロックに応答してターンオンされ、一側が前記第２抵抗手段の他側に接続された第３スイッチ手段と、
前記第１補正値に基づいてターンオン時間が決定され、前記第３スイッチ手段の他側と接地端との間に接続された第４スイッチ手段と
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項９】
第１クロックと、第２クロックと、前記第１、第２クロックのデューティ比を補正するための信号である補正信号とを受信し、前記補正信号に基づいて前記第１、第２クロックのデューティ比に対してデューティ比が補正された第１出力クロック及び第２出力クロックを出力するステップと、
前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成して前記デューティ比補正回路に出力するステップと
を含むことを特徴とする半導体装置の駆動方法。
【請求項１０】
前記第１出力クロック及び第２出力クロックを出力するステップが、
前記補正信号の一つである第１補正信号の論理レベルに対応する第１補正値と、前記補正信号の他の一つである第２補正信号の論理レベルに対応する第２補正値とを形成するステップと、
前記第１補正値に対応して前記第１出力クロックのデューティ比を補正し、前記第２補正値に対応して前記第２出力クロックのデューティ比を補正するステップと
を含むことを特徴とする請求項９に記載の半導体装置の駆動方法。
【請求項１１】
前記補正信号を形成するステップが、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として形成された第１基準パルスを出力するステップと、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として形成された第２基準パルスを出力するステップと、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する第１補正信号を形成するステップと、
前記第２基準パルスに応答して第１電位状態に遷移し、前記第１基準パルスに応答して第２電位状態に遷移する第２補正信号を形成するステップと
を含むことを特徴とする請求項９に記載の半導体装置の駆動方法。
【請求項１２】
前記第１補正信号の所定の論理レベルに対応する前記第１補正値と、前記第２補正信号の所定の論理レベルに対応する前記第２補正値とを形成するステップが、
前記第１補正信号の第１論理レベルに対応して所定の第１電荷貯蔵手段に蓄積された電荷を放電するステップと、
前記第１補正信号の第２論理レベルに対応して前記第１電荷貯蔵手段に電荷を充電するステップと、
前記第２補正信号の第１論理レベルに対応して所定の第２電荷貯蔵手段に蓄積された電荷を放電するステップと、
前記第２補正信号の第２論理レベルに対応して前記第２電荷貯蔵手段に電荷を充電するステップと、
前記第１電荷貯蔵手段に蓄積された電荷量に対応する大きさの第１補正値を形成し、出力するステップと、
前記第２電荷貯蔵手段に蓄積された電荷量に対応する大きさの前記第２補正値を形成し、出力するステップと
を含むことを特徴とする請求項１０に記載の半導体装置の駆動方法。
【請求項１３】
前記第１補正値に対応して前記第１出力クロックのデューティ比を補正し、前記第２補正値に対応して前記第２出力クロックのデューティ比を補正するステップが、
前記第２補正値に対応して前記第１クロックの遷移時点を補正してデューティ比が補正された第１出力クロックを形成し、出力するステップと、
前記第１補正値に対応して前記第２クロックの遷移時点を補正してデューティ比が補正された第２出力クロックを形成し、出力するステップと
を含むことを特徴とする請求項１２に記載の半導体装置の駆動方法。
【請求項１４】
第１クロック及び第２クロックを受信して前記第１、第２クロックの遷移時点の遅延量を固定する遅延固定動作を行うことにより、遅延固定クロック及びその反転クロックを出力する際、そのデューティ比を補正信号に基づいて補正してデューティ比が補正された第１出力クロック及び第２出力クロックを形成し、出力するＤＬＬ回路と、
該ＤＬＬ回路から出力される前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成するクロックエッジ検出部と、
前記第１出力クロック及び第２出力クロックを用いてデータを出力するデータ出力回路と
を備えることを特徴とする半導体装置。
【請求項１５】
前記ＤＬＬ回路が、
前記第１クロック及び第２クロックを受信して遅延固定動作を行い、遅延固定クロック及びその反転クロックを出力する遅延固定ブロックと、
該遅延固定ブロックから出力される遅延固定クロック及びその反転クロックを受信し、前記補正信号に基づいてデューティ比が補正された第１出力クロック及び第２出力クロックを出力するデューティ比補正回路と
を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記デューティ比補正回路が、
前記補正信号の一つである第１補正信号の論理レベルに対応する第１補正値と、前記補正信号の他の一つである第２補正信号の論理レベルに対応する第２補正値とを形成するデューティ比検出部と、
前記第１補正値に対応して前記第１出力クロックのデューティ比を補正し、前記第２補正値に対応して前記第２出力クロックのデューティ比を補正するデューティ比補正部と
を備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記クロックエッジ検出部が、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第１基準パルスを出力する第１パルス生成部と、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第２基準パルスを出力する第２パルス生成部と、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する第１補正信号を形成する第１補正信号生成部と、
前記第２基準パルスに応答して第１電位状態に遷移し、前記第１基準パルスに応答して第２電位状態に遷移する第２補正信号を形成する第２補正信号生成部と
を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記デューティ比検出部が、
前記第１補正信号の第１論理レベルである期間に電荷を蓄積し、第２論理レベルである期間に電荷を放電して前記第１補正値を形成し、前記第２補正信号の第１論理レベルである期間に電荷を蓄積し、第２論理レベルである期間に電荷を放電して第２補正値を形成することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記デューティ比検出部が、
前記第１補正値に対応する電荷量を蓄積する第１電荷貯蔵手段と、
前記第２補正値に対応する電荷量を蓄積する第２電荷貯蔵手段と、
前記第１補正信号の第１論理レベルに対応して前記第１電荷貯蔵手段に蓄積された電荷を放電する第１スイッチ手段と、
前記第１補正信号の第２論理レベルに対応して前記第１電荷貯蔵手段に電荷を充電する第２スイッチ手段と、
前記第２補正信号の第１論理レベルに対応して前記第２電荷貯蔵手段に蓄積された電荷を放電する第３スイッチ手段と、
前記第２補正信号の第２論理レベルに対応して前記第２電荷貯蔵手段に電荷を充電する第４スイッチ手段と
を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記デューティ比検出部が、
バイアス信号に応答して所定の基準電流を出力する基準電流生成部と、
該基準電流に連動する所定の第１電流を前記第２スイッチ手段から前記第１スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第１バイアス電流提供部と、
前記基準電流に連動する所定の第２電流を前記第４スイッチ手段から前記第３スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第２バイアス電流提供部と
を更に備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記デューティ比補正部が、
一側が電源端に接続された第１抵抗手段と、
一側が前記電源端に接続された第２抵抗手段と、
前記遅延固定クロックに応答してターンオンされ、一側が前記第１抵抗手段の他側に接続された第１スイッチ手段と、
前記第２補正値に基づいてターンオン時間が決定され、前記第１スイッチ手段の他側と接地端との間に接続された第２スイッチ手段と、
前記遅延固定クロックの反転クロックに応答してターンオンされ、一側が前記第２抵抗手段の他側に接続された第３スイッチ手段と、
前記第１補正値に基づいてターンオン時間が決定され、前記第３スイッチ手段の他側と接地端との間に接続された第４スイッチ手段と
を備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
第１クロック及び第２クロックを受信して遅延量を固定する遅延固定動作を行い、遅延固定された第１クロック及び第２クロックを出力するステップと、
前記遅延固定された第１クロック及び第２クロックを受信し、補正信号に基づいてデューティ比を補正してデューティ比が補正された第１出力クロック及び第２出力クロックを出力するステップと、
前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に対応する補正信号を形成するステップと、
前記デューティ比が補正された第１出力クロック及び第２出力クロックを用いてデータを出力するステップと
を含むことを特徴とする半導体装置の駆動方法。
【請求項２３】
前記補正信号を形成するステップが、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第１基準パルスを出力するステップと、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第２基準パルスを出力するステップと、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する第１補正信号を形成するステップと、
前記第２基準パルスに応答して第１電位状態に遷移し、前記第１基準パルスに応答して第２電位状態に遷移する第２補正信号を形成するステップと
を含むことを特徴とする請求項２２に記載の半導体装置の駆動方法。
【請求項２４】
前記補正信号に基づいてデューティ比が補正された第１出力クロック及び第２出力クロックを出力するステップが、
前記第１補正信号の第１論理レベルに対応して所定の第１電荷貯蔵手段に蓄積された電荷を放電するステップと、
前記第１補正信号の第２論理レベルに対応して前記第１電荷貯蔵手段に電荷を充電するステップと、
前記第２補正信号の第１論理レベルに対応して所定の第２電荷貯蔵手段に蓄積された電荷を放電するステップと、
前記第２補正信号の第２論理レベルに対応して前記第２電荷貯蔵手段に電荷を充電するステップと、
前記第１電荷貯蔵手段に蓄積された電荷量に対応する大きさの第１補正値を形成し、出力するステップと、
前記第２電荷貯蔵手段に蓄積された電荷量に対応する大きさの第２補正値を形成し、出力するステップと
を含むことを特徴とする請求項２３に記載の半導体装置の駆動方法。
【請求項２５】
前記補正信号に基づいてデューティ比が補正された第１出力クロック及び第２出力クロックを出力するステップが、
前記第２補正値に対応して前記遅延固定された第１クロックの遷移時点を補正し、デューティ比が補正された第１出力クロックを出力するステップと、
前記第１補正値に対応して前記遅延固定された第２クロックの遷移時点を補正し、デューティ比が補正された第２出力クロックを出力するステップと
を更に含むことを特徴とする請求項２４に記載の半導体装置の駆動方法。
【請求項２６】
第１出力クロックの所定の基準遷移時点と第２出力クロックの所定の基準遷移時点との間隔に対応する第１補正信号を生成する第１補正信号生成部と、
前記第２出力クロックの基準遷移時点と前記第１出力クロックの基準遷移時点との間隔に対応する第２補正信号を生成する第２補正信号生成部と、
前記第１補正信号に対応する電荷量を蓄積する第１電荷貯蔵手段と、
前記第２補正信号に対応する電荷量を蓄積する第２電荷貯蔵手段と、
第１クロックを受信し、前記第１電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第１出力クロックを生成する第１クロック生成部と、
第２クロックを受信し、前記第２電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第２出力クロックを生成する第２クロック生成部と
を備えることを特徴とする半導体装置。
【請求項２７】
前記第１補正信号生成部が、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第１基準パルスを出力する第１パルス生成部と、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第２基準パルスを出力する第２パルス生成部と、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する前記第１補正信号を生成する第１補正信号出力部と
を備えることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記第１補正信号の第１論理レベルに対応して前記第１電荷貯蔵手段に蓄積された電荷を放電する第１スイッチ手段と、
前記第１補正信号の第２論理レベルに対応して前記第１電荷貯蔵手段に電荷を充電する第２スイッチ手段と、
前記第２補正信号の第１論理レベルに対応して前記第２電荷貯蔵手段に蓄積された電荷を放電する第３スイッチ手段と、
前記第２補正信号の第２論理レベルに対応して前記第２電荷貯蔵手段に電荷を充電する第４スイッチ手段と
を更に備えることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
バイアス信号に応答して所定の基準電流を出力する基準電流生成部と、
該基準電流に連動する所定の第１電流を前記第２スイッチ手段から前記第１スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第１バイアス電流提供部と、
前記基準電流に連動する所定の第２電流を前記第４スイッチ手段から前記第３スイッチ手段に流すため、前記バイアス信号に応答してイネーブルされる第２バイアス電流提供部と
を更に備えることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
第１出力クロックの所定の基準遷移時点と第２出力クロックの所定の基準遷移時点との間隔に対応する第１補正信号を生成するステップと、
前記第２出力クロックの基準遷移時点と前記第１出力クロックの基準遷移時点との間隔に対応する第２補正信号を生成するステップと、
前記第１補正信号に対応する電荷量を第１電荷貯蔵手段に蓄積するステップと、
前記第２補正信号に対応する電荷量を第２電荷貯蔵手段に蓄積するステップと、
第１クロックを受信し、前記第１電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第１出力クロックを生成するステップと、
第２クロックを受信し、前記第２電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第２出力クロックを生成するステップと
を含むことを特徴とする半導体装置の駆動方法。
【請求項３１】
前記第１補正信号を生成するステップが、
前記第１出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第１基準パルスを出力するステップと、
前記第２出力クロックの前記基準遷移時点としての所定の第１遷移時点を基準として生成された第２基準パルスを出力するステップと、
前記第１基準パルスに応答して第１電位状態に遷移し、前記第２基準パルスに応答して第２電位状態に遷移する前記第１補正信号を生成するステップと
を含むことを特徴とする請求項３０に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路におけるクロック信号（以下、単にクロックとも称する）のデューティ補正回路に関する。
【背景技術】
【０００２】
様々な機能を果たす複数の半導体装置を備えるシステムにおいて、半導体メモリ装置は、データを格納する装置である。半導体メモリ装置は、データ処理装置、例えば、中央処理装置から入力されたアドレスに対応するデータをデータ要求装置に出力したり、データ処理装置から伝達されたデータを、そのデータと共に入力されたアドレスに対応して半導体メモリ装置の単位セルに格納する。
【０００３】
システムの動作速度の高速化に伴い、そのシステムに備えられるデータ処理装置が半導体メモリ装置に要求するデータの入出力速度もますます高速化している。しかし、これまでの半導体集積回路の技術開発過程において、データ処理装置の動作速度の高速化に対し、データ処理装置とデータのやり取りを行う半導体メモリ装置のデータの入出力速度は、データ処理装置の速度に追いつかない状態である。
【０００４】
半導体メモリ装置のデータの入出力速度を、データ処理装置が要求する水準まで引き上げるため、様々な形態の半導体メモリ装置が開発されている。これまでに最も広く用いられてきた半導体メモリ装置として、データ処理装置が配置されたシステムから提供されるシステムクロックを受信した後、システムクロックの周期毎にデータを出力させる同期式メモリ装置が提案されている。同期式メモリ装置は、システムクロックを受信し、受信したシステムクロックの周期に対応してデータ処理装置にデータを出力したり、データ処理装置からシステムクロックの周期毎にデータを受信する。しかし、同期式メモリ装置によってもデータ処理装置の動作速度に追いつかなかったことから、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）同期式メモリ装置が開発されるようになった。ＤＤＲ同期式メモリ装置は、システムクロックが遷移するたびにデータを出力又は受信する。すなわち、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期させてデータを出力又は受信する。
【０００５】
このようなＤＤＲ半導体メモリ装置のように、システムクロックの立ち上がりエッジ及び立ち下がりエッジにデータを出力するためには、ＤＤＲ半導体メモリ装置に入力されるシステムクロックのデューティ比が５０％を維持していなければならない。システムクロックのデューティ比が５０％にならなければ、システムクロックの立ち上がりエッジに同期させてデータを出力する動作と、立ち下がりエッジに同期させてデータを出力する動作との処理マージンが異なってしまう。システムクロックの周波数が高くなっている状況で、どちらか一方の動作処理マージンが不足するということは、データの安定した処理が困難になることを意味する。
【０００６】
したがって、ＤＤＲ半導体メモリ装置は、入力されたシステムクロックのデューティ比が５０％にならなかったときは５０％に補正するデューティ補正回路を備えている。ＤＤＲ半導体メモリ装置は、システムクロックが内部に伝達されてからデータを出力させるまでの遅延時間を補償するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備えている。ＤＬＬ回路は、システムクロックの遅延を一定値に固定した遅延固定クロックを出力するが、半導体メモリ装置は、遅延固定クロックに同期させてデータを出力すると、半導体メモリ装置の外部では、データが、システムクロックの遷移に正確に同期して出力されたようにみえる。一般的に、ＤＤＲ半導体メモリ装置のデューティ補正回路は、ＤＬＬ回路から出力される遅延固定クロックのデューティ比を補償する役割を果たす。
【０００７】
また、半導体メモリ装置がシステムクロックを内部的に用いる場合も、デューティ補正回路によって予めデューティ補正されたクロックを用いることができる。デューティ補正回路は、種々の半導体装置においてクロックのデューティ比の補正に用いることができる。
【０００８】
従来のデューティ補正回路は、クロック及びその反転クロックを用いて各クロックのデューティ比を調整する動作を行う。システムクロックの周波数が非常に高い場合、システムクロックのデューティ比を調整して、その調整されたクロックを反転させる過程で発生する遅延時間も相対的に短くなる。したがって、デューティ補正回路は、クロック及びその反転クロックをそれぞれデューティ補正するものである。
【０００９】
しかしながら、この過程において、クロック及びその反転クロックの位相が１８０度にならずにずれてしまう現象が生じ得る。この場合、デューティ補正回路から出力されるクロック及びその反転クロックを用いて半導体装置が動作すると、半導体装置は、正確に所定の一定周期毎に、すなわち、システムクロックの遷移時点毎に定められた動作を行うことができない。例えば、半導体メモリ装置が、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを出力する動作において、デューティ補正されたシステムクロック及びその反転クロックの位相差が１８０度にならなければ、データが一定周期毎に出力されず、不規則に出力され得る。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、デューティ補正クロック及びその反転クロックが実質的に正確に１８０度の位相差を有して出力可能な半導体装置のデューティ補正回路を提供することにある。
【００１１】
本発明の他の目的は、デューティ補正クロック及びその反転クロックが１８０度の位相差を有して出力可能な半導体装置のデューティ補正回路を備えたＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、第１クロックと、第２クロックと、前記第１、第２クロックのデューティ比を補正するための信号である補正信号とを受信し、前記補正信号に基づいて前記第１、第２クロックのデューティ比を補正したクロック信号である第１出力クロック及び第２出力クロックを出力するデューティ比補正回路と、前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成して前記デューティ比補正回路に出力するクロックエッジ検出部とを備える半導体装置を提供する。
【００１３】
本発明は、第１クロックと、第２クロックと、前記第１、第２クロックのデューティ比を補正するための信号である補正信号とを受信し、前記補正信号に基づいて前記第１、第２クロックのデューティ比を補正したクロック信号である第１出力クロック及び第２出力クロックを出力するステップと、前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成して前記デューティ比補正回路に出力するステップとを含む半導体装置の駆動方法を提供する。
【００１４】
本発明は、第１クロック及び第２クロックを受信して前記第１、第２クロックの遷移時点の遅延量を固定する遅延固定動作を行うことにより、遅延固定クロック及びその反転クロックを出力する際、そのデューティ比を補正信号に基づいて補正してデューティ比が補正された第１出力クロック及び第２出力クロックを形成し、出力するＤＬＬ回路と、該ＤＬＬ回路から出力される前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に相当する情報をもつ前記補正信号を形成するクロックエッジ検出部と、前記第１出力クロック及び第２出力クロックを用いてデータを出力するデータ出力回路とを備える半導体装置を提供する。
【００１５】
本発明は、第１クロック及び第２クロックを受信して遅延量を固定する遅延固定動作を行い、遅延固定された第１クロック及び第２クロックを出力するステップと、前記遅延固定された第１クロック及び第２クロックを受信し、補正信号に基づいてデューティ比を補正してデューティ比が補正された第１出力クロック及び第２出力クロックを出力するステップと、前記第１出力クロックの所定の基準遷移時点と前記第２出力クロックの所定の基準遷移時点との間隔に対応する補正信号を形成するステップと、前記デューティ比が補正された第１出力クロック及び第２出力クロックを用いてデータを出力するステップとを含む半導体装置の駆動方法を提供する。
【００１６】
本発明は、第１出力クロックの所定の基準遷移時点と第２出力クロックの所定の基準遷移時点との間隔に対応する第１補正信号を生成する第１補正信号生成部と、前記第２出力クロックの基準遷移時点と前記第１出力クロックの基準遷移時点との間隔に対応する第２補正信号を生成する第２補正信号生成部と、前記第１補正信号に対応する電荷量を蓄積する第１電荷貯蔵手段と、前記第２補正信号に対応する電荷量を蓄積する第２電荷貯蔵手段と、第１クロックを受信し、前記第１電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第１出力クロックを生成する第１クロック生成部と、第２クロックを受信し、前記第２電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第２出力クロックを生成する第２クロック生成部とを備える半導体装置を提供する。
【００１７】
本発明は、第１出力クロックの所定の基準遷移時点と第２出力クロックの所定の基準遷移時点との間隔に対応する第１補正信号を生成するステップと、前記第２出力クロックの基準遷移時点と前記第１出力クロックの基準遷移時点との間隔に対応する第２補正信号を生成するステップと、前記第１補正信号に対応する電荷量を第１電荷貯蔵手段に蓄積するステップと、前記第２補正信号に対応する電荷量を第２電荷貯蔵手段に蓄積するステップと、第１クロックを受信し、前記第１電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第１出力クロックを生成するステップと、第２クロックを受信し、前記第２電荷貯蔵手段に蓄積された電荷量に対応してデューティ比を補正して前記第２出力クロックを生成するステップとを含む半導体装置の駆動方法を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付した図面を用いて本発明の好ましい実施形態を説明する。
【００１９】
図１は、半導体装置のデューティ補正回路のブロック図である。
同図を参照して説明すると、デューティ補正回路は、デューティ比補正部１０と、デューティ比検出部２０とを備える。
【００２０】
デューティ比補正部１０は、入力された第１クロックＣＬＫＩＮ及び第２クロックＣＬＫＩＮＢを受信し、デューティ比が補正されたデューティ比補正クロックＣＬＫ、ＣＬＫＢを生成する。デューティ比検出部２０は、デューティ比補正クロックＣＬＫ、ＣＬＫＢのデューティ比のずれの程度を検出し、デューティ比補正部１０がデューティ比を補正するように制御する。
【００２１】
ＤＤＲ２同期式半導体メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジの双方にデータを出力させるため、システムクロックのデューティ比を調整することは非常に重要である。最近開発されている半導体メモリ装置は、入力されたクロック及びその反転クロックのデューティ比を内部的に調整する回路を備えている。しかし、デューティ比を調整するデューティ補正回路を用いてデューティ比を調整した互いに反転されたクロックを得たとしても、これら２つのクロックの位相差が正確に１８０度にならないことがあり得る。これは、デューティ補正回路が、第１クロックＣＬＫＩＮ及びその反転クロックの第２クロックＣＬＫＩＮＢのデューティ比をそれぞれ調整する過程で、互いの位相が１８０度からずれてしまうからである。したがって、デューティ補正回路から出力される互いの位相差を１８０度に維持することが必要である。デューティ補正回路から出力されるクロックは、半導体装置のデータの出力などの動作において基準となるクロックである。これら基準クロックの位相差を１８０度に維持しなければ、半導体メモリ装置が、２つの基準クロックに対してそれぞれの動作を行う際に同じ動作マージンを維持することができない。
【００２２】
近年は、デューティ補正回路から出力されるクロック及びその反転クロックの位相差を１８０度に調整するため、ＤＬＬやＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などを用いている。しかし、この場合、ＤＬＬ回路やＰＬＬ回路などを別途に配置しなければならないことから、回路面積が増加する問題が発生する。
【００２３】
本発明は、出力される２つのクロックの位相差が１８０度となるデューティ補正回路を提案する。以下において、「デューティ比を補正する」とは、「出力される２つのクロックの基準遷移時点の位相差を１８０度に補正する」ことを意味する。
【００２４】
図２は、本発明の実施形態に係る半導体装置のデューティ補正回路のブロック図である。
同図に示すように、本実施形態に係る半導体装置のデューティ補正回路は、デューティ補正ブロック１０００と、クロックエッジ検出部１００とを備える。デューティ補正ブロック１０００は、デューティ比検出部２００と、デューティ比補正部３００とを備える。クロックエッジ検出部１００は、第１出力クロックＣＬＫ’の基準遷移時点と第２出力クロックＣＬＫＢ’の基準遷移時点との間隔に対応する補正信号ＨＰ＿ＵＰ（本発明で言う第１補正信号）、補正信号ＨＰ＿ＤＮ（本発明で言う第２補正信号）を生成する。デューティ比検出部２００は、第１補正信号ＨＰ＿ＵＰの論理レベル（例えば、ローレベル）に対応する第１補正値Ａと、第２補正信号ＨＰ＿ＤＮの論理レベル（例えば、ローレベル）に対応する第２補正値Ｂとを生成する。デューティ比補正部３００は、第１クロックＣＬＫ及び第２クロックＣＬＫＢを受信し、第１補正値Ａ及び第２補正値Ｂに基づいてデューティ比を補正し、デューティ比が補正された第１出力クロックＣＬＫ’及び第２出力クロックＣＬＫＢ’を出力する。ここで、第１クロックＣＬＫ及び第２クロックＣＬＫＢは、外部から半導体装置に入力されるクロック、外部から半導体装置に入力後にバッファリングされるクロック、半導体装置のＤＬＬ回路から出力される遅延固定クロックなど、デューティ補正が必要な全てのクロックであり得る。また、ここで、「デューティ比を補正する」とは、上述のように、２つのクロックの立ち上がりエッジ同士又は立ち下がりエッジ同士の位相差を１８０度に補正することを意味する。
【００２５】
図３は、図２に示すクロックエッジ検出部の回路図である。
同図に示すクロックエッジ検出部１００は、第１パルス生成部１１０と、第２パルス生成部１２０と、第１補正信号生成部１３０と、第２補正信号生成部１４０とを備える。第１パルス生成部１１０は、第１出力クロックＣＬＫ’の第１遷移時点を基準として生成された第１基準パルスＲＰ１を出力する。このため、第１パルス生成部１１０は、インバータＩ１〜Ｉ５と、ＮＡＮＤゲートＮＤ１とを備える。第２パルス生成部１２０は、第２出力クロックＣＬＫＢ’の第１遷移時点を基準として生成された第２基準パルスＲＰ２を出力する。このため、第２パルス生成部１２０は、インバータＩ６〜Ｉ１０と、ＮＡＮＤゲートＮＤ２とを備える。第１補正信号生成部１３０は、第１基準パルスＲＰ１に応答してハイレベルに立ち上がり、第２基準パルスＲＰ２に応答してローレベルに立ち下がる第１補正信号ＨＰ＿ＵＰを生成する。このため、第１補正信号生成部１３０は、ＭＯＳトランジスタＴ１、Ｔ２と、インバータＩ１１、Ｉ１３、Ｉ１４とを備える。第２補正信号生成部１４０は、第２基準パルスＲＰ２に応答してハイレベルに立ち上がり、第１基準パルスＲＰ１に応答してローレベルに立ち下がる第２補正信号ＨＰ＿ＤＮを生成する。このため、第２補正信号生成部１４０は、ＭＯＳトランジスタＴ３、Ｔ４と、インバータＩ１５、Ｉ１６、Ｉ１７とを備える。
【００２６】
図４は、図２に示すデューティ比検出部の回路図である。
同図を参照して説明すると、デューティ比検出部２００は、第１補正値Ａに対応する電荷量を蓄積する第１キャパシタＣ１と、第２補正値Ｂに対応する電荷量を蓄積する第２キャパシタＣ２と、基準電流を出力する基準電流生成部２１０と、第１補正信号ＨＰ＿ＵＰに応答して第１キャパシタＣ１を充放電する第１充放電部２２０と、第２補正信号ＨＰ＿ＤＮに応答して第２キャパシタＣ２を充放電する第２充放電部２３０とを備える。
【００２７】
基準電流生成部２１０は、バイアス信号ＢＩＡＳＰに応答して基準電流を出力する回路である。このため、基準電流生成部２１０は、バイアス信号ＢＩＡＳＰに応答してターンオンされるＭＯＳトランジスタＴ８と、ダイオード接続されたＭＯＳトランジスタＴ１１と、常にターンオン状態を維持するＭＯＳトランジスタＴ５、Ｔ１４とを備える。ＭＯＳトランジスタＴ５、Ｔ１４は、第１充放電部２２０及び第２充放電部２３０に備えられる直列接続された４つのＭＯＳトランジスタと、パターンの形態を合わせるためのものである。
【００２８】
第１充放電部２２０は、第１補正信号ＨＰ＿ＵＰのハイレベルに対応して第１キャパシタＣ１に蓄積された電荷を放電するスイッチ用ＭＯＳトランジスタＴ１５と、第１補正信号ＨＰ＿ＵＰのローレベルに対応して第１キャパシタＣ１に電荷を充電するスイッチ用ＭＯＳトランジスタＴ６と、基準電流に連動する電流をスイッチ用ＭＯＳトランジスタＴ６からスイッチ用ＭＯＳトランジスタＴ１５に流すため、バイアス信号ＢＩＡＳＰに応答してイネーブルされる第１バイアス電流提供部２２１とを備える。第１バイアス電流提供部２２１は、バイアス信号ＢＩＡＳＰに応答してターンオンされるＭＯＳトランジスタＴ９と、ダイオード接続されたＭＯＳトランジスタＴ１２とを備える。
【００２９】
第２充放電部２３０は、第２補正信号ＨＰ＿ＤＮのハイレベルに対応して第２キャパシタＣ２に蓄積された電荷を放電するスイッチ用ＭＯＳトランジスタＴ１６と、第２補正信号ＨＰ＿ＤＮのローレベルに対応して第２キャパシタＣ２に電荷を充電するスイッチ用ＭＯＳトランジスタＴ７と、基準電流に連動する電流をスイッチ用ＭＯＳトランジスタＴ７からスイッチ用ＭＯＳトランジスタＴ１６に流すため、バイアス信号ＢＩＡＳＰに応答してイネーブルされる第２バイアス電流提供部２３１とを備える。第２バイアス電流提供部２３１は、バイアス信号ＢＩＡＳＰに応答してターンオンされるＭＯＳトランジスタＴ１０と、ダイオード接続されたＭＯＳトランジスタＴ１３とを備える。
【００３０】
図５は、図２に示すデューティ比補正部の回路図である。
同図を参照して説明すると、デューティ比補正部３００は、一側が電源電圧ＶＤＤに接続された第１抵抗Ｒａと、一側が電源電圧ＶＤＤに接続された第２抵抗Ｒｂと、第１クロックＣＬＫに応答してターンオンされ、一側が第１抵抗Ｒａの他側に接続されたＭＯＳトランジスタＴ１７と、第２補正値Ｂに基づいてターンオン時間（いわゆるターンオフ状態からターンオン状態に変化するのに要する時間）が決定され、ＭＯＳトランジスタＴ１７の他側と接地電圧ＶＳＳとの間に接続されたＭＯＳトランジスタＴ１９と、第２クロックＣＬＫＢに応答してターンオンされ、一側が第２抵抗Ｒｂの他側に接続されたＭＯＳトランジスタＴ１８と、第１補正値Ａに基づいてターンオン時間が決定され、ＭＯＳトランジスタＴ１８の他側と接地電圧ＶＳＳとの間に接続されたＭＯＳトランジスタＴ２０とを備える。また、ＭＯＳトランジスタＴ１９、Ｔ２０は、各々の補正値Ａ、Ｂに応じて、ターンオン時に流れる電流の量（ドレイン・ソース）が調整される。
【００３１】
図６は、図２に示すデューティ補正回路の動作を示すタイミング図である。図２〜図６を参照して、本実施形態に係るデューティ補正回路の動作を説明する。本実施形態に係るデューティ補正回路の最大の特徴は、クロックエッジ検出部１００が、第１出力クロックＣＬＫ’及び第２出力クロックＣＬＫＢ’の遷移タイミングを検出して測定し、その検出された結果に基づき、第１出力クロックＣＬＫ’及び第２出力クロックＣＬＫＢ’の位相を補正することである。すなわち、第１出力クロックＣＬＫ’及び第２出力クロックＣＬＫＢ’の立ち上がりエッジの位相差が１８０度になるようにするものである。
【００３２】
クロックエッジ検出部１００は、第１出力クロックＣＬＫ’の遷移タイミング及び第２出力クロックＣＬＫＢ’の遷移タイミングの幅を検出し、それに対応する補正信号ＨＰ＿ＵＰ、ＨＰ＿ＤＮを生成する。ここで、クロックエッジ検出部１００は、第１出力クロックＣＬＫ’の立ち上がりエッジのタイミング及びその反転クロックの第２出力クロックＣＬＫＢ’の立ち上がりエッジのタイミングを検出し、補正信号ＨＰ＿ＵＰ、ＨＰ＿ＤＮを生成する。第１パルス生成部１１０は、第１出力クロックＣＬＫ’の立ち上がりエッジに対応して生成される第１基準パルスＲＰ１を生成し、第２パルス生成部１２０は、第２出力クロックＣＬＫＢ’の立ち上がりエッジに対応して生成される第２基準パルスＲＰ２を生成する。第１補正信号生成部１３０は、第１基準パルスＲＰ１の遷移に応答して立ち上がり、第２基準パルスＲＰ２の遷移に応答して立ち下がる第１補正信号ＨＰ＿ＵＰを生成する。第２補正信号生成部１４０は、第１基準パルスＲＰ１の遷移に応答して立ち下がり、第２基準パルスＲＰ２の遷移に応答して立ち上がる第２補正信号ＨＰ＿ＤＮを生成する。
【００３３】
デューティ比検出部２００の基準電流生成部２１０は、バイアス信号ＢＩＡＳＰに応答してＭＯＳトランジスタＴ５、Ｔ８、Ｔ１１、Ｔ１４を通過する基準電流を生成する。第１充放電部２２０は、第１補正信号ＨＰ＿ＵＰのローレベル期間幅に対応して第１キャパシタＣ１に電荷を充電し、第１補正信号ＨＰ＿ＵＰのハイレベル期間幅に対応して第１キャパシタＣ１に蓄積された電荷を放電する。第２充放電部２３０は、第２補正信号ＨＰ＿ＤＮのローレベル期間幅に対応して第２キャパシタＣ２に電荷を充電し、第２補正信号ＨＰ＿ＤＮのハイレベル期間幅に対応して第２キャパシタＣ２に蓄積された電荷を放電する。
【００３４】
したがって、図６に示すように、第１補正信号ＨＰ＿ＵＰのハイレベルよりもローレベル期間幅が大きい場合、第１キャパシタＣ１に充電される電荷量が増加し、それにより、第１補正値、すなわち、第１キャパシタＣ１に印加される電圧レベルが高くなる。また、第２補正信号ＨＰ＿ＤＮのローレベルよりもハイレベル期間幅が大きい場合、第２キャパシタＣ２に充電される電荷量が減少し、それにより、第２補正値、すなわち、第２キャパシタＣ２に印加される電圧レベルが低くなる。
【００３５】
デューティ比補正部３００は、第１クロックＣＬＫのハイレベル期間及び第２補正値Ｂに対応して第２出力クロックＣＬＫＢ’を生成し、第２クロックＣＬＫＢのハイレベル期間及び第１補正値Ａに対応して第１出力クロックＣＬＫ’を生成する。ここで、第１補正値Ａ及び第２補正値Ｂの相対的な変化量は、第１クロックＣＬＫ及び第２クロックＣＬＫＢの位相差が、１８０度からどの程度のずれを有するかを示している。したがって、デューティ比補正部３００において、第１補正値Ａ及び第２補正値Ｂに基づいて第１クロックＣＬＫ及び第２クロックＣＬＫＢのデューティ比を補正すると、第１出力クロックＣＬＫ’及び第２出力クロックＣＬＫＢ’の位相差は１８０度になる。
【００３６】
また、本発明に係るデューティ補正回路を同期式半導体メモリ装置などに用いられるＤＬＬ回路に適用可能である。ＤＬＬ回路は、半導体装置が、入力されたクロックの遷移タイミングに正確に同期させてデータを出力できるように、入力されたクロックの内部遅延を補償する遅延固定動作によって遅延固定された遅延固定クロックを生成する回路である。ＤＬＬ回路は、入力されたシステムクロックをどれくらい遅延させれば、外部から入力されるシステムクロックの遷移タイミングに正確に同期させてデータを出力できるかを計算し、これに基づき、遅延固定クロックを生成する。
【００３７】
ＤＬＬ回路は、位相比較器、遅延ラインなどを備えて遅延固定動作を行うことにより、遅延固定クロックを出力する。一般的に、ＤＬＬ回路は、遅延固定クロック及びその反転クロックを共に生成するが、これら２つのクロックのデューティ比がずれてしまい、互いの位相差が１８０度にならない場合、半導体メモリ装置は、信頼性があるように所定のタイミング毎にデータを出力することができない。
【００３８】
上記デューティ補正回路をＤＬＬ回路に適用し、ＤＬＬ回路の遅延固定クロックのデューティ比を調整すると、ＤＬＬ回路から出力される遅延固定クロック及びその反転クロックは、互いの位相差を１８０度に維持することができる。したがって、半導体メモリ装置は、より信頼性あるように所定のタイミング毎にデータを出力することができる。
【００３９】
図７は、上記デューティ補正回路をＤＬＬ回路に適用した例を示すブロック図である。
同図に示すように、ＤＬＬ回路は、クロックバッファ１１と、遅延部１２と、遅延モデル１４と、位相比較部１５と、遅延制御部１６と、ＤＬＬクロックドライバ１７と、デューティ補正回路１８とを備える。図７に示すＤＬＬ回路は、一般的に当業者にとって周知のＤＬＬ回路であるため、動作に関する詳細な説明は省略する。ただし、図２に示すデューティ補正回路が、図７のデューティ補正回路１８に適用されている。すなわち、デューティ補正回路１８は、ＤＬＬクロックドライバ１７から出力される遅延固定された第１クロック及び第２クロックのデューティ比を補正し、データ出力ブロック１９に伝達する。したがって、デューティ補正回路１８から出力される２つのクロックは、各遷移毎に互いの位相差を１８０度に維持した状態でデータ出力ブロック１９に入力されるため、データ出力ブロック１９がデータＤＡＴＡを外部に出力する際、より正確な所定のタイミングでデータを出力することができる。
【００４０】
その他、図７とは異なり、デューティ補正回路が通常のＤＬＬ回路に入力されるクロックのデューティ比を補正し、このデューティ比補正クロックを通常のＤＬＬに出力するようにしてもよい。この場合、クロックバッファ１１の出力を入力としてデューティ比を補正した後、遅延部１２及び位相比較部１５に出力する。これは、図７のデューティ補正回路１８をクロックバッファ１１の直後に設けることに相当する。これにより、外部から入力されるシステムクロックＥＸＴＣＬＫ及びその反転クロックのデューティ比が一致しない場合、これを上記デューティ補正回路によってデューティ比を調整した後、ＤＬＬ回路に伝達することができる。ＤＬＬ回路が遅延固定動作を行うことにより、一層正確に遅延量が固定された第１クロック及び第２クロックを生成することができる。
【００４１】
上記実施形態によれば、ＤＬＬ回路やＰＬＬ回路などを用いなくても、第１クロック及び第２クロックの位相差が実質的に１８０度になるクロックを容易に生成することができる。
【００４２】
また、上記実施形態によれば更に、第１クロック及び第２クロックの位相差が実質的に１８０度になるクロックを容易に生成することができるため、これを半導体メモリ装置などに用いると、データ処理タイミング、データの出力タイミングなどを信頼性あるように維持することができる。
【００４３】
以上、本発明は、上記した実施形態及び添付した図面に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な置換、変形及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって自明である。
【図面の簡単な説明】
【００４４】
【図１】半導体装置のデューティ補正回路のブロック図である。
【図２】本発明の実施形態に係る半導体装置のデューティ補正回路のブロック図である。
【図３】図２に示すクロックエッジ検出部の回路図である。
【図４】図２に示すデューティ比検出部の回路図である。
【図５】図２に示すデューティ比補正部の回路図である。
【図６】図２に示すデューティ補正回路の動作を示すタイミング図である。
【図７】図２のデューティ補正回路をＤＬＬ回路に適用した例を示すブロック図である。
【符号の説明】
【００４５】
１００      クロックエッジ検出部
２００      デューティ比検出部
３００      デューティ比補正部
【図１】
2009065633.tif 000003
【図２】
2009065633.tif 000004
【図３】
2009065633.tif 000005
【図４】
2009065633.tif 000006
【図５】
2009065633.tif 000007
【図６】
2009065633.tif 000008
【図７】
2009065633.tif 000009