(57)【要約】      （修正有）【課題】金属と炭化珪素間のコンタクト抵抗を低減する炭化珪素半導体基板を用いた炭化珪素半導体素子を提供する。【解決手段】炭化珪素半導体基板と、その主面上に設けられた、炭化珪素半導体からなる第１導電型のドリフト層１０２と、前記炭化珪素半導体からなるエピタキシャル層１０５と、前記ドリフト層１０２内に設けられた第２導電型のウェル領域１０５と、前記ウェル領域１０５内に設けられた第１導電型の高濃度不純物領域１０８と、前記ウェル領域１０５内に設けられた第２導電型のコンタクト領域１０９と、前記エピタキシャル層１１５内に設けられた高密度欠陥領域１１５ａと、前記高密度欠陥領域１１５ａ上に設けられた第１オーミック電極１１２とを備え、前記高密度欠陥領域１１５ａの転位欠陥密度は、前記高濃度不純物領域１０８及び前記コンタクト領域１０９の転位欠陥密度よりも高くなっている。【選択図】図１
2009266970.tif 000002
【特許請求の範囲】
【請求項１】
対向する一対の主面を有する炭化珪素半導体基板と、
前記炭化珪素半導体基板の一方の主面上に設けられており、炭化珪素半導体からなる第１導電型のドリフト層と、
前記ドリフト層上に設けられた、前記炭化珪素半導体からなるエピタキシャル層と、
前記エピタキシャル層に接するように前記ドリフト層内に設けられた第２導電型のウェル領域と、
前記エピタキシャル層と接するように前記ウェル領域内に設けられた第１導電型の高濃度不純物領域と、
前記エピタキシャル層と接するように前記ウェル領域内に設けられた第２導電型のコンタクト領域と、
前記高濃度不純物領域および前記コンタクト領域の少なくとも一方と接するように、前記エピタキシャル層内に設けられた高密度欠陥領域と、
前記高密度欠陥領域上に設けられた第１オーミック電極と、
を備え、前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている、炭化珪素半導体素子。
【請求項２】
少なくとも前記ウェル領域上であって、前記エピタキシャル層内に設けられたチャネル領域と、
前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記炭化珪素半導体基板の他方の主面に設けられた第２オーミック電極と、
を備えた請求項１に記載の炭化珪素半導体素子。
【請求項３】
前記エピタキシャル層において、前記高密度欠陥領域の転位欠陥密度は、前記チャネル領域の転位欠陥密度よりも高くなっている請求項２に記載の炭化珪素半導体素子。
【請求項４】
前記チャネル領域は蓄積型チャネルである請求項３に記載の炭化珪素半導体素子。
【請求項５】
前記チャネル領域は反転型チャネルである請求項３に記載の炭化珪素半導体素子。
【請求項６】
前記高密度欠陥領域は、前記第１オーミック電極と接する表面に三角形状欠陥を有する請求項３に記載の炭化珪素半導体素子。
【請求項７】
前記高密度欠陥領域は、前記第１オーミック電極と接する前記表面の前記三角形状欠陥の頂点の位置に凹部を有する請求項６に記載の炭化珪素半導体素子。
【請求項８】
前記三角形状の欠陥の底面の垂線は前記炭化珪素半導体基板のオフ角方向に略平行である請求項７に記載の炭化珪素半導体素子。
【請求項９】
前記炭化珪素半導体基板の一対の主面は（０００１）面である請求項１から８のいずれかに記載の炭化珪素半導体素子。
【請求項１０】
前記炭化珪素半導体基板の一対の主面は、＜１１−２０＞方向に対して３°から５°のオフ角を有する請求項１から８のいずれかに記載の炭化珪素半導体素子。
【請求項１１】
対向する一対の主面を有する炭化珪素半導体基板の一方の主面上に、炭化珪素半導体からなる第１導電型のドリフト層を形成する工程（Ａ）と、
イオン注入によって、前記ドリフト層の一部に第２導電型のウェル領域を形成する工程（Ｂ）と、
前記イオン注入によって、前記ウェル領域内の一部に第１導電型の高濃度不純物領域および第２導電型のコンタクト領域を形成する工程（Ｃ）と、
前記高濃度不純物領域の表面および前記コンタクト領域の表面の少なくとも一方の一部に複数の凹部を形成する工程（Ｄ）と、
前記凹部が形成された前記高濃度不純物領域の表面および前記凹部が形成された前記コンタクト領域の表面を少なくとも覆うように炭化珪素半導体をエピタキシャル成長させ、これにより、前記凹部が形成された前記高濃度不純物領域の表面および前記凹部が形成された前記コンタクト領域の表面の少なくとも一方の一部上に位置する高密度欠陥領域を含むエピタキシャル層を形成する工程（Ｅ）と、
を包含する炭化珪素半導体素子の製造方法。
【請求項１２】
前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている請求項１１に記載の炭化珪素半導体素子の製造方法。
【請求項１３】
前記工程（Ｅ）において、前記ウェル層の表面の一部をさらに覆うように前記エピタキシャル層を形成する請求項１１に記載の炭化珪素半導体素子の製造方法。
【請求項１４】
前記工程（Ｄ）において、ドライエッチングにより前記複数の凹部を形成する請求項１１に記載の炭化珪素半導体素子の製造方法。
【請求項１５】
前記エピタキシャル層の前記高密度欠陥領域の少なくとも一部に接する第１オーミック電極を形成する工程と、
前記第１オーミック電極が設けられた前記炭化珪素半導体基板を熱処理する工程と、
前記エピタキシャル層の前記ウェル層上に位置する領域上に絶縁層を形成する工程と、
前記絶縁層上にゲート電極を形成する工程と、
前記炭化珪素半導体基板の他方の主面に第２オーミック電極を形成する工程と、
をさらに包含する請求項１３に記載の炭化珪素半導体素子の製造方法。
【請求項１６】
対向する一対の主面を有する炭化珪素半導体基板の一方の主面上に、炭化珪素半導体からなる第１導電型のドリフト層を形成する工程（Ａ）と、
イオン注入によって、前記ドリフト層の一部に第２導電型のウェル領域を形成する工程（Ｂ）と、
前記ウェル領域の表面の一部に複数の凹部を形成する工程（Ｃ）と、
前記複数の凹部が形成された前記ウェル領域の表面を少なくとも覆うように、前記ドリフト層上に炭化珪素半導体層をエピタキシャル成長し、これにより、前記複数の凹部が形成された前記ウェル領域の表面上に位置する高密度欠陥領域を含むエピタキシャル層を形成する工程（Ｄ）と、
イオン注入によって、少なくとも前記エピタキシャル層の前記高密度欠陥領域の下方に位置する前記ウェル領域の一部に第１導電型の高濃度不純物領域および第２導電型のコンタクト領域の少なくとも一方の一部が位置するように、前記ウェル領域内に前記高濃度不純物領域および前記コンタクト領域を形成する工程（Ｅ）と、
を包含する炭化珪素半導体素子の製造方法。
【請求項１７】
前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている請求項１６に記載の炭化珪素半導体素子の製造方法。
【請求項１８】
前記工程（Ｄ）において、前記ウェル領域の表面の前記凹部が形成されていない領域の少なくとも一部をさらに覆うように前記エピタキシャル層を形成する請求項１６に記載の炭化珪素半導体素子の製造方法。
【請求項１９】
前記工程（Ｃ）において、ドライエッチングにより前記複数の凹部を形成する請求項１６に記載の炭化珪素半導体素子の製造方法。
【請求項２０】
前記エピタキシャル層の前記高密度欠陥領域の少なくとも一部に接する第１オーミック電極を形成する工程と、
前記第１オーミック電極が設けられた前記炭化珪素半導体基板を熱処理する工程と、
前記エピタキシャル層の前記ウェル領域上に位置する領域上に絶縁層を形成する工程と、
前記絶縁層上にゲート電極を形成する工程と、
前記炭化珪素半導体基板の他方の主面に第２オーミック電極を形成する工程と、
をさらに包含する請求項１８に記載の炭化珪素半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド、ＳｉＣ）は、珪素（Ｓｉ）に比べて大きいバンドギャップ、および、高い絶縁破壊電界強度を備えており、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素には、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプが存在する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているのは、４Ｈ−ＳｉＣである。
【０００３】
ＭＯＳＦＥＴなどの炭化珪素半導体素子を作製する場合、通常、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板が用いられる。４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）上には、炭化珪素半導体素子の活性領域となるエピタキシャル成長層が形成される。エピタキシャル成長層のうち選択された領域には、作製しようとする半導体素子の種類に応じて、導電型やキャリア濃度が制御された不純物ドープ層が形成される。不純物ドープ層は、例えばＭＯＳＦＥＴではｐ型ウェル領域やｎ+ソース領域として機能する。
【０００４】
図７を参照しながら、炭化珪素半導体を用いた従来技術による蓄積型チャネル構造の縦型パワーＭＯＳＦＥＴの構造を説明する。従来構造の縦型パワーＭＯＳＦＥＴ３００は、炭化珪素半導体基板３０１を備える。炭化珪素半導体基板３０１上には、ｎ型の伝導性を示すドーパントを供給しながら、エピタキシャル成長させたｎ型ドリフト層３０２が設けられている。ｎ型ドリフト層３０２の一部には、ｐ型ドーパントとなる不純物（例えばＡｌ）をイオン注入することにより形成されたｐ型ウェル領域３０５が設けられている。さらに、ｐ型ウェル領域３０５の一部には、ｎ型ドーパントとなる不純物（例えば窒素）をイオン注入することにより形成されたソース領域３０８と、ｐ型不純物をイオン注入することにより形成されたコンタクト領域３０９とが設けられている。
【０００５】
縦型パワーＭＯＳＦＥＴ３００は、少なくともウェル領域３０５上に設けられたｎ型蓄積チャネル層３０７をさらに備える。このｎ型蓄積チャネル層３０７は、ｎ型ドーパントを供給しながらエピタキシャル成長することにより形成されている。ウェル領域３０５上に半導体層をエピタキシャル成長後、ｎ型ドーパントをイオン注入により添加してもよい。蓄積チャネル層３０７上には、例えば熱酸化により形成されたゲート絶縁膜３１１が設けられ、ゲート絶縁膜３１１上にゲート電極３１３が形成されている。ソース領域３０８及びコンタクト領域３０９と接するようにソース電極３１２が形成され、炭化珪素半導体基板３０１の裏面にはドレイン電極３１４が設けられている。
【０００６】
半導体素子の電気特性のうち、低損失の度合いの指標となるオン抵抗は重要な特性である。しかしながら、バンドギャップの大きい炭化珪素は金属電極との障壁高さが大きいため、コンタクト抵抗も大きくなり、素子のオン抵抗を低減することが一般に困難である。このため、炭化珪素の優れた物性値から期待される電気特性を備えた半導体素子を実現することが困難であるという課題がある。
【０００７】
この課題を解決するために、例えば、特許文献１は、コンタクト領域の炭化珪素上にバンドギャップの小さいシリコンを堆積し、ヘテロ接合を形成することで、金属電極と炭化珪素との障壁高さを低減し、コンタクト抵抗を低減することを開示している。
【特許文献１】特開２００６−２７８９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１の方法によると、挿入されるシリコンと金属電極との障壁高さは低くなる。しかし、炭化珪素とシリコンとのヘテロ接合に格子間不整合に起因する高抵抗成分が新たに形成されるため、結局はコンタクト抵抗を低減することが難しい。また、炭化珪素上にシリコンからなる半導体層を形成する工程が必要となるため、このための設備が新たに必要となり、また、半導体素子の製造工程が複雑となる。
【０００９】
本発明は、このような従来技術の課題に鑑みてなされたものであり、炭化珪素半導体基板を用いた炭化珪素半導体素子において、金属と炭化珪素間のコンタクト抵抗を低減することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の炭化珪素半導体素子は、対向する一対の主面を有する炭化珪素半導体基板と、前記炭化珪素半導体基板の一方の主面上に設けられており、炭化珪素半導体からなる第１導電型のドリフト層と、前記ドリフト層上に設けられた、前記炭化珪素半導体からなるエピタキシャル層と、前記エピタキシャル層に接するように前記ドリフト層内に設けられた第２導電型のウェル領域と、前記エピタキシャル層と接するように前記ウェル領域内に設けられた第１導電型の高濃度不純物領域と、前記エピタキシャル層と接するように前記ウェル領域内に設けられた第２導電型のコンタクト領域と、前記高濃度不純物領域および前記コンタクト領域の少なくとも一方と接するように、前記エピタキシャル層内に設けられた高密度欠陥領域と、前記高密度欠陥領域上に設けられた第１オーミック電極とを備え、前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている。
【００１１】
ある好ましい実施形態において、炭化珪素半導体素子は、少なくとも前記ウェル領域上であって、前記エピタキシャル層内に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記炭化珪素半導体基板の他方の主面に設けられた第２オーミック電極とをさらに備える。
【００１２】
ある好ましい実施形態において、前記エピタキシャル層において、前記高密度欠陥領域の転位欠陥密度は、前記チャネル領域の転位欠陥密度よりも高くなっている。
【００１３】
ある好ましい実施形態において、前記チャネル領域は蓄積型チャネルである。
【００１４】
ある好ましい実施形態において、前記チャネル領域は反転型チャネルである。
【００１５】
ある好ましい実施形態において、前記高密度欠陥領域は、前記第１オーミック電極と接する表面に三角形状欠陥を有する。
【００１６】
ある好ましい実施形態において、前記高密度欠陥領域は、前記第１オーミック電極と接する前記表面の前記三角形状欠陥の頂点の位置に凹部を有する。
【００１７】
ある好ましい実施形態において、前記三角形状の欠陥の底面の垂線は前記炭化珪素半導体基板のオフ角方向に略平行である。
【００１８】
ある好ましい実施形態において、前記炭化珪素半導体基板の一対の主面は（０００１）面である。
【００１９】
ある好ましい実施形態において、前記炭化珪素半導体基板の一対の主面は、＜１１−２０＞方向に対して３°から５°のオフ角を有する。
【００２０】
本発明の炭化珪素半導体素子の製造方法は、対向する一対の主面を有する炭化珪素半導体基板の一方の主面上に、炭化珪素半導体からなる第１導電型のドリフト層を形成する工程（Ａ）と、イオン注入によって、前記ドリフト層の一部に第２導電型のウェル領域を形成する工程（Ｂ）と、前記イオン注入によって、前記ウェル領域内の一部に第１導電型の高濃度不純物領域および第２導電型のコンタクト領域を形成する工程（Ｃ）と、前記高濃度不純物領域の表面および前記コンタクト領域の表面の少なくとも一方の一部に複数の凹部を形成する工程（Ｄ）と、前記凹部が形成された前記高濃度不純物領域の表面および前記凹部が形成された前記コンタクト領域の表面を少なくとも覆うように炭化珪素半導体をエピタキシャル成長させ、これにより、前記凹部が形成された前記高濃度不純物領域の表面および前記凹部が形成された前記コンタクト領域の表面の少なくとも一方の一部上に位置する高密度欠陥領域を含むエピタキシャル層を形成する工程（Ｅ）とを包含する。
【００２１】
ある好ましい実施形態において、前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている。
【００２２】
ある好ましい実施形態において、前記工程（Ｅ）は、前記ウェル層の表面の一部をさらに覆うように前記エピタキシャル層を形成する。
【００２３】
ある好ましい実施形態において、前記工程（Ｄ）は、ドライエッチングにより前記複数の凹部を形成する。
【００２４】
ある好ましい実施形態において、炭化珪素半導体素子の製造方法は、前記エピタキシャル層の前記高密度欠陥領域の少なくとも一部に接する第１オーミック電極を形成する工程と、前記第１オーミック電極が設けられた炭化珪素半導体基板を熱処理する工程と、前記エピタキシャル層の前記ウェル層上に位置する領域上に絶縁層を形成する工程と、前記絶縁層上にゲート電極を形成する工程と、前記炭化珪素半導体基板の他方の主面に第２オーミック電極を形成する工程とをさらに包含する。
【００２５】
本発明の炭化珪素半導体素子の製造方法は、対向する一対の主面を有する炭化珪素半導体基板の一方の主面上に、炭化珪素半導体からなる第１導電型のドリフト層を形成する工程（Ａ）と、イオン注入によって、前記ドリフト層の一部に第２導電型のウェル領域を形成する工程（Ｂ）と、前記ウェル領域の表面の一部に複数の凹部を形成する工程（Ｃ）と、前記凹部が形成された前記ウェル領域の表面を少なくとも覆うように、前記ドリフト層上に炭化珪素半導体層をエピタキシャル成長し、これにより、前記凹部が形成された前記ウェル領域の表面上に位置する高密度欠陥領域を含むエピタキシャル層を形成する工程（Ｄ）と、イオン注入によって、少なくとも前記エピタキシャル層の前記高密度欠陥領域の下方に位置する前記ウェル領域の一部に第１導電型の高濃度不純物領域および第２導電型のコンタクト領域の少なくとも一方の一部が位置するように、前記ウェル領域内に前記高濃度不純物領域および前記コンタクト領域を形成する工程（Ｅ）とを包含する。
【００２６】
ある好ましい実施形態において、前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている。
【００２７】
ある好ましい実施形態において、前記工程（Ｄ）は、前記ウェル層の表面の前記凹部が形成されていない領域の少なくとも一部をさらに覆うように前記エピタキシャル層を形成する。
【００２８】
ある好ましい実施形態において、前記工程（Ｃ）は、ドライエッチングにより前記複数の凹部を形成する。
【００２９】
ある好ましい実施形態において、炭化珪素半導体素子の製造方法は、前記エピタキシャル層の前記高密度欠陥領域の少なくとも一部に接する第１オーミック電極を形成する工程と、前記第１オーミック電極が設けられた炭化珪素半導体基板を熱処理する工程と、前記エピタキシャル層の前記ウェル層上に位置する領域上に絶縁層を形成する工程と、前記絶縁層上にゲート電極を形成する工程と、前記炭化珪素半導体基板の他方の主面に第２オーミック電極を形成する工程とをさらに包含する。
【発明の効果】
【００３０】
本発明によれば、第１オーミック電極と高濃度不純物領域およびコンタクト領域との間に転位欠陥密度の高い高密度欠陥領域が設けられているため、転位欠陥の導電性により、オーミック電極と高濃度不純物領域およびコンタクト領域とコンタクト抵抗を低減することができる。このため、炭化珪素半導体素子のオン抵抗を低減し、低損失で効率の高い炭化珪素半導体素子を得ることができる。また、複雑な製造工程を用いることなく、このような炭化珪素半導体素子を製造できる。
【発明を実施するための最良の形態】
【００３１】
本発明による炭化珪素半導体素子は、高濃度不純物領域とオーミック電極との間に転位欠陥密度の高い炭化珪素半導体層を備えている。炭化珪素半導体層中の転位欠陥は厚さ方向に伸びる線状の欠陥であり、欠陥の未結合手によって導電性が生じている。このため、オーミック電極と炭化珪素半導体層と間で低抵抗なオーミックコンタクトを実現できる。また、炭化珪素半導体層と高濃度不純物領域とは同じ炭化珪素半導体によって構成できるため、格子整合させることができ、整合界面における障壁がほとんど生じない。したがって、コンタクト抵抗が小さいオーミック電極を高濃度不純物領域に設けることができる。
【００３２】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。以下の実施形態では、半導体のｎ型およびｐ型が第１導電型および第２導電型に対応する。また、以下の実施形態で参照する図面では、構造的特徴を分かり易く示すために、特定の半導体層を他の半導体層よりも厚く示したり、特定の領域を誇張して大きく示したりている。このため、図示される構造は正しい縮尺や比率で描かれたものではない。
【００３３】
（第１の実施形態）
以下、図面を参照しながら、本発明による炭化珪素半導体素子の第１の実施形態を説明する。本実施形態では、ソース領域およびコンタクト領域上に設けられたエピタキシャル層を有するＭＯＳＦＥＴを例に挙げて説明する。
【００３４】
図１（ａ）は、炭化珪素半導体素子５０１の一部の断面を模式的に示している。図１（ａ）に示すように、炭化珪素半導体素子５０１は、炭化珪素半導体基板１０１と、炭化珪素半導体基板１０１上に設けられたドリフト層１０２とを備えている。炭化珪素半導体基板１０１は、例えば、（０００１）面を主面とする低抵抗のｎ型炭化珪素半導体基板である。好ましくは、主面は３度から５度程度垂直方向から＜１１−２０＞（１、１、２バー、０）方向にオフセットされている。より具体的には、炭化珪素半導体基板１０１は、例えば、４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より約４度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。また、窒素、リン、砒素などのｎ型不純物が、例えば、８×１０18ｃｍ-3以上の濃度でドープされている。
【００３５】
炭化珪素半導体基板１０１の対向する一対の主面の一方にドリフト層１０２がエピタキシャル成長によって設けられている。ドリフト層１０２は、炭化珪素半導体素子５０１が、例えば、１４００Ｖの耐圧を有するＭＯＳＦＥＴである場合には、窒素などのｎ型不純物が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度にドープされ、高抵抗であることが好ましい。
【００３６】
ドリフト層１０２には、ドリフト層１０２の表面から内部に向かってｐ型のウェル領域１０５が設けられ、さらに、ウェル領域１０５内に、高濃度不純物領域であるｎ型のソース領域１０８がドリフト層１０２の表面から内部にかけて形成されている。ソース領域１０８はｎ型不純物が高濃度でドープされており、ソース領域として機能する。また、第２導電型のコンタクト領域１０９がドリフト層１０２の表面から内部にかけて設けられている。コンタクト領域１０９はソース領域１０８に隣接して設けられていてもよいし、ソース領域１０８内において、ウェル領域１０５に達するように設けられていてもよい。
【００３７】
ウェル領域１０５、ソース領域１０８およびコンタクト領域１０９の不純物濃度は、例えばそれぞれ、１×１０16ｃｍ-3〜１×１０18ｃｍ-3、約１×１０19ｃｍ-3、約５×１０19ｃｍ-3である。ドリフト層１０２のうちウェル領域１０５が設けられていない領域はドリフト領域１０７となる。
【００３８】
ドリフト層１０２上にはエピタキシャル層１１５が設けられている。エピタキシャル層１１５は、エピタキシャル成長によって、ドリフト層１０２上に形成されている。エピタキシャル層１１５は、高密度欠陥領域１１５ａとチャネル領域１１５ｂとを含んでいる。高密度欠陥領域１１５ａは、ソース領域１０８およびコンタクト領域１０９の少なくとも一方の一部上に設けられており、ソース領域１０８およびコンタクト領域１０９の少なくとも一方と接触し、電気的に接続している。チャネル領域１１５ｂは、少なくともウェル領域１０５の一部上に設けられており、ウェル領域１０５の一部と接している。高密度欠陥領域１１５ａは、少なくともソース領域１０８およびコンタクト領域１０９の一方と接触していればよい。高密度欠陥領域１１５ａがソース領域１０８と接触していなくても、高密度欠陥領域１１５ａがチャネル領域１１５と直接接触していることによって、電流の経路が確保されるからである。また、高密度欠陥領域１１５ａがコンタクト領域１０９と接触していない場合でも、チャネル領域１１５にその領域の炭素およびシリコンと、ソース電極の金属が相互に拡散して接合したソース電極１１２が形成されてコンタクト領域１０９と高抵抗ながら接するので、ウェル領域１０５の電位がソース電極１１２に固定されるからである。
【００３９】
エピタキシャル層１１５は、全体として、例えば、ｎ型の不純物が２×１０17ｃｍ-3程度にドープされており、チャネル領域１１５ｂは蓄積型チャネルとして機能する。以下において詳細に説明するように、ソース領域１０８およびコンタクト領域１０９の表面に設けられた凹部１１７の影響によって、エピタキシャル層１１５の転位欠陥密度は、高密度欠陥領域１１５ａとチャネル領域１１５ｂとで異なっており、高密度欠陥領域１１５ａの転位欠陥密度がチャネル領域１１５ｂに比べて高くなっている。
【００４０】
エピタキシャル層１１５の高密度欠陥領域１１５ａ上に第１オーミック電極としてソース電極１１２が設けられている。ソース電極１１２は、ニッケル、チタンなどからなることが好ましい。エピタキシャル層１１５のチャネル領域１１５ｂ上には、酸化シリコンなどからなるゲート絶縁層１１１が設けられており、ゲート絶縁層１１１上にポリシリコンなどからなるゲート電極１１３が設けられている。さらに、炭化珪素半導体基板１０１の他方の主面に第２のオーミック電極としてニッケル、チタンなどからなるドレイン電極１１４が設けられている。
【００４１】
珪素半導体素子５０１は、縦型のＭＯＳＦＥＴであり、図１（ａ）において破線矢印で示すように、ソース電極１１２から注入される電子は、高密度欠陥領域１１５ａおよびソース領域１０８を通って、ウェル領域１０５上のチャネル領域１１５ｂに流入する。ここで、ゲート電極１１３に印加される電圧により、チャネル領域１１５ｂを移動する電子の量が制限される。チャネル領域１１５ｂを通過した電子は、チャネル領域１１５ｂと接する部分からドリフト領域１０７内に流入し、ドレイン電極１１４に到達する。したがって、ゲート電極１１３に印加する電圧によって、ドレイン電極１１４とソース電極１１２との間を流れる電流を制御することができる。
【００４２】
なお、図１（ａ）において、ソース電極１１２が２つ示されているが、図１（ａ）の左側のソース電極１１２に着目した場合、右側のソース電極１１２は隣接するＦＥＴのソース電極に対応する。実際の炭化珪素半導体素子は、図１（ａ）に示す構造が左右に繰り返し設けられている。また、図１（ａ）の紙面に対して前後の方向にも同様の構造が繰り返される。このため、エピタキシャル層１１５の表面から炭化珪素半導体素子５０１を見た場合、実際には、ソース電極１１２が直交する２方向にマトリクス状に複数配置されており、隣接するソース電極との間にゲート電極１１３が配置される。１つのソース電極１１２に着目すると、ゲート電極１１３はそのソース電極１１２を囲むように設けられている。
【００４３】
次に図１（ｂ）を参照しながら高密度欠陥領域１１５ａ近傍の構造を詳細に説明する。図１（ｂ）に示すように、エピタキシャル層１１５の高密度欠陥領域１１５ａは、ドリフト層１０２のソース領域１０８およびコンタクト領域１０９の表面の領域１０２ｓ上に位置している。領域１０２ｓはソース領域１０８およびコンタクト領域１０９の表面全体であってもよいし、それぞれの一部分であってもよい。領域１０２ｓにはエピタキシャル層１１５を成長させる前に、複数の凹部１１７が形成されている。凹部１１７はサブミクロンから数ミクロン（約０．１μｍ〜約３μｍ）程度の直径の円、または、一辺がサブミクロンから数ミクロン程度の矩形や多角形を開口とし、深さがサブミクロンから数ミクロンの凹部が複数設けられている。凹部１１７の密度は、１０2個／ｍｍ2以上１０6個／ｍｍ2以下であることが好ましい。凹部１１７の密度が１０2個／ｍｍ2より低い場合、発生する転位欠陥が少なくなり、高密度欠陥領域１１５ａの導電性が十分には高くならない。また、凹部１１７の密度が１０6個／ｍｍ2よりも高い場合、結晶中の未結合手の密度が増加しすぎて結晶中におけるキャリアの移動が妨げられ、キャリア移動度が低下し、抵抗が高くなる。凹部１１７は、ドリフト層１０２上に凹部１１７に対応する開口を有するマスクを形成し、例えば、ドライエッチングを行うことによって形成できる。
【００４４】
このような領域１０２ｓを有するドリフト層１０２上にエピタキシャル層１１５を成長させると、凹部１１７内部にも炭化珪素半導体は成長するため、凹部１１７はやがて埋まるし。しかし、凹部１１７においてドリフト層１０２の表面が乱れるため、成長するエピタキシャル層１１５に転位欠陥が多く発生する。以下において詳細に説明するように、この転位欠陥は、凹部１１７のみならず、所定の領域に広がることによって底面が三角形状であり、エピタキシャル層１１５と非平行な方向（厚さ方向）にのびる柱状の三角形状欠陥１３１となる。また、三角形状欠陥１３１の周囲にも転位欠陥が発生している。
【００４５】
三角形状欠陥１３１は、凹部１１７に起因してエピタキシャル層１１５中に生成するため、チャネル領域１１５ｂでは三角形状欠陥１３１、つまり転位欠陥はほとんど発生しない。また、ドリフト層１０２は通常の手順で炭化珪素半導体基板１０１上に形成されているため、ソース領域１０８およびコンタクト領域１０９にも転位欠陥はほとんど発生していない。このため、高密度欠陥領域１１５ａの転位欠陥密度は、チャネル領域１１５ｂやソース領域１０８、コンタクト領域１０９よりも高くなっている。
【００４６】
半導体層中の欠陥は構成原子の未結合手を含むため、未結合手によって導電性が生じる。転位欠陥は線状または面状であるため、半導体層に転位欠陥が生じると転位欠陥に沿って半導体層内部にまで導電性が生じる。このため、高密度欠陥領域１１５ａの厚さ方向における抵抗値が低くなる。その結果、ソース電極１１２と高密度欠陥領域１１５ａとの間で低抵抗なオーミックコンタクトを実現できる。また、高密度欠陥領域１１５ａはソース領域１０８およびコンタクト領域１０９と格子整合しているため、界面における障壁はほとんど生じない。したがって、炭化珪素半導体素子５０１において、ソース電極１１２とソース領域１０８およびコンタクト領域１０９とのコンタクト抵抗を小さくすることができる。なお、ソース電極１１２と高密度欠陥領域１１５ａとの界面で障壁が形成されないよう、図１（ｂ）に示すように、炭化珪素半導体素子５０１は、熱処理によってソース電極１１２を構成する金属と炭素およびシリコンが相互に拡散した合金層１１５ａ’をソース電極１１２とソース領域１０８およびコンタクト領域１０９との間に備えていることが好ましい。
【００４７】
半導体層中のこのような欠陥は結晶格子のずれや構成原子の未結合手部分であり、半導体層の表面においてピットとして現れる。しかし、比較的ピットは浅く確認しにくい。また、半導体層内部の欠陥は確認できない。欠陥が外観から分かりにくい場合でも、このような欠陥は他の領域と化学的特性および物理的特性が異なっているため、例えば、ウエットエッチングを行うことによって結晶欠陥部分が早くエッチングされ、エッチピットとして容易に確認できるようになる。以下、この手法により三角形状欠陥１３１を評価した結果を説明する。
【００４８】
上述したように、ドリフト層１０２の領域１０２ｓに凹部１１７を形成しエピタキシャル層１１５を形成した後、５００℃に加熱して溶融させた水酸化カリウム（ＫＯＨ）の中に、炭化珪素半導体基板１０１を５分間浸すことにより、エピタキシャル層１１７の表面に対してＫＯＨエッチングを行った。次いで、エッチングされた表面を顕微鏡で観察し、転位欠陥の密度を調べた。ＫＯＨエッチングを行った表面の顕微鏡写真を図２に示す。
【００４９】
図２に示すように、三角形状のピットに貝殻状のピットが密集して存在し、Ｂａｓａｌ  Ｐｌａｎｅ転位が高い密度で存在することが確認できる。これが上述の三角形状欠陥１３１である。さらに、三角形状のピットの周囲の領域には六角形のピットも存在し、貫通刃状転位や貫通らせん転位も存在することが確認できる。比較のため、三角形状欠陥１３１の無い領域についてもＫＯＨエッチングした表面について観察したところ、三角形状欠陥１３１のある領域では無い領域に比べて、Ｂａｓａｌ  Ｐｌａｎｅ転位が約３桁以上高く、貫通刃状転位や貫通らせん転位も約１桁以上高いことが分かった。
【００５０】
図３（ａ）は、三角形状欠陥１３１の発生を説明する模式図である。炭化珪素半導体基板１０１はオフカット基板であるため、エピタキシャル層１１５を成長させるドリフト層１０２の表面には結晶方位に依存したステップが生じており、エピタキシャル層１１５は矢印で示すように成長していく。このとき表面に凹部１１７が存在すると、その部分の成長が阻害され、結晶性が乱れ、転位欠陥が発生したり、成長が遅れたりする。凹部１１７より成長方向の下流側では、ステップフロー成長が阻害された領域が発生し、この領域において転位欠陥が多く発生する。転位欠陥の多い領域と、成長が阻害されることなく、ステップフローにより結晶が成長した領域との境界は、三角形を構成することになる。このため、エピタキシャル層１１５の成長が進むと、凹部１１７に対応する位置に柱状の欠陥１３２が生成し、欠陥１３２を綾とし、底辺が三角形である柱状の三角形状欠陥１３１が生成する。
【００５１】
図３（ｂ）は、エピタキシャル層１１５の表面において、凹部として現れた三角形状欠陥１３１および欠陥１３２の顕微鏡写真および写真中に示した線分での深さ方向プロファイルを示している。図３（ｂ）に示すように、三角形状欠陥１３１はステップフロー成長の方向において上流側に頂点を有する三角形状の凹部として表面に現れている。この頂点に位置する欠陥１３２は深い凹部となっている。欠陥１３２の位置は、エピタキシャル層１１５の下方に位置するドリフト層１０２に表面に設けられた凹部１１７の位置に対応している。
【００５２】
また、三角形状欠陥１３１の底面１３１ｓはなだらかに傾斜している。この底面１３１ｓは炭化珪素半導体基板１０１の主面と平行、言い換えれば、底面１３１ｓの垂線は炭化珪素半導体基板１０１のオフ角方向と略平行である。
【００５３】
なお、三角形状欠陥１３１および欠陥１３２は水酸化カリウム溶液などによるエッチングによって、より明瞭な凹部となって現れるが、通常、エピタキシャル層１１５を成長させた後でも、エピタキシャル層１１５の表面において、浅い凹部（ピット）として三角形状欠陥１３１および欠陥１３２が認められる。このため、炭化珪素半導体素子５０１の製造工程中エピタキシャル層１１５が露出している間は三角形状欠陥１３１および欠陥１３２を確認することができる。また、完成した炭化珪素半導体素子５０１であっても、ソース電極１１２を除去すれば、三角形状欠陥１３１および欠陥１３２を確認することができる。
【００５４】
これらのことから、ドリフト層１０２の領域１０２ｓに凹部１１７を形成しエピタキシャル層１１５を形成することによって、領域１０２ｓ上においてのみ転位欠陥密度が高いエピタキシャル層１１５を設けることができることが分かる。
【００５５】
このように、本実施形態によれば、転位欠陥密度が高い高密度欠陥領域１１５ａをソース電極１１２と、コンタクト領域１０９およびソース領域１０８との間に設けることによって、コンタクト抵抗の低いソース電極１１２を形成できる。このような、転位欠陥密度が高い高密度欠陥領域１１５ａは、ソース電極１１２と、コンタクト領域１０９およびソース領域１０８との間にのみ設けるため、高い耐圧特性が必要となる他の半導体層部分には、欠陥がほとんど生じておらず、炭化珪素半導体素子の耐圧を確保することができる。また、コンタクト抵抗の低減により、従来の縦型ＭＯＳＦＥＴなどの縦型半導体素子に比べてオン抵抗を低減でき、低損失の炭化珪素半導体素子を実現することができる。
【００５６】
次に、図４（ａ）から（ｆ）を参照しながら、炭化珪素半導体素子５０１の製造方法の一例を説明する。
【００５７】
まず、図４（ａ）に示すように、炭化珪素半導体基板１０１の主面上にドリフト層層１０２をエピタキシャル成長させる。炭化珪素半導体基板１０１として、例えば、主面が（０００１）面から［１１−２０］（１、１、２バー、０）方向に４度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。炭化珪素半導体基板１０１はｎ型であり、炭化珪素半導体基板１０１のキャリア濃度は８×１０18ｃｍ-3である。
【００５８】
続いて、図４（ｂ）に示すように、ドリフト層１０２のうち選択された領域に不純物イオンを注入する。具体的には、ドリフト層１０２の表面にマスク１０６を形成し、マスク１０６を用いてｐ型不純物（例えばＡｌ）イオンを注入することにより、ウェル領域１０５を形成する。
【００５９】
この後、図４（ｃ）に示すように、ウェル領域１０５中の高濃度不純物領域となる部分にｎ型不純物（例えば窒素）イオンを注入し、コンタクト領域になる部分にｐ型不純物（例えばアルミニウム）イオンを注入する。イオン注入後、炭化珪素半導体基板１０１上のドリフト層１０２の表面にスパッタリング法などにより、カーボンキャップ層を形成し、炭化珪素半導体基板１０１を活性化アニールすることによって、ウェル領域１０５内にソース領域１０８および、コンタクト領域１０９を形成する。
【００６０】
さらに、図４（ｄ）に示すように、ソース領域１０８およびコンタクト領域１０９の表面にドライエッチングによって複数の凹部１１７を形成する。例えば、直径０．５μｍの円状の開口を１０4個／ｍｍ2の密度で有するマスクをドリフト層１０２上に形成し、フルオロカーボン（ＣＦ4）を反応ガスとするＲＩＥ法によって、深さ０．１μｍの凹部１１７をソース領域１０８およびコンタクト領域１０９の表面に形成する。
【００６１】
その後、図４（ｅ）に示すように、エピタキシャル層１１５を成長させる。エピタキシャル１１５の形成方法もドリフト層１０２の形成方法と同一である。エピタキシャル層１１５の不純物濃度が２×１０17ｃｍ-3となるように、エピタキシャル層１１５の形成時にドーパントガスとして窒素を導入する。エピタキシャル層１１５の厚さは、例えば１５０ｎｍである。
【００６２】
これにより、ソース領域１０８およびコンタクト領域１０９の表面に設けられた凹部１１７が埋まるようにエピタキシャル層１１５が成長する。ドリフト層１０２の表面であって、ソース領域１０８およびコンタクト領域１０９と接する領域１０２ｓには転位欠陥密度の高い高密度欠陥領域１１５ａが形成され、ウェル慮域１０５およびドリフト領域１０７のドリフト層１０２の表面に露出した領域１０２ｔ上に転位欠陥密度が低いチャネル領域１１５ｂが形成される。
【００６３】
次に、図４（ｆ）に示すように、ゲート絶縁層１１１を形成する。約１１００℃の温度下でエピタキシャル層１１５の表面を熱酸化することによって厚さ、５０ｎｍのＳｉＯ2層をエピタキシャル層１１５の表面に形成する。高密度欠陥領域１０２ｓ（図４（ｅ））上のＳｉＯ2層を除去するようにＳｉＯ2層をパターニングすることによって、ゲート絶縁層１１１が得られる。あるいは、ＣＶＤ法によりＳｉＯ2層をエピタキシャル層１１５の上に形成し、パターニングすることによってゲート絶縁層１１１を形成してもよい。
【００６４】
その後、ゲート電極１１３、ソース電極１１２およびドレイン電極１１４を形成する。例えば、電子ビーム（ＥＢ）蒸着装置を用いて高密度欠陥領域１１５ａおよび炭化珪素半導体基板１０１の裏面にＮｉ膜を蒸着し、続いて加熱炉を用いて１０００℃で加熱する。これにより、高密度欠陥領域１１５ａの炭素およびシリコンと、ニッケル膜中のニッケルが相互に拡散し、高密度欠陥領域１１５ａに低抵抗で接合されたソース電極１１２が得られる。また、炭化珪素半導体基板１０１の炭素およびシリコンと、ニッケル膜中のニッケルが相互に拡散し、炭化珪素半導体基板１０１に低抵抗で接合されたドレイン電極１１４が得られる。ゲート電極１１３は、ＬＰＣＶＤ装置を用いて、ゲート絶縁膜１１１上にリンがドープされたポリシリコン膜を堆積し、パターニングすることによって形成される。これにより、炭化珪素半導体素子５０１が得られる。
【００６５】
このようにして作製した炭化珪素半導体素子５０１の特性を測定した結果の一例を説明する。まず、上述したように図４（ａ）から（ｆ）を参照しながら説明した方法と同様の方法で、実施例の縦型パワーＭＯＳＦＥＴを作製した。また、比較例として、高濃度不純物領域とコンタクト領域の表面に凹部を形成しないこと以外は実施例と同様の手順を用いてＭＯＳＦＥＴを作製した。次いで、実施例および比較例の縦型パワーＭＯＳＦＥＴにおける電流−電圧特性をそれぞれ測定した。
【００６６】
測定結果を比較したところ、実施例の縦型パワーＭＯＳＦＥＴでは、比較例の縦型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗が約１桁近く低減していることがわかった。これは、実施例において、高濃度不純物領域およびコンタクト領域の表面凹部を設けることによって、高密度欠陥領域１１５ａの転位欠陥が増え、高密度欠陥領域１１５ａの導電性が高くなることによって、コンタクト抵抗が低減したものと考えられる。
【００６７】
（第２の実施形態）
以下、図面を参照しながら、本発明による炭化珪素半導体素子の第２の実施形態を説明する。本実施形態の炭化珪素半導体素子は、転位欠陥密度の高い高密度欠陥領域が高濃度不純物領域およびコンタクト領域の内部に設けられている点で第１の実施形態の炭化珪素と異なっている。
【００６８】
図５（ａ）は、第２の実施形態による炭化珪素半導体素子５０２の一部の断面を模式的に示している。分かり易さのため、炭化珪素半導体素子５０２において第１の実施形態の炭化珪素半導体素子５０１と同じ構成要素には類似した参照番号を付している。図５（ｂ）は、第１の実施形態の高密度欠陥領域１１５ａに対応する高密度欠陥領域２１５ａ近傍の構造を拡大して示す図である。
【００６９】
図５（ａ）に示すように、炭化珪素半導体素子５０２は、炭化珪素半導体基板２０１と、炭化珪素半導体基板２０１上に設けられたドリフト層２０２とを備えている。炭化珪素半導体基板２０１は、第１の実施形態と同様、（０００１）面を主面とする低抵抗のｎ型炭化珪素半導体基板であり、好ましくは、主面は３度から５度程度垂直方向から＜１１−２０＞（１、１、２バー、０）方向にオフセットされている。炭化珪素半導体基板２０１の対向する一対の主面の一方にｎ型のドリフト層２０２がエピタキシャル成長によって設けられている。ドリフト層２０２には、ドリフト層２０２の表面から内部に向かってｐ型のウェル領域２０５が設けられている。ドリフト層２０２のうち、ウェル領域２０５が設けられなかった部分はドリフト領域２０７となる。
【００７０】
図５（ｂ）に示すように、ドリフト層２０２の表面のうち、領域２０２ｓには、第１の実施形態で説明したように複数の凹部２１７が設けられた後、エピタキシャル層２１５が形成されている。これにより、エピタキシャル層２１５のうち、領域２０２ｓ上に位置する部分に転位欠陥密度の高い高密度欠陥領域２１５ａが設けられている。高密度欠陥領域２１５ａ以外の領域は転位欠陥密度が低いチャネル領域２１５ｂとなる。第１の実施形態で説明したように、高密度欠陥領域２１５ａは、厚さ方向に伸びた三角形状欠陥２３１を含む。
【００７１】
少なくとも高密度欠陥領域２１５ａの下方のウェル領域２０５内に、ソース領域２０８およびｐ型のコンタクト領域２０９の少なくとも一方の一部が位置するように、ドリフト層２０２の表面から内部にかけて、ソース領域２０８およびｐ型のコンタクト領域２０９が形成されている。ソース領域２０８はｎ型不純物が高濃度でドープされた高濃度不純物領域である。コンタクト領域２０９は、ｐ型不純物がドープされている。ソース領域２０８およびコンタクト領域２０９はエピタキシャル層２１５の表面からイオン注入を行うことによって形成されるため、高密度欠陥領域２１５ａにもソース領域２０８およびコンタクト領域２０９を形成するためのｎ型不純物イオンおよびｐ型不純物イオンが注入されている。ソース領域２０８およびコンタクト領域の一部は、エピタキシャル層２１５内にも形成されていてもよい。このように、本実施形態では、高密度欠陥領域２１５ａがソース領域２０８およびコンタクト領域２０９内に形成されており、高密度欠陥領域２１５ａがソース領域２０８およびコンタクト領域２０９と接触している。
【００７２】
高密度欠陥領域２１５ａ上には、第１オーミック電極であるソース電極２１２が設けられている。また、エピタキシャル層２１５のチャネル領域２１５ｂ上には、酸化シリコンなどからなるゲート絶縁層２１１が設けられており、ゲート絶縁層２１１上にポリシリコンなどからなるゲート電極２１３が設けられている。さらに、炭化珪素半導体基板２０１の他方の主面に第２のオーミック電極としてドレイン電極２１４が設けられている。
【００７３】
第１の実施形態と同様、ソース電極２１２とソース領域２０８およびコンタクト領域２０９との間には高密度欠陥領域２１５ａが設けられている。また、高密度欠陥領域２１５ａには三角形状欠陥２３１が多く発生しており、三角形状欠陥２３１近傍にも転位欠陥を多く含んでいる。このため、低いソース電極２１２とソース領域２０８およびコンタクト領域２０９との間のコンタクト抵抗を低くできる。このような、転位欠陥密度が高い高密度欠陥領域２１５ａは、ソース電極２１２と、コンタクト領域２０９およびソース領域２０８との間にのみ設けるため、高い耐圧特性が必要となる他の半導体層部分には、欠陥がほとんど生じておらず、炭化珪素半導体素子の耐圧を確保することができる。また、コンタクト抵抗の低減により、従来の縦型ＭＯＳＦＥＴなどの縦型半導体素子に比べてオン抵抗を低減でき、低損失の炭化珪素半導体素子を実現することができる。
【００７４】
また、本実施形態では、ソース領域２０８およびコンタクト領域２０９を形成する前に、エピタキシャル層２１５を形成する。このため、ウェル領域２０５に注入した不純物をソース領域２０８およびコンタクト領域２０９に注入する不純物と一緒に活性化する場合、ドリフト層２０２に注入する不純物を活性化する熱処理を行う前にエピタキシャル層２１５を形成することができる。このため、ドリフト層２０２の表面には、熱処理によるステップバンチングなどが発生しておらず、乱れの少ない表面にエピタキシャル層２１５を形成することができる。その結果、エピタキシャル層２１５のチャネル領域２１５ｂは高い結晶性を備えることができ、ＭＯＳＦＥＴのチャネルとなる部分の半導体の結晶性を高めることができる。これにより、トランジスタのオフ時のリーク電流を低減することもでき、よりトランジスタ特性の優れたＭＯＦＥＴを実現することができる。
【００７５】
以下、図６（ａ）から（ｆ）を参照しながら、炭化珪素半導体素子５０２の製造方法の一例を説明する。
【００７６】
まず、図６（ａ）に示すように、炭化珪素半導体基板２０１の主面上にドリフト層２０２を成長させる。炭化珪素半導体基板２０１として、例えば、主面が（０００１）面から［１１−２０］（１、１、２バー、０）方向に４度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。炭化珪素半導体基板２０１はｎ型であり、炭化珪素半導体基板２０１におけるキャリア濃度は８×１０18ｃｍ-3である。ドリフト層２０２は、第１の実施形態と同様方法により形成できる。例えばｍ炭化珪素半導体基板２０１上にｎ型ドーパントとして窒素を用いて厚さ１０μｍのｎ型のドリフト層２０２を形成する。
【００７７】
続いて、図６（ｂ）に示すように、ドリフト層２０２のうち選択された領域に不純物イオンを注入する。具体的には、ドリフト層２０２の表面にマスク２０６を形成し、マスク２０６を用いてｐ型不純物（例えばＡｌ）イオンを注入することにより、ウェル領域２０５を形成する。ただし、この段階では不純物イオンは活性化されていない。
【００７８】
図６（ｃ）に示すように、ソース領域およびコンタクト領域が形成される領域２０２ｓにドライエッチングによって複数の凹部２１７を形成する。
【００７９】
その後、図６（ｄ）に示すように、エピタキシャル層２１５を形成する。エピタキシャル層２１５の形成方法もドリフト層２０２の形成方法と同一である。エピタキシャル層２１５の形成にはドーパントガスとして窒素を用いる。ｎ型不純物の濃度は２×１０17ｃｍ-3であり、膜厚は１５０ｎｍである。これにより、凹部２１７が設けられた領域２０２ｓ上に位置し、転位欠陥を多く含む高密度欠陥領域２１５ａと、転位欠陥が少なく、結晶性が極めて高いチャネル領域２１５ｂとをエピタキシャル層２１５が得られる。
【００８０】
この後、図６（ｅ）に示すように、エピタキシャル層２１５の表面から高密度欠陥領域２１５ａの一部およびその下方のウェル領域２０５内にｎ型不純物（例えば窒素）イオンを注入し、他の一部（コンタクト領域になる部分）にｐ型不純物（例えばアルミニウム）イオンを注入する。その後、エピタキシャル層２１５表面にカーボンキャップ層を形成して活性化アニールする。これにより、ウェル領域２０５内にソース領域２０８およびコンタクト領域２０９が形成される。
【００８１】
最後に、図６（ｆ）に示すように、ゲート絶縁層２１１を形成する。約１１００℃の温度下でエピタキシャル層２１５の表面を熱酸化することによって厚さ、５０ｎｍのＳｉＯ2層をエピタキシャル層２１５の表面に形成する。高密度欠陥領域２０２ｓ（図６（ｅ））上のＳｉＯ2層を除去するようにＳｉＯ2層をパターニングすることによって、ゲート絶縁層２１１が得られる。あるいは、ＣＶＤ法によりＳｉＯ2層をエピタキシャル層２１５の上に形成し、パターニングすることによってゲート絶縁層２１１を形成してもよい。
【００８２】
その後、ゲート電極２１３、ソース電極２１２およびドレイン電極２１４を形成する。例えば、電子ビーム（ＥＢ）蒸着装置を用いて高密度欠陥領域２１５ａおよび炭化珪素半導体基板２０１の裏面にＮｉ膜を蒸着し、続いて加熱炉を用いて１０００℃で加熱。これにより、高密度欠陥領域２１５ａの炭素およびシリコンと、ニッケル膜中のニッケルが相互に拡散し、高密度欠陥領域２１５ａに低抵抗で接合されたソース電極２１２が得られる。また、炭化珪素半導体基板２０１の炭素およびシリコンと、ニッケル膜中のニッケルが相互に拡散し、炭化珪素半導体基板２０１に低抵抗で接合されたドレイン電極２１４が得られる。ゲート電極２１３は、ＬＰＣＶＤ装置を用いて、ゲート絶縁膜２１１上にリンがドープされたポリシリコン膜を堆積し、パターニングすることによって形成される。これにより、炭化珪素半導体素子５０２が得られる。
【００８３】
このようにして作製した炭化珪素半導体素子５０２のソース領域２０８とコンタクト領域２０９の表面における三角形状の欠陥を評価した。作製した炭化珪素半導体素子５０２から、ソース電極２１２を除去し、炭化珪素半導体素子５０２を５００℃に加熱して溶融させた水酸化カリウム（ＫＯＨ）の中に、５分間浸し、エピタキシャル層２１５の高密度欠陥領域２１５ａの表面をエッチングした。次いで、エッチングされた表面を顕微鏡で観察した。その結果、高密度欠陥領域２１５ａの表面の三角形状欠陥における転位の密度は、第１の実施形態の比較サンプル基板に比べて２桁近く増加していることが分かった。
【００８４】
第１の実施形態と同様、このようにして作製した炭化珪素半導体素子５０２の特性を測定した結果の一例を説明する。まず、上述したように図６（ａ）から（ｆ）を参照しながら説明した方法と同様の方法で、実施例の縦型パワーＭＯＳＦＥＴを作製した。また、比較例として、高濃度不純物領域とコンタクト領域の表面に凹部を形成しないこと以外は実施例と同様の手順を用いてＭＯＳＦＥＴを作製した。次いで、実施例および比較例の縦型パワーＭＯＳＦＥＴにおける電流−電圧特性をそれぞれ測定した。
【００８５】
測定結果を比較したところ、実施例の縦型パワーＭＯＳＦＥＴでは、比較例の縦型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗が約１桁近く低減していることがわかった。これは、実施例において、高濃度不純物領域およびコンタクト領域の表面凹部を設けることによって、高密度欠陥領域２１５ａの転位欠陥が増え、高密度欠陥領域２１５ａの導電性が高くなることによって、コンタクト抵抗が低減したものと考えられる。
【００８６】
なお、上記実施形態では、ｎ型の炭化珪素半導体基板を用いて縦型ＭＯＳＦＥＴを構成しているが、ｐ型の炭化珪素半導体基板を用いて縦型ＭＯＳＦＥＴを構成してもよい。この場合、各不純物領域の導電型は逆になる。つまり、第１導電型がｐ型となり、第２導電型がｎ型となる。また、上記実施形態では、ＭＯＳＦＥＴのチャネルは蓄積型であったが、反転型のチャネルを備えたＭＯＳＦＥＴにも本発明を好適に用いることができる。
【００８７】
また、上記実施形態では、エピタキシャル層の一部に転位欠陥を多く発生させるため、ドリフト層の表面に凹部を形成していた。しかし、転位欠陥はエピタキシャル層を形成する表面の乱れによって発生するため、凹部の替わりに複数の凸部をドリフト層の表面に設けてもよい。例えば、ドライエッチングなどによって複数の凸部を形成してもよいし、微小な不純物をドリフト層のソース領域およびコンタクト領域上に堆積し、その後エピタキシャル層を成長させることによっても転位欠陥密度の高い高密度欠陥領域形成することができる。
【産業上の利用可能性】
【００８８】
本発明によれば、炭化珪素半導体にコンタクト抵抗の小さいオーミック電極を形成することができるため、オン抵抗の小さい炭化珪素半導体素子が実現することができる。このような炭化珪素半導体素子は炭化珪素パワー素子に好適に用いられ、炭化珪素の優れた物性値から期待されるような高い耐圧を実現する。
【図面の簡単な説明】
【００８９】
【図１】（ａ）は、本発明による炭化珪素半導体素子の第１の実施形態の構造を模式的に示す断面図であり、（ｂ）は、（ａ）に示す高密度欠陥領域近傍の構造を拡大して示す断面図である。
【図２】高密度欠陥領域の表面をＫＯＨによってエッチングした後に観察した三角形状欠陥の顕微鏡写真である。
【図３】（ａ）は、第１の実施形態において、三角形状欠陥が発生する機構を説明する模式図であり、（ｂ）は、三角形状欠陥の顕微鏡観察写真とその深さ方向プロファイルである。
【図４】（ａ）〜（ｆ）は、第１の実施形態の製造方法を説明するための工程断面図である。
【図５】（ａ）は、本発明による炭化珪素半導体素子の第２の実施形態の構造を模式的に示す断面図であり、（ｂ）は、（ａ）に示す高密度欠陥領域近傍の構造を拡大して示す断面図である。
【図６】（ａ）〜（ｆ）は、第２の実施形態の製造方法を説明するための工程断面図である。
【図７】従来の炭化珪素半導体素子の構造を模式的に示す断面図である。
【符号の説明】
【００９０】
１０１、２０１      炭化珪素半導体基板
１０２、２０２      ドリフト層
１０５、２０５      ウェル領域
１０７、２０７      ドリフト領域
１０８、２０８      高濃度不純物領域
１１１、２１３      ゲート絶縁層
１１２、２１２      ソース電極
１１３、２１６      ゲート電極
１１４、２１４      ドレイン電極
１１５、２１５      エピタキシャル層
１１５ａ、２１５ａ  高密度欠陥領域
１１５ｂ、２１５ｂ  チャネル領域
１１７、２１７      凹部
５０１、５０２      炭化珪素半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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