(57)【要約】【課題】２つのメモリセルに相補的なデータを書き込む不揮発性メモリを内蔵してベリファイ読み出しと通常データ読み出しとを行うに際してチップ面積を削減すること。【解決手段】半導体集積回路は、第１と第２の不揮発性メモリアレー２１、２２、第１と第２のセレクタ２４、２５、センス・アンプ２６を含む不揮発性メモリＤＦＬを具備する。２つの不揮発性メモリセルＭＣ１、ＭＣ２には、相補データが電気的に書き込まれる。通常データ読み出し動作ＮＲ＿ＲＤでは、一方のセレクタ２４は２つのメモリセルＭＣ１、ＭＣ２の相補データをセンス・アンプ２６の第１と第２の入力端子Ｉｎ１、Ｉｎ２とに供給する。ベリファイ読み出し動作ＶＲ＿ＲＤでは、一方のセレクタ２４が１つのメモリセルＭＣ１からの第１のベリファイ読み出しデータをセンス・アンプ２６の一方の入力端子に供給する一方、他方の入力端子にはベリファイ参照信号が供給される。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも第１の不揮発性メモリアレーと、第２の不揮発性メモリアレーと、第１のセレクタと、第２のセレクタと、第１のセンス・アンプとを含む第１の不揮発性メモリを具備するものであり、
前記第１の不揮発性メモリアレーと前記第２の不揮発性メモリアレーのそれぞれでは、２つの不揮発性メモリセルに相補データを電気的に書き込むことが可能であり、
前記第１のセレクタの複数の信号入力線は前記第１の不揮発性メモリアレーの複数のビット線に接続され、前記第２のセレクタの複数の信号入力線は前記第２の不揮発性メモリアレーの複数のビット線に接続されており、
前記第１のセレクタの複数の信号出力線は前記第１のセンス・アンプの第１の入力端子および第２の入力端子に接続され、前記第２のセレクタの複数の信号出力線は前記第１のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されており、
前記第１と第２の不揮発性メモリアレーの一方のメモリアレーでは、第１の通常データ読み出し動作が実行され、
前記第１の通常データ読み出し動作では、前記第１と第２のセレクタの一方のセレクタは前記一方のメモリアレーの２つの不揮発性メモリセルからの相補データを前記第１のセンス・アンプの前記第１と第２の入力端子とに供給して、
前記一方のメモリアレーでは前記２つの不揮発性メモリセルの一方の不揮発性メモリセルの書き込みと消去とのいずれかの第１の不揮発記憶動作が実行され、前記第１の不揮発記憶動作に関係した第１のベリファイ読み出し動作が実行され、
前記第１のベリファイ読み出し動作で、前記一方のセレクタが前記一方の不揮発性メモリセルからの第１のベリファイ読み出しデータを前記第１のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第１のセンス・アンプの前記第１と第２の入力端子の他方に第１のベリファイ参照信号が供給される半導体集積回路。
【請求項２】
少なくとも第３の不揮発性メモリアレーと、第４の不揮発性メモリアレーと、第３のセレクタと、第４のセレクタと、第２のセンス・アンプとを含む第２の不揮発性メモリを更に具備するものであり、
前記第３の不揮発性メモリアレーと前記第４の不揮発性メモリアレーのそれぞれでは、１つの不揮発性メモリセルにデータを電気的に書き込むことが可能であり、
前記第３のセレクタの信号入力線は前記第３の不揮発性メモリアレーのビット線に接続され、前記第４のセレクタの信号入力線は前記第４の不揮発性メモリアレーのビット線に接続されており、
前記第３のセレクタの信号出力線は前記第２のセンス・アンプの第１の入力端子および第２の入力端子に接続され、前記第４のセレクタの信号出力線は前記第２のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されており、
前記第３と第４の不揮発性メモリアレーの一方のメモリアレーでは、第２の通常データ読み出し動作が実行され、
前記第２の通常データ読み出し動作では、前記第３と第４のセレクタの一方のセレクタは前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの１つの不揮発性メモリセルからのデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方の入力端子に供給して、
前記第２の通常データ読み出し動作では、前記第２のセンス・アンプの前記第１と第２の入力端子の他方の入力端子には、通常読み出し参照信号が供給され、
前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは前記１つの不揮発性メモリセルの書き込みと消去とのいずれかの第２の不揮発記憶動作が実行され、前記第２の不揮発記憶動作に関係した第２のベリファイ読み出し動作が実行され、
前記第２のベリファイ読み出し動作では、前記第３と第４のセレクタの前記一方のセレクタが前記１つの不揮発性メモリセルからの第２のベリファイ読み出しデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第２のセンス・アンプの前記第１と第２の入力端子の他方には、第２のベリファイ参照信号が供給される請求項１に記載の半導体集積回路。
【請求項３】
中央処理ユニットを更に具備するものであり、
前記第２の不揮発性メモリには前記中央処理ユニットのためのプログラムが格納可能とされ、
前記第１の不揮発性メモリには前記中央処理ユニットによる前記第２の不揮発性メモリに格納されたプログラムの実行結果のデータが格納可能とされている請求項２に記載の半導体集積回路。
【請求項４】
前記第１の不揮発性メモリと前記第２の不揮発性メモリとにより内蔵不揮発性メモリが形成されており、
内蔵ランダムアクセスメモリと、高速バスと、周辺バスと、前記内蔵不揮発性メモリの低速アクセスポートに接続されたシーケンサとを更に具備しており、
前記中央処理ユニットは、前記高速バスを介して前記内蔵ランダムアクセスメモリと前記内蔵不揮発性メモリの高速アクセスポートとに接続されており、
前記中央処理ユニットは、前記高速バスと前記内蔵不揮発性メモリの前記高速アクセスポートとを介して前記第１の不揮発性メモリに格納されたデータと前記第２の不揮発性メモリに格納されたプログラムを読み出すことが可能であり、
前記中央処理ユニットの指示に応答して前記シーケンサは、前記低速バスと前記低速アクセスポートとを介して前記第１の不揮発性メモリに格納されるデータと前記第２の不揮発性メモリに格納されるプログラムとを前記内蔵不揮発性メモリに格納するものである請求項３に記載の半導体集積回路。
【請求項５】
前記第１の不揮発性メモリの前記２つの不揮発性メモリセルと前記第２の不揮発性メモリの前記１つの不揮発性メモリセルとの各セルは、電荷蓄積層への電子の注入と前記電荷蓄積層からの電子の放出とによって、不揮発記憶動作を実行するものである請求項３に記載の半導体集積回路。
【請求項６】
前記第１の不揮発性メモリの前記第１と第２の不揮発性メモリアレーの前記一方のメモリアレーでは、前記２つの不揮発性メモリセルの前記一方の不揮発性メモリセルの前記第１の不揮発記憶動作と前記第１のベリファイ読み出し動作とが反復され、
前記第２の不揮発性メモリの前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは、前記１つの不揮発性メモリセルの前記第２の不揮発記憶動作と前記第２のベリファイ読み出し動作とが反復される請求項５に記載の半導体集積回路。
【請求項７】
前記第１の不揮発性メモリの前記第１のベリファイ読み出し動作で、前記第１のセンス・アンプの前記第１と第２の入力端子の前記他方には第１の参照セルから生成される前記第１のベリファイ参照信号が供給され、
前記第２の不揮発性メモリの前記第２のベリファイ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には第２の参照セルから生成される前記第２のベリファイ参照信号が供給される請求項６に記載の半導体集積回路。
【請求項８】
前記第２の不揮発性メモリの前記第２の通常データ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には前記第２の参照セルから生成される通常読み出し参照信号が供給される請求項６に記載の半導体集積回路。
【請求項９】
前記第２の不揮発性メモリの前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの前記１つの不揮発性メモリセルには、２ビットまたはそれ以上の多値のデータを電気的に書き込むことが可能である請求項６に記載の半導体集積回路。
【請求項１０】
前記内蔵不揮発性メモリの内部の前記第１の不揮発性メモリの配置と前記第２の不揮発性メモリの配置とは、前記半導体集積回路のシステム初期化に使用される初期化制御コードデータに従って設定可能とされている請求項４に記載の半導体集積回路。
【請求項１１】
少なくとも第１の不揮発性メモリアレーと、第２の不揮発性メモリアレーと、第１のセレクタと、第２のセレクタと、第１のセンス・アンプとを含む第１の不揮発性メモリを具備する半導体集積回路の動作方法であって、
前記第１の不揮発性メモリアレーと前記第２の不揮発性メモリアレーのそれぞれでは、２つの不揮発性メモリセルに相補データを電気的に書き込むものであり、
前記第１のセレクタの複数の信号入力線は前記第１の不揮発性メモリアレーの複数のビット線に接続され、前記第２のセレクタの複数の信号入力線は前記第２の不揮発性メモリアレーの複数のビット線に接続されており、
前記第１のセレクタの複数の信号出力線は前記第１のセンス・アンプの第１の入力端子および第２の入力端子に接続され、前記第２のセレクタの複数の信号出力線は前記第１のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されており、
前記第１と第２の不揮発性メモリアレーの一方のメモリアレーでは、第１の通常データ読み出し動作が実行され、
前記第１の通常データ読み出し動作では、前記第１と第２のセレクタの一方のセレクタは前記一方のメモリアレーの２つの不揮発性メモリセルからの相補データを前記第１のセンス・アンプの前記第１と第２の入力端子とに供給するものであり、
前記一方のメモリアレーでは前記２つの不揮発性メモリセルの一方の不揮発性メモリセルの書き込みと消去とのいずれかの第１の不揮発記憶動作が実行され、前記第１の不揮発記憶動作に関係した第１のベリファイ読み出し動作が実行されるものである。
前記第１のベリファイ読み出し動作で、前記一方のセレクタが前記一方の不揮発性メモリセルからの第１のベリファイ読み出しデータを前記第１のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第１のセンス・アンプの前記第１と第２の入力端子の他方に第１のベリファイ参照信号が供給されるものである半導体集積回路の動作方法。
【請求項１２】
前記半導体集積回路は、少なくとも第３の不揮発性メモリアレーと、第４の不揮発性メモリアレーと、第３のセレクタと、第４のセレクタと、第２のセンス・アンプとを含む第２の不揮発性メモリを更に具備するものであり、
前記第３の不揮発性メモリアレーと前記第４の不揮発性メモリアレーのそれぞれでは、１つの不揮発性メモリセルにデータを電気的に書き込むものであり、
前記第３のセレクタの信号入力線は前記第３の不揮発性メモリアレーのビット線に接続され、前記第４のセレクタの信号入力線は前記第４の不揮発性メモリアレーのビット線に接続されており、
前記第３のセレクタの信号出力線は前記第２のセンス・アンプの第１の入力端子および第２の入力端子に接続され、前記第４のセレクタの信号出力線は前記第２のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されており、
前記第３と第４の不揮発性メモリアレーの一方のメモリアレーでは、第２の通常データ読み出し動作が実行され、
前記第２の通常データ読み出し動作では、前記第３と第４のセレクタの一方のセレクタは前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの１つの不揮発性メモリセルからのデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方の入力端子に供給するものであり、
前記第２の通常データ読み出し動作では、前記第２のセンス・アンプの前記第１と第２の入力端子の他方の入力端子には、通常読み出し参照信号が供給されるものである。
前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは前記１つの不揮発性メモリセルの書き込みと消去とのいずれかの第２の不揮発記憶動作が実行され、前記第２の不揮発記憶動作に関係した第２のベリファイ読み出し動作が実行されるものであり、
前記第２のベリファイ読み出し動作では、前記第３と第４のセレクタの前記一方のセレクタが前記１つの不揮発性メモリセルからの第２のベリファイ読み出しデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方に供給するものであり、前記第２のセンス・アンプの前記第１と第２の入力端子の他方には、第２のベリファイ参照信号が供給されるものである請求項１１に記載の半導体集積回路の動作方法。
【請求項１３】
前記半導体集積回路は、中央処理ユニットを更に具備するものであり、
前記第２の不揮発性メモリには前記中央処理ユニットのためのプログラムが格納され、
前記第１の不揮発性メモリには前記中央処理ユニットによる前記第２の不揮発性メモリに格納されたプログラムの実行結果のデータが格納される請求項１２に記載の半導体集積回路の動作方法。
【請求項１４】
前記半導体集積回路では、前記第１の不揮発性メモリと前記第２の不揮発性メモリとにより内蔵不揮発性メモリが形成されており、
前記半導体集積回路は、内蔵ランダムアクセスメモリと、高速バスと、周辺バスと、前記内蔵不揮発性メモリの低速アクセスポートに接続されたシーケンサとを更に具備しており、
前記中央処理ユニットは、前記高速バスを介して前記内蔵ランダムアクセスメモリと前記内蔵不揮発性メモリの高速アクセスポートとに接続されており、
前記中央処理ユニットは、前記高速バスと前記内蔵不揮発性メモリの前記高速アクセスポートとを介して前記第１の不揮発性メモリに格納されたデータと前記第２の不揮発性メモリに格納されたプログラムを読み出すものであり、
前記中央処理ユニットの指示に応答して前記シーケンサは、前記低速バスと前記低速アクセスポートとを介して前記第１の不揮発性メモリに格納されるデータと前記第２の不揮発性メモリに格納されるプログラムとを前記内蔵不揮発性メモリに格納するものである請求項１３に記載の半導体集積回路の動作方法。
【請求項１５】
前記第１の不揮発性メモリの前記２つの不揮発性メモリセルと前記第２の不揮発性メモリの前記１つの不揮発性メモリセルとの各セルは、電荷蓄積層への電子の注入と前記電荷蓄積層からの電子の放出とによって、不揮発記憶動作を実行するものである請求項１３に記載の半導体集積回路の動作方法。
【請求項１６】
前記第１の不揮発性メモリの前記第１と第２の不揮発性メモリアレーの前記一方のメモリアレーでは、前記２つの不揮発性メモリセルの前記一方の不揮発性メモリセルの前記第１の不揮発記憶動作と前記第１のベリファイ読み出し動作とが反復され、
前記第２の不揮発性メモリの前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは、前記１つの不揮発性メモリセルの前記第２の不揮発記憶動作と前記第２のベリファイ読み出し動作とが反復される請求項１５に記載の半導体集積回路の動作方法。
【請求項１７】
前記第１の不揮発性メモリの前記第１のベリファイ読み出し動作で、前記第１のセンス・アンプの前記第１と第２の入力端子の前記他方には第１の参照セルから生成される前記第１のベリファイ参照信号が供給され、
前記第２の不揮発性メモリの前記第２のベリファイ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には第２の参照セルから生成される前記第２のベリファイ参照信号が供給される請求項１５に記載の半導体集積回路の動作方法。
【請求項１８】
前記第２の不揮発性メモリの前記第２の通常データ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には前記第２の参照セルから生成される通常読み出し参照信号が供給される請求項１６に記載の半導体集積回路の動作方法。
【請求項１９】
前記第２の不揮発性メモリの前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの前記１つの不揮発性メモリセルには、２ビットまたはそれ以上の多値のデータを電気的に書き込むことが可能である請求項１６に記載の半導体集積回路の動作方法。
【請求項２０】
前記内蔵不揮発性メモリの内部の前記第１の不揮発性メモリの配置と前記第２の不揮発性メモリの配置とは、前記半導体集積回路のシステム初期化に使用される初期化制御コードデータに従って設定可能とされている請求項１３に記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関するもので、特に２つのメモリセルに相補的なデータを書き込む半導体不揮発性メモリを内蔵して半導体不揮発性メモリをベリファイ読み出しと通常データ読み出しとを行うに際して半導体集積回路のチップ面積を削減するのに有効な技術に関する。
【背景技術】
【０００２】
下記特許文献１には、不揮発性メモリの２つのメモリセルのトランジスタの２つの電流が切り替え手段を介して差動検出器に供給されることによって２つの電流の大小関係を差動検出器で判定して、判定結果に応じた２状態を出力することが記載されている。また、２つのメモリセルの一方のメモリセルのトランジスタの電流が切り替え手段を介してセンス・アンプの一方の入力端子に供給され、リファレンス電流発生器からのリファレンス電流がセンス・アンプの他方の入力端子に供給され、センス・アンプによって読み出し情報の判別が行われる。
【０００３】
下記特許文献２には、データ書き込み時に半導体不揮発性メモリの２つのメモリセルに相補的なデータを書き込み、データ読み出し時に２つのメモリセルから読み出されたビット線対の電位差を差動増幅型センス・アンプで増幅して、読み出しデータを判定することが記載されている。この半導体不揮発性メモリにおいて、書き込み直後のベリファイは、データ読み出し時に使用する差動増幅型センス・アンプを使用することで行われる。差動増幅型センス・アンプによるベリファイ時には、書き込み状態(“０”状態)の方のメモリセルが接続された差動増幅型センス・アンプのセンス線に接続されたプルアップ・トランジスタが書き込みデータを保持した書き込みラッチ回路によってオフ状態とされる。従って、書き込み状態のメモリセルのトランジスタと非書き込み状態のメモリセルのトランジスタのコンダクタンスｇｍの違いによって、差動増幅型センス・アンプのセンス線対の電位差が縮小するように非書き込み状態のメモリセルが接続された方のセンス線の電位がプルアップされる。その結果、差動増幅型センス・アンプによるベリファイ比較の判定基準が厳しくなり、書き込み量が不十分なメモリセルへの再書き込みが行われるようになる。
【０００４】
【特許文献１】特開２００７−８７４４１号公報
【特許文献２】特開平１−２６３９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って、マイクロコンピュータに搭載されて、マイクロコンピュータの中央処理ユニット(ＣＰＵ)のための種々のソフトウェア・プログラムを格納する一方、ＣＰＵによるプログラム実行結果の種々のデータを格納する不揮発性メモリの開発に従事した。プログラム実行結果のデータを格納する不揮発性メモリであるデータフラッシュでのデータ書き換え回数は、プログラムを格納する不揮発性メモリであるプログラムフラッシュでのデータ書き換え回数よりも極めて大きいものである。
【０００６】
従って、この不揮発性メモリの開発では、書き換え回数が大きなデータフラッシュの不揮発性フラッシュメモリセルの疲弊によるセルのデータリテンション特性の劣化に起因するデータフラッシュでのデータ保持特性の劣化を軽減することが必要となった。本発明者等は、上記特許文献２に記載のようにデータ書き込み時に２つの不揮発性メモリセルに相補的なデータを書き込む一方、データ読み出し時には２つの不揮発性メモリセルの書き込み相補データを差動増幅型センス・アンプによって読み出す方式でデータフラッシュを構築すると言う着想に到達した。
【０００７】
一般的には、不揮発性フラッシュメモリセルの疲弊により、メモリセルに書き込まれたデータであるメモリセルのトランジスタのしきい値電圧は時間経過ととともに徐々に変動する。時間経過によるメモリセルのトランジスタのしきい値電圧の変動がデータ読み出しのための読み出し基準値を超えると、データ読み出し時の読み出しデータは誤ったデータとなってしまう。
【０００８】
しかし上述の方式によれば、不揮発性メモリセルが疲弊してもデータ書き込み時に２つの不揮発性メモリセルに書き込まれた相補データである２つのメモリセル(ツインセル)のトランジスタのしきい値電圧の差を維持することができる。従って、疲弊によって２つのメモリセル(ツインセル)のトランジスタのしきい値電圧の差が若干縮小しても、差動増幅型センスアンプは若干縮小したしきい値電圧の差を正確に増幅することができる。その結果、書き換え回数が増大してデータフラッシュのメモリセルが多少疲弊しても、データ読み出し時に正確な読み出しデータが出力されることができる。
【０００９】
一方、データフラッシュへのデータ書き込み時に２つの不揮発性メモリセル(ツインセル)に書き込まれた相補データが正確に書き込まれたか否かの確認を行う書き込みベリファイ動作が必要となる。例えば、２つの不揮発性メモリセル(ツインセル)に相補データ“１”を書き込む場合には、ツインセルの一方のメモリセル(ポジセル)と他方のメモリセル(ネガセル)とには、例えば低いしきい値電圧に対応する書き込みデータと高いしきい値電圧に対応する書き込みデータとをそれぞれ書き込むことになる。相補データ“１”の書き込みベリファイのためには、データ“１”の書き込みデータに対応する高いしきい値電圧が他方のメモリセル(ネガセル)に書き込まれているかをベリファイする必要が有る。同様に相補データ“０”の書き込みベリファイのためには、データ“０”の書き込みデータに対応する高いしきい値電圧が一方のメモリセル(ポジセル)に書き込まれているかをベリファイする必要が有る。この両者のベリファイのためには、高いしきい値電圧に対応する電圧レベルを有する書き込みベリファイ参照電圧が使用される。本発明に先立って開発された不揮発性メモリのデータフラッシュでは、本発明者等は、上記特許文献１に記載のように、一方のメモリセルまたは他方のメモリセルからの電流をベリファイ・センス・アンプの一方の入力端子に供給するとともに、ベリファイ・センス・アンプの他方の入力端子に書き込みベリファイ参照電流に供給すると言う着想に到達した。
【００１０】
また、このデータフラッシュでは、データ書き込みに先立って２つの不揮発性メモリセル(ツインセル)の両者に、例えば低いしきい値電圧に対応する消去状態のデータ(消去データ)を書き込むイニシャライズ消去動作(ブランク消去動作)も、必要となる。このイニシャライズ消去動作にも、２つの不揮発性メモリセル(ツインセル)の両者に低いしきい値電圧の消去データが正確に書き込まれたか否かを確認する消去ベリファイ動作が必要となる。この消去ベリファイのためには、低いしきい値電圧に対応する電圧レベルを有する消去ベリファイ参照電圧が使用される。一方のメモリセルまたは他方のメモリセルからの電流をベリファイ・センス・アンプの一方の入力端子に供給するとともに、ベリファイ・センス・アンプの他方の入力端子に消去ベリファイ参照電流を供給する。
【００１１】
しかし、この方式のデータフラッシュでは、書き込みおよび消去のためのベリファイ・センス・アンプと通常データ読み出しの差動増幅型センス・アンプとが必要であり、マイクロコンピュータを構成する半導体集積回路のチップ面積が大きいと言う問題が本発明者等の検討により明らかとされた。また、この方式のデータフラッシュでは、ベリファイ・センス・アンプと差動増幅型センス・アンプとの動作相関を保証する必要があり、マイクロコンピュータを構成する半導体集積回路の動作マージン設計が困難であると言う問題も本発明者等の検討により明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、２つのメモリセルに相補的なデータを書き込む半導体不揮発性メモリを内蔵して半導体不揮発性メモリをベリファイ読み出しと通常データ読み出しとを行うに際して半導体集積回路のチップ面積を削減することにある。
【００１４】
更にまた、本発明の他の目的とするところは、上述の如き半導体集積回路において、ベリファイ読み出しと通常データ読み出しの動作マージン設計を容易とすることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１７】
すなわち、本発明の代表的な半導体集積回路は、少なくとも第１の不揮発性メモリアレー(２１)と、第２の不揮発性メモリアレー(２２)と、第１のセレクタ(２４)と、第２のセレクタ(２５)と、第１のセンス・アンプ(２６)とを含む第１の不揮発性メモリ(ＤＦＬ)を具備する(図２参照)。
【００１８】
前記第１の不揮発性メモリ(ＤＦＬ)の前記第１と第２の不揮発性メモリアレーでは、２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)に相補データが電気的に書き込まれる。
【００１９】
一方のメモリアレー(２１)では通常データ読み出し動作(ＮＲ＿ＲＤ)が実行され、一方のセレクタ(２４)は一方のメモリアレー(２１)の２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)からの相補データを第１のセンス・アンプの前記第１と第２の入力端子とに供給する。前記一方のメモリアレー(２１)では書き込みと消去とのいずれかの不揮発記憶動作が実行され、前記不揮発記憶動作に関係したベリファイ読み出し動作(ＶＲ＿ＲＤ)が実行される。前記ベリファイ読み出し動作で、前記一方のセレクタが前記一方の不揮発性メモリセルからの第１のベリファイ読み出しデータを前記第１のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第１のセンス・アンプの前記第１と第２の入力端子の他方に第１のベリファイ参照信号が供給される(図２参照)。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、２つのメモリセルに相補的なデータを書き込む半導体不揮発性メモリを内蔵して半導体不揮発性メモリをベリファイ読み出しと通常データ読み出しとを行うに際して半導体集積回路のチップ面積を削減することができる。
【発明を実施するための最良の形態】
【００２１】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２２】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、少なくとも第１の不揮発性メモリアレー(２１)と、第２の不揮発性メモリアレー(２２)と、第１のセレクタ(２４)と、第２のセレクタ(２５)と、第１のセンス・アンプ(２６)とを含む第１の不揮発性メモリ(ＤＦＬ)を具備する(図２参照)。
【００２３】
前記第１の不揮発性メモリアレーと前記第２の不揮発性メモリアレーのそれぞれでは、２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)に相補データを電気的に書き込むことが可能である。
【００２４】
前記第１のセレクタの複数の信号入力線は前記第１の不揮発性メモリアレーの複数のビット線(ＳＢＬ)に接続され、前記第２のセレクタの複数の信号入力線は前記第２の不揮発性メモリアレーの複数のビット線(ＳＢＬ)に接続されている。
【００２５】
前記第１のセレクタの複数の信号出力線は前記第１のセンス・アンプの第１の入力端子(Ｉｎ１)および第２の入力端子(Ｉｎ２)に接続され、前記第２のセレクタの複数の信号出力線は前記第１のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されている。
【００２６】
前記第１と第２の不揮発性メモリアレーの一方のメモリアレー(２１)では、第１の通常データ読み出し動作(ＮＲ＿ＲＤ)が実行される。前記第１の通常データ読み出し動作では、前記第１と第２のセレクタの一方のセレクタ(２４)は前記一方のメモリアレーの２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)からの相補データを前記第１のセンス・アンプの前記第１と第２の入力端子とに供給する。
【００２７】
前記一方のメモリアレーでは前記２つの不揮発性メモリセルの一方の不揮発性メモリセル(ＭＣ１)の書き込みと消去とのいずれかの第１の不揮発記憶動作が実行され、前記第１の不揮発記憶動作に関係した第１のベリファイ読み出し動作(ＶＲ＿ＲＤ)が実行される。
【００２８】
前記第１のベリファイ読み出し動作で、前記一方のセレクタが前記一方の不揮発性メモリセルからの第１のベリファイ読み出しデータを前記第１のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第１のセンス・アンプの前記第１と第２の入力端子の他方に第１のベリファイ参照信号が供給される(図２参照)。
【００２９】
前記実施の形態によれば、通常データ読み出し時の相補データは前記第１のセンス・アンプにより読み出され、ベリファイ読み出し時のベリファイ読み出しデータも前記第１のセンス・アンプにより読み出されるので、半導体集積回路のチップ面積を削減することができる。更に、ベリファイ読み出しと通常データ読み出しの動作マージン設計を容易とすることができる。
【００３０】
好適な実施の形態による半導体集積回路は、少なくとも第３の不揮発性メモリアレー(３１)と、第４の不揮発性メモリアレー(３２)と、第３のセレクタ(３４)と、第４のセレクタ(３５)と、第２のセンス・アンプ(３６)とを含む第２の不揮発性メモリ(ＰＦＬ)を更に具備する(図３参照)。
【００３１】
前記第３の不揮発性メモリアレーと前記第４の不揮発性メモリアレーのそれぞれでは、１つの不揮発性メモリセル(ＭＣ０)にデータを電気的に書き込むことが可能である。
【００３２】
前記第３のセレクタの信号入力線は前記第３の不揮発性メモリアレーのビット線(ＳＢＬ)に接続され、前記第４のセレクタの信号入力線は前記第４の不揮発性メモリアレーのビット線(ＳＢＬ)に接続されている。
【００３３】
前記第３のセレクタの信号出力線は前記第２のセンス・アンプの第１の入力端子(Ｉｎ１)および第２の入力端子(Ｉｎ２)に接続され、前記第４のセレクタの信号出力線は前記第２のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されている(図１０参照)。
【００３４】
前記第３と第４の不揮発性メモリアレーの一方のメモリアレー(３１)では、第２の通常データ読み出し動作(ＮＲ＿ＲＤ)が実行される。前記第２の通常データ読み出し動作では、前記第３と第４のセレクタの一方のセレクタ(３４)は前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの１つの不揮発性メモリセル(ＭＣ０)からのデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方の入力端子(Ｉｎ１)に供給する。前記第２の通常データ読み出し動作では、前記第２のセンス・アンプの前記第１と第２の入力端子の他方の入力端子(Ｉｎ２)には、通常読み出し参照信号が供給される。
【００３５】
前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは前記１つの不揮発性メモリセルの書き込みと消去とのいずれかの第２の不揮発記憶動作が実行され、前記第２の不揮発記憶動作に関係した第２のベリファイ読み出し動作(ＶＲ＿ＲＤ)が実行される。
【００３６】
前記第２のベリファイ読み出し動作では、前記第３と第４のセレクタの前記一方のセレクタが前記１つの不揮発性メモリセルからの第２のベリファイ読み出しデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方に供給する。一方、前記第２のセンス・アンプの前記第１と第２の入力端子の他方には、第２のベリファイ参照信号が供給される(図３参照)。
【００３７】
より好適な実施の形態による半導体集積回路は、中央処理ユニット(２)を更に具備する。
【００３８】
前記第２の不揮発性メモリ(ＰＦＬ)には前記中央処理ユニットのためのプログラムが格納可能とされている。
【００３９】
前記第１の不揮発性メモリ(ＤＦＬ)には前記中央処理ユニットによる前記第２の不揮発性メモリに格納されたプログラムの実行結果のデータが格納可能とされている。
【００４０】
更により好適な実施の形態による半導体集積回路では、前記第１の不揮発性メモリ(ＤＦＬ)と前記第２の不揮発性メモリ(ＰＦＬ)とにより内蔵不揮発性メモリ(６)が形成されている。
【００４１】
前記半導体集積回路は、内蔵ランダムアクセスメモリ(５)と、高速バス(ＨＢＵＳ)と、周辺バス(ＰＢＵＳ)と、前記内蔵不揮発性メモリ(６)の低速アクセスポート(ＬＡＣＳＰ)に接続されたシーケンサ(７)とを更に具備する。
【００４２】
前記中央処理ユニットは、前記高速バスを介して前記内蔵ランダムアクセスメモリと前記内蔵不揮発性メモリの高速アクセスポート(ＨＡＣＳＰ)とに接続されている。
【００４３】
前記中央処理ユニットは、前記高速バスと前記内蔵不揮発性メモリの前記高速アクセスポートとを介して前記第１の不揮発性メモリに格納されたデータと前記第２の不揮発性メモリに格納されたプログラムを読み出すことが可能である。
【００４４】
前記中央処理ユニットの指示に応答して前記シーケンサは、前記低速バスと前記低速アクセスポートとを介して前記第１の不揮発性メモリに格納されるデータと前記第２の不揮発性メモリに格納されるプログラムとを前記内蔵不揮発性メモリに格納するものである。
【００４５】
具体的な一つの実施の形態では、前記第１の不揮発性メモリ(ＤＦＬ)の前記２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)と前記第２の不揮発性メモリ(ＰＦＬ)の前記１つの不揮発性メモリセル(ＭＣ０)との各セルは、電荷蓄積層(ＳｉＮ)への電子の注入と前記電荷蓄積層からの電子の放出とによって、不揮発記憶動作を実行するものである。
【００４６】
他の具体的な一つの実施の形態では、前記第１の不揮発性メモリ(ＤＦＬ)の前記第１と第２の不揮発性メモリアレーの前記一方のメモリアレーでは前記２つの不揮発性メモリセルの前記一方の不揮発性メモリセルの前記第１の不揮発記憶動作と前記第１のベリファイ読み出し動作とが反復される。前記第２の不揮発性メモリ(ＰＦＬ)の前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは前記１つの不揮発性メモリセルの前記第２の不揮発記憶動作と前記第２のベリファイ読み出し動作とが反復される。
【００４７】
更に他の具体的な一つの実施の形態では、前記第１の不揮発性メモリ(ＤＦＬ)の前記第１のベリファイ読み出し動作で、前記第１のセンス・アンプの前記第１と第２の入力端子の前記他方には第１の参照セル(Ｒｅｆ＿Ｃｅｌｌ)から生成される前記第１のベリファイ参照信号が供給される(図７参照)。前記第２の不揮発性メモリ(ＰＦＬ)の前記第２のベリファイ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には第２の参照セル(Ｒｅｆ＿Ｃｅｌｌ)から生成される前記第２のベリファイ参照信号が供給される(図８参照)。
【００４８】
また更に他の具体的な一つの実施の形態では、前記第２の不揮発性メモリ(ＰＦＬ)の前記第２の通常データ読み出し動作で、前記第２のセンス・アンプの前記第１と第２の入力端子の前記他方には前記第２の参照セル(Ｒｅｆ＿Ｃｅｌｌ) から生成される通常読み出し参照信号が供給される。
【００４９】
より具体的な一つの実施の形態では、前記第２の不揮発性メモリ(ＰＦＬ)の前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの前記１つの不揮発性メモリセルには２ビットまたはそれ以上の多値のデータを電気的に書き込むことが可能である。
【００５０】
最も具体的な一つの実施の形態では、前記内蔵不揮発性メモリ(６)の内部の前記第１の不揮発性メモリ(ＤＦＬ)の配置と前記第２の不揮発性メモリ(ＰＦＬ)の配置とは、前記半導体集積回路のシステム初期化に使用される初期化制御コードデータ(ＩＮＴ＿Ｄａｔａ)に従って設定可能とされている(図１２参照)。
【００５１】
〔２〕本発明の別の観点の代表的な実施の形態は、少なくとも第１の不揮発性メモリアレー(２１)と、第２の不揮発性メモリアレー(２２)と、第１のセレクタ(２４)と、第２のセレクタ(２５)と、第１のセンス・アンプ(２６)とを含む第１の不揮発性メモリ(ＤＦＬ)を具備する半導体集積回路(図２参照)の動作方法である。
【００５２】
前記第１の不揮発性メモリアレーと前記第２の不揮発性メモリアレーのそれぞれでは、２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)に相補データを電気的に書き込むものである。
【００５３】
前記第１のセレクタの複数の信号入力線は前記第１の不揮発性メモリアレーの複数のビット線(ＳＢＬ)に接続され、前記第２のセレクタの複数の信号入力線は前記第２の不揮発性メモリアレーの複数のビット線(ＳＢＬ)に接続されている。
【００５４】
前記第１のセレクタの複数の信号出力線は前記第１のセンス・アンプの第１の入力端子(Ｉｎ１)および第２の入力端子(Ｉｎ２)に接続され、前記第２のセレクタの複数の信号出力線は前記第１のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されている。
【００５５】
前記第１と第２の不揮発性メモリアレーの一方のメモリアレー(２１)では、第１の通常データ読み出し動作(ＮＲ＿ＲＤ)が実行される。前記第１の通常データ読み出し動作では、前記第１と第２のセレクタの一方のセレクタ(２４)は前記一方のメモリアレーの２つの不揮発性メモリセル(ＭＣ１、ＭＣ２)からの相補データを前記第１のセンス・アンプの前記第１と第２の入力端子とに供給するものである。
【００５６】
前記一方のメモリアレーでは前記２つの不揮発性メモリセルの一方の不揮発性メモリセル(ＭＣ１)の書き込みと消去とのいずれかの第１の不揮発記憶動作が実行され、前記第１の不揮発記憶動作に関係した第１のベリファイ読み出し動作(ＶＲ＿ＲＤ)が実行されるものである。
【００５７】
前記第１のベリファイ読み出し動作で、前記一方のセレクタが前記一方の不揮発性メモリセルからの第１のベリファイ読み出しデータを前記第１のセンス・アンプの前記第１と第２の入力端子の一方に供給する一方、前記第１のセンス・アンプの前記第１と第２の入力端子の他方に第１のベリファイ参照信号が供給されるものである(図２参照)。
【００５８】
前記実施の形態によれば、通常データ読み出し時の相補データは前記第１のセンス・アンプにより読み出され、ベリファイ読み出し時のベリファイ読み出しデータも前記第１のセンス・アンプにより読み出されるので、半導体集積回路のチップ面積を削減することができる。更に、ベリファイ読み出しと通常データ読み出しの動作マージン設計を容易とすることができる。
【００５９】
好適な実施の形態は、少なくとも第３の不揮発性メモリアレー(３１)と、第４の不揮発性メモリアレー(３２)と、第３のセレクタ(３４)と、第４のセレクタ(３５)と、第２のセンス・アンプ(３６)とを含む第２の不揮発性メモリ(ＰＦＬ)を更に具備する半導体集積回路の動作方法である(図３参照)。
【００６０】
前記第３の不揮発性メモリアレーと前記第４の不揮発性メモリアレーのそれぞれでは、１つの不揮発性メモリセル(ＭＣ０)にデータを電気的に書き込むものである。
【００６１】
前記第３のセレクタの信号入力線は前記第３の不揮発性メモリアレーのビット線(ＳＢＬ)に接続され、前記第４のセレクタの信号入力線は前記第４の不揮発性メモリアレーのビット線(ＳＢＬ)に接続されている。
【００６２】
前記第３のセレクタの信号出力線は前記第２のセンス・アンプの第１の入力端子(Ｉｎ１)および第２の入力端子(Ｉｎ２)に接続され、前記第４のセレクタの信号出力線は前記第２のセンス・アンプの前記第１の入力端子および前記第２の入力端子に接続されている(図１０参照)。
【００６３】
前記第３と第４の不揮発性メモリアレーの一方のメモリアレー(３１)では、第２の通常データ読み出し動作(ＮＲ＿ＲＤ)が実行される。前記第２の通常データ読み出し動作では、前記第３と第４のセレクタの一方のセレクタ(３４)は前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーの１つの不揮発性メモリセル(ＭＣ０)からのデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方の入力端子(Ｉｎ１)に供給する。前記第２の通常データ読み出し動作では、前記第２のセンス・アンプの前記第１と第２の入力端子の他方の入力端子(Ｉｎ２)には、通常読み出し参照信号が供給されるものである。
【００６４】
前記第３と第４の不揮発性メモリアレーの前記一方のメモリアレーでは前記１つの不揮発性メモリセルの書き込みと消去とのいずれかの第２の不揮発記憶動作が実行され、前記第２の不揮発記憶動作に関係した第２のベリファイ読み出し動作(ＶＲ＿ＲＤ)が実行されるものである。
【００６５】
前記第２のベリファイ読み出し動作では、前記第３と第４のセレクタの前記一方のセレクタが前記１つの不揮発性メモリセルからの第２のベリファイ読み出しデータを前記第２のセンス・アンプの前記第１と第２の入力端子の一方に供給する。一方、前記第２のセンス・アンプの前記第１と第２の入力端子の他方には、第２のベリファイ参照信号が供給されるものである(図３参照)。
【００６６】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６７】
《マイクロコンピュータ》
図１は、本発明の実施の形態によるマイクロコンピュータ(ＭＣＵ)１の構成を示す図である。図１に示されたマイクロコンピュータ１は、微細化ＣＭＯＳ半導体製造プロセスによって単結晶シリコンからなる１個の半導体チップに形成される。
【００６８】
マイクロコンピュータ１は高速バスＨＢＵＳと周辺バスＰＢＵＳとの２階層バス構成を有するものであり、高速バスＨＢＵＳと周辺バスＰＢＵＳはそれぞれデータバス、アドレスバス及びコントロールバスを有する。バスを２階層バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くして、高速アクセス動作を可能とするものである。
【００６９】
高速バスＨＢＵＳには、命令制御部と実行部とを備えて命令を実行する中央処理ユニット(ＣＰＵ)２、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御もしくはバスブリッジ制御を行うバスインタフェース回路(ＢＩＦ)４が、接続されている。更に、高速バスＨＢＵＳには、中央処理ユニット２のワーク領域等に利用されるランダムアクセスメモリ(ＲＡＭ)５、及びデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール(ＦＭＤＬ)６が接続される。このフラッシュメモリモジュール(ＦＭＤＬ)６には、図２に示すデータフラッシュＤＦＬと図３に示すプログラムフラッシュＰＦＬとが含まれている。プログラムフラッシュＰＦＬには中央処理ユニット(ＣＰＵ)２のための種々のソフトウェア・プログラムが格納され、データフラッシュＤＦＬには中央処理ユニット(ＣＰＵ)２によるプログラム実行結果の種々のデータが格納される。
【００７０】
周辺バスＰＢＵＳには、フラッシュメモリモジュール(ＦＭＤＬ)６に関係するコマンドアクセスの制御を行うフラッシュシーケンサ(ＦＳＱＣ)７、外部入出力ポート(ＰＲＴ)８，９、タイマ(ＴＭＲ)１０、マイクロコンピュータの内部クロック信号を生成するクロックパルスジェネレータ(ＣＰＧ)１１が接続されている。クロック端子ＸＴＡＬ／ＥＸＴＡＬには発振子が接続されるかあるいは外部クロック信号が供給されるもので、外部ハードウェアスタンバイ端子ＳＴＢＹにはスタンバイ状態指示信号が供給され、外部リセット端子ＲＥＳはリセット指示信号が供給される。外部電源端子Ｖccと外部グランド端子Ｖssとの間には、動作電源電圧が供給されるものである。
【００７１】
ここではフラッシュシーケンサ７はロジック回路として論理合成によって設計され、メモリアレイ構成のフラッシュメモリモジュール６はＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、実質的には双方統合された一つのフラッシュメモリとして構成されている。フラッシュメモリモジュール６は、読み出し専用の高速アクセスポート(ＨＡＣＳＰ)を介して高速バスＨＢＵＳに接続される。従って、ＣＰＵ２やＤＭＡＣ３は高速バスＨＢＵＳと高速アクセスポート(ＨＡＣＳＰ)とを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２やＤＭＡＣ３はフラッシュメモリモジュール６に対して書き込み及び消去のアクセスを実行する時には、バスインタフェース４と周辺バスＰＢＵＳとを経由してフラッシュシーケンサ７にコマンドを発行する。これによって、フラッシュシーケンサ７は、周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介してフラッシュメモリモジュールの消去や書き込み動作の制御を実行する。
【００７２】
《フラッシュメモリモジュール》
図２は、図１に示したマイクロコンピュータ(ＭＣＵ)１に内蔵されたフラッシュメモリモジュール(ＦＭＤＬ)６に含まれたデータフラッシュＤＦＬの構成を示す図である。
【００７３】
図２に示すフラッシュメモリモジュール６のデータフラッシュＤＦＬには、図１のマイクロコンピュータ(ＭＣＵ)１の中央処理ユニット(ＣＰＵ)２によるプログラム実行結果の種々のデータが格納される。図２のデータフラッシュＤＦＬの大きなデータ書き換え回数による疲弊によっても正確なデータ読み出しを可能とするため、図２のデータフラッシュＤＦＬでは２つの不揮発性メモリセルＭＣ１、ＭＣ２から構成されたツインセルに相補データの１ビットを書き込むと言う２セル／１ビット書き込み方式が採用されている。
【００７４】
図３は、図１に示したマイクロコンピュータ(ＭＣＵ)１に内蔵されたフラッシュメモリモジュール(ＦＭＤＬ)６に含まれたプログラムフラッシュＰＦＬの構成を示す図である。
【００７５】
図３に示すフラッシュメモリモジュール６のプログラムフラッシュＰＦＬには、図１のマイクロコンピュータ(ＭＣＵ)１の中央処理ユニット(ＣＰＵ)２のための種々のソフトウェア・プログラムが格納される。図３のデータ書き換え回数の小さなプログラムフラッシュＰＦＬの高密度記憶を可能とするため、図３のプログラムフラッシュＰＦＬでは１つの不揮発性メモリセルＭＣ０に単一データの１ビットを書き込むと言う１セル／１ビット書き込み方式が採用されている。
【００７６】
《不揮発性メモリセル》
図４は、図２のデータフラッシュＤＦＬに含まれて相補データの１ビットが書き込まれる２つの不揮発性メモリセルＭＣ１、ＭＣ２と図３のプログラムフラッシュＰＦＬに含まれて単一データの１ビットが書き込まれる不揮発性メモリセルＭＣ０の構成と動作とを示す図である。
【００７７】
図４(Ａ)に示すように、これらの不揮発性メモリセルＭＣ１、ＭＣ２、ＭＣ０のそれぞれは、スプリットゲート型フラッシュメモリ素子によって構成されている。このメモリ素子は、ソース・ドレインの間のチャネル領域の上にゲート絶縁膜を介して形成されたコントロールゲート(ＣＧ)とメモリゲート(ＭＧ)とを有し、メモリゲート(ＭＧ)とゲート絶縁膜との間にはシリコンナイトライド等の電荷トラップ領域(ＳｉＮ)が形成されている。コントロールゲート(ＣＧ)側のソース又はドレイン領域はビット線(ＢＬ)に接続され、メモリゲート(ＭＧ)側のソース又はドレイン領域はソース線(ＳＬ)に接続されている。
【００７８】
図４(Ａ)に示された不揮発性メモリセルの種々の動作の様子が、図４(Ｂ)に示されている。
【００７９】
まず、メモリセルのしきい値電圧(Ｖth)を低下するには、ＢＬ＝Ｈｉ−Ｚ(高インピーダンス状態)、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖとされることによって、ウェル領域(ＷＥＬＬ)とメモリゲートＭＧ間の高電界によって電荷トラップ領域(ＳｉＮ)からウェル領域(ＷＥＬＬ)に電子が引き抜かれる。この処理単位は、メモリゲートを共有する複数のメモリセルとされる。
【００８０】
次に、メモリセルのしきい値電圧(Ｖth)を上昇するには、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書き込み電流を流す。それによって、コントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが、電荷トラップ領域(ＳｉＮ)に注入される。電子の注入は、ビット線電流を流すか否かによって決定されるので、この処理はビット単位で制御される。
【００８１】
更に、読み出し動作は、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで、実行される。メモリセルのしきい値電圧が低ければメモリセルはオン状態にされ、しきい値電圧が高ければオフ状態にされる。尚、不揮発性メモリセルＭＣ１、ＭＣ２、ＭＣ０のそれぞれは、図４(Ａ)に示すスプリットゲート型フラッシュメモリ素子に限定されるものではなく、スタックド・ゲート型フラッシュメモリ素子とすることもできる。このスタックド・ゲート型フラッシュメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート(ＦＧ)とコントロールゲート(ＷＬ)とがスタックされることにより構成される。ホットキャリア書き込み方式またはＦＮトンネル書き込み方式によってしきい値電圧を上げ、ウェル領域(ＷＥＬＬ)への電子の放出またはビット線(ＢＬ)への電子の放出によってしきい値電圧を下げることができる。
【００８２】
《データフラッシュに含まれる２つの不揮発性メモリセル》
図５は、図２のデータフラッシュＤＦＬに含まれて相補データの１ビットが書き込まれる２つの不揮発性メモリセルＭＣ１、ＭＣ２から構成された１つのツインセルの３つの状態を説明する図である。
【００８３】
相補データの１ビットが書き込まれる２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)から構成された１つのツインセルによる情報記憶状態は、図５(Ａ)のイニシャライズ消去状態(ブランク消去状態)、図５(Ｂ)のデータ“１”の書き込み状態、図５(Ｂ)のデータ“０”の書き込み状態の３種類となる。
【００８４】
データフラッシュＤＦＬの２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)から構成された１つのツインセルの図５(Ａ)のイニシャライズ消去状態は、図４で説明したメモリゲート(ＭＧ)を共有する複数のメモリセルを処理単位とするメモリセルのしきい値電圧(Ｖth)の低下の動作によって実現することができる。
【００８５】
データフラッシュＤＦＬの２つの不揮発性メモリセルＭＣ１、ＭＣ２から構成された１つのツインセルの図５(Ｂ)のデータ“１”の書き込み状態は、図５(Ａ)のイニシャライズ消去状態から図４で説明したビット単位の制御によるメモリセルのしきい値電圧(Ｖth)の上昇を不揮発性メモリセルＭＣ２(ネガセル)で実行することで実現できる。
【００８６】
データフラッシュＤＦＬの２つの不揮発性メモリセルＭＣ１、ＭＣ２から構成された１つのツインセルの図５(Ｃ)のデータ“０”の書き込み状態は、図５(Ａ)のイニシャライズ消去状態から図４で説明したビット単位の制御によるメモリセルのしきい値電圧(Ｖth)の上昇を不揮発性メモリセルＭＣ１(ポジセル)で実行することで実現できる。
【００８７】
《プログラムフラッシュＰＦＬに含まれる不揮発性メモリセル》
図６は、図３のプログラムフラッシュＰＦＬに含まれて単一データの１ビットが書き込まれる不揮発性メモリセルＭＣ０の２つの状態を説明する図である。
【００８８】
単一データの１ビットが書き込まれる不揮発性メモリセルＭＣ０の情報記憶状態は、図６(Ａ)のデータ“１”の消去状態、図６(Ｂ)のデータ“０”の書き込み状態の２種類となる。
【００８９】
図６(Ａ)のデータ“１”の消去状態は、図４で説明したメモリゲート(ＭＧ)を共有する複数のメモリセルを処理単位とするメモリセルのしきい値電圧(Ｖth)の低下の動作によって実現することができる。
【００９０】
図６(Ｂ)のデータ“０”の書き込み状態は、図６(Ａ)のデータ“１”の消去状態から図４で説明したビット単位の制御によるメモリセルのしきい値電圧(Ｖth)の上昇を不揮発性メモリセルＭＣ０で実行することによって実現することができる。
【００９１】
《データフラッシュのアーキテクチャー》
図２は、図５で説明したように相補データの１ビットが書き込まれる２つの不揮発性メモリセルＭＣ１、ＭＣ２から構成された多数のツインセルを含み図１のＭＣＵ１のＣＰＵ２によるプログラム実行結果の種々のデータを格納するデータフラッシュＤＦＬのアーキテクチャーを示すものである。
【００９２】
図２のデータフラッシュＤＦＬは、第１不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)２１、第２不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)２２、列デコーダ(ＹＤＥＣ)２３、第１列セレクタ(ＹＳＥＬ＿Ｊ)２４、第２列セレクタ(ＹＳＥＬ＿Ｋ)２５、センス・アンプ(ＳＡ)２６を含んでいる。このデータフラッシュＤＦＬは、更に書き込みデータ入力バッファ２７、データ書き込み・ベリファイ回路２８、データ出力ラッチ・ドライバ２９を含んでいる。
【００９３】
第１不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)２１と第２不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)２２のそれぞれは、２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)から構成されたツインセルを多数含むことにより、ＣＰＵ２によるプログラム実行結果の種々のデータを格納することができる。行方向の２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)のコントロールゲート(ＣＧ)とメモリゲート(ＭＧ)とソースとは、ワード線(ＷＬ)とメモリゲート線(ＭＧＬ)とソース線(ＳＬ)とにそれぞれ接続されている。
【００９４】
第１不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)２１と第２不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)２２とでは、データ書き込みやデータ読み出しの高速化と低消費電力化とのために階層ビット線アーキテクチャーが採用されている。すなわち、第１と第２の不揮発性メモリアレー(ＭＡＲＹ＿Ｊ、Ｋ)２１、２２には、１本の書き込みメインビット線ＷＭＢＬと１本の読み出しメインビット線ＲＭＢＬとが接続されている。
【００９５】
複数の不揮発性メモリセルＭＣ１、ＭＣ２が接続された複数のサブビット線ＳＢＬは、ビット線スイッチＢＬ＿ＳＷのスイッチＭＯＳトランジスタＱ3のソース・ドレイン経路を介して１本の書き込みメインビット線ＷＭＢＬに接続される。不揮発性メモリセルＭＣ１(ポジセル)にデータ書き込みが行われる場合には、不揮発性メモリセルＭＣ１(ポジセル)に接続されたサブビット線ＳＢＬと１本の書き込みメインビット線ＷＭＢＬとの間のビット線スイッチＢＬ＿ＳＷのスイッチＭＯＳトランジスタＱ3が制御信号線ＺＬによってオン状態に制御される。図２のデータフラッシュＤＦＬへのデータ書き込み時には、書き込みデータＱinは書き込みデータ入力バッファ２７とデータ書き込み・ベリファイ回路２８のセレクタＶ＿ＳＥＬ、書き込みラッチＷｒｉｔｅ  Ｌａｔｃｈとを介して１本の書き込みメインビット線ＷＭＢＬに供給される。１本の書き込みメインビット線ＷＭＢＬに供給された書き込みデータは、第１と第２の不揮発性メモリアレー２１、２２でビット線スイッチＢＬ＿ＳＷを介してデータフラッシュＤＦＬの不揮発性メモリセルＭＣ１(ポジセル)または不揮発性メモリセルＭＣ２(ネガセル)に書き込まれる。また、書き込みデータ入力バッファ２７に供給される書き込みデータＱinは、図１のＭＣＵ１においてＣＰＵ２の書き込み要求に応答したフラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のデータフラッシュＤＦＬへの書き込みコマンドに付随して供給されるものである。
【００９６】
また、第１と第２の不揮発性メモリアレー(ＭＡＲＹ＿Ｊ、Ｋ)２１、２２の複数の不揮発性メモリセルＭＣ１、ＭＣ２が接続された複数のサブビット線ＳＢＬは、第１と第２の列セレクタ(ＹＳＥＬ＿Ｊ、Ｋ)２４、２５とセンス・アンプ(ＳＡ)２６とを介して１本の読み出しメインビット線ＲＭＢＬに接続される。また、各サブビット線ＳＢＬには、読み出し動作の終了時および書き込み動作の終了時にサブビット線ＳＢＬの電位を放電するために放電制御信号Ｄchにより制御される放電スイッチＤｉｓ＿Ｓｗが接続されている。
【００９７】
《データフラッシュでの通常データ読み出し》
図１のＭＣＵ１においてＣＰＵ２からの読み出し要求に関しては、高速バスＨＢＵＳと高速アクセスポート(ＨＡＣＳＰ)とを介したフラッシュメモリモジュール６のデータフラッシュＤＦＬへの読み出しコマンドに従って図２のデータフラッシュＤＦＬの読み出し動作が開始される。
【００９８】
すなわち、図２のデータフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２のいずれか一方のメモリアレーの１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)から通常データを読み出す動作が開始される。この通常データ読み出しにより読み出されるデータは、図５(Ｂ)のデータ“１”の書き込み状態のデータ、または図５(Ｃ)のデータ“０”の書き込み状態のデータである。すなわち、通常データ読み出しにより読み出されるデータは、１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)からの相補データである。
【００９９】
図２の通常データ読み出しの信号経路ＮＲ＿ＲＤに示すように、第１の不揮発性メモリアレー２１の２つの不揮発性メモリセルＭＣ１、ＭＣ２からの相補データは、２本のサブビット線ＳＢＬと第１のセレクタ２４とを介してセンス・アンプ２６の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とに並列に供給される。図２のデータフラッシュＤＦＬの大きなデータ書き換え回数による疲弊によって２つの不揮発性メモリセルＭＣ１、ＭＣ２のトランジスタのしきい値電圧の差が若干縮小しても、差動増幅型センス・アンプであるセンス・アンプ２６は若干縮小したしきい値電圧の差を正確に増幅することができる。その結果、図２のデータフラッシュＤＦＬの書き換え回数が増大してデータフラッシュＤＦＬのメモリセルが多少疲弊しても、データ読み出し時にセンス・アンプ２６とデータ出力ラッチ・ドライバ２９とから正確な読み出しデータが出力されることができる。通常データ読み出しによって図２のデータフラッシュＤＦＬの不揮発性メモリアレー２１、２２からセンス・アンプ２６とデータ出力ラッチ・ドライバ２９とによって読み出されたデータは、図１のＭＣＵ１において読み出し専用の高速アクセスポート(ＨＡＣＳＰ)と高速バス(ＨＢＵＳ)とを介してＣＰＵ２に供給されることができる。
【０１００】
以上説明したように、データフラッシュＤＦＬの通常データ読み出しでは、列セレクタ２４、２５は不揮発性メモリアレー２１、２２の１つのツインセルを構成するポジセル、ネガセルからの相補データをセンス・アンプ２６の第１と第２の入力端子Ｉｎ１、Ｉｎ２に並列に供給することが可能である。
【０１０１】
《データフラッシュでのベリファイ読み出し》
図１のＭＣＵ１においてＣＰＵ２からの書き込み要求に関しては、フラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のデータフラッシュＤＦＬへの書き込みコマンドに従って図２のデータフラッシュＤＦＬの書き込み動作が開始される。このデータフラッシュＤＦＬの不揮発性メモリの書き込み動作では、不揮発性メモリに正しいデータが書き込まれたかのベリファイ動作のための書き込みベリファイ読み出しが行われなければならない。
【０１０２】
従って、図２のデータフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２のいずれか一方の１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)への相補データの書き込みに際して、書き込みベリファイ読み出しが行われる。上述したように不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)への相補データの書き込みは、図５(Ａ)のイニシャライズ消去状態から図５(Ｂ)および図５(Ｃ)に示すようにポジセルとネガセルの一方のメモリセルのしきい値電圧(Ｖth)を上昇することで実現することができる。
【０１０３】
図２のベリファイ読み出しの信号経路ＶＲ＿ＲＤに示すように、この相補データの書き込み時にしきい値電圧(Ｖth)が上昇される方のメモリセルからの書き込みベリファイ読み出しデータは、１本のサブビット線ＳＢＬと第１のセレクタ２４とを介してセンス・アンプ２６の第１入力端子Ｉｎ１に供給される。これと平行して、書き込みベリファイ参照レベルが、センス・アンプ２６の第２入力端子Ｉｎ２に供給される。
【０１０４】
相補データの書き込み時にポジセルとネガセルの一方のメモリセルのしきい値電圧(Ｖth)を上昇するために、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧条件の書き込みパルスが印加される。この書き込みパルスの印加の後に信号経路ＶＲ＿ＲＤによるベリファイ読み出しにより一方のメモリセルのしきい値電圧(Ｖth)が書き込みベリファイ参照レベルより低レベルであると判別されると、書き込みは不十分である。この場合には上述の電圧条件の他の書き込みパルスが、一方のメモリセルに再度印加される。他の書き込みパルスの再度の印加の後に信号経路ＶＲ＿ＲＤによる書き込みベリファイ読み出しにより一方のメモリセルのしきい値電圧(Ｖth)が書き込みベリファイ参照レベルより高レベルであると判別されると、書き込みは十分となる。
【０１０５】
書き込みが不十分な時には、データ書き込み・ベリファイ回路２８の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が生成される。書き込み単位が８ビットのツインセルならば、８個の排他的否定論理和回路ＥＸＮＯＲの少なくともいずれか１個の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が出力されると、アンド回路ＡＮＤの出力からローレベル“０”が出力され、８ビットの書き込み単位のツインセルに次の書き込みパルスが再度印加される。書き込みが十分な時には、データ書き込み・ベリファイ回路２８の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が生成される。書き込み単位が８ビットのツインセルならば、８個の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が出力され、アンド回路ＡＮＤの出力からハイレベル“１”が出力され、８ビットの書き込み単位のツインセルへの書き込みが完了する。
【０１０６】
このように、データフラッシュＤＦＬの書き込みベリファイ読み出しでは、列セレクタ２４、２５は不揮発性メモリアレー２１、２２の１つのツインセルで書き込みが行われる一方のセルからの書き込みベリファイ読み出しデータと書き込みベリファイ参照レベルとをセンス・アンプ２６の第１と第２の入力端子に並列に供給することが可能である。
【０１０７】
図１のＭＣＵ１においてＣＰＵ２からの消去要求に関しては、フラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のデータフラッシュＤＦＬへの消去コマンドに従って図２のデータフラッシュＤＦＬの消去動作が開始される。このデータフラッシュＤＦＬの不揮発性メモリの消去動作では、不揮発性メモリが正確に消去されたかのベリファイ動作のための消去ベリファイ読み出しが行われなければならない。
【０１０８】
また図２のデータフラッシュＤＦＬでは、１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)への相補データの書き込みに先立って２つの不揮発性メモリセルに、低いしきい値電圧に対応するデータ“１”の消去データを書き込むイニシャライズ消去動作が必要となる。このイニシャライズ消去動作にも、２つの不揮発性メモリセルに低いしきい値電圧のデータ“１”の消去データが正確に書き込まれたかの消去ベリファイ動作が必要となる。イニシャライズ消去動作では、コントロールゲート(ＣＧ)とメモリゲート(ＭＧ)とを共有する複数のツインセルの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)が消去動作の処理単位とされる。消去動作の処理単位の複数のツインセルの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)のしきい値電圧(Ｖth)を低下するために、ＢＬ＝Ｈｉ−Ｚ(高インピーダンス状態)、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧条件の消去込みパルスが印加される。この消去パルスの印加の後に信号経路ＶＲ＿ＲＤによる消去ベリファイ読み出しにより、メモリセルのしきい値電圧(Ｖth)が消去ベリファイ参照レベルより高レベルであると消去は不十分である。この場合には上述の電圧条件の消去パルスが、メモリセルに印加される。他の消去パルスの印加の後に消去信号経路ＶＲ＿ＲＤによる消去ベリファイ読み出しにより、メモリセルのしきい値電圧(Ｖth)がベリファイ参照レベルより低レベルであると判別されると、消去は十分となる。
【０１０９】
消去が不十分な時には、データ書き込み・ベリファイ回路２８の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が生成される。消去単位が８ビットのツインセルならば、８個の排他的否定論理和回路ＥＸＮＯＲの少なくともいずれか１個の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が出力されると、アンド回路ＡＮＤの出力からローレベル“０”が出力され、８ビットの消去単位のツインセルに次の消去パルスが再度印加される。消去が十分な時には、データ書き込み・ベリファイ回路２８の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が生成される。消去単位が８ビットのツインセルならば、８個の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が出力され、アンド回路ＡＮＤの出力からハイレベル“１”が出力され、８ビットの消去単位のツインセルの消去が完了する。
【０１１０】
このように、データフラッシュＤＦＬの消去ベリファイ読み出しでは、列セレクタ２４、２５は不揮発性メモリアレー２１、２２の消去単位のツインセルで消去が行われるセルからの消去ベリファイ読み出しデータと消去ベリファイ参照レベルとをセンス・アンプ２６の第１と第２の入力端子に並列に供給することが可能である。
【０１１１】
《プログラムフラッシュのアーキテクチャー》
図３は、図６で説明したように単一データの１ビットが書き込まれる多数の不揮発性メモリセルＭＣ０を含み図１のＭＣＵ１のＣＰＵ２のための種々のソフトウェア・プログラムを格納するプログラムフラッシュＰＦＬのアーキテクチャーを示すものである。
【０１１２】
図３のプログラムフラッシュＰＦＬの構造は、図２のデータフラッシュＰＦＬの構造と極めて良く類似している。すなわち、図３のプログラムフラッシュＰＦＬは、第３不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)３１、第４不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)３２、列デコーダ(ＹＤＥＣ)３３、第３列セレクタ(ＹＳＥＬ＿Ｊ)３４、第４列セレクタ(ＹＳＥＬ＿Ｋ)３５、センス・アンプ(ＳＡ)３６を含んでいる。このプログラムフラッシュＰＦＬは、更に書き込みデータ入力バッファ３７、データ書き込み・ベリファイ回路３８、データ出力ラッチ・ドライバ３９を含んでいる。
【０１１３】
第３不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)３１と第４不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)３２のそれぞれは、多数の不揮発性メモリセルＭＣ０を含むことにより、ＣＰＵ２のための種々のソフトウェア・プログラムを格納することができる。行方向の多数の不揮発性メモリセルＭＣ０のコントロールゲート(ＣＧ)とメモリゲート(ＭＧ)とソースとは、ワード線(ＷＬ)とメモリゲート線(ＭＧＬ)とソース線(ＳＬ)とにそれぞれ接続されている。
【０１１４】
第３不揮発性メモリアレー(ＭＡＲＹ＿Ｊ)３１と第４不揮発性メモリアレー(ＭＡＲＹ＿Ｋ)３２とでは、データ書き込みやデータ読み出しの高速化と低消費電力化とのために階層ビット線アーキテクチャーが採用されている。すなわち、第３と第４の不揮発性メモリアレー(ＭＡＲＹ＿Ｊ、Ｋ)３１、３２には、１本の書き込みメインビット線ＷＭＢＬと１本の読み出しメインビット線ＲＭＢＬとが接続されている。
【０１１５】
複数の不揮発性メモリセルＭＣ０が接続された複数のサブビット線ＳＢＬは、ビット線スイッチＢＬ＿ＳＷのスイッチＭＯＳトランジスタＱ3のソース・ドレイン経路を介して１本の書き込みメインビット線ＷＭＢＬに接続される。不揮発性メモリセルＭＣ０にデータ書き込みが行われる場合には、不揮発性メモリセルＭＣ０に接続されたサブビット線ＳＢＬと１本の書き込みメインビット線ＷＭＢＬとの間のビット線スイッチＢＬ＿ＳＷのスイッチＭＯＳトランジスタＱ3が制御信号線ＺＬによってオン状態に制御される。図３のプログラムフラッシュＰＦＬへのデータ書き込み時には、書き込みデータＱinは書き込みデータ入力バッファ３７とデータ書き込み・ベリファイ回路３８のセレクタＶ＿ＳＥＬ、書き込みラッチＷｒｉｔｅ  Ｌａｔｃｈとを介して１本の書き込みメインビット線ＷＭＢＬに供給される。１本の書き込みメインビット線ＷＭＢＬに供給された書き込みデータは、第３と第４の不揮発性メモリアレー３１、３２でビット線スイッチＢＬ＿ＳＷを介してプログラムフラッシュＰＦＬの不揮発性メモリセルＭＣ０に書き込まれる。また、書き込みデータ入力バッファ３７に供給される書き込みデータＱinは、図１のＭＣＵ１においてＣＰＵ２の書き込み要求に応答したフラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のプログラムフラッシュＰＦＬへの書き込みコマンドに付随して供給されるものである。
【０１１６】
また、第３と第４の不揮発性メモリアレー(ＭＡＲＹ＿Ｊ、Ｋ)３１、３２の複数の不揮発性メモリセルＭＣ０が接続された複数のサブビット線ＳＢＬは、第３と第４の列セレクタ(ＹＳＥＬ＿Ｊ、Ｋ)３４、３５とセンス・アンプ(ＳＡ)３６とを介して１本の読み出しメインビット線ＲＭＢＬに接続される。また、各サブビット線ＳＢＬには、読み出し動作の終了時および書き込み動作の終了時にサブビット線ＳＢＬの電位を放電するために放電制御信号Ｄchにより制御される放電スイッチＤｉｓ＿Ｓｗが接続されている。
【０１１７】
《プログラムフラッシュでの通常データ読み出し》
図１のＭＣＵ１においてＣＰＵ２からの読み出し要求に関係して、高速バスＨＢＵＳと高速アクセスポート(ＨＡＣＳＰ)とを介したフラッシュメモリモジュール６のプログラムフラッシュＰＦＬへの読み出しコマンドに従って図３のプログラムフラッシュＰＦＬの読み出し動作が開始される。
【０１１８】
すなわち、図３のプログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２のいずれか一方のメモリアレーの１つの不揮発性メモリセルＭＣ０から単一データの１ビットの通常データを読み出す動作が開始される。この通常データ読み出しにより読み出されるデータは、図６(Ｂ)のデータ“０”の書き込み状態のデータ、または図６(Ａ)のデータ“１”の消去状態のデータである。
【０１１９】
図３の通常データ読み出しの信号経路ＮＲ＿ＲＤに示すように、第１の不揮発性メモリアレー３１の１つの不揮発性メモリセルＭＣ０からの単一データは、１本のサブビット線ＳＢＬと第１のセレクタ３４とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと同時に、センス・アンプ３６の第２入力端子Ｉｎ２には、図示されていないが参照セルから生成される通常データ読み出し参照レベルが供給されている。この通常データ読み出し参照レベルは、図６(Ａ)のデータ“１”の消去状態の低いしきい値電圧と図６(Ｂ)のデータ“０”の書き込み状態の高いしきい値電圧の略中間のレベルのしきい値電圧に対応するものである。図３の書き換え回数の比較的小さなプログラムフラッシュＰＦＬでは１つの不揮発性メモリセルＭＣ０に単一データの１ビットを書き込むと言う１セル／１ビット書き込み方式が採用されているので、図３のプログラムフラッシュＰＦＬの高密度記憶が可能とされている。通常データ読み出しによって図３のプログラムフラッシュＰＦＬの不揮発性メモリアレー３１、３２からセンス・アンプ３６とデータ出力ラッチ・ドライバ３９とによって読み出されたプログラムデータは、図１のＭＣＵ１において読み出し専用の高速アクセスポート(ＨＡＣＳＰ)と高速バス(ＨＢＵＳ)とを介してＣＰＵ２に供給されることができる。
【０１２０】
以上説明したように、プログラムフラッシュＰＦＬの通常データ読み出しでは、列セレクタ３４、３５は不揮発性メモリアレー３１、３２の１つの不揮発性メモリセルＭＣ０からの単一データをセンス・アンプ３６の第１と第２の入力端子Ｉｎ１、Ｉｎ２の一方の入力端子に供給する。一方、この通常データ読み出しでは、列セレクタ３４、３５は通常データ読み出し参照レベルをセンス・アンプ３６の第１と第２の入力端子Ｉｎ１、Ｉｎ２の他方の入力端子に供給することが可能である。
【０１２１】
《プログラムフラッシュでのベリファイ読み出し》
図１のＭＣＵ１においては、頻度は比較的低いが、ＣＰＵ２またはＤＭＡＣ３からフラッシュメモリモジュール６へプログラムの書き込み要求が発行される。プログラムの書き込み要求に関係してフラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のプログラムフラッシュＰＦＬへのプログラムの書き込みコマンドに従って、図３のプログラムフラッシュＰＦＬのプログラムの書き込み動作が開始される。このプログラムフラッシュＰＦＬの不揮発性メモリのプログラムの書き込み動作では、不揮発性メモリに正しくプログラムのデータが書き込まれたかのベリファイ動作のための書き込みベリファイ読み出しが行われなければならない。
【０１２２】
従って、図３のプログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２のいずれか一方の１つの不揮発性メモリセルＭＣ０への単一データの１ビットの書き込みに際して書き込みベリファイ読み出しが行われる。上述したように不揮発性メモリセルＭＣ０への単一データの書き込みは、図６(Ａ)の消去状態から図６(Ｂ)に示すように不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)を上昇することで実現することができる。
【０１２３】
図３のベリファイ読み出しの信号経路ＶＲ＿ＲＤに示すように、第１の不揮発性メモリアレー３１の１つの不揮発性メモリセルＭＣ０からの単一データは、通常データ読み出しの信号経路ＮＲ＿ＲＤと全く同様に、１本のサブビット線ＳＢＬと第１のセレクタ３４とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと同時に、センス・アンプ３６の第２入力端子Ｉｎ２には、図示されていないが参照セルから生成される書き込みベリファイ参照レベルが供給されている。この書き込みベリファイ参照レベルは、図６(Ａ)のデータ“１”の消去状態の低いしきい値電圧と図６(Ｂ)のデータ“０”の書き込み状態の高いしきい値電圧の略中間のレベルのしきい値電圧に対応するものである。好ましくは、書き込みベリファイ参照レベルは、中間のレベルのしきい値電圧よりも図６(Ｂ)のデータ“０”の書き込み状態の高いしきい値電圧に近接されている。
【０１２４】
単一データの書き込み時に１つの不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)を上昇するために、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧条件の書き込みパルスが印加される。この書き込みパルスの印加の後に信号経路ＶＲ＿ＲＤによるベリファイ読み出しにより、１つの不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)が書き込みベリファイ参照レベルより低レベルであると書き込みは不十分である。この場合には上述の電圧条件の他の書き込みパルスが、１つの不揮発性メモリセルＭＣ０に再度印加される。他の書き込みパルスの印加の後に信号経路ＶＲ＿ＲＤによる書き込みベリファイ読み出しにより、１つの不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)が書き込みベリファイ参照レベルより高レベルであると判定されると、書き込みは十分となる。
【０１２５】
書き込みが不十分の時には、データ書き込み・ベリファイ回路３８の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が生成される。書き込み単位が８ビットの不揮発性メモリセルＭＣ０ならば、８個の排他的否定論理和回路ＥＸＮＯＲの少なくともいずれか１個の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が出力されると、アンド回路ＡＮＤの出力からローレベル“０”が出力され、８ビットの書き込み単位の不揮発性メモリセルＭＣ０に次の書き込みパルスが再度印加される。書き込みが十分な時には、データ書き込み・ベリファイ回路３８の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が生成される。書き込み単位が８ビットの不揮発性メモリセルＭＣ０ならば、８個の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が出力され、アンド回路ＡＮＤの出力からハイレベル“１”が出力され、８ビットの書き込み単位の不揮発性メモリセルＭＣ０への書き込みが完了する。
【０１２６】
このように、プログラムフラッシュＰＦＬの書き込みベリファイ読み出しでは、第１の不揮発性メモリアレー３１の１つの不揮発性メモリセルＭＣ０からの単一データは、通常データ読み出しの信号経路ＮＲ＿ＲＤと全く同様のベリファイ読み出しの信号経路ＶＲ＿ＲＤが使用されて、１本のサブビット線ＳＢＬと第１のセレクタ３４とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと同時に、センス・アンプ３６の第２入力端子Ｉｎ２には、図示されていないが参照セルから生成される書き込みベリファイ参照レベルが供給されている。
【０１２７】
頻度は比較的低いが、図１のＭＣＵ１においてＣＰＵ２からの消去要求に関係して、フラッシュシーケンサ７による周辺バスＰＢＵＳと低速アクセスポート(ＬＡＣＳＰ)とを介したフラッシュメモリモジュール６のプログラムフラッシュＰＦＬへの消去コマンドに従って図３のプログラムフラッシュＰＦＬの消去動作が開始される。このプログラムフラッシュＰＦＬの不揮発性メモリの消去動作では、不揮発性メモリが正確に消去されたかのベリファイ動作のための消去ベリファイ読み出しが行われなければならない。
【０１２８】
更に、図３のプログラムフラッシュＰＦＬでは、１つの不揮発性メモリセルＭＣ０への単一データの書き込みに先立って第１と第２の不揮発性メモリアレー３１、３２に含まれる全ての不揮発性メモリセルＭＣ０の消去動作を行うことが必要となる。この消去動作によって、第１と第２の不揮発性メモリアレー３１、３２に含まれる全ての不揮発性メモリセルＭＣ０は、図６(Ａ)のデータ“１”の消去状態の低いしきい値電圧の状態とされる。この消去動作にも、不揮発性メモリセルＭＣ０に低いしきい値電圧のデータ“１”の消去データが正確に書き込まれたかの消去ベリファイ動作が必要となる。消去動作では、コントロールゲート(ＣＧ)とメモリゲート(ＭＧ)とを共有する複数の不揮発性メモリセルＭＣ０が消去動作の処理単位とされる。消去動作の処理単位の複数の不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)を低下するために、ＢＬ＝Ｈｉ−Ｚ(高インピーダンス状態)、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧条件の消去込みパルスが印加される。この消去パルスの印加の後に信号経路ＶＲ＿ＲＤによる消去ベリファイ読み出しにより、メモリセルのしきい値電圧(Ｖth)がベリファイ参照レベルより高レベルであると判定されると、消去は不十分である。この場合には上述の電圧条件の消去パルスが、消去動作の処理単位の複数の不揮発性メモリセルＭＣ０に再度印加される。他の消去パルスの印加の後に消去信号経路ＶＲ＿ＲＤによる消去ベリファイ読み出しにより、メモリセルのしきい値電圧(Ｖth)がベリファイ参照レベルより高レベルであると判定されると、消去は十分となる。
【０１２９】
消去が不十分な時には、データ書き込み・ベリファイ回路３８の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が生成される。消去単位が８ビットの不揮発性メモリセルＭＣ０ならば、８個の排他的否定論理和回路ＥＸＮＯＲの少なくともいずれか１個の排他的否定論理和回路ＥＸＮＯＲの出力からローレベル“０”が出力されると、アンド回路ＡＮＤの出力からローレベル“０”が出力され、８ビットの消去単位の不揮発性メモリセルＭＣ０に次の消去パルスが再度印加される。消去が十分な時には、データ書き込み・ベリファイ回路３８の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が生成される。消去単位が８ビットの不揮発性メモリセルＭＣ０ならば、８個の排他的否定論理和回路ＥＸＮＯＲの出力からハイレベル“１”が出力され、アンド回路ＡＮＤの出力からハイレベル“１”が出力され、８ビットの消去単位の不揮発性メモリセルＭＣ０の消去が完了する。
【０１３０】
図３のベリファイ読み出しの信号経路ＶＲ＿ＲＤに示すように、第１の不揮発性メモリアレー３１の１つの不揮発性メモリセルＭＣ０からの単一データは、通常データ読み出しの信号経路ＮＲ＿ＲＤと全く同様に、１本のサブビット線ＳＢＬと第１のセレクタ３４とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと同時に、センス・アンプ３６の第２入力端子Ｉｎ２には、図示されていないが参照セルから生成される消去ベリファイ参照レベルが供給されている。この消去ベリファイ参照レベルは、図６(Ａ)のデータ“１”の消去状態の低いしきい値電圧と図６(Ｂ)のデータ“０”の書き込み状態の高いしきい値電圧の略中間のレベルのしきい値電圧に対応するものである。好ましくは、消去ベリファイ参照レベルは、中間のレベルのしきい値電圧よりも図６(Ａ)のデータ“１”の消去状態の低いしきい値電圧に近接されている。
【０１３１】
このように、プログラムフラッシュＰＦＬの消去ベリファイ読み出しでは、第１の不揮発性メモリアレー３１の１つの不揮発性メモリセルＭＣ０からの単一データは、通常データ読み出しの信号経路ＮＲ＿ＲＤと全く同様のベリファイ読み出しの信号経路ＶＲ＿ＲＤが使用されて、１本のサブビット線ＳＢＬと第１のセレクタ３４とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと同時に、センス・アンプ３６の第２入力端子Ｉｎ２には、図示されていないが参照セルから生成される消去ベリファイ参照レベルが供給されている。
【０１３２】
《データフラッシュでのベリファイ動作》
図７は、図２のデータフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２で１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)の書き込みベリファイ動作と消去ベリファイ動作を具体的に行うためのデータフラッシュＤＦＬの構成を示す図である。
【０１３３】
図７で、センス・アンプ２６の第１入力端子Ｉｎ１の寄生容量Ｃ1と第２入力端子Ｉｎ２の寄生容量Ｃ2とは、プリチャージ期間にプリチャージ回路ＰＣによってプリチャージ電圧Ｖpcにプリチャージされることができる。プリチャージ回路ＰＣは、トランジスタＱ5、トランジスタＱ6、トランジスタＱsによって構成されている。トランジスタＱ5はプリチャージ電圧Ｖpcをセンス・アンプ２６の第１入力端子Ｉｎ１に供給するものであり、トランジスタＱ6はプリチャージ電圧Ｖpcをセンス・アンプ２６の第２入力端子Ｉｎ２に供給するものである。また、トランジスタＱsは、センス・アンプ２６の第１入力端子Ｉｎ１の電圧と第２入力端子Ｉｎ２の電圧とをイコライズするものである。またプリチャージ回路ＰＣのトランジスタＱ5、Ｑ6、Ｑsは、プリチャージ制御信号ＰＣ＿Ｃｎｔが供給されるＰチャンネルＭＯＳトランジスタである。
【０１３４】
センス・アンプ２６の第１入力端子Ｉｎ１の電圧と第２入力端子Ｉｎ２とは、スイッチＲｅｆ＿ＤＣ＿ＳＷを介してベリファイ動作のための参照セルＲｅｆ＿Ｃｅｌｌに接続される。スイッチＲｅｆ＿ＤＣ＿ＳＷは制御信号Ｒｅｆ＿ＤＣ＿Ｊ、Ｒｅ＿ＤＣ＿Ｋがそれぞれ供給されるＰチャンネルＭＯＳトランジスタＱ7、Ｑ８を含み、ベリファイ動作のための参照セルＲｅｆ＿Ｃｅｌｌはベリファイ設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌが供給されるＮチャンネルＭＯＳトランジスタＱ9によって構成されている。参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のゲートに供給されるベリファイ設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌの電圧レベルは、参照セル制御回路Ｒｅｆ＿Ｃｅｌｌ＿Ｃｎｔによって設定される。
【０１３５】
参照セル制御回路Ｒｅｆ＿Ｃｅｌｌ＿Ｃｎｔは、参照制御レジスタＣｎｔ＿Ｒｅｇと、参照電圧設定トリミング電圧Ｖtrimが供給されるＮチャンネルＭＯＳトランジスタＱ12とを含んでいる。このＮチャンネルＭＯＳトランジスタＱ12のドレインと電源電圧Ｖccとの間には、ＰチャンネルＭＯＳトランジスタＱ10、Ｑ11、Ｑ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17、Ｑ18により構成されているカレントミラー回路が接続されている。参照電圧設定トリミング電圧Ｖtrimが供給されるＮチャンネルＭＯＳトランジスタＱ12のドレイン電流は、カレントミラー回路の入力トランジスタＱ10、Ｑ11に流れる。カレントミラー回路の入力トランジスタＱ10、Ｑ11に流れるカレントミラー入力電流に比例するカレントミラー出力電流がカレントミラー回路の出力トランジスタＱ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17、Ｑ18に流れることが可能である。
【０１３６】
カレントミラー回路のカレントミラー出力電流が負荷としてのＮチャンネルＭＯＳトランジスタＱ1９に供給されることによって、負荷ＭＯＳトランジスタＱ1９の両端の間からベリファイ設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌが生成される。参照制御レジスタＣｎｔ＿Ｒｅｇの出力データＤ0、Ｄ1が“１１”、“１０”、“０１”、“００”と順次変化すると、ベリファイ設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌの電圧レベルは順次増加する。それに応答して、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のドレイン・ソース経路に流れるベリファイ参照電流の電流レベルも、順次増加することが可能である。
【０１３７】
データフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２の一方の第１の不揮発性メモリアレー２１で、１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル) の一方のメモリセルＭＣ１(ポジセル)の書き込みベリファイ動作が行われる。一方のメモリセルＭＣ１(ポジセル)での書き込みが不十分な時には、一方のメモリセルＭＣ１(ポジセル)のしきい値電圧(Ｖth)は比較的低くなっている。従って、一方の第１の不揮発性メモリアレー２１での一方のメモリセルＭＣ１(ポジセル)のセル電流は参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のベリファイ参照電流よりも大きくなっている。この時には、スイッチＲｅｆ＿ＤＣ＿ＳＷでは制御信号Ｒｅｆ＿ＤＣ＿Ｊがハイレベル“１”、制御信号Ｒｅ＿ＤＣ＿Ｋがローレベル“０”とされ、ＰチャンネルＭＯＳトランジスタＱ7はオフ状態、ＰチャンネルＭＯＳトランジスタＱ8はオン状態とされている。従って、センス・アンプ２６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルからメモリセルＭＣ１(ポジセル)の大きなセル電流によって放電され、センス・アンプ２６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの小さなベリファイ参照電流によって放電される。すると、センス・アンプ２６の第１入力端子Ｉｎ１の電位は第２入力端子Ｉｎ２の電位よりも低下して、センス・アンプ２６の出力から入力電位差に対応するベリファイ未完了出力信号が生成される。
【０１３８】
すると、一方のメモリセルＭＣ１(ポジセル)に次の書き込みパルスが再度印加され、一方のメモリセルＭＣ１(ポジセル)のしきい値電圧(Ｖth)が上昇する。一方のメモリセルＭＣ１(ポジセル)での書き込みが十分なレベルとなると、一方のメモリセルＭＣ１(ポジセル)のしきい値電圧(Ｖth)は十分高くなっている。従って、センス・アンプ２６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルからメモリセルＭＣ１(ポジセル)の小さなセル電流によって放電され、センス・アンプ２６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの大きなベリファイ参照電流によって放電される。すると、センス・アンプ２６の第２入力端子Ｉｎ２の電位は第１入力端子Ｉｎ１の電位よりも低下して、センス・アンプ２６の出力から入力電位差に対応するベリファイ完了出力信号が生成される。
【０１３９】
《プログラムフラッシュでのベリファイ動作》
図８は、図３のプログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２のいずれか一方の不揮発性メモリセルＭＣ０の通常読み出し動作と書き込みベリファイ動作と消去ベリファイ動作を具体的に行うためのプログラムフラッシュＰＦＬの構成を示す図である。
【０１４０】
図８で、センス・アンプ３６の第１入力端子Ｉｎ１の寄生容量Ｃ1と第２入力端子Ｉｎ２の寄生容量Ｃ2とは、プリチャージ期間にプリチャージ回路ＰＣによってプリチャージ電圧Ｖpcにプリチャージされることができる。プリチャージ回路ＰＣは、トランジスタＱ5、トランジスタＱ6、トランジスタＱsによって構成されている。トランジスタＱ5はプリチャージ電圧Ｖpcをセンス・アンプ３６の第１入力端子Ｉｎ１に供給するものであり、トランジスタＱ6はプリチャージ電圧Ｖpcをセンス・アンプ３６の第２入力端子Ｉｎ２に供給するものである。また、トランジスタＱsは、センス・アンプ３６の第１入力端子Ｉｎ１の電圧と第２入力端子Ｉｎ２の電圧とをイコライズするものである。またプリチャージ回路ＰＣのトランジスタＱ5、Ｑ6、Ｑsは、プリチャージ制御信号ＰＣ＿Ｃｎｔが供給されるＰチャンネルＭＯＳトランジスタである。
【０１４１】
センス・アンプ３６の第１入力端子Ｉｎ１の電圧と第２入力端子Ｉｎ２とは、スイッチＲｅｆ＿ＤＣ＿ＳＷを介して通常読み出し動作と書き込みおよび書き込みのベリファイ動作のための参照セルＲｅｆ＿Ｃｅｌｌに接続される。スイッチＲｅｆ＿ＤＣ＿ＳＷは制御信号Ｒｅｆ＿ＤＣ＿Ｊ、Ｒｅ＿ＤＣ＿Ｋがそれぞれ供給されるＰチャンネルＭＯＳトランジスタＱ7、Ｑ８を含み、参照セルＲｅｆ＿Ｃｅｌｌはベリファイ設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌが供給されるＮチャンネルＭＯＳトランジスタＱ9によって構成されている。参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のゲートに供給される設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌの電圧レベルは、参照セル制御回路Ｒｅｆ＿Ｃｅｌｌ＿Ｃｎｔによって設定される。
【０１４２】
参照セル制御回路Ｒｅｆ＿Ｃｅｌｌ＿Ｃｎｔは、参照制御レジスタＣｎｔ＿Ｒｅｇと、参照電圧設定トリミング電圧Ｖtrimが供給されるＮチャンネルＭＯＳトランジスタＱ12とを含んでいる。このＮチャンネルＭＯＳトランジスタＱ12のドレインと電源電圧Ｖccとの間には、ＰチャンネルＭＯＳトランジスタＱ10、Ｑ11、Ｑ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17、Ｑ18により構成されているカレントミラー回路が接続されている。参照電圧設定トリミング電圧Ｖtrimが供給されるＮチャンネルＭＯＳトランジスタＱ12のドレイン電流は、カレントミラー回路の入力トランジスタＱ10、Ｑ11に流れる。カレントミラー回路の入力トランジスタＱ10、Ｑ11に流れるカレントミラー入力電流に比例するカレントミラー出力電流がカレントミラー回路の出力トランジスタＱ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17、Ｑ18に流れることが可能である。
【０１４３】
カレントミラー回路のカレントミラー出力電流が負荷としてのＮチャンネルＭＯＳトランジスタＱ1９に供給されることによって、負荷ＭＯＳトランジスタＱ1９の両端の間から設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌが生成される。参照制御レジスタＣｎｔ＿Ｒｅｇの出力データＤ0、Ｄ1が“１１”、“１０”、“０１”、“００”と順次変化すると、設定電圧Ｖgs＿Ｒｅｆ＿Ｃｅｌｌの電圧レベルは順次増加する。それに応答して、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のドレイン・ソース経路に流れる参照電流の電流レベルも、順次増加することが可能である。
【０１４４】
プログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２の一方の第１の不揮発性メモリアレー３１で不揮発性メモリセルＭＣ０の通常読み出し動作が行われる。不揮発性メモリセルＭＣ０の記憶状態は、図６(Ａ)のデータ“１”の消去状態、図６(Ｂ)のデータ“０”の書き込み状態のいずれかとなる。従って、この通常読み出し動作の場合の参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9の通常読み出し参照電流のレベルは、図６(Ａ)のデータ“１”の消去状態に対応する低しきい値電圧と図６(Ｂ)のデータ“０”の書き込み状態に対応する高しきい値電圧との略中間のしきい値電圧に対応するものとなる。
【０１４５】
一方の第１の不揮発性メモリアレー３１で不揮発性メモリセルＭＣ０の記憶状態が図６(Ａ)のデータ“１”の消去状態であれば、不揮発性メモリセルＭＣ０のセル電流は参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9の読み出し参照電流よりも大きくなっている。この時には、スイッチＲｅｆ＿ＤＣ＿ＳＷでは制御信号Ｒｅｆ＿ＤＣ＿Ｊがハイレベル“１”、制御信号Ｒｅ＿ＤＣ＿Ｋがローレベル“０”とされ、ＰチャンネルＭＯＳトランジスタＱ7はオフ状態、ＰチャンネルＭＯＳトランジスタＱ8はオン状態とされている。従って、センス・アンプ３６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルから不揮発性メモリセルＭＣ０の大きなセル電流によって放電され、センス・アンプ３６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの中間的な参照電流によって放電される。すると、センス・アンプ３６の第１入力端子Ｉｎ１の電位は第２入力端子Ｉｎ２の電位よりも低下して、センス・アンプ３６の出力から図６(Ａ)のデータ“１”の消去状態に対応する出力信号が生成される。
【０１４６】
一方の第１の不揮発性メモリアレー３１で不揮発性メモリセルＭＣ０の記憶状態が図６(Ｂ)のデータ“０”の書き込み状態であれば、不揮発性メモリセルＭＣ０のセル電流は参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9の読み出し参照電流よりも小さくなっている。この時には、スイッチＲｅｆ＿ＤＣ＿ＳＷでは制御信号Ｒｅｆ＿ＤＣ＿Ｊがハイレベル“１”、制御信号Ｒｅ＿ＤＣ＿Ｋがローレベル“０”とされ、ＰチャンネルＭＯＳトランジスタＱ7はオフ状態、ＰチャンネルＭＯＳトランジスタＱ8はオン状態とされている。従って、センス・アンプ３６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルから不揮発性メモリセルＭＣ０の小さなセル電流によって放電され、センス・アンプ３６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの中間的な参照電流によって放電される。すると、センス・アンプ３６の第２入力端子Ｉｎ２の電位は第１入力端子Ｉｎ１の電位よりも低下して、センス・アンプ３６の出力から図６(Ｂ)のデータ“０”の書き込み状態に対応する出力信号が生成される。
【０１４７】
プログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２の一方の第１の不揮発性メモリアレー３１で不揮発性メモリセルＭＣ０の書き込みベリファイ動作が行われる。不揮発性メモリセルＭＣ０での書き込みが不十分な時には、不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)は比較的低くなっている。従って、一方の第１の不揮発性メモリアレー３１での不揮発性メモリセルＭＣ０のセル電流は参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9のベリファイ参照電流よりも大きくなっている。この時には、スイッチＲｅｆ＿ＤＣ＿ＳＷでは制御信号Ｒｅｆ＿ＤＣ＿Ｊがハイレベル“１”、制御信号Ｒｅ＿ＤＣ＿Ｋがローレベル“０”とされ、ＰチャンネルＭＯＳトランジスタＱ7はオフ状態、ＰチャンネルＭＯＳトランジスタＱ8はオン状態とされている。従って、センス・アンプ３６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルから不揮発性メモリセルＭＣ０の大きなセル電流によって放電され、センス・アンプ３６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの小さなベリファイ参照電流によって放電される。すると、センス・アンプ３６の第１入力端子Ｉｎ１の電位は第２入力端子Ｉｎ２の電位よりも低下して、センス・アンプ３６の出力から入力電位差に対応するベリファイ未完了出力信号が生成される。
【０１４８】
すると、不揮発性メモリセルＭＣ０に次の書き込みパルスが再度印加され、不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)が上昇する。不揮発性メモリセルＭＣ０での書き込みが十分なレベルとなると、不揮発性メモリセルＭＣ０のしきい値電圧(Ｖth)は十分高くなっている。従って、センス・アンプ３６の第１入力端子Ｉｎ１の寄生容量Ｃ1はプリチャージ電圧レベルから不揮発性メモリセルＭＣ０の小さなセル電流によって放電されて、センス・アンプ３６の第２入力端子Ｉｎ２の寄生容量Ｃ2はプリチャージ電圧レベルから参照セルＲｅｆ＿Ｃｅｌｌの大きなベリファイ参照電流によって放電される。すると、センス・アンプ３６の第２入力端子Ｉｎ２の電位は第１入力端子Ｉｎ１の電位よりも低下して、センス・アンプ３６の出力から入力電位差に対応するベリファイ完了出力信号が生成される。
【０１４９】
《データフラッシュでの通常データ読み出しの詳細》
図９は、図２のデータフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２で１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)から通常相補データ読み出す動作をより詳細に示す図である。
【０１５０】
図９では、第１の不揮発性メモリアレー２１に接続された第１の列セレクタ２４には第３の列セレクタ２４１が接続され、第２の不揮発性メモリアレー２２に接続された第２の列セレクタ２５には第４の列セレクタ２５１が接続されている。第３の列セレクタ２４１は第１の列セレクタ２４の複数の出力端子とセンス・アンプ２６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２との間に接続され、第４の列セレクタ２５１は第２の列セレクタ２５の複数の出力端子とセンス・アンプ２６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２との間に接続されている。
【０１５１】
第３の列セレクタ２４１と第４の列セレクタ２５１との間には図７、図８に示したプリチャージ回路ＰＣとスイッチＲｅｆ＿ＤＣ＿ＳＷとが配置されて、プリチャージ回路ＰＣとスイッチＲｅｆ＿ＤＣ＿ＳＷとはセンス・アンプ２６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２に接続されている。また、スイッチＲｅｆ＿ＤＣ＿ＳＷには、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9が接続されている。
【０１５２】
第１の列セレクタ２４には８ビットの第１の列アドレス信号ＹＲＡ＿Ｊ＜０＞〜＜７＞が供給され、第２の列セレクタ２５には８ビットの第２の列アドレス信号ＹＲＡ＿Ｋ＜０＞〜＜７＞が供給される。第３の列セレクタ２４１には４ビットの第３の列アドレス信号ＹＲＢ＿Ｊ＜０＞〜＜３＞が供給され、第４の列セレクタ２５１には４ビットの第４の列アドレス信号ＹＲＢ＿Ｋ＜０＞〜＜３＞が供給される。
【０１５３】
例えば、図９に示すデータフラッシュの通常データ読み出しでは、第１の不揮発性メモリアレー２１の不揮発性メモリセルＭＣ１(ポジセル)からの読み出しデータはサブビット線ＳＢＬＪ＜０＞と第１の列セレクタ２４と第３の列セレクタ２４１のトランジスタＱ20とを介してセンス・アンプ２６の第１入力端子Ｉｎ１に供給される。これと平行して、第１の不揮発性メモリアレー２１の不揮発性メモリセルＭＣ２(ネガセル)からの読み出しデータはサブビット線ＳＢＬＪ＜８＞と第１の列セレクタ２４と第３の列セレクタ２４１のトランジスタＱ21とを介してセンス・アンプ２６の第２入力端子Ｉｎ２に供給される。
【０１５４】
このようにして、第１の不揮発性メモリアレー２１の２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)からの通常相補読み出しデータは、差動増幅型センス・アンプであるセンス・アンプ２６によって読み出すことが可能である。通常データ読み出しで図９のデータフラッシュＤＦＬからセンス・アンプ２６によって読み出されたデータは、図１のＭＣＵ１で読み出し専用の高速アクセスポート(ＨＡＣＳＰ)と高速バス(ＨＢＵＳ)とを介してＣＰＵ２に供給されることができる。尚、このセンス・アンプ２６による２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)からの相補読み出しを可能とする第１の列アドレス信号ＹＲＡ＿Ｊ＜０＞〜＜７＞と第３の列アドレス信号ＹＲＢ＿Ｊ＜０＞〜＜３＞とが、図２に示した列デコーダ(ＹＤＥＣ)２３から生成される。列デコーダ(ＹＤＥＣ)２３からのこのようなアドレス信号は、図１のＭＣＵ１のＣＰＵ２からの読み出し要求に応答してフラッシュメモリモジュール６のデータフラッシュＤＦＬへの読み出しコマンドに従って生成されるものである。
【０１５５】
《データフラッシュでのベリファイ読み出しの詳細》
図１０は、図２のデータフラッシュＤＦＬの第１と第２の不揮発性メモリアレー２１、２２で１つのツインセルを構成する２つの不揮発性メモリセルＭＣ１(ポジセル)、ＭＣ２(ネガセル)の一方からベリファイ読み出しを行う動作をより詳細に示す図である。
【０１５６】
図１のＭＣＵ１においてＣＰＵ２からの書き込み要求や消去要求に関係して、フラッシュシーケンサ７によるフラッシュメモリモジュール６のデータフラッシュＤＦＬの不揮発性メモリの書き込み動作や消去動作に関係するベリファイ動作のための書き込みや消去のベリファイ読み出しが行われなければならない。
【０１５７】
このベリファイ読み出しでは、例えば図１０では、第１の不揮発性メモリアレー２１の不揮発性メモリセルＭＣ１(ポジセル)からのベリファイ読み出しデータはサブビット線ＳＢＬＪ＜０＞と第１の列セレクタ２４と第３の列セレクタ２４１のトランジスタＱ20とを介してセンス・アンプ２６の第１入力端子Ｉｎ１に供給される。これと平行して、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9からのベリファイ参照レベルは、スイッチＲｅｆ＿ＤＣ＿ＳＷのトランジスタＱ8を介してセンス・アンプ２６の第２入力端子Ｉｎ２に供給される。
【０１５８】
このようにして、第１の不揮発性メモリアレー２１の不揮発性メモリセルＭＣ１(ポジセル)からのベリファイ読み出しデータと参照セルＲｅｆ＿Ｃｅｌｌからのベリファイ参照レベルとは、差動増幅型センス・アンプであるセンス・アンプ２６によって比較されることが可能である。センス・アンプ２６による比較ベリファイで書き込みや消去が不十分と判定されると、第１の不揮発性メモリアレー２１の不揮発性メモリセルＭＣ１(ポジセル)に次の書き込みパルスや消去パルスが再度印加された後、上記と同様なベリファイ動作が実行される。センス・アンプ２６による比較ベリファイで書き込みや消去が十分と判定されるまで、書き込みパルスや消去パルスの印加とベリファイ動作とが反復される。
【０１５９】
《プログラムフラッシュでの通常データ読み出しの詳細》
図１１は、図３のプログラムフラッシュＰＦＬの第１と第２の不揮発性メモリアレー３１、３２で１つの不揮発性メモリセルＭＣ０から通常データ読み出す動作をより詳細に示す図である。
【０１６０】
図１１に示すプログラムフラッシュＰＦＬは、図９に示したデータフラッシュＤＦＬの構成と極めて類似している。すなわち、図１１では、第１の不揮発性メモリアレー３１に接続された第１の列セレクタ３４には第３の列セレクタ３４１が接続され、第２の不揮発性メモリアレー３２に接続された第２の列セレクタ３５には第４の列セレクタ３５１が接続されている。第３の列セレクタ３４１は第１の列セレクタ３４の複数の出力端子とセンス・アンプ３６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２との間に接続され、第４の列セレクタ３５１は第２の列セレクタ３５の複数の出力端子とセンス・アンプ３６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２との間に接続されている。
【０１６１】
第３の列セレクタ３４１と第４の列セレクタ３５１との間には図７、図８に示したプリチャージ回路ＰＣとスイッチＲｅｆ＿ＤＣ＿ＳＷとが配置されて、プリチャージ回路ＰＣとスイッチＲｅｆ＿ＤＣ＿ＳＷとはセンス・アンプ３６の第１入力端子Ｉｎ１、第２入力端子Ｉｎ２に接続されている。また、スイッチＲｅｆ＿ＤＣ＿ＳＷには、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9が接続されている。
【０１６２】
第１の列セレクタ３４には８ビットの第１の列アドレス信号ＹＲＡ＿Ｊ＜０＞〜＜７＞が供給され、第２の列セレクタ３５には８ビットの第２の列アドレス信号ＹＲＡ＿Ｋ＜０＞〜＜７＞が供給される。第３の列セレクタ３４１には４ビットの第３の列アドレス信号ＹＲＢ＿Ｊ＜０＞〜＜３＞が供給され、第４の列セレクタ３５１には４ビットの第４の列アドレス信号ＹＲＢ＿Ｋ＜０＞〜＜３＞が供給される。
【０１６３】
例えば、図１１に示すプログラムフラッシュの通常データ読み出しでは、第１の不揮発性メモリアレー３１の不揮発性メモリセルＭＣ０からの読み出しデータはサブビット線ＳＢＬＪ＜０＞と第１の列セレクタ３４と第３の列セレクタ３４１のトランジスタＱ20とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと平行して、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9からの通常データ読み出し参照レベルは、スイッチＲｅｆ＿ＤＣ＿ＳＷのトランジスタＱ8を介してセンス・アンプ３６の第２入力端子Ｉｎ２に供給される。
【０１６４】
このようにして、第１の不揮発性メモリアレー３１の不揮発性メモリセルＭＣ０からの通常読み出しデータは、参照セルＲｅｆ＿Ｃｅｌｌからの通常データ読み出し参照レベルを参照して差動増幅型センス・アンプであるセンス・アンプ３６によって読み出すことが可能である。通常データ読み出しで図１１のプログラムフラッシュＰＦＬからセンス・アンプ３６によって読み出されたプログラムデータは、図１のＭＣＵ１で読み出し専用の高速アクセスポート(ＨＡＣＳＰ)と高速バス(ＨＢＵＳ)とを介してＣＰＵ２に供給されることができる。尚、このセンス・アンプ３６による不揮発性メモリセルＭＣ０からの相補読み出しを可能とする第１の列アドレス信号ＹＲＡ＿Ｊ＜０＞〜＜７＞と第３の列アドレス信号ＹＲＢ＿Ｊ＜０＞〜＜３＞とが、図２に示した列デコーダ(ＹＤＥＣ)２３から生成される。列デコーダ(ＹＤＥＣ)２３からのこのようなアドレス信号は、図１のＭＣＵ１のＣＰＵ２からの読み出し要求に関係してフラッシュメモリモジュール６のプログラムフラッシュＰＦＬへの読み出しコマンドに従って生成されるものである。
【０１６５】
プログラムフラッシュＰＦＬでの書き込みや消去のベリファイ読み出しも上述した不揮発性メモリセルＭＣ０からの通常データ読み出し動作と略同様に実行されることができる。すなわち、この書き込みや消去のベリファイ読み出し動作の間では、第１の不揮発性メモリアレー３１の不揮発性メモリセルＭＣ０からの書き込みや消去のベリファイ読み出しデータは、サブビット線ＳＢＬＪ＜０＞と第１の列セレクタ３４と第３の列セレクタ３４１のトランジスタＱ20とを介してセンス・アンプ３６の第１入力端子Ｉｎ１に供給される。これと平行して、参照セルＲｅｆ＿ＣｅｌｌのＮチャンネルＭＯＳトランジスタＱ9からの書き込みや消去のベリファイ参照レベルは、スイッチＲｅｆ＿ＤＣ＿ＳＷのトランジスタＱ8を介してセンス・アンプ３６の第２入力端子Ｉｎ２に供給される。センス・アンプ３６による比較ベリファイで書き込みや消去が不十分と判定されると、第１の不揮発性メモリアレー３１の不揮発性メモリセルＭＣ０に次の書き込みパルスや消去パルスが再度印加されて、上記と同様なベリファイ動作が実行される。センス・アンプ３６による比較ベリファイで書き込みや消去が十分と判定されるまで、書き込みパルスや消去パルスの印加とベリファイ動作とが反復される。
【０１６６】
《データフラッシュとプログラムフラッシュとのパーティション》
上述したように、図１１に示すプログラムフラッシュＰＦＬは、図９に示したデータフラッシュＤＦＬの構成と極めて類似している。従って、本発明の１つの好適な実施の形態では、図１のＭＣＵ１のフラッシュメモリモジュール６の内部で図２、図７、図９、図１０のデータフラッシュＤＦＬの配置と図３、図８、図１１のプログラムフラッシュＰＦＬの配置に任意に設定可能である。
【０１６７】
図１２は、図１のＭＣＵ１のフラッシュメモリモジュール(ＦＭＤＬ)６の内部でデータフラッシュＤＦＬの配置とプログラムフラッシュＰＦＬの配置を任意に設定する様子を説明する図である。図１２に示すフラッシュメモリモジュール(ＦＭＤＬ)６の最下部には、制御管理領域Ｃｎｔ＿Ａｒｅａが含まれている。この制御管理領域Ｃｎｔ＿Ａｒｅａには、ＭＣＵ１の種々の制御コードが含まれることが可能であるととともにその先頭にはＭＣＵ１の初期化制御コードデータＩＮＴ＿Ｄａｔａが含まれている。
【０１６８】
図１のＭＣＵ１のパワーオン等のシステムリセット時のシステム初期化に際して、ＣＰＵ２は外部リセット信号ＲＥＳに応答して図１２に示すフラッシュメモリモジュール(ＦＭＤＬ)６の最下部の制御管理領域Ｃｎｔ＿Ａｒｅａが含まれる初期化制御コードデータＩＮＴ＿Ｄａｔａを読み出す。
【０１６９】
読み出された初期化制御コードデータＩＮＴ＿Ｄａｔａは例えば外部入出力ポート８、９、タイマ１０、クロックパルスジェネレータ１１等の周辺モジュールに供給され、周辺モジュールの動作モードが初期設定されることができる。この時に、ＣＰＵ２によって読み出される初期化制御コードデータＩＮＴ＿Ｄａｔａには、図１２のフラッシュメモリモジュール(ＦＭＤＬ)６に配置されるデータフラッシュＤＦＬの最終アドレスＥＡが含まれている。
【０１７０】
図１のＭＣＵ１のパワーオン等のシステムリセット時のシステム初期化に際して、ＣＰＵ２は読み出された最終アドレスＥＡを使用してフラッシュメモリモジュール(ＦＭＤＬ)６の内部でデータフラッシュＤＦＬの配置とプログラムフラッシュＰＦＬの配置を任意に設定するものである。図１２では、フラッシュメモリモジュール６の左上の初期アドレスで指定される不揮発性メモリアレーＭＡＲＹ＿００から順番に最終アドレスＥＡで指定される不揮発性メモリアレーＭＡＲＹ＿３Ｍまでの部分が、データフラッシュＤＦＬとして動作モードが初期設定される。従って、この部分の不揮発性メモリアレーは２つの不揮発性メモリセルから構成されたツインセルに相補データの１ビットを書き込むと言う２セル／１ビットの高信頼性の書き込み方式を採用するデータフラッシュＤＦＬとして機能することになる。
【０１７１】
次にＣＰＵ２は最終アドレスＥＡで指定される不揮発性メモリアレーＭＡＲＹ＿３Ｍの次の不揮発性メモリアレーＭＡＲＹ＿４０から順番に最後の不揮発性メモリアレーＭＡＲＹ＿ＮＭまで部分を、プログラムフラッシュＰＦＬとして動作モードを初期設定する。従って、この部分の不揮発性メモリアレーは１つの不揮発性メモリセルに単一データの１ビットを書き込むと言う１セル／１ビットの高密度の書き込み方式を採用するプログラムフラッシュＰＦＬとして機能することになる。
【０１７２】
以上のようにして、パワーオン時のシステム初期化に際して、フラッシュメモリモジュール(ＦＭＤＬ)６の内部でのデータフラッシュＤＦＬとプログラムフラッシュＰＦＬとのパーティションを完了することができる。尚、データフラッシュＤＦＬとプログラムフラッシュＰＦＬとのパーティションを変更する場合には、図１２に示すフラッシュメモリモジュール(ＦＭＤＬ)６の最下部の制御管理領域Ｃｎｔ＿Ａｒｅａの初期化制御コードデータＩＮＴ＿Ｄａｔａに含まれる最終アドレスＥＡをＣＰＵ２により書き換えるものである。
【０１７３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７４】
例えば、種々のソフトウェア・プログラムを格納するためのプログラムフラッシュは１セル／１ビットに限定されるものではなく、１つの不揮発性メモリセルに２ビットまたはそれ以上の４値データ等を書き込む１セル／多ビットの多値高密度の書き込み方式を採用するができる。
【０１７５】
また、データフラッシュでツインセルによる相補データにＥＣＣ(誤り訂正コード)を付加する一方、プログラムフラッシュの多値データにＥＣＣを付加することもできる。
【０１７６】
更に本発明は、フラッシュメモリを内蔵するマイクロコンピュータ以外にも不揮発性メモリデバイス単体の半導体集積回路、更には不揮発性メモリを内蔵して種々の用途に使用される半導体集積回路にも広く適用することができる。
【図面の簡単な説明】
【０１７７】
【図１】図１は、本発明の実施の形態によるマイクロコンピュータの構成を示す図である。
【図２】図２は、図１に示したマイクロコンピュータに内蔵されたフラッシュメモリモジュールに含まれたデータフラッシュの構成を示す図である。
【図３】図３は、図１に示したマイクロコンピュータに内蔵されたフラッシュメモリモジュールに含まれたプログラムフラッシュの構成を示す図である。
【図４】図４は、図２のデータフラッシュに含まれて相補データの１ビットが書き込まれる２つの不揮発性メモリセルと図３のプログラムフラッシュに含まれて単一データの１ビットが書き込まれる不揮発性メモリセルの構成と動作とを示す図である。
【図５】図５は、図２のデータフラッシュに含まれて相補データの１ビットが書き込まれる２つの不揮発性メモリセルから構成された１つのツインセルの３つの状態を説明する図である。
【図６】図６は、図３のプログラムフラッシュに含まれて単一データの１ビットが書き込まれる不揮発性メモリセルの２つの状態を説明する図である。
【図７】図７は、図２のデータフラッシュの第１と第２の不揮発性メモリアレーで１つのツインセルを構成する２つの不揮発性メモリセルの書き込みベリファイ動作と消去ベリファイ動作を具体的に行うためのデータフラッシュの構成を示す図である。
【図８】図８は、図３のプログラムフラッシュの第１と第２の不揮発性メモリアレーのいずれか一方の不揮発性メモリセルの通常読み出し動作と書き込みベリファイ動作と消去ベリファイ動作を具体的に行うためのプログラムフラッシュの構成を示す図である。
【図９】図９は、図２のデータフラッシュの第１と第２の不揮発性メモリアレーで１つのツインセルを構成する２つの不揮発性メモリセルから通常相補データ読み出す動作をより詳細に示す図である。
【図１０】図１０は、図２のデータフラッシュの第１と第２の不揮発性メモリアレーで１つのツインセルを構成する２つの不揮発性メモリセルの一方からベリファイ読み出しを行う動作をより詳細に示す図である。
【図１１】図１１は、図３のプログラムフラッシュの第１と第２の不揮発性メモリアレーで１つの不揮発性メモリセルから通常データ読み出す動作をより詳細に示す図である。
【図１２】図１２は、図１のＭＣＵのフラッシュメモリモジュールの内部でデータフラッシュの配置とプログラムフラッシュの配置を任意に設定する様子を説明する図である。
【符号の説明】
【０１７８】
１  マイクロコンピュータ
２  中央処理ユニット
３  ＤＭＡＣ
４  バスインターフェース回路
５  ＲＡＭ
６  フラッシュメモリモジュール
７  フラッシュシーケンサ
ＨＡＣＳＰ  高速アクセスポート
ＬＡＣＳＰ  低速アクセスポート
ＤＦＬ  データフラッシュ
ＰＦＬ  プログラムフラッシュ
ＭＣ０  １セル／１ビット書き込み方式の不揮発性メモリセル
ＭＣ１、ＭＣ２  ２セル／１ビット書き込み方式の不揮発性メモリセル
ＭＡＲＹ＿Ｊ、ＭＡＲＹ＿Ｋ  不揮発性メモリアレー
ＹＤＥＣ  列デコーダ
ＹＳＥＬ＿Ｊ、ＹＳＥＬ＿Ｋ  列セレクタ
ＳＡ  センス・アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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