(57)【要約】【課題】ＲＣタイマー回路におけるタイマー長のバラつきを抑制する。【解決手段】半導体記憶装置は、ＲＣタイマー回路３０とＲＣタイマー回路の電源電圧Ｖｐを生成する電源回路４０とを備えた半導体記憶装置であって、電源回路４０は、定電流源６０と、この定電流源に接続された抵抗素子７０と、第１の入力端子と第２の入力端子と出力端子とを有し、第１の入力端子は定電流源及び抵抗素子の接続ノードに接続され、第２の入力端子及び出力端子が互いに接続され、出力端子から電源電圧を供給するコンパレータ５１とを具備する。【選択図】      図６
2009134792.tif 000002
【特許請求の範囲】
【請求項１】
ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、
前記電源回路は、
定電流源と、
前記定電流源に接続された第１の抵抗素子と、
第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記第１の抵抗素子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータと
を具備することを特徴とする半導体記憶装置。
【請求項２】
一端が前記コンパレータの前記出力端子に接続された第２の抵抗素子と、
一端が前記第２の抵抗素子の他端に接続された第３の抵抗素子と
をさらに具備し、
前記第２の抵抗素子の前記一端及び前記第３の抵抗素子の前記一端の接続ノードが前記コンパレータの前記第２の入力端子に接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＲＣタイマー回路の入力端子に接続された第１のレベルシフタと、
前記ＲＣタイマー回路の出力端子に接続された第２のレベルシフタと
をさらに具備し、
前記電源電圧が前記第１のレベルシフタの入力電圧よりも高い場合は、前記第１のレベルシフタにより前記入力電圧を前記電源電圧にレベル調整することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、
前記電源回路は、
定電流源と、
一端が前記定電流源に接続された抵抗素子と、
第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記第１の抵抗素子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータと、
ソース端子が前記抵抗素子の他端に接続され、ゲート端子が前記ソース端子に接続されたＮ型トランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項５】
ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、
前記電源回路は、
定電流源と、
ソース端子が前記定電流源に接続され、ゲート端子がドレイン端子に接続されたＰ型トランジスタと、
一端が前記ドレイン端子に接続された抵抗素子と、
第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記ソース端子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータと
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子と容量素子を用いて特定の遅延時間を設定することが可能なＲＣタイマー回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリに対して、高速化、低電力化、低電圧動作、広い温度保証範囲が要求されている。このような要求を実現するにあたり、様々な問題が発生している。それらの問題の一つとしてチップ内部で使用するＲＣタイマー回路のタイマー長のバラつきが挙げられる。ＲＣタイマー回路とは、抵抗素子（Ｒ）と容量素子（Ｃ）を利用することにより設定時間（タイマー長）だけ所望の信号出力のタイミングを遅らせることが可能な回路である（例えば特許文献１参照）。
【０００３】
このようなＲＣタイマー回路が使用されるメモリ（例えばＤＲＡＭ）での応用例の１つとして、ＳＤＴ（Signal Development Time）タイマー回路が挙げられる。このＳＤＴタイマー回路は、ワード線が選択されてからセンスアンプが起動するまでの時間（ＳＤＴ）を決定する。このＳＤＴは、センスアンプが正常に動作できる程度に一対のビット線間の電位差が確保でき、かつ、できるだけ最速でデータを読み出せるタイミングに設定することが望ましい。
【０００４】
しかしながら、ＳＤＴタイマー回路のようなＲＣタイマー回路では、電源電圧、抵抗（シート抵抗）等の影響でタイマー長がバラつき、センスアンプを起動するタイミングが変動してしまう。これにより、データの読み出し速度が遅くなったり、データ破壊を起こしたりしてしまう。従って、ＲＣタイマー回路のタイマー長のバラつきを抑制する必要がある。
【特許文献１】特開平７−５８８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＲＣタイマー回路におけるタイマー長のバラつきを抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体記憶装置は、ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、前記電源回路は、定電流源と、前記定電流源に接続された第１の抵抗素子と、第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記第１の抵抗素子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータとを具備する。
【０００７】
本発明の第２の視点による半導体記憶装置は、ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、前記電源回路は、定電流源と、一端が前記定電流源に接続された抵抗素子と、第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記第１の抵抗素子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータと、ソース端子が前記抵抗素子の他端に接続され、ゲート端子が前記ソース端子に接続されたＮ型トランジスタとを具備する。
【０００８】
本発明の第３の視点による半導体記憶装置は、ＲＣタイマー回路と前記ＲＣタイマー回路の電源電圧を生成する電源回路とを備えた半導体記憶装置であって、前記電源回路は、定電流源と、ソース端子が前記定電流源に接続され、ゲート端子がドレイン端子に接続されたＰ型トランジスタと、一端が前記ドレイン端子に接続された抵抗素子と、第１の入力端子と第２の入力端子と出力端子とを有し、前記第１の入力端子は前記定電流源及び前記ソース端子の接続ノードに接続され、前記第２の入力端子及び前記出力端子が互いに接続され、前記出力端子から前記電源電圧を供給するコンパレータとを具備する。
【発明の効果】
【０００９】
本発明によれば、ＲＣタイマー回路におけるタイマー長のバラつきを抑制することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［１］半導体記憶装置のロウ系制御回路の概要
図１を用いて、本発明の一実施形態に係る半導体記憶装置におけるロウ系制御（ワード線制御）回路について説明する。尚、本実施形態の半導体記憶装置としては、汎用ＤＲＡＭを例に挙げているが、例えばＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発ＲＯＭや、ＭＲＡＭ等の不揮発ＲＡＭ、ＳＡＲＡＭ等の揮発性のＲＡＭにも適用できる。
【００１２】
図１に示すように、半導体記憶装置は、メモリセルアレイ１、ロウデコーダ１１、カラムデコーダ１２、センスアンプ列１３、インプットバッファ１４、１５、ロウアドレス制御回路１６、アドレスラッチ回路１７、ＷＬ（ワード線）制御回路１８、ＷＬ選択回路１９、ＷＬ遅延補償回路２０、ロウパーシャルデコーダ２１、Ｓ／Ａ（センスアンプ）駆動回路２２、カラム系イネーブル制御回路２３を備えている。
【００１３】
メモリセルアレイ１は、複数のメモリセルＭＣがアレイ状に配置されて構成されている。メモリセルアレイ１には、ロウ方向にワード線ＷＬが延在し、カラム方向にカラム選択線ＣＳＬが延在している。これらワード線ＷＬ及びカラム選択線ＣＳＬにより、任意のメモリセルＭＣが選択される。ロウデコーダ１１は、メモリセルアレイ１の周囲に配置され、ロウアドレス信号に基づいて任意のワード線ＷＬを選択する。カラムデコーダ１２は、メモリセルアレイ１の周囲に配置され、カラム系イネーブル制御回路２３によって任意のカラム選択線ＣＳＬを選択する。
【００１４】
インプットバッファ１４、１５には／ＲＡＳ（Row Address Strobe）、Ａｘ（外部アドレス）がそれぞれ入力される。ロウアドレス制御回路１６は／ＲＡＳに基づいてＷＬ制御回路１８を制御し、このＷＬ制御回路１８はＷＬ選択回路１９及びＷＬ遅延補償回路２０に信号を供給する。ＷＬ選択回路１９はロウデコーダ１１を制御し、任意のワード線が選択される。ＷＬ遅延補償回路２０は入力信号を特定の時間だけ遅延させ、Ｓ／Ａ駆動回路２２に信号を供給する。Ｓ／Ａ駆動回路２２はセンスアンプ列１３内の任意のセンスアンプを起動させる信号を供給する。
【００１５】
［２］半導体記憶装置のロウ系制御回路の動作
図１を用いて、任意のワード線ＷＬが選択されてからセンスアンプが起動するまでの概略的な動作について説明する。尚、本実施形態のＷＬ遅延補償回２０は、ワード線ＷＬを立ち上げてから、メモリセルＭＣから読み出した情報（電荷）を増幅するためのセンスアンプを起動するまでの時間を決めるＳＤＴタイマー回路（ＲＣタイマー回路）であるとする。
【００１６】
まず、ロウ系制御回路が／ＲＡＳを受けることで、ロウ系制御回路の動作が始まる。インプットバッファ１４には／ＲＡＳが入力され、インプットバッファ１５にはＡｘが入力される。インプットバッファ１４の出力はロウアドレス制御回路１６に入力される（１）。そして、ロウアドレス制御回路１６及びインプットバッファ１５から供給される複数のロウアドレスをアドレスラッチ回路１７でラッチする（２）。ＷＬ制御回路１８にはロウアドレス制御回路１６の信号が入力される（３）。このＷＬ制御回路１８は、ワード線ＷＬがアクティブな時間（ｔＲＡＳ：ＷＬが“Ｈ”の期間）を制御する。ＷＬ制御回路１８の出力は、ＷＬ選択回路１９に入力される（４）とともに、ＷＬ遅延補償回路２０に入力される（５）。一方、ラッチされたロウアドレスは、下位アドレスがＷＬ選択回路１９に入力され（６）、中上位アドレスがロウパーシャルデコーダ２１に入力される（７）。このプレデコードされた中上位アドレスの出力信号と下位アドレスの情報を持ったＷＬ選択回路１９の出力信号がロウデコーダ１１に入力され（８）（９）、１本のワード線ＷＬが選択される。これと同時に、ＷＬ制御回路１８から出力された信号はＷＬ遅延補償回路２０に入力される（５）。カラム系イネーブル制御回路２３によりカラム系をイネーブルにし（１０）、ＷＬ遅延補償回路２０の出力信号はある特定の時間だけ遅延させた後、Ｓ／Ａ駆動回路２２へ入力される（１１）。このＳ／Ａ駆動回路２２の遅延信号を入力として（１２）、センスアンプ列１３内の所定のセンスアンプの動作が開始する。このように、ＷＬ遅延補償回路２０により、ワード線ＷＬを立ち上げてからセンスアンプが動作するまでの時間（ＳＤＴ）が制御されている。
【００１７】
次に、図２（ａ）及び（ｂ）を用いて、所定のワード線ＷＬが選択されてからセンスアンプが起動するまでの具体的な動作について説明する。
【００１８】
まず、図２（ａ）に示すように、本実施形態のＤＲＡＭのメモリセルＭＣは、セルトランジスタＴｒ１とキャパシタＣａｐ１とを有している。セルトランジスタＴｒ１のソース／ドレインの一端はキャパシタＣａｐ１に接続され、セルトランジスタＴｒ１のソース／ドレインの他端はビット線ＢＬに接続され、セルトランジスタＴｒ１のゲートはワード線ＷＬ１に接続されている。
【００１９】
このような場合、ＷＬ制御回路１８からワード線ＷＬ１を起動するための信号が出力され、ＷＬ選択回路１９によりワード線ＷＬ１が選択されると、このワード線ＷＬ１に接続されているセルトランジスタＴｒ１を通してキャパシタＣａｐ１に保持されているデータ（ここでは“１”データとする）がビット線ＢＬに読み出される。この時、ビット線／ＢＬに電位変動は起こらず、ビット線／ＢＬはリファレンス電位として働く。この時に生じているビット線ＢＬ、／ＢＬ間の電位差ΔＶをセンスアンプＳ／Ａ１で増幅することにより、メモリセルＭＣに蓄えられていた情報を読み出す。
【００２０】
ここで、図２（ｂ）に示すように、センスアンプＳ／Ａ１を起動させる信号は、ワード線ＷＬ１が選択されてから所定時間ＳＤＴだけ遅れた最適なタイミングに設定される。センスアンプＳ／Ａ１を起動させるタイミングが早すぎても遅すぎても、次のような問題が生じるからである。タイミングが早すぎる場合、ビット線ＢＬ、／ＢＬ間の電位差ΔＶが小さすぎてセンスアンプＳ／Ａ１が正常に動作することが出来ず、データ破壊により誤ったデータを読み出してしまう。一方、タイミングが遅すぎる場合、データの読み出しが無駄に遅れてしまう。従って、正常にセンスすることが可能な限りにおいて最速なタイミングでセンスアンプＳ／Ａ１を駆動する信号を起動することが要求される。そこで、ワード線ＷＬ１が選択されてからセンスアンプＳ／Ａ１を起動するまでの最適な時間を作り出すためにＷＬ遅延補償回路２０が使用されている。
【００２１】
尚、本実施形態では、ＲＣタイマー回路の利用例としてＳＤＴタイマー回路を有するＷＬ遅延補償回路２０を示したが、この他にも所望する信号を特定の時間だけ遅らせたいといった場合に対するあらゆる応用例に、このＲＣタイマー回路を適用することが可能である。
【００２２】
［３］ＲＣタイマー回路
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、本実施形態に係る放電タイプと充電タイプのＲＣタイマー回路３０の例を示す。このＲＣタイマー回路３０は、図１のようなＤＲＡＭに用いる場合、ＷＬ遅延補償回路２０に含まれる。
【００２３】
［３−１］放電タイプ
図３（ａ）及び（ｂ）を用いて、本実施形態で用いる放電タイプのＲＣタイマー回路３０について具体的に説明する。
【００２４】
図３（ａ）に示すように、放電タイプのＲＣタイマー回路３０は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２、ＰＭＯＳトランジスタＰＴｒ１、抵抗素子Ｒ１を備えている。
【００２５】
インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子はＰＭＯＳトランジスタＰＴｒ１のゲートに接続されている。ＰＭＯＳトランジスタＰＴｒ１のソース／ドレインの一端は抵抗素子Ｒ１の一端に接続され、ＰＭＯＳトランジスタＰＴｒ１のソース／ドレインの他端は電源端子に接続されている。抵抗素子Ｒ１の他端はＮＭＯＳトランジスタＮＴｒ１のソース／ドレインの一端に接続され、ＮＭＯＳトランジスタＮＴｒ１のソース／ドレインの他端は接地端子に接続されている。ＮＭＯＳトランジスタＮＴｒ１のゲートはインバータＩＮＶ２及びＰＭＯＳトランジスタＰＴｒ１の接続ノードＢに接続されている。ＮＭＯＳトランジスタＮＴｒ２のゲートはＰＭＯＳトランジスタＰＴｒ１及び抵抗素子Ｒ１の接続ノードに接続されるとともに、インバータＩＮＶ３の入力端子に接続されている。ＮＭＯＳトランジスタＮＴｒ２のソース／ドレインの両端は接地端子に接続されている。
【００２６】
このような放電タイプのＲＣタイマー回路３０では、抵抗素子Ｒ１の抵抗値（Ｒ）とＮＭＯＳトランジスタＮＴｒ２の容量値（Ｃ）とに基づいて、遅延時間が決定される。つまり、ＲＣタイマー回路３０の遅延時間は、ＮＭＯＳトランジスタＮＴｒ２に充電された電荷を抵抗素子Ｒ１及びＮＭＯＳトランジスタＮＴｒ１を介して放電する時間で決定される。
【００２７】
具体的には、図３（ｂ）に示すように、ＲＣタイマー回路３０の入力端子Ａに信号が入力され、電源端子から電源電圧Ｖｃｃが供給されると、ノードＢにおける信号も順に立ち上がり、ＮＭＯＳトランジスタＮＴｒ１がＯＮする。これにより、ＮＭＯＳトランジスタＮＴｒ２に充電された電荷が抵抗素子Ｒ１及びＮＭＯＳトランジスタＮＴｒ１を介して放電することで、ノードＣでは次第に立下る。そして、ある程度放電したところで、ＲＣタイマー回路３０の出力端子Ｄからセンスアンプを駆動するための信号が出力される。このように、ＲＣタイマー回路３０に信号が入力されてから出力するまでの時間（タイマー長）が制御される。
【００２８】
［３−２］充電タイプ
図４（ａ）及び（ｂ）を用いて、本実施形態で用いる充電タイプのＲＣタイマー回路３０について具体的に説明する。
【００２９】
図４（ａ）に示すように、充電タイプのＲＣタイマー回路３０は、インバータＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＮＭＯＳトランジスタＮＴｒ１、ＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２、抵抗素子Ｒ２を備えている。
【００３０】
インバータＩＮＶ４の出力端子はＰＭＯＳトランジスタＰＴｒ１のゲートに接続されている。ＰＭＯＳトランジスタＰＴｒ１のソース／ドレインの一端は抵抗素子Ｒ２の一端に接続され、ＰＭＯＳトランジスタＰＴｒ１のソース／ドレインの他端は電源端子に接続されている。抵抗素子Ｒ２の他端はＮＭＯＳトランジスタＮＴｒ１のソース／ドレインの一端に接続され、ＮＭＯＳトランジスタＮＴｒ１のソース／ドレインの他端は接地端子に接続されている。ＮＭＯＳトランジスタＮＴｒ１のゲートはインバータＩＮＶ４及びＰＭＯＳトランジスタＰＴｒ１の接続ノードＢに接続されている。ＰＭＯＳトランジスタＰＴｒ２のゲートはＮＭＯＳトランジスタＮＴｒ１及び抵抗素子Ｒ２の接続ノードに接続されるとともに、インバータＩＮＶ５の入力端子に接続されている。ＰＭＯＳトランジスタＰＴｒ２のソース／ドレインの両端は電源端子に接続されている。インバータＩＮＶ５の出力端子はインバータＩＮＶ６の入力端子に接続されている。
【００３１】
このような充電タイプのＲＣタイマー回路３０では、抵抗素子Ｒ２の抵抗値（Ｒ）とＰＭＯＳトランジスタＰＴｒ２の容量値（Ｃ）とに基づいて、遅延時間が決定される。つまり、ＲＣタイマー回路３０の遅延時間は、抵抗素子Ｒ２及びＰＭＯＳトランジスタＰＴｒ１を介してＰＭＯＳトランジスタＰＴｒ２に電荷を充電する時間で決定される。
【００３２】
具体的には、図４（ｂ）に示すように、ＲＣタイマー回路３０の入力端子Ａに信号が入力され、電源端子から電源電圧Ｖｃｃが供給されると、ノードＢにおける信号も順に立ち下り、ＮＭＯＳトランジスタＮＴｒ１がＯＦＦする。これにより、電源端子からＰＭＯＳトランジスタＰＴｒ１及び抵抗素子Ｒ２を介してＰＭＯＳトランジスタＰＴｒ２に電荷が充電することで、ノードＣでは次第に立ち上がる。そして、ある程度充電したところで、ＲＣタイマー回路３０の出力端子Ｄからセンスアンプを駆動するための信号が出力される。このように、ＲＣタイマー回路３０に信号が入力されてから出力するまでの時間（タイマー長）が制御される。
【００３３】
以上のように、図３（ａ）及び図４（ａ）に示すＲＣタイマー回路３０を使用することにより、信号の“立ち上がり”若しくは“立下り”を、設定した時間だけ遅延させることが可能となる。但し、ロジックの組み方によって“立ち上がり”、“立下り”の両方を、設定した時間だけ遅延させることも可能である。
【００３４】
ＲＣタイマー回路３０の本質的な遅延時間を作っているのは、抵抗素子と容量素子である。本実施形態の抵抗素子としては、例えば、拡散抵抗を想定するが、その他メタル抵抗等でもよい。図３（ａ）ではＲ１、図４（ａ）ではＲ２が抵抗素子に該当する。また、本実施形態の容量素子としては、ＭＯＳＦＥＴのゲート容量を想定するが、その他メタルで作成される容量等でもよい。図３（ａ）ではＮＴｒ２、図４（ａ）ではＰＴｒ２が容量素子に該当する。
【００３５】
このような抵抗素子と容量素子からなる遅延時間は、一般的に、以下の式（１）で表される。
【００３６】
遅延時間（τ）＝Ｒ（抵抗値）×Ｃ（容量値）…（１）
従って、図３（ａ）の放電タイプで考えると、Ｒ１＝２００ｏｈｍ、Ｃ（ＮＴｒ２の容量値）＝２０ｐＦとした場合のタイマー長はおよそ４ｎｓとなる。
【００３７】
［４］タイマー長のバラつきの特性
抵抗素子（Ｒ）と容量素子（Ｃ）の値により設定されるＲＣタイマー回路３０のタイマー長は、そのＲＣタイマー回路３０の電源電圧Ｖｃｃ、温度、抵抗値若しくは容量値等のプロセスバラつきの各種の影響を受け、結果としてタイマー長がバラついてしまう。そこで、ここでは、図５（ａ）及び（ｂ）を用いて、放電タイプの電源電圧依存及びシート抵抗依存を例に挙げ、タイマー長のバラつきの特性について説明する。
【００３８】
［４−１］電源電圧依存
図５（ａ）は、ＲＣタイマー回路３０の電源電圧Ｖｃｃに依存したタイマー長のバラつきによる信号波形を示している。尚、本図のＡ、Ｂ、Ｃ１〜Ｃ３、Ｄ１〜Ｄ３は、図３（ａ）のＡ、Ｂ、Ｃ、Ｄに対応している。
【００３９】
ＲＣタイマー回路３０の電源電圧Ｖｃｃの影響として、電源電圧Ｖｃｃが高い側ではタイマー長が短くなり、電源電圧Ｖｃｃが低い側ではタイマー長が長くなる。これは、電源電圧Ｖｃｃが高くなるほど駆動する各トランジスタの能力が強くなる（スピードが増す）ためである。
【００４０】
具体的には、図５（ａ）に示すように、典型的な電源電圧Ｖｃｃの場合（Ｃ１、Ｄ１）、タイマー長はＴ１となる。しかし、電源電圧Ｖｃｃが高い場合（Ｃ２、Ｄ２）、放電が早く進み、タイマー長がＴ２とＴ１より短くなる。一方、電源電圧Ｖｃｃが低い場合（Ｃ３、Ｄ３）、放電の進みが遅く、タイマー長がＴ３とＴ１より長くなる。このように、ＲＣタイマー回路３０の電源電圧Ｖｃｃがバラつくことで、タイマー長もバラついてしまう。
【００４１】
［４−２］シート抵抗依存
図５（ｂ）は、ＲＣタイマー回路３０のシート抵抗に依存したタイマー長のバラつきによる信号波形を示している。尚、本図のＡ、Ｂ、Ｃ１〜Ｃ３、Ｄ１〜Ｄ３は、図３（ａ）のＡ、Ｂ、Ｃ、Ｄに対応している。
【００４２】
ＲＣタイマー回路３０のシート抵抗（例えば拡散抵抗）の影響として、抵抗値が高くなればタイマー長は長くなり、抵抗値が低くなればタイマー長は短くなる。これは、シート抵抗が高く（又は低く）なればなるほど放電時定数（ＲＣ）が増加（又は減少）するためである。
【００４３】
具体的には、図５（ｂ）に示すように、典型的なシート抵抗値の場合（Ｃ１、Ｄ１）、タイマー長はＴ１となる。しかし、シート抵抗値が低い場合（Ｃ２、Ｄ２）、放電が早く進み、タイマー長がＴ２とＴ１より短くなる。一方、シート抵抗値が高い場合（Ｃ３、Ｄ３）、放電の進みが遅く、タイマー長がＴ３とＴ１より長くなる。このように、ＲＣタイマー回路３０のシート抵抗値がバラつくことで、タイマー長もバラついてしまう。
【００４４】
以上のように、ＲＣタイマー回路３０の電源電圧Ｖｃｃ、シート抵抗値のバラつきにより、タイマー長がバラつくが、これらの要素が複合的に作用し、ワースト条件を作り出す場合もある。例えば、電源電圧Ｖｃｃが低く、かつ、抵抗値（シート抵抗値）が高い場合には、タイマー長は大きく伸びてしまい、電源電圧Ｖｃｃが高く、かつ、抵抗値（シート抵抗値）が低い場合には、タイマー長は大きく縮まってしまう。また、これ以外にも、トランジスタの閾値の変動や温度の変動によってもタイマー長はバラついてしまう。このように、ＲＣタイマー回路３０は回路構成としては最もシンプルな回路であるが、様々な要因によりそのタイマー長が大きくバラついてしまう。
【００４５】
そこで、本実施形態では、主にＲＣタイマー回路３０の電源電圧Ｖｃｃとシート抵抗値、ＭＯＳトランジスタの閾値、温度等のバラつきによるタイマー長のバラつき特性に着目し、ＲＣタイマー回路３０の電源電圧を生成する電源電圧生成回路を提案する。
【００４６】
［５］ＲＣタイマー回路の電源電圧生成回路
［５−１］電源電圧生成回路例１
図６（ａ）及び（ｂ）を用いて、本発明の一実施形態に係るＲＣタイマー回路３０の電源電圧生成回路例１について説明する。尚、図６（ａ）に示すＲＣタイマー回路３０の電源電圧生成回路４０は、図３（ａ）の放電タイプ、図４（ａ）の充電タイプのいずれのタイプにも適用できる。
【００４７】
図６（ａ）に示すように、ＲＣタイマー回路３０の電源電圧生成回路４０は、ジェネレータ５０、定電流源６０、抵抗値Ｒｍｏｎｉを有する抵抗素子７０を備えている。ジェネレータ５０は、コンパレータ５１、抵抗値ｒ１を有する抵抗素子５２、抵抗値ｒ２を有する抵抗素子５３を備えている。
【００４８】
コンパレータ５１の出力端子は抵抗素子５２の一端に接続され、抵抗素子５２の他端は抵抗素子５３の一端に接続されている。この抵抗素子５２、５３の接続ノードはコンパレータ５１の第１の入力端子に接続されている。抵抗素子５３の他端は接地端子に接続されている。定電流源６０は抵抗素子７０の一端に接続され、この定電流源６０及び抵抗素子７０の接続ノードはコンパレータ５１の第２の入力端子に接続されている。抵抗素子７０の他端は接地端子に接続されている。本構成において、コンパレータ５１の出力ノードの電圧は、参照電圧Ｖｒを基準にして抵抗素子５２、５３の抵抗比（ｒ１：ｒ２）によって決定され、ＲＣタイマー回路３０の電源電圧Ｖｐとして与えられる。この電源電圧Ｖｐは、図３（ａ）及び図４（ａ）のＶｃｃに対応する。
【００４９】
このような本実施形態では、ＲＣタイマー回路３０の電源電圧として、抵抗値追従型の電源電圧Ｖｐを使用する。すなわち、電源電圧Ｖｐは、抵抗値（シート抵抗値）Ｒｍｏｎｉをモニターした可変電圧となる。
【００５０】
ここで、電源電圧Ｖｐの生成としては、ジェネレータ５０の参照電圧ＶｒとしてＰＶＴ（Process Voltage Temperature）によらず一定の基準電圧を用い、その値を係数倍することにより、外部電圧によらない一定した電圧を作り出す方法もある。しかし、本実施形態では、ジェネレータ５０の参照電圧Ｖｒとして、ＰＶＴによらず一定の定電流Ｉを抵抗素子７０に流し込むことにより発生する電圧を使用し、この値を係数倍してできる電圧をＲＣタイマー回路３０の電源電圧Ｖｐとして使用する。以下に、ＲＣタイマー回路３０の電源電圧Ｖｐの生成の詳細について説明する。
【００５１】
参照電圧Ｖｒは、以下の挙動を行う。まず、定電流源６０は、温度、プロセス（トランジスタの閾値Ｖｔｈ、抵抗値）、電源電圧によらず、常に一定した定電流Ｉを供給する。従って、オームの法則により、参照電圧Ｖｒは、Ｖｒ＝Ｒｍｏｎｉ×Ｉと表すことができる。よって、参照電圧Ｖｒは、抵抗値Ｒｍｏｎｉが高ければ高くなり、抵抗値Ｒｍｏｎｉが低ければ低くなる。また、温度が高くなれば抵抗値Ｒｍｏｎｉが上がるため参照電圧Ｖｒも上昇し、温度が低くなれば抵抗値Ｒｍｏｎｉも下がるため参照電圧Ｖｒも下がる。このように、参照電圧Ｖｒは、抵抗値Ｒｍｏｎｉをモニターした電圧となる。
【００５２】
電源電圧Ｖｐは、参照電圧Ｖｒを用いて、電源電圧生成回路４０内のジェネレータ５０により生成される。この電源電圧Ｖｐは、ジェネレータ５０内の抵抗素子５２、５３の抵抗比（ｒ１：ｒ２）の値により、任意の値に設定することが可能である。従って、電源電圧Ｖｐは、以下の式（２）で表すことが可能である。
【００５３】
Ｖｐ＝Ｖｒ×（１＋ｒ１／ｒ２）…（２）
このような電源電圧Ｖｐの値は、抵抗値Ｒｍｏｎｉの増減をモニターした参照電圧Ｖｒに依存する。つまり、電源電圧Ｖｐは、抵抗値Ｒｍｏｎｉが高ければ参照電圧Ｖｒも高くなるため電圧レベルも高くなり、抵抗値Ｒｍｏｎｉが低ければ参照電圧Ｖｒも低くなるため電圧レベルも低くなる。また、この電源電圧Ｖｐの電圧レベルは外部電源電圧によらない。
【００５４】
以上により、本実施形態に係る電源電圧生成回路例１によれば、ＲＣタイマー回路３０の電源電圧Ｖｐは、抵抗値Ｒｍｏｎｉの増減をモニターした参照電圧Ｖｒの増減により、可変となる。つまり、図５（ａ）及び（ｂ）に示す電源電圧及びシート抵抗のタイマー長のバラつき特性を利用して、抵抗値Ｒｍｏｎｉの増減によるタイマー長の変動を、電源電圧Ｖｐの増減によるタイマー長の変動で相殺することができる。具体的には、抵抗値Ｒｍｏｎｉが増加することでタイマー長が長くなってしまっても、電源電圧Ｖｐが高くなることでタイマー長が短くなるため、両者の伸縮でタイマー長のバラつきを相殺することができる。逆に、抵抗値Ｒｍｏｎｉが減少することでタイマー長が短くなってしまっても、電源電圧Ｖｐが低くなることでタイマー長が長くなるため、両者の伸縮でタイマー長のバラつきを相殺することができる。従って、図６（ｂ）に示すように、ＲＣタイマー回路３０のタイマー長のバラつきを抑制することができる。
【００５５】
尚、電源電圧Ｖｐのレベルは、設定次第で、ＲＣタイマー回路３０の入力信号の電源電圧（以下、入力電圧と称す）Ｖｉｎよりも高くなる恐れがある。例えば、図１に示したＷＬ制御回路１８の電源電圧、Ｓ／Ａ駆動回路２２の電源電圧、ＷＬ遅延補償回路（ＲＣタイマー回路）２０の電源電圧の上下関係により、電源電圧Ｖｐのレベルは入力電圧Ｖｉｎよりも高くなる場合がある。
【００５６】
そこで、図７に示すように、ＲＣタイマー回路３０の入出力にレベルシフタ８１、８２を挿入してもよい。具体的には、レベルシフタ８１はＲＣタイマー回路３０の入力端子に接続し、レベルシフタ８２はＲＣタイマー回路３０の出力端子に接続する。そして、レベルシフタ８１には入力電圧Ｖｉｎ（内部電圧レベルＶｉｎ）が供給され、このレベルシフタ８１はＶｉｎレベルを電源電圧生成回路４０の電源電圧Ｖｐレベルに変換する。
【００５７】
ここで、電源電圧Ｖｐが入力電圧Ｖｉｎよりも高い場合は、ＲＣタイマー回路３０内に貫通電流が流れることを抑制するため、レベルシフタ８１により電圧レベルを調整して入力電圧Ｖｉｎを電源電圧Ｖｐに変換する。この際、レベルシフタ８１によりすでに電圧レベルの調整が行われているため、レベルシフタ８２による電圧レベルの調整は不要である。一方、電源電圧Ｖｐが入力電圧Ｖｉｎよりも低い場合は、上述した貫通電流の問題は生じないため、レベルシフタ８１は不要であるが、レベルシフタ８２による電圧レベルの調整（ＶｐからＶｉｎレベル）は必要となる。
【００５８】
また、電源電圧生成回路例１において、設定値によってはＶｐをＲＣタイマー回路３０の電源電圧以上にする必要もある。このため、Ｖｐを生成するジェネレータ４０の電源は、チップ内部で作る昇圧電圧を使用することもできる。
【００５９】
また、電源電圧生成回路例１において、ジェネレータ４０の抵抗素子５２、５３は省略し、コンパレータ５１の一方の入力端子と出力端子とを直接接続してもよい。
【００６０】
［５−２］電源電圧生成回路例２
図８（ａ）及び（ｂ）を用いて、本発明の一実施形態に係るＲＣタイマー回路の電源電圧生成回路例２について説明する。尚、図８（ａ）は図３（ａ）の放電タイプに適用され、図８（ｂ）は図４（ａ）の充電タイプに適用される。
【００６１】
図８（ａ）に示すように、放電タイプの電源電圧生成回路４０は、電源電圧生成回路例１の抵抗素子７０に、ダイオード接続したＮＭＯＳトランジスタ９１を直列接続させている。具体的には、ＮＭＯＳトランジスタ９１のソース／ドレインの一端（ソース）は抵抗素子７０の一端に接続され、ＮＭＯＳトランジスタ９１のソース／ドレインの他端（ドレイン）は接地端子に接続されている。ＮＭＯＳトランジスタ９１のゲートは、このソース／ドレインの一端（ソース）及び抵抗素子７０の接続ノードに接続されている。
【００６２】
図８（ｂ）に示すように、充電タイプの電源電圧生成回路４０は、電源電圧生成回路例１の抵抗素子７０に、ダイオード接続したＰＭＯＳトランジスタ９２を直列接続させている。具体的には、ＰＭＯＳトランジスタ９２のソース／ドレインの一端（ドレイン）は抵抗素子７０の一端に接続され、ＰＭＯＳトランジスタ９２のソース／ドレインの他端（ソース）は定電流源６０及びコンパレータ５１の接続ノードに接続されている。ＰＭＯＳトランジスタ９２のゲートは、このソース／ドレインの一端（ドレイン）及び抵抗素子７０の接続ノードに接続されている。ＰＭＯＳトランジスタ９２のバックバイアスは、ソース／ドレインの他端（ソース）と同電位に設定されている。
【００６３】
このような電源電圧生成回路例２では、電源電圧生成回路例１のように、電源電圧及び抵抗値のバラつきによるタイマー長のバラつきを低減させることができ、かつ、外部電源電圧の依存も無いだけでなく、トランジスタ特性（閾値等）のバラつきの影響も抑制できる。
【００６４】
トランジスタ特性のバラつきの影響とは、次の通りである。例えば、図３（ａ）の放電タイプのＲＣタイマー回路３０の場合、ノードＣの電荷を引き抜くＮＭＯＳトランジスタＮＴｒ１の閾値変動によりタイマー長のバラつきが生じる。一方、図３（ｂ）充電タイプのＲＣタイマー回路３０の場合、ＰＭＯＳトランジスタＰＴｒ１の閾値変動によりタイマー長のバラつきが生じる。
【００６５】
このようなトランジスタの閾値変動によるタイマー長のバラつきを抑えるため、図８（ａ）及び（ｂ）に示すように、ダイオード接続したＭＯＳトランジスタ９１、９２を抵抗素子７０に対して直列に挿入することにより、トランジスタの閾値をトラッキングすることができる。具体的には、次のような効果を得ることができる。
【００６６】
まず、図８（ａ）の放電タイプの場合、コンパレータ５１の参照電圧Ｖｒは以下の式（３）で表すことができ、ＲＣタイマー回路４０の電源電圧Ｖｐは以下の式（４）で表すことができる。
【００６７】
Ｖｒ＝（Ｒｍｏｎｉ×Ｉ）＋Ｖｔｈｎ＋√（２Ｉ／β）…（３）
Ｖｐ＝｛（Ｒｍｏｎｉ×Ｉ）＋Ｖｔｈｎ＋√（２Ｉ／β）｝×（１＋ｒ１／ｒ２）…（４）
ここで、式（３）において、Ｖｔｈｎは、ＮＭＯＳトランジスタ９１の閾値を示す。βは、ＮＭＯＳトランジスタ９１のＷ（チャネル幅）、Ｌ（チャネル長）、μ（移動度）、Ｃｏｘ（単位Ｗ辺りのゲート容量）によって規定すると、β＝μＣｏｘ（Ｗ／Ｌ）と表される。
【００６８】
従って、図８（ａ）の放電タイプによれば、参照電圧Ｖｒは抵抗値ＲｍｏｎｉとＮＭＯＳトランジスタ９１の閾値Ｖｔｈｎをモニターしているため、電源電圧Ｖｐは抵抗値ＲｍｏｎｉとＮＭＯＳトランジスタ９１の閾値Ｖｔｈｎに追従して変動する。このため、ＮＭＯＳトランジスタ９１の閾値Ｖｔｈｎが上昇してタイマー長が伸びる場合にも、電源電圧Ｖｐが上昇することでタイマー長の伸びを抑えることが可能となる。一方、ＮＭＯＳトランジスタ９１の閾値Ｖｔｈｎが下降してタイマー長が縮む場合にも、電源電圧Ｖｐが下降することでタイマー長の縮みを抑えることが可能となる。
【００６９】
次に、図８（ｂ）の充電タイプの場合、コンパレータ５１の参照電圧Ｖｒは以下の式（５）で表すことができ、ＲＣタイマー回路４０の電源電圧Ｖｐは以下の式（６）で表すことができる。
【００７０】
Ｖｒ＝（Ｒｍｏｎｉ×Ｉ）＋Ｖｔｈｐ＋√（２Ｉ／β）…（５）
Ｖｐ＝｛（Ｒｍｏｎｉ×Ｉ）＋Ｖｔｈｐ＋√（２Ｉ／β）｝×（１＋ｒ１／ｒ２）…（６）
ここで、式（５）において、Ｖｔｈｐは、ＰＭＯＳトランジスタ９２の閾値を示す。βは、ＰＭＯＳトランジスタ９２のＷ（チャネル幅）、Ｌ（チャネル長）、μ（移動度）、Ｃｏｘ（単位Ｗ辺りのゲート容量）によって規定すると、β＝μＣｏｘ（Ｗ／Ｌ）と表される。
【００７１】
従って、図８（ｂ）の充電タイプによれば、参照電圧Ｖｒは抵抗値ＲｍｏｎｉとＰＭＯＳトランジスタ９２の閾値Ｖｔｈｐをモニターしているため、電源電圧Ｖｐは抵抗値ＲｍｏｎｉとＰＭＯＳトランジスタ９２の閾値Ｖｔｈｐに追従して変動する。このため、ＰＭＯＳトランジスタ９２の閾値Ｖｔｈｐが上昇してタイマー長が伸びる場合にも、電源電圧Ｖｐが上昇することでタイマー長の伸びを抑えることが可能となる。一方、ＰＭＯＳトランジスタ９２の閾値Ｖｔｈｐが下降してタイマー長が縮む場合にも、電源電圧Ｖｐが下降することでタイマー長の縮みを抑えることが可能となる。
【００７２】
以上のような本実施形態によれば、次のような効果を得ることができる。
【００７３】
従来技術において、ＲＣタイマー回路３０に使用する電源をチップ内部のジェネレータで作られた外部電源によらない一定電圧を使用することにより、外部電源が変動した場合でもタイマー長には影響がないようにすることは可能である。しかし、依然として温度、抵抗値（シート抵抗値）等のバラつき（プロセスバラつき）によりタイマー長は大きくばらつく。従って、ＲＣタイマー回路３０の電源として、外部電源によらない一定電圧を使用するだけではタイマー長のバラつきは十分に抑制できない。このように、図９（ａ）に示すように、従来型のＲＣタイマー回路３０のタイマー長Δｔ１は、温度、抵抗値、閾値等の影響により大きくバラつく。
【００７４】
これに対し、図９（ｂ）に示すように、本発明の一実施形態によるＲＣタイマー回路３０のタイマー長の特性は、外部電源電圧の依存はなく、抵抗値のバラつきもＲＣタイマー回路３０の電源電圧Ｖｐを調整することにより、タイマー長のバラつきを相殺することでタイマー長への影響を減少できるため、全体としてタイマー長Δｔ２のバラつきを減少できる。このように、本実施形態では、ＲＣタイマー回路３０のタイマー長のバラつきを抑えることにより、このＲＣタイマー回路３０を使用するシステム全体のバラつきを抑えることが可能となり、このようなＲＣタイマー回路３０を使用するチップの動作マージンを上げることが可能となる。このため、近年、メモリに対して要求が強まっている高速化が進む中でも、製品歩留まり（スピードマージン）を確保しつつ、生産コストを下げることが可能となる。
【００７５】
尚、本実施形態において、ＲＣタイマー回路３０の電源電圧依存をさらに低減させるために、ＲＣタイマー回路３０内に定電流源を利用してもよい。具体的には、図１０（ａ）に示すように、放電タイプの場合、ＲＣタイマー回路３０内のＮＭＯＳトランジスタＮＴｒ１のソース／ドレインの接地端子側の一端に定電流源３１を接続させる。これにより、ノードＣに蓄積された電荷を引き抜く際、定電流源３１を使用することにより、タイマー長の電源電圧依存を弱めることができる。一方、図１０（ｂ）に示すように、充電タイプの場合、ＲＣタイマー回路３０内のＰＭＯＳトランジスタＰＴｒ１のソース／ドレインの電源端子側の一端に定電流源３１を接続させる。これにより、ノードＣに電荷を充電する際、定電流源３１を使用することにより、タイマー長の電源電圧依存を弱めることができる。
【００７６】
［６］抵抗値のトリミングへの応用
図１１（ａ）及び（ｂ）を用いて、抵抗値Ｒｍｏｎｉに追従する電源電圧Ｖｐのレベルをモニターすることにより、ＲＣタイマー回路３０の電源電圧生成回路４０の抵抗値Ｒｍｏｎｉを最適な値にトリミングする方法について説明する。
【００７７】
図１１（ａ）に示すように、トリミング回路１００を用いて、本実施形態に関する抵抗値追従型の電源電圧Ｖｐを、Ｎ個の抵抗素子７０と、抵抗素子５２はショート、抵抗素子５３はオープンの状態で作る。つまり、コンパレータ５１の出力端子は抵抗素子５２の一端に接続され、抵抗素子５２の他端は抵抗素子５３の一端に接続されている。この抵抗素子５２、５３の接続ノードはコンパレータ５１の第１の入力端子に接続されている。抵抗素子５３の他端は接地端子に接続されている。定電流源６０はＮ個の抵抗素子７０からなる抵抗素子群７１の一端に接続され、この定電流源６０及び抵抗素子群７１の接続ノードはコンパレータ５１の第２の入力端子に接続されている。抵抗素子群７１の他端は接地端子に接続されている。コンパレータ５１及び抵抗素子５２の接続ノードは、パッド１０１に接続されている。
【００７８】
このようなトリミング回路１００において、スイッチによりテスタから定電流Ｉｔを流すと、この定電流Ｉｔが抵抗値Ｒｍｏｎｉをそれぞれ有するＮ個の抵抗素子７０に流れる。これにより、コンパレータ５１の参照電圧Ｖｒは、以下の式（７）で表される。
【００７９】
Ｖｒ＝Ｎ×Ｒｍｏｎｉ×Ｉｔ…（７）
また、抵抗素子５２はショート、抵抗素子５３はオープンであるため、ＲＣタイマー回路の電源電圧Ｖｐは、以下の式（８）のように参照電圧Ｖｒと等しくなる。
【００８０】
Ｖｐ＝Ｖｒ＝Ｎ×Ｒｍｏｎｉ×Ｉｔ…（８）
従って、チップにおける抵抗素子７０の１つ当たりの抵抗値Ｒｍｏｎｉは、式（９）に示すように、電源電圧Ｖｐのレベルをパッド１０１でモニターして、その電源電圧Ｖｐの値を（Ｎ×Ｉｔ）で割ることで求められる。
【００８１】
Ｒｍｏｎｉ＝Ｖｐ／（Ｎ×Ｉｔ）…（９）
このため、シミュレーションの検証段階で、図１１（ｂ）に示すようなタイマー長と抵抗素子７０の個数Ｎとの関係を求めておけば、Ｌｏｔ／チップ間の抵抗値のバラつきに対しても、電源電圧Ｖｐをモニターすることにより、チップ間それぞれの抵抗素子７０の１つ当たりの抵抗値Ｒｍｏｎｉが求まる。そこで、最適な抵抗値Ｒｍｏｎｉのデータをフューズ等によりフィードバックすることにより、各ＲＣタイマー回路３０に最適なタイマー長を設定することが可能となる。
【００８２】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態に係る半導体記憶装置におけるロウ系制御（ワード線制御）回路の概略的なブロック図。
【図２】本発明の一実施形態に係る半導体記憶装置（ＤＲＡＭ）に使用されるＳＤＴタイマー回路の動作を説明するための図。
【図３】本発明の一実施形態に係る放電タイプのＲＣタイマー回路の回路図及びタイマー長を説明するための図。
【図４】本発明の一実施形態に係る充電タイプのＲＣタイマー回路の回路図及びタイマー長を説明するための図。
【図５】本発明の一実施形態に係るＲＣタイマー回路の電源電圧依存及びシート抵抗依存によるタイマー長のバラつきの特性を示す図。
【図６】本発明の一実施形態に係る電源電圧生成回路例１の回路図及び効果を説明するための図。
【図７】本発明の一実施形態に係る電源電圧生成回路例１の他の回路図。
【図８】本発明の一実施形態に係る電源電圧生成回路例２の回路図。
【図９】従来型のＲＣタイマー回路によるタイマー長と本実施形態によるＲＣタイマー回路によるタイマー長の特性比較図。
【図１０】本発明の一実施形態に係るＲＣタイマー回路の回路図。
【図１１】本発明の一実施形態に係るＲＣタイマー回路の抵抗値のトリミング手法を説明するための図。
【符号の説明】
【００８４】
１…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ列、１４、１５…インプットバッファ、１６…ロウアドレス制御回路、１７…アドレスラッチ回路、１８…ＷＬ制御回路、１９…ＷＬ選択回路、２０…ＷＬ遅延補償回路（ＲＣタイマー回路）、２１…ロウパーシャルデコーダ、２２…Ｓ／Ａ駆動回路、２３…カラム系イネーブル制御回路、３０…ＲＣタイマー回路、３１…定電流源、４０…電源電圧生成回路、５０…ジェネレータ、５１…コンパレータ、５２、５３、７０、Ｒ１〜２…抵抗素子、７１…抵抗素子群、８１、８２…レベルシフタ、９１、ＮＴｒ１〜２…ＮＭＯＳトランジスタ、９２、ＰＴｒ１〜２…ＰＭＯＳトランジスタ、１００…トリミング回路、１０１…パッド、ＩＮＶ１〜６…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009134792.tif 000011
【図１０】
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【図１１】
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