(57)【要約】      （修正有）【課題】高い降伏電圧を持つ半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、半導体基板１００に形成された第１導電型ウェル領域に相互離隔して形成される第２導電型ドリフト領域、ドリフト領域３１０上に突起されるバーティカル領域３２０、及びバーティカル領域上に形成される第２導電型ソース／ドレイン領域６００を含む。【選択図】図１
2009065157.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型ウェルに相互離隔して形成される第２導電型ドリフト領域と、
前記ドリフト領域上に突起されるバーティカル領域と、
前記バーティカル領域上に形成される第２導電型ソース／ドレイン領域と、
を含むことを特徴とする半導体素子。
【請求項２】
前記バーティカル領域は、前記ドリフト領域上に複数個が配置され、前記バーティカル領域の間に配置されるゲート電極を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極及び前記バーティカル領域の側面に配置されるスペーサを含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記バーティカル領域は第２導電型不純物を含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記バーティカル領域の第２導電型不純物の濃度は、前記ドリフト領域の第２導電型不純物の濃度より高いことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記バーティカル領域の第２導電型不純物の濃度は、前記ドリフト領域の第２導電型不純物の濃度に対応することを特徴とする請求項４に記載の半導体素子。
【請求項７】
半導体基板に第１導電型不純物が注入されて形成されるウェルと、
前記ウェルに第２導電型不純物が注入されて形成され、互いに離隔されるドリフト領域と、
前記ドリフト領域の間の領域に形成されるチャネル領域と、
前記チャネル領域上に配置されるゲート電極と、
前記ドリフト領域上、及び前記ゲート電極の側方に形成されるバーティカル領域と、
を含むことを特徴とする高電圧トランジスタ。
【請求項８】
前記バーティカル領域の高さは、前記ゲート電極の高さより高いことを特徴とする請求項７に記載の高電圧トランジスタ。
【請求項９】
前記バーティカル領域に形成されるソース／ドレイン領域を含むことを特徴とする請求項７に記載の高電圧トランジスタ。
【請求項１０】
前記バーティカル領域は第２導電型不純物が注入されて形成され、
前記バーティカル領域の第２導電型不純物の濃度は、前記ドリフト領域の第２導電型不純物の濃度より高いことを特徴とする請求項７に記載の高電圧トランジスタ。
【請求項１１】
前記バーティカル領域の側面に形成されるスペーサを含むことを特徴とする請求項７に記載の高電圧トランジスタ。
【請求項１２】
半導体基板に第１導電型不純物を注入してウェルを形成するステップと、
前記ウェルに第２導電型不純物を注入して、相互離隔されるドリフト領域を形成するステップと、
前記ドリフト領域上に突起されるバーティカル領域を形成するステップと、
前記バーティカル領域に第２導電型不純物を注入してソース／ドレイン領域を形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項１３】
前記バーティカル領域を形成するステップは、
前記ドリフト領域の一部を露出する膜を形成するステップと、
前記露出されたドリフト領域にエピタキシャル層を形成するステップと、
前記エピタキシャル層に第２導電型不純物を注入するステップと、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記エピタキシャル層に第２導電型不純物を注入するステップで、前記ウェル領域に注入された第２導電型不純物の第１濃度より高い第２濃度で前記エピタキシャル層に第２導電型不純物を注入することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記ソース／ドレイン領域を形成するステップで、前記膜をマスクとして使用して前記エピタキシャル層に第２導電型不純物を注入することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記ソース／ドレイン領域上にシリサイド膜を形成するステップをさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくは、高電圧で作動可能なトランジスタに関する。
【背景技術】
【０００２】
一般に、高電圧半導体素子は、通信、家電、ディスプレイ装置、及び自動車など、広範囲な分野でその応用分野が徐々に拡大されている趨勢である。特に、高電圧トランジスタが多い分野で使われているが、この際、高い降伏電圧（breakdown voltage）を持つ高電圧トランジスタが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、高い降伏電圧を持つ半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明のある態様に係る半導体素子は、半導体基板に形成された第１導電型ウェル領域に相互離隔して形成される第２導電型ドリフト領域、上記ドリフト領域上に突起されるバーティカル領域、及び上記バーティカル領域上に形成される第２導電型ソース／ドレイン領域を含む。
【０００５】
また、本発明のある態様に係る半導体素子の製造方法は、半導体基板に第１導電型不純物を注入してウェル領域を形成するステップ、上記ウェル領域に第２導電型不純物を注入して、相互離隔されるドリフト領域を形成するステップ、上記ドリフト領域上に突起されるバーティカル領域を形成するステップ、及び上記バーティカル領域に第２導電型不純物を注入してソース／ドレイン領域を形成するステップを含む。
【０００６】
本発明のある態様に係る半導体素子は、ドリフト領域上に突起されるバーティカル領域、及び上記バーティカル領域上に形成されるソース／ドレイン領域を含む。
【発明の効果】
【０００７】
本発明のある態様によると、上記ソース／ドレイン領域を通じて流れる電流の経路は、バーティカル領域の高さだけ長くなることになり、本発明に係る半導体素子は高い電圧で作動が可能であり、高い降伏電圧を持つようになる。
【０００８】
また、上記経路は垂直方向に長くなるため、本発明のある態様に係る半導体素子が従来と同一な降伏電圧または高い降伏電圧を持っても、本発明のある態様に係る半導体素子は、その水平方向のサイズが従来と変わらない、あるいは従来より小さくなることができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の実施の形態に係る高電圧トランジスタを示す断面図である。
【００１０】
図１を参照すると、高電圧トランジスタは、半導体基板１００、素子分離膜２００、ゲート絶縁膜４２０、ゲート電極４１０、ドリフト領域３１０、バーティカル領域３２０、ソース／ドレイン領域６００、スペーサ４３０、シリサイド膜８００、及び保護膜７００を含む。
【００１１】
半導体基板１００は、Ｐ型不純物を含むＰウェル１１０及びＮ型不純物を含む領域１２０を含む。
【００１２】
素子分離膜２００は、半導体基板１００上に配置される。素子分離膜２００は、半導体基板１００上に形成された素子を絶縁する。素子分離膜２００は、例えば、酸化物であることができ、ＳＴＩ（shallow trench isolation）工程、またはＬＯＣＯＳ（local oxidation of silicon）工程により形成されることができる。
【００１３】
ゲート絶縁膜４２０は、半導体基板１００上に形成され、ゲート絶縁膜４２０に使われることができる物質の例としては、シリコン酸化物（ＳｉＯｘ）などを挙げることができる。
【００１４】
ゲート電極４１０は、ゲート絶縁膜４２０上に形成され、ゲート電極４１０に使われることができる物質の例としては、ポリシリコン（polycrystalline silicon）などを挙げることができる。
【００１５】
ドリフト領域３１０はＰウェル１１０に形成され、ゲート電極４１０の側方に形成される。ドリフト領域３１０は、２つが所定の間隔で離隔して形成され、ドリフト領域３１０には第１濃度のＮ型不純物が注入されている。
【００１６】
上記２つのドリフト領域３１０の間に対応してチャネル領域が形成され、上記チャネル領域上にゲート絶縁膜４２０及びゲート電極４１０が配置される。
【００１７】
バーティカル領域３２０は、ドリフト領域３１０上に突起されて配置される。例えば、バーティカル領域３２０は、上記２つのドリフト領域３１０上に各々１つずつ配置されることができる。バーティカル領域３２０は、例えば、エピタキシ（epitaxy）形成工程により形成されることができ、第２濃度のＮ型不純物が注入されている。
【００１８】
また、バーティカル領域３２０は、ゲート電極４１０より高く形成されることができ、これとは異なり、より低く形成されることもできる。
【００１９】
上記第２濃度は、例えば、上記第１濃度と同一であってもよい。これとは異なり、上記第２濃度は上記第１濃度より高くてもよい。上記第１濃度及び上記第２濃度の調節によって、希望する特性の高電圧トランジスタが得られる。
【００２０】
また、ゲート電極４１０の側面及びバーティカル領域３２０の側面にスペーサ４３０が配置される。
【００２１】
ソース／ドレイン領域６００は、バーティカル領域３２０上に各々１つずつ形成される。ソース／ドレイン領域６００は、上記第１及び第２濃度よりはるかに高い濃度のＮ型不純物を含む。
【００２２】
上記それぞれのソース／ドレイン領域６００に電流が流れる時、上記電流が流れる経路はバーティカル領域３２０を含むことになる。即ち、上記経路はバーティカル領域３２０がない高電圧トランジスタよりバーティカル領域３２０の高さだけ長くなる。
【００２３】
また、半導体基板１００のＮ型不純物を含む領域１２０までの距離もバーティカル領域３２０がない高電圧トランジスタより長くなる。
【００２４】
したがって、上記それぞれのソース／ドレイン領域６００に高い電圧が印加されても本実施の形態に係る高電圧トランジスタは正常に作動することができる。したがって、本実施の形態に係る高電圧トランジスタの降伏電圧はバーティカル領域３２０を含まない高電圧トランジスタより高い。
【００２５】
また、バーティカル領域３２０は、ドリフト領域３１０から突起されて形成されるため、上記の経路は垂直方向に長くなる。したがって、本実施の形態に係る高電圧トランジスタが従来のような降伏電圧または高い降伏電圧を持っても、本実施の形態に係る高電圧トランジスタは、その水平方向のサイズは従来に比べて変わらない、あるいはより小さくなることができる。
【００２６】
スペーサ４３０は、ゲート電極４１０及びバーティカル領域３２０の側面に複数個が配置される。スペーサ４３０はゲート電極４１０及びバーティカル領域３２０の側面を絶縁する。スペーサ４３０に使われることができる物質の例としては、窒化物などを挙げることができる。
【００２７】
シリサイド膜８００はシリサイドを含み、ソース／ドレイン領域６００及びゲート電極４１０上に配置される。シリサイド膜８００はソース／ドレイン領域６００及びゲート電極４１０をシリサイド膜８００上に配置された配線などに電気的に連結する。
【００２８】
保護膜７００は、スペーサ４３０及びドリフト領域３１０のうち、露出された部分を覆う。保護膜７００に使われることができる物質の例としては、酸化物などを挙げることができ、保護膜７００はスペーサ４３０及びドリフト領域３１０を保護する。保護膜７００はシリサイド膜８００を露出する。
【００２９】
シリサイド膜８００上には他の半導体素子などと電気的に連結される配線などが配置されることができる。
【００３０】
図２ａ乃至図２ｈは、本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【００３１】
図２ａを参照すると、Ｎ型不純物を含む半導体基板１００上にトレンチが形成され、上記トレンチの内側に酸化物が形成されて素子分離膜２００が形成される。
【００３２】
以後、素子分離膜２００により定義される空間にＰ型不純物が注入され、Ｐウェル１１０が形成されて、Ｐウェル１１０及びＮ型不純物を含む領域１２０を持つ半導体基板１００が形成される。
【００３３】
Ｐウェル１１０の所定の領域に第１濃度のＮ型不純物が注入されて、ドリフト領域３１０が形成される。ドリフト領域３１０は２つが互いに所定の間隔で離隔され、ドリフト領域３１０の間の領域はチャネル領域と定義される。
【００３４】
以後、熱酸化工程などにより、半導体基板１００上に酸化膜が形成され、上記酸化膜上にポリシリコン層が形成される。上記酸化膜及び上記ポリシリコン層はマスク工程によりパターニングされ、上記チャネル領域上にゲート絶縁膜４２０及びゲート電極４１０が形成される。
【００３５】
ゲート電極４１０が形成された後、半導体基板１００上にゲート電極４１０及びドリフト領域３１０を覆う窒化膜４３０ａが形成される。
【００３６】
図２ｂを参照すると、窒化膜４３０ａ上にフォトレジストフィルムが形成され、露光工程及び現像工程を含むフォト工程により、フォトレジストパターン５００が形成される。フォトレジストパターン５００はドリフト領域３１０に対応する窒化膜４３０ａの一部を露出する。
【００３７】
図２ｃを参照すると、窒化膜４３０ａは、フォトレジストパターン５００をエッチングマスクとして使用してエッチングされ、ドリフト領域３１０の一部を露出する。
【００３８】
図２ｄを参照すると、窒化膜４３０ａがエッチングされた後、ドリフト領域３１０のうち、露出された領域上にエピタキシャル層が形成される。上記エピタキシャル層は、例えば、気相エピタキシ（vapor phase epitaxy；ＶＰＥ）工程により形成されることができる。これとは異なり、上記エピタキシャル層は分子線エピタキシ（molecular beam epitaxy：ＭＢＥ）工程により形成されることができる。
【００３９】
上記エピタキシャル層が形成された後、上記エピタキシャル層に第２濃度のＮ型不純物が注入され、ドリフト領域３１０上にバーティカル領域３２０が形成される。上記第２濃度は、例えば上記第１濃度と同一であることができる。これとは異なり、上記第２濃度は上記第１濃度より高いことができる。
【００４０】
図２ｅを参照すると、バーティカル領域３２０に第３濃度のＮ型不純物を注入してソース／ドレイン領域６００が形成される。上記第３濃度は、上記第１濃度及び上記第２濃度よりはるかに高い。
【００４１】
図２ｆを参照すると、ソース／ドレイン領域６００が形成された後、フォトレジストパターン５００はアッシング（ashing）工程などにより除去される。
【００４２】
また、窒化膜４３０ａは、エッチバック（etch back）工程のような異方性エッチング工程によりエッチングされ、ゲート電極４１０及びバーティカル領域３２０の側面にスペーサ４３０が形成される。スペーサ４３０は、ゲート電極４１０及びバーティカル領域３２０の側面を保護する。
【００４３】
以後、半導体基板１００を覆う酸化膜７００ａが形成される。酸化膜７００ａは、スペーサ４３０、ゲート電極４１０、バーティカル領域３２０、及びドリフト領域３１０を覆う。
【００４４】
図２ｇを参照すると、酸化膜７００ａが形成された後、酸化膜７００ａはソース／ドレイン領域６００及びゲート電極４１０の一部を露出するようにエッチングされ、保護膜７００が形成される。保護膜７００はスペーサ４３０及びドリフト領域３１０のうち、露出された領域を保護する。
【００４５】
図２ｈを参照すると、保護膜７００が形成された後、半導体基板１００を覆う金属膜が形成される。上記金属膜に使われることができる物質の例としては、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタリウム（Ｔａ）、及び白金（Ｐｔ）などを挙げることができる。
【００４６】
上記金属膜が形成された後、急速熱処理工程（rapid temperature processing：ＲＴＰ）により、ソース／ドレイン領域６００及びゲート電極４１０上にシリサイド膜８００が形成される。シリサイド膜８００が形成された後、クリーン液などにより、反応しない金属膜は除去される。
【００４７】
以後、シリサイド膜８００上にシリサイド膜８００と電気的に連結された配線などが形成されることができる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態に係る高電圧トランジスタを示す断面図である。
【図２ａ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｂ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｃ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｄ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｅ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｆ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｇ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【図２ｈ】本発明の高電圧トランジスタの製造方法に従う工程を示す断面図である。
【符号の説明】
【００４９】
１００  半導体基板、  ２００  素子分離膜、  ３１０  ドリフト領域、  ３２０  バーティカル領域、  ４１０  ゲート電極、  ４２０  ゲート絶縁膜、  ４３０  スペーサ、  ６００  ソース／ドレイン領域、  ７００  保護膜、  ８００  シリサイド膜。  
【図１】
2009065157.tif 000003
【図２ａ】
2009065157.tif 000004
【図２ｂ】
2009065157.tif 000005
【図２ｃ】
2009065157.tif 000006
【図２ｄ】
2009065157.tif 000007
【図２ｅ】
2009065157.tif 000008
【図２ｆ】
2009065157.tif 000009
【図２ｇ】
2009065157.tif 000010
【図２ｈ】
2009065157.tif 000011