(57)【要約】      （修正有）【課題】ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。【解決手段】トランジスタ５４２のゲート電極は、ゲート電極とチャネル領域５１２との間の第１のフラットバンド電圧を決定する主部５３２と第１の側部５３５とを含む。この第１の側部は、上記主部に接触すると共に、上記ゲート電極と第１のソース／ドレイン領域５１４，５１６との間の第２のフラットバンド電圧を決定する。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶだけ異なる。【選択図】図４Ｃ
2009065120.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、チャネル領域と、第１のソース／ドレイン領域とを備える電界効果トランジスタを含む集積回路であって、
上記ゲート電極は、
上記ゲート電極と上記チャネル領域との間の第１のフラットバンド電圧を決定する主部と、
上記主部に接触すると共に、上記ゲート電極と上記第１のソース／ドレイン領域との間の第２のフラットバンド電圧を決定する第１の側部とを含み、
上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶ異なる、集積回路。
【請求項２】
上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、上記主部および第１の側部に割り当てられ、上記電界効果トランジスタがオフ状態の場合の上記第１のソース／ドレイン領域と上記チャネル領域との間の電界強度は低減される、請求項１に記載の集積回路。
【請求項３】
上記主部は第１の仕事関数を有し、
上記第１の側部は上記第１の仕事関数から少なくとも０．１ｅＶ異なる第２の仕事関数を有している、請求項１に記載の集積回路。
【請求項４】
上記電界効果トランジスタはｎ型ＭＯＳＦＥＴであり、上記第２の仕事関数は上記第１の仕事関数よりも低い、請求項３に記載の集積回路。
【請求項５】
上記電界効果トランジスタはｐ型ＭＯＳＦＥＴであり、上記第２の仕事関数は上記第１の仕事関数よりも高い、請求項３に記載の集積回路。
【請求項６】
上記主部は、上記電界効果トランジスタのゲート誘電体にて、上記チャネル領域の少なくとも一部分に面している、請求項１に記載の集積回路。
【請求項７】
上記第１の側部は、上記電界効果トランジスタの第１の絶縁体構造物にて、上記第１のソース／ドレイン領域の少なくとも一部分に面している、請求項６に記載の集積回路。
【請求項８】
上記第１の絶縁体構造物は、極性絶縁体層を含み、
フラットバンド電圧の差は、少なくとも部分的に、上記オフ状態の間に上記極性絶縁体層に誘起された双極子層に起因する、請求項７に記載の集積回路。
【請求項９】
フラットバンド電圧の差は仕事関数の差よりも大きい、請求項１に記載の集積回路。
【請求項１０】
上記主部は上記第１のソース／ドレイン領域に重なっている、請求項７に記載の集積回路。
【請求項１１】
上記第１の側部は上記チャネル領域に重なっている、請求項７に記載の集積回路。
【請求項１２】
上記ゲート電極の下端部は、上記電界効果トランジスタのチャネル領域、第１のソース／ドレイン領域、および、第２のソース／ドレイン領域を含む基板のパターン形成された表面よりも下に埋め込まれ、
上記第１のソース／ドレイン領域の少なくとも一部分は、上記ゲート電極にて、上記第２のソース／ドレイン領域の一部分に向かい合っている、請求項１に記載の集積回路。
【請求項１３】
第２の側部をさらに含み、
上記第２の側部は、上記主部に接触し、上記主部にて上記第１の側部に向かい合い、上記第２の側部と上記電界効果トランジスタの第２のソース／ドレイン領域との間の第３のフラットバンド電圧を決定し、
上記第１のフラットバンド電圧および上記第３のフラットバンド電圧は、少なくとも０．１ｅＶ異なる、請求項１に記載の集積回路。
【請求項１４】
上記第１のフラットバンド電圧および上記第３のフラットバンド電圧は、上記主部および上記第２の側部に割り当てられ、上記電界効果トランジスタがオフ状態の場合の上記第２のソース／ドレイン領域と上記チャネル領域との間の電界強度は低減される、請求項１３に記載の集積回路。
【請求項１５】
上記主部は第１の仕事関数を有し、
上記第２の側部は上記第１の仕事関数から少なくとも０．１ｅＶ異なる第３の仕事関数を有している、請求項１３に記載の集積回路。
【請求項１６】
上記電界効果トランジスタはｎ型ＭＯＳＦＥＴであり、上記第３の仕事関数は上記第１の仕事関数よりも低い、請求項１３に記載の集積回路。
【請求項１７】
上記電界効果トランジスタはｐ型ＭＯＳＦＥＴであり、上記第３の仕事関数は上記第１の仕事関数よりも高い、請求項１３に記載の集積回路。
【請求項１８】
上記主部は、上記電界効果トランジスタのゲート誘電体にて、上記チャネル領域の少なくとも一部分に面している、請求項１３に記載の集積回路。
【請求項１９】
上記第２の側部は、上記電界効果トランジスタの第２の絶縁体構造物にて、上記第２のソース／ドレイン領域の少なくとも一部分に面している、請求項１８に記載の集積回路。
【請求項２０】
上記第２の絶縁体構造物は極性絶縁体層を有し、
フラットバンド電圧の差は、少なくとも部分的に上記極性絶縁体層の双極子に起因し、上記双極子はオフ状態では整列している、請求項１９に記載の集積回路。
【請求項２１】
上記第３のフラットバンド電圧は、上記第２のフラットバンド電圧に等しい、請求項１３に記載の集積回路。
【請求項２２】
上記第１の側部は上記主部の上方に配置され、上記第２の側部は上記主部の下方に配置されている、請求項１３に記載の集積回路。
【請求項２３】
各上記絶縁体構造物および上記ゲート誘電体は、コンフォーマルな誘電性下地膜の各部分である、請求項７または請求項１９に記載の集積回路。
【請求項２４】
上記チャネル領域はｐ型ドープされており、上記第１の仕事関数は少なくとも４．６ｅＶである、請求項１に記載の集積回路。
【請求項２５】
上記主部を形成する材料は、ｐ型ドープされたポリシリコンを含む、請求項２４に記載の集積回路。
【請求項２６】
上記第１の側部を形成する材料は、４．５ｅＶ以下の仕事関数を有する、金属または金属化合物を含む、請求項２５に記載の集積回路。
【請求項２７】
定電圧を供給するように構成された供給ユニットと、
上記チャネル領域と上記供給ユニットとの間の低抵抗接続とをさらに含む、請求項１に記載の集積回路。
【請求項２８】
上記集積回路は、メモリデバイスであるか、または、メモリデバイスを含む、請求項１に記載の集積回路。
【請求項２９】
第１のソース／ドレイン領域および第２のソース／ドレイン領域、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域とを接続するチャネル領域、および、ゲート電極、を備える電界効果トランジスタを含む集積回路であって、
上記ゲート電極は、
上記チャネル領域への上記ゲート電極の第１のフラットバンド電圧を決定する第１の手段と、
上記第１のソース／ドレイン領域への上記ゲート電極の第２のフラットバンド電圧を決定する第２の手段とを含み、上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶ異なる、集積回路。
【請求項３０】
上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、上記電界効果トランジスタがオフ状態の場合には、上記ソース／ドレイン領域と上記チャネル領域との間の電界強度が低減されるように決定される、請求項２９に記載の集積回路。
【請求項３１】
上記第２のソース／ドレイン領域への上記ゲート電極の第３のフラットバンド電圧を決定する第３の手段をさらに含み、上記第３のフラットバンド電圧および上記第１のフラットバンド電圧は、少なくとも０．１ｅＶ異なり、上記第３の手段は上記第１の手段に隣接している、請求項２９に記載の集積回路。
【請求項３２】
上記第３のフラットバンド電圧は上記第１のフラットバンド電圧に等しい、請求項３１に記載の集積回路。
【請求項３３】
第１のソース／ドレイン領域および第２のソース／ドレイン領域、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域とを接続するチャネル領域、および、ゲート電極、を備える電界効果トランジスタを含む集積回路を含む電気システムであって、
上記ゲート電極は、
上記ゲート電極と上記チャネル領域との間の第１のフラットバンド電圧を決定する主部と、
上記主部に接触すると共に、上記ゲート電極と上記第１のソース／ドレイン領域との間の第２のフラットバンド電圧を決定する第１の側部とを含み、
上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶ異なる、電気システム。
【請求項３４】
上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、上記電界効果トランジスタがオフ状態の場合の上記第１のソース／ドレイン領域と上記チャネル領域との間の電界強度が低減されるように選択されている、請求項３３に記載の電気システム。
【請求項３５】
上記電気システムは、オーディオシステム、ビデオシステム、コンピュータシステム、ゲーム機、通信システム、携帯電話、データ記憶システム、データ記憶モジュール、グラフィックカード、または、携帯記憶デバイスであり、上記携帯記憶デバイスは、コンピュータシステム、オーディオシステム、ビデオシステム、ゲーム機、または、データ記憶システムへのインターフェースを含む、請求項３３に記載の電気システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
ＭＯＳＦＥＴを９０ｎｍ未満のチャネル長に縮小しながら、オフ状態のリーク電流を最小化することが、低電力アプリケーションにとっての重要な課題となっている。例えば、トランジスタがオフ状態の間には電荷損失がほぼ認められないネットワークノードを一時的に分離するために、ＭＯＳＦＥＴが用いられ得る。このようなアプリケーションは、例えば、メモリセルのいくつかの種類のアクセストランジスタ（例えばＤＲＡＭメモリセル）、センサアレイのセレクトトランジスタ、または、サンプル回路／ホールド回路内（例えばアナログ／デジタルコンバータ内）のトランジスタであり得る。
【０００２】
トランジスタがオフ状態である間は、分離されたネットワークノードからのリーク電流は回避されるか、または、最小化される必要がある。このようなアプリケーションにおけるリーク機構の１つは、ゲート誘起ドレインリーク（ＧＩＤＬ：gate induced drain leakage）電流である。該電流は、クリティカルネットワークノードに方向づけられたソース／ドレイン領域のｐｎ接合領域の電界が強いことにより生じる。ドレインゲート間のバイアスが大きいことにより、半導体基板とゲート誘電体との間の界面近傍にある価電子帯の電子のエネルギーバンドは、該価電子帯の電子が伝導帯の中にトンネルすることが可能な程度まで折り曲げられ得る。
【０００３】
ＧＩＤＬ電流は、上記クリティカルネットワークノードに方向づけられたソース／ドレイン領域とチャネル領域との間に、低濃度ドープされた不純物領域を設けることによって、または、ゲート電極とｐｎ接合との間に、好適な絶縁体構造物を設けることによって、低減され得る。
【０００４】
ゲート電極が２つのソース／ドレイン領域間の半導体基板内に埋め込まれた３次元ＦＥＴでは、該ゲート電極と各該ソース／ドレイン領域との間の厚い絶縁構造物が、これら２つのソース／ドレイン領域間のゲート電極の断面積を低減するため、該ゲート電極の抵抗が増大する。
【０００５】
ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路が、求められている。
【０００６】
〔図面の簡単な説明〕
本発明の実施形態の特徴および利点は、以下の図面の説明から明らかであろう。本図面は縮尺される必要はない。本原理の説明に重点を置いている。
【０００７】
図１Ａは、一実施形態に係る非対称型ゲート電極を有するプレーナｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【０００８】
図１Ｂは、さらなる一実施形態に係る非対称型ゲート電極を有するプレーナｐ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【０００９】
図１Ｃは、さらなる一実施形態に係る対称型ゲート電極を有するプレーナｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【００１０】
図２は、さらなる一実施形態に係る対称型ゲート電極を有する縦型ｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【００１１】
図３は、スプリット仕事関数ゲートの原理を説明する図である。
【００１２】
図４Ａは、従来技術の３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【００１３】
図４Ｂは、さらなる一実施形態に係る、異なる仕事関数を有する材料の２つのゲート電極部分に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【００１４】
図４Ｃは、他の一実施形態に係るバイアスを掛けられた絶縁体構造物に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【００１５】
図４Ｄは、他の一実施形態に係る、異なる仕事関数を有する少なくとも２つの材料の３つのゲート電極部分に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【００１６】
図５Ａ〜図５Ｃは、スプリット仕事関数ゲートの原理を説明するエネルギーバンド図である。
【００１７】
図６は、さらなる一実施形態に係るスプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを含むメモリセルを示す、概略的な断面図である。
【００１８】
図７は、さらなる一実施形態に係る対称型スプリット仕事関数ゲートを有するＦｉｎＦＥＴに似たｎ型ＭＯＳＦＥＴを簡略化して示す、斜視図である。
【００１９】
〔図面の詳細な説明〕
図１Ａは、非対称型のプレーナｎ型ＭＯＳＦＥＴ１４１を示す図である。該プレーナｎ型ＭＯＳＦＥＴは、例えば、ＤＲＡＭ、センサセル、または、サンプル回路／ホールド回路である集積回路か、または、これらを含む集積回路の一部であり得る。ｎ型ＭＯＳＦＥＴ１４１は、第１のソース／ドレイン領域１１４、および、第２のソース／ドレイン領域１１６を含む。これらソース／ドレイン領域１１４、１１６は、半導体基板１１０のｐ型ドープされた部分内にある高濃度にｎ型ドープされた不純物領域であり得る。基板１１０は、一例として、前処理された、単結晶シリコンウェハまたはシリコンオンインシュレータウェハであり、ドープされた部分および非ドープの部分、ベース導体またはベース絶縁体によってサポートされているエピタキシャル半導体層、並びに、事前に製造された他の半導体構造物および絶縁体構造物をさらに含む。
【００２０】
第１のソース／ドレイン領域１１４および第２のソース／ドレイン領域１１６は、２つのソース／ドレイン領域１１４、１１６を基板１１０において接続させているｐ型導電性チャネル領域１１２にて互いに向かい合っている。基板１１０の基板表面１１１上にあるチャネル領域１１２の上方には、ゲート電極１４２が配置されている。ゲート電極１４２は、導電性側部１３４、および、導電性主部１３２を有する。主部１３２は、ゲート誘電体１２２にて、チャネル領域１１２に面している。主部１３２、ゲート誘電体１２２、および、チャネル領域１１２は、第１のＭＯＳデバイス（チャネルデバイス）を形成している。ＭＯＳデバイスは、そのフラットバンド電圧によって特徴付けられ得る。つまり、ＭＯＳデバイスは、例えばその電極の仕事関数が異なることに起因する電荷蓄積を補償するためにその電極間に印加される必要のある電圧によって特徴付けられ得る。フラットバンド電圧を印加することによって、ＭＯＳデバイスの半導体区域内の価電子帯および伝導率帯は、平らになる。フラットバンド電圧は、実質的には、材料パラメータに左右される。上記チャネルデバイスは、第１のフラットバンド電圧を有することが可能である。
【００２１】
側部１３４は、主部１３２に、界面に沿って接触している。側部１３４、側部１３４と基板１１０とを分離している第１の絶縁体構造物１２４、および、第１のソース／ドレイン領域１１４は、さらなるＭＯＳデバイス（拡散デバイス）を形成している。該拡散デバイスは、上記チャネルデバイスの第１のフラットバンド電圧から少なくとも０．１ｅＶだけ異なる第２のフラットバンド電圧によって特徴付けられ得る。ＦＥＴの種類（ｎ型チャネルまたはｐ型チャネル）に応じて、上記第１のフラットバンド電圧および上記第２のフラットバンド電圧が、上記主部および第１の側部に割り当てられるので、電界効果トランジスタがオフ状態の場合の、第１のソース／ドレイン領域と第２のチャネル領域との間の電界強度は低減される。例えば、ｎ型ＭＯＳＦＥＴ１４１の場合には、上記主部を形成している材料は、上記第１の側部を形成している材料よりも少なくとも０．１ｅＶだけ高い、真空に対する仕事関数を有することが可能である。他の実施形態によれば、フラットバンド電圧差は、各絶縁体構造物内にトラップされた電荷に起因するか、または、ゲート電極がバイアスを掛けられる際にこれら絶縁体構造物の極性絶縁体部分内に整列する双極子に起因し得る。
【００２２】
図示した実施形態によれば、主部１３２は、第１のソース／ドレイン領域１１４に部分的に重なっており、第１のソース／ドレイン領域１１４の内部がゲート誘電体１２２の一部に面している。第１の絶縁体構造物１２４は、第１の側部１３４と第１のソース／ドレイン領域１１４の外部の一部とを分離している。他の一実施形態によれば、主部１３２は、第１のソース／ドレイン領域１１４に部分的に重なり、第１の絶縁体構造物１２４の一部において、第１のソース／ドレイン領域１１４に面していることが可能である。他の実施形態によれば、第１のソース／ドレイン領域１１４は、上記チャネル領域に部分的に重なっており、その結果、第１の絶縁体構造物１２４は第１のソース／ドレイン領域１１４と第１の側部１３４とを分離し、ゲート誘電体１２２の一部は第１の側部１３４とチャネル領域１１２とを分離していてもよい。
【００２３】
誘電性キャップ層１３７は、主部１３２および側部１３４を覆っており、誘電性側壁スペーサ１３９は、ゲート電極１４２の縦側壁に沿って形成されていることが可能である。誘電性キャップ層１３７および側壁スペーサ１３９は、一例として、窒化シリコンまたは酸化シリコンから形成されている。
【００２４】
ゲート誘電体１２２は、熱処理によって成長させた酸化シリコン層であり得る。他の実施形態では、ゲート誘電体１２２は、後に窒化される堆積させた酸化シリコンであるか、または、例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯ２、ＣｒＳｉＯ２、ＤｙＳｉＯ２、または、別の高誘電率材料のような希土酸化物を含む、第３族元素または第４族元素の他の酸化物または酸化シリコンであってもよい。
【００２５】
絶縁体構造物１２４は、複数の同一の材料から形成されていることが可能である。一例として、ゲート誘電体１２２および第１の絶縁体構造物１２４は、同一の材料から形成され、同一の層厚を有している。典型的な一実施形態によれば、第１の絶縁体構造物１２４およびゲート誘電体１２２は、同一の誘電体層の各部分である。
【００２６】
上述のように、側部１３４の材料は、主部１３２よりも低い、真空に対する仕事関数を有していることが可能である。この低い仕事関数のために、第１のソース／ドレイン領域１１４とチャネル領域１１２との間のｐｎ接合の近傍の電界強度は、上記側部の材料が上記主部の材料に代わっている、同じ構造のゲート電極と比べて、低減される。第１のソース／ドレイン領域１１４は、クリティカルネットワークノードに接続されており、該クリティカルネットワークノードから基板１１０までのリーク電流は最小化され得る。ｎ型ＭＯＳＦＥＴ１４１のオン状態特性は、主部１３２の性質によって決定付けられ、該主部の材料に取って代わる、上記側部の材料と同じ構造を有するｎ型ＭＯＳＦＥＴのオン状態特性とほぼ同一である。
【００２７】
図１Ａに示す非対称の構成は、多くのアプリケーションにおいて、ゲート誘起ドレインリーク電流を低減することに適している。図１Ｃに示す対称の構成は、スプリット仕事関数ゲート電極を製造するプロセスフローを簡素化することが可能である。図１Ｃに示す実施形態は、２つのソース／ドレイン領域１１４ａ、１１６ａを有する対称型のプレーナｎ型ＭＯＳＦＥＴ１４１ａを含む。これら２つのソース／ドレイン領域は、半導体基板１１０ａ内の高濃度にｎ＋型ドープされた不純物領域として形成されている。ｐ型ドープされたチャネル領域１１２ａは、基板１１０ａのｐ型ドープされた部分によって形成され、２つのソース／ドレイン領域１１４ａ、１１６ａを接続させている。ゲート電極１４２ａは、主部１３２ａと、主部１３２ａにおいて互いに向かい合っている２つの側部１３４ａ、１３６ａとを有すると共に、チャネル領域１１２ａの上方に配置されている。誘電性キャップ層１４７ａは、主部１３２ａおよび側部１３４ａ、１３６ａを覆っており、誘電性側壁スペーサ１３９ａは、ゲート電極１４２ａの縦側壁に沿って伸びている。ゲート誘電体１２２ａが、主部１３２ａとチャネル領域１１２ａとを分離しているので、主部１３２ａおよびチャネル領域１１２ａは、ゲート誘電体１２２ａにおいて互いに向かい合っている。２つの絶縁体構造物１２４ａ、１２６ａは、側部１３４ａ、１３６ａを基板１１０ａから分離させている。主部１３２ａは、ソース／ドレイン領域１１４ａ、１１６ａに部分的に重なり、その結果、主部１３２ａの区域がソース／ドレイン領域１１４ａ、１１６ａの各部分に面していることが可能である。
【００２８】
図示した実施形態によれば、側部１３４ａ、１３６ａがチャネル領域１１２ａに重なっているので、各側部１３４ａ、１３６ａは、ゲート誘電体１２２ａにおいて、チャネル領域１１２ａに面した一区域を含んでいる。他の一実施形態では、主部１３２ａが、ソース／ドレイン領域１１４ａ、１１６ａに部分的に重なり、その結果、主部１３２ａの区域は、ソース／ドレイン領域１１４ａ、１１６ａの各部分に、対応する絶縁体構造物１２４ａ、１２６ａにおいて直接向かい合うことが可能である。この場合、治金の境界、つまり、正味の不純物濃度がｎ型導電性からｐ型導電性に変化する界面は、各側部１３４ａ、１３６ａよりも下にある。
【００２９】
主部１３２ａの材料は、例えば、真空に対する仕事関数が約５．１ｅＶである高濃度にｐ型ドープされたポリシリコンである。側部１３４ａ、１３６ａの材料は、金属または金属化合物であるか、または、真空に対する仕事関数が４．５ｅＶ以下である少なくとも１つの金属または金属化合物、例えばチタニウムまたは窒化タンタルを含んでよい。他の一実施例では、主部１３２ａの材料が、真空に対する仕事関数が少なくとも約４．５ｅＶである金属または金属化合物、例えばチタニウムまたは窒化タンタルであり、側部１３４ａ、１３６ａの材料が、４．１ｅＶ以下の仕事関数を有する高濃度にｎ＋型ドープされたポリシリコンであり、この場合、各側部１３４ａ、１３６ａは、各界面に沿って、主部１３２ａとオーミックコンタクトを形成している。
【００３０】
ｎ型ＭＯＳＦＥＴ１４１ａの製造方法は、ゲート誘電体１２２ａを基板表面１１１ａ上に堆積または成長させる工程を含むことが可能である。主部１３２ａの材料は、ゲート誘電体１２２ａ上に堆積させることが可能である。レジストマスクを用いたフォトリソグラフィプロセスによって、主部１３２ａの材料をパターン形成して、線状または点状の主部１３２ａを形成してよい。注入工程中に、主部１３２ａを注入マスクとして用いて、例えばｎ型ドープされた不純物領域を形成することが可能である。該不純物領域は、ソース／ドレイン領域１１４ａ、１１６ａの区域を形成する。続いて浄化工程を行い、粒子または非導電性区域、例えば主部１３２ａの酸化された区域を除去することが可能である。
【００３１】
側部１３４ａ、１３６ａの材料を含む１つ以上のコンフォーマル層を堆積させることが可能である。続いて異方性エッチングを行い、該コンフォーマル層の水平部分を除去してよい。さらに、主部１３２ａおよび側部１３４ａ、１３６ａを併合注入マスクとして用いる注入工程を行い、ソース／ドレイン領域１１４ａ、１１６ａのさらなる区域を形成することが可能である。図１Ａまたは図１Ｂに示した非対称のトランジスタ構成を容易にする非対称のマスクを例えば斜め注入工程を用いて形成して、マスク層のエッチング抵抗を局所的に変動させてもよい。非対称型トランジスタを形成する別の方法は、レジスト層内に開口部を生成するさらなるリソグラフィ工程を含む。該開口部によって、側部１３４ａ、１３６ａの区域を、上述の異方性エッチングを行う前に除去することが可能である。
【００３２】
図１Ｂは、図１Ａのｎ型ＭＯＳＦＥＴに対応するｐ型ＭＯＳＦＥＴに関するものであり、参照番号はそれぞれ５０だけ増加されている。ソース／ドレイン領域１６４および１６６は、ｐ＋型ドープされた不純物領域である。チャネル領域１６２は、ｎ型ドープされている。部分１８２の材料は、第１の仕事関数を有し、側部１８４の材料は、該第１の仕事関数よりも高い第２の仕事関数を有していることが可能である。主部１８２の材料は、一例として、真空に対する仕事関数が約４．１ｅＶ以下であるｎ型ドープされたポリシリコンである。側部１８４の材料は、一例として、金属または金属化合物であるか、または、約４．５ｅＶ以上の仕事関数を有する少なくとも１つの金属または金属化合物を含んでいることが可能である。仕事関数の差は、少なくとも約０．５ｅＶであり得る。
【００３３】
図２は、縦型ｎ型ＭＯＳＦＥＴ２４１に関するものである。基板２１０はパターン形成されて、縦型界面２０２を形成していることが可能である。該縦型界面は、基板２１０のプロセス表面、例えばウェハのパターン形成された表面に対して直角である。基板２１０内では、埋め込まれた第２の不純物領域２１６の上方に、第１の不純物領域２１４が形成されている。ここでは、上記第２の不純物領域２１６は、上記プロセス表面に直接隣接していない。第１の不純物領域２１４は第１のソース／ドレイン領域を形成し、第２の不純物領域２１６は第２のソース／ドレイン領域を形成している。基板２１０のｐ型ドープされた部分は、チャネル領域２１２を形成しており、該チャネル領域は、基板２１０において、第１のソース／ドレイン領域２１４と第２のソース／ドレイン領域２１６とを接続させている。縦型界面２０２に沿って、ゲート電極２４２の第１の側部２３６、主部２３２、および、第２の側部２３４が、この順番に重なって積層されている。主部２３２の少なくとも１つの中心区域は、ゲート誘電体２２２において、チャネル領域２１２に面している。ゲート誘電体２２２は、主部２３２とチャネル領域２１２との間に配置されている。第１の側部２３４と第２の側部２３６とは、対応する絶縁体構造物２２４、２２６において、少なくとも部分的に、各ソース／ドレイン領域２１４、２１６に面している。主部２３２、ゲート誘電体２２２、および、チャネル領域２１２は、図１Ａに関連して説明したようなチャネルデバイスを形成している。該チャネルデバイスは、第１のフラットバンド電圧によって、特徴付けられるか、または、特定され得る。上記界面に沿った主部に接触している第１の側部２３４および第２の側部２３６、第１の絶縁体構造物２２４および第２の絶縁体構造物２２６、並びに、第１の不純物領域２１４および第２の不純物領域２１６は、拡散デバイスを形成している。ここでは、各拡散デバイスは、ゲート電極と各ソース／ドレイン領域との間の第２のフラットバンド電圧によって特定され得る。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶ、例えば少なくとも０．５ｅＶだけ異なることが可能である。この場合、電界効果トランジスタがオフ状態である場合の、第１のソース／ドレイン領域とチャネル領域との間の電界強度を低減することが可能なように、より高いフラットバンド電圧とより低いフラットバンド電圧とが、主部および側部にそれぞれ割り当てられている。この割り当ては、トランジスタの種類によって決定される。
【００３４】
ｎ型ＭＯＳＦＥＴに関連する一実施形態によれば、フラットバンド電圧の差は、２つの異なる材料間の仕事関数の差に起因しており、ここでは、より高い仕事関数を有する材料は主部に割り当てられ、より低い仕事関数を有する材料は側部に割り当てられる。
【００３５】
ｐ型ＭＯＳＦＥＴに関連する一実施形態によれば、フラットバンド電圧の差は、２つの異なる材料間の仕事関数の差に起因しており、ここでは、より低い仕事関数を有する材料が主部に割り当てられ、より高い仕事関数を有する材料は側部に割り当てられる。
【００３６】
図２に示した実施形態によれば、側部２３４、２３６の材料は、ｐｎ接合内の電界強度が低減されるように、主部２３２の材料よりも低い仕事関数を有していることが可能である。さらに、下部側部２３６の下方および上部側部２３４の上方には、誘電性構造物２３９が設けられており、ゲート電極構造物２４２を、隣接し合う導電性構造物に向いて絶縁している。
【００３７】
ｎ型ドープされたソース／ドレイン領域２１４、２１６と、ｐ型導電性チャネル領域２１２との間の治金の界面は、主部２３２と各側部２３６、２３４との間の界面に一直線に並んでいるか、主部２３２の領域内、または、各側部２３４、２３６の領域内の界面２０２に到達していることが可能である。
【００３８】
図３は、導電性状態のゲート電圧Ｕｇａｔｅに対する、ドレイン電流ＩＤｒａｉｎをプロットした図である。
【００３９】
曲線３０１は、側部を有していないｎ型ドープされたポリシリコンゲート電極を有すると共に約４．０５ｅＶの仕事関数を有する、ｎ型ＭＯＳＦＥＴに関するものである。曲線３０３は、約５．１ｅＶの仕事関数を有するｐ型ドープされたポリシリコンから成るゲート電極を有する、構造的には同一のｎ型ＭＯＳＦＥＴに関するものである。曲線３０２は、約４．４５ｅＶの仕事関数を有する材料から成るゲート電極を有する、構造的には同一のｎ型ＭＯＳＦＥＴに関するものである。
【００４０】
曲線３０１〜３０３に関して、オン状態における、ゲート電圧Ｕｇａｔｅの増加に伴ってドレイン電流ＩＤｒａｉｎを著しく増大させる閾値電圧は、上記ゲート電極の仕事関数に左右されている。ゲート電極の低仕事関数は低閾値電圧に相当する。オフ状態では、ドレインゲート間電圧Ｕｄｇの増加に伴って、ゲート誘起ドレインリーク電流が増大する。ドレインゲート間電圧Ｕｄｇの増大に伴って、該ドレインゲート間電圧Ｕｄｇによって制御される寄生トランジスタデバイスは、徐々に「オン状態」に変化し、ここでは、低ＧＩＤＬ電流が低仕事関数に相当する。
【００４１】
ソース／ドレイン領域への低仕事関数を有すると共にチャネル領域への高仕事関数を有する複合デバイス、例えば、約５．１ｅＶの仕事関数を有するｐ型ドープされた主部と約４．４５ｅＶの仕事関数を有する側部とを有する複合デバイスは、オフ状態では、４．４５ｅＶデバイスに相当するＧＩＤＬ電流を有し得るが、これに対して、オン状態におけるドレイン電流は、上記チャネル領域への仕事関数によって決定され、曲線３０３に従う。
【００４２】
図４Ａ〜図４Ｃは、３次元ｎ型ＭＯＳＦＥＴに関するものである。該３次元ｎ型ＭＯＳＦＥＴは、２つのソース／ドレイン領域を分離する埋め込みゲート電極部分を含む。該ゲート電極は、これらソース／ドレイン領域の少なくとも１つの下端部よりも下に下端部を有している。これらソース／ドレイン領域は、ゲート電極において互いに向かい合っている。例えばいわゆる「コーナデバイス」のような３次元ＦＥＴの様々な変形例が存在している。該「コーナデバイス」は、ゲート電極の部分を有し、該ゲート電極は、チャネル領域の少なくとも一区域を含む基板薄板の少なくとも２つの面上に伸びている。この場合、該薄板の少なくとも１つの端部領域における電界強度は、異なる面からの重ね合わせにより増大している。ＦｉｎＦＥＴに似たコーナデバイスは、完全欠乏型Ｆｉｎまで薄化された薄板を含んでよい。本発明の実施形態は、同じようにこれら変形例の全てに適合する。原理の説明に重点を置いているので、図４Ａ〜４Ｃの断面図、および、以下の図は、３次元ＭＯＳＦＥＴの様々な種類のうちの典型的な一実施形態としての簡素なＵ字型溝デバイスに関するものである。ｎ型ＭＯＳＦＥＴだけを説明したが、図１Ａ〜図１Ｄに関連して説明した原理と同じ原理が、ｐ型ＭＯＳＦＥＴにも適用可能である。
【００４３】
図４Ａは、３次元ｎ型ＭＯＳＦＥＴの簡素な一実施形態としてのＵ字型溝ｎ型ＭＯＳＦＥＴ４４１を示す簡略化した断面図である。第１のソース／ドレイン領域４１４および第２のソース／ドレイン領域４１６は、基板４１０の上部内のｎ型ドープされた不純物領域として形成され、基板４１０の基板表面４１１に隣接している。これら２つのソース／ドレイン領域４１４、４１６の間では、ゲート電極４３０が基板４１０の中に埋め込まれており、ここでは、ゲート電極４３０の下端部は、少なくとも１つのソース／ドレイン領域４１４、４１６の下端部よりも下にある。これら２つのソース／ドレイン領域４１４、４１６よりも下では、基板４１０は、ｐ型導電性チャネル領域４１２を有している。ゲート誘電体４２２は、ゲート電極４３０とチャネル領域４１２とを分離している。第１の絶縁体構造物４２４は、ゲート電極４３０と第１のソース／ドレイン領域４１４とを分離し、第２の絶縁体構造物４２６は、ゲート電極４３０と第２のソース／ドレイン領域４１６とを分離している。
【００４４】
ｎ型ＭＯＳＦＥＴ４４１がオン状態である間は、少数電荷キャリアの反転領域が、導電性チャネルを形成する。該導電性チャネルは、第１のソース／ドレイン領域４１４の下端部と第２のソース／ドレイン領域４１６の下端部との間にあるチャネル領域４１２内のゲート誘電体４２２の隣まで伸びている。
【００４５】
３次元ｎ型ＭＯＳＦＥＴ４４１は、例えばコンフォーマル堆積法に似た原子層堆積法、または、化学気相堆積法によって、半導体基板４１０の中に溝をエッチングし、該溝の内部側壁上にゲート誘電体４２２を形成させることによって形成され得る。主部の材料を堆積させて溝を充填した後、窪ませることが可能であり、その結果、上記主部の材料の上端部は、基板表面よりも下に下がる。その後、例えばさらなる１つの誘電体層を堆積させた後に、該誘電体層を異方的にパターン形成することによって、第１の絶縁体構造物４２４および第２の絶縁体構造物４２６を形成することが可能である。その後、側部４８５の材料を、上記溝の上部の中に堆積させることが可能である。例えば斜め注入法を用いて適切なマスク層のエッチング抵抗を局所的に変動させる非対称型パターン形成法によって、非対称型の第１の絶縁体構造物４２４および第２の絶縁体構造物４２６、または、図４Ｄに示す非対称型の側部４８５ａ、４８５ｂを形成することが可能である。他の一実施形態では、さらなるリソグラフィ工程を行い、レジスト層内に複数の開口部を生成することが可能である。該開口部によって、非対称型の絶縁体構造物４２４、４２６、および／または、図４Ｄに示す対称または非対称型の第１の側部４８５ａおよび第２の側部４８５ｂを形成することが可能である。
【００４６】
図５Ａは、ｎ型ＭＯＳＦＥＴ４４１がオフ状態である場合の拡散デバイスのエネルギーバンド図である。ドレインゲート間電圧Ｕｄｇ、ゲート電極Ｇ１の仕事関数ｅF（Ｇ１）、および、基板Ｓｉの電子親和力ｅＸ（Ｓｉ）が、絶縁体Ｕ（Ｉｓｏ）上の電圧降下、および、基板Ｓｉ内の価電子帯ＥＶの伝導帯ＥＣへの曲がりｅY（Ｓ１）を決定する。本実施例では、価電子帯ＥＶが上方に曲がっているので、絶縁体Ｉｓｏの近傍の電子がバンドからバンドへトンネルする現象の起こる確率は、著しく増大している。換言すると、ｎ型ＭＯＳＦＥＴ４４１がオフ状態である間の、ソース／ドレイン領域４１４、４１６とチャネル領域４１２との間のｐｎ接合の領域における電界強度が高いことによって、各ソース／ドレイン領域４１４、４１６と基板バルクとの間に、ゲート誘起ドレインリーク電流が生じる。このリーク電流は、各ネットワークノードをディスチャージし、該ネットワークノード上に蓄積された電荷から生じる信号振幅を低下させ得る。しかしながら、ドレインゲート間電圧Ｕｄｇを低減するためにゲート電圧を上昇させると、ｎ型ＭＯＳＦＥＴ４４１は、徐々にオン状態になる。第１の絶縁体構造物４２４および第２の絶縁体構造物４２６の厚さを増大させることは、結果的に、基板表面４１１の方に配置された上部におけるゲート電極４３０の断面を低減させることになり、一方の、上記チャネルを制御するゲート電極の下部と、他方の、基板表面４１１上に配置されたゲートラインまたはゲート端子との間の電気抵抗は、増大する可能性がある。ｎ型ＭＯＳＦＥＴ４４１のスイッチングタイムも増大し得る。
【００４７】
図４Ｂは、本発明の一実施形態に係る３次元ｎ型ＭＯＳＦＥＴ４９１を示す簡略化した断面図である。ｎ型ＭＯＳＦＥＴ４９１は、第１のソース／ドレイン領域４６４と第２のソース／ドレイン領域４６６との間において、基板４６０の中に埋め込まれたゲート電極４９２を含み、ここでは、ゲート電極４９２の下端部は、少なくとも１つのソース／ドレイン領域４６４、４６６の下端部よりも下にある。ゲート誘電体４７２は、ゲート電極４９２の主部４８２と、ｐ型導電性チャネル領域４６２とを分離している。チャネル領域４６２は、第１のソース／ドレイン領域４６４の下端部および第２のソース／ドレイン領域４６６の下端部に隣接している。第１の絶縁体構造物４７４は、ゲート電極４９２の側部４８５と第１のソース／ドレイン領域４６４とを分離し、第２の絶縁体構造物４７６は、側部４８５と第２のソース／ドレイン領域４６６とを分離している。側部４８５は、主部４８２に接触すると共に、主部４８２と基板４６０の基板表面４６１との間に配置されている。側部４８５は、基板表面４６１上に設けられたゲート端子またはゲートラインに接続されている。側部４８５は、ゲート端子またはゲートラインと共に形成され、および／または、これらと同一のプロセス層によって形成されていることが可能である。
【００４８】
主部４８２の材料は、真空に対する第１の仕事関数を有し、側部４８５の材料は、該第１の仕事関数よりも低い、真空に対する第２の仕事関数を有している。第１の仕事関数および第２の仕事関数は、一例として、少なくとも０．１ｅＶ、例えば少なくとも０．２５ｅＶだけ異なるか、または、他の一実施形態では少なくとも０．７５ｅＶだけ異なる。ｐ型ドープされたチャネル領域４６２を有するｎ型ＭＯＳＦＥＴに関して図示した実施形態によれば、第１の仕事関数は、４．７〜５．３ｅＶであり得る。主部４８２を形成する材料は、約５．１ｅＶの仕事関数を有する高濃度にドープされたｐ型ドープされたポリシリコンであってよい。側部４８５を形成する材料は、主部４８２のポリシリコンにそれぞれオーミックコンタクトを形成している金属または金属化合物であってよい。側部４８５は、約４．５ｅＶの仕事関数を有したタングステン充填物を有する窒化チタニウム下地膜を含むことが可能である。他の実施形態によれば、側部４８５は、約４．２ｅＶの仕事関数を有する窒化タンタル、例えばＧｄＴａＮまたはＩｒＴａＮである。
【００４９】
図４Ｄは、本発明のさらなる一実施形態に係るさらなる３次元ｎ型ＭＯＳＦＥＴ４９１ａを示す簡略化された断面図である。ｎ型ＭＯＳＦＥＴ４９１ａは、第１のソース／ドレイン領域４６４ａと第２のソース／ドレイン領域４６６ａとの間において基板４６０ａの中に埋め込まれたゲート電極４９２ａを含み、ここでは、ゲート電極４９２ａの下端部は、少なくとも１つのソース／ドレイン領域４６４ａ、４６６ａの下端部よりも下にある。ゲート誘電体４７２ａは、ゲート電極４９２ａの主部４８２ａとｐ型導電性チャネル領域４６２ａとを分離している。チャネル領域４６２ａは、第１のソース／ドレイン領域４６４ａの下端部および第２のソース／ドレイン領域４６６ａの下端部に隣接している。第１の絶縁体構造物４７４ａは、ゲート電極４９２ａの第１の側部４８５ａと第１のソース／ドレイン領域４６４ａとを分離し、第２の絶縁体構造物４７６ａは、第２の側部４８５ｂと第２のソース／ドレイン領域４６６ａとを分離している。ｎ型ＭＯＳＦＥＴ４９１ａは、図４Ｂのｎ型ＭＯＳＦＥＴ４９１と、ｎ型ＭＯＳＦＥＴ４９１が異なる仕事関数を有する異なる材料に基づく２つの側部４８５ａ、４８５ｂを含む点で異なっている。
【００５０】
ｎ型ＭＯＳＦＥＴ４９１、４９１ａのオン状態特性は、主部４８２、４８２ａの特徴によって決定され、例えば、図４Ａのｎ型ＭＯＳＦＥＴ４４１のオン状態特性と同一であり得る。
【００５１】
図５Ｂは、ｎ型ＭＯＳＦＥＴ４９１がオフ状態である場合の、拡散デバイスのエネルギーバンド図を示す図である。ここでも、ドレインゲート間電圧Ｕｄｇ、側部Ｇ２の仕事関数ｅF（Ｇ２）、上記基板の仕事関数ｅF（Ｓｉ）が、絶縁体ｅF（Ｉｓｏ）上の電圧降下、および、基板Ｓｉにおける伝導帯ＥＣへの価電子帯ＥＶの曲がりｅY（Ｓ２）を決定する。図５Ａに示すように、側部４８５の低減された仕事関数が、全体の電位障壁を低減させるので、価電子帯ＥＶの曲がりは低下し、伝導帯ＥＣへの間隔は、図５Ａにおけるよりも大きい状態で維持される。その結果、絶縁体Ｉの近傍の電子がバンドからバンドへトンネルする現象の生じる確立は、著しく低減される。換言すると、図４Ａのｎ型ＭＯＳＦＥＴ４４１のゲート電極４３０よりも、側部４８５の材料の仕事関数が低いために、ソース／ドレイン領域４６４、４６６とチャネル領域４６２との間のｐｎ接合の領域における電界強度は低減する。絶縁体構造物４７４、４７６を、図４Ａのｎ型ＭＯＳＦＥＴ４４１の絶縁体構造物４２４、４２６の厚さと同じ厚さに設けるならば、結果的にＧＩＤＬ電流を著しく低減させることが可能である。あるいは、図４Ｂに示したように、絶縁体構造物４７４、４７６の厚さを低減してｎ型ＭＯＳＦＥＴ４４１のゲート抵抗を低下させ、スイッチング特性を向上させることも可能である。
【００５２】
図４Ｂに示した実施形態では、ｐｎ接合は、絶縁体構造物４７４、４７６の下端部と一直線に並んでいる。他の実施形態によれば、ｐｎ接合は、絶縁体構造物４７４、４７６の下端部の上方、または、下方に設けられていてもよい。主部４８２が、少なくとも１つのソース／ドレイン領域４６４、４６６に部分的に重なっているか、または、側部４８５が、少なくとも１つの面において、チャネル領域４６２に部分的に重なっていてもよい。他の実施形態では、第１のソース／ドレイン領域４６４の下端部および第２のソース／ドレイン領域４６６の下端部は、異なる深度に設けられていてもよい。１つのクリティカルネットワークノードだけを有する非対称のアプリケーションでは、絶縁体構造物４７４、４７６のうちの１つは、別の絶縁構造物よりも薄く形成されているか、または、例えばゲート誘電体４７２を形成している同一の層から形成されていてもよい。
【００５３】
側部４８５および主部４８２は、互いに接触しており、低抵抗界面、例えばオーミックコンタクトを形成している。ここでは、主部４８２の材料は、高濃度にドープされたシリコンであり、側部４８５は、該高濃度にドープされたシリコンへの界面を形成している少なくとも１つの金属下地膜を含む。絶縁体構造物４７４、４７６の材料は、酸化シリコン、例えば多孔性の低誘電率材料であるか、または、これを含むことが可能である。他の実施形態によれば、少なくとも１つの絶縁体構造物４７４、４７６は、空隙であるか、または、これを含むことが可能である。
【００５４】
簡単なＵ字型溝ｎ型ＭＯＳＦＥＴについて詳細に説明したが、同一の原理は、ゲート電極４９２を含むコーナデバイス（拡張Ｕ字型溝トランジスタ、ＥＵＴ）にも当てはまる。該コーナデバイスは、薄板状のチャネル部分または薄化された完全欠乏型Ｆｉｎに似た薄板部分において互いに向かい合っている板状の拡張部を含む。
【００５５】
図４Ｃは、３次元ｎ型ＭＯＳＦＥＴ５４１に関するものである。３次元ｎ型ＭＯＳＦＥＴ５４１は、整列した双極子または電荷キャリアの電界によって変動した、拡散デバイスのフラットバンド電圧を有する。第１のソース／ドレイン領域５１４、第２のソース／ドレイン領域５１６、および、チャネル領域５１２は、互いに、図４Ａおよび図４Ｂに関連して説明したように配置されている。主部５３２および側部５３５は、同一の材料から形成されていることが可能である。
【００５６】
各絶縁体構造物５２４、５２６は、極性絶縁体層５２４ａ、５２６ａを含むことが可能である。このトランジスタがオフ状態の間は、極性絶縁体層５２４ａ、５２６ａ内の双極子が整列して、上記基板内のエネルギーバンドの曲がりを低減させる電界を生成する。他の実施形態によれば、絶縁体構造物５２４、５２６は、埋め込み電荷キャリアによってバイアスを掛けられている。該電荷キャリアは、製造プロセス中に上記絶縁体構造物内に設けられると共に、ｎ型ＭＯＳＦＥＴ５４１の寿命が続く間は常に、絶縁体構造物５２４、５２６内に固定された状態で保持される。この電荷バイアスは、ソース／ドレイン領域５１４、５１６に対してのみ有効であるが、上記チャネル領域に対してはそれほど有効でない。換言すると、上記電荷バイアスは、オン状態特性にはほとんど影響を与えないが、ソース／ドレイン領域５１４、５１６内の有効電界強度を低減するゲート電極の局所的バイアスとしては有効である。この埋め込み電荷は、酸化シリコン内に埋め込まれると共に堆積工程中に荷電される窒化粒子か、または、アルミナ下地膜または他の希土酸化物の下地膜内に埋め込まれたシリコンイオンであってよい。この場合、シリコンイオンは、堆積工程中にシリコン含有構造物への界面に沿って埋め込まれる。
【００５７】
ｎ型ＭＯＳＦＥＴ５４１の拡散デバイスがオフ状態である場合を示すエネルギーバンド図が、図５Ａには示されている。ドレインゲート間電圧Ｕｄｇ、ゲート電極Ｇ１の仕事関数ｅF（ＧＩ）、基板Ｓｉの電子親和力ｅY（Ｓｉ）、および、双極子層ｅF（ＤＰ）によって生じる電位が、絶縁体F（Ｉｓｏ）上の電圧降下と基板Ｓｉ内の価電子帯ＥＶの曲がりY（Ｓ３）とを決定する。電位F（ＤＰ）が全体の電位の高さを低減させるので、伝導帯ＥＣまでの価電子帯ＥＶの曲がり、および、絶縁体Ｉｓｏの近傍の電子がバンドからバンドへトンネルする現象が生じる確率は、著しく低減される。換言すると、双極子層５２４ａ、５２６ａのために、対応するソース／ドレイン領域５１４、５１６に関する側部５３５の仕事関数の作用は、チャネル領域５１２への主部５３２の仕事関数の作用よりも低い。図４Ｂに関連して詳細に説明したように、この低い有効仕事関数によって、真空に対する仕事関数が異なる材料を用いた場合と同じ結果が導かれるが、オン状態の状況は、図４Ａのｎ型ＭＯＳＦＥＴの場合と同じである。
【００５８】
双極子層の作用は、ゲート電圧の作用を妨げ、仕事関数の変動に相当する。結果として、絶縁体構造物４２４、４２６を薄く設けることによって、ゲート抵抗を改善することが可能である。あるいは、同一の厚さに設けたとしても、ＧＩＤＬ電流は低減され得る。図４Ｂの実施形態を図４Ｃの実施形態と組み合わせてもよい。この場合、ｎ型ＭＯＳＦＥＴ４９１の絶縁体構造物４７４、４７６はバイアスを掛けられて、ソース／ドレイン領域への側部の有効仕事関数をさらに低減させる。
【００５９】
図６は、ストレージキャパシタ６４３およびアクセストランジスタ６４２を含むＣＲＡＭメモリセルの概略的な断面図である。該アクセストランジスタは、ｎ型ＭＯＳＦＥＴである。ストレージキャパシタ６４３は半導体基板６１０内に埋め込まれていると共に蓄積電極６５２および対電極を含むことが可能である。該対電極は、基板６１０の図示した部分の外部にあるｎ型ドープされた不純物領域として形成されている。襟状の絶縁体６５４が、蓄積電極６５２の上部を周りの基板６１０から絶縁し、埋め込まれた導電性界面６５６が、蓄積電極６５２をアクセストランジスタ６４２の第１のソース／ドレイン領域６１４に電気的に接続している。他の実施形態では、上記ストレージキャパシタは、基板６１０の上方に配置された絶縁層内に埋め込まれていてよい。
【００６０】
アクセストランジスタ６４２の第１のソース／ドレイン領域６１４および第２のソース／ドレイン領域６１６は、基板６１０内のｎ型ドープされた不純物領域であり、基板６１０の基板表面６１１に向けて置かれている。第１のソース／ドレイン領域６１４の下端部は、第２のソース／ドレイン領域６１６の下端部と同じ深度に形成されていることが可能である。基板６１０内の２つのソース／ドレイン領域６１４、６１６間には、ゲート電極６４２が埋め込まれており、ここでは、ゲート電極６４２の下端部は、ソース／ドレイン領域６１４、６１６の下端部よりも下であってよい。ゲート誘電体６２２は、主部６３２と基板６１０のｐ型ドープされたチャネル領域６１２とを分離しており、アクセストランジスタ６４２がオン状態の場合には、チャネル領域６１２の中では、少数電荷キャリアの導電性チャネルが、ゲート誘電体６２２に沿った反転領域内において２つのソース／ドレイン領域６１４、６１６を接続させている。チャネル領域６１２は、低電圧を供給するために構成された供給ユニットに接続されていることが可能である。第１の絶縁体構造物６２４は、ゲート電極６４２の側部６３５と第１のソース／ドレイン領域６１４とを分離している。第２の絶縁体構造物６２６は、側部６３５と第２のソース／ドレイン領域６１６とを分離している。側部６３５は、上記チャネル領域に部分的に重なっている。基板６１０は、単結晶のシリコンウェハであり、これは、さらなる一実施例では、ベース絶縁体によってサポートされていてもよい。絶縁体襟部６５４は、酸化シリコン構造物であってよく、さらなる絶縁体構造物６５５は、隣接するメモリセルを分離するように形成されていてよい。
【００６１】
主部６３２の材料は、高濃度にｐ型ドープされたポリシリコンであり得る。側部６３５の材料は、金属または金属化合物であるか、または、これを含むことが可能である。側部６３５は、一例として、窒化チタニウム下地層およびタングステン充填物を含んでよい。第１の絶縁体構造物６２４の材料は、酸化シリコン、多孔性の低誘電率充填材料、または、後に塞がれる空隙であることが可能である。第２の絶縁体構造物６２６は、ゲート誘電体６２２と同一の層から形成されていることが可能である。点線は、上記ゲート電極の板状の拡張部分に関するものである。該拡張部分は、図示した断面に平行に、図示した断面の後方および前方に伸びている。該拡張部分は、対向する面において、チャネル領域６１２の薄板部６１２ａを囲んでいる。薄板部６１２ａの端部に沿って、ゲート電極６４２の異なる部分から発生した電界がある程度重なっているので、ｎ型ＭＯＳＦＥＴ６４２のオン状態特性は改善され得る。薄板部６１２ａを薄化して、完全空乏型半導体Ｆｉｎを提供してもよい。ｎ型ＭＯＳＦＥＴ６４２がオフ状態である間は、蓄積電極６５２またはソース／ドレイン領域６１４からの任意のリーク電流が、ストレージキャパシタ６４３をディスチャージする。
【００６２】
オフ状態では、結果として生じた大きなドレインゲート間バイアスが、十分なエネルギーを供給しており、シリコンとゲート誘電体との間の界面の近傍にある価電子帯を上に曲げ、価電子帯の電子に上記伝導帯の中をトンネルさせる。このバンドからバンドへのトンネル現象を生じさせるために必要な電圧、および、結果として生じるリーク電流は、ゲート電極６４４と第１のソース／ドレイン領域６１４との間の分離が増大するにつれて減少する。チャネル領域６１２への主部６３２の有効仕事関数が高い場合には、上記ゲート電極と上記チャネル領域とが十分に結合し、ドレインソース間抵抗ＲＤＳｏｎは確実に低下される。第１のソース／ドレイン領域６１４への側部６３５の仕事関数が低い場合には、第１のソース／ドレイン領域６１４とチャネル領域６１２との間のｐｎ接合における、バンドからバンドへのトンネル現象は低減されて、匹敵する薄い第１の絶縁体構造物６２４を用いることが助長されるので、ゲート電極６４２の上部の断面は増大し得る。
【００６３】
クリティカルネットワークノードとは、典型的には、蓄積電極６５２と第１のソース／ドレイン領域６１４との間のノードである。ゲート誘起リーク電流は、ｎ型ＭＯＳＦＥＴ６４２がオフ状態の間に、蓄積電極６５２をディスチャージし、データ保持力を低減させる。ＧＩＤＬ電流は、このメモリセルのデータ信号を供給するものではない。一方、第２のソース／ドレイン領域からのＧＩＤＬ電流がサポート回路によって供給され、メモリセル６９９のデータ容量（データコンテンツ）の分析には貢献しない場合には、第２のソース／ドレイン領域６１６とチャネル領域６１２との間のｐｎ接合は、ほとんど問題にはならない。従って、アクセストランジスタ６５２を、図６に示した非対称型アクセストランジスタとして、または、図４Ｂおよび図５に示した非対称型アクセストランジスタとして提供し、プロセスの複雑性を低減することが可能である。
【００６４】
図７は、ＦｉｎＦＥＴに似たｎ型ＭＯＳＦＥＴ７４１に関するものである。ｎ型ＭＯＳＦＥＴ７４１の少なくとも１つのチャネル領域７１２が、基板Ｆｉｎ内に設けられている。該基板Ｆｉｎでは、２つのｎ型ドープされたソース／ドレイン領域７１４、７１６が、ｐ型導電性チャネル領域７１２において互いに向かい合っている。チャネル領域の縦方向に長い側面に沿って、且つ、チャネル領域７１２の上部表面には、ゲート誘電体７２２が伸びている。該ゲート誘電体の両側面では、第１の絶縁体構造物７２４および第２の絶縁体構造物７２６が隣接し合い、縦方向に長い側面に沿って且つ上部表面において、ソース／ドレイン領域７１４、７１６の各区域を覆っている。ゲート電極７４２の主部７３２は、上記基板Ｆｉｎの周りを包み、該Ｆｉｎの３面を囲んでいる。ゲート電極７４２の側部７３４、７３６は、主部７３２において互いに向かい合っている。側部７３４、７３６の材料は、主部７３２の材料よりも低い仕事関数を有していることが可能である。第１の絶縁体構造物７２４および第２の絶縁体構造物、および、ゲート誘電体７２２は、同一の層の各部分であってよい。
【図面の簡単な説明】
【００６５】
【図１Ａ】一実施形態に係る非対称型ゲート電極を有するプレーナｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【図１Ｂ】さらなる一実施形態に係る非対称型ゲート電極を有するプレーナｐ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【図１Ｃ】さらなる一実施形態に係る対称型ゲート電極を有するプレーナｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【図２】さらなる一実施形態に係る対称型ゲート電極を有する縦型ｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【図３】スプリット仕事関数ゲートの原理を説明する図である。
【図４Ａ】従来技術の３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【図４Ｂ】さらなる一実施形態に係る、異なる仕事関数を有する材料の２つのゲート電極部分に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【図４Ｃ】他の一実施形態に係るバイアスを掛けられた絶縁体構造物に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す概略的な断面図である。
【図４Ｄ】他の一実施形態に係る、異なる仕事関数を有する少なくとも２つの材料の３つのゲート電極部分に基づいた、スプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを示す、概略的な断面図である。
【図５Ａ】スプリット仕事関数ゲートの原理を説明するエネルギーバンド図である。
【図５Ｂ】スプリット仕事関数ゲートの原理を説明するエネルギーバンド図である。
【図５Ｃ】スプリット仕事関数ゲートの原理を説明するエネルギーバンド図である。
【図６】さらなる一実施形態に係るスプリット仕事関数ゲートを有する３次元ｎ型ＭＯＳＦＥＴを含むメモリセルを示す、概略的な断面図である。
【図７】さらなる一実施形態に係る対称型スプリット仕事関数ゲートを有するＦｉｎＦＥＴに似たｎ型ＭＯＳＦＥＴを、簡略化した斜視図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【外国語明細書】
2009065120000001.pdf