(57)【要約】【課題】ダマシンプロセスで下部電極を形成する場合に高密度金属配線においても、エロージョンを抑制し、下部電極の平坦性を確保できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。【解決手段】ＭＩＭキャパシタを備える半導体装置であって、ＭＩＭキャパシタは、半導体基板１上に形成された第１絶縁膜２と、第１絶縁膜２上の所定領域に埋め込まれ、前記第１絶縁膜に比べて研磨速度の遅い材料からなる第１導電膜４と、第１導電膜４を貫通して第１絶縁膜２に突出する複数の溝５ｂと、溝５ｂに埋め込まれた複数の金属配線８ｂと、金属配線８ｂ上と第１導電膜４上に形成された誘電体膜１１と、誘電体膜１１上に形成された第２導電膜１２とを備え、金属配線８ｂと第１導電膜４を電気的に導通して下部電極を構成するとともに、第２導電膜１２にて上部電極を構成する。【選択図】図１
2009105300.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＭキャパシタを備える半導体装置であって、
前記ＭＩＭキャパシタは、
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上の所定領域に埋め込まれ、前記第１絶縁膜に比べて研磨速度の遅い材料からなる第１導電膜と、
前記第１導電膜を貫通して前記第１絶縁膜に突出する複数の溝と、
前記溝に埋め込まれた複数の金属配線と、
前記金属配線上と前記第１導電膜上に形成された誘電体膜と、
前記誘電体膜上に形成された第２導電膜とを備え、
前記金属配線と前記第１導電膜を電気的に導通して下部電極を構成するとともに、前記第２導電膜にて上部電極を構成する、
ことを特徴とする半導体装置。
【請求項２】
前記第１導電膜は、前記第１絶縁膜に比べてエッチング選択比の高い材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜は下層の絶縁膜と上層の絶縁膜とからなり、
前記第１導電膜は前記下層の絶縁膜上の所定領域に形成され、
前記上層の絶縁膜は前記下層の絶縁膜上の前記所定領域外に埋め込まれている、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１絶縁膜上と前記第１導電膜上に形成され、かつ前記金属配線上に開口部を有する第２絶縁膜をさらに備え、
前記誘電体膜と前記第２導電膜が前記第２絶縁膜の開口部内に形成されている、
ことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記誘電体膜は、窒化シリコンまたは酸化タンタルからなることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第１導電膜は、ＴａＮまたはＴｉＮを含む窒化金属からなることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項７】
前記金属配線は、銅または銅合金を主成分とすることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項８】
前記第２絶縁膜は、窒化シリコンまたは酸化窒化シリコンからなることを特徴とする請求項４に記載の半導体装置。
【請求項９】
ＭＩＭキャパシタを備える半導体装置の製造方法であって、
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上の所定領域に第１導電膜を埋め込む工程と、
前記第１導電膜を貫通して前記第１絶縁膜に突出する複数の溝を形成する工程と、
ＣＭＰ法により前記溝に複数の金属配線を埋め込む工程と、
前記金属配線上と前記第１導電膜上に誘電体膜を形成する工程と、
前記誘電体膜上に第２導電膜を形成する工程とを含み、
前記金属配線と前記第１導電膜を電気的に導通して下部電極を形成するとともに、前記第２導電膜にて上部電極を形成し、
前記金属配線を埋め込む工程では、前記第１導電膜は前記第１絶縁膜に比べて研磨速度が遅い、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記金属配線を埋め込む工程では、前記第１導電膜は前記第１絶縁膜に比べてエッチング選択比が高い、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電膜を埋め込む工程は、
前記第１絶縁膜上の所定領域に凹部を形成する工程と、
前記凹部を含む前記第１絶縁膜上に前記第１導電膜を形成する工程と、
ＣＭＰ法により前記第１導電膜を前記凹部内のみに残存させる工程とを含む、
ことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１絶縁膜は下層の絶縁膜と上層の絶縁膜とからなり、
前記第１絶縁膜を形成する工程では、前記下層の絶縁膜が前記半導体基板上に形成され、
前記第１導電膜を埋め込む工程は、
前記下層の絶縁膜上の所定領域に前記第１導電膜を形成する工程と、
前記第１導電膜を含む前記下層の絶縁膜上に前記上層の絶縁膜を形成する工程と、
ＣＭＰ法により前記上層の絶縁膜を前記所定領域外のみに残存させる工程とを含む、
ことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記金属配線を埋め込む工程の後に、
前記第１絶縁膜上と前記第１導電膜上に第２絶縁膜を形成する工程と、
前記金属配線上の前記第２絶縁膜に開口部を形成する工程とをさらに含み、
前記誘電体膜を形成する工程では、前記第２絶縁膜の開口部内に前記誘電体膜を選択的に形成し、前記第２導電膜を形成する工程では、前記第２絶縁膜の開口部内に前記第２導電膜を選択的に形成する、
ことを特徴とする請求項９ないし１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記金属配線を埋め込む工程では、露出した前記第１絶縁膜と前記第１導電膜とを所定量だけ全面研磨する、
ことを特徴とする請求項９ないし１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層の金属層に誘電体膜を挟んだ、金属−絶縁膜−金属構造の容量素子であるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、アナログデバイスとＣＭＯＳロジックデバイスのワンチップ化の検討が進められており、ＣＭＯＳロジックデバイスの微細化も年々進んでいる。ＭＯＳトランジスタのゲート長が０．１μｍ程度以下になると、配線抵抗を低減するため、例えば、金属配線材料としては、低抵抗材料であるＣｕ（銅）が使用され、金属配線の形成方法としては、ダマシンプロセスが実用化されている。
【０００３】
アナログデバイスとＣＭＯＳロジックデバイスのワンチップ化と、Ｃｕ配線適用に伴い、アナログデバイスに搭載される、ＭＩＭキャパシタにおいて、その構造に問題が生じる。ＭＩＭキャパシタの電極もダマシンプロセスにより形成されるため、ダマシンプロセスに起因する問題、例えば、ディッシングやエロージョン現象が生じ、ＭＩＭキャパシタの下部電極の平坦性悪化の問題が生じる。
【０００４】
ダマシンプロセスにより形成されたＣｕ配線を電極としたアナログデバイスのＭＩＭキャパシタとして、例えば、特許文献１では、特にダマシンプロセスにおいて電極に生じるディッシングの問題を解決するために、櫛型電極を採用する方法が提案されている。
【特許文献１】特開２００１−２３７３７５号公報
【非特許文献１】J.M. Steigerwald, et al.  "Pattern geometry effects in the chemical-mechanical polishing of inlaid copper structures", J. Electrochem. Soc., 141: 10, 2842-2848, Oct. 1994.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の方法では、ダマシンプロセスで下部電極を形成する際に、電極の寄生抵抗を低減させるため、大面積領域において金属配線密度を増大させた場合、エロージョンが発生し、ＭＩＭキャパシタの容量値がばらつくという不具合が生じていた。
【０００６】
ＣＭＰ法におけるエロージョン現象について説明する。ＣＭＰ法によって上層にＣｕを有し下層にＣｕと導電膜界面を有する構造物を研磨する際、Ｃｕ研磨が進行して、Ｃｕと導電膜界面に到達すると、Ｃｕは導電膜より研磨レートが早く、Ｃｕの研磨が進行する、一方導電膜の研磨はほぼ停止する（研磨レートも影響するが、メッキＣｕ膜のカバレジ形状に起因して発生する：特許文献１の図１２参照）。その結果、Ｃｕ配線となるＣｕ部が凹み、導電膜部との段差が発生する。一旦段差が発生すると、凹んだＣｕ配線に隣接する導電膜部に局所的に高い圧力がかかるため、この部分の導電膜部の研磨が機械的作用で再開し、場合によっては下地の絶縁膜にも研磨が及ぶ。一方、Ｃｕ配線は中断されること無く継続して化学的作用で研磨されている。この繰り返しによって、密集したＣｕ配線に凹みが生じる現象をエロージョン現象と呼ぶ。金属配線密度が高いほどエロージョンが進行するのは、金属配線密度が高いため、多数のＣｕ配線が凹むこととなり、その領域内に低密度で存在する導電膜部には高い圧力がかかり、さらに大きな凹みとなる。
【０００７】
非特許文献１より、エロージョン量（Erosion量[nm]）と金属配線密度（Pattern Density[%]）との関係を図２０に示す。例えば、２００μｍ四方の大面積領域に、金属配線を配置する場合、所望の寄生抵抗１００ｍΩ以下にするには、金属配線抵抗幅２μｍとして、金属配線密度８０％以上に設定する必要があるが、図２０に示すように、金属配線密度８０％においては、エロージョン量は、２８０ｎｍ超に達する（図２０で図示された５μｍでの金属配線幅を用いてエロージョン量を想定した）。これは、ＭＩＭ容量膜として所望の容量値、例えば、２ｆＦ／ｍｍ2を得る場合、例えば窒化シリコン膜を使用した場合、所望の膜厚が３０ｎｍとなり９倍以上大きな段差を持つこととなる。例えば酸化タンタル膜を使用した場合、所望の膜厚が５０ｎｍとなり５倍以上大きな段差を持つこととなる。容量値のばらつきとして、容量膜厚のばらつき１０％と、容量を形成する実効的な表面積の増大分５％程度が加味されることとなる。
【０００８】
従って、従来の方法では、大面積領域において金属配線密度を増大させた場合、エロージョン量が顕著になるため、所望の容量値ばらつき、例えば、１０％程度に抑えることは極めて困難となる。また、金属配線を２μｍとするのは、非特許文献１の各金属配線幅におけるディッシング量（Dishing量[nm]）と金属配線密度（Pattern Density[%]）との関係を示す図２１より、金属配線に生じる凹みを極めて小さくなることを狙っており、つまり、ディッシング量２０ｎｍ程度であり、前記の窒化シリコン膜厚３０ｎｍ以下あるいは前記の酸化タンタル膜厚５０ｎｍ以下に抑えることが可能な金属配線幅である。また、２００μｍ四方の大面積領域をそのままＣｕ配線とすると、ディッシング量は５２０ｎｍとなり、段差は最もひどくなるため、ＭＩＭ容量の電極としては使用することはできない。
【０００９】
本発明は上記欠点を解決すべくなされたもので、ダマシンプロセスで下部電極を形成する場合、高密度金属配線においても、エロージョンを抑制し、下部電極の平坦性を確保して容量値のばらつきを防止できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、絶縁膜の上面の所定領域に埋め込まれた導電膜と該導電膜を貫通して絶縁膜に突出するように埋め込まれた金属配線とにより、ＭＩＭキャパシタの下部電極を構成することを特徴とする。
【００１１】
すなわち、本発明の半導体装置は、ＭＩＭキャパシタを備える半導体装置であって、前記ＭＩＭキャパシタは、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上の所定領域に埋め込まれ、前記第１絶縁膜に比べて研磨速度の遅い材料からなる第１導電膜と、前記第１導電膜を貫通して前記第１絶縁膜に突出する複数の溝と、前記溝に埋め込まれた複数の金属配線と、前記金属配線上と前記第１導電膜上に形成された誘電体膜と、前記誘電体膜上に形成された第２導電膜とを備え、前記金属配線と前記第１導電膜を電気的に導通して下部電極を構成するとともに、前記第２導電膜にて上部電極を構成することを特徴とする。
【００１２】
上記の半導体装置において、前記第１導電膜は、前記第１絶縁膜に比べてエッチング選択比の高い材料からなることが好ましい。
【００１３】
上記の半導体装置において、前記第１絶縁膜は下層の絶縁膜と上層の絶縁膜とからなり、前記第１導電膜は前記下層の絶縁膜上の所定領域に形成され、前記上層の絶縁膜は前記下層の絶縁膜上の前記所定領域外に埋め込まれていることが好ましい。
【００１４】
上記の半導体装置において、前記第１絶縁膜上と前記第１導電膜上に形成され、かつ前記金属配線上に開口部を有する第２絶縁膜をさらに備え、前記誘電体膜と前記第２導電膜が前記第２絶縁膜の開口部内に形成されていることが好ましい。
【００１５】
上記の半導体装置において、前記誘電体膜は、窒化シリコンまたは酸化タンタルからなることが好ましい。
【００１６】
上記の半導体装置において、前記第１導電膜は、ＴａＮまたはＴｉＮを含む窒化金属からなることが好ましい。
【００１７】
上記の半導体装置において、前記金属配線は、銅または銅合金を主成分とすることが好ましい。
【００１８】
上記の半導体装置において、前記第２絶縁膜は、窒化シリコンまたは酸化窒化シリコンからなることが好ましい。
【００１９】
本発明の半導体装置によれば、複数の金属配線が密集して形成される大面積領域には、第１絶縁膜に比べて、研磨速度の遅い第１導電膜が形成されているため、ＣＭＰ法により金属膜を研磨除去した際に、エロージョンによって生じる第１導電膜の凹みの深さを低減することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。
【００２０】
また、複数の金属配線が密集して形成される大面積領域には、第１絶縁膜に比べてエッチング選択比の高い第１導電膜が形成されているため、金属配線と第１導電膜との間に生じる段差は低減され、第１絶縁膜の表面と第１導電膜の表面とを平坦化することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。
【００２１】
従って、下部電極の平坦性悪化要因による容量値ばらつきを低減することができる。
【００２２】
また、本発明の半導体装置の製造方法は、ＭＩＭキャパシタを備える半導体装置の製造方法であって、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上の所定領域に第１導電膜を埋め込む工程と、前記第１導電膜を貫通して前記第１絶縁膜に突出する複数の溝を形成する工程と、ＣＭＰ法により前記溝に複数の金属配線を埋め込む工程と、前記金属配線上と前記第１導電膜上に誘電体膜を形成する工程と、前記誘電体膜上に第２導電膜を形成する工程とを含み、前記金属配線と前記第１導電膜を電気的に導通して下部電極を形成するとともに、前記第２導電膜にて上部電極を形成し、前記金属配線を埋め込む工程では、前記第１導電膜は前記第１絶縁膜に比べて研磨速度が遅いことを特徴とする。
【００２３】
上記の半導体装置の製造方法において、前記金属配線を埋め込む工程では、前記第１導電膜は前記第１絶縁膜に比べてエッチング選択比が高いことが好ましい。
【００２４】
上記の半導体装置の製造方法において、前記第１導電膜を埋め込む工程は、前記第１絶縁膜上の所定領域に凹部を形成する工程と、前記凹部を含む前記第１絶縁膜上に前記第１導電膜を形成する工程と、ＣＭＰ法により前記第１導電膜を前記凹部内のみに残存させる工程とを含むことが好ましい。
【００２５】
上記の半導体装置の製造方法において、前記第１絶縁膜は下層の絶縁膜と上層の絶縁膜とからなり、前記第１絶縁膜を形成する工程では、前記下層の絶縁膜が前記半導体基板上に形成され、前記第１導電膜を埋め込む工程は、前記下層の絶縁膜上の所定領域に前記第１導電膜を形成する工程と、前記第１導電膜を含む前記下層の絶縁膜上に前記上層の絶縁膜を形成する工程と、ＣＭＰ法により前記上層の絶縁膜を前記所定領域外のみに残存させる工程とを含むことが好ましい。
【００２６】
上記の半導体装置の製造方法において、前記金属配線を埋め込む工程の後に、前記第１絶縁膜上と前記第１導電膜上に第２絶縁膜を形成する工程と、前記金属配線上の前記第２絶縁膜に開口部を形成する工程とをさらに含み、前記誘電体膜を形成する工程では、前記第２絶縁膜の開口部内に前記誘電体膜を選択的に形成し、前記第２導電膜を形成する工程では、前記第２絶縁膜の開口部内に前記第２導電膜を選択的に形成することが好ましい。
【００２７】
上記の半導体装置の製造方法において、前記金属配線を埋め込む工程では、露出した前記第１絶縁膜と前記第１導電膜とを所定量だけ全面研磨することが好ましい。
【００２８】
本発明の半導体装置の製造方法によれば、複数の金属配線が密集して形成される大面積領域には、第１絶縁膜に比べて、研磨速度の遅い第１導電膜が形成されているため、ＣＭＰ法により金属膜を研磨除去した際に、エロージョンによって生じる第１導電膜の凹みの深さを低減することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。
【００２９】
また、複数の金属配線が密集して形成される大面積領域には、第１絶縁膜に比べてエッチング選択比の高い第１導電膜が形成されているため、金属配線と第１導電膜との間に生じる段差は低減され、第１絶縁膜の表面と第１導電膜の表面とを平坦化することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。
【００３０】
さらに、露出した第１絶縁膜及び第１導電膜をＣＭＰ法により所定量だけ全面研磨することによって、第１絶縁膜に比べて第１導電膜の研磨速度が遅いため、エロージョンによって生じる第１導電膜の凹みを無くし、第１絶縁膜の表面と第１導電膜の表面とを平坦化することができる。
【００３１】
従って、下部電極の平坦性悪化要因による容量値ばらつきを低減することができる。
【００３２】
なお、上記の半導体装置の製造方法において、下部電極となる金属配線上と第１導電膜上に第２絶縁膜を形成して、エッチングにより金属配線と第１導電膜上に第２絶縁膜の開口部を形成する場合、第２絶縁膜と、金属配線ならびに第１導電膜のエッチング選択比は、１００以上であることが望ましい。
【発明の効果】
【００３３】
本発明に係る半導体装置及びその製造方法によれば、ＣＭＰ法のエロージョンやディシング抑制のために、ＭＩＭキャパシタの下部電極となる金属配線を分割して形成され、各分割された金属配線間に導電膜を配置しているため、ＭＩＭキャパシタの下部電極として機能する領域を確保できるので、容量値を保持したまま下部電極サイズに依存せず平坦性を確保することができ、高品位のＭＩＭキャパシタを実現できる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図１ないし図１０に基づいて説明する。
【００３５】
図１は、本発明の第１の実施形態に係るＣＭＰ法によって形成された複数の金属配線を下部電極とするＭＩＭキャパシタを有する半導体装置の断面図である。
【００３６】
図１に示すように、第１の実施形態に係る半導体装置は、半導体基板１と、半導体基板１上に形成されたシリコン酸化膜からなる第１絶縁膜２と、第１絶縁膜２を所定の深さまで除去して形成された凹部３と、表面が第１絶縁膜２の表面と平坦になるように凹部３内に形成された第１導電膜４と、第１絶縁膜２を所定の深さまでエッチングして形成された溝５ａと、第１導電膜４を貫通し第１絶縁膜２を所定の深さまでエッチングして形成された複数の溝５ｂと、溝５ａ内に埋め込まれた第１金属膜７ａからなる第１金属配線８ａと、複数の溝５ｂ内にそれぞれ埋め込まれた第２金属膜７ｂからなる第２金属配線８ｂと（第１導電膜４と第２金属配線８ｂはＭＩＭキャパシタ下部電極となる）、第１金属配線８ａと第２金属配線８ｂの上に形成された第２絶縁膜９と、第２絶縁膜９を第２金属配線８ｂまたは第１導電膜４の表面が露出するよう開口し、第２金属配線８ｂまたは第１導電膜４の上に加工端がくるよう形成された開口部１０と、第１導電膜４と第２金属配線８ｂの上に形成し、第１導電膜４と第２金属配線８ｂ上に加工端がくるように形成した誘電体膜１１と、誘電体膜１１の上に形成し、誘電体膜１１上に加工端がくるよう形成したＭＩＭキャパシタ上部電極となる第２導電膜１２と、さらに第２導電膜１２上に形成された第３金属配線１３とを備えている。
【００３７】
本実施の形態において、第１導電膜４は、ＴａＮを含む窒化金属膜からなり、第１金属膜７ａ、第２金属膜７ｂは銅または銅合金を主成分とする銅膜からなり、第２絶縁膜９は、窒化シリコン膜からなり、誘電体膜１１は、窒化シリコン膜または酸化タンタル膜からなり、第２導電膜１２はＴａＮ膜からなる。
【００３８】
また後述するように、溝５ａ及び複数の溝５ｂにそれぞれ第１金属膜７ａ及び第２金属膜７ｂを埋め込む直前に、第３導電膜６ａ及び第４導電膜６ｂをそれぞれ埋め込む場合もある。第３導電膜６ａ及び第４導電膜６ｂはＴａ／ＴａＮの積層膜からなる。
【００３９】
そして、ＴａＮ膜からなる第１導電膜４は、シリコン酸化膜からなる第１絶縁膜２に比べてＣＭＰ法による研磨速度が遅く、ＣＭＰ法によって第１絶縁膜２の表面と複数の第２金属配線８ｂが形成される第１導電膜４の表面が平坦化されている。
【００４０】
また、ＴａＮ膜からなる第１導電膜４は、シリコン酸化膜からなる第１絶縁膜２に比べてエッチング選択比が高いため、第２金属配線８ｂ上と第１導電膜４上に、第２絶縁膜９の開口を形成する場合、第２金属配線８ｂと第１導電膜４の間に生じる段差は低減する。
【００４１】
図２〜図１０は、本発明の第１の実施形態に係るＣＭＰ法を用いて形成された複数の金属配線を有する半導体装置の製造工程を示す断面図である。
【００４２】
まず、図２に示す工程で、半導体基板１上に膜厚１０００ｎｍのシリコン酸化膜からなる第１絶縁膜２を形成する。その後、フォトリソグラフィー技術及びドライエッチング技術を用いて、複数の金属配線を密集して形成する高密度金属配線領域１４の第１絶縁膜２を所定の深さまでエッチングして、例えば深さ２００ｎｍ程度の凹部３を形成する。このとき、凹部３は、密集して形成される複数の第２金属配線８ｂを包含できるように形成する。なお、凹部３領域以外の低密度金属配線領域１５には、金属配線を形成しないか、あるいは、金属配線を形成しても、金属配線上にはＭＩＭキャパシタを形成しない。
【００４３】
次に、図３に示す工程で、凹部３を含む第１絶縁膜２上の全面に、第１絶縁膜２よりもＣＭＰ法における研磨速度の遅く、かつ、エッチング選択比の高いＴａＮからなる導電層を膜厚４００ｎｍ程度で形成する。その後、ＣＭＰ法によって第１絶縁膜２上の導電層を研磨除去して、凹部３内に厚さ２００ｎｍ程度の第１導電膜４を埋め込み形成する。このとき、第１絶縁膜２の表面と第１導電膜４の表面とが平坦になるように形成する。例えば、ＣＭＰ砥粒としては、コロイダルシリカの酸性スラリーを用い、研磨条件は、研磨回転数２７０ｒｐｍ、研磨加重３ｐｓｉ、スラリー流量１００ｃｃ／ｍｉｎであり、終点検出を行なう。この条件における研磨量選択比は、第１絶縁膜２として、ＴＥＯＳを用いた場合、ＴＥＯＳ：ＴａＮ＝１００：１程度である。
【００４４】
次に、図４に示す工程で、第１絶縁膜２及び第１導電膜４をエッチングして所定の深さ例えばそれぞれ、深さ８００ｎｍ及び６００ｎｍ程度の溝５を形成する。このとき、密集していない単独の金属配線を形成するための溝５ａは、低密度金属配線領域１５の第１絶縁膜２を８００ｎｍ程度エッチングして形成する。また、密集した複数の金属配線を形成するための溝５ｂは、高密度金属配線領域１４の第１導電膜４を貫通し、下地の第１絶縁膜２を４００ｎｍ程度エッチングして形成する。よって、溝５ａは溝５ｂより深くなる（ｔ部分）。
【００４５】
次に、図５に示す工程で、溝５を含む第１の絶縁膜２及び第１導電膜４上の全面に厚み３０ｎｍのＴａ及びＴａＮからなる導電膜６を形成した後、導電膜６上に銅または銅合金からなる金属膜７を９００ｎｍ程度の厚みで堆積する。
【００４６】
次に、図６に示す工程で、ＣＭＰ法によって第１の絶縁膜２及び第１導電膜４上の金属膜７及び導電膜６を研磨除去する。さらに、ＣＭＰ法により露出した第１絶縁膜２及び第１導電膜４を所定の厚み分、第１導電膜４の厚みで５０ｎｍ程度だけ全面研磨して、第１絶縁膜２の表面と第１導電膜４の表面を平坦化する。例えば、ＣＭＰ砥粒としては、コロイダルシリカの酸性スラリーを用い、研磨条件は、研磨回転数２７０ｒｐｍ、研磨加重３ｐｓｉ、スラリー流量１００ｃｃ／ｍｉｎであり、終点検出を行なう。この条件における研磨量選択比は、第１絶縁膜２として、ＴＥＯＳを用いた場合、ＴＥＯＳ：ＴａＮ＝１００：１程度である。
【００４７】
これによって、溝５ａ内には第３導電膜６ａと第１金属膜７ａからなる第１金属配線８ａ、溝５ｂ内には第４導電膜６ｂと第２金属膜７ｂからなる第２金属配線８ｂがそれぞれ形成される。第１導電膜４と第２金属配線８ｂはＭＩＭキャパシタ下部電極となる。
【００４８】
ここで、本工程の平面図である図７に示すように、複数の第２金属配線８ｂは梯子形状に形成されており、第１導電膜４と一体となって下部電極を構成する。なお、第２金属配線８ｂは梯子形状に限らず、他の格子形状等に形成してもよい。
【００４９】
次に、図８に示す工程で、窒化シリコン膜からなる第２絶縁膜９を２００ｎｍ堆積し、フォトリソグラフィー技術及びドライエッチング技術により、第２金属配線８ｂの表面が露出するように形成する。このとき第２絶縁膜９の開口端は、第１導電膜４の両端が被覆されるように形成する。
【００５０】
次に、図９に示す工程で、窒化シリコン膜からなる誘電体膜３０ｎｍとＴａＮ膜からなる第２導電膜１７０ｎｍを連続して堆積し、フォトリソグラフィー技術及びドライエッチング技術により、第２絶縁膜９の開口した領域内に残存し、かつ第２金属配線８ｂを被覆するように誘電体膜１１とＭＩＭキャパシタ上部電極となる第２導電膜１２を形成する。
【００５１】
次に、図１０に示す工程で、第２導電膜１２上に、Ｃｕから構成される第３金属配線１３を形成する。すなわち、デュアルダマシンプロセスにより、ＭＩＭキャパシタの上部電極を形成する。第２導電膜１２上に、第４絶縁膜１７を堆積する。そして、第４絶縁膜１７に、複数の溝を形成する。この溝は、図示しないが金属配線・パッド部、キャパシタ上部電極部を含む。この後トレンチ内面に、ＴａＮなどのバリアメタルを形成した後、メッキ法によりトレンチを完全に満たす金属材料（例えば、Ｃｕ）を形成する。そして、ＣＭＰ法を用いて、金属材料を研磨し、金属材料をトレンチ内のみに残存させ、第３金属配線１３を形成する。
【００５２】
なお、上記第１の実施形態では、第１絶縁膜２としてシリコン酸化膜を用い、第１導電膜４としてＴａＮを用いて説明したが、第１絶縁膜２に対して第１導電膜４の研磨速度が遅く、かつエッチング選択比が高ければ良い。例えば、第１絶縁膜２がＦＳＧ膜の場合においても、第１導電膜４として、ＦＳＧ膜よりも研磨速度が遅く、エッチング選択比の高いＴａＮ膜を使用することができる。
【００５３】
また、第１導電膜４は、ＴｉＮを含む窒化金属膜からなるものでもよく、第２絶縁膜９は、酸化窒化シリコン膜からなるものであってもよい。
【００５４】
第１の実施形態の半導体装置及びその製造方法によれば、複数の第２金属配線８ｂが密集して形成される高密度金属配線領域１４には、研磨速度の遅い第１導電膜４が形成されている。そのため、ＣＭＰ法により金属膜７及び導電膜６を研磨除去した際に、エロージョンによって生じる第１導電膜４の凹みの深さを低減することができる。すなわち、第１導電膜４が露出すると、この第１導電膜４の研磨速度は遅いので研磨がほぼ停止する。高密度に金属配線を形成しているので、第１導電膜４の間に形成した金属膜７の研磨の進行もほぼ抑制させることができる。その結果、第２金属膜７ｂや第１導電膜４の凹みの発生を抑制できるので、第１絶縁膜（特にエッジ部）２への研磨の進行も抑制できる。このようにエロージョンの発生を抑制して、第１絶縁膜２の表面と第２金属配線８ｂの表面とを平坦化することができる。（図６の工程）
また、複数の金属配線が密集して形成される大面積領域には、第１絶縁膜２に比べてエッチング選択比の高い第１導電膜４が形成されているため、第２絶縁膜９に開口部１０を形成する場合に、第２金属配線８ｂと第１導電膜４との間に生じる段差は低減され、第１絶縁膜２の表面と第１導電膜４の表面とを平坦化することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。（図８の工程）
さらに、露出した第１絶縁膜２及び第１導電膜４をＣＭＰ法により所定量だけ全面研磨することによって、第１絶縁膜２に比べて第１導電膜４の研磨速度が遅いため、エロージョンによって生じる第１導電膜４の凹みを無くし、第１絶縁膜２の表面と第１導電膜４の表面とを平坦化することができる。（図６の工程）
従って、下部電極の平坦性悪化要因による容量値ばらつきを低減することができる。
【００５５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置およびその製造方法について図１１ないし図１９に基づいて説明する。
【００５６】
図１１は、本発明の第２の実施形態に係るＣＭＰ法によって形成された複数の金属配線を下部電極とするＭＩＭキャパシタを有する半導体装置の断面図である。
【００５７】
図１１に示すように、第２の実施形態に係る半導体装置は、半導体基板１と、半導体基板１上に形成されたシリコン酸化膜からなる下層の絶縁膜となる第１絶縁膜２と、第１絶縁膜２上の一部領域上に形成された第１導電膜４と、第１絶縁膜２上の他部領域上に第１導電膜４に接して形成されたシリコン酸化膜からなる上層の絶縁膜となる第３絶縁膜１６と、第３絶縁膜１６を所定の深さまでエッチングして形成された溝５ａと、第１導電膜４を貫通し第１絶縁膜２を所定の深さまでエッチングして形成された複数の溝５ｂと、溝５ａ内に埋め込まれた第１金属膜７ａからなる第１金属配線８ａ、複数の溝５ｂ内にそれぞれ埋め込まれた第２金属膜７ｂからなる第２金属配線８ｂと（第２金属配線８ｂと第１導電膜４はＭＩＭキャパシタ下部電極となる）、第１金属配線８ａと第２金属配線８ｂの上に形成された第２絶縁膜９と、第２絶縁膜９を第２金属配線８ｂまたは第１導電膜４の表面が露出するよう開口し、第２金属配線８ｂまたは第１導電膜４の上に加工端がくるよう形成された開口部１０と、第１導電膜４と第２金属配線８ｂの上に形成し、第１導電膜４と第２金属配線８ｂ上に加工端がくるように形成した誘電体膜１１と、誘電体膜１１の上に形成し、誘電体膜１１上に加工端がくるよう形成したＭＩＭキャパシタ上部電極となる第２導電膜１２と、さらに第２導電膜１２上に形成された金属材料から構成される第３金属配線１３とを備えている。
【００５８】
本実施の形態において、第１導電膜４は、ＴａＮを含む窒化金属膜からなり、第１金属膜７ａ、第２金属膜７ｂは銅または銅合金を主成分とする銅膜からなり、第２絶縁膜９は、窒化シリコン膜からなり、誘電体膜１１は、窒化シリコン膜または酸化タンタル膜からなり、第２導電膜１２はＴａＮ膜からなる。
【００５９】
また後述するように、溝５ａ及び複数の溝５ｂにそれぞれ第１金属膜７ａ及び第２金属膜７ｂを埋め込む直前に、第３導電膜６ａ及び第４導電膜６ｂをそれぞれ埋め込む場合もある。第３導電膜６ａ及び第４導電膜６ｂはＴａ／ＴａＮの積層膜からなる。
【００６０】
そして、ＴａＮ膜からなる第１導電膜４は、シリコン酸化膜からなる第３絶縁膜１６に比べてＣＭＰ法による研磨速度が遅く、ＣＭＰ法によって第３絶縁膜１６の表面と複数の第２金属配線８ｂが形成される第１導電膜４の表面が平坦化されている。
【００６１】
また、ＴａＮ膜からなる第１導電膜４は、シリコン酸化膜からなる第３絶縁膜１６に比べてエッチング選択比が高いため、第２金属配線８ｂ上と第１導電膜４上に、第２絶縁膜９の開口を形成する場合、第２金属配線８ｂと第１導電膜４の間に生じる段差は低減する。
【００６２】
図１２〜図１９は、本発明の第２の実施形態に係るＣＭＰ法を用いて形成された複数の金属配線を有する半導体装置の製造工程を示す断面図である。
【００６３】
まず、図１２に示す工程で、半導体基板１上に膜厚８００ｎｍのシリコン酸化膜からなる第１絶縁膜２を形成する。その後、第１絶縁膜２上に膜厚２００ｎｍのＴａＮ膜からなる第１導電膜を形成した後、フォトリソグラフィー技術及びドライエッチング技術を用いてパターニングを行い、複数の金属配線を密集して形成する高密度金属配線領域１４に第１導電膜４を形成する。このとき、第１導電膜４は、密集して形成される複数の金属配線を包含できるように形成する。
【００６４】
次に、図１３に示す工程で、第１導電膜４を含む第１絶縁膜２上の全面に、第１導電膜４よりもＣＭＰ法における研磨速度の速く、かつ、エッチング選択比の低いシリコン酸化膜からなる第３絶縁膜を膜厚５００ｎｍ程度で形成する。その後、ＣＭＰ法によって第１導電膜４上の第３絶縁膜を研磨除去して、第１導電膜４が形成されていない第１絶縁膜２上の全面に第１導電膜４に接する厚さ２００ｎｍ程度の第３絶縁膜１６を形成する。このとき、第１導電膜４の表面と第３絶縁膜１６の表面とが平坦になるように形成する。例えば、ＣＭＰ砥粒としては、コロイダルシリカの酸性スラリーを用い、研磨条件は、研磨回転数２７０ｒｐｍ、研磨加重３ｐｓｉ、スラリー流量１００ｃｃ／ｍｉｎであり、終点検出を行なう。この条件における研磨量選択比は、第１絶縁膜２として、ＴＥＯＳを用いた場合、ＴＥＯＳ：ＴａＮ＝１００：１程度である。
【００６５】
なお、第１導電膜４が形成された領域以外の低密度金属配線領域１５には、金属配線を形成しないか、あるいは、金属配線を形成しても、ＭＩＭ容量を形成しない。
【００６６】
次に、図１４に示す工程で、第１絶縁膜２、第１導電膜４及び第３絶縁膜１６をエッチングして所定の深さ例えばそれぞれ、深さ８００ｎｍ及び６００ｎｍ程度の溝５を形成する。このとき、密集していない単独の金属配線を形成するための溝５ａは、低密度金属配線領域１５の第３絶縁膜１６を貫通し、下地の第１絶縁膜２を６００ｎｍ程度エッチングして形成する。また、密集した複数の金属配線を形成するための溝５ｂは、高密度金属配線領域１４の第１導電膜４を貫通し、下地の第１絶縁膜２を４００ｎｍ程度エッチングして形成する。よって、溝５ａは溝５ｂより深くなる（ｔ部分）。
【００６７】
次に、図１５に示す工程で、溝５を含む第１導電膜４上及び第３絶縁膜１６上の全面に厚み３０ｎｍのＴａ及びＴａＮからなる導電膜６を形成した後、導電膜６上に銅または銅合金を主成分とする銅膜からなる金属膜７を９００ｎｍ程度の厚みで堆積する。
【００６８】
次に、図１６に示す工程で、第１導電膜上４及び第３絶縁膜１６上の金属膜７及び導電膜６を研磨除去する。さらに、ＣＭＰ法により露出した第１導電膜４及び第３絶縁膜１６を所定の厚み分、第１導電膜４の厚みで５０ｎｍ程度だけ全面研磨して、第１導電膜４の表面と第３絶縁膜１６の表面を平坦化する。例えば、ＣＭＰ砥粒としては、コロイダルシリカの酸性スラリーを用い、研磨条件は、研磨回転数２７０ｒｐｍ、研磨加重３ｐｓｉ、スラリー流量１００ｃｃ／ｍｉｎであり、終点検出を行なう。この条件における研磨量選択比は、第１絶縁膜２として、ＴＥＯＳを用いた場合、ＴＥＯＳ：ＴａＮ＝１００：１程度である。
【００６９】
これによって、溝５ａ内には第３導電膜６ａと第１金属膜７ａからなる第１金属配線８ａ、溝５ｂ内には第４導電膜６ｂと第２金属膜７ｂからなる第２金属配線８ｂがそれぞれ形成される。第１導電膜４と第２金属配線８ｂはＭＩＭキャパシタ下部電極となる。
【００７０】
次に、図１７に示す工程で、窒化シリコン膜からなる第２絶縁膜９を２００ｎｍ堆積し、フォトリソグラフィー技術及びドライエッチング技術により、第２金属配線８ｂの表面が露出するように形成する。このとき第２絶縁膜９の開口端は、第１導電膜４の両端が被覆されるように形成する。
【００７１】
次に、図１８に示す工程で、窒化シリコン膜からなる誘電体膜３０ｎｍとＴａＮ膜からなる第２導電膜１７０ｎｍを連続して堆積し、フォトリソグラフィー技術及びドライエッチング技術により、第２絶縁膜９の開口した領域内に残存し、かつ第２配線８ｂを被覆するように誘電体膜１１とＭＩＭキャパシタ上部電極となる第２導電膜１２を形成する。
【００７２】
次に、図１９に示す工程で、第２導電膜１２に、Ｃｕから構成される第３金属配線１３を形成する。すなわち、デュアルダマシンプロセスにより、ＭＩＭキャパシタの上部電極を形成する。第２導電膜１２上に、第４絶縁膜１７を堆積する。そして、第４絶縁膜１７に、複数の溝を形成する。この溝は、図示しないが金属配線・パッド部、キャパシタ上部電極部を含む。この後トレンチ内面に、ＴａＮなどのバリアメタルを形成した後、メッキ法によりトレンチを完全に満たす金属材料（例えば、Ｃｕ）を形成する。そして、ＣＭＰ法を用いて、金属材料を研磨し、金属材料をトレンチ内のみに残存させ、第３金属配線１３を形成する。
【００７３】
なお、上記第２の実施形態では、第３絶縁膜１６としてシリコン酸化膜を用い、第１導電膜４としてＴａＮを用いて説明したが、第３絶縁膜１６に対して第１導電膜４の研磨速度が遅く、かつエッチング選択比が高ければ良い。例えば、第３絶縁膜１６がＦＳＧ膜の場合においても、第１導電膜４として、ＦＳＧ膜よりも研磨速度が遅く、エッチング選択比の高いＴａＮ膜を使用することができる。
【００７４】
また、第１導電膜４は、ＴｉＮを含む窒化金属膜からなるものでもよく、第２絶縁膜９は、酸化窒化シリコン膜からなるものであってもよい。
【００７５】
第２の実施形態の半導体装置及びその製造方法によれば、複数の第２金属配線８ｂが密集して形成される高密度金属配線領域１４には、研磨速度の遅い第１導電膜４が形成されている。そのため、ＣＭＰ法により金属膜７及び導電膜６を研磨除去した際に、エロージョンによって生じる第１導電膜４の凹みの深さを低減することができる。すなわち、第１導電膜４が露出すると、この第１導電膜４の研磨速度は遅いので研磨がほぼ停止する。高密度に金属配線を形成しているので、第１導電膜４の間に形成した金属膜７の研磨の進行もほぼ抑制させることができる。その結果、第２金属配線７ｂや第１導電膜４の凹みの発生を抑制できるので、第３絶縁膜（特にエッジ部）１６への研磨の進行も抑制できる。このようにエロージョンの発生を抑制して、第３絶縁膜１６の表面と第１導電膜４の表面とを平坦化することができる。（図１６の工程）
また、複数の金属配線が密集して形成される大面積領域には、第３絶縁膜１６に比べてエッチング選択比の高い第１導電膜４が形成されているため、第２絶縁膜９に開口部１０を形成する場合に、第２金属配線８ｂと第１導電膜４との間に生じる段差は低減され、第３絶縁膜１６の表面と第１導電膜４の表面とを平坦化することができ、ＭＩＭキャパシタの下部電極として、金属配線の密集度に依存しない平坦な上面を有する構造を得ることができる。（図１７の工程）
さらに、露出した第３絶縁膜１６及び第１導電膜４をＣＭＰ法により所定量だけ全面研磨することによって、第３絶縁膜１６に比べて第１導電膜４の研磨速度が遅いため、エロージョンによって生じる第１導電膜４の凹みを無くし、第３絶縁膜１６の表面と第１導電膜４の表面とを平坦化することができる。（図１６の工程）
従って、下部電極の平坦性悪化要因による容量値ばらつきを低減することができる。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置及びその製造方法は、ＭＩＭ容量値ばらつきの増大を招くことなく、Ｃｕ配線にＭＩＭ容量を構成することが可能となり、アナログデバイスと微細化の進むＣＭＯＳロジックデバイスのワンチップ化において、多分に利用可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す平面図
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図９】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】本発明の第２の実施形態に係る半導体装置を示す断面図
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１４】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１６】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１７】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１８】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１９】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図２０】非特許文献１によるＥｒｏｓｉｏｎ量と金属配線密度との関係を示すグラフ
【図２１】非特許文献１によるＤｉｓｈｉｎｇ量と金属配線密度との関係を示すグラフ
【符号の説明】
【００７８】
１  半導体基板
２  第１絶縁膜（下層の絶縁膜）
３  第１絶縁膜に形成した凹部
４  第１導電膜（下部電極の一部）
５、５ａ、５ｂ  第１導電膜と第１絶縁膜とに形成した溝
６  導電膜
６ａ  第３導電膜
６ｂ  第４導電膜
７  金属膜
７ａ  第１金属膜
７ｂ  第２金属膜
８ａ  第１金属配線
８ｂ  第２金属配線（下部電極の一部）
９  第２絶縁膜
１０  第２絶縁膜に形成した開口部
１１  誘電体膜
１２  第２導電膜（上部電極）
１３  第３金属配線
１４  高密度金属配線領域
１５  低密度金属配線領域
１６  第３絶縁膜（上層の絶縁膜）
１７  第４絶縁膜
【図１】
2009105300.tif 000003
【図２】
2009105300.tif 000004
【図３】
2009105300.tif 000005
【図４】
2009105300.tif 000006
【図５】
2009105300.tif 000007
【図６】
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【図７】
2009105300.tif 000009
【図８】
2009105300.tif 000010
【図９】
2009105300.tif 000011
【図１０】
2009105300.tif 000012
【図１１】
2009105300.tif 000013
【図１２】
2009105300.tif 000014
【図１３】
2009105300.tif 000015
【図１４】
2009105300.tif 000016
【図１５】
2009105300.tif 000017
【図１６】
2009105300.tif 000018
【図１７】
2009105300.tif 000019
【図１８】
2009105300.tif 000020
【図１９】
2009105300.tif 000021
【図２０】
2009105300.tif 000022
【図２１】
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