(57)【要約】【課題】電磁ノイズや、クロストークノイズが少なく、信号品格（シグナルインテグリティ）が高く、高性能で電磁環境適合性に優れた半導体集積回路を提供する。【解決手段】半導体集積回路の多層配線構造を損失電源線路１４と損失信号線路１５で構成し、損失電源線路１４の途中または全てを、損失電源線路１４から直流を受電するトランジスタに接続される損失信号線路１５の特性インピーダンスに対して１／３以下の特性インピーダンスを有する低インピーダンス損失線路１３とし、半導体集積回路の回路設計に孤立電磁波コンセプトを適用する。以上により、電磁波理論に忠実な半導体集積回路の設計や解析を容易に行うことが出来るので、信号品格問題、電磁ノイズ問題、クロストーク問題の解決に、従来のディジタル回路解析並の手法で取り組むことが可能となる。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成されて配置される多層配線構造を有し、該多層配線構造は多層信号配線構造と多層電源配線構造とを含み、前記多層配線構造を構成する全てまたは一部の配線が、少なくともシリコン基板上に形成されるトランジスタのゲートディレーまたは規格化立ち上がり時間と円周率の積の逆数によって求められる周波数を有する電磁波が送端から受端まで進行する間に該電磁波の振幅を１／５以下に減衰させる損失線路として設計されて成ることを特徴とする、半導体集積回路
【請求項２】
請求項１記載の半導体集積回路において、前記多層配線構造を構成する配線の特性インピーダンスが線路上を送端から受端に向かって進行する電磁波の磁界に対する電界の比として定義され、前記多層電源配線構造上の全てまたは一部の受電パッドと前記トランジスタの全てまたは一部とを接続する電源配線の途中の一部または全てが、該電源配線から直流を受電する前記トランジスタに接続される前記多層信号配線構造を構成する信号配線の前記特性インピーダンスに対して１／５以下の前記特性インピーダンスを有する低インピーダンス損失線路となるように設計されて成ることを特徴とする、半導体集積回路
【請求項３】
請求項１から請求項２記載の半導体集積回路において、前記損失線路が、少なくとも線路幅の方向に開放される構造であって、前記半導体集積回路中のシリコン基板上に形成されるトランジスタのゲートディレー時間と円周率の積の逆数、または立ち上がり波形の最大傾斜接線で求められる立ち上がり時間と円周率の積の逆数によって求められる周波数で定義される実効周波数において、１５０[Ω]から３５０[Ω]
の前記特性インピーダンスを有するように設計されて成ることを特徴とする、半導体集積回路
【請求項４】
請求項１から請求項３記載の半導体集積回路において、前記損失線路が、少なくとも前記実効周波数において、１０００ [nep/m]（ネパー/メートル）以上の減衰定数を有するように設計されて成ることを特徴とする、半導体集積回路
【請求項５】
請求項１から請求項４記載の半導体集積回路において、前記損失線路が、導体、該導体の上部に配置される比誘電率が３以下の絶縁体、および該絶縁体の上部に配置される導体で構成される積層構造、または、導体、該導体の上部に配置される絶縁体、該絶縁体の上部に配置される半導体、および該半導体の上部に配置される導体で構成される積層構造を形成するように設計されて成ることを特徴とする、半導体集積回路
【請求項６】
請求項１から請求項５記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、前記損失線路から見たときの反射係数を絶対値で０．９以上の負の値とする前記特性インピーダンスを有するように設計されて成ることを特徴とする、半導体集積回路
【請求項７】
請求項１から請求項６記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、２０[Ω] 以下の前記特性インピーダンスを有するように設計されて成ることを特徴とする、半導体集積回路
【請求項８】
請求項１から請求項７記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、１００[nep/m]（ネパー/メートル）以上の減衰定数を有するように設計されて成ることを特徴とする、半導体集積回路
【請求項９】
請求項１から請求項８記載の半導体集積回路において、前記低インピーダンス損失線路が、導体と、該導体の上部に配置される絶縁体と、該絶縁体の上部に配置される半導体と、該半導体の上部に配置される導体とで構成される積層構造を形成するように設計されて成ることを特徴とする、半導体集積回路
【請求項１０】
請求項１から請求項９記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路を構成する前記半導体が、無機半導体または有機半導体であって１００ [S/m]以上の導電率を有するように設計されて成ることを特徴とする、半導体集積回路
【請求項１１】
請求項１から請求項１０記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路が、半導体として、不純物濃度が１０１６[cm３]以上のＰ型またはＮ型シリコン、またはカーボングラファイト、またはドーピング処理二酸化マンガン、またはドーピング処理ポリアセン、またはポリチオフェン、またはポリピロール、またはポリフェニレンビニレン、またはテトラチアフルバレン−テトラキノジメタン（ＴＴＦ−ＴＣＮＱ）を使用した上で積層構造を形成するように設計されて成ることを特徴とする、半導体集積回路
【請求項１２】
請求項１から請求項１１記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路が、物理学的または化学的処理によって凹凸を形成した表面または平坦な表面に不動態処理によって酸化皮膜が形成された弁金属板と、該酸化皮膜上に形成される前記半導体の膜と、該半導体膜上に形成される金属箔とで構成される積層構造を形成するように設計されて成ることを特徴とする、半導体集積回路
【請求項１３】
請求項１から請求項１２記載の半導体集積回路において、前記直流受電端子と前記トランジスタとの間を接続する前記多層配線構造の一部に前記低インピーダンス損失線路が使用される場合は、該低インピーダンス損失線路の一端と前記トランジスタを接続する前記損失線路が、１[mm]以下の長さとなるように設計されて成ることを特徴とする、半導体集積回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体集積回路に関し、特に、消費電力が少なく、性能および電磁環境適合性が高い半導体集積回路に関する。
【背景技術】
【０００２】
非特許文献１によると、高性能ロジックや高性能ＡＳＩＣに代表される高性能半導体集積回路においては年を追ってトランジスタの高速化が進んでいる。２００７年のテクノロジノードにおける高性能半導体集積回路中のＮチャネル型電界効果トランジスタの最小上昇時間（ゲートディレー）は０．６４[ps]（ピコ秒）であり、電源電圧は１．１[V]である。
【０００３】
高性能半導体集積回路を構成する最小回路はオンチップインバータである。オンチップインバータの性能はコンプリメンタリー回路を構成する他のトランジスタであるＰチャネル型電界効果トランジスタのゲートディレーで決まる。非特許文献１によると、Ｐチャネル型電界効果トランジスタのゲートディレーはＮチャネル型電界効果トランジスタのゲートディレーの０．５−１から０．４−１とされている。従って、以下においては、２００７年のテクノロジノードにおける高性能半導体集積回路中のオンチップインバータのゲートディレーを、１．６[ps]とする。
【０００４】
非特許文献１によると、配線抵抗と配線の静電容量の積であるＲＣの値を小さくすることが半導体集積回路の高性能化に有効であり、配線に銅が使用されてきているが、長期的には絶縁体の低誘電率化（low−κ化）と、横に対する縦の比であるアスペクト比（Ａ／Ｒ）の向上と配線の狭間隔化が必要であるとしている。
【０００５】
ITRS 2006
updateにおいては、高性能半導体集積回路の最高クロック周波数が記載されている。これによると２００６年においてチップ上で６．８[GHz]、ボード経由で３．９[GHz]となっており、２０１１年にそれぞれ１７[GHz]、１２[GHz] 、２０１６年にそれぞれ４０[GHz]、３６[GHz]となることが予想されていた。しかし、非特許文献１では、高性能半導体集積回路の最高クロック周波数の記載が除かれている。
【０００６】
これに代わって2007
ITRS Conferenceで発表され公開されているInterconnectに関する資料によると、チップ上での最高クロック周波数は、２００７年で９.３[GHz]から４.７[GHz]に、２０１１年で１７.７[GHz]から６.３[GHz]に、２０１４年で２８.４[GHz]から７.９[GHz]へと大幅に低い値の予想に変わっている。この理由は、半導体集積回路内のシリコン基板上に形成される多層配線構造が、電磁気学に基づいて設計されていないためと推定される。
【０００７】
電磁気学によると、回路の状態には活性状態（exited states）、定常状態（stationary
states）および、実用上は定常状態と見なせる準定常状態（quasi stationary states）が存在する。活性状態とは、回路上の電界と磁界が変化または振動している状態であり交流回路はその一例である。振動する電界と磁界は電磁波となって絶縁体中を進行する。該絶縁体が真空空間の場合は、電磁波は光速で進行する。
【０００８】
定常状態とは、回路上の電界と磁界が静止している状態であり直流回路はその一例である。準定常状態とは、電界と磁界が電磁波となって回路上を進行するが、電磁波の波長が回路長に対して非常に長く回路内での電磁波の挙動が強弱振動だけと見なしても実用上不都合が生じない状態である。低周波アナログ回路や、およそ１００[ps]以上のゲートディレーを有する前世代半導体集積回路は、準定常状態と見なすことが出来る回路の例である。
【０００９】
電磁気学によると、活性状態にある回路の電流はアンペールの法則として定義され次式で示される。
【００１０】
【数１】
2009252751.tif 000003
【００１１】
電磁気学によると、電位Ｖは、電界の及ばない無限遠から導線の一点までの電界の積分値と定義されるが実用的にはグランド面から導線の一点までの電界の積分値として、また、電界Ｅは電位Ｖの傾きとしてそれぞれ次式から求められる。
【００１２】
【数２】
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【００１３】
マックスウエルは、磁界に関する理論と電界に関する理論を融合したマックスウエルの方程式を１８７３年に発表し、続いてこの式をダランベールの波動方程式の形式に変形し、ベクトル波動方程式を導出し。これにより、マックスウエルは１８６２年頃から主張していた、電磁波と光はともに光速で伝搬することを理論的に証明し、線形電磁波理論（以下電磁波理論）を完成させ、これにより電磁気学が完成した。ヘルツは、１８８７年に、実験によって電磁波の存在を実証し、マックスウエルの電磁波理論の正しさを証明した。
【００１４】
電磁気学によると、時間的に変化する電界と磁界は相互に作用しつつ横波となって空間または誘電体中を伝搬する。真空中を伝搬する電磁波の速度は光速である。伝搬する電磁波はポインチングベクトル理論に従って電力を伝搬する。空間を伝搬する電磁波は、周期および極性が一致し振幅ベクトルが進行方向に対して直交する電界波と磁界波とから構成される。この状態の電磁波はＴＥＭ(transverse electromagnetic)波と呼ばれる。ＴＥＭ波を構成する電界波の振幅を磁界波の振幅で割った値は波動インピーダンスと呼ばれる。
【００１５】
電磁波理論によると、電磁波は空間だけでなく媒体中も進行する。損失のない誘電体中を進行する電磁波の速度は、光速に対して比誘電率の平方根だけ遅くなり、波長は比誘電率の平方根だけ短くなる。後者は、波長圧縮と呼ばれる。
【００１６】
電磁波理論によると、損失のある媒体中を進行する電磁波は、次式で示される減衰定数γに従い、進行に伴って振幅が減少し位相が変化する。γの実数項であるαは減衰定数、γの虚数項であるβは位相定数と呼ばれる。αは、nep/m（ネパー／メートル）の単位で表される。１ [nep/m]は、１メートル進行して振幅がexp-1または０.３６８倍に減衰することを意味する。
【００１７】
【数３】
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【００１８】
電磁波理論によると、式（３）中のγ 2を変形して得られる次式の括弧の項は、損失のある誘電体に関する複素誘電率と定義され、虚数部（σ/ε０ω）を実数部（εr）で割った値を誘電体損失の正接と呼び、tanδで表す。但し、tanδは、電磁気学上、深い意味を持たない。
【００１９】
【数４】
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【００２０】
電磁波が導体中を進行する場合は、導体中では電磁波に作用する電荷は存在せず導電率σは ωεに比べて非常に大きいので、γは次式で表される。次式中における減衰定数α の逆数であるδは、表皮厚さと呼ばれる。
【００２１】
【数５】
2009252751.tif 000007
【００２２】
電磁波理論によると、導体中を進行する電磁波の電界と磁界の比である固有インピーダンスＺ０は、損失のある媒体中の固有インピーダンスにおいて導電率σがωεに比べて非常に大きいとして、次式で与えられる。
【００２３】
【数６】
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【００２４】
伝送線路上の電気信号の進行に伴う挙動を電磁波理論に基づいて説明する理論が伝送線路理論である。伝送線路理論によると、直流的に絶縁された２本の導体間に電気信号を与えると、電気信号のほとんどは電流波と電圧波が伝送線路を進行する。伝送線路からの電磁波の漏洩は、ストレーキャパシタンスやリーケージインダクタンスを経路として電圧波または電流波が漏れ出るためと考えられている。このような考え方は、明らかに電磁波理論に矛盾している。
【００２５】
回路上の電界と磁界が変化または振動している活性状態または準定常状態においては電磁波理論が回路を支配し、この場合は導体中を電磁波が進むことは困難である。しかし回路上の電界と磁界が静止している定常状態においては導体中を電流が容易に移動することが出来る。
【００２６】
物理学によると、導体中には無尽蔵に近い自由電子すなわち電荷が存在する。しかし、導体中の総電荷量は物性的に決まり定常的にはその値は一定である。直流電源に静的負荷が接続されている場合は導体中の電荷の移動による電流が流れるが、一般に、電荷の移動軸にはわずかな電界しか印加されないので電荷の平均移動速度は極めて遅い。
【００２７】
例えば、１平方ミリメートルの断面を有する銅線中を導体中の電荷の速度（dq/dt）で定義される１０アンペアの電流が進行しているときの電流の進行速度は、物理学に従って計算すると常温で０.３６８[mm/s]となる。導体中の電荷は、遅いながらも移動は可能であるので、導体の他端で定常的に電荷が消費される際に導体の一端から同量の電荷が定常的に供給されれば、導体の他端に接続される抵抗器等の定常負荷へのエネルギー供給が支障なく行われる。
【００２８】
キルヒホッフの法則を基礎とする交流回路理論および電気通信工学では、電流を導体中の電荷の平均速度（dq/dt）すなわち導体電流としている。しかし、電磁気学の基礎を成すマックスウエルの方程式においては、導体電流を時間の関数ではない電流密度Jに対応させている。
【００２９】
交流回路理論や電気通信工学が電流をdq/dtと定義しているのは以下の理由によると考えられる。交流回路理論を支える重要な法則の一つであるキルヒホッフの法則が発表されたのが１８４５年でマックスウエルが電磁波の存在を理論的に証明しヘルツによって実験で電磁波の存在が確認される４２年前、電気通信工学を支える重要な理論の一つである電信方程式が開発されたのが１８７４年で同様に電磁波の存在が確認される１３年前である。従って、交流回路理論および電気通信工学が実用化された当時は、回路の作用を電磁波の作用とする考え方が存在せず、その後も理論の修正が行われなかった。
【００３０】
電気通信工学の基礎を成す電信方程式において、導体電流が光速で流れることが出来るとしている根拠となっているのはダランベールの波動方程式である。ダランベールの波動方程式では波動の主体を特定していない。従って導体電流が導体間電圧とともに波となることを、電気回路を支配する電磁気学と整合させることが必要である。しかし、前述のように電磁気学では導体電流は時間的に変化しないものとしている。
【００３１】
電流の定義が電磁気学に反すると、線路の電圧や、インピーダンス、電磁波との関係、さらには伝送損失に関しても電磁気学と矛盾する考え方が生じる。電気通信工学は歴史が古く現在でも伝送線路設計に実用化されているため、従来通りの連続波を対象とする伝送線路設計には電磁気学との矛盾の顕在化を避ける工夫が見られる。
【００３２】
スイッチング波またはディジタル波のような不連続波を対象とする伝送線路設計においても電気通信工学に基づくと効率的であるように見える。しかし実用化実績が浅いため電磁気学と対比しつつ慎重に設計や解析を行わないと、電磁気学との前記矛盾が顕在化する。
【００３３】
電磁波理論によれば伝送線路を構成する２本の導体の対向面の絶縁部分が真空である場合は、ＴＥＭ波の電磁波は光速で進行する。つまり、このような伝送線路上を進む、式(１)および式(２)から求められる電流および電圧もまた、光速で進行するということが出来る。伝送線路上のＴＥＭ波を構成する電界波の振幅を磁界波の振幅で割った値が、特性インピーダンスである。
【００３４】
電気通信工学によると、伝送線路上を進行する信号の挙動は、伝送線路の特性インピーダンスと伝搬定数によって決まる。理想的な平板導体が理想的な絶縁体を挟んで平行に対向している平行板線路の特性インピーダンスＺ０は、伝送線路の物理定数によって次式から求められる。平板導体や絶縁体の材料特性は、伝送線路の特性インピーダンスに対して実用上ほとんど影響を及ぼさない。
【００３５】
【数７】
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【００３６】
電磁気学によると、伝送線路の構造が複雑な場合の特性インピーダンスは、対象部の電界（Ey）と磁界(Hx)を電磁界解析によって求めて、この結果から以下に示す式（８）から電力Ｐを、以下に示す式（９）から電流iをそれぞれ求め、これらの結果を以下に示す式（１０）に代入して特性インピーダンスＺ０を求めることが出来る。
【００３７】
【数８】
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【００３８】
【数９】
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【００３９】
【数１０】
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【００４０】
電気通信工学によると、既知の特性インピーダンスＺ０を有する線路を通して未知の特性インピーダンスＺ１を有する線路に電磁波を注入したときの、
前記二つの線路の接続点における反射係数Ｓ１１は、次式で表される。
【００４１】
【数１１】
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【００４２】
電気通信工学によると、既知の特性インピーダンスＺ０に対する反射係数がＳ１１である有する損失線路の透過係数Ｓ２１は、次式で表される。
【００４３】
【数１２】
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【００４４】
電磁気学によると、実用的な伝送線路の減衰定数は、電磁波が損失のある誘電体内を進行するときの減衰と、電磁波が誘電体内を進行する過程でその一部が導体内に侵入して熱になる導体損と、線路外に漏れ出る放射損との和となると考えることが出来る。
【００４５】
非特許文献２は、半導体集積回路チップ上の配線（インターコネクト）設計において広く参照されている。非特許文献２によると、スイッチング電圧の上昇時間が線路長を進行する時間の５倍以上であれば集中要素モデルが使用出来るが、スイッチング電圧の上昇時間が線路端間の進行時間の２．５倍以下であれば分布要素モデルを使用する必要があり、２．５倍から５倍の間はどちらとも言えないとされている。
【００４６】
非特許文献１によると、２００７年のテクノロジノードにおけるインターコネクト部の絶縁体の実効的な比誘電率（κ）は２．９から３．３とされている。以下では２．９とする。
【００４７】
非特許文献２によると、どちらとも言えない場合も含めて、オンチップインバータに接続されているインターコネクトの長さが１６４[μｍ]より長い場合は伝送線路と見なす必要がある。しかし、現実の半導体集積回路においては、インターコネクトの多くは上記１６４[μｍ]より短いと考えられる。従って、非特許文献２に従うとインターコネクトを伝送線路と見なす必要は無いということになる。
【００４８】
体集積回路のトランジスタのスイッチング速度が向上しているのにもかかわらず最高クロック周波数を上昇させることが難しいのは、非特許文献３によると、クロック周波数が高くなるのに従って電源ノイズ、基板ノイズ、およびインターコネクト間のクロストークが増加し、信号品位（Signal integrity）が低下するためと考えられている。
【００４９】
２００７年テクノロジノードの半導体集積回路中の大部分のインターコネクトは準定常回路に該当すると考えられる。準定常状態の回路は電磁波理論が支配しているが交流回路理論を適用して設計や解析をしても実用上の誤差が少ないだけである。集積回路のトランジスタのスイッチング速度が向上しているのにもかかわらず最高クロック周波数を上昇させることを難しくしている電源ノイズ、基板ノイズ、およびインターコネクト間のクロストークの問題を、定常状態の回路を対象とする交流回路理論によって解決することができないことは自明である。従って、上記問題を解決し信号品位を向上するためには、半導体集積回路に対してインターコネクトの長さにかかわらず電磁波理論を適用する必要がある。
【００５０】
半導体集積回路を始め電気・電子回路には、多くのコンデンサが使用されている。これらのコンデンサは、直流電源およびスイッチによって切断されている期間の定常電流供給と電源ノイズのデカップリングを目的に使用され、いずれの用途においても回路に並列に接続される。このうち、デカップリング用に使用されるコンデンサのメガヘルツ帯域におけるインピーダンス特性の測定には、ネットワークアナライザが使用されることが多い。
【００５１】
集中要素モデルを採用する交流回路理論に従うと、回路に並列に使用される場合を想定したコンデンサのインピーダンスZCは散乱行列（scattering matrix）を構成する透過係数Ｓ21から求めることが出来るとされている。測定系のケーブルの特性インピーダンスＺ0が50オームであって、Ｓ21が１よりかなり小さい場合は、次式のようにＺCとＳ21の関係はさらに簡略化される。
【００５２】
【数１３】
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【００５３】
式(１３)にＳ２１の測定値を代入してインピーダンス特性を求めると、市販されているコンデンサは、直列共振点と呼ばれるインピーダンスが最小となる周波数までは周波数に比例してインピーダンス値が減少するほぼ理想的なインピーダンス特性を示すが、直列共振周波数以上ではインピーダンスが周波数に比例して増加する特性、すなわちＶ字型の特性を示すことが知られている。この理由は、コンデンサにはリード線、端子、および電極がありこの部分は等価直列インダクタンス（ＥＳＬ）として作用するためと考えられている。さらに前記直列共振点のインピーダンスは等価直列抵抗（ＥＳＲ）によって決まると考えられている。
【００５４】
電磁気学に基づくと、伝送線路に挿入されたＤＵＴの端子インピーダンスは、反射係数S１１から求めるのが正しい方法である。しかし、測定系のケーブルの線路の特性インピーダンスに比べてＤＵＴ（device
under test）の端子インピーダンスが非常小さい場合は、反射係数Ｓ11による通常の測定法では誤差が大きくなりやすく、実用的ではない。但し、伝送線路に２端子のＤＵＴであるコンデンサを並列に接続する場合は、式（１３）において線路の長さがゼロとなるため、式（１３）によってコンデンサのインピーダンスを求めることが出来るが、２端子のＤＵＴは、伝送線路上を進行する電磁波に作用させことを目的としていない。
【００５５】
コンデンサの前記Ｖ字型のインピーダンス特性は、伝送線路上を進行する電磁波に作用させことを目的としていないコンデンサの並列使用の限界を示す特性曲線であると考えなければならない。すなわち、Ｖ字型の特性曲線の谷の点の値をＥＳＲと呼び、またＶ字型の特性曲線のインピーダンスが周波数に比例して増加する特性をＥＳＬと呼び、いずれもコンデンサ自身の特性と見なすことは電磁気学に反している。従って、定常回路用であるコンデンサは、たとえば非特許文献２に従って、集中要素モデルが採用できる領域に限る必要がある。その上で、電磁波のデカップリング用に適する、コンデンサに代わる回路要素を開発する必要がある。
【００５６】
非特許文献４および非特許文献５に示される孤立電磁波コンセプトによると、半導体集積回路内のオンチップインバータは、スイッチングの瞬間に、非線形波動またはソリトンの一種である孤立電磁波を励起する。半導体集積回路の電力変換回路内の半導体スイッチも、同様のメカニズムで、スイッチングの瞬間に非線形波動またはソリトンの一種である孤立電磁波を励起する。半導体スイッチのスイッチング動作時の孤立電磁波の励起メカニズムは、１８３４年にJohn Scott Russell がソリトンを発見する際に行った種々の実験の内の水を貯めた水門（ゲート）を急に開くことによって生じたソリトンの発生メカニズムや、ソリトンの一種であると確認されている津波の生成過程に極めて類似している。
【００５７】
また、孤立電磁波コンセプトは、スイッチング回路の一種である従来の高速ディジタル回路設計や解析において、伝送線路上のディジタル波形をハイ・ロウの1ビットのみ検出できるコンパレータで計測するロジックアナライザ、ハイ・ロウの現象だけで伝送線路上の反射特性の測定を行うTDR（time
domain reflectometry:時間軸反射率測定法）、同じくハイ・ロウの現象だけで伝送線路上の反射特性を解析するLattice diagram が使用されて来ていることを、電磁気学の観点から裏付ける効果を有している。
【００５８】
非特許文献４および非特許文献５に示される孤立電磁波コンセプトによると、半導体集積回路の電力変換回路内の半導体スイッチが、直流電源供給のための伝送線路（電源線路）と、信号を伝送するための伝送線路（信号線路）の間に接続されている一般的な状態において、前記半導体スイッチが電源線路と信号線路を遮断状態（オフ）から接続状態（オン）またはオンからオフにスイッチングすると、スイッチングの時間内にお互い逆極性の孤立電磁波が、電源線路および信号線路に向けて励起される。
【００５９】
非特許文献４および非特許文献５に示される孤立電磁波コンセプトによると、半導体スイッチがオフからオンにスイッチングする瞬間に、オンチップインバータが電源線路と信号線路を接続した点の電位が前記直流電源の電圧を電源線路と信号線路の特性インピーダンス分割した値になる。従って、電源線路には電圧を分割電圧まで下げる極性の孤立電磁波が、信号線路には電圧を分割電圧まで上げる極性の孤立電磁波がそれぞれ同時に励起され、電磁波理論に従い、互いにその振幅ベクトルが直交する孤立電界波と孤立磁界波を伴って伝送線路上を進行する。
【００６０】
図１は、孤立電磁波の挙動を説明するためのオンチップインバータ３に関する等価回路の一例である。図１において、特性インピーダンスＺ0の伝送線路２の途中にオンチップインバータ２が接続されており、伝送線路２の一端は直流電源１に接続されて電源線路を構成し、伝送線路２の他端は整合終端抵抗４に接続されて信号線路を構成している。オンチップインバータ２は、PチャネルMOS FET５とNチャネルMOS FET６によるコンプリメンタリー構成であり、オンチップインバータ３のスイッチング性能はPチャネルMOS FET５の性能に依存する。
【００６１】
図１において、オンチップインバータ３のオン状態とは、PチャネルMOS FET５がオンでNチャネルMOS FET６がオフの状態であり、オンチップインバータ３のオフ状態はその逆である。線路を進行するＴＥＭ波に関する磁界と電流の関係および電界と電位の関係は、電磁気学においてそれぞれアンペアの法則および電位の定義として示される。
【００６２】
図２に、オンチップインバータ３がオン時の前記信号線路上の電位波形８と、電磁気学に示される電位の定義から逆算して求められる信号線路を進む電界波形７とを示す。図３は、オンチップインバータ３がオン時の電源線路上の電位波形８と、電磁気学に示される電位の定義から逆算して求められる電源線路上を進む電界波形７とを示す。
【００６３】
図２および図３に示すように、オンチップインバータ３のスイッチングによって生じる電界の波形は、半導体スイッチの規格化上昇時間に円周率を掛けた値の逆数として求められる周波数の正弦波の半波形に近似している。スイッチング波形の規格化上昇で決まるとされる実効周波数（significant frequency）の考え方を引用すると、前記近似の確かさ（accuracy）は、92％以上と見込まれる。従って、実用上の設計や解析は便法として前記１つの周波数の正弦波で行うことが出来る。なお、規格化上昇時間とはスイッチングパルス波形を台形に近似したときの上昇に要する時間である。
【００６４】
図１から図３において、オンチップインバータ３がオンすると、図１中のＢ点とＣ点の電位は等しくＥ/２[V]となる。オンチップインバータ３によって励起された、お互い逆極性を有する信号線路上を進む孤立電界波７と電源線路上を進む孤立電界波７は、それぞれインバータの反対方向に進む。信号線路上を進む孤立電界波７は、信号線路の電位を０[V]からＥ/２[V]に上昇させつつ進み、整合終端抵抗４に向かって、電源線路上を進む孤立電界波７電源線路上では電位を[V]から Ｅ/２[V]に降下させつつ直流電源１に向かって、それぞれ伝送線路を構成する絶縁体中を準光速で進行する。
【００６５】
非特許文献４および非特許文献５によると、伝送線路上を進行する孤立電磁波の波長は次式で定義される。
【００６６】
【数１４】
2009252751.tif 000016
【００６７】
従来の半導体集積回路については、下記の特許文献や非特許文献に記載されている。その要点は後述される。
【特許文献１】特開平８−２２２６５７
【特許文献２】特開２００６−３４４６３９（Ｐ２００６−３４４６３９Ａ）
【特許文献３】特開平１１−１９１６０９
【特許文献４】特開平１１−２３２８７５
【特許文献５】特開平１１−２８９１８６
【特許文献６】特開平１１−３４５９３６
【特許文献７】特開平５−２８３６１１
【特許文献８】特開平５−３２６８３８
【特許文献９】特開２００６−２２８２５２（Ｐ２００６−２２８２５２Ａ）
【特許文献１０】特開２００６−３０３３７７（Ｐ２００６−３０３３７７Ａ）
【特許文献１１】特開２００６−１２１１７９（Ｐ２００６−１２１１７９Ａ）
【特許文献１２】特開２００６−１７２４８８（Ｐ２００６−１７２４８８Ａ）
【特許文献１３】特開２００５−３８９６２（Ｐ２００５−３８９６２Ａ）
【特許文献１４】特開２００５−３４０３４７（Ｐ２００５−３４０３４７Ａ）
【特許文献１５】特開２００５−３２２７５０（Ｐ２００５−３２２７５０Ａ）
【特許文献１６】特開２００３−６０１５１（Ｐ２００３−６０１５１Ａ）
【特許文献１７】特開２００３−２５８６１２（Ｐ２００３−２５８６１２Ａ）
【特許文献１８】特開２００２−２４６５５３（Ｐ２００２−２４６５５３Ａ）
【特許文献１９】特開２００１−３３９２８８（Ｐ２００１−３３９２８８Ａ）
【特許文献２０】特開２０００−１９５２５４（Ｐ２０００−１９５２５４Ａ）
【非特許文献１】The International Technology Roadmap For Semiconductors（ITRS）2007Edition
【非特許文献２】H.B. Bakoglu 著  「Circuits,Interconnections, and Packaging for VLSI」、1990、Addison - Wesley Pub．
【非特許文献３】KenichiInagaki、Danardono Dwi Antono、Makoto Takamiya、Shigetaka Kumashiro、Takayasu Sakurai著  「A 1-ps resolution on-chip samplingoscilloscope with 64:1 tunable sampling range based on ramp waveform divisionscheme」、IEEE International Symposium on VLSI Circuits Digest of Technical Papers、2006．
【非特許文献４】Hirokazu Tohya and NoritakaToya著  「A Novel Design Methodology ofthe On - Chip Power Distribution Network Enhancing the Performance andSuppressing EMI of the SoC」、IEEEInternational Symposium on Circuits and Systems、 pp. 889-892、 May 2007.
【非特許文献５】遠矢弘和、遠矢紀尚  著  「ＳＯＣの性能とＥＭＣを大きく改善するオンチップ電源分配回路の新しい設計法」、電子情報通信学会  信学技報、Ｖｏｌ.１０７、Ｎｏ. １４９、  ＥＥ２００７-２０、ＰＰ.７３-７８、２００７年７月.
【発明の開示】
【発明が解決しようとする課題】
【００６８】
解決しようとする問題点の第１は、特許文献１に関する。ここで開示されているアイデアは、信号用リード部材に近接して金属基板または金属層から延在する接地用リード部材を配設し、接地用リード部材のインダクタンスの低減を計るとともに、金属基板に高周波短絡または阻止用の受動回路チップを搭載して電源リードと接地用リードに流れる高周波成分の信号を抑圧するものである。効果としては、接地用および電源用リードのインダクタンスに因る高周波電位差を抑制し、高周波エネルギーを半導体集積回路装置内に閉じ込めることによって、高周波または高速回路用ＩＣの特性劣化を軽減し、また半導体集積回路装置外部への高周波信号の漏洩を防止して周辺装置への影響を回避できるとしている。
【００６９】
特許文献１は、半導体集積回路内のトランジスタが励起する電磁波の大部分が多層配線構造からこれに接続されている半導体パッケージ内配線を経由してプリント配線基板に漏洩するにもかかわらず、この観点からの改善のためのアイデアが示されていない。さらに、トランジスタが励起する電磁波の波形が示されていないので、数値計算に基づく設計が不可能であった。従って、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な技術を提供できなかった。
【００７０】
解決しようとする問題点の第２は、特許文献２に関する。ここで開示されているアイデアは、多層配線構造を有する半導体集積回路に対して、電源供給を目的とする電源配線層を信号配線層の間に設け、かつ電源配線層内部に、電源配線層の上下の信号配線層の信号を電気的に接続するための信号配線と、電源配線層と信号配線が電気的に接続しないためのビアホールとを備えている。これにより電源配線層がシールド効果を発揮し、信号配線が受けるクロストークノイズの影響を抑えることができる。かつ、電源配線層上に予め備えたビアホールが一般の信号配線の自由度を上げ、クロストークノイズ低減のためのチップサイズ増加を抑えることができるとしている。
【００７１】
特許文献２は、電源配線層には電磁波は存在しないという電磁波理論に反した前提に基づいている。図に示されている配線構造は半導体集積回路の多層配線構造に一般的に採用されている単線配線構造であるので、トランジスタが励起する電磁波の多くが電源配線層中に侵入するし、侵入した電磁波は容易に単線配線構造の信号配線に結合する。従って、信号配線が受けるクロストークノイズの影響や、クロストークノイズ低減のためのチップサイズ増加を抑えることは不可能であるとともに、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な技術を提供できなかった。
【００７２】
解決しようとする問題点の第３は、特許文献３に関する。ここで開示されているアイデアは、高電圧で充電したコンデンサを放電させる手段を有するノイズ低減回路により、電源ノイズとは逆極性のノイズを発生させて、電源ノイズを相殺するというものである。効果としては、バイパスコンデンサでは蓄積した電荷のごく一部しか利用できないので、集積回路の電源ノイズを低減するためには大面積コンデンサが必要であったが、ノイズ低減回路を設けることにより小容量コンデンサでも大容量バイパスコンデンサと同等のノイズ低減効果が得られるとしている。しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っておらず、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００７３】
解決しようとする問題点の第４は、特許文献４に関する。ここで開示されているアイデアは、ＰＭＯＳ基板電源Ｖ[DB]ラインやＮＭＯＳ基板電源ＶＳＢラインに比べて配線幅が広く形成されるために電気的な抵抗が少なくそのために外部電源ノイズに対する電位変動が小さい内部高電位電源ＶＤＤラインや内部低電位電源ＶＳＳラインを、外部高電位電源ＶＤＤＱラインや外部低電位電源ＶＳＳＱラインと、ＰＭＯＳ基板電源Ｖ[DB]ラインやＮＭＯＳ基板電源ＶＳＢラインとの間に介在させるというものである。効果としては、耐ノイズ性の向上及び誤動作の防止が図れるとしている。
【００７４】
特許文献４は、電源配線層には電磁波は存在しないという電磁波理論に反した前提に基づいている。図に示されている配線構造は半導体集積回路の多層配線構造に一般的に採用されている単線配線構造であるので、トランジスタが励起する電磁波の多くが電源配線層中に侵入するし、侵入した電磁波は容易に単線配線構造の信号配線に結合する。また電源配線層には印刷配線板を経由して高レベルの電磁波が侵入する可能性がある。従って、耐ノイズ性の向上や誤動作の防止は不可能であるとともに、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な技術を提供できなかった。
【００７５】
解決しようとする問題点の第５は、特許文献５に関する。ここで開示されているアイデアは、リード部の外周回りを挿通する貫通孔部を穿設したフェライトを含む磁性材料から形成される遮蔽部材で、所定素子を実装したリードを樹脂封止して成形される半導体のノイズ低減装置の本体部を覆うとともに、リード部に貫通孔部を挿通した状態でプリント配線基板に実装するというものである。効果としては、不要な放射ノイズの放射を低減出来るとしている。
【００７６】
特許文献５は、半導体集積回路内のトランジスタが励起する電磁波の大部分が多層配線構造からこれに接続されている半導体パッケージ内配線を経由してプリント配線基板に漏洩する漏洩するにもかかわらず、この観点からの改善のためのアイデアが示されていない。さらに、トランジスタが励起する電磁波の波形が示されていないので、数値計算に基づくノイズ低減装置の設計が不可能であった。従って、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な技術を提供できなかった。
【００７７】
解決しようとする問題点の第６は、特許文献６に関する。ここで開示されているアイデアは、半導体上の半導体チップを高速回路ブロックと回路ブロックとに分割して形成し、高速回路ブロックを第１の電源ＶＣＣ１を供給するための電源端子（ＶＣＣ１）にボンディングワイヤによって接続し、回路ブロック２は第２の電源ＶＣＣ２を供給するための電源端子（ＶＣＣ２）にボンディングワイヤによって接続するとともに、必要により第２の電源端子と共通の電源との間にノイズの伝搬を抑制する抑制部品を配設するというものである。効果としては、半導体内部で高速にスイッチングする高速回路ブロックの影響で発生するノイズ成分を他の回路ブロックラインに対して影響しないようにするとともにノイズ成分を抑圧することが可能であるとしている。
【００７８】
特許文献６は、機能や性能の異なる回路ブロックを分割し電源供給を分離することによってノイズ問題を解消しようとしているが、トランジスタが励起する電磁波の波形が示されておらず、またどの程度の電磁波が電源供給配線に漏れ出るかが明示されていないため、数値計算に基づくノイズ抑制部品の設計が不可能であった。従って、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な技術を提供できなかった。
【００７９】
解決しようとする問題点の第７は、特許文献７に関する。ここで開示されているアイデアは、多層配線構造の半導体チップの外周に沿って、層間絶縁膜の一部に薄い層間絶縁膜を設けて、対向する下層配線と上層配線とをそれぞれ電源配線と接地電位配線として、バイパスキャパシタとするというものである。効果としては、半導体チップの面積を増加することなく、電源ノイズを低減するための大きな容量値をもつバイパスキャパシタを形成することができ、従来半導体チップの外部に実装していたキャパシタを削減して、システムを小型化することができ、半導体チップ内部にバイパスコンデンサを形成することにより、電源ノイズ低減効果が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低減を図ることができるとしている。
【００８０】
しかしこのアイデアは、定常状態を扱う交流回路理論に基づき、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。このアイデアのように絶縁膜を挟んだ下層配線と上層配線の積層構造は電磁波を効率よく進行させることが出来る伝送線路である。このような伝送線路を半導体チップの外周に沿って設けると、電磁波である電源ノイズを半導体チップ全体に拡散させる可能性がある。図に示されている配線構造は半導体集積回路の多層配線構造に一般的に採用されている単線配線構造であるので、半導体チップの外周に沿って設けられた伝送線路から漏洩する電磁波の多くが容易に多層配線構造に侵入すると考えられる。従って、このアイデアでは、電源ノイズの効果的な低減や、ＥＭＩ発生の低減を図ることは不可能であった。
【００８１】
解決しようとする問題点の第８は、特許文献８に関する。ここで開示されているアイデアは、半導体素子２上に薄膜コンデンサ２を形成する。この薄膜コンデンサ２によりノイズ低減を行うというものである。効果としては、パッケージのリードから半導体素子の根元までのインダクタンス成分に対しても効率よくノイズ低減を行うとしている。しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っておらず、作用を説明する回路図は定常状態を扱う交流回路理論に基づいている。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００８２】
解決しようとする問題点の第９は、特許文献９に関する。ここで開示されているアイデアは、ＬＳＩ設計において、ＬＳＩチップの回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報およびパッケージ情報を入力処理し、入力された情報を用いてＬＳＩチップのノイズ見積もり処理を行い、ノイズ発生量が所定の範囲以下にするために必要なバイパスコンデンサの容量制約を指定し、回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較し、前記搭載容量が前記容量制約より大きい場合は処理を終了し、前記搭載容量が前記容量制約以下の場合は、回路ブロック中の論理ゲートを選択し、選択された論理ゲートにバイパスコンデンサを追加するというものである。効果としては、必要容量のバイパスコンデンサを、より効果的な回路ブロック内部のノイズ源近くに追加することにより、ノイズを所定の範囲内に確実に抑えるとしている。
【００８３】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っておらず、作用を説明する回路図は定常状態を扱う交流回路理論に基づいている。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００８４】
解決しようとする問題点の第１０は、特許文献１０に関する。ここで開示されているアイデアは、高速回路ブロックに電力を供給する高速回路用パッドに接続される電源ラインと、グランドパッドに接続されるグランドラインとの間に高速回路用キャパシタアレイを接続し、低速回路ブロックに電力を供給する低速回路用パッドに接続される電源ラインと、グランドパッドに接続されるグランドラインとの間に低速回路用キャパシタアレイを接続するというものである。効果としては、デカップリングキャパシタの周波数特性を改善して電源ラインの電圧低下を抑制して安定させるとともに、デカップリングキャパシタ配置の面積効率の低下を抑制した半導体装置を提供するとしている。
【００８５】
しかしこのアイデアは、電源ラインの電圧低下をマックスウエルによって確立された電磁波理論に基づいて扱っておらず、発明に係る実施の形態の半導体装置の構成図は定常状態を扱う交流回路理論に基づいている。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００８６】
解決しようとする問題点の第１１は、特許文献１１に関する。ここで開示されているアイデアは、ディジタル回路群を経由してクロック信号出力回路に電源供給を行う経路中にローパスフィルタを配置し、電源配線を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去するというものである。効果としては、内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避し、クロック信号出力回路による逓倍クロック信号の発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するディジタル回路群１７における通信ブロック１６の通信精度等を向上させるとしている。
【００８７】
しかしこのアイデアは、しかしこのアイデアは、電磁ノイズや電源変動をマックスウエルによって確立された電磁波理論に基づいて扱っておらず、作用を説明する回路図は定常状態を扱う交流回路理論に基づいている。電源配線を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去するという考え方は、原理的に電磁波理論に反し、定常状態を扱う交流回路理論に基づいている。従ってこのアイデアで電磁ノイズ問題を解決することが理論的に不可能であった。
【００８８】
解決しようとする問題点の第１２は、特許文献１２に関する。ここで開示されているアイデアは、ＬＳＩ設計において、ＬＳＩチップの回路ブロックの機能仕様情報、スタンダードセルライブラリ情報及びバイアスコンデンサ容量制約を入力処理し、前記入力された機能仕様情報をゲートレベル論理回路情報に変換し、該変換された論理ゲートに対して入力されたセルを割り当てるマッピング処理を行い、該マッピング処理された論理回路の搭載容量と前記容量制約とを比較し、前記搭載容量が容量制約より大きければ処理を終了し、前記搭載容量が容量制約以下であれば、回路ブロック中の論理ゲートを選択し、該選択された論理ゲートに対して割り当てられたセルを変更あるいは追加するというものである。効果としては、必要容量のバイパスコンデンサを、より効果的な回路ブロック内部のノイズ源近くに追加することにより、ノイズを所定の範囲内に確実に抑えるとしている。
【００８９】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っておらず、作用を説明する回路図は定常状態を扱う交流回路理論に基づいている。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００９０】
解決しようとする問題点の第１３は、特許文献１３に関する。ここで開示されているアイデアは、ディジタル回路とアナログ回路とが混載された半導体集積回路において、反転入力端子と非反転入力端子と出力端子とを有し、反転入力端子が半導体集積回路内の境界ガードバンド領域に接続され、非反転入力端子が基準電位のノードに接続された差動増幅器と、差動増幅器の出力端子と反転入力端子との間に接続された帰還用の容量とからなるノイズ低減回路を具備しているというものである。効果としては、ディジタル回路で発生したノイズ電圧をノイズ低減回路により低減する際に、基板自体が帰還ループに含まれないようにするとしている。
【００９１】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００９２】
解決しようとする問題点の第１４は、特許文献１４に関する。ここで開示されているアイデアは、半導体集積回路装置において、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチを形成しトレンチ型容量セルを形成するというものである。効果としては、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することが出来、特にノイズ発生源のすぐ近くでノイズの吸収を行うことが出来るとしている。
【００９３】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００９４】
解決しようとする問題点の第１５は、特許文献１５に関する。ここで開示されているアイデアは、半導体集積回路の基板に形成されるトリプルウェル上に形成されるディジタル回路と、ディジタル回路のウェルの電位を供給する第１のノードと、第１のノードとは独立した第２のノードと、第２のノードから入力電位を受け取る入力端と基板に基板電位を供給する出力端とを有し、基板上に形成される基板電位供給回路を含み、基板電位供給回路は入力端に実質的に直流電流が流れる直流電流経路を有さず且つ出力端に入力電位に追従する出力電位を生成するというものである。効果としては、基板及び電源に発生するノイズを効果的に低減することができるノイズ低減回路を備えた半導体集積回路を提供出来るとしている。
【００９５】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。また、アイデアの実施例は定常状態を扱う交流回路理論によって設計され、効果を確認するためのシミュレーションは定常状態を扱う交流回路理論に基づく回路シミュレータによって行われていると推測できる。従って、このアイデアによって基板及び電源に発生する数メガヘルツ以上の電磁ノイズを効果的に低減することは、理論的に不可能であった。
【００９６】
解決しようとする問題点の第１６は、特許文献１６に関する。ここで開示されているアイデアは、回路ブロックと電源ラインと接地ラインとを有する半導体チップの上に、回路ブロックに接続されるノイズ低減用コンデンサが形成されたコンデンサチップを積層して搭載する。また、コンデンサチップと半導体チップとの間にボンディングワイヤを往復して設けることにより、電源ライン又は接地ラインに接続したインダクタを形成するというものである。効果としては、半導体チップの平面サイズを増大することなく放射ノイズを効果的に低減することのできる半導体装置を提供することが出来るとしている。
【００９７】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できないため、電磁ノイズ問題を解決することが理論的に不可能であった。
【００９８】
解決しようとする問題点の第１７は、特許文献１７に関する。ここで開示されているアイデアは、電源ノイズを発生するCMＯＳ回路に対して、電源ノイズを抑制するためのＮＭＯＳトランジスタと、電圧比較器を備え、電源電圧が参照電圧よりも高ければ、ＮＭＯＳトランジスタをオンして、電源線と接地線を低抵抗で接続し、この低抵抗により共振時の電源インピーダンスが減少し、共振時の電源ノイズが減少し、一方、電源電圧が参照電圧よりも低ければ、ＮＭＯＳトランジスタをオフして、電源線と接地線を高抵抗で接続し、ＮＭＯＳトランジスタによる消費電力増加を必要最小限にするというものである。効果としては、電源ノイズを低コストで十分に低減し、電源がLC共振を起こしても電源ノイズを十分に低減する回路を提供出来るとしている。
【００９９】
しかしこのアイデアは、電源ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。また、電源ノイズの一例として挙げているＬＣ共振回路を、定常状態を扱う交流回路理論に基づいて説明して対策法を示している。また、電源線と接地線を接続するために使用するとしている抵抗は、電磁気学では電磁気学に基づく素子ではないとされている。実施例で示されている回路図は定常状態を扱う交流回路理論に基づいている。従って、このアイデアによって基板及び電源に発生する数メガヘルツ以上の電源ノイズを効果的に低減することは、理論的に不可能であった。
【０１００】
解決しようとする問題点の第１８は、特許文献１８に関する。ここで開示されているアイデアは、ノイズ発生源で発生したノイズは接地用メタル電極、コンタクトホール、Ｐ型拡散層領域、Ｐ型半導体基板の寄生抵抗を順に通過しＰ型拡散領域に到達する。Ｐ型拡散領域に到達に到達した一部のノイズは、Ｐ型半導体基板の寄生抵抗、Ｐ型拡散領域、コンタクトホール、接地用メタル電極を通過しノイズ保護対象回路に到達する。Ｐ型拡散領域に到達に到達した残りのノイズは、コンタクトホール、ガードバンド用メタル電極層、外部接続用パッドを順に通過しバイパスコンデンサに吸収されるというものである。効果としては、ノイズがアナログ回路側のメタル電極層に到達する前に低減するとしている。
【０１０１】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。アイデアに基づく電源ノイズの経路を、定常状態を扱う交流回路理論に基づいて説明している。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できない。従って、このアイデアによって電磁ノイズを効果的に低減することは、理論的に不可能であった。
【０１０２】
解決しようとする問題点の第１９は、特許文献１９に関する。ここで開示されているアイデアは、ＬＳＩチップが、クロックに同期して動作する回路を有する内部回路に外部電源電圧を供給する電源端子と、接地電位を与えるグランド端子とを備えており、さらに電源端子及び内部回路間とグランド端子及び内部回路間とに挿入され、抵抗素子とＭＯＳ容量とで構成される複数のローパスフィルタを備えている。というものである。効果としては、半導体装置から発生する不要輻射ノイズを低減できるノイズ低減回路及びそれを備えた半導体装置を提供するとしている。
【０１０３】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。アイデアに基づく電源ノイズの経路を、定常状態を扱う交流回路理論に基づいて説明している。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるバイパスコンデンサは有効に作用できない。従って、このアイデアによって電磁ノイズを効果的に低減することは、理論的に不可能であった。
【０１０４】
解決しようとする問題点の第２０は、特許文献２０に関する。ここで開示されているアイデアは、サブ電源線とサブ接地線との間に接続されるキャパシタと、メイン電源線とサブ接地線との間に接続されるキャパシタと、サブ電源線とメイン接地線との間に接続されるキャパシタとを含む電源間容量セルを設けるというものである。効果としては、内部回路の電流消費時におけるサブ電源線の電圧降下を軽減することができ、内部回路の動作安定化と動作速度の改善を図るとしている。
【０１０５】
しかしこのアイデアは、電磁ノイズをマックスウエルによって確立された電磁波理論に基づいて扱っていない。アイデアに基づく電源ノイズの経路を、定常状態を扱う交流回路理論に基づいて説明している。また、数メガヘルツ以上の周波数帯域にある電磁波に対して集中要素モデル素子であるキャパ下は有効に作用できない。従って、このアイデアによって電磁ノイズを効果的に低減することは、理論的に不可能であった。
【０１０６】
解決しようとする問題点の第は、非特許文献１に関する。多層配線構造であるInterconnectの章において、配線抵抗と配線容量の積で表されるＲＣ遅延が増加傾向であるとするロードマップが示され、この理由として配線材料の主流になりつつある銅の長さあたりの抵抗値が微細化のために増加傾向にあることを挙げている。従って、ＲＣ遅延が増加傾向を緩和するために、配線の横寸法に対する縦寸法の比であるアスペクト比（Ａ／Ｒ）を増加させることや、絶縁体の低誘電率化（low-κ化）による単位長さあたりの配線容量を低減させていくことが必要であるとしている。
【０１０７】
非特許文献１のInterconnectに関する技術的な考え方は、前記電磁気学に反している。トランジスタが励起する電磁波は絶縁体中を進行する。電磁波の遅延は誘電体の非誘電率のみに依存し、線路を構成する導体の導電率には影響を受けない。線路を構成する導体の導電率は損失係数に影響を及ぼすが、線路の構造に比べれば遙かに影響は少ない。
【０１０８】
非特許文献１のInterconnectの章に示されている多層配線構造の例においては、配線は全て単線であって伝送線路構造となっていない。このような構造においては電磁波理論にしたがうと、電磁波の放射損失が非常に大きくなると考えられる。多層配線層での損失係数を小さくするためには、導体の抵抗率を抑制するのではなくて伝送線路構造に近づける必要がある。
【０１０９】
以上のように、非特許文献１は、消費電力が少なく、電磁環境適合性が高い高性能半導体集積回路に必要な多層配線技術を提供できなかった。しかし、非特許文献１のInterconnectの章に示されている単線接続の多層配線構造が長い間使用され続けて来ている事実に注目することは重要である。
【０１１０】
アナログ回路は、回路状態の変化が比較的緩やかで始まりと終わりが明確でないことが多い。このため、特に低周波アナログ回路の設計においては、マックスウエルが確立した電磁波理論の代わりに、定常状態の回路を扱う交流回路理論を適用しても、実用上、問題が生じることはほとんど無かった。
【０１１１】
一方、アナログ回路の場合と異なり、スイッチング回路における状態の変化の始まりと終わりは明確である。スイッチング回路の状態の変化は非常に急激であり、急激な電界または磁界の変化は当然ながら大きなレベルの電磁波を励起する。スイッチング回路における電界または磁界の変化は間歇的である。さら、半導体集積回路中の約９割を占めるデータ処理回路においては、一般にスイッチングの周期は不定である。
【０１１２】
以上のようにアナログ回路とスイッチング回路は、電磁気学の観点からは大きく異なっている。しかし、スイッチング回路で構成される半導体集積回路の設計や解析には、従来からアナログ回路と同様、交流回路理論が使用されて来た。この原因の一つは、スイッチング波がひずみ波の一種とみなされて来たことに因る。
【０１１３】
フーリエ変換法によると、ひずみ波は正弦波である多数の高調波から構成されている。これらの高調波は始まりと終わりが無い多数の正弦波である。そうであるとすれば、回路上の信号を高調波毎に解析してその結果を加算すれば、スイッチング回路の解析が可能となる。このように、フーリエ変換法は、スイッチング回路またはディジタル回路の設計や解析に従来のアナログ回路に関する手法を適用する道を開いている。
【０１１４】
しかし、フーリエ変換法は数学の一手法であり、上位理論である電磁気学との整合性を確認した上で電気電子回路の設計や解析に採用されている訳ではない。従って、スイッチング回路やディジタル回路の設計や解析にフーリエ変換法を適用しているのは、前述の電気通信工学においてダランベールの波動方程式のみに依存して導体電流と導体間電圧が光速でと進行するとしているのと同様の誤りであると言える。
【０１１５】
スイッチング波形をひずみ波として扱うと、損失を有する伝送線路をスイッチング波が進行した場合に、観測結果と解析結果との間で齟齬が生じる。たとえばデューティが１／１０で繰り返し周波数が１[GHz]のスイッチング波をフーリエ変換すると振幅の１／１０の値の直流成分と1[GHz]を基本波とする高調波とに分解できる。
【０１１６】
直流電流はほとんど流さないＣＭＯＳ回路を使用する半導体集積回路内のある長さの配線または伝送線路が、１[GHz]の振幅を１／２に低下させる損失を有しているとすると、配線または伝送線路の終端でのスイッチング波の振幅は、解析結果ではほぼ１／２に低下する。しかし、スイッチング波の振幅は直流電源から供給される静電エネルギーによって維持され、配線または伝送線路の損失は静電エネルギーに作用しない。従って、伝送線路の終端で観測されるスイッチング波の振幅は減衰しないことになる。
【０１１７】
この事実は、スイッチング波をひずみ波として扱うことが誤りであることを示している。また、この事実は、フーリエ変換法に基づいて生じる群速度の概念に従う、ディジタル信号配線における信号品位（シグナルインテグリティ）に関する従来の理論には修正が必要であることを示している。すなわち、この事実は、スイッチング回路技術またはディジタル回路技術の今後の発展のためには、従来の回路理論に変わる理論が必要であることを示唆している。
【０１１８】
半導体集積回路を誤り無く高い性能で動作させるためには、電源分配回路での充分なデカップリングが必要である。電源分配回路のデカップリングが不充分であると、半導体集積回路内の回路設計や解析において、非常に広い範囲の電源分配回路も設計や解析の対象としなければならない。場合によっては対象が半導体集積回路内に止まらず、受電側のバッテリや商用電源ネットワーク、給電相手の電力ディジタル回路基板や半導体集積回路までを想定することも必要となる。これでは、設計や解析が事実上不可能になってしまう。
【０１１９】
しかし、従来のようにスイッチング波形を歪み波として扱うと、半導体集積回路内の膨大な数のトランジスタに接続されている電源分配回路にはトランジスタの数の歪み波が関係し、それぞれの歪み波には膨大な数の高調波が含まれていることになる。さらに半導体集積回路の約９割を占めるデータ処理回路のトランジスタのスイッチング周期は定まっていない。このような状態にある電源分配回路のデカップリング回路の設計や解析を行うことは、高性能コンピュータを用いても不可能である。
【０１２０】
本発明は、上記問題を根本的に解決する手段を提供することを目的の一つとしている。
【課題を解決するための手段】
【０１２１】
上記課題を解決するため、請求項１記載の発明は、半導体集積回路に係り、シリコン基板上に形成されて配置される多層配線構造を有し、該多層配線構造は多層信号配線構造と多層電源配線構造とを含み、前記多層配線構造を構成する全てまたは一部の配線が、少なくともシリコン基板上に形成されるトランジスタのゲートディレーまたは規格化立ち上がり時間と円周率の積の逆数によって求められる周波数を有する電磁波が送端から受端まで進行する間に該電磁波の振幅を１／５以下に減衰させる損失線路として設計されて成ることを特徴としている。
【０１２２】
また、請求項２記載の発明は、半導体集積回路に係り、請求項１記載の半導体集積回路において、前記多層配線構造を構成する配線の特性インピーダンスが線路上を送端から受端に向かって進行する電磁波の磁界に対する電界の比として定義され、前記多層電源配線構造上の全てまたは一部の受電パッドと前記トランジスタの全てまたは一部とを接続する電源配線の途中の一部または全てが、該電源配線から直流を受電する前記トランジスタに接続される前記多層信号配線構造を構成する信号配線の前記特性インピーダンスに対して１／５以下の前記特性インピーダンスを有する低インピーダンス損失線路となるように設計されて成ることを特徴としている。
【０１２３】
また、請求項３記載の発明は、半導体集積回路に係り、請求項１から請求項２記載の半導体集積回路において、前記損失線路が、少なくとも線路幅の方向に開放される構造であって、前記半導体集積回路中のシリコン基板上に形成されるトランジスタのゲートディレー時間と円周率の積の逆数、または立ち上がり波形の最大傾斜接線で求められる立ち上がり時間と円周率の積の逆数によって求められる周波数で定義される実効周波数において、１５０[Ω]から３５０[Ω]
の前記特性インピーダンスを有するように設計されて成ることを特徴としている。
【０１２４】
また、請求項４記載の発明は、半導体集積回路に係り、請求項１から請求項３記載の半導体集積回路において、前記損失線路が、少なくとも前記実効周波数において、１０００ [nep/m]（ネパー/メートル）以上の減衰定数を有するように設計されて成ることを特徴としている。
【０１２５】
また、請求項５記載の発明は、半導体集積回路に係り、請求項１から請求項４記載の半導体集積回路において、前記損失線路が、導体、該導体の上部に配置される比誘電率が３以下の絶縁体、および該絶縁体の上部に配置される導体で構成される積層構造、または、導体、該導体の上部に配置される絶縁体、該絶縁体の上部に配置される半導体、および該半導体の上部に配置される導体で構成される積層構造を形成するように設計されて成ることを特徴半導体、および該半導体の上部に配置される導体で構成される積層構造であることを特徴としている。
【０１２６】
また、請求項６の記載の発明は、半導体集積回路に係り、請求項１から請求項５記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、前記損失線路から見たときの反射係数を絶対値で０．９以上の負の値とする前記特性インピーダンスを有するように設計されて成ることを特徴としている。
【０１２７】
また、請求項７の記載の発明は、半導体集積回路に係り、請求項１から請求項６記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、２０[Ω] 以下の前記特性インピーダンスを有するように設計されて成ることを特徴としている。
【０１２８】
また、請求項８記載の発明は、半導体集積回路に係り、請求項１から請求項７記載の半導体集積回路において、前記低インピーダンス損失線路が、少なくとも前記実効周波数において、１００[nep/m]（ネパー/メートル）以上の減衰定数を有するように設計されて成ることを特徴としている。
【０１２９】
また、請求項９記載の発明は、半導体集積回路に係り、請求項１から請求項８記載の半導体集積回路において、前記低インピーダンス損失線路が、導体と、該導体の上部に配置される絶縁体と、該絶縁体の上部に配置される半導体と、該半導体の上部に配置される導体とで構成される積層構造を形成するように設計されて成ることを特徴としている。
【０１３０】
また、請求項１０記載の発明は、半導体集積回路に係り、請求項１から請求項９記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路を構成する前記半導体が、無機半導体または有機半導体であって１００ [S/m]以上の導電率を有するように設計されて成ることを特徴としている。
【０１３１】
また、請求項１１記載の発明は、半導体集積回路に係り、請求項１から請求項１０記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路が、半導体として、不純物濃度が１０１６[cm３]以上のＰ型またはＮ型シリコン、またはカーボングラファイト、またはドーピング処理二酸化マンガン、またはドーピング処理ポリアセン、またはポリチオフェン、またはポリピロール、またはポリフェニレンビニレン、またはテトラチアフルバレン−テトラキノジメタン（ＴＴＦ−ＴＣＮＱ）を使用した上で積層構造を形成するように設計されて成ることを特徴としている。
【０１３２】
また、請求項１２記載の発明は、半導体集積回路に係り、請求項１から請求項１１記載の半導体集積回路において、前記損失線路および前記低インピーダンス損失線路が、物理学的または化学的処理によって凹凸を形成した表面または平坦な表面に不動態処理によって酸化皮膜が形成された弁金属板と、該酸化皮膜上に形成される前記半導体の膜と、該半導体膜上に形成される金属箔とで構成される積層構造を形成するように設計されて成ることを特徴としている。
【０１３３】
また、請求項１３記載の発明は、半導体集積回路に係り、請求項１から請求項１２記載の半導体集積回路において、前記直流受電端子と前記トランジスタとの間を接続する前記多層配線構造の一部に前記低インピーダンス損失線路が使用される場合は、該低インピーダンス損失線路の一端と前記トランジスタを接続する前記損失線路が、１[mm]以下の長さとなるように設計されて成ることを特徴としている。
【発明の効果】
【０１３４】
半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、電磁波理論に忠実な多層配線構造の設計や解析を交流回路理論や電気通信工学に従う場合に比べて容易に行うことが出来る。
【０１３５】
また、半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、スイッチングの周期が不定である半導体集積回路中の約９割を占めるデータ処理回路を、電磁波理論基づいて設計または解析することが可能となる。
【０１３６】
また、半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、デカップリングコンデンサを必要としないため、電源分配回路の設計を非常に容易に行うことが出来る。
【０１３７】
また、半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、タイミング設計や信号品位設計を、従来とほぼ同様の手法で従来に比べて高い精度で行うことが出来る。
【０１３８】
また、半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、タイミング設計を、従来とほぼ同様の手法で従来に比べて高い精度で行うことが出来る。
【０１３９】
また、半導体集積回路に孤立電磁波コンセプトに従う本発明を適用すると、高速情報処理を可能にする目的で半導体集積回路中のチップ横断配線に使用されるリピータの使用を不要とする。
【０１４０】
孤立電磁波コンセプトに基づく本発明を適用すると、半導体集積回路を電磁波理論に基づいて設計する場合に不可欠であった整合終端が不要となる。
【発明を実施するための最良の形態】
【０１４１】
以下、本発明に係る  最良の実施形態について、図面を参照して詳細に説明する。
【０１４２】
（実施の形態１）
図４は、損失線路構造の一例である。
【０１４３】
図４において、損失線路は、導体９及び比誘電率が３以下の絶縁体１１で構成されている。
【０１４４】
図５は、損失線路構造および低インピーダンス損失線路構造の一例である。
【０１４５】
図５において、低インピーダンス損失線路および損失線路は、導体９、半導体１０、絶縁体１１、及びと導体または弁金属１２で構成されている。
【０１４６】
図６は、半導体集積回路の半導体基板１８および半導体基板上の多層配線構造１９の断面構造の一例である。
【０１４７】
図６において、半導体集積回路の半導体基板１８および半導体基板上の多層配線構造１９の断面構造は、半導体基板１８、損失線路、及び低インピーダンス損失線路で構成されている。
【０１４８】
図７は、半導体基板上の多層配線構造１９中の多層電源配線構造２０の一例である。
【０１４９】
図７において、多層電源配線構造は４層に格子状に配置された低インピーダンス損失線路１３と、半導体パッケージに接続するためのパッド２１とで構成されている。半導体基板１８に最も近い層に配置されている低インピーダンス損失線路１３は最も細く、同一層内で平行に、かつ正極の金属面と負極の金属面が交互に表面となるように配置される。
【０１５０】
図７において、半導体基板１８に２番目に近い層に配置されている低インピーダンス損失線路１３は、半導体基板１８に最も近い層に配置されている低インピーダンス損失線路１３と同じ幅でこれらに直交する方向に配置され、同一層内で平行に、かつ正極の金属面と負極の金属面が交互に表面となるように配置される。
【０１５１】
図７において、半導体基板１８に３番目に近い層に配置されている低インピーダンス損失線路１３は、半導体基板１８に２番目に近い層に配置されている低インピーダンス損失線路１３よりやや幅が広くこれらに直交する方向に配置され、同一層内で平行に、かつ正極の金属面と負極の金属面が交互に表面となるように配置される。
【０１５２】
図７において、半導体基板１８に最も遠い層に配置されている低インピーダンス損失線路１３は、半導体基板１８に３番目に近い層に配置されている低インピーダンス損失線路１３よりさらに幅が広くこれらに直交する方向に配置され、同一層内で平行に、かつ正極の金属面と負極の金属面が交互に表面となるように配置される。半導体基板１８に最も遠い層に配置されている低インピーダンス損失線路１３の半導体基板１８に対して反対側の面には、半導体パッケージに接続するためのパッド２１が配置されている。
【０１５３】
図８は、図７の多層電源配線構造のＡ−Ａ方向から見た断面構造の一例である。また、図９は、図７の多層電源配線構造のＢ−Ｂ方向から見た断面構造の一例である。
【０１５４】
図１０は、オンチップインバータに関する等価回路の一例である。
【０１５５】
図１０において、オンチップインバータは、直流電源１、オンチップインバータ３、オンチップインバータ３を構成するＰチャネルMOS FET５、オンチップインバータ３を構成するＮチャネルMOS FET６、低インピーダンス損失線路１３，損失電源線路１４、および損失信号線路１５から構成されている。図１０において、損失電源線路１４と損失信号線路１５の特性インピーダンスは等しいと仮定する。
【０１５６】
図１１は、損失線路上のＣ点とＤ点の孤立電界波と、孤立電界波の尖頭部の包絡曲線の一例である。孤立電磁波の尖頭部の包絡曲線は、式（１２）の指数項から求まる減衰曲線となる。
【０１５７】
孤立電磁波の尖頭部が式（１２）の指数項で減衰するときの孤立電界波による線路の長さ方向の電位の変化は、電界の減衰特性に依存すると考えられ、次式から求められる。
【０１５８】
【数１５】
2009252751.tif 000017
【０１５９】
式（１５）は、孤立電界波が減衰線路を進行中に減衰線路の電位を上昇させる能力が減少することを静電エネルギーが補い、結果的に孤立電界波が減衰線路を進行中の減衰線路の電位が、一定値に保たれることを意味する。
【０１６０】
図１０において、オンチップインバータがオンすると、Ｃ点に、図１１に示す負の極性を有するＮチャネルMOS FET６のゲートディレーに相当する期間に孤立電磁波が励起される。励起された孤立電磁波を構成する孤立電界波７は、式（１４）で定義される波長λｓを維持しつつ、図１１に示す先頭部の包絡曲線１６に沿って振幅を減少させながら損失信号線路１５中を進行しＤ点に到達する。
【０１６１】
このとき、孤立電界波７は、包絡曲線１６のような指数的に減少する電界を発生させつつＡ点に到達すると考えることが出来る。指数的に減衰する電界は、式（２）に従うと、孤立電界波の減衰分を補う形の電界を発生させる。この電界は静電界であって、孤立電界波が減衰線路上に図１０における直流電源１から低インピーダンス損失線路１３を通して静電エネルギーを引き出すことによって生じる。孤立電磁波は静電界を線路上に分布させつつ損失信号線路１５の電位をＣ点からＤ点まで一定に保ちつつ進行する。  
【０１６２】
Ｄ点に到達した孤立電界波７は、図１２に示すように非常に低い振幅になっているが、孤立電磁波は、前記静電エネルギーを引き出すことによりＤ点に到達するまで損失信号線路１５の電位をＥ／２ [V]に低下させることが出来る。
【０１６３】
Ｄ点にはインバータ３を構成するＰチャネルMOS FET５およびＮチャネルMOS FET６のゲートが接続されている。ゲートは絶縁体によりＰチャネルMOS
FET５およびＮチャネルMOS FET６のドレインおよびソースと直流的に分離されている。このため、Ｄ点に到達した孤立電磁波は変位電流または電束電流の考え方に従って絶縁体を透過するが、孤立電磁波が引き出してきた静電エネルギーは絶縁体を透過できないので、損失信号線路１５上の電位の上昇はゲートまでで停止する。
【０１６４】
損失信号線路１５上の電位がＰチャネルMOS FET５およびＮチャネルMOS FET６のゲートを上昇する間での期間は、図１０における直流電源１から損失信号線路１５に対して静電エネルギーが供給される。このときの直流電源１からから低インピーダンス損失線路１３を通して供給される電流は定常電流であって、損失信号線路１５上の電位を損失信号線路１５の特性インピーダンスで割った値である。Ｄ点を振幅が減衰した孤立電磁波が通過する際に、変位電流または電束電流が観測されるが、これは孤立電磁波が保有する電磁波エネルギーすなわちポインチングベクトルによるものであるので、直流電源１から供給される定常電流には含まれない。
【０１６５】
インバータ３を構成するＰチャネルMOS FET５およびＮチャネルMOS FET６のゲートおよび相互接続配線の構造や材料は、一般に多層配線層の構造や材料と類似しているので、多層配線層とほぼ同様の損失と特性インピーダンスを有していると考えることが出来る。従ってＰチャネルMOS
FET５およびＮチャネルMOS FET６のゲートを透過した振幅のかなり小さい孤立電磁波はそのほとんどがインバータ３中で熱になって消滅してしまうと考えられる。以上の経過をたどって、損失信号線路１５は定常状態になる。
【０１６６】
図１０において、オンチップインバータがオンするとＣ点と同時に、Ｂ点に図１２に示す正の極性を有するＰチャネルMOS FET５のゲートディレーに相当する期間に孤立電磁波が励起される。励起された孤立電磁波を構成する孤立電界波７は、式（１４）で定義される波長λｓを維持しつつ、図１２に示す先頭部の包絡曲線１６に沿って振幅を減少させながら損失電源線路１４中を進行しＡ点に到達する。
【０１６７】
このとき、孤立電界波７は、包絡曲線１６のような指数的に減少する電界を発生させつつＡ点に到達すると考えることが出来る。指数的に減衰する電界は、式（２）に従うと、孤立電界波の減衰分を補う形の電界を発生させる。この場合は孤立電界波が減衰線路上で静電エネルギーを消費させて損失電源線路１４の電位をＥ／２ [V]に低下させつつ、損失電源線路１４上をＡ点に向かって進行する。  
【０１６８】
Ａ点には入力インピーダンスが非常に小さい低インピーダンス損失線路１３が接続されている。孤立電界波７がＡに到達すると、反射して極性を反転させ、損失電源線路１４の電位をＥ[V]に戻しつつてＢ点まで進む。孤立電界波７がＢ点に到達した時点で、オンチップインバータ３を構成するＰチャネルMOS FET５がオンを維持していると、孤立電界波７は
損失信号線路１５上のＣ点を通ってＤ点に向かう。
【０１６９】
Ｄ点に到達したときの孤立電界波７の振幅は非常に小さくなっているが損失信号線路１５の電位をＤ点に到達するまで、Ｅ[V]に上昇させるエネルギーを、図１０における直流電源１から低インピーダンス損失線路１３を通して引き出しながら進行する。孤立電界波７がＤ点に到達した以降の様子は、Ｃ点に励起された孤立電磁波７がＤ点に到達するまでの前述の様子と同様である。
【０１７０】
図１３は、損失電源線路１４上のＡ点の時間軸上で表した線路上の電位曲線８の一例である。図１４は、損失電源線路１４上のＢ点の時間軸上で表した線路上の電位曲線８の一例である。図１５は、損失信号線路１５上のＣ点の時間軸上で表した線路上の電位曲線８の一例である。図１６は、損失信号線路１５上のＤ点の時間軸上で表した線路上の電位曲線８の一例である。電流については前述の通りであって図は省略した。
【０１７１】
図１３から図１６において、ｔ１は、損失信号線路１５上のＣ点に励起された孤立電磁波がＤ点に到達するまでの時間である。ｔ２は、損失電源線路１４上のＢ点に励起された孤立電磁波がＡ点で反射してＢ点に戻るまでの時間である。ｔ３は、損失電源線路１４上のＢ点に励起された孤立電磁波がＡ点で反射して、Ｂ点およびＣ点を経て損失信号線路１５上のＤ点に到達するまでの時間である。
【０１７２】
図１６から、損失信号線路１５上のＤ点の信号波形の立ち上がり時間は、損失信号線路１５や損失電源線路１４の損失または減衰定数に無関係であること、および、波源であるオンチップインバータ３を構成するＰチャネルMOS FET５のゲートディレーまたは立ち上がり時間と、ＰチャネルMOS FET５と低インピーダンス損失線路１３との間に接続されている損失電源線路１４の長さに依存していることが判る。
【０１７３】
図１１および図１２から、送端における隣接配線との間隔を広くすれば、受端における隣接配線との間隔が狭くてもクロストークが防止できることが判る。
【０１７４】
次に、図６のような構成で低インピーダンス損失線路１３を使用した多層配線構造１９中の多層電源配線構造２０の電源デカップリングの効果を、図１０の等価回路を使用して本実施例で検証する。
【０１７５】
半導体集積回路内の多層配線構造のインターコネクトの特性インピーダンスは、オンチップインターコネクトが線路構造ではないので周囲の絶縁体の固有インピーダンスにほぼ等しいと考えられ、前記絶縁体の比誘電率は３.２前後であるので約２００[Ω]と想定する。
【０１７６】
また、オンチップインバータのハイレベル受信信号は電源電圧の０.７前後以上である必要があり、オンチップインバータが励起する孤立電磁波を低インピーダンス損失線路１３の端で出来るだけ反射させて電源分配回路への電磁波の漏洩を抑止する必要がある。以上の理由で、図１０に示す低インピーダンス損失線路１３の特性インピーダンスＺ１を１０[Ω]として設計する。
【０１７７】
図１１に示す低インピーダンス損失線路を多層電源配線構造２０に適用する場合の低インピーダンス損失線路の減衰定数は、シリコン基板上に形成されるトランジスタのゲートディレーまたは規格化立ち上がり時間と円周率の積の逆数によって求められる最高動作周波数における値である。ここではこの周波数を２００[MHz]とする。低インピーダンス損失線路の減衰定数が線路内部の損失のみで決まる場合は、オンチップインバータが励起し低インピーダンス損失線路内に侵入する孤立電磁波は低インピーダンス損失線路内で熱消費され、減衰定数が十分な値であれば半導体集積回路内外への多層電源配線構造２０を経由する電磁波の漏洩がほぼ抑止される。
【０１７８】
Ｚ１の特性インピーダンスを有する損失線路が、図５に示す積層構造である場合において、前記絶縁体の導電率を無限大、前記半導体の導電率をσＰとすると、絶縁体中を進行するインピーダンスＺ１を有する電磁波の一部が固有インピーダンスＺＰを有する半導体中に侵入する。該半導体中に進行中にした電磁波はＴＥＭ波以外の通信に役立たない電磁波であって全てが損失となる。半導体の導電率を実際に損失に関わる割合で修正したものを半導体の実効導電率と定義すると、実効導電率σ
Ｐ１は次式から求めることができる。
【０１７９】
【数１６】
2009252751.tif 000018
【０１８０】
実効導電率がσ Ｐ１のときの減衰定数αＰ１は次式から求めることが出来る。
【０１８１】
【数１７】
2009252751.tif 000019
【０１８２】
図５に示す積層構造の低インピーダンス損失線路を多層電源配線構造２０に適用する場合において、絶縁体１１の比誘電率を３.２、絶縁体１１中を進行するＴＥＭ波の特性インピーダンスをＺ１、絶縁体１１の導電率を無限大、半導体１０の導電率σ Ｐを２０[S/m]としたときの、２００[GHz]における絶縁体１１と半導体１０との実効導電率σ
Ｐ１を式（１５）から求めると、約１１[S/m]となる。さらにこのときの減衰定数αＰ1を式（１６）から求めると、約６４０ [nep/m]となる。
【０１８３】
約６４０ [nep/m]の減衰定数と１０ [Ω]の特性インピーダンスを有する、長さが１０[mm]の低インピーダンス損失線路が、被測定デバイス（DUT)として５０[Ω]の特性インピーダンスを有する線路に接続されたときの、２００[GHz]における低インピーダンス損失線路の透過係数（S２１）は式（１２）から求められ、約-５８[dB]となる。この値は電源デカップリング性能としてはほぼ十分な値である。 なお、式（１２）中のＳ１１は式（１１）から求めることが出来る。
【０１８４】
さらに、本実施例において、半導体１０の導電率σ Ｐを３０[S/m]とすると、２００[GHz]における低インピーダンス損失線路の透過係数（Ｓ２１）は-８６[dB]となり、導電率が２０[S/m]の場合に対して改善される。導電率２０[S/m]または３０[S/m]は、例えば、シリコン中に１０１３[cm-３]から１０１４[cm-３]程度の不純物をドーピングすることによって実現できる。
【０１８５】
次に本実施例に示した長さが１０[mm]の低インピーダンス損失線路を多層電源配線構造に適用した場合の電源分配回路からの電磁波漏洩レベルを試算する。
【０１８６】
２００[GHz]における低インピーダンス損失線路の透過係数Ｓ２１は前記値の-５８[dB]とする。最悪の場合を想定し、低インピーダンス損失線路が多層電源配線構造のチップ側に近い第１層のみに使用され、他の層は従来通り特性インピーダンスが２００[Ω]と推定される電源メッシュ導体に接続されているとすると、低インピーダンス損失線路と電源メッシュ導体との間の反射係数Ｓ１１は、式（１１）から-０.９０５となり、低インピーダンス損失線路に侵入した孤立電磁波の０.０８５が電源メッシュ導体に漏洩すると考えられる。
【０１８７】
半導体集積回路の消費電力を１００[W]とし全てがオンチップインバータの孤立波の励起のために使用されているとする。このときの低インピーダンス損失線路に向かうエネルギーは５７[mW]となる。低インピーダンス損失線路を透過してオンチップ電源メッシュ経由で電源に向かうエネルギーの最大値は４.９[mW]となる。この内の０.１％が大気中に放射され、放射するまでの過程で多くの箇所で反射を繰り返すことによってその０.１％のエネルギーが２３０[MHz]から１[GHz]の間の１つの周波数に存在すると仮定すると、そのエネルギーは４.９[nW]となる。
【０１８８】
この量の線形電磁波がアンテナから放射されたときの１０[m]の距離での電界強度Eは、IEC CISPR 16-2-3に示されている次式から求めることが出来る。
【０１８９】
【数１８】
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【０１９０】
式(１７)からこのときの１０[m]の距離での電界強度Ｅを求めると、３３.８[dBμV/m]となる。この値はＶＣＣI（ＣISＰR） 規格のクラスＡの許容値を１３.２[dBμV/m]、クラスＢの許容値を３.２[dBμV/m]下回る。
【０１９１】
ＥＭＣ問題に対する電源分配回路からの電磁漏洩の影響度は、そのほかの回路からの影響に対して２桁以上高いことが判っているので、特にＥＭＣ対策部品や電磁シールド材を使用しなくても、情報技術装置等におけるＥＭＣ問題はほぼ解消されると考えられる。
【０１９２】
（実施の形態２）
本実施の形態は、低インピーダンス損失線路の試作結果の一例である。
【０１９３】
図１７は、試作した低インピーダンス損失線路の構造の一例である。低インピーダンス損失線路は、導体９、弁金属１２、絶縁体１１、半導体１０、および導電性接着剤１７とで構成され、弁金属１２は図１７に示すように線路長方向に引き出されている。引き出された弁金属１２の線路長方向の両端が陽極端子となり、導体９の線路長方向の両端が負極端子となる。
【０１９４】
試作した低インピーダンス線路は、線路部の幅が１[mm]で長さが１６[mm]を有するエッチング処理が施されたアルミニウム薄膜が弁金属１２として使用されている。アルミニウム薄膜のエッチング部に化成処理によって形成された約１０[nm]の厚さの酸化アルミニウム被膜が絶縁体１１に相当している。アルミニウム薄膜のエッチング部分に化学重合によって付着させたポリピロールが半導体１１に相当し、厚さは約2.5μmである。ポリピロールの上に約３０[μm]の厚さに塗布されたカーボングラファイトとカーボングラファイトの上に塗布された熱硬化性銀ペーストが導電性接着剤１７に相当する。導電性接着剤１７によって幅が１[mm]で長さが１６[mm]の銅板が接着されおりこれが導体９に相当する。このような構成の低インピーダンス損失線路の特性インピーダンスは電磁界シミュレーション結果から約20mΩと推定される。
【０１９５】
半導体として使用するポリピロールの導電率を３０００[S/m]、絶縁体酸化アルミニウムの比誘電率を１０としたときの本実施例の低インピーダンス損失線路部品内の低インピーダンス損失線路の透過係数（S21）は、式（５）、式（６）、式（７）、および式（８）を使用して前記実施の形態（１）と同様に求められ、１００[MHz]で−１２９[dB]、１[GHz]で−２７１[dB]となる。これは線路長が１６[mm]の場合であるが、線路長が４[mm]の場合のS21は、同様にして、１００[MHz]で-53[dB]、1GHzで-89[dB]となる。
【０１９６】
図１８は、試作した低インピーダンス損失線路の透過 (S２１) 特性の一例である。図１８には、低インピーダンス損失線路部分の長さを４[mm]、８[mm]、１６[mm]および２４[mm]としたときの特性を示している。これらの特性は、式（５）、式（６）、式（７）、および式（８）から得られる特性と大略一致する。実測と計算結果間に生じる差異は、アルミニウム薄膜のエッチング部の構造が非常に複雑であるためである。
【０１９７】
図１８において、たとえば１[GHz]においては、線路部の長さが４[mm]の場合でS２１が−８６[dB]であって、比較のために示している0.1μFおよび1μFのチップセラミックコンデンサの値より約７０[dB]小さい。これはチップセラミックコンデンサに比べて３０００倍のデカップリング性能を有することを意味する。１[GHz]における、８[mm]、１６[mm]および２４[mm]の長さの場合のS２１は高性能ネットワークアナライザの測定限界を超えるほど小さい。
【産業上の利用可能性】
【０１９８】
この発明は、半導体集積回路の電磁波理論に基づく高精度の設計や解析を、フーリエ変換法を使用せずに単一周波数の正弦波またはソリトンの一種である孤立電磁波の作用に基づいて容易に行うことを可能とする。また、本発明は、半導体集積回路の内部や外部での電磁干渉を実用上無視出来る程度まで減少させることが出来る。また、本発明は半導体集積回路が電磁干渉問題を発生させないため、ディジタル機器の小型軽量化を可能とする。また、本発明は、半導体集積回路中のチップ横断配線に使用されるリピータの使用を不要とする。またな本発明は電源分配構造への電磁波の漏洩を抑止するので省エネルギーを可能とする。
【図面の簡単な説明】
【０１９９】
【図１】図１は、オンチップインバータに関する等価回路の一例である。
【図２】図２は、負荷側の線路上の電界波形と電位波形の一例である。
【図３】図３は、電源供給側の線路上の電界波形と電位波形の一例である。
【図４】図４は、損失線路構造の一例である。
【図５】図５は、損失線路構造および低インピーダンス損失線路構造の一例である。
【図６】図６は、半導体集積回路の半導体基板および半導体基板上の多層配線構造の断面構造の一例である。
【図７】図７は、半導体基板上の多層配線構造中の多層電源配線構造の一例である。
【図８】図８は、図６の多層電源配線構造のＡ−Ａ方向から見た断面構造の一例である。
【図９】図９は、図６の多層電源配線構造のＢ−Ｂ方向から見た断面構造の一例である。
【図１０】図１０は、オンチップインバータに関する等価回路の一例である。
【図１１】図１１は、損失信号線路１５上のＣ点とＤ点の孤立電界波と、孤立電界波の尖頭部の包絡曲線の一例である。
【図１２】図１２は、損失電源線路１４上のＢ点とＡ点の孤立電界波と、孤立電界波の尖頭部の包絡曲線の一例である。
【図１３】図１３は、損失電源線路１４上のＡ点の時間軸電位波形の一例である。
【図１４】図１４は、損失電源線路１４上のＢ点の時間軸電位波形の一例である。
【図１５】図１６は、損失信号線路１５上のＣ点の時間軸電位波形の一例である。
【図１６】図１６は、損失信号線路１５上のＤ点の時間軸電位波形の一例である。
【図１７】図１７は、試作した低インピーダンス損失線路の構造の一例である。
【図１８】図１８は、試作した低インピーダンス損失線路の透過 (S２１) 特性の一例である。
【符号の説明】
【０２００】
1       
直流電源
2       
伝送線路
3       
オンチップインバータ
4       
受信回路
5       
ＰチャネルMOS FET
6       
ＮチャネルMOS FET
7       
孤立電界波
8       
線路上の電位曲線
9       
導体
10   
半導体
11   
絶縁体
12   
導体または弁金属
13   
低インピーダンス損失線路
14   
損失電源線路
15   
損失信号線路
16   
孤立電界波の尖頭部の包絡曲線
17   
導電性接着剤
18   
半導体基板
19   
多層配線構造
20   
多層電源配線構造
21   
パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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