(57)【要約】【課題】ＥＬパネルにおける輝度のバラつきを減少させることができるようにする。【解決手段】画素１０１の基板には、露光処理により第１の金属層Ｍ１と第２の金属層Ｍ２とが下から積層されている。左図のＡが、従来の画素１０１のレイアウト例である。右図のＢが、本発明が適用される画素１０１のレイアウト例である。枠５２に示されるように、ソース３１ｓ側の第２の金属層Ｍ２のうち、ゲート３１ｇを形成している第１の金属層Ｍ１と重なっている部分の面積は、本発明（右図のＢ）の方が従来（左図のＡ）よりも小さくなっている。よって、フィールドスルー電圧降下量が従来の画素よりも小さくなりひいては、画素の各輝度のバラつき度合いも減少させることができるのである。本発明は、例えばＥＬパネルに適用可能である。【選択図】図１７
2009288625.tif 000002
【特許請求の範囲】
【請求項１】
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量と
を備え、
前記サンプリング用トランジスタのゲートとして機能する第１の金属層と、前記サンプリング用トランジスタのソースとして機能する第２の金属層とのうちの積層される部分が、所定の面積以下に形成されている
電子回路。
【請求項２】
前記第２の金属層には、さらに、前記サンプリング用トランジスタのドレインとして機能する第１部分が、前記サンプリング用トランジスタのソースとして機能する第２部分とは離間して形成されており、
前記第２部分は、前記第１部分と対向している線の長さが一定以下になるように形成されている
請求項１に記載の電子回路。
【請求項３】
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量と
を有する画素回路
を含むパネルであって、
前記画素回路においては、
前記サンプリング用トランジスタのゲートとして機能する第１の金属層と、前記サンプリング用トランジスタのソースとして機能する第２の金属層とのうちの積層される部分が、所定の面積以下に形成されている
パネル。
【請求項４】
前記第２の金属層には、さらに、前記サンプリング用トランジスタのドレインとして機能する第１部分が、前記サンプリング用トランジスタのソースとして機能する第２部分とは離間して形成されており、
前記第２部分は、前記第１部分と対向している線の長さが一定以下になるように形成されている
請求項３に記載のパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路およびパネルに関し、パネルにおける輝度のバラつきを抑制することができるようになった電子回路およびパネルに関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ（Electro Luminescent）デバイスを用いた平面自発光型のパネル（以下、ＥＬパネルと称する）の開発が近年盛んになっている（特許文献１乃至５参照）。
【０００３】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＥＬパネルでは、画素ごとの輝度のバラつきがあり、このため、ユーザの目にはムラとなって表れてしまう恐れもある、という問題があった。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、ＥＬパネルにおける輝度のバラつきを抑制することができるようにするものである。
【課題を解決するための手段】
【０００６】
本発明の一側面の電子回路は、ダイオード特性を有し、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量とを備え、前記サンプリング用トランジスタのゲートとして機能する第１の金属層と、前記サンプリング用トランジスタのソースとして機能する第２の金属層とのうちの積層される部分が、所定の面積以下に形成されている。
【０００７】
前記第２の金属層には、さらに、前記サンプリング用トランジスタのドレインとして機能する第１部分が、前記サンプリング用トランジスタのソースとして機能する第２部分とは離間して形成されており、前記第２部分は、前記第１部分と対向している線の長さが一定以下になるように形成されている。
【０００８】
本発明の一側面のパネルは、ダイオード特性を有し、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量とを有する画素回路を含むパネルであって、前記画素回路においては、前記サンプリング用トランジスタのゲートとして機能する第１の金属層と、前記サンプリング用トランジスタのソースとして機能する第２の金属層とのうちの積層される部分が、所定の面積以下に形成されている。
【０００９】
前記第２の金属層には、さらに、前記サンプリング用トランジスタのドレインとして機能する第１部分が、前記サンプリング用トランジスタのソースとして機能する第２部分とは離間して形成されており、前記第２部分は、前記第１部分と対向している線の長さが一定以下になるように形成されている。
【発明の効果】
【００１０】
以上のように、本発明によれば、輝度のバラつきを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、有機ＥＬデバイスを用いたパネル（以下、ＥＬパネルと称する）の基本となる構成と動作について図１乃至図１２を参照して説明する。
【００１２】
図１は、基本となるＥＬパネルの構成例を示すブロック図である。
【００１３】
図１のＥＬパネル１００は、Ｎ×Ｍ個の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。ここで、Ｎ，Ｍは、相互に独立する整数値を示している。
【００１４】
また、ＥＬパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１５】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍ、映像信号線ＤＴＬ１０−１乃至１０−Ｎ、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、画素１０１、または電源線ＤＳＬ１０と称する。
【００１６】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。
【００１７】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。
【００１８】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。
【００１９】
図１のように構成されるＥＬパネル１００に、ソースドライバおよびゲートドライバとからなるドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などを付加したものが表示装置となる。ＥＬパネル１００を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
【００２０】
図２は、図１に示されたＥＬパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１の拡大図である。即ち、図２は、画素１０１の詳細な構成例を示したブロック図である。
【００２１】
なお、図２において画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、図１から明らかなように、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）となる。
【００２２】
図２の画素１０１は、書き込み用トランジスタ３１、駆動用トランジスタ３２、蓄積容量３３、および発光素子３４を有する。書き込み用トランジスタ３１のゲート３１ｇは走査線ＷＳＬ１０と点ＷＳにおいて接続される。書き込み用トランジスタ３１のドレイン３１ｄは映像信号線ＤＴＬ１０と接続される。書き込み用トランジスタ３１のソース３１ｓが駆動用トランジスタ３２のゲート３２ｇと接続される。
【００２３】
駆動用トランジスタ３２のソース３２ｓとドレイン３２ｄのうちの、一方が発光素子３４のアノードに接続され、他方が電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動用トランジスタ３２のゲート３２ｇと発光素子３４のアノードの間に接続される。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３５に接続される。
【００２４】
書き込み用トランジスタ３１および駆動用トランジスタ３２は、本実施の形態では、いずれもＮチャネル型トランジスタとして構成されており、アモルファスシリコンで作成できる。ここで、アモルファスシリコンは、低温ポリシリコンよりも安価に作成することができる。よって、画素回路全体の製造コストをより一段と下げることができるようになる。
【００２５】
発光素子３４は、供給される電流値Ｉｄｓに応じた階調の発光を行う。即ち、発光素子３４が、電流発光素子としての有機ＥＬ素子として機能する。
【００２６】
以上のように構成される画素１０１において、書き込み用トランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。即ち、蓄積された電荷に応じた所定電圧が、蓄積容量３３に保持されることになる。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じた駆動電流Ｉｄｓを発光素子３４に流す。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００２７】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能である。閾値補正機能の発揮により、ＥＬパネル１００の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００２８】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００２９】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能である。ブーストラップ機能の発揮により、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧Ｖｇｓを一定に維持することが出来る。
【００３０】
なお、閾値補正機能、移動度補正機能、およびブートストラップ機能については、後述する図７、図１１、および図１２などでも説明する。
【００３１】
図３は、画素１０１の動作を説明するタイミングチャートである。
【００３２】
図３は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３３】
図３において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００３４】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾電圧補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００３５】
閾値補正準備期間Ｔ2では、時刻ｔ1において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、書き込み用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の低電位Ｖｓｓにリセットされる。
【００３６】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓとの間に接続された蓄積容量３３に書き込まれる。
【００３７】
時刻ｔ5から時刻ｔ7までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１０の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００３８】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量３３に保持された電圧から差し引かれる。
【００３９】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。
【００４０】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００４１】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図３において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【００４２】
以上のようにして、画素１０１の構成を有するＥＬパネル１００では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。
【００４３】
図４乃至図１２を参照して、画素１０１の動作についてさらに詳細に説明する。
【００４４】
図４は、発光期間Ｔ1の画素１０１の状態を示している。
【００４５】
発光期間Ｔ1では、書き込み用トランジスタ３１がオフ（走査線ＷＳＬ１０の電位が低電位）、かつ電源線ＤＳＬ１０の電位が高電位Ｖｃｃとなっており、駆動用トランジスタ３２が駆動電流Ｉｄｓを発光素子３４に供給している。このとき駆動用トランジスタ３２は飽和領域で動作するように設定されているため、発光素子３４に流れる駆動電流Ｉｄｓは、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓに応じて次式（１）で表される値をとる。
【数１】
2009288625.tif 000003
・・・（１）
【００４６】
式（１）において、μは移動度を示し、Ｗはゲート幅を表し、Ｌはゲート長を表し、Ｃｏｘは単位面積あたりのゲート酸化膜容量を示す。また、Ｖｇｓは、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧（ゲートソース間電圧）であり、Ｖｔｈは、駆動用トランジスタ３２の閾値電圧である。なお、飽和領域とは、（Ｖｇｓ−Ｖｔｈ＜Ｖｄｓ）の条件を満たした状態をいう（Ｖｄｓは、駆動用トランジスタ３２のソース３２ｓとドレイン３２ｄ間の電圧）。
【００４７】
そして、閾値補正準備期間Ｔ2の最初の時刻ｔ1において、図５に示すように、電源スキャナ１０５は、電源線ＤＳＬ１０の電位を高電位Ｖｃｃ（第１電位）から低電位Ｖｓｓ（第２電位）に切換える。このとき電源線ＤＳＬ１０の電位Ｖｓｓが発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和よりも小さければ（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ）発光素子３４は消光し、駆動用トランジスタ３２の電源線ＤＳＬ１０と接続された側がソース３２ｓとなる。また、発光素子３４のアノードは電位Ｖｓｓに充電される。
【００４８】
次に、図６に示すように、時刻ｔ2において、水平セレクタ１０３が映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓにした後、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換えることより、書き込み用トランジスタ３１をオンにする。これにより、駆動用トランジスタ３２のゲート電位ＶｇはＶｏｆｓとなり、ゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとる。ここで、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓである（Ｖｏｆｓ−Ｖｓｓ）は、次の閾値補正期間Ｔ3で閾値補正動作を行うため、閾値電圧Ｖｔｈよりも大である（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）必要がある。逆に言うと、（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）の条件を満たすように、電位ＶｏｆｓおよびＶｓｓが設定される。
【００４９】
そして、閾値補正期間Ｔ3の最初の時刻ｔ4において、図７に示すように、電源スキャナ１０５が電源線ＤＳＬ１０の電位を低電位Ｖｓｓから高電位Ｖｃｃに切換えると、駆動用トランジスタ３２の発光素子３４のアノードと接続されている側がソース３２ｓとなり、図７において１点鎖線で示されるように電流が流れる。
【００５０】
ここで、発光素子３４は、等価的にダイオード３４Ａと寄生容量をＣｅｌとする蓄積容量３４Ｂで表すことができ、発光素子３４のリーク電流が駆動用トランジスタ３２に流れる電流よりもかなり小さい（Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌを満たす）という条件の下では、駆動用トランジスタ３２に流れる電流は蓄積容量３３と３４Ｂを充電するために使用される。発光素子３４のアノード電位Ｖｅｌ（駆動用トランジスタ３２のソース電位Ｖｓ）は、図８に示されるように、駆動用トランジスタ３２を流れる電流に応じて上昇する。所定時間経過後、駆動用トランジスタ３２のゲートソース間電圧ＶｇｓがＶｔｈという値をとる。また、このときの発光素子３４のアノード電位Ｖｅｌは（Ｖｏｆｓ−Ｖｔｈ）である。ここで、発光素子３４のアノード電位Ｖｅｌは、発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和以下となっている（Ｖｅｌ＝（Ｖｏｆｓ−Ｖｔｈ）≦（Ｖｃａｔ＋Ｖｔｈｅｌ））。
【００５１】
その後、時刻ｔ5において、図９に示されるように、走査線ＷＳＬ１０の電位が高電位から低電位に切替えられ、書き込み用トランジスタ３１がオフして閾値補正動作（閾値補正期間Ｔ3）が完了する。
【００５２】
続く書き込み＋移動度補正準備期間Ｔ4の時刻ｔ6において、水平セレクタ１０３によって、映像信号線ＤＴＬ１０の電位が、基準電位Ｖｏｆｓから、階調に応じた信号電位Ｖｓｉｇに切換えられた（図９）後、書き込み＋移動度補正期間Ｔ5に入り、図１０に示されるように、時刻ｔ7において、走査線ＷＳＬ１０の電位が高電位に設定されることで書き込み用トランジスタ３１がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動用トランジスタ３２のゲート電位Ｖｇは、書き込み用トランジスタ３１がオンしているため信号電位Ｖｓｉｇとなるが、書き込み用トランジスタ３１には電源線ＤＳＬ１０からの電流が流れるため、駆動用トランジスタ３２のソース電位Ｖｓは、時間とともに上昇していく。
【００５３】
駆動用トランジスタ３２の閾値補正動作は既に完了している。よって、式（１）の右辺の（Ｖｇｓ−Ｖｔｈ）2の項は、（Ｖｇｓ−Ｖｔｈ）2＝｛（Ｖｓｉｇ−（Ｖｏｆｓ−Ｖｔｈ））−Ｖｔｈ｝2＝（Ｖｓｉｇ−Ｖｏｆｓ）2となり、閾値電圧Ｖｔｈの項の影響はなくなるので、駆動用トランジスタ３２が流す電流Ｉｄｓは、移動度μを反映したものとなる。具体的には、図１１に示されるように、移動度μが大きい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは大きくなり、ソース電位Ｖｓの上昇も早い。一方、移動度μが小さい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは小さくなり、ソース電位Ｖｓの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は大きくなり、移動度μが小さい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は小さくなる。これによって、各画素１０１の駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素１０１のゲートソース間電圧Ｖｇｓは、移動度μのバラつきを完全に補正した電圧となる。
【００５４】
時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定されることで書き込み用トランジスタ３１がオフして、書き込み＋移動度補正期間Ｔ5が終了し、発光期間Ｔ6となる（図１２）。
【００５５】
発光期間Ｔ6では、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定であるので、駆動用トランジスタ３２は一定電流Ｉｄｓ’を発光素子３４に供給し、発光素子３４のアノード電位Ｖｅｌは、発光素子３４に一定電流Ｉｄｓ’という電流が流れる電圧Ｖｘまで上昇し、発光素子３４は発光する。駆動用トランジスタ３２のソース電位Ｖｓが上昇すると、蓄積容量３３のブートストラップ機能により、駆動用トランジスタ３２のゲート電位Ｖｇも連動して上昇する。
【００５６】
発光素子３４のＩ−Ｖ特性により、発光時間が長くなると、図１２に示されるＢ点の電位は時間とともに変化する（経時劣化する）。しかしながら、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、発光素子３４に流れる電流は変化しない。したがって、Ｉ−Ｖ特性により発光素子３４が経時劣化しても、一定電流Ｉｄｓ’が流れ続けるので、発光素子３４の輝度が変化することはない。
【００５７】
以上のように、画素１０１を備える図２のＥＬパネル１００においては、閾値補正機能および移動度補正機能によって画素１０１ごとの閾値電圧Ｖｔｈ及び移動度μの相違を補正することができる。また、発光素子３４の経時変動（劣化）も補正することができる。
【００５８】
これにより、図２のＥＬパネル１００を用いた表示装置では、高品位な画質を得ることが可能である。
【００５９】
ここで、図１３乃至図１６を用いて、［発明が解決しようとする課題］の欄で上述した問題点の発生要因について説明する。
【００６０】
図１３のＢは、図２の画素１０１の等価回路を再度示したものである。図１３のＡは、その画素１０１の基板の従来のレイアウト例を示している。
【００６１】
図１３のＡの基板には、その製造工程のひとつである露光処理により、下から順に、第１の金属層Ｍ１と、第２の金属層Ｍ２とが少なくとも積層される。なお、第１の金属層Ｍ１は、図１３のＡでは、濃い灰色の領域として表されている。第２の金属層Ｍ２は、図１３のＡでは、薄い灰色の領域として表されている。
【００６２】
図１３のＡの基板において、同図中左上方には、書き込み用トランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動用トランジスタ３２が配置されている。
【００６３】
図１３のＡに示されるように、書き込み用トランジスタ３１のゲート３１ｇは、第１の金属層Ｍ１の一部として形成されている。書き込み用トランジスタ３１のドレイン３１ｄとソース３１ｓとはそれぞれ、第２の金属層Ｍ２の一部（ただし分割された独立の金属層）として形成されている。なお、以下、ドレイン３１ｄを形成している第２の金属層Ｍ２を、ドレイン３１ｄ側の第２の金属層Ｍ２と称する。また、以下、ソース３１ｓを形成している第２の金属層Ｍ２を、ソース３１ｓ側の第２の金属層Ｍ２と称する。
【００６４】
ドレイン３１ｄ側の第２の金属層Ｍ２は、長方形の形状で形成されている。ソース３１ｓ側の第２の金属層Ｍ２は、Ｌ字状の形状で形成されている。ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、ゲート３１ｇを形成している第１の金属層Ｍ１の上方に、長方形の長辺とＬ字の長線部分とがほぼ平行となるように配置されている。
図１３のＡの基板、即ち、従来の基板では、ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、長方形の長辺とＬ字の長線部分とがほぼ同一の長さとなるように形成されている。
【００６５】
図１４は、図１３のＡの基板として具現化された画素１０１、即ち従来の画素１０１の動作を説明するタイミングチャートであって、図３のタイミングチャートのうち時刻t4乃至t8までの範囲を拡大したタイミングチャートである。
【００６６】
図３と図１４と比較するに、従来の画素１０１では、時刻t8以降の発光期間Ｔ6の最初でブートストラップ動作が行われる際に、図１４の枠５１内で示されるように、駆動用トランジスタ３２のゲート電位Ｖｇが降下してしまう、という現象が発生してしまう。即ち、書き込み＋移動補正期間Ｔ５の終了時点である時刻t8に、走査線ＷＳＬ１０の電位が高電位から低電位に切り替わり、即ち走査線ＷＳＬ１０の電位が△ＷＳだけ大きく変動する。このとき、いわゆるフィードスルー効果により駆動用トランジスタ３２のゲート電圧Ｖｇが降下してしまう、という現象が発生するのである
【００６７】
図１４の枠５１で示される時点の画素１０１の等価回路は、図１５に示されるようになる。また、この時点での、フィードスルー効果による駆動用トランジスタ３２のゲート電圧Ｖｇの降下量（以下、フィードスルー電圧降下量と称する）は、式（２）により示される。
【００６８】
【数２】
2009288625.tif 000004
・・・（２）
【００６９】
式（２）において、Ｃｗｓは、書き込み用トランジスタ３１のソース３１ｓとゲート３１ｇ間の寄生容量（以下、書き込み用トランジスタ寄生容量と称する）を示している。Ｃｅｌは、発光素子３４における蓄積容量３４Ｂの寄生容量（以下、有機ＥＬ容量と称する）を示している。Ｃｓは、蓄積容量３３の容量を示している。Ｃｇｓは、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓ間の寄生容量（以下、駆動用トランジスタゲート−ソース間寄生容量と称する）を示している。Ｃｇｄは、駆動用トランジスタ３２のゲート３２ｇとドレイン３２ｄ間の寄生容量（以下、駆動用トランジスタゲート−ドレイン間寄生容量と称する）を示している。
【００７０】
式（２）の右辺に示されるように、フィールドスルー電圧降下量に最も影響を受けるパラメータは、分母のパラメータ、即ち書き込み用トランジスタ寄生容量Ｃｗｓであることが分かる。
【００７１】
この書き込み用トランジスタ寄生容量Ｃｗｓは、図１６に示されるように、ソース３１ｓ側の第２の金属層Ｍ２のうち、ゲート３１ｇを形成している第１の金属層Ｍ１の上方に存在する部分（重なっている部分）の面積に応じて変化する。即ち、この重なっている部分の面積が大きいほど、書き込み用トランジスタ寄生容量Ｃｗｓが大きくなる。
【００７２】
ここで、この重なっている部分、即ち、長方形の形状の部分のうち、長辺の線幅ｄｌは、ＥＬパネルを構成する画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のそれぞれともほぼ同一長になる。これに対して、短辺の線幅ｄｓは、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のそれぞれによってバラつきが生じる。ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のそれぞれについて、上述した露光処理が他とは独立して実行されるからである。即ち、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎に、第１の金属層Ｍ１と第２の金属層Ｍ２とが生成されるため、第１の金属層Ｍ１と第２の金属層Ｍ２の短辺の線幅の差分ｄｓ（以下、線幅差分ｄｓと称する）のバラつきを完全に抑えることができないからである。
【００７３】
即ち、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎に、線幅差分ｄｓがバラつく。即ち、ソース３１ｓ側の第２の金属層Ｍ２のうち、ゲート３１ｇを形成している第１の金属層Ｍ１と重なっている部分の面積が、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎にバラつく。これにより、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎に、書き込み用トランジスタ寄生容量Ｃｗｓがバラつく。その結果、式（２）より、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎にフィールドスルー電圧降下量がバラついてしまうことになる。
【００７４】
さらに、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎にフィールドスルー電圧降下量がバラつくと、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の各輝度がバラつくことになる。その際、隣接画素との輝度差が１％以上発生する
と、ＥＬパネル全体を１つの画像として視るユーザにとっては、ムラが生じていると視認してしまうという問題、即ち、[発明が解決しようとする課題]の欄で説明した問題が生じてしまうのである。
【００７５】
換言すると、[発明が解決しようとする課題]の欄で説明した問題の発生要因は、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎に、書き込み用トランジスタ寄生容量Ｃｗｓがバラつくことである。
【００７６】
そこで、このような問題を解決するために、本発明人は、書き込み用トランジスタ３１のソース３１ｓ側の第２の金属層Ｍ２の面積を従来よりも小さくするという技術的思想、より正確には、ソース３１ｓ側の第２の金属層Ｍ２のうち、ゲート３１ｇを形成している第１の金属層Ｍ１と重なっている部分の面積を従来よりも小さくするという技術的思想を想到した。
【００７７】
そして、本発明人は、かかる技術的思想から、画素回路１０１の基板のレイアウトとして、図１７のＢに示されるレイアウトを発明した。
【００７８】
即ち、図１７のＢは、本発明が適用される画素回路１０１の基板のレイアウトの一例を示している。以下、図１７のＢのレイアウトにより作成される基板を、図１７のＢの本発明の基板と称する。
【００７９】
図１７のＢの本発明の基板の特徴を明確にすべく、画素回路１０１の基板の従来のレイアウトが図１７のＡに示されている。即ち、図１７のＡは、上述した図１３のＡと同一の図（ただし、表示倍率が若干異なる図）である。以下、図１７のＡのレイアウトにより作成される基板を、図１７のＡの従来の基板と称する。
【００８０】
図１７のＡの従来の基板と、図１７のＢの本発明の基板とを比較するに、基板上の構成要素、およびそれらの構成要素の配置位置自体は基本的に同様である。しかしながら、図１７のＢの点線枠５２内に示されるように、図１７のＢの本発明の基板においては、トランジスタ３１のソース３１ｓ側の第２の金属層Ｍ２の面積が、図１７のＡの従来の基板と比較して小さくなっていることがわかる。
【００８１】
この場合、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎の書き込み用トランジスタ寄生容量Ｃｗｓは何れも、図１７のＢの本発明の基板の方が、図１７のＡの従来の基板よりも小さくなる。その結果、式（２）より、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎のフィールドスルー電圧降下量は何れも、図１７のＢの本発明の基板の方が、図１７のＡの従来の基板よりも小さくなる。
【００８２】
例えば、図１８は、図１７のＢの本発明の基板として具現化された画素１０１、即ち本発明が適用される画素１０１の動作を説明するタイミングチャートであって、図３のタイミングチャートのうち時刻t4乃至t8までの範囲を拡大したタイミングチャートである。
【００８３】
図１８の枠５３と、従来の画素１０１の動作を示す図１４の枠５１とを比較するに、駆動用トランジスタ３２のゲート電位Ｖｇの降下量、即ち、フィールドスルー電圧降下量は、本発明が適用される画素１０１の方（図１８の方）が、従来の画素１０１（図１４の方）よりも小さくなっていることがわかる。
【００８４】
ここで、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎の書き込み用トランジスタ寄生容量Ｃｗｓは何れも、図１７のＢの本発明の基板の方が、図１７のＡの従来の基板よりも小さくなることとは、次のことを意味する。即ち、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎の書き込み用トランジスタ寄生容量Ｃｗｓのバラつきの度合いは、図１７のＢの本発明の基板の方が、図１７のＡの従来の基板よりも小さくなることを意味している。
【００８５】
してみると、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎の書き込み用トランジスタ寄生容量Ｃｗｓのバラつきの度合いが小さくなることは、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）毎にフィールドスルー電圧降下量がバラつき度合いの減少につながることになる。これにより、ＥＬパネルの画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の各輝度のバラつき度合いも減少することになる。
【００８６】
ここで、各輝度のバラつき度合いを、何れの隣接画素との輝度差も１％未満とするように減少させることができれば、ＥＬパネル全体を１つの画像として視るユーザにとっては、ムラが発生しない画像を視認できるようになるのである。即ち、[発明が解決しようとする課題]の欄で説明した問題を解決できるのである。
【００８７】
換言すると、[発明が解決しようとする課題]の欄で説明した問題を解決するためには、ソース３１ｓ側の第２の金属層Ｍ２のうち、ゲート３１ｇを形成している第１の金属層Ｍ１と重なっている部分の面積を、隣接画素との輝度差を１％程度となる所定面積よりも小さくすればよいことになる。
【００８８】
ここで、この重なっている部分の面積を減少させる手法として、線幅差分ｄｓ（図１６参照）を従来より短くする手法と、長辺の線幅ｄｌ（図１６参照）を従来より短くする手法とが存在する。何れの手法を採用してもよいが、本実施の形態では、後者の手法を採用している。
【００８９】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９０】
【図１】基本となるＥＬパネルの構成例を示すブロック図である。
【図２】画素の構成例を示すブロック図である。
【図３】従来の画素の動作を説明するタイミングチャートである。
【図４】発光期間Ｔ1の画素の状態を示す図である。
【図５】時刻ｔ1の画素の状態を示す図である。
【図６】時刻ｔ2の画素の状態を示す図である。
【図７】閾値補正期間Ｔ3の最初の時刻ｔ4の画素の状態を示す図である。
【図８】駆動用トランジスタのソース電圧を示す図である。
【図９】時刻ｔ5の画素の状態を示す図である。
【図１０】時刻ｔ7の画素の状態を示す図である。
【図１１】駆動用トランジスタのソース電圧を示す図である。
【図１２】図２の画素の動作について詳細に説明する図である。
【図１３】画素の基板の従来のレイアウト例と等価回路を示す図である。
【図１４】従来の画素の動作を説明するタイミングチャートである。
【図１５】図１４の枠５１で示される時点の画素の等価回路を示す図である。
【図１６】書き込み用トランジスタの寄生容量の大きさの違いを説明する図である。
【図１７】本発明が適用される書き込み用トランジスタの構成例を示す図である。
【図１８】本発明が適用される画素の動作を説明するタイミングチャートである。
【符号の説明】
【００９１】
３１  書き込み用トランジスタ，  ３２  駆動用トランジスタ，  ３３  蓄積容量，  ３４  発光素子，  １００  ＥＬパネル，  １０１  画素，  １０２  画素アレイ部，  １０３  水平セレクタ，  １０４  ライトスキャナ，  １０５  電源スキャナ，  ２００  ＥＬパネル，  ２１１  電源供給部，  ２１２  電源線、  Ｍ１  第１の金属層、  Ｍ２  第２の金属層  ｄｓ  線幅差分、  ｄｌ  長辺の線幅
【図１】
2009288625.tif 000005
【図２】
2009288625.tif 000006
【図３】
2009288625.tif 000007
【図４】
2009288625.tif 000008
【図５】
2009288625.tif 000009
【図６】
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【図７】
2009288625.tif 000011
【図８】
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【図９】
2009288625.tif 000013
【図１０】
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【図１１】
2009288625.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009288625.tif 000020
【図１７】
2009288625.tif 000021
【図１８】
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