(57)【要約】【課題】階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できるＤＡ変換回路を提供する。【解決手段】入力されたｎ（ｎは２以上の自然数）階調の階調値に基づき、ｎ階調の階調電圧を出力するＤＡ変換回路４３であって、互いに異なるｍ（ｍはｎ未満の自然数）個の基準電圧を生成する基準電圧生成回路４３１と、ｍ個の基準電圧から、入力された階調値に基づき、１個または２個の基準電圧を選択する選択回路４３２と、選択された１個の基準電圧、または、選択された２個の基準電圧の中間値を、階調電圧として出力するボルテージフォロア回路４３３と、を備え、基準電圧生成回路４３１は、ｎ階調の階調電圧の電圧範囲の両端部において、ボルテージフォロア回路４３３が出力する階調電圧数と同数の基準電圧を生成する。【選択図】図１
2009288526.tif 000002
【特許請求の範囲】
【請求項１】
外部より入力されたｎ（ｎは２以上の自然数）階調の階調値に基づき、ｎ階調の階調電圧を液晶表示パネルに出力するＤＡ変換回路であって、
互いに異なるｍ（ｍはｎ未満の自然数）個の基準電圧を生成する生成部と、
上記ｍ個の基準電圧から、１個または２個の基準電圧を、入力された階調値に基づき選択する選択部と、
選択された１個の基準電圧、または、選択された２個の基準電圧の中間値を、上記階調電圧として出力する出力部と、を備え、
上記生成部は、
上記ｎ階調の階調電圧の電圧範囲の両端部において、上記出力部が出力する階調電圧数と同数のｉ（ｉはｍ未満の自然数）個の基準電圧を生成し、
上記ｎ階調の階調電圧の電圧範囲の中央部において、ｍ−ｉ個の基準電圧を生成する、ことを特徴とするＤＡ変換回路。
【請求項２】
上記選択部は、
上記両端部にある階調電圧に対応する階調値が入力された場合に、１個の基準電圧を選択し、
上記中央部にある階調電圧に対応する階調値が入力された場合に、１個または２個の基準電圧を選択する、ことを特徴とする請求項１に記載のＤＡ変換回路。
【請求項３】
上記生成部は、
互いに直列に接続されたｊ（ｊは、ｍ−１以上ｎ−１未満の自然数）個の抵抗素子を備え、
上記各抵抗素子の端子の各々より上記ｍ個の基準電圧を出力していることを特徴とする、請求項１または２に記載のＤＡ変換回路。
【請求項４】
上記選択部は、
上記出力部を、上記基準電圧を出力している各抵抗素子の端子の各々のいずれに接続するかを切り替えるスイッチング素子を備え、
上記両端部内における、上記生成部が出力する基準電圧の個数が増加した場合に、上記出力部を、新たに増加した基準電圧を出力する抵抗素子の端子に接続するための、予備のスイッチング素子を備えていることを特徴とする、請求項３に記載のＤＡ変換回路。
【請求項５】
上記液晶表示パネルを駆動する液晶駆動回路であって、
請求項１から４までのいずれか１項に記載のＤＡ変換回路を備えていることを特徴とする、液晶駆動回路。
【請求項６】
請求項５に記載の液晶駆動回路を備えていることを特徴とする、液晶表示装置。
【請求項７】
請求項１から４までのいずれか１項に記載のＤＡ変換回路の設計方法であって、
１個の基準電圧、または、２個の基準電圧の中間値を、階調電圧として出力する出力部の出力電圧を算出する第１の算出ステップと、
上記算出した中間値に対応する階調値の理想の階調電圧値が予め求められており、上記算出した中間値と上記理想の階調電圧値との電圧差を算出する第２の算出ステップと、
上記算出した電圧差に基づいて、上記両端部の電圧範囲および上記中央部の電圧範囲を決定する電圧範囲決定ステップと、を備えていることを特徴とする、ＤＡ変換回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネルを駆動する液晶駆動回路が備えるＤＡ変換回路、当該ＤＡ変換回路を備えた液晶駆動回路、当該液晶駆動回路を備えた表示装置、および当該ＤＡ変換回路の設計方法に関するものである。
【背景技術】
【０００２】
液晶表示パネルを駆動する液晶駆動回路は、階調値を示すデジタル信号を外部より入力され、入力された階調値をアナログ信号である階調電圧に変換するＤＡ（デジタル−アナログ）変換器を備えている。例えば、アクティブマトリクス方式の液晶表示装置が備える液晶駆動回路においては、ＤＡ変換器を用いて、外部よりデジタル信号として入力された階調値を、アナログ信号である階調電圧に変換し、この階調電圧を液晶表示パネルのソースバスラインに出力することにより、当該液晶表示パネルを駆動する。
【０００３】
以下に、図１１を参照して、液晶駆動回路に用いられる従来のＤＡ変換器の構成例を説明する。図１１は、従来のＤＡ変換器の構成を示すブロック図である。
【０００４】
図１１に示すように、ＤＡ変換器１００は、基準電圧生成回路１０１、選択回路１０２、およびボルテージフォロア回路１０３を備えている。図１１に示す例は、６ビット（Ｂｉｔ５〜Ｂｉｔ０）のデジタル信号で表現される６４通りの階調値に対応して、６４通りの階調電圧を出力する、６４階調の液晶駆動回路に用いられるＤＡ変換器の構成を示している。
【０００５】
また、ＤＡ変換器１００が備える基準電圧生成回路１０１は、直列に接続された６４個の抵抗素子を有し、６４個の抵抗素子からなる抵抗素子群の両端の端子には、液晶駆動電圧の最大値Ｖ６４の電圧と、最小値Ｖ０の電圧とがそれぞれ入力される。このため、各抵抗素子の間において、６４通りの基準電圧（Ｖ０〜Ｖ６３）が、接続された抵抗素子の抵抗値に応じた比率に基づいて生成される。基準電圧生成回路１０１が生成したこれら６４通りの基準電圧は、選択回路１０２に入力される。
【０００６】
選択回路１０２においては、６ビットのデジタル信号からなる階調値により、入力された６４通りの基準電圧のうちの１つが選択されて出力されるように、ＭＯＳトランジスタからなる複数のスイッチが配置されている。すなわち、６ビットのデジタル信号からなる階調値のそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン・オフし、これにより、入力された６４通りの電圧のうちの１つが選択されて出力される。以下にこの様子を説明する。
【０００７】
すなわち、６ビットのデジタル信号である階調値は、Ｂｉｔ５がＭＳＢであり、Ｂｉｔ０がＬＳＢである。上記スイッチは、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチ）がある。Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチ）がある。以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５においては１組のスイッチ対（２個のスイッチ）となる。つまり、選択回路１０２は、合計で、１＋２＋２２＋２３＋２４＋２５＝６３組のスイッチ対（１２６個のスイッチ）を備えている。
【０００８】
１つのスイッチ対中の上記２個のスイッチは、該当するＢｉｔが「０」のときには、図中、上のスイッチがオフとなり、下のスイッチがオンとなるように動作する。逆に、該当するＢｉｔが「１」のときには、図中、上のスイッチがオンとなり、下のスイッチがオフとなるように動作する。例えば、図１１に示されている例でいえば、（Ｂｉｔ５、Ｂｉｔ４、…、Ｂｉｔ０）が「１１１１１１」であり、全てのスイッチにおいて上のスイッチがオン、下のスイッチがオフとなっており、選択回路１０２は、Ｖ６３の基準電圧をボルテージフォロア回路１０３に出力する。また、例えば、（Ｂｉｔ５、Ｂｉｔ４、…、Ｂｉｔ０）が「０００００１」であれば、選択回路１０２は、Ｖ１の基準電圧をボルテージフォロア回路１０３に出力する。ボルテージフォロア回路１０３は、選択回路１０２から出力された基準電圧と同じ電圧を、より低い内部抵抗による階調電圧として、液晶表示パネルのソースバスラインに出力するものである。
【０００９】
上記のＤＡ変換器１００においては、それが液晶表示装置の液晶駆動回路として用いられた場合には、表示する階調数が増えるに従って、その回路を構成している素子の数が急激に増加する。例えば、６４階調表示の場合を例にとると、まず、基準電圧生成回路１０１中に６４個の抵抗素子が必要である。また、選択回路１０２を構成するスイッチが、１つのソースバスラインにつき１２６個必要である。同様に、８ビットのデジタル信号である階調値によって２５６階調表示を行う場合には、基準電圧生成回路１０１中に２５６個の抵抗素子が必要であるとともに、選択回路１０２は、１＋２＋２２＋２３＋…＋２７＝２５５組のスイッチ対を備えるため、合計で５１０個のスイッチを備えることになる。
【００１０】
また、液晶表示パネルがカラー表示に対応するものである場合、液晶表示パネルは、１つの画素に対して、３通りの色に対応する３つの階調電圧によって駆動される。したがって、当該液晶表示パネルにおいて、１本の走査線に接続される画素数がＮの場合、液晶表示パネルは３Ｎ本のソースバスラインを備えることになる。ここで、選択回路１０２は、ソースバスラインごとに１回路必要となることから、カラー表示の液晶表示パネルを駆動する液晶駆動回路において、選択回路１０２が備えるスイッチの総数は、モノクロ表示の液晶表示パネルを駆動する場合に比べ、３倍の個数となる。
【００１１】
このように、液晶駆動回路においては、自身を備える液晶表示装置が表示する色の数が増え、また、多階調化が進むにつれて、その回路構成素子数が急激に増加し、この結果、液晶駆動回路を集積回路化した場合に、そのチップサイズが増大することになる。
【００１２】
このような、液晶表示装置の多階調化に伴う、液晶駆動回路の回路構成素子数の急増に対応するため、特許文献１には図１２のようなＤＡ変換器が開示されている。図１２は、ＤＡ変換器２００の構成を示すブロック図である。
【００１３】
図１２に示すＤＡ変換器２００は、基準電圧生成回路２０１、選択回路２０２、およびボルテージフォロア回路２０３を備えている。なお、図１２に示す例は、図１１に示す例と同様に、６ビット（Ｂｉｔ５〜Ｂｉｔ０）のデジタル信号で表現される６４通りの階調値に対応して、６４通りの階調電圧を出力する、６４階調の液晶駆動回路に用いられるＤＡ変換器の構成を示している。
【００１４】
図１２に示すように、基準電圧生成回路２０１は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から基準電圧を生成する抵抗分圧回路である。この基準電圧生成回路２０１は、直列に接続された３２個の抵抗素子を有し、３２個の抵抗素子からなる抵抗素子群の一端の端子には、液晶駆動電圧の最大値Ｖ６４の電圧が入力され、反対側の一端の端子には、液晶駆動電圧の最小値Ｖ０の電圧が入力される。これにより、各抵抗素子の端子において、３３通りの基準電圧（Ｖ０、Ｖ２、Ｖ４、Ｖ６、…、Ｖ６２、Ｖ６４）が、上記各抵抗素子の抵抗値に応じた比率に基づき生成される。この３３通りの基準電圧の各々は、１階調おきの階調電圧（液晶表示パネルを駆動するための電圧）に相当するものである。
【００１５】
選択回路２０２においては、６ビットのデジタル信号からなる階調値に基づき、入力された３３通りの基準電圧から、２つの基準電圧を選択し出力するように、ＭＯＳトランジスタからなる複数のスイッチが配置されている。すなわち、６ビットのデジタル信号からなる階調値のそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン・オフし、これにより、入力された３３通りの基準電圧より、２つの基準電圧が選択されて出力される。さらに、ボルテージフォロア回路２０３は、選択回路２０２によって選択された２つの基準電圧を平均して、この平均値を階調電圧として、液晶表示パネルのソースバスラインに出力する。以下にこの様子をより詳細に説明する。
【００１６】
選択回路２０２が備える各スイッチは、２個で１組のスイッチ対ＳＷを構成している。Ｂｉｔ０には１組のスイッチ対ＳＷ（０，１）があり、Ｂｉｔ１には２組のスイッチ対ＳＷ（１，１）およびＳＷ（１，２）があり、Ｂｉｔ２には３組のスイッチ対ＳＷ（２，１）〜ＳＷ（２，３）があり、Ｂｉｔ３には５組のスイッチ対ＳＷ（３，１）〜ＳＷ（３，５）があり、Ｂｉｔ４には９組のスイッチ対ＳＷ（４，１）〜ＳＷ（４，９）があり、Ｂｉｔ５には１７組のスイッチ対ＳＷ（５，１）〜ＳＷ（５，１７）がある。つまり、選択回路２０２は、合計で、１＋２＋（２１＋１）＋（２２＋１）＋（２３＋１）＋（２４＋１）＝３７組のスイッチ対ＳＷ（７４個のスイッチ）を備えている。
【００１７】
例えば、図１２に示されている例でいえば、外部からの階調値が（Ｂｉｔ５、Ｂｉｔ４、…、Ｂｉｔ０）が「１１１１１１」であり、全てのスイッチ対ＳＷにおいて、図中、上のスイッチがオン、下のスイッチがオフとなっており、選択回路は、Ｖ６４の基準電圧を、ボルテージフォロア回路２０３の入力端子ＩＮ２に、Ｖ６２の基準電圧を、ボルテージフォロア回路２０３の入力端子ＩＮ１に出力する。さらに、ボルテージフォロア回路２０３は、出力されたＶ６４の基準電圧とＶ６２の基準電圧とを平均し、この平均値をＶ６３の階調電圧として、液晶表示パネルのソースバスラインに出力する。
【００１８】
また、例えば、外部からの階調値が（Ｂｉｔ５、Ｂｉｔ４、…、Ｂｉｔ０）が「１１１１１０」である場合は、スイッチ対ＳＷ（０，１）における、図中、上のスイッチがオフ、下のスイッチがオンとなり、スイッチ対ＳＷ（０，１）以外のスイッチ対ＳＷにおける、図中、上のスイッチがオン、下のスイッチがオフとなる。つまり、ボルテージフォロア回路２０３の入力端子ＩＮ２と入力端子ＩＮ１とには、同じＶ６２の基準電圧が、選択回路２０２より入力される。したがって、ボルテージフォロア回路２０３は、Ｖ６２の階調電圧を、液晶表示パネルのソースバスラインに出力する。
【００１９】
以上のように、ＤＡ変換器２００は、外部より入力される階調値と、同じ階調数の階調電圧を出力できる。ここで注目すべきは、基準電圧生成回路２０１は、ボルテージフォロア回路２０３が出力する階調電圧の通り数に対して、約半数の基準電圧を生成すればよいため、図１１に示す基準電圧生成回路１０１に比べ、生成する基準電圧の数を減らすことが可能となり、結果、基準電圧生成回路２０１においては、自身が備える抵抗素子の個数を、減らすことが可能となる。
【００２０】
さらに、基準電圧発生回路２０１が生成する基準電圧の数が減少することにより、選択回路２０２が備える抵抗素子の数を、図１１に示す選択回路１０２に比べて、著しく減少させることができる。ゆえに、ＤＡ変換器２００においては、階調値を表現するデジタル信号のビット数が増えても、回路構成素子（抵抗素子やスイッチ）の数の急激な増加を抑えることができ、結果、製造コストの増大を抑えるとともに、装置を小型化することができる。
【００２１】
また、特許文献２には、液晶表示装置の多階調化に伴う、液晶駆動回路の回路構成素子数の急増に対応する他のＤＡ変換器が開示されている。具体的には、特許文献２に開示されたＤＡ変換器は、特許文献１のＤＡ変換器に比べ、出力する階調電圧の階調数に対して、より少ない数の基準電圧から、液晶表示パネルに出力する階調電圧を生成し、ＤＡ変換器を備える液晶駆動回路を小型化している。
【特許文献１】特開２０００−１８３７４７号公報（２０００年６月３０日公開）
【特許文献２】特開２００６−１０６７７１号公報（２００６年４月２０日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１および２に開示のＤＡ変換器は、以下の問題点を有している。
【００２３】
まず、液晶表示パネルにおいて、当該液晶表示パネルの光透過率は、印加される階調電圧の変化に対して、必ずしも線形に変化するわけではない。より詳細には、階調電圧の電圧範囲は、階調電圧の変化に対して液晶表示パネルの光透過率が非線型に変化する電圧範囲（以下、第１電圧範囲とする）と、階調電圧の変化に対して光透過率が線形（略線形）に変化する電圧範囲（以下、第２電圧範囲とする）との、２つの電圧範囲を有する。したがって、液晶表示パネルを駆動するため駆動回路は、上記の階調電圧−透過率特性を考慮して、ガンマ補正を行った階調電圧を生成する必要がある。なお、この第１電圧範囲は、階調電圧がとり得る電圧範囲のうち、当該電圧範囲の両端部に位置し、一方、第２電圧範囲は、階調電圧がとり得る電圧範囲のうち、当該電圧範囲の中央部に位置することが従来より知られている。
【００２４】
ここで、特許文献１および２に開示のＤＡ変換器のように、階調電圧の階調数よりも少ない数の基準電圧から、２つの基準電圧を選択し、選択した２つの基準電圧を平均、または、線形補間することにより、階調電圧を生成した場合、第１電圧範囲において生成された階調電圧と、理想とする階調電圧（以下、理想階調電圧とする）とにズレが生じ、結果、液晶表示パネルの表示品位に影響を与えるという問題が発生する。
【００２５】
この問題点について、図１３および図１４を参照して、以下により詳細に説明する。図１３および図１４は、階調数が８階調のＤＡ変換器における、ガンマカーブに対応する理想階調電圧と、当該ＤＡ変換器が出力する階調電圧（以下、出力階調電圧とする）との関係を示す図である。また、図１４は、図１３に示す理想階調電圧と出力階調電圧を折れ線グラフによって示す図である。なお、当該ＤＡ変換器は、階調値「０」〜「７」のうち、階調値「０」、「２」、「４」、「６」および「７」に対応する基準電圧を生成しているものとする。したがって、当該ＤＡ変換器は、階調値「１」、「３」および「５」に対応する階調電圧を、隣接する階調値に対応する２つの基準電圧を平均して生成している。
【００２６】
まず、図１３および図１４に示すように、階調値「２」〜「６」において、すなわち、階調電圧がとり得る電圧範囲の中央部において、階調値の変化に対して理想階調電圧は線形に変化しているため、階調値「３」および「５」に対応する出力階調電圧と、理想階調電圧との間には、ズレは生じない。しかしながら、当該ＤＡ変換器は、階調値「０」に対応する基準電圧０Ｖと、階調値「２」に対応する基準電圧５Ｖとを平均して、階調値「１」に対応する出力階調電圧２．５Ｖを生成しており、階調値「１」に対応する理想階調電圧４．５Ｖに比べ、２Ｖの誤差が生じる。
【００２７】
この問題点を踏まえ、特許文献２に開示されたＤＡ変換器では、図１５に示すように、基準電圧を生成するにあたり、各基準電圧間の間隔を、第２電圧範囲よりも第１電圧範囲を小さくすることにより、生成する中間電圧と理想階調電圧とのズレを低減している。なお、図１５は、特許文献２に開示のＤＡ変換器における、基準電圧Ｖ０〜Ｖ８と、当該ＤＡ変換器が出力する６４階調の階調電圧との対応を示す説明図である。
【００２８】
しかしながら、特許文献２に開示のＤＡ変換器においては、第１電圧範囲においても、各基準電圧間を線形補間して、出力階調電圧を生成しており、出力階調電圧と理想階調電圧とのズレを無くすことはできない。
【００２９】
本発明は、上記課題を解決するためになされたものであり、その目的は、液晶表示パネルに階調電圧を出力するＤＡ変換回路において、階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できる、ＤＡ変換回路、当該ＤＡ変換回路を備えた液晶駆動回路、当該液晶駆動回路を備えた液晶表示装置、および当該ＤＡ変換回路の設計方法を提供することにある。
【課題を解決するための手段】
【００３０】
本発明に係るＤＡ変換回路は、上記の課題を解決するために、外部より入力されたｎ（ｎは２以上の自然数）階調の階調値に基づき、ｎ階調の階調電圧を液晶表示パネルに出力するＤＡ変換回路であって、互いに異なるｍ（ｍはｎ未満の自然数）個の基準電圧を生成する生成部と、上記ｍ個の基準電圧から、１個または２個の基準電圧を、入力された階調値に基づき選択する選択部と、選択された１個の基準電圧、または、選択された２個の基準電圧の中間値を、上記階調電圧として出力する出力部と、を備え、上記生成部は、上記ｎ階調の階調電圧の電圧範囲の両端部において、上記出力部が出力する階調電圧数と同数のｉ（ｉはｍ未満の自然数）個の基準電圧を生成し、上記ｎ階調の階調電圧の電圧範囲の中央部において、ｍ−ｉ個の基準電圧を生成する、ことを特徴としている。
【００３１】
上記の構成によれば、ＤＡ変換回路は、ｎ階調の階調値に基づき、ｎ階調の階調電圧を液晶表示パネルに出力するにあたり、選択部が、ｍ個の基準電圧から１個または２個の基準電圧を選択し、出力部が、選択された１個の基準電圧、または、選択された２個の基準電圧の中間値を、階調電圧として出力する。
【００３２】
したがって、生成部において、ｎ階調の階調電圧に１対１で対応する、ｎ個の基準電圧を生成する必要はなく、ｎ個よりも少ないｍ個の基準電圧を生成するだけでよい。つまり、生成する基準電圧数が少なくなった分、生成部の回路構成を簡略化することが可能となり、結果、ＤＡ変換回路のチップサイズ、牽いては、ＤＡ変換回路を備える液晶駆動回路のチップサイズを小さくすることが可能となる。
【００３３】
また、液晶表示パネルにおいては、印加される階調電圧がとり得る電圧範囲の両端部（以下、第１の電圧範囲とする）で、光透過率が非線形的に変化し、印加される階調電圧がとり得る電圧範囲の中央部（以下、第２の電圧範囲とする）で、光透過率が線形的に（略線形に）変化する。
【００３４】
したがって、液晶表示パネルに出力される階調電圧は、上記第１の電圧範囲において、言い換えれば、階調電圧がとり得る電圧範囲の両端部に位置する電圧範囲において、液晶表示パネルの光透過率が非線型変化となることを考慮したガンマ補正が行われている必要がある。ここで、従来例のＤＡ変換回路のように、この第１の電圧範囲内の階調電圧を出力する際、２つの基準電圧の中間値を、階調電圧として出力すると、予め基準電圧にガンマ補正が施されたとしても、出力された階調電圧と、理想の階調電圧との間に、電圧差、言い換えれば、電圧値にズレが発生し、結果、液晶表示パネルの表示品位が低下する。
【００３５】
これに対し、本発明のＤＡ変換回路が備える生成部は、第１の電圧範囲において、出力部が出力する階調電圧数と同数となるｉ（ｉはｍ未満の自然数）個の基準電圧を、言い換えれば、第１の電圧範囲において、階調電圧に１対１で対応する基準電圧を生成している。
【００３６】
したがって、選択回路は、第１の電圧範囲に対応する階調値を入力した場合に、入力された階調値に対応する１つの基準電圧を選択することが可能となり、さらに、出力部は、選択された１つの基準電圧を、階調電圧としてそのまま出力することが可能となる。結果、本発明のＤＡ変換回路が備える出力部は、第１の電圧範囲にある階調電圧を出力する際、２つの基準電圧の中間値を、階調電圧として出力することはなく、生成部で生成された基準電圧を、そのまま出力することが可能なため、予め基準電圧が理想の階調電圧の値に調整されていれば、理想の階調電圧との間にズレのない階調電圧を、液晶表示パネルに出力することができる。結果、本発明のＤＡ変換回路は、液晶表示パネルの表示品位の低下を防止することができる。
【００３７】
以上により、本発明のＤＡ変換回路は、階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できるという効果を奏する。
【００３８】
また、本発明に係るＤＡ変換回路では、さらに、上記選択部は、上記両端部にある階調電圧に対応する階調値が入力された場合に、１個の基準電圧を選択し、上記中央部にある階調電圧に対応する階調値が入力された場合に、１個または２個の基準電圧を選択する、ことが好ましい。
【００３９】
上記構成によれば、選択部は、上記両端部にある階調電圧に対応する階調値が入力された場合に、すなわち、上記第１の電圧範囲にある階調電圧に対応する階調値が入力された場合に、入力された階調値に基づき１個の基準電圧を選択する。これにより、出力部には、選択部より入力された階調値に基づく、１個の基準電圧のみが入力されることになり、結果、出力部は、上記第１の電圧範囲にある階調電圧を出力する際、入力された１個の基準電圧を、そのまま階調電圧として液晶表示パネルに出力することになる。これにより、既に述べたように、出力部は、生成部で生成された基準電圧を、そのまま出力することが可能なため、理想の階調電圧との間にズレのない階調電圧を、液晶表示パネルに出力することができる。
【００４０】
また、本発明のＤＡ変換回路が備える選択部は、ｍ個の基準電圧から、１個または２個の基準電圧を選択しており、ｎ個の基準電圧から１個の基準電圧を選択する従来例の選択部に比べ、選択対象となる基準電圧の個数が少なくなる分、選択部の回路構成を簡略化することができる。この結果、選択部を備えるＤＡ変換回路のチップサイズを小さくでき、牽いては、当該ＤＡ変換回路を備える液晶駆動回路のチップサイズと小さくできる。
【００４１】
また、本発明に係るＤＡ変換回路では、さらに、上記生成部は、互いに直列に接続されたｊ（ｊは、ｍ−１以上ｎ−１未満の自然数）個の抵抗素子を備え、上記各抵抗素子の端子の各々より上記ｍ個の基準電圧を出力していることが好ましい。
【００４２】
上記構成によれば、生成部は、直列に接続されたｊ個の抵抗素子によって、入力された電圧を抵抗分割して、ｍ個の基準電圧を生成する。
【００４３】
したがって、ｊ＝ｍ−１であった場合は、全ての抵抗素子の各端子より、ｍ個の基準電圧がそれぞれ出力されることになる。一方、ｊ＝ｍ以上であった場合は、生成部は、基準電圧が出力されない抵抗素子の端子を備えることになる。
【００４４】
ここで、液晶表示パネルの特性を変更された場合、ＤＡ変換回路に入力される階調値の階調数や、出力する階調電圧の階調数は同じのまま、出力する階調電圧の理想となる電圧値のみが変更となる場合がある。このような場合、ＤＡ変換回路の生成部において、抵抗素子による抵抗分割の割合を変更することになる、言い換えれば、第１の電圧範囲も変化することになり、結果、第１の電圧範囲内となる階調電圧数が変化する。
【００４５】
このとき、生成部が、基準電圧が出力されない抵抗素子の端子を、言い換えれば、予備の抵抗素子の端子を備えることにより、上記の第１の電圧範囲内となる階調電圧数の変化に対応することが可能となる。より具体的には、上記の第１の電圧範囲内となる階調電圧数が増加した場合に、生成部が備える各抵抗素子の抵抗値を調整し、新たに増加した階調電圧を、上記の予備の抵抗素子の端子より出力することができる。
【００４６】
また、本発明に係るＤＡ変換回路では、さらに、上記選択部は、上記出力部を、上記基準電圧を出力している各抵抗素子の端子の各々のいずれに接続するかを切り替えるスイッチング素子を備え、上記両端部における、上記生成部が出力する基準電圧の個数が増加した場合に、上記出力部を、新たに増加した基準電圧を出力する抵抗素子の端子に接続するための、予備のスイッチング素子を備えていることが好ましい。
【００４７】
上記構成によれば、上述したような、液晶表示パネルの特性を変更されたことに伴う、生成部にて生成される基準電圧の個数が第１の電圧範囲内で増加した場合において、選択部は、新たに増加した基準電圧を出力する抵抗素子の端子と、出力部とを、予備のスイッチング素子を用いて接続することができる。すなわち、選択部は、新たに増加した基準電圧を、１個の基準電圧として選択し、出力部に出力できる。これにより、出力部は、第１の電圧範囲において増加した新たな基準電圧を、そのまま階調電圧として出力でき、結果、本発明のＤＡ変換回路は、液晶表示パネルの特性を変更された場合でも、変更後の液晶表示パネルの特性に応じた階調電圧を出力できる。
【００４８】
また、本発明に係る液晶駆動回路は、上記いずれかに記載のＤＡ変換回路を備えている。
【００４９】
また、本発明に係る液晶表示装置は、上記に記載の液晶駆動回路を備えている。
【００５０】
また、本発明に係るＤＡ変換回路の設計方法は、上記いずれかに記載のＤＡ変換回路の設計方法であって、１個の基準電圧、または、２個の基準電圧の中間値を、階調電圧として出力する出力部の出力電圧を算出する第１の算出ステップと、上記算出した中間値に対応する階調値の理想の階調電圧値が予め求められており、上記算出した中間値と上記理想の階調電圧値との電圧差を算出する第２の算出ステップと、上記算出した電圧差に基づいて、上記両端部の電圧範囲および上記中央部の電圧範囲を決定する電圧範囲決定ステップと、を備えていることを特徴としている。
【００５１】
上記構成を備えたことにより、２つの基準電圧の中間値と、当該中間値に対応する階調値の理想の階調電圧値との電圧差を算出し、この電圧差が所定の範囲を超えた中間値の電圧範囲を、上記両端部の電圧範囲（上記の第１の電圧範囲）とし、この電圧差が所定の範囲内にある中間値の電圧範囲を、上記中央部の電圧範囲（上記の第２の電圧範囲）とすることができる。
【００５２】
ここで、既に上述したように、本発明のＤＡ変換回路は、階調電圧範囲の両端部にある階調電圧数と同数の基準電圧を生成し、さらに、階調電圧範囲の両端部に対応する階調値が入力された場合に、入力された階調値に対応する１つの基準電圧を出力する回路構成となっている。
【００５３】
したがって、本発明の設計方法のように、基準電圧間の中間値と理想の階調電圧値との電圧差に基づいて、上記両端部の電圧範囲および上記中央部の電圧範囲を決定することにより、当該設計方法により設計された本発明のＤＡ変換回路は、上記両端部の電圧範囲、つまり、第１の電圧範囲において、階調電圧に１対１で対応する基準電圧を生成し、２つの基準電圧の中間値を階調電圧として出力することなく、基準電圧をそのまま階調電圧として出力できる。また、上記中央部の電圧範囲、つまり、第２の電圧範囲においては、２つの基準電圧の中間値を階調電圧として出力したとしても、当該階調電圧と理想の階調電圧との電圧差は所定の範囲内に収まる。すなわち、当該設計方法により設計された本発明のＤＡ変換回路は、理想の階調電圧と電圧差が所定の範囲内となる階調電圧を出力することができる。
【００５４】
以上により、本発明に係るＤＡ変換回路の設計方法は、階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できる、ＤＡ変換回路を設計することが可能となる。
【発明の効果】
【００５５】
本発明のＤＡ変換回路では、以上のように、外部より入力されたｎ（ｎは２以上の自然数）階調の階調値に基づき、ｎ階調の階調電圧を液晶表示パネルに出力するＤＡ変換回路であって、互いに異なるｍ（ｍはｎ未満の自然数）個の基準電圧を生成する生成部と、上記ｍ個の基準電圧から、１個または２個の基準電圧を、入力された階調値に基づき選択する選択部と、選択された１個の基準電圧、または、選択された２個の基準電圧の中間値を、上記階調電圧として出力する出力部と、を備え、上記生成部は、上記ｎ階調の階調電圧の電圧範囲の両端部において、上記出力部が出力する階調電圧数と同数のｉ（ｉはｍ未満の自然数）個の基準電圧を生成し、上記ｎ階調の階調電圧の電圧範囲の中央部において、ｍ−ｉ個の基準電圧を生成する。
【００５６】
したがって、本発明のＤＡ変換回路は、液晶表示パネルに階調電圧を出力するＤＡ変換回路において、階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明に係る実施形態を図面に基づいて説明する。
【００５８】
〔実施形態１〕
本発明の実施形態１について、図１〜図８を参照して以下に説明する。
【００５９】
（液晶表示装置１０の構成）
まず、図２を参照して、本発明に係る液晶表示装置１０の構成を説明する。図２は、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置１０の構成を示すブロック図である。
【００６０】
図２に示すように、液晶表示装置１０は、液晶表示パネル２０と、ゲートバスライン駆動回路３０と、ソースバスライン駆動回路４０と、制御部５０とを備えている。
【００６１】
液晶表示パネル２０は、特に図示していないが、所定の間隔を隔てて平行に対向配列されたマトリクス基板と対向電極を備える対向基板との２枚の透明基板からなり、これら両基板間に液晶が充填されている。
【００６２】
このうち、マトリクス基板には、複数（本実施形態においては、Ｍ本）の互いに並行なソースバスラインＳＬｉ（ｉ＝１〜Ｍ）と、該ソースバスラインＳＬｉに交差する複数（本実施形態においては、Ｎ本）の互いに並行なゲートバスラインＧＬｊ（ｊ＝１〜Ｎ）とが設けられている。隣接する２本のゲートバスラインＧＬｊおよびＧＬ（ｊ＋１）と隣接する２本のソースバスラインＳＬｉおよびＳＬ（ｉ＋１）とによって囲まれた各箇所に、画素ＰＩＸｉｊが設けられている。
【００６３】
ここで、ゲートバスライン駆動回路３０は、液晶表示パネル２０に設けられた複数のゲートバスラインＧＬｊ（ｊ＝１〜Ｎ）のうち、選択したゲートバスラインＧＬｊに対してｈｉｇｈレベルの電圧を、それ以外のゲートバスラインＧＬｊに対してｌｏｗレベルの電圧を出力するためのものである。
【００６４】
（液晶表示装置１０の動作）
図２に示すように、ゲートバスライン駆動回路３０には、制御部５０からゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰが出力される。ゲートバスライン駆動回路３０は、ゲートクロック信号ＧＣＫの周期に合わせたゲートスタートパルス信号ＧＳＰを合図に、ゲートバスラインＧＬ１から順にハイレベルの電圧を出力する。すなわち、ゲートバスラインＧＬｊに対する出力電圧をＧＤＯＵＴｊとすると、ゲートバスライン駆動回路３０は、ゲートスタートパルス信号ＧＳＰを合図に、ＧＤＯＵＴ１をｌｏｗレベルからｈｉｇｈレベルとする。次に、ゲートクロック信号ＧＣＫの周期に従って、ゲートバスライン駆動回路３０は、ＧＤＯＵＴ１をｌｏｗレベルに戻し、ＧＤＯＵＴ２をｌｏｗからｈｉｇｈレベルとする。以降、同様に、ＧＤＯＵＴｊを次々にｌｏｗ、ｈｉｇｈ、ｌｏｗレベルに順に変更させていく。つまり、ゲートバスライン駆動回路３０は、１つのゲートバスラインを選択してｈｉｇｈの信号を出力することにより、ソースバスライン駆動回路４０からの階調電圧の出力先となる画素を、ゲートバスライン単位で選択することになる。
【００６５】
（ソースバスライン駆動回路４０の構成および動作）
次に、本実施形態に係るソースバスライン駆動回路４０（液晶駆動回路）の構成および動作を、図３を参照して以下に説明する。図３は、ソースバスライン駆動回路４０の構成を示すブロック図である。
【００６６】
図３に示すように、ソースバスライン駆動回路４０は、サンプリングメモリ４１、ホールドメモリ４２、およびＤＡ変換回路４３を備えている。
【００６７】
ソースバスライン駆動回路４０は、ゲートバスライン駆動回路３０によって選択されたゲートバスラインＧＬｊに接続された、画素ＰＩＸｊに対応する階調電圧を、各ソースバスラインＳＬｉ（ｉ＝１〜Ｍ）を介して、画素ＰＩＸ１ｊ〜ＰＩＸＭｊに出力する。以下、ソースバスライン駆動回路４０の動作を具体的に説明するため、ここでは、ソースバスライン駆動回路４０は、ゲートバスラインＧＬｊに接続された画素ＰＩＸ１ｊ〜ＰＩＸＭｊに階調値を出力する場合を例として説明する。
【００６８】
ソースバスライン駆動回路４０には、クロック信号ＳＣＫと、デジタル信号からなる階調値とが制御部５０より入力される。ソースバスライン駆動回路４０は、クロック信号ＳＣＫに同期して、内部に備えるサンプリングメモリ４１に、画素ＰＩＸ１ｊ〜ＰＩＸＭｊに対応する一水平走査期間分の階調値を入力される。なお、このサンプリングメモリ４１は、ソースバスラインＳＬと同数（つまり、Ｍ個）のデータ格納領域を有しており、各ソースバスラインＳＬに対応する階調値を対応するデータ格納領域に取り込む。
【００６９】
次に、ソースバスライン駆動回路４０において、サンプリングメモリ４１が取り込んだ一水平走査期間分（画素ＰＩＸ１ｊ〜ＰＩＸＭｊ）の各階調値は、後段のホールドメモリ４２に水平同期信号ＨＳのタイミングで転送される。このホールドメモリ４２においても、ソースバスラインＳＬと同数（つまり、Ｍ個）のデータ格納領域を有しており、各ソースバスラインＳＬに対応する各階調値を対応するデータ格納領域に取り込む。
【００７０】
さらに、ホールドメモリ４２は、転送された階調値を、内部に備えるデータ格納領域に一旦格納すると共に後段のＤＡ変換回路４３に出力する。ＤＡ変換回路４３は、出力されたデジタル信号である各階調値を、アナログ電圧である階調電圧に変換し、液晶表示パネル２０が備えるソースバスラインＳＬ１〜ＳＬＭに出力する。
【００７１】
ここで、制御部５０は、水平同期信号ＨＳ、ゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰを、互いに対応するタイミングとなるように制御し出力している。したがって、上記のソースバスライン駆動回路４０より出力された画素ＰＩＸ１ｊ〜ＰＩＸＭｊに対応する階調電圧は、ソースバスラインＳＬ１〜ＳＬＭ介して、ゲートバスライン駆動回路３０により選択されたゲートバスラインＳＬｊに接続される画素画素ＰＩＸ１ｊ〜ＰＩＸＭｊに出力されることになる。
【００７２】
（ＤＡ変換回路４３の構成）
次に、図１、図４〜図８を参照して、本実施形態に係るＤＡ変換回路４３について説明する。まず、図１を参照して、ＤＡ変換回路４３の構成を説明する。なお、図１は、例として、６ビットの階調値（階調値「０」〜「６３」）を６４階調の階調電圧に変換するＤＡ変換回路４３を示している。
【００７３】
図１に示すように、ＤＡ変換回路４３は、基準電圧生成回路４３１（生成部）、選択回路４３２（選択部）、およびボルテージフォロア回路４３３（出力部）を備えている。
【００７４】
（基準電圧生成回路４３１の構成および動作）
基準電圧生成回路４３１は、複数の抵抗素子を互いに直列に接続し、これらの抵抗素子の間の接続部から基準電圧を派生させる抵抗分圧回路である。この基準電圧生成回路４３１は、３９個の抵抗素子が直列に接続された構成であり、その一方の端子には、階調電圧の最大値（Ｖ６３）が、もう片方の端子には、階調電圧の最小値（Ｖ０）が入力される。これにより、基準電圧生成回路４３１は、各抵抗素子の端子より、４０通りの基準電圧を、上記抵抗素子の抵抗値に応じた比率によって生成することになる。
【００７５】
ここで、基準電圧生成回路４３１は、階調値「０」〜「５」および「５４」〜「６３」に対応する階調電圧の電圧範囲（Ｖ０〜Ｖ５、および、Ｖ５４〜Ｖ６３：以下、第１電圧範囲とする）、言い換えれば、６４階調の階調電圧がとり得る電圧範囲の両端部において、階調電圧と同数となる１６通りの基準電圧を生成し、階調値「６」〜「５３」に対応する階調電圧の電圧範囲（Ｖ６〜Ｖ５３：以下、第２電圧範囲とする）において、言い換えれば、６４階調の階調電圧がとり得る電圧範囲の中央部において、階調電圧の半数となる２４通りの基準電圧を生成している。すなわち、基準電圧生成回路４３１は、第１電圧範囲において、階調電圧に１対１で対応する基準電圧を生成し、一方、第２電圧範囲において、２階調おきの階調電圧に対応する基準電圧を生成し、生成した４０通りの基準電圧を、選択回路４３２に出力している。なお、基準電圧生成回路４３１が備える各抵抗素子の抵抗値は、生成する各基準電圧の電圧値が、理想の階調電圧となるように、予め設定されているものとする。図１に示す例でいえば、基準電圧生成回路４３１は、階調値「０」〜「６」および「５４」〜「６３」に対応する基準電圧として電圧Ｖ０〜Ｖ６およびＶ５４〜Ｖ６３と、階調値「８」、「１０」、…、「４８」、「５０」、「５２」に対応する基準電圧として電圧Ｖ８〜Ｖ１０、…、Ｖ４８、Ｖ５０、Ｖ５２とを生成しているが、これら生成される基準電圧の各々は、対応する階調値の理想の階調電圧に一致するように、当該ＤＡ変換回路の製造工程等において設定されている。
【００７６】
（選択回路４３２の構成および動作）
選択回路４３２は、６ビットからなる階調値に基づき、該当する基準電圧を、出力された４０通りの基準電圧の中から、１つ、もしくは２つの基準電圧を選択することによって出力するものである。この選択回路４３２は、例えばＭＯＳトランジスタやトランスミッションゲート等のアナログスイッチ等によって構成できる。上記スイッチの各々は、２個のスイッチによって１組のスイッチ対として構成され、６ビットの階調値に基づき、２つの入力信号の一方を選択して出力する。
【００７７】
図１においては、各スイッチ対をＳＷ（Ｘ、Ｙ）およびＳＷＡ（Ｘ、Ｙ）のように表すこととする。ここで、Ｘは、階調値のビットの番号（０、１、２、…、５）に一致するものであり、Ｙは、同図中、縦の位置を示すものであり、同図中、下から順に、１、２、…のように付されている。また、１つのスイッチ対を構成する２個のスイッチのうち、同図中、上側のスイッチにＵを、下側のスイッチにＤをそれぞれ付して区別することとする。例えば、６ビットの階調値のうち、Ｂｉｔ５（ＭＳＢ）により動作し、かつ、同図中、下から３番目のスイッチ対はＳＷ（５、３）のように表記される。また、そのスイッチ対のうちの上側のスイッチはＳＷ（５、３）Ｕと表記され、下側のスイッチはＳＷ（５、３）Ｄと表記される。
【００７８】
また、同図中、縦に並ぶスイッチ対を総称する場合、言い換えれば、階調値の同じビット番号に基づき動作するスイッチ対を総称する場合、Ｙに相当する数字を付さずに表記することとする。例えば、階調値のＢｉｔ５により動作するスイッチ対は、ＳＷ（５、１）、ＳＷ（５、２）、…であるが、これらは、ＳＷ（５）のように総称される。また、階調値のビットの所定番目の全スイッチ対における上側のスイッチを総称して、Ｙに相当する数字を付さずに表記することとする。例えば、階調値のＢｉｔ４のスイッチ対のうちの上側のスイッチは、ＳＷ（４、１）Ｕ、ＳＷ（４、２）Ｕ、…であるが、これらは、ＳＷ（４）Ｕのように総称される。下側についても同様である。なお、以上のような、スイッチ対ＳＷ（Ｘ、Ｙ）を総称する表記は、スイッチ対ＳＷＡ（Ｘ、Ｙ）も同様である。さらに、選択回路４３２に備えるスイッチ対ＳＷ（０）、ＳＷ（１）、…、ＳＷ（５）を総称する場合ＳＷとし、スイッチ対ＳＷＡ（０）およびＳＷＡ（１）を総称する場合、ＳＷＡとする。
【００７９】
（スイッチの配置関係）
次に、階調値の各ビットにおけるスイッチの配置関係について説明する。６ビットの階調値のうち、Ｂｉｔ５（ＭＳＢ）により動作するスイッチ対は、１７組、すなわちＳＷ（５、１）〜ＳＷ（５、１７）からなっており、それぞれは２個のスイッチＵとＤとで構成されている。
【００８０】
ＳＷ（５、１）Ｄの一端にはＳＷＡ（０、１）の共通端子からのＶ０´が、ＳＷ（５、１）Ｕの一端にはＶ３２が入力されている。また、このＳＷ（５、１）ＵとＳＷ（５、１）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷ（５、２）〜ＳＷ（５、４）も同様に、ＳＷ（５、ｎ）Ｄの一端にはＳＷＡ（０、ｎ）の共通端子からのＶ２(ｎ−１)´が、ＳＷ（５、ｎ）Ｕの一端にはＶ２（ｎ−１）＋３２が入力されている。また、このＳＷ（５、ｎ）ＤとＳＷ（５、ｎ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｎ＝１、２、３、４である。なお、同図中、Ｖ０´は、ＳＷＡ（０、１）によって選択された、Ｖ０またはＶ１のいずれか一方の基準電圧を示し、Ｖ２´は、ＳＷＡ（１、１）およびＳＷＡ（０、２）によって選択された、Ｖ１、Ｖ２、およびＶ３のいずれか１つの基準電圧を示し、Ｖ４´は、ＳＷＡ（１、２）およびＳＷＡ（０、３）によって選択された、Ｖ３、Ｖ４、およびＶ５のいずれか１つの基準電圧を示し、Ｖ６´は、ＳＷＡ（１、３）およびＳＷＡ（０、４）によって選択された、Ｖ５またはＶ６のいずれか一方の基準電圧を示している。
【００８１】
さらに、ＳＷ（５、５）Ｄの一端にはＶ８が、ＳＷ（５、５）Ｕの一端にはＶ４０が入力されている。また、このＳＷ（５、５）ＵとＳＷ（５、５）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷ（５、６）〜ＳＷ（５、１１）も同様に、ＳＷ（５、ｍ）Ｄの一端にはＶ２(ｍ−１)が、ＳＷ（５、ｎ）Ｕの一端にはＶ２（ｍ−１）＋３２が入力されている。ここでは、ｍ＝５、６、…、１１である。
【００８２】
さらに、ＳＷ（５、１２）Ｄの一端にはＶ２２が、ＳＷ（５、１２）Ｕの一端にはＳＷＡ（０、５）の共通端子からのＶ５４´が入力されている。また、このＳＷ（５、１２）ＵとＳＷ（５、１２）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷ（５、１３）〜ＳＷ（５、１７）も同様に、ＳＷ（５、ｋ）Ｄの一端にはＶ２(ｋ−１)が、ＳＷ（５、ｋ）Ｕの一端にはＳＷＡ（０、ｋ−７）の共通端子からのＶ２（ｋ−１）＋３２´が入力されている。また、このＳＷ（５、ｋ）ＤとＳＷ（５、ｋ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｋ＝１２、１３、…、１７である。なお、同図中、Ｖ５４´は、ＳＷＡ（１、４）およびＳＷＡ（０、５）によって選択された、Ｖ５４またはＶ５５、いずれか一方の基準電圧を示し、Ｖ５６´は、ＳＷＡ（１、５）およびＳＷＡ（０、６）によって選択された、Ｖ５５、Ｖ５６、およびＶ５７のいずれか１つの基準電圧を示し、Ｖ５８´は、ＳＷＡ（１、６）およびＳＷＡ（０、７）によって選択された、Ｖ５７、Ｖ５８、およびＶ５９のいずれか１つの基準電圧を示し、Ｖ６０´は、ＳＷＡ（１、７）およびＳＷＡ（０、８）によって選択された、Ｖ５９、Ｖ６０、およびＶ６１のいずれか１つの基準電圧を示し、Ｖ６２´は、ＳＷＡ（１、８）およびＳＷＡ（０、９）によって選択された、Ｖ５９、Ｖ６０、およびＶ６１のいずれか１つの基準電圧を示し、Ｖ６４´は、Ｖ６３の基準電圧を示している。
【００８３】
これらのスイッチ対ＳＷ（５）は連動しており、階調値のＢｉｔ５が「０」のときには、下側のスイッチＳＷ（５）Ｄが導通（ＯＮ）し、逆に、上側のスイッチＳＷ（５）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ５が「１」のときには、下側のスイッチＳＷ（５）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチＳＷ（５）Ｕが導通（ＯＮ）する。
【００８４】
次に、Ｂｉｔ４により動作するスイッチ対は、９組、すなわちＳＷ（４、１）〜ＳＷ（４、９）からなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【００８５】
ＳＷ（４、１）Ｄの一端にはＳＷ（５、１）の共通端子が接続され、ＳＷ（４、１）Ｕの一端にはＳＷ（５、９）の共通端子が接続されている。また、このＳＷ（４、１）ＤとＳＷ（４、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（４、ｊ）Ｄの一端にはＳＷ（５、ｊ）の共通端子が接続され、ＳＷ（４、ｊ）Ｕの一端にはＳＷ（５、ｊ＋８）の共通端子が接続されている。また、このＳＷ（４、ｊ）ＤとＳＷ（４、ｊ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｊ＝１、２、…、９である。
【００８６】
これらのスイッチ対ＳＷ（４）は連動しており、Ｂｉｔ４が「０」のときには、下側のスイッチであるＳＷ（４）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（４）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ４が「１」のときには、下側のスイッチであるＳＷ（４）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（４）Ｕが導通（ＯＮ）する。
【００８７】
次に、Ｂｉｔ３により動作するスイッチ対は、５組、すなわちＳＷ（３、１）〜ＳＷ（３、５）からなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【００８８】
ＳＷ（３、１）Ｄの一端にはＳＷ（４、１）の共通端子が接続され、ＳＷ（３、１）Ｕの一端にはＳＷ（４、５）の共通端子が接続されている。また、このＳＷ（３、１）ＤとＳＷ（３、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（３、ｉ）Ｄの一端にはＳＷ（４、ｉ）の共通端子が接続され、ＳＷ（３、ｉ）Ｕの一端にはＳＷ（４、ｉ＋４）の共通端子が接続されている。また、このＳＷ（３、ｉ）ＤとＳＷ（３、ｉ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｉ＝１、２、…、５である。
【００８９】
これらのスイッチ対ＳＷ（３）は連動しており、Ｂｉｔ３が「０」のときには、下側のスイッチであるＳＷ（３）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（３）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ３が「１」のときには、下側のスイッチであるＳＷ（３）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（３）Ｕが導通（ＯＮ）する。
【００９０】
次に、Ｂｉｔ２により動作するスイッチ対は、３組、すなわちＳＷ（２、１）〜ＳＷ（２、３）からなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【００９１】
ＳＷ（２、１）Ｄの一端にはＳＷ（３、１）の共通端子が接続され、ＳＷ（２、１）Ｕの一端にはＳＷ（３、３）の共通端子が接続されている。また、このＳＷ（２、１）ＤとＳＷ（２、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（２、ｈ）Ｄの一端にはＳＷ（３、ｈ）の共通端子が接続され、ＳＷ（２、ｈ）Ｕの一端にはＳＷ（３、ｈ＋２）の共通端子が接続されている。また、このＳＷ（２、ｈ）ＤとＳＷ（２、ｈ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｈ＝１、２、３である。
【００９２】
これらのスイッチ対ＳＷ（２）は連動しており、Ｂｉｔ２が「０」のときには、下側のスイッチであるＳＷ（２）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（２）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ２が「１」のときには、下側のスイッチであるＳＷ（２）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（２）Ｕが導通（ＯＮ）する。
【００９３】
次に、Ｂｉｔ１により動作するスイッチ対は、２組のＳＷ（１、１）およびＳＷ（１、２）と、８組のＳＷＡ（１、１）〜ＳＷＡ（１、８）からなっており、上記同様、それぞれは１個のスイッチＵとＤとで構成されている。
【００９４】
ＳＷ（１、１）Ｄの一端にはＳＷ（２、１）の共通端子が接続され、ＳＷ（１、１）Ｕの一端にはＳＷ（２、２）の共通端子が接続されている。また、このＳＷ（１、１）ＤとＳＷ（１、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。ＳＷ（１、２）Ｄの一端にはＳＷ（２、２）の共通端子が接続され、ＳＷ（１、２）Ｕの一端にはＳＷ（２、３）の共通端子が接続されている。また、このＳＷ（１、２）ＤとＳＷ（１、２）Ｕとの他の一端は、互いに接続されて共通端子となっている。
【００９５】
これらのスイッチ対ＳＷ（１）は連動しており、Ｂｉｔ１が「０」のときには、下側のスイッチであるＳＷ（１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ１が「１」のときには、下側のスイッチであるＳＷ（１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（１）Ｕが導通（ＯＮ）する。
【００９６】
また、ＳＷＡ（１、１）Ｄの一端にはＶ１が、ＳＷＡ（１、１）Ｕの一端にはＶ３が入力され、ＳＷＡ（１、２）Ｄの一端にはＶ５が、ＳＷＡ（１、２）Ｕの一端にはＶ３が入力され、ＳＷＡ（１、３）Ｄの一端にはＶ５が、ＳＷＡ（１、３）Ｕの一端にはＶ６が入力され、ＳＷＡ（１、４）Ｄの一端にはＶ５４が、ＳＷＡ（１、４）Ｕの一端にはＶ５５が入力され、ＳＷＡ（１、５）Ｄの一端にはＶ５５が、ＳＷＡ（１、５）Ｕの一端にはＶ５７が入力され、ＳＷＡ（１、６）Ｄの一端にはＶ５７が、ＳＷＡ（１、６）Ｕの一端にはＶ５９が入力され、ＳＷＡ（１、７）Ｄの一端にはＶ６１が、ＳＷＡ（１、７）Ｕの一端にはＶ５９が入力され、ＳＷＡ（１、８）Ｄの一端にはＶ６１が、ＳＷＡ（１、８）Ｕの一端にはＶ６３が入力されている。また、このＳＷＡ（１）ＵとＳＷＡ（１）Ｄとの他の一端は、互いに接続されて、各々共通端子となっている。
【００９７】
これらのスイッチ対ＳＷＡ（１）は連動しており、Ｂｉｔ１が「０」のときには、下側のスイッチであるＳＷＡ（１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＡ（１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ１が「１」のときには、下側のスイッチであるＳＷＡ（１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＡ（１）Ｕが導通（ＯＮ）する。
【００９８】
次に、Ｂｉｔ０により動作するスイッチ対は、１組のＳＷ（０、１）と、９組のＳＷＡ（０、１）〜ＳＷＡ（０、９）からなっており、上記同様、それぞれは１個のスイッチＵとＤとで構成されている。
【００９９】
ＳＷ（０、１）Ｄの一端にはＳＷ（１、１）の共通端子が接続され、ＳＷ（０、１）Ｕの一端にはＳＷ（１、２）の共通端子が接続されている。また、このＳＷ（０、１）ＤとＳＷ（０、１）Ｕとの他の一端は、互いに接続されて共通端子となっており、さらに、ボルテージフォロア回路４３３の入力端子ＩＮ２に接続されている。上記ＳＷ（１、１）の共通端子は、上記のようにＳＷ（０、１）Ｄの一端に接続されるとともに、ボルテージフォロア回路４３３の入力端子ＩＮ１にも接続されている。
【０１００】
さらに、ＳＷＡ（０、１）Ｄの一端にはＶ０が、ＳＷＡ（０、１）Ｕの一端にはＶ１が入力されている。ＳＷＡ（０、２）Ｄの一端にはＶ２が入力され、ＳＷＡ（０、２）Ｕの一端にはＳＷＡ（１、１）の共通端子が接続され、ＳＷＡ（０、３）Ｄの一端にはＶ４が入力され、ＳＷＡ（０、３）Ｕの一端にはＳＷＡ（１、２）の共通端子が接続され、ＳＷＡ（０、４）Ｄの一端にはＶ６が入力され、ＳＷＡ（０、４）Ｕの一端にはＳＷＡ（１、３）の共通端子が接続されている。
【０１０１】
さらに、ＳＷＡ（０、５）Ｄの一端にはＶ５４が入力され、ＳＷＡ（０、５）Ｕの一端にはＳＷＡ（１、４）の共通端子が接続されている。また、このＳＷ（０、５）ＤとＳＷ（０、５）Ｕとの他の一端は、互いに接続されて共通端子となっている。ＳＷＡ（０、６）〜ＳＷＡ（０、９）も同様に、ＳＷＡ（０、ｇ）Ｄの一端にはＶ２ｇ＋４４が入力され、ＳＷＡ（０、ｇ）Ｕの一端にはＳＷＡ（１、ｇ−１）の共通端子が接続されている。ここでは、ｇ＝６、７、８、９である。また、ＳＷＡ（０）ＤとＳＷＡ（０）Ｕとの他の一端は、互いに接続されて、各々共通端子となっている。
【０１０２】
以上のように、選択回路４３２においては、スイッチ対ＳＷおよびスイッチ対ＳＷＡが、制御部５０（図２を参照）より入力された６ビットの階調値に基づき、動作することによって、基準電圧生成回路４３１からの４０通りの基準電圧の中から、当該階調値に対応した２つの基準電圧を選択し、ボルテージフォロア回路４３３に出力する。
【０１０３】
上記のように選択回路は２つの基準電圧を選択するが、同じ基準電圧を２つ選択す場合は１つの基準電圧と表記している場合がある。
【０１０４】
（ボルテージフォロア回路４３３の構成および動作）
次に、ボルテージフォロア回路４３３の構成および動作について説明する。このボルテージフォロア回路４３３においては、選択回路４３２によって選択された２つの基準電圧の各々が、入力端子ＩＮ１およびＩＮ２を介して入力される。なお、以下の説明においては、入力端子ＩＮ１に入力される基準電圧をＶＩＮ１とし、入力端子ＩＮ２に入力される基準電圧をＶＩＮ２とする。
【０１０５】
ボルテージフォロア回路４３３は、入力されたＶＩＮ１とＶＩＮ２とを平均し、平均した電圧を、階調電圧ＶＯＵＴとして、液晶表示パネル２０が備えるソースバスラインＳＬ（図２を参照）に出力するものである。
【０１０６】
したがって、入力端子ＩＮ１および入力端子ＩＮ２に、同じ電圧値の基準電圧が入力された場合、すなわち、ＶＩＮ１＝ＶＩＮ２の場合、ボルテージフォロア回路４３３は、入力されたＶＩＮ１（ＶＩＮ２）を、ＶＯＵＴとして出力する。一方、入力端子ＩＮ１および入力端子ＩＮ２の各々に、互い異なる基準電圧が入力された場合、ボルテージフォロア回路４３３は、ＶＯＵＴとして、（ＶＩＮ１＋ＶＩＮ２）／２を出力する。
【０１０７】
なお、本実施形態に係るボルテージフォロワ回路４３３については、特許文献１（特開２０００−１８３７４７号公報）に詳細が記載されている。
【０１０８】
（具体例１）
図１に示されている例でいえば、ビット列が「１１１１１１」となる階調値「６３」が入力されており、スイッチ対ＳＷおよびＳＷＡにおける上側（同図中）の全てのスイッチが導通し、下側（同図中）の全てのスイッチが非導通となっている。これにより、選択回路４３２は、ボルテージフォロア回路４３３の入力端子ＩＮ１およびＩＮ２の各々に、電圧値が同じＶ６３の基準電圧を出力することとなる。ボルテージフォロア回路４３３は、入力端子ＩＮ１に入力されたＶ６３と入力端子ＩＮ２に入力されたＶ６３とを平均した電圧値を、ここでは両者の入力端子に同じ電圧値Ｖ６３が入力されているため、入力されたＶ６３を、階調電圧ＶＯＵＴとして出力する。
【０１０９】
（具体例２）
次に、ＤＡ変換回路４３における、他の階調値が制御部５０より入力された場合の動作を、図４を参照して説明する。図４は、ビット列が「０００１０１」となる階調値「５」が入力された場合における、ＤＡ変換回路４３の動作を説明する説明図である。
【０１１０】
図４に示すように、ビット列が「０００１０１」となる階調値「５」が入力された場合、選択回路４３２において、スイッチ対ＳＷ（０）Ｕ、ＳＷ（２）Ｕ、およびＳＷＡ（０）Ｕが導通し、逆に、スイッチ対ＳＷ（０）Ｄ、ＳＷ（２）Ｄ、およびＳＷＡ（０）Ｄが非導通となる。さらに、スイッチ対ＳＷ（５）Ｕ、ＳＷ（４）Ｕ、ＳＷ（３）Ｕ、ＳＷ（１）Ｕ、およびＳＷＡ（１）Ｕが非導通となり、逆に、スイッチ対ＳＷ（５）Ｄ、ＳＷ（４）Ｄ、ＳＷ（３）Ｄ、ＳＷ（１）Ｄ、およびＳＷＡ（１）Ｄが導通する。これにより、選択回路４３２は、ボルテージフォロア回路４３３の入力端子ＩＮ１およびＩＮ２の各々に、電圧値が同じＶ５の基準電圧を出力することとなる。ボルテージフォロア回路４３３は、入力端子ＩＮ１に入力されたＶ６３と入力端子ＩＮ２に入力されたＶ６３とを平均した電圧値を、ここでは両者の入力端子に同じ電圧値Ｖ５が入力されているため、入力されたＶ６３を、階調電圧ＶＯＵＴとして出力する。
【０１１１】
（具体例３）
次に、ＤＡ変換回路４３における、さらに他の階調値が制御部５０より入力された場合の動作を、図５を参照して説明する。図５は、ビット列が「００１００１」となる階調値「１７」が入力された場合における、ＤＡ変換回路４３の動作を説明する説明図である。
【０１１２】
図５に示すように、ビット列が「００１００１」となる階調値「１７」が入力された場合、選択回路４３２において、スイッチ対ＳＷ（０）Ｕ、ＳＷ（４）Ｕ、およびＳＷＡ（０）Ｕが導通し、逆に、スイッチ対ＳＷ（０）Ｄ、ＳＷ（４）Ｄ、およびＳＷＡ（０）Ｄが非導通となる。さらに、スイッチ対ＳＷ（５）Ｕ、ＳＷ（３）Ｕ、ＳＷ（２）Ｕ、ＳＷ（１）Ｕ、およびＳＷＡ（１）Ｕが非導通となり、逆に、スイッチ対ＳＷ（５）Ｄ、ＳＷ（３）Ｄ、ＳＷ（２）Ｄ、ＳＷ（１）Ｄ、およびＳＷＡ（１）Ｄが導通する。これにより、選択回路４３２は、ボルテージフォロア回路４３３の入力端子ＩＮ１に、電圧値がＶ１６の基準電圧を出力し、入力端子ＩＮ２に、電圧値がＶ１８の基準電圧を出力することとなる。ボルテージフォロア回路４３３は、入力端子ＩＮ１に入力されたＶ１６と入力端子ＩＮ２に入力されたＶ１８とを平均した、（Ｖ１６＋Ｖ１８）／２を、階調電圧ＶＯＵＴとして出力する。
【０１１３】
以上が、選択回路４３２の回路構成ならびに動作である。これらの動作をまとめたものを図６に示す。これは、６ビットのデジタル信号である階調値と、選択回路４３２の出力（入力端子ＩＮ１およびＩＮ２に入力される基準電圧）と、ボルテージフォロア回路４３３が出力する階調電圧ＶＯＵＴとの関係を表したものである。
【０１１４】
図６に示すように、入力される階調値が「０」〜「６」および「５４」〜「６３」の場合と、入力される階調値が偶数（Ｂｉｔ０が「０」）の場合とにおいては、選択回路４３２は、４０通りの基準電圧のうちの１つを選択し、ボルテージフォロア回路４３３の入力端子ＩＮ１およびＩＮ２の各々に、選択した同じ基準電圧を出力する。
【０１１５】
また、入力される階調値が「７」〜「５３」であり、かつ、奇数（Ｂｉｔ０が「１」）の場合には、選択回路４３２は、４０通りの基準電圧から２つの基準電圧を選択し、選択した基準電圧の各々を、ボルテージフォロア回路４３３の入力端子ＩＮ１およびＩＮ２に出力する。なお、本実施形態のボルテージフォロア回路４３３は、特許文献１に開示されたボルテージフォロア回路と同じ構成であり、ここでは、その詳細な説明を省略する。
【０１１６】
（液晶表示パネルにおける透過率特性）
次に、液晶表示パネル２０（図２を参照）での、印加される階調電圧と光透過率との関係を説明する。当該液晶表示パネルの光透過率は、当該液晶表示パネルに印加される階調電圧の電圧値の変動に対して、必ずしも線形に変動するわけではない。したがって、液晶表示パネルが有する「階調電圧−透過率特性」を考慮したガンマ補正を、階調電圧に対して行う必要がある。詳細には、階調電圧がとり得る電圧範囲（本実施形態における、Ｖ０〜Ｖ６３）中の低い側と高い側との電圧範囲（以下、第１電圧範囲とする）において、階調電圧の変動に対する光透過率の変動が非線型かつ緩やかとなり、一方、当該電圧範囲の中央部（以下、第２電圧範囲とする）においては、階調電圧の変動に対する光透過率の変動が線形かつ急峻となる。
【０１１７】
このため、液晶表示パネルにおける輝度を、階調値に比例させるためには、階調値を階調電圧に変換するＤＡ変換回路は、上記液晶表示パネルの階調電圧−光透過率特性を打つ消すように、上記第１電圧範囲において、階調値の変化に対して階調電圧の変化を大きくし、一方、上記第２電圧範囲において、階調値の変化に対して階調電圧の変化を小さくする。
【０１１８】
図７（ａ）および図７（ｂ）は、６ビットの階調値と、上記のガンマ補正を行った理想の階調電圧（以下、理想階調電圧）との関係の一例を示す説明図である。同図（ａ）および同図（ｂ）に示すように、階調値「０」〜「５」および「５４」〜「６３」においては、言い換えれば、第１電圧範囲においては、理想階調電圧は非線型かつ急峻に変化し、一方、階調値「６」〜「５３」においては、言い換えれば、第２電圧範囲においては、理想階調電圧は線形（略線形）かつ緩やかに変化する。
【０１１９】
（従来例のＤＡ変換器２００との比較）
次に、６ビットの階調値を入力された場合における、本実施形態のＤＡ変換回路４３が出力する階調電圧と、特許文献１に開示された従来例のＤＡ変換器２００が出力する階調電圧とを比較する。図８は、６ビットの階調値に対応する理想階調電圧と、従来例であるＤＡ変換器２００が出力する階調電圧と、本実施形態のＤＡ変換回路４３が出力する階調電圧と、を比較した説明図である。
【０１２０】
図８に示すように、階調値が偶数の場合、従来例のＤＡ変換器２００は、自身が生成する基準電圧をそのまま階調電圧として出力しているため、理想階調電圧との電圧差は０〔Ｖ〕である。一方、階調値が奇数の場合、ＤＡ変換器２００は、入力された階調値「ｎ」に隣り合う２つの階調値「ｎ−１」および「ｎ＋１」の各々に対応する２つの基準電圧の平均値を、階調電圧として出力している。例えば、入力された階調値が「１」であった場合、階調値「０」に対応する基準電圧Ｖ０と、階調値「２」に対応する基準電圧Ｖ２との平均値を、階調電圧として出力している。なお、ＤＡ変換器２００において生成される基準電圧は、予め理想階調電圧に基づいて調整済であり、言い換えれば、生成される３２通りの基準電圧の各々は、対応する階調値の理想階調電圧に一致するように、予め調整されているものとする。
【０１２１】
ここで、階調値の変化に対して理想階調電圧が線形に変化する第２電圧範囲においては、ＤＡ変換器２００は、階調値が奇数である場合でも、理想階調電圧との電圧差がほとんどない階調電圧を出力している。しかしながら、階調値の変化に対して理想階調電圧が非線形に変化する第１電圧範囲においては、階調値が奇数であった場合、ＤＡ変換器２００が出力する階調電圧と、理想階調電圧との間に、大きな電圧差、言い換えれば、ズレが発生している。図８の例でいえば、階調値「１」、「３」、「５」、「５５」、「５７」、「５９」、「６１」、および「６３」において、理想階調電圧とＤＡ変換器２００が出力する階調電圧との間に、５〔ｍＶ〕以上の電圧差が生じている。なお、図８においては、ＤＡ変換器２００が出力する階調電圧と、理想階調電圧との電圧差の絶対値が、５〔ｍＶ〕以上の場合を、判定結果「×」として記載し、５〔ｍＶ〕未満の場合を、判定結果「○」として記載している。
【０１２２】
一方、本実施形態のＤＡ変換回路４３は、階調値が偶数の場合、従来例のＤＡ変換器２００と同様に、自身が生成する基準電圧をそのまま階調電圧として出力しているため、理想階調電圧との電圧差は０〔Ｖ〕である。さらに、ＤＡ変換回路４３は、出力する階調電圧の電圧範囲が第１電圧範囲内となり、かつ、入力される階調値が奇数の場合、すなわち、階調値「１」、「３」、「５」、「５５」、「５７」、「５９」、「６１」、または「６３」を入力された場合においても、基準電圧生成回路４３１（図１を参照）によって、階調値「１」、「３」、「５」、「５５」、「５７」、「５９」、「６１」、および「６３」の各々に対応する基準電圧を生成し、入力された階調値に対応する基準電圧をそのまま出力する。したがって、図８に示すように、従来例において判定結果が「×」となる階調値を入力された場合でも、ＤＡ変換回路４３は、理想階調電圧とに電圧差がない階調電圧を出力することができる。
【０１２３】
なお、本実施形態においては、６ビットのデジタル信号の階調値が入力され、６４通りの階調電圧を出力する構成としたが、本発明はこれに限るものではなく、６ビットよりも大きいビット数の階調値、または、６ビットよりも小さいビット数の階調値を入力されるＤＡ変換回路も、本発明の範疇に含まれることは、言うまでもない。
【０１２４】
なお、入力される階調値のビット数が変更される場合には、このビット数に応じて、基準電圧生成回路４３１が生成する基準電圧の個数を変更し、さらに、選択回路４３２が備えるスイッチ対の構成を、適宜変更すればよい。
【０１２５】
（ＤＡ変換回路４３の設計方法）
次に、本実施形態のＤＡ変換回路４３の設計方法について、図１２に示す従来例のＤＡ変換器２００を元にして設計する場合を例として説明する。
【０１２６】
このＤＡ変換器２００は、２階調おきとなる偶数の階調値（「０」、「２」、…、「６２」、「６４」）に対応する基準電圧（Ｖ０、Ｖ２、…、Ｖ６２、Ｖ６４）を基準電圧生成回路２０１で生成し、奇数の階調値（「１」、「３」、…、「６３」）が入力された場合、入力された階調値に対応する基準電圧として、入力された階調値に前後する互いに隣り合う２つの基準電圧を選択回路２０２が選択し、選択された２つの基準電圧をボルテージフォロア回路４０３が平均して、この平均値を階調電圧として出力している。
【０１２７】
本実施形態のＤＡ変換回路４３を設計するにあたり、まず、第１のステップとして、階調値が入力された場合における、ＤＡ変換器２００が出力する階調電圧を算出する（第１の算出ステップ）。
【０１２８】
次に、図８に示すように、第１の算出ステップにおいて算出された階調値に対応する階調電圧と、当該階調値の理想階調電圧とを比較し、階調値ごとの電圧差を算出する（第２の算出ステップ）。
【０１２９】
次に、第２の算出ステップにおいて算出された、階調値ごとの電圧差が、所定の範囲内にあるか否かを判定する。当該電圧差がこの範囲内にあると判定された階調値に対応する理想階調電圧の電圧範囲を、第２電圧範囲とし、当該電圧差がこの範囲内にないと判定された階調値に対応する理想階調電圧の電圧範囲を、第１電圧範囲とする。
【０１３０】
図８に示す例でいえば、上記の奇数の階調値ごとの電圧差が、±５ｍＶの範囲内にあるか否かを判定し、当該電圧差が、±５ｍＶの範囲内にないと判定された電圧値Ｖ０〜Ｖ５、および、Ｖ５４〜Ｖ６３を、第１電圧範囲とし、一方、電圧値Ｖ６〜Ｖ５３を第２電圧範囲とする（電圧範囲決定ステップ）。なお、図８に示した例においては、所定の電圧範囲を、±５ｍＶとしたが、本発明に設計方法においては、設計対象となるＤＡ変換回路に接続される液晶表示パネルの特性に応じて、適宜変更可能である。
【０１３１】
次に、電圧範囲決定ステップおいて決定された第１電圧範囲および第２電圧範囲に基づき、上記第１電圧範囲内の理想階調電圧に１対１で対応する基準電圧を生成し、かつ、生成した当該基準電圧を階調電圧として出力するするように、基準電圧生成回路２０１および選択回路２０２の回路構成を変更することによって、図１に示す、ＤＡ変換回路４３が備える基準電圧生成回路４３１を作成する。
【０１３２】
さらに、第１電圧範囲内にある基準電圧の各々を、個別に選択可能なスイッチ対ＳＷＡ（図１を参照）を、従来例の選択回路２０２に対して、新たに加えることによって、図１に示すＤＡ変換回路を作成する。
【０１３３】
上記では、従来例のＤＡ変換器２００を元に設計する手法を説明したが、本願の実施形態１のように、既に第１電圧範囲と第２電圧範囲を設定し本願を実施した回路のおいても実施可能である。このような設計変更が発生する場合は、パネルの特性変更等により、理想階調電圧値が変更になった場合である。
【０１３４】
まず、第１の算出ステップにおいて、設計変更の対照となる回路を使用して、出力される階調電圧を算出する。
【０１３５】
次に、第２の算出ステップにおいて、変更された理想階調電圧値を使用して、階調値ごとの電圧差を算出する。
【０１３６】
次に、電圧範囲決定ステップにおいて、第１電圧範囲と第２電圧範囲を変更する。
【０１３７】
次に、電圧範囲決定ステップおいて決定された第１電圧範囲および第２電圧範囲に基づき、第１電圧範囲内の理想階調電圧に１対１で対応する基準電圧を生成し、かつ、生成した当該基準電圧を階調電圧として出力するように、基準電圧生成回路および選択回路の回路構成を変更する。
【０１３８】
〔実施形態２〕
次に、本発明に係る第２の実施形態について、図９を参照して以下に説明する。なお、実施形態２の説明に関しては、実施形態１と異なる箇所についてのみ説明し、重複する箇所についてはその説明を省略する。
【０１３９】
まず、本実施形態１と実施形態２との違いは、ソースバスライン駆動回路４０（図３を参照）が、ＤＡ変換回路４３を備える代わりに、ＤＡ変換回路４３´を備えている点である。なお、図９は、６ビットの階調値に基づき、６４通りの階調電圧を出力可能なＤＡ変換回路４３´の構成を示すブロック図である。
【０１４０】
（ＤＡ変換回路４３´の構成）
図９に示すように、ＤＡ変換回路４３´は、基準電圧生成回路４３１´（生成部）、選択回路４３２´（選択部）、およびボルテージフォロア回路４３３´（出力部）を備えている。
【０１４１】
（基準電圧生成回路４３１´の構成および動作）
基準電圧生成回路４３１´は、複数の抵抗素子を互いに直列に接続し、これらの抵抗素子の間の接続部から基準電圧を派生させる抵抗分圧回路である。この基準電圧生成回路４３１´は、２１個の抵抗素子が直列に接続された構成であり、その一方の端子には、階調電圧の最大値（Ｖ６３）が、もう片方の端子には、階調電圧の最小値（Ｖ０）が入力される。これにより、基準電圧生成回路４３１´は、各抵抗素子の端子より、２２通りの基準電圧を、上記抵抗素子の抵抗値に応じた比率によって生成することになる。
【０１４２】
ここで、基準電圧生成回路４３１´は、階調値「０」〜「４」および「６１」〜「６３」に対応する階調電圧の電圧範囲（Ｖ０〜Ｖ４、および、Ｖ６１〜Ｖ６３：以下、第３電圧範囲とする）において、階調電圧と同数となる８通りの基準電圧を生成し、階調値「５」〜「６０」に対応する階調電圧の電圧範囲（Ｖ５〜Ｖ５０：以下、第４電圧範囲とする）において、階調電圧数の１／４となる１４通りの基準電圧を生成している。すなわち、基準電圧生成回路４３１´は、第１電圧範囲において、階調電圧に１対１で対応する基準電圧を生成し、一方、第２電圧範囲において、４階調おきの階調電圧に対応する基準電圧を生成し、生成した２２通りの基準電圧を、選択回路４３２´に出力している。
【０１４３】
（選択回路４３２´の構成および動作）
選択回路４３２´は、６ビットからなる階調値に基づき、該当する基準電圧を、出力された２２通りの基準電圧の中から、１つ、もしくは２つの基準電圧を選択することによって出力するものである。この選択回路４３２´は、例えばＭＯＳトランジスタやトランスミッションゲート等のアナログスイッチ等によって構成できる。上記スイッチの各々は、２個のスイッチによって１組のスイッチ対として構成され、６ビットの階調値に基づき、２つの入力信号の一方を選択して出力する。
【０１４４】
図９においては、各スイッチ対をＳＷＢ（Ｘ、Ｙ）およびＳＷＣ（Ｘ、Ｙ）のように表すこととする。ここで、Ｘは、階調値のビットの番号（０、１、２、…、５）に一致するものであり、Ｙは、同図中、縦の位置を示すものであり、同図中、下から順に、１、２、…のように付されている。また、１つのスイッチ対を構成する２個のスイッチのうち、同図中、上側のスイッチにＵを、下側のスイッチにＤをそれぞれ付して区別することとする。例えば、６ビットの階調値のうち、Ｂｉｔ５（ＭＳＢ）により動作し、かつ、同図中、下から３番目のスイッチ対はＳＷＢ（５、３）のように表記される。また、そのスイッチ対のうちの上側のスイッチはＳＷＢ（５、３）Ｕと表記され、下側のスイッチはＳＷＢ（５、３）Ｄと表記される。
【０１４５】
また、同図中、縦に並ぶスイッチ対を総称する場合、言い換えれば、階調値の同じビット番号に基づき動作するスイッチ対を総称する場合、Ｙに相当する数字を付さずに表記することとする。例えば、階調値のＢｉｔ５により動作するスイッチ対は、ＳＷＢ（５、１）、ＳＷＢ（５、２）、…であるが、これらは、ＳＷＢ（５）のように総称される。また、階調値のビットの所定番目の全スイッチ対における上側のスイッチを総称して、Ｙに相当する数字を付さずに表記することとする。例えば、階調値のＢｉｔ４のスイッチ対のうちの上側のスイッチは、ＳＷＢ（４、１）Ｕ、ＳＷＢ（４、２）Ｕ、…であるが、これらは、ＳＷＢ（４）Ｕのように総称される。下側についても同様である。なお、以上のような、スイッチ対ＳＷＢ（Ｘ、Ｙ）を総称する表記は、スイッチ対ＳＷＣ（Ｘ、Ｙ）も同様である。さらに、選択回路４３２´が備えるスイッチ対ＳＷＢ（０）、ＳＷＢ（１）、…、ＳＷＢ（５）を総称する場合ＳＷＢとし、スイッチ対ＳＷＣ（０）およびＳＷＣ（１）を総称する場合、ＳＷＣとする。
【０１４６】
（スイッチの配置関係）
次に、階調値の各ビットにおけるスイッチの配置関係について説明する。６ビットの階調値のうち、Ｂｉｔ５（ＭＳＢ）により動作するスイッチ対は、９組、すなわちＳＷＢ（５、１）〜ＳＷＢ（５、９）からなっており、それぞれは２個のスイッチＵとＤとで構成されている。
【０１４７】
ＳＷＢ（５、１）Ｄの一端にはＳＷＣ（１、１）の共通端子からのＶ０´が、ＳＷＢ（５、１）Ｕの一端にはＶ３２が入力されている。また、このＳＷＢ（５、１）ＵとＳＷＢ（５、１）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷＢ（５、２）Ｄの一端にはＳＷＣ（２、１）の共通端子からのＶ４´が、ＳＷＢ（５、１）Ｕの一端にはＶ３６が入力されている。また、このＳＷＢ（５、１）ＵとＳＷＢ（５、１）Ｄとの他の一端は、互いに接続されて共通端子となっている。なお、同図中、Ｖ０´は、ＳＷＣ（０、１）、ＳＷＣ（０、２）、およびＳＷＣ（１、１）によって選択された、Ｖ０〜Ｖ３のいずれか１つの基準電圧を示し、Ｖ４´は、ＳＷＣ（０、３）、ＳＷＣ（１、２）、およびＳＷＣ（２、１）によって選択された、Ｖ１、〜Ｖ４のいずれか１つの基準電圧を示している。
【０１４８】
さらに、ＳＷＢ（５、３）Ｄの一端にはＶ８が、ＳＷＢ（５、３）Ｕの一端にはＶ４０が入力されている。また、このＳＷＢ（５、３）ＵとＳＷＢ（５、３）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷＢ（５、４）〜ＳＷＢ（５、７）も同様に、ＳＷＢ（５、ｆ）Ｄの一端にはＶ４(ｆ−１)が、ＳＷＢ（５、ｆ）Ｕの一端にはＶ４（ｆ−１）＋３２が入力されている。また、このＳＷＢ（５、ｆ）ＤとＳＷＢ（５、ｆ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｆ＝３、４、…、７である。
【０１４９】
さらに、ＳＷＢ（５、８）Ｄの一端にはＶ２８が、ＳＷＢ（５、８）Ｕの一端にはＳＷＣ（２、２）の共通端子からのＶ６０´が入力されている。また、このＳＷＢ（５、８）ＵとＳＷＢ（５、８）Ｄとの他の一端は、互いに接続されて共通端子となっている。ＳＷＢ（５、９）Ｄの一端にはＶ３２が、ＳＷＢ（５、９）Ｕの一端にはＳＷＣ（１、４）の共通端子からのＶ６４´が入力されている。また、このＳＷＢ（５、９）ＵとＳＷＢ（５、９）Ｄとの他の一端は、互いに接続されて共通端子となっている。なお、同図中、Ｖ６０´は、ＳＷＣ（０、４）、ＳＷＣ（０、５）、ＳＷＣ（１、３）、およびＳＷＣ（２、２）によって選択された、Ｖ６０〜Ｖ６３のいずれか１つの基準電圧を示し、Ｖ６４´は、ＳＷＣ（０、６）およびＳＷＣ（１、４）によって選択された、Ｖ６１、〜Ｖ６３のいずれか１つの基準電圧を示している。
【０１５０】
これらのスイッチ対ＳＷＢ（５）は連動しており、階調値のＢｉｔ５が「０」のときには、下側のスイッチＳＷＢ（５）Ｄが導通（ＯＮ）し、逆に、上側のスイッチＳＷＢ（５）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ５が「１」のときには、下側のスイッチＳＷＢ（５）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチＳＷＢ（５）Ｕが導通（ＯＮ）する。
【０１５１】
次に、Ｂｉｔ４により動作するスイッチ対は、５組、すなわちＳＷＢ（４、１）〜ＳＷＢ（４、５）からなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【０１５２】
ＳＷＢ（４、１）Ｄの一端にはＳＷＢ（５、１）の共通端子が接続され、ＳＷＢ（４、１）Ｕの一端にはＳＷＢ（５、５）の共通端子が接続されている。また、このＳＷＢ（４、１）ＤとＳＷＢ（４、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷＢ（４、ｅ）Ｄの一端にはＳＷＢ（５、ｅ）の共通端子が接続され、ＳＷＢ（４、ｅ）Ｕの一端にはＳＷＢ（５、ｅ＋４）の共通端子が接続されている。また、このＳＷＢ（４、ｅ）ＤとＳＷＢ（４、ｅ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｊ＝１、２、…、５である。
【０１５３】
これらのスイッチ対ＳＷＢ（４）は連動しており、Ｂｉｔ４が「０」のときには、下側のスイッチであるＳＷＢ（４）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＢ（４）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ４が「１」のときには、下側のスイッチであるＳＷＢ（４）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＢ（４）Ｕが導通（ＯＮ）する。
【０１５４】
次に、Ｂｉｔ３により動作するスイッチ対は、３組、すなわちＳＷＢ（３、１）〜ＳＷＢ（３、３）からなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【０１５５】
ＳＷＢ（３、１）Ｄの一端にはＳＷＢ（４、１）の共通端子が接続され、ＳＷＢ（３、１）Ｕの一端にはＳＷＢ（４、３）の共通端子が接続されている。また、このＳＷＢ（３、１）ＤとＳＷＢ（３、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷＢ（３、ｄ）Ｄの一端にはＳＷＢ（４、ｄ）の共通端子が接続され、ＳＷＢ（３、ｄ）Ｕの一端にはＳＷＢ（４、ｄ＋２）の共通端子が接続されている。また、このＳＷＢ（３、ｄ）ＤとＳＷＢ（３、ｄ）Ｕとの他の一端は、互いに接続されて共通端子となっている。ここでは、ｄ＝１、２、３である。
【０１５６】
これらのスイッチ対ＳＷＢ（３）は連動しており、Ｂｉｔ３が「０」のときには、下側のスイッチであるＳＷＢ（３）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＢ（３）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ３が「１」のときには、下側のスイッチであるＳＷＢ（３）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＢ（３）Ｕが導通（ＯＮ）する。
【０１５７】
次に、Ｂｉｔ２により動作するスイッチ対は、２組のＳＷＢ（２、１）およびＳＷＢ（２、２）と、２組のＳＷＣ（２、１）およびＳＷＣ（２、２）とからなっており、上記同様、それぞれは２個のスイッチＵとＤとで構成されている。
【０１５８】
ＳＷＢ（２、１）Ｄの一端にはＳＷＢ（３、１）の共通端子が接続され、ＳＷＢ（２、１）Ｕの一端にはＳＷＢ（３、２）の共通端子が接続されている。また、このＳＷＢ（２、１）ＤとＳＷＢ（２、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。また、ＳＷＢ（２、２）Ｄの一端にはＳＷＢ（３、２）の共通端子が接続され、ＳＷＢ（２、２）Ｕの一端にはＳＷＢ（３、３）の共通端子が接続されている。また、このＳＷＢ（２、２）ＤとＳＷＢ（２、２）Ｕとの他の一端は、互いに接続されて共通端子となっている。
【０１５９】
これらのスイッチ対ＳＷＢ（２）は連動しており、Ｂｉｔ２が「０」のときには、下側のスイッチであるＳＷＢ（２）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＢ（２）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ２が「１」のときには、下側のスイッチであるＳＷＢ（２）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＢ（２）Ｕが導通（ＯＮ）する。
【０１６０】
また、ＳＷＣ（２、１）Ｄの一端にはＳＷＣ（１、２）の共通端子が接続され、ＳＷＣ（２、１）Ｕの一端にはＶ４が入力される。また、このＳＷＣ（２、１）ＤとＳＷＣ（２、１）Ｕとの他の一端は、互いに接続されて共通端子となっている。ＳＷＣ（２、２）Ｄの一端にはＶ６０が入力され、ＳＷＣ（２、２）Ｕの一端にはＳＷＣ（１、３）の共通端子が接続されている。また、このＳＷＣ（２、２）ＤとＳＷＣ（２、２）Ｕとの他の一端は、互いに接続されて共通端子となっている。
【０１６１】
これらのスイッチ対ＳＷＣ（２）は連動しており、Ｂｉｔ２が「０」のときには、下側のスイッチであるＳＷＣ（２）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＣ（２）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ２が「１」のときには、下側のスイッチであるＳＷＣ（２）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＣ（２）Ｕが導通（ＯＮ）する。
【０１６２】
次に、Ｂｉｔ１により動作するスイッチ対は、１組のＳＷＢ（１、１）と、４組のＳＷＣ（１、１）〜ＳＷＣ（１、４）からなっており、上記同様、それぞれは１個のスイッチＵとＤとで構成されている。
【０１６３】
ＳＷＢ（１、１）Ｄの一端にはＳＷＢ（２、１）の共通端子が接続され、ＳＷＢ（１、１）Ｕの一端にはＳＷＢ（２、２）の共通端子が接続されている。また、このＳＷＢ（１、１）ＤとＳＷＢ（１、１）Ｕとの他の一端は、互いに接続されて共通端子となっており、さらに、ボルテージフォロア回路４３３´の入力端子ＩＮ１に接続されている。
【０１６４】
なお、このＳＷＢ（１、１）は、下側のスイッチであるＳＷＢ（１、１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＢ（１、１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ１が「１」のときには、下側のスイッチであるＳＷ（１、１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＢ（１、１）Ｕが導通（ＯＮ）する。
【０１６５】
また、ＳＷＣ（１、１）Ｄの一端にはＳＷＣ（０、１）の共通端子が接続され、ＳＷＣ（１、１）Ｕの一端には、ＳＷＣ（０、２）の共通端子が接続され、ＳＷＣ（１、２）Ｄの一端にはＶ１が入力され、ＳＷＣ（１、２）Ｕの一端には、ＳＷＣ（０、３）の共通端子が接続され、ＳＷＣ（１、３）Ｄの一端にはＳＷＣ（０、４）の共通端子が接続され、ＳＷＣ（１、３）Ｕの一端には、ＳＷＣ（０、５）の共通端子が接続され、ＳＷＣ（１、４）Ｄの一端にはＶ６１が入力され、ＳＷＣ（１、４）Ｕの一端には、ＳＷＣ（０、６）の共通端子が接続されている。また、このＳＷＢ（１）ＵとＳＷＢ（１）Ｄとの他の一端は、互いに接続されて、各々共通端子となっている。
【０１６６】
これらのスイッチ対ＳＷＣ（１）は連動しており、Ｂｉｔ１が「０」のときには、下側のスイッチであるＳＷＣ（１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＣ（１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ１が「１」のときには、下側のスイッチであるＳＷＣ（１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＣ（１）Ｕが導通（ＯＮ）する。
【０１６７】
次に、Ｂｉｔ０により動作するスイッチ対は、１組のＳＷＢ（０、１）と、６組のＳＷＣ（０、１）〜ＳＷＣ（０、６）からなっており、上記同様、それぞれは１個のスイッチＵとＤとで構成されている。
【０１６８】
ＳＷＢ（０、１）Ｄの一端にはＳＷ（２、１）の共通端子が接続され、ＳＷ（０、１）Ｕの一端にはＳＷ（２、２）の共通端子が接続されている。また、このＳＷ（０、１）ＤとＳＷ（０、１）Ｕとの他の一端は、互いに接続されて共通端子となっており、さらに、ボルテージフォロア回路４３３の入力端子ＩＮ２に接続されている。上記ＳＷ（２、１）の共通端子は、上記のようにＳＷ（０、１）Ｄの一端、および、ＳＷ（１、１）Ｄの一端に接続されるとともに、ボルテージフォロア回路４３３の入力端子ＩＮ３にも接続されている。
【０１６９】
また、ＳＷＣ（０、１）Ｄの一端にはＶ０が、ＳＷＣ（０、１）Ｕの一端にはＶ１が入力され、ＳＷＣ（０、２）Ｄの一端にはＶ２が、ＳＷＣ（０、２）Ｕの一端にはＶ３が入力され、ＳＷＣ（０、３）Ｄの一端にはＶ２が、ＳＷＣ（０、３）Ｕの一端にはＶ３が入力され、ＳＷＣ（０、４）Ｄの一端にはＶ６０が、ＳＷＣ（０、４）Ｕの一端にはＶ６１が入力され、ＳＷＣ（０、５）Ｄの一端にはＶ６２が、ＳＷＣ（０、５）Ｕの一端にはＶ６３が入力され、ＳＷＣ（０、６）Ｄの一端にはＶ６２が、ＳＷＣ（０、６）Ｕの一端にはＶ６３が入力されている。また、このＳＷＣ（０）ＵとＳＷＣ（０）Ｄとの他の一端は、互いに接続されて、各々共通端子となっている。
【０１７０】
これらのスイッチ対ＳＷＣ（０）は連動しており、Ｂｉｔ０が「０」のときには、下側のスイッチであるＳＷＣ（０）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷＣ（０）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ０が「１」のときには、下側のスイッチであるＳＷＣ（０）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷＣ（０）Ｕが導通（ＯＮ）する。
【０１７１】
以上のように、選択回路４３２´においては、スイッチ対ＳＷＢおよびスイッチ対ＳＷＣが、制御部５０（図２を参照）より入力された６ビットの階調値に基づき、動作することによって、基準電圧生成回路４３１´からの２２通りの基準電圧の中から、当該階調値に対応した３つの基準電圧を、ボルテージフォロア回路４３３´に出力する。
【０１７２】
より具体的には、選択回路４３２´は、第３電圧範囲に対応する階調値（「０」〜「４」および「６１」〜「６３」）が入力された場合と、第４電圧範囲に対応し且つ４の倍数の階調値（「４ａ」：ａ＝２〜１５）が入力された場合とでは、入力された階調値に対応する基準電圧を１つ選択し、ボルテージフォロア回路４３３´の入力端子（ＩＮ１〜ＩＮ３）の各々に、同じ基準電圧を出力する。例えば、入力された階調値が「１」の場合では、選択回路４３２´は、ボルテージフォロア回路４３３´の入力端子（ＩＮ１〜ＩＮ３）の各々に、Ｖ１の基準電圧を出力し、入力された階調値が「１２」の場合では、選択回路４３２´は、ボルテージフォロア回路４３３´の入力端子（ＩＮ１〜ＩＮ３）の各々に、Ｖ１２の基準電圧を出力する。
【０１７３】
一方、第４電圧範囲に対応し且つ４の倍数以外の階調値（「４ａ−３」、「４ａ−２」、「４ａ−１」）が入力された場合、選択回路４３２´は、入力された階調値に対応する基準電圧（Ｖ４（ａ−１）およびＶ４ａ）を２つ選択し、ボルテージフォロア回路４３３´の入力端子（ＩＮ１〜ＩＮ３）の各々に、以下の関係となるように出力する。
【０１７４】
階調値「４ａ−３」の場合、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４（ａ−１）、Ｖ４ａ、Ｖ４（ａ−１））となり、階調値「４ａ−２」の場合、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４ａ、Ｖ４（ａ−１）、Ｖ４（ａ−１））となり、階調値「４ａ−１」の場合、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４ａ、Ｖ４ａ、Ｖ４（ａ−１））となる。例えば、入力された階調値が「１１」の場合では、選択回路４３２´は、２つの基準電圧Ｖ８およびＶ１２を選択し、ボルテージフォロア回路４３３´の入力端子ＩＮ１に基準電圧Ｖ１２を、入力端子ＩＮ２に基準電圧Ｖ１２を、入力端子ＩＮ１に基準電圧Ｖ８を出力する。
【０１７５】
（ボルテージフォロア回路４３３´の構成および動作）
次に、ボルテージフォロア回路４３３´の構成および動作について説明する。このボルテージフォロア回路４３３´においては、選択回路４３２´によって出力された３つの基準電圧の各々が、入力端子ＩＮ１〜ＩＮ３を介して入力される。なお、以下の説明においては、入力端子ＩＮ１に入力される基準電圧をＶＩＮ１とし、入力端子ＩＮ２に入力される基準電圧をＶＩＮ２とし、入力端子ＩＮ３に入力される基準電圧をＶＩＮ３とする。
【０１７６】
ボルテージフォロア回路４３３´は、図９に示したように、３つの入力端子ＩＮ１、ＩＮ２、およびＩＮ３への入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）から、「ＶＯＵＴ＝（ＶＩＮ２＋ＶＩＮ３＋ＶＩＮ１×２）／４」の関係の階調電圧ＶＯＵＴを液晶表示パネル２０に出力するものである。
【０１７７】
ここで、上記のように、ボルテージフォロア回路４３３´においては、入力端子ＩＮ１への入力は２倍の重み付けがなされている。
【０１７８】
したがって、選択回路４３２´に、第３電圧範囲に対応する階調値（「０」〜「４」および「６１」〜「６３」）が入力された場合と、第４電圧範囲に対応し且つ４の倍数の階調値（「４ａ」：ａ＝２〜１５）が入力された場合とでは、ボルテージフォロア回路４３３´は、入力された階調値に対応する１つの基準電圧が、自身の入力端子ＩＮ１、ＩＮ２、ＩＮ３の各々に入力され、結果、入力された１つの基準電圧を、階調電圧ＶＯＵＴとしてそのまま出力することになる。
【０１７９】
一方、選択回路４３２´に、第４電圧範囲に対応し且つ４の倍数以外の階調値（「４ａ−３」、「４ａ−２」、「４ａ−１」）が入力された場合では、選択回路４３２´より入力された２つの基準電圧を補間した中間値を、より具体的には、以下の関係を満たす階調電圧ＶＯＵＴを出力する。
【０１８０】
階調値「４ａ−３」の場合、つまり、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４（ａ−１）、Ｖ４ａ、Ｖ４（ａ−１））となる場合、ＶＯＵＴ＝［Ｖ４ａ＋Ｖ４（ａ−１）×３］／４となり、階調値「４ａ−２」の場合、つまり、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４ａ、Ｖ４（ａ−１）、Ｖ４（ａ−１））となる場合、ＶＯＵＴ＝［Ｖ４ａ×２＋Ｖ４（ａ−１）×２］／４となり、階調値「４ａ−１」の場合、つまり、入力電圧（ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）＝（Ｖ４ａ、Ｖ４ａ、Ｖ４（ａ−１））となる場合、ＶＯＵＴ＝［Ｖ４ａ×３＋Ｖ４（ａ−１）］／４となる。
【０１８１】
以上のように、ＤＡ変換回路４３´は、基準電圧生成回路４３１´、選択回路４３２´、およびボルテージフォロア回路４３３´を備えることにより、６４階調の階調値に基づいて、６４階調の階調電圧を液晶表示パネル２０（図２を参照）に出力できるとともに、実施形態１に記載のＤＡ変換回路４３に比べ、抵抗素子およびスイッチ対の数を減少させることが可能となる。
【０１８２】
本ボルテージフォロワ回路については、特開２００２−４３９４４号公報に詳細が記載されている。
【０１８３】
〔実施形態３〕
次に、本発明に係る第３の実施形態について、図１０を参照して以下に説明する。なお、実施形態３に示すＤＡ変換回路４３”は、実施形態１に示すＤＡ変換回路４３の変形例であるため、実施形態３の説明に関しては、実施形態１と異なる箇所についてのみ説明し、重複する箇所については、その説明を省略する。また、図１０は、本実施形態に係るＤＡ変換回路４３”の構成を示すブロック図である。
【０１８４】
まず、図１０に示すように、本実施形態のＤＡ変換回路４３”と、実施形態１のＤＡ変換回路４３との違いは、基準電圧生成回路４３１”（生成部）において、実施形態１に示す基準電圧生成回路４３１に比べ、抵抗素子を２つ多く備え、基準電圧Ｖ７およびＶ５３を生成している点であり、また、選択回路４３２”（選択部）において、実施形態１の選択回路４３２に対して、４つのスイッチ対（予備のスイッチング素子）である、ＳＷＤ（１、１）、ＳＷＤ（１、２）、ＳＷＤ（０、１）、およびＳＷＤ（０、２）をさらに備えている点である。なお、ＳＷＤ（１、１）、ＳＷＤ（１、２）、ＳＷＤ（０、１）、およびＳＷＤ（０、２）は、実施形態１のスイッチ対ＳＷと同様に、２個のスイッチＵとＤとで構成されており、以下の説明において、ＳＷＤ（１、１）、ＳＷＤ（１、２）、ＳＷＤ（０、１）、およびＳＷＤ（０、２）を総称する表記は、実施形態１のスイッチ対ＳＷと同様である。
【０１８５】
ＳＷＤ（０、１）Ｄの一端にはＶ８が入力され、ＳＷＤ（０、１）Ｕの一端にはＳＷＤ（１、１）の共通端子が接続されている。また、このＳＷＤ（０、１）ＵとＳＷＤ（０、１）Ｄとの他の一端は、互いに接続されて共通端子となっている。さらに、ＳＷＤ（０、２）Ｄの一端にはＶ５２が入力され、ＳＷＤ（０、２）Ｕの一端にはＳＷＤ（１、２）の共通端子が接続されている。また、このＳＷＤ（０、２）ＵとＳＷＤ（０、２）Ｄとの他の一端は、互いに接続されて共通端子となっている。
【０１８６】
ＳＷＤ（１、１）Ｄの一端にはＶ８が、ＳＷＤ（１、１）Ｕの一端にはＶ７が入力されている。また、このＳＷＤ（１、１）ＵとＳＷＤ（１、１）Ｄとの他の一端は、互いに接続されて共通端子となっている。さらに、ＳＷＤ（１、２）Ｄの一端にはＶ５３が、ＳＷＤ（１、２）Ｕの一端にはＶ５２が入力されている。また、このＳＷＤ（１、２）ＵとＳＷＤ（１、２）Ｄとの他の一端は、互いに接続されて共通端子となっている。
【０１８７】
ここで、図１０に示すように、ＳＷＤ（０、１）およびＳＷＤ（０、２）の共通端子は、どのスイッチ対にも接続されていない。これは、下記の理由によるものである。
【０１８８】
液晶表示パネルの特性を変更する場合、ＤＡ変換回路４３”に入力される階調値の階調数や、出力する階調電圧の階調数は同じのまま、出力する階調電圧の理想となる電圧値のみが変更となる場合がある。このような場合、ＤＡ変換回路４３”の基準電圧生成回路４３１”において、抵抗素子による抵抗分割の割合を変更することになる。
【０１８９】
ＤＡ変換回路４３”においては、このような抵抗素子の抵抗値の変更は、ＤＡ変換回路４３”の製造の途中工程（たとえば配線変更）から行えるようにしてあるのが一般的である。ここで、液晶表示パネルの特性が変更になることに伴い、実施形態１に示した第１電圧範囲（階調電圧の変動に対して、液晶表示パネルの光透過率の変動が非線型かつ緩やかとなる電圧範囲）と、第２電圧範囲（階調電圧の変動に対して、液晶表示パネルの光透過率の変動が線形かつ急峻となる電圧範囲）も変化することになり、結果、第１電圧範囲内にある理想の階調電圧数が変化する。例えば、実施形態１において、第１電圧範囲であった階調電圧Ｖ０〜Ｖ５およびＶ５４〜Ｖ６３が、液晶表示パネルの特性を変更したことにより、階調電圧Ｖ０〜Ｖ７およびＶ５２〜Ｖ６３となったとする。このとき、基準電圧生成回路４３１において、Ｖ７およびＶ５３の基準電圧を生成し、かつ、選択回路４３２は、階調値「７」または「５３」を入力された場合に、Ｖ７またはＶ５３の基準電圧を、ボルテージフォロア回路４３３の入力端子ＩＮ１およびＩＮ２に出力する必要がある。しかしながら、実施形態１においては、Ｖ７またはＶ５３の基準電圧が生成されておらず、また、基準電圧生成回路４３１において、Ｖ７またはＶ５３の基準電圧が生成されたとしても、選択回路４３２は、Ｖ７またはＶ５３を選択し、ボルテージフォロア回路４３３に出力するためのスイッチ対を備えていない。また、スイッチ対を構成するトランジスタは、上記途中工程以降では追加できないため、実施形態１に示したＤＡ変換回路４３は、液晶表示パネルの特性の変更に対応することができない。
【０１９０】
ここで、本実施形態に係るＤＡ変換回路４３”は、液晶表示パネルの特性の変更に対応するために、上述したように、予備の基準電圧Ｖ７およびＶ５３を、基準電圧生成回路４３１”において生成する。さらに、液晶表示パネルの特性の変更に伴い、基準電圧生成回路４３１”が生成する基準電圧の個数が増加した場合に、増加した基準電圧Ｖ７およびＶ５３の各々を、ボルテージフォロア回路４３３に出力する１つの基準電圧として選択するための、予備のスイッチ対ＳＷＤを、選択回路４３２”は備えている。
【０１９１】
これにより、本実施形態に係るＤＡ変換回路４３”は、液晶表示パネルの特性の変更に対応することが可能となる。
【０１９２】
なお、本実施形態においては、予備のスイッチ対として４組のＳＷＤを備える構成としたが、基準電圧生成回路４３１”が生成する基準電圧数に応じて、予備のスイッチ対の個数を適宜変更してもよい。
【０１９３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１９４】
なお、本発明に係るの表示用駆動回路、および当該表示用駆動回路の設計手法を以下のように構成してもよい。
【０１９５】
（第１構成）
複数の階調電圧を発生する回路と、入力した２個以上の階調電圧の平均した電圧を出力する出力回路と、上記複数の階調電圧のうち、同じ階調電圧を上記出力回路に与える第１の状態と、異なる階調電圧を上記出力回路に与える第２の状態をもつ選択回路、により、階調表示を行う表示用駆動回路において、階調電圧の高い側と低い側の範囲においては、第１の状態のみで選択回路が動作し、中間の階調電圧の範囲においては、第１の状態と、第２の状態とで選択回路が動作する、事を特徴とする表示用駆動回路。
【０１９６】
（第２構成）
上記選択回路の、第1の状態で動作している部分を第2の状態で動作するように変更が可能なように、予めスイッチング素子を設けている事を特徴とする第１構成に記載の表示用駆動回路。
【０１９７】
（第３構成）
上記選択回路の、第２の状態で動作している部分を第１の状態で動作するように変更が可能なように、予めスイッチング素子を設けている事を特徴とする第１構成に記載の表示用駆動回路。
【０１９８】
（第４構成）
上記選択回路の、第１の状態で動作している部分を第２の状態で動作するように変更が可能なように、予め基準電圧を設けている事を特徴とする第１構成から第３構成までのいずれかに記載の表示用駆動回路。
【０１９９】
（第５構成）
上記スイッチング素子は、階調電圧の高い側と低い側の変更が可能である事を特徴とする第２構成または第３構成に記載の表示用駆動回路。
【０２００】
（第６構成）
上記予め設ける基準電圧は、階調電圧の高い側と低い側の変更が可能であるように設ける事を特徴とする第４構成に記載の表示用駆動回路。
【０２０１】
（第７構成）
複数の階調電圧を発生する回路と、入力した２個以上の階調電圧の平均した電圧を出力する出力回路と、上記複数の階調電圧のうち、同じ階調電圧を上記出力回路に与える第１の状態と、異なる階調電圧を上記出力回路に与える第２の状態をもつ選択回路、により、階調表示を行う表示用駆動回路の設計において、第１の状態と、第２の状態とで選択回路を構成した、第１の回路を作成するステップと、上記第１の回路を動作させた場合の、出力回路から出力される電圧を算出するステップと、上記算出された電圧と、予め設定された電圧とを比較し、電圧差を抽出するステップと、上記電圧差が、予め設定された範囲になるように、第２の状態で動作する選択回路部分を第1の状態で動作するように、第１の回路を変更し第２の回路を作成するステップと、をもつ事を特徴とする表示用駆動回路の設計手法。
【産業上の利用可能性】
【０２０２】
本発明は、液晶表示パネルに階調電圧を出力するＤＡ変換回路において、階調数よりも少ない数の基準電圧から階調電圧を生成し、かつ、液晶表示パネルの表示品位の低下を防止できるＤＡ変換回路を提供するものであり、特に、多階調の液晶表示装置において利用することが可能である。
【図面の簡単な説明】
【０２０３】
【図１】本発明の実施形態に係る、ＤＡ変換回路の構成を示すブロック図である。
【図２】本発明の実施形態に係る、液晶表示装置の構成を示すブロック図である。
【図３】本発明の実施形態に係る、ソースバスライン駆動回路の構成を示すブロック図である。
【図４】本発明の実施形態に係る、階調値「５」が入力された場合のＤＡ変換回路の構成を示すブロック図である。
【図５】本発明の実施形態に係る、階調値「１７」が入力された場合のＤＡ変換回路の構成を示すブロック図である。
【図６】本発明の実施形態に係る、ＤＡ変換回路における、入力される階調値と選択回路の出力とボルテージフォロア回路が出力する階調電圧との関係を示す図である。
【図７】（ａ）および（ｂ）は、本発明の実施形態に係る、ＤＡ変換回路に入力される階調値と、ガンマ補正を行った理想の階調電圧との関係の一例を示す図である。
【図８】本発明の実施形態に係る、ＤＡ変換回路４３が出力する階調電圧と、従来例であるＤＡ変換器２００が出力する階調電圧と、理想の階調電圧とを比較した説明図である。
【図９】本発明の他の実施形態に係る、ＤＡ変換回路の構成を示すブロック図である。
【図１０】本発明のさらに他の実施形態に係る、ＤＡ変換回路の構成を示すブロック図である。
【図１１】従来例のＤＡ変換器の構成を示すブロック図である。
【図１２】他の従来例のＤＡ変換器の構成を示すブロック図である。
【図１３】他の従来例に係る、ＤＡ変換器が出力する階調電圧と、ガンマ補正を施した理想の階調電圧との関係を示す図である。
【図１４】他の従来例に係る、ＤＡ変換器が出力する階調電圧と、ガンマ補正を施した理想の階調電圧との関係を示す折れ線グラフである。
【図１５】さらに他の従来例に係る、ＤＡ変換器における基準電圧と階調電圧との関係を示す図である。
【符号の説明】
【０２０４】
１０      液晶表示装置
２０      液晶表示パネル
４０      ソースバスライン駆動回路（液晶駆動回路）
４３      ＤＡ変換回路
４３’    ＤＡ変換回路
４３”    ＤＡ変換回路
４３１    基準電圧生成回路（生成部）
４３１’  基準電圧生成回路（生成部）
４３１”  基準電圧生成回路（生成部）
４３２    選択回路（選択部）
４３２’  選択回路（選択部）
４３２”  選択回路（選択部）
４３３    ボルテージフォロア回路（出力部）
４３３’  ボルテージフォロア回路（出力部）
ＳＷ      スイッチ対（スイッチング素子）
ＳＷＡ    スイッチ対（スイッチング素子）
ＳＷＢ    スイッチ対（スイッチング素子）
ＳＷＣ    スイッチ対（スイッチング素子）
ＳＷＤ    スイッチ対（予備のスイッチング素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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