(57)【要約】【課題】起動直後に電源スイッチトランジスタをオフ状態にとどめることにより無駄な電力消費を防止する。【解決手段】回路部（回路ブロックＢ（ＢＬＫ＿Ｂ）等）と、電源スイッチトランジスタＳＷ１,ＳＷ２と、制御部（オフスタート・スイッチ制御部２）とを有する。オフスタート・スイッチ制御部２は、外部から入力されるオフスタートモードの設定信号（ＯＳＭ＿ＳＥＴ）が起動時に活性（“１”）のときは、電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止状態（クリア信号（ＣＬ）：“０”）で起動動作を開始する。【選択図】図３
2009105699.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の供給を受けて動作する回路部と、
前記電源電圧を前記回路部に供給するときに流れる電源電流の経路に設けられ、前記回路部内のトランジスタより閾値電圧が高い電源スイッチトランジスタと、
外部から入力されるオフスタートモードの設定信号が起動時に活性のときは、前記電源スイッチトランジスタの導通禁止状態で起動動作を開始し、前記設定信号が前記起動時に非活性のときは、前記電源スイッチトランジスタの導通を禁止することなく前記起動動作を開始する制御部と、
を同一半導体基板に有する半導体集積回路。
【請求項２】
前記制御部は、
前記電源スイッチトランジスタの導通と非導通を制御する制御信号を発生するスイッチ制御回路と、
前記起動動作の開始後に所定の起動処理が終了したことに応答して、前記オフスタートモードのリセット信号を非活性にするリセット回路と、
前記スイッチ制御回路と前記電源スイッチトランジスタの制御ノードとの間に設けられ、前記設定信号が起動時に活性のときは前記導通禁止状態で起動され、起動後は、前記リセット信号の前記非活性に応答して前記導通禁止状態を解除することにより、起動された前記スイッチ制御回路からの前記制御信号を通過可能にする規制回路と、
を有する請求項１に記載の半導体集積回路。
【請求項３】
前記所定の起動処理として前記電源電圧の安定化を検出する電源安定化検出部を、さらに有し、
前記リセット回路は、前記電源安定化検出部が検出した前記電源電圧の前記安定化に応答して、ユーザによる設定と変更が可能な遅延時間が前記安定化から経過したときに活性となる信号と、前記電源電圧の安定化で活性化する信号とを入力し、入力した２つの信号が共に活性となるときに出力の前記リセット信号を活性化する回路を含む
請求項２に記載の半導体集積回路。
【請求項４】
前記回路部内の前記トランジスタに印加する基板バイアスの内部電源電圧を発生する内部電源電圧発生部と、
前記電源電圧の安定化を検出する電源電圧安定化検出部と、
前記内部電源電圧の安定化を検出する内部電源安定化検出部と、
クロック信号を発生するクロック信号発生部と、
前記クロック信号の入力により初期化を開始する基板バイアス制御部と、をさらに有し、
前記所定の起動処理として、前記電源電圧の安定化検出、前記内部電源電圧の発生および安定化検出、前記クロック信号の発生、ならびに、前記基板バイアス制御部の初期化の処理が全て終了したことに応答して、前記リセット回路が前記リセット信号を活性化する
請求項２に記載の半導体集積回路。
【請求項５】
前記規制回路は、
前記スイッチ制御回路と前記電源スイッチトランジスタの制御ノードとの間に設けられているフリップフロップ回路と、
前記設定信号と前記リセット信号を入力し、前記設定信号と前記リセット信号が共に活性のときに、前記フロップフロップの出力を、前記電源スイッチトランジスタを前記導通禁止状態とする論理に固定し、前記設定信号が非活性で前記リセット信号が活性のときに、前記フリップフロップ回路の出力を前記論理と逆の論理に固定し、他の入力論理の組み合わせでは、前記制御信号に応じた論理を前記フリップフロップ回路の出力に出現可能とするクリア信号およびプリセット信号を発生し、発生した前記クリア信号および前記プリセット信号を前記フリップフロップ回路の制御入力に出力する論理回路と、
を含む請求項２に記載の半導体集積回路。
【請求項６】
電源電圧を回路に供給するときに流れる電源電流の経路を、前記回路内のトランジスタより閾値電圧が高い電源スイッチトランジスタによりスイッチング制御することが可能な半導体集積回路の起動方法であって、
オフスタートモードの設定信号を前記半導体集積回路に印加するステップと、
前記設定信号を印加した状態で前記半導体集積回路の起動を開始して、前記電源電圧の入力を有効化し、あるいは、前記電源電圧を内部発生するステップと、
前記起動の開始時に前記設定信号が活性のときは前記電源スイッチトランジスタを導通禁止状態とし、非活性のときは前記導通禁止状態としないステップと、
前記電源電圧の供給を受けて開始した所定の起動処理が終了したことに応答して、前記オフスタートモードのリセット信号を非活性にするステップと、
前記起動の開始後に前記導通禁止状態となっている場合、前記リセット信号の前記非活性に応答して前記導通禁止状態を解除するステップと、
を含む半導体集積回路の起動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を回路に供給するときに流れる電源電流の経路を、前記回路内のトランジスタより閾値電圧が高い電源スイッチトランジスタによりスイッチング制御することが可能な半導体集積回路と、その起動方法に関する。
【背景技術】
【０００２】
電源スイッチトランジスタを用いて、当該電源スイッチトランジスタより閾値電圧が低いトランジスタを含む回路の電源電流の経路を遮断する技術は、いわゆるＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)として知られている。
電源電圧低下や素子微細化に付随して信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を下げる必要がある。ＭＴＣＭＯＳ技術は、トランジスタの閾値電圧を下げるとリーク電流が増大するため、停止状態の回路に対しては、より大きな閾値電圧の電源スイッチトランジスタによってリーク電流経路を遮断して消費電力の浪費を防ぐものである。
【０００３】
ＭＴＣＭＯＳ技術の回路への適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路内に設けられた内部電圧線を設ける。内部電圧線は、回路の外部でブロック間接続を行うグローバルな実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のための電源スイッチトランジスタを介して接続される。
電源スイッチトランジスタを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、電源スイッチトランジスタとしては通常、ＶＤＤ側ではＰＭＯＳトランジスタ、ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【０００４】
ＶＳＳ線側にＮＭＯＳトランジスタを設けて電源遮断を行う構成が、例えば特許文献１に開示されている。
特許文献１は、ＭＴＣＭＯＳ技術が適用される論理回路のデータ保持のためのフリップフロップ回路の制御に関する。そして、特許文献１には、初期パワーアップ時、即ち起動時に、電源電圧値を監視するパワーオンリセット(Power On reset)回路が、電源電圧が適正値になったことを検出すると、当該電源電圧の適正化に応答して、上記データ保持のためのフリップフロップ回路をリセットするための構成が開示されている。
【特許文献１】特開２００５−２１８０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に開示された構成では、起動時にパワーオンリセット回路が電源電圧の適正化を検出したことに応答して、電源スイッチトランジスタを制御する第１制御信号ＳＣをハイレベルに初期化する制御がとられていることから、電源電圧適正化が検出されると電源スイッチトランジスタがオンする。
一方、特許文献１には、起動後から電源電圧の適正化検出までの間に電源スイッチトランジスタの状態について記載がない。電源電圧の適性化に応答して電源スイッチトランジスタをオンすることから、それまではオフされているとの前提であると考えられる。
【０００６】
しかしながら実際には、起動開始から電源電圧の値が次第に大きくなる過程で、電源スイッチトランジスタがオフになるとは限らず、何も対策をとらないと、ある程度電源電圧が大きくなった時点で電源スイッチトランジスタがオンする場合がある。その場合、起動時に無駄な電力が消費され、このことがＭＴＣＭＯＳ技術を適用する効果である低消費電力化を不十分なものとする。
【０００７】
以上のように、ＭＴＣＭＯＳ技術が適用された半導体集積回路の分野において、起動直後に電源スイッチトランジスタをオフ状態にとどめる機能を実現した提案はされていない。
【課題を解決するための手段】
【０００８】
本発明の一形態に関わる半導体集積回路は、電源電圧の供給を受けて動作する回路部と、前記電源電圧を前記回路部に供給するときに流れる電源電流の経路に設けられ、前記回路部内のトランジスタより閾値電圧が高い電源スイッチトランジスタと、制御部と、を同一半導体基板に有する。
前記制御部は、外部から入力されるオフスタートモードの設定信号が起動時に活性のときは、前記電源スイッチトランジスタの導通禁止状態で起動動作を開始し、前記設定信号が前記起動時に非活性のときは、前記電源スイッチトランジスタの導通を禁止することなく前記起動動作を開始する。
【０００９】
本発明の上記一形態では好適に、前記制御部は、前記電源スイッチトランジスタの導通と非導通を制御する制御信号を発生するスイッチ制御回路と、前記起動動作の開始後に所定の起動処理が終了したことに応答して、前記オフスタートモードのリセット信号を非活性にするリセット回路と、前記スイッチ制御回路と前記電源スイッチトランジスタの制御ノードとの間に設けられ、前記設定信号が起動時に活性のときは前記導通禁止状態で起動され、起動後は、前記リセット信号の前記非活性に応答して前記導通禁止状態を解除することにより、起動された前記スイッチ制御回路からの前記制御信号を通過可能にする規制回路と、を有する。
【００１０】
このリセット回路と規制回路を有する構成では、さらに好適に、前記所定の起動処理として前記電源電圧の安定化を検出する電源安定化検出部を、さらに有し、前記リセット回路は、前記電源安定化検出部が検出した前記電源電圧の前記安定化に応答して、ユーザによる設定と変更が可能な遅延時間が前記安定化から経過したときに活性となる信号と、前記電源電圧の安定化で活性化する信号とを入力し、入力した２つの信号が共に活性となるときに出力の前記リセット信号を活性化する回路を含む。
あるいは好適に、前記回路部内の前記トランジスタに印加する基板バイアスの内部電源電圧を発生する内部電源電圧発生部と、前記電源電圧の安定化を検出する電源電圧安定化検出部と、前記内部電源電圧の安定化を検出する内部電源安定化検出部と、クロック信号を発生するクロック信号発生部と、前記クロック信号の入力により初期化を開始する基板バイアス制御部と、をさらに有し、前記所定の起動処理として、前記電源電圧の安定化検出、前記内部電源電圧の発生および安定化検出、前記クロック信号の発生、ならびに、前記基板バイアス制御部の初期化の処理が全て終了したことに応答して、前記リセット回路が前記リセット信号を活性化する。
【００１１】
前述したリセット回路と規制回路を有する構成では、さらに好適に、前記規制回路は、前記スイッチ制御回路と前記電源スイッチトランジスタの制御ノードとの間に設けられているフリップフロップ回路と、前記設定信号と前記リセット信号を入力し、前記設定信号と前記リセット信号が共に活性のときに、前記フロップフロップの出力を、前記電源スイッチトランジスタを前記導通禁止状態とする論理に固定し、前記設定信号が非活性で前記リセット信号が活性のときに、前記フリップフロップ回路の出力を前記論理と逆の論理に固定し、他の入力論理の組み合わせでは、前記制御信号に応じた論理を前記フリップフロップ回路の出力に出現可能とするクリア信号およびプリセット信号を発生し、発生した前記クリア信号および前記プリセット信号を前記フリップフロップ回路の制御入力に出力する論理回路と、を含む。
【００１２】
上記構成によれば、制御部が、外部から入力されるオフスタートモードの設定信号の論理（活性、非活性）に応じて電源スイッチトランジスタの導通禁止状態を設定するか、しないかを決め、その状態で起動する。
具体的には、設定信号が起動時に活性のときは、電源スイッチトランジスタの導通禁止状態で起動動作を開始する。一方、設定信号が非活性のときは、電源スイッチトランジスタの導通を禁止することなく起動動作を開始する。
【００１３】
リセット回路と規制回路を備える構成の形態では、リセット回路が、起動動作の開始後に所定の起動処理が終了したことに応答して、オフスタートモードのリセット信号を活性化する。リセット信号の活性化のトリガとなる「所定の起動動作」は任意であるが、例えば、最初の処理である電源電圧の安定化検出であってよい。電源電圧は外部入力される場合と内部発生する場合がある。また、電源電圧安定化に加え、例えば、内部電源電圧の発生および安定化検出と、クロック信号の発生処理を含んでよい。基板バイアス制御を行う場合、更に、基板バイアス制御部の初期化を含んでよい。
【００１４】
規制回路は、設定信号が起動時に活性のときは、電源スイッチトランジスタの導通禁止状態で起動される。そして、規制回路は、起動後に、リセット信号の活性化に応答して導通禁止状態を解除する。例えば、導通禁止状態の解除後に、電源スイッチトランジスタの導通と非導通を制御する制御信号を発生するスイッチ制御回路が起動されると、起動されたスイッチ制御回路からの制御信号が規制回路で通過可能となる。あるいは、スイッチ起動回路が起動されているが、規制回路が導通禁止状態であるために、規制回路を介した電源スイッチトランジスタの制御が不能の場合、解除と同時に、スイッチ制御回路からの制御信号が規制回路で通過可能（制御許可）となる。
以上の機能を有する規制回路は、フリップフロップ回路と、当該フリップフロップ回路に与えるクリア信号とプリセット信号の論理状態の組み合わせを、設定信号とリセット信号の入力論理状態に応じて変化させる論理回路で実現できる。
【００１５】
本発明の一形態に関わる半導体集積回路の起動方法は、電源電圧を回路に供給するときに流れる電源電流の経路を、前記回路内のトランジスタより閾値電圧が高い電源スイッチトランジスタによりスイッチング制御することが可能な半導体集積回路の起動方法であって、オフスタートモードの設定信号を前記半導体集積回路に印加するステップと、前記設定信号を印加した状態で前記半導体集積回路の起動を開始して、前記電源電圧の入力を有効化し、あるいは、前記電源電圧を内部発生するステップと、前記起動の開始時に前記設定信号が活性のときは前記電源スイッチトランジスタを導通禁止状態とし、非活性のときは前記導通禁止状態としないステップと、前記電源電圧の供給を受けて開始した所定の起動処理が終了したことに応答して、前記オフスタートモードのリセット信号を非活性にするステップと、前記起動の開始後に前記導通禁止状態となっている場合、前記リセット信号の前記非活性に応答して前記導通禁止状態を解除するステップと、を含む。
【発明の効果】
【００１６】
本発明によれば、起動時における電源スイッチトランジスタの導通禁止を、外部から入力されるオフスタートモードの設定信号の論理状態で制御できる。よって、電源電圧が適正化あるいは安定化する過程で制御トランジスタがオンすることを有効に防止でき、これによる無駄な電力消費をなくすことができるという利益が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を、図面を参照して説明する。
図１に、本発明の実施形態に関わる半導体集積回路のブロック図を示す。
図１に図解する半導体集積回路において、符号１Ａは、機能回路や制御回路を配置するためのチップエリアを表す。チップエリア１Ａの周囲に位置する半導体チップの外周に沿う枠状部分に、特に図示しないが、複数の入出力セルが、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ列をなして配列される。
【００１８】
入出力セルに四方を囲まれた回路配置のためのチップエリア１Ａに、幾つかの回路ブロックが配置されている。図１において、縁部を斜線で示すブロックが、「通電領域」と称されるＭＴＣＭＯＳ非適用の領域に形成され、また、縁部を斜線で示していないブロックが、ＭＴＣＭＯＳ適用領域に形成されている。
ＭＴＣＭＯＳ適用領域に、回路ブロックＡ（ＢＬＫ＿Ａ）と回路ブロックＢ（ＢＬＫ＿Ｂ）が配置されている。
【００１９】
回路ブロックＡ（ＢＬＫ＿Ａ）は、ＭＴＣＭＯＳに加え、ＶＴＣＭＯＳ(Variable Threshold Complementary Metal Oxide Semiconductor)と称される基板バイアス技術が適用される機能回路ブロックである。
回路ブロックＢ（ＢＬＫ＿Ｂ）は、ＭＴＣＭＯＳ技術が適用されているが、ＶＴＣＭＯＳ技術は適用されていない機能回路ブロックである。
【００２０】
回路ブロックＡ（ＢＬＫ＿Ａ）と回路ブロックＢ（ＢＬＫ＿Ｂ）の両方からアクセスが容易な、例えばチップエリア１Ａのほぼ中央部が通電領域となっており、当該通電領域に、ＭＴＣＭＯＳが適用されないため、起動後は常時、電源電圧の供給を受けて動作する回路ブロックＣ（ＢＬＫ＿Ｃ）が配置されている。
回路ブロックＣ（ＢＬＫ＿Ｃ）は、例えば、起動後に常時、通電することが必要なレジスタやメモリなどの記憶回路を含んで構成される。また、全体の制御を行うＣＰＵ、あるいは、ＤＳＰ等の制御系回路を回路ブロックＣ（ＢＬＫ＿Ｃ）に含ませてもよい。ただし、図１では、回路ブロックＣ（ＢＬＫ＿Ｃ）は非制御系回路であることを前提とする。
【００２１】
その他の通電領域に、ＶＴＣＭＯＳ制御部（ＶＴＣＭＯＳ.ＣＯＮＴ.）２Ａ、ＭＴＣＭＯＳ制御部（ＭＴＣＭＯＳ.ＣＯＮＴ.）２Ｂ、「クロック信号発生部」としてのＰＬＬ（Phase-locked Loop）部５、および、「内部電源電圧発生部」としてのＶＴＣＭＯＳ電圧レギュレータ（ＶＴＣＭＯＳ.Ｖ−ＲＥＧ.）６Ｖとが配置されている。
ＶＴＣＭＯＳ制御部２Ａは、いわゆるＣＰＵと同様な、所定のプログラムシーケンスを実行する機能を持ち、当該プログラムシーケンスに従って、ＶＴＣＭＯＳ電圧レギュレータ６ＶがＶＴＣＭＯＳの基板バイアス電圧を発生することを制御する回路である。
ＭＴＣＭＯＳ制御部２Ｂは、いわゆるＣＰＵと同様な、所定のプログラムシーケンスを実行する機能を持ち、当該プログラムシーケンスに従って、例えば不図示のＣＰＵにより制御され、ＭＴＣＭＯＳの電源制御を行う回路である。ＭＴＣＭＯＳ制御部２Ｂは、後述するオフスタートモードに応じた起動制御を実行する「制御部」を構成する。
【００２２】
ＰＬＬ部５は、ＶＴＣＭＯＳ制御部２ＡやＭＴＣＭＯＳ制御部２Ｂからの指令により起動し、クロック信号ＣＬＫを、発振周波数を変更可能に発生する回路である。
ＶＴＣＭＯＳ電圧レギュレータ６Ｖは、ＶＴＣＭＯＳ制御部２Ａの制御を受け基板バイアス電圧を発生し、回路ブロックＡ（ＢＬＫ＿Ａ）のロジックトランジスタ等の基板領域（ウェル）に、電圧値を変更可能に印加する回路である。
【００２３】
チップエリア１Ａの外にメイン電圧レギュレータ（Ｍ.Ｖ−ＲＥＧ.）６Ｍ、制御電圧レギュレータ（Ｃ.Ｖ−ＲＥＧ.）６Ｃ、および、ＰＬＬ電圧レギュレータ（ＰＬＬ.Ｖ−ＲＥＧ.）６Ｐが設けられている。
ここではメイン電圧レギュレータ６Ｍ、制御電圧レギュレータ６ＣおよびＰＬＬ電圧レギュレータ６Ｐを、半導体集積回路と同じプリント配線基板に実装した場合を前提とする。ただし、メイン電圧レギュレータ６Ｍ、制御電圧レギュレータ６Ｃ、ＰＬＬ電圧レギュレータ６Ｐの全部または一部を半導体集積回路内に形成してもよい。
【００２４】
メイン電圧レギュレータ６Ｍは、ＰＬＬ駆動電圧回路ブロックＡ（ＢＬＫ＿Ａ）〜Ｃ（ＢＬＫ＿Ｃ）に電源電圧を供給する電圧発生回路である。
制御電圧レギュレータ６Ｃは、ＶＴＣＭＯＳ電圧レギュレータ６Ｖが発生する基板バイアス電圧の元となる電圧を発生する電圧発生回路である。この電圧は、ＶＴＣＭＯＳ制御部２ＡおよびＭＴＣＭＯＳ制御部２Ｂの電源電圧としても用いられる。
なお、基板バイアス電圧を発生するＶＴＣＭＯＳ電圧レギュレータ６Ｖは半導体集積回路内に形成することが望ましい。その理由は、回路ブロックＡ（ＢＬＫ＿Ａ）のウェルに対し細かな電圧の調整を迅速に行うためである。
【００２５】
ＭＴＣＭＯＳ制御部２Ｂは、オフスタートモードに応じた起動制御を行う機能を有するスイッチ制御部（以下、オフスタート・スイッチ制御部）２を含む。オフスタート・スイッチ制御部２は、本発明の「制御部」の中心的な役割を担う回路である。
また、ＭＴＣＭＯＳ技術が適用される回路ブロックＡ（ＢＬＫ＿Ａ）と回路ブロックＢ（ＢＬＫ＿Ｂ）に、それぞれ、「電源安定化検出部」としてのパワーオンリセット(ＰＯＲ：Power On Reset)回路４（以下、ＰＯＲ回路という）が設けられている。ＰＯＲ回路４は、メイン電圧レギュレータ６Ｍから与えられる電源電圧ＶＤＤｍが安定化したことを、電源電圧ＶＤＤｍの値から検出する回路である。
また、ＭＴＣＭＯＳ制御部２Ｂにも、制御電圧レギュレータ６Ｃから入力される電源電圧ＶＤＤｃの安定化を検出する同様な回路として、ＰＯＲ回路４ｃが設けられている。
【００２６】
つぎに、ＭＴＣＭＯＳ技術の概要を説明する。
図２に、ＭＴＣＭＯＳが適用された回路ブロックと、ＭＴＣＭＯＳ動作の制御部（スイッチ制御部）との接続を、３つの態様にて示す。
図２（Ａ）〜図２（Ｃ）に示す３態様でＭＴＣＭＯＳが適用された回路ブロック１０Ａ,１０Ｂ,１０Ｃは、図１の回路ブロックＡ（ＢＬＫ＿Ａ）または回路ブロックＢ（ＢＬＫ＿Ｂ）に対応する回路ブロックの一部を示すものである。
回路ブロック１０Ａ,１０Ｂ,１０Ｃは、通常、複数の論理（回路）セル１１を含んで構成される。各図では、簡略化のため論理セル１１は１つしか示していない。
論理セル１１を構成する不図示のトランジスタが微細化し、また、動作電圧が低電圧化し、その微細化および低電圧化に伴う動作遅延の影響を排除するにはトランジスタの閾値電圧を小さくする必要がある。このため、微細トランジスタがオフしている間のオフリーク電流が増大している。ＭＴＣＭＯＳ技術は、オフリーク電流による消費電力増大の抑制と動作の安定化のために適用される技術であり、回路ブロック１０Ａ,１０Ｂ,１０Ｃごとに１つ以上の電源スイッチトランジスタを設けることで、オフリーク電流を遮断する。
【００２７】
図２（Ａ）に示す電源スイッチトランジスタは、回路ブロック１０Ａ内に設けられ、いわゆる仮想ＶＳＳ線と称されるローレベルの内部電圧線２２（Ｌ）と、いわゆるＶＳＳ線を構成する基準電圧供給線２１との間に接続されたＮＭＯＳ（N channel Metal Oxide Semiconductor）構成のＮＭＯＳスイッチＳＷ（Ｌ）である。ＮＭＯＳスイッチＳＷ（Ｌ）は、論理セル１１を構成するＮＭＯＳロジックトランジスタより閾値電圧が十分大きく、そのため、回路ブロック１０Ａの動作が停止しているときにオフされることで、論理セル１１の無駄な電力消費を阻止する。
【００２８】
図２（Ａ）では、論理セル１１が、内部電圧線２２（Ｌ）と、図１のメイン電圧レギュレータ６Ｍが発生する電源電圧ＶＤＤｍを供給するメイン電源電圧供給線２３Ｍとの間に接続されている。
図２（Ａ）では、さらに、回路ブロック１０Ａの外、具体的には図１のオフスタート・スイッチ制御部２内に、スイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ａが配置されている。
スイッチ制御回路２０Ａは、基準電圧供給線２１に印加される電圧を基準として、図１の制御電圧レギュレータ６Ｃで発生し、制御電源電圧供給線２３Ｃから供給される電源電圧ＶＤＤｃによって駆動されるため、回路ブロック１０Ａと異なり、当該、半導体集積回路全体の動作許可がされている間は、常に、電源電圧の供給を受ける。ＮＭＯＳスイッチＳＷ（Ｌ）のゲートはスイッチ制御回路２０Ａに接続されている。ＮＭＯＳスイッチＳＷ（Ｌ）は、スイッチ制御回路２０Ａにより、回路ブロック１０Ａの動作の停止時にオフ、復帰時にオンされる。ＮＭＯＳスイッチＳＷ（Ｌ）のオンとオフのタイミングは、図１のＭＴＣＭＯＳ制御部２Ｂが実行するプログラムにより規定される動作シーケンスにより決められ、当該半導体集積回路の起動中にオンとオフが交互に繰り返される。
【００２９】
図２（Ｂ）に示す電源スイッチトランジスタは、回路ブロック１０Ｂ内に設けられ、いわゆる仮想ＶＤＤ線と称せられるハイレベルの内部電圧線２２(Ｈ)と、電源電圧ＶＤＤｍを供給するメイン電源電圧供給線２３Ｍとの間に接続されたＰＭＯＳ（P channel Metal Oxide Semiconductor）構成のＰＭＯＳスイッチＳＷ（Ｈ）である。ＰＭＯＳスイッチＳＷ（Ｈ）は、論理セル１１を構成するＰＭＯＳロジックトランジスタより閾値電圧が十分大きく、そのため、回路ブロック１０Ｂの動作が停止しているときにオフされることで、論理セル１１の無駄な電力消費を阻止する。
図２（Ａ）に示すスイッチ制御回路２０Ａと同様に常時、電源電圧ＶＤＤｃの供給を受けるスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｂが、図２（Ｂ）に示すように回路ブロック１０Ｂの外、具体的には図１のＭＴＣＭＯＳ制御部２Ｂ内に配置されている。ＰＭＯＳスイッチＳＷ（Ｈ）のゲートはスイッチ制御部２０Ｂに接続されている。ＰＭＯＳスイッチＳＷ（Ｈ）は、スイッチ制御部２０Ｂにより、回路ブロック１０Ｂの動作の停止時にオフ、復帰時にオンされる。ＰＭＯＳスイッチＳＷ（Ｈ）のオンとオフのタイミングは、図１のＭＴＣＭＯＳ制御部２Ｂが実行するプログラムにより規定される動作シーケンスにより決められ、当該半導体集積回路の起動中にオンとオフが交互に繰り返される。
【００３０】
図２（Ｃ）に示す電源スイッチトランジスタは、図２（Ａ）に示すＮＭＯＳスイッチＳＷ（Ｌ）と、図２（Ｂ）に示すＰＭＯＳスイッチＳＷ（Ｈ）との両方を含む。ＮＭＯＳスイッチＳＷ（Ｌ）とＰＭＯＳスイッチＳＷ（Ｈ）は、回路ブロック１０Ｃが停止しているときに共にオフされることで、論理セル１１の電力消費を阻止する。
図２（Ｃ）に示すスイッチ制御部（ＳＷ.ＣＯＮＴ.）２０Ｃは、図２（Ａ）に示すスイッチ制御回路２０Ａと、図２（Ｂ）に示すスイッチ制御部２０Ｂの機能を併せ持つものであり、制御電源電圧供給線２３Ｃと基準電圧供給線２１間に接続されて、当該半導体集積回路の起動中は常に電源電圧ＶＤＤの供給を受けて動作する。
【００３１】
図２（Ａ）において、動作停止時間が長いと、論理セル１１のオフリーク電流により内部電圧線２２（Ｌ）の電圧（基準電圧供給線２１の電圧（例えば０[Ｖ]）との電圧差）が上昇する。このため、次の動作復帰時にスイッチ制御回路２０ＡがＮＭＯＳスイッチＳＷ（Ｌ）をオンすると、内部電圧線２２（Ｌ）の電圧が低下する。
これとは逆に、図２（Ｂ）では、動作停止の直前では電源電圧ＶＤＤに近かった内部電圧線２２(Ｈ)が、動作停止期間中に論理セル１１のオフリーク電流によってディスチャージされて、内部電圧線２２(Ｈ)の電圧が電源電圧ＶＤＤより下がる。このため、次の動作復帰時にスイッチ制御部２０ＢがＰＭＯＳスイッチＳＷ（Ｈ）をオンすると、検出対象電圧ＶＬ２(Ｈ)の電圧が上昇する。
図２（Ｃ）では、動作停止中に、論理セル１１のオフリーク電流によって、ハイレベル側の内部電圧線２２(Ｈ)と、ローレベル側の内部電圧線２２（Ｌ）とが電位的に近づく。このため、次の動作復帰時にスイッチ制御部２０ＣがＰＭＯＳスイッチＳＷ（Ｈ）とＮＭＯＳスイッチＳＷ（Ｌ）を同時にオンすると、図２（Ａ）に示す内部電圧線２２（Ｌ）の電圧低下と、図２（Ｂ）に示す内部電圧線２２(Ｈ)の電圧上昇が同時に起こる。
【００３２】
つぎに、図２（Ａ）の場合を例として、オフスタート・スイッチ制御部２の具体的な回路構成例を説明する。
図３（Ａ）は、図２（Ａ）のスイッチ制御回路２０Ａ以外の制御回路まで含めて更に詳細に示す回路図である。
図３（Ａ）に示すように、オフスタート・スイッチ制御部２内に、スイッチ制御回路２０Ａの他に、フリップフロップ回路ＦＦと、フリップフロップ回路ＦＦの制御信号としてクリア信号（ＣＬ）とプリセット信号（ＰＲ）を発生する「論理回路」としてのＦＦ制御論理回路（ＦＦ.ＣＯＮＴ.）２４とを有する。フリップフロップ回路ＦＦとＦＦ制御論理回路２４が、「規制回路」を構成する。
またオフスタート・スイッチ制御部２内に、リセット回路（ＲＳＴ.Ｃ.）２５が配置されている。
【００３３】
スイッチ制御回路２０Ａの出力は、スイッチ制御回路２０Ａ内で発生した制御信号ＣＳを出力可能に、フリップフロップ回路ＦＦのデータ入力端子に接続されている。
【００３４】
一方、図１に示す「電圧安定化検出部」としてのＰＯＲ回路４,４Ｃが、電圧安定化検出の結果を示す、例えばローアクティブのＰＯＲ検出信号（ＰＯＲ＿Ｘ）が入力可能に、リセット回路２５と接続されている。なお、以下、ＰＯＲ検出信号（ＰＯＲ＿Ｘ）を含め、「ローアクティブ」の信号を、信号名を表す記号の末尾に「＿Ｘ」を付加することにより示す。
またリセット回路２５に対して、ユーザによるリセット遅延時間の指定と変更が可能なシステムリセット信号（ＳｙｓＲＳＴ＿Ｘ）が入力可能となっている。
【００３５】
図４に、リセット回路２５の例を示す。
図解したリセット回路２５は、負論理入力のアンド回路ＡＮＤ１と、正論理入力のアンド回路ＡＮＤ２から構成されている。アンド回路ＡＮＤ１の一方入力に、上記システムリセット信号（ＳｙｓＲＳＴ＿Ｘ）が入力され、他方入力にＰＯＲ回路４からのパワーオンリセット信号（ＰＯＲ＿Ｘ）が入力可能となっている。アンド回路ＡＮＤ１の出力がアンド回路ＡＮＤ２の一方入力に接続されている。アンド回路ＡＮＤ２の他方入力に、ＭＴＣＭＯＳ制御部２Ｂ内のＰＯＲ回路４ｃからのパワーオンリセット信号（ＰＯＲｃ＿Ｘ）が入力可能となっている。そして、アンド回路ＡＮＤ２の出力から、ローアクティブのリセット信号（ＲＳＴ＿Ｘ）が出力可能になっている。
パワーオンリセット信号（ＰＯＲ＿Ｘ）と（ＰＯＲｃ＿Ｘ）は、図示するように、検出対象の電源電圧ＶＤＤｍまたはＶＤＤｃがあるレベルに達したことを検出してローアクティブの信号、すなわち、ＰＯＲ検出信号（ＰＯＲ＿Ｘ）または（ＰＯＲｃ＿Ｘ）を出力する回路である。
【００３６】
図３に戻り、リセット回路２５からのリセット信号（ＲＳＴ＿Ｘ）がＦＦ制御論理回路２４の一方入力に印加可能となっている。またＦＦ制御論理回路２４の他方入力には、半導体集積回路の外部から入力されるオフスタートモード（ＯＳＭ）の設定信号（ＯＳＭ＿ＳＥＴ）が印加可能となっている。
ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）は、半導体集積回路の起動、停止に無関係に常時、半導体集積回路の外部、例えば実装基板上で発生する信号である。ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）が活性を表す“Ｈ”または“１”のときは、オフスタートモードの設定、非活性を表す“Ｌ”または“０”のときはオフスタートモードの解除を意味する。ここで「オフスタートモード」とは、半導体集積回路の起動時にＭＴＣＭＯＳの電源スイッチトランジスタＳＷを導通禁止とする起動モードである。よって、「オフスタートモード解除」は、電源スイッチトランジスタＳＷの導通禁止状態を解除することを意味する。
【００３７】
ＦＦ制御論理回路２４は、入力したリセット信号（ＲＳＴ＿Ｘ）とＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）とから、フリップフロップ回路ＦＦのクリア端子に与えるクリア信号（ＣＬ）と、フリップフロップ回路ＦＦのプリセット端子に与えるプリセット信号（ＰＲ）を発生させる回路である。
なお、クリア端子とプリセット端子は負論理入力となっているが、これは、図４に示すシステムリセット信号（ＳｙｓＲＳＴ＿Ｘ）、ＰＯＲ検出信号（ＰＯＲ＿Ｘ）およびリセット信号（ＲＳＴ＿Ｘ）が全てローアクティブの信号であることに対応する。よって、これらの信号がハイアクティブの信号であれば、フリップフロップ回路ＦＦの制御入力を正論理としてよい。
【００３８】
フリップフロップ回路ＦＦのデータ出力端子が、回路ブロックＢ（ＢＬＫ＿Ｂ）または回路ブロックＡ（ＢＬＫ＿Ａ）内の電源スイッチトランジスタＳＷ１,ＳＷ２のゲートに接続されている。このゲート接続ノードを、以下、制御ノードＮＤｃと表記する。
電源スイッチトランジスタＳＷ１,ＳＷ２は、図２（Ａ）と同様、内部電圧線２２（Ｌ）と基準電圧供給線２１との間に接続されている。内部電圧線２２（Ｌ）とメイン電源電圧供給線２３Ｍとの間に論理セル１１が接続されている。
一方、オフスタート・スイッチ制御部２を含むＭＴＣＭＯＳ制御部２Ｂ全体（図１参照）が、制御電源電圧供給線２３Ｃと基準電圧供給線２１間に接続されている。
【００３９】
図３（Ｂ）に、ＦＦ制御論理回路２４の入出力関係を図表にして示す。
フリップフロップ回路ＦＦは、クリア信号（ＣＬ）が“０”のときに、制御ノードＮＤｃを、Ｎチャネル型の電源スイッチトランジスタＳＷ１,ＳＷ２が導通禁止となる“Ｌ”レベルとするため、フリップフロップ回路ＦＦの出力を“０”にする。この状態をとるときのＦＦ制御論理回路２４の入力は、ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）が“１”（活性）、リセット信号（ＲＳＴ＿Ｘ）が“０”（活性）の場合である。
一方、フリップフロップ回路ＦＦは、プリセット信号（ＰＲ）が“０”のときに、制御ノードＮＤｃを、電源スイッチトランジスタＳＷ１,ＳＷ２を強制的に導通させる“Ｈ”レベルとするため、フリップフロップ回路ＦＦの出力を“１”にする。この状態をとるときのＦＦ制御論理回路２４の入力は、ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）が“０”（非活性）、リセット信号（ＲＳＴ＿Ｘ）が“０”（活性）の場合である。
【００４０】
その他の入力論理の組み合わせ、即ち、ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）が“０”（非活性）でリセット信号（ＲＳＴ＿Ｘ）が“１”（非活性）の場合と、ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）が“１”（活性）でリセット信号（ＲＳＴ＿Ｘ）が“１”（非活性）の場合は、クリア信号（ＣＬ）とプリセット信号（ＰＲ）が共に“１”となるため、入力の制御信号ＣＳがそのまま出力側の制御ノードＮＤｃに与えられる「制御信号の通過許可状態」となる。
【００４１】
このようにＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）を“０”と“１”で切り替える場合、外部の他のＣＰＵ等からＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）を発生させてよい。
ただし、オフスタート制御の目的が無駄な消費電力の低減であるため、重要なのは電源スイッチトランジスタＳＷ１,ＳＷ２をオフする導通禁止状態の設定、すなわちクリア信号（ＣＬ）が“０”の場合である。よって、外部の実装基板において、ＯＳＭの設定信号（ＯＳＭ＿ＳＥＴ）を常時“１”（ハイレベル）とするため、抵抗等を介して電源電圧にプルアップしておいても差し支えない。この場合、リセット信号（ＲＳＴ＿Ｘ）の論理により、導通禁止とその解除（制御信号の通過許可）が制御される。
【００４２】
以上のオフスタート・スイッチ制御部２の構成は、図１の回路ブロックＡ（ＢＬＫ＿Ａ）と回路ブロックＢ（ＢＬＫ＿Ｂ）に対応して２つ設けられ、その一方が回路ブロックＡ（ＢＬＫ＿Ａ）内に設けられたＰＯＲ回路４からの電圧安定化情報に基づいて動作し、他方が回路ブロックＢ（ＢＬＫ＿Ｂ）内に設けられた他のＰＯＲ回路４からの電圧安定化情報に基づいて動作する。
【００４３】
つぎに、以上構成を前提に、本実施形態の起動制御の動作説明を行う。最初に起動制御の概要を説明する。
図５は、本実施形態の起動方法の概要を示すフローチャートである。この起動方法は、以下のステップを含む。
【００４４】
ステップＳＴ０：オフスタートモードの設定信号（ＯＳＭ＿ＳＥＴ）を半導体集積回路に印加する。
ステップＳＴ１：設定信号（ＯＳＭ＿ＳＥＴ）を印加した状態で半導体集積回路の起動を開始して、電源電圧ＶＤＤｃの入力を有効化し、あるいは、電源電圧ＶＤＤｃを内部発生する。ここで「電源電圧ＶＤＤｃの入力を有効化する」とは、ＶＴＣＭＯＳ電圧レギュレータ６Ｖが外部に設けられている場合に、半導体集積回路の電源端子に与えられている電源電圧ＶＤＤｃを内部の電源線に取り込むことを意味する。また「電源電圧ＶＤＤｃを内部発生する」とは制御電圧レギュレータ６Ｃが半導体集積回路内に設けられている場合に対応する。
【００４５】
ステップＳＴ２：起動の開始時に設定信号（ＯＳＭ＿ＳＥＴ）が活性（“１”）のときは電源スイッチトランジスタＳＷ１,ＳＷ２を導通禁止状態（クリア信号（ＣＬ）を“０”）とし、非活性（“０”）のときは導通禁止状態としない（クリア信号（ＣＬ）を“１”とする）。
【００４６】
ステップＳＴ３：電源電圧ＶＤＤｃの供給を受けて開始した所定の起動処理が終了したことに応答して、オフスタートモードのリセット信号（ＲＳＴ＿Ｘ）を非活性化（“０”→“１”）する。ここで「所定の起動処理」とは、後述する具体的な動作例では、電源電圧ＶＤＤｍの取り込みまたは発生、あるいは、その後に続くクロック信号ＣＬＫの発生と基板バイアス電圧ＶＢＢ制御の初期化などを指す。
【００４７】
ステップＳＴ４：起動の開始後に導通禁止状態となっている場合、リセット信号（ＲＳＴ＿Ｘ）を活性化（“０”→“１”）に応答して導通禁止状態を解除する（クリア信号（ＣＬ）を“０”→“１”に遷移させる）。ここで「導通禁止状態の解除」は、その後に発生する制御信号ＣＳの、フリップフロップ回路ＦＦでの通過許可を与えることを指す。
【００４８】
なお、以上のステップと次の波形図を用いた動作との対応を、その動作の説明の最後に説明することにより、以上の各ステップの詳細を明らかにする。
【００４９】
図６（Ａ）〜図６（Ｌ）は、電源電圧その他の電圧および各種信号の波形を示すタイミングチャートである。
ここで図６（Ａ）に、図１の制御電圧レギュレータ６Ｃから出力される電源電圧ＶＤＤｃの入力波形を示す。図６（Ｂ）にＶＴＣＭＯＳ制御部２Ａの電源入力状態を示す。図６（Ｃ）に回路ブロックＡ（ＢＬＫ＿Ａ）における制御ノードＮＤｃ（図３（Ａ）参照）の電圧ＶＧＡを、図６（Ｄ）に回路ブロックＢ（ＢＬＫ＿Ｂ）における制御ノードＮＤｃの電圧ＶＧＢを、それぞれ示す。図６（Ｅ）に、図１のメイン電圧レギュレータ６Ｍにより発生する電源電圧ＶＤＤｍと、ＰＬＬ電圧レギュレータ６Ｐにより発生する電源電圧ＶＤＤｐの各入力波形を、それぞれ示す。図６（Ｆ）に、初期の基板バイアス電圧ＶＢＢの波形を示す。図６（Ｇ）に、図１のＰＬＬ部５に外部（実装基板上の他のＣＰＵ等）から与えられるＰＬＬロック信号（ＬＳ＿ＰＬＬ）を、図６（Ｈ）にクロック信号ＣＬＫを、それぞれ示す。
【００５０】
また、図６（Ｉ）に、図１のＶＴＣＭＯＳ制御部２Ａに対し、外部からユーザによる設定と変更が可能に与えられる制御リセット信号（ＲＳＴ＿Ａ）を示す。同様に、図６（Ｋ）に、図１のＭＴＣＭＯＳ制御部２Ｂに対し、外部からユーザによる設定と変更が可能に与えられる制御リセット信号（ＲＳＴ＿Ｂ）を示す。この２つの制御リセット信号は、ＶＴＣＭＯＳ制御部２ＡやＭＴＣＭＯＳ制御部２Ｂが実行する動作の初期化信号であり、これらの制御リセット信号の活性化（時間Ｔ１１）により、それぞれ、ＶＴＣＭＯＳの基板バイアス電圧ＶＢＢの制御シーケンス、制御信号ＣＳの制御シーケンスの初期化（ルーチンプログラムのロード等）の実行が開始される。
図６（Ｊ）と図６（Ｌ）は、回路ブロックＡ（ＢＬＫ＿Ａ）と回路ブロックＢ（ＢＬＫ＿Ｂ）の入力データを示す。
【００５１】
図１に示す半導体集積回路が電源投入されると、当該半導体集積回路が起動する。ここで電源投入は、メイン電圧レギュレータ６Ｍ、制御電圧レギュレータ６ＣおよびＰＬＬ電圧レギュレータ６Ｐから電源電圧が印加されること、あるいは、既に電源端子に印加されている電源電圧の入力許可を行うことである。
いずれにしても、半導体集積回路内の電源電圧ＶＤＤｃの電源線に、図６（Ａ）に示すように電圧が出現し、この電圧が上昇して所定の電源電圧ＶＤＤｃの値で安定化する。
【００５２】
電源電圧ＶＤＤｃの安定化により、ＶＴＣＭＯＳ制御部２Ａの動作が開始され（図６（Ｂ））、同時に、ＭＴＣＭＯＳ制御部２Ｂの動作が開始される。これにより、回路ブロックＡ（ＢＬＫ＿Ａ）における電源スイッチトランジスタのゲートに印加する電圧ＶＧＡと、回路ブロックＢ（ＢＬＫ＿Ｂ）における電源スイッチトランジスタのゲートに印加する電圧ＶＧＢが“Ｌ”レベルで確定する（図６（Ｃ）および図６（Ｄ））。
このとき確定する“Ｌ”レベルは、起動時の電源スイッチトランジスタの導通禁止を意味し、このことが本実施形態の大きな特徴であり、以下のような動作で実現される。
【００５３】
図３（Ａ）のオフスタート・スイッチ制御部２は、半導体集積回路の電源投入（起動）に応答して、制御電圧レギュレータ６Ｃから発生した電源電圧ＶＤＤｃの入力許可がされるため、電源供給を受ける。ただし、スイッチ制御回路２０Ａが制御信号ＣＳを発生する動作は制御リセット（時間Ｔ１１）以降となるため、この時点（時間Ｔ１）ではスイッチ制御回路２０Ａには電源電圧ＶＤＤｃが供給されたに過ぎない。
【００５４】
一方、電源電圧ＶＤＤｃは、オフスタート・スイッチ制御部２内のＦＦ制御論理回路２４、リセット回路２５およびフリップフロップ回路ＦＦにも供給される。
電源電圧ＶＤＤｃの安定化検出するＰＯＲ回路４ｃがＭＴＣＭＯＳ制御部２Ｂ内にも設けられ、これが電源電圧ＶＤＤｃの安定化を検出すると直ぐに、クリア信号（ＣＬ）を“０”にする動作が、リセット回路２５およびＦＦ制御論理回路２４によって実行される。このため、電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止状態のままＭＴＣＭＯＳ制御部２Ｂ（オフスタート・スイッチ制御部２を含む）が起動される。
なお、図６（Ｃ）および図６（Ｄ）において、電圧ＶＧＡとＶＧＢが“Ｌ”レベルになっているのは、このオフスタート制御が実行されているためである。
【００５５】
続く時間Ｔ２にて、電源電圧ＶＤＤｍおよび電源電圧ＶＤＤｐの電源投入がされ、これにより図６（Ｅ）に示すように対応する各電源線電圧が上昇し、それぞれ、時間Ｔ４にて電源電圧ＶＤＤｍと電源電圧ＶＤＤｐの値で一定となる。
時間Ｔ２に続く時間Ｔ３にて、図１のＶＴＣＭＯＳ電圧レギュレータ６Ｖが基板バイアス電圧ＶＢＢを出力し始める。この最初の基板バイアス電圧ＶＢＢの値は、基板バイアス制御の動作シーケンスを規定するルーチンプログラムがロードされる前の段階で規定値として与えられたものである。初期の基板バイアス電圧ＶＢＢは、時間Ｔ５で安定する。
【００５６】
回路ブロックＡ（ＢＬＫ＿Ａ）はＶＴＣＭＯＳ適用ブロックであるため、先に回路ブロック内の動作を開始させる必要がある。そこで、電源電圧ＶＤＤｍの安定化（時間Ｔ４）から所定の遅延時間を経た時間Ｔ７で、電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止が解除される。
具体的には、時間Ｔ７にて図４に示すシステムリセット信号（ＳｙｓＲＳＴ＿Ｘ）が“０”から“１”に遷移するため、リセット回路２５の出力であるリセット信号（ＲＳＴ＿Ｘ）が、非活性の“１”に遷移する。よって、図３（Ａ）のフリップフロップ回路ＦＦが制御信号の通過許可状態となる。
なお、この時間Ｔ７では未だ、図６（Ｈ）に示すクロック信号ＣＬＫ（高速クロック信号）が発生していないが、図３（Ａ）に示すオフスタート・スイッチ制御部２を含むＭＴＣＭＯＳ制御部２Ｂ、および、ＶＴＣＭＯＳ制御部２Ａは、ＰＬＬ部５で内部発生し、または、ＰＬＬ部５に外部から入力される低速な基本クロック信号（ＰＬＬ部５で逓倍される前のクロック信号）を用いて動作可能な回路である。よって、ＶＴＣＭＯＳ制御部２Ａは、上記基本クロック信号を用いることによって動作し、上記した時間Ｔ７の経過に応答するリセット信号の非活性化（ステップＳＴ３）の制御が可能である。
この基本クロック信号を用いる方法以外では、制御回路用のクロック信号を別途用意、例えば予め入力しておく方法でもよいが、新たにクロック信号を別途発生させ、また端子数が増えるため、ＰＬＬ部５の基本クロック信号により制御回路を動作させる上記方法が、より望ましい。
【００５７】
図６では、制御信号が発生していない時間Ｔ７の段階で導通禁止が解除されると、制御ノードＮＤｃが初期レベルとして“Ｈ”に遷移するように構成されている場合を示す。これにより、図３（Ａ）の論理セル１１に電源供給がなされ、回路ブロックＡ（ＢＬＫ＿Ａ）が動作可能となる。よって、以後、図６（Ｊ）に示すように、入力データ（ＩＮ＿Ａ）を受付可能となる（時間Ｔ８）。
【００５８】
一方、例えば時間Ｔ５より遅れた時間Ｔ６で、ＰＬＬ部５に対し、発振周波数を確定するＰＬＬロック信号（ＬＳ＿ＰＬＬ）が外部のＣＰＵ等から与えられる。従って、図６（Ｈ）に示すように、ＰＬＬロック信号（ＬＳ＿ＰＬＬ）の確定入力（電圧の立ち上がり）から期間ＴＩ１の待機時間を経た後に、時間Ｔ１０から（高速）クロック信号ＣＬＫがＰＬＬ部５から出力される。また、時間Ｔ１０からリセット待機期間ＴＩ２を経ると、前述した制御リセット信号（ＲＳＴ＿Ａ）に応じて制御リセットがかかり、ＶＴＣＭＯＳ制御部２Ａが初期化動作を開始する。この初期化動作には、動作シーケンスを規定するルーチンプログラムのロード等も含まれる。
その後、初期化待機期間ＴＩ３が経過した時間Ｔ１４で、ＶＴＣＭＯＳが適用された回路ブロックＡ（ＢＬＫ＿Ａ）と非適用の回路ブロックＢ（ＢＬＫ＿Ｂ）の双方で起動処理が完了し、通常の処理、すなわち動作シーケンスに従った動作が開始される。
【００５９】
なお、回路ブロックＢ（ＢＬＫ＿Ｂ）はＶＴＣＭＯＳ技術が非適用なため、起動処理を先に回路ブロックＡ（ＢＬＫ＿Ａ）で進め、データ入力が不要な回路ブロックＢ（ＢＬＫ＿Ｂ）の起動処理は、時間Ｔ１４に終了が間に合うように、可能な限り遅らせている。つまり、時間Ｔ１３までは回路ブロックＢ（ＢＬＫ＿Ｂ）は電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止が解除されないため、その分、大幅に電力消費の無駄を削減できる。
また、時間Ｔ１３の導通禁止の解除タイミングは、図４のシステムリセット信号（ＳｙｓＲＳＴ＿Ｘ）によるユーザ設定により決められる。
【００６０】
なお、ＶＴＣＭＯＳが非適用な回路ブロックが複数ある場合、通常動作が始まっても、ある回路ブロックに対しては電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止解除の遅延時間動作を長くし、必要となるまで通電しない制御を行うことで、さらに電力消費を抑制できる。なお、この場合の遅延時間を決める図４のシステムリセット信号（ＳｙｓＲＳＴ＿Ｘ）は、動作シーケンスのプログラムから読み出して与えるとよい。
また、以上のオフスタート制御で行ったフリップフロップ回路ＦＦのクリア信号（ＣＬ）による導通禁止とその解除の制御は、電源スイッチトランジスタ制御以外に、オフスタート制御を行うことを前提として、ＭＴＣＭＯＳ制御に必要な他の信号の制御にも同様にして実施できる。このような信号としては、不定伝搬を防止するフェンス(Fence)信号、データ保持のために回路（データ保持フリップフロップ回路ＦＦに関する制御信号)がある。
【００６１】
また、ＶＴＣＭＯＳ技術との併用に関してはオフスタート起動を説明したが、その後の通常動作において、適応的に基板バイアス電圧ＶＢＢを変化させるＤＶＣ(Dynamic Voltage Control)を行ってよい。
【００６２】
図６（Ｍ）に、図５に示す各ステップとの対応関係を示す。
起動時（時間Ｔ０）には、ステップＳＴ０によるオフスタートモード（ＯＳＭ）の設定信号（ＯＳＭ＿ＳＥＴ）が印加された状態となっている。
ステップＳＴ１は、電源電圧の入力の有効化により内部電源線に電源電圧ＶＤＤｃが安定する過程である（時間Ｔ０〜時間Ｔ１）。
ステップＳＴ２は、ＰＯＲ回路４ｃによる安定化検出に応答してリセット信号（ＲＳＴ＿Ｘ）を活性（“０”）とし、これによりフリップフロップ回路ＦＦのクリア信号（ＣＬ）を“０”とする処理である（時間ＳＴ２から僅かな時間）。
ステップＳＴ３では、「所定の起動処理」の一例として電源電圧ＶＤＤｍ等の安定化検出が終了したことに応答して、リセット信号（ＲＳＴ＿Ｘ）を活性（“０”）から非活性（“１”）に遷移させる（時間Ｔ４〜時間Ｔ７の少し前）。あるいは、他の一例として、さらにクロック信号ＣＬＫの発生と基板バイアス制御の初期化がほぼ終了したことに応答して、リセット信号（ＲＳＴ＿Ｘ）を非活性化（“０”→“１”）する（時間Ｔ４〜時間Ｔ１３の少し前）。
ステップＳＴ４では、時間Ｔ７あるいは時間Ｔ１３から僅かな時間で、クリア信号（ＣＬ）を“０”から“１”に遷移させ、これにより電源スイッチトランジスタＳＷ１,ＳＷ２の導通禁止を解除する。
【００６３】
本実施形態によれば、以下のように従来受けていた不利益を解消でき、これにより回路電源投入（起動）から実際に回路動作を開始するまでの不要電力を削除することができる。
【００６４】
一般に、電源投入（起動）から電源電圧の安定化までに数[ｍｓ]の待機時間が必要で、その後、クロック信号を発生するＰＬＬ部がロックインするまでに更に数[ｍｓ]が必要である。また、発生したクロック信号によって動作するＣＰＵ等が、必要なプログラムをメモリからロードするなどの処理が、上記電源安定化、クロック信号発生と共に起動処理に含まれることがある。
【００６５】
これらの起動処理に関係する制御回路は、通常、ＭＴＣＭＯＳ技術が非適用である。
しかしながら、ＭＴＣＭＯＳ技術が適用された回路ブロックには、起動処理に無関係なものが多数存在する。そのうち、起動直後に動作することが動作シーケンスで決められた回路ブロックについては、電源安定化の直後に電源スイッチトランジスタをオンしても、そのことが電力消費の面で大きな不利益とはならない。
【００６６】
しかし、起動後に比較的長い待機時間を有する回路ブロックが多く含まれると、電力消費の面で不利益が大きい。
より詳細には、起動後に比較的長い待機時間の間動作しない回路ブロックの内部電圧線、例えば仮想ＧＮＤ線の電位は、長い待機時間をかけてゆっくり回路内のリーク電流により充電される。一方、起動後の電源電圧安定化で電源スイッチトランジスタをオンし、仮想ＧＮＤ線の電位をＧＮＤレベルに下げても、結局は、長い待機時間で仮想ＧＮＤ線が充電されることに変わりがない。このため、電源スイッチトランジスタをオンして、仮想ＧＮＤ線を放電するだけ無駄な消費電力が発生する。
【００６７】
本実施形態では、このような無駄な電力消費を防止できる。
また、ＰＬＬ部の出力が安定するまでの時間など、論理的に電源投入後一定時間、回路待機を要するような場合において、不要電力を削減することが出来る。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態に関わる半導体集積回路のブロック図である。
【図２】（Ａ）から（Ｃ）は、本実施形態で適用可能な電源スイッチ制御の態様を３通り示す図である。
【図３】（Ａ）は、図２（Ａ）をより詳細に示す回路ブロック図である。（Ｂ）は、ＦＦ制御論理回路の機能を示す入出力状態の図表である。
【図４】リセット回路の構成とＰＯＲ回路との関係、ならびに、ＰＯＲ回路の機能を示す回路ブロック図である。
【図５】本実施形態の起動方法の概要を示すフローチャートである。
【図６】（Ａ）〜（Ｌ）は、本実施形態に関わる起動方法の実行時におけるタイミングチャートである。（Ｍ）は、図５の各ステップとの関係を示すタイミングチャートである。
【符号の説明】
【００６９】
１Ａ…チップエリア、２…オフスタート・スイッチ制御部、２Ａ…ＶＴＣＭＯＳ制御部、２Ｂ…ＭＴＣＭＯＳ制御部、４,４ｃ…ＰＯＲ回路、５…ＰＬＬ部、６Ｃ…制御電圧レギュレータ、６Ｍ…メイン電圧レギュレータ、６Ｐ…ＰＬＬ電圧レギュレータ、６Ｖ…ＶＴＣＭＯＳ電圧レギュレータ、１１…論理セル、２０Ａ等…スイッチ制御部、２１…基準電圧供給線、２２（Ｌ）…内部電圧線、２３Ｃ…制御電源電圧供給線、２３Ｍ…メイン電源電圧供給線、２４…ＦＦ制御論理回路、２５…リセット回路、ＦＦ…フリップフロップ回路、（ＢＬＫ＿Ａ）等…回路ブロック、ＳＷ１等…電源スイッチトランジスタ、ＣＳ…制御信号、（ＲＳＴ＿Ｘ）…リセット信号、（ＰＯＲ＿Ｘ）,（ＰＯＲｃ＿Ｘ）…ＰＯＲ検出信号、（ＳｙｓＲＳＴ＿Ｘ）…システムリセット信号、（ＯＳＭ＿ＳＥＴ）…ＯＳＭの設定信号
【図１】
2009105699.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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