(57)【要約】【課題】ディジタル画像データを送信するデータ送受信システムにおいて、画像データシリアル信号を、画像データの位置を示す同期コード、画像データに関連する制御データ、及び該制御データの位置を示す制御コードを含む同期制御シリアル信号とともに１つの信号経路により伝送可能とする。【解決手段】ディジタル画像データを送信するデータ送受信システムにおいて、画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路１５と、上記同期コード、制御データ、及び制御コードを含む同期制御シリアル信号を出力するデータ変換回路１０１と、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部（送信器１１８及びトランジスタ１１２）とを備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるようにした。【選択図】図２
2009065399.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル画像データを送信するディジタルデータ送信装置であって、
１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、
該画像データの位置を示す同期コード、該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、
該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるディジタルデータ送信装置。
【請求項２】
前記差動振幅信号送信部は、
一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、
電源と該差動送信器との間に接続され、常に該差動送信器に第１の駆動電流を供給する第１の定電流源と、
電源と該差動送信器との間に接続され、該差動送信器に第２の駆動電流を供給する第２の定電流源と、
該第２の定電流源と該差動増幅器との間に接続されたＮｃｈトランジスタとを備え、
前記同期制御シリアル信号を該Ｎｃｈトランジスタのゲート入力として、該同期制御シリアル信号の値により該Ｎｃｈトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するディジタルデータ送信装置。
【請求項３】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードと、
該１フレームにおける１ラインの始端を示す第３の同期コードと、
該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、
かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１記載のディジタルデータ送信装置。
【請求項４】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードとを含み、
かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１に記載のディジタルデータ送信装置。
【請求項５】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードを含み、
かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１に記載のディジタルデータ送信装置。
【請求項６】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードと、
該１画素データの終端を示す第６の同期コードとを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１に記載のディジタルデータ送信装置。
【請求項７】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１に記載のディジタルデータ送信装置。
【請求項８】
１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をディジタルデータとして受信するディジタルデータ受信装置であって、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたディジタルデータ受信装置。
【請求項９】
前記差動振幅信号受信部は、
一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を前記同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を前記画像データシリアル信号に変換して出力する差動受信器を備えている請求項８に記載のディジタルデータ受信装置。
【請求項１０】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードと、
該１フレームにおける１ラインの始端を示す第３の同期コードと
該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、
かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項８に記載のディジタルデータ受信装置。
【請求項１１】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードとを含み、
かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項８に記載のディジタルデータ受信装置。
【請求項１２】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードを含み、
かつ該１フレームの中にある任意の制御データの始端を示す制御コードと、
該制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項８に記載のディジタルデータ受信装置。
【請求項１３】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードと、
該１画素データの終端を示す第６の同期コードとを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項８に記載のディジタルデータ受信装置。
【請求項１４】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項８に記載のディジタルデータ受信装置。
【請求項１５】
ディジタル画像データを送信するディジタルデータ送信装置と、該送信されたディジタル画像データを受信するディジタルデータ受信装置とを備えたディジタルデータ送受信システムであって、
該ディジタルデータ送信装置は、
１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、
該画像データの位置を示す同期コード、該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、
該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、
該ディジタルデータ受信装置は、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するパラレル−シリアル変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたものであるディジタルデータ送受信システム。
【請求項１６】
前記差動振幅信号送信部は、
一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、
電源と該差動送信器との間に接続され、常に該差動送信器に第１の駆動電流を供給する第１の定電流源と、
電源と該差動送信器との間に接続され、該差動送信器に第２の駆動電流を供給する第２の定電流源と、
該第２の定電流源と該差動増幅器との間に接続されたＮｃｈトランジスタとを備え、
前記同期制御シリアル信号を該Ｎｃｈトランジスタのゲート入力として、該同期制御シリアル信号の値により該Ｎｃｈトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するものであり、
前記差動振幅信号受信部は、
一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を該同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を該画像データシリアル信号に変換して出力する差動受信器を備えている請求項１５に記載のディジタルデータ送受信システム。
【請求項１７】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードと、
該１フレームにおける１ラインの始端を示す第３の同期コードと
該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、
かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードＣＳに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１５に記載のディジタルデータ送受信システム。
【請求項１８】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードと、
該１フレームの終端を示す第２の同期コードとを含み、
かつ前記１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１５に記載のディジタルデータ送受信システム。
【請求項１９】
前記同期制御シリアル信号を構成するデータ列は、
１フレームの始端を示す第１の同期コードを含み、
かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１５に記載のディジタルデータ送受信システム。
【請求項２０】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードと、
該１画素データの終端を示す第６の同期コードとを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１５に記載のディジタルデータ送受信システム。
【請求項２１】
前記同期制御シリアル信号を構成するデータ列は、
１画素データの始端を示す第５の同期コードを含み、
かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、
該第１の制御コードに続く任意の制御データと、
該任意の制御データの終端を示す第２の制御コードとを含み、
該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、
該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されている請求項１５に記載のディジタルデータ送受信システム。
【請求項２２】
ディジタル画像データを送信するディジタルデータ送信方法であって、
１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、
該画像データの位置を示す同期コード、該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、
該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるディジタルデータ送信方法。
【請求項２３】
１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をディジタルデータとして受信するディジタルデータ受信方法であって、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むディジタルデータ受信方法。
【請求項２４】
ディジタル画像データを送信するデータ送信ステップと、該送信されたディジタル画像データを受信するデータ受信ステップとを含むデータ送受信方法であって、
該データ送信ステップは、
１画素あたりＮビット（Ｎは正の自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、
該画像データの位置を示す同期コード、及び該画像データに関連するＭビット（Ｍは正の自然数）の制御データを入力とし、該同期コード、該制御データ、及び該制御データの位置を示す制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、
該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、
該差動振幅信号送信ステップは、該画造データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、
該データ受信ステップは、
該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、
該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、
該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは正の自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであるディジタルデータ送受信システム。
【請求項２５】
請求項１５〜２１のいずれかに記載のデータ送受信システムを搭載した電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルデータ送信装置、ディジタルデータ受信装置、ディジタルデータ送受信システム、ディジタルデータ送信方法、ディジタルデータ受信方法、ディジタルデータ送受信方法、および電子情報機器に関し、特に、移動体通信端末に搭載され、そのカメラモジュール（画像撮像部）とディスプレイ装置（画像表示部）との間でのデータを伝送するディジタルデータ送信装置およびディジタルデータ送信方法、これにより伝送されたデータを受信するディジタルデータ受信装置およびディジタルデータ受信方法、これらを用いたディジタルデータ送受信システムおよびディジタルデータ送受信方法、並びに該ディジタルデータ送受信システムを搭載した電子情報機器に関するものである。
【背景技術】
【０００２】
ディジタル・カメラ及びディジタル・ビデオ・カメラでは、一般的に光学画像の電気信号への変換は、イメージセンサ（電荷結合素子ＣＣＤまたは相補型金属酸化膜半導体ＣＭＯＳ）によって実現される。このイメージセンサは、光と色に敏感な小さな画像要素（画素）を規則的に配列してなる画素アレイ（検出器マトリックスとも呼ばれる）を有するプレートである。このマトリックスの解像度は、画素の物理的なサイズとその集積度によって変動するが、一般にイメージセンサは数十万の画素を有する。
【０００３】
このようなイメージセンサの製造では、高度に発達したＣＭＯＳ技術を利用することにより、同じ半導体素子上にディジタル電子装置である信号処理部とアナログ電子装置であるイメージセンサーとの統合化が可能となる。また、カメラモジュールは、そのサイズと重量を減少させることにより、画像撮像部と画像表示部とを統合化した携帯用コンピュータや携帯移動対端末装置のようなさらに小型の電子装置に搭載することが可能となる。
【０００４】
カメラモジュールを、携帯用コンピュータや携帯移動対端末装置に搭載する際、カメラモジュールが出力する画像信号に対しては、該画像信号を伝送するための多くの出力線が必要とされる。このように多くの出力線が必要とされることは、ディジタル画像信号のための配線の配置や引き回しといった配線問題や配線数に相当するデータ転送のための入力出力部が必要となるなどのデータ転送問題、配線間でのデータの干渉といった不要輻射ノイズの問題を招き、該端末装置や該端末装置を用いるシステムの費用削減や低消費電力化，小型化を図る上で大きな課題となっている。
【０００５】
これを解決する方法として、特許文献１および特許文献２には、ディジタル画像信号を、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ：低電圧差分信号）シリアル送受信装置を用いて、信号線の数が少なく論理回路が簡単で消費電力が小さく抑えることができるデータ転送制御装置、及び該データ転送制御装置を用いた電子機器が開示されている。
【０００６】
図７は、上記特許文献１に開示の従来のデータ転送制御装置を用いたデータ転送システムを説明するブロック図である。
【０００７】
ここでは、１２ビットのパラレル信号をシリアル信号に変換し、このシリアル信号を差動信号で転送する場合について説明する。
【０００８】
図７に示すデータ転送システム４００は、カメラ部（図示せず）で得られた画像信号に基づいて、表示装置である液晶ディスプレイ（図示せず）へのコントロール信号を含む各種信号を出力するＬＣＤコントローラ４０７と、該コントローラ４０７からの信号を送信する送信側データ転送装置４００ａとを有している。また、このデータ転送システム４００は、送信側データ転送装置４００ａからの各種信号を受信する受信側データ転送装置４００ｂと、該受信側データ転送装置４００ｂで受信された各種信号に基づいて、上記表示デバイスとしての液晶ディスプレイを駆動するＬＣＤドライバ４０１とを有している。また、データ転送システム４００は、上記送信側データ転送装置４００ａと受信側データ転送装置４００ｂとを接続するバス４０４を有しており、該バス４０４は、差動信号を転送するデータ信号線ＤＴ１、ＤＴ１Ｘ、ＤＴ２、ＤＴ２Ｘと制御信号線ＣＴＬ、ＣＴＬＸとクロック信号線ＣＫ、ＣＫＸとで構成される。
【０００９】
上記送信側データ転送装置４００ａは、上記ＬＣＤコントローラからの各種信号をパラレルシリアル変換してパラレルシリアル変換回路４０６と、該パラレルシリアル変換回路４０６から出力されるシリアル信号を伝送するＬＶＤＳドライバ群４０５とから構成されている。上記受信側データ転送装置４００ｂは、該ＬＶＤＳドライバ群４０５からのシリアル信号を受信するＬＶＤＳレシーバ群４０３と、該ＬＶＤＳレシーバ群４０３で受信したシリアル信号をシリアルパラレル変換して出力するシリアルパラレル変換回路４０２とから構成されている。
【００１０】
上記ＬＣＤコントローラ４０７は、送信側データ転送装置４００ａに対して、クロック信号ＬＯ＿ＣＬＫと、８ビットの画像データＲ［８：１］、Ｇ［８：１］、Ｂ［８：１］と、３ビットの制御信号ＣＴＬ［３：１］とを送信するものであり、該３ビットの制御信号ＣＴＬ［３：１］は、水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとデータ制御信号ＤａｔａＥｎａｂｌｅとを含んでいる。また、ＬＣＤコントローラ４０７は、クロック信号ＬＯ＿ＣＬＫを該ＬＣＤコントローラ４０７に内蔵のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路（図示しない）により１２倍に逓倍した高速クロック信号ＨＩ＿ＣＬＫを生成して、送信側データ転送装置４００ａに送信するものである。さらに、ＬＣＤコントローラ４０７は、画像データの転送の開始または停止を指示する転送指示信号ＳＴＡＲＴと、送信側データ転送装置４００ａの内部データを初期化するリセット信号ＲＥＳＥＴと、ＬＶＤＳドライバ群４０５を待機状態にするスタンバイ信号ＳＴＢＹとを送信側データ転送装置４００ａに送信するものである。
【００１１】
一方、上記受信側データ転送装置４００ｂは、送信側データ転送装置４００ａからの各種信号を受け、ＬＣＤドライバ４０１に対して、クロック信号ＲＸ＿ＣＬＫと、８ビットの画像データＲＯ［８：１］、ＧＯ［８：１］、ＢＯ［８：１］と、３ビットの制御信号ＣＴＬＯ［３：１］を送信するものであり、該３ビットの制御信号ＣＴＬＯ［３：１］は水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとデータ制御信号ＤａｔａＥｎａｂｌｅとを含んでいる。また、受信側データ転送装置４００ｂは、転送指示信号ＳＴＡＲＴＯをＬＣＤドライバ４０１に送信するものである。
【００１２】
また、該ＬＣＤドライバ４０１は、受信側データ転送装置４００ｂに対し、ＬＶＤＳレシーバ群４０３を待機状態にするスタンバイ信号ＳＴＢＹを送信するものである。
【００１３】
ここで、ＬＶＤＳレシーバ群４０３は４つのＬＶＤＳレシーバ４０３ａ〜４０３ｄから構成されており、その非反転信号線ＲＸ＿ＤＴ１、ＲＸ＿ＤＴ２、ＲＸ＿ＣＴＬ、ＲＸ＿ＣＫと反転信号線ＲＸ＿ＤＴ１Ｘ、ＲＸ＿ＤＴ２Ｘ、ＲＸ＿ＣＴＬＸ、ＲＸ＿ＣＫＸの入力端子の間には、各々概ね１００Ωの終端抵抗Ｒａ〜Ｒｄが接続されている。
【００１４】
次に動作について説明する。
【００１５】
まず、送信側データ転送装置の動作について説明する。
【００１６】
ＬＣＤコントローラ４０７から画像データＲ［８：１］、Ｇ［８：１］、Ｂ［８：１］と制御信号ＣＴＬ［３：１］とが送信側データ転送装置４００ａに送信され、クロック信号ＬＯ＿ＣＬＫの立上りタイミングで、各々画像データＲ［８：１］、Ｇ［８：１］、Ｂ［８：１］が、該データ転送装置４００ａ内の対応するラッチ回路（図示せず）にラッチされ、また、制御信号ＣＴＬ［３：１］が、該データ転送装置４００ａ内の対応する信号処理回路（図示せず）で処理される。
【００１７】
クロック信号ＬＯ＿ＣＬＫの次の立上りタイミングで、上記各ラッチ回路にラッチされた各画素データ、および上記信号処理回路で処理された制御信号が、該パラレルシリアル変換回路４０６内の対応する各シフトレジスタ（図示せず）に入力される。
【００１８】
その後、所定の期間において、高速クロック信号ＨＩ＿ＣＬＫに基づいて、入力された画像データＲ［８：１］およびＧ［８：５］が１つのシフトレジスタからシリアル画像データ信号Ｄ１として出力される。このシリアル画像データ信号ＤＴ１は、ＬＶＤＳドライバ４０５ａにより非反転信号ＤＴ１およびその反転信号ＤＴ１Ｘからなる差動信号としてバス４０４のデータ信号線を介して、受信側データ転送装置４００ｂに転送される。
【００１９】
また、上記所定の期間には、高速クロック信号ＨＩ＿ＣＬＫに基づいて、シフトレジスタ１２５は、入力された画像データＧ［４：１］およびＢ［８：１］が１つのシフトレジスタからからシリアル画像データ信号Ｄ２として出力される。このシリアル画像データ信号Ｄ２は、ＬＶＤＳドライバ４０５ｂにより、非反転信号ＤＴ２およびその反転信号ＤＴ２Ｘからなる差動信号としてバス４０４のデータ信号線を介して、受信側データ転送装置４００ｂに転送される。
【００２０】
さらに、上記所定の期間には、高速クロック信号ＨＩ＿ＣＬＫに基づいて、信号処理回路で処理された制御信号Ｃが、対応するシフトレジスタからシリアル制御信号ＣＴとして出力される。このシリアル制御信号ＣＴは、ＬＶＤＳドライバ４０５ｃにより非反転信号ＣＴＬおよびその反転信号ＣＴＬＸからなる差動信号として、バス４０４を介して、受信側データ転送装置４００ｂに転送される。
【００２１】
送信側データ転送装置４００ａでは、このようなＬＣＤコントローラ４０７からのデータの入力と、該入力されたデータのシリアル出力とが繰り返し行われる。
【００２２】
なお、送信側データ転送装置４００ａのパラレルシリアル変換回路４０６では、入力された高速クロック信号ＨＩ＿ＣＬＫが内部のインバータにより反転されてシリアルクロック信号ＣＬＫＳＲが生成され、ＬＶＤＳドライバ４０５ｄにより、非反転信号ＣＫと反転信号ＣＫＸとからなる差動信号として、バス４０４を介して、受信側データ転送装置４００ａに送信される。
【００２３】
次に、受信側データ転送装置の動作について説明する。
【００２４】
ＬＶＤＳレシーバ群４０３は、上述のように、４つのＬＶＤＳレシーバ４０３ａ〜４０３ｄで構成されており、内部スタンバイ信号ＲＳＴＢにより制御されるＬＶＤＳレシーバ４０３ａは、バス４０４のデータ信号線ＤＴ１およびＤＴ１Ｘからの非反転信号および反転信号を受信し、シリアル画像データ信号ＲＤＴ１をシリアルパラレル変換回路４０２に出力する。
【００２５】
また、内部スタンバイ信号ＲＳＴＢにより制御されるＬＶＤＳレシーバ４０３ｂは、バス４０４のデータ信号線ＤＴ２およびＤＴ２Ｘからの非反転信号および反転信号を受信し、シリアル画像データ信号ＲＤＴ２をシリアルパラレル変換回路４０２に出力する。
【００２６】
さらに、スタンバイ信号ＳＴＢＹにより制御されるＬＶＤＳレシーバ４０３ｃは、バス４０４の制御信号線ＣＴＬ、ＣＴＬＸからの非反転信号および反転信号を受信し、シリアル制御信号ＲＣＴＬをシリアルパラレル変換回路４０２に出力する。
【００２７】
また、スタンバイ信号ＳＴＢＹにより制御されるＬＶＤＳレシーバ４０３ｄは、バス４０４のクロック信号線ＣＫおよびＣＫＸから非反転信号および反転信号を受信し、シリアルクロック信号ＲＣＬＫをシリアルパラレル変換回路４０２に出力する。
【００２８】
そして、シリアルパラレル変換回路４０２は、内部の信号処理回路（図示せず）により、シリアルクロック信号ＲＣＬＫに対して、送信側データ転送装置における信号処理とは逆の信号処理（逆信号処理）を施して、クロック信号ＲＸ＿ＣＬＫを出力する。
【００２９】
シリアルパラレル変換回路４０２では、ＬＶＤＳレシーバ４０３ｃおよび４０３ｄからの信号を入力とするシフトレジスタ（図示せず）により、制御コードＣＴＬＯ［１２：１］が生成され、さらに、制御コードＣＴＬＯ［１２：１］とクロック信号ＣＬＫを入力とする制御コード解読回路（図示せず）により、３ビットの制御信号ＣＴＬＯ［３：１］と転送指示信号ＳＴＡＲＴＯが出力される。
【００３０】
さらに、スタンバイ信号ＳＴＢＹと転送指示信号ＳＴＡＲＴＯの反転信号を入力とするＯＲゲート（図示せず）からは、内部スタンバイ信号ＲＳＴＢが出力される。
【００３１】
シリアルパラレル変換回路４０２は、１２ビットのシリアル画像データ信号ＲＤＴ１を入力とするシフトレジスタ（図示せず）により、シリアルクロック信号ＲＣＬＫに基づき、上位８ビットを画像データＲＯ［８：１］として順次出力し、下位４ビットを画像データＧＯ［８：５］として順次出力する。
【００３２】
また、シリアルパラレル変換回路４０２は、１２ビットのシリアル画像データ信号ＲＤＴ２を入力とするシフトレジスタにより、シリアルクロック信号ＲＣＬＫに基づき、上位４ビットを画像データＧＯ［４：１］として順次出力し、下位８ビットを画像データＢＯ［８：１］として順次出力する。
【００３３】
画像データＲＯ［８：１］、ＧＯ［８：１］、ＢＯ［８：１］の値は、対応する３つのラッチ回路（図示せず）により、クロック信号ＣＬＫの立ち上がり時に、各々ラッチされる。
【００３４】
以上のように、画像データと同期する制御信号を簡単な論理回路で構成された制御コード生成回路により制御コードに暗号化し、制御コードを画像データと共にシリアル信号に変換して同じバスのデータ信号線により相手デバイスに転送することができるので、先行技術に比べて回路構成も容易であり、別の信号線を用意することなく、画像データの転送を行うことができる。また、制御コードにアイドルコードとスタートコードを含めることができるので、待機状態から動作状態への復帰、動作状態から待機状態への遷移を同じ制御信号線で兼ねることができる。さらに待機状態では、データ信号線のＬＶＤＳドライバとＬＶＤＳレシーバを待機状態にするため、消費電力を抑えることには効果がある。
【００３５】
しかしながら、シリアル画像信号線とは別にシリアル制御信号線用のＬＶＤＳドライバとＬＶＤＳレシーバ及びその２本の信号線が必要となり、信号線の数が少なく論理回路が簡単で且つ消費電力が小さく抑え且つ小さな回路規模での実現には更に工夫が必要であるため最適ではない。
【００３６】
次に、特許文献２に開示のデータ送受信回路を示すブロック図である。
【００３７】
図８に示すように、この特許文献２に開示のディジタルデータ送受信回路５００は、データを送信するデータ送信装置５０１と、送信されたデータを受信するデータ受信装置５１１とを有しており、このようなデータの送受信により、データ送信装置５０１から出力される画像信号に上記のように多くの出力線を必要としていない。
【００３８】
すなわち、該データ送信装置５０１は、画像データをパラレルシリアル変換する画像データＰ−Ｓ変換回路５０８と、差動回路５０２に電圧Ｖｉｎを供給する電圧供給部５０３と、伝送されたビット要素を受信する入力部５０４と、非反転電流信号と反転電流信号とを伝送する出力部５０５，５０６と、外部電流設定用の抵抗器５０７とを有している。
【００３９】
また、データ受信装置５１１は、差動回路５１２に電圧Ｖｉｎを供給する入力部５１３と、非反転電流信号および反転電流信号を受信する入力部５１４，５１５と、受信された電流信号からビット要素を出力する出力部５１６と、外部利得設定用の抵抗器５１７と、該出力部５１６から出力されたシリアルデータをシリアルパラレル変換する画像データＳ−Ｐ変換回路５１８とを有している。
【００４０】
この場合、データの伝送は、移動通信端末装置の供給電圧（例えば、典型的ＬＶＤＳ供給電圧がおよそ３．０Ｖの場合、１．５から１．８Ｖ）で動作するサブＬＶＤＳタイプの電流信号のデータ送信装置５０１とデータ受信装置５１１とによって実行されるが、必ずしもこれに限るものではない。
【００４１】
信号は図８に従う自己バイアス信号伝送方法を用いて伝送ライン５１８，５１９でデータ送信装置５０１からデータ受信装置５１１へ転送される。この自己バイアス信号伝送方法では伝送ライン５１８，５１９間に抵抗器５２０（例えば抵抗値１００オームなど）が配設されている。
【００４２】
このデータ送信装置５０１からデータ受信装置５１１への伝送ライン５１８，５１９における波形図は、図９に示している。なお、この動作原理は通常のＬＶＤＳ回路の場合と異なるものではない。
【００４３】
図９に示すように、伝送ライン５１８，５１９における電流信号は、非反転ラインである伝送ライン５１８の電圧波形が正である場合に１ビットとして解釈され、この場合には反転ラインである伝送ライン５１９の電圧波形は負である。これと同様に、０ビットの場合は逆の状況によって示される。サブＬＶＤＳタイプの電流信号送信器／受信器ペアは、電磁波のノイズを最小に保持しながら、高いデータ転送速度で使用が可能となる。
【００４４】
次に、例えばカメラモジュールから画像表示装置にデータ送信装置５０１によって出力される画像データの一例としてＶＧＡサイズの画像データについて説明する。
【００４５】
ＶＧＡサイズの画像データでは、１ライン中に６４０画素のデータを有しており、１フレーム中に４８０ラインのデータを有している。１画素のデータサイズは撮像素子の信号をディジタル値に量子化するビット数により８ビット〜１４ビットなどを有する場合が多い。従来技術によれば、カメラモジュールから画像表示装置に出力される画像データは、一つのフレームがいくつかのラインの単位で扱われる必要がある。画像データがどのフレームのそのラインに属するかの識別方法としてシリアル送受信データ列の一例を図９に示している。
【００４６】
図９において、フレームの始端が同期コードＦＳ（フレーム始端）６０１によって示され、フレームの終端が同期コードＦＥ（フレーム終端）６０２によって示されるように、特別の同期コードを用いてフレームが固定化されている。このフレーム内に、各ラインについての画像データと統計データとが、やはりレコードの始端を示す同期コードＬＳ（ライン始端）６０３と、レコードの終端を示す同期コードＬＥ（ライン終端）６０４とを有している。ここで、統計データには例えば輝度積算値などがあり、これを、明るすぎる画面のときに画面が暗くなるように、または暗すぎる画面のときに画面が明るくなるように露出制御に用いている。
【００４７】
この場合では、フレーム始端同期コードＦＳ６０１が伝送され、その後に、第１ライン用画像データ６０５とライン終端同期コードＬＥ６０４が続く。さらに、ライン始端同期コードＬＳ６０３の後に第２ライン用の画像データ６０５とライン終端同期コードＬＥ６０４が続く。このように、各ラインの始端を示すライン始端同期コードＬＳ６０３と、各ラインの終端を示すライン終端同期コードＬＥ６０４との間にそれぞれ、ライン１〜４８０用の各画像データ６０５がそれぞれ伝送される。さらに、最終のライン４８０用の画像データ６０５からライン終端同期コードＬＥ６０４の伝送後に、ライン始端同期コードＬＳ６０３が伝送され、さらに統計データＳＤ６０６が伝送される。次いで、この統計データＳＤ６０６の伝送後に、伝送されたフレームの終端を示すフレーム終端同期コードＦＥ６０２が伝送される。
【００４８】
統計データＳＤ６０６の統計データ量は、一つの画像データライン内のデータ量より少なくすることも、多くすることもできるので、これに対応して、最後のラインが短くなったり長くなったりする可能性がある。しかし、このことに起因して問題が生じることはまずない。なぜなら、フレームの始端が同期コードＦＳ６０１によって示され、フレームの終端が同期コードＦＥ６０２によって示されるように、画像データには現れない特別の同期コードを用いてフレームが確定されているからである。これによって、１フレーム内に、同期コードによって分離された４８０個のデータ単位の画像データを含み、４８１番目のデータ単位に統計データＳＤ６０６が含まれると想定することにより、受信側でライン１〜４８０用の各画像データ６０５と統計データＳＤ６０６とを一連のデータから簡単に分離することができる。また、予め統計データＳＤ６０６が存在していないことが分かっているときには、受信側にて４８０個のデータ単位の画像データ６０５を分離することができる。
【００４９】
しかしながら、上記特許文献２に開示された従来のＬＶＤＳ（低電圧差分信号）シリアル送受信方法では、カメラモジュールが出力する画像信号をより少ない配線にて実現し、不要輻射ノイズの低減、システムの費用削減や低消費電力化，小型化の課題に対する解決策には効果があるが、各フレームおよびライン毎の画像データ６０５を容易かつ確実に分離すること、および、画像データ６０５とこの画像データ６０５に続く統計データＳＤ６０６を容易かつ確実に分離するためには、画像データ６０５には現れない特別な同期コードを用いたフレーム始端同期コードＦＳ６０１と、フレーム終端同期コードＦＥ６０２と、フレーム内の各ラインの始端を示すライン始端同期コードＬＳ６０３と、各ラインの終端を示すライン終端同期コードＬＥ６０４を用いる必要がある。このように、データ送信装置５０１の入力部５０４に入力する各ライン用の画像データ６０５および統計データＳＤ６０６の前後に同期コードを挿入する必要があること、また、データ受信装置５１１の出力部５１６から出力されるライン用画像データ６０５および統計データＳＤ６０６の前後に存在する同期コードを検出し且つこの同期コードとそれ以外の画像データ６０５や統計データＳＤ６０６とを分離する必要であることから、データ送信装置５０１の前段に同期コード挿入回路が必要となり、且つデータ受信装置５１１の後段に同期コード分離回路が必要となって、送受信時間の高速化の実現と、送信・受信タイミング制御回路を小さな回路規模で行うには更なる工夫が必要であるため最適ではない。
【００５０】
上記特許文献２にはこのような問題を解決したデータ送受信装置が開示されており、以下、図１０を用いて簡単に説明する。
【００５１】
図１０は、該データ送受信装置を説明するブロック図である。
【００５２】
図１０に示すように、データ送受信装置１０ａは、ディジタルデータを送信するデータ送信装置１１０と、送信されたディジタルデータを受信するデータ受信装置１５０とを有しており、例えばカメラモジュールと画像表示装置との間などでディジタルデータの送受信を行う。
【００５３】
なお、データ送受信装置１０ａは、データ送信装置１１０からデータ受信装置１５０側に出力される信号電流を信号電圧に変換する抵抗手段としての電流／電圧変換用の抵抗１５１を更に有しているが、この電流／電圧変換用の抵抗１５１は、データ送信装置１１０の外部に配設されており、データ受信装置１５０側に設けられている。
【００５４】
データ送信装置１１０は、画像データパラレル信号１１５をパラレルシリアル変換するパラレル−シリアル変換回路１１６と、そのパラレルシリアル変換出力を差動振幅信号として送信するＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）送信器１１８と、振幅切替手段としてのＮｃｈトランジスタ１１２と、第１の定電流電源１１４と、第２の定電流電源１１３とを有している。これらのＬＶＤＳ送信器１１８、Ｎｃｈトランジスタ１１２および定電流電源１１３，１１４により差動振幅信号送信手段が構成され、この差動振幅信号送信手段は、画像データの位置を示す同期コードシリアル信号１１１の値に応じて差動振幅信号の差動電圧（伝送ライン間電圧）の振幅を変化させるように、パラレル−シリアル変換回路１１６からの画像データシリアル信号１１７を差動振幅信号（両伝送ラインへの出力信号）に変換して、同期コードシリアル信号１１１の信号値Ｓと画像データシリアル信号１１７の信号値Ｙを同時に両伝送ラインを介して送信可能とする。また、これらのＮｃｈトランジスタ１１２および定電流電源１１３，１１４により定電流制御手段が構成され、この定電流制御手段は、同期コードシリアル信号１１１の値Ｓに応じて、ＬＶＤＳ送信器１１８に供給される定電流を制御する。
【００５５】
ここで、パラレル−シリアル変換回路１１６は、１画素当たりＮビット（Ｎは自然数）のパラレル画像データ（画像データパラレル信号）を画像入力データとして、この１画素当たりＮビット（Ｎは自然数）の画像データパラレル信号１１５をシリアル画像データ（画像データシリアル信号）に変換する。
【００５６】
ＬＶＤＳ送信器１１８は、パラレル−シリアル変換回路１１６から出力される送信側画像データシリアル信号１１７を差動振幅信号に変換する。
【００５７】
Ｎｃｈトランジスタ１１２において、そのゲートにはシリアル同期信号である送信側同期コードシリアル信号１１１が入力され、そのソース線には定電流電源１１３の出力端が接続されて定電流が供給され、そのドレイン線にはＬＶＤＳ送信器１１８の電源電圧入力端および定電流電源１１４の出力端が接続されている。これによって、Ｎｃｈトランジスタ１１２は、送信側同期コードシリアル信号１１１に応じて、ＬＶＤＳ送信器１１８への定電流電源１１３の出力をオン／オフ制御して、定電流電源１１３，１１４による定電流と定電流電源１１４だけによる定電流とのいずれかに切り替えるようになっている。
【００５８】
定電流電源１１３は、電源電圧Ｖｄｄの出力端１００とＮｃｈトランジスタ１１２のソース線間に接続されて、Ｎｃｈトランジスタ１１２を介して所定の定電流をＬＶＤＳ送信器１１８に供給可能とする。
【００５９】
定電流電源１１４は、定電流電源１１３とＮｃｈトランジスタ１１２の直列回路に並列に接続されており、定電流電源１１４からの定電流または、定電流電源１１３，１１４からの定電流をＬＶＤＳ送信器１１８に供給する。
【００６０】
また、データ送信装置１１０は、画像データに関連するＭビット（Ｍは自然数）の任意の制御データをパラレルシリアル変換して送信する制御データ変換回路１０１ｂを有している。
【００６１】
一方、データ受信装置１５０は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）受信器１５２と、同期信号変換手段としての同期コード変換回路１５５と、シリアル−パラレル変換手段としてのシリアル−パラレル変換回路１５６とを有している。
【００６２】
また、データ受信装置１５０は、制御データ変換回路１０１ｂからの制御データのシリアル信号を受信して、画像データに関連するＭビット（Ｍは自然数）の任意の制御データに変換する制御データ変換回路１６０ａを有している。
【００６３】
ＬＶＤＳ受信器１５２は、電源電圧Ｖｄｄの出力端１００と接地電圧接続端との間に設けられ、ＬＶＤＳ送信器１１８から出力される電流を電圧として受信して、受信側同期シリアル信号１５３および画像データシリアル信号１５４を分離出力する。このＬＶＤＳ受信器１５２は、ＬＶＤＳ送信器１１８からの差動電圧の振幅幅を変化させることにより、同期コードシリアル信号１１１と画像データシリアル信号１１７の各信号値を同時に多重送信するＬＶＤＳ送信器１１８から出力される信号電流を信号電圧に変換する抵抗１５１を介してその信号電圧として受信する。
【００６４】
即ち、このＬＶＤＳ受信器１５２により差動振幅信号受信手段が構成され、差動振幅信号受信手段は、同期コードシリアル信号１１１の値Ｓに応じて画像データシリアル信号１１７の出力差動電圧の振幅を変化させた差動振幅信号を受信して、同期コードシリアル信号１１１の信号値Ｓと画像データシリアル信号１１７の信号値Ｙとを分離するようになっている。
【００６５】
同期コード変換回路１５５は、ＬＶＤＳ受信器１５２から出力された受信側同期コードシリアル信号１５３を同期信号１５７に変換する。即ち、同期コードシリアル信号１５３の固有のデータ列（ビット列）から、画像データの１フレームの始端を示す同期コードＦＳ、その１フレームの終端を示す同期コードＦＥ、その１フレームの一部を構成する１ラインの始端を示す同期コードＬＳ、その１ラインの終端を示す同期コードＬＥの４種類それぞれを画像データの位置を示す同期信号１５７に変換する。
【００６６】
シリアル−パラレル変換回路１５６は、ＬＶＤＳ受信器１５２から出力された画像データシリアル信号１５４を、１画素当たりＮビット（Ｎは自然数）のパラレル信号１５８に変換する。
【００６７】
この動作原理は通常のＬＶＤＳ送受信の場合と異なるものではない。即ち、ＬＶＤＳ受信器１５２において、電流信号は抵抗１５１に流れる方向により”１”または”  ０”として解釈される。ＬＶＤＳ送信器１１８およびＬＶＤＳ受信器１５２のペアは、電磁ノイズを最小に保持しながら、高いデータ転送速度での使用が可能である。
【００６８】
このようなデータ送受信装置では、特にカメラモジュールと電子情報装置との間でのＬＶＤＳデータ送受信において、画像データと同期コードの多重化処理およびその分離処理により、シリアル送信データ量を増加させることなく、容易かつ正確に１フレームの始端と終端および１ラインの画像データの始端と終端、さらには１画素データの始端と終端など、画像データの位置を認識させることができて、データ送受信の高速化と、送信・受信タイミング制御回路を小回路規模で実現できる。
【特許文献１】特開２００７−３４８８５号公報
【特許文献２】特開２００６−２４９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００６９】
しかしながら、上記図１０に示す従来のデータ送受信装置では、任意の制御コードは、その送信側の変換回路１０１ｂと受信側の変換回路１６０ａにより送信しており、任意の制御コードの伝送には、画像データおよび同期コードを送信する伝送経路とは別の伝送経路が必要となり、さらに、データ送信装置およびデータ受信装置の双方で変換回路を備える必要がある。
【００７０】
本発明は上記のような問題点を解決するためになされたもので、画像データシリアル信号の送信側では、画像データの位置を示す同期コードと、画像データに関連する制御信号（制御データ）との多重化処理を行うことができ、画像データシリアル信号の受信側では、該多重化された同期コードと制御信号とを分離処理することができ、送信・受信タイミング制御回路を小さな回路規模で実現することができるデータ送信装置、データ送信方法、データ受信装置、データ受信方法、該データ送信装置およびデータ受信装置を用いたデータ送受信システム、およびデータ送受信方法  並びに該データ送受信装置を用いた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００７１】
本発明にかかるディジタルデータ送信装置は、ディジタル画像データを送信するディジタルデータ送信装置であって、１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、該画像データの位置を示す同期コード、及び該画像データに関連するＭビット（Ｍは自然数）の制御データおよび該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、そのことにより上記目的が達成される。
【００７２】
本発明は、上記ディジタルデータ送信装置において、前記差動振幅信号送信部は、一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、電源と該差動送信器との間に接続され、常に該差動送信器に第１の駆動電流を供給する第１の定電流源と、電源と該差動送信器との間に接続され、該差動送信器に第２の駆動電流を供給する第２の定電流源と、該第２の定電流源と該差動増幅器との間に接続されたＮｃｈトランジスタとを備え、前記同期制御シリアル信号を該Ｎｃｈトランジスタのゲート入力として、該同期制御シリアル信号の値により該Ｎｃｈトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御することが好ましい。
【００７３】
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードと、該１フレームにおける１ラインの始端を示す第３の同期コードと、該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００７４】
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードとを含み、かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００７５】
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードを含み、かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００７６】
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードと、該１画素データの終端を示す第６の同期コードとを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００７７】
本発明は、上記ディジタルデータ送信装置において、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００７８】
本発明にかかるディジタルデータ受信装置は、１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をディジタル画像データとして受信するディジタルデータ受信装置であって、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは自然数）の制御データの位置を示す制御コードに基づいて該制御データに変換する制御データ・コード変換回路とを備えたものであり、そのことにより上記目的が達成される。
【００７９】
本発明は、上記ディジタルデータ受信装置において、前記差動振幅信号受信部は、一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を前記同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を前記画像データシリアル信号に変換して出力する差動受信器を備えていることが好ましい。
【００８０】
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードと、該１フレームにおける１ラインの始端を示す第３の同期コードと、該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８１】
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードとを含み、かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８２】
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードを含み、かつ該１フレームの中にある任意の制御データの始端を示す制御コードと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８３】
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードと、該１画素データの終端を示す第６の同期コードとを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８４】
本発明は、上記ディジタルデータ受信装置において、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８５】
本発明にかかるデータ送受信システムは、ディジタル画像データを送信するディジタルデータ送信装置と、該送信されたディジタル画像データを受信するディジタルデータ受信装置とを備えたディジタルデータ送受信システムであって、該ディジタルデータ送信装置は、１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換回路と、該画像データの位置を示す同期コード、及び該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換回路と、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部とを備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、該ディジタルデータ受信装置は、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信部と、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するパラレル−シリアル変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換回路と、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換回路とを備えたものであり、そのことにより上記目的が達成される。
【００８６】
本発明は、上記データ送受信システムにおいて、前記差動振幅信号送信部は、一対の信号出力線を有し、該一対の信号出力線の間に接続された抵抗に、前記画像データシリアル信号に対応する差動電圧が発生するよう、該一対の信号出力線に電流信号を供給する差動送信器と、電源と該差動送信器との間に接続され、常に該差動送信器に第１の駆動電流を供給する第１の定電流源と、電源と該差動送信器との間に接続され、該差動送信器に第２の駆動電流を供給する第２の定電流源と、該第２の定電流源と該差動増幅器との間に接続されたＮｃｈトランジスタとを備え、前記同期制御シリアル信号を該Ｎｃｈトランジスタのゲート入力として、該同期制御シリアル信号の値により該Ｎｃｈトランジスタを、該同期制御シリアル信号が該画像データシリアル信号と同時に送信されるようオンオフ制御するものであり、前記差動振幅信号受信部は、一対の信号入力線を有し、該一対の信号入力線の間に接続された抵抗に差動電圧の振幅情報を該同期制御シリアル信号に変換して出力し、該差動電圧の極性情報を該画像データシリアル信号に変換して出力する差動受信器を備えていることが好ましい。
【００８７】
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードと、該１フレームにおける１ラインの始端を示す第３の同期コードと、該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、かつ、該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１〜第３の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８８】
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードとを含み、かつ前記１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１および第２の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００８９】
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、１フレームの始端を示す第１の同期コードを含み、かつ該１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第１の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００９０】
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードと、該１画素データの終端を示す第６の同期コードとを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５および第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００９１】
本発明は、上記データ送受信システムにおいて、前記同期制御シリアル信号を構成するデータ列は、１画素データの始端を示す第５の同期コードを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードとを含み、該第５の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されていることが好ましい。
【００９２】
本発明にかかるデータ送信方法は、ディジタル画像データを送信するディジタルデータ送信方法であって、１画素あたりＮビット（Ｎは自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、該画像データの位置を示す同期コード、該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、そのことにより上記目的が達成される。
【００９３】
本発明にかかるディジタルデータ受信方法は、１画素あたりＮビット（Ｎは正の自然数）の画像データを表す画造データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させて得られる差動振幅信号をデジタル画像データとして受信するディジタルデータ受信方法であって、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは正の自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであり、そのことにより上記目的が達成される。
【００９４】
本発明にかかるデータ送受信方法は、ディジタル画像データを送信するデータ送信ステップと、該送信されたディジタル画像データを受信するデータ受信ステップとを含むデータ送受信方法であって、該データ送信ステップは、１画素あたりＮビット（Ｎは正の自然数）の画像データを表す画像データパラレル信号を画像データシリアル信号に変換するパラレル−シリアル変換ステップと、該画像データの位置を示す同期コード、該画像データに関連するＭビット（Ｍは自然数）の制御データ、および該制御データの位置を示す制御コードを入力とし、該同期コード、該制御データ、及び該制御コードを含む同期制御シリアル信号を出力するデータ変換ステップと、該画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信ステップとを含み、該差動振幅信号送信ステップは、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させるものであり、該データ受信ステップは、該差動振幅信号を受信して、該画像データシリアル信号と該同期制御シリアル信号とを出力する差動振幅信号受信ステップと、該画像データシリアル信号を、該画像データを表す画像データパラレル信号に変換するシリアル−パラレル変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して該画像データの位置を示す同期コードに変換する同期コード変換ステップと、該同期制御シリアル信号を受け、該同期制御シリアル信号を構成するデータ列を、種々の決められたデータ列と比較して、該画像データに関連するＭビット（Ｍは正の自然数）の制御データの位置を示す制御コードに基づいて、該制御データに変換する制御データ・コード変換ステップとを含むものであり、そのことにより上記目的が達成される。
【００９５】
本発明にかかる電子情報機器は、本発明の上記データ送受信システムを搭載したものであり、そのことにより上記目的が達成される。
【００９６】
以下に本発明の作用について説明する。
【００９７】
本発明においては、画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部を備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させるので、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現できる。
【００９８】
さらに画像データシリアル信号と、同期制御シリアル信号とを、ＬＶＤＳ送受信差動電圧の振幅幅を変化させて送受信するので、シリアル送信データ量を増加させること無く、容易に１フレームの始端と終端及び１ラインの画像データの始端と終端及び１画素の始端と終端を認識することができ、更に任意の制御データの始端と終端を認識することができる。
【００９９】
従って、画像データと同期コード及び同期信号の多重化処理及びその分離処理と、画像データと任意の制御データ及び制御同期信号の多重化処理及びその分離処理とを、小さな回路規模で実現できる。
【発明の効果】
【０１００】
以上により、本発明によれば、画像データシリアル信号の送信側では、画像データの位置を示す同期コードと、画像データに関連する制御信号（制御データ）との多重化処理を行うことができ、画像データシリアル信号の受信側では、該多重化された同期コードと制御信号とを分離処理することができる。
【発明を実施するための最良の形態】
【０１０１】
以下、本発明の実施形態について説明する。
（実施形態１）
図１は、本発明の実施形態１によるデータ送受信システムを説明するブロック図である。
【０１０２】
図１に示すデータ送受信システム１０は、カメラ付携帯電話などの電子情報機器に搭載されたものであり、カメラ部（図示せず）で得られた画像信号に基づいて、コントロール信号を含む各種信号を出力する送信データ信号処理部１６と、該送信データ信号処理部１６からの各種信号を送信する送信側データ転送装置２０ａとを有している。このデータ転送システム１０は、送信側データ転送装置２０ａからの各種信号を受信する受信側データ転送装置２０ｂと、該受信側データ転送装置２０ｂで受信された各種信号を処理する受信信号処理部１１とを有している。また、データ送受信システム１０は、上記送信側データ転送装置２０ａと受信側データ転送装置２０ｂとを接続する伝送路２０ｃを有しており、該伝送路２０ｃは、差動信号を転送するデータ信号線ＤＴ、ＤＴＸと、差動信号を転送するクロック信号線ＣＫ、ＣＫＸとで構成されている。
【０１０３】
上記送信側データ転送装置２０ａは、上記コントローラからの各種信号をパラレルシリアル変換するパラレルシリアル変換回路１５と、該パラレルシリアル変換回路１５から出力されるシリアル信号を伝送するＬＶＤＳドライバ群１４とから構成されている。上記受信側データ転送装置２０ｂは、該ＬＶＤＳドライバ群１４からのシリアル信号を受信するＬＶＤＳレシーバ群１３と、該ＬＶＤＳレシーバ群１３で受信したシリアル信号をシリアルパラレル変換して出力するシリアルパラレル変換回路１２とから構成されている。
【０１０４】
上記送信データ信号処理部１６は、送信側データ転送装置２０ａに対して、送信クロックＴＸＣＬＫと、８ビットの画像ラインデータ（つまり、輝度データＹ［８：１］と色差データＵＶ［８：１］）と、任意の制御データＣＯＤＥ［７：１］と、各種同期コード（例えばコードＦＳ、ＦＥ、ＬＳ、ＬＥ）と、該制御データの位置を示す各種制御コードＣＳ、ＣＥとを送信するものである。
【０１０５】
一方、上記受信側データ転送装置２０ｂは、送信側データ転送装置２０ａからの各種信号を受け、受信信号処理部１１に対して、受信クロックＲＸＣＬＫと、８ビットの画像データ（つまり、輝度データＹ［８：１］と色差データＵＶ［８：１］）と、任意の制御データＣＯＤＥ［７：１］と、各種同期コード（例えばコードＦＳ、ＦＥ、ＬＳ、ＬＥ）とを送信するものである。
【０１０６】
ここで、ＬＶＤＳドライバ群１４は、パラレルシリアル変換回路１５からの画像データシリアル信号を送信するＬＶＤＳドライバ１４ａと、パラレルシリアル変換回路１５からの送信クロックを送信するＬＶＤＳドライバ１４ｂとから構成されている。また、ＬＶＤＳレシーバ群１３は、ＬＶＤＳドライバ１４ａからの画像データシリアル信号を受信するＬＶＤＳレシーバ１３ａと、ＬＶＤＳドライバ１４ｂからの送信クロックを受信するＬＶＤＳレシーバ１３ｂとから構成されている。
【０１０７】
上記ＬＶＤＳドライバ１４ａとＬＶＤＳレシーバ１３ａとは、画像データシリアル信号を電流信号として送信するための一対の信号線、つまり非反転データ信号線ＤＴおよび反転データ信号線ＤＴＸにより接続されており、該一対の信号線は、ＬＶＤＳレシーバ１３ａ側に設けられた抵抗Ｒ１により接続されている。また、上記ＬＶＤＳドライバ１４ｂとＬＶＤＳレシーバ１３ｂとは、クロック信号を電流信号として送信するための一対の信号線、つまり非反転データ信号線ＣＫおよび反転データ信号線ＣＫＸにより接続されており、該一対の信号線は、ＬＶＤＳレシーバ１３ｂ側に設けられた抵抗Ｒ２により接続されている。
【０１０８】
図２は、図１に示すデータ送受信システムに用いられるデータ送受信装置を説明する図であり、上記ＬＶＤＳドライバ１４ａの詳細な構成および入力側の回路構成、並びにＬＶＤＳレシーバ１４ｂの詳細な構成およびその出力側の回路構成を示している。
【０１０９】
図２に示すデータ送受信装置１は、複数ビットのパラレル画像データをシリアルデータに変換して送信するデータ送信装置１１０ａと、該データ送信装置１００ａから送信されたシリアルデータを受信してパラレルデータに変換して出力するデータ受信装置１５０ａとを有している。
【０１１０】
ここで、データ送信装置１１０ａは、上記ＬＶＤＳドライバ１４ａとその前段のパラレルシリアル変換回路１５の一部を構成するものであり、データ受信装置１５０ａは、上記ＬＶＤＳレシーバ１４ｂとその後段のシリアルパラレル変換回路１２の一部を構成するものである。
【０１１１】
なお、ここでは、画像データパラレル信号は１画素あたりＮビット（Ｎは自然数）であり、画像データの位置を示す同期コードはＬビット（Ｌは自然数）、および画像データに関連する制御データ並びにその位置を示す制御コードは、Ｍビット（Ｍは自然数）である。
【０１１２】
以下詳述すると、データ送信装置１は、その１画素あたりＮビット（Ｎは正の自然数）の送信側画像データパラレル信号１１５を画像データシリアル信号１１７に変換するパラレル−シリアル変換回路（画像データＰ−Ｓ変換回路）１１６と、パラレル−シリアル変換回路１１６から出力される送信側画像データシリアル信号１１７を差動振幅信号に変換するＬＶＤＳ送信器１１８とを有している。
【０１１３】
また、上記データ送信装置１は、Ｌビットの同期コードと、Ｍビットの制御コードおよび任意の制御データを入力とし、これらのコードおよびデータを同期制御シリアル信号１１１に変換して出力する同期コード・制御コード・任意の制御データ変換回路（以下、制御データ変換回路という。）１０１と、同期制御シリアル信号１１１をゲート入力とするＮｃｈトランジスタ１１２とを有している。
【０１１４】
また、該Ｎｃｈトランジスタ１１２のソースと電源Ｖｄｄとの間には第１の定電流電源１１３が接続され、Ｎｃｈトランジスタ１１２及び定電流電源１１３には第２の定電流電源１１４が並列に接続され、Ｎｃｈトランジスタ１１２のドレイン線と定電流電源１１４とはＬＶＤＳ送信器１１８に接続され、該ＬＶＤＳ送信器１１８には上記２つの定電流電源から定電流が供給されるようになっている。なお、図１では、ＬＶＤＳドライバ１４ａにより、上記ＬＶＤＳ送信器１１８、該ＬＶＤＳ送信器１１８に定電流を供給する第１および第２の定電流電源、および該ＬＶＤＳ送信器１１８に接続されているＮｃｈトランジスタ１１２からなる回路構成を概略的に示している。
【０１１５】
上記ＬＶＤＳ送信器１１８は、電流信号を出力する一対の出力ラインを有しており、該一対のライン間には電流信号を電圧信号に変化する抵抗１５１が接続されている。なお、この抵抗１５１は該データ送信装置１１０ａの外部に設けられている。
【０１１６】
ここでは、該Ｎｃｈトランジスタ１１２のゲートには、上記制御データＰ−Ｓ変換回路１０１の出力信号１１１が入力されるようになっているので、ＬＶＤＳ送信器１１８に供給される電流は以下のように変化する。
【０１１７】
例えば、出力信号１１１の値Ｓが“１”であるときは、該Ｎｃｈトランジスタ１１２がオンし、上記ＬＶＤＳ送信器１１８には第１および第２の定電流電源１１４および１１３からそれぞれ定電流Ｉｄ１およびＩｄ２が供給され、上記ＬＶＤＳ送信器１１８に供給される電源電流はＩｄ１＋Ｉｄ２となる。また、出力信号１１１の値Ｓが“０”であるときは、該Ｎｃｈトランジスタ１１２がオフし、上記ＬＶＤＳ送信器１１８には第１の定電流電源１１４からのみ定電流Ｉｄ１が供給され、上記ＬＶＤＳ送信器１１８に供給される電源電流はＩｄ１となる。このとき、上記ＬＶＤＳ送信器１１８に入力される画像データシリアル信号の値Ｙが“０”であるか“１”であるかによって、ＬＶＤＳ送信器１１８から出力される電流の方向が切り替わる。
【０１１８】
また、ここで、画像データＰ−Ｓ変換回路１１５に入力される画像データは、図１に示す８ビットの画像ラインデータ（つまり、輝度データＹ［８：１］と色差データＵＶ［８：１］）であり、制御データ変換回路１０１に入力される同期コードは、図１に示す同期コードＦＳ、ＦＥ、ＬＳ、ＬＥであり、制御データ変換回路１０１に入力される任意の制御データは、図１に示す任意の制御データＣＯＤＥ［７：１］であり、制御データ変換回路１０１に入力される制御コードは、図１に示す制御コードＣＳ、ＣＥである。
【０１１９】
一方、上記データ受信装置１５０ａは、ＬＶＤＳ送信器１１８から出力される電流信号を、上記抵抗の両端に発生する電圧信号として受信するＬＶＤＳ受信器１５２を有し、該ＬＶＤＳ受信器１５２には電源電圧Ｖｄｄが電源ライン１００ｂから供給されている。該データ受信装置１５０ａは、ＬＶＤＳ受信器１５２から出力されるシリアル信号の値である画像データシリアル信号１５４を１画素あたりＮビット（Ｎは自然数）のパラレル信号１５８に変換するシリアル−パラレル変換回路１５６を有している。また、上記データ受信装置１５０ａは、ＬＶＤＳ受信器１５２からのシリアル出力信号の振幅情報（Ｓ）１５３を、受信側同期コードシリアル信号１５７に変換する同期コード変換回路１５５と、シリアル出力信号の振幅情報（Ｓ）１５３を、上記制御コードおよび任意の制御データを含むＭビットのパラレルデータ列１５９に変換する制御データ信号変換回路１６０とを有している。
【０１２０】
上記同期コード変換回路部１５５は、各同期コードを表すビット列を含むテーブルを有しており、該テーブルに含まれるビット列と、入力されるビット列との比較を比較し、一致したビット列に対応するＬビットの同期コードを出力するものである。  
【０１２１】
また上記制御データ信号変換回路１６０は、各制御コードを表すビット列を含むテーブルを有しており、該テーブルに含まれるビット列と、入力されるビット列との比較を比較し、一致したビット列に対応するＭビットの各制御コードを検出し、これらの制御コード間に位置する任意の制御データ（Ｍビットデータ）を出力するものである。
【０１２２】
なお、図１では、ＬＶＤＳレシーバ１３ａにより、上記ＬＶＤＳ受信器１５２、および該ＬＶＤＳ受信器１５２の電源Ｖｄｄを含む回路構成を概略的に示している。  
【０１２３】
ここで、上記ＬＶＤＳ送信器およびＬＶＤＳ受信器の動作原理は、通常のＬＶＤＳ送受信と異なるものではない。電流信号は抵抗１５１に流れる方向により”１”または”０”として解釈される。ＬＶＤＳ送信器１１８及びＬＶＤＳ受信器１５２のペアは、電磁ノイズを最小に保持しながら、高いデータ転送速度での使用が可能となる。
【０１２４】
次に動作について説明する。
【０１２５】
ここでは、カメラモジュールから出力される画像データの一例としてＶＧＡサイズの画像データを用いて説明する。
【０１２６】
ＶＧＡサイズの画像データは、１ライン中に６４０画素のデータを有し、１フレーム中に４８０ラインのデータを有する。１画素のデータサイズは撮像素子の信号をディジタル値に量子化するビット数により８ビットから１４ビット等を有する場合が多い。
【０１２７】
図３は、ＬＶＤＳ送信器１１８からＬＶＤＳ受信器１５２へ送信される画像データシリアル信号の波形を示す図であり、図４はＬＶＤＳ送信器１１８からＬＶＤＳ受信器１５２へ送信される画像データシリアル信号の構成を示す図である。
【０１２８】
図３では、画像データシリアル信号におけるビット（例えばＢｉｔ７）Ｌｂは、大きい振幅Ｖｏｄ２（＝（Ｉｄ１＋Ｉｄ２）×Ｒ）を持ち、画像データシリアル信号におけるビット（例えばＢｉｔ１、Ｂｉｔ０）Ｓｂは、小さい振幅Ｖｏｄ１（＝（Ｉｄ１）×Ｒ）を持ち、画像データシリアル信号は、これらの振幅の変化に応じた同期情報シリアル信号の情報を含んでいる。
【０１２９】
図４に示す画像データシリアル信号Ｄｉｍは、ライン１〜５の画像データ、・・・、ライン４８０の画像データに相当するビット列２０１〜２０５、・・・、２０６を含んでいる。また、図４では示していないが、各ラインの画像データには、６４０画素の画素データに相当するビット列が含まれている。
【０１３０】
さらに、図５は、上記同期制御シリアル信号に含まれる、各コードに対応するビット列の例を示す表である。
【０１３１】
図６は、画像データ以外の同期制御シリアル信号の構造を示す図であり、ＬＶＤＳ送信器からＬＶＤＳ受信器へ差動電圧の振幅情報として伝送されるものである。
【０１３２】
すなわち、同期制御シリアル信号Ｄｓｃは、フレームの開始を示す同期コードＦＳとしてのビット列２０７と、任意の制御データの始端を示す同期コードＣＳとしてのビット列２０８と、これに続く任意の制御データとしてのビット列２０９と、該制御データの終端を示す同期コードＣＥとしてのビット列２１０と、ラインデータとしてビット列２１１と、ラインの終端を示す同期コードＬＥ２１２とを含んでいる。ここで、同期コード、制御コード、および任意の制御データを表す各ビット列は８ビット構成であり、該各ビット列の各ビット情報は、８ビット構成の１画素データの各ビットの振幅情報として、該１画素データに含まれている。
【０１３３】
以下具体的に、図１に示すデータ送受信システム１０におけるデータ送受信について説明する。
【０１３４】
デジタルカメラなどの画像データ生成部（図示せず）から画像データが送信データ信号処理部（コントローラ）１６に入力されると、該送信データ信号処理部１６は、画像ラインデータとして８ビットの輝度データ［８：１］および８ビットの色差データＵＶ［８：１］をパラレルシリアル変換回路１５に出力する。また、このとき、該送信データ信号処理部１６は、画像データの位置を示す同期コードＦＳ、ＦＥ、ＬＳ、ＬＥ、該画像データに関連する７ビットの任意の制御データＣＯＤＥ［７：１］、該制御データの位置を示す制御コードＣＳ、ＣＥ、および送信クロックＴＸＣＬＫを該パラレルシリアル変換回路１５に出力する。すると、該パラレル・シリアル変換回路部では、入力された送信クロックＴＸＣＬＫは、ＬＶＤＳドライバ群１４の、送信クロックを送信するＬＶＤＳドライバ１４ｂに供給される。画像ラインデータはパラレルシリアル変換されて、ＬＶＤＳドライバ群１４の、画像ラインデータを送信するＬＶＤＳドライバ１４ａに供給される。さらに、パラレル・シリアル変換回路部では、同期コードＦＳ、ＦＥ、ＬＳ、ＬＥ、任意の制御データＣＯＤＥ［７：１］、および制御コードＣＳ、ＣＥが、パラレルシリアル変換されて、同期制御シリアル信号として上記ＬＶＤＳドライバ１４ａに供給される。
【０１３５】
そして、ＬＶＤＳドライバ１４ｂは、入力された送信クロックＴＸＣＬＫを差動電圧信号として、一対の信号線、つまり非反転信号線ＣＫおよび反転信号線ＣＫＸを介して送信する。
【０１３６】
また、ＬＶＤＳドライバ１４ａは、入力された画像データシリアル信号を差動振幅信号に変換して、一対の信号線、つまり非反転信号線ＤＴおよび反転信号線ＤＴＸを介して送信し、その際、該画像データシリアル信号の差動振幅信号の振幅を、該同期制御シリアル信号の値に応じて変化させる。
【０１３７】
このように上記各ＬＶＤＳドライバ１４ａおよび１４ｂから出力された差分振幅信号はそれぞれ受信側の対応するＬＶＤＳレシーバ１３ａおよび１３ｂに受信される。すると、ＬＶＤＳレシーバ１３ａからは、画像データシリアル信号および同期制御シリアル信号がシリアルパラレル変換回路１２に出力され、該ＬＶＤＳレシーバ１３ｂからは、送信クロックがシリアルパラレル変換回路１２に出力される。
【０１３８】
すると、シリアルパラレル変換回路１２では、画像データパラレル信号のシリアルパラレル変換により、８ビットの輝度データ［８：１］および８ビットの色差データＵＶ［８：１］が得られ、これらが受信信号処理部１１に出力され、また、同期制御シリアル信号のシリアルパラレル変換により、画像データの位置を示す同期コードＦＳ、ＦＥ、ＬＳ、ＬＥ、該画像データに関連する７ビットの任意の制御データＣＯＤＥ［７：１］、該制御データの位置を示す制御コードＣＳ、ＣＥが得られ、これらが受信信号処理部１１に出力される。また、シリアルパラレル変換回路１２では、送信クロックが信号処理して得られる受信クロックＲＸＣＬＫが受信信号処理回路１１に出力される。
【０１３９】
そして、受信信号処理部１１では、パラレルシリアル変換回路から得られた画像データ、同期コード、任意の制御コード、受信クロックに基づいて、該受信信号処理部の後段の回路（図示せず）で必要な信号を出力する。
【０１４０】
以下、図２を用いて、データ送信装置１１０ａおよびデータ受信装置１５０ａの動作を詳しく説明する。
【０１４１】
すなわち、パラレルシリアル変換器１５に入力されたＮビット（Ｎは自然数）の画像データパラレル信号は、パラレルシリアル変換回路１５内の画像データＰ−Ｓ変換回路１１６にて画像データシリアル信号１１７に変換され、該画像データシリアル信号１１７の信号値ＹがＬＶＤＳ送信器１１８の入力端に入力される。また、パラレルシリアル変換器１５にＭビット（Ｍは自然数）の制御データおよび該制御データの位置を示す制御コード、およびＬビット（Ｌは自然数）が入力されると、該同期コード、制御データ、および制御コードは該パラレルシリアル変換器１５内の制御データ変換回路１０１に供給される。
【０１４２】
そして、制御データ変換回路１０１では、これらのコードおよびデータがパラレルシリアル変換され、該変換により得られた同期制御シリアル信号の信号値Ｓが上記Ｎｃｈトランジスタ１１２にゲートに印加される。これにより、ＬＶＤＳ送信器１１８にて、その入力信号である画像データシリアル信号の信号値Ｙが、上記同期制御シリアル信号の値Ｓに応じて振幅が変化する差動振幅信号に変換されて、ＬＶＤＳ送信器１１８の出力側の一対の電流信号線に出力される。
【０１４３】
具体的には、１画素あたりＮビット（Ｎは自然数）の送信側画像データパラレル信号１１５がパラレル−シリアル変換回路１１６にて画像データシリアル信号１１７に変換され、その画像データシリアル信号１１７の信号値Ｙが”１”または”０”のいずれであるかに応じて、上記一対の電流信号線に接続された抵抗１５１に流れる方向がＬＶＤＳ送信器１１８にて制御される。
【０１４４】
次にＮｃｈトランジスタ１１２のゲートに入力する送信側同期制御シリアル信号１１１の信号値Ｓが”１”の時は、Ｎｃｈトランジスタ１１２はオンし、送信側同期制御シリアル信号１１１の信号値が”０”の時は、Ｎｃｈトランジスタ１１２はオフする。このことにより抵抗１５１に流れる電流値ＩＲは、
ＩＲ  ＝           Ｉｄ１（Ｓ＝“０”且つＹ＝“０”）
ＩＲ  ＝         −Ｉｄ１（Ｓ＝“０”且つＹ＝“１”）
ＩＲ  ＝    （Ｉｄ１＋Ｉｄ２）（Ｓ＝“１”且つＹ＝“０”）
ＩＲ  ＝  −（Ｉｄ１＋Ｉｄ２）（Ｓ＝“１”且つＹ＝“１”）
となる。よって、同期制御シリアル信号１１１の信号値Ｓを”１”とすることで画像データシリアル信号の差動電圧振幅幅を２倍として、画像データシリアル信号と同期制御シリアル信号とを同時に送信することができる。
【０１４５】
次に、このようにＬＶＤＳ送信器１１８より送信された差動電流信号は、ＬＶＤＳ受信器１５２にて受信され、ＬＶＤＳ受信器１５２では、以下に示す比較処理により、送信側同期制御シリアル信号に対応する受信側同期制御シリアル信号１５３の信号値Ｓと、送信側画像データシリアル信号に対応する受信側画像データシリアル信号１５４の信号値Ｙが出力される。
【０１４６】
（Ｒ×ＩＲ）＞０、且つ（Ｒ×ＩＲ）＞（（Ｉｄ１＋Ｉｄ２）×Ｒ）／２のとき
Ｓ＝“１”且つＹ＝“０”が得られる。
【０１４７】
（Ｒ×ＩＲ）＞０、且つ（Ｒ×ＩＲ）＜（（Ｉｄ１＋Ｉｄ２）×Ｒ）／２のとき
Ｓ＝“０”且つＹ＝“０”が得られる。
【０１４８】
（Ｒ×ＩＲ）＜０、且つ（Ｒ×ＩＲ）＜（（Ｉｄ１＋Ｉｄ２）×Ｒ）／２のとき
Ｓ＝“１”且つＹ＝“１”が得られる。
【０１４９】
（Ｒ×ＩＲ）＜０、且つ（Ｒ×ＩＲ）＞（（Ｉｄ１＋Ｉｄ２）×Ｒ）／２のとき
Ｓ＝“０”且つＹ＝“１”が得られる。
【０１５０】
この第１の定電流源１１３と第２の定電流源１１４とに流れる電流値Ｉｄ２及びＩｄ１は、ＬＶＤＳ受信器１５２において比較する時の通信エラー耐性を最適にするためには、
Ｉｄ２＝Ｉｄ１×２
とすることが望ましい。
【０１５１】
このようにして、ＬＶＤＳ受信器１５２から出力された受信側画像データシリアル信号１５４の信号値Ｙがシリアル−パラレル変換回路１５６に入力されると、シリアル−パラレル変換回路１５６では、該画像データシリアル信号のシリアルパラレル変換により、１画素あたりＮビット（Ｎは自然数）の画像データパラレル信号が出力される。また、ＬＶＤＳ受信器１５２から出力された受信側同期制御シリアル信号１５３の信号値Ｓは同期変換回路１５５および制御データ変換回路１６０に入力されると、同期変換回路１５５では、入力される信号値Ｓのビット配列が、予め保持している各同期コードに対応するビット配列と比較され、入力された信号値Ｓのビット配列と一致したビット配列に対応する同期コードが出力される。また、同様に制御データ変換回路１６０では、入力される信号値Ｓのビット配列が、予め保持している各制御コードに対応するビット配列と比較され、入力された信号値Ｓのビット配列と一致したビット配列に対応する制御コードが検出され、任意制御データの始端と終端を示す制御コードの間に位置する制御データが出力される。
【０１５２】
このように図５に示す１フレームの始端を示す同期コードＦＳ、１フレームの終端を示す同期コードＦＥ、１ラインの始端を示す同期コードＬＳ、１ラインの終端を示す同期コードＬＥ、制御コードの始端を示す制御コードＣＳ、制御コードＣＳに続く任意の制御データ、任意の制御データの終端を示す制御コードＣＥとして使用することで、シリアル送信データ量を増加させること無く、容易に１ライン毎あるいは１フレーム毎の画像データを認識して容易かつ正確に分離すること及び任意の制御データを認識して容易かつ正確に分離することが可能となる。
【０１５３】
ここで示す任意の制御データには、アイドルコード及び画像データに含まれない電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めることができる。
【０１５４】
なお、図５の一例は画像データのデータサイズが８ビットの時であるが、１０ビットあるいは１４ビット等への拡張は、同期コードのＬＳＢ側に”０”を拡張することで対応可能である。さらに、コードＦＳ、ＦＥ，ＬＳ，ＬＥ，ＣＳ，ＣＥを識別できる固有のシリアルデータ列であれば、図５に示すシリアル信号値（ビット列）の一例以外を用いることも可能である。
【０１５５】
このように本実施形態では、画像データシリアル信号を差動振幅信号に変換して送信する差動振幅信号送信部を備え、該差動振幅信号送信部は、該画像データシリアル信号の差動振幅信号の振幅を、同期制御シリアル信号の値に応じて変化させるので、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現できる。
【０１５６】
さらに画像データシリアル信号と、同期制御シリアル信号とを、ＬＶＤＳ送受信差動電圧の振幅幅を変化させて送受信するので、シリアル送信データ量を増加させること無く、容易に１フレームの始端と終端及び１ラインの画像データの始端と終端及び１画素の始端と終端を認識することができ、更に任意の制御データの始端と終端を認識することができる。
【０１５７】
従って、画像データと同期コード及び同期信号の多重化処理及びその分離処理と、画像データと任意の制御データ及び制御同期信号の多重化処理及びその分離処理とを、小さな回路規模で実現できる。
【０１５８】
また、送信・受信タイミング制御回路を小さな回路規模での実現を達成することができ、送受信時間の高速化を実現できる。更に制御データにアイドルコード及び画像データに含まれない電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報の送受信を１本のＬＶＤＳシリアルドライバとＬＶＤＳシリアルレシーバでの実現を達成することができる。更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。
【０１５９】
なお、図６に示す同期制御シリアル信号Ｄｓｃは、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードと、該１フレームにおける１ラインの始端を示す第３の同期コードと、該１フレームにおける１ラインの終端を示す第４の同期コードとを含み、かつ、前記１フレームの中にある任意の制御データの始端を示す第１の制御コードと、前記制御コードＣＳに続く任意の制御データと、前記任意の制御データの終端を示す第２の制御コードＣＥとを含むものとしているが、同期制御シリアル信号Ｄｓｃはこれに限るものではない。
【０１６０】
例えば、図６に示す同期制御シリアル信号Ｄｓｃは、１フレームの始端を示す第１の同期コードと、該１フレームの終端を示す第２の同期コードとを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードと、該制御コードＣＳに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードＣＥとを含むものでもよい。
【０１６１】
また、図６に示す同期制御シリアル信号Ｄｓｃは、１フレームの始端を示す第１の同期コードを含み、かつ該１フレームの中にある任意の制御データの始端を示す制御コードＣＳと、該制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードＣＥとを含むものでもよい。
【０１６２】
また、図６に示す同期制御シリアル信号Ｄｓｃは、１画素データの始端を示す第５の同期コードと、該１画素データの終端を示す第６の同期コードとを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードＣＳと、該第１の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードＣＥとを含むものでもよい。
【０１６３】
また、図６に示す同期制御シリアル信号Ｄｓｃは、１画素データの始端を示す第５の同期コードを含み、かつ１フレームの中にある任意の制御データの始端を示す第１の制御コードＣＳと、該第４の制御コードに続く任意の制御データと、該任意の制御データの終端を示す第２の制御コードＣＥとを含むものでもよい。
【０１６４】
上記第１〜第６の同期コードはＮビット（Ｎは自然数）のデータ列から構成され、該第１、第２の制御コード、および制御データは、Ｍビット（Ｍは自然数）のデータ列から構成されるものであり、例えば、第１〜第６の同期コードは、上述した８ビット以外の９ビットあるいは１０ビットのデータ列とすることができ、該第１、第２の制御コード、および制御データは、上述した８ビット以外の９ビットあるいは１０ビットのビット列とすることができる。
【０１６５】
なお、上記実施形態では、データ送受信装置は、移動体通信端末（電子情報機器）に搭載され、そのカメラモジュール（画像撮像部）とディスプレイ装置（画像表示部）との間でのデータを伝送するものを示したが、本発明のデータ送受信装置は、移動体通信端末内でカメラモジュールとディスプレイ装置との間でデータ伝送を行うものに限定されるものではない。
【０１６６】
また、上記実施形態１のデータ送受信システム１０は、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器のデータ送受信部として用いることができ、以下簡単に実施形態１のデータ送受信システム１０を用いた電子情報機器について説明する。
【０１６７】
本発明の電子情報機器は、本発明の上記実施形態１のディジタルデータ送受信システムをデータ伝送部に用いたもので、電子情報機器において、シリアル送信データ量を増加させること無く、画像データシリアル信号を、その位置を示す同期コード、該画像データに関連する任意の制御データ及びその位置を示す制御コードを同時に送信することができ、これにより送受信時間の高速化を実現でき、更に制御データに、電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めてその送受信を１本のＬＶＤＳシリアルドライバとＬＶＤＳシリアルレシーバとにより実現でき、更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。
【０１６８】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１６９】
本発明は、移動体通信端末に搭載され、そのカメラモジュール（画像撮像部）とディスプレイ装置（画像表示部）との間でのデータを伝送するデータ送信装置、これにより伝送されたデータを受信するデータ受信装置、これらを用いたデータ送受信システムおよびデータ送受信方法、該データ送受信システムを搭載した電子情報機器の分野において、シリアル送信データ量を増加させることなく、容易かつ正確に画像データの位置を認識できて、データ送受信の高速化、送信・受信タイミング制御回路の小回路規模を実現でき、さらに送受信する画像データシリアル信号を差動振幅信号として送信する際に、同期制御シリアル信号の値に応じて該差動振幅信号の振幅幅を変化させることで、シリアル送信データ量を増加させること無く、画像データシリアル信号を、その位置を示す同期コード、該画像データに関連する任意の制御データ及びその位置を示す制御コードを同時に送信することができ、これにより送受信時間の高速化を実現でき、更に制御データに、電子シャッター速度やアナログゲイン設定値などの撮影条件を示す情報を含めてその送受信を１本のＬＶＤＳシリアルドライバとＬＶＤＳシリアルレシーバとにより実現でき、更に同期コードの振幅幅を大きくすることから受信器側における通信エラーの耐性を向上させ、且つ低消費電力化を達成できる。
【図面の簡単な説明】
【０１７０】
【図１】図１は、本発明の実施形態１によるデータ送受信システムを説明するブロック図である。
【図２】図２は、上記実施形態１のデータ送受信システムにおける主要部の構成を説明する図であり、該データ送受信システムを構成する具体的なデータ送受信装置の構成を示している。
【図３】図３は、図２に示す実施形態１のデータ送受信装置にてＬＶＤＳ送信器からＬＶＤＳ受信器へ送信される画像データシリアル信号の波形を示す図である。
【図４】図４は上記実施形態１のデータ送受信システムにおける画像データシリアル信号のデータ構造を示す図である。
【図５】図５は、図３に示す画像データシリアル信号である差動振幅信号に重畳される同期制御シリアル信号のビット列を示す図であり、例えば同期コード、制御コード、任意の制御データ、ラインデータに対応するビット列を示す図である。
【図６】図６は、上記実施形態１のデータ送受信システムにおける同期制御シリアル信号のデータ構造を示す図である。
【図７】図７は、特許文献１に開示の従来のデータ転送制御装置を用いたデータ転送システムを説明するブロック図である。
【図８】図８は、特許文献２に開示の従来のデータ送受信回路を説明するブロック図である。
【図９】図９は、特許文献２に開示の従来のデータ送受信回路におけるシリアル送受信データ列のデータ構造を示す図である。
【図１０】図１０は、上記特許文献２に開示の改良されたデータ送受信回路を説明するブロック図である。
【符号の説明】
【０１７１】
１０  データ送受信システム
１１  受信データ信号処理部
１２  シリアルパラレル変換回路
１３  ＬＤＶＳレシーバ群
１３ａ、１３ｂ  ＬＤＶＳ受信器
１４  ＬＤＶＳドライバ群
１４ａ、１４ｂ  ＬＤＶＳドライバ
１５  パラレルシリアル変換回路
１６  送信データ信号処理部
２０ａ  送信データ信号処理部
２０ｂ  受信データ信号処理部
２０ｃ  伝送路
１００ａ、１００ｂ  電源電位
１０１  同期コード・制御コード・任意の制御データ変換回路（制御データ変換回路）
１０２  制御コードおよび制御データ
１０３  同期コード
１１０ａ  データ送信装置
１１１  同期制御シリアル信号
１１２  Ｎｃｈトランジスタ
１１３  第１の定電流電源
１１４  第２の定電流電源
１１５  送信側画像データパラレル信号
１１６  画像データＰ−Ｓ変換回路（パラレル−シリアル変換回路）
１１７  送信側画像データシリアル信号
１１８  ＬＶＤＳ送信器
１５０ａ  データ受信装置
１５１  抵抗
１５２  ＬＶＤＳ受信器
１５３  受信側同期制御データシリアル信号
１５４  受信側画像データシリアル信号
１５５  同期コード変換回路
１５６  画像データＳ−Ｐ（シリアルーパラレル変換回路）
１５７  受信側同期コードパラレル信号
１５８  受信側画像データパラレル信号
１５９  受信側同期制御データパラレル信号
１６０  制御コード及び任意の制御データ変換回路（制御データ変換回路）
２０１〜２０５，２０６  ライン１〜ライン５、ライン４８０の画像データ
２０７  同期コードＦＳのビット列
２０８  任意の制御データの始点制御コードＣＳ（ビット列）
２０９  任意の制御データ（ビット列）
２１０  任意の制御データの終端を示す制御コードＣＥ（ビット列）
２１１  ラインデータのビット列
２１２  最後のフレーム終端を示す同期コードＬＥ
Ｒ１，Ｒ２  抵抗
【図１】
2009065399.tif 000003
【図２】
2009065399.tif 000004
【図３】
2009065399.tif 000005
【図４】
2009065399.tif 000006
【図５】
2009065399.tif 000007
【図６】
2009065399.tif 000008
【図７】
2009065399.tif 000009
【図８】
2009065399.tif 000010
【図９】
2009065399.tif 000011
【図１０】
2009065399.tif 000012