(57)【要約】【課題】従来の半導体装置では、伝達トランジスタにおける駆動能力のばらつきを抑制しながら、伝達トランジスタの駆動能力を向上させることができない問題があった。【解決手段】本発明の半導体装置は、駆動トランジスタ３０及び負荷トランジスタ４０からなる第１のインバータと、駆動トランジスタ３１及び負荷トランジスタ４１からなる第２のインバータと、第１のインバータの出力端子とビット線対の一方との間に設けられた伝達トランジスタ１０と、第２のインバータの出力端子とビット線対の他方との間に設けられた伝達トランジスタ１１と、駆動トランジスタ３０と伝達トランジスタ１１を絶縁する絶縁トランジスタ５０とを有し、伝達トランジスタ１０、伝達トランジスタ１１、駆動トランジスタ３０及び絶縁トランジスタ５０が連続した活性領域で形成され、絶縁トランジスタ５０は駆動トランジスタ３０と伝達トランジスタ１１の間に設けられるものである。【選択図】図２
2009065035.tif 000002
【特許請求の範囲】
【請求項１】
第１の駆動トランジスタ及び第１の負荷トランジスタからなる第１のインバータと、第２の駆動トランジスタ及び第２の負荷トランジスタからなり、入力端子及び出力端子がそれぞれ前記第１のインバータの出力端子及び入力端子に接続される第２のインバータとを備えるメモリセルと、
前記第１のインバータの出力端子と第１のビット線対の一方との間に設けられた第１の伝達トランジスタと、
前記第２のインバータの出力端子と前記第１のビット線対の他方との間に設けられた第２の伝達トランジスタと、
前記第１の駆動トランジスタと前記第２の伝達トランジスタとを絶縁する第１の絶縁トランジスタと、を有し、
前記第１の伝達トランジスタ、第２の伝達トランジスタ、前記第１の駆動トランジスタ及び前記第１の絶縁トランジスタが形成される第１の活性領域は、連続した領域で形成され、前記第１の絶縁トランジスタは前記第１の駆動トランジスタと前記第２の伝達トランジスタとの間に設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第１のインバータの出力端子と第２のビット線対の一方との間に設けられた第３の伝達トランジスタと、
前記第２のインバータの出力端子と前記第２のビット線対の他方との間に設けられた第４の伝達トランジスタと、
前記第２の駆動トランジスタと前記第４の伝達トランジスタとを絶縁する第２の絶縁トランジスタと、を有し、
前記第３の伝達トランジスタ、第４の伝達トランジスタ、前記第２の駆動トランジスタ及び前記第２の絶縁トランジスタが形成される第２の活性領域は、連続した領域で形成され、前記第２の絶縁トランジスタは、前記第２の駆動トランジスタと前記第４の伝達トランジスタとの間に設けられ、前記第１の活性領域と前記第２の活性領域は、前記第１及び第２の負荷トランジスタの形成される領域を挟むように形成され、略同一の形状であって、前記メモリセルの中心に関して点対称に設けられている請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁トランジスタは、前記第１の駆動トランジスタ又は前記第１の伝達トランジスタのソース又はドレインが形成される拡散領域と前記第２の伝達トランジスタのソース又はドレインが形成される拡散領域とに跨るゲートを有する請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の絶縁トランジスタのゲートには、前記第１の絶縁トランジスタを非導通状態とするオフ電圧が固定的に印加される請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の伝達トランジスタのソースからドレインに向かう方向において前記第１の活性領域が連続する距離と前記第２の伝達トランジスタのソースからドレインに向かう方向において前記第１の活性領域が連続する距離とは、略同一である請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の駆動トランジスタは、前記第１、第２の伝達トランジスタのそれぞれと直列接続される位置に配置され、前記第１、第２の伝達トランジスタは、互いに並列接続される位置に配置される請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置は、前記第１の絶縁トランジスタのゲートと共通に形成されるゲートを有する第３の絶縁トランジスタを有し、前記第３の絶縁トランジスタは、前記第１の伝達トランジスタと前記第１の駆動トランジスタとを絶縁する請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に互いにペア動作する伝達トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の製造プロセスは微細化が進んでいる。この微細化によって、同じサイズのトランジスタであっても、素子形状の違いによって駆動能力がばらつく問題が発生している。互いに対になって動作を行なう（以下、ペア動作と称す）複数のトランジスタにおいて、駆動能力にばらつきが生じるとペア性が低下して回路動作に不具合が生じる問題が発生する。ペア動作するトランジスタを有する一例としてデュアルポート型スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）のメモリセル（以下、デュアルポート型ＳＲＡＭセルと称す）がある。このデュアルポート型ＳＲＡＭセルの一例が特許文献１に開示されている。
【０００３】
特許文献１に記載のデュアルポート型ＳＲＡＭセル１００の回路図を図１０に示す。図１０に示すようにデュアルポート型ＳＲＡＭセル１００は、第１のポートに接続された第１のビット線対（ＢｉｔＡ、ＢｉｔＡ／）と第２のポートに接続された第２のビット線対（ＢｉｔＢ、ＢｉｔＢ／）とを有する。そして、第１のビット線対とメモリセルの記憶ノードＮＤ、ＮＤ／とのデータの入出力は、伝達トランジスタ１１０、１１１を介して行なわれる。一方、第２のビット線対とメモリセルの記憶ノードＮＤ、ＮＤ／とのデータの入出力は、伝達トランジスタ１２０、１２１を介して行なわれる。
【０００４】
また、デュアルポート型ＳＲＡＭセル１００の平面レイアウトの模式図を図１１に示す。図１１に示すように、デュアルポート型ＳＲＡＭセル１００は、ＰＭＯＳトランジスタで構成される負荷トランジスタ（１４１、１４０）が形成される第１の領域１０２と、ＮＭＯＳトランジスタで構成される駆動トランジスタ（１３０、１３１）及び伝達トランジスタ（１１０、１１１、１２０、１２１）が形成される、第２の領域１０１ａ及び第３の領域１０１ｂを有している。そして、デュアルポート型ＳＲＡＭセル１００は、第１の領域１０２を挟んで第２の領域１０１ａ及び第３の領域１０１ｂを配置する。第２の領域１０１ａ及び第３の領域１０１ｂをこのように配置することで、第１のビット線対と第２のビット線対を負荷トランジスタ１４０、１４１に電源を供給する電源ラインを介して配置することが可能となる。デュアルポート型ＳＲＡＭセル１００では、このようなレイアウトとすることで、第１のビット線対と第２のビット線対との間で発生する信号の干渉を防止する。
【０００５】
ここで、デュアルポート型ＳＲＡＭセル１００では、第１のビット線対に接続される伝達トランジスタ１１０、１１１がペア動作し、第２のビット線対に接続される伝達トランジスタ１２０、１２１がペア動作する。また、デュアルポート型ＳＲＡＭセル１００では、ペア動作する伝達トランジスタは、異なる記憶ノードに接続される。そのため、ペア動作する伝達トランジスタは、同じトランジスタサイズでありながら、互いに絶縁されていなければならない。デュアルポート型ＳＲＡＭセル１００では、ペア動作する伝達トランジスタのゲート長とゲート幅を揃えることによって２つのトランジスタのトランジスタサイズを揃え、素子分離領域ＳＴＩによって、２つのトランジスタの間を絶縁している。
【０００６】
しかしながら、デュアルポート型ＳＲＡＭセル１００では、伝達トランジスタ１１０と伝達トランジスタ１１１とで拡散領域の形状が異なる。図１１に示す例では、伝達トランジスタ１１１の記憶ノードＮＤ／側の拡散領域が駆動トランジスタ１３１の拡散領域と一体に形成されているのに対して、伝達トランジスタ１１０の記憶ノードＮＤ側の拡散領域と駆動トランジスタ１３１の拡散層及び伝達トランジスタ１１１の拡散領域との間には素子分離領域ＳＴＩ（図中の領域Ｃ）が形成される。
【０００７】
一般的に、素子分離領域ＳＴＩ（Shallow Trench Insulation）は埋設時の温度や膜質などといったＳＴＩ形成条件によってシリコンに与える機械的ストレスが変化する。ＮＭＯＳトランジスタの場合、チャネル方向に圧縮ストレスが加わると移動度が下がる。そのため、図１１に示すようなレイアウトとした場合、伝達トランジスタ１１０は、領域Ｃに位置する素子分離領域ＳＴＩからの応力（以下、ＳＴＩストレスと称す）が大きいのに対して、伝達トランジスタ１１１は、素子分離領域ＳＴＩからＳＴＩストレスの影響が小さい。トランジスタがＳＴＩストレスを受けた場合、ＳＴＩストレスによってシリコン結晶に歪みが生じ、この歪みにより駆動能力にばらつきが生じる。つまり、特許文献１に記載されたデュアルポート型ＳＲＡＭセル１００のレイアウトでは、ペア動作する伝達トランジスタにＳＴＩストレスによる駆動能力のばらつきが生じる問題がある。デュアルポート型ＳＲＡＭセル１００の各ビット線に対する駆動能力を示すグラフを図１２に示す。図１２に示すように、デュアルポート型ＳＲＡＭセル１００では、ビット線ＢｉｔＡ及びビット線ＢｉｔＢ／に対する駆動能力が低く（例えば、平均値に対して−５％程度）、ビット線ＢｉｔＡ／及びビット線ＢｉｔＢに対する駆動能力が高く（例えば、平均値に対して＋５％程度）なる。
【０００８】
ＳＴＩストレスによる駆動能力のばらつきを解消するために、伝達トランジスタ１１１の形状を伝達トランジスタ１１０の形状に揃えることが考えられる。この場合におけるデュアルポート型ＳＲＡＭセル１００の平面レイアウトの模式図を図１３に示す。図１３に示す例では、伝達トランジスタ１１０、１１１の記憶ノード側の拡散領域が素子分離領域ＳＴＩを介して駆動トランジスタ１３１の拡散領域に隣接する。このようなレイアウトとすることで、伝達トランジスタ１１０、１１１は領域ＣからのＳＴＩストレスを同じように受けるため、駆動能力のばらつきを低減することが可能である。
【０００９】
しかしながら、ＭＯＳトランジスタの駆動能力は、トランジスタのソース、ドレイン、チャネル領域を含む活性領域が連続して形成される活性領域長ＤＬの距離に依存する。図１３に示すレイアウトにおいて、ＳＲＡＭセルの面積を図１１のものと同等のサイズで設計した場合、伝達トランジスタ１１０、１１１の活性領域長ＤＬは、図１１に示す伝達トランジスタ１１１の活性領域長ＤＬよりも短くなる。つまり、図１３に示すレイアウトでは、伝達トランジスタ１１０、１１１の駆動能力が抑制され、メモリの高速動作の妨げになる問題がある。図１３のレイアウトとしたデュアルポート型ＳＲＡＭセル１００の各ビット線に対する駆動能力を示すグラフを図１４に示す。図１４に示すように、この場合におけるデュアルポート型ＳＲＡＭセル１００は、いずれのビット線に対しても均等な駆動能力を有する。しかし、その駆動能力は、図１２に示すデュアルポート型ＳＲＡＭセル１００の低い側の駆動能力に合わせられる。
【特許文献１】特開２００２−２２２８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の半導体装置では、伝達トランジスタにおける駆動能力のばらつきを抑制しながら、伝達トランジスタの駆動能力を向上させることができない問題があった。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の駆動トランジスタ及び第１の負荷トランジスタからなる第１のインバータと、第２の駆動トランジスタ及び第２の負荷トランジスタからなり、入力端子及び出力端子がそれぞれ前記第１のインバータの出力端子及び入力端子に接続される第２のインバータとを備えるメモリセルと、前記第１のインバータの出力端子と第１のビット線対の一方との間に設けられた第１の伝達トランジスタと、前記第２のインバータの出力端子と前記第１のビット線対の他方との間に設けられた第２の伝達トランジスタと、前記第１の駆動トランジスタと前記第２の伝達トランジスタとを絶縁する第１の絶縁トランジスタと、を有し、前記第１の伝達トランジスタ、第２の伝達トランジスタ、前記第１の駆動トランジスタ及び前記第１の絶縁トランジスタが形成される第１の活性領域は、連続した領域で形成され、前記第１の絶縁トランジスタは前記第１の駆動トランジスタと前記第２の伝達トランジスタとの間に設けられていることを特徴とする半導体装置である。
【００１２】
本発明にかかる半導体装置によれば、連続して形成される活性領域に第１、第２の伝達トランジスタ及び駆動トランジスタが形成され、第２の伝達トランジスタが、絶縁トランジスタによって、第１の伝達トランジスタ及び駆動トランジスタと絶縁される。つまり、素子分離領域ＳＴＩを用いることなく第２の伝達トランジスタの絶縁を行なうことが可能である。これによって、第１の伝達トランジスタと第２の伝達トランジスタとにかかるＳＴＩストレスを均一にすることができ、伝達トランジスタの駆動能力のばらつきが低減される。また、活性領域を連続して形成することで、活性領域長を長くすることができ、伝達トランジスタの駆動能力を向上させることが可能である。
【発明の効果】
【００１３】
本発明にかかる半導体装置では、伝達トランジスタにおける駆動能力のばらつきを抑制しながら、伝達トランジスタの駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態では、本発明の半導体装置の一実施例としてデュアルポート型ＳＲＡＭセルについて説明する。実施の形態１にかかるデュアルポート型ＳＲＡＭセル１の回路図を図１に示す。図１に示すように、デュアルポート型ＳＲＡＭセル１は、第１乃至第４の伝達トランジスタ（例えば、伝達トランジスタ１０、１１、２０、２１）、第１、第２の駆動トランジスタ（例えば、駆動トランジスタ３０、３１）、第１、第２の負荷トランジスタ（例えば、負荷トランジスタ４０、４１）、第１、第２の絶縁トランジスタ（例えば、絶縁トランジスタ５０、５１）を有する。また、デュアルポート型ＳＲＡＭセル１は、ビット線ＢｉｔＡ及びビット線ＢｉｔＡ／から構成される第１のビット線対と、ビット線対ＢｉｔＢ及びビット線対ＢｉｔＢ／から構成される第２のビット線対、第１のワード線ＷＬＡ、第２のワード線ＷＬＢを有する。
【００１５】
なお、本実施の形態においては、伝達トランジスタ１０、１１、２０、２１、駆動トランジスタ３０、３１及び絶縁トランジスタ５０、５１はＮＭＯＳトランジスタで形成され、負荷トランジスタ４０、４１はＰＭＯＳトランジスタで形成されるものとする。
【００１６】
負荷トランジスタ４０と駆動トランジスタ３０とは、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続され、第１のインバータを構成する。負荷トランジスタ４１と駆動トランジスタ３１とは、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続され、第２のインバータを構成する。また、負荷トランジスタ４０のドレインと駆動トランジスタ３０のドレインとは、互いに接続され、この接続点が第１の記憶ノードＮＤとなる。負荷トランジスタ４１のドレインと駆動トランジスタ３１のドレインとは、互いに接続され、この接続点が第２の記憶ノードＮＤ／となる。
【００１７】
絶縁トランジスタ５０は、ソース及びドレインのいずれか一方が第１の記憶ノードＮＤに接続され、他方が第１のインバータの入力に接続される。また、絶縁トランジスタ５０のゲートは、接地ノードＶＳＳに接続される。絶縁トランジスタ５１は、ソース及びドレインのいずれか一方が第２の記憶ノードＮＤ／に接続され、他方が第２のインバータの入力に接続される。また、絶縁トランジスタ５１のゲートは、接地ノードＶＳＳに接続される。つまり、この絶縁トランジスタ５０、５１のゲートには、オフ電圧（ＮＭＯＳトランジスタの場合、接地電位）が常時与えられており、この絶縁トランジスタ５０、５１は、非導通状態を維持する。
【００１８】
伝達トランジスタ１０は、ビット線ＢｉｔＡと第１の記憶ノードＮＤとの間に接続される。また、伝達トランジスタ１０のゲートは第１のワード線ＷＬＡに接続される。伝達トランジスタ１１は、ビット線ＢｉｔＡ／と第２の記憶ノードＮＤとの間に接続される。また、伝達トランジスタ１１のゲートは、第１のワード線ＷＬＡに接続される。伝達トランジスタ１０、１１は、第１のワード線ＷＬＡの電圧レベルに応じてペア動作を行なう。以下、場合に応じて、伝達トランジスタ１０、１１のトランジスタ対を第１の伝達トランジスタ対と称す。
【００１９】
伝達トランジスタ２０は、ビット線ＢｉｔＢと第１の記憶ノードＮＤとの間に接続される。また、伝達トランジスタ２０のゲートは第２のワード線ＷＬＢに接続される。伝達トランジスタ２１は、ビット線ＢｉｔＢ／と第２の記憶ノードＮＤとの間に接続される。また、伝達トランジスタ２１のゲートは、第２のワード線ＷＬＢに接続される。伝達トランジスタ２０、２１は、第２のワード線ＷＬＢの電圧レベルに応じてペア動作を行なう。以下、場合に応じて、伝達トランジスタ２０、２１のトランジスタ対を第２の伝達トランジスタ対と称す。
【００２０】
デュアルポート型ＳＲＡＭセル１は、第１の伝達トランジスタ対を介して第１のビット線対と第１の記憶ノードＮＤ及び第２の記憶ノードＮＤ／とのデータの入出力を行なう。また、第２の伝達トランジスタ対を介して第２のビット線対と第１の記憶ノードＮＤ及び第２の記憶ノードＮＤ／とのデータの入出力を行なう。そのため、ビット線と記憶ノードとの間で行なわれるデータの入出力の反応速度を２つのビット線の間で揃えるためには、伝達トランジスタ対を構成する２つの伝達トランジスタにおける駆動能力の相対的なばらつきを低減する必要がある。
【００２１】
ここで、実施の形態１にかかるデュアルポート型ＳＲＡＭセル１の平面レイアウトの一例を図２に示す。図２に示す例は、一つのメモリセルを配置した場合の平面レイアウトを示すものである。図２に示すように、デュアルポート型ＳＲＡＭセル１は、セル領域とダミー領域、第１の領域（例えば、ＰＭＯＳ領域）７０、第２の領域（例えば、ＮＭＯＳ領域）７１ａ、第３の領域（例えば、ＮＭＯＳ領域）７１ｂを有する。
【００２２】
セル領域には、メモリセルの回路として機能するトランジスタが配置される。ダミー領域は、セル領域を挟んで配置される。図２の例では、セル領域の上部と下部にそれぞれダミー領域が配置される。ダミー領域には、回路としては動作しないダミートランジスタＤが形成される。ダミートランジスタＤは、メモリセルの回路として機能するトランジスタのゲートが製造工程でばらつくことを防止するために配置されるものである。
【００２３】
また、図２に示す例では、ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域７０を挟んで、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域７１ａ、７１ｂが配置される。本実施の形態では、ＰＭＯＳ領域７０には、負荷トランジスタ４０、４１が形成される。そして、ＰＭＯＳ領域７０には、負荷トランジスタのソース、ドレイン及びチャネル領域を含む活性領域が形成される。ＰＭＯＳ領域７０に形成される活性領域のうち、トランジスタのソース及びドレインが形成される拡散領域は、第１の導電型（例えば、Ｐ型）の半導体で形成される。また、ＰＭＯＳ領域７０に形成される活性領域のうち、トランジスタのチャネル領域が形成される拡散領域は、第２の導電型（例えば、Ｎ型）の半導体で形成される。
【００２４】
ＮＭＯＳ領域７１ａには、駆動トランジスタ３１、伝達トランジスタ１０、１１、絶縁トランジスタ５０が形成される。そして、ＮＭＯＳ領域７１ａには、駆動トランジスタ３１、伝達トランジスタ１０、１１、絶縁トランジスタ５０のソース、ドレイン及びチャネル領域を含む活性領域が形成される。ＮＭＯＳ領域７１ａに形成される活性領域のうち、トランジスタのソース及びドレインが形成される拡散領域は、Ｎ型の半導体で形成される。また、ＮＭＯＳ領域７１ａに形成される活性領域のうち、トランジスタのチャネル領域が形成される拡散領域は、Ｐ型の半導体で形成される。
【００２５】
ＮＭＯＳ領域７１ｂには、駆動トランジスタ３０、伝達トランジスタ２０、２１、絶縁トランジスタ５１が形成される。そして、ＮＭＯＳ領域７１ｂには、駆動トランジスタ３０、伝達トランジスタ２０、２１、絶縁トランジスタ５１のソース、ドレイン及びチャネル領域を含む活性領域が形成される。ＮＭＯＳ領域７１ｂに形成される活性領域のうち、トランジスタのソース及びドレインが形成される拡散領域は、Ｎ型の半導体で形成される。また、ＮＭＯＳ領域７１ｂに形成される活性領域のうち、トランジスタのチャネル領域が形成される拡散領域は、Ｐ型の半導体で形成される。
【００２６】
ここで、デュアルポート型ＳＲＡＭセル１のレイアウトにおける活性領域のみの平面レイアウトを図３に示す。図３に示すように、デュアルポート型ＳＲＡＭセル１では、上面視において、活性領域の周囲が素子分離領域ＳＴＩによって満たされている。ＰＭＯＳ領域７０に形成される活性領域は、負荷トランジスタ４０、４１に対応して分離した２つの領域が形成される。ＮＭＯＳ領域７１ａ、７１ｂは複数のトランジスタが形成される活性領域を有し、その活性領域は分離されずに連続した一体の領域で形成される。なお、各領域の活性領域は、セル領域のトランジスタに対応した活性領域とダミー領域のトランジスタに対応した活性領域とが連続した一体の領域で形成される。
【００２７】
次に、図２に示すレイアウトを参照して本実施の形態におけるトランジスタの配置について説明する。本実施の形態では、トランジスタのゲートの下部に位置する活性領域にトランジスタのチャネル領域が形成される。また、図２では、図１で示されたトランジスタに対応するトランジスタのゲート上に、図１で示されたトランジスタに付された符号と同じ符号を付している。図２におけるコンタクトに付された符号は、図１の回路図におけるノードあるいは配線に対応した符号である。また、図示しないが、各トランジスタは、上層に形成される配線とコンタクトを介して接続される。
【００２８】
ＰＭＯＳ領域７０には、負荷トランジスタ４０、４１が形成される。負荷トランジスタ４０と負荷トランジスタ４１は、異なる活性領域上に形成される。負荷トランジスタ４０の活性領域のうち、ソース側の拡散領域には、電源ノードＶＤＤに接続されるコンタクトが形成される。また、負荷トランジスタ４０の活性領域は、図面において下側に形成されるダミートランジスタＤの活性領域と一体に形成される。負荷トランジスタ４０のゲートは、ＮＭＯＳ領域７１ａに形成される駆動トランジスタ３０のゲートと一体に形成される。負荷トランジスタ４０のゲートは、コンタクトを介して第２の記憶ノードＮＤ／に接続される。負荷トランジスタ４０のドレイン側拡散層は、コンタクトを介して第１の記憶ノードＮＤに接続される。
【００２９】
負荷トランジスタ４１の活性領域のうち、ソース側の拡散領域には、電源ノードＶＤＤに接続されるコンタクトが形成される。また、負荷トランジスタ４１の活性領域は、図面において上側のダミー領域に形成されるダミートランジスタＤの活性領域と一体に形成される。負荷トランジスタ４１のゲートは、ＮＭＯＳ領域７１ｂに形成される駆動トランジスタ３１のゲートと一体に形成される。負荷トランジスタ４１のゲートは、コンタクトを介して第１の記憶ノードＮＤに接続される。負荷トランジスタ４１のドレイン側拡散層は、コンタクトを介して第２の記憶ノードＮＤ／に接続される。
【００３０】
ＮＭＯＳ領域７１ａには、駆動トランジスタ３１、伝達トランジスタ１０、１１、絶縁トランジスタ５０が形成される。ＮＭＯＳ領域７１ａに配置されるトランジスタは、連続した領域を有する第１の活性領域上に形成される。伝達トランジスタ１０、１１は、ソースからドレインに向かう方向の活性領域の側面が素子分離領域ＳＴＩを介して対向するように配置される。つまり、伝達トランジスタ１０、１１は、互いに並列接続される位置に配置される。伝達トランジスタ１０、１１のゲートは一体に形成され、コンタクトを介して第１のワード線ＷＬＡに接続される。伝達トランジスタ１０のビット線ＢｉｔＡ側の拡散領域には、ビット線ＢｉｔＡに接続されるコンタクトが形成される。また、伝達トランジスタ１０のビット線ＢｉｔＡ側の拡散領域は、図面下側のダミー領域に形成されるダミートランジスタＤの拡散領域と一体に形成される。伝達トランジスタ１１のビット線ＢｉｔＡ／側の拡散領域には、ビット線ＢｉｔＡ／に接続されるコンタクトが形成される。また、伝達トランジスタ１１のビット線ＢｉｔＡ／側の拡散領域は、図面下側のダミー領域に形成されるダミートランジスタＤの拡散領域と一体に形成される。
【００３１】
伝達トランジスタ１０の第１の記憶ノードＮＤ側の拡散領域には、第１の記憶ノードＮＤに接続されるコンタクトが形成される。伝達トランジスタ１０の第１の記憶ノードＮＤ側の拡散領域は、絶縁トランジスタ５０のゲートの下部に形成されるチャネル領域を介して、伝達トランジスタ１１の第２の記憶ノードＮＤ／側の拡散領域及び駆動トランジスタ３１のドレイン側拡散領域と隣接するように形成される。なお、伝達トランジスタ１０の第１の記憶ノードＮＤ側の拡散領域は、伝達トランジスタ１１の第２の記憶ノードＮＤ／側の拡散領域及び駆動トランジスタのドレイン側拡散領域が形成される活性領域と一体に形成される。つまり、伝達トランジスタ１０は、絶縁トランジスタ５０を介して駆動トランジスタ３１と直列接続される位置に配置される。
【００３２】
伝達トランジスタ１１の第２の記憶ノードＮＤ／側の拡散領域には、第２の記憶ノードＮＤ／に接続されるコンタクトが形成される。また、伝達トランジスタ１１の第２の記憶ノードＮＤ／側の拡散領域は、駆動トランジスタ３１のドレイン側の拡散領域と一体に形成される。つまり、伝達トランジスタ１１は、駆動トランジスタ３１と直列接続される位置に配置される。
【００３３】
駆動トランジスタ３１のソース側の拡散領域には、接地ノードＶＳＳに接続されるコンタクトが形成される。また、駆動トランジスタ３０のソース側の拡散領域は、図面上側のダミー領域に形成されるダミートランジスタＤの拡散領域と一体に形成される。
【００３４】
絶縁トランジスタ５０のゲートは、伝達トランジスタ１０と駆動トランジスタ３１との間に形成される。また、絶縁トランジスタのゲートは、ゲートの下部に形成されるチャネル領域が、伝達トランジスタ１０の第１の記憶ノードＮＤ側の拡散領域と伝達トランジスタ１１の第２の記憶ノードＮＤ／側の拡散領域とを分離し、かつ、伝達トランジスタ１０の第１の記憶ノードＮＤ側の拡散領域と駆動トランジスタ３１のドレイン側拡散領域とを分離する位置に形成される。また、絶縁トランジスタ５０のゲートは、コンタクトを介して接地ノードＶＳＳに接続される。つまり、絶縁トランジスタ５０は非導通状態を維持する。絶縁トランジスタ５０のゲートに隣接する拡散領域が、絶縁トランジスタ５０のソース及びドレインとして機能する。
【００３５】
ＮＭＯＳ領域７１ｂのトランジスタの配置は、ＮＭＯＳ領域７１ａのレイアウトの上下及び左右を反転（例えば、メモリセルのレイアウトの中心に関して点対称に配置）させたものであって、実質的にＮＭＯＳ領域７１ａと同じである。ＮＭＯＳ領域７１ｂのトランジスタの配置とＮＭＯＳ領域７１ａのトランジスタの配置との関係をこのような反転の関係とすることで、セル領域を連続して配置する場合のレイアウト効率を向上させることが可能である。なお、ＮＭＯＳ領域７１ｂにおいて、負荷トランジスタ３１、伝達トランジスタ１０、１１、絶縁トランジスタ５０が形成される活性領域を第２の活性領域と称す。
【００３６】
ここで、図２において、Ｘ−Ｘで示す線に沿った半導体装置の断面図を図４に示し、Ｙ−Ｙで示す線に沿った半導体装置の断面図を図５に示す。図４、図５に示すように、本実施の形態におけるＮＭＯＳ領域７１ａでは、素子分離領域ＳＴＩを間に挟むことなく連続した活性領域にセル領域上のトランジスタが形成される。そのため、図４及び図５に示すいずれの断面図においても活性領域の活性領域長ＤＬは、図２の下部に配置されたダミートランジスタＤの端部に接する素子分離領域ＳＴＩから上部に配置されたダミートランジスタの端部に接する素子分離領域ＳＴＩまでの距離となる。なお、図４、５において、ＳＤは拡散領域であって、Ｐ−ｓｕｂは基板領域であって、Ｇはトランジスタのゲート、ＣＴはコンタクトを示す。
【００３７】
上記説明より、本実施の形態におけるデュアルポート型ＳＲＡＭセル１は、絶縁トランジスタを用いて、駆動トランジスタと伝達トランジスタとを絶縁する。これによって、駆動トランジスタと伝達トランジスタとを素子分離領域ＳＴＩを用いることなく絶縁することが可能となる。これによって、デュアルポート型ＳＲＡＭセル１のように、駆動トランジスタと接続される伝達トランジスタと駆動トランジスタと接続されない伝達トランジスタとが同一のＮＭＯＳ領域に形成される場合であっても、ＳＴＩストレスの影響をいずれの伝達トランジスタに対しても均一にすることができる。従って、本実施の形態にかかるデュアルポート型ＳＲＡＭセル１は、ペア動作する伝達トランジスタの駆動能力のＳＴＩストレスによるばらつきを防止することが可能である。
【００３８】
また、本実施の形態におけるデュアルポート型ＳＲＡＭセル１は、素子分離領域ＳＴＩを介することなく、連続して形成される活性領域上に互いに絶縁されたトランジスタを形成する。これによって、他のトランジスタと絶縁されるトランジスタであっても活性領域長ＤＬの距離を長くし、当該トランジスタの駆動能力を向上させることができる。上記実施の形態においては、ペア動作する伝達トランジスタのうち他のトランジスタと絶縁される伝達トランジスタの活性領域長ＤＬを従来よりも長く設定して、他のトランジスタと絶縁される伝達トランジスタの駆動能力を向上させることが可能である。また、伝達トランジスタの駆動能力が向上することで、デュアルポート型ＳＲＡＭセル１の動作速度の向上が可能である。
【００３９】
さらに、従来では、ペア動作が必要なトランジスタにおいて活性領域長ＤＬの違いから駆動能力に差があるような場合、駆動能力のばらつきを抑制するために、トランジスタの活性領域長を最も短い活性領域長に合わせていた。これに対して、本実施の形態では、素子分離領域ＳＴＩを用いることなくトランジスタ間の絶縁を確保することが可能であるため、トランジスタ間の絶縁を確保しながらトランジスタの活性領域長を最も長い活性領域長に合わせることが可能となる。つまり、本実施の形態では、ペア動作する伝達トランジスタにおける駆動能力のばらつきの抑制と駆動能力の向上とが可能である。デュアルポート型ＳＲＡＭセル１の各ビット線に対する駆動能力を示すグラフを図６に示す。図６に示すように、デュアルポート型ＳＲＡＭセル１は、いずれのビット線に対しても均等な駆動能力を有する。また、その駆動能力は、図１２に示す従来のデュアルポート型ＳＲＡＭセル１００よりも高い。
【００４０】
ここで、図２に示す平面レイアウトの変形例を図７に示す。図７に示す平面は、ＰＭＯＳ領域７０のトランジスタの配置を図１１に示す平面レイアウトの第１の領域１０２と同じにしたものである。この場合であっても、伝達トランジスタ１０は、絶縁トランジスタ５０によって、駆動トランジスタ３０及び伝達トランジスタ１１と絶縁される。つまり、本実施の形態にかかるデュアルポート型ＳＲＡＭセルの効果は、ＰＭＯＳ領域７０のトランジスタの形状に依存することはない。
【００４１】
実施の形態２
実施の形態２にかかるデュアルポート型ＳＲＡＭセル２の回路図を図８に示す。図８に示すように、実施の形態２にかかるデュアルポート型ＳＲＡＭセル２は、実施の形態１にかかるデュアルポート型ＳＲＡＭセル１に対して、第３の絶縁トランジスタ（例えば、絶縁トランジスタ６０、６１）を追加したものである。本実施の形態では、絶縁トランジスタ６０、６１は、ＮＭＯＳトランジスタによって形成される。
【００４２】
絶縁トランジスタ６０は、第１の記憶ノードＮＤと伝達トランジスタ１０との間に接続される。また、絶縁トランジスタ６０のゲートは、接地ノードＶＳＳに接続される。絶縁トランジスタ６１は、第２の記憶ノードＮＤ／と伝達トランジスタ１１との間に接続される。また、絶縁トランジスタ６１のゲートは、接地ノードＶＳＳに接続される。つまり、この絶縁トランジスタ５０、５１のゲートには、オフ電圧（ＮＭＯＳトランジスタの場合、接地電位）が常時与えられており、非導通状態を維持する。
【００４３】
ここで、デュアルポート型ＳＲＡＭセル２の平面レイアウトの概略図を図９に示す。図９に示すように、デュアルポート型ＳＲＡＭセル２は、図２に示すデュアルポート型ＳＲＡＭセル１の平面レイアウトに対して、駆動トランジスタ３０、３１の位置を入れ替え、負荷トランジスタ４０、４１の位置を入れ替え、さらに絶縁トランジスタ６０、６１を追加したものである。
【００４４】
絶縁トランジスタ６０は、絶縁トランジスタ５０のゲートと共通のゲートを用いて形成される。絶縁トランジスタ５０、６０を構成するゲートは、ゲートの下部に形成されるチャネル領域が、駆動トランジスタ３１の拡散領域と伝達トランジスタ１０の拡散領域とを分離し、かつ、駆動トランジスタ３１の拡散領域と伝達トランジスタ１１の拡散領域とを分離する位置に形成される。そして、駆動トランジスタ３１と伝達トランジスタ１０との間に形成されるトランジスタが絶縁トランジスタ６０として機能し、駆動トランジスタ３１と伝達トランジスタ１１との間に形成されるトランジスタが絶縁トランジスタ５０として機能する。つまり、駆動トランジスタ３１、伝達トランジスタ１０及び伝達トランジスタ１１は、絶縁トランジスタ５０、６０によってそれぞれ絶縁される。なお、絶縁トランジスタ５０、６０を構成するゲートはコンタクトを介して接地ノードＶＳＳから接地電位が供給される。また、駆動トランジスタ３０と伝達トランジスタ１０は、ともにコンタクトを介して第１の記憶ノードＮＤに接続される。
【００４５】
絶縁トランジスタ６１は、絶縁トランジスタ５１のゲートと共通のゲートを用いて形成される。絶縁トランジスタ５１、６１を構成するゲートは、ゲートの下部に形成されるチャネル領域が、駆動トランジスタ３０の拡散領域と伝達トランジスタ２０の拡散領域とを分離し、かつ、駆動トランジスタ３０の拡散領域と伝達トランジスタ２１の拡散領域とを分離する位置に形成される。そして、駆動トランジスタ３０と伝達トランジスタ２０との間に形成されるトランジスタが絶縁トランジスタ５１として機能し、駆動トランジスタ３０と伝達トランジスタ２１との間に形成されるトランジスタが絶縁トランジスタ６１として機能する。なお、絶縁トランジスタ５１、６１を構成するゲートはコンタクトを介して接地ノードＶＳＳから接地電位が供給される。また、駆動トランジスタ３１と伝達トランジスタ２１は、ともにコンタクトを介して第２の記憶ノードＮＤ／に接続される。
【００４６】
上記説明より、実施の形態２にかかるデュアルポート型ＳＲＡＭセル２では、絶縁トランジスタによってペア動作する伝達トランジスタがともに駆動トランジスタと絶縁される。つまり、伝達トランジスタを絶縁する場合に素子分離領域ＳＴＩを用いることがないので、実施の形態１と同様に、ＳＴＩストレスによる伝達トランジスタの特性ばらつきの抑制、活性領域長ＤＬの違いによる伝達トランジスタの特性ばらつきの抑制、及び、伝達トランジスタの駆動能力の向上が可能である。
【００４７】
さらに、実施の形態２では、ペア動作する伝達トランジスタに対して均等に絶縁トランジスタの影響が現れる。つまり、実施の形態２にかかるデュアルポート型ＳＲＡＭセル２では、絶縁トランジスタの影響による伝達トランジスタ間の相対ばらつきを抑制することが可能である。従って、実施の形態２にかかるデュアルポート型ＳＲＡＭセル２は、実施の形態１にかかるデュアルポート型ＳＲＡＭセル１よりもペア動作する伝達トランジスタの相対ばらつきを抑制して、より高速な動作が可能となる。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、隣接してセルが形成される場合において、隣接して形成される駆動トランジスタの間に絶縁トランジスタを設け、これら駆動トランジスタ間を絶縁することも可能である。また、上記実施の形態では、一つのセル領域をダミー領域で挟むように配置した場合のレイアウトについて説明したが、複数のセル領域を隣接して配置し、複数のセル領域をダミー領域で挟む配置とすることも可能である。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１にかかるデュアルポート型ＳＲＡＭセルの回路図である。
【図２】実施の形態１におけるデュアルポート型ＳＲＡＭセルの平面レイアウトの概略図である。
【図３】実施の形態１にかかるデュアルポート型ＳＲＡＭセルの活性領域の平面レイアウトの概略図である。
【図４】図２に示す平面レイアウトにおけるＸ−Ｘに沿ったデュアルポート型ＳＲＡＭセルの断面図である。
【図５】図２に示す平面レイアウトにおけるＹ−Ｙに沿ったデュアルポート型ＳＲＡＭセルの断面図である。
【図６】実施の形態１にかかるデュアルポート型ＳＲＡＭセルの各ビット線に対する駆動能力を示すグラフである。
【図７】実施の形態１にかかるデュアルポート型ＳＲＡＭセルの平面レイアウトの変形例を示す図である。
【図８】実施の形態２にかかるデュアルポート型ＳＲＡＭセルの回路図である。
【図９】実施の形態２にかかるデュアルポート型ＳＲＡＭセルの平面レイアウトの概略図である。
【図１０】従来例にかかるデュアルポート型ＳＲＡＭセルの回路図である。
【図１１】従来例にかかるデュアルポート型ＳＲＡＭセルの平面レイアウトを示す概略図である。
【図１２】従来例にかかるデュアルポート型ＳＲＡＭセルの各ビット線に対する駆動能力を示すグラフである。
【図１３】従来例にかかるデュアルポート型ＳＲＡＭセルの平面レイアウトの変形例を示す図である。
【図１４】図１３に示すレイアウトとした場合のデュアルポート型ＳＲＡＭセルの各ビット線に対する駆動能力を示すグラフである。
【符号の説明】
【００５０】
１、２    デュアルポート型ＳＲＡＭセル
１０、１１、２０、２１    伝達トランジスタ
３０、３１    駆動トランジスタ
４０、４１    負荷トランジスタ
５０、５１、６０、６１    絶縁トランジスタ
７０    ＰＭＯＳ領域
７１ａ、７１ｂ    ＮＭＯＳ領域
ＮＤ、ＮＤ／    記憶ノード
ＶＤＤ    電源ノード
ＶＳＳ    接地ノード
ＷＬＡ、ＷＬＢ    ワード線
ＢｉｔＡ、ＢｉｔＡ／、ＢｉｔＢ、ＢｉｔＢ／    ビット線
Ｄ    ダミートランジスタ
ＤＬ    活性領域長
ＳＤ    拡散領域
Ｇ    ゲート
ＳＴＩ    素子分離領域
【図１】
2009065035.tif 000003
【図２】
2009065035.tif 000004
【図３】
2009065035.tif 000005
【図４】
2009065035.tif 000006
【図５】
2009065035.tif 000007
【図６】
2009065035.tif 000008
【図７】
2009065035.tif 000009
【図８】
2009065035.tif 000010
【図９】
2009065035.tif 000011
【図１０】
2009065035.tif 000012
【図１１】
2009065035.tif 000013
【図１２】
2009065035.tif 000014
【図１３】
2009065035.tif 000015
【図１４】
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