(57)【要約】【課題】不揮発性メモリ素子の動作方法を提供する。【解決手段】不揮発性メモリ素子の動作方法において、不揮発性メモリ素子の一つ以上の層に電荷を注入して不揮発性メモリ素子をリセッティングするステップと、不揮発性メモリ素子の一つ以上の層から前記電荷の少なくとも一部を除去して不揮発性メモリ素子をセッティングするステップと、を含む不揮発性メモリ素子の動作方法である。前記不揮発性メモリ素子は、複数のメモリセルの電荷保存層に電荷を注入してリセッティングされ、前記不揮発性メモリ素子は、前記複数のメモリセルのうち一つ以上の選択されたメモリセルの前記電荷保存層から前記電荷の少なくとも一部を除去してセッティングされる。【選択図】図１
2009105375.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ素子の動作方法において、
前記不揮発性メモリ素子の一つ以上の層に電荷を注入して前記不揮発性メモリ素子をリセッティングするステップと、
前記不揮発性メモリ素子の前記一つ以上の層から前記電荷の少なくとも一部を除去して前記不揮発性メモリ素子をセッティングするステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２】
前記不揮発性メモリ素子は、複数のメモリセルの電荷保存層に電荷を注入してリセッティングされ、
前記不揮発性メモリ素子は、前記複数のメモリセルのうち一つ以上の選択されたメモリセルの前記電荷保存層から前記電荷の少なくとも一部を除去してセッティングされることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項３】
前記リセッティングステップは、前記複数のメモリセルの制御ゲート電極に負のリセット電圧を印加して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項４】
前記リセッティングステップは、前記複数のメモリセルの本体に正のリセット電圧を印加して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項５】
前記セッティングステップは、前記一つ以上の選択されたメモリセルの制御ゲート電極に正のセッティング電圧を印加して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項６】
前記複数のメモリセルは、複数のビットライン及び複数のワードラインにＮＡＮＤ構造でカップリングされたことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項７】
前記セッティングステップは、前記複数のビットラインのうち前記一つ以上の選択されたメモリセルにカップリングされた一つ以上の選択されたビットラインに０Ｖを印加し、  前記複数のビットラインのうち前記一つ以上の選択されたビットラインを除外した他のビットラインにチャンネルブースティング電圧を印加して行うことを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項８】
前記セッティングステップは、前記複数のワードラインのうち前記一つ以上の選択されたメモリセルにカップリングされた一つ以上の選択されたワードラインにセッティング電圧を印加し、前記複数のワードラインのうち前記一つ以上の選択されたワードラインを除外した他のワードラインにパス電圧を印加して行うことを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項９】
前記セッティングステップは、前記一つ以上の選択されたメモリセルの前記電荷保存層に注入された電荷の除去量を調節して複数のデータ状態を生成することを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項１０】
前記セッティングステップ及び前記リセッティングステップで、電荷は、前記電荷保存層及び前記電荷保存層にカップリングされた制御ゲート電極の間でトンネリングされることを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項１１】
前記不揮発性メモリ素子は、
半導体基板と、
前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極と、
前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在された複数の電荷保存層と、
前記複数の電荷保存層と前記半導体基板との間に介在され、その隣接した一対同士で相互接触して前記半導体基板を第１及び第２領域に分離する複数のトンネリング絶縁層と、
前記複数の電荷保存層と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁層と、を備え、
前記不揮発性メモリ素子は、前記複数の電荷保存層に電荷を注入してリセッティングされ、
前記不揮発性メモリ素子は、前記複数の電荷保存層のうち一つ以上の選択された電荷保存層から前記電荷の少なくとも一部を除去してセッティングされることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項１２】
前記リセッティングステップは、前記複数のブロッキング絶縁層を通じた前記電荷のトンネリングを利用したことを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１３】
前記リセッティングステップは、前記複数の制御ゲート電極に負のリセッティング電圧を印加して行うことを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１４】
前記リセッティングステップは、前記半導体基板に正のリセッティング電圧を印加して行うことを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１５】
前記セッティングステップは、前記複数のブロッキング絶縁層のうち前記一つ以上の電荷保存層上の一つ以上のブロッキング絶縁層を通じた電荷のトンネリングを利用することを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１６】
前記セッティングステップは、前記複数の制御ゲート電極のうち前記一つ以上の選択された電荷保存層上の一つ以上の選択された制御ゲート電極に正のセッティング電圧を印加して行うことを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１７】
前記セッティングステップは、前記複数の制御ゲート電極のうち前記一つ以上の選択された制御ゲート電極を除外した他の制御ゲート電極にパス電圧を印加するステップをさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の動作方法。
【請求項１８】
前記電荷保存層は、電荷トラップ型であることを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１９】
前記セッティングステップで、前記第１領域にカップリングされたビットラインに０Ｖを印加し、前記第２領域にカップリングされたビットラインにチャンネルブースティング電圧を印加することを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記セッティングステップで、前記第２領域にカップリングされたビットラインに０Ｖを印加し、前記第１領域にカップリングされたビットラインにチャンネルブースティング電圧を印加することを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、立体型構造の不揮発性メモリ素子の動作方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化によって、このような半導体製品に使われる不揮発性メモリ素子は、さらに高集積化され、かつ高速化されている。これにより、従来の平面形構造の代わりに、立体型（３次元）構造を有する不揮発性メモリ素子が導入されている。このような立体型構造の不揮発性メモリ素子は、平面形構造に比べて、広いチャンネル面積を有し、それにより、高い動作電流を有しうる。
【０００３】
しかしながら、立体型構造の不揮発性メモリ素子でソース領域及びドレイン領域は、依然として広い面積を占めている。ＮＡＮＤ構造の不揮発性メモリ素子は、直列配置構造を利用して比較的高い集積度を達成しうる。しかしながら、そのソース領域及びドレイン領域は、依然として広い面積を占めており、ＮＡＮＤ構造の不揮発性メモリ素子の集積度の向上に制約となる。
【０００４】
さらに、立体型構造の不揮発性メモリ素子は、平面形構造の不揮発性メモリ素子と異なる電界分布を有しうる。したがって、従来の平面形構造で動作方法がそのまま適用される場合、動作の信頼度及び効率が低下する恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、立体型構造の不揮発性メモリ素子において、その信頼度及び効率を向上させる動作方法を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。前記不揮発性メモリ素子の一つ以上の層に電荷を注入して前記不揮発性メモリ素子をリセッティングする。前記不揮発性メモリ素子の前記一つ以上の層から前記電荷の少なくとも一部を除去して前記不揮発性メモリ素子をセッティングする。
【０００７】
前記本発明による動作方法の一例によれば、前記不揮発性メモリ素子は、複数のメモリセルの電荷保存層に電荷を注入してリセッティングされ、そして、前記不揮発性メモリ素子は、前記複数のメモリセルのうち一つ以上の選択されたメモリセルの前記電荷保存層から前記電荷の少なくとも一部を除去してセッティングされる。
【０００８】
前記本発明による動作方法の他の例によれば、前記リセッティングステップは、前記複数のメモリセルの制御ゲート電極に負のリセット電圧を印加するか、または前記複数のメモリセルの本体に正のリセット電圧を印加して行える。
【０００９】
前記本発明による動作方法のさらに他の例によれば、前記セッティングステップは、前記一つ以上の選択されたメモリセルの制御ゲート電極に正のセッティング電圧を印加して行える。
【００１０】
前記本発明による動作方法のさらに他の例によれば、前記セッティングステップ及び前記リセッティングステップで、電荷は、前記電荷保存層及び前記電荷保存層にカップリングされた制御ゲート電極の間でトンネリングされる。
【００１１】
前記課題を達成するための本発明の他の形態による不揮発性メモリ素子の動作方法が提供される。不揮発性メモリ素子は、半導体基板を備える。複数の制御ゲート電極は、前記半導体基板の内部にリセスされてそれぞれ形成される。複数の電荷保存層は、前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在される。複数のトンネリング絶縁層は、前記複数の電荷保存層と前記半導体基板との間に介在され、その隣接した一対同士で相互接触して前記半導体基板を第１及び第２領域に分離する。複数のブロッキング絶縁層は、前記複数の電荷保存層と前記複数の制御ゲート電極との間にそれぞれ介在される。前記不揮発性メモリ素子において、前記複数の電荷保存層に電荷を注入するリセッティングステップが提供される。そして、前記複数の電荷保存層のうち一つ以上の選択された電荷保存層の電荷の少なくとも一部を除去するセッティングステップが提供される。
【発明の効果】
【００１２】
本発明による不揮発性メモリ素子の動作方法によれば、低い電圧でブロッキング絶縁層を通じたトンネリングを通じてリセッティング及びセッティング動作が可能になる。特に、電荷保存層に電荷を注入する方式でリセッティング動作を行うことによって、通常的な平面形構造で動作条件を借用しうる。したがって、立体構造の不揮発性メモリ素子の動作信頼性を高めうる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供される。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されている。
【００１４】
本発明の実施形態による不揮発性メモリ素子は、立体型（３次元）構造を有する。例えば、本発明の実施形態による不揮発性メモリ素子で、制御ゲート電極は、半導体基板の内部にリセスされた形態を有する。このような形態の不揮発性メモリ素子は、リセスタイプまたはトレンチタイプに分類されるが、本発明の範囲は、このような名称に制約されない。
【００１５】
図１は、本発明の一実施形態による動作方法を示すフローチャートである。図１で、ブロックは、例えば、ＮＡＮＤ構造で複数のメモリセルを含むブロックを意味しうる。
【００１６】
図１を参照すれば、ブロック内の複数のメモリセルの電荷保存層に電荷を注入する（Ｓ１０、リセッティング）。リセッティングステップ（Ｓ１０）は、メモリセルを初期化するために利用される。このようなリセッティングステップ（Ｓ１０）は、電荷保存層で電荷を除去して行う通常的なリセッティングステップとは区別される。すなわち、リセッティングステップ（Ｓ１０）で、電荷保存層に電荷が注入されるにも拘わらず、データは、リセット（または消去）される。
【００１７】
次いで、リセットされたメモリセルのうち選択された一つ以上のメモリセルの電荷保存層に注入された電荷の少なくとも一部を除去する（Ｓ２０、セッティング）。セッティングステップ（Ｓ２０）で、メモリセルは、データ状態を保存しうる。このようなセッティングステップ（Ｓ２０）は、電荷保存層に電荷を注入して行う通常的なセッティングステップと区別される。すなわち、電荷保存層に注入された電荷を除去するにも拘わらず、データは、プログラムされる。
【００１８】
したがって、この実施形態による動作方法で、リセッティングステップ（Ｓ１０）及びセッティングステップ（Ｓ２０）は、通常的な動作方法と反対の意味で解釈される。したがって、この実施形態による動作方法で、データプログラム及びデータ消去は、通常的な動作におけるそれとは反対方式で行われる。
【００１９】
後述するように、この実施形態による動作方法は、トンネリング絶縁層よりブロッキング絶縁層を利用したトンネリングが好まれる条件で有用である。通常的な動作方法で、電荷がチャンネルと電荷保存層との間でトンネリングによって移動されたとすれば、この実施形態による動作方法で、電荷は、電荷保存層と制御ゲート電極との間でトンネリングによって移動しうる。
【００２０】
図２は、本発明の一部の実施形態による単一レベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）動作方法を示すグラフである。
【００２１】
図２を参照すれば、ＳＬＣ動作方法で１ビットのデータ状態（０）,（１）が示される。上位データ状態（１）は、下位データ状態（０）より高いしきい電圧Ｖｔｈを有する。リセッティングステップ（図１のＳ１０）によって、メモリセルは、しきい電圧Ｖｔｈが高い上位データ状態（１）を有しうる。そして、セッティングステップ（図１がＳ２０）によって、メモリセルは、上位データ状態（１）から下位データ状態（０）に変換される。
【００２２】
したがって、前述したリセッティングステップ（Ｓ１０）及びセッティングステップ（Ｓ２０）を利用してＳＬＣ動作を具現しうる。
【００２３】
図３は、本発明の一部の実施形態によるマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）動作方法を示すグラフである。
【００２４】
図３を参照すれば、ＭＬＣ動作方法で２ビットのデータ状態（０，０）,（０，１）,（１，０）,（１，１）が示される。しきい電圧Ｖｔｈは、最上位データ状態（１，１）で最も高く、次上位データ状態（１，０）、次下位データ状態（０，１）、最下位データ状態（０，０）の順に低くなる。
【００２５】
リセッティングステップ（図１のＳ１０）によって、メモリセルは、しきい電圧Ｖｔｈが最も高い最上位データ状態（１，１）を有しうる。そして、セッティングステップ（図１がＳ２０）によって、メモリセルは、最上位データ状態（１，１）から次上位データ状態（１，０）または次下位状態（０，１）に変換される。一方、セッティングステップ（Ｓ２０）が反復されれば、次下位状態（０，１）は、最下位状態（０，０）に変換される。
【００２６】
したがって、前述したリセッティングステップ（Ｓ１０）及びセッティングステップ（Ｓ２０）を１回またはそれ以上利用してＭＬＣ動作を具現しうる。すなわち、ＭＬＣ動作で、セッティングステップは、メモリセルの電荷保存層に注入された電荷の除去量を調節して複数のデータ状態を生成しうる。
【００２７】
以下では、図４ないし図６を参照して、ＮＡＮＤ構造のブロック５０を有する不揮発性メモリ素子について、本発明による動作方法を説明する。
【００２８】
図４ないし図６を参照すれば、ブロック５０は、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３及び複数のワードラインＷＬ００−ＷＬ３１にＮＡＮＤ構造でカップリングされた複数のメモリセルＭＣを含みうる。メモリセルＭＣは、ＮＭＯＳ構造を有し、以下で、動作条件は、メモリセルＭＣがＮＭＯＳ構造である場合について説明する。
【００２９】
ワードラインＷＬ００−ＷＬ３１は、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に配される。ストリング選択トランジスタＳＴの端部は、ビットラインＢＬ１，ＢＬ２，ＢＬ３に連結され、接地選択トランジスタＧＴの端部は、共通ソースラインＣＳＬに連結される。ビットラインＢＬ１，ＢＬ２，ＢＬ３及びワードラインＷＬ００−ＷＬ３１の数は、例示的に示され、ブロック５０のサイズによって適切に選択される。
【００３０】
図４は、本発明の一実施形態による動作方法でリセッティングステップの一例を示す回路図である。
【００３１】
図４を参照すれば、メモリセルＭＣの本体に正のリセッティング電圧Ｖｐｇｍを印加し、ワードラインＷＬ００−ＷＬ３１に０Ｖを印加しうる。ビットラインＢＬ１，ＢＬ２，ＢＬ３、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬは、フローティングさせうる。リセッティング電圧Ｖｐｇｍは、電荷のトンネリングを許可するように適切に選択される。
【００３２】
これにより、ワードラインＷＬ００−ＷＬ３１にカップリングされた制御ゲート電極から電荷保存層へ電荷が注入される。これにより、ブロック５０内のメモリセルＭＣは、一時にリセットされる。
【００３３】
図５は、本発明の一実施形態による動作方法でリセッティングステップの他の例を示す回路図である。
【００３４】
図５を参照すれば、メモリセルＭＣの本体に０Ｖを印加し、ワードラインＷＬ００−ＷＬ３１に負のリセッティング電圧−Ｖｐｇｍを印加しうる。ビットラインＢＬ１，ＢＬ２，ＢＬ３、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬは、フローティングさせうる。
【００３５】
したがって、ワードラインＷＬ００−ＷＬ３１にカップリングされた制御ゲート電極で電荷保存層に電荷が注入される。これにより、ブロック５０内のメモリセルＭＣは、一時にリセットされる。
【００３６】
図６は、本発明の一実施形態による動作方法でセッティングステップの一例を示す回路図である。
【００３７】
図６を参照すれば、選択されたメモリセルＭＣ１に対するセッティング動作が説明される。選択されたメモリセルＭＣ１にカップリングされたワードラインＷＬ０１に正のセッティング電圧Ｖｅｒｓを印加し、他のワードラインＷＬ００，ＷＬ０２−ＷＬ３１に正のパス電圧Ｖｐａｓｓを印加しうる。選択されたメモリセルＭＣ１にカップリングされたビットラインＢＬ２には、０Ｖを印加し、他のビットラインＢＬ１，ＢＬ３には、チャンネルブースティング電圧Ｖｃｃを印加しうる。ストリング選択ラインＳＳＬには、チャンネルブースティング電圧Ｖｃｃと同じ動作電圧Ｖｃｃを印加し、接地選択ラインＧＳＬには、０Ｖを印加しうる。
【００３８】
セッティング電圧Ｖｅｒｓは、電荷のトンネリングを許可するように適切に選択され、パス電圧Ｖｐａｓｓは、メモリセルＭＣをターンオンさせるように適切に選択される。チャンネルブースティング電圧Ｖｃｃは、メモリセルＭＣの本体の電位を高めるために適切に選択される。
【００３９】
これにより、選択されたメモリセルＭＣ１の電荷保存層に保存された電荷が除去され、他のメモリセルＭＣの電荷保存層に保存された電荷は維持される。チャンネルブースティング電圧Ｖｃｃが印加されたビットラインＢＬ１，ＢＬ３に連結されたメモリセルＭＣでは、セッティング動作が防止される。
【００４０】
このようなセッティング及びセッティング防止動作は、通常的な動作条件でプログラム及びプログラム防止条件と非常に類似している。但し、通常的なプログラム条件では、電荷が注入されるが、一方、この実施形態のセッティング動作では、電荷が除去される。同様に、通常的なプログラム防止条件では、電荷の注入が防止されるが、一方、この実施形態のセッティング防止動作では、電荷の除去が防止される。
【００４１】
したがって、この実施形態のセッティング動作は、その目標は異なるが、通常的なプログラム及びプログラム防止条件と類似に行われる。
【００４２】
図７は、本発明の一実験例による動作方法を説明するための不揮発性メモリ素子１００を示す平面図である。図８は、図７の不揮発性メモリ素子１００の部分切断された斜視図である。
【００４３】
図７及び図８を参照すれば、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを含みうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピタキシャル層をさらに備えることもある。
【００４４】
制御ゲート電極１６０は、半導体基板１０５の内部にリセスされて形成される。制御ゲート電極１６０は、ポリシリコン、金属、または金属シリサイドを含みうる。制御ゲート電極１６０は、円柱状を有し、したがって、対称的な放射形電界を誘導しうる。
【００４５】
但し、制御ゲート電極１６０から遠ざかるほど（すなわち、ｒが大きくなるほど）電流密度が低くなるため、このような放射形電界が小さくなる。特に、制御ゲート電極１６０の半径が小さくなるほど、このような電界の減少がさらに大きくなる。このような放射形電界の変化は、平面形不揮発性メモリ素子における均一な電界と比較される。
【００４６】
本発明の他の実施形態で、制御ゲート電極１６０は、楕円柱状または多角柱状を有することもできる。但し、制御ゲート電極１６０が楕円または多角柱状を有する場合には、電界が放射状に均一でないこともある。
【００４７】
電荷保存層１４０は、制御ゲート電極１６０の側壁と半導体基板１０５との間に介在される。電荷保存層１４０は、電荷トラップ型またはフローティングノード型のうち一つでありうる。トンネリング絶縁層１３０は、電荷保存層１４０と半導体基板１０５との間に介在される。ブロッキング絶縁層１５０は、電荷保存層１４０と制御ゲート電極１６０との間に介在される。
【００４８】
トンネリング絶縁層１３０、電荷保存層１４０及びブロッキング絶縁層１５０は、制御ゲート電極１６０の側壁に沿って形成される。すなわち、ブロッキング絶縁層１５０は、制御ゲート電極１５０を覆い包み、電荷保存層１４０は、ブロッキング絶縁層１５０を覆い包み、トンネリング絶縁層１３０は、電荷保存層１４０を覆い包む形態を有しうる。したがって、トンネリング絶縁層１３０、電荷保存層１４０及びブロッキング絶縁層１５０は、中空の筒状を有しうる。
【００４９】
トンネリング絶縁層１３０は、その隣接した一対が相互接触するように形成される。これにより、半導体基板１０５は、トンネリング絶縁層１３０の上側の上部領域及びトンネリング絶縁層１３０の下側の下部領域に分離される。このような下部領域及び上部領域は、それぞれ第１領域及び第２領域と呼ばれることもあり、本発明の範囲は、このような名称に制限されない。
【００５０】
第１及び第２チャンネル領域１１０ａ，１１０ｂは、トンネリング絶縁層１３０の下側の半導体基板１０５の二つの領域にそれぞれ限定され、トンネリング絶縁層１３０によって分離される。例えば、第１チャンネル領域１１０ａは、半導体基板１０５の下部領域（第１領域）に限定され、第２チャンネル領域１１０ｂは、半導体基板１０５の上部領域（第２領域）に限定される。
【００５１】
選択的に、埋め込み絶縁層１２０は、制御ゲート電極１６０の底部と半導体基板１０５との間に介在される。埋め込み絶縁層１２０は、半導体基板１０５の底部にチャンネルが形成されないように、トンネリング絶縁層１３０及びブロッキング絶縁層１５０より厚くなりうる。これにより、第１及び第２チャンネル領域１１０ａ，１１０ｂが半導体基板１０５の底部を通じても連結されない。
【００５２】
トンネリング絶縁層１３０が相互連結されるにつれて、第１チャンネル領域１１０ａは、相互連結されて連続され、第２チャンネル領域１１０ｂは、相互連結されて連続される。したがって、第１チャンネル領域１１０ａは、別途のソース領域及びドレイン領域なしにも相互連結され、第１電流Ｉ１の流れを許可しうる。同様に、第２チャンネル領域１１０ｂは、別途のソース領域及びドレイン領域なしにも相互連結され、第２電流Ｉ２の流れを許可しうる。
【００５３】
このように、ソース領域及びドレイン領域なしにも第１及び第２チャンネル領域１１０ａ，１１０ｂがそれぞれ連結される理由は、制御ゲート電極１６０が放射形電界を有するためである。したがって、不揮発性メモリ素子１００は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有し、したがって、従来のＮＡＮＤ構造に比べて、その占める面積を大きく減らせる。その結果、不揮発性メモリ素子１００は、従来に比べて、非常に高い集積度を有しうる。
【００５４】
第１及び第２チャンネル領域１１０ａ，１１０ｂは、ビットラインに連結され、制御ゲート電極１６０は、共通ワードラインとして利用される。不揮発性メモリ素子１００の動作は、このようなビットライン及びワードラインを制御してブロッキング絶縁層１５０を通じた電荷のトンネリングを利用しうる。このようなブロッキング絶縁層１５０を通じた電荷のトンネリングは、通常的なトンネリング絶縁層１３０を通じた電荷のトンネリングと対応する。
【００５５】
トンネリング絶縁層１３０よりブロッキング絶縁層１５０を通じた電荷のトンネリングが選択された理由は、不揮発性メモリ素子１００の構造及び電界分布に起因する。不揮発性メモリ素子１００で、トンネリング絶縁層１３０の面積がブロッキング絶縁層１５０の面積より大きい。制御ゲート電極１６０に電圧を印加した場合、それから遠ざかるほど（すなわち、ｒが大きくなるほど）電界が減少するため、トンネリング絶縁層１３０よりブロッキング絶縁層１５０に高い電界が誘導される。このような電界分布は、同じ物質に対して均一な電界を有する平面形構造の不揮発性メモリ素子と反対される。
【００５６】
電荷保存層１４０は、環状を有するが、第１及び第２チャンネル領域１１０ａ，１１０ｂと対面した部分がそれぞれ局部的な電荷保存層となりうる。この場合、電荷保存層１４０は、電荷トラップ型であることが望ましい。したがって、不揮発性メモリ素子は、単一レベル動作方式でも２ビットのデータを処理しうる。
【００５７】
不揮発性メモリ素子１００に対するリセッティング動作及びセッティング動作は、図４ないし図６の説明を参照しうる。例えば、リセッティング動作は、制御ゲート電極１６０に負のリセッティング電圧を印加するか、または半導体基板１０５に正のリセッティング電圧を印加して行える。これにより、電荷保存層１４０に電荷が注入される。
【００５８】
セッティング動作は、制御ゲート電極１６０のうち選択された一つ以上に正のセッティング電圧を印加して行える。さらに、第１チャンネル領域及び第２チャンネル領域１１０ａ，１１０ｂの一つに０Ｖを印加し、他の一つにチャンネルブースティング電圧を印加しうる。したがって、第１チャンネル領域及び第２チャンネル領域１１０ａ，１１０ｂのうち、０Ｖが印加された方向の電荷保存層１４０から電荷が除去される（セッティング）。一方、第１チャンネル領域及び第２チャンネル領域１１０ａ，１１０ｂのうち、チャンネルブースティング電圧が印加された方向の電荷保存層１４０の電荷は、維持される（セッティング防止）。
【００５９】
図９は、図７及び図８の不揮発性メモリ素子のセッティングステップで電界分布を示すグラフである。
【００６０】
図９は、下記の条件でシミュレーション結果を示す。第１領域Ａは、ブロッキング絶縁層１５０を表し、第２領域Ｂは、電荷保存層１４０を表し、第３領域Ｃは、トンネリング絶縁層１３０を表す。ブロッキング絶縁層１５０は、その誘電定数が約３．９であるシリコン酸化層であり、電荷保存層１４０は、シリコン窒化層であり、トンネリング絶縁層１３０は、その誘電定数が約３．９であるシリコン酸化層である。制御ゲート電極１６０には、正の電圧が印加された。
【００６１】
図９を参照すれば、ブロッキング絶縁層１５０にかかった電界Ｅがトンネリング絶縁層１３０にかかった電界Ｅより大きいということが分かる。通常的に、電荷のトンネリングのためには、電界Ｅが約８〜１０ＭＶ／ｃｍ必要となる。しかしながら、この例で、トンネリング絶縁層１３０にかかった電界Ｅは、約４ＭＶ／ｃｍ以下に過ぎず、したがって、トンネリング絶縁層１３０を通じて電荷のトンネリングが起き難い。その結果、トンネリング絶縁層１３０を通じた動作が難しい。
【００６２】
しかしながら、ブロッキング絶縁層１５０には、６〜９ＭＶ／ｃｍの電界Ｅがかかり、したがって、ブロッキング絶縁層１５０を通じて電荷のトンネリングが可能になる。この場合、制御ゲート電極１６０に印加された電圧は、７〜８Ｖに過ぎない。したがって、通常的な平面形構造の不揮発性メモリ素子で必要な１５〜２０Ｖの電圧よりはるかに低い電圧で動作が可能である。
【００６３】
したがって、不揮発性メモリ素子１００の動作方法によれば、ブロッキング絶縁層１５０を通じたトンネリングを利用して、低い電圧でセッティング及びリセッティング動作が可能になる。また、トンネリング絶縁層１３０を通じた逆トンネリングは、ほとんど起きないため、セッティング及びリセッティング動作の信頼性が向上しうる。
【００６４】
前述した本発明の実施形態による動作方法は、前述した不揮発性メモリ素子１００と異なる形態のリセス型構造、例えば、ソース領域及びドレイン領域があるリセス型構造にも適用される。すなわち、トンネリング絶縁層よりブロッキング絶縁層にさらに大きい電界がかかる場合には、本発明の実施形態による動作方法が適用される。
【００６５】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で問う業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００６６】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態による動作方法を示すフローチャートである。
【図２】本発明の一部の実施形態によるＳＬＣ動作方法を示すグラフである。
【図３】本発明の一部の実施形態によるＭＬＣ動作方法を示すグラフである。
【図４】本発明の一実施形態による動作方法でリセッティングステップの一例を示す回路図である。
【図５】本発明の一実施形態による動作方法でリセッティングステップの他の例を示す回路図である。
【図６】本発明の一実施形態による動作方法でセッティングステップの一例を示す回路図である。
【図７】本発明の一実験例による動作方法を説明するための不揮発性メモリ素子を示す平面図である。
【図８】図７の不揮発性メモリ素子の部分切断された斜視図である。
【図９】図７及び図８の不揮発性メモリ素子のセッティングステップで電界分布を示すグラフである。
【符号の説明】
【００６８】
１００  不揮発性メモリ素子
１０５  半導体基板
１１０ａ  第１チャンネル領域
１１０ｂ  第２チャンネル領域
１２０  埋め込み絶縁層
１３０  トンネリング絶縁層
１４０  電荷保存層
１５０  ブロッキング絶縁層
１６０  制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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