(57)【要約】【課題】トランジスタが励起する電磁波を有効利用することによって、電源ノイズを発生させず高い性能を有する半導体集積回路を提供する。【解決手段】  オンチップインバータは孤立電磁波を励起すると見なすと考える孤立電磁波コンセプトにより、半導体集積回路内の金属配線を設計し解析する。設計や解析には孤立電磁波のアナライジングモデル又は、オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波を有する一つの正弦波を有する単一正弦波を92%以上の確かさで使用する。孤立電磁波コンセプトを適用すると半導体集積回路内のオンチップ電源分配回路を電磁波理論に基づいてほぼ理想的に設計することが出来る。本発明において、オンチップ電源分配回路は低インピーダンス損失線路を使用して構成される。低インピーダンス損失線路は陽極導体、陰極導体、および損失を有する絶縁膜で構成される。【選択図】  図１４
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【特許請求の範囲】
【請求項１】
半導体LSIチップと、該半導体LSIチップを内蔵する半導体LSIパッケージと、前記半導体LSIチップ上に形成される素子と、前記素子の間を相互に接続する金属配線と、前記素子と前記半導体LSIパッケージとの間を相互に接続する金属配線とで構成される金属配線部を有する半導体集積回路において、前記金属配線部の電磁気的特性が、前記半導体LSIチップ上に形成されるPチャネルMOS
トランジスタまたは前記半導体LSIチップ上に形成されるオンチップインバータが励起する非線形波動の一種である孤立電磁波の挙動、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波の挙動によって決定されることを特徴とする、半導体集積回路
【請求項２】
請求項１記載の半導体集積回路において、前記金属配線部の一部を構成するオンチップ電源分配回路が複数の電源配線層で構成され、該電源配線層が正極導体、負極導体およびこれらの導体に挟まれる絶縁膜とで形成される伝送線路構造である電源線路から構成されることを特徴とする、半導体集積回路
【請求項３】
請求項１から請求項２記載の半導体集積回路において、前記オンチップ電源分配回路の層のそれぞれには等しい幅の前記電源線路が等しい間隔で平行に、かつ前記正極導体と前記負極導体が交互に層の表面に露出するように配置され、隣接する前記オンチップ電源分配回路の層の前記電源線路は直交するように配置され、前記オンチップ電源分配回路中の前記電源線路の直交点にある層間の前記正極用導体同士および前記負極導体同士がそれぞれ対面する箇所において、一つ以上の金属配線によって相互接続されることを特徴とする、半導体集積回路
【請求項４】
請求項１から請求項３記載の半導体集積回路において、前記電源線路の正極導体、負極導体およびこれらの導体に挟まれる絶縁膜の厚さは全ての層において等しく、前記電源線路の幅は前記半導体LSIチップに最も近い層が最も狭く前記半導体LSIチップから最も遠い層が最も広くなるように構成されるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項５】
請求項１から請求項４記載の半導体集積回路において、前記オンチップ電源分配回路が異なる電位を含んでいる場合は、グランド電位ではない前記正極導体または前記負極導体が異なる電位毎に分離されていることを特徴とする、半導体集積回路
【請求項６】
請求項１から請求項５記載の半導体集積回路において、前記半導体LSIチップに近い一つ以上の前記オンチップ電源分配回路の層内に配置されるグランド電位ではない前記正極導体または前記負極導体が、クロックに同期して動作するディジタル回路のグループ、クロックに対して非同期で動作するディジタル回路のグループ、およびアナログ回路のグループの単位で分離されるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項７】
請求項１から請求項６記載の半導体集積回路において、前記半導体LSIチップに近い一つ以上の前記オンチップ電源分配回路の層内に配置されるグランド電位ではない前記正極導体または前記負極導体が、クロックに同期して動作するディジタル回路のグループ内の一つのクロックドライバを共有するディジタル回路のグループの単位で分離されるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項８】
請求項１から請求項７記載の半導体集積回路において、分離されている前記オンチップ電源分配回路と分離されていない前記電源分配回路間を前記金属配線で接続する場合は、分離されていない前記電源分配回路の前記正極導体または前記負極導体上での、分離されている二つ以上の前記オンチップ電源分配回路のグランド電位ではない前記正極導体または前記負極導体間と接続するための前記金属配線との接続点が、分離されている二つ以上の前記オンチップ電源分配回路の間で少なくとも0.1mmの間隔を有しているオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項９】
請求項１から請求項８記載の半導体集積回路において、前記電源線路の特性インピーダンス値が、前記PチャネルMOS トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて、50Ω以下または前記前記金属配線層を構成する配線の特性インピーダンスの最小値の1/2以下のいずれかであるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項１０】
請求項１から請求項９記載の半導体集積回路において、前記電源線路を構成する絶縁膜の誘電体損失（以下tanδ）値が0.01以上、または該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項１１】
請求項１から請求項１０記載の半導体集積回路において、前記電源線路が正極導体、負極導体およびこれらの導体間に積層して形成される絶縁膜と半導体膜とで構成され、該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項１２】
請求項１から請求項１１記載の半導体集積回路において、前記電源線路が正極導体、負極導体およびこれらの導体間に積層して形成される絶縁膜と金属微粒子を含有する誘電体膜とで構成され、該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴とする、半導体集積回路
【請求項１３】
請求項１から請求項１２記載の半導体集積回路において、前記電源線路を構成する前記絶縁膜は正極導体または負極導体の表面に形成する金属酸化皮膜であって、前記電源線路を構成する前記半導体膜は加熱によって容易に分離する酸素分子を豊富に有している無機材料または有機材料の微粒子を含有することを特徴とする、半導体集積回路
【請求項１４】
請求項１から請求項１３記載の半導体集積回路において、前記電源線路を構成する前記絶縁膜は正極導体または負極導体の表面に形成する金属酸化皮膜であって、前記電源線路を構成する前記金属微粒子を含有する誘電体膜は、加熱によって容易に分離する酸素分子を比較的豊富に有している無機材料または有機材料の微粒子と金属微粒子を含有することを特徴とする、半導体集積回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体LSIチップ（チップ）上に形成されるオンチップ電源分配回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化および高速化が進んでいる。非特許文献1によると2006年は70nmテクノロジノード（DRAMのメタルピッチの1/2）であって、このときの高性能集積回路中のNチャネル型電界効果トランジスタの最小立ち上り時間（ゲートディレー：τ）は0.74ピコ秒（ps）である。非特許文献（２）の2005
Editionによると、インバータを構成するPチャネル型電界効果トランジスタのゲートディレーはNチャネル型電界効果トランジスタのゲートディレーの2倍から2.5倍とされているので、インバータのゲートディレーは約1.6psとなる。
【０００３】
非特許文献１によると、高性能MPUまたはASICの チップ上のクロック周波数は、2006年が6.8GHz、2007年度が9.3GHz、2020年で73GHzとされている。
【０００４】
半導体集積回路の信号品質（シグナルインテグリティ）の確保のために、配線間のクロストーク、電源電圧過渡変動、高周波電源ノイズ、基板ノイズ（サブストレートノイズ）への対策が行われてきている。この内、電源電圧過渡変動および電源ノイズは、半導体集積回路のスイッチング動作に伴う電源電流の変化に電源分配回路からの電荷の供給が追従できないために生じる電源電圧の変動であると考えられている。プリント基板上での電源電圧の変動は供給を受ける半導体集積回路全体の安定動作やシグナルインテグリティに影響を及ぼす共通のノイズ（コモンモードノイズ）の一種であるため論理回路での誤り修正機能が有効に機能しないので、回路設計上深刻な問題となっている。
【０００５】
半導体集積回路メーカでは、電源電圧変動および電源ノイズの低減対策のために、プリント回路基板（ボード）上に多くの種類のコンデンサを大量に使用することを推奨する一方、半導体集積回路メーカとしても半導体集積回路パッケージ内およびチップ上に多くのデカップリングコンデンサを使用しているが、電源ノイズが原因となっているシグナルインテグリティ問題は解決されていない。
【０００６】
非特許文献2によると、安定化電源からチップまでの電源分配回路は、配線の抵抗（R）および配線の自己インダクタンス（L）と、コンデンサの等価直列インダクタンス（ESL）、等価直列抵抗（ESR）およびキャパシタンス（C）とで構成される逆L型回路がはしご状に接続された回路（ラダー回路）で表され、安定化電源付近では前記ラダー回路中の各要素の値が比較的大きく、ボードからチップに近づくほど各要素の値を小さくするのが良いとしている。
【０００７】
チップ上のトランジスタがスイッチング動作を行うと、チップに近い電源分配回路上の電源電圧の変動時間は最も短いが電圧変動値が最も大きく、安定化電源に近づくほど変動時間が長いが変動値は小さくなる。半導体パッケージとチップのLとCで決まる電源変動をファーストドループと呼び、ファーストドループがクリティカルパスの動作と重なると、マイクロプロセッサの性能に深刻な影響を及ぼす。しかし、半導体パッケージとチップ上でのデカップリング強化はスペースが限られているために困難であり、ファーストドループの低減は容易ではないとしている。
【０００８】
半導体集積回路メーカは、ファーストドループをできるだけ低減する次善の策として、ボード上の電源分配回路での電源電圧変動（セカンドドループ）や安定電源の平滑リップル（サードドループ）を可能な限り小さくするよう、ディジタル機器メーカにデザインガイド等で強く要請している。このため、ボード上のコンデンサの使用数が増加する傾向にある。
【０００９】
数メガヘルツ以上の帯域におけるコンデンサのインピーダンス特性の測定には、ネットワークアナライザまたはネットワークアナライザの原理を応用した４端子のインピーダンスアナライザが使用されている。IT機器を支えるディジタル回路において、コンデンサは、圧倒的に電源回路のデカップリングコンデンサとして使われることが多いこともあって、DUT（device
under test）としてのコンデンサは測定系の線路に並列に接続されて測定される。
【００１０】
このときのコンデンサのインピーダンス（ZC）は散乱行列（scattering matrix）を構成する透過係数S21から求めることが出来る。測定系のケーブルの特性インピーダンス（Z0）が50Ωであって、S21が１よりかなり小さい場合は、次式のようにZC とS21の関係はさらに簡略化される。なお、測定系のケーブルの線路の特性インピーダンスに比べてDUTの端子インピーダンスが非常小さい場合は、反射係数S11による通常の測定法では誤差が大きくなりやすい。
【００１１】
【数１】
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【００１２】
式(1)にS21の測定値を代入してインピーダンス特性を求めると、市販されているコンデンサは、直列共振点と呼ばれるインピーダンスが最小となる周波数までは周波数に比例してインピーダンス値が減少するほぼ理想的なインピーダンス特性を示すが、直列共振周波数以上ではインピーダンスが周波数に比例して増加するインピーダンス特性を示すことが確認される。この理由は、コンデンサにはリード線、端子、および電極がありこの部分は等価直列インダクタンス（ESL）として作用するためと考えられている。さらに前記直列共振点のインピーダンスは等価直列抵抗（ESR）によって決まると考えられている。
【００１３】
非特許文献3によると、安定化電源の出力インピーダンスと大容量コンデンサの並列使用により、1MHz程度以下で数ミリΩ程度以下の比較的平坦な電源インピーダンスが得られ、複数の種類のチップセラミックコンデンサを組み合わせて並列に接続することによって10MHz程度以上数GHzまでの間で数百ミリΩ以下の電源インピーダンスが得られ、その結果、10Hzから数百MHｚまでの帯域で数ミリΩの電源インピーダンスが得られることを、SPICEを使用したシミュレーション結果で示している。このときの電流の定義はdq/dtであり、電荷、静電容量、電圧の関係はq
= C・V であり、これらから、静電容量、電流、電圧変動の関係、C dV/dt = I が得られるとしている。これらの式は、電源分配回路のデカップリング回路設計に一般的に広く使用されている。
【００１４】
以上に述べた従来の考え方に基づいてコンデンサメーカや、ボードや装置のメーカでは種々の取り組みを行っている。コンデンサメーカでは、特に半導体集積回路の近傍のボード搭載用として、ESLやESRを小さくするためのリードの無い表面実装形状での小型化、コンデンサの導体抵抗や誘電体損失の低減、共振周波数を高くするための比較的小容量のコンデンサの品揃え等を進めている。一方、ボードや装置のメーカでは、大きさと静電容量値の異なる多種のコンデンサを多数組み合わせてボード上に搭載しているが、ボード上での多種のコンデンサの使用法は理論的に確立していない。
【００１５】
物理学によると、導体中には無尽蔵に近い電荷が存在する。直流電源に静的負荷が接続されている場合は導体中の電荷の移動による電流が流れるが、わずかな電界しか存在出来ないので電荷の移動速度は極めて遅い。例えば、1平方ミリメートルの断面を有する銅線中を導体中の電荷の速度（dq/dt）で定義される10アンペアの電流が進行しているときの電流の進行速度を物理学に従って計算すると常温で0.368mm/sとなる。この速度は、伝送線路上の信号の進行速度に比べて極めて遅い。従って、この定義の電流は、信号やそれに伴って発生する電源ノイズを支配するものではない。
【００１６】
電磁気学によると、電流Iは、アンペールの法則に従って、導線の周りの磁界を周回積分した値として次式から得られる。
【００１７】
【数２】
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【００１８】
一方、電位Vは無限遠から導線の一点までの電界の積分値とされ実用的にはグランド面から導線の一点までの電界の積分値として、電界Eは電位Vの傾きとしてそれぞれ次式から求められる。
【００１９】
【数３】
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【００２０】
マックスウエルは、磁界に関する理論と電界に関する理論を融合したマックスウエルの方程式を1873年に発表し、続いて、この式をダランベールの波動方程式の形式に変形したベクトル波動方程式を完成させた。これにより、マックスウエルは1862年頃から主張していた、電磁波と光は横波として伝搬することを理論的に証明し線形電磁波理論として完成させた。1887年にヘルツは、実験によって電磁波の存在を実証し、マックスウエルの線形電磁波理論の正しさを証明した。
【００２１】
線形電磁波理論によると、時間的に変化する電界と磁界は相互に作用しつつ波になって空間または誘電体中を伝搬する。真空空間を伝搬する電磁波の速度は光速である。伝搬する電磁波はポインチングベクトル理論に従って電力を伝搬する。空間を伝搬する線形電磁波は、周期および位相が一致し振幅ベクトルが進行方向に対して直交する電界波と磁界波とから構成される。線形電磁波を構成する電界波の振幅を磁界波の振幅で割った値は波動インピーダンスと呼ばれる。
【００２２】
伝送線路上の電気信号の進行に伴う挙動を線形電磁波理論に基づいて説明する理論が伝送線路理論である。伝送線路理論によると、直流的に絶縁された２本の導体間に電気信号を与えると、電気信号のほとんどは電界波と電磁界波が進行方向に成分を持たないTEM波となって２本の導体の対向面の絶縁部分を伝搬する。２本の導体の対向面以外に存在する電磁波のほとんどは線路外に放射して信号伝送に寄与しない。
【００２３】
なお、伝送線路理論では、この理論の根幹を成す電信方程式に、工学者の理解を容易にする目的で、物理学的に誤りである導体中の電荷の移動速度（dq/dt）で定義される電流の使用を行っている。このことが工学者の電流に対する誤解を生む大きな原因の一つとなっている。物理現象をたとえ話で説明する場合の危険性を示す一例である。
【００２４】
伝送線路を構成する２本の導体の対向面の絶縁部分が真空である場合は、TEM波の電磁波は光速で進行速度となる。つまり、このような伝送線路上を進む、式(2)および式(3)から求められる電流および電圧は、光速で進行するということが出来る。伝送線路上のTEM波を形成する電界波の振幅を磁界波の振幅で割った値が、特性インピーダンスである。
【００２５】
伝送線路理論によると、伝送線路上の電磁波の挙動は、伝送線路の特性インピーダンスと伝搬定数によって決まる。理想的な平板導体が理想的な絶縁体を挟んで平行に対向している平行板線路の特性インピーダンスZ0 は、伝送線路の物理定数によって次式から求められる。平板導体や絶縁体が理想状態から離れていても、伝送線路の特性インピーダンスへの影響は比較的少ない。
【００２６】
【数４】
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【００２７】
実用的な伝送線路の伝搬定数は、減衰定数と位相定数とから構成される。これらの定数は、単位長さあたりの等価インダクタンス（L）、単位長さあたりの等価キャパシタンス（C）、単位長さあたりのレジスタンス（R）、および単位長さあたりの相互コンダクタンス（G）から構成される。インダクタンス（L）およびキャパシタンス（C）を等価としているのは、TEM波のみの挙動に基づく定数であるためである。
【００２８】
伝搬定数を構成する相互コンダクタンス（G）は、一般に電磁波が伝送線路を進行する過程での絶縁体内での熱損失つまり誘電体損に相当する。この場合、伝搬定数を構成するレジスタンス（R）は、電磁波が伝送線路を進行する過程で電磁波が導体内に侵入して熱になる導体損または侵入損と線路外に漏れ出る放射損との和に相当する。
【００２９】
線形電磁波理論によると、電磁波が伝送線路を進行する過程の導体内への侵入量は、次式で表される表皮深さ（skin depth）：δから求めることが出来る。
【数５】
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【００３０】
式(5)は、金属の表面からδの距離では電磁波の振幅が0.368倍に減少することを意味している。すなわち、対向する導体の導電率（σ）が大きいほど、伝搬する電磁波の周波数(f)が高いほど、対向する導体の透磁率（μ）が大きいほど表皮深さは浅くなることを示している。真空を絶縁体とする前記平行板線路の場合にはギガヘルツを超える周波数帯においては、導体損は他の損失に対して非常に小さい値となり、放射損が支配的となる。
【００３１】
伝送線路理論によると、既知の特性インピーダンス（Z0）を有する線路を通して未知の特性インピーダンス（Z1）の線路（DUT）に電磁波を注入したときの、
前記二つの線路の接続点における入射電圧(VI)、反射電圧(VR)および、反射係数S11の関係は、次式で表される。
【００３２】
【数６】
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【００３３】
伝送線路理論によると、既知の特性インピーダンス（Z0）を有する線路を通して未知の特性インピーダンス（Z1）の線路（DUT）に電磁波を注入したときの、DUTの透過係数S21は、次式で表される。
【００３４】
【数７】
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【００３５】
伝送線路理論によると、線路の伝搬定数γ中の減衰定数αは、次式で表される。
【数８】
2009252752.tif 000010
【００３６】
誘電体に関する電気物性理論によると、減衰定数α中のGは次式で表される。
【数９】
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【００３７】
従来の半導体集積回路については、下記の特許文献や非特許文献に記載されている。その要点は後述される。
【特許文献１】特開２００１−３６０１５
【特許文献２】特開２００１−３５８２９４（Ｐ２００１−３５８２９４Ａ）
【特許文献３】特願２００１−２０９９１０（Ｐ２００１−２０９９１０）
【特許文献４】特開２００２−１２４６３６（Ｐ２００２−１２４６３６Ａ）
【特許文献５】特開２００２−２８８２５３（Ｐ２００２−２８８２５３Ａ）
【特許文献６】特開２００３−１５８１８８（Ｐ２００３−１５８１８８Ａ）
【特許文献７】特開２００３−２４９５５９（Ｐ２００３−２４９５５９Ａ）
【特許文献８】特願２００３−２１２２０（Ｐ２００３−２１２２０）
【特許文献９】特開２００４−５５９５４（Ｐ２００４−５５９５４Ａ）
【特許文献１０】特開２００４−１１９７０９（Ｐ２００４−１１９７０９Ａ）
【特許文献１１】特開２００４−２０７２７１（Ｐ２００４−２０７２７１Ａ）
【特許文献１２】特開２００４−３１１９９７（Ｐ２００４−３１１９９７Ａ）
【特許文献１３】特開２００５−１０１６４９（Ｐ２００５−１０１６４９Ａ）
【特許文献１４】特開２００５−１１６５８７（Ｐ２００５−１１６５８７Ａ）
【特許文献１５】特開２００５−１６７０３９（Ｐ２００５−１６７０３９Ａ）
【特許文献１６】特開２００５−１７５００３（Ｐ２００５−１７５００３Ａ）
【特許文献１７】特開２００５−２５０７３６（Ｐ２００５−２５０７３６Ａ）
【特許文献１８】特開２００５−３３２９７９（Ｐ２００５−３３２９７９Ａ）
【特許文献１９】特開２００６−４０９６２（Ｐ２００６−４０９６２Ａ）
【特許文献２０】特開２００６−５３８２９（Ｐ２００６−５３８２９Ａ）
【特許文献２１】特開２００６−２６９９４５（Ｐ２００６−２６９９４５Ａ）
【特許文献２２】特願２００５−１２６４８１（Ｐ２００５−１２６４８１）
【特許文献２３】特開２００６−３２４４８５（Ｐ２００６−３２４４８５Ａ）
【特許文献２４】特開２００６−３２４７０１（Ｐ２００６−３２４７０１Ａ）
【特許文献２５】特開２００７−１３２１１（Ｐ２００７−１３２１１Ａ）
【特許文献２６】特開２００７−８１１３２（Ｐ２００７−８１１３２Ａ）
【特許文献２７】特開２００７−１４２２８２（Ｐ２００７−１４２２８２Ａ）
【特許文献２８】特開平１１−１６８１７７
【特許文献２９】特開平５−９０５２４
【特許文献３０】特開平６−１７７２６７
【特許文献３１】特開平１０−１２８２５
【特許文献３２】特開平１０−２７０６４３
【特許文献３３】特開平１１−１６８１７７
【特許文献３４】特開平１１−２６０９０９
【非特許文献１】The International Technology Roadmap For Semiconductors（ITRS）
【非特許文献２】Keng L. Wong、Tawfik Rahal-Arabi、 Matthew Ma、 and GregTaylor著  「Enhancing Microprocessor Immunity to Power Supply Noise WithClock-Data Compensation」、 IEEE JOURNAL OF SOLID-STATE CIRCUITS、 VOL. 41、 NO. 4、pp. 749-758、 April 2006.
【非特許文献３】Smith、 L.D.;Anderson、 R.E.; Forehand、 D.W.; Pelc、 T.J.; Roy、 T.著  「Power distributionsystem design methodology and capacitor selection for modern CMOS technology」、 IEEETransactions on Advanced Packaging 、 Volume 22、  Issue 3、 pp. 284-291、Aug. 1999.
【非特許文献４】Hirokazu Tohya and NoritakaToya著  「A Novel Design Methodology ofthe On-Chip Power Distribution Network Enhancing the Performance andSuppressing EMI of the SoC」、IEEEInternational Symposium on Circuits and Systems 2007、 pp. 889-892、 May 2007.
【非特許文献５】Waizman、 A  著「CPU power supply impedance profile measurement using FFT andclock gating」、 IEEE Electrical Performance of ElectronicPackaging 2003、 pp. 29- 32、 Oct. 2003.
【非特許文献６】JinseongChoi、 Lixi Wan、 Swaminathan、 M.; Beker、 B and Master、 R著  「Modeling of realistic on-chip power grid using theFDTD method」、IEEE Electromagnetic Compatibility 2002、 Volume 1、 pp-238-243、Aug. 2002.
【発明の開示】
【発明が解決しようとする課題】
【００３８】
解決しようとする問題点の第１は、特許文献１に関する。特許文献１は、電源電圧を安定させ、電源と接地電源（GND）間のノイズをデカップリングするための機能を、P形シリコン基板と、前記P形シリコン基板上に形成されたボトムNウェル領域と、前記ボトムNウェル領域上に形成され、互いに隣接する第１のNウェル領域と第１のPウェル領域と、前記第１のNウェル領域上に形成された第１の電極と、前記第１のPウェル領域上に形成された第２の電極とを備え、前記第１のNウェル領域と前記第１のPウェル領域との接触面、および前記第１のPウェル領域と前記ボトムNウェル領域との間に形成される電源電圧−接地電圧間のキャパシタによって構築している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路に効果的なデカップリング機能を実現することは不可能であった。
【００３９】
解決しようとする問題点の第２は、特許文献２に関する。特許文献２は、スタンバイ状態から復帰して通常の動作状態に移行する際に発生するチップ内の電源ノイズを抑制するために、スタンバイ状態に関連して制御されるスイッチ側の接続をオン・オフするための付加的なスイッチを設け、前記スイッチがオンしている間にコンデンサを充電し、前記スイッチがオフした場合には前記付加的なスイッチをオフにして前記容量部に充電された電荷が保持し、スタンバイ状態から復帰する際に、前記スイッチを再度オンすると共に前記付加的なスイッチをも再度オンして電荷を放出するように回路を構成している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４０】
解決しようとする問題点の第３は、特許文献３に関する。特許文献３は、チップ処理スピードを最適化し、処理されるデータ量を増加するために、チップ表面のスペースを有効に使用するためのデカップリングキャパシタ及びOPC構造を統合する半導体チップ構造及び方法を提供している。しかしデカップリングに関するこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４１】
解決しようとする問題点の第４は、特許文献４に関する。特許文献４は、集積回路とデカップリングキャパシタを備えた半導体装置に関し高駆動周波数のLSIの電源ノイズを低減し大容量のデカップリングキャパシタの内蔵を可能にするために、半導体基板に形成された半導体素子と、半導体素子及び前記半導体基板の上に形成された第１絶縁膜と、第１絶縁膜の上に形成された第１電源系配線、第２電源系配線及び信号系配線を有する多層配線構造と、第１及び第２電源系配線と信号系配線の上に形成される第２絶縁膜と、第２絶縁膜の上に形成されて第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極と、第１電極の上に形成されるデカップリングキャパシタの第１誘電体膜と、第１誘電体膜上に形成されて第２電源系配線に電気的に接続されるデカップリングキャパシタの第２電極とを有する構造でデカップリングキャパシタを形成している。
【００４２】
このとき、デカップリングキャパシタが接続されているLSIの電源系のインピーダンスZ1 を、電源系のインダクタンスL、電源系の容量C、電源系の直流抵抗Ｒで、Z1
= 2πfL + (1/2πfC)+ R  の式で決まるとしており、この式から電源系のインピーダンスＺ1 を低くするためにはデカップリングキャパシタの低インダクタンス化と大容量化が必要としている。このアイデアは、静電磁気理論に基づくものであって、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４３】
解決しようとする問題点の第５は、特許文献5に関する。特許文献5は、特定用途向け集積回路（ASIC）や、マイクロプロセッサなど他の先進・複雑な半導体集積回路デバイスの半導体設計における電源およびデバイス閾値（すなわちターンオン）電圧の低下により生じている雑音への感度の低下を軽減するための対策を効果的に行うためにパワーグリッド毎に必要なデカップリングコンデンサの容量値を最適化する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４４】
解決しようとする問題点の第６は、特許文献6に関する。特許文献6は、半導体装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体装置およびそのパターン生成のための方法に関するものであり、レイアウトパターン上での空き領域を探し、この空き領域にコンデンサを形成することによるバイパスコンデンサ容量の増大、バイパスコンデンサの形状の変更、インダクタンスセルの挿入、また動作周波数特性に応じてのバイパスコンデンサの使い分けを行うようにしたものである。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４５】
解決しようとする問題点の第７は、特許文献7に関する。特許文献7は、集積回路（LSI）におけるチップ面積の増加や高速動作による電源ノイズによる回路の誤動作を防止するために、多層配線の並走配線間容量を複数の配線層にわたって構成し、VDD、VSS配線を交互に接続することにより、大きなデカップリング容量をオンチップで作る方法を示している。しかしデカップリングに関するこのアイデアは、配線層配線シート抵抗値と配線間容量との時定数を充分小さくできるため十分に応答性に優れているとしていると評価しデカップリング容量の最大値を設定している点が電源デカップリング回路の構成条件に反する他、設計法ならびに解析法が半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４６】
解決しようとする問題点の第8は、特許文献8に関する。特許文献8は、半導体素子（スイッチング素子）のスイッチング動作に伴って誘起される電磁波を原因とする、LSI内やパッケージ内、又はボード内での誘導干渉や信号ケーブルや機器からの電磁放射等の電磁干渉問題を低減するために、該透過率が“0”と見なされ、電磁波の周波数が10〜100GHzの周波数帯域に含まれる場合の配線容量が100pF以上である線路素子に関する技術を提供している。
【００４７】
しかし、線路素子のインピーダンスを集中定数素子であるコンデンサのインピーダンスを求める式で求めている。配線容量を100pF以上とするために絶縁膜を薄くし、これによって線路の透過率が小さくなることをデータで示して配線用容量値を小さくすることを目的とした各種手法を示しているが、電磁波理論または伝送線路理論に基づく前記式(8)から、配線容量を他の回路パラメータに比べて大きくすることによって透過率を低減させることは不可能である。以上のように、このアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に忠実でないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４８】
解決しようとする問題点の第９は、特許文献9に関する。特許文献9は、ASIC型半導体集積回路において、EMIノイズ低減のためのデカップリング容量となり拡散層を共通に使用した電源容量セルと、配線層の変更によりNAND、NOR、フリップフロップを含む回路が構成できる機能ブロックセルを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により所望のEMIノイズ低減とリワークビリティとを持たせることの出来る半導体集積回路およびそのレイアウト方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００４９】
解決しようとする問題点の第１０は、特許文献10に関する。特許文献10は、半導体基板上に電源配線とグランド配線とでデカップリングコンデンサを形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５０】
解決しようとする問題点の第１１は、特許文献１１に関する。特許文献１１は、電源に並列にデカップリング容量を接続することにより電源ノイズを低減し、電源電圧の変動を抑制し電源ノイズ及び電源電圧変動に起因する半導体集積回路の誤作動を防止するために、ＳＯＩ基板の一部に形成され前記支持基板よりも抵抗率が低い半導体領域を外部の電源に接続して、電源電位を印加することにより、この半導体領域にノイズを吸収させ、半導体層に形成される集積回路をノイズから守ると共に、この集積回路から発生するノイズが他の集積回路に伝搬することを防止する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５１】
解決しようとする問題点の第１２は、特許文献12に関する。特許文献12は、高性能マイクロプロセッサの信号完全性を向上させるとともにシステムの信頼性を確保するために、デカップリングコンデンサ容量＝電流スパイクδI×時間／（δV電圧ノイズ）から求められる容量値の新規な半導体デキャップ・トレンチ・キャパシタ（DTC）を、シリコン基板上の埋め込み酸化物層と、埋め込み酸化物層の上を覆ってシリコン層によって形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５２】
解決しようとする問題点の第１３は、特許文献13に関する。特許文献13は、半導体回路のデカップリング回路に必要な低インピーダンス特性を数百MHz以上、望ましくは数＋GHz以上まで確保するために、電源電流が流れる電源配線と接地電位となる接地配線とが絶縁層を間に挟んで形成された複数の線路を有する半導体回路であって、特性インピーダンスが前記線路よりも小さく、前記線路間に接続されて、電源電流を伝送させる線路素子を提供しているが、線路素子の性能である透過係数と反射係数を求める式は線路素子を集中定数素子と見なす簡略式で求めている。線路を集中定数で表すことは、電磁波理論または伝送線路理論に反している。
【００５３】
特許文献13は、線路素子のデカップリング有効周波数の最低周波数をf、波長をλ、線路の比誘電率をεとすると、線路長はλ／4／√ε以上必要であるので、該線路素子の実効線路長を長くすべきであり、かつ、線路素子の特性インピーダンスZcは0.3Ω以下にする必要があるとした上で、ポリシリコンパターニングして凹凸を形成した上に線路構造を形成する方法を提供しているが、半導体回路中の９割以上を占めるデータ信号の繰り返し周波数の下限は数Hzであることも多いという事実の存在にもかかわらず、最低周波数を上記数百MHz、または数＋GHzとする電磁波理論または伝送線路理論に基づく根拠は示されていない。
【００５４】
以上のように特許文献13のアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論または伝送線路理論に忠実でないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５５】
解決しようとする問題点の第１４は、特許文献14に関する。特許文献14は、アナログ−ディジタル変換回路あるいはディジタルアナログ変換回路を内蔵した半導体装置のように、アナログ回路ブロックとディジタル回路ブロックとを有する半導体装置において、アナログ回路ブロックおよびディジタル回路ブロックのいずれか少なくとも一方の周囲の一部もしくは全部を囲むように配置し、かつデカップリングコンデンサ一体型配線を構成する電源配線およびグランド配線の少なくとも一方を半導体基板に接続することによりデカップリングコンデンサ一体型ガードバンドを構成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５６】
解決しようとする問題点の第１５は、特許文献15に関する。特許文献15は、90nm世代以降の半導体装置における微細化と回路の大規模化や高周波化うチップ上の電源ノイズが指数関数的な増大を抑制するために、半導体基板と、前記半導体基板の通常セル領域において櫛形のパターンに形成されたゲート電極と、前記半導体基板の前記空き領域において櫛形のパターンに形成されたダミーゲート電極と、前記ダミーゲート電極の少なくとも一部と前記半導体基板の間の静電容量から前記半導体装置の電源のデカップリングキャパシタを構成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５７】
解決しようとする問題点の第１６は、特許文献16に関する。特許文献16は、半導体集積回路の高速化、高集積化が進んでいる。半導体集積回路の高速化、高集積化に伴う、電源電圧降下（IR-DROP）によるトランジスタの動作速度の低下、回路の動作周波数の低下、されには電源電圧が下がることによりノイズマージンが低下しデータのミスラッチ等による回路の誤動作等の問題を解決するために、容量値とリーク電流値が制御可能でかつ応答性のよいデカップリングコンデンサに関する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５８】
解決しようとする問題点の第１７は、特許文献17に関する。特許文献17は、プロセッサの負荷に応じて電源電圧と動作周波数を適応的に変化させる技術であるDVＳ(Dynamic Voltage
Scaling)技術に関し、外部から電源電圧変化させると、プロセッサチップ電源ピンに接続されている数十μＦ程度の比較的大きな外部デカップリング容量のために電源電圧の遷移時間が比較的長くなる（具体的には、数十μｓから数百μｓ程度）という不都合を改善するために、プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを選択する電源電圧決定手段を有する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００５９】
解決しようとする問題点の第１８は、特許文献18に関する。特許文献18は、半導体集積回路装置動作に伴う動的な電圧変動（動的IRドロップ）による動作不良を防止するための設計方法に関し、デカップリングコンデンサの挿入位置と容量を適正に調整するために行われている、IRドロップ解析、EMIシミュレーションによるLSI全域の検証と最適化作業における計算処理の高負荷と長期設計期間を改善するためのデカップリング素子の配置法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６０】
解決しようとする問題点の第１９は、特許文献19に関する。特許文献19は、半導体装置における高速化及び大規模化時の安定動作を確保するための半導体装置の高電位側電源配線と低電位側電源配線との間にデカップリング容量による電源ノイズの低減手法に関し、半導体装置内の単位エリア毎にデカップリング容量を確保しながら、デカップリング容量の配置作業を効率よく行い得るデカップリング容量の配置方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６１】
解決しようとする問題点の第２０は、特許文献20に関する。特許文献20は、半導体チップ上でのデカップリング技術に関し、入力電圧を降圧して内部負荷回路に供給する電圧レギュレータに加えて、入力電圧を、電圧レギュレータを通さずに内部負荷回路に供給するためのパススイッチをICチップに内蔵し、電圧レギュレータの構成として、負荷変動に対する応答速度を特別に速くできる回路方式を採用することにより、ICチップ内の内部負荷回路に生じる寄生容量程度の小さな容量値でもノイズ成分をバイパスすることができるようにする技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６２】
解決しようとする問題点の第２１は、特許文献21に関する。特許文献21は、従来よりも電気的ノイズを低減することを目的とする、半導体集積回路のレイアウト設計方法に関し、 ファンクションブロックの配置と空き地となっている領域にオンチップキャパシタを配置する際の効率的な手法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６３】
解決しようとする問題点の第２２は、特許文献22に関する。特許文献22は、デカップリングキャパシタの周波数特性を改善して電源ラインの電圧低下を抑制して安定させるとともに、デカップリングキャパシタ配置の面積効率の低下を抑制した半導体装置を提供することを目的とする、MOS構造を有するデカップリングキャパシタの構成方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ラインの電圧低下を効果的に抑制することは不可能であった。
【００６４】
解決しようとする問題点の第２３は、特許文献23に関する。特許文献23は、回路が密集した領域であっても、デカップリング容量値の確保が十分に行える半導体集積回路並びにその設計方法および製造方法を実現することを目的に、スタンダードセルライブラリ内に予め用意されたスタンダードセルに、スタンダードセルの機能を果たす素子以外にも、電源電位配線と接地電位配線に接続されたデカップリングキャパシタを含ませることによって、個々のスタンダードセルがデカップリングキャパシタを有しているので回路が密集した領域であってもデカップリング容量値の確保を十分に行うことの出来る技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６５】
解決しようとする問題点の第２４は、特許文献24に関する。特許文献24は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波、高速特性に優れた大きなデカップリング容量を形成できるようにすることを目的とし、多層配線の並走配線間容量を複数の配線層にわたって構成し、VDD、VSS配線を交互に接続することにより、大きなデカップリング容量をオンチップで作る方法を示している。しかしデカップリングに関するこのアイデアは、配線層配線シート抵抗値と配線間容量との時定数を充分小さくできるため十分に応答性に優れているとしていると評価しデカップリング容量の最大値を設定している点が電源デカップリング回路の構成条件に反する。また、このアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６６】
解決しようとする問題点の第２５は、特許文献25に関する。特許文献25は、CMOS LSIにおいて小さいチップ面積を維持しながら電源ノイズを抑制することを目的とし、ゲート電極が前記第１の接地配線に接続され、ソース・ドレイン拡散層が第１の電源配線に接続されたPチャネル型MOSトランジスタによって形成される第１のデカップリング容量とゲート電極が第１の電源配線に接続され、ソース・ドレイン拡散層が前記第１の接地配線に接続されたNチャネル型MOSトランジスタによって形成される第２のデカップリング容量を形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６７】
解決しようとする問題点の第２６は、特許文献26に関する。特許文献26は、微細化、高集積化によって深刻になってきている配線抵抗による電圧降下やノイズの影響を抑えるデカップリングコンデサをプロセス工程の追加、面積の増加させることなく生成することを目的とし、電源線又は接地線を配線する金属配線層を有する半導体集積回路において、幅広の配線パターン面にスロットを形成し、前記スロット内部に設けられた配線パターンを備え、前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６８】
解決しようとする問題点の第２７は、特許文献27に関する。特許文献27は、複数の機能セルを配置する集積回路において、ノイズによる誤動作を防止するために必要な量のデカップリング容量を確実に配置することを目的とし、予め機能セル毎に必要なデカップリング容量の値を算出しておき、算出した値のデカップリング容量の配置に必要な配置領域及び機能セルを有する仮想セルを作成し、仮想セルをチップ内に配置した後で、仮想セルの配置領域にデカップリング容量を配置することにより、必要な量のデカップリング容量を最適な位置に確実に配置することができ、デカップリング容量の不足に起因する配置の再実行を減少でき、また、チップ内に仮想セルを配置する場合に、仮想セルの配置が行いやすい集積回路のレイアウト方法、及びこのレイアウト方法をコンピュータに実行させるコンピュータプログラムを提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００６９】
解決しようとする問題点の第２８は、特許文献28に関する。特許文献28は、大規模集積回路（LSI）の内部において、トランジスタのオン・オフ動作によって電源幹線に生じる電位の“ゆれ”を抑えるために設けられるオンチップキャパシタの効果と回路の集積度を向上させることを目的とし、、LSIチップ内部の配線の下で且つこの配線の下方に位置する隣接する２つの配線間の領域にオンチップキャパシタを配置する。または、隣接する２つの配線間の領域でファンクションブロックよりも領域が小さいためにファンクションブロックを配置できない領域を合わせた領域にオンチップキャパシタを配置する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７０】
解決しようとする問題点の第２９は、特許文献29に関する。特許文献29は、デカップリング（decoupling）キャパシタによって半導体集積回路装置内の電源配線の延長に伴うインピーダンスの増加抑制、外部電源からの低周波雑音の影響低減、および内部回路を安定に動作させることを目的とし、絶縁膜を介して互いに対向する第１の電源配線及び第２の電源配線から成るキャパシタを半導体基板の裏面側の主面に設け、キャパシタを構成する第１の電源配線及び第２の電源配線の配線材料の種類、形状、層数などや、絶縁膜の材料の種類や膜厚を必要に応じて選択することにより、このキャパシタのキャパシタンスを所望の値に設定する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７１】
解決しようとする問題点の第３０は、特許文献30に関する。特許文献30は、層間絶縁膜中に近接する配線層を含む半導体装置において、ノイズなどの高周波による配線の電位の揺らぎを軽減して電位を安定に保持し、品質低下を防止することを目的とし、接地線及び電源線を、断面形状の長手方向が対向するように平行にしてそれぞれ層間絶縁膜中に配置し、接地線と電源線の対向する部分の面積を大きくする。これにより高周波のみを通すデカップリングコンデンサの役割を果す層間絶縁膜部分のインピーダンスを小さくし、電源線から層間絶縁膜部分を通って接地線へ流れる高周波を大きくすることによって、電源線から高周波が除去される度合を大きくする技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７２】
解決しようとする問題点の第３１は、特許文献31に関する。特許文献31は、特別な面積を必要とせず既存の領域のみでミカスタムLSIの電源ノイズを吸収することができるデカップリング容量を有する半導体集積回路装置を提供することを目的とし、セミカスタムLSIのユニットセルにおいて、電源／GND専用のＰ+アクティブ領域にかかるように多結晶シリコン層を配置してデカップリング容量を得ることにより、既存セミカスタムLSIの下地層である多結晶シリコン層を変更するのみで配線層に全く影響を与えず、かつ、今まで未使用であった空き領域を使用することによって、特に、既存セミカスタムLSIにとってデメリットにはならず大きなデカップリング容量を得ることができ、電源ノイズを抑えることができる技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７３】
解決しようとする問題点の第３２は、特許文献32に関する。特許文献32は、チップ上の複数のトランジスタの同時的なスイッチングに伴うノイズを低下させることを目的とし、オンチップ型の電源デカップリングコンデンサを、同時にスイッチングを行う複数のトランジスタの近傍に第１及び第２の電源導体の間に電気的に結合するように設け、それらのトランジスタに追加的な電荷を提供することによってノイズを低下させる技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７４】
解決しようとする問題点の第３３は、特許文献33に関する。特許文献33は、大規模集積回路（ＬＳＩ）の内部において、トランジスタのオン・オフ動作によって電源幹線に生じる電位の“ゆれ”を抑えるために設けられるオンチップキャパシタの効果と回路の集積度を向上させることを目的とし、ＬＳＩチップ内部の配線の下で且つこの配線の下方に位置する配線の隣接する２つの配線間の領域にオンチップキャパシタを配置、または、前記領域と、前記配線の隣接する２つの配線間の領域で且つ前記配線の隣接する２つの配線間の領域でファンクションブロックよりも領域が小さいためにファンクションブロックを配置できない領域を合わせた領域にオンチップキャパシタを配置する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７５】
解決しようとする問題点の第３４は、特許文献34に関する。特許文献34は、デカップリング・キャパシタンスを有する半導体デバイスとその製造方法を提供することを目的とし、、絶縁層上に第１のデバイス層を有する第１の回路領域と、第１の回路に隣接してウェル上に第２のデバイス層を有する第２の回路領域とを有し、前記第１の回路領域の絶縁層の下に注入層を注入し、それが第２の回路領域のウェルに接続される技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することは不可能であった。
【００７６】
解決しようとする問題点の第３５は、非特許文献2に関する。非特許文献2は、半導体LSIを中心とする電源分配回路の等価回路を、電流源とゲート容量で表されるインバータ、非動作状態にあるインバータの並列ゲート容量、オンチップデカップリングコンデンサ、ボンディングワイヤによるインダクタンス、及び、ボード上に搭載されるデカップリングコンデンサとで構成し、電圧変動を抑制するには、電流源が有する高調波毎の前記等価回路のインピーダンスと電流値の積が充分小さくなるように工夫するとともに、ボンディングワイヤによるインダクタンス（Lbond）とボード搭載デカップリングコンデンサ（Cext）とで構成されるロウパスフィルタを最適設計することが必要であり、もし共振が生じる場合はボンディングワイヤの線抵抗を利用することが有効であるとしている。この文献は、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することには有効でなかった。
【００７７】
解決しようとする問題点の第３５は、非特許文献3に関する。非特許文献3は、安定化電源モジュールは1kHz以下、大容量コンデンサは1kHzから1MHz、セラミックコンデンサは1MHzから数百MHzをカバーしていると考えらるが最近では数百MHｚ以上をカバーすることが必要になってきているので、SPICEを使用して、安定化電源モジュール、大容量コンデンサ、セラミックコンデンサを含む電源分配回路の特性解析を周波数軸で行いこれらの素子のインピーダンスの周波数特性を合成することによって、数百MHｚ以上をカバーするデカップリング回路の設計の効率化が図られるとしている。この文献では、配線または線路の電磁波理論に基づく特性を無視してコンデンサ素子の特性の合成を行っている。このアイデアは、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することに有効ではなかった。
【００７８】
解決しようとする問題点の第３６は、非特許文献5に関する。非特許文献5は、半導体LSIのスイッチング動作に伴う電源変動は、外部からの電荷供給が円滑に行われないために生じるという考え方に基づき、半導体LSIを搭載するボード上の一端から半導体LSIパッケージ上の一端までの電源分配回路のインピーダンスを、実用的に矩形と見なすことが出来る波形を回路に印加したとき、基本波が判っていれば、３次以上の高調波の振幅は次数分の一となるというフーリエ変換の考え方を適用して実験的に求める方法を提供しているが、半導体LSIのスイッチング動作に伴う電源電流を導体中の電荷によるものとする考え方は物理学に反するため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することに有効ではなかった。
【００７９】
解決しようとする問題点の第３７は、非特許文献６に関する。非特許文献６は、多層オンチップ電源分配回路をFDTD法により詳細に解析し、特にオンチップ電源分配回路のパワーグリッドのブランチコンデンサに注目したSPICEシミュレータに使用出来る精密な回路モデルを提供しているが、本文献では集中定数回路モデルを使用し、半導体LSIのスイッチング動作に伴う電源変動は外部からの電荷供給が円滑に行われないために生じるとするアイデアに基づいている。この文献での電流の考え方が物理学に反する他、半導体内の高速スイッチングトランジスタを接続する電気配線に関する基礎理論である電磁波理論に基づいていないため、半導体集積回路の動作に基づく電源ノイズを効果的に抑制することに有効ではなかった。
【００８０】
アナログ回路は、回路状態の変化が比較的緩やかで始まりと終わりが明確でないことが多い。従って、特に低周波アナログ回路の設計においては、マックスウエルが確立した線形電磁波理論を適用ぜす、回路状態を定常状態（回路からの電磁放射が無いと考えられる状態；steady state  またはground state）とみなして集中定数理論またはその基本である静電磁気理論を適用しても実用時に問題を発生することはほとんど無かった。
【００８１】
これに対してディジタル回路は状態の変化はスイッチで行われ非常に急激である。例えば70nmテクノロジノードの半導体集積回路内のオンチップインバータは約1.6psという非常に短い時間で配線の電圧をゼロから電源電圧の間でスイッチングしている。このように急激なスイッチングは当然ながら大きな電磁波を励起する。しかし、アナログ回路の場合と異なりディジタル回路における状態の変化の始まりと終わりは明確である。
【００８２】
以上のようにアナログ回路とディジタル回路は電磁現象の観点での挙動は大きく異なるのであるが、ディジタル回路で構成される半導体集積回路内の配線の設計や解析には、従来からアナログ回路の代表的な設計理論である集中定数回路理論が使用されて来ているが、
これは、従来から、半導体集積回路内のディジタル信号がひずみ波であると信じられて来たことに原因がある。
【００８３】
フーリエ変換法によると、ひずみ波は多くの高調波から構成されている。高調波は正弦波であるので、高調波毎に配線上の信号を解析し、その結果を加算すればディジタル信号の解析が可能である。アナログ回路が扱う信号は連続した正弦波であり、正弦波に対して大きく歪んでいるディジタル波も、フーリエ変換を施すと元のディジタルはに対して比較的振幅の小さい多数の正弦波に分解することが出来る。ディジタル回路の挙動を個々の正弦波について解析する手法にはアナログ回路に関する理論が問題なく使用できると考えられてきた。
【００８４】
フーリエ変換法は、ディジタル回路の設計や解析に、従来のアナログ回路に関する理論を適用する道を開いているが、フーリエ変換法は演算手法を提供しているだけで、ディジタル回路内発生している電磁現象を説明するのは電磁波理論であり、双方は理論的に全く関係がない。
【００８５】
半導体集積回路内のディジタル回路の設計や解析においては、前記アナログ回路に関する理論をさらに簡略化し、配線のインダクタンスを無視して抵抗と配線間のコンデンサのみとみなす手法が採用されている。フーリエ変換して得られる実用上の最大高調波の波長に対して配線の長さが充分小さければ、従来の線形電磁波理論に基づく電磁界シミュレーション結果によると、配線に関する回路定数を集中定数にし、さらにインダクタンスを省略しても、シミュレーション結果にほとんど差異がみられないということが根拠となっている。
【００８６】
最近の高性能半導体集積回路内の配線の数は高集積化に伴い１０億(109)本を超える膨大な数に達しているために、前記回路定数の省略はやむを得ないという事情がある。特にオンチップ電源分配回路は、半導体集積回路中の動作中の全てのインバータのスイッチング動作の影響を受ける。従って、オンチップ電源分配回路の設計や解析を従来の線形電磁波理論に基づいて行うことは、高性能コンピュータを用いても不可能である。
【課題を解決するための手段】
【００８７】
上記課題を解決するため、請求項1記載の発明は、半導体集積回路に係り、半導体LSIチップと、該半導体LSIチップを内蔵する半導体LSIパッケージと、前記半導体LSIチップ上に形成される素子と、前記素子の間を相互に接続する金属配線と、前記素子と前記半導体LSIパッケージとの間を相互に接続する金属配線とで構成される金属配線部を有する半導体集積回路において、前記金属配線部の電磁気的特性が、前記半導体LSIチップ上に形成されるPチャネルMOS
トランジスタまたは前記半導体LSIチップ上に形成されるオンチップインバータが励起する非線形波動の一種である孤立電磁波の挙動、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波の挙動によって決定されることを特徴としている。
【００８８】
また、請求項２記載の発明は、半導体集積回路に係り、請求項１記載の半導体集積回路において、前記金属配線部の一部を構成するオンチップ電源分配回路が複数の電源配線層で構成され、該電源配線層が正極導体、負極導体およびこれらの導体に挟まれる絶縁膜とで形成される伝送線路構造である電源線路から構成されることを特徴としている。
【００８９】
また、請求項３記載の発明は、半導体集積回路に係り、請求項１から請求項２記載の半導体集積回路において、前記オンチップ電源分配回路の層のそれぞれには等しい幅の前記電源線路が等しい間隔で平行に、かつ前記正極導体と前記負極導体が交互に層の表面に露出するように配置され、隣接する前記オンチップ電源分配回路の層の前記電源線路は直交するように配置され、前記オンチップ電源分配回路中の前記電源線路の直交点にある層間の前記正極用導体同士および前記負極導体同士がそれぞれ対面する箇所において、一つ以上の金属配線によって相互接続されることを特徴としている。
【００９０】
また、請求項４記載の発明は、半導体集積回路に係り、請求項１から請求項３記載の半導体集積回路において、前記電源線路の正極導体、負極導体およびこれらの導体に挟まれる絶縁膜の厚さは全ての層において等しく、前記電源線路の幅は前記半導体LSIチップに最も近い層が最も狭く前記半導体LSIチップから最も遠い層が最も広くなるように構成されるオンチップ電源分配回路を有することを特徴としている。
【００９１】
また、請求項５記載の発明は、半導体集積回路に係り、請求項１から請求項４記載の半導体集積回路において、前記オンチップ電源分配回路が異なる電位を含んでいる場合は、グランド電位ではない前記正極導体または前記負極導体が異なる電位毎に分離されていることを特徴としている。
【００９２】
また、請求項６の記載の発明は、半導体集積回路に係り、請求項１から請求項５記載の半導体集積回路において、前記半導体LSIチップに近い一つ以上の前記オンチップ電源分配回路の層内に配置されるグランド電位ではない前記正極導体または前記負極導体が、クロックに同期して動作するディジタル回路のグループ、クロックに対して非同期で動作するディジタル回路のグループ、およびアナログ回路のグループの単位で分離されるオンチップ電源分配回路を有することを特徴としている。
【００９３】
また、請求項７の記載の発明は、半導体集積回路に係り、請求項１から請求項６記載の半導体集積回路において、前記半導体LSIチップに近い一つ以上の前記オンチップ電源分配回路の層内に配置されるグランド電位ではない前記正極導体または前記負極導体が、クロックに同期して動作するディジタル回路のグループ内の一つのクロックドライバを共有するディジタル回路のグループの単位で分離されるオンチップ電源分配回路を有することを特徴としている。
【００９４】
また、請求項８記載の発明は、半導体集積回路に係り、請求項１から請求項７記載の半導体集積回路において、分離されている前記オンチップ電源分配回路と分離されていない前記電源分配回路間を前記金属配線で接続する場合は、分離されていない前記電源分配回路の前記正極導体または前記負極導体上での、分離されている二つ以上の前記オンチップ電源分配回路のグランド電位ではない前記正極導体または前記負極導体間と接続するための前記金属配線との接続点が、分離されている二つ以上の前記オンチップ電源分配回路の間で少なくとも0.1mmの間隔を有しているオンチップ電源分配回路を有することを特徴としている。
【００９５】
また、請求項９記載の発明は、半導体集積回路に係り、請求項１から請求項８記載の半導体集積回路において、前記電源線路の特性インピーダンス値が、前記PチャネルMOS トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて、50Ω以下または前記前記金属配線層を構成する配線の特性インピーダンスの最小値の1/2以下のいずれかであるオンチップ電源分配回路を有することを特徴としている。
【００９６】
また、請求項１０記載の発明は、半導体集積回路に係り、請求項１から請求項９記載の半導体集積回路において、前記電源線路を構成する絶縁膜の誘電体損失（以下tanδ）値が0.01以上、または該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴としている。
【００９７】
また、請求項１１記載の発明は、半導体集積回路に係り、請求項１から請求項１０記載の半導体集積回路において、前記電源線路が正極導体、負極導体およびこれらの導体間に積層して形成される絶縁膜と半導体膜とで構成され、該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたは前記オンチップインバータが励起する非線形波動の一種である孤立電磁波、または、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴としている。
【００９８】
また、請求項１２記載の発明は、半導体集積回路に係り、請求項１から請求項１１記載の半導体集積回路において、前記電源線路が正極導体、負極導体およびこれらの導体間に積層して形成される絶縁膜と金属微粒子を含有する誘電体膜とで構成され、該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を経由して波源を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOSトランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて-10dB以下であるオンチップ電源分配回路を有することを特徴としている。
【００９９】
また、請求項１３記載の発明は、半導体集積回路に係り、請求項１から請求項１２記載の半導体集積回路において、前記電源線路を構成する前記絶縁膜は正極導体または負極導体の表面に形成する金属酸化皮膜であって、前記電源線路を構成する前記半導体膜は加熱によって容易に分離する酸素分子を豊富に有している無機材料または有機材料の微粒子を含有することを特徴としている。
【０１００】
また、請求項１４記載の発明は、半導体集積回路に係り、請求項１から請求項１３記載の半導体集積回路において、前記電源線路を構成する前記絶縁膜は正極導体または負極導体の表面に形成する金属酸化皮膜であって、前記電源線路を構成する前記金属微粒子を含有する誘電体膜は、加熱によって容易に分離する酸素分子を比較的豊富に有している無機材料または有機材料の微粒子と金属微粒子を含有することを特徴としている。
【発明の効果】
【０１０１】
前述のような、半導体集積回路内のディジタル回路の設計や解析における、前記アナログ回路に関する理論をさらに簡略化し配線のインダクタンスを無視して抵抗と配線間のコンデンサのみとみなす手法を放置すると、深刻化してきている電源ノイズ問題をはじめとする半導体集積回路内やその外部で電磁干渉問題を解決することは全く不可能である。しかしこの問題の解決に有効な線形電磁波理論の適用も、前述のように回路規模の観点から全く不可能である
【０１０２】
このような状況を打破し、電磁ノイズ問題や電磁干渉問題を解決すべく導入したのが非線形波動理論である。非線形波動理論が最初に実用化されたのは1965年のZabuskyとKruskalによる熱伝導解析への応用であり、現在までに多くの実用化例が報告されているが電磁波に対する適用例は無い。非線形波動理論をディジタル回路に適用するために開発した孤立電磁波コンセプトは本発明の基礎であって、その応用の一つが本発明に係る半導体集積回路である。電磁波理論の適用が実用上不可能であったディジタル回路を内蔵する半導体集積回路内のオンチップ電源分配回路の設計や解析が、孤立電磁波コンセプトにより可能となる。
【０１０３】
非特許文献4によると、半導体集積回路内のオンチップインバータは、スイッチングの瞬間に非線形波動またはソリトンの一種である孤立電磁波を励起する。孤立電磁波の発生メカニズムは未解明であるが、半導体のスイッチングによる孤立電磁波の励起メカニズムは、1834年にJohn Scott Russell がソリトンを発見する際に行った種々の実験の内の水を貯めた水門（ゲート）を急に開くことによって生じたソリトンの発生メカニズムや、ソリトンの一種であると確認されている津波の生成過程に極めて類似している。
【０１０４】
非特許文献4によると、孤立電磁波の時間軸または距離軸上の振幅波形は、オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数または前記オンチップインバータが励起する孤立電磁波を印加したときの正弦波の半波に近似している。スイッチング波形の立ち上がり時間で決まるとされる実効周波数（significant
frequency）の考え方を引用すると、前記近似の確かさ（accuracy）は、92％以上と見込まれる。
【０１０５】
非特許文献4によると、オンチップインバータが、直流電源供給のための伝送線路（電源線路）と、信号を伝送するための伝送線路（信号線路）の間に接続されている一般的な状態において、オンチップインバータが電源線路と信号線路を遮断状態（オフ）から接続状態（オン）またはオンからオフにスイッチングすると、スイッチングの時間内にお互い逆極性の孤立電磁波が、電源線路および信号線路に向けて励起される。
【０１０６】
オンチップインバータがオフからオンにスイッチングする瞬間に、オンチップインバータが電源線路と信号線路を接続した点の電位が前記直流電源の電圧を電源線路と信号線路の特性インピーダンス分割した値になる。従って、電源線路には電圧を分割電圧まで下げる極性の孤立電磁波が、信号線路には電圧を分割電圧まで上げる極性の孤立電磁波がそれぞれ同時に励起され、、線形電磁波理論に従い、互いにその振幅ベクトルが直交する孤立電界波と孤立磁界波を伴って伝送線路上を進行する。
【０１０７】
図1は、孤立電磁波の挙動を解析するための、オンチップインバータに関する等価回路の一例である。図1において、電源5に接続された特性インピーダンスZ0の伝送線路（線路）4の途中にオンチップインバータ1が接続されており、線路4は抵抗6で整合終端されている。オンチップインバータ1は、PチャネルMOS
トランジスタ2とNチャネルMOS トランジスタ3によるコンプリメンタリー回路であり、一般にスイッチング性能はPチャネルMOS トランジスタ2 の性能に依存する。
【０１０８】
図1において、オンチップインバータ1のオン状態とは、オンチップインバータ1中のPチャネルMOSトランジスタ2がオンでNチャネルMOSトランジスタ3がオフの状態であり、オンチップインバータ1のオフ状態はその逆である。電磁波理論に従うと、線路を進行するTEM波に関する磁界と電流の関係および電界と電位の関係は、式(2)および式(3)でそれぞれ表される。
【０１０９】
図2は、オンチップインバータ1がオン時の電源5側の線路の電位波形17と、式(3)の関係から求めた電源5に向かう電源側の線路上の電界波形16であり、図3は整合終端抵抗6側の線路の電位波形19と、式(3)の関係から求めた電源5に向かう電源側の線路上の電界波形16である。
【０１１０】
このように、オンチップインバータ1のスイッチングによって生じる電界の波形は、図2および図3のように、およそ1/πτの周波数を有する正弦波の半波に近似出来る。電磁波理論に従うと、線路上での電位（電界）または電流（磁界）の変化は電磁波を励起するが、オンチップインバータ1がスイッチング動作に伴って励起する電磁波は、図2および図3のように孤立電磁波となる。
【０１１１】
図1において、オンチップインバータ１がオンすると、図1中のA点とB点の電位は等しくE/2[V]となる。従って、オンチップインバータ１によって励起されたお互い逆極性を有する信号線路上の孤立電界波18と電源側の線路上の孤立電界波16は、整合終端Rの方向には電位を0[V]からE/2[V]に上昇させつつ、電源5の方向にはE
[V]から E/2[V]に電位を降下させつつ、線路4を構成する絶縁体中を準光速で進行する。
【０１１２】
図2中に示すλsは、孤立電磁波の波長の定義であって、次式で表される。
【数１０】
2009252752.tif 000012
【０１１３】
式(10)から、70nmテクノロジノード時のtsは2.8ps、λs
は、比誘電率を3.2とすると0.42mmとなる。波長λsを有する孤立電磁波は、電磁波理論に従い、孤立電界波と、これに進行方向に対して直交する孤立磁界波で構成される。なお、この２つの孤立波は、振幅は異なるが幅は同じである。線路上を孤立電磁波が進行すると、式(3)で求められる孤立した電流が線路上の任意の一点で観測される。
【０１１４】
物理学と電磁波理論に従うと、活性状態（exited states）にあるスイッチング回路には、導体中の電荷による静的エネルギー伝送と、絶縁体中を進行する孤立電磁波による動的エネルギー伝送が併存していると考えることが出来る。
【０１１５】
図4は、電源線路を低インピーダンス線路にした時のオンチップインバータに関する等価回路の一例である。図4において、オンチップインバータ1に電源用の低インピーダンス線路7と信号線路8が接続されており、信号線路8は抵抗6で整合終端された上で他のオンチップインバータ11に接続されている。低インピーダンス線路7の特性インピーダンス(ZL)は信号線路8の特性インピーダンス
(ZS) の1/100である。低インピーダンス線路7は端子インピーダンスがほぼZLに等しい電源5に接続されている。
【０１１６】
図5は、図4の電源側の線路である低インピーダンス線路７上を進行するAp の振幅を有する孤立電界波16と低インピーダンス線路7の電位波形17を示しており、図6は、図4の信号線路8上を進行するAp
の振幅を有する孤立電界波18と信号線路8の電位波形19を示している。
【０１１７】
図4の点Aと点Bの電位は、オンチップインバータ1がオンになる瞬間に低インピーダンス線路7と信号線路8の特性インピーダンスで分圧されて0.99E[V]となる。孤立電磁波コンセプトによると、抵抗6に向かう孤立電界波18は、信号線路8の電位を0[V]から0.99E[V]まで上昇させつつ進行する。
【０１１８】
電源5に向かう電源側の線路上の孤立電界波16は、低インピーダンス線路７の電位をE[V]から0.99E[V]に降下させつつ進行する。電位を下げる時のエネルギーは同じ電位だけ上げるときのエネルギーよりも大きく、本例における電源5に向かう電源側の線路上の孤立電界波16の振幅は、抵抗6に向かう孤立電界波18の振幅の0.14倍となる。
【０１１９】
図5および図6の電源側の線路上の孤立電界波16と信号線路上の孤立電界波18は、低インピーダンス線路７の特性インピーダンスに整合している電源5と信号線路8の特性インピーダンスに整合している抵抗6に達すると吸収されて消費される。最終的な信号線路9の電位値は、通信を行うに十分な値であるので問題ない。
【０１２０】
実際の電源5は、抵抗6と異なり、多くの素子や配線から構成されており、商用電源に接続されることが多い。又、電源5は電源分配回路とともに膨大な数のオンチップインバータに対して共用され、電源分配回路は共用のネットワークを構成している。従って、電源分配回路上の孤立電磁波は、何らかの形で消滅するまでの間、半導体集積回路内やボード内でEMI問題を引き起こすと共に、装置の外部に比較的大きなレベルの電磁波を放射させる可能性が高い。
【０１２１】
電力P[W]を有する電磁波が機器から放射された時の距離r[m]の点での電界強度Eは、IEC CISPR 16-2 edition 1.2に示されている次式から求められる。
【数１１】
2009252752.tif 000013
【０１２２】
図4の回路が半導体集積回路中の全てのインバータに使用されていると仮定し、半導体集積回路中の全てのオンチップインバータの消費電力を100Wとし、そのうちの電源に向かうエネルギー（0.14の二乗：約2%）の1%が大気中に放射され、そのうちの0.1%が共振により230MHzから1GHzの間の1つの周波数の線形電磁波に集中すると仮定すると、そのエネルギーは20μWとなる。20μWの電力(p)を有する電磁波が機器から放射されたときの10mの距離(r)での電界強度(E)は式(11)から、3.1mV/m
又は69.9dBμV/m となる。
【０１２３】
この値はVCCI（CISPR） 規格のクラスAの許容値を22dB、クラスBの許容値を32dB上回るので、ボード上および装置で従来並の厳重なEMI対策が必要である。ただし、オンチップ電源分配回路の全てが線路構造であれば、半導体集積回路内での電磁干渉問題はほとんど発生しない。
【０１２４】
伝送線路理論によれば、線路から特性インピーダンスの異なる損失線路に信号を注入したときの透過係数(S21)は、式(7)で表される。
【０１２５】
図７は、オンチップ電源分配回路を低インピーダンス損失線路10で構成したときのオンチップインバータに関する電磁波等価回路の一例である。図7において、インターコネクト電源線路9と信号線路8の特性インピーダンスは等しく200Ωとしている。インターコネクト電源線路9の長さはlIでありその他は図３と同じである。
【０１２６】
低インピーダンス損失線路10の特性インピーダンスを0.1Ω、200GHzにおける長さ1mmのときの透過係数S21を-87.2dBとし、図7の回路が半導体集積回路中の全てのインバータに使用されていると仮定し、半導体集積回路の消費電力を100Wとすると、低インピーダンス損失線路7を透過して電源５に向かうエネルギーは4.6μWとなる。図4の場合より一桁多い10%が大気中に放射され、図４の場合より一桁多い1%が、共振により230MHzから1GHzの間の1つの周波数の線形電磁波に集中すると仮定すると、そのエネルギーは4.6nWとなる。
【０１２７】
この量の線形電磁波がアンテナから放射されたときの10mの距離での電界強度Eは、式(11)から33.5dBμV/mとなる。この値はVCCI（CISPR） 規格のクラスAの許容値を13.5dB、クラスBの許容値を3.5dB下回るので、電願分配回路が関係する電磁干渉問題はほぼ解消されると考えられる。
【０１２８】
図7において、信号線路8の長さはインターコネクト電源線路9の長さに比べて非常に長いと仮定する。オンチップインバータ1がτの時間でオフからオンに変化すると、インターコネクト電源線路9と信号線路8に向けて孤立電磁波が励起される。このときの電位及び孤立電界波の波形は、図2および図3と同様である。
【０１２９】
図７において、信号線路8上の孤立電界波18は、信号線路8の電位をE/2[V]に上昇させつつ進行する。一方、インターコネクト電源線路9上の孤立電界波は、低インピーダンス損失線路10に向かってIPLの電位をE/2[V]だけ降下させつつ進行し、低インピーダンス損失線路10との接続点Cで反射する。電源線路で反射して来た信号線路上の孤立電界波20は、低インピーダンス損失線路10の特性インピーダンスがインターコネクト電源線路9に比べて非常に低いため、逆極性となってインターコネクト電源線路9の電位をE/2[V]だけ上昇させつつオンチップインバータ1に向かって進行する。
【０１３０】
電源線路で反射して来た信号線路上の孤立電界波20がオンチップインバータ1に到達した時点でオンチップインバータ1がオンを維持していれば、電源線路で反射して来た信号線路上の孤立電界波20はオンチップインバータ1中のPチャネルMOS
トランジスタ2を通過して信号線路8に入り、信号線路8の電位をさらにE/2[V]だけ上昇させつつ、先に進む信号線路に向けて励起された孤立電界波18を追いかける。
【０１３１】
図8は、インターコネクト電源線路9の長さがλs/2のときの、信号線路8上の信号線路に向けて励起された孤立電界波18と電源線路で反射して来た信号線路上の孤立電界波20と、信号線路8の電位波形19を示す。図9は、インターコネクト電源線路9の長さがλsのときの、信号線路8上の信号線路に向けて励起された孤立電界波18と電源線路で反射して来た信号線路上の孤立電界波20と、信号線路8の電位波形19を示す。
【０１３２】
図8および図9の波形を解析すると、信号線路上の電位の上昇時間(tr)がインターコネクト電源線路9の長さ(lI)に依存していることが判る。信号電位の上昇時間(tr)と孤立電磁波の波長に対応する時間（ts）との比であるNは、インターコネクト電源線路の長さ(lI)と孤立電磁波の波長（λs）とから決まり、次式で表される。
【数１２】
2009252752.tif 000014
【０１３３】
70nm
のテクノロジノードにおいてNが57.3 のときの インターコネクト電源線路9の長さを式(12)から求めると11.8mmとなる。この値は高性能半導体集積回路のチップサイズにほぼ等しい。Nが57.3 のときの信号電位の上昇時間(tr)は式(12)から143.8psとなる。降下時間はインターコネクト電源線路8の長さとは関係無く2.5psである。この結果、オンチップインバータの最高周波数は6.8GHzとなる。この値は、ITRSに示されている高性能半導体集積回路の70nm
テクノロジノードにおけるオンチップクロック周波数に等しい。
【０１３４】
以上の結果から、MPUを含む半導体集積回路の最高スイッチング周波数すなわち最大クロック周波数は、インバータから比較的インピーダンスの低いボード上の半導体集積回路の電源端子までの、インターコネクト中の電源配線の長さに依存している可能性が高い。
【０１３５】
本発明を適用すれば、低インピーダンス損失線路とオンチップインバータを接続するためのインターコネクト中の電源配線の長さを100μm 以下とすることが出来る。この場合、70nm TN時の半導体集積回路のクロック周波数を、インバータの最高周波数である200GHz付近まで高めることが出来るとともに、半導体集積回路内、半導体集積回路パッケージ内またはボード内での高速信号伝送が可能となる。
【０１３６】
また、半導体集積回路に本発明を適用すると、トランジスタまたはオンチップインバータが励起する孤立電磁波のほとんどを信号として使用出来るため半導体集積回路の消費電力を低減させることが出来る。
【０１３７】
また、半導体集積回路に本発明を適用すると、前記オンチップインバータが励起する孤立電磁波は、クロックに同期して動作するディジタル回路のグループ、クロックとは非同期で動作するディジタル回路のグループ、およびアナログ回路のグループ、またはクロックに同期して動作するディジタル回路のグループ内の一つのクロックドライバを共有するディジタル回路のグループ間にほとんど漏洩しないため、半導体集積回路内、半導体集積回路パッケージ内、ボード内、装置内、および装置外部での電磁干渉が大幅に抑圧される。また、半導体集積回路のチップ上でのアナログ回路とディジタル回路の混在が可能になる。
【０１３８】
また、半導体集積回路に本発明を適用すると、半導体集積回路内、半導体集積回路パッケージ内、ボード内に使用されているコンデンサを始めとするデカップリング素子や、EMC対策用素子のほとんどが不要となる。
【０１３９】
また、本発明の基礎である孤立電磁波コンセプトを半導体集積回路に適用すると、孤立電磁波は高調波を含まないので、孤立電磁波の解析モデルがコンピュータのライブラリに登録されていれば、比較的簡単に回路の挙動を解析し設計に活用することが出来る。回路上の電界と電圧、磁界と電流の関係は比較的簡単な式で表されるので、孤立電磁波コンセプトを適用すると、ディジタル回路設計者が、従来、信号波形の上昇部または下降部のみに注目していたのとほとんど変わらない方法で、電磁波理論に基づく高精度の設計、解析が可能となる。
【０１４０】
孤立電磁波のアナライジングがモデル開発されコンピュータのライブラリに登録されるまでは、半導体LSIチップ上に形成されるPチャネルMOS
トランジスタまたは前記半導体LSIチップ上に形成されるオンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波によって、92%以上の確かさで設計や解析を行うことが出来る。なお、一つの正弦波は高調波を含まない。
【発明を実施するための最良の形態】
【０１４１】
以下、本発明に係る半導体集積回路の最良の実施形態について、図面を参照して詳細に説明する。
【０１４２】
（実施の形態１）
図10は、本発明に係るオンチップ電源分配回路の平面構造の一例である。
【０１４３】
図10において、半導体集積回路に含まれる金属配線部の一部を構成するオンチップ電源分配回路が複数の電源配線（21−27）によって層状に構成されている。
【０１４４】
オンチップ電源分配回路は、オンチップ電源分配回路の層のそれぞれには等しい幅の前記電源線路が等しい間隔で平行に、かつ正極導体と負極導体が交互に層の表面に露出するように配置され、隣接するオンチップ電源分配回路の層の電源線路は直交するように配置され、オンチップ電源分配回路中の電源線路の直交点にある層間の正極用導体同士および負極導体同士がそれぞれ対面する箇所において、一つ以上の金属配線によって相互接続されている。また前記電源線路の正極導体、負極導体およびこれらの導体に挟まれる絶縁膜の厚さは全ての層において等しく、前記電源線路の幅は前記半導体LSIチップに最も近い層が最も狭く前記半導体LSIチップから最も遠い層が最も広くなるように構成されている。
【０１４５】
本実施例において、図10に示す前記電源線路の正極導体、負極導体およびこれらの導体に挟まれる絶縁膜の厚さは全ての層において等しく、本実施例においては、前記電源線路の幅は前記チップに最も近い層が最も小さく前記チップから最も遠い層が最も大きくなるように構成されている。
【０１４６】
前記チップに最も近い層の電源線路の特性インピーダンス値は、PチャネルMOS トランジスタまたはオンチップインバータが励起する非線形波動の一種である孤立電磁波、または、PチャネルMOSトランジスタまたはオンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波を印加したときにおいて、50Ω以下または前記金属配線層を構成する配線の特性インピーダンスの最小値の1/2以下のいずれかであり、本実施例においては、前記チップから遠くにある層の電源線路の特性インピーダンスは、近くにある層より低い値である。
【０１４７】
本実施例において、図10に示す前記オンチップ電源分配回路が異なる電位を含んでいる場合は、グランド電位ではない前記正極導体または前記負極導体が異なる電位毎に分離されている。
【０１４８】
図11は、オンチップ電源分配回路のパッド28の構造の一例である。図2において、前記オンチップ電源分配回路の最上層に配置された電源線路の正極導体および負極導体の表面にパッド28が形成され、前記正極導体上のパッドと半導体LSIパッケージの正電極、および前記負極導体上のパッドと半導体LSIパッケージの負電極との間がそれぞれ金属配線で接続される。該金属配線は伝送線路構造である必要はない
【０１４９】
図12は、図11のオンチップ電源分配回路の構造をA-A’から見た断面図を示している。図13は、図11のオンチップ電源分配回路の構造をB-B’から見た断面図を示している。オンチップ電源分配回路中の電源線路の直交点において層間で対面する正極用導体同士および前記負極導体同士が、ビア29でそれぞれ接続されている。また、最下層の電源線路の正極導体の一点と前記チップ上に形成される素子の正電極、および最下層の電源線路の負極導体の一点と前記チップ上に形成される素子の負電極との間がそれぞれ、金属配線部に設けられるビアで接続される。
【０１５０】
（実施の形態２）
図14は、オンチップ電源分配回路の平面構造の他の一例である。
【０１５１】
図14において、水平方向第１層電源線路21、22および垂直方向第２層電源線路23、24の正極導体が、クロックに同期して動作するディジタル回路のグループ、クロックに対して非同期で動作するディジタル回路のグループ、およびアナログ回路のグループの単位で分離されている。
【０１５２】
図15は、図14のオンチップ電源分配回路の構造をA-A’から見た断面図を示している。図16は、図14のオンチップ電源分配回路の構造をB-B’から見た断面図を示している。図15および図16に示すように、分離されている水平方向第１層電源線路21、22および垂直方向第２層電源線路23、24の正極導体と、分離されていない水平方向第３層電源線路25、26および垂直方向第４層電源線路27の正極導体は、ビア29で接続されている。
【０１５３】
本実施例において、分離されている水平方向第１層電源線路21、22および垂直方向第２層電源線路23、24の正極導体と、他の分離されている水平方向第１層電源線路21、22および垂直方向第２層電源線路23、24の正極導体は、分離されていない水平方向第３層電源線路25、26および垂直方向第４層電源線路27の正極導体上で、少なくとも0.1mmの間隔を確保してビア29で接続されている。
【０１５４】
図17は、オンチップ電源分配回路を構成する電源線路の構造の一例であり、正極導体31、負極導体32、および絶縁膜33とから構成されている。
【０１５５】
図17に示す絶縁膜33は、誘電体損失（以下tanδ）値が0.01以上、または該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたはオンチップインバータが励起する孤立電磁波または、前記PチャネルMOS トランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波を有する一つの正弦波を印加したときにおいて-10dB以下となるような特性を有する。
【０１５６】
図18は、オンチップ電源分配回路を構成する電源線路の構造の他の一例であり、正極導体31、負極導体32、絶縁膜33、および半導体膜または金属微粒子を豊富に含有する誘電体膜34とから構成されている。
【０１５７】
図18に示す半導体膜または金属微粒子を含有する誘電体膜34は、該電源線路の伝搬定数中の減衰定数（α）が100以上、または前記低インピーダンス損失線路に該低インピーダンス損失線路と同一の特性インピーダンス値を有する無損失線路を接続したときの該低インピーダンス損失線路の1mmあたりの透過係数（S21）値が、前記PチャネルMOS
トランジスタまたはオンチップインバータが励起する孤立電磁波または、前記PチャネルMOS トランジスタまたは前記オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波を有する一つの正弦波を印加したときにおいて-10dB以下となるような特性を有する。
【０１５８】
図18において、電源線路を構成する前記絶縁膜33は正極導体31または負極導体32の表面に形成する金属酸化皮膜であって、半導体膜または金属微粒子を含有する誘電体膜34は加熱によって容易に分離する酸素分子を比較的豊富に有する無機材料または有機材料の微粒子を含有している。
【０１５９】
（実施の形態３）
図19は、オンチップ電源分配回路の構造の設計の一例である。
【０１６０】
図19において、水平方向第１層電源線路21、22の幅W1および垂直方向第２層電源線路23、24の幅W2が3μm、垂直方向第３層電源線路25、26の幅W3が6μm、垂直方向第４層電源線路27の幅W4が250μm、水平方向第１層電源線路21、22および垂直方向第２層電源線路23、24のピッチP1が60μm、垂直方向第３層電源線路25、26のピッチP2が120μm、垂直方向第４層電源線路27のピッチP4が500μmとする。
【０１６１】
図20は、電源線路の構造の設計の一例である。図20において、正極導体31および負極導体32の厚さをt、絶縁膜33の厚さをh 、絶縁膜の比誘電率をεrとし、前記オンチップ電源分配回路を構成する電源線路の全ての導体厚さtを0.5μm、絶縁膜厚さhを100nm、絶縁膜の比誘電率εrを3、前記絶縁膜の誘電体損tanδを0.4とし、電源線路の設計には、70nmテクノロジノードのオンチップインバータが励起する孤立電磁波の作用を前記オンチップインバータ中のPチャネルMOS FETのゲート遅延時間に円周率を掛けた値の逆数として求められる200GHzの周波数を有する正弦波を使用する代替法を使用している。
【０１６２】
70nmテクノロジノードのオンチップインバータが励起する孤立電磁波が前記水平方向第１層電源線路および前記垂直方向第２層電源線路を進行する時の減衰定数αは、式(8)および式(9)から1.26×103となる。このときの前記水平方向第１層電源線路21、22および前記垂直方向第２層電源線路23、24の特性インピーダンスは約7Ωであり、前記水平方向第１層電源線路21、22または前記垂直方向第２層電源線路23、24と前記オンチップインバータ間を接続する金属配線の特性インピーダンスを200Ωとした時の、長さ1mmの前記水平方向第１層電源線路21、22および前記垂直方向第２層電源線路23、24の透過係数S21は、式(6)および式(7)から約-23dBとなる。
【０１６３】
70nmテクノロジノードのオンチップインバータが励起する孤立電磁波が水平方向第３層電源線路25、26を進行する時の減衰定数αは、式(8)および式(9)から1.34×103となる。このときの記水平方向第３層電源線路25、26の特性インピーダンスは約3.6Ωであり、水平方向第１層電源線路21、22または垂直方向第２層電源線路23、24と水平方向第３層電源線路25、26を接続したときの、長さ1mmの水平方向第３層電源線路25、26の透過係数S21は、式(6)および式(7)から約-12dBとなる。
【０１６４】
70nmテクノロジノードのオンチップインバータが励起する孤立電磁波が水平方向第４層電源線路27を進行する時の減衰定数αは、式(8)および式(9)から1.42×103となる。このときの水平方向第４層電源線路27の特性インピーダンスは約0.09Ωであり、水平方向第３層電源線路25、26と水平方向第４層電源線路27を接続したときの、長さ1mmの水平方向第４層電源線路27の透過係数S21は、式(6)および式(7)から約-23dBとなる。
【０１６５】
前記オンチップインバータと半導体LSIパッケージとの接続を前記水平方向第１層電源線路21、22または前記垂直方向第２層電源線路23、24、前記水平方向第３層電源線路25、26、および前記水平方向第４層電源線路27を経由して行えば、それぞれの長さが1mmと仮定すると前記S21の和は-58dBとなるが、線路境界で多重反射が生じるので、1mmより短い場合でも導体集積回路の内外での電磁干渉を抑圧するのにほぼ十分な値となる。
【０１６６】
前記水平方向第１層電源線路および前記垂直方向第２層電源線路の透過率が半導体集積回路内での電磁干渉を抑圧するのに不十分な場合は、電磁干渉を避ける必要のある回路ブロック毎に前記水平方向第１層電源線路および前記垂直方向第２層電源線路を分離し、前記水平方向第３層電源線路または前記水平方向第４層電源線路で電気接続を行うことが出来る。この場合、前記水平方向第４層電源線路との電気接続の点は、前記回路ブロック毎に十分な間隔を有することが好ましく、最小でも0.1mmは必要である。
【０１６７】
以上の設計例においては、半導体集積回路中のオンチップデカップリングキャパシタ、半導体LSIパッケージ上のデカップリングキャパシタ、および半導体集積回路を搭載するボード上の高周波デカップリングコンデンサのほとんどが不要となる。また、半導体集積回路から漏れ出る電磁波のほとんどが抑圧されるので、ボード上の電源分配回路は直流回路として設計することが可能となる。
【産業上の利用可能性】
【０１６８】
この発明は、半導体集積回路の電源分配回路の設計や解析を、単一周波数の正弦波またはソリトンの一種である孤立電磁波の作用に基づいて行うことが可能とする。このときフーリエ変換法は不要となるため、ディジタル回路設計者が従来、信号波形の上昇部または下降部のみに注目していたのとほとんど変わらない直感的な方法で、電磁波理論に基づく高精度の設計、解析を行うことが可能となる。また、本発明は、電源ノイズを実用上無視出来る程度まで減少させることが出来、チップ上およびボード上で、チップ上のインバータのスイッチング速度に匹敵する電気による超高速での情報処理や信号伝送を可能とする。
また、本発明は半導体集積回路を内蔵する電気・電子機器のＥＭＣ問題を解消し、消費電力を低減する。
【図面の簡単な説明】
【０１６９】
【図１】図１は、オンチップインバータに関する電磁波等価回路の一例である。
【図２】図２は、線路上の電源側の電位波形と電界波形である。
【図３】図３は、線路上の抵抗側の電位波形と電界波形である。
【図４】図４は、オンチップインバータに関する電磁波等価回路の他の一例である。
【図５】図５は、低インピーダンス線路上を進行する孤立電界波と線路の電位波形である。
【図６】図６は、信号線路上を進行する孤立電界波と線路の電位波形である。
【図７】図７は、オンチップインバータに関する電磁波等価回路の他の一例である。
【図８】図８は、信号線路上の孤立電界波と反射孤立電磁波と信号線路の電位波形の一例である。
【図９】図９は、信号線路上の孤立電界波と反射孤立電磁波と信号線路の電位波形の他の一例である。
【図１０】図１０は、オンチップ電源分配回路の平面構造の一例であるる。
【図１１】図１１は、オンチップ電源分配回路のパッド構造の一例である。
【図１２】図１２は、オンチップ電源分配回路の一つの方向から見た断面構造の一例である。
【図１３】図１３は、オンチップ電源分配回路の他の方向から見た断面構造の一例である。
【図１４】図１４は、オンチップ電源分配回路の平面構造の他の一例である。
【図１５】図１５は、オンチップ電源分配回路の一つの方向から見た断面構造の他の一例である。
【図１６】図１６は、オンチップ電源分配回路の他の方向から見た断面構造の他の一例である。
【図１７】図１７は、電源線路の構造の一例である。
【図１８】図１８は、電源線路の構造の他の一例である。
【図１９】図１９は、オンチップ電源分配回路の構造の設計の一例である。
【図２０】図２０は、電源線路の構造の設計の一例である。
【符号の説明】
【０１７０】
1、 11 オンチップインバータ
2       
PチャネルMOS トランジスタ
3       
NチャネルMOS トランジスタ
4       
伝送線路
5       
電源
6       
抵抗
7       
低インピーダンス線路
8       
信号線路
9       
インターコネクト電源線路
10   
低インピーダンス損失線路
16   
電源側の線路上の孤立電界波
17   
電源側の線路の電位波形
18   
信号線路上の孤立電界波
19   
信号線路の電位波形
20   
電源側の線路で反射して来た信号線路上の孤立電界波
21   
正極上面水平方向第１層電源線路
22   
負極上面水平方向第１層電源線路
23   
正極上面垂直方向第２層電源線路
24   
負極上面垂直方向第２層電源線路
25   
正極上面水平方向第３層電源線路
26   
負極上面水平方向第３層電源線路
27   
負極上面垂直方向第４層電源線路
28   
パッド
29   
ビア
31   
正極導体
32   
負極導体
33   
絶縁膜
34   
半導体膜または金属微粒子を含有する誘電体膜
35   
分離されているオンチップ電源分配回路の境界線
【図１】
2009252752.tif 000015
【図２】
2009252752.tif 000016
【図３】
2009252752.tif 000017
【図４】
2009252752.tif 000018
【図５】
2009252752.tif 000019
【図６】
2009252752.tif 000020
【図７】
2009252752.tif 000021
【図８】
2009252752.tif 000022
【図９】
2009252752.tif 000023
【図１０】
2009252752.tif 000024
【図１１】
2009252752.tif 000025
【図１２】
2009252752.tif 000026
【図１３】
2009252752.tif 000027
【図１４】
2009252752.tif 000028
【図１５】
2009252752.tif 000029
【図１６】
2009252752.tif 000030
【図１７】
2009252752.tif 000031
【図１８】
2009252752.tif 000032
【図１９】
2009252752.tif 000033
【図２０】
2009252752.tif 000034