(57)【要約】【課題】チョッパ型コンパレータ等に適用して、入力電圧及び基準電圧の差が微少な場合にも、アナログスイッチの端子容量による誤差を従来例に比較して抑制することができるアナログスイッチを提供する。【解決手段】本発明のアナログスイッチは、第１のアナログスイッチと、第１のアナログスイッチに対して並列に接続され、第１のアナログスイッチに比較して、端子容量も電流容量も小さく形成されている第２のアナログスイッチとを有する。【選択図】図１
2009159148.tif 000002
【特許請求の範囲】
【請求項１】
第１のアナログスイッチと、
該第１のアナログスイッチに対して並列に接続され、該第１のアナログスイッチに比較して、端子容量及び電流容量が小さく形成されている第２のアナログスイッチと
を有することを特徴とするアナログスイッチ。
【請求項２】
オン状態とする際、
第１のアナログスイッチ及び第２のアナログスイッチを、同時あるいはいずれかを先に接続し、
一方、オフ状態とする際、電流容量の大きい第１のアナログスイッチを先に開放し、電流容量の小さい第２のアナログスイッチを後に開放することを特徴とする請求項１に記載のアナログスイッチ。
【請求項３】
前記第１及び第２のアナログスイッチがＭＯＳトランジスタにて形成されていることを特徴とする請求項１または請求項２に記載のアナログスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログスイッチに関し、特に、チョッパ型コンパレータに適用される高精度のアナログスイッチに関するものである。
【背景技術】
【０００２】
従来からチョッパ型コンパレータは変換周波数が高速なＡ／Ｄコンバータ等によく用いられている（例えば、特許文献１参照）。
この従来のチョッパ型コンパレータの基本構成の一例を図４に示す。また、図４に示すチョッパ型コンパレータの動作を説明する波形図を図５に示す。
このチョッパ型コンパレータは、図５（ａ）に示すように、入力信号電圧Ｖinと基準電圧Ｖrefとを、クロック信号ＣＫに従って交互に切り替えて入力するためのアナログスイッチＳ１及びＳ２と、このアナログスイッチＳ１及びＳ２の出力側に直列に接続されたキャパシタＣ及びインバータＡＰ（すなわち、差動アンプ）を有している。
また、図４のチョッパ型コンパレータは、クロック信号ＣＬＫに従ってインバータＡＰの入出力間を短絡して、入力を閾値電圧にするためのアナログスイッチＳ３を有している。
【０００３】
アナログスイッチＳ１〜Ｓ３は、いずれも同様の回路構成であり、図示していないが、例えば、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとを並列に接続して構成している。
そして、クロック信号ＣＫと、このクロック信号ＣＫの反転信号クロック信号ＣＫＢとにおいて、アナログスイッチＳ１及びＳ３のｎチャネル型のＭＯＳトランジスタのゲートと、アナログスイッチＳ２のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫが入力され、アナログスイッチＳ１及びＳ３のｐチャネル型のＭＯＳトランジスタのゲートと、アナログスイッチＳ２のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢが入力される構成となっている。
【０００４】
すなわち、時刻ｔ１１において、チョッパ型コンパレータにおいては、クロック信号ＣＬＫが「Ｈ」レベルである場合、アナログスイッチＳ１及びＳ３がオン状態となり、アナログスイッチＳ２がオフ状態となる。
これにより、キャパシタＣの入力側Ｐ１の電位は入力電圧ＶＩとなり、インバータＡＰの入力側と出力側との電位は、電源電圧ＶDDの１／２の電圧となる。これにより、キャパシタＣの出力側と入力側の間はＶDD／２−Ｖrefの電圧に充電される。
次に、時刻ｔ１２において、クロック信号ＣＬＫが「Ｌ」レベルである場合、アナログスイッチＳ１及びＳ３がオフ状態となり、時刻ｔ１３においてアナログスイッチＳ２がオン状態となる。
【０００５】
これにより、コンデンサＣの入力側の電位が基準電圧Ｖrefとなり、コンデンサＣの出力側Ｐ２の電位は、キャパシタＣに充電された電圧が加算されるので、ＶDD／２＋Ｖin−Ｖrefとなる。
そして、コンデンサＣの出力側の電位は、比較回路であるインバータＡＰに供給される。この電位（ＶDD／２＋Ｖin−Ｖref）が、インバータＡＰの閾値電圧Ｖthよりも高い場合、このインバータＡＰの出力側Ｐ３から出力される出力信号ＯＵＴは「Ｌ」レベルとなる。
また、電位（ＶDD／２＋Ｖin−Ｖref）が、インバータＡＰの閾値電圧Ｖthよりも低い場合、このインバータＡＰから出力される出力信号ＯＵＴは“Ｈ”となる。
【特許文献１】特開平０５−２４０８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したチョッパ型コンパレータのアナログスイッチＳ１においては、時刻ｔ１２において、オン（導通）状態からオフ（開放）状態に遷移した際、アナログスイッチの端子容量に蓄積された電荷の流入あるいは流出による電圧変動により、図５に示すように、コンデンサＣの両端が「ＶDD／２−Ｖref」ではなく、「ＶDD／２−Ｖref＋Ｖn」となる。ここで、Ｖnが電圧変動するノイズの電圧である。
【０００７】
チョッパ型のコンパレータＡＰにおいて、比較処理を高速化させるため、コンデンサＣに対して基準電圧Ｖrefをチャージ（電荷の蓄積）する時間を短縮するため、アナログスイッチＳ１の電流容量を大きくする必要がある。この結果、アナログスイッチＳ１の端子容量が大きくなる。アナログスイッチＳ１が、例えばＭＯＳトランジスタで形成されている場合、次式に示すように電流容量を増加させようとして、トランジスタサイズを増加させると、オフ状態とした時点の電圧変動が大きく、基準電圧Ｖrefの電圧値が変動してしまう。
ΔＶ＝Ｗ・Ｌ・Ｃox（ＶDD−Ｖin−Ｖth）／２ＣＨ
上記式において、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長、ＶDDは電源電圧、Ｖinは入力電圧、ＶthはＭＯＳトランジスタの閾値電圧、ＣoxはＭＯＳトランジスタの酸化膜容量、ＣＨはホールド容量である。
【０００８】
上述したように、コンデンサＣにチャージされている電圧が「ＶDD／２−Ｖref＋Ｖn」であるため、アナログスイッチＳ２がオン状態となり、入力電圧Ｖinが入力された際、「Ｖin−Ｖref」の比較が行われるが、Ｖin及びＶrefの正確な大小判定が行われず、すなわち、Ｖinと、Ｖref−Ｖnとの大小判定となり、ＶinとＶrefとの電圧差がＶnより微少である場合、判定結果が誤ったものとなり、高精度の判定動作を行うことができない。
【０００９】
本発明は、アナログスイッチをオフ状態とした際に、端子容量からの電荷の流入により生じる電圧変動を、従来例に比較して抑制することができるアナログスイッチの提供を目的としている。
【課題を解決するための手段】
【００１０】
本発明のアナログスイッチは、第１のアナログスイッチと、該第１のアナログスイッチに対して並列に接続され、該第１のアナログスイッチに比較して、端子容量及び電流容量が小さく形成されている第２のアナログスイッチとを有することを特徴とする。
【００１１】
本発明のアナログスイッチは、オン状態とする際、第１のアナログスイッチ及び第２のアナログスイッチを、同時あるいはいずれかを先に接続し、一方、オフ状態とする際、電流容量の大きい第１のアナログスイッチを先に開放し、電流容量の小さい第２のアナログスイッチを後に開放することを特徴とする。
【００１２】
本発明のアナログスイッチは、前記第１及び第２のアナログスイッチがＭＯＳトランジスタにて形成されていることを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、アナログスイッチを、第１のアナログスイッチと、第１のアナログスイッチに比較して電流容量の小さい第２のアナログスイッチとから構成しため、アナログスイッチの開放（切断）時に、電流容量の大きな第１のアナログスイッチを開放した後、第１のアナログスイッチより電流容量の小さな第２のアナログスイッチを切断するため、アナログスイッチの端子容量に蓄積された電荷によるノイズの影響を抑制し、解放時における電圧変動を従来例に比較して低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態によるアナログスイッチの説明を行う。図１は本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの構成を示す概念図である。
図１に示すアナログスイッチ部２１は、アナログスイッチＳ１とアナログスイッチＳ１’とから構成されており、アナログスイッチＳ１’がアナログスイッチＳ１に比較して、電流容量の小さいサイズに形成してある（すなわち、端子容量が少ない）。
同様に、アナログスイッチ部２２は、アナログスイッチＳ３とアナログスイッチＳ３’とから構成されており、アナログスイッチＳ３’がアナログスイッチＳ３に比較して、電流容量の小さいサイズに形成してある（すなわち、端子容量が少ない）。
【００１５】
すなわち、ＭＯＳトランジスタにより構成されている場合、アナログスイッチＳ１’は、アナログスイッチＳ１に対して、チャネル幅の小さな、すなわち容量の小さなＭＯＳトランジスタにより構成されている。同様に、アナログスイッチＳ３’は、アナログスイッチＳ３に対して、チャネル幅の小さな、すなわち容量の小さなＭＯＳトランジスタにより構成されている。
ここで、図示はしていないが、ＭＯＳトランジスタにて形成されている場合、各アナログスイッチＳ１、Ｓ１’、Ｓ２、Ｓ３、Ｓ３’は、それぞれｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタにより形成されている。
【００１６】
そして、アナログスイッチＳ１、Ｓ１’、Ｓ３、Ｓ３’のオンオフがクロック信号ＣＫと、このクロック信号ＣＫの反転信号クロック信号ＣＫＢとにおいて行われている場合、アナログスイッチＳ１、Ｓ３、Ｓ１’及びＳ３’のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫが入力され、アナログスイッチＳ１、Ｓ３、Ｓ１’及びＳ３’のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢが入力される構成となっている。
また、アナログスイッチＳ２のオンオフがクロック信号ＣＫ’と、このクロック信号ＣＫの反転信号クロック信号ＣＫＢ’とにおいて行われている場合、アナログスイッチＳ２のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫ’が入力され、アナログスイッチＳ２のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢ’が入力される構成となっている。
【００１７】
ここで、本実施形態においては、アナログスイッチＳ１及びＳ２と、アナログスイッチＳ１’及びＳ３’とに供給されているクロック信号ＣＫが「Ｈ」レベルから「Ｌ」レベルへ遷移（このとき、クロック信号ＣＫＢが「Ｌ」レベルから「Ｈ」レベルへ遷移）するタイミングにおいて、アナログスイッチＳ１及びＳ２とに入力されるタイミングに対し、アナログスイッチＳ１’及びＳ３’に入力されるタイミングを遅延させている。
この遅延の時間は、アナログスイッチＳ１の電圧変動を、アナログスイッチＳ１’が吸収する時間として設定する。
【００１８】
一方、アナログスイッチＳ１及びＳ３と、アナログスイッチＳ１’及びＳ３’とに供給されているクロック信号ＣＫが「Ｌ」レベルから「Ｈ」レベルへ遷移（このとき、クロック信号ＣＫＢが「Ｈ」レベルから「Ｌ」レベルへ遷移）するタイミングにおいて、アナログスイッチＳ１及びＳ３とに入力されるタイミングに対し、アナログスイッチＳ１’及びＳ３’に入力されるタイミングを遅くしていれば、アナログスイッチＳ１’及びＳ３’の順序を問わない。
【００１９】
これにより、アナログスイッチＳ１及びＳ１’の双方を用い、高速にコンデンサＣに電荷をチャージし、アナログスイッチ２１の解放時に、アナログスイッチＳ１’に比較して電流容量の大きなアナログスイッチＳ１を最初に開放し、その後アナログスイッチＳ１’を開放するため、アナログスイッチＳ１の端子容量に蓄積された電荷がアナログスイッチＳ１’を通じて放電される。蓄積されたコンデンサＣの片方Ｐ１点の電圧がＶrefであると、コンデンサＣの両端にかかる電圧は、「ＶDD／２−Ｖref」となる。ここで、ＶDD／２は、インバータＡＰの論理閾値である。インバータＡＰは、アナログスイッチＳ３及びＳ３’が開放の状態においてＰ２点の入力側が閾値電圧ＶDD／２より大きい電圧の場合「Ｌ」レベルを出力し、Ｐ２点の入力側が閾値電圧ＶDD／２より小さい電圧の場合「Ｈ」レベルを出力する。
そして、アナログスイッチＳ１’を開放すると、アナログスイッチＳ１’における端子容量に蓄積されていた電荷により、上記「ＶDD／２−Ｖref」が変動するが、電流容量がアナログスイッチＳ１に比較して小さいため、ノイズによる電圧変動Ｖnの数値を従来例に比較して抑制することができる。
【００２０】
次に、図２を用いて、本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの動作を説明する。図２は本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの動作例を示す波形図である。
時刻ｔ１において、図示しない制御回路は、クロック信号ＣＫが「Ｈ」レベルとなり、クロック信号ＣＫＢが「Ｌ」レベルとし、アナログスイッチＳ１、Ｓ１’、Ｓ３及びＳ３’をオン状態とし、外部から入力される電圧ＶrefをコンデンサＣの入力側Ｐ１点に蓄積させるとともに、インバータＡＰの入力側Ｐ２及び出力側Ｐ３を導通状態とし、Ｐ２点及びＰ３点をＶDD／２とする。このとき、制御部は、クロック信号ＣＫ’を「Ｌ」レベルとし、クロック信号ＣＫＢ’を「Ｈ」レベルを出力し、アナログスイッチＳ２を開放状態としている。
【００２１】
時刻ｔ２において、上記制御部は、アナログスイッチＳ１及びＳ３のみに対して、クロック信号ＣＫを「Ｌ」レベルとし、クロック信号ＣＫＢを「Ｈ」レベルとして開放状態とする。しかしながら、制御部はアナログスイッチＳ１’及びＳ３’に対し、クロック信号ＣＫを「Ｈ」レベルとし、クロック信号ＣＫＢを「Ｌ」レベルとして、導通状態を継続させる。
これにより、アナログスイッチＳ１の端子容量に蓄積されていた電荷による電圧変動がアナログスイッチＳ１’が導通状態であるため吸収され、コンデンサＣに蓄積されている電圧は「ＶDD／２−Ｖref」となる。同様に、アナログスイッチＳ３の端子容量に蓄積されていた電荷による電圧変動がアナログスイッチＳ３’が導通状態のため吸収される。
【００２２】
時刻ｔ３において、制御部はクロック信号ＣＫを「Ｌ」レベルとし、クロック信号ＣＫＢを「Ｈ」レベルとして開放状態として、アナログスイッチＳ１’及びＳ３’を開放状態とする。
このとき、アナログスイッチＳ１’の端子容量による電圧変動が起こるが、アナログスイッチＳ１’の端子容量がアナログスイッチＳ１に比較して小さいため、電圧変動の値がＶnに比較してより低く抑制され、「ＶDD／２−Ｖref」からの電圧変動を図４の回路に比較して低減することができる。
この結果、基準電圧Ｖrefと、入力電圧Ｖinとの電圧差が僅差であったとしても、大小判定の誤判定を従来に比較して抑制することができ、判定精度を向上させることができる。
【００２３】
時刻ｔ４において、制御部は、クロック信号ＣＫ’を「Ｈ」レベルとし、クロック信号ＣＫＢ’を「Ｌ」レベルとして出力し、アナログスイッチＳ２を導通状態とし、入力電圧ＶrefをコンデンサＣの入力側Ｐ１に供給する。
これにより、インバータＡＰの入力側Ｐ２の電圧が「ＶDD／２−Ｖref＋Ｖin」となり、Ｖref及びＶinのいずれかが大きいかにより、インバータＡＰは「Ｈ」レベルあるいは「Ｌ」レベルのいずれかを出力して、大小判定の動作を行う。
この図１において、インバータＡＰは、Ｖref＞Ｖinの場合「Ｈ」レベルを出力し、一方Ｖref＜Ｖinの場合「Ｌ」レベルを出力する。
【００２４】
次に、実施形態のアナログスイッチを提供したＬＳＩ評価装置を図面を参照して説明する。図３は同実施形態によるＬＳＩ評価装置の構成例を示すブロック図である。ここで、ＬＳＩ評価装置は、ＬＳＩ評価装置本体１と、測定対象の対象ＬＳＩのテストを行う評価部が複数設けられたテストヘッドから構成されており、測定対象である複数の対象ＬＳＩに対し、同様の電圧にて電源（対象ＬＳＩを駆動する電源）及びテストパターンを与えて、上記対象ＬＳＩの電気的特性あるいは動作特性を試験を行う。
【００２５】
この図において、ＬＳＩ評価装置本体１は、電圧選択部１１、基準電圧生成部１２、記憶部１３及びテストパターン生成部１４を有している。
上記記憶部１３は、上記電源の電源電圧と、上記テストパターンと、該テストパターンの信号電圧が記憶されている。
基準電圧生成部１２は、上記記憶部１３から、複数の電源電圧及び信号電圧の電圧値を読み出して、対応する電圧を基準電圧として複数生成してテストヘッド２に対して出力する。
【００２６】
テストパターン生成部１４は、記憶部１３から、対象ＬＳＩに与えて動作させるテストパターンを読み出し、テストヘッド２に対して送信する。
電圧選択部１１は、基準電圧生成部１２が出力する複数の基準電圧のうち、いずれの基準電圧をテストヘッド２に対して出力するかのスイッチング制御信号ＳＣを、テストヘッド２に対して出力するとともに、各テストヘッド２に設けられた各評価部（後述する評価部２２a〜２２z）に対して、現在出力している基準電圧の電圧値を示す電圧値信号ＧＶを出力する。
【００２７】
テストヘッド１は、本実施形態によるすでに述べたアナログスイッチ部２１と、複数の評価部、例えば評価部２２a〜２２zから構成されている。
アナログスイッチ部２１各々は、上記電圧選択部１１から出力されるスイッチング制御信号ＳＣにより、全てがオフ状態か、あるいはいずれか１つがオン状態となり、オペレータの入力した基準電圧の電圧値が選択され、評価部２２a〜２２z各々に対して出力する。
上記評価部２２ａ〜２２z各々は、対象ＬＳＩ３a〜３zそれぞれに対応し、対応する対象ＬＳＩの試験を行う。
本実施形態のアナログスイッチを用いることにより、基準電圧生成部１２から、評価部２２a〜評価部２２z各々に対し、高い精度にて基準電圧を供給することができ、ＬＳＩの判定の精度向上を実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本実施形態におけるアナログスイッチ部２１の構成を説明するチョッパ型コンパレータの構成を示すブロック図である。
【図２】図１のチョッパ型コンパレータの動作を説明するためのタイミングチャートである。
【図３】本発明の一実施形態によるLSI評価装置の構成例を示すブロック図である。
【図４】従来のアナログスイッチの構成を説明するチョッパ型コンパレータの構成を示すブロック図である。
【図５】図４のチョッパ型コンパレータの動作を説明するためのタイミングチャートである。
【符号の説明】
【００２９】
１…ＬＳＩ評価装置本体
２…テストヘッド
３a、３z…対象ＬＳＩ
１１…電圧選択部
１２…基準電圧生成部
１３、３４…記憶部
１４…テストパターン生成部
２１…アナログスイッチ部
２２a、２２z…評価部
Ｓ１、Ｓ１’、Ｓ２、Ｓ３、Ｓ３’…アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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