(57)【要約】【課題】半導体記憶回路の不良が発生した位置を特定することができななかった。【解決手段】半導体記憶回路（ＲＯＭ１００）と、半導体記憶回路に記憶するデータを指定する入力アドレスＡｉｎ［ｉ：０］を生成し、前記半導体記憶回路へ入力することを、開始アドレスＡｓｔａ［ｉ：０］から終了アドレスＡｓｔｐ［ｉ：０］まで繰り返すアドレス入力部２００と、開始アドレスと終了アドレスの範囲について、入力アドレスに対応して半導体記憶回路から読み出された出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数する出力データ処理部３００と、チップ上に備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体記憶回路と、
前記半導体記憶回路に記憶するデータを指定する入力アドレスを生成し、前記半導体記憶回路へ入力することを、開始アドレスから終了アドレスまで繰り返すアドレス入力部と、
前記入力アドレスに対応して前記半導体記憶回路から読み出された出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数する出力データ処理部と、を備える半導体集積回路。
【請求項２】
前記アドレス入力部は、
前記開始アドレスを保持する開始アドレスレジスタと、
前記終了アドレスを保持する終了アドレスレジスタと、
前記開始アドレスから前記終了アドレスまでをそれぞれ指定する前記入力アドレスを発生させることを繰り返すテストアドレス発生回路と、を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記アドレス入力部は、
前記アドレス発生回路が発生させる入力アドレスを他のアドレスと相互に変換するアドレス変換回路を、さらに備えることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記出力データ処理部は、
前記出力データのうち、前記出力データのビット幅のうち少なくとも１ビットを前記選択データとして選択する出力選択回路と、
前記出力選択回路からが選択した前記選択データの値を計数することを、前記開始アドレスから前記終了アドレスまでのそれぞれのアドレスについて繰り返すカウンタと、を備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記出力データ処理部は、
前記カウンタが計数した値と、予め保持する期待値とを比較し、比較結果を出力する比較回路を、さらに備えることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記出力選択回路は、前記出力データのビット幅のうち１ビットを前記選択データとして選択し、
前記カウンタは、前記開始アドレスから前記終了アドレスまでについて、前記選択データの値を計数することを特徴とする請求項４または５記載の半導体集積回路。
【請求項７】
前記出力選択回路は、前記出力データのビット幅のうち複数ビットを前記選択データとして選択し、
前記カウンタは、前記選択データそれぞれに対応する複数のカウンタから構成され、
前記複数のカウンタそれぞれは、前記開始アドレスから前記終了アドレスまでについて、対応する選択データの値を計数することを特徴とする請求項４または５記載の半導体集積回路。
【請求項８】
前記出力選択回路は、前記出力データのビット幅のうち複数ビットを前記選択データとして選択し、
前記カウンタは、前記開始アドレスから前記終了アドレスまでについて、前記複数の選択データの値を計数することを特徴とする請求項４または５記載の半導体集積回路。
【請求項９】
前記出力データ処理部は、複数備えられ、
前記複数の出力データ処理部に備えられる前記出力選択回路それぞれは、異なるビットを前記選択データとして選択することを特徴とする請求項４または５記載の半導体集積回路。
【請求項１０】
前記出力データを圧縮し、圧縮したデータの値を出力する出力圧縮回路を、さらに備えることを特徴とする請求項１乃至９のいずれかに記載の半導体集積回路。
【請求項１１】
前記半導体記憶回路は、リード・オンリー・メモリ（ＲＯＭ）であることを特徴とする請求項１乃至１０のいずれかに記載の半導体集積回路。
【請求項１２】
半導体集積回路のテスト方法であって、
開始アドレスと終了アドレスとを設定し、
前記開始アドレスと前記終了アドレスとに基づいて、前記半導体記憶回路に記憶するデータを指定する入力アドレスを生成し、
前記入力アドレスに対応して前記半導体記憶回路から出力データを読み出し、
前記出力データのうち、計数対象とする選択データを選択し、
前記選択データの値を計数し、
前記開始アドレスと前記終了アドレスとの間に含まれる各アドレスに前記入力アドレスの生成から前記選択データの計数までの処理を繰り返す半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は半導体集積回路及びテスト方法に関する。特に、半導体記憶回路の不良が発生したセル位置を特定するテスト装置および方法に関する。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＲＯＭ（Read Only Memory）の不良を検出する装置及び方法については、様々な技術が開示されている。関連する技術として、例えば、特許文献１にはＲＯＭのパターンメモリがなくてもマスクＲＯＭの電気的特性試験を可能にした半導体メモリのテスト装置が開示されている。図１２は、従来の半導体メモリのテスト装置を示すブロック図である。また、図１３は、従来のマスクＲＯＭのテスト方法を示すフローチャートである。半導体メモリの電気的特性を試験するテスト装置において、ＤＵＴ１から出力されたデータＯＤ０からＯＤｎが"０"か"１"かを判定する手段６ａ〜６ｎと、前記データ"０"と"１"のそれぞれの読み出し回数の総和を逐次加算し、記憶する手段１１ａ、１２ａとを備え、その総和値Ｓｕｍ１ａ〜Ｓｕｍ１ｎ、Ｓｕｍ０ａ〜Ｓｕｍ０ｎと総和期待値レジスタ２０の総和値とを比較し、良品か不良品かを判定している。
【０００３】
特許文献２には、ハードウェア規模の増加を最小限にするとともに拘束にＲＯＭのメモリデータの良否を判定可能とするＲＯＭのテスト方法及びＲＯＭのテスト回路が開示されている。
特許文献３には、読み出しデータと期待値データとをアドレス単位に逐次比較することなく、短時間かつ簡易に読み出し試験を行う不揮発性メモリの試験装置が開示されている。
【特許文献１】特開平４−２５８９００号公報
【特許文献２】特開２０００−１１７００号公報
【特許文献３】特開平９−４５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記で説明した関連する技術では、ＲＯＭが不良であるか否かについて検出できるが、不良が発生した位置まで特定することができなかった。このため、不良が発生する原因を解析することが困難であった。また、原因を解析することによって、ＲＯＭの製造工程を改善することにつながらなかった。
【０００５】
このように、半導体記憶回路の不良が発生した位置を特定することができないという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体集積回路の一態様は、半導体記憶回路と、前記半導体記憶回路に記憶するデータを指定する入力アドレスを生成し、前記半導体記憶回路へ入力することを、開始アドレスから終了アドレスまで繰り返すアドレス入力部と、前記入力アドレスに対応して前記半導体記憶回路から読み出された出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数する出力データ処理部と、を備える。これにより、半導体記憶回路の不良セルのビット位置とアドレスとを特定することができる。
【０００７】
また、本発明に係る半導体記憶回路のテスト方法の一態様は、開始アドレスと終了アドレスとを設定し、前記開始アドレスと前記終了アドレスとに基づいて、前記半導体記憶回路に記憶するデータを指定する入力アドレスを生成し、前記入力アドレスに対応して前記半導体記憶回路から読み出し、前記出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数し、前記開始アドレスと前記終了アドレスとの間に含まれる各アドレスに前記入力アドレスの生成から前記選択データの計数までの処理を繰り返す。
【発明の効果】
【０００８】
本発明によれば、半導体記憶回路の不良が発生した位置を特定することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。
【００１０】
本明細書において、次のような用語を用いる。
「アドレス」は、半導体記憶回路の読み出す領域を指定する。読み出す単位は「ワード」とする。半導体記憶回路へアドレスを入力することによって、アドレスで指定されたデータがワードの単位で出力される。
「ビット幅」は、アドレスで読み出すワードに含まれるビット数を示し、最小単位は１ビットである。「ビット位置」は読み出したワード単位のデータの何番目のデータであるかを指定する。
「セル」は、半導体記憶回路の最小単位を示し、アドレスとビット位置によって、一意に指定される１ビットの領域である。
【００１１】
また、半導体記憶回路は、アドレス、ビット位置によってセルが特定できるメモリであり、例えば、ＲＯＭ、ＲＡＭ（Random Access Memory）を含む。
以下に本発明の実施形態について説明する。
（実施形態１）
【００１２】
本実施形態では、半導体記憶回路としてＲＯＭを一例として、半導体集積回路及び方法の一態様を説明する。
【００１３】
図１は、本発明の実施形態１に係る半導体集積回路の構成例を示すブロック図である。図１の半導体集積回路１は、ＲＯＭ（被測定ＲＯＭ）１００、アドレス入力部２００、及び出力データ処理部３００を備える。図１の各構成はチップ上に設けられる。
【００１４】
ＲＯＭ１００は、デコーダ１１０、ＲＯＭセルアレイ１２０、及び出力回路１３０を備える。ＲＯＭ１００は、デコーダ１１０からアドレスＡｉｎ［ｉ：０］が入力されると、ＲＯＭセルアレイ１２０が保持するデータのうち、入力されたアドレスによって指定された１ワードのデータＱ［ｋ：０］（ｋはビット幅−１の値）を出力回路１３０から出力する。
【００１５】
アドレス入力部２００は、開始アドレスレジスタ２１０、終了アドレスレジスタ２２０、及びテストアドレス発生回路２３０を備える。開始アドレスレジスタ２１０は、開始アドレスＡｓｔａ［ｉ：０］を記憶する。終了アドレスレジスタ２２０は、終了アドレスＡｓｔｐ［ｉ：０］を記憶する。テストアドレス発生回路２３０は、開始アドレスレジスタ２１０と終了アドレスレジスタ２２０から開始アドレスと終了アドレスを入力し、テストアドレスＡｉｎ［ｉ：０］を生成し、デコーダ１１０へ出力する。
【００１６】
出力データ処理部３００は、選択データレジスタ３１０、出力選択回路（出力選択部）３２０、カウンタ３３０、比較データレジスタ３４０、及び比較回路（比較部）３５０を備える。選択データレジスタ３１０は、出力信号の中から計数対象とするビットを選択する出力選択信号ＳＥＬＱ［ｓ：０］と、計数する論理レベル（１または０）を選択するためのカウント値選択信号ＳＥＬ０１を記憶する。出力選択回路３２０は、出力回路１３０から出力信号のうち、計数対象とするビットを選択する。具体的には、選択データレジスタ３１０に保持されている出力選択信号とカウント値選択信号に従って、計数対象とするビットを選択データＱｏｕｔとして、出力する。カウンタ３３０は、選択データの値を計数し、計数結果をカウントデータＣＯＵＮＴ［ｔ：０］として出力する。比較データレジスタ３４０は、カウンタ３３０から出力される計数結果の期待値となる比較データＣＯＭＰ［ｔ：０］を記憶する。比較回路３５０は、カウントデータと比較データとを比較し、比較結果を一致信号ＦＬＡＧとして出力する。
【００１７】
続いて、本実施形態の半導体集積回路の動作を説明する。図２は、本実施形態の半導体集積回路の動作例を示すフローチャートである。まず、テスト条件を設定する（Ｓ１１）。具体的には、選択データレジスタ３１０、開始アドレスレジスタ２１０、終了アドレスレジスタ２２０、及び、比較データレジスタ３４０をセットする。また、カウンタ３３０をクリアする（Ｓ１２）。
【００１８】
続いて、テストを実行する。まず、テストアドレス発生回路２３０を動作させ、開始アドレスと終了アドレスの間のアドレスと一つずつ入力アドレスＡｉｎ［ｉ：０］として発生させる（Ｓ１３）。テストアドレス発生回路２３０は、入力アドレスをＲＯＭ１００に印加する（Ｓ１４）。ＲＯＭ１００は、出力回路１３０から入力アドレスＡｉｎ［ｉ：０］に対応するデータを出力信号Ｑ［ｋ：０］として出力する（Ｓ１５）。出力選択回路３２０は、出力信号から出力選択信号ＳＥＬＱ［ｓ：０］とカウント値選択信号とに基づいて計数対象のビットを選択し、カウンタに出力する（Ｓ１６）。カウンタ３３０は、計数対象のビットを計数する（Ｓ１７）。開始アドレスと終了アドレスで指定された領域のアドレスをすべて発生させたかを判断し（Ｓ１８）、発生させてないアドレスがある場合（Ｓ１８でＮｏ）、ステップ１３からの処理を繰り返し、すべて発生させた場合（Ｓ１８でＹｅｓ）、ステップ１９へ移行する。
【００１９】
比較回路３５０は、カウンタ３３０が計数したカウントデータＣＯＵＮＴ［ｔ：０］と比較データＣＯＭＰ［ｔ：０］とを比較し（Ｓ１９），一致していれば不良セル無（ｐａｓｓ）と判定し（Ｓ２０）、一致していなければ不良セル有り（ｆａｉｌ）と判定する（Ｓ２１）。不良セル（ｆａｉｌセル）が特定されたかを判断し（Ｓ２２）、不良セルが特定されていない場合は、テスト条件を変更し（Ｓ２３）、ステップＳ１１からの処理を各レジスタの設定値を変更して繰り返す。
【００２０】
次に、具体的なテストの流れをセルの値を用いて説明する。図３は、セルの値と計数結果の一例を示す図である。図３では、ＲＯＭセルアレイ１２０のアドレス（Ａｉｎ）が０００から１１１まで、ビット幅８（ビット位置Ｑは０から７まで）の各セルの値を枠内に示し、その下方へ、１の数と０の数を計数した値（計数結果）を示している。図３の右側は、不良セルがない場合であり、左側はアドレス１００の５番目のビットが不良の場合を示している。
【００２１】
テスト方法の流れを、図２、３を用いて説明する。テスト方法は、（１）不良ビット特定ステップと、（２）不良アドレス特定ステップとに分けて説明する。また、各テストにおいて、具体的な動作は図２で説明した動作に沿って実施される。まず、（１）不良ビット特定ステップについて説明する。このステップでは、何番目のビット位置に不良セルがあるかを検出する。まず、テスト条件を設定する。図４に図３に示すＲＯＭ１００をテストする場合の各レジスタの設定値を示す。ここでは、カウント値選択信号ＳＥＬ０１、出力選択信号ＳＥＬＱ、開始アドレスＡｓｔａ、終了アドレスＡｓｔｐ、カウントデータＣＯＭＰの値を示し、加えてカウントデータＣＯＵＮＴの計数結果も示している。
【００２２】
まず、図４のテストＮｏ．１に示すテスト条件を設定し（Ｓ１１）、カウンタをクリアする（Ｓ１２）。続いてテストを実行し（Ｓ１３からＳ１８）、計数結果を比較し（Ｓ１９）、比較結果を得る（Ｓ２０、Ｓ２１）。比較結果は、ＣＯＭＰとＣＯＵＮＴとの値が一致するためｐａｓｓであり、不良ビットがないため、再度テスト条件を変えてテストを実施する（Ｓ２２でＮｏ）。続いて、テストＮｏ．２のテスト以降のテストを繰り返す。テストＮｏ．６において、ＣＯＭＰとＣＯＵＮＴとの値が不一致であり、比較結果がｆａｉｌとなり、不良ビットが５番目のビット位置にあることが検出される。ここで（１）不良ビット特定ステップが終了する。
【００２３】
次に、（２）不良アドレス特定ステップに移る。まず、テストＮｏ．７のテスト条件を設定し、以降同様の動作を実施し、比較結果を得る。テストＮｏ．７では、開始アドレスと終了アドレスで指定されるアドレスの前半部分（０−３）までをテスト対象としている。比較結果はｐａｓｓであり、不良セルが存在しないため、アドレスを変更してテストを継続する。テストＮｏ．８でアドレスの後半部分（４−７）をテストする。比較結果はｆａｉｌとなるため、テストＮｏ．９でアドレスの範囲を４−５にしてテストを実施する。比較結果はｆａｉｌとなるため、テストＮｏ．１０でアドレスの範囲を４にしてテストを実施する。比較結果がｆａｉｌとなり、ここで不良アドレスが４であることが検出される。ここでは、アドレスを２分割してテストを実施する手法を用いたが、これに限られるわけではなく、アドレスを一つずつテストすることも可能であり、その他の手法をとってもよい。
【００２４】
このように、本実施形態では開始アドレスと終了アドレスとを任意に設定し、ＲＯＭ１００の出力端子（ビット）の単位でデータを計数し、期待値と比較する手法をとる。これにより、不良セルがあった場合にテスト範囲を変更してテストを繰り返すことにより、不良セルのビット位置とアドレスとを取得することができる。従って、不良セルの位置を特定することが可能になる。
【００２５】
（実施形態２）
実施形態２では、実施形態１で説明したアドレス入力部２００にアドレス変換回路を備える一態様を説明する。図５は、本発明の実施形態２に係る半導体集積回路の構成例を示すブロック図である。図５の各構成はチップ上に設けられる。図５の半導体集積回路２は、アドレス生成部４００がアドレス変換回路４１０を備える点が異なる。同じ符号を付けた構成要素は同様であるため説明を省略する。  図５のアドレス生成部４００において、テストアドレス発生回路２３０から出力されるアドレスをテストアドレスＡ０［ｉ：０］とし、アドレス変換回路４１０から出力されるアドレスを入力回路Ａｉｎ［ｉ：０］として示す。
【００２６】
アドレス変換回路４１０は、テストアドレスを入力アドレスに変換する。変換方法はそれぞれのアドレス変換回路４１０において設定されるが、一例を図６に示す。図６左側は通常接続の場合を示し、右側にアドレス変換した場合を示している。テストアドレスＡ０＝２が入力アドレスＡｉｎ＝０、テストアドレスＡ０＝０が入力アドレスＡｉｎ＝２とアドレス０，２を相互に交換する例を示している。
【００２７】
半導体集積回路２の動作は次の点を除いて図２と同様である。図２に示した動作のうち、ステップＳ１３において、アドレス変換回路４１０は、テストアドレス発生回路２３０からテストアドレスを入力し、入力したテストアドレスをアドレス変換して入力アドレスを生成し、生成した入力アドレスをＲＯＭ１００へ印加する。
【００２８】
図７は、セルの値とテスト結果の一例を示す図である。図７では、左から不良セル無、不良セル１個有り、不良セル２個有りの例を示している。図７では、ＲＯＭセルアレイ１２０のアドレスが０００から１１１までの各セルの値を枠内に示し、その下方へ、１の数と０の数を計数した値を示している。図８は、アドレス変換回路４１０の有無により計数結果が相違する一例を示す図である。図８において、アドレス変換回路４１０接続時には図６に示すアドレス変換を実施する場合を示し、選択データがビット位置Ｑ＝５の場合の計数結果を示す。図８に示すように、不良セルが１個（図７中央）のように奇数の場合には問題ない。しかし、不良セルが２個（図７右側）のように偶数の場合、通常接続時の計数結果では、不良セル無の計数結果と一致するため、不良セルを検出できない。これに対し、アドレス変換時の計数結果では、不良セル無の計数結果と不一致となるため、不良セルを検出することができる。
【００２９】
このように、アドレス変換回路４１０を挿入することによって、不良セルが偶数存在する場合に、不良セルの検出漏れを防止することができる。また、アドレス変換回路４１０は、外部から機能させるか否かを設定できるようにすることによって、アドレス変換回路４１０を機能させるアドレス変換時の計数結果と、アドレス変換回路４１０を機能させない通常接続時の計数結果とを容易に取得することができる。なお、図６は、アドレス変換の一例を示したものであり、アドレス変換の方法はこれに限られることはない。
【００３０】
（実施形態３）
実施形態３では、実施形態１で説明した出力データ処理部３００から比較回路３５０と比較データレジスタ３４０を除き、カウンタが計数した計数結果を出力する一態様を説明する。図９は、本発明の実施形態３に係る半導体集積回路の構成例を示すブロック図である。図９に示す半導体集積回路３は、出力データ処理部５００に比較回路を備えず、カウントデータをテスターなど外部へ出力する。各構成要素の機能・動作は実施形態１と同様であるため、説明を省略する。図９では、比較データレジスタ３３０及び比較回路３４０は、半導体集積回路３内に設けられるのではなく、外部のテスターなどに設けられる。その他の構成要素はチップ上に設けられる。
【００３１】
図９に示す半導体記憶装置のテスト回路３を用いる場合は、カウントデータをテスターへ入力し、テスターが不良セルの有無を判定することになる。
【００３２】
（実施形態４）
実施形態４では、複数のデータ処理部を備える場合を説明する。図１０は、本発明の実施形態４に係る半導体集積回路の構成例を示すブロック図である。図１０の各構成はチップ上に設けられる。図１０では、複数の出力データ処理部３００を備える。図１０では、二つの出力データ処理部３００−１、３００−２を備える例を示しているが、三以上の出力データ処理部３００を備える場合であってもよい。また、出力データ処理部３００は、図９に示す出力データ処理部５００と比較データレジスタ３４０及び比較回路３５０を複数備える場合であってもよい。
【００３３】
このように複数の出力データ処理部３００を備えることにより、複数のテストを並行して実施することができるため、テスト時間を短縮することができる。一方で、回路規模が大きくなる、回路が複雑になる、コストがかかるという点もあるため、テスト時間とどちらを優先させるかにより出力データ処理部３００の数を決定することが望ましい。なお、図１０では、出力データ処理部３００を複数備える例を示したが、図３に示す出力データ処理部５００を複数備える場合であってもよい。換言すれば、複数のビット位置の選択データそれぞれに対応するカウンタ３３０が備えられていれば、各ビット位置の選択データの値を計数することが可能になる。
【００３４】
また、図１０では、複数の出力データ処理部３００を備える例を示したが、カウンタ３３０を複数備える場合であってもよい。例えば、図９において、出力選択回路３２０は、複数の選択データ（複数のビット位置のデータ）を選択し、複数のカウンタそれぞれに異なるビット位置のデータを出力する。各カウンタはそれぞれに割り当てられたビット位置のデータを計数し、カウントデータＣＯＵＮＴを出力する。このように構成することにより、複数のビット位置の計数結果を取得することができる。また、複数の選択データを対応するカウンタへ出力する出力選択回路に加え、カウンタ３３０、比較データレジスタ３４０、及び比較回路３５０を複数備える構成であってもよい。
【００３５】
（実施形態５）
上記各実施形態では、出力データ処理部３００では、出力選択回路３２０が一つの選択データを選択してカウンタ３３０へ出力する場合を説明したが、出力選択回路３２０は、複数の選択データを選択し、カウンタ３３０が複数のビットのカウントデータをまとめて計数してもよい。具体的には、選択データレジスタ３１０の出力選択信号ＳＥＬＱ［ｓ：０］において複数のビット位置を指定する。出力選択回路３２０は、ＳＥＬＱ［ｓ：０］で指定される複数のビット位置のデータをカウンタ３３０へ出力する。カウンタ３３０は、入力した複数のビット位置のデータを計数してカウントデータを出力する。例えば、全ビット数の半分ずつテストし、不良セルが検出された複数のビット位置をさらに半分ずつにしてテストを繰り返して、不良セルが存在するビット位置を特定する。あるいは、ビット数を二つずつ（若しくは三つ以上の数ずつ）テストし、不良セルが検出された複数のビット位置をさらにテストすることによって不良セルが存在するビット位置を特定する。不良セルが存在するビット位置が検出された後、アドレスを特定するテストについては、実施形態１説明した動作と同様である。
【００３６】
このように、まず始めに複数のビットの組み合わせをテストすることによって、不良セルが存在する複数のビット位置からなる領域を特定することができる。このため、１ビットずつテストする場合に比べ、不良セルが存在するか否かをまず検出し、その後、不良ビットを特定するテストが必要となるかを判定することが容易になる。
【００３７】
（実施形態６）
上記各実施形態において、半導体集積回路は、出力回路１３０から出力される出力データを圧縮する出力圧縮回路を備えていてもよい。図１１に、本発明の実施形態６に係る半導体集積回路の構成例を示すブロック図を示す。図１１の各構成はチップ上に設けられる。半導体集積回路６は、出力圧縮回路６１０をさらに備える。出力圧縮回路６１０は、出力回路１３０から出力されるデータＱ［ｋ：０］をデータ圧縮し、圧縮されたデータをＣｏｕｔとして出力する。出力圧縮回路６１０は、例えば、岩崎和彦、他著、「マスクＲＯＭのＢＩＳＴにおけるエイリアス誤りの一実験」電子情報通信学会技術研究報告ＦＴＳ９３−１７社団法人電子情報通信学会研究会、１９９３年６月、ｐ．３３−３９等に記載されているものを参考に構成することができる。
【００３８】
圧縮データＣｏｕｔは、ＲＯＭ１００の全アドレス空間に対するテストアドレスを発生させた後に取り出され、予め計算された期待値と比較してＲＯＭ１００の良否（不良セルの有無）が判定される。不良セルがあると判定された場合は、上記各実施形態で示した手順で不良セルのビット位置とアドレスを特定する。なお、期待値との比較は、前記比較データレジスタに期待値をセットしておき、実行することも可能である。
【００３９】
このように、出力圧縮回路６１０を備えることにより、まず、検査対象であるＲＯＭ１００の良否を判定し、不良セルがあるＲＯＭに対して、不良セルのビット位置とアドレスを特定するテストを実施することができる。これにより、検査が必要なＲＯＭ１００を選別することが可能になり、始めからセル単位でテストを実施する場合に比べ検査の効率を向上させることができる。
【００４０】
（その他の実施形態）
上記各実施形態では、半導体記憶回路の一例としてＲＯＭ１００を用いて説明したが、ＲＡＭの場合であっても本発明を適用することが可能である。但し、ＲＡＭをテストする場合には、テスト開始前に予めデータを書き込むことが必要となる。
【００４１】
また、上記各実施形態では、ビット位置とアドレスによってセルが特定されるＲＯＭを一例として説明した。ビット位置とアドレスは、半導体記憶回路の最小単位（セル）を特定する手法の一つであり、他の方法で最小単位を特定する場合であってもよい。二つの要素で半導体記憶回路の最小単位を特定する場合であれば、本発明を適用することが可能である。
【００４２】
さらに、図５、１１において、出力データ処理部３００を示しているが、他の実施形態で説明した出力データ処理部５００等であってもよい。同様に、図９、１０、１１において、入力アドレス生成部２００を示しているが、図５に示す入力アドレス生成部４００であってもよい。
【００４３】
以上のように、本発明に係る好適な実施形態によれば、半導体記憶回路のテストをビット位置とアドレスとを特定してテストをすることにより、半導体記憶回路の不良セルの位置を特定することが可能となる。従って、半導体記憶回路の良否を判定するのみでなく、不良箇所を特定することができる。これによって、不良セルの発生の原因を解析する一要素となることが期待できる。
【００４４】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態１に係る半導体集積回路の構成例を示すブロック図である。
【図２】実施形態１の半導体集積回路の動作例を示すフローチャートである。
【図３】セルの値と計数結果の一例を示す図である。
【図４】図３に示すセルの値をテストする場合の各レジスタの設定値を示す図である。
【図５】本発明の実施形態２に係る半導体集積回路の構成例を示すブロック図である。
【図６】アドレス変換の一例を示す図である。
【図７】アドレス変換回路を用いる場合のテスト結果の一例を示す図である。
【図８】アドレス変換回路の有無により計数結果が相違する一例を示す図である。
【図９】本発明の実施形態３に係る半導体集積回路の構成例を示すブロック図である。
【図１０】本発明の実施形態４に係る半導体集積回路の構成例を示すブロック図である。
【図１１】本発明の実施形態６に係る半導体集積回路の構成例を示すブロック図である。
【図１２】従来の半導体メモリのテスト装置を示すブロック図である。
【図１３】従来のマスクＲＯＭのテスト方法を示すフローチャートである。
【符号の説明】
【００４６】
１００  ＲＯＭ
１１０  デコーダ
１２０  ＲＯＭセルアレイ
１３０  出力回路
２００、４００  アドレス入力部
２１０  開始アドレスレジスタ
２２０  終了アドレスレジスタ
２３０  テストアドレス発生回路
３００、３００−１、３００−２、５００、６００  出力データ処理部
３１０  選択データレジスタ
３２０  出力選択回路（出力選択部）
３３０  カウンタ
３４０  比較データレジスタ
３５０  比較回路（比較部）
４１０  アドレス変換回路
６１０  出力圧縮回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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