(57)【要約】【課題】ＡＤ変換の高精度化と、非同期のアップダウンカウンタについて、ＡＤ変換周波数を律速することなく、動的なアップダウンの切り替えとが可能な固体撮像装置を提供する。【解決手段】本発明の固体撮像装置は、動作モードとして、アップカウント動作するアップカウントモードと、ダウンカウント動作するダウンカウントモードと、前記非同期カウンタ内部に保持しているカウント値を保持したままアップカウントまたはダウンカウントを示す動作設定を切り替えるための保持モードとを有する非同期カウンタを備える。【選択図】図２
2009159331.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素部と、
前記複数の画素部の列毎に対応し、列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部とを備え、
前記列ＡＤ変換部は、前記アナログ信号とランプ信号とを比較する比較器と、前記比較器の出力が反転するまでの時間を計測するための非同期カウンタとを含み、
前記非同期カウンタは、動作モードとして、アップカウント動作するアップカウントモードと、ダウンカウント動作するダウンカウントモードと、前記非同期カウンタ内部に保持しているカウント値を保持したままアップカウントまたはダウンカウントを示す動作設定を切り替えるための保持モードとを有する
ことを特徴とする固体撮像装置。
【請求項２】
前記非同期カウンタは、
データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する複数段のフリップフロップを備え、
前記保持モードと、前記アップカウントモードまたはダウンカウントモードとを切り替える第１切り替え手段と、
前記保持モードにおいて、アップカウントまたはダウンカウントを示す動作設定を切り替える第２切り替え手段と
を備えることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第１切り替え手段は、前記複数段のフリップフロップに対応する複数の第１セレクタを有し、
前記各第１セレクタは、対応するフリップフロップの非反転出力端子および反転出力端子から出力される２つ信号の一方を選択し、選択した信号を対応するフリップフロップのデータ入力端子に出力し、前記非反転出力端子から出力される信号を選択することによって動作モードを前記保持モードに設定する
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記第２切り替え手段は、前記複数段のフリップフロップの段間に対応する複数の第２セレクタを有し、
前記各第２セレクタは、前段のフリップフロップの非反転出力端子および反転出力端子から出力される２つの信号の一方を選択し、選択した信号を次段のフリップフロップのクロック入力端子に出力し、前記保持モードの期間内に選択を切り替える
ことを特徴とする請求項２または３記載の固体撮像装置。
【請求項５】
行列状に配置された複数の画素部と、
画素部の各列に対応し、対応する列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部とを備え、
前記列ＡＤ変換部は、
前記アナログ信号とランプ信号とを比較する比較器と、
前記比較器の出力が反転するまでの時間を計測するためアップカウントおよびダウンカウントを切り替え可能な非同期カウンタとを含み、
前記非同期カウンタは、
データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する複数段のフリップフロップと、
前記複数段のフリップフロップに対応する複数の第１セレクタと、
前記複数段のフリップフロップの段間に対応する複数の第２セレクタと
を備え、
前記各第１セレクタは、対応するフリップフロップの非反転出力端子および反転出力端子から出力される２つ信号の一方を選択し、選択した信号を対応するフリップフロップのデータ入力端子に出力し、
前記各第２セレクタは、前段のフリップフロップの非反転出力端子および反転出力端子から出力される２つの信号の一方を選択し、選択した信号を次段のフリップフロップのクロック入力端子に出力する
ことを特徴とする固体撮像装置。
【請求項６】
行列状に配置された複数の画素部と、前記複数の画素部の各列に対応し、対応する列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部とを備える固体撮像装置の駆動方法であって、
前記列ＡＤ変換部は、前記アナログ信号とランプ信号とを比較する比較器と、前記比較器の出力が反転するまでの時間を計測するための非同期カウンタとを含み、
前記非同期カウンタは、動作モードとして、アップカウント動作するためのアップカウントモードと、ダウンカウント動作するためのダウンカウントモードと、前記非同期カウンタ内部に保持しているカウント値を保持したままアップカウント動作またはダウンカウント動作を示す動作設定をするための保持モードとを含み、
前記駆動方法は、
アップカウントモードおよびダウンカウントモードの一方により、基準成分を示すアナログ信号をデジタル信号に変換する第１変換ステップと、
変換されたデジタル信号を示すカウント値を保持したまま、前記非同期カウンタを前記保持モードに切り替える第１切り替えステップと、
前記保持モードにおいて前記非同期カウンタをカウント動作の設定を切り替える第２切り替えステップと、
前記保持モードをアップカウントモードおよびダウンカウントモードの他方に切り替える第３切り替えステップと、
アップカウントモードおよびダウンカウントモードの一方により、信号成分を示すアナログ信号をデジタル信号に変換する第２変換ステップと
を有することを特徴とする固体撮像装置の駆動方法。
【請求項７】
請求項１から５の何れかに記載の固体撮像装置を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可視光、電磁波、アルファ線、およびベータ線などの粒子放射線などの物理量分布を検知するための固体撮像装置に関し、より詳細には、行列状に配列された光電変換素子からの出力信号を受けるＡＤ変換回路のＣＤＳ動作を実現する非同期カウンタを有する固体撮像装置、その駆動方法およびカメラに関する。
【背景技術】
【０００２】
デジタルカメラやビデオカメラのキーデバイスであるイメージセンサとして定着した感のあるＣＣＤ（Charge Coupled Device；電荷結合素子）型イメージセンサ（以後、「ＣＣＤセンサ」と称する）に対して、ＡＤ変換回路など周辺回路を内蔵できるＭＯＳ型イメージセンサ（以後、「ＭＯＳセンサ」と称する）の開発が近年盛んに行われており、その製品化も近年増加してきている。
【０００３】
ＭＯＳセンサは、特殊な半導体プロセスを使用するＣＣＤセンサとは異なり、タイミング制御回路や信号処理回路などを同一の半導体チップ上に搭載することができる使いやすさを備えることがひとつの特徴がある。
【０００４】
イメージセンサの価値はまずその画質で測られるが、その点においてＣＣＤセンサに一日の長がある。ただし、近年、ＭＯＳセンサにおいて、その特徴である混載を活かして、画素からの信号出力後に必須となるＣＤＳ処理とＡＤ（アナログデジタル、Ａ／Ｄ、アナログ／デジタル）変換を、ともにＭＯＳセンサと同一チップ上で行う技術開発が進んでおり、画質においてもＣＣＤセンサに比肩するレベルのものが開発されてきている。
【０００５】
ここで、ＣＤＳ処理というイメージセンサ特有の信号処理について簡単に説明を加えておく。画素から読み出した信号レベルにはオフセット性のバラつきが伴う。しかしながら、画素のリセット直後にこのオフセット値を読み出すことができる（この信号レベルをリセットレベルと称する）ので、画素からリセットレベルと信号レベルを読み出して、信号レベルからリセットレベルを減算することで真の画素信号レベルを得ることができる。これをＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）処理と呼ぶ。アナログ信号としてＣＤＳ処理を行うことをアナログＣＤＳ、デジタル信号としてＣＤＳ処理を行うことをデジタルＣＤＳと呼ぶ。
【０００６】
以下に、従来技術のアナログＣＤＳについて説明する。アナログＣＤＳにもいろいろ方式が提案されているが、キャパシタを使って信号レベルからリセットレベルを減算することでＣＤＳ処理を実現する方法が主流である。
【０００７】
この手法ではキャパシタへのサンプリング動作を伴うため、スイッチを閉じる際に熱ノイズＮThermalを一緒にサンプリングしてしまい、ＣＤＳで除ききれないノイズとして残るのが課題である。熱ノイズは以下の式で表すことができる。
【０００８】
ＮThermal＝ｋＴ／Ｃ  （ｋ：、Ｔ：絶対温度、Ｃ：キャパシタ容量値）
【０００９】
つまり、容量値を大きくすれば熱ノイズを下げることができるが、面積（チップ上の資源）とトレードオフの関係にあるため簡単に大きくすることはできない。もちろん、単位面積当たりの容量値が大きい素子を導入することで面積の低減は可能だが、上記反比例の関係は変わらない。またキャパシタとして用いる素子のＣ-Ｖ特性（容量値の電圧依存性）なども性能を律速する点に注意を要する。
【００１０】
一方、デジタルＣＤＳ処理を行う場合、アナログＣＤＳで面積が課題となるキャパシタを設ける必要自体がなくなる。
【００１１】
代わりに、信号レベルとリセットレベルの両方を精度よくＡＤ変換してから、デジタル値として引き算をすることでデジタルＣＤＳを実現できる。
【００１２】
デジタルＣＤＳではＡＤ変換精度が低いとＣＤＳの精度も低くなるため、従来はアナログＣＤＳが主流であった。一方、ＭＯＳセンサ上のＡＤ変換技術が進み、高精度化すれば、デジタルＣＤＳの精度も高まるため、デジタルＣＤＳを効率よく実現することがＡＤ変換の高精度化とともに求められている。
【００１３】
デジタルＣＤＳにもいろいろな実現方法があるが、たとえば特許文献１や２に、ＭＯＳセンサのカラムＡＤ変換回路の各列に非同期のアップダウンカウンタを備え、リセットレベル読み出し時にダウンカウントでＡＤ変換し、信号レベル読み出し時にアップカウントでＡＤ変換し、以下の計算：
（信号レベル）−（リセットレベル）＝（真の信号レベル）
を、カウンタ上で実現するデジタルＣＤＳの手法が開示されている。
【００１４】
なお、カラムＡＤ変換回路の構成要素としてのカウンタには、高速化や高精度化の観点から周波数アップに追従しやすい非同期カウンタが適していると考えられている。上記特許文献１および２についても、ともに非同期カウンタを採用している。
【００１５】
図６は、特許文献１や特許文献２に記載された第１の従来例に係るＭＯＳセンサの構成を示す図である。これを用いて、カラムＡＤ変換回路を含む第１の従来例に係るＭＯＳセンサの構成を説明する。
【００１６】
第１の従来例に係るＭＯＳセンサは、画素１１０１の列毎に、比較器１１０７とカラムＵ／Ｄカウンタ１２０８とで構成されたカラムＡＤ変換回路１１０６を備えている。クロック生成回路１１２０はクロック信号１１２１をバイナリカウンタ１１０４だけでなく、カラムＡＤ変換回路１１０６内のカラムＵ／Ｄカウンタ１２０８にも供給する。バイナリカウンタ１１０４から出力されるバイナリ値はＤ／Ａ変換回路１１０５に入力され、ＤＡ変換部１１０５は入力されたバイナリ値に従ってアナログランプ電圧（三角波）１１２２を生成する。このアナログランプ電圧１１２２は参照電位として比較器１１０７に入力される。比較器１１０７のもう一方の入力には、画素１１０１から読み出し信号線１１０３を介して画素信号が入力される。また、各列のカラムＵ／Ｄカウンタで保持されるデジタル値は、ｎビットの共通出力バス信号線１１２６から出力バッファ１１０９を経てチップ外に出力される。
【００１７】
次に、第１の従来例に係るＭＯＳセンサのＡＤ変換動作を説明する。
まず、リセットレベルのＡＤ変換を行うため、カラムＡＤ変換回路１１０６内のカラムＵ／Ｄカウンタ１２０８をダウンカウントモードとする。また、カラムＵ／Ｄカウンタ１２０８およびバイナリカウンタ１１０４を初期化信号（図示せず）により初期化し、ＤＡ変換部１１０５からアナログランプ電圧１１２２の初期値を比較器１１０７の一方の入力部に供給しておく。次に、選択した行のすべての画素１１０１から画素のリセットレベルを読み出し、比較器１１０７の他方の入力部に供給する。この状態で、バイナリカウンタ１１０４およびカラムＵ／Ｄカウンタ１２０８に、クロック信号１１２１の入力を開始することで、バイナリカウンタ１１０４がその初期値からカウントを開始する。すると、ＤＡ変換部１１０５もバイナリカウンタ１１０４の計数値に従ってアナログランプ電圧１１２２の生成を初期値から開始する。また、カラムＡＤ変換回路１１０６内のカラムＵ／Ｄカウンタ１２０８は、入力されるクロック信号１１２１のダウンカウントを開始する。
【００１８】
次いで、ある列の比較器１１０７に入力される２つの信号の大小関係が入れ替わり、その比較器１１０７の出力信号が反転すると、その列のカラムカウンタ１２０８に入力されるクロック信号１１２１がマスクされ、カラムＵ／Ｄカウンタ１２０８はダウンカウントを停止し、その時点での計数値を保持する。アナログランプ電圧１１２２とカラムカウンタ１２０８の計数値とはクロック信号１１２１により互いに同期しているので、ここまでの動作により、その列の画素のリセットレベルがＡＤ変換されたことになる（但し、カウンタ上でマイナス値として保持されている）。
【００１９】
すべての列のリセットレベルがＡＤ変換されることを保証するため、リセットレベルの所定のＡＤ変換レンジに相当する期間の間、クロック生成回路１１２０からクロック信号１１２１がバイナリカウンタ１１０４に入力される。リセットレベルのＡＤ変換期間が終わった時点で、クロック信号１１２１を一旦停止する。
【００２０】
次に、信号レベルのＡＤ変換を行うため、バイナリカウンタ１１０４を再び初期値にリセットし（カラムＵ／Ｄカウンタ１２０８はリセットせず）、バイナリカウンタ１１０４の計数値が入力されるＤＡ変換部１１０５も、そのアナログランプ電圧１１２２の初期値を比較器１１０７の一方の入力部に供給しておく。その後、カラムＵ／Ｄカウンタ１２０８をアップカウントモードに切り替える（このとき、カラムＵ／Ｄカウンタ１２０８は、先にダウンカウントで得た値を保持しておく必要がある。）。
【００２１】
次に、選択した行の画素１１０１から画素の信号レベルを読み出し、比較器１１０７の他方の入力部に供給する。この状態で、バイナリカウンタ１１０４およびカラムＵ／Ｄカウンタ１２０８に、クロック信号１１２１の入力を再開することで、バイナリカウンタ１１０４がその初期値からカウントを開始する。すると、ＤＡ変換部１１０５もバイナリカウンタ１１０４の計数値に従ってアナログランプ電圧１１２２の生成を初期値から開始する。また、カラムＡＤ変換回路１１０６内のカラムＵ／Ｄカウンタ１２０８は、入力されるクロック信号１１２１のアップカウントを、先のダウンカウントで得た値を初期値として開始する。
【００２２】
次いで、ある列の比較器１１０７に入力される２つの信号の大小関係が入れ替わり、その比較器１１０７の出力信号が反転すると、その列のカラムＵ／Ｄカウンタ１２０８に入力されるクロック信号１１２１がマスクされ、カラムＵ／Ｄカウンタ１２０８はアップカウントを停止し、その時点での計数値を保持する。ここまでの動作により、その列の画素の信号レベルからリセットレベルを減算した真の信号レベルがＡＤ変換されたことになる。
【００２３】
すべての列の信号レベルがＡＤ変換されることを保証するため、信号レベルの所定のＡＤ変換レンジに相当する期間の間、クロック生成回路１１２０からクロック信号１１２１がバイナリカウンタ１１０４に入力される。
【００２４】
以上により、１行分の画素の読み出しからＣＤＳ動作を含むＡＤ変換動作の完了までが行われたことになる。
【００２５】
以上の第一の従来例の説明でわかるように、ＡＤ変換回路の各列にカラムＵ／Ｄカウンタを備えることで、デジタルＣＤＳを容易に実現している。ここでカラムＵ／Ｄカウンタは、カウント方向の動的切り替えができる必要がある。カウント方向の動的切り替えとは、アップからダウン（またはダウンからアップ）に動作モードを切り替え、切り替え前に保持していたカウント値からカウント動作を再開することをいうものとする。
【００２６】
同じくイメージセンサのカラムＡＤ変換回路におけるデジタルＣＤＳ実現に関して、特にカラムＵ／Ｄカウンタに関わる技術が特許文献３で開示されているので、これを第二の従来例として説明する。
【００２７】
カラムＡＤ変換回路のカラムＵ／Ｄカウンタには、特許文献３に開示されているように、省面積、高速、低ノイズの観点から非同期カウンタであるリップルカウンタが適している。但し、非同期カウンタとして一般的なリップルキャリー型カウンタは、アップカウント用接続とダウンカウント用接続とをスイッチで切り替えることにより、両方のカウント方向に対応できるが、カウント方向の動的切り替えには適していない。適していない理由を図７を用いて説明する。
【００２８】
図７は、特許文献３の図１８に示されている一般的なリップルキャリー型非同期カウンタの構成を示すブロック図である。同図において、セレクタ９２２、９２４、９２６は、カウント方向を切り替えるスイッチとして機能する。すなわち、この非同期カウンタは、制御信号ＳＷがＨ（ハイレベル）のときアップカウントし、Ｌ（ローレベル）のときダウンカウントする。ネガティブエッジでデータをラッチする各ＦＦ（Ｄ型フリップフロップ）のクロック入力端子ＣＫには、前段のＦＦの非反転出力端子Ｑまたは反転出力端子ＮＱ（ 図ではＱの上に横バー“−” を付して示す）の一方がセレクタを介して入力されている。そのため、前段のＦＦに保持された値に依存して、スイッチの切り替え時にセレクタ出力にネガティブエッジが発生し、このネガティブエッジがクロック入力端子ＣＫに入力されることにより一部のＦＦの保持値が反転し、カウント値が破壊されることになる。
【００２９】
このように単純にスイッチでカウント方向の切り替え可能な非同期カウンタを構成した場合、切り替え直後にリセットすることによりそれぞれ単独の動作（アップカウント、またはダウンカウント）は実現できても、アップダウン切り替え後に切り替え前のカウント値からカウント動作を再開することを保証することはできない。たとえば、特許文献３の図１９のタイムチャートには、図７（特許文献３の図１８）の構成のカウンタでアップカウントからダウンカウントに切り替えた場合のカウント値の破壊が示されている。
【００３０】
この課題を解決するため特許文献３で開示されている技術は、実施例は複数あるものの、いずれも切り替え時にデータが破壊された（１⇔０が入れ替わった）ビットに入れ替えをもう一度、発生させることで正しいデータに戻すという考え方によるものである。その回路構成を図８に、その詳細図を図９に示す。その動作波形を図１０および図１１に示す。
【００３１】
図８に示すように、従来例であるカウンタ回路４００は先ず、複数のネガティブエッジ型かつＤ型のフリップフロップ４１２，４１４，４１６，４１８（纏めて４１０ともいう）がカスケード接続された構成をとっている。各フリップフロップ４１０は、反転出力ＮＱ（図ではＱの上に横バー“−”を付して示す）が自身のＤ入力端子に入力されるようになっている。これにより、カウンタ回路４００は、４ビットの非同期カウンタを構成し得るようになっている。
【００３２】
またカウンタ回路４００は、各フリップフロップ４１０間に、それぞれのフリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える切替え処理部としての３入力−１出力型の３値切替え部４２２，４２４，４２６（纏めて４２０ともいう）を備えている。この３値切替え部４２０は、実際には、図９に示すように、それぞれ２段構成の２入力−１出力型の２値切替え部４３２，４３３の対、２値切替え部４３４，４３５の対、および２値切替え部４３６，４３７の対で構成される。それぞれの対を纏めて２値切替え部４３０という。
【００３３】
この場合、それぞれの２値切替え部４３０は、図示しない制御部からの２ビットの切替え制御信号ＳＷ１，ＳＷ２として、異なったタイミングで発せられる切替え制御信号ＳL，ＦＬにより切り替える構成となっている。
【００３４】
前段側の２値切替え部４３２，４３４，４３６は、対応するそれぞれのフリップフロップ４１０の非反転出力Ｑと反転出力ＮＱとを切替え制御信号ＳＬに従って切り替え、対応する後段側の２値切替え部４３３，４３５，４３７の一方の入力端子に渡す。後段側の２値切替え部４３３，４３５，４３７は、前段側の２値切替え部４３２，４３４，４３６から渡されたデータと、他方の入力端子に入力される電源レベルとを、切替え制御信号ＦＬに従って切り替え、後段のフリップフロップ４１０のクロック端子ＣＫに入力する。
【００３５】
たとえば、前段側の２値切替え部４３０（４３２，４３４，４３６）は、前段のフリップフロップ４１０の非反転出力ＮＱと反転出力Ｑとの何れか一方を切替え制御信号ＳＬの元で選択して、後段側の２値切替え部４３０（４３３，４３５，４３７）の一方の入力端子に供給する。切替え制御信号ＳＬは、前段側の２値切替え部４３０（４３２，４３４，４３６）を制御することで、カウンタ回路４００のカウント動作を、アップカウントとダウンカウントの何れかに切り替えるためのものである。
【００３６】
後段側の２値切替え部４３０（４３３，４３５，４３５） は、前段側の２値切替え部４３０（４３２，４３４，４３６）から出力された前段のフリップフロップ４１０の出力（非反転出力ＮＱと反転出力Ｑとの何れか一方）と、Ｈ（ハイレベル信号）とから一方を選択し、選択した信号を後段のフリップフロップ４１０のクロック端子ＣＫへの供給する。
【００３７】
切替え制御信号ＦＬは、後段側の２値切替え部４３０（４３３，４３５，４３５）を制御することで、前段のフリップフロップ４１０の出力（非反転出力ＮＱと反転出力Ｑとの何れか一方）の後段のフリップフロップ４１０のクロック端子ＣＫへの供給をカウントモードの切替えの後の所定期間停止させるとともに、非反転出力ＮＱと反転出力Ｑとの何れか一方の供給再開時に後段のフリップフロップ４１０のクロック端子ＣＫへクロック相当の信号を供給させる。こうすることで、アップカウントとダウンカウントのカウントモードを切り替えた際に、反転したビットのみを再度反転させることによって切り替え前のカウント値に修復する。
【００３８】
図１０は、カウンタ回路４００の動作を説明するためのタイミングチャート図である。本例では、カウント値０〜６までアップカウントした後に、切替え制御信号ＳＬをハイレベルからローレベルに切り替えている（ｔ３０）。これにより、カウント値が“６”から“１０”に破壊される。
【００３９】
さらに、カウントモードを切り替える切替え制御信号ＳＬの切替え後に、ダウンカウント用のクロックＣＫ０のネガティブエッジを初段のフリップフロップ４１０に入力する前に、後段側の２値切替え部４３３，４３５，４３７に、切替え制御信号ＦＬとして、アクティブＨのワンショットパルスを加える（ｔ３２〜ｔ３４）。これにより、破壊されたカウント値が“１０”から“６”に修復される。
【００４０】
このようなカウント値の破壊と修復の過程を図１１を用いてさらに詳細に説明する。
図１１は、図１０に示した信号の他に、フリップフロップ４１４、４１６、４１８のクロック入力端子に入力されるクロック信号ＣＫ１〜ＣＫ３を図示している。同図のタイミングｔ３０において、切り替え制御信号ＳＬがハイレベルからローレベルに変化することによって、セレクタ４３４および４３６はクロック信号ＣＫ２とＣＫ３にネガティブエッジを発生する（図中のＡ、Ｂ）。これにより、フリップフロップ４１６および４１８は保持値を反転させる（図中のＣ、Ｄ）。こうしてカウント値が破壊される。
【００４１】
さらに、タイミングｔ３２〜ｔ３４の期間において印加される切替え制御信号ＦＬの１ショットパルスによって、セレクタ４３５および４３７は、クロック信号ＣＫ２とＣＫ３にネガティブエッジをもう一度発生する。これにより、フリップフロップ４１６および４１８は保持値を再度反転させる（図中のＥ、Ｆ）。こうしてカウント値が修復される。
【００４２】
こうすることで、実質的に、カウントモード切替え前のカウント値を保持することができるため、アップカウントの後、カウント値の連続性を保った状態で、引き続いてダウンカウントを行なうことができる。
【００４３】
このように、第二の従来例では、このように破壊されたデータを元に戻すことができるため、アップカウントからダウンカウント、または、ダウンカウントからアップカウントへの動的な切り替えが実質的に可能である。
【特許文献１】米国特許第５８７７７１５号明細書
【特許文献２】特開２００５−３２３３３１号公報
【特許文献３】特開２００５−３１１９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００４４】
しかしながら、カウント値の反転を修復する上記従来技術によれば、各フリップフロップ間のキャリー伝播経路にセレクタが直列に２段入る構成となっており、キャリー伝播の遅延が大きくなるという課題がある。
【００４５】
言い換えれば、キャリーの遅延が大きいとＡＤ変換周波数を律速する要因となり、高速化（クロック周期を短縮化）できなくなる。列ＡＤ変換部は画素アレイの列数分備えるのが普通であり、その数は数千列にもなるが、遅延は列によってばらつくため、ＡＤ変換周波数はそのもっともキャリー遅延が大きい列の特性によって律速されることになる。
【００４６】
例えば、次のようなケースで問題になる。
第１のケースは、図１１における反転と修復に関する。すなわち、従来技術では、望まないビット反転を再度ビット反転するというデジタル信号の変化が発生する。このデジタル信号の変化は、ＣＤＳ動作中の、基準成分のデジタル化が完了した時点から信号成分のデジタル化を開始する時点までの期間に発生する。この期間は列ＡＤ変換部のカウント動作は一時的に停止しているが、列ＡＤ変換部の比較器およびその前段の回路は、信号成分を示すアナログ信号の比較器への入力を増幅したり、安定化したりしており、次のカウント動作によるＡＤ変換に備えている。上記のビット反転と再度のビット反転によって発生するデジタル信号の変化に起因するノイズ成分によって、列ＡＤ変換部の前段の比較器あるいはさらに上流の回路にＣＤＳ動作で除去できないオフセット成分を与え、ＡＤ変換の精度を劣化させる可能性がある。また、このビット反転は下位側のフリップフロップが保持するデータに依存して発生するため、列により発生量が異なることになり、全画素共通のオフセットとして除去することはできず、画質への影響はより大きい可能性がある。カウンタ値の反転と修復を行ってから、比較器への入力をサンプリングするまでの時間を延ばすことで、この影響を避けることが可能だが、ＡＤ変換に使用できる時間が減ることになるため、同じＡＤ変換解像度を出すためにはＡＤ変換周波数を上げる必要が生じる。また、同じＡＤ変換周波数で同じＡＤ変換解像度を実現するには、フレームレートを落とす必要が生じる。
【００４７】
第２のケースは、オーバーフローカウンタまたはアンダーフローの検出に関する。すなわち、カウンタのオーバーフローまたはアンダーフローは最上位ビット、つまり最後段のフリップフロップで発生するキャリーで判定することになるため、オーバーフローまたはアンダーフローした時にカウント動作を停止させる場合、最下位ビットつまり初段のフリップフロップへのアクティブエッジ（ネガティブエッジまたはポジティブエッジ）が入力されるタイミングまでに停止させる必要がある。
【００４８】
もし、キャリー伝播が遅く最後段のフリップフロップからのオーバーフロー信号（またはアンダーフロー信号）の発生タイミングが、初段のフリップフロップへのアクティブエッジのタイミングよりも遅ければ、カウンタのカウント値はオーバーフローまたはアンダーフロー時の次の値（初期値）に戻ってしまうことになる。例えば、カウント値が画素の輝度を表すので、オーバーフロー時は最高輝度（もっとも明るい画素）になるはずなのに、初期値（もっとも暗い画素）に化けることになる。このため、初段フリップフロップのアクティブエッジから最後段のフリップフロップからオーバーフロー信号（またはアンダーフロー信号）が発生するまでの時間がＡＤ変換周波数を律速することになる。
【００４９】
本発明の目的は、ＡＤ変換の高精度化と、非同期のアップダウンカウンタについて、ＡＤ変換周波数を律速することなく、動的なアップダウンの切り替えとが可能な固体撮像装置、その駆動方法およびカメラを提供することを目的とする。
【課題を解決するための手段】
【００５０】
上記の課題を解決するため、本発明の固体撮像装置は、行列状に配置された複数の画素部と、前記複数の画素部の列毎に対応し、列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部とを備え、前記列ＡＤ変換部は、前記アナログ信号とランプ信号とを比較する比較器と、前記比較器の出力が反転するまでの時間を計測するための非同期カウンタとを含み、前記非同期カウンタは、動作モードとして、アップカウント動作するアップカウントモードと、ダウンカウント動作するダウンカウントモードと、前記非同期カウンタ内部に保持しているカウント値を保持したままアップカウントまたはダウンカウントを示す動作設定を切り替えるための保持モードとを有する。この構成によれば、アップカウントまたはダウンカウントを示す動作設定の切り替えによって、非同期カウンタ内部に保持しているカウント値を変化させず、ノイズ発生を抑制するので、ＡＤ変換の精度を高めることができる。また、上記の動作設定の切り替え時に、従来必要であったビット反転とその修復のための再度のビット反転という動作が不要なので、周波数向上に適している。
【００５１】
ここで、前記非同期カウンタは、データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する複数段のフリップフロップを備え、前記保持モードと、前記アップカウントモードまたはダウンカウントモードとを切り替える第１切り替え手段と、前記保持モードにおいて、アップカウントまたはダウンカウントを示す動作設定を切り替える第２切り替え手段とを備える構成としてもよい。
【００５２】
ここで、前記第１切り替え手段は、前記複数段のフリップフロップに対応する複数の第１セレクタを有し、前記各第１セレクタは、対応するフリップフロップの非反転出力端子および反転出力端子から出力される２つ信号の一方を選択し、選択した信号を対応するフリップフロップのデータ入力端子に出力し、前記非反転出力端子から出力される信号を選択することによって動作モードを前記保持モードに設定するとしてもよい。この構成によれば、キャリーの伝播経路外に複数の第１セレクタを設けているので、キャリーの伝播遅延を悪化させない。これによりＡＤ変換周波数の高速化に適している。
【００５３】
ここで、前記第２切り替え手段は、前記複数段のフリップフロップの段間に対応する複数の第２セレクタを有し、前記各第２セレクタは、前段のフリップフロップの非反転出力端子および反転出力端子から出力される２つの信号の一方を選択し、選択した信号を次段のフリップフロップのクロック入力端子に出力し、前記保持モードの期間内に選択を切り替えるようにしてもよい。この構成によれば、キャリーの伝播経路にはフリップフロップの段間のそれぞれに１個の第２セレクタが存在するだけなので、キャリーの伝播遅延によりＡＤ変換周波数が律速されることを防止することができる。
【００５４】
また、本発明の固体撮像装置は、行列状に配置された複数の画素部と、画素部の各列に対応し、対応する列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部とを備え、前記列ＡＤ変換部は、前記アナログ信号とランプ信号とを比較する比較器と、前記比較器の出力が反転するまでの時間を計測するためアップカウントおよびダウンカウントを切り替え可能な非同期カウンタとを含み、前記非同期カウンタは、データ入力端子、クロック入力端子、非反転出力端子及び反転出力端子を有する複数段のフリップフロップと、前記複数段のフリップフロップに対応する複数の第１セレクタと、前記複数段のフリップフロップの段間に対応する複数の第２セレクタとを備え、前記各第１セレクタは、対応するフリップフロップの非反転出力端子および反転出力端子から出力される２つ信号の一方を選択し、選択した信号を対応するフリップフロップのデータ入力端子に出力し、前記各第２セレクタは、前段のフリップフロップの非反転出力端子および反転出力端子から出力される２つの信号の一方を選択し、選択した信号を次段のフリップフロップのクロック入力端子に出力するようにしてもよい。
【００５５】
また、本発明の固体撮像装置の駆動方法およびカメラは、上記と同様の構成を有する。
【発明の効果】
【００５６】
本願発明によれば、ＡＤ変換の高精度化と、非同期のアップダウンカウンタについて、ＡＤ変換周波数を律速することなく、動的なアップダウンの切り替えが可能になる。
【発明を実施するための最良の形態】
【００５７】
以下では、図面を参照して本発明の各実施形態における固体撮像装置について説明する。次にこのカウンタを使用する列ＡＤ変換部（カラムＡＤＣ）を搭載する二次元アレイタイプのＭＯＳセンサについて説明する。ただし、これは一例であって、本発明に係る構成あるいは駆動方法は、光や放射線など、外部から入力される電磁波に対して感応する単位構成要素をライン状もしくは行列状に複数個配置してなる物理量分布検知用の半導体装置に広く適用できる。
【００５８】
（実施の形態１）
本実施の形態における固体撮像装置は、列ＡＤ変換部内に次の３つの動作モードを有することを特徴とする。すなわち、非同期カウンタは、動作モードとして、アップカウント動作するアップカウントモードと、ダウンカウント動作するダウンカウントモードと、前記非同期カウンタ内部に保持しているカウント値を保持したままアップカウントまたはダウンカウントを示す動作設定を切り替えるためのデータ保持モードとを含んでいる。
【００５９】
これにより、アップカウントまたはダウンカウントを示す動作設定の切り替えによって、非同期カウンタ内部に保持しているカウント値を変化させないので、ノイズ発生を抑制するので、ＡＤ変換の精度を高めることができる。また、上記の動作設定の切り替え時に、従来必要であったビット反転とその修復のための再度のビット反転という動作が不要なので、周波数向上に適している。
【００６０】
図１は、本発明の実施の形態１における固体撮像装置の構成を示すブロック図である。この固体撮像装置は、いわゆるＭＯＳ型イメージセンサ（以後、「ＭＯＳセンサ」と称する）であって、行列状に配置された複数の画素２１０１を有する画素アレイ（撮像部）２１０２、複数の画素部の複数の列毎に、対応する列から出力されるアナログ信号をデジタル信号に変換する列ＡＤ変換部２１０６、バイナリカウンタ２１０４、バイナリカウンタ２１０４の出力をアナログ値に変換することによってランプ波形信号を出力するＤＡ変換部（デジタルアナログ変換部、デジタルアナログコンバータ、ＤＡＣ）２１０５、および複数の列ＡＤ変換部２１０６から出力されるデジタル信号を出力する出力バッファを備える。
【００６１】
列ＡＤ変換部２１０６は、対応する列から出力されるアナログ信号と、ＤＡ変換部２１０５からのランプ信号とを比較する比較器２１０７と、比較器２１０７の出力が反転するまでの時間を計測するための非同期型のカラムＵ／Ｄカウンタ（カラム・アップ・ダウン・カウンタ）２２０８とを備える。
【００６２】
カラムＵ／Ｄカウンタ２２０８は、動作モードとして、上記のアップカウントモードと、ダウンカウントモードと、データ保持モードとを有している。
【００６３】
ＭＯＳセンサは、画素２１０１の列毎に、比較器２１０７とカラムＵ／Ｄカウンタ２２０８とで構成されたカラムＡＤ変換回路２１０６を備えている。クロック生成回路２１２０はクロック信号２１２１をバイナリカウンタ２１０４だけでなく、カラムＡＤ変換回路２１０６内のカラムＵ／Ｄカウンタ２２０８にも供給する。バイナリカウンタ２１０４から出力されるバイナリ値はＤＡ変換部２１０５に入力され、ＤＡ変換部２１０５は入力されたバイナリ値に従ってアナログランプ電圧（三角波）２１２２を生成する。このアナログランプ電圧２１２２は参照電位として比較器２１０７に入力される。比較器２１０７のもう一方の入力には、画素２１０１から読み出し信号線２１０３を介して画素信号が入力される。また、各列のカラムＵ／Ｄカウンタで保持されるデジタル値は、ｎビットの共通出力バス信号線２１２６から出力バッファ２１０９を経てチップ外に出力される。
【００６４】
ＭＯＳセンサのＡＤ（アナログデジタル、Ａ／Ｄ、アナログ／デジタル）変換動作を説明する。
【００６５】
まず、リセットレベルのＡＤ変換を行うため、カラムＡＤ変換回路２１０６内のカラムＵ／Ｄカウンタ２２０８をダウンカウントモードとする。また、カラムＵ／Ｄカウンタ２２０８およびバイナリカウンタ２１０４を初期化信号（図示せず）により初期化し、ＤＡ変換部２１０５からアナログランプ電圧２１２２の初期値を比較器２１０７の一方の入力部に供給しておく。
【００６６】
次に、選択した行のすべての画素２１０１から画素のリセットレベルを読み出し、比較器２１０７の他方の入力部に供給する。この状態で、バイナリカウンタ２１０４およびカラムＵ／Ｄカウンタ２２０８に、クロック信号２１２１の入力を開始することで、バイナリカウンタ２１０４がその初期値からカウントを開始する。すると、ＤＡ変換部２１０５もバイナリカウンタ２１０４の計数値に従ってアナログランプ電圧２１２２の生成を初期値から開始する。また、カラムＡＤ変換回路２１０６内のカラムＵ／Ｄカウンタ２２０８は、入力されるクロック信号２１２１に応じてダウンカウントを開始する。
【００６７】
次いで、ある列の比較器２１０７に入力される２つの信号の大小関係が入れ替わり、その比較器２１０７の出力信号が反転すると、その列のカラムＵ／Ｄカウンタ２２０８に入力されるクロック信号２１２１がマスクされ、カラムＵ／Ｄカウンタ２２０８はダウンカウントを停止し、その時点での計数値を保持する。アナログランプ電圧２１２２とカラムＵ／Ｄカウンタ２２０８の計数値とはクロック信号２１２１により互いに同期しているので、ここまでの動作により、その列の画素のリセットレベルがＡＤ変換されたことになる（但し、カウンタ上でマイナス値として保持されている）。
【００６８】
すべての列のリセットレベルがＡＤ変換されることを保証するため、リセットレベルの所定のＡＤ変換レンジに相当する期間の間、クロック生成回路２１２０からクロック信号２１２１がバイナリカウンタ２１０４に入力される。リセットレベルのＡＤ変換期間が終わった時点で、クロック信号２１２１を一旦停止する。
【００６９】
次に、信号レベルのＡＤ変換を行うため、バイナリカウンタ２１０４を再び初期値にリセットし、カラムＵ／Ｄカウンタ２２０８をリセットしないで、バイナリカウンタ２１０４の計数値が入力されるＤＡ変換部２１０５も、そのアナログランプ電圧２１２２の初期値を比較器２１０７の一方の入力部に供給しておく。
【００７０】
その後、カラムＵ／Ｄカウンタ２２０８のモード切り替えを次のステップにより行う。すなわち、カラムＵ／Ｄカウンタ２２０８をダウンカウントモードから保持モードに切り替える第１切り替えステップと、保持モードにおいてカラムＵ／Ｄカウンタ２２０８のカウント動作の設定を（ダウンからアップに）切り替える第２切り替えステップと、保持モードからアップカウントモードに切り替える第３切り替えステップとを行う。
【００７１】
このステップによって、カラムＵ／Ｄカウンタ２２０８は、カウント値を変化させることなく保持したままでアップカウントモードに切り替えられる。
【００７２】
次に、選択した行の画素２１０１から画素の信号レベルを読み出し、比較器２１０７の他方の入力部に供給する。この状態で、バイナリカウンタ２１０４およびカラムＵ／Ｄカウンタ２２０８に、クロック信号２１２１の入力を再開することで、バイナリカウンタ２１０４がその初期値からカウントを開始する。すると、ＤＡ変換部２１０５もバイナリカウンタ２１０４の計数値に従ってアナログランプ電圧２１２２の生成を初期値から開始する。また、カラムＡＤ変換回路２１０６内のカラムＵ／Ｄカウンタ２２０８は、入力されるクロック信号２１２１のアップカウントを、先のダウンカウントで得た値を初期値として開始する。
【００７３】
次いで、ある列の比較器２１０７に入力される２つの信号の大小関係が入れ替わり、その比較器２１０７の出力信号が反転すると、その列のカラムＵ／Ｄカウンタ２２０８に入力されるクロック信号２１２１がマスクされ、カラムＵ／Ｄカウンタ２２０８はアップカウントを停止し、その時点での計数値を保持する。ここまでの動作により、その列の画素の信号レベルからリセットレベルを減算した真の信号レベルがＡＤ変換されたことになる。
【００７４】
すべての列の信号レベルがＡＤ変換されることを保証するため、信号レベルの所定のＡＤ変換レンジに相当する期間の間、クロック生成回路２１２０からクロック信号２１２１がバイナリカウンタ２１０４に入力される。
【００７５】
以上により、１行分の画素の読み出しからＣＤＳ動作を含むＡＤ変換動作の完了までが行われたことになる。
【００７６】
図２はカラムＵ／Ｄカウンタ２２０８の一具体例としての非同期カウンタの構成を示す回路ブロック図である。この非同期カウンタは、データ入力端子Ｄ、クロック入力端子Ｔ、非反転出力端子Ｑ及び反転出力端子ＮＱを有する複数段のＤ型フリップフロップ１０１と、複数段のフリップフロップに対応する複数の第１セレクタ１０２と、前記複数段のフリップフロップの段間に対応する複数の第２セレクタ１０３とを備える。
【００７７】
各Ｄ型フリップフロップ１０１（以下単にＦＦ１０１とも略す）は、ポジティブエッジ型のＤ型フリップフロップであり、いわゆる１ビットのデータラッチ回路である。なお、ＦＦ１０１のリセット入力については省略してある。
【００７８】
複数の第１セレクタ１０２は、保持モードと、カウントモード（つまりアップカウントモードまたはダウンカウントモード）とを切り替えるモード切り替え部１１１として機能する。
【００７９】
複数の第２セレクタ１０３は、保持モードにおいて、アップカウントまたはダウンカウントを示す動作設定を切り替えるＵ／Ｄ切り替え部１１２として機能する。
【００８０】
各第１セレクタ１０２は、２入力１出力のセレクタであって、対応するＦＦ１０１の非反転出力端子Ｑおよび反転出力端子ＮＱから出力される２つ信号の一方を選択し、選択した信号を対応するＦＦ１０１のデータ入力端子Ｄに出力する。
【００８１】
各第２セレクタ１０３は、２入力１出力のセレクタであって、前段のＦＦ１０１の非反転出力端子Ｑおよび反転出力端子ＮＱから出力される２つの信号の一方を選択し、選択した信号を次段のＦＦ１０１のクロック入力端子Ｔに出力する。
【００８２】
ＦＦ１０１と、第１セレクタ１０２、第２セレクタ１０３、以上３つの回路要素を結線することで、非同期カウンタの１ビット分の回路を構成している。ただし、第２セレクタ１０３は、最終段のＦＦ１０１の後段には存在しない。
【００８３】
接続関係の詳細だが、ＦＦ１０１の出力Ｑと反転出力ＮＱは、第１セレクタ１０２と第２セレクタ１０３の両方に入力するように接続するが、第１セレクタ１０２の出力は同じＦＦ１０１のデータ入力Ｄに接続するのに対して、第２セレクタ１０３の出力は１ビット上位のＦＦ１０１のクロック入力Ｔに接続する。
【００８４】
次に、非同期カウンタの制御信号ＣＫＳおよびＵＤＳの値により、カウンタの状態がどう変わるかを説明する。
【００８５】
制御信号ＣＫＳがＨのとき、第１セレクタ１０２は、ＦＦ１０１の反転出力ＮＱを、同じＦＦ１０１のデータ入力Ｄに接続する。このとき、各ＦＦ１０１のクロック入力Ｔに接続する信号が変化すると、ポジティブエッジ型ＦＦであるため、その立ち上がりエッジでＦＦの値は反転する（カウントモード）。
【００８６】
逆に、制御信号ＣＫＳがＬのとき、第１セレクタ１０２は、ＦＦ１０１の出力Ｑを、同じＦＦ１０１のデータ入力Ｄに接続する。このとき、各ＦＦ１０１のクロック入力Ｔに接続する信号が変化しても、その値は変化しない（データ保持モード）。
【００８７】
図３は、非同期カウンタの動作タイミング例を示すタイムチャートである。まず、ここでは明示しない手続きによりカウンタ値Ｑ［３：０］はゼロにリセットされている。次に、ＣＫＳ＝Ｈであり、カウンタモードとして動作することがわかる。
【００８８】
ここで、制御信号ＵＤＳがＨで最下位ビットのＦＦのクロック入力Ｔにクロック信号ＣＬＫが入力を開始する。ＵＤＳがＨなので、第２セレクタ１０３によるビット間の接続は、ＦＦ１０１の反転出力ＮＱを、１ビット上位のＦＦ１０１のクロック入力Ｔに接続している。ＣＫＳがＨ、すなわちカウントモードであり、１ビット上位の値は１ビット下位側のデータが１から０に変化したときに変化するため、非同期カウンタ全体としてアップカウントを行うことになる。図３では、ＵＤＳとＣＫＳがＨの期間にＣＬＫの立ち上がりエッジが６回入力されており、非同期カウントの値はＱ［３：０］＝６になる。
【００８９】
次にＣＫＳをＬに切り替えて非同期カウンタをデータ保持モードとする。その後、ＵＤＳをＬに切り替えてカウント方向を変えるが、ここで仮にＣＬＫ入力に変化があっても、この非同期カウンタを構成するすべてのＦＦはデータ保持モードになっているため、データが変化することはない。従って、従来例で説明したデータ破壊と修復によるノイズの問題は発生しない。
【００９０】
すでに制御信号ＵＤＳはＬであり、第２セレクタ１０３は、ＦＦ１０１の出力Ｑを、１ビット上位のＦＦ１０１のクロック入力Ｔに接続している。
【００９１】
次に、ＣＫＳをＨ、すなわちカウントモードにして、ＣＬＫ入力を再開すると、１ビット上位の値は１ビット下位側のデータが０から１に変化したときに変化するため、非同期カウンタは全体としてダウンカウントを開始する。図３では、ＵＤＳがＬでＣＫＳがＨの期間にＣＬＫの立ち上がりエッジが８回入力されており、非同期カウントの値はＱ［３：０］としては、カラムＵ／Ｄカウンタで期待されるクロックエッジ数の加減算（６−８＝−２)が正しく計算されており、カウント方向の切り替えによるデータ破壊は発生していない。
【００９２】
なお、ここでは４ビットカウンタとして説明したが、この接続関係はスケーラブルであり、１０ビットやそれ以上の多ビットの場合でも本発明の適用は可能である。
【００９３】
以上説明してきたように、本実施形態における固体撮像装置によれば、アップカウントまたはダウンカウントを示す動作設定の切り替えによって、非同期カウンタ内部に保持しているカウント値を変化させないので、ノイズ発生を抑制し、ＡＤ変換の精度を高めることができる。また、上記の動作設定の切り替え時に、従来必要であったビット反転とその修復のための再度のビット反転という動作が不要なので、周波数向上に適している。
【００９４】
また、キャリーの伝播経路外に複数の第１セレクタを設けているので、キャリーの伝播遅延を悪化することなく、ＡＤ変換周波数の高速化に適している。
【００９５】
また、キャリーの伝播経路内にはフリップフロップの段間のそれぞれに１個の第２セレクタ１０３が存在するだけなので、従来技術と比べてキャリーの伝播遅延を小さくすることができ、その結果ＡＤ変換周波数が律速されることを防止することができる。
【００９６】
（実施の形態２）
実施の形態１ではポジティブエッジ型のＤ−ＦＦを用いた非同期カウンタを説明した。本実施の形態ではネガティブエッジ型のＤ−ＦＦを用いた非同期カウンタを説明する。
【００９７】
本実施の形態における固体撮像装置の構成は、図１と同様なので、異なる点以外は説明を省略する。
【００９８】
図４は本発明の実施の形態２におけるカラムＵ／Ｄカウンタとしての非同期カウンタ構成を示す回路ブロック図である。ネガティブエッジ型リセット付きＤ型フリップフロップ３０１と、第１セレクタ３０２、第２セレクタ３０３、以上３つの回路要素を結線することで、非同期カウンタの１ビット分の回路を構成している。
【００９９】
接続関係の詳細は、実施の形態１と同様に、フリップフロップ３０１の出力Ｑと反転出力ＮＱは、第１セレクタ３０２と第２セレクタ３０３の両方に入力するように接続するが、セレクタ３０２の出力は同じフリップフロップ３０１のデータ入力Ｄに接続するのに対して、セレクタ３０３の出力は１ビット上位のフリップフロップ３０１のクロック入力Ｔに接続する。
【０１００】
次に、非同期カウンタの制御信号ＣＫＳおよびＵＤＳの値により、カウンタの状態がどう変わるかを説明する。
【０１０１】
制御信号ＣＫＳがＨのとき、第１セレクタ３０２は、ＦＦ３０１の反転出力ＮＱを、同じＦＦ３０１のデータ入力Ｄに接続する。このとき、各ＦＦ３０１のクロック入力Ｔに接続する信号が変化すると、ネガティブエッジ型ＦＦであるため、その立下りエッジでＦＦの値は反転する（カウントモード）。
【０１０２】
逆に、制御信号ＣＫＳがＬのとき、第１セレクタ３０２は、ＦＦ３０１の出力Ｑを、同じＦＦ３０１のデータ入力Ｄに接続する。このとき、各ＦＦ３０１のクロック入力Ｔに接続する信号が変化しても、その値は変化しない（データ保持モード）。
【０１０３】
図５は実施の形態２の非同期カウンタの動作タイミング例を示すタイムチャートである。
【０１０４】
まず、ＦＦ３０１のＲ端子にＲＳＴＮ＝Ｌが入力され、カウンタ値Ｑ［３：０］がゼロにリセットされている。
【０１０５】
次に、ＣＫＳ＝Ｈであり、データ保持モードではなくカウントモードとして動作することがわかる。
【０１０６】
ここで、制御信号ＵＤＳがＨで最下位ビットのＦＦのクロック入力Ｔにクロック信号ＣＬＫが入力を開始する。このときＵＤＳがＨだが、実施例１とは異なり、第２セレクタ３０３によるビット間の接続は、ＦＦ３０１の反転出力Ｑを、１ビット上位のＦＦ３０１のクロック入力Ｔに接続している。ＣＫＳはＨ、すなわちカウントモードである。実施例１とは異なり、ネガティブエッジ型ＦＦなので、結局、１ビット上位の値は１ビット下位側のデータが１から０に変化したときに変化するため、非同期カウンタ全体としてアップカウントを行うことになる。図３では、ＵＤＳとＣＫＳがＨの期間にＣＬＫの立ち下がりエッジが９回入力されており、非同期カウントの値はＱ［３：０］＝９になる。
【０１０７】
次にＣＫＳをＬに切り替えて非同期カウンタをデータ保持モードとする。その後、ＵＤＳをＬに切り替えてカウント方向を変えるが、ここで仮にＣＬＫ入力に変化があっても、
この非同期カウンタを構成するすべてのＦＦはデータ保持モードになっているため、データが変化することはない（実施の形態１と同じである）。
【０１０８】
すでに制御信号ＵＤＳはＬであり、第２セレクタ３０３は、ＦＦ３０１の出力Ｑを、１ビット上位のＦＦ３０１のクロック入力Ｔに接続している。
次に、ＣＫＳをＨ、すなわちカウントモードにして、ＣＬＫ入力を再開すると、１ビット上位の値は１ビット下位側のデータが０から１に変化したときに変化するため、非同期カウンタは全体としてダウンカウントを開始する。図３では、ＵＤＳがＬでＣＫＳがＨの期間にＣＬＫの立ち上がりエッジが４回入力されており、非同期カウントの値はＱ［３：０］としては、カラムＵ／Ｄカウンタで期待されるクロックエッジ数の加減算（９−４＝５)が正しく計算されており、カウント方向の切り替えによるデータ破壊は発生していない。
【０１０９】
なお、ここでは４ビットカウンタとして説明したが、この接続関係はスケーラブルであり、１０ビットやそれ以上の多ビットの場合でも本発明の適用は可能である。
【０１１０】
なお、非同期カウンタを実施の形態１のようにポジティブエッジ型のＤ型ＦＦで構成するか、実施の形態２のようにネガティブエッジ型のＤ型ＦＦで構成するかは、製造プロセスや、他の回路との相性等に応じて適宜決めればよい。
【０１１１】
また、ＦＦのリセット入力は、非同期リセットに限らず同期リセットであってもよい。
なお、リセット時のカウンタの初期値は０に限らず、オフセット値（例えば、リセットレベルの最大値に相当する値）にリセットしてもよい。この場合、リセット信号ではなくセット信号またはプリセット信号により、初期値をセットする構成としてもよい。
【０１１２】
また、上記各実施形態の非同期カウンタは、ダウンカウントによりマイナスのカウント値（２の補数）を出力するが、初期値を適切なオフセット値に設定するにより正数のカウント値のみ（または負数のカウント値のみ）カウントするようにしてもよい。
【０１１３】
なお、上記実施の形態１、２では、Ｄ型ＦＦを用いた非同期カウンタについて説明したが、Ｄ型ＦＦに限らず、他の型のフリップフロップを用いて同じ機能の非同期カウンタを構成してもよい。
【産業上の利用可能性】
【０１１４】
以上説明したように、本発明の固体撮像装置およびその駆動方法は、光や放射線など種々の物理量分布を検知するための撮像装置に有用であり、例えば、デジタルスチルカメラ、カメラ付き携帯電話機、監視カメラ、ノートパソコンに内蔵のカメラ、情報処理機器に接続されるカメラユニット等に適している。
【図面の簡単な説明】
【０１１５】
【図１】実施の形態１における固体撮像装置の構成を示すブロック図である。
【図２】カラムＵ／Ｄカウンタの一具体例としての非同期カウンタの構成を示す回路ブロック図である。
【図３】非同期カウンタの動作タイミング例を示すタイムチャートである。
【図４】実施の形態２におけるカラムＵ／Ｄカウンタの一具体例としての非同期カウンタの構成を示す回路ブロック図である。
【図５】非同期カウンタの動作タイミング例を示すタイムチャートである。
【図６】従来技術におけるＭＯＳセンサの構成を示す図である。
【図７】一般的なリップルキャリー型非同期カウンタの構成を示すブロック図である。
【図８】従来技術における、反転したビットもう一度反転させることで正しいデータに戻す非同期カウンタの構成を示すブロック図である。
【図９】図８のより詳細な構成を示すブロック図である。
【図１０】従来技術の非同期カウンタの動作タイミングを示す波形図である。
【図１１】図１０のより詳細な動作タイミングを示す波形図である。
【符号の説明】
【０１１６】
１０１        Ｄ型フリップフロップ
１０２        第１セレクタ
１０３        第２セレクタ
１１１        モード切り替え部
１１２        Ｕ／Ｄ切り替え部
２１０１      画素
２１０２      画素アレイ
２１０３      読み出し信号線
２１０４      バイナリカウンタ
２１０５      ＤＡ変換部
２１０６      カラムＡＤ変換回路
２１０７      比較器
２１０９      出力バッファ
２１２０      クロック生成回路
２１２１      クロック信号
２１２２      アナログランプ電圧（三角波）
２１２６      共通出力バス信号線
２２０８      カラムＵ／Ｄカウンタ
【図１】
2009159331.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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