(57)【要約】【課題】より微細なコンタクトプラグを適切に形成することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板上に形成された層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法であって、層間絶縁膜を貫通するように溝を形成し、層間絶縁膜上および溝内に導電体膜を成膜し、層間絶縁膜上の導電体膜を除去することにより、溝の両側面に導電体膜を形成し、第１の絶縁膜を、層間絶縁膜上に成膜するとともに導電体膜が成膜された溝内に充填し、溝の一方の側面に形成されコンタクトプラグとなる領域の導電体膜上の第１の絶縁膜をレジストにより被覆し、レジストをマスクとして、第１の絶縁膜をエッチングにより選択的に除去することにより、溝の他方の側面に形成された導電体膜の上面を露出させ、上面が露出した部分の導電体膜をエッチングにより選択的に除去し、導電体膜が除去された領域に第２の絶縁膜を充填する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法であって、
前記層間絶縁膜を貫通するように溝を形成し、
前記層間絶縁膜上および前記溝内に導電体膜を成膜し、前記層間絶縁膜上および前記溝底の前記導電体膜を除去することにより、前記溝の両側面に導電体膜を形成し、
第１の絶縁膜を、前記層間絶縁膜上に成膜するとともに前記導電体膜が成膜された前記溝内に充填し、
前記溝の一方の側面に形成されコンタクトプラグとなる領域の前記導電体膜上の前記第１の絶縁膜をレジストにより被覆し、
前記レジストをマスクとして、前記第１の絶縁膜をエッチングにより選択的に除去することにより、前記溝の他方の側面に形成された前記導電体膜の上面を露出させ、
上面が露出した部分の前記導電体膜をエッチングにより選択的に除去し、
前記導電体膜が除去された領域に第２の絶縁膜を充填する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグとなる領域は前記溝が形成された方向に沿って千鳥配置されており、
前記レジストが前記方向に沿って千鳥配置されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
千鳥配置された前記レジストが、前記第１の絶縁膜上で連続形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導線膜は、蒸着法、減圧化学的気相成長法、または、原子層成長法により成膜することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記レジストは、前記層間絶縁膜の上面から前記第１の絶縁膜の上面に亘って、前記コンタクトプラグとなる領域の前記導電体膜上の前記第１の絶縁膜を被覆するように形成される
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリ等のフラッシュメモリ装置は、電源供給されなくてもデータを保持できる。このため、フラッシュメモリ装置は、マルチメディアカード用メモリとして広く普及している。
【０００３】
このようなフラッシュメモリ装置には、半導体基板上にゲート絶縁膜を介して積層ゲート電極を行列状に配列することにより、メモリセルおよび選択ゲートトランジスタを多数構成するものがある。これにより、高集積化が図られている。
【０００４】
一般的には、フラッシュメモリ装置において、半導体基板上にゲート絶縁膜を介してゲート電極（浮遊ゲート電極および制御ゲート電極）が構成される。
【０００５】
近年、上記メモリセルの書込消去処理の高速化の要求が顕著となっている。このメモリセルの書込消去処理の高速化を実現するためには、制御ゲート電極を低抵抗化する必要がある。このような低抵抗化の要求を満たすため、制御ゲート電極の上部に構成する合金層を、コバルトなどの低抵抗な金属材料を合金化することにより、形成する方法が考慮されている。
【０００６】
上記のような合金層を形成するときには、高温の熱処理などを施すことが工程上困難である。このため、低抵抗な金属材料を制御ゲート電極の基層上に成膜して合金化する前に当該基層を分断加工する。そして、分断加工してから合金化するまでの間に、メモリセル間および選択ゲートトランジスタ間の分断領域に絶縁膜を形成する。
【０００７】
しかし、当該絶縁膜の形成工程において、側壁スペース用酸化膜とコンタクトプラグ形成用エッチングストッパの窒化膜を、段階的に積層して形成する場合がある。
【０００８】
上記の場合、当該絶縁膜が厚くなると、特に微細化が要求されるゲート電極間（特に選択ゲートトランジスタ間など）では、十分にスペースを確保することができない。これにより、当該選択ゲートトランジスタ間に対して、コンタクトプラグ（例えば、ビット線用のコンタクトプラグ）を、十分な径を確保しながら形成することが困難となる。
【０００９】
さらに、近年、微細化に伴ってアスペクト比が増大し、コンタクトホールの加工が非常に困難になってきており、コンタク未開口不良が増加している。また、微細化によるチップ面積の縮小を図るために、セルアレイのハーフピッチの縮小及び選択ゲートトランジスタ間スペースの縮小が要求されるが、後者は前記コンタクトプラグ形成の問題により困難となっている。
【００１０】
特に、コンタクトホールの微細化は、露光解像性能とコンタクト加工技術によって決まる。したがって、露光解像性能の限界とコンタクトの微細化限界とは等価となっているのが、現状である。
【００１１】
ここで、従来の半導体装置の製造方法には、第１の導電体膜をマスクとして層間絶縁膜をエッチングしてコンタクトホールを形成し、このコンタクトホールを埋め込むように第２の導電体膜を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により該第２の導電体膜の一部を除去して接続パッドを形成するものがある（例えば、特許文献１参照。）。
【００１２】
上記従来の半導体装置の製造方法により、リソグラフィ工程において、ミスアライメントによるコンタクトプラグのエッチングを防止し、コンタクト抵抗の増大を防ぐことができる。
【００１３】
しかし、上記従来の半導体装置の製造方法によっても、コンタクトホールの露光解像性能の限界を越えて、より微細なコンタクトプラグを形成することはできない。
【特許文献１】特開平１１−３３０２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、より微細なコンタクトプラグを適切に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に形成された層間絶縁膜にコンタクトプラグを形成するための半導体装置の製造方法であって、
前記層間絶縁膜を貫通するように溝を形成し、
前記層間絶縁膜上および前記溝内に導電体膜を成膜し、前記層間絶縁膜上および前記溝底の前記導電体膜を除去することにより、前記溝の両側面に導電体膜を形成し、
第１の絶縁膜を、前記層間絶縁膜上に成膜するとともに前記導電体膜が成膜された前記溝内に充填し、
前記溝の一方の側面に形成されコンタクトプラグとなる領域の前記導電体膜上の前記第１の絶縁膜をレジストにより被覆し、
前記レジストをマスクとして、前記第１の絶縁膜をエッチングにより選択的に除去することにより、前記溝の他方の側面に形成された前記導電体膜の上面を露出させ、
上面が露出した部分の前記導電体膜をエッチングにより選択的に除去し、
前記導電体膜が除去された領域に第２の絶縁膜を充填することを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係る半導体装置の製造方法によれば、より微細なコンタクトプラグを適切に形成することができる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明を半導体装置としてＮＡＮＤ型フラッシュメモリに適用した場合について説明する。しかし、ＮＯＲ型フラッシュメモリ等他の半導体装置についても本発明は同様に適用することができる。
【００１８】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１９】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一部を示す平面図である。また、図２は、図１のＡ−Ａ線に沿ったＮＡＮＤ型フラッシュメモリ１００の断面を示す断面図である。
【００２０】
図１、２に示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリ領域では、素子領域１と素子分離領域２とがラインアンドスペースパターンで形成されている。この素子領域１には、メモリセル３が複数個直列接続されてメモリセルユニットを成すように形成されている。
【００２１】
ＮＡＮＤ型フラッシュメモリ１００には、例えば、メモリセル３のトランジスタのゲート配線の１６本または３２本おきに２個の選択ゲートトランジスタ４が形成されている。
【００２２】
メモリセル３は、半導体基板５に形成された拡散領域１５と、半導体基板５上に形成されたゲート絶縁膜６と、このゲート絶縁膜６上に形成された導電体膜（浮遊ゲート）７と、この導電体膜７上に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された導電体膜（制御ゲート）９と、を有する。
【００２３】
選択ゲートトランジスタ４は、拡散領域１５と、拡散領域（ドレイン領域）１６と、ゲート絶縁膜６と、導電体膜７、９で構成される選択ゲート１７と、を有する。
【００２４】
また、隣接するメモリセル３間、隣接するメモリセル３と選択ゲートトランジスタ４との間は、半導体装置５上に形成された層間絶縁膜１１により絶縁されている。
【００２５】
また、隣接する選択ゲートトランジスタ４間は、層間絶縁膜１１、層間絶縁膜（第１の絶縁膜）１２、および、層間絶縁膜（第２の絶縁膜）１３により絶縁されている。
【００２６】
また、隣接する選択ゲートトランジスタ４間には、上層のビット線（図示せず）に接続されるとともに拡散領域１６に接続された、断面が略矩形のコンタクトプラグ１０が形成されている。
【００２７】
このコンタクトプラグ１０は、素子領域１、素子分離領域２が形成された方向に垂直な方向に沿って、千鳥配置されている。これにより、隣接するコンタクトプラグ１０同士が接触するのを防止し、回路面積の縮小を図っている。
【００２８】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００のコンタクトプラグ１０を形成するための半導体装置の製造方法について説明する。
【００２９】
以下では、特に、ＮＡＮＤ型フラッシュメモリ１００のコンタクトプラグ１０の周辺に注目して説明する。
【００３０】
図３Ａないし図１１Ａは、本発明の一態様である実施例１に係る半導体装置の製造方法の各工程の平面図である。また、図３Ｂないし図１１Ｂは、図３Ａないし図１１Ａの各工程のＸ−Ｘ線に沿った断面図である。また、図１２は、レジストの配置の一例を示す図である。
【００３１】
先ず、図３Ａ、図３Ｂに示すように、半導体基板５上にゲート絶縁膜６を形成し、このゲート絶縁膜６上にエッチングストッパ膜の窒化膜（図示せず）を形成し、この窒化膜上に層間絶縁膜１１を形成する。このゲート絶縁膜６上に層間絶縁膜１１を形成する。この間に、メモリセルや選択ゲートトランジスタ等のＮＡＮＤ型フラッシュメモリ１００の他の構成要素も形成される。
【００３２】
次に、図４Ａ、図４Ｂに示すように、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）により、図１の素子領域１、素子分離領域２が形成された方向に垂直な方向に、層間絶縁膜１１を貫通し拡散領域１６（半導体基板５）に到達するように、溝１１ａを形成する。
【００３３】
次に、図５Ａ、図５Ｂに示すように、層間絶縁膜１１上および溝１１ａ内の表面に導電体膜１４を成膜する。ここで、導線体膜１４は、例えば、不純物（例えばPなど）をドープしたアモルファスシリコンが選択される。この導電体膜１４は、例えば、蒸着法、減圧化学的気相成長法ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、または、原子層成長法ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により成膜される。
【００３４】
次に、図６Ａ、図６Ｂに示すように、層間絶縁膜１１上の導電体膜１４および拡散領域１６（半導体基板５）上の導電体膜１４の一部を、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により除去する。これにより、層間絶縁膜１１の上面から下面に繋がるように（導電体膜１４が拡散領域１６に接続されるように）、溝１１ａの両側面に導電体膜１４を形成する。
【００３５】
次に、図７Ａ、図７Ｂに示すように、第１の絶縁膜１２を全面に堆積する。すなわち、第１の絶縁膜１２を、導電体膜１４が成膜された溝１１ａ内に充填するとともに層間絶縁膜１１上に成膜する。この第１の絶縁膜１２には、例えば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜が選択される。このＴＥＯＳ膜は、例えば、減圧化学的気相成長法ＬＰＣＶＤにより成膜される。
【００３６】
次に、溝１１ａの一方の側面に形成されコンタクトプラグ１０となる領域の導電体膜１４上の第１の絶縁膜１２をレジスト１８により被覆する。そして、このレジスト１８をマスクとして第１の絶縁膜１２をエッチングにより選択的に除去する。これにより、溝１１ａの他方の側面に形成された導電体膜１４の上面１４ａを露出させる（図８Ａ、図８Ｂ）。
【００３７】
ここで、図８Ａに示すように、コンタクトプラグ１０となる領域は溝１１ａが形成された方向（素子領域１が形成された方向に垂直な方向）に沿って千鳥配置されている。
【００３８】
そして、レジスト１８が、コンタクトプラグ１０となる領域の導電体膜１４上の第１の絶縁膜１２を被覆するように、該方向に沿って千鳥配置される。
【００３９】
特に、レジスト１８は、層間絶縁膜１１の上面から第１の絶縁膜１２の上面に亘って、コンタクトプラグ１０となる領域の導電体膜１４上の第１の絶縁膜１２を被覆するように形成される。これにより、レジスト１８は、溝１１ａの方向と垂直方向にずれても、第１の絶縁膜１２を被覆するマージンを有することになる。
【００４０】
また、千鳥配置されたレジスト１８は、第１の絶縁膜１２上で連続形成されている。特に、ここでは、千鳥配置されたレジスト１８は、第１の絶縁膜１２上の斜めに傾斜した部分で連続形成されている。しかし、図１２に示すように、千鳥配置されたレジスト１８は、第１の絶縁膜１２上における隣接するレジスト１８の端部でそれぞれ接続されていてもよい。
【００４１】
次に、レジスト１８をアッシングした後、薬液で除去する。
【００４２】
次に、図９Ａ、図９Ｂに示すように、残存する第１の絶縁膜１２をマスクとして、上面１４ａが露出した部分の導電体膜１４を、エッチングにより選択的に除去する。
【００４３】
次に、図１０Ａ、図１０Ｂに示すように、第２の絶縁膜１３を全面に堆積する。すなわち、導電体膜１４が除去された領域に第２の絶縁膜１３を充填する。
【００４４】
次に、図１１Ａ、図１１Ｂに示すように、例えば、ＣＭＰにより、層間絶縁膜１１をストッパとして、導電体膜１４の上部、第１の絶縁膜１２の上部、および第２の絶縁膜１３の上部を平坦化する。なお、層間絶縁膜１１をストッパとせずに、この層間絶縁膜１１上にＣＭＰストッパ膜として薄い窒化膜（図示せず）を成膜しておいてもよい。
【００４５】
このようにして導電体膜１４が平坦化されることにより、既述の図２に示すコンタクトプラグ１０が完成する。なお、図１１Ｂに示すように、コンタクトプラグ１０は、隣接する選択ゲートトランジスタ４の拡散領域１６に接続されている。
【００４６】
その後、上層配線（図示せず）等を形成することにより、コンタクトプラグ１０は、ビット線（図示せず）に接続され、ＮＡＮＤ型フラッシュメモリ１００が完成する。
【００４７】
ここで、既述のように、コンタクトプラグ１０となる導電体膜１４の素子領域１が形成された方向に平行な方向の幅（膜厚）は、蒸着法、減圧化学的気相成長法ＬＰＣＶＤ、または、原子層成長法ＡＬＤ等により制御される。
【００４８】
すなわち、リソグラフィによりコンタクトホールを形成する場合と比較して、素子領域１が形成された方向に平行な方向のコンタクトプラグ１０の幅をより狭くすることができる。
【００４９】
また、既述のように、素子領域１が形成された方向に垂直な方向の導電体膜１４の幅は、ラインアンドスペースのリソグラフィ寸法により決まる。一般的に、コンタクトホールの露光解像性能の限界よりも、ラインアンドスペースの露光解像性能の限界の方が高い。
【００５０】
すなわち、上記半導体装置の製造方法は、リソグラフィによりコンタクトホールを形成する場合と比較して、素子領域１が形成された方向に垂直な方向のコンタクトプラグ１０の幅をより狭くすることができる。
【００５１】
このように、上記半導体装置の製造方法によれば、コンタクトホールの露光解像性能の限界を越えて、より微細なコンタクトプラグを形成することができる。
【００５２】
ここで、図１３Ａは、従来の半導体装置の製造方法により、選択ゲートトランジスタ間の層間絶縁膜１９に形成された、コンタクトプラグ２０ａの斜視図である。また、図１３Ｂは、本実施例に係る半導体装置の製造方法により、選択ゲートトランジスタ間の層間絶縁膜１９に形成された、コンタクトプラグ２０ｂの斜視図である。
【００５３】
図１３Ａに示すように、従来の半導体装置の製造方法により形成されたコンタクトプラグ２０ａは、コンタクトホールに導電体膜を充填することにより形成される。したがって、コンタクトプラグ２０ａは、断面が円の形状を有する。
【００５４】
一方、図１３Ｂに示すように、本実施例に係る半導体装置の製造方法により形成されたコンタクトプラグ２０ｂは、断面が矩形の形状を有する。
【００５５】
このように、従来の半導体装置の製造方法により形成されたコンタクトプラグ２０ａの形状と、本実施例に係る半導体装置の製造方法により形成されたコンタクトプラグ２０ｂの形状とは、異なる。
【００５６】
以上のように、本実施例に係る半導体装置の製造方法によれば、より微細なコンタクトプラグを適切に形成することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一部を示す平面図である。
【図２】図１のＡ−Ａ線に沿ったＮＡＮＤ型フラッシュメモリ１００の断面を示す断面図である。
【図３Ａ】本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図３Ｂ】図３Ａの工程のＸ−Ｘ線に沿った断面図である。
【図４Ａ】図３Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図４Ｂ】図４Ａの工程のＸ−Ｘ線に沿った断面図である。
【図５Ａ】図４Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図５Ｂ】図５Ａの工程のＸ−Ｘ線に沿った断面図である。
【図６Ａ】図５Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図６Ｂ】図６Ａの工程のＸ−Ｘ線に沿った断面図である。
【図７Ａ】図６Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図７Ｂ】図７Ａの工程のＸ−Ｘ線に沿った断面図である。
【図８Ａ】図７Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図８Ｂ】図８Ａの工程のＸ−Ｘ線に沿った断面図である。
【図９Ａ】図８Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図９Ｂ】図９Ａの工程のＸ−Ｘ線に沿った断面図である。
【図１０Ａ】図９Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図１０Ｂ】図１０Ａの工程のＸ−Ｘ線に沿った断面図である。
【図１１Ａ】図１０Ａに続く、本発明の一態様である実施例１に係る半導体装置の製造方法の工程の平面図である。
【図１１Ｂ】図１１Ａの工程のＸ−Ｘ線に沿った断面図である。
【図１２】レジストの配置の一例を示す図である。
【図１３Ａ】従来の半導体装置の製造方法により、選択ゲートトランジスタ間の層間絶縁膜１９に形成された、コンタクトプラグ２０ａの斜視図である。
【図１３Ｂ】本実施例に係る半導体装置の製造方法により、選択ゲートトランジスタ間の層間絶縁膜１９に形成された、コンタクトプラグ２０ｂの斜視図である。
【符号の説明】
【００５８】
１  素子領域
２  素子分離領域
３  メモリセル
４  選択ゲートトランジスタ
５  半導体基板
６  ゲート絶縁膜
７  導電体膜
８  ゲート絶縁膜
９  導電体膜
１０  コンタクトプラグ
１１ａ  溝
１１  層間絶縁膜
１２  第１の絶縁膜（層間絶縁膜）
１３  第２の絶縁膜（層間絶縁膜）
１４  導電体膜
１５  拡散領域
１６  拡散領域（ドレイン領域）
１７  選択ゲート
１８  レジスト
１９  層間絶縁膜
２０ａ、２０ｂ  コンタクトプラグ
１００  半導体装置（ＮＡＮＤ型フラッシュメモリ）
【図１】
2009252830.tif 000003
【図２】
2009252830.tif 000004
【図３Ａ】
2009252830.tif 000005
【図３Ｂ】
2009252830.tif 000006
【図４Ａ】
2009252830.tif 000007
【図４Ｂ】
2009252830.tif 000008
【図５Ａ】
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【図５Ｂ】
2009252830.tif 000010
【図６Ａ】
2009252830.tif 000011
【図６Ｂ】
2009252830.tif 000012
【図７Ａ】
2009252830.tif 000013
【図７Ｂ】
2009252830.tif 000014
【図８Ａ】
2009252830.tif 000015
【図８Ｂ】
2009252830.tif 000016
【図９Ａ】
2009252830.tif 000017
【図９Ｂ】
2009252830.tif 000018
【図１０Ａ】
2009252830.tif 000019
【図１０Ｂ】
2009252830.tif 000020
【図１１Ａ】
2009252830.tif 000021
【図１１Ｂ】
2009252830.tif 000022
【図１２】
2009252830.tif 000023
【図１３Ａ】
2009252830.tif 000024
【図１３Ｂ】
2009252830.tif 000025