(57)【要約】【課題】BiCSメモリの周辺回路の面積増大を抑える。【解決手段】本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。第一ブロックBK<i>内の複数の第一セレクトゲート線SGD<0>, …SGD<5>と第二ブロックBK<i+1>内の複数の第一セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイの第二方向の一端において一対一に共通接続されたうえでドライバ33Lに接続される。【選択図】      図１３
2009266944.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを具備し、
前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成され、
前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線であり、
前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有し、
前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
前記第一ブロック内の前記複数の第一セレクトゲート線と前記第二ブロック内の前記複数の第一セレクトゲート線とは、前記メモリセルアレイの前記第二方向の一端において一対一に共通接続されたうえで前記第一ドライバに接続される
ことを特徴とする三次元積層不揮発性半導体メモリ。
【請求項２】
前記第一及び第二ブロック内の前記ワード線及び前記第二セレクトゲート線は、それぞれ、前記第一ドライバに接続されることを特徴とする請求項１に記載の三次元積層不揮発性半導体メモリ。
【請求項３】
前記第一及び第二ブロック内の前記ワード線及び前記第二セレクトゲート線は、それぞれ、前記メモリセルアレイの前記第二方向の他端に配置される第二ドライバに接続されることを特徴とする請求項１に記載の三次元積層不揮発性半導体メモリ。
【請求項４】
前記第一ブロック内の前記複数の第一セレクトゲート線のうち前記第二ブロック側からｉ（ｉは自然数）番目の第一セレクトゲート線は、前記第二ブロック内の前記複数の第一セレクトゲート線のうち前記第一ブロック側からｉ番目の第一セレクトゲート線に共通接続されることを特徴とする請求項１乃至３のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【請求項５】
前記メモリセルは、前記ワード線と前記複数の半導体柱との間の絶縁膜内に電荷を蓄えることによりデータを記憶するMONOS型メモリセルであることを特徴とする請求項１乃至４のいずれか１項に記載の三次元積層不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する。
【背景技術】
【０００２】
三次元構造により大容量化を図りビットコストを抑える技術としてBiCS (Bit Cost Scalable)技術が知られている（例えば、非特許文献１を参照）。
【０００３】
BiCS技術が適用された不揮発性半導体メモリ（以下、BiCSメモリ）は、単なる三次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００４】
例えば、BiCS技術が適用されたNAND型フラッシュメモリ（以下、BiCS-NANDフラッシュメモリ）の場合には、積層数の増加によりNAND列を構成するセル数を縦方向に増やすことで、二次元構造のNAND型フラッシュメモリのメモリ容量の限界を大幅に上回るメモリ容量を実現する。
【０００５】
しかし、BiCS-NANDフラッシュメモリを代表とするBiCSメモリは、独特なデバイス構造を有するため、それを実用化するために解決しなければならない課題も多い。
【０００６】
その一つに、周辺回路の増大がある。
【０００７】
BiCSメモリでは、メモリセルアレイについては三次元構造とするが、周辺回路については従来通り二次元構造とする。また、BiCSメモリ特有のメモリセルアレイ構造により、１ブロック内に複数本のビット線側セレクトゲート線を配置しなければならない。
【０００８】
従って、BiCSメモリは、１ブロック内に１本のビット線側セレクトゲート線を配置すればよい二次元構造の不揮発性半導体メモリに比べて、１ブロック内のビット線側セレクトゲート線の数だけ、それを駆動するドライバの面積も増加する。
【非特許文献１】“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory” 2007 Symposium on VLSI Technology Digest of Technical Papers.p14
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、BiCS技術が適用された三次元積層不揮発性半導体メモリの周辺回路の面積増大を抑える技術について提案する。
【課題を解決するための手段】
【００１０】
本発明の例に係る三次元積層不揮発性半導体メモリは、半導体基板と、前記半導体基板上において第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第一方向に直交する第二方向の一端に配置される第一ドライバとを備える。前記第一及び第二ブロックは、それぞれ、前記半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、前記３以上の導電層上にこれらとは絶縁されて配置されるビット線と、下端が前記半導体基板に接続され、上端が前記ビット線に接続され、前記３以上の導電層を突き抜ける複数の半導体柱とから構成される。前記３以上の導電層のうち最上層は、前記第二方向に延びる複数の第一セレクトゲート線から構成され、前記３以上の導電層のうち最下層は、第二セレクトゲート線であり、前記３以上の導電層のうち前記最上層及び前記最下層を除く残りの導電層は、ワード線である。前記３以上の導電層のうち前記最上層を除く残りの導電層は、前記第一方向の幅が前記複数の第一セレクトゲート線の前記第一方向の幅よりも広いプレート状を有する。前記複数の第一セレクトゲート線の各々と前記複数の半導体柱及び前記第二セレクトゲート線と前記複数の半導体柱とによりそれぞれセレクトゲートトランジスタが構成され、前記ワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成される。前記第一ブロック内の前記複数の第一セレクトゲート線と前記第二ブロック内の前記複数の第一セレクトゲート線とは、前記メモリセルアレイの前記第二方向の一端において一対一に共通接続されたうえで前記第一ドライバに接続される。
【発明の効果】
【００１１】
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリの周辺回路の面積増大を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１．  概要  
本発明の例では、BiCSメモリ特有の構造、即ち、１ブロック内に複数のビット線側セレクトゲート線が配置されることに起因する周辺回路の面積増大を抑えるために、これら複数のビット線側セレクトゲート線の新規レイアウトについて提案する。
【００１４】
BiCSメモリの特徴を回路的に一言でいうと、１本のビット線に接続される１ブロック内のセルユニットの数が複数個である、ということになる。このため、書き込み動作及び読み出し動作においては、１本のビット線に接続される１ブロック内の複数個のセルユニットのうちの１つを選択する必要がある。
【００１５】
この選択をビット線側セレクトゲート線により行う。即ち、１ブロック内のビット線側セレクトゲート線の数は、１本のビット線に接続される１ブロック内のセルユニットの数に等しくなる。
【００１６】
ここで、BiCSメモリでは、ブロックの選択は、ワード線及びソース線側セレクトゲート線により行うことができる。従って、１ブロック内の複数本のビット線側セレクトゲート線を、その他のブロック内の複数本のビット線側セレクトゲート線と独立に駆動する必要はない。
【００１７】
このようなことから、本発明の例では、第一方向に並んで配置される二つのブロックについて、一方のブロック内の複数本のビット線側セレクトゲート線と他方のブロック内の複数本のビット線側セレクトゲート線とを一対一に共通接続したうえでドライバに接続する、というレイアウトを提案する。
【００１８】
このように、二つのブロックでビット線側セレクトゲート線を共有することで、それを駆動するトランジスタ数が減少するため、BiCSメモリに特有の問題である周辺回路の面積増大を抑え、BiCSメモリの実用化を可能にする。
【００１９】
尚、本発明の例は、メモリセルアレイが三つ以上のブロックから構成される場合に、三つ以上のブロック内又は全てのブロック内の複数本のビット線側セレクトゲート線を共通接続したうえでドライバに接続する、という例を含む。
【００２０】
２．  BiCSメモリ  
(1)   基本構造  
まず、BiCSメモリの基本構造について説明する。
【００２１】
図１は、BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【００２２】
NANDフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックBK<i>, BK<i+1>について図示する。
【００２３】
半導体基板内に形成されるソース拡散層24は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層24は、コンタクトプラグPSLを介して、ソース線SL・M1に接続される。また、ソース拡散層24上には、例えば、導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２４】
最上層を除く残りの5つの導電層は、１つのブロックBK<i+1>内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線SGSとなり、最下層及び最上層を除く残りの4つの導電層は、ワード線WL<0>, WL<1>, WL<2>, WL<3>となる。
【００２５】
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBK<i+1>内には、例えば、6本の導電線が配置される。最上層の例えば6本の導電線は、ビット線側セレクトゲート線SGD<0>, …SGD<5>となる。
【００２６】
そして、NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは、複数の導電層を突き抜けてソース拡散層24に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
【００２７】
複数の活性層AAの上端は、Ｙ方向に延びる複数のビット線BL<0>, …BL<m>に接続される。また、ソース線側セレクトゲート線SGSは、コンタクトプラグPSGSを介して、Ｘ方向に延びる引き出し線SGS・M1に接続され、ワード線WL<0>, WL<1>, WL<2>, WL<3>は、それぞれ、コンタクトプラグをPWL<0>, PWL<1>, PWL<2>, PWL<3> 介して、Ｘ方向に延びる引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1に接続される。
【００２８】
さらに、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、それぞれ、コンタクトプラグPSGD<0>, …PSGD<5>を介して、Ｘ方向に延びる引き出し線SGD<0>・M1, …SGD<5>・M1に接続される。
【００２９】
複数のビット線BL<0>, …BL<m>及び引き出し線SGS・M1, WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1, SGD<0>・M1, …SGD<5>・M1は、例えば、金属から構成される。
【００３０】
図２は、図１のBiCS-NANDフラッシュメモリの平面図を示している。
【００３１】
柱状の複数の活性層AAは、半導体基板の上面から見た場合にアレイ状に配置され、メモリセルアレイ１５を構成する。NANDセルユニットは、複数の活性層AAの各々に形成されるが、その詳細については後述する。
【００３２】
WLドライバ11-i, 11-(i+1)は、引き出し線WL<0>・M1, WL<1>・M1, WL<2>・M1, WL<3>・M1を介してワード線WL<0>, WL<1>, WL<2>, WL<3>に接続され、これらを書き込み／読み出し／消去時に駆動する。
【００３３】
SGSドライバ12-i, 12-(i+1)は、引き出し線SGS・M1を介してソース線側セレクトゲート線SGSに接続される。SGDドライバ13は、引き出し線SGD<0>・M1, …SGD<5>・M1を介してビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【００３４】
SLドライバ14は、ソース線SL・M1を介してソース拡散層24に接続される。
【００３５】
このレイアウトでは、周辺回路としてのドライバを構成するトランジスタ数の増加を考慮して、WLドライバ11-i, 11-(i+1)及びSGSドライバ12-i, 12-(i+1)は、メモリセルアレイ１５のＸ方向の一端側に配置され、SGDドライバ13は、メモリセルアレイ１５のＸ方向の他端側に配置される。
【００３６】
図３は、図２のIII-III線に沿う断面図である。
【００３７】
P型半導体基板(P-sub)21内には、N型ウェル領域(N-well)22及びP型ウェル領域(P-well)23が形成される。ソース拡散層24は、N型拡散層であり、P型ウェル領域23内に形成される。
【００３８】
P型半導体基板21内には、Nチャネル型FET（例えば、Nチャネル型MOSFET）25が形成され、N型ウェル領域22内には、Pチャネル型FET（例えば、Pチャネル型MOSFET）26が形成される。これらトランジスタは、メモリセルアレイの周辺部に形成される周辺回路（例えば、ドライバ）を構成する。
【００３９】
ソース線側セレクトゲート線SGS及びワード線WL<0>, WL<1>, WL<2>, WL<3>は、第一メタル層M1内の引き出し線及び第一メタル層M1上の第二メタル層M2内の引き出し線を介して、ドライバを構成するトランジスタに接続される。
【００４０】
ワード線WL<3>を例にとると、ワード線WL<3>は、第一メタル層M1内の引き出し線WL<3>・M1及び第一メタル層M1上の第二メタル層M2内の引き出し線WL<3>・M2を介して、ワード線ドライバを構成するNチャネル型FET 25に接続される。
【００４１】
ここで、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、例えば、ソース線側セレクトゲート線SGSと同時に形成される。
【００４２】
即ち、Nチャネル型FET 25及びPチャネル型FET 26のゲート電極は、ソース線側セレクトゲート線SGSと同じ構造及び同じ厚さを有する。
【００４３】
図４は、図２のIV-IV線に沿う断面図である。
【００４４】
複数の活性層（アクティブエリア）AAは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>を突き抜けて、その一端（最下部）がソース拡散層24に接続され、その他端（最上部）がビット線BL<0>に接続される。
【００４５】
複数の活性層AAは、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成され、NANDセルユニット NANDは、複数の活性層AAの各々に形成される。
【００４６】
NANDセルユニット NANDの構造例を図５に示す。
【００４７】
メモリセルMCは、MONOS構造を有する。
【００４８】
MONOS構造とは、電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。ここでは、電荷蓄積層は、多層構造(Charge trap layers)とし、ONO(oxide/nitride/oxide)の例を挙げる。
【００４９】
セレクトゲートトランジスタSTは、例えば、メモリセルMCと同一構造を有する。
【００５０】
但し、セレクトゲートトランジスタSTのゲート絶縁膜については、メモリセルMCと異なる構造、即ち、電荷蓄積層を有しない構造（例えば、シリコン酸化膜の単一膜）としてもよい。
【００５１】
NANDセルユニットの鳥瞰図を図６に示す。
【００５２】
三次元構造のNANDセルユニットの特徴の一つは、ソース線側セレクトゲート線SGS、ワード線WL<0>, WL<1>, WL<2>, WL<3>及びビット線側セレクトゲート線SGD<0>, …SGD<5>が、柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００５３】
このため、例えば、複数の活性層AAを細くして、半導体基板上により多くの活性層AAを形成し、大容量化を図っても、NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。
【００５４】
図７は、メモリセルアレイの等価回路を示している。
【００５５】
BiCS-NANDフラッシュメモリは、三次元構造を有するため、これに合わせて、等価回路も三次元的に記載している。
【００５６】
NAND列を構成するメモリセルの数は、多ければ多いほど大容量化に貢献できるが、BiCS構造の特質から、NAND列を構成するメモリセルの数が多くなるに従い、製造プロセス上、メモリセルの特性にばらつきが生じる可能性がある。
【００５７】
このような特性のばらつきを考慮する場合、NAND列を構成するメモリセルの数を少なめ（例えば、4個、8個など）とする。また、図７の等価回路で示される構造の上に、さらに同じ構造を積み重ねてもよい。
【００５８】
図８は、BiCS-NANDと二次元NANDとを比較して示す図である。
【００５９】
二次元構造のNAND型フラッシュメモリ(二次元NAND)では、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が１個であるのに対し、BiCS-NANDでは、１本のビット線BLに接続される１ブロック内のNANDセルユニットの数が複数個である。
【００６０】
従って、以下で説明するように、書き込み動作及び読み出し動作においては、１本のビット線BLに接続される１ブロック内の複数個のセルユニットのうちの１つをビット線側セレクトゲート線SGD<0>, …SGD<5>により選択する。
【００６１】
(2)   基本動作  
図１乃至図８のBiCS-NANDフラッシュメモリの基本動作について説明する。
【００６２】
書き込み／読み出し／消去の基本動作は、二次元構造のNAND型フラッシュメモリと同じであるため、ここでは、BiCS-NANDフラッシュメモリに特有な事項について説明する。
【００６３】
BiCS-NANDフラッシュメモリは、１ブロックの概念が二次元構造のNAND型フラッシュメモリと異なる。
【００６４】
二次元構造のNAND型フラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は１個であるが、BiCS-NANDフラッシュメモリでは、１本のビット線に接続される１ブロック内のNANDセルユニットの数は複数個である。
【００６５】
例えば、図２の平面図において、ビット線BL<0>に接続されるブロックBK<i+1>内のNANDセルユニットの数（図中、活性層AAの数に相当）は、６個である。
【００６６】
従って、書き込み動作及び読み出し動作においては、ビット線BL<0>に接続されるブロックBK<i+1>内の６個のNANDセルユニットのうちの１つを選択する必要がある。
【００６７】
この選択は、ビット線側セレクトゲート線SGD<0>, …SGD<5>により行う。ビット線側セレクトゲート線SGD<0>, …SGD<5>は、ブロックBK<i+1>内のＹ方向の６個のNANDセルユニットに個別に接続される。
【００６８】
消去動作は、二次元構造のNAND型フラッシュメモリと同様に、例えば、１ブロック内の全てのメモリセルに対して一括して行われる。
【００６９】
BiCS-NANDフラッシュメモリは、１つのメモリセルに２値データを記憶する２値メモリ、及び、１つのメモリセルに３値以上の多値データを記憶する多値メモリの両方に適用可能である。
【００７０】
３．  実施形態  
本発明の実施形態について説明する。
【００７１】
(1)   ブロックレイアウト  
図９は、BiCSメモリのブロックレイアウトの第一例を示している。
【００７２】
このブロックレイアウトは、例えば、図１のBiCS-NANDフラッシュメモリに対応し、ビット線側セレクトゲート線ドライバをメモリセルアレイの一端に配置し、ワード線ドライバ及びソース線側セレクトゲート線ドライバをメモリセルアレイの他端に配置した点に特徴を有する。
【００７３】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33L、レベルシフタ34L及びアドレスデコーダ35Lが配置される。ドライバ33Lは、ビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００７４】
メモリセルアレイ31のＸ方向の他端（右側）には、ドライバ33R、レベルシフタ34R及びアドレスデコーダ35Rが配置される。ドライバ33Rは、ワード線WL及びソース線側セレクトゲート線SGSを駆動するドライバであり、転送トランジスタを含む。
【００７５】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００７６】
このブロックレイアウトは、図１のBiCS-NANDフラッシュメモリに対応するため、ブロックBK<0>, BL<1>, …BK<n>内にそれぞれ複数本のビット線側セレクトゲート線SGDが配置される。即ち、ビット線側セレクトゲート線SGDを駆動するドライバの面積が大きくなるため、メモリセルアレイ32の他端に配置されるワード線ドライバ及びソース線側セレクトゲート線ドライバとは別に、メモリセルアレイ32の一端にビット線側セレクトゲート線ドライバを配置する。
【００７７】
図１０は、BiCSメモリのブロックレイアウトの第二例を示している。
【００７８】
第二例の特徴は、第一例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を、まとめて、メモリセルアレイ31の一端に配置した点にある。
【００７９】
メモリセルアレイ31のＸ方向の一端（左側）には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８０】
また、メモリセルアレイ31のＹ方向の一端には、センスアンプ32が配置される。メモリセルアレイ31上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32に接続される。
【００８１】
このように、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33をまとめることで、アドレスデコーダ34及びレベルシフタ35も一つにまとめることができ、周辺回路を効率的にレイアウトすることが可能になる。
【００８２】
しかし、このブロックレイアウトでは、メモリセルアレイ31が巨大化され、さらに、メモリセルの微細化により、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDが狭ピッチ化されると、寄生容量による信号遅延が問題となる。
【００８３】
特に、BiCSメモリでは、ワード線WL及びソース線側セレクトゲート線SGSがプレート状に形成される。このため、これら導電線間の寄生容量が大きく、カップリングノイズの原因となる。
【００８４】
図１１は、BiCSメモリのブロックレイアウトの第三例を示している。
【００８５】
第三例の特徴は、第二例と比べると、二つのメモリセルアレイ31L, 31Rを設けた点に特徴を有する。二つのメモリセルアレイ31L, 31Rを設けることで、各メモリセルアレイ内のワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを短くできるため、信号遅延及びカップリングノイズを抑制できる。
【００８６】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33L, 33R、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33L, 33Rは、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００８７】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００８８】
このブロックレイアウトでは、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化されるが、ドライバ33Lは、メモリセルアレイ31Lに対応して設けられ、ドライバ33Rは、メモリセルアレイ31Rに対応して設けられる。
【００８９】
このように、二つのメモリセルアレイ31L, 31Rでドライバ33L, 33Rを共有化できない理由は、これらドライバを構成するトランジスタの数が多いため、共有化すると、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑になるからである。即ち、メモリセルアレイごとにドライバを設ければ、二つのメモリセルアレイでドライバを共有する場合よりも配線レイアウトが簡略化される。
【００９０】
図１２は、BiCSメモリのブロックレイアウトの第四例を示している。
【００９１】
第四例の特徴は、第三例と比べると、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバ33を二つのメモリセルアレイ31L, 31Rで共有化した点に特徴を有する。
【００９２】
このドライバ33の共有化は、ドライバ33の面積、即ち、ドライバ33を構成するトランジスタ数を削減することにより実現される。トランジスタ数が削減されれば、メモリセルアレイ31L, 31Rとドライバ33L, 33Rとを接続する配線レイアウトが複雑化しないからである。ドライバ33を構成するトランジスタ数の削減は、本発明に係わるビット線側セレクトゲート線のレイアウトにより達成されるが、それについては後述し、ここでは、ブロックレイアウトについてのみ説明する。
【００９３】
メモリセルアレイ31L, 31Rは、Ｘ方向に並んで配置される。メモリセルアレイ31L, 31Rの間には、ドライバ33、レベルシフタ34及びアドレスデコーダ35が配置される。ドライバ33は、ワード線WL、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGDを駆動するドライバであり、転送トランジスタを含む。
【００９４】
また、メモリセルアレイ31L, 31RのＹ方向の一端には、センスアンプ32L, 32Rが配置される。メモリセルアレイ31L, 31R上には、Ｙ方向に延びるビット線BL<0>, …BL<m>が配置され、ビット線BL<0>, …BL<m>は、センスアンプ32L, 32Rに接続される。
【００９５】
このブロックレイアウトでは、ドライバ33、レベルシフタ34及びアドレスデコーダ35は、二つのメモリセルアレイ31L, 31Rで共有化される。
【００９６】
尚、配線レイアウトの複雑化なく、ドライバ33を二つのメモリセルアレイ31L, 31Rで共有化できれば、第一例乃至第四例のなかで、この第四例のブロックレイアウトが最も好ましいブロックレイアウトとなる。
【００９７】
(2)   ビット線側セレクトゲート線のレイアウト  
本発明の例に係わるビット線側セレクトゲート線のレイアウトについて説明する。
【００９８】
A.  第一の実施形態  
図１３は、第一の実施形態のレイアウトの概念図を示している。図１４は、図１３の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
【００９９】
第一の実施形態は、図９のブロックレイアウトに対応する。即ち、ビット線側セレクトゲート線SGD<0>, …SGD<5>に接続されるドライバ33Lは、メモリセルアレイ31のＸ方向の一端（左側）に配置され、かつ、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSに接続されるドライバ33Rとは独立に設けられる。
【０１００】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【０１０１】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１０２】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１０３】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１０４】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１０５】
また、メモリセルアレイ31とドライバ33Lとの間の領域は、両者を接続するための引き出し線（導電線）SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36Lとなる。同様に、メモリセルアレイ31とドライバ33Rとの間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1が配置される引き出し部36Rとなる。
【０１０６】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端において一対一に共通接続されたうえでドライバ33Lに接続される。
【０１０７】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１０８】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１０９】
このような折り返しレイアウトは、例えば、側壁(side wall)をマスクとして下地をエッチングする側壁マスク技術(side wall masking technology)を利用することにより容易に形成できる。
【０１１０】
第一の実施形態では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33Lの面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
【０１１１】
この場合、ビット線側セレクトゲート線SGD<0>, …SGD<5>に関しては、二つのブロックBK<i>, BK<i+1>に同じ信号が与えられることになるが、ブロックの選択は、既に述べたように、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSにより行うことができるので問題はない。
【０１１２】
尚、ドライバの回路例及び従来と比べてどのくらいドライバの面積が小さくなるかについては、後述する効果の欄で説明する。
【０１１３】
第一の実施形態では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
【０１１４】
B.  第二の実施形態  
図１５は、第二の実施形態のレイアウトの概念図を示している。図１６は、図１５の概念図を具体的にデバイスにした場合の平面レイアウトを示している。
【０１１５】
第二の実施形態は、図１０乃至図１２のブロックレイアウトに対応する。即ち、メモリセルアレイ31のＸ方向の一端（右側）に配置されるドライバ33 (33L, 33R)は、ワード線WL<0>, …WL<3>、ソース線側セレクトゲート線SGS及びビット線側セレクトゲート線SGD<0>, …SGD<5>に接続される。
【０１１６】
ここで注意しなければならない点は、図１５及び図１６のレイアウトがそのまま適用されるのは、図１１のメモリセルアレイ31Lとドライバ33Lとの間、及び、図１２のメモリセルアレイ31Lとドライバ33との間に限定されるということである。
【０１１７】
残りの図１０のメモリセルアレイ31とドライバ33との間、図１１のメモリセルアレイ31Rとドライバ33Rとの間、及び、図１２のメモリセルアレイ31Rとドライバ33との間については、図１５及び図１６のレイアウトを左右反転させたレイアウトが適用される。
【０１１８】
二つのブロックBK<i>, BK<i+1>は、それぞれ、半導体基板上に互いに絶縁されてスタックされる３以上の導電層と、３以上の導電層上にこれらとは絶縁されて配置されるビット線BL<0>, …BL<m>と、下端が半導体基板に接続され、上端がビット線BL<0>, …BL<m>に接続され、３以上の導電層を突き抜ける複数の活性層（半導体柱）AAとから構成される。
【０１１９】
３以上の導電層のうち最上層は、複数のビット線側セレクトゲート線SGD<0>, …SGD<5>から構成され、３以上の導電層のうち最下層は、ソース線側セレクトゲート線SGSであり、３以上の導電層のうち最上層及び最下層を除く残りの導電層は、ワード線WL<0>, …WL<3>である。
【０１２０】
本例では、１つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>の数が6本、ワード線WL<0>, …WL<3>の数が4本であるが、これに限られることはない。即ち、１つのブロック内のビット線側セレクトゲート線の数については、1本以上、ワード線の数についても、1本以上であればよい。
【０１２１】
また、３以上の導電層のうち最上層を除く残りの導電層は、Ｙ方向の幅がビット線側セレクトゲート線SGD<0>, …SGD<5>のＹ方向の幅よりも広いプレート状を有する。
【０１２２】
そして、ビット線側セレクトゲート線SGD<0>, …SGD<5>と活性層AAとによりビット線側セレクトゲートトランジスタが構成され、ソース線側セレクトゲート線SGSと活性層AAとによりソース線側セレクトゲートトランジスタが構成される。また、ワード線WL<0>, …WL<3>と活性層AAとによりメモリセルが構成される。
【０１２３】
また、メモリセルアレイ31 (31L, 31R)とドライバ33 (33L, 33R)との間の領域は、両者を接続するための引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1が配置される引き出し部36となる。
【０１２４】
ここで、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>とは、メモリセルアレイ31のＸ方向の一端（右側）において一対一に共通接続されたうえでドライバ33 (33L, 33R)に接続される。
【０１２５】
具体的には、ブロックBK<i>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i+1>側からｉ（ｉは自然数）番目のビット線側セレクトゲート線は、ブロックBK<i+1>内のビット線側セレクトゲート線SGD<0>, …SGD<5>のうちブロックBK<i>側からｉ番目のビット線側セレクトゲート線に共通接続される。
【０１２６】
従って、ビット線側セレクトゲート線SGD<0>, …SGD<5>は、全体として折り返しレイアウト(folded layout)を有する。
【０１２７】
このような折り返しレイアウトは、例えば、側壁をマスクとして下地をエッチングする側壁マスク技術を利用することにより容易に形成できる。
【０１２８】
第二の実施形態では、Ｙ方向に並んで配置される二つのブロック内のビット線側セレクトゲート線SGD<0>, …SGD<5>を一対一に共通接続しているため、それを駆動するドライバ33 (33L, 33R)の面積も小さくなる。従って、周辺回路の面積が小さくなり、BiCSメモリの実用化に貢献できる。
【０１２９】
この場合、ビット線側セレクトゲート線SGD<0>, …SGD<5>に関しては、二つのブロックBK<i>, BK<i+1>に同じ信号が与えられることになるが、ブロックの選択は、既に述べたように、ワード線WL<0>, …WL<3>及びソース線側セレクトゲート線SGSにより行うことができるので問題はない。
【０１３０】
また、第二の実施形態では、メモリセルアレイ31 (31L, 31R)の一端に配置される引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1の数が増えるが、これらは、二つのブロックBK<i>, BK<i+1>のＹ方向のサイズの範囲内に収めれば足りるため、引き出し線WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトが複雑化することはない。
【０１３１】
尚、ドライバの回路例及び従来と比べてどのくらいドライバの面積が小さくなるかについては、後述する効果の欄で説明する。
【０１３２】
第二の実施形態では、二つのブロックBK<i>, BK<i+1>は互いに隣接しているが、両者の間に他のブロックが配置されていても構わない。また、二つのブロックBK<i>, BK<i+1>でビット線側セレクトゲート線を共有化しているが、三つ以上のブロック又はメモリセルアレイ内の全てのブロックでビット線側セレクトゲート線を共有化してもよい。
【０１３３】
C.  その他の実施形態  
図１７は、メモリセルアレイの両側にドライバを配置するレイアウトを示している。
【０１３４】
同図に示すように、メモリセルアレイ31の両側にドライバ33を配置すると、例えば、ブロック１個当りのドライバ33のＹ方向のサイズを広げることができる（トランジスタの個数を多くすることができる）ため、結果として、ドライバ33のＸ方向のサイズを狭めることができ（トランジスタの個数を少なくすることができ）、引き出し部36内の引き出し線（導電線）WL<0>・M1, …WL<3>・M1, SGS・M1, SGD<0>・M1, …SGD<5>・M1のレイアウトがさらに簡素化される。
【０１３５】
尚、図１０乃至図１２に示すように、メモリセルアレイ31 (31L, 31R)の片側にドライバ33 (33L, 33R)を配置するか、又は、図１７に示すように、メモリセルアレイ31の両側にドライバ33を配置するかは、BiCSメモリ（チップ）の仕様や、周辺回路の面積効率などを考慮して決定する。
【０１３６】
(3)   効果  
本発明の効果についてBiCS-NANDフラッシュメモリを例に説明する。
【０１３７】
１ブロック内のワード線の数を4本（4層）、ビット線側セレクトゲート線の数を8本（1層）、ソース線側セレクトゲート線の数を1本（1層）とし、隣接する二つのブロックについて転送トランジスタの数がどれだけになるかを検討する。
【０１３８】
図１８は、第一の比較例であるドライバを示している。
【０１３９】
ドライバ33は、高電圧が印加される転送トランジスタ（高電圧トランジスタ）から構成される。ロウデコーダ35は、アンド回路から構成され、アドレス信号ADDRESSをデコードする。レベルシフタ34は、ドライバ33とロウデコーダ35の間に接続される。
【０１４０】
BSTON、VRDEC、RDECANDn<0>及びRDECANDn<1>は、転送トランジスタのオン／オフを制御する制御信号であり、SGDi<7:0>, SGD(i+1)<7:0>, CGi<3:0>, CG(i+1)<3:0>, SGSi, SGS(i+1), RDECADi, RDECAD(i+1), SGDSは、転送電圧である。
【０１４１】
ここで、ドライバ33内の転送トランジスタのサイズ（駆動力）は、通常のトランジスタのサイズ（駆動力）よりも大きい。従って、これら転送トランジスタの数を減らすことが周辺回路（ドライバ）の面積抑制に効果的である。
【０１４２】
この比較例は、本発明の例に係わるレイアウトを採用しない場合であり、二つのブロックBK<i>, BK<i+1>に対して、44個の転送トランジスタが必要になる。
【０１４３】
その内訳は、  
・  ブロックBK<i>, BK<i+1>内の8本(= 4本×2ブロック)のワード線WL<3:0>に対して8個の転送トランジスタTCGi<3:0>, TCG(i+1)<3:0>、  
・  ブロックBK<i>, BK<i+1>内の16本(= 8本×2ブロック)のビット線側セレクトゲート線SGD<7:0>に対して32個の転送トランジスタTSGDi<7:0>, TSGD(i+1)<7:0>, T0<7:0>, T1<7:0>、  
・  ブロックBK<i>, BK<i+1>内の2本(= 1本×2ブロック)のソース線側セレクトゲート線SGSに対して4個の転送トランジスタTSGSi, TSGS(i+1), RDECADi, RDECAD(i+1)  
である。
【０１４４】
転送トランジスタ<7:0>, T0<7:0>は、制御信号RDECANDn<0>, RDECANDn<1>のアンドをとる。即ち、両方の制御信号が共に”1”のときは、SGDSをビット線側セレクトゲート線SGD<7:0>に転送する。
【０１４５】
図１９は、第二の比較例であるドライバを示している。
【０１４６】
この比較例は、第一の比較例と比べると、アンド回路ANDを新規に付加することにより、ビット線側セレクトゲート線SGD<7:0>に転送電圧SGDSを転送するための転送トランジスタの数を半分にした点に特徴を有する。
【０１４７】
従って、第二の比較例では、二つのブロックBK<i>, BK<i+1>に対して、36個の転送トランジスタが必要になる。
【０１４８】
その内訳は、  
・  ブロックBK<i>, BK<i+1>内の8本(= 4本×2ブロック)のワード線WL<3:0>に対して8個の転送トランジスタTCGi<3:0>, TCG(i+1)<3:0>、  
・  ブロックBK<i>, BK<i+1>内の16本(= 8本×2ブロック)のビット線側セレクトゲート線SGD<7:0>に対して24個の転送トランジスタTSGDi<7:0>, TSGD(i+1)<7:0>, T<7:0>、  
・  ブロックBK<i>, BK<i+1>内の2本(= 1本×2ブロック)のソース線側セレクトゲート線SGSに対して4個の転送トランジスタTSGSi, TSGS(i+1), RDECADi, RDECAD(i+1)  
である。
【０１４９】
このように、上述の第一及び第二の比較例では、二つのブロックに対して35個以上の転送トランジスタが必要である。BiCSメモリを実用化するには、二つのブロックに対して35個未満の転送トランジスタとしたいところである。
【０１５０】
本発明の例に係わるビット線側セレクトゲートトランジスタのレイアウトを採用すれば、この要件を満たし、BiCSメモリの実用化に貢献することができる。
【０１５１】
図２０は、本発明の例に係わるドライバを示している。
【０１５２】
本発明の例は、第二の比較例と比べると、二つのブロック内のビット線側セレクトゲート線SGD<7:0>に転送電圧SGDi<7:0>を転送するための転送トランジスタの数を共有化した点に特徴を有する。また、これに起因して、新たに3つの転送トランジスタTG<0>, TG,1>, Q<0>が付加される。
【０１５３】
結果的には、本発明の例では、二つのブロックBK<i>, BK<i+1>に対して、31個の転送トランジスタが必要になる。
【０１５４】
その内訳は、  
・  ブロックBK<i>, BK<i+1>内の8本(= 4本×2ブロック)のワード線WL<3:0>に対して8個の転送トランジスタTCGi<3:0>, TCG(i+1)<3:0>、  
・  ブロックBK<i>, BK<i+1>内の16本(= 8本×2ブロック)のビット線側セレクトゲート線SGD<7:0>に対して19個の転送トランジスタTOR<7:0>, T<7:0>, TG<0>, TG<1>, Q、  
・  ブロックBK<i>, BK<i+1>内の2本(= 1本×2ブロック)のソース線側セレクトゲート線SGSに対して4個の転送トランジスタTSGSi, TSGS(i+1), RDECADi, RDECAD(i+1)  
である。
【０１５５】
このように、本発明の例では、二つのブロックに対して31個の転送トランジスタを設ければよい。即ち、１ブロック内のワード線の数が4本（4層）、ビット線側セレクトゲート線の数が8本（1層）、ソース線側セレクトゲート線の数が1本（1層）のBiCS-NANDフラッシュメモリにおいて、隣接する二つのブロックに対して35個未満の転送トランジスタとし、周辺回路の面積増大を抑えることができる。
【０１５６】
従って、本発明の例に係わるビット線側セレクトゲートトランジスタのレイアウトを採用すれば、BiCSメモリの実用化に貢献することができる。
【０１５７】
(4)   まとめ
以上のように、本発明の実施形態によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリの周辺回路の面積増大を抑えられることが分かる。
【０１５８】
４．  適用例  
本発明の技術は、ビットコストスケーラビリティを実現するため、１つのセルユニットが直列接続された複数のメモリセル(NAND列)から構成されるBiCS-NANDフラッシュメモリに有効であるが、それ以外にも、BiCS技術が適用された三次元積層不揮発性半導体メモリに適用可能である。
【０１５９】
また、BiCSメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるMONOS型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。
【０１６０】
さらに、1つのメモリセルに記憶させるデータ値については、２値(two-level)であってもよいし、３値(three-level)以上の多値(multi-level)であってもよい。
【０１６１】
５．  むすび  
本発明によれば、BiCS技術が適用された三次元積層不揮発性半導体メモリの周辺回路の面積増大を抑えることができる。
【０１６２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６３】
【図１】BiCS-NANDフラッシュメモリの鳥瞰図。
【図２】BiCS-NANDフラッシュメモリの平面図。
【図３】図２のIII-III線に沿う断面図。
【図４】図２のIV-IV線に沿う断面図。
【図５】NANDセルユニットの構造図。
【図６】NANDセルユニットの鳥瞰図。
【図７】メモリセルアレイの等価回路図。
【図８】BiCS-NANDと二次元NANDとの比較図。
【図９】ブロックレイアウトの第一例を示す図。
【図１０】ブロックレイアウトの第二例を示す図。
【図１１】ブロックレイアウトの第三例を示す図。
【図１２】ブロックレイアウトの第四例を示す図。
【図１３】第一の実施形態のレイアウトの概念図。
【図１４】図１３をデバイス化したときの平面図。
【図１５】第二の実施形態のレイアウトの概念図。
【図１６】図１５をデバイス化したときの平面図。
【図１７】その他の実施形態のレイアウトの概念図。
【図１８】第一の比較例としてのドライバを示す図。
【図１９】第二の比較例としてのドライバを示す図。
【図２０】本発明の例としてのドライバを示す図。
【符号の説明】
【０１６４】
WL<0>, …WL<3>:  ワード線、  BL<0>, …BL<m>:  ビット線、  SGS:  ソース線側セレクトゲート線、  SGD<0>, …SGD<5>:  ビット線側セレクトゲート線、  AA:  アクティブエリア。
【図１】
2009266944.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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