(57)【要約】【課題】複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を短縮する。【解決手段】ＴＤＣ回路３０は、固定分周器２からの所定の基準信号１１の立ち上がり時に、その基準信号１１と可変分周器７のＰＬＬ分周信号１５との位相差を求め、更に、前記基準信号の次の立ち上がり時においても同様に、その基準信号とＰＬＬ分周信号１５との位相差を求める。その求めた２つの位相差情報により、基準信号１１の１周期の間にＰＬＬ分周信号１５が基準信号１１に対して進んだ又は遅れた位相量を検出して、基準信号１１とＰＬＬ分周信号１５との周波数の高低を検出する。よって、１つの発振周波数帯域に対して、基準信号１１の１周期で周波数比較を完了でき、発振周波数帯域選択回路８は、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域を短時間で検出する。【選択図】図１
2009105651.tif 000002
【特許請求の範囲】
【請求項１】
複数の発振周波数帯域を有する電圧制御型発振器と、
前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、
前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、
所定の基準信号と前記可変分周器のＰＬＬ分周信号との位相差を検出して出力するＴＤＣ回路と、
前記可変分周器のＰＬＬ分周信号の立ち上がり回数を一定時間数えてその数を出力する周波数カウンタとを備え、
前記発振周波数帯域選択回路は、
前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ分周信号との位相差信号を用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択する
ことを特徴とするＰＬＬ回路。
【請求項２】
複数の発振周波数帯域を有する電圧制御型発振器と、
前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、
前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、
所定の基準信号と前記可変分周器のＰＬＬ分周信号との位相差を検出して出力するＴＤＣ回路と、
前記可変分周器のＰＬＬ分周信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタと、
前記所定の基準信号の立ち上がり回数を一定時間数えてその数を出力する第２の周波数カウンタとを備え、
前記発振周波数帯域選択回路は、
前記第１の周波数カウンタによりカウントされた前記所定の基準信号の周波数カウント値と、前記第２の周波数カウンタによりカウントされたＰＬＬ分周信号の周波数カウント値と、前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ分周信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択する
ことを特徴とするＰＬＬ回路。
【請求項３】
複数の発振周波数帯域を有する電圧制御型発振器と、
前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、
前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、
所定の基準信号と前記ＰＬＬ出力信号との位相差を検出して出力するＴＤＣ回路と、
前記ＰＬＬ出力信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタとを備え、
前記発振周波数帯域選択回路は、
前記第１の周波数カウンタによりカウントされたＰＬＬ出力信号の周波数カウント値と、前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ出力信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択する
ことを特徴とするＰＬＬ回路。
【請求項４】
複数の発振周波数帯域を有する電圧制御型発振器と、
前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、
前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、
所定の基準信号が入力されると共に他の１つの信号も入力され、この２つの入力信号の位相差を検出して出力するＴＤＣ回路と、
入力された信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタと、
前記ＴＤＣ回路に入力される２つの入力信号のうち所定の基準信号以外の他の１つの入力信号、及び前記第１の周波数カウンタに入力される信号を、前記可変分周器のＰＬＬ分周信号と前記電圧制御型発振器のＰＬＬ出力信号とのうち何れか一方の信号に選択する発振周波数帯域検出信号選択回路とを備え、
前記発振周波数帯域選択回路は、
前記第１の周波数カウンタによりカウントされた周波数カウント値と、前記ＴＤＣ回路により検出した前記所定の基準信号と前記発振周波数帯域検出信号選択回路で選択された信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択する
ことを特徴とするＰＬＬ回路。
【請求項５】
前記請求項４に記載のＰＬＬ回路において、
前記発振周波数帯域検出信号選択回路が前記可変分周器のＰＬＬ分周信号と前記電圧制御型発振器のＰＬＬ出力信号とのうち何れの信号を選択するかを、設定されたＰＬＬ出力周波数に応じて、前記発振周波数帯域検出信号選択回路に指示して指定する検出信号自動指定回路を備えた
ことを特徴とするＰＬＬ回路。
【請求項６】
前記請求項１〜５の何れか１項に記載のＰＬＬ回路と、
無線通信用送受信回路とを備えた
ことを特徴とする無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発振周波数帯域を有するＶＣＯ（電圧制御型発振器）を備え、入力信号周波数を所望の値に逓倍して出力するＰＬＬ（位相同期ループ）回路に係り、複数の発振周波数帯域の中から、設定されたＰＬＬ発振周波数に対応した最適な発振周波数帯域を検出する動作時間の短縮に有効な技術に関する。
【背景技術】
【０００２】
一般に、ＰＬＬ回路は、比較の基準となる基準信号ｆｒｅｆと、入力電圧に対応した周波数で発振するＶＣＯの出力周波数を分周して得られたＰＬＬ分周信号ｆｄｉｖとの２つの信号の位相を比較し、その位相差の大きさに応じてＶＣＯの制御電圧Ｖｔを変化させることにより、所望の発振周波数を出力する回路である。
【０００３】
例えば、ＣＳチューナ（通信衛星放送受信機）においては、中間周波数が９５０ＭＨｚ〜２６００ＭＨｚと広範囲に及ぶため、広帯域の発振が可能なＰＬＬが要求される。しかしながら、単一のＶＣＯを用いるとした場合、これだけ広帯域の発振を行うためには、非常に高い周波数変換利得が必要となるため、実現が困難である。そのため、複数の発振周波数帯域を有するＶＣＯを用い、ＰＬＬ出力周波数に応じてＶＣＯの発振周波数帯域を切り換えることによって、広帯域の発振を実現する方法が一般に用いられている。
【０００４】
複数の発振周波数帯域の中から最適な発振周波数帯域を選択する方法として、特許文献１に記載される方法が提案されている。以下、この従来の方法及び構成を説明する。
【０００５】
図１６は、従来の複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路の最小構成を示すブロック図を示す。同図において、水晶発振器１により発生された水晶発振信号１６は固定分周器２に入力され、任意の分周数で分周される。ここで分周された出力信号がＰＬＬの基準信号１１（ｆｒｅｆ）となる。
【０００６】
一方、ＶＣＯ１０の出力信号であるＰＬＬ出力信号１４（ｆｏｕｔ）は、ＰＬＬ回路の出力信号として出力されると共に、後段の可変分周器７により任意の分周数で分周され、ＰＬＬ分周信号１５（ｆｄｉｖ）が生成される。
【０００７】
可変分周器７の分周数Ｎは、基準信号周波数とＰＬＬ出力信号周波数によって決定され、
（ＰＬＬ出力信号周波数）＝  基準信号周波数  ×  Ｎ
の式を満たす。
【０００８】
位相比較器５では、入力された基準信号１１とＰＬＬ分周信号１５との位相差を比較し、デジタル位相誤差信号ＵＰ１７、ＤＯＷＮ１８を出力する。後段のチャージポンプ６では、位相比較器５から出力されたデジタル位相誤差信号に従って、基準信号１１とＰＬＬ分周信号１５との位相差に応じたアナログ位相差信号１９を出力する。
【０００９】
更に、後段のループフィルタ９は、入力されたアナログ位相差信号１９を積分することにより、位相制御信号を生成する。この位相制御信号がＶＣＯ制御電圧２０（Ｖｔ）となり、該制御電圧Ｖｔに応じたＰＬＬ出力信号１４がＶＣＯから出力される。
【００１０】
ここで、ＶＣＯの発振周波数帯域（バンド）は、一般的に、図１７に示すような特性になっている。先述のように、単一のバンドで広い発振周波数帯域を実現することは困難であるが、このように狭い発振周波数帯域を有するバンドを複数重ねることによって、広い発振周波数を実現する手法は一般に用いられている。
【００１１】
ここで、設定したＰＬＬ出力周波数、すなわち、ＶＣＯ発振周波数に対して、使用可能なバンドは限られていることが分かる。例えば、図１７において、周波数Ｆ１でＰＬＬ回路を発振させる場合、バンドＢ２又はバンドＢ３以外のバンドでは周波数Ｆ１で発振することができない。また、このＶＣＯの発振周波数特性は、温度変動や電圧変動などの外乱による変化が避けられないため、ＰＬＬ出力周波数と使用バンドとを予め一対一に対応させて決定しておくことができず、使用時に毎回、ＰＬＬ出力周波数に対応する最適なバンドの検出動作が必要となる。このバンドの検出動作は発振周波数帯域検出回路８により行っており、基準信号１１の立ち上がり回数をカウントする第１のカウンタ３と、ＰＬＬ分周信号１５の立ち上がり回数をカウントする第２のカウンタ４によりカウントされた、一定時間内における基準信号１１のカウント数２１と、同じ一定時間内におけるＰＬＬ分周信号１５のカウント数２２とを発振周波数帯域検出回路８により比較し、基準信号１１のカウント数２１と比較してＰＬＬ分周信号１５のカウント数２２が大きければ、現在選択しているバンドの発振周波数が設定されたＰＬＬ出力信号周波数よりも高いことを意味するので、一段低い発振周波数を有するバンドを選択し直し、同様の周波数比較動作を行う。逆に、基準信号１１のカウント数２１と比較してＰＬＬ分周信号１５のカウント数２２が小さければ、現在選択しているバンドの発振周波数が設定されたＰＬＬ出力信号周波数よりも低いことを意味するので、一段高い発振周波数を有するバンドを選択し直し、同様の周波数比較動作を行う。この周波数比較動作を繰り返して行うことにより、最終的に設定されたＰＬＬ出力信号周波数に最も近いバンドを検出し選択することができる。
【００１２】
尚、バンドの検出動作中は、常にどのバンドに対してもＶＣＯ制御電圧２０（Ｖｔ）をＶＣＯ電源電圧×１／２（ＶＤＤＶＣＯ／２）に設定している。これは、基準周波数と、各バンドにおけるＶｔ＝ＶＤＤＶＣＯ／２での発振周波数との比較を行うことによって、バンド検出動作完了後に温度変動や電圧変動などの外乱によりＶＣＯの発振周波数特性に変化が生じた場合でも、検出されたバンドを用いた周波数発振ができなくなる事態を最大限防止するためである。以上が、従来技術を用いた、複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路の動作原理である。
【００１３】
このように、前記従来の方法及び構成では、ＰＬＬ回路の基準信号ｆｒｅｆと、ＶＣＯから出力されたＰＬＬ出力信号を可変分周器により分周したＰＬＬ分周信号ｆｄｉｖとを周波数カウンタにより一定時間周波数カウントし、両者のカウント数の大小を比較し、その結果、基準信号frefのカウント数がＰＬＬ分周信号fdivのカウント数より大きければ、一段高い発振周波数を有する帯域を選択し、逆に、ＰＬＬ分周信号fdivのカウント数が基準信号frefのカウント数より大きければ、一段低い発振周波数を有する帯域を選択する。その後、再び周波数カウンタにより基準信号frefとＰＬＬ分周信号fdivの周波数カウントを行い、更に一段高い、又は低い帯域へと遷移して行く。これを繰り返して行うことにより、最終的に基準信号frefとＰＬＬ分周信号fdivとの周波数カウント差が最も小さい発振周波数帯域を検出することができ、この発振周波数帯域がＰＬＬ出力周波数に対応した最適な発振周波数帯域となる。
【特許文献１】特開２００４−７４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来の構成及び方法では、周波数カウンタにより一定時間内の基準信号frefとＰＬＬ分周信号fdivの立ち上がり回数をカウントする方式であるため、カウントの精度が低いという問題点を有する。具体的には、カウント開始時の基準信号frefとＰＬＬ分周信号fdivとの立ち上がり位相に位相差があった場合、一定時間後の両者のカウント数差に最大１の誤差が生じるため、基準信号frefとＰＬＬ分周信号fdivの周波数差を正確に測定することができない。また、正確に測定しようとすれば、基準信号frefとＰＬＬ分周信号fdivのカウント時間を長く取らなければならないという問題がある。この問題は、隣り合う帯域間の周波数差が僅少になればなるほど深刻になる。
【００１５】
発振帯域検出時間を短縮すれば、ＰＬＬ回路の発振動作開始から設定した周波数で安定動作するまでの時間を表すロックアップタイムを短縮することができるため、当然、発振帯域検出時間が短い方がＰＬＬ回路の性能は高くなる。一方、発振帯域検出時間を長時間化して最適な発振帯域を検出する精度を高めることは、設定したＰＬＬ発振周波数に適さない発振周波数帯域を使用することによるアナログロックアップ時間の低下、並びに所望の周波数以外の周波数成分の増加を防ぐことが可能となるため、こちらもＰＬＬ回路の性能向上に繋がる。即ち、発振帯域検出時間と発振帯域検出精度とはトレードオフの関係になっている。
【００１６】
本発明は、以上のような問題点を解消するためになされたものであり、その目的は、複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、発振帯域検出時間の短縮と、発振帯域検出精度の向上を同時に実現した高性能なＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明では、入力される２つの信号の位相差を検出して出力するＴＤＣ回路を利用して、基準信号の１周期の間に例えばＰＬＬ分周信号がどれだけ位相が進み又は遅れたかを検出し、これにより、従来よりも早く基準信号とＰＬＬ分周信号との周波数の高低を検出して、即座に次の周波数発振帯域へと遷移できるようにする。
【００１８】
具体的に、請求項１記載の発明のＰＬＬ回路は、複数の発振周波数帯域を有する電圧制御型発振器と、前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、所定の基準信号と前記可変分周器のＰＬＬ分周信号との位相差を検出して出力するＴＤＣ回路と、前記可変分周器のＰＬＬ分周信号の立ち上がり回数を一定時間数えてその数を出力する周波数カウンタとを備え、前記発振周波数帯域選択回路は、前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ分周信号との位相差信号を用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択することを特徴とする。
【００１９】
以上により、請求項１記載の発明では、ＰＬＬの基準信号の立ち上がり時において、２つの入力信号の位相差を検出し出力するＴＤＣ回路により、基準信号と、ＰＬＬ出力信号を可変分周器により分周したＰＬＬ分周信号との位相差を求め、更に、その基準信号の次の立ち上がり時においても同様に、ＴＤＣ回路により基準信号とＰＬＬ分周信号との位相差を求める。そして、求めた２つの位相差情報により、基準信号の１周期の間にＰＬＬ分周信号が基準信号に対してどれだけ位相が進んだか又は遅れたかを検出することができるので、基準信号とＰＬＬ分周信号との周波数の高低を直ちに検出することができ、即座に次の周波数発振帯域へと遷移し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作を継続することができる。
【００２０】
また、請求項２記載の発明のＰＬＬ回路は、複数の発振周波数帯域を有する電圧制御型発振器と、前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、所定の基準信号と前記可変分周器のＰＬＬ分周信号との位相差を検出して出力するＴＤＣ回路と、前記可変分周器のＰＬＬ分周信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタと、前記所定の基準信号の立ち上がり回数を一定時間数えてその数を出力する第２の周波数カウンタとを備え、前記発振周波数帯域選択回路は、前記第１の周波数カウンタによりカウントされた前記所定の基準信号の周波数カウント値と、前記第２の周波数カウンタによりカウントされたＰＬＬ分周信号の周波数カウント値と、前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ分周信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択することを特徴とする。
【００２１】
従って、請求項２記載の発明では、基準信号の立ち上がり時において、第１の周波数カウンタ及び第２の周波数カウンタにより、基準信号とＰＬＬ分周信号のそれぞれの周波数カウントを開始すると同時に、ＴＤＣ回路により、基準信号とＰＬＬ出力信号を可変分周器により分周したＰＬＬ分周信号との位相差を求め、更に、一定時間後の基準信号の立ち上がり時において、基準信号とＰＬＬ分周信号のそれぞれの周波数カウントを停止すると同時に、同様にＴＤＣ回路により基準信号とＰＬＬ分周信号との位相差を求める。そして、求めた基準信号のカウント数と、ＰＬＬ分周信号のカウント数と、前記２つの位相差情報により、一定時間の間にＰＬＬ分周信号が基準信号に対してどれだけ位相が進んだか又は遅れたかを検出することができる。よって、基準信号とＰＬＬ分周信号との周波数の高低を直ちに検出することができ、即座に次の周波数発振帯域へと遷移し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作を継続することができる。
【００２２】
更に、請求項３記載の発明のＰＬＬ回路は、複数の発振周波数帯域を有する電圧制御型発振器と、前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、所定の基準信号と前記ＰＬＬ出力信号との位相差を検出して出力するＴＤＣ回路と、前記ＰＬＬ出力信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタとを備え、前記発振周波数帯域選択回路は、前記第１の周波数カウンタによりカウントされたＰＬＬ出力信号の周波数カウント値と、前記ＴＤＣ回路により検出した、前記所定の基準信号と前記ＰＬＬ出力信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択することを特徴とする。
【００２３】
従って、請求項３記載の発明では、基準信号の立ち上がり時において、第１の周波数カウンタにより、ＰＬＬ出力信号の周波数カウントを開始すると同時に、ＴＤＣ回路により、基準信号とＰＬＬ出力信号との位相差を求め、更に、基準信号の次の立ち上がり時において、ＰＬＬ出力信号の周波数カウントを停止すると同時に、同様にＴＤＣ回路により基準信号とＰＬＬ分周信号との位相差を求める。そして、求めたＰＬＬ出力信号のカウント数と、前記２つの位相差情報により、基準信号の１周期の間に、ＰＬＬ出力信号が基準信号の何倍で動作しているのかを検出することができるので、設定したＰＬＬ分周数と比較することにより、現在選択されている発振周波数帯域が最適な発振周波数帯域に対して高い発振周波数を有するのか又は低い発振周波数を検出することができ、即座に次の周波数発振帯域へと遷移し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作を継続することができる。
【００２４】
加えて、請求項４記載の発明のＰＬＬ回路は、複数の発振周波数帯域を有する電圧制御型発振器と、前記電圧制御型発振器の複数の発振周波数帯域の中から所定の発振周波数帯域を検出する発振周波数帯域選択回路と、前記電圧制御型発振器の出力信号であるＰＬＬ出力信号を任意の分周数で分周してＰＬＬ分周信号を出力する可変分周器と、所定の基準信号が入力されると共に他の１つの信号も入力され、この２つの入力信号の位相差を検出して出力するＴＤＣ回路と、入力された信号の立ち上がり回数を一定時間数えてその数を出力する第１の周波数カウンタと、前記ＴＤＣ回路に入力される２つの入力信号のうち所定の基準信号以外の他の１つの入力信号、及び前記第１の周波数カウンタに入力される信号を、前記可変分周器のＰＬＬ分周信号と前記電圧制御型発振器のＰＬＬ出力信号とのうち何れか一方の信号に選択する発振周波数帯域検出信号選択回路とを備え、前記発振周波数帯域選択回路は、前記第１の周波数カウンタによりカウントされた周波数カウント値と、前記ＴＤＣ回路により検出した前記所定の基準信号と前記発振周波数帯域検出信号選択回路で選択された信号との位相差信号とを用いて、設定されたＰＬＬ出力周波数に対応した最適な発振周波数帯域を検出し選択することを特徴とする。
【００２５】
従って、請求項４記載の発明では、発振周波数帯域検出信号選択回路により、ＴＤＣ回路において基準信号と比較する信号を、ＰＬＬ分周信号とＰＬＬ出力信号のうちから選択することができるので、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作の方法を、ＰＬＬ出力信号周波数に応じて、適切に選択することができる。
【００２６】
また、請求項５記載の発明のＰＬＬ回路は、前記請求項４に記載のＰＬＬ回路において、前記発振周波数帯域検出信号選択回路が前記可変分周器のＰＬＬ分周信号と前記電圧制御型発振器のＰＬＬ出力信号とのうち何れの信号を選択するかを、設定されたＰＬＬ出力周波数に応じて、前記発振周波数帯域検出信号選択回路に指示して指定する検出信号自動指定回路を備えたことを特徴とする。
【００２７】
従って、請求項５記載の発明では、検出信号自動指定回路と、発振周波数帯域検出信号選択回路とにより、ＴＤＣ回路において基準信号と比較する信号を、ＰＬＬ分周信号とＰＬＬ出力信号のうちから自動的に選択することができるので、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作の方法を、ＰＬＬ出力信号周波数に応じて、適切に自動選択することができる。
【発明の効果】
【００２８】
以上説明したように、請求項１記載の発明のＰＬＬ回路によれば、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作において、１つの発振周波数帯域の適／不適を判定する時間を基準信号の１周期分にまで短縮することができるので、周波数カウント数のみで判定していた従来技術と比較し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作に要する時間を大幅に短縮することが可能となり、ＰＬＬ回路のロックアップタイムを大幅に短縮した高性能なＰＬＬ回路を実現することが可能である。
【００２９】
また、請求項２記載のＰＬＬ回路によれば、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作において、ＴＤＣ回路の位相分解能が高くない場合でも、１つの発振周波数帯域の適／不適を判定する時間を基準信号の数周期分にまで短縮することができるので、周波数カウント数のみで判定していた従来技術と比較し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作に要する時間を短縮することが可能となり、ＰＬＬ回路のロックアップタイムを短縮した高性能なＰＬＬ回路を実現することが可能である。
【００３０】
更に、請求項３記載の発明のＰＬＬ回路によれば、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作において、ＴＤＣ回路の位相分解能が高くない場合でも、１つの発振周波数帯域の適／不適を判定する時間を基準信号の１周期分にまで短縮することができるので、周波数カウント数のみで判定していた従来技術と比較して、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作に要する時間を大幅に短縮することが可能となり、ＰＬＬ回路のロックアップタイムを大幅に短縮した高性能なＰＬＬ回路を実現することが可能となる。
【００３１】
加えて、請求項４記載の発明のＰＬＬ回路によれば、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作の方法を、ＰＬＬ出力周波数に応じて適切に選択することができるので、ＰＬＬ出力周波数が低い場合には、基準信号とＰＬＬ出力信号との位相と、第１の周波数カウンタのカウント数をＰＬＬ分周数と比較する方式を用いることにより、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作時の消費電力を削減することができ、逆にＰＬＬ出力周波数が高い場合には、基準信号とＰＬＬ出力信号を可変分周器により分周したＰＬＬ分周信号との位相を比較する方式を用いることにより、ＴＤＣ回路に必要な遅延素子段数を削減することができ、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作時の消費電力を更に削減することが可能である。
【００３２】
また、請求項５記載の発明のＰＬＬ回路によれば、前記ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作の方法を、予め設定したＰＬＬ出力周波数を境界にして自動的に選択することができるので、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作時の消費電力を効率的に削減することが可能である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。
【００３４】
（実施形態１）
本発明の実施形態１にかかる複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路の構成を図１に示す。
【００３５】
本実施形態１にかかるＰＬＬ回路では、前記従来の構成に対して、その特徴点として、２つの入力信号の位相差を検出するＴＤＣ回路３０を用い、基準信号１１とＰＬＬ分周信号１５との位相差を検出して、位相誤差信号３１を出力し、発振周波数帯域選択回路８は位相誤差信号３１と、第１の周波数カウンタ３２によりカウントされたＰＬＬ分周信号のカウント値３３とを基に、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作を行うことを特徴としている。
【００３６】
ここで、ＴＤＣ回路３０の動作について説明する。ＴＤＣ回路３０は時間デジタル変換回路とも呼ばれ、２つの入力信号のうち一方の入力信号を基準とし、基準となる信号の立ち上がりと他方の入力信号の立ち上がりとの位相差がどのくらいあるのかを、基準となる信号の１周期で規格化して算出することができる回路である。ＴＤＣ回路３０には幾つかの方式があるが、一例として遅延素子を用いたＴＤＣ回路の構成を図２に示す。
【００３７】
図２において、第１の入力信号４０は、複数の遅延素子Ｄ１〜Ｄｎの各段を通過するに従い、一段に付き微少Δｔだけ時間遅延された信号が次段の遅延素子に渡される。すると、各遅延素子における出力信号Ｄｏｕｔ１〜Ｄｏｕｔｎは、図３に示すような波形となる（図３ではＤｏｕｔ１〜Ｄｏｕｔ８を図示している）。そして、第２の入力信号４１を遅延素子Ｄ０により一段だけ遅延させた遅延信号取り込みクロック４２の立ち上がりのタイミングでそれぞれの信号Ｄｏｕｔ１〜ＤｏｕｔｎをフリップフロップＦＦ１〜ＦＦｎでラッチすることにより、フリップフロップＦＦ１〜ＦＦｎの出力信号ＦＦｏｕｔ１〜ＦＦｏｕｔｎを並べると、０及び１が連続して出現するような形になる。例えば、図３の場合に、遅延素子の出力信号をＤｏｕｔ８からＤｏｕｔ１まで順番に並べると、１１００００１１となる。この数値は、即ち、図４に示すように、第２の入力信号の立ち上がり時以前における第１の入力信号の状態を、微少時間Δｔの時間間隔で取得したものと等しくなる。
【００３８】
続いて、位相差計算回路４３において、遅延素子の出力信号Ｄｏｕｔ１〜Ｄｏｕｔｎを基に、第１の入力信号と第２の入力信号との位相差を算出する方法について説明する。ここで求める位相差とは、図５に示した通り、第２の入力信号の立ち上がりが、第１の入力信号の立ち上がりに対してどの程度遅れているかを、第２の入力信号の１周期時間で規格化したものである。図５の例では、遅延素子の出力信号をＤｏｕｔ８からＤｏｕｔ１まで順番に並べると、１１００００１１となるが、Ｄｏｕｔ１に近い方から見ると、１の連続数が２個、０の連続数が４個であることが分かる。これは、即ち、量子化誤差を無視すれば、第２の入力信号の立ち上がり時の直前において、第１の入力信号が１である期間が２×Δｔ、第１の入力信号が０である期間が４×Δｔであったことと等価である。また、第１の入力信号が０であったことを示すＤｏｕｔ３〜Ｄｏｕｔ６の前後の遅延素子出力信号、即ち、Ｄｏｕｔ２とＤｏｕｔ７とが共に１であることから、第１の入力信号が０である期間と１である期間とが等しいとすると、第１の入力信号の１周期は、２×４×Δｔ＝８×Δｔとなる。従って、図５において求める位相差が２×Δｔであるのに対し、第１の入力信号の周期が８×Δｔであることから、求める位相差を第１の入力信号の周期で規格化すると、（２×Δｔ）／（８×Δｔ）＝１／４となる。
【００３９】
尚、前記の例では、Ｄｏｕｔ１＝０の場合についての位相差の算出方法について説明したが、図６のようにＤｏｕｔ１＝１の場合には算出方法が異なる。図６の例では、遅延素子の出力信号をＤｏｕｔ８からＤｏｕｔ１まで順番に並べると、００１１１１００となるが、Ｄｏｕｔ１に近い方から見ると、０の連続数が２個、１の連続数が４個であることが分かる。第１の入力信号の１周期が２×４×Δｔ＝８×Δｔとなるのは変わり無いが、求める位相差は第２の入力信号の立ち上がりが、第１の入力信号の立ち上がりに対してどの程度遅れているか、であるから、０の連続期間と１の連続期間を足し合わせた期間を、第１の入力信号の１周期で割ったものになる。従って、求める位相差は（２×Δｔ＋４×Δｔ）／（８×Δｔ）＝３／４となる。
【００４０】
以上の例では、第１の入力信号の１周期が８×Δｔで表されるため、８種類の位相差しか取り得ず、位相差の分解能は低いが、遅延素子１段の遅延時間を小さくし、第１の入力信号の１周期を表す遅延素子の段数が大きくなるようにすれば、位相差の分解能を向上させることができる。
【００４１】
尚、前記構成のＴＤＣ回路の場合、出力信号Ｄｏｕｔにおける０又は１の連続数により、第１の入力信号の周期及び第１の入力信号と第２の入力信号との位相差を算出しているため、（Δｔ×遅延素子段数）が第１の入力信号の１周期よりも少ない場合には、第１の入力信号と第２の入力信号との位相差を算出することができない。即ち、（Δｔ×遅延素子段数）≧（第１の入力信号の１周期）を満足することが必須となる。
【００４２】
本実施形態１にかかるＰＬＬ回路は、このＴＤＣ回路３０により算出した基準信号frefとＰＬＬ分周信号fdivとの位相差をバンド検出動作に用いたことを特徴とするものであり、図７に示すように、連続する２回の基準信号frefの立ち上がりにおいて、それぞれ基準信号frefとＰＬＬ分周信号fdivとの位相差を検出する。例えば、１回目の位相誤差の検出結果が０．９であり、２回目の位相誤差の検出結果が０．２であり、この間のＰＬＬ分周信号fdivの周波数カウンタ３２による周波数カウント結果が１であったとすると、基準信号ｆｒｅｆの１周期の間のＰＬＬ分周信号fdivのカウント数は、１＋（１−０．９５）＋０．１５＝１．２となり、基準信号ｆｒｅｆと比較してＰＬＬ分周信号ｆｄｉｖの周波数が１．２倍速いことが求められる。
【００４３】
このように、本実施形態１のＰＬＬ回路によれば、基準信号frefの１周期という非常に短い時間の間に基準信号frefとＰＬＬ分周信号fdivの周波数の高低を判別することができるので、迅速に次のバンド検出へと遷移することができ、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を大幅に短縮することができる。
【００４４】
既述した従来技術のように、周波数カウンタのみを用いて基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数を比較する方式では、基準信号ｆｒｅｆと比較してＰＬＬ分周信号ｆｄｉｖの周波数が１．２倍速いことを検出しようとすれば、最低でも基準信号ｆｒｅｆの５周期分の周波数カウント時間が必要となる。５周期カウントすることによって初めて、基準信号ｆｒｅｆのカウント数＝５、ＰＬＬ分周信号ｆｄｉｖのカウント数＝６のように１以上の差が表れるからである。また、基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数差が更に近接していた場合には、周波数差の判別により多くの時間が必要になることは言うまでもない。即ち、本実施形態１にかかるＰＬＬ回路は、従来技術では整数の周波数カウントしかできなかったのに対して、分数の周波数カウントを可能にしたことにより、短時間で周波数差を判別できるようにしたＰＬＬ回路であると言い替えることもできる。この分数の周波数カウントが最も有効に機能するのは、設定されたＰＬＬ出力周波数が隣り合う２つのバンドのほぼ中央に存在するような場合である。この場合、基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとのどちらの周波数が高いのかを判別するだけでなく、どちらがどれだけ高いのかを求めて比較しなければ、ＰＬＬ出力周波数に最も近い最適なバンドを選択することはできないため、ＴＤＣ回路を用いなければ、整数値の周波数差が現れるまで長時間周波数カウントを行う以外には最適なバンドを求める方法は無かった。ＴＤＣ回路は、物理学の分野において極小時間を測定する目的で開発されたのが始まりであり、これが電子回路に応用されるようになったのはごく最近のことである。とりわけ、ＰＬＬ回路のバンド検出に応用する手法は容易には着想できず、本発明は非常に画期的な手法であると言える。
【００４５】
（実施形態２）
次に、本発明の実施形態２にかかるＰＬＬ回路の構成を図８に示す。
【００４６】
本実施形態２にかかるＰＬＬ回路の構成は、前記実施形態１にかかるＰＬＬ回路と比較して、基準信号１１の立ち上がり回数を一定時間数えてその数を出力する第２の周波数カウンタ３４が付加され、この第２の周波数カウンタ３４から出力された基準信号１１の周波数カウント値３５が発振周波数帯域選択回路８に入力される構成となっている点が異なる。
【００４７】
前記実施形態１では、基準信号ｆｒｅｆの１周期の間で基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの位相差を比較するため、基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数差が僅少であると、基準信号ｆｒｅｆの１周期の間に出現する両者の位相差が僅少になるため、高い分解能を有するＴＤＣ回路が要求される。高い分解能を有するＴＤＣ回路を実現するためには、遅延素子１段当りの遅延時間Δｔを小さくすれば良いが、（Δｔ×ＴＤＣ回路の遅延素子段数）≧（ＰＬＬ分周信号ｆｄｉｖの１周期）を満足していないと、位相誤差を正しく検出することができないため、遅延時間Δｔを小さくすると、必然的にＴＤＣ回路３０の遅延素子段数を増加させることになる。これは、即ち、回路面積と消費電力の増大を引き起こすため、安易に遅延時間Δｔを小さくすることもできない。そこで、１つのバンドにおける基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数比較時間を基準信号ｆｒｅｆの１周期よりも増やす代わりに、ＴＤＣ回路３０の遅延素子段数を減らすことができる。
【００４８】
具体的には、図８における第２の周波数カウンタ３４によりカウントされた基準信号ｆｒｅｆの周波数カウント数をも、バンド検出動作に利用することにより、可能となる。図９に示すように、基準信号ｆｒｅｆの１周期後の位相差αが小さい場合、この位相差αを検出できるだけの分解能を有するＴＤＣ回路３０が必要となるが、基準信号ｆｒｅｆの２周期後には位相差は２α、３周期後には３αと、位相差検出の時間を長くするに従い位相差が大きくなり、必要とされるＴＤＣ回路３０の分解能は緩和されていく。この間に増加したＰＬＬ分周信号ｆｄｉｖと基準信号ｆｒｅｆとの整数カウント数はそれぞれ第１の周波数カウンタ３２と第２の周波数カウンタ３４でカウントを行っているので、基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数差が大きい場合でも、位相差の誤検出は発生しない。
【００４９】
このように、本実施形態２にかかるＰＬＬ回路によれば、１つのバンドにおける基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数比較時間を基準信号ｆｒｅｆの１周期よりも増やす代わりに、ＴＤＣ回路３０の必要分解能を緩和し、ＴＤＣ回路３０の回路面積及び消費電力を削減することができ、且つ、従来の周波数カウンタによる周波数比較のみによるバンド検出動作と比較して、１つのバンドにおける基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数比較時間を短縮することができる。
【００５０】
（実施形態３）
続いて、本発明の第３の実施形態を説明する。
【００５１】
本発明の実施形態３にかかるＰＬＬ回路の構成を図１０に示す。本実施形態３にかかるＰＬＬ回路の構成は、前記実施形態１にかかるＰＬＬ回路と比較して、第１の周波数カウンタ３２に対して、ＰＬＬ分周信号１５に代えてＰＬＬ出力信号１４が入力されていると同時に、ＴＤＣ回路３０に対してもＰＬＬ分周信号１５に代えてＰＬＬ出力信号１４が入力されている点が異なる。
【００５２】
ＴＤＣ回路３０で２つの入力信号の位相差を正しく検出するためには、先述のように（Δｔ×ＴＤＣ回路３０の遅延素子段数）≧（第１の入力信号の１周期）を満足している必要がある。通常、図１１に示すように、ＰＬＬ出力信号ｆｏｕｔの周波数はＰＬＬ分周信号ｆｄｉｖの周波数と比較して数十〜数百倍高いことから、ＰＬＬ分周信号ｆｄｉｖの周期はＰＬＬ出力信号ｆｏｕｔの周期と比較して数十〜数百倍長いため、遅延時間Δｔが同一であるとすると、第１の入力信号としてＰＬＬ分周信号ｆｄｉｖを用いた場合には、第１の入力信号としてＰＬＬ出力信号ｆｏｕｔを用いた場合と比較して、ＴＤＣ回路３０の遅延素子段数を数十〜数百倍に増加させなければならない。逆に言うと、第１の入力信号としてＰＬＬ出力信号ｆｏｕｔを用いた場合には、第１の入力信号としてＰＬＬ分周信号ｆｄｉｖを用いた場合と比較して、ＴＤＣ回路30の遅延素子段数を数十〜数百分の一に減少させることができ、また、これによって更に遅延時間Δｔを小さくして、ＴＤＣ回路３０の分解能を向上させることもできる。
【００５３】
尚、ＴＤＣ回路３０の第１の入力信号としてＰＬＬ出力信号ｆｏｕｔを用いた場合、ＴＤＣ回路３０の第１の入力信号としてＰＬＬ分周信号ｆｄｉｖを用いた場合と比較して、最適なバンドの検出動作が多少異なる。つまり、後者では、純粋に基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数比較を行うのに対して、前者ではＰＬＬ回路の分周数Ｎと、ＰＬＬ出力信号ｆｏｕｔの周波数が基準信号ｆｒｅｆの周波数の何倍になっているか、即ちｆｏｕｔ／ｆｒｅｆとの比較を行う。ＰＬＬ回路の原理上、ＰＬＬ回路の出力周波数ｆｏｕｔは、ｆｏｕｔ＝Ｎ×ｆｒｅｆで表される。即ち、Ｎ＝ｆｏｕｔ／ｆｒｅｆである。これに対して、最適なバンドに対してより高い周波数特性を有するバンドが選択されている時のＰＬＬ出力周波数をｆｏｕｔＨ（ｆｏｕｔ＜ｆｏｕｔＨ）とすると、ＴＤＣ回路３０と、第１の周波数カウンタ３２によりｆｏｕｔＨ／ｆｒｅｆが算出されるため、これとＮ＝ｆｏｕｔ／ｆｒｅｆとを比較すると、（ｆｏｕｔＨ／ｆｒｅｆ）＞Ｎとなり、現在選択されているバンドの発振周波数が最適なバンドと比較して高いことが分かる。逆に、最適なバンドに対してより低い周波数特性を有するバンドが選択されている時のＰＬＬ出力周波数をｆｏｕｔＬ（ｆｏｕｔＬ＜ｆｏｕｔ）とすると、ＴＤＣ回路３０と、第１の周波数カウンタ３２によりｆｏｕｔＬ／ｆｒｅｆが算出されるため、これとＮ＝ｆｏｕｔ／ｆｒｅｆとを比較すると、（ｆｏｕｔＬ／ｆｒｅｆ）＜Ｎとなり、現在選択されているバンドの発振周波数が最適なバンドと比較して低いことが分かる。
【００５４】
具体例として、図１２に示すような基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数比較を行う場合を考える。基準信号ｆｒｅｆの１周期の期間において、周波数カウンタによりカウントされたＰＬＬ出力信号ｆｏｕｔのカウント数が６であったとする。更に、１回目の位相差検出により検出された位相差が０．７５であり、２回目の位相差検出により検出された位相差が０．５であったとすると、（周波数カウント数）＋（１−（１回目の位相差検出により検出された位相差））＋（２回目の位相差検出により検出された位相差）＝６＋（１−０．７５）＋０．５＝６．７５が、（現在選択中のバンドにおけるＰＬＬ出力周波数）／（ｆｒｅｆの周波数）を表すことが分かる。ここで、仮に、ＰＬＬ回路の分周数Ｎが６．７５よりも大きければ、現在選択中のバンドの有する発振周波数が最適なバンドに対して小さいことを意味し、逆にＰＬＬ回路の分周数Ｎが６．７５よりも小さければ、現在選択中のバンドの有する発振周波数が最適なバンドに対して大きいことを意味するので、次のバンドへと遷移し、ＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作を継続することができる。
【００５５】
以上のように、本実施形態３にかかるＰＬＬ回路によれば、ＴＤＣ回路の遅延素子段数を低減させることにより、ＴＤＣ回路の面積と消費電力を削減することができる。
【００５６】
（実施形態４）
次に、本発明の第４の実施形態を説明する。
【００５７】
本発明の実施形態４にかかるＰＬＬ回路の構成を図１３に示す。本実施形態４にかかるＰＬＬ回路の構成は、前記実施形態１にかかるＰＬＬ回路と比較して、ＰＬＬ分周信号１５又はＰＬＬ出力信号１４のうちから一方の信号を選択して出力する発振周波数帯域検出信号選択回路５０を備え、この発振周波数帯域検出信号選択回路５０の出力信号である発振周波数帯域検出信号５１が、共に、第１の周波数カウンタ３２とＴＤＣ回路３０に入力される構成になっている点が異なる。
【００５８】
これは、１つのＰＬＬ回路において、前記実施形態１にかかるＰＬＬ回路と、前記実施形態３にかかるＰＬＬ回路とを搭載し、発振周波数帯域検出信号選択回路５０によりどちらの構成のＰＬＬ回路になるのかを切り替えて使用する形態と等しい。
【００５９】
本発明の実施形態１にかかるＰＬＬ回路を使用することの利点は、ＰＬＬ出力信号ｆｏｕｔの周波数が高い場合でも動作可能であるという点にある。本発明の実施形態３にかかるＰＬＬ回路では、ＰＬＬ出力信号ｆｏｕｔの周波数をカウントする周波数カウンタが必要となるため、ＰＬＬ出力信号ｆｏｕｔの周波数が数ＧＨｚと非常に高速になると、半導体プロセス技術によってはカウント動作が可能な回路を実現することができないという問題が生じる。そのような場合に本発明の実施形態１にかかるＰＬＬ回路を使用することによって、ＰＬＬ出力信号ｆｏｕｔの周波数が高い場合においてもＰＬＬ出力周波数に対応する最適な発振周波数帯域検出動作に要する時間を短縮することができる。しかしながら、欠点として、先述のようにＴＤＣ回路３０が２つの入力信号の位相差を正しく検出するためには、ＴＤＣ回路３０の遅延回路の段数を大幅に増やさなければならず、回路面積と消費電力の増加が避けられない。一方、本発明の実施形態３にかかるＰＬＬ回路を使用することによって、ＴＤＣ回路３０の遅延回路の段数を大幅に削減し、回路面積と消費電力を削減することができるという利点を有するが、ＰＬＬ出力信号ｆｏｕｔの周波数が高い場合には、半導体プロセス技術によっては周波数カウンタが動作しないという欠点を有する。
【００６０】
以上のように、本発明の前記実施形態１にかかるＰＬＬ回路と、本発明の前記実施形態３にかかるＰＬＬ回路とは、相補的に利点及び欠点を有するものであり、ＰＬＬ出力信号ｆｏｕｔの周波数に応じて両者を切り替えることのできる構成にすることにより、最大限の電力削減を行うことができる。使用するＰＬＬ出力信号ｆｏｕｔの周波数が広範囲に亘るようなＰＬＬ回路においては、ＰＬＬ出力信号ｆｏｕｔが周波数カウンタ動作可能な周波数の場合には、発振周波数帯域検出信号選択回路５０によりＰＬＬ分周信号１５を発振周波数帯域検出信号５１として出力することにより、使用するＴＤＣ回路３０の遅延回路の段数を減らし、使用しない遅延回路を停止させることで消費電力を削減することができ、一方、ＰＬＬ出力信号ｆｏｕｔが周波数カウンタ動作不可能な周波数の場合には、発振周波数帯域検出信号選択回路５０によりＰＬＬ出力信号１４を発振周波数帯域検出信号５１として出力することにより、消費電力は増加するが正しく位相比較を行うことができる。
【００６１】
このように、本発明の実施形態４にかかるＰＬＬ回路によれば、発振周波数帯域検出信号選択回路５０の追加という平易な方法によって、使用するＰＬＬ出力信号ｆｏｕｔに応じて消費電力を削減することのできるＰＬＬ回路を実現することができる。
【００６２】
（実施形態５）
本発明の実施形態５にかかるＰＬＬ回路の構成を図１４に示す。
【００６３】
本実施形態５にかかるＰＬＬ回路の構成は、前記実施形態４にかかるＰＬＬ回路と比較して、検出信号自動指定回路５２を備えたことを特徴とする。
【００６４】
この検出信号自動指定回路５２は、ＰＬＬ出力周波数データ５３と、予め記憶しておいた周波数カウンタの動作上限周波数とを比較し、ＰＬＬ出力周波数データの数値の方が小さければ、ＰＬＬ出力周波数１４を選択するように発振周波数帯域検出信号選択回路５０に対して検出信号指定信号５４を出力し、逆に、ＰＬＬ出力周波数データの数値の方が大きければ、ＰＬＬ分周周波数１５を選択するように発振周波数帯域検出信号選択回路５０に対して検出信号指定信号５４を出力する。これにより、ＰＬＬ出力周波数を連続的に変化させるようなＰＬＬ回路においても、常に、ＴＤＣの消費電力を最大限に削減することができる。
【００６５】
（実施形態６）
本実施形態のＰＬＬ回路を無線通信システムに適用した場合の例を図１５に示す。
【００６６】
本実施形態のＰＬＬ回路により、通信セットアップ時間が短く、且つ低消費電力の無線通信システムを実現することができる。図１５に示す例は、ベースバンド回路６０と、受信回路６１と、送信回路６３と、受信アンテナ６４と、送信アンテナ６５とに加え、ＰＬＬ回路６２として本発明の前記実施形態１〜５の何れか１つに記載のＰＬＬ回路から構成されている。
【００６７】
尚、無線通信システムの構成は無数に存在し、図１５に示す以外の構成を有する無線通信システムや、その他ＰＬＬ回路を用いる種々の電子機器に対しても、本発明を適用できることは言うまでもない。
【産業上の利用可能性】
【００６８】
以上説明したように、本発明は、複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、ＴＤＣ回路を追加することによって、従来技術では長時間を要していたＰＬＬ出力周波数に対応した最適な発振周波数帯域検出動作時間を短縮でき、ＰＬＬのロックアップ時間を短縮することができるので、移動体無線通信端末のように、隣り合う発振周波数帯域間の周波数差が僅少であり、且つ高速なロックアップ特性を求められるＰＬＬ回路として有用である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態１におけるＰＬＬ回路の構成を示す図である。
【図２】同ＰＬＬ回路に備えるＴＤＣ回路の構成を示す図である。
【図３】同ＴＤＣ回路における各遅延素子の出力信号を示す図である。
【図４】同ＴＤＣ回路における各遅延素子の出力信号と、第１の入力信号との関係を示す図である。
【図５】同ＴＤＣ回路における、Ｄｏｕｔ１＝１の場合の、第１の入力信号及び第２の入力信号と、求める位相差との関係を示す図である。
【図６】同ＴＤＣ回路における、Ｄｏｕｔ１＝０の場合の、第１の入力信号及び第２の入力信号と、求める位相差との関係を示す図である。
【図７】同ＰＬＬ回路において基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数差を検出する動作を説明する図である。
【図８】本発明の実施形態２におけるＰＬＬ回路の構成を示す図である。
【図９】同ＰＬＬ回路における基準信号ｆｒｅｆとＰＬＬ分周信号ｆｄｉｖとの周波数差を検出する動作を説明する図である。
【図１０】本発明の実施形態３におけるＰＬＬ回路の構成を示す図である。
【図１１】同ＰＬＬ回路においてＰＬＬ分周信号ｆｄｉｖとＰＬＬ出力信号ｆｏｕｔ及び基準信号ｆｒｅｆとの周波数関係を示す図である。
【図１２】本発明の実施形態３におけるＰＬＬ回路での基準信号ｆｒｅｆとＰＬＬ出力信号ｆｏｕｔとの周波数差を検出する動作を説明する図である。
【図１３】本発明の実施形態４におけるＰＬＬ回路の構成を示す図である。
【図１４】本発明の実施形態５におけるＰＬＬ回路の構成を示す図である。
【図１５】本発明の実施形態６における無線通信システムの一例を示す図である。
【図１６】複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路の従来例を示す図である。
【図１７】複数の発振周波数帯域を有するＶＣＯにおける各発振周波数帯域の制御電圧−発振周波数特性を示す図である。
【符号の説明】
【００７０】
１                 水晶発振器
２                 固定分周器
５                 位相比較器
６                 チャージポンプ
７                 可変分周期
８                 発振周波数帯域選択回路
９                 ループフィルタ
１０                ＶＣＯ（電圧制御型発振器）
１１                基準信号（ｆｒｅｆ）
１３                発振周波数帯域指定信号
１４                ＰＬＬ出力信号（ｆｏｕｔ）
１５                ＰＬＬ分周信号（ｆｄｉｖ）
１６                水晶発信器出力信号
２０                ＶＣＯ制御電圧（Ｖｔ）
３０                ＴＤＣ回路
３１                位相誤差信号
３２                第１の周波数カウンタ
３４                第２の周波数カウンタ
４０                ＴＤＣ回路の第１の入力信号
４１                ＴＤＣ回路の第２の入力信号
４３                位相差計算回路
５０                発振周波数帯域検出信号選択回路
５１                発振周波数帯域検出信号
５２                検出信号自動指定回路
５３                ＰＬＬ出力周波数データ
５４                検出信号指定信号
６０                ベースバンド回路
６１                受信回路
６２                ＰＬＬ回路
６３                送信回路
６４                受信アンテナ
６５                送信アンテナ
Ｄ０〜Ｄｎ           遅延素子
ＦＦ１〜ＦＦｎ         フリップフロップ
ＦＦｏｕｔ１〜ＦＦｏｕｔｎ  フリップフロップの出力信号
Δｔ               遅延素子一段の遅延時間
【図１】
2009105651.tif 000003
【図２】
2009105651.tif 000004
【図３】
2009105651.tif 000005
【図４】
2009105651.tif 000006
【図５】
2009105651.tif 000007
【図６】
2009105651.tif 000008
【図７】
2009105651.tif 000009
【図８】
2009105651.tif 000010
【図９】
2009105651.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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