(57)【要約】【課題】電圧精度を落とすことなく、入力デジタル値の遷移に応じて迅速に変換電圧を切り替えることが可能なＤ／Ａコンバータを提供する。【解決手段】Ｄ／Ａコンバータは、分圧回路１と、Ｄ／Ａ変換部２と、充電加速制御部３と、放電加速制御部４と、電圧遷移加速部５と、充電加速停止判断部６と、放電加速停止判断部７と、充放電停止判断部８と、マイクロプロセッサ９とを備える。Ｄ／Ａ変換部２は、充電判定回路１１と、放電判定回路１２と、充放電回路１３とを有する。充電時には充電加速動作を行い、変換電圧VSWがオーバーシュートすると放電加速を行うという動作を繰り返し、放電時には放電加速動作を行い、変換電圧VSWがアンダーシュートすると充電加速を行うという動作を繰り返すため、充電時も放電時も、変換電圧VSWが収束するまでの時間を短縮できる。【選択図】図１
2009159082.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデジタル値をＤ／Ａ変換した変換電圧を生成するＤ／Ａコンバータにおいて、
前記デジタル値に応じて前記変換電圧を分圧することにより、比較対象電圧を生成する分圧回路と、
前記比較対象電圧が第１の基準電圧よりも低いか否かを判定する充電判定回路と、
前記比較対象電圧が前記第１の基準電圧より高い第２の基準電圧よりも高いか否かを判定する放電判定回路と、
前記充電判定回路により前記比較対象電圧が前記第１の基準電圧よりも低いと判定された場合に、前記変換電圧の電圧レベルを引き上げる充電動作を行い、前記放電判定回路により前記比較対象電圧が前記第２の基準電圧よりも高いと判定された場合に、前記変換電圧の電圧レベルを引き下げる放電動作を行う充放電回路と、
前記デジタル値が変化したタイミングに同期して、前記充電動作および前記放電動作の少なくとも一方を加速させる加速回路と、を備えることを特徴とするＤ／Ａコンバータ。
【請求項２】
前記加速回路は、前記充電動作を加速させた場合には、その後に前記放電判定回路の判定結果が変わるまでの間、前記充電動作の加速を継続して行い、前記放電動作を加速させた場合には、その後に前記充電判定回路の判定結果が変わるまでの間、前記放電動作の加速を継続して行うことを特徴とする請求項１に記載のＤ／Ａコンバータ。
【請求項３】
前記第１の基準電圧と前記比較対象電圧との差分電圧が第３の基準電圧以下か否かの判定と、前記比較対象電圧と前記第２の基準電圧との差分電圧が第４の基準電圧以下か否かの判定との少なくとも一方を行う終了判定回路を備え、
前記加速回路は、前記終了判定回路の判定結果に基づいて、前記充電判定回路または前記放電判定回路の判定結果が変わる前に加速動作を停止することを特徴とする請求項１または２に記載のＤ／Ａコンバータ。
【請求項４】
入力されたデジタル値をＤ／Ａ変換した変換電圧を生成するＤ／Ａコンバータにおいて、
前記デジタル値に応じて前記変換電圧を分圧することにより、比較対象電圧を生成する分圧回路と、
前記比較対象電圧が第１の基準電圧よりも低いか否かを判定する充電判定回路と、
前記比較対象電圧が前記第１の基準電圧より高い第２の基準電圧よりも高いか否かを判定する放電判定回路と、
充電動作の初期段階では前記充電判定回路が判定処理に利用する前記第１の基準電圧をより高く設定する処理と、放電動作の初期段階では前記放電判定回路が判定処理に利用する前記第２の基準電圧をより低く設定する処理との少なくとも一方を行う基準電圧切替回路と、を備えることを特徴とするＤ／Ａコンバータ。
【請求項５】
前記基準電圧切替回路は、充電動作の際に前記比較対象電圧が前記第２の基準電圧を下回った場合には前記第１の基準電圧を本来の電圧レベルまで引き下げる処理と、放電動作の際に前記比較対象電圧が前記第１の基準電圧を上回った場合には前記第２の基準電圧を本来の電圧レベルまで引き上げる処理との少なくとも一方を行うことを特徴とする請求項４に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル値に応じた変換電圧を生成するＤ／Ａコンバータに関し、例えば、変換電圧のばらつきを抑制する制御を行うＤ／Ａコンバータに関する。
【背景技術】
【０００２】
Ｄ／Ａコンバータは、電圧レベルの異なる複数の電圧を必要とする回路などで広く用いられている。Ｄ／Ａコンバータの基本的な構成として、ラダー抵抗の抵抗間から分圧電圧を出力するようにし、デジタル値に応じて分圧電圧を取り出す位置を切り替える回路が知られている（特許文献１参照）。
【０００３】
この種の従来のＤ／Ａコンバータでは、デジタル値を変化させた場合に、迅速に分圧電圧を切り替えられないという問題がある。また、ラダー抵抗を構成する各抵抗の抵抗値のばらつき等により、個々の分圧電圧が所望の値からずれるという問題もある。
【０００４】
フラッシュメモリでは、多値化技術を利用して単位面積あたりのビット容量を増やしているが、多値化により動作モードが増えたことで、必要とする電圧の種類も増え、また、セルの書込み具合によって電圧を切り替えたり、ベリファイ時の電圧が別に必要になるなど、多数の電圧を必要としている。フラッシュメモリ内部で使用する電圧は、内部に設けられたＤ／Ａコンバータで生成しているが、このＤ／Ａコンバータが、迅速に電圧を切り替えて、かつ精度の高い電圧を生成しないと、メモリ全体の性能が低下することになる。
【特許文献１】特開２００７−２３５１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電圧精度を落とすことなく、入力デジタル値の遷移に応じて迅速に変換電圧を切り替えることが可能なＤ／Ａコンバータを提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、入力されたデジタル値をＤ／Ａ変換した変換電圧を生成するＤ／Ａコンバータにおいて、前記デジタル値に応じて前記変換電圧を分圧することにより、比較対象電圧を生成する分圧回路と、前記比較対象電圧が第１の基準電圧よりも低いか否かを判定する充電判定回路と、前記比較対象電圧が前記第１の基準電圧より高い第２の基準電圧よりも高いか否かを判定する放電判定回路と、前記充電判定回路により前記比較対象電圧が前記第１の基準電圧よりも低いと判定された場合に、前記変換電圧の電圧レベルを引き上げる充電動作を行い、前記放電判定回路により前記比較対象電圧が前記第２の基準電圧よりも高いと判定された場合に、前記変換電圧の電圧レベルを引き下げる放電動作を行う充放電回路と、前記デジタル値が変化したタイミングに同期して、前記充電動作および前記放電動作の少なくとも一方を加速させる加速回路と、を備えることを特徴とするＤ／Ａコンバータが提供される。
【発明の効果】
【０００７】
本発明によれば、Ｄ／Ａコンバータの電圧精度を落とすことなく、入力デジタル値の遷移に応じて迅速に変換電圧を切り替えることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【０００９】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＤ／Ａコンバータの回路図である。このＤ／Ａコンバータは、フラッシュメモリに内蔵されるものである。図１のＤ／Ａコンバータは、分圧回路１と、Ｄ／Ａ変換部２と、充電加速制御部３と、放電加速制御部４と、電圧遷移加速部５と、充電加速停止判断部６と、放電加速停止判断部７と、充放電停止判断部８と、マイクロプロセッサ９とを備えている。
【００１０】
分圧回路１は、複数の抵抗からなるラダー抵抗を有する。ラダー抵抗の一端には変換電圧が供給され、他端は接地されている。分圧回路１は、マイクロプロセッサ９からの指示により、ラダー抵抗のいずれかの抵抗間から分圧電圧（以下では比較対象電圧VSWVGとも呼ぶ）を出力する。マイクロプロセッサ９は、入力デジタル信号に応じた分圧電圧VSWVGをラダー抵抗が出力するように、ラダー抵抗に指示信号を送る。この他マイクロプロセッサ９は、フラッシュメモリの動作モードが遷移する際にパルス信号CPVSWAを出力する。
【００１１】
なお、動作モードが遷移しても、必ずしも入力デジタル信号のビット値が変化するわけではない。すなわち、信号CPVSWAがパルス信号を出力しても、入力デジタル信号のビット値が変化しない場合もありうる。この場合は、充電動作も放電動作も行われない。
【００１２】
Ｄ／Ａ変換部２は、充電判定回路１１と、放電判定回路１２と、充放電回路１３とを有する。充電判定回路１１は、比較対象電圧VSWVGが第１の基準電圧VREF2よりも低いか否かを判定するために、第１の基準電圧VREF2と比較対象電圧VSWVGとの差分電圧に応じた信号PRE_DRを生成する。放電判定回路１２は、比較対象電圧VSWVGが第２の基準電圧VREF3よりも高いか否かを判定するために、比較対象電圧VSWVGと第２の基準電圧VREF3との差分電圧に応じた信号DIS_DRを生成する。
【００１３】
充放電回路１３は、信号PRE_DRと信号DIS_DRに基づいて充放電動作を行って変換電圧VSWを生成する。より具体的には、充放電回路１３は、信号PRE_DRがゲートに入力されるＮＭＯＳトランジスタＱ１と、信号DIS_DRがゲートに入力されるＮＭＯＳトランジスタＱ２と、ＮＭＯＳトランジスタＱ１に縦続接続されるＰＭＯＳトランジスタＱ３と、ＮＭＯＳトランジスタＱ２に縦続接続されるＰＭＯＳトランジスタＱ４とを有する。ＰＭＯＳトランジスタＱ３，Ｑ４は互いのゲートが接続されて、カレントミラー回路を構成している。
【００１４】
比較対象電圧VSWVGよりも第１の基準電圧VREF2の方が高ければ、信号PRE_DRの電圧レベルが高くなって、トランジスタＱ１のドレイン−ソース間に電流が流れ、それに応じて、トランジスタＱ３，Ｑ４のドレイン−ソース間にも電流が流れる。これにより、トランジスタＱ４のドレイン電圧（変換電圧VSW）が上昇する。これが充電動作である。
【００１５】
逆に、第２の基準電圧VREF3よりも比較対象電圧VSWVGの方が高ければ、信号DIS_DRの電圧レベルが高くなって、トランジスタＱ２のドレイン−ソース間に電流が流れ、トランジスタＱ２のドレイン電圧（変換電圧VSW）が低下する。これが放電動作である。
【００１６】
Ｄ／Ａ変換部２には、信号PRE_DRの信号レベルをロジックレベルに変換するためのインバータ群１４と、信号DIS_DRの信号レベルをロジックレベルに変換するためのインバータ群１５とが接続されている。インバータ群１４の出力信号PRE_DRLT、PRE_DRLBとインバータ群１５の出力信号DIS_DRLT、DIS_DRLBはいずれも、ハイ側電圧がＶＤＤである。
【００１７】
なお、本明細書では、ロジックレベルの信号名に「Ｌ」を付け、正論理の信号名に「Ｔ」を付け、負論理の信号名に「Ｂ」または［Ｚ］を付けて区別している。
【００１８】
このように、Ｄ／Ａ変換部２は、分圧回路１から出力された分圧電圧（比較対象電圧）VSWVGが第１の基準電圧VREF2と第２の基準電圧VREF3との間の電圧範囲内に収まるようにフィードバック制御を行う。入力デジタル信号が変化して、そのビット値が大きくなると、分圧回路１は比較対象電圧VSWVGの電圧レベルを下げる。これにより、Ｄ／Ａ変換部２は充電動作を行って、比較対象電圧VSWVGが第１および第２の基準電圧VREF2,VFER3の間の電圧範囲内に収まるようにする。逆に、入力デジタル信号のビット値が小さくなると、分圧回路１は比較対象電圧VSWVGの電圧レベルを上げる。これにより、Ｄ／Ａ変換部２は放電動作を行って、比較対象電圧VSWVGが第１および第２の基準電圧VREF2,VFER3の間の電圧範囲内に収まるようにする。
【００１９】
充電加速制御部３は、ＮＡＮＤゲートＧ１〜Ｇ３と、ＮＯＲゲートＧ４と、レベルシフタ２１と、バッファＢ１，Ｂ２とを有する。ＮＡＮＤゲートＧ１は、信号CPVSWAと信号PRE_DRLTがともにハイのときにロウになる。すなわち、ＮＡＮＤゲートＧ１は、フラッシュメモリの動作モードが遷移して、かつ充電動作を行う場合にロウになる。
【００２０】
ＮＯＲゲートＧ４は、後に詳述する充電加速停止判断部６の出力信号がハイか、またはＤ／Ａコンバータをディセーブル状態にすることを指示する信号disableがハイ（ディセーブル状態）の場合に、ロウを出力する。すなわち、ＮＯＲゲートＧ４は、充電動作を中断する場合か、あるいはＤ／Ａ変換を行わない場合にロウを出力する。
【００２１】
ＮＡＮＤゲートＧ２，Ｇ３は入出力端子が互いにたすきがけになっており、フリップフロップＦＦ１を構成している。このフリップフロップＦＦ１は、ＮＡＮＤゲートＧ１の出力がロウの場合にセット状態になり、ＮＯＲゲートＧ４の出力がロウの場合にリセット状態になる。
【００２２】
レベルシフタ２１は、フリップフロップＦＦ１を構成するＮＡＮＤゲートＧ３の出力信号の振幅を例えば２倍程度に伸張する。このレベルシフタ２１を設けた理由は、後段側の電圧遷移加速部５の電源電圧VDDHが充電加速制御部３や放電加速制御部４の電源電圧VDDよりも高いためである。
【００２３】
充電加速制御部３は、レベルシフタ２１の出力信号をバッファＢ１を介して出力する。バッファＢ１の出力信号PRE_ACCは電圧遷移加速部５に供給される。
【００２４】
放電加速制御部４は、ＮＡＮＤゲートＧ５〜Ｇ７と、ＮＯＲゲートＧ８と、レベルシフタ２２と、バッファＢ３，Ｂ４とを有する。ＮＡＮＤゲートＧ５は、信号CPVSWAと信号DIS_DRLTがともにハイのときにロウになる。すなわち、ＮＡＮＤゲートＧ５は、フラッシュメモリの動作モードが遷移して、かつ放電動作を行う場合にロウになる。
【００２５】
ＮＯＲゲートＧ８は、後に詳述する放電加速停止判断部７の出力信号がハイか、または信号disableがハイの場合にロウを出力する。すなわち、ＮＯＲゲートＧ８は、放電加速を中断する場合か、またはＤ／Ａ変換を行わない場合にロウになる。
【００２６】
ＮＡＮＤゲートＧ６，Ｇ７は入出力端子が互いにたすきがけになっており、フリップフロップＦＦ２を構成している。このフリップフロップＦＦ２は、ＮＡＮＤゲートＧ５の出力がロウの場合にセット状態になり、ＮＯＲゲートＧ８の出力がロウの場合にリセット状態になる。
【００２７】
レベルシフタ２２は、フリップフロップＦＦ２を構成するＮＡＮＤゲートＧ７の出力信号の振幅を例えば２倍程度に伸張する。放電加速制御部４は、レベルシフタ２２の出力信号をバッファＢ３を介して出力する。バッファＢ３の出力信号DIS_ACCは電圧遷移加速部５に供給される。
【００２８】
電圧遷移加速部５は、充電加速制御部３の出力信号PRE_ACCの信号レベルが高くなるとドレイン−ソース間の電流が増大するＮＭＯＳトランジスタＱ５と、放電加速制御部４の出力信号DIS_ACCの信号レベルが高くなるとドレイン−ソース間の電流が増大するＰＭＯＳトランジスタＱ６と、トランジスタＱ５に縦続接続されたＰＭＯＳトランジスタＱ７と、トランジスタＱ６に縦続接続されたＰＭＯＳトランジスタＱ８とを有する。トランジスタＱ７，Ｑ８はカレントミラー回路を構成している。
【００２９】
トランジスタＱ６のドレインとトランジスタＱ８のドレインとの接続ノードから、入力デジタル信号をＤ／Ａ変換した変換電圧VSWが出力される。
【００３０】
充放電停止判断部８は、インバータＩＶ１〜ＩＶ４と、ＡＮＤゲートＧ１１と、ＮＡＮＤゲートＧ１２を有し、入力デジタル信号が遷移し、かつ充電と放電のいずれも行わない場合にロウレベルのパルス信号No_changeZを出力する。
【００３１】
充電加速停止判断部６は、インバータＩＶ５〜ＩＶ７とＮＡＮＤゲートＧ１３，Ｇ１４を有し、充電の必要がなくなった場合、放電動作を行っている場合、または信号No_changeZがロウの場合に、ハイレベルの信号を出力する。充電の必要がなくなったことは、ＮＡＮＤゲートＧ１３の出力信号で判断する。このＮＡＮＤゲートＧ１３は、比較対象電圧VSWVGが第１の基準電圧VREF2以上になったときにロウレベルのパルス信号を出力する。
【００３２】
放電加速停止判断部７は、インバータＩＶ８〜ＩＶ１０とＮＡＮＤゲートＧ１５，Ｇ１６を有し、放電の必要がなくなった場合、充電動作を行っている場合、または信号No_changeZがロウの場合に、ハイレベルの信号を出力する。放電の必要がなくなったことは、ＮＡＮＤゲートＧ１５の出力信号で判断する。このＮＡＮＤゲートＧ１５は、比較対象電圧VSWVGが第２の基準電圧VREF3以下になったときにロウレベルのパルス信号を出力する。
【００３３】
図２は図１のＤ／Ａコンバータの動作タイミング図であり、図２（ａ）は充電時の動作タイミング、図２（ｂ）は放電時の動作タイミング、図２（ｃ）はフラッシュメモリの動作モードが遷移しても充電も放電も行われない場合の動作タイミングを示している。
【００３４】
図２（ａ）の時刻ｔ１で、入力デジタル信号VSWA[6:0]の論理が変化すると、それに同期して信号CPVSWAは正のパルスを出力する。また、分圧回路１の出力電圧（比較対象電圧）VSWVGの電圧レベルも時刻ｔ１で切り替わる。例えば、入力デジタル信号のビット値が大きくなると、比較対象電圧VSWVGは小さくなる。したがって、比較対象電圧VSWVGは第１の基準電圧VREF2よりも小さくなり、充電判定回路１１の出力信号PRE_DRがハイになって充電動作が開始される。
【００３５】
充電動作が開始されると、充放電回路１３内のトランジスタＱ１のドレイン−ソース間に電流が流れて、それに応じてトランジスタＱ３，Ｑ４のソース−ドレインにも電流が流れて、トランジスタＱ４のドレイン電圧（変換電圧VSW）が上昇し始める（時刻ｔ１〜ｔ２）。
【００３６】
充電動作が開始されると、充電加速制御部３内のＮＡＮＤゲートＧ１の入力信号CPVSWA、PRE_DRLTがともにハイになるため、フリップフロップＦＦ１がセットされて、充電加速制御部３の出力信号PRE_ACCはハイレベルになる（時刻ｔ２）。
【００３７】
この出力信号PRE_ACCは、電圧遷移加速部５内のトランジスタＱ５に入力されるため、トランジスタＱ５がオンし、それに応じてトランジスタＱ７，Ｑ８のソース−ドレイン間に電流が流れて、変換電圧VSWの電圧レベルが急速に上昇する（時刻ｔ２〜ｔ３）。
【００３８】
時刻ｔ３近くになると、分圧電圧VSWVGが第１の基準電圧VREF2にほぼ等しくなるため、充電判定回路１１の出力信号PRE_DRの信号レベルが下がり始める。そして、時刻ｔ３のときに、信号PRE_DRLTがロウレベルになり、ＮＡＮＤゲートＧ１の出力がハイになって、フリップフロップＦＦ１のセットが解除される。フリップフロップＦＦ１のセットが解除されても、フリップフロップＦＦ１は状態を保持するため、すぐには信号PRE_ACCの論理は変化せず、充電加速が継続して行われ、変換電圧VSWも上がり続ける。比較対象電圧VSWVGは、変換電圧VSWを分圧して生成されるため、変換電圧VSWが上昇すると、それに応じて比較対象電圧VSWVGも上昇する。
【００３９】
やがて、比較対象電圧VSWVGが第２の基準電圧VREF3を超えると、放電判定回路１２の出力信号DIS_DRが上昇し、信号DIS_DRLBがロウになる。これにより、ＮＡＮＤゲートＧ１４の出力がロウになり、フリップフロップＦＦ１はリセットされる。これで、充電加速は終了するが、今度は、オーバーシュートした分の放電が行われる。このように、充電動作の際には放電動作も行われる。
【００４０】
図３は充電時の動作の詳細を説明する動作タイミング図である。図３に示すように、図１のＤ／Ａコンバータは、充電時には変換電圧VSWがオーバーシュートするまで充電動作を続けた後、放電させて変換電圧VSWの電圧レベルを下げるという動作を何回か繰り返して、最終的に変換電圧VSWを収束させる。
【００４１】
電圧遷移加速部５を制御する信号PRE_ACCは、フラッシュメモリの動作モードの遷移を示す信号CPVSWAに同期してハイになり（時刻ｔ１）、電圧VSWがオーバーシュートして放電判定回路１２の出力信号DIS_DRがハイになったときにロウになる（時刻ｔ３）。
【００４２】
次に、図２（ｂ）を用いて、放電時の動作タイミングについて説明する。時刻ｔ４で動作モードが遷移すると、それに同期して信号CPVSWAは正のパルスを出力する。また、分圧回路１の出力電圧（比較対象電圧）VSWVGの電圧レベルも時刻ｔ４で切り替わる。入力デジタル値のビット値を小さくすると、比較対象電圧VSWVGの電圧レベルは高くなる。したがって、比較対象電圧VSWVGは第２の基準電圧VREF3よりも大きくなり、放電判定回路１２の出力信号DIS_DRがハイになって放電動作が開始される。
【００４３】
放電動作が開始されると、充放電回路１３内のトランジスタＱ２のドレイン−ソース間に電流が流れて、トランジスタＱ２のドレイン電圧（＝変換電圧VSW）が低下し始める（時刻ｔ４〜ｔ５）。
【００４４】
放電動作が開始されると、放電加速制御部４内のＮＡＮＤゲートＧ５の入力信号CPVSWA、DIS_DRLTがともにハイになるため、フリップフロップＦＦ２がセットされて、放電加速制御部４の出力信号DIS_ACCはハイレベルになる（時刻ｔ５）。
【００４５】
この出力信号DIS_ACCは、電圧遷移加速部５内のトランジスタＱ６に入力されるため、トランジスタＱ６がオンし、変換電圧VSWの電圧レベルが急速に低下する（時刻ｔ５〜ｔ６）。
【００４６】
時刻ｔ６近くになると、分圧電圧VSWVGが第２の基準電圧VREF3にほぼ等しくなるため、放電判定回路１２の出力信号DIS_DRの信号レベルが下がり始める。そして、時刻ｔ６のときに、信号DIS_DRLTがロウレベルになり、ＮＡＮＤゲートＧ５の出力がハイになって、フリップフロップＦＦ２のセットが解除される。フリップフロップＦＦ２のセットが解除されても、フリップフロップＦＦ２は状態を保持するため、すぐには信号DIS_ACCの論理は変化せず、放電加速が継続して行われ、変換電圧VSWも下がり続ける。比較対象電圧VSWVGは、変換電圧VSWを分圧して生成されるため、変換電圧VSWが低下すると、それに応じて比較対象電圧VSWVGも低下する。
【００４７】
やがて、比較対象電圧VSWVGが第１の基準電圧VREF2を下回ると、充電判定回路１１の出力信号PRE_DRが上昇し、信号PRE_DRLBがロウになる。これにより、ＮＡＮＤゲートＧ１６の出力がロウになり、フリップフロップＦＦ２はリセットされる。これで、放電加速は終了するが、今度は、アンダーシュートした分の充電が行われる。このように、放電動作の際には充電動作も行われる。
【００４８】
図４は放電時の動作の詳細を説明する動作タイミング図である。図４に示すように、図１のＤ／Ａコンバータは、放電時には変換電圧VSWがアンダーシュートするまで放電動作を続けた後、充電させて変換電圧VSWの電圧レベルを上げるという動作を何回か繰り返して、最終的に変換電圧VSWを収束させる。
【００４９】
電圧遷移加速部５を制御する信号DIS_ACCは、フラッシュメモリの動作モードの遷移を示す信号CPVSWAに同期してハイになり（時刻ｔ４）、電圧VSWがアンダーシュートして充電判定回路１１の出力信号PRE_DRがハイになったときにロウになる（時刻ｔ３）。
【００５０】
次に、図２（ｃ）を用いて遷移時に入力デジタル信号の値が変わらない場合の動作タイミングを説明する。信号CPVSWAは、フラッシュメモリの動作モードが変わる場合にパルス信号を出力するため、図２（ｃ）は動作モードが変わっても、使用する電圧が同じ場合である。
【００５１】
図２（ｃ）の場合は、充電判定回路１１の出力信号PRE_DRと放電判定回路１２の出力信号DIS_DRはともにロウのままである。したがって、信号CPVSWAがハイからロウに変化するタイミングに同期して、充放電停止判断部８はロウレベルのパルス信号No_changeZを出力する。これにより、充電加速制御部３内のフリップフロップＦＦ１と放電加速制御部４内のフリップフロップＦＦ２はともにリセットされ、電圧遷移加速部５に供給される信号PRE_ACCと信号DIS_ACCはともにロウになる。したがって、電圧VSWの充電加速と放電加速はいずれも行われない。
【００５２】
図５は本実施形態の効果を説明する図である。図５（ａ）は充電加速を行う場合の電圧VSWの波形ｗ１、ｗ２と行わない場合の波形ｗ１ａ、ｗ２ａを示している。図５（ｂ）は放電加速を行う場合の電圧VSWの波形ｗ３、ｗ４と行わない場合の電圧VSWの波形ｗ３ａ、ｗ４ａを示している。
【００５３】
図５（ａ）の波形ｗ１、ｗ２はそれぞれ電圧VSWの電圧レベルが７Ｖと１．７５Ｖの場合の電圧波形を示し、図５（ｂ）の波形ｗ３、ｗ４はそれぞれ電圧VSWの電圧レベルが９Ｖと６Ｖの場合の電圧波形を示している。
【００５４】
図５に示すように、充電加速または放電加速を行うことにより、電圧VSWが収束するまでの時間を確実に短縮できる。電圧VSWは、例えば、フラッシュメモリのワード線に印加される電圧として使用される。この電圧VSWが収束するまでの時間を短縮することができれば、フラッシュメモリの書き込み動作、ベリファイ動作等を従来よりも高速に制御することが可能となる。
【００５５】
このように、第１の実施形態では、充電時には充電加速動作を行い、変換電圧VSWがオーバーシュートすると放電を行うという動作を繰り返し、放電時には放電加速動作を行い、変換電圧VSWがアンダーシュートすると充電を行うという動作を繰り返すため、充電時も放電時も、変換電圧VSWが収束するまでの時間を短縮できる。したがって、入力デジタル信号をＤ／Ａ変換した変換電圧VSWを迅速に、かつ精度よく生成できる。
【００５６】
（第２の実施形態）
第１の実施形態では、充電動作を止めるには変換電圧VSWをいったんオーバーシュートさせて放電動作を行わせ、また、放電動作を止めるには変換電圧VSWをいったんアンダーシュートさせて充電動作を行わせている。このため、変換電圧VSWが収束するのに時間がかかってしまう。そこで、以下に説明する第２の実施形態は、オーバーシュートまたはアンダーシュートが起こる前に、充放電動作を停止するものである。
【００５７】
図６は本発明の第２の実施形態に係るＤ／Ａコンバータの回路図、図７は図６の動作タイミング図である。図６では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５８】
図６のＤ／Ａコンバータは、充電判定回路１１の出力信号が第３の基準電圧VREFP以下か否かを判定する充電終了判定回路２３と、放電判定回路１２の出力信号が第４の基準電圧VREFD以下か否かを判定する放電終了判定回路２４とを有する。その他の構成は図１と同様である。
【００５９】
充電終了判定回路２３は、充電動作中に、比較対象電圧VSWVGが第１の基準電圧VREF2に近づいてくると（時刻ｔ３’）、充電終了と判定して、信号PRE_DRLT、PRE_DRLBの論理を反転する。同様に、放電判定回路１２は、放電動作中に、比較対象電圧VSWVGが第２の基準電圧VREF3に近づいてくると（時刻ｔ６’）、放電終了と判定して、信号DIS_DRLT、DIS_DRLBの論理を反転する。これにより、時刻ｔ３’では、充電加速停止判断部６内のＮＡＮＤゲートＧ１３の出力はロウになり、充放電停止判断部６の出力信号はハイになる。また、時刻ｔ６’では、放電加速停止判断部７内のＮＡＮＤゲートＧ１５の出力はロウになり、充放電停止判断部６の出力信号はハイになる。
【００６０】
これを受けて、時刻ｔ３’ではフリップフロップＦＦ１がリセットされ、時刻ｔ６’ではフリップフロップＦＦ２がリセットされる。これにより、時刻ｔ３’では充電動作が停止され、時刻ｔ６’では放電動作が停止される。
【００６１】
このように、第２の実施形態では、充電動作中に変換電圧VSWがオーバーシュートする前に充電動作を停止し、かつ放電動作中に変換電圧VSWがアンダーシュートする前に放電動作を停止するため、充放電動作の期間を短縮でき、変速電圧が収束するまでの時間をより短縮できる。また、充放電動作の時間を短縮することにより、消費電力の削減が図れる。
【００６２】
（第３の実施形態）
第３の実施形態は、第１および第２の実施形態よりも充電加速と放電加速を強めることにより、変換電圧VSWの収束時間の短縮を図るものである。
【００６３】
図８は本発明の第３の実施形態に係るＤ／Ａコンバータの回路図、図９は図８の動作タイミング図である。図８では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００６４】
図８のＤ／Ａコンバータは、図１と同様の分圧回路１およびＤ／Ａ変換部２の他に、新規の構成として、充電基準電圧切替回路２５と、放電基準電圧切替回路２６とを備えている。
【００６５】
充電基準電圧切替回路２５と放電基準電圧切替回路２６は、４種類の基準電圧VREF2-、VREF2、VREF3、VREF3+を使用する。このうち、VREF2とVREF3は第１および第２の実施形態の第１および第２の基準電圧VREF3と同じ電圧レベルである。VREF2-はVREF2よりも低い電圧であり、VREF3+はVREF3よりも高い電圧である。
【００６６】
充電基準電圧切替回路２５は、Ｄ／Ａ変換部２内の充電判定回路１１が使用する第１の基準電圧を切り替える。より具体的には、充電動作の初期段階では、第１の基準電圧をVREF3+に設定し、充電動作を開始して分圧電圧VSWVGが徐々に上昇し、分圧電圧VSWVGがVREF3を超えた場合には、第１の基準電圧を本来の電圧VREF2に戻す。
【００６７】
放電基準電圧切替回路２６は、Ｄ／Ａ変換部２内の放電判定回路１２が使用する第２の基準電圧を切り替える。より具体的には、放電動作の初期段階では、第２の基準電圧をVREF2-に設定し、放電動作を開始して分圧電圧VSWVGが徐々に低下し、分圧電圧VSWVGがVREF2を下回ると、第２の基準電圧を本来の電圧VREF3に戻す。
【００６８】
図９では、充電時の波形と放電時の波形をまとめて記載している。時刻ｔ１で動作モードの遷移が起こると、信号CPVSWAがパルス信号を出力する。入力デジタル信号のビット値を大きな値に変更すると、分圧回路１の分圧比の設定が切り替わって分圧電圧VSWVGの電圧レベルが下がる。これにより、分圧電圧VSWVGの電圧レベルが徐々に低下し、時刻ｔ２で第１の基準電圧VREF2よりも低くなったとする。このとき、充電判定回路１１は、分圧電圧VSWVGを電圧VREF3+と比較するため、両者の電圧差は第１の実施形態よりも大きくなり、充電判定回路１１の出力電圧は急激に上昇する（時刻ｔ２〜ｔ３）。時刻ｔ４で、分圧電圧VSWVGが電圧VREF3を超えると、第１の基準電圧はVREF2に、第２の基準電圧はVREF3にそれぞれ切り替わる。これにより、充電動作が終了するとともに、放電動作が開始され、時刻ｔ５で分圧電圧VSWVGは収束する。
【００６９】
一方、放電判定回路１２は、信号CPVSWAがパルス信号を出力すると、まず、分圧電圧VSWVGを電圧VREF2-と比較する。両者の電圧差は第１の実施形態よりも大きいため、放電判定回路１２の出力電圧は急激に低下する（時刻ｔ２〜ｔ３）。時刻ｔ４で、分圧電圧VSWVGが電圧VREF2を下回ると、第１の基準電圧はVREF2に、第２の基準電圧はVREF3にそれぞれ切り替わる。これにより、放電動作が終了するとともに、充電動作が開始され、時刻ｔ５で分圧VSWVGは収束する。
【００７０】
このように、第３の実施形態では、充電動作を行う際、まずは充電判定用の第１の基準電圧をVREF2よりも高い電圧VREF3+に設定するため、分圧電圧VSWVGとの電圧差がより大きくなって、充電加速をさらに促進することができる。同様に、放電動作を行う際、まずは放電判定用の第２の基準電圧をVREF3よりも低い電圧VREF2-に設定するため、分圧電圧VSWVGとの電圧差がより大きくなって、放電加速をさらに促進することができる。したがって、変換電圧VSWが収束するまでの時間を短縮できる。
【００７１】
（第４の実施形態）
上述した第１〜第３の実施形態では、分圧電圧VSWVGを分圧回路１にて生成しているが、分圧電圧VSWVGを切り替えたときに電圧ノイズが発生する可能性があり、このような電圧ノイズを含む分圧電圧VSWVGがそのままＤ／Ａ変換部２に入力されると、Ｄ／Ａ変換部２内のアンプ（充電判定回路１１や放電判定回路１２など）が壊れるおそれもある。そこで、以下に説明する第４の実施形態は、分圧電圧VSWVGの電圧経路上に保護素子を設けたことを特徴とする。
【００７２】
図１０は、分圧電圧VSWVGの電圧経路上に、低い閾値電圧VThvnを持つＭＯＳトランジスタからなる保護回路３０を設けた例を示す図である。このＭＯＳトランジスタのゲート電圧は電源電圧VDDに設定されている。これにより、Ｄ／Ａ変換部２の入力電圧は、（VDD−VThvn）になり、分圧電圧VSWVGに重畳された電圧ノイズの影響を受けなくなる。
【００７３】
保護回路３０の回路構成は図１０に示したものに限定されない。例えば、図１１は分圧電圧VSWVGの電圧経路と接地端子との間に、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２を縦続接続した保護回路３０ａを設け、これらトランジスタＱ１１，Ｑ１２のゲート電圧を電源電圧VDDに設定した例を示している。
【００７４】
図１１の保護回路３０ａは、等価的にダイオードとして作用し、Ｄ／Ａ変換部２の入力電圧は（VDD＋Vf）に制限される。ここで、Vfとは、ダイオードの順方向電圧である。
【００７５】
このように、分圧電圧VSWVGの電圧経路上に保護回路３０、３０ａを接続することにより、Ｄ／Ａ変換部２の入力電圧の電圧振幅を制限することができ、耐圧向上が図れる。
【００７６】
（その他の変形例）
上述した第１〜第４の実施形態では、充電加速動作と放電加速動作の両方を行う例を説明したが、いずれか一方だけを行ってもよい。例えば、図１において充電加速動作だけを行う場合には、放電加速動作に関連する放電加速制御部４と放電加速停止判断部７は不要となる。逆に、放電加速動作だけを行う場合には、充電加速動作に関連する充電加速制御部３と放電加速停止判断部７は不要となる。また、図８の充電基準電圧切替回路２５と放電基準電圧切替回路２６のいずれか一方のみを設けてもよい。
【００７７】
図８に示す第３の実施形態に係るＤ／Ａコンバータは、充電加速制御部、放電加速制御部および電圧遷移加速部を備えていないが、これらを設けて、充電加速と放電加速の少なくとも一方を行うようにしてもよい。
【００７８】
図１等において、NANDゲート等の論理ゲートを用いて構成されている各回路の具体的な回路構成は図示したものに限定されない。また、正論理と負論理も単に一例にすぎず、任意に変更可能である。また、トランジスタは、ＭＯＳ型だけでなく、バイポーラトランジスタやBi-CMOSトランジスタで構成してもよい。
【００７９】
上記実施形態では、フラッシュメモリに内蔵されるＤ／Ａコンバータを例に取って説明したが、本発明に係るＤ／Ａコンバータは種々の用途に用いることができ、必ずしも半導体チップに内蔵する必要はなく、ディスクリート回路で構成してもよい。
【００８０】
図１の分圧回路１は、ラダー抵抗により抵抗分圧して分圧電圧VSWVGを生成しているが、抵抗分圧以外の方法（例えば、容量分圧）で分圧電圧VSWVGを生成してもよく、分圧電圧VSWVGを生成する具体的な方法は問わない。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係るＤ／Ａコンバータの回路図。
【図２】（ａ）（ｂ）（ｃ）は図１のＤ／Ａコンバータの動作タイミング図。
【図３】充電時の動作の詳細を説明する動作タイミング図。
【図４】放電時の動作の詳細を説明する動作タイミング図。
【図５】（ａ）（ｂ）は本実施形態の効果を説明する図。
【図６】本発明の第２の実施形態に係るＤ／Ａコンバータの回路図。
【図７】図６の動作タイミング図。
【図８】本発明の第３の実施形態に係るＤ／Ａコンバータの回路図。
【図９】図８の動作タイミング図。
【図１０】分圧電圧VSWVGの電圧経路上に、低い閾値電圧VThvnを持つＭＯＳトランジスタからなる保護回路３０を設けた例を示す図。
【図１１】保護回路の変形例を示す図。
【符号の説明】
【００８２】
１  分圧回路
２  Ｄ／Ａ変換部
３  充電加速制御部
４  放電加速制御部
５  電圧遷移加速部
６  充電加速停止判断部
７  放電加速停止判断部
８  充放電停止判断部
９  マイクロプロセッサ
１１  充電判定回路
１２  放電判定回路
１３  充放電回路
２３  充電終了判定回路
２４  放電終了判定回路
２５  充電基準電圧切替回路
２６  放電基準電圧切替回路
３０，３０ａ  保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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