(57)【要約】【課題】選択されたメモリセルと同一の行又は列にある他のメモリセルについては高い雑音余裕を確保しつつ、選択されたメモリセルに書き込むことができるメモリセルを提供することにある。【解決手段】メモリセルは、自由層を有する層を含む磁気抵抗センサを含んでいる。磁気抵抗センサは、読出し間隔の間に、メモリセルに格納されたデータを表す読出し電流を導通する。第一書込み導線は、自由層内にデータを書き込む書込み電流を流す。少なくとも一つの層は、マルチフェロイック材料から形成されたマルチフェロイック層を含んでいる。【選択図】図１Ｃ
2009093781.tif 000002
【特許請求の範囲】
【請求項１】
自由層を有する層を含む磁気抵抗センサであって、読み出し期間中に、メモリセルに格納されたデータを表す読出し電流を導通する磁気抵抗センサと、
自由層にデータを書き込む書込み電流を流す第一書込み導線とを含むメモリセルであって、層の少なくとも１つはマルチフェロイック材料から形成されたマルチフェロイック層を含むことを特徴とするメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、マルチフェロイック層は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受けることを特徴とするメモリセル。
【請求項３】
請求項２記載のメモリセルにおいて、変調は、書込み期間中に、より低い磁気異方性を生むことを特徴とするメモリセル。
【請求項４】
請求項２記載のメモリセルにおいて、変調は、読出し期間中に、より高い磁気異方性を生むことを特徴とするメモリセル。
【請求項５】
請求項１記載のメモリセルは、さらに、
書込み間隔の間に自由層と交わる第二の書込み磁界を生成する第二書込み導線を含むことを特徴とするメモリセル。
【請求項６】
請求項５記載のメモリセルにおいて、第一及び第二書込み磁界は、トンネル効果接合の少なくとも１つの領域においてベクトル的に足し合わされることを特徴とするメモリセル。
【請求項７】
請求項１記載のメモリセルにおいて、第一書込み電流は、磁気抵抗センサを流れることを特徴とするメモリセル。
【請求項８】
請求項１記載のメモリセルにおいて、自由層は、不揮発性記憶素子を含むことを特徴とするメモリセル。
【請求項９】
請求項１記載のメモリセルにおいて、磁気抵抗センサは、平面上に流れる電流による磁気抵抗センサを含むことを特徴とするメモリセンサ。
【請求項１０】
請求項１記載のメモリセルにおいて、磁気抵抗センサは、平面に対して垂直な方向に流れる電流による磁気抵抗センサを含むことを特徴とするメモリセンサ。
【請求項１１】
請求項１記載のメモリセルにおいて、自由層は、マルチフェロイック磁気抵抗センサを含むことを特徴とするメモリセンサ。
【請求項１２】
請求項１記載のメモリセルにおいて、マルチフェロイック材料は、軟磁性材料と磁気的に結合し、磁気抵抗を増加させることを特徴とするメモリセンサ。
【請求項１３】
請求項１記載のメモリセルは、さらに、自由層に隣接した合成永久磁石を含むことを特徴とするメモリセンサ。
【請求項１４】
請求項１３記載のメモリセルにおいて、合成永久磁石は、軟磁性層に結合したマルチフェロイック層を含むことを特徴とするメモリセル。
【請求項１５】
請求項１記載のメモリセルにおいて、自由層は、磁気的に切り替え可能な層を含むことを特徴とするメモリセル。
【請求項１６】
請求項１記載のメモリセルにおいて、マルチフェロイック層は、ＲＫＫＹ結合を介して自由層に結合することを特徴とするメモリセル。
【請求項１７】
交叉点で交叉する行書込み導線と列書込み導線と、
交叉点に設けられ、アドレス指定可能となっているメモリセルとを含むメモリセルの配列であって、
マルチフェロイック材料の層を含む磁気抵抗センサを含むことを特徴とする各メモリセルの配列。
【請求項１８】
請求項１３記載の配列において、アドレス指定されたメモリセルのマルチフェロイック材料は、マルチフェロイック材料の磁気特性を変調する変調ポテンシャルを受け取ることを特徴とする配列。
【請求項１９】
請求項１７記載の配列において、変調された磁気特性は、磁気異方性を含むことを特徴とする配列。
【請求項２０】
請求項１８記載の配列において、変調ポテンシャルは、マルチフェロイック材料の磁気異方性を変調することを特徴とする配列。
【請求項２１】
請求項１８記載の配列において、書込み電流は、アドレス指定されたメモリセルの磁気抵抗センサを流れることを特徴とする配列。
【請求項２２】
請求項１８記載の配列において、書込み電流は、アドレス指定されたメモリセルの磁気抵抗センサを流れないことを特徴とする配列。
【請求項２３】
読出し間隔の間に、メモリセルに格納されたデータを表す読出し電流を導通する磁気抵抗センサを提供するステップと、
書込み間隔の間に、磁気抵抗センサと交わる第一書込み磁場を生成する第一書込み導線を提供するステップと、
少なくとも１つの磁気抵抗センサ層を、マルチフェロイック材料から形成するステップとを含む方法。
【請求項２４】
請求項２３記載の方法において、マルチフェロイック材料は、薄膜沈着を用いて形成されることを特徴とする方法。
【請求項２５】
請求項２３記載の方法において、マルチフェロイック材料は、マイクロ構造又はナノ構造の製造プロセスを用いて形成されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、一般的に、データメモリに関し、特に、以下のものに限定されるものではないが、不揮発性データメモリに関する。
【背景技術】
【０００２】
（発明の背景）
ＭＲＡＭ、フラッシュメモリ、ＳｐｉｎＲＡＭなどの、既存の半導体不揮発性データメモリ素子は、（ディスク装置と比較して）格納容量に制限を受け、また、長期間の不揮発性の維持又はメモリ容量の観点から、実用上の性能にも制限がある。特に、ＭＲＡＭの技術的な難点としては、交叉点上にある選択された一つのメモリセルに書き込む際に、選択されたメモリセルと同一の行又は列にある他のメモリセルを、かなり強い漂遊磁界に過度に晒すことが避けられず、漂遊書込み、すなわち、書込みエラーを生じてしまうという点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
選択されたメモリセルと同一の行又は列にある他のメモリセルについては高い雑音余裕を確保しつつ、選択されたメモリセルに書き込むことができるよう、改良が必要となる。
【０００４】
本発明の様々な観点は、これらの問題と他の問題に対して解決策を提供し、従来技術に対して他の利点をもたらすものである。
【課題を解決するための手段】
【０００５】
（発明の概要）
以下、メモリセルの配列のいくつかの観点について説明する。メモリセルの配列は、少なくとも行書込み導線を含んでいる。各メモリセルは、自由層を含む複数の層からなる磁気抵抗センサを含んでいる。読出し間隔の間に、磁気抵抗センサは、メモリセル内に格納されたデータを表す読出し電流を伝える。書込み間隔の間に、書込み電流によって、磁気抵抗センサにデータを書き込む。少なくとも一つの層は、マルチフェロイック（ｍｕｌｔｉｆｅｒｒｏｉｃ）材料で形成されたマルチフェロイック層を含んでいる。
【０００６】
一つの観点によれば、マルチフェロイック材料は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受け取る。他の観点によれば、書込み間隔の間では、変調は、相対的に低い磁気異方性を与え、一方、読出し間隔の間では、相対的に高い磁気異方性を与える。さらに他の観点によれば、磁気抵抗センサ内の自由層は、マルチフェロイック材料を含んでいる。
【０００７】
本発明の観点を特徴付ける他の特徴と利点は、以下の詳細な説明と、添付の図面とから明らかなものとなる。
【発明を実施するための最良の形態】
【０００８】
（実施例の詳細な説明）
一つの観点によれば、メモリセルの配列は、互いに交叉する行書込み導線と列コンダクタとを含んでいる。行コンダクタは、交叉点で列コンダクタと交叉する。メモリセルは、行コンダクタと列コンダクタとの間に設けられている。個々のメモリセルは、交叉点でアドレス指定可能となっている。各メモリセルは、マルチフェロイック材料の層を含む磁気抵抗センサを含んでいる。マルチフェロイック材料は、マルチフェロイック材料の磁気異方性を変調する変調ポテンシャルを受け取る。変調は、書込み間隔の間では、低い磁気異方性を与える。他の観点によれば、読出し間隔の間では、磁気異方性を増加させることもできる。さらに他の観点によれば、磁気抵抗センサ内の自由層は、マルチフェロイック材料を含んでいる。
【０００９】
本適用に用いられているように、用語“マルチフェロイック材料”とは、圧電体特性と強磁性体特性の両方を併せ持つ材料のことを指す。特に興味ある点は、マルチフェロイック材料では、印加した電界の大きさによって、強磁性体特性の大きさが変化する点にある。マルチフェロイック材料の層に印加した電圧は、その大きさを変調させることにより、マルチフェロイック材料の磁気異方性（又は、数少ない場合において、磁気モーメント）を変化させることができる。マルチフェロイック材料は、磁気抵抗センサの一つあるいはそれ以上の数の自由層に、あるいは、磁気抵抗センサの他の層に含ませることができる。磁気抵抗センサの層にマルチフェロイック材料を用いると、電圧を変化させることによりその層の磁気特性を変化させることができる。例えば、書込み間隔の間では、磁気材料特性を、一つの大きさ又は方向に定め、読出し間隔の間では、磁気材料特性を、それとは異なる大きさ又は方向に定めることができる。
【００１０】
本適用に用いられているように、用語“磁気抵抗センサ”とは、トンネル効果接合、スピンバルブ、異方性磁気抵抗（ＡＭＲ）センサ、特別なホール効果センサなどの磁気センサのことを指す。
【００１１】
本適用に用いられているように、用語“トンネル効果接合”とは、一つあるいはそれ以上の数の自由層と、以下のものに限定されるものではないが、磁気バイアス層やバリア層などの設計に含まれる任意の隣接した層とを含む、層の積み重ねのことを指す。
【００１２】
さらに、トンネル効果接合は、以下のものに限定されるものではないが、他の層や、多層の合成反強磁性体（ＳＡＦ）層を適用することを容易にするシード層を含む、さらに他の層を含んでもよい。通常、ＳＡＦには、（基準層などの）強磁性体層、スペーサ層、（被固定層などの）第二強磁性体層、オプションの固定層がある。ＳＡＦは、非磁性体スペーサ層によって分離された２つの強磁性体層を含んでおり、２つの強磁性体層は、互いに反強磁性的に結合するようになされている。
【００１３】
本適用に用いられているように、用語“自由層”とは、印加された磁界の影響によって自由に回転する磁化方向を有する磁性材料を含む層のことを指す。例えば、書込み操作の間に印加された磁界によって、自由層の磁気モーメントは反転する。この磁気モーメントの反転により、磁気センサの電気抵抗に変化が生じる。
【００１４】
本適用に用いられているように、用語“バイアス層”とは、自由層の初期磁化状態を変動又は回転させる磁界を与える、オプションの層を示す。強力なバイアス（永久磁石）、分流バイアス、ソフトバイアス膜（ＳＡＬ）によるバイアス、バーバーポール・バイアス、二重ストライプ・バイアス、固定層及び被固定層や、他の既知の磁気バイアス技術など、様々なバイアス構成を用いることができる。
【００１５】
本適用に用いられているように、用語“バリア層”とは、隣接する強磁性体層間に流れる電流に対して高抵抗バリアを与える不導電性層のことを指す。バリア層は、十分に薄いため、隣接する強磁性体層の間では、電荷担体に関して量子力学的トンネル効果が生じる。トンネル効果現象は、スピンに依存するものであり、すなわち、接合間のトンネル電流は、隣接する強磁性体層のスピンに依存した電子特性に依存し、２つの隣接する強磁性体層の磁化方向の相対的な配向の関数となっている。
【００１６】
図１Ａ、１Ｂ、１Ｃ、１Ｄは、代表的なメモリセル１０２の、メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列１００の様相を示すものである。図１Ａは、メモリセルの配列１００の平面図を示すものである。図１Ｂは、メモリセルの配列１００の（図１Ａの切断線１Ｂ−１Ｂに沿った）前断面図を示すものである。図１Ｃは、メモリセル１０２がアドレス指定された際の、メモリセル１０２から外部の駆動及び検出回路への電気的接続を簡単化して表した図を示すものである。図１Ｄは、メモリセル１０２の斜視図を示すものである。ここでは、メモリセルの配列１００は、１６個のメモリセルで示してあるが、通常は、それよりもはるかに多くの数のメモリセルを含んでいる。メモリセル１０２は、メモリセル１００の配列内の全てのメモリセルを代表したものである。また、メモリセル１０２の特徴に関する記述は、メモリセル１００の配列内の他のセルにも適用される。
【００１７】
図１Ａにおいて、書込み導線１０４、１０６、１０８、１１０は、メモリセル１００の配列の第一の側の行に配置されている。書込み導線１１２、１１４、１１６、１１８は、メモリセル１００の配列の反対側の第二の行に配置されている。メモリセル１００の配列は、行と列に配置された矩形状の配列を含んでいる。メモリセル１００は、（行間隔１２０及び列間隔１２２などの）行間隔と列間隔とによって、互いに分離している。一つの観点において、行間隔と列間隔には、アルミナなどの（不図示の）電気的絶縁材料が充填されている。メモリセル間に電気的及び磁気的に十分な隔離を与えるために、行間隔と列間隔は十分に広くとられている。
【００１８】
図１Ａ、１Ｂ、１Ｃ、１Ｄに図示されるように、メモリセル１０２は、磁気抵抗センサ１２４を含んでいる。磁気抵抗センサ１２４は、マルチフェロイック要素（ＭＥ）１２５（図１Ｃ及び図１Ｄ）を含んでいる。磁気抵抗センサ１２４は、セル１０２で互いに交叉する書込み導線１１０、１１２に電気的に接続している。書込み導線１１０、１１２は、磁気抵抗センサ１２４への電気的接続（接続層）を提供する。読出し間隔の間は、読出し電流１３４が、磁気抵抗センサ１２４に流れる。書込み間隔の間は、書込み導線１１０、１１２は、それらの全長に沿って書込み電流を通し、（図１Ｄに示す磁界１２７、１３０などの）磁界を磁気抵抗センサ１２４に与える。また、書込み間隔の間は、コンダクタ１１０、１１２は、書込みポテンシャル（Ｖ＋、Ｖ−）を磁気抵抗センサ１２４に与える。書込みポテンシャルは、マルチフェロイック要素１２５の磁気異方性を変調する。
【００１９】
セル１０２で交叉する書込み導線１１０、１１２に書込み電流１２６、１２８を流し、書込みポテンシャル（Ｖ＋、Ｖ−）を磁気抵抗センサ１２４に与えることにより、書込みのために、セル１０２をアドレス指定することができる。図１Ｄからよく理解できるように、書込み導線１１２を流れる書込み電流１２６は、磁界成分１２７を生成する。書込み導線１１０を流れる書込み電流１２８は、磁界成分１３０を生成する。図１Ｄに図示するように、磁気抵抗センサ１２４の内部の代表位置１３２では、磁界成分１２７、１３０は、互いに概ね直交している。磁界成分１２７、１３０は、内部位置１３２において、ベクトル的に足し合わされ、磁界成分１２７あるいは磁界成分１３０のいずれよりも大きな、正味の磁界１３３を与える。
【００２０】
図１Ｃは、書込みのためにセル１０２が選択された際の、（行）書込み電流１２８と（列）書込み電流１２６の回路内での経路を概略的に示したものである。図１Ｃは、セル１０２が選択された際の、読出し電流１３４の回路内での信号経路を概略的に示したものである。電流源１３６は、行書込み電流１２８を与える。電流源１３８は、列書込み電流１２６を与える。ポテンシャル源１４０は、読出し電流１３４と書込みポテンシャル（Ｖ＋、Ｖ−）の両方を与える。セル１０２は、（図１Ｃでは不図示の）半導体スイッチを用いることにより、読出し又は書込みアクセスのために選択（アドレス指定）され、セル１０２で交叉する行及び列コンダクタ１１０、１１２を選択する。
【００２１】
図２Ａ、２Ｂ、２Ｃ、２Ｄは、代表的なメモリセル２０２など、メモリセル２００の第二マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示すものである。図２Ａは、メモリセル２００の配列の平面図を示すものである。図２Ｂは、メモリセル２００の配列の（図２Ａの切断線２Ｂ−２Ｂに沿った）前断面図を示すものである。図２Ｃは、メモリセル２０２がアドレス指定された際の、メモリセル２０２から外部の駆動及び検出回路への電気的接続を簡単化して表した図を示すものである。図２Ｄは、メモリセル２０２の斜視図を示すものである。ここでは、メモリセル２００の配列は、１６個のメモリセルで示してあるが、通常は、それよりもはるかに多数のメモリセルを含んでいる。メモリセル２０２は、メモリセル２００の配列内の全てのメモリセルを代表したものである。また、メモリセル２０２の特徴に関する記述は、メモリセル１００の配列内の他のセルにも適用される。
【００２２】
図２Ａにおいて、書込み導線２０４、２０６、２０８、２１０は、メモリセル２００の配列の第一の側の行に配置されている。書込み導線２１２、２１４、２１６、２１８は、メモリセル２００の配列の第二の反対側の行に配置されている。メモリセル２００の配列は、行と列に配置された矩形状の配列を含んでいる。メモリセル２００は、（行間隔２２０及び列間隔２２２などの）行間隔と列間隔とによって、互いに隔てられている。一つの観点において、行間隔と列間隔には、アルミナなどの（不図示の）電気的絶縁材料が充填されている。メモリセル間に電気的及び磁気的に十分な隔離を与えるために、行間隔と列間隔は十分に広くとられている。また、行間隔及び列間隔は、（図２Ａ、２Ｂ、２Ｄでは不図示の）行読取りコンダクタ及び列読取りコンダクタの配列のためにも用いられる。
【００２３】
図２Ａ、２Ｂ、２Ｃ、２Ｄに図示されるように、（メモリセル２０２などの）各セルは、磁気抵抗センサ２２４を含んでいる。磁気抵抗センサ１２４は、マルチフェロイック要素２２５を含んでいる。磁気抵抗センサ２２４は、セル２０２で互いに交叉する書込み導線２１０、２１２に電気的に接続している。書込み導線２１０、２１２は、書込み電流２２８を磁気抵抗センサ２２４に導通するために、磁気抵抗センサ２２４への電気的接続（接続層）を提供する。書込み導線２１０、２１２は、書込み電流２２８を磁気抵抗センサ２２４に流す。書込み電流２２８は、磁気抵抗センサ２２４に流れ、磁気抵抗センサ２２０内部に磁界２３０を与える。
【００２４】
セル２０２で交叉する書込み導線２１０、２１２に書込み電流２２８を流すことにより、書込みのために、セル１０２をアドレス指定することができる。図２Ｃは、書込みのためにセル２０２が選択された際の、書込み電流２２８を概略的に示したものである。書込み電流２２８は、磁気抵抗センサ２２４に書込みポテンシャル（Ｖ＋、Ｖ−）を生成する。書込みポテンシャル（Ｖ＋、Ｖ−）は、マルチフェロイック層２２５の磁気異方性（又は、他の磁気特性）を変調する。図２Ｃは、読出しのためにセル２０２が選択された際の、読出し電流２３４を概略的に示したものである。電流源２３６は、書込み電流２２８を与える。ポテンシャル源２４０は、読出し電流２３４を与える。セル２０２は、（図２Ｃでは不図示の）半導体スイッチを用いることにより、書込みアクセスのために選択（アドレス指定）され、セル２０２とポテンシャル源２４０との間を接続する行及び列読出しコンダクタを選択する。
【００２５】
図３は、マルチフェロイック材料を含む第一メモリセル３００の様相を示すものである。メモリセル３００は、基板３０１上に設けられている。メモリセル３００は、書込み導線３０２を含んでいる。書込み間隔の間は、書込み導線３０２は、書込み電流３０４を流す。書込み電流３０４は、磁界３０６を生成する。磁界３０６は、磁気抵抗センサ３０８を通過する。磁気抵抗センサ３０８は、マルチフェロイック層３１０を含んでいる。絶縁層３１２は、マルチフェロイック層３１０を書込み導線３０２から分離する。メモリセル３００は、電気接続層３１４、３１６を含んでいる。電気接続層３１４、３１６は、磁気抵抗センサ３０８に接続している。読出し間隔の間は、検出電流３１８が、電気接続層３１４、磁気抵抗センサ３０８、電気接続層３１６に流れる。書込み間隔の間は、接続層３１４、３１６、３０２によって、書込みポテンシャルがマルチフェロイック層３１０に印加される。書込みポテンシャルは、マルチフェロイック層３１０の磁気特性を変調する。一つの観点において、磁気抵抗センサ３０８は、スピンバルブを含んでいる。書込みは、（図示したように）電流によって生成された電界を介して行われるか、もしくは、（不図示の）書込み電流から伝えられるスピンモーメントによって行われる。
【００２６】
図４は、マルチフェロイック材料を含む第二メモリセル４００の様相を示すものである。メモリセル４００は、基板４０１上に設けられている。メモリセル４００は、書込み導線４０２、４０３を含んでいる。書込み間隔の間は、書込み導線４０２は、書込み電流４０４（Ｉ  書込み２）を流す。書込み間隔の間は、書込み導線４０３は、書込み電流４０５（Ｉ  書込み１）を流す。書込み電流４０４は、磁界４０６を生成する。書込み電流４０５は、磁界４０７を生成する。磁界４０６、４０７は、磁気抵抗センサ４０８を通過する。磁気抵抗センサ４０８は、マルチフェロイック層４１０を含んでいる。絶縁層４１２は、マルチフェロイック層４１０を書込み導線４０３から隔離する。メモリセル４００は、磁気抵抗センサ４０８に接続した電気接続層４１４を含んでいる。読出し間隔の間は、検出電流（Ｉ  検出）４１８が、電気接続層４１４、磁気抵抗センサ４０８、電気接続層４０２に流れる。書込み間隔の間は、接続層４１４と書込み導線４１８によって、書込みポテンシャルがマルチフェロイック層４１０に印加される。書込みポテンシャルは、マルチフェロイック層４１０の磁気特性を変調する。一つの観点において、磁気抵抗センサ４０８は、スピンバルブを含んでいる。書込みは、（図示したように）電流によって生成された電界を介して行われるか、もしくは、（不図示の）書込み電流から伝えられるスピンモーメントによって行われる。
【００２７】
図５は、マルチフェロイック材料を含む第三メモリセル５００の様相を示すものである。メモリセル５００は、基板５０１上に設けられている。メモリセル５００は、書込み導線５０２、５０３を含んでいる。書込み間隔の間は、書込み導線５０２は、書込み電流５０４を流す。書込み間隔の間は、書込み導線５０３は、書込み電流５０５を流す。書込み電流５０４は、磁界５０６を生成する。書込み電流５０５は、磁界５０７を生成する。磁界５０６、５０７は、磁気抵抗センサ５０８を通過する。磁気抵抗センサ５０８は、マルチフェロイック層５１０を含んでいる。絶縁層（図５では不図示）は、接続層５１４を書込み導線５０３から分離する。メモリセル５００は、磁気抵抗センサ５０８に接続した電検出接続層５１４、５１６を含んでいる。書込みは、（図示したように）電流によって生成された電界を介して行われるか、もしくは、（不図示の）書込み電流から伝えられるスピンモーメントによって行われる。読出し間隔の間は、検出電流５１８が、接続層５１４、磁気抵抗センサ５０８、接続層５１６に流れる。書込み間隔の間は、接続層５１４、５１６によって、書込みポテンシャルがマルチフェロイック層５１０に印加される。書込みポテンシャルは、マルチフェロイック層５１０の磁気特性を変調する。接続層５１４及び５１６を用いて、あるいはそれらに代えて、書込み導線５２及び５０３を用いて、ポテンシャルを印加することもできる。また、接続層５１４及び５１６を用いて、スピンモーメントの伝達を介して、ビットを書き込むこともできる。メモリ素子の自由層を介して電流が流れる場合には、スピンモーメントの伝達を用いることができる。
【００２８】
図６Ａ、６Ｂ、６Ｃは、メモリセル内の層の積み重ねの種類の一例を示すものである。図６Ａ、６Ｂ、６Ｃに示す例は、制約を設けるものではなく、他の種類のセルの積み重ねも同様に用いることができる。図６Ａ、６Ｂ、６Ｃの各図において、スタック内の強磁性体層の一つは、マルチフェロイック層に電圧を印加することにより、電気的に変調される磁気特性を有するマルチフェロイック材料を含んでいる。一つの観点において、自由層（又は、複数の自由層）は、マルチフェロイック材料を含み、書込み間隔の間は、マルチフェロイック材料の磁気異方性が変調を受け、その磁気異方性が低くなる。図１から図６に関連して上述した半導体メモリセルとメモリ配列は、既存のフラッシュメモリ、ＭＲＡＭあるいはＳｐｉｎＲＡＭ素子よりもはるかに多量のデータを格納することができる不揮発性データストレージを提供する。マルチフェロイック（ＭＦ）材料は、アドレス指定可能な半導体による配列構造を有する半導体メモリ素子内のストレージ層（例えば、自由層）として用いることができる。
【００２９】
マルチフェロイック材料を有するアドレス指定可能な配列を製造するプロセスには、ＭＲＡＭやＳｐｉｎＲＡＭ素子を製造する際に用いられる既存のプロセスを適用することができる。高速の書込み時間、無制限の書込み回数、低電力などの、ＭＲＡＭ及びＳｐｉｎＲＡＭの利点は、本開示によるマルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）素子及び配列でも同様に得られる。
【００３０】
既存のＭＲＡＭ素子では、交叉した線によるアドレス指定を用いて、磁気トンネル接合（ＭＴＪ）の自由層（ＦＬ）に磁界を加えることにより、ビットが書き込まれる。ＦＬは、十分に自由であるため、加えられた磁界によって回転することができるが、ＦＬは、十分に安定しているため、不揮発性を維持していると考えられる十分に長い期間に渡って、熱的に安定したものとなる。各線からの磁界は、各行と各列の全ての素子に加えられるが、これにより、線の下にある他の素子についての安定性が問題となる。最下位置の線と最上位置の線が交叉し、両方の線から生じる磁界が足し合わされる場所にあるビットのみが、書き込まれる。また、ＦＬを切り替えるために十分に大きな磁界を生成する電流を加えるのには、大きな電力が必要となる。本開示による素子は、この問題についても解決策を与えるものとなっている。本開示による素子では（例えば、図１から図６）、マルチフェロイック材料は、印加した電圧によって変調される磁気異方性を有している。この電圧は、磁気異方性を制御し、書き込もうとするセルに対してはより小さい磁気異方性を与え、同一の行及び列上の他のセルについては、より高い磁気異方性を与える。
【００３１】
既存のＳｐｉｎＲＡＭ素子の基本的な考え方によれば、単一の素子に対して電流を流すことにより、ビットが書き込まれる。この考え方には、一度に一つの素子のみをアドレス指定すればよいという利点があるが、ＦＬを切り替えるためには、大きな電流密度が必要となったり、小さい電流密度でＦＬを切り替えるには、ＦＬは十分に小さい磁気異方性を備えていなければならないという欠点もあった。本開示による素子は、これらの問題を解決する。本開示による素子（例えば、図１から図６）では、マルチフェロイック材料は、印加した電圧によって変調される磁気異方性を有している。この電圧は、磁気異方性を制御し、書き込もうとするセルに対してはより小さい磁気異方性を与え、同一の行及び列上の他のセルについては、より高い磁気異方性を与える。
【００３２】
マルチフェロイック（ＭＦ）材料は、自由層の一部とすることができ、それにより、ＦＬの保磁力は十分高いものとなり、ＭＦＦＬを介して電圧を印加する場所にある１つのセルを除き、書込み電流又は複数の書込み電流によって発生する電界によって、低い異方性に切り替えること（又は、不安定にすること）ができる。この電圧は、基本的に、２つの線が交叉する場所にある１つのセルのＦＬを介して印加される。アドレス指定されないセルに印加される弱い周辺電界が存在する可能性もあるが、これらの電界は、アドレス指定されるセルのＦＬで低下する電界に比べると、その強度は極めて小さい。マルチフェロイック・セルは、アドレス指定の面については、ＭＲＡＭに対するＳｐｉｎＲＡＭの優位性を保っている。マルチフェロイック・セル（図２Ａ、２Ｂ、２Ｃ、２Ｄ）は、切り替えは電圧によって行われるが、電流によっては行われず、必要な電力に対する要求レベルを下げられるという利点を有している。等価なＭＲＡＭ素子での線は、これらの線の間にＤＣオフセットがあり、このＤＣオフセット（例えば、図１Ｃのポテンシャル源１４０又は、図２Ｃのポテンシャル源２４０からのオフセット）が、実質的に、ＭＬＦＬに印加される電圧となる。ＳｐｉｎＲＡＭでのアドレス指定と同様のアドレス指定を用いるＭＦＲＡＭは、ＭＦＦＬで電圧が低下し、その異方性が低くなるように設計されたトンネル接合（ＭＴＪ）を有している。
【００３３】
上述したいずれの状況においても、ＭＴＪの大きな磁気抵抗（ＭＲ）をより高めるために、ＭＦＦＬは、他の磁性材料と磁気的に結合することができる。高い抵抗を有する強誘電体とフェライトを組み合わせたり、高い抵抗を有する強誘電体を、金属性の磁気抵抗材料とともに多層化することによって、ＭＦ材料には、極めて高い抵抗を持たせることができる。あるいは、ＭＦ材料には、金属性のＭＳＭを用いた柱状のような構造を構築することによって、低い抵抗を持たせることができる。
【００３４】
理想的には、ＭＦ材料は、それをＦＬに直接結合することによって、ＭＴＪと直列に配置することができる。この配置には、（ＭＴＪのＲＡに比べて）低い抵抗と、大きな磁電結合性を有するＭＦ材料が必要となる（小さい電界によって、磁気異方性に大きな変化を与える）。ＭＦ材料を、ＭＴＪを通る電流の直接経路に設けないことが望ましいような適用例では、以下で説明するような他の構造を用いることができる。
【００３５】
マルチフェロイック材料は、平面に対して垂直な方向に流れる電流（ＣＰＰ）による磁気抵抗センサに代えて、平面上に流れる電流（ＣＩＰ）による磁気抵抗センサに用いることができる。この構造では、図５のＩ検出線にセンサを設ける。書込み電流は、ＭＦＦＬを通る必要はない。マルチフェロイック材料を用いることにより、書込み線１のみによる書き込みが可能となるため、図５の書込み線２はオプションである。ＭＦＦＬは、センサ素子の最上位置に置くことができ、これにより、Ｉ検出線と書込み線１との間に磁界を与えることができ、その結果、ＭＦＦＬの異方性を低下させることができ、書込み線１の電流によってデータを書き込むことができる。ＣＩＰセンサのほうが、より簡単に製造することができ、大きなシート抵抗と、大きなＭＲを有する素子が得られる。
【００３６】
ＦＬの切り替えは、現在よく用いられている、磁気トンネル接合による読出しセンサのように、センサの両側に設けられた永久磁石（ＰＭ）によって行うことができる。これらのＰＭの磁化は、書込み線を用いて切り替えることができる。ＰＭは、軟磁性材料層と結合したＭＦ層とを含んでいる。印加した電界により、ＭＦの異方性が低下し、軟磁性材料とＭＦとを切り替えることができる。軟磁性材料は、必ずしも必須なものではないが、磁気特性を制御して、大きな磁界をＦＬに与え、それを安定化させる上では望ましいものである。
【００３７】
一方、この素子は、上記のパラグラフで説明したものと同様に構築できるが、ＭＦとＦＬとの間を（静磁気結合によらず）直接結合することもできる。さらに、この結合は、必要に応じて、第二の軟磁性材料を介在させて構築することもできる。その場合は、一種の交換タブ又はリード線のオーバーレイ配置を用いる。
【００３８】
ＭＦ材料は、Ｉ検出線の最上位置に設け、Ｉ検出線は、軟磁性材料とすることができる（図４）。これにより、書込み線１とＩ検出線との間に電圧を印加して、ＭＦ材料の異方性を低下させることができ、任意の組み合わせの線を流れる電流によってビットを書き込むことができる。一方、非磁性体のＩ検出線を用いることもでき、さらに、ＭＦ材料、又は他の磁性材料に結合されたＭＦ材料を、間接的な結合（例えば、静磁気結合や、ランダーマン（Ｒｕｎｄｅｒｍａｎ）−キッテル（Ｋｉｔｔｅｌ）−カスヤ（Ｋａｓｕｙａ）−ヨシダ（Ｙｏｓｈｉｄａ）（ＲＫＫＹ）結合や、その他の既知の間接的結合）によって、Ｉ検出線を介してＦＬに結合することもできる。
【００３９】
マルチフェロイック材料を用いることにより、熱的／磁気的安定性を向上させ、電力消費を減少させることができる。この考え方を実装するための、複数の代替構造を開示する。多くのバリエーションが可能であり、ある例証において記述した特徴を、他の例証に用いることも考慮する。用いられる最適な構成は、選択されたマルチフェロイック材料と、選択された製造プロセスと、必要とされる素子性能とに依存する。合成永久磁石は、自由層に隣接して設ける。合成永久磁石は、軟磁性層に結合されたマルチフェロイック層を含むことができる。自由層は、磁気的に切り替え可能な層を含むことができる。マルチフェロイック層は、ＲＫＫＹ結合を介して、自由層に結合することができる。他のバリエーションも可能である。
【００４０】
上述したように、本発明の様々な実施例の構造と機能の詳細とともに、本発明の様々な実施例の多くの特徴と利点を説明してきたが、本開示は、例示に過ぎず、特に、本発明の原理の中に含まれる構成要素の構造と配置に関して、付属のクレームの表現にある用語の広く一般的な意味によって示された限度まで、詳細に変更を加えてもよいことを理解すべきである。例えば、特定の構成要素は、本発明の範囲を要旨を逸脱しない限り、それらと同一の機能性を実質的に維持しつつ、メモリシステムの特定の適用例に応じて変えてもよい。さらに、上述した好適な実施例は、メモリセルを二次元配列する構成に関するものであったが、本発明の教示するところによれば、本発明の範囲を主旨を逸脱しない限り、三次元配列にも適用できることは、当業者であれば理解するところである。
【図面の簡単な説明】
【００４１】
【図１Ａ】メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図１Ｂ】メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図１Ｃ】メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図１Ｄ】メモリセルの第一マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図２Ａ】メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図２Ｂ】メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図２Ｃ】メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図２Ｄ】メモリセルの第二マルチフェロイック・ランダムアクセス・メモリ（ＭＦＲＡＭ）配列の様相を示す図。
【図３】マルチフェロイック材料を含む第一メモリセルの様相を示す図。
【図４】マルチフェロイック材料を含む第二メモリセルの様相を示す図。
【図５】マルチフェロイック材料を含む第三メモリセルの様相を示す図。
【図６Ａ】マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。
【図６Ｂ】マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。
【図６Ｃ】マルチフェロイック材料を含むメモリセルの層の積み重ねの様相を示す図。
【符号の説明】
【００４２】
１００、１０２  メモリセル
１１０  行導線
１１２  列導線
１２８  （行）書込み電流
１２６  （列）書込み電流
１３４  読出し電流
１３６、１３８  電流源
１４０  ポテンシャル源
【図１Ａ】
2009093781.tif 000003
【図１Ｂ】
2009093781.tif 000004
【図１Ｃ】
2009093781.tif 000005
【図１Ｄ】
2009093781.tif 000006
【図２Ａ】
2009093781.tif 000007
【図２Ｂ】
2009093781.tif 000008
【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【外国語明細書】
2009093781000001.pdf