(57)【要約】【課題】従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現できるようにする。【解決手段】与えられた外部データ信号ＤＩＮを送信する送信回路１１０を備えた半導体集積回路において、送信回路１１０を次のように構成する。すなわち、送信回路１１０には、リファレンスクロックＣＫを入力とし、リファレンスクロックＣＫに同期して外部データ信号ＤＩＮを保持する送信用フリップフロップ回路１１１と、リファレンスクロックＣＫをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）に分周して出力する分周回路１１２と、送信用フリップフロップ回路１１１が保持しているデータ信号を伝送するデータ信号用バッファ回路１１３と、分周回路の出力を伝送するクロック用バッファ回路１１４とを設ける。【選択図】図１
2009105877.tif 000002
【特許請求の範囲】
【請求項１】
与えられた外部データ信号を送信する送信回路を備えた半導体集積回路であって、
前記送信回路は、
リファレンスクロックを入力とし、前記リファレンスクロックに同期して前記外部データ信号を保持する送信用フリップフロップ回路と、
前記リファレンスクロックをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）に分周して出力する分周回路と、
前記送信用フリップフロップ回路が保持しているデータ信号を伝送するデータ信号用バッファ回路と、
前記分周回路の出力を伝送するクロック用バッファ回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
外部データ信号を受信する受信回路を備えた半導体集積回路であって、
前記受信回路は、
前記外部データ信号を増幅して出力するデータ信号用増幅回路と、
リファレンスクロックを入力とし、前記リファレンスクロックを増幅して出力するクロック用増幅回路と、
前記クロック用増幅回路の出力をｍ／ｎ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路の出力に同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を備えたことを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路において、さらに、
前記送信回路が送信した外部データ信号を受信する受信回路と、
データ信号用伝送線路と、
クロック用伝送線路と、
を備え、
前記受信回路は、
前記外部データ信号を増幅して出力するデータ信号用増幅回路と、
リファレンスクロックを入力とし、前記リファレンスクロックを増幅して出力するクロック用増幅回路と、
前記クロック用増幅回路の出力をｍ／ｎ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路の出力に同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を備え
前記データ信号用伝送線路は、前記データ信号用バッファ回路の出力を前記データ信号用増幅回路に伝送し、
前記クロック用伝送線路は、前記クロック用バッファ回路の出力を前記クロック用増幅回路に伝送し、
前記データ信号用伝送線路と前記クロック用伝送線路とは、並走されていることを特徴とする半導体集積回路。
【請求項４】
請求項２及び請求項３のうちの何れか１つの半導体集積回路において、
前記受信用ＤＬＬ回路は、
前記クロック用増幅回路の出力を遅延させた信号を出力する可変遅延回路と、
前記クロック用増幅回路の出力と前記可変遅延回路の出力との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じ、前記可変遅延回路の出力信号の遅延時間を調整するアップダウンカウンタと、
逓倍回路と、
を備え、
前記可変遅延回路は、前記クロック用増幅回路の出力と同位相の信号、及び位相が１８０／ｍ［度］ずつ異なる２ｍ−１個の信号の合計２ｍ個の信号を出力し、
前記逓倍回路は、前記２ｍ個の信号を基に、前記クロック用増幅回路の出力のｍ／ｎ倍の周波数のクロックを出力することを特徴とする半導体集積回路。
【請求項５】
与えられた外部データ信号を送信する送信回路と、前記送信回路が送信した信号を受信する受信回路とを有する半導体集積回路であって、
前記送信回路は、
リファレンスクロックをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に分周して、伝送用クロックを生成する分周回路と、
前記伝送用クロックを入力とし、前記伝送用クロックの周波数に応じた電源電圧と接地電圧とを出力する送信用ＤＬＬ回路と、
前記伝送用クロックと前記電源電圧と前記接地電圧とを入力とし、前記リファレンスクロックと同一の周波数の第１のクロックと前記伝送用クロックと同一の周波数の第２のクロックとを出力するＶＣＯ回路と、
前記第１のクロックに同期して、外部データ信号を保持する送信用フリップフロップ回路と、
前記送信用フリップフロップ回路が保持しているデータ信号を伝送するデータ信号用バッファ回路と、
前記第２のクロックを伝送するクロック用バッファ回路と、
を有しており、
前記受信回路は、
前記データ信号用バッファ回路が伝送したデータ信号を増幅するデータ信号用増幅回路と、
前記クロック用バッファ回路が伝送した第２のクロックを増幅するクロック用増幅回路と、
前記クロック用増幅回路が増幅した第２のクロックをｍ／ｎ倍の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路が出力したクロックに同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を有しており、
前記送信用ＤＬＬ回路と前記受信用ＤＬＬ回路とは、同一構成の位相比較回路、アップダウンカウンタ、及び可変遅延回路を有していることを特徴とする半導体集積回路。
【請求項６】
請求項１から請求項５のうちの何れか１つの半導体集積回路と、
高周波送受信インターフェース部と、
外部入力インターフェース部と、
を備え、
前記半導体集積回路は、前記高周波送受信インターフェース部及び前記外部入力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする通信装置。
【請求項７】
請求項１から請求項５のうちの何れか１つの半導体集積回路と、
チューナー部と、
外部入力インターフェース部と、
を備え、
前記半導体集積回路は、前記チューナー部又は前記外部入力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする情報再生装置。
【請求項８】
請求項１から請求項５のうちの何れか１つの半導体集積回路と、
ネットワークインターフェース部と、
外部入力インターフェース部と、
を備え、
前記半導体集積回路は、前記ネットワークインターフェース部及び前記外部入力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする画像表示装置。
【請求項９】
請求項１から請求項５のうちの何れか１つの半導体集積回路と、
ＣＣＤインターフェース部と、
外部入力インターフェース部と、
を備え、
前記半導体集積回路は、前記ＣＣＤインターフェース部及び前記外部入力インターフェース部の少なくとも一方と、信号の送信又は受信を行うことを特徴とする電子装置。
【請求項１０】
請求項１から請求項５のうちの何れか１つの半導体集積回路と、
ナビゲーションインターフェース部と、
を備え、
前記半導体集積回路は、前記ナビゲーションインターフェース部と信号の送信又は受信を行うことを特徴とする電子制御装置。
【請求項１１】
請求項１０の電子制御装置を備えたことを特徴とする移動体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細プロセスが採用されたＬＳＩ内の、送信側のコアから受信側のコアに、高転送レートでデータ信号を伝送する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、ＬＳＩ内で、送信側のコア（回路）から受信側のコア（回路）へデータ信号を伝送する場合、送信側コア及び受信側コアの両方に、同一のソースポイントよりクロックを分配し、送信側コア及び受信側コアのフリップフロップ（以下、ＦＦ）を同期させて動作させている。このような動作方式で、数ＧＨｚ以上の高速なクロック周波数にて動作させる場合、送信側コアのＦＦの遅延時間とコア間の配線遅延時間と受信側コアのＦＦのセットアップ時間の合計時間を、クロックの１サイクルの周期以下にしなければ、正確にデータ信号を伝送することが出来ないという課題がある。
【０００３】
この課題に対し、送り側ＬＳＩからデータと同時にソースクロックを同じ伝送経路で転送し、受け側ＬＳＩで前記ソースクロックによってデータをサンプリング後に前記受け側ＬＳＩのクロックに同期化させることにより、伝送経路の遅延時間のばらつきやクロックスキューを抑えるようにした半導体集積回路がある（例えば、特許文献１を参照）。
【０００４】
また、他の例として、次のよう半導体集積回路がある（例えば、特許文献２を参照）。この半導体集積回路は、送り側の大規模集積回路と受け側の大規模集積回路との間に設けられかつ複数のデータとクロックとを同時に転送するための伝送経路を有している。また、伝送経路を経由して転送されるデータを、当該伝送経路を経由して転送されるクロックでサンプリングするサンプリング手段を有している。そして、サンプリングされたデータを受け側の大規模集積回路のシステムクロックに同期化させる。
【特許文献１】特開２０００−３４７９９３号公報
【特許文献２】特開２００１−１９５３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示された従来の技術では、微細プロセスが採用された半導体集積回路にて高速にデータ信号を伝送する場合、アイパターンを確保することが困難になる。
【０００６】
例えば、プロセスの微細化に伴い、トランジスタのゲート長は縮小され、その結果、ブロック内の信号の配線長も短くなっている。そのため、ブロック内の配線で用いられるＦｉｎｅ層のシート抵抗やカップリング容量は大きくなっても性能を維持することが可能となる。一方、ＬＳＩ内に搭載されるハードマクロやプロセッサの総数は増加するため、ＬＳＩのチップ面積は、微細プロセスにて設計されていない従来のＬＳＩの面積とほぼ同じになる。その結果、伝送線路の配線長も微細プロセスが採用されていないものとほぼ同じになり、寄生する抵抗や容量の値が増加し、アイパターンが小さくなる。
【０００７】
すなわち、プロセスの微細化に伴って伝送線路の抵抗や容量が増大するため、従来方式にてオンチップの伝送線路上をさらに高速に伝送させると、伝達信号のアイパターンが確保できなくなってくる。
【０００８】
特に、クロックの転送レートはデータ信号の転送レートの２倍の転送レートである場合が一般的であり、クロックの転送レートにて最大の転送レートが制限されてしまう。また、特許文献２に開示された技術では、サンプリングされたデータを受け側の大規模集積回路のシステムクロックに同期化させる必要がある。そのため、システムクロックを受け側の大規模集積回路に分配する必要があり，半導体集積回路の面積や電力が大きくなってしまう。
【０００９】
本発明は上記の問題に着目してなされたものであり、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現できるようにすることを目的としている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、第１の発明は、
与えられた外部データ信号を送信する送信回路を備えた半導体集積回路であって、
前記送信回路は、
リファレンスクロックを入力とし、前記リファレンスクロックに同期して前記外部データ信号を保持する送信用フリップフロップ回路と、
前記リファレンスクロックをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）に分周して出力する分周回路と、
前記送信用フリップフロップ回路が保持しているデータ信号を伝送するデータ信号用バッファ回路と、
前記分周回路の出力を伝送するクロック用バッファ回路と、
を備えたことを特徴とする。
【００１１】
これにより、リファレンスクロックに対しｎ／ｍ倍の低速な周波数にてクロックを伝送させることが可能となる。よって、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現することが可能になる。
【００１２】
また、第２の発明は、
外部データ信号を受信する受信回路を備えた半導体集積回路であって、
前記受信回路は、
前記外部データ信号を増幅して出力するデータ信号用増幅回路と、
リファレンスクロックを入力とし、前記リファレンスクロックを増幅して出力するクロック用増幅回路と、
前記クロック用増幅回路の出力をｍ／ｎ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路の出力に同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を備えたことを特徴とする。
【００１３】
これにより、外部クロックを受信用ＤＬＬ回路にてｍ／ｎ倍の周波数に逓倍することが可能となる。よって、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現することが可能になる。
【００１４】
また、第３の発明は、
第１の発明の半導体集積回路において、さらに、
前記送信回路が送信した外部データ信号を受信する受信回路と、
データ信号用伝送線路と、
クロック用伝送線路と、
を備え、
前記受信回路は、
前記外部データ信号を増幅して出力するデータ信号用増幅回路と、
リファレンスクロックを入力とし、前記リファレンスクロックを増幅して出力するクロック用増幅回路と、
前記クロック用増幅回路の出力をｍ／ｎ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路の出力に同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を備え
前記データ信号用伝送線路は、前記データ信号用バッファ回路の出力を前記データ信号用増幅回路に伝送し、
前記クロック用伝送線路は、前記クロック用バッファ回路の出力を前記クロック用増幅回路に伝送し、
前記データ信号用伝送線路と前記クロック用伝送線路とは、並走されていることを特徴とする。
【００１５】
これにより、データ信号用伝送線路とクロック用伝送線路とが並走させられるので、伝送線路の遅延時間をほぼ同一にすることが可能となる。よって、受信用フリップフロップ回路にて同期したデータをラッチすることが容易となる。
【００１６】
また、第４の発明は、
第２の発明及び第３の発明のうちの何れか１つの半導体集積回路において、
前記受信用ＤＬＬ回路は、
前記クロック用増幅回路の出力を遅延させた信号を出力する可変遅延回路と、
前記クロック用増幅回路の出力と前記可変遅延回路の出力との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じ、前記可変遅延回路の出力信号の遅延時間を調整するアップダウンカウンタと、
逓倍回路と、
を備え、
前記可変遅延回路は、前記クロック用増幅回路の出力と同位相の信号、及び位相が１８０／ｍ［度］ずつ異なる２ｍ−１個の信号の合計２ｍ個の信号を出力し、
前記逓倍回路は、前記２ｍ個の信号を基に、前記クロック用増幅回路の出力のｍ／ｎ倍の周波数のクロックを出力することを特徴とする。
【００１７】
これにより、受信用ＤＬＬ回路は、伝送用クロックを逓倍して、リファレンスクロックと同じ周波数のクロックを生成する。
【００１８】
また、第５の発明は、
与えられた外部データ信号を送信する送信回路と、前記送信回路が送信した信号を受信する受信回路とを有する半導体集積回路であって、
前記送信回路は、
リファレンスクロックをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）の周波数に分周して、伝送用クロックを生成する分周回路と、
前記伝送用クロックを入力とし、前記伝送用クロックの周波数に応じた電源電圧と接地電圧とを出力する送信用ＤＬＬ回路と、
前記伝送用クロックと前記電源電圧と前記接地電圧とを入力とし、前記リファレンスクロックと同一の周波数の第１のクロックと前記伝送用クロックと同一の周波数の第２のクロックとを出力するＶＣＯ回路と、
前記第１のクロックに同期して、外部データ信号を保持する送信用フリップフロップ回路と、
前記送信用フリップフロップ回路が保持しているデータ信号を伝送するデータ信号用バッファ回路と、
前記第２のクロックを伝送するクロック用バッファ回路と、
を有しており、
前記受信回路は、
前記データ信号用バッファ回路が伝送したデータ信号を増幅するデータ信号用増幅回路と、
前記クロック用バッファ回路が伝送した第２のクロックを増幅するクロック用増幅回路と、
前記クロック用増幅回路が増幅した第２のクロックをｍ／ｎ倍の周波数に逓倍して出力する受信用ＤＬＬ回路と、
前記受信用ＤＬＬ回路が出力したクロックに同期して前記データ信号用増幅回路の出力を保持する受信用フリップフロップ回路と、
を有しており、
前記送信用ＤＬＬ回路と前記受信用ＤＬＬ回路とは、同一構成の位相比較回路、アップダウンカウンタ、及び可変遅延回路を有していることを特徴とする。
【００１９】
これにより、リファレンスクロックの周波数が変化しても、受信用ＤＬＬ回路は、ロックしたまま追従する。
【発明の効果】
【００２０】
本発明によれば、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現することが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００２２】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路１００の構成を示すブロック図である。半導体集積回路１００は、図１に示すように、送信回路１１０、受信回路１２０、データ信号用伝送線路１３０、及びクロック用伝送線路１４０を具備している。
【００２３】
送信回路１１０は、外部データ信号ＤＩＮと、外部データ信号ＤＩＮの受信に使用するクロックとを受信回路１２０に伝送するようになっている。ここで、外部データ信号とは、送信回路１１０以外の回路などから送信された信号を意味している。すなわち、外部データ信号は、半導体集積回路１００の外部から送信された信号である場合もあれば、半導体集積回路１００内部の送信回路１１０以外の回路から送信された信号である場合もある。
【００２４】
また、受信回路１２０は、送信回路１１０が伝送した外部データ信号ＤＩＮを受信し、出力データ信号ＤＯＵＴとして出力するようになっている。送信回路１１０、及び受信回路１２０のそれぞれの構成については後述する。
【００２５】
データ信号用伝送線路１３０は、送信回路１１０から受信回路１２０へデータ信号を伝送するための伝送線路である。また、クロック用伝送線路１４０は、送信回路１１０から受信回路１２０へクロックを伝送するための伝送線路である。
【００２６】
（送信回路１１０の構成）
送信回路１１０は、具体的には、送信用フリップフロップ回路１１１、分周回路１１２、データ信号用バッファ回路１１３、及びクロック用バッファ回路１１４を具備している。またさらに、送信回路１１０は、外部データ信号ＤＩＮが入力されるデータ信号入力端子とリファレンスクロックＣＫが入力されるクロック入力端子とを具備している。
【００２７】
送信用フリップフロップ回路１１１は、リファレンスクロックＣＫを制御信号とし、外部データ信号ＤＩＮを保持するようになっている。
【００２８】
分周回路１１２は、リファレンスクロックＣＫをｎ／ｍ倍（ｍ，ｎは２以上の整数，ｍ＞ｎ）に分周して出力するようになっている。
【００２９】
データ信号用バッファ回路１１３は、データ信号用伝送線路１３０に、送信用フリップフロップ回路１１１が出力したデータ信号を出力するようになっている。
【００３０】
クロック用バッファ回路１１４は、クロック用伝送線路１４０に、分周回路１１２が出力したクロックを出力するようになっている。
【００３１】
（受信回路１２０の構成）
受信回路１２０は、具体的には、データ信号用増幅回路１２１、クロック用増幅回路１２２、受信用ＤＬＬ回路１２３、及び受信用フリップフロップ回路１２４を具備している。またさらに、受信回路１２０は、出力データ信号ＤＯＵＴを出力するデータ信号出力端子を備えている。
【００３２】
データ信号用増幅回路１２１は、データ信号用伝送線路１３０より入力された微小電位のデータ信号を増幅するようになっている。
【００３３】
クロック用増幅回路１２２は、クロック用伝送線路１４０より入力された微小電位のクロックを増幅して、クロックＣＫＩとして出力するようになっている。
【００３４】
受信用ＤＬＬ回路１２３は、クロックＣＫＩを入力とし、クロックＣＫＩをｍ／ｎ倍の周波数に逓倍したクロックＣＫＯを出力するようになっている。図２は、受信用ＤＬＬ回路１２３の構成例を示すブロック図である。
【００３５】
図２の例では、受信用ＤＬＬ回路１２３は、可変遅延回路１２３ａ、位相比較回路１２３ｂ、アップダウンカウンタ１２３ｃ、及び逓倍回路１２３ｄを具備している。
【００３６】
可変遅延回路１２３ａは、互いに位相が異なる２ｍ個の信号を出力するようになっている。具体的に、２ｍ個の信号はそれぞれ、クロックＣＫＩと同相のΦ１，ＣＫＩと位相差（３６０／２ｍ）×１［度］のΦ２，ＣＫＩと位相差（３６０／２ｍ）×２［度］のΦ３，．．．，位相差（３６０／２ｍ）×（２ｍ−１）［度］のΦ２ｍである。
【００３７】
位相比較回路１２３ｂは、クロックＣＫＩと可変遅延回路１２３ａの出力信号との位相差を比較するようになっている。
【００３８】
アップダウンカウンタ１２３ｃは、位相比較回路１２３ｂの比較結果に応じ、可変遅延回路１２３ａの出力信号の遅延時間を調整するようになっている。
【００３９】
逓倍回路１２３ｄは、可変遅延回路１２３ａが出力した２ｍ個の信号を基に、クロック用増幅回路１２２が出力したクロックのｍ／ｎ倍の周波数のクロックを出力する。
【００４０】
また、受信用フリップフロップ回路１２４は、受信用ＤＬＬ回路１２３が出力したクロックＣＫＯを制御信号とし、データ信号用増幅回路１２１が出力したデータ信号を保持するようになっている。
【００４１】
（半導体集積回路１００の動作）
送信回路１１０は、データ信号入力端子より外部データ信号ＤＩＮが入力され、クロック入力端子よりリファレンスクロックＣＫが入力される。
【００４２】
送信用フリップフロップ回路１１１は、リファレンスクロックＣＫ（制御信号）の立上がりエッジにて、外部データ信号ＤＩＮを取り込む。さらに、送信用フリップフロップ回路１１１は、次のリファレンスクロックＣＫの立上がりエッジまで、外部データ信号ＤＩＮの値を保持する。そして、データ信号用バッファ回路１１３は、送信用フリップフロップ回路１１１より出力されたデータ信号を、データ信号用伝送線路１３０に伝達する。
【００４３】
一方、分周回路１１２は、リファレンスクロックＣＫをｎ／ｍ倍の周波数に変換し、クロック用バッファ回路１１４に出力する。クロック用バッファ回路１１４は、分周回路１１２が出力したクロックをクロック用伝送線路１４０に伝達する。
【００４４】
データ信号用伝送線路１３０に伝達したデータ信号は、データ信号用伝送線路１３０に寄生する抵抗や容量やインダクタンス及びデータ信号の動作周波数に依存して電圧振幅を減衰し、受信回路１２０（詳しくはデータ信号用増幅回路１２１）に伝達する。同様に、クロック用伝送線路１４０に伝達したクロックは、クロック用伝送線路１４０に寄生する抵抗や容量やインダクタンス及びクロックの動作周波数に依存して電圧振幅を減衰し、受信回路１２０（詳しくはクロック用増幅回路１２２）に伝達する。
【００４５】
受信回路１２０に伝達したデータ信号は、データ信号用増幅回路１２１にてフル電圧振幅まで増幅され、受信用フリップフロップ回路１２４に伝達する。また、受信回路１２０に伝達したクロックは、クロック用増幅回路１２２にてフル電圧振幅まで増幅され、受信用ＤＬＬ回路１２３に伝達する。そして、受信用ＤＬＬ回路１２３に伝達したクロックは、受信用ＤＬＬ回路１２３にてｍ／ｎ倍の周波数に変換され、受信用フリップフロップ回路１２４の制御端子に出力される。受信用フリップフロップ回路１２４は、受信用ＤＬＬ回路１２３が出力したクロック（ＣＫＯ）に同期して、データ信号用増幅回路１２１が出力したデータ信号を保持し、出力データ信号ＤＯＵＴとして出力する。
【００４６】
以上のように、本実施形態によれば、クロック用伝送線路１４０を伝達するクロックの周波数が、リファレンスクロックＣＫの周波数のｎ／ｍ倍（ｍ，ｎは２以上の整数，ｍ＞ｎ）にされる。したがって、アイパターンの電圧振幅を確保することが可能になる。また、クロック用伝送線路１４０より伝送されたクロックが受信用ＤＬＬ回路１２３にてｍ／ｎ倍の周波数に変換される。したがって、リファレンスクロックＣＫの周波数のクロックを受信回路１２０に入力する必要がない。すなわち、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現することが可能になる。
【００４７】
《発明の実施形態２》
図３は、本発明の実施形態２に係る半導体集積回路２００の構成を示すブロック図である。半導体集積回路２００は、図３に示すように、受信回路１２０、データ信号用伝送線路１３０、クロック用伝送線路１４０、及び送信回路２１０を具備している。
【００４８】
送信回路２１０は、送信用フリップフロップ回路１１１、分周回路１１２、データ信号用バッファ回路１１３、クロック用バッファ回路１１４、送信用ＤＬＬ回路２１１、及びＶＣＯ回路２１２を具備している。
【００４９】
送信用ＤＬＬ回路２１１は、分周回路１１２より出力されたクロック（伝送用クロックＣＫＡＩ）を入力としている。そして、伝送用クロックＣＫＡＩを遅延させた信号を生成するとともに、その遅延量に応じた電圧の電源電圧ＶＤＤＡ及び接地電圧ＶＳＳＡを出力する。
【００５０】
図４は、送信用ＤＬＬ回路２１１、及びＶＣＯ回路２１２の構成例を示すブロック図である。
【００５１】
送信用ＤＬＬ回路２１１は、アップダウンカウンタ２１１ａ、位相比較回路２１１ｂ、及び可変遅延回路２１１ｃを具備している。
【００５２】
アップダウンカウンタ２１１ａは、可変遅延回路２１１ｃの出力信号の遅延時間を調整するようになっている。
【００５３】
位相比較回路２１１ｂは、伝送用クロックＣＫＡＩと可変遅延回路２１１ｃの出力信号との位相差を比較し、アップダウンカウンタ２１１ａを制御するようになっている。
【００５４】
可変遅延回路２１１ｃは、アップダウンカウンタ２１１ａの出力に応じて伝送用クロックＣＫＡＩを遅延させて位相比較回路２１１ｂに出力するとともに、遅延量に応じた電圧の電源電圧ＶＤＤＡ及び接地電圧ＶＳＳＡをＶＣＯ回路２１２に出力するようになっている。
【００５５】
ＶＣＯ回路２１２は、伝送用クロックＣＫＡＩ、電源電圧ＶＤＤＡ、及び接地電圧ＶＳＳＡを入力としている。そして、リファレンスクロックＣＫと同じ周波数の第１のクロックＣＫＯ１を送信用フリップフロップ回路１１１に制御信号として出力する。さらにＶＣＯ回路２１２は、リファレンスクロックＣＫのｎ／ｍ倍の周波数の第２のクロックＣＫＯ２をクロック用バッファ回路１１４に出力する。
【００５６】
ＶＣＯ回路２１２は、具体的には、図４に示すように、発振回路２１２ａと逓倍回路２１２ｂとを具備している。
【００５７】
発振回路２１２ａは、ＶＤＤＡ及びＶＳＳＡの電圧に応じた周波数の、互いに位相が異なる２ｍ個のクロックと、伝送用クロックＣＫＡＩと同相の第２のクロックＣＫＯ２を出力するようになっている。発振回路２１２ａが出力する２ｍ個のクロックは、伝送用クロックＣＫＡＩと同相のΦ１，伝送用クロックＣＫＡＩと位相差（３６０／２ｍ）×１［度］のΦ２，伝送用クロックＣＫＡＩと位相差（３６０／２ｍ）×２［度］のΦ３，．．．，位相差（３６０／２ｍ）×（２ｍ−１）［度］のΦ２ｍである。
【００５８】
逓倍回路２１２ｂは、発振回路２１２ａが出力した２ｍ個のクロックを用いて、伝送用クロックＣＫＡＩのｍ／ｎ倍の周波数（すなわちリファレンスクロックＣＫと同じ周波数）の第１のクロックＣＫＯ１を出力するようになっている。
【００５９】
（半導体集積回路２００の動作）
はじめに定常状態での動作を説明する。
【００６０】
送信回路２１０では、データ信号入力端子より外部データ信号ＤＩＮが入力され、クロック入力端子よりリファレンスクロックＣＫが入力される。
【００６１】
リファレンスクロックＣＫは、分周回路１１２に伝達され、分周回路１１２は、リファレンスクロックＣＫのｎ／ｍ倍の周波数の伝送用クロックＣＫＡＩをＶＣＯ回路２１２に出力する。ＶＣＯ回路２１２は、伝送用クロックＣＫＡＩをｍ／ｎ倍し、リファレンスクロックＣＫと同一周波数の第１のクロックＣＫＯ１を送信用フリップフロップ回路１１１に伝達する。さらにＶＣＯ回路２１２は、伝送用クロックＣＫＡＩと同一周波数の第２のクロックＣＫＯ２をクロック用バッファ回路１１４に出力する。そして、クロック用バッファ回路１１４は、第２のクロックＣＫＯ２をクロック用伝送線路１４０に伝達する。
【００６２】
送信用フリップフロップ回路１１１は、第１のクロックＣＫＯ１（制御信号）の立上がりエッジにて、外部データ信号ＤＩＮを取り込む。さらに、送信用フリップフロップ回路１１１は、第１のクロックＣＫＯ１の立上がりエッジまで、外部データ信号ＤＩＮの値を保持する。
【００６３】
送信用フリップフロップ回路１１１より出力されたデータ信号は、データ信号用バッファ回路１１３によって、データ信号用伝送線路１３０に伝達する。データ信号用伝送線路１３０に伝達したデータ信号は、データ信号用伝送線路１３０に寄生する抵抗や容量やインダクタンスおよびデータ信号の動作周波数に依存して電圧振幅を減衰し、受信回路１２０に伝達する。同様にクロック用伝送線路１４０に伝達したクロックは、クロック用伝送線路１４０に寄生する抵抗や容量やインダクタンスおよびクロックの動作周波数に依存して電圧振幅を減衰し、受信回路１２０に伝達する。
【００６４】
受信回路１２０に伝達したデータ信号は、データ信号用増幅回路１２１にてフル電圧振幅まで増幅され、受信用フリップフロップ回路１２４に伝達する。また、受信回路１２０に伝達したクロックは、クロック用増幅回路１２２にてフル電圧振幅まで増幅され、受信用ＤＬＬ回路１２３に伝達する。そして、受信用ＤＬＬ回路１２３に伝達したクロックは、受信用ＤＬＬ回路１２３にてｍ／ｎ倍の周波数に変換され、受信用フリップフロップ回路１２４の制御端子に出力される。
【００６５】
次にリファレンスクロックＣＫの周波数がｆ１［Ｈｚ］からｆ２［Ｈｚ］に変化した場合の動作を説明する。ただし、ｆ１＞ｆ２であるとする。
【００６６】
周波数がｆ１からｆ２に切替えられた場合、送信用ＤＬＬ回路２１１は、再びロックするように可変遅延回路２１１ｃの遅延を（ｆ２）／２となるように変化させる。可変遅延回路２１１ｃと発振回路２１２ａとはともに、電源電圧ＶＤＤＡと接地電圧ＶＳＳＡとを共通化している。そのため、発振回路２１２ａの周波数は、可変遅延回路２１１ｃの遅延変動に追従して変化する。この変化した周波数は、クロック用伝送線路１４０を通じて、受信回路１２０の受信用ＤＬＬ回路１２３に伝送される。ここで、受信用ＤＬＬ回路１２３内の可変遅延回路１２３ａの遅延変動と、送信用ＤＬＬ回路２１１内の可変遅延回路２１１ｃの遅延変動とは同一である。そのため、リファレンスクロックＣＫの周波数が変化しても、受信用ＤＬＬ回路１２３はロックしたまま追従する。
【００６７】
すなわち、半導体集積回路２００では、送信用フリップフロップ回路１１１と受信用フリップフロップ回路１２４のクロックの周波数を段階的に変化させて動作させることが可能となる。
【００６８】
以上のように、本実施形態によれば、リファレンスクロックＣＫの周波数の切替が発生した場合でも、ＤＬＬ回路の再ロックの待ち時間が発生しない。したがって、送信回路及び受信回路のフリップフロップ回路に入力するクロックの周波数を段階的に変化させて、高転送レートを確保することが可能となる。
【００６９】
なお、第２のクロックＣＫＯ２とΦ１とは同相の信号であるため、どちらか一方にて兼用してもよい。兼用する場合は、送信用ＤＬＬ回路２１１内の位相比較回路２１１ｂ、アップダウンカウンタ２１１ａ、及び可変遅延回路２１１ｃは、受信用ＤＬＬ回路１２３に使用される回路と同一の構成とする。さらに、可変遅延回路２１１ｃと、発振回路２１２ａにて遅延を作成する遅延回路を同一の構成とし、その電源電圧をＶＤＤＡ、接地電圧をＶＳＳＡに共通化する。
【００７０】
《発明の実施形態３》
図５は、本発明の実施形態３に係る半導体集積回路３００の構成を示すブロック図である。半導体集積回路３００は、送信回路１１０の構成が半導体集積回路１００（実施形態１）と異なっている。具体的には、本実施形態の送信回路１１０は、図５に示すように、データ信号用バッファ回路１１３の代わりに、データ信号用バッファ回路３１０を具備している。
【００７１】
データ信号用バッファ回路３１０は、与えられた制御信号（後述する制御信号ＣＮＴ）に応じ、送信用フリップフロップ回路１１１が出力したデータ信号（入力信号ＩＮＡと呼ぶ）、及び入力信号ＩＮＡの反転信号のうちの何れかを選択して、データ信号用伝送線路１３０に出力するようになっている。
【００７２】
図６は、データ信号用バッファ回路３１０の構成例を示すブロック図である。データ信号用バッファ回路３１０は、インバータ３１１、バッファ回路３１２、及びセレクタ回路３１３を具備している。
【００７３】
インバータ３１１は、入力信号ＩＮＡを反転してセレクタ回路３１３に出力する。
【００７４】
バッファ回路３１２は、セレクタ回路３１３の出力を増幅してデータ信号用伝送線路１３０に出力する。
【００７５】
セレクタ回路３１３は、入力信号ＩＮＡとインバータ３１１の出力（入力信号ＩＮＡの反転信号）とが入力されており、制御信号ＣＮＴに応じ、入力信号ＩＮＡとインバータ３１１の出力の何れかを選択して出力するようになっている。
【００７６】
制御信号ＣＮＴは、１サイクル中にＨ期間及びＬ期間を持つ制御信号である。セレクタ回路３１３は、この制御信号ＣＮＴによって、入力信号ＩＮＡの正転を出力する期間と反転を出力する期間を制御する。このように、１サイクル中に入力信号ＩＮＡの正転を出力する期間と反転を出力する期間を設けることにより、同一データが連続するようなシンボル間干渉の影響を低減することが可能となる。さらに、制御信号ＣＮＴのＨ期間及びＬ期間を制御することにより、さらにシンボル間干渉の影響を低減することが可能となる。
【００７７】
（半導体集積回路３００の動作）
送信回路１１０では、データ信号入力端子より外部データ信号ＤＩＮが入力され、クロック入力端子よりリファレンスクロックＣＫが入力される。送信用フリップフロップ回路１１１は、リファレンスクロックＣＫ（制御信号）の立上がりエッジにて、外部データ信号ＤＩＮを取り込む。さらに、送信用フリップフロップ回路１１１は、次のリファレンスクロックＣＫの立上がりエッジまで、外部データ信号ＤＩＮの値を保持する。そして、データ信号用バッファ回路３１０は、送信用フリップフロップ回路１１１より出力されたデータ信号をデータ信号用伝送線路１３０に伝達する。ただし、データ信号用バッファ回路３１０においては、制御信号ＣＮＴに応じて、１サイクル中に入力信号ＩＮＡの正転を出力する期間と反転を出力する期間を設ける。
【００７８】
一方、分周回路１１２は、リファレンスクロックＣＫをｎ／ｍ倍の周波数に変換し、クロック用バッファ回路１１４に出力する、クロック用バッファ回路１１４は、分周回路１１２が出力したクロックをクロック用伝送線路１４０に伝達する。
【００７９】
データ信号用伝送線路１３０に伝達したデータ信号は、データ信号用伝送線路１３０に寄生する抵抗や容量やインダクタンスおよびデータ信号の動作周波数に依存して電圧振幅を減衰し、受信回路１２０に伝達する。同様にクロック用伝送線路１４０に伝達したクロックは、クロック用伝送線路１４０に寄生する抵抗や容量やインダクタンスおよびクロックの動作周波数に依存して電圧振幅を減衰し、受信回路１２０に伝達する。
【００８０】
受信回路１２０に伝達したデータ信号は、データ信号用増幅回路１２１にてフル電圧振幅まで増幅され、受信用フリップフロップ回路１２４に伝達する。また、受信回路１２０に伝達したクロックは、クロック用増幅回路１２２にてフル電圧振幅まで増幅され、受信用ＤＬＬ回路１２３に伝達する。受信用ＤＬＬ回路１２３に伝達したクロックは、受信用ＤＬＬ回路１２３にてｍ／ｎ倍の周波数に変換され、受信用フリップフロップ回路１２４の制御端子に出力される。
【００８１】
以上のように、本実施形態によれば、クロック用伝送線路１４０を伝達するクロックの周波数が、リファレンスクロックＣＫの周波数のｎ／ｍ倍（ｍ，ｎは２以上の整数，ｍ＞ｎ）にされる。したがって、アイパターンの電圧振幅を確保することが可能になる。
【００８２】
また、クロック用伝送線路１４０より伝送されたクロックが受信用ＤＬＬ回路１２３にてｍ／ｎ倍の周波数に変換される。したがって、リファレンスクロックＣＫの周波数のクロックを受信回路１２０に入力する必要がない。
【００８３】
しかも、１サイクル中に入力信号ＩＮＡの正転を出力する期間と反転を出力する期間を設けたので、同一データが連続するようなシンボル間干渉の影響を低減することが可能となる。また、この制御信号ＣＮＴのＨ期間及びＬ期間を制御すれば、さらにシンボル間干渉の影響を低減することが可能となる。
【００８４】
《発明の実施形態４》
図７は、本発明の実施形態４に係る半導体集積回路４００の構成を示すブロック図である。半導体集積回路４００は、送信回路１１０の構成が半導体集積回路１００（実施形態１）と異なっている。具体的には、本実施形態の送信回路１１０は、図７に示すように、データ信号用バッファ回路１１３の代わりに、データ信号用バッファ回路４１０を具備している。
【００８５】
図８は、データ信号用バッファ回路４１０の構成例を示すブロック図である。データ信号用バッファ回路４１０は、フリップフロップ回路４１１、４１２、４１３、及びバッファ回路４１４、４１５、４１６を具備している。
【００８６】
フリップフロップ回路４１１は、送信用フリップフロップ回路１１１の出力（ここでは入力信号ＩＮＢと呼ぶ）を入力とする。フリップフロップ回路４１２は、フリップフロップ回路４１１の正転データ出力よりデータを入力する。フリップフロップ回路４１３は、フリップフロップ回路４１２の正転データ出力よりデータを入力する。そして、フリップフロップ回路４１１、フリップフロップ回路４１２、及びフリップフロップ回路４１３は、何れもリファレンスクロックＣＫを制御信号とし、入力されたデータ信号を保持する。
【００８７】
バッファ回路４１４、４１５、４１６は、３ＴＡＰのプリエンファシス回路を構成している。バッファ回路４１４は、フリップフロップ回路４１１の正転データ出力よりのデータを入力とする。バッファ回路４１５は、フリップフロップ回路４１２の反転データ出力よりデータを入力とする。バッファ回路４１６は、フリップフロップ回路４１３の反転データ出力よりデータを入力とする。また、バッファ回路４１４、バッファ回路４１５、バッファ回路４１６の出力は短絡されており、バッファ回路４１４の駆動能力は、バッファ回路４１５、バッファ回路４１６の駆動能力に比べ、大きいものとする。
【００８８】
（半導体集積回路４００の動作）
半導体集積回路４００においても半導体集積回路１００（実施形態１）と同様にして、送信回路１１０から受信回路１２０にデータ信号と、リファレンスクロックＣＫの周波数のｎ／ｍ倍の周波数のクロックとが、それぞれデータ信号用伝送線路１３０、クロック用伝送線路１４０を介して伝送される。したがって、半導体集積回路４００においても半導体集積回路１００と同様の効果を得ることが可能になる。
【００８９】
しかも、データ信号用バッファ回路４１０では、３ＴＡＰのプリエンファシス回路を用いているので、ポストカーソルのシンボル間干渉の影響を低減することが可能となる。
【００９０】
《発明の実施形態５》
実施形態５では、上記の半導体集積回路（実施形態１〜４の何れの半導体集積回路でもよい）の応用例を説明する。
【００９１】
（応用例１）
図９は、本発明に係る半導体集積回路を備えた通信装置の一例である携帯電話５０１の概観を示す図である。また、図１０は、携帯電話５０１の構成を示すブロック図である。
【００９２】
携帯電話５０１は、図１０に示すように、ベースバンドＬＳＩ５０２、アプリケーションＬＳＩ５０３、アンテナ５０４、高周波送受信インターフェース部５０５、外部入力インターフェース部５０６、機能部５０７、メモリ５０８、ＬＳＩ５０９、及びメモリ５１０を備えている。
【００９３】
ベースバンドＬＳＩ５０２は、この通信装置（携帯電話５０１）における基本的な構成要素の回路ブロックである。具体的にベースバンドＬＳＩ５０２は、送信回路５０２ａ、受信回路５０２ｂ、機能ブロック５０２ｃ、送信回路５０２ｄ、及び受信回路５０２ｅを備えている。送信回路５０２ａ及び送信回路５０２ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路５０２ｂ及び受信回路５０２ｅは、実施形態１〜４にて説明した受信回路である。つまり、このベースバンドＬＳＩ５０２は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、この送信回路５０２ａは、該ベースバンドＬＳＩ５０２の外部より信号を受信するようになっている。また、受信回路５０２ｂは、送信回路５０２ａよりデータを受信する。機能ブロック５０２ｃは、受信回路５０２ｂよりデータを受信する。送信回路５０２ｄは、機能ブロック５０２ｃよりデータを受信する。受信回路５０２ｅは、送信回路５０２ｄよりデータを受信する。
【００９４】
アプリケーションＬＳＩ５０３は、この通信装置におけるアプリケーション的な構成要素の回路ブロックを有する。具体的には、アプリケーションＬＳＩ５０３は、送信回路５０３ａ、受信回路５０３ｂ、機能ブロック５０３ｃ、送信回路５０３ｄ、及び受信回路５０３ｅを備えている。送信回路５０３ａ及び送信回路５０３ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路５０３ｂ及び受信回路５０３ｅは、実施形態１〜４にて説明した受信回路である。つまり、このアプリケーションＬＳＩ５０３は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路５０３ａは、該アプリケーションＬＳＩ５０３の外部より信号を受信する受信する。受信回路５０３ｂは、送信回路５０３ａよりデータを受信する。機能ブロック５０３ｃは、受信回路５０３ｂよりデータを受信する。送信回路５０３ｄは、機能ブロック５０３ｃよりデータを受信する。また、受信回路５０３ｅは、送信回路５０３ｄよりデータを受信する。
【００９５】
高周波送受信インターフェース部５０５は、ベースバンドＬＳＩ５０２が行う無線信号の送信及び受信を仲介する。また、外部入力インターフェース部５０６は、ベースバンドＬＳＩ５０２及びアプリケーションＬＳＩ５０３が行う有線信号の送信及び受信を仲介する。
【００９６】
また、機能部５０７は、マイク、スピーカ、キーボード、ディスプレイ、カメラ、メモリカードを備え、マイクを介した音声信号の入力、スピーカを介した音声信号の出力、キーボードを介したユーザからの種々の指示などの受け付け、ディスプレイへのデータの表示、カメラやメモリカード等とのデータ入出力等を行う。メモリ５０８、メモリ５１０は、それぞれ、ベースバンドＬＳＩ５０２、アプリケーションＬＳＩ５０３が使用するメモリである。また、ＬＳＩ５０９は、例えば、ベースバンドＬＳＩ５０２やアプリケーションＬＳＩ５０３の出力の処理等を行うＬＳＩである。
【００９７】
上記の構成により、この携帯電話５０１（通信装置）では、ベースバンドＬＳＩ５０２及びアプリケーションＬＳＩ５０３において、これらのＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【００９８】
なお、携帯電話５０１が備えている半導体集積回路であってベースバンドＬＳＩ５０２及びアプリケーションＬＳＩ５０３以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る半導体集積回路とすることによって、前記と同様の効果を得ることができる。
【００９９】
また、図１０に示した携帯電話５０１は、本発明と通信装置の関係を一例として示したものである。したがって、携帯電話５０１内の機能はこれに限ったものではなく、システム上問題が無ければ、機能の追加及び構成の変更を行ってもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１００】
また、本発明に係る半導体集積回路を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を、本発明によって高速に実行することが可能となる。
【０１０１】
（応用例２）
図１１は、本発明に係る半導体集積回路を備えた情報再生装置の一例である光ディスク装置７０１の概観を示す図である。また、図１２は、光ディスク装置７０１の構成を示すブロック図である。
【０１０２】
光ディスク装置７０１は、図１２に示すように、メディア信号処理ＬＳＩ７０２、誤り訂正・サーボ処理ＬＳＩ７０３、アンテナ７０４、チューナー部７０５、外部入力インターフェース部７０６、機能部７０７、メモリ７０８、ＬＳＩ７０９、光ピックアップ部７１０、記録媒体７１１、モーター部７１２、及びメモリ７１３を備えている。
【０１０３】
メディア信号処理ＬＳＩ７０２は、この光ディスク装置７０１におけるメディア信号の処理の基本的な構成要素の回路ブロックを有し、記録媒体７１１から読み取った信号を処理する。このメディア信号処理ＬＳＩ７０２は、本発明に係る半導体集積回路を有する半導体集積回路である。具体的には、このメディア信号処理ＬＳＩ７０２は、送信回路７０２ａ、受信回路７０２ｂ、機能ブロック７０２ｃ、送信回路７０２ｄ、受信回路７０２ｅを備えている。送信回路７０２ａ及び送信回路７０２ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路７０２ｂ及び受信回路７０２ｅは、実施形態１〜４にて説明した受信回路である。つまり、このメディア信号処理ＬＳＩ７０２は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路７０２ａは、該メディア信号処理ＬＳＩ７０２の外部より信号を受信する。受信回路７０２ｂは、送信回路７０２ａよりデータを受信する。機能ブロック７０２ｃは、受信回路７０２ｂよりデータを受信する。送信回路７０２ｄは、機能ブロック７０２ｃよりデータを受信する。また、受信回路７０２ｅは、送信回路７０２ｄよりデータを受信する。
【０１０４】
誤り訂正・サーボ処理ＬＳＩ７０３は、この光ディスク装置７０１における誤り訂正・サーボ処理を行う回路ブロックを有し、光ディスクから読み取った信号の誤り訂正や光ピックアップのサーボ制御を行う。この誤り訂正・サーボ処理ＬＳＩ７０３も本発明に係る半導体集積回路を有する半導体集積回路である。具体的には、この誤り訂正・サーボ処理ＬＳＩ７０３は、送信回路７０３ａ、受信回路７０３ｂ、機能ブロック７０３ｃ、送信回路７０３ｄ、受信回路７０３ｅを備えている。送信回路７０３ａ及び送信回路７０３ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路７０３ｂ及び受信回路７０３ｅは、実施形態１〜４にて説明した受信回路である。つまり、この誤り訂正・サーボ処理ＬＳＩ７０３は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路７０３ａは、該誤り訂正・サーボ処理ＬＳＩ７０３の外部より信号を受信する受信する。受信回路７０３ｂは、送信回路７０３ａよりデータを受信する。機能ブロック７０３ｃは、受信回路７０３ｂよりデータを受信する。送信回路７０３ｄは、機能ブロック７０３ｃよりデータを受信する。受信回路７０３ｅは、送信回路７０３ｄよりデータを受信する。
【０１０５】
チューナー部７０５は、アンテナ７０４を介して、例えばテレビ放送などを受信する。また、外部入力インターフェース部７０６は、機能部７０７とメディア信号処理ＬＳＩ７０２との間の通信、及び機能部７０７と誤り訂正・サーボ処理ＬＳＩ７０３との間の通信を仲介する。
【０１０６】
また、機能部７０７は、ビデオ入力部、ビデオ出力部、音声入力部、音声出力部、ディスプレイ、メモリカード、赤外線受光部、ボタンを備え、ビデオ信号や音声信号の入出力、ディスプレイへのデータの表示、メモリカードとのデータ入出力、赤外線受光部やボタンを介したユーザからの種々の指示や情報の受け付けを行う。メモリ７０８、メモリ７１３は、それぞれ、メディア信号処理ＬＳＩ７０２、誤り訂正・サーボ処理ＬＳＩ７０３が使用するメモリである。また、ＬＳＩ７０９は、例えば、メディア信号処理ＬＳＩ７０２や誤り訂正・サーボ処理ＬＳＩ７０３の出力の処理等を行うＬＳＩである。
【０１０７】
また、記録媒体７１１は、例えばＤＶＤ（Digital Versatile Disc）やＣＤ（Compact Disc）などの光学式の記録媒体である。モーター部７１２は、記録媒体７１１を回転駆動する。光ピックアップ部７１０は、記録媒体７１１に記録されている情報を読み取るようになっている。
【０１０８】
上記の構成により、この光ディスク装置７０１（情報再生装置）では、メディア信号処理ＬＳＩ７０２及び誤り訂正・サーボ処理ＬＳＩ７０３において、これらのＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【０１０９】
なお、図１２は、本発明と光ディスク装置の関係を一例として示したものである。したがって、光ディスク装置７０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成の変更を行ってもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１１０】
また、本発明に係る半導体集積回路を備えた情報再生装置は、光ディスク装置に限定されるべきではない。これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を、本発明によって高速に実行することが可能となる。
【０１１１】
（応用例３）
図１３は、本発明に係る半導体集積回路を備えた画像表示装置の一例であるテレビジョン受像機９０１の概観を示す図である。また、図１４は、テレビジョン受像機９０１の構成を示すブロック図である。
【０１１２】
テレビジョン受像機９０１は、図１４に示すように、画像・音声処理ＬＳＩ９０２、ディスプレイ・音源制御ＬＳＩ９０３、衛星アンテナ９０４ａ、地上波アンテナ９０４ｂ、ケーブル９０４ｃ、ネットワークインターフェース部９０５、外部入力インターフェース部９０６、機能部９０７、メモリ９０８、ＬＳＩ９０９、及びメモリ９１０を備えている。
【０１１３】
画像・音声処理ＬＳＩ９０２は、画像・音声の処理を行う構成要素の回路ブロックを有し、画像信号や音声信号を処理する。具体的には、画像・音声処理ＬＳＩ９０２は、送信回路９０２ａ、受信回路９０２ｂ、機能ブロック９０２ｃ、送信回路９０２ｄ、及び受信回路９０２ｅを備えている。送信回路９０２ａ及び送信回路９０２ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路９０２ｂ及び受信回路９０２ｅは、実施形態１〜４にて説明した受信回路である。そして、送信回路９０２ａは、該画像・音声処理ＬＳＩ９０２の外部より信号を受信する。受信回路９０２ｂは、送信回路９０２ａよりデータを受信する。機能ブロック９０２ｃは、受信回路９０２ｂよりデータを受信する。送信回路９０２ｄは、機能ブロック９０２ｃよりデータを受信する。受信回路９０２ｅは、送信回路９０２ｄよりデータを受信する。
【０１１４】
ディスプレイ・音源制御ＬＳＩ９０３は、ディスプレイや音源の制御を行う構成要素の回路ブロックを有し、表示画面やスピーカなどのデバイスを制御する。具体的には、ディスプレイ・音源制御ＬＳＩ９０３は、送信回路９０３ａ、受信回路９０３ｂ、機能ブロック９０３ｃ、送信回路９０３ｄ、及び受信回路９０３ｅを備えている。送信回路９０３ａ及び送信回路９０３ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路９０３ｂ及び受信回路９０３ｅは、実施形態１〜４にて説明した受信回路である。つまり、このディスプレイ・音源制御ＬＳＩ９０３は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路９０３ａは、該ディスプレイ・音源制御ＬＳＩ９０３の外部より信号を受信する。受信回路９０３ｂは、送信回路９０３ａよりデータを受信する。機能ブロック９０３ｃは、受信回路９０３ｂよりデータを受信する。送信回路９０３ｄは、機能ブロック９０３ｃよりデータを受信する。また、受信回路９０３ｅは、送信回路９０３ｄよりデータを受信する。
【０１１５】
ネットワークインターフェース部９０５は、衛星アンテナ９０４ａ、地上波アンテナ９０４ｂ、或いはケーブル９０４ｃを介して入力された画像信号や音声信号を画像・音声処理ＬＳＩ９０２に出力する。また、外部入力インターフェース部９０６は、機能部９０７と画像・音声処理ＬＳＩ９０２との間の通信、及び機能部９０７とディスプレイ・音源制御ＬＳＩ９０３との間の通信を仲介する。
【０１１６】
また、機能部９０７は、ビデオ入力部、ビデオ出力部、音声入力部、音声出力部、ディスプレイ、メモリカード、赤外線受光部、ボタン、スピーカを備え、ビデオ信号や音声信号の入出力、ディスプレイへのデータの表示、メモリカードとのデータ入出力、赤外線受光部やボタンを介したユーザからの種々の指示や情報の受け付け、スピーカを介した音声信号の再生を行う。また、メモリ９０８及びメモリ９１０それぞれ、画像・音声処理ＬＳＩ９０２、ディスプレイ・音源制御ＬＳＩ９０３が使用するメモリである。また、ＬＳＩ９０９は、例えば、画像・音声処理ＬＳＩ９０２やディスプレイ・音源制御ＬＳＩ９０３の出力の処理等を行うＬＳＩである。
【０１１７】
上記の構成により、このテレビジョン受像機９０１（画像表示装置）では、画像・音声処理ＬＳＩ９０２及びディスプレイ・音源制御ＬＳＩ９０３において、これらのＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【０１１８】
なお、図１４は、本発明と情報再生装置の関係を一例として示したものである。したがって、テレビジョン受像機９０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成の変更を行ってもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１１９】
また、本発明に係る半導体集積回路を備えた画像表示装置は、テレビジョン受像機に限定されるべきではない。これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、情報の伝送方法の別を問わず、あらゆる画像表示装置について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を、本発明によって高速に実行することが可能となる。
【０１２０】
（応用例４）
図１５は、本発明に係る半導体集積回路を備えた電子装置の一例であるデジタルカメラ１１０１の概観を示す。また、図１６は、デジタルカメラ１１０１の構成を示すブロック図である。
【０１２１】
デジタルカメラ１１０１は、図１６に示すように、信号処理ＬＳＩ１１０２、ＣＣＤ１１０４、ＣＣＤインターフェース部１１０５、外部入力インターフェース部１１０６、機能部１１０７、メモリ１１０８、ＬＳＩ１１０９、及びメモリカード１１１０を備えている。
【０１２２】
信号処理ＬＳＩ１１０２は、本発明に係る半導体集積回路を有する半導体集積回路である。具体的には、信号処理ＬＳＩ１１０２は、送信回路１１０２ａ、受信回路１１０２ｂ、機能ブロック１１０２ｃ、送信回路１１０２ｄ、及び受信回路１１０２ｅを備えている。送信回路１１０２ａ及び送信回路１１０２ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路１１０２ｂ及び受信回路１１０２ｅは、実施形態１〜４にて説明した受信回路である。そして、送信回路１１０２ａは、該信号処理ＬＳＩ１１０２のＬＳＩ外部より信号を受信する受信する。受信回路１１０２ｂは、送信回路１１０２ａよりデータを受信する。機能ブロック１１０２ｃは、受信回路１１０２ｂよりデータを受信する。送信回路１１０２ｄは、機能ブロック１１０２ｃよりデータを受信する。また、受信回路１１０２ｅは、送信回路１１０２ｄよりデータを受信する。
【０１２３】
ＣＣＤ１１０４（ＣＣＤ：Charge Coupled Devices）は、レンズ（図示せず）によって結像された被写体を画像信号として出力する。なお、このＣＣＤ１１０４の代わりに、他の種類の撮像素子を採用してもよい。ＣＣＤインターフェース部１１０５は、ＣＣＤ１１０４と信号処理ＬＳＩ１１０２との間の信号のやり取りの仲介を行う。また、外部入力インターフェース部１１０６は、機能部１１０７と信号処理ＬＳＩ１１０２との間の通信を仲介する。
【０１２４】
また、機能部１１０７は、ビデオ入力部、ビデオ出力部、音声入力部、音声出力部、ディスプレイ、赤外線受光部、ボタンを備え、ビデオ信号や音声信号の入出力、ディスプレイへのデータの表示、赤外線受光部やボタンを介したユーザからの種々の指示や情報の受け付けを行う。メモリ１１０８は、信号処理ＬＳＩ１１０２が使用するメモリである。ＬＳＩ１１０９は、例えば、信号処理ＬＳＩ１１０２の出力の処理等を行うＬＳＩである。メモリカード１１１０は、取り外しが可能な記録媒体である、例えば音声信号や撮像した画像信号等を記憶する。
【０１２５】
上記の構成により、このデジタルカメラ１１０１（電子装置）では、信号処理ＬＳＩ１１０２において、これらのＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【０１２６】
なお、図１６は、本発明と電子装置の関係を一例として示したものである。したがって、デジタルカメラ１１０１内の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成の変更を行ってもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１２７】
また、本発明に係る半導体集積回路を備えた電子装置は、デジタルカメラに限定されるべきではない。これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【０１２８】
（応用例５）
図１７は、移動体装置の一例である自動車１３０１の概観を示す図である。この自動車１３０１は、電子制御装置１３０２、及びナビゲーション装置１３０４を備えている。電子制御装置１３０２及びナビゲーション装置１３０４は、それぞれ、本発明の半導体集積回路を備えたエンジン・トランスミッション制御ＬＳＩ１３０３、ナビゲーション用ＬＳＩ１３０５を備えている。また、図１８は、電子制御装置１３０２及びナビゲーション装置１３０４の構成を示すブロック図である。
【０１２９】
電子制御装置１３０２は、図１８に示すように、エンジン・トランスミッション制御ＬＳＩ１３０３、アクセル部センサ１３０６ａ、ブレーキ部センサ１３０６ｂ、ギア部センサ１３０６ｃ、インターフェース部１３０７、メモリ１３１０及び、ＬＳＩ１３１１を備え、自動車１３０１のエンジン１３１２及びトランスミッション１３１３の制御を行う。
【０１３０】
エンジン・トランスミッション制御ＬＳＩ１３０３は、この装置におけるエンジン・トランスミッション制御を行う構成要素の回路ブロックを有している。具体的には、このエンジン・トランスミッション制御ＬＳＩ１３０３は、送信回路１３０３ａ、受信回路１３０３ｂ、機能ブロック１３０３ｃ、送信回路１３０３ｄ、及び受信回路１３０３ｅを備えている。送信回路１３０３ａ及び送信回路１３０３ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路１３０３ｂ及び受信回路１３０３ｅは、実施形態１〜４にて説明した受信回路である。つまり、このベースバンドＬＳＩ５０２は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路１３０３ａは、該エンジン・トランスミッション制御ＬＳＩ１３０３の外部より信号を受信する。受信回路１３０３ｂは、送信回路１３０３ａよりデータを受信する。機能ブロック１３０３ｃは、受信回路１３０３ｂよりデータを受信する。送信回路１３０３ｄは、機能ブロック１３０３ｃよりデータを受信する。また、受信回路１３０３ｅは、送信回路１３０３ｄよりデータを受信する。
【０１３１】
インターフェース部１３０７は、エンジン・トランスミッション制御ＬＳＩ１３０３と、それぞれ、アクセル部センサ１３０６ａ、ブレーキ部センサ１３０６ｂ、及びギア部センサ１３０６ｃとのデータの入出力を仲介する。また、メモリ１３１０は、エンジン・トランスミッション制御ＬＳＩ１３０３が使用するメモリである。ＬＳＩ１３１１は、例えば、エンジン・トランスミッション制御ＬＳＩ１３０３の出力の処理等を行うＬＳＩである。
【０１３２】
一方、ナビゲーション装置１３０４は、図１８に示すように、ナビゲーション用ＬＳＩ１３０５、ナビゲーションインターフェース部１３０８、機能部１３０９、メモリ１３１４、及びＬＳＩ１３１５を備えている。
【０１３３】
ナビゲーション用ＬＳＩ１３０５は、この装置におけるナビゲーション処理を行う回路ブロックを有している。具体的には、このナビゲーション用ＬＳＩ１３０５は、送信回路１３０５ａ、受信回路１３０５ｂ、機能ブロック１３０５ｃ、送信回路１３０５ｄ、及び受信回路１３０５ｅを備えている。送信回路１３０５ａ及び送信回路１３０５ｄは、実施形態１〜４にて説明した送信回路である。また、受信回路１３０５ｂ及び受信回路１３０５ｅは、実施形態１〜４にて説明した受信回路である。つまり、このナビゲーション用ＬＳＩ１３０５は、本発明に係る半導体集積回路を有する半導体集積回路である。そして、送信回路１３０５ａは、該ナビゲーション用ＬＳＩ１３０５の外部より信号を受信する。受信回路１３０５ｂは、送信回路１３０５ａよりデータを受信する。機能ブロック１３０５ｃは、受信回路１３０５ｂよりデータを受信する。送信回路１３０５ｄは、機能ブロック１３０５ｃよりデータを受信する。受信回路１３０５ｅは、送信回路１３０５ｄよりデータを受信する。
【０１３４】
ナビゲーションインターフェース部１３０８は、機能部１３０９とナビゲーション用ＬＳＩ１３０５との間の信号のやり取りの仲介を行う。また、機能部１３０９は、ＴＶアンテナ、ラジオアンテナ、ＧＰＳアンテナ、ディスプレイ、メモリカード、赤外線受光部、ボタン、音声出力部、サイドブレーキ部センサを備え、テレビ放送、ラジオ放送、ＧＰＳ信号（ＧＰＳ：Global Positioning System）の受信、ディスプレイへのデータの表示、メモリカードとのデータ入出力、赤外線受光部やボタンを介したユーザからの種々の指示や情報の受け付け、音声信号の出力、サイドブレーキの状態の検知などを行う。また、メモリ１３１４は、ナビゲーション用ＬＳＩ１３０５が使用するメモリである。ＬＳＩ１３１５は、例えば、ナビゲーション用ＬＳＩ１３０５の出力の処理等を行うＬＳＩである。
【０１３５】
上記の構成により、エンジン・トランスミッション制御ＬＳＩ１３０３及びナビゲーション用ＬＳＩ１３０５では、これらのＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行することが可能となる。
【０１３６】
なお、図１８は、本発明と電子制御装置及びその電子制御装置を備えた移動体装置の関係を一例として示したものである。自動車１３０１、電子制御装置１３０２、及びナビゲーション装置１３０４の機能はこれに限ったものではなく、システム上問題が無ければ機能の追加及び構成の変更を行ってもよい。また、各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。
【０１３７】
また、本発明に係る半導体集積回路を備えた電子制御装置は、前記のエンジンやトランスミッションを制御するものに限定されるべきではない。これ以外にも、例えば、モーター制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、そのような電子制御装置について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行する効果を、本発明によって得ることができる。
【０１３８】
また、本発明に係る半導体集積回路を備えた移動体装置は、自動車に限定されるべきではない。これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモーターなどを制御する電子制御装置を備えたもの全般を含むものである。そして、そのような移動体装置について、ＬＳＩ外部と内部の機能ブロックとの通信、及びそれぞれのＬＳＩ内における機能ブロック間の通信を高速に実行する効果を、本発明によって得ることができる。
【０１３９】
《発明の実施形態６》
図１９は、本発明の実施形態６に係る半導体集積回路５０００の構成を示すブロック図である。半導体集積回路５０００は、図１９に示すように、送信回路１１０、２つの受信回路１２０、データ信号用伝送線路１３０、及びクロック用伝送線路１４０を備えている。つまり、本実施形態に係る半導体集積回路５０００は、本発明の実施形態１に係る半導体集積回路１００の構成において、２個の受信回路を具備する構成となる。なお、図１９や以下の説明では、２つある受信回路１２０を区別するため、受信回路１２０-１，１２０-２のように枝番を付記してある。
【０１４０】
本実施形態においても、送信回路１１０に入力される外部データ信号ＤＩＮは、送信回路１１０以外の回路などから送信された信号を意味している。すなわち、外部データ信号ＤＩＮは、半導体集積回路５０００の外部から送信された信号である場合もあれば、半導体集積回路５０００内部の送信回路１１０以外の回路から送信された信号である場合もある。
【０１４１】
また、本実施形態の受信回路１２０-１，１２０-２は、データ信号用伝送線路１３０及びクロック用伝送線路１４０を介して送信回路１１０と接続され、それぞれ、送信回路１１０が伝送した外部データ信号ＤＩＮを受信し、出力データ信号を出力する。ここで、受信回路１２０-１が出力する出力データ信号を出力データ信号ＤＯＵＴＡと呼び、受信回路１２０-２が出力する出力データ信号を出力データ信号ＤＯＵＴＢと呼ぶことにする。
【０１４２】
このように構成することにより、１つの送信回路より物理的に離れた複数の受信回路にデータを送信することが可能となる。さらに、配線領域や送信回路の領域を共有化できるため、チップ面積を削減することが可能となる。
【０１４３】
なお、本実施形態では、受信回路を２個にて説明したが、受信回路がそれ以上の個数となった場合でも同様な効果を得られる。
【０１４４】
《発明の実施形態７》
図２０は、本発明の実施形態７に係る半導体集積回路５１００の構成を示すブロック図である。半導体集積回路５１００は、図２０に示すように、２つの送信回路１１０、受信回路１２０、データ信号用伝送線路１３０、及びクロック用伝送線路１４０を備えている。詳しくは、本実施形態に係る半導体集積回路５１００は、本発明の実施形態１に係る半導体集積回路１００の構成において、送信回路１１０を２つにし、且つ各送信回路１１０の一部に変更を加えたのである。なお、図２０や以下の説明では、２個の送信回路１１０を区別するため、送信回路１１０-１，１１０-２のように枝番を付してある。
【０１４５】
それぞれの送信回路１１０は、データ信号用バッファ回路１１３に変更が加えられている。具体的には、これらのデータ信号用バッファ回路１１３には、トライステートバッファ機能が追加され、入力された制御信号に応じて、出力のオンオフが制御される。ここで、送信回路１１０-１，１１０-２に、それぞれ入力される制御信号を、それぞれ制御信号ＥＮＡ、制御信号ＥＮＢと呼ぶことにする。また、送信回路１１０-１，１１０-２にそれぞれ入力されるクロック信号を、それぞれクロック信号ＣＫＡ、クロック信号ＣＫＢと呼ぶことにする。
【０１４６】
また、本実施形態においても、それぞれの送信回路１１０に入力される外部データ信号は、送信回路１１０以外の回路などから送信された信号を意味している。すなわち、外部データ信号は、半導体集積回路５０００の外部から送信された信号である場合もあれば、半導体集積回路５０００内部の送信回路１１０以外の回路から送信された信号である場合もある。ここで、送信回路１１０-１，１１０-２に、それぞれ入力される外部データ信号を、それぞれ外部データ信号ＤＩＮＡ、外部データ信号ＤＩＮＢと呼ぶことにする。
【０１４７】
受信回路１２０は、データ信号用伝送線路１３０及びクロック用伝送線路１４０を介して送信回路１１０-１，１１０-２と接続されている。そして、受信回路１２０は、送信回路１１０-１が伝送した外部データ信号ＤＩＮＡ、もしくは送信回路１１０-２が伝送した外部データ信号ＤＩＮＢを受信し、出力データ信号ＤＯＵＴとして出力する。
【０１４８】
受信回路１２０が送信回路１１０-１のデータを受信するか、送信回路１１０-２のデータを受信するかは、送信回路１１０-１のデータ信号用バッファ回路１１３に入力する制御信号ＥＮＡ、及び送信回路１１０-２に入力する制御信号ＥＮＢにて制御される。
【０１４９】
これらの制御信号ＥＮＡ及び制御信号ＥＮＢは、どちらか一方がＯＮする構成となっており、バスの衝突は起こらない。制御信号ＥＮＡ及び制御信号ＥＮＢのいずれをＯＮにするかの調停方法については、固定的した優先度を有する場合や、ラウンドロビン方式による優先度の決定や、動的な優先度の決定等、さまざまな方法が考えられる。さらに、制御信号ＥＮＡ及び制御信号ＥＮＢのいずれをＯＮにするかの調停方法については、クロック信号ＣＫＡ及びクロック信号ＣＫＢの信号状態より作成する方法であってもよい。
【０１５０】
このように構成することにより、物理的に離れた複数の送信回路より１つの受信回路にデータを送信することが可能となる。さらに、配線領域や送信回路の領域を共有化できるため、チップ面積を削減することが可能となる。
【０１５１】
なお、本発明の実施形態７では、送信回路を２個にて説明したが、送信回路がそれ以上の個数となった場合でも同様な効果を得られる。
【０１５２】
《発明の実施形態８》
図２１は、本発明の実施形態８に係る半導体集積回路５２００の構成を示すブロック図である。この半導体集積回路５２００は、実施形態７の半導体集積回路５１００に対して、さらに受信回路１２０を１つ追加したものである。すなわち、半導体集積回路５２００は、図２１に示すように、それぞれ２つの送信回路１１０及び受信回路１２０を備え、これらがデータ信号用伝送線路１３０、及びクロック用伝送線路１４０を介して接続されている。なお、本実施形態においても、複数ある構成要素については枝番を付記して識別する。また、受信回路１２０-１，１２０-２が、それぞれ出力する出力データ信号を、それぞれ出力データ信号ＤＯＵＴＡ、出力データ信号ＤＯＵＴＢと呼ぶことにする。
【０１５３】
この構成により、受信回路１２０-１，１２０-２は、それぞれ、制御信号ＥＮＡ、制御信号ＥＮＢに応じて、送信回路１１０-１及び送信回路１１０-２の何れか一方が伝送した外部データ信号を受信する。すなわち、本実施形態によれば、物理的に離れた複数の送信回路より物理的に離れた複数の受信回路にデータを送信することが可能となる。さらに、配線領域や送信回路の領域を共有化できるため、チップ面積を削減することが可能となる。
【０１５４】
なお、本実施形態では、受信回路及び送信回路を２個にて説明したが、受信回路及び送信回路がそれ以上の個数となった場合でも同様な効果を得られる。
【０１５５】
《その他の実施形態》
なお、上記の各実施形態では、データ信号用伝送線路１３０とクロック用伝送線路１４０とは、並走させるのが望ましい。並走させることにより、遅延時間をほぼ同一にすることが可能となり、その結果、受信用フリップフロップ回路にて同期したデータをラッチすることが容易となる。
【０１５６】
また、上記の各実施形態では、増幅回路を単独にて構成する例を記載しているが、センスアンプ型フリップフロップのようにフリップフロップ回路の一部として構成してもよい。
【０１５７】
また、上記の各実施形態では、フリップフロップの立上がりエッジにて値が更新される例を説明したが、立ち下がりエッジにて値が更新されるフリップフロップや立上がりエッジと立ち下がりエッジの両エッジにて値が更新されるフリップフロップにて構成してもよい。
【０１５８】
また、実施形態４では、３ＴＡＰのプリエンファシス回路の例を記述したが、ＴＡＰ数は伝送速度に応じて増減させることが可能である。
【産業上の利用可能性】
【０１５９】
本発明に係る半導体集積回路は、従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現することが可能になるという効果を有し、微細プロセスが採用されたＬＳＩ内の、送信側のコアから受信側のコアに、高転送レートでデータ信号を伝送する半導体集積回路等として有用である。
【図面の簡単な説明】
【０１６０】
【図１】実施形態１に係る半導体集積回路１００の構成を示すブロック図である。
【図２】受信用ＤＬＬ回路１２３の構成例を示すブロック図である。
【図３】実施形態２に係る半導体集積回路２００の構成を示すブロック図である。
【図４】送信用ＤＬＬ回路２１１及びＶＣＯ回路２１２の構成例を示すブロック図である。
【図５】実施形態３に係る半導体集積回路３００の構成を示すブロック図である。
【図６】データ信号用バッファ回路３１０の構成例を示すブロック図である。
【図７】実施形態４に係る半導体集積回路４００の構成を示すブロック図である。
【図８】データ信号用バッファ回路４１０の構成例を示すブロック図である。
【図９】本発明に係る半導体集積回路を備えた通信装置の一例である携帯電話５０１の概観を示す図である。
【図１０】携帯電話５０１の構成を示すブロック図である。
【図１１】本発明に係る半導体集積回路を備えた情報再生装置の一例である光ディスク装置７０１の概観を示す図である。
【図１２】光ディスク装置７０１の構成を示すブロック図である。
【図１３】本発明に係る半導体集積回路を備えた画像表示装置の一例であるテレビジョン受像機９０１の概観を示す図である。
【図１４】テレビジョン受像機９０１の構成を示すブロック図である。
【図１５】本発明に係る半導体集積回路を備えた電子装置の一例であるデジタルカメラ１１０１の概観を示す。
【図１６】デジタルカメラ１１０１の構成を示すブロック図である。
【図１７】移動体装置の一例である自動車１３０１の概観を示す図である。
【図１８】電子制御装置１３０２及びナビゲーション装置１３０４の構成を示すブロック図である。
【図１９】実施形態６に係る半導体集積回路５０００の構成を示すブロック図である。
【図２０】実施形態７に係る半導体集積回路５１００の構成を示すブロック図である。
【図２１】実施形態８に係る半導体集積回路５２００の構成を示すブロック図である。
【符号の説明】
【０１６１】
１００，２００，３００，４００      半導体集積回路
１１０      送信回路
１１１      送信用フリップフロップ回路
１１２      分周回路
１１３      データ信号用バッファ回路
１１４      クロック用バッファ回路
１２０      受信回路
１２１      データ信号用増幅回路
１２２      クロック用増幅回路
１２３      受信用ＤＬＬ回路
１２３ａ    可変遅延回路
１２３ｂ    位相比較回路
１２３ｃ    アップダウンカウンタ
１２３ｄ    逓倍回路
１２４      受信用フリップフロップ回路
１３０      データ信号用伝送線路
１４０      クロック用伝送線路
２１１      送信用ＤＬＬ回路
２１２      ＶＣＯ回路
５０１      携帯電話（通信装置）
５０５      高周波送受信インターフェース部
５０６      外部入力インターフェース部
７０１      光ディスク装置（情報再生装置）
７０５      チューナー部
７０６      外部入力インターフェース部
９０１      テレビジョン受像機（画像表示装置）
９０５      ネットワークインターフェース部
９０６      外部入力インターフェース部
１１０１      デジタルカメラ（電子装置）
１１０５      ＣＣＤインターフェース部
１１０６      外部入力インターフェース部
１３０２      電子制御装置
１３０８      ナビゲーションインターフェース部
【図１】
2009105877.tif 000003
【図２】
2009105877.tif 000004
【図３】
2009105877.tif 000005
【図４】
2009105877.tif 000006
【図５】
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【図６】
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【図７】
2009105877.tif 000009
【図８】
2009105877.tif 000010
【図９】
2009105877.tif 000011
【図１０】
2009105877.tif 000012
【図１１】
2009105877.tif 000013
【図１２】
2009105877.tif 000014
【図１３】
2009105877.tif 000015
【図１４】
2009105877.tif 000016
【図１５】
2009105877.tif 000017
【図１６】
2009105877.tif 000018
【図１７】
2009105877.tif 000019
【図１８】
2009105877.tif 000020
【図１９】
2009105877.tif 000021
【図２０】
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【図２１】
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