(57)【要約】【課題】コンデンサ等の素子を外付けしたり、クロック供給を停止させることなく、耐ノイズ性を向上させることができる半導体集積回路を提供する。【解決手段】半導体集積回路１は、外部電源＋Ｂに基づいて、ノイズ耐性が高く安定した基準電圧Ｖ１を出力可能に構成されるＢＧＲ回路１７を備え、電圧変動抑制手段４７は、基準電圧Ｖ１に対する内部電源電圧Ｖ２（ＶＤＤ），Ｖ３の変動状態を監視し、その変動が許容範囲を超えた場合は内部電源Ｖ２，Ｖ３を生成する電源回路４の回路定数を変更して変動を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部より供給される電源に基づいて、所定電圧の内部電源を生成出力する電源回路と、
前記外部電源に基づいて、ノイズ耐性が高く安定した基準電圧を出力可能に構成される基準電圧回路と、
前記基準電圧に対する前記内部電源電圧の変動状態を監視し、前記変動が許容範囲を超えた場合は、前記電源回路の回路定数を変更して前記変動を抑制する電圧変動抑制手段とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記基準電圧回路は、比較的耐圧が低いプロセスで形成される低耐圧チップ上に構成され、
前記電源回路は、比較的耐圧が高いプロセスで形成される高耐圧チップ上に構成されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源回路は、オペアンプを備えて構成され、
前記オペアンプは、信号の入力経路に配置される抵抗素子と、この抵抗素子に並列接続されるスイッチとを備え、
前記スイッチは、初期状態でＯＮに設定されており、
前記電圧変動抑制手段は、前記変動が許容範囲を超えた場合は、前記スイッチをＯＦＦにすることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記電源回路は、オペアンプを備えて構成され、
前記オペアンプは、バイアス電流の入力経路に配置される抵抗素子と、この抵抗素子に並列接続されるスイッチとを備え、
前記スイッチは、初期状態でＯＮに設定されており、
前記電圧変動抑制手段は、前記変動が許容範囲を超えた場合は、前記スイッチをＯＦＦにすることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。
【請求項５】
前記電源回路は、オペアンプを備えて構成され、
前記オペアンプは、信号の出力経路とグランドとの間に配置されるスイッチとコンデンサとの直列回路を備え、
前記スイッチは、初期状態でＯＦＦに設定されており、
前記電圧変動抑制手段は、前記変動が許容範囲を超えた場合は、前記スイッチをＯＮにすることを特徴とする請求項１乃至４の何れかに記載の半導体集積回路。
【請求項６】
前記電圧変動抑制手段は、
奇数個の論理反転回路をリング状に接続して構成され、前記論理反転回路に供給される電源電圧と前記接続段数とに応じた周波数信号を発振出力するリングオシレータを複数備え、
前記複数の内の１つである第１リングオシレータには、前記基準電圧が電源として供給され、
前記複数の内の他の１つである第２リングオシレータには、前記内部電源が供給されており、
前記第１リングオシレータの発振出力に基づいて設定される基準周期をベースとして、前記第２リングオシレータの発振出力周期の変動を監視することを特徴とする請求項１乃至５の何れかに記載の半導体集積回路。
【請求項７】
前記電源回路は、基準電圧を出力するバンドギャップリファレンス（ＢＧＲ）回路を備えて構成され、
前記ＢＧＲ回路は、前記基準電圧の出力経路とグランドとの間に配置されるスイッチとコンデンサとの直列回路を備え、
前記スイッチは、初期状態でＯＦＦに設定されており、
前記電圧変動抑制手段は、内部電源としての前記基準電圧の変動が許容範囲を超えた場合は、前記スイッチをＯＮにすることを特徴とする請求項１乃至６の何れかに記載の半導体集積回路。
【請求項８】
前記電圧変動抑制手段は、
奇数個の論理反転回路をリング状に接続して構成され、前記論理反転回路に供給される電源電圧と前記接続段数とに応じた周波数信号を発振出力するリングオシレータを複数備え、
前記複数の内の１つである第１リングオシレータには、前記基準電圧回路より出力される基準電圧が電源として供給され、
前記複数の内の他の１つである第２リングオシレータには、前記ＢＧＲ回路より出力される基準電圧が供給されており、
前記第１リングオシレータの発振出力に基づいて設定される基準周期をベースとして、前記第２リングオシレータの発振出力周期の変動を監視することを特徴とする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部より供給される電源に基づいて、所定電圧の内部電源を生成出力する電源回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
例えば車両に搭載されるＩＣ（半導体集積回路）については、耐ノイズ性の要求は極めて高く、組み立て工程内での静電気対策や、車室内で乗員が使用する携帯電話機やオーディオ機器等，その他無線等の外来電波によるノイズ対策など、年々要求仕様が高まりつつある。
【０００３】
ＩＣに印加されるノイズの侵入経路は、実装基板の配線などにも依存するため様々であり、一般的には、ＩＣの電気的特性に影響を与えないように、電源端子にデカップリング（バイパス）コンデンサを接続したり、入力端子にノイズフィルタを接続することが行われている。しかしながら、ＩＣパッケージの小型化が進んで外部端子間のピッチが狭くなったり、配線アートワーク上の制限などにより、コンデンサの搭載位置がＩＣに対して離れざるを得ない場合がある。加えて、低コスト化の要請によりノイズ対策用コンデンサの搭載数自体が制限されることもあり、ＩＣのノイズ対策が不十分となるケースがある。
【０００４】
更に、ＩＣの仕様として動作待機時の暗電流を低減したいという要請もあり、その要請に対応するため回路インピーダンスを高めると、よりノイズの影響を受け易くなってしまう。
ＩＣの耐ノイズ性を向上させる技術の１つとして、特許文献１に開示されているように、ノイズが印加されたことが検知されるとクロックの供給を停止させて誤動作を防止する構成が開示されている。
【特許文献１】特開２０００−１７２６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、クロック供給の停止によりＩＣの回路動作自体が停止するため、処理効率の低下につながるという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、コンデンサ等の素子を外付けしたり、クロック供給を停止させることなく、耐ノイズ性を向上させることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体集積回路によれば、外部電源に基づいて、ノイズ耐性が高く安定した基準電圧を出力可能に構成される基準電圧回路を備える。そして、電圧変動抑制手段は、その基準電圧に対する内部電源電圧の変動状態を監視し、その変動が許容範囲を超えた場合は、内部電源を生成する電源回路の回路定数を変更して変動を抑制する。したがって、例えばデカップリングコンデンサのようにレイアウト上制約がある外付け素子を配置せずとも、回路内部に形成される素子の定数を変更することで、内部電源電圧の変動を抑制することができる。
【０００７】
請求項２記載の半導体集積回路によれば、基準電圧回路を、比較的耐圧が低いプロセスで形成される低耐圧チップ上に構成し、電源回路を、比較的耐圧が高いプロセスで形成される高耐圧チップ上に構成する。すなわち、低耐圧チップ上では、コンデンサ等の素子を形成するのが比較的容易になるため、ノイズ耐性が高く安定した基準電圧を出力可能な基準電圧回路を構成し易くなる。
【０００８】
請求項３記載の半導体集積回路によれば、電源回路を構成するオペアンプについて、信号の入力経路に、抵抗素子とスイッチとの並列回路を配置する。そして、初期状態ではスイッチをＯＮに設定しておき、電圧変動抑制手段は、内部電源電圧の変動が許容範囲を超えた場合はそのスイッチをＯＦＦにする。すなわち、回路内部に対するノイズの侵入経路がオペアンプに対する信号の入力経路である場合には、その入力経路の抵抗値を大きくしてノイズの侵入を阻止すれば耐ノイズ性を向上させることができる。
【０００９】
請求項４記載の半導体集積回路によれば、電源回路を構成するオペアンプについて、バイアス電流の入力経路に、抵抗素子とスイッチとの並列回路を配置する。そして、初期状態ではスイッチをＯＮに設定しておき、電圧変動抑制手段は、内部電源電圧の変動が許容範囲を超えた場合はそのスイッチをＯＦＦにする。すなわち、回路内部に対するノイズの侵入経路がオペアンプ内のバイアス電流の入力経路である場合には、その入力経路の抵抗値を大きくしてノイズの侵入を阻止すれば耐ノイズ性を向上させることができる。
【００１０】
請求項５記載の半導体集積回路によれば、電源回路を構成するオペアンプについて、信号の出力経路とグランドとの間に、スイッチとコンデンサとの直列回路を配置する。そして、初期状態ではスイッチをＯＦＦに設定しておき、電圧変動抑制手段は、内部電源電圧の変動が許容範囲を超えた場合はスイッチをＯＮにする。すなわち、回路内部に対するノイズの侵入経路がオペアンプの出力経路である場合には、その出力経路をコンデンサを介してグランドに接続することで、ノイズをグランドに逃がして電圧変動を抑制することができる。
【００１１】
請求項６記載の半導体集積回路によれば、電圧変動抑制手段は、第１リングオシレータには基準電圧を電源として供給し、第２リングオシレータには内部電源を供給し、第１リングオシレータの発振出力に基づいて設定される基準周期をベースに、第２リングオシレータの発振出力周期の変動を監視する。
すなわち、リングオシレータは、論理反転回路に供給される電源電圧に応じて発振周波数が変化するので、基準電圧が電源として供給される第１リングオシレータの発振周波数はほとんど変動しないため基準周期とすることができる。そして、その基準周期をベースに第２リングオシレータの発振出力周期変動を監視すれば、内部電源電圧の変動がどの程度であるのかを測定することができる。
【００１２】
請求項７記載の半導体集積回路によれば、電源回路に、内部電源生成用の基準電圧を出力するＢＧＲ回路を備え、そのＢＧＲ回路について、基準電圧の出力経路とグランドとの間にスイッチとコンデンサとの直列回路を配置する。そして、スイッチを初期状態でＯＦＦに設定し、電圧変動抑制手段は、上記基準電圧の変動が許容範囲を超えた場合はそのスイッチをＯＮにする。すなわち、ＢＧＲ回路についてもオペアンプと同様に、ノイズの侵入経路が出力経路である場合には、その出力経路をコンデンサを介してグランドに接続することで、ノイズをグランドに逃がして電圧変動を抑制することができる。
【００１３】
請求項８記載の半導体集積回路によれば、電圧変動抑制手段は、ＢＧＲ回路についても、請求項６と同様に複数のリングオシレータを使用することで、ＢＧＲ回路が出力する基準電圧がノイズの影響を受けて変動する場合に、その変動がどの程度であるのかを測定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施例について図面を参照して説明する。図１は、マルチチップパッケージにより構成される車両用の半導体集積回路の構成を概略的に示す機能ブロック図である。半導体集積回路１は、ＭＯＳプロセスにより比較的低耐圧（例えば５Ｖ程度）で構成される低耐圧チップ２と、バイポーラプロセスにより比較的高耐圧（例えば４０Ｖ程度）で構成される高耐圧チップ３とを備えている。
【００１５】
高耐圧チップ３に対しては、車両のバッテリ電源＋Ｂが図示しないイグニッション（ＩＧ）スイッチを介して供給され、高耐圧チップ３側には、その電源＋Ｂに基づいて５Ｖ程度の制御用電源ＶＤＤを生成する電源回路（レギュレータ）４が構成されている。図１では概略的に示すが、電源回路４は、バンドギャップ基準電圧（ＢＧＲ２）回路５とアンプ（ＡＭＰ）６とを中心に構成され、そのアンプ６の出力信号ＶＣにより、高耐圧チップ３に外付けされるＮＰＮトランジスタ７を制御することで、トランジスタ７のエミッタに電源ＶＤＤを出力する。また、電源回路４は、ＢＧＲ回路５やアンプ６について、製造ばらつきによるオフセット等を補正するための調整回路８も内蔵している。
【００１６】
一方、低耐圧チップ２側には、ＣＰＵ９やＡ／Ｄコンバータ１０、その他図示しないメモリやロジック回路などが構成されており、これらには、高耐圧チップ３側の電源回路４が生成した電源ＶＤＤが供給される。また、低耐圧チップ２側には、電源ＶＤＤの電圧変動を監視する回路が構成されている。電圧変動監視回路１１は、３つのリングオシレータ１２〜１４（ＲＣＫ１〜３）と、これらのリングオシレータ１２〜１４が生成するクロック信号に基づいてカウント動作などを行う演算回路１５と、演算回路１５の演算結果に応じて状態フラグが可能されるレジスタ１６等を備えている。
【００１７】
また、低耐圧チップ２には、電圧変動監視用のＢＧＲ回路１７（ＢＧＲ１）を備えており、そのＢＧＲ回路１７は、電源ＶＤＤが供給されて例えば１Ｖの基準電圧を生成する。そして、ＢＧＲ回路１７に対して並列に、デカップリングコンデンサ１８が接続されている。このコンデンサ１８は、電源ＶＤＤの供給ラインにノイズが載った場合、ＢＧＲ回路１７が出力する基準電圧変動を抑制するもので、低耐圧チップ２側ではコンデンサが較的形成し易い。
【００１８】
ＢＧＲ回路１７が生成する基準電圧Ｖ１は、リングオシレータ１２に電源として供給され、電源ＶＤＤ（Ｖ２）はリングオシレータ１３に、低耐圧チップ２側のＢＧＲ回路５が生成した１．２Ｖの基準電圧Ｖ３はリングオシレータ１４にそれぞれ電源として供給されている。尚、リングオシレータ１３に供給される電源ＶＤＤは、ＶＤＤラインにノイズが印加された場合の電圧変動を印加地点のより近傍で捉えるため、高耐圧チップ３側において、トランジスタ７のエミッタ側から供給されている。
【００１９】
図２（ａ）は、リングオシレータ１２〜１４の構成を概略的に示すものである。リングオシレータは、基本的にはＮＯＴゲート１９やＮＡＮＤゲートのような論理反転ゲートを奇数個リング状に接続して構成されるもので、各ゲートの遅延時間及びゲート接続数に応じた周波数のクロック信号を発振出力する。図２（ａ）では単純なモデルで示しているが、その詳細構成については、例えば特開平８−２６５１１１号公報などに開示されている。リングオシレータ１２〜１４は、接続ゲート数が何れも等しく構成されており、ＮＯＴゲート１９は、供給される電源電圧に応じて遅延時間が変化するため、電源電圧が変動すればリングオシレータ１２〜１４の発振周波数も変動する。
すなわち、リングオシレータ１２〜１４の電源電圧Ｖ１〜Ｖ３は（Ｖ１＜Ｖ３＜Ｖ２）の関係にあるため、それぞれが出力するクロック信号ｏｕｔ１〜ｏｕｔ３の周期Ｔ１〜Ｔ３の長短関係は、（Ｔ２＜Ｔ３＜Ｔ１）となっている（図２（ｂ）参照）。
【００２０】
図３は、演算回路１５を構成するカウンタ２０〜２２を示すものであり、それぞれクロック信号ｏｕｔ１〜ｏｕｔ３に基づいてカウント動作を行う。カウンタ２０からは、例えばＬＳＢ側より４ビット目のカウンタ出力Ｑが取り出され、カウンタ２１，２２にイネーブル信号（ＳＥＬ）として与えられている。したがって、図４に示すように、カウンタ２１，２２は（図４では２１のみ示す）、カウンタ２０の下位４ビットが０Ｈ〜７Ｈとなる前半８・Ｔ１の期間はカウント動作を停止し、下位４ビットが８Ｈ〜ＦＨとなる後半８・Ｔ１の期間にカウント動作を行う。その結果、外部電源のＩＧラインにノイズが載ることで、電源Ｖ２，Ｖ３が変動すると、８・Ｔ１の期間にカウントされるカウント値ｃｏｕｎｔ２，３も変動する。
【００２１】
図５は、電源回路４の詳細構成を示すものである。ＢＧＲ回路５が出力する基準電圧はオペアンプ６の非反転入力端子に与えられており、オペアンプ６の反転入力端子は、出力電源電圧ＶＤＤを分圧する抵抗素子２３，２４の共通接続点に接続されている。オペアンプ６の出力端子は、ＮＰＮトランジスタ２５のベースに接続されていると共に、抵抗素子２６及びコンデンサ２７の並列回路を介してグランドに接続されている。また、電源ラインＩＧとオペアンプ６の出力端子との間には、電流源２８が接続されている。
トランジスタ２５のコレクタは、電流源２９を介して電源ラインＩＧに接続されていると共に、抵抗素子３０を介して外付けトランジスタ７のベースに接続されており、エミッタはグランドに接続されている。そして、オペアンプ６は、ＢＧＲ回路５の基準電圧と、出力電源電圧ＶＤＤとの差に応じてトランジスタ２５を制御し、そのトランジスタ２５を介してトランジスタ７を制御する。
【００２２】
図６は、オペアンプ６の内部回路を概略的に示すものである。オペアンプ６の差動増幅部は、ＮＰＮトランジスタ３１，３２のミラー対，及びＰＮＰトランジスタ３３，３４の差動対と、これらに対して電源ラインＩＧよりバイアス電流を供給するＰＮＰトランジスタ３５などで構成されている。また、出力側の増幅部は、電源ラインＩＧとグランドとの間に接続されるＰＮＰ，ＮＰＮトランジスタ３６，３７で構成され、トランジスタ３６のベースはトランジスタ３５のベースに接続されて、バイアス電流を制御する信号が与えられている。トランジスタ３７のベースは、トランジスタ３２のコレクタに接続されている。
【００２３】
そして、本実施例では、電源ＶＤＤの変動対策用として、トランジスタ３３，３４のベースに、抵抗素子Ｒ１及びスイッチ回路Ａの並列回路がそれぞれ挿入されており、トランジスタ３５のコレクタとトランジスタ３３，３４のコレクタとの間にも、抵抗素子Ｒ２及びスイッチ回路Ｂの並列回路がそれぞれ挿入されている。また、トランジスタ３７のベースとグランドとの間には、スイッチ回路Ｃ及びコンデンサＣ１の直列回路が接続されている。これらのスイッチ回路Ａ，Ｂ，Ｃは、初期状態ではそれぞれＯＮ，ＯＮ，ＯＦＦに設定され、それらのＯＮ／ＯＦＦ制御はＣＰＵ９により行われる。
【００２４】
図７は、ＢＧＲ回路５の詳細構成を示すものである。ＢＧＲ回路５は、ミラー対を構成するＮＰＮトランジスタ３８，３９を備え、これらのコレクタは、抵抗素子４０，４１を介してＰＮＰトランジスタ４２のコレクタに接続されている。トランジスタ４２は、電源ラインＩＧよりトランジスタ３８，３９にバイアス電流を供給する。また、トランジスタ３９のエミッタは、抵抗素子４３を介してグランドに接続されている。
【００２５】
電源ラインＩＧとグランドとの間には、ＮＰＮトランジスタ４４，抵抗素子４５及びダイオード４６の直列回路が接続されており、トランジスタ４４のコレクタが基準電圧の出力端子となっている。その出力端子とグランドとの間には、スイッチ回路ＤとコンデンサのＣ２との直列回路が接続されている。トランジスタ４４のベースは、トランジスタ４２のベースに接続され、バイアス電流を制御する信号が与えられている。また、抵抗素子４５の抵抗値は、抵抗素子４３の抵抗値Ｒ４のＮ倍に設定されている。
【００２６】
抵抗素子４４，４５に流れるミラー電流は、熱電圧ＶＴを含む式で表されるため、抵抗素子４５の端子電圧は、温度変動に対して正の温度特性を有している。一方、ダイオード４６の順方向電圧ＶＦは負の温度特性を有しているので、それらの特性の合成により、ＢＧＲ回路５が出力する基準電圧は、抵抗比Ｎを調整することで、温度が変化した場合でも略変動しないようになる。尚、スイッチ回路Ｄは、初期状態でＯＦＦに設定される。
【００２７】
以上のように構成される半導体集積回路１に対して、電源ラインＩＧにバッテリ電源＋Ｂが供給されると、最初に高耐圧チップ３側のＢＧＲ回路５が基準電圧を生成し、それに基づき電源回路４が動作して電源ＶＤＤが生成される。すると、その電源ＶＤＤが低耐圧チップ３側に供給されてＣＰＵ９等の回路が動作を開始すると共に、ＢＧＲ回路１７が基準電圧Ｖ１を出力する。
また、以上において、ＣＰＵ９，電圧変動回路１１，ＢＧＲ回路１７は、電圧変動抑制手段４７を構成している。
【００２８】
次に、本実施例の作用について図８も参照して説明する。図８は、ＣＰＵ９を中心とする制御内容を本発明の要旨に係る部分について示すフローチャートである。図８（ａ）はカウンタリードサブルーチンであり、前述のように、リングオシレータ１２が出力するクロック信号ｏｕｔ１の１６周期毎に実行される。ＣＰＵ９は、先ず、カウンタ２１，２２のカウント動作が停止している期間に、カウンタ２１，２２の初期値ＣＯＵＮＴ２，３を読み出す（ステップＳ１）。
【００２９】
それから、電源ＶＤＤ，Ｖ３が変動しない状態で、期間８・Ｔ１の間にカウンタ２１，２２のカウント値が増加する期待値ＣEX2，ＣEX3に、電源ラインＩＧにノイズが印加された場合に、電源ＶＤＤ，Ｖ３の変動を許容する範囲に対応するカウンタ２１，２２の変動値±ｄａｔａ２，±ｄａｔａ３を加減したものを、図示しない比較用のレジスタに書き込んでセットする（ステップＳ２，Ｓ３）。すなわち、各カウンタ２１，２２について、上限比較用，下限比較用のレジスタがそれぞれ用意されている。
【００３０】
図８（ｂ）はメインルーチン処理を示す。ＣＰＵ９は、カウンタリードサブルーチンを実行すると（ステップＭ１）、ステップＳ１で読み出したｃｏｕｎｔ２の値が、前回にステップＳ２でレジスタに設定した許容変動幅を超えているか否か（ｃｏｕｎｔ２が上限超または下限未満か？）を判断する（ステップＭ２）。ここでの判断は、カウンタ２１のカウンタ値とレジスタ値とを比較するコンパレータの出力状態を参照することで行う。ｃｏｕｎｔ２の値が許容変動幅を超えていなければ（ＮＯ）、後述するステップＭ１１に移行する。
【００３１】
一方、ステップＭ２において、ｃｏｕｎｔ２の値が許容変動幅を超えている場合は（ＹＥＳ）、電源電圧ＶＤＤが大きく変動していることを示す。そこで、ＣＰＵ９はアンプ６内部のスイッチ回路ＡをＯＦＦにすると共に、その状態変化を記憶するためのフラグをレジスタ１６内にセットする（ステップＭ３）。ここで、スイッチ回路ＡをＯＦＦにすると、オペアンプ６内部の抵抗素子Ｒ１がバイパスされなくなり、信号入力経路の抵抗値が上昇する。それにより、ノイズの侵入を阻止することが期待される。
【００３２】
次に、ＣＰＵ９は、再度カウンタリードサブルーチンを実行し（ステップＭ４）、読み出したｃｏｕｎｔ２の値が許容変動幅を超えているか否かを判断する（ステップＭ５）。すなわち、ステップＭ３の実行結果により、電源電圧ＶＤＤの変動が許容範囲に収まったかどうかを確認する。この時点でｃｏｕｎｔ２の値が許容変動幅を超えていなければ（ＮＯ）ステップＭ１１に移行し、まだ許容変動幅を超えている場合は（ＹＥＳ）、アンプ６内部のスイッチ回路ＢをＯＦＦにすると共に、その状態変化を記憶するためのフラグをレジスタ１６内にセットする（ステップＭ６）。スイッチ回路ＢをＯＦＦにすると、オペアンプ６内部の抵抗素子Ｒ２がバイパスされなくなるため、バイアス電流供給経路の抵抗値が上昇する。それにより、上記経路を介したノイズの侵入を阻止することが期待できる。
【００３３】
それから、ＣＰＵ９は、再度カウンタリードサブルーチンを実行し（ステップＭ７）、ステップＭ２，Ｍ５と同様の判断を行う（ステップＭ８）。この時点でもｃｏｕｎｔ２の値が許容変動幅を超えている場合は（ＹＥＳ）、アンプ６内部のスイッチ回路ＣをＯＮにすると共に、その状態変化を記憶するためのフラグをレジスタ１６内にセットする（ステップＭ９）。スイッチ回路ＣをＯＮにすると、オペアンプ６内部のコンデンサＣ１がトランジスタ３７のベースに接続される。したがって、当該部分を含む信号出力経路にノイズが印加されている場合は、そのノイズをグランドに逃がすことができる。ここまでがカウンタ２１に関する処理となる。
【００３４】
次に、ＣＰＵ９は、カウンタリードサブルーチンを実行し（ステップＭ１０）、ステップＳ１で読み出したｃｏｕｎｔ３の値が、前回にステップＳ３でレジスタに設定した許容変動幅を超えているか否かを判断する（ステップＭ１１）。ｃｏｕｎｔ３の値が許容変動幅を超えていなければ（ＮＯ）、後述する以降の図示しない処理に移行する。一方、ステップＭ１１において、ｃｏｕｎｔ３の値が許容変動幅を超えている場合は（ＹＥＳ）、ＢＧＲ回路５が生成出力する基準電源電圧Ｖ３が大きく変動していることを示す。そこで、ＣＰＵ９は、ＢＧＲ回路５内部のスイッチ回路ＤをＯＮにすると共に、その状態変化を記憶するためのフラグをレジスタ１６内にセットする（ステップＭ１２）。スイッチ回路ＤをＯＮにすると、ＢＧＲ回路５内部のコンデンサＣ２がトランジスタ４４のコレクタに接続される。したがって、当該部分を含む信号出力経路にノイズが印加されている場合は、そのノイズをグランドに逃がすことができる。ここまでがカウンタ２２に関する処理となる。
【００３５】
尚、ステップＭ１２の実行後は、例えば再度カウンタ２１に関する処理を実行しても良い。例えば、上述したステップＭ９までを実行した結果、スイッチ回路Ａ，Ｂ，ＣについてはＯＦＦ，ＯＦＦ，ＯＮとなっているが、その状態でも電源電圧ＶＤＤの変動が許容範囲に収まらない場合には、スイッチ回路Ａ，Ｂ，ＣのＯＮ／ＯＦＦの組合せパターンを変化させ、その結果、変動状態が変化するか否かを試行しても良い。
【００３６】
以上のように本実施例によれば、半導体集積回路１は、外部電源＋Ｂに基づいて、ノイズ耐性が高く安定した基準電圧Ｖ１を出力可能に構成されるＢＧＲ回路１７を備え、電圧変動抑制手段４７は、基準電圧Ｖ１に対する内部電源電圧Ｖ２（ＶＤＤ），Ｖ３の変動状態を監視し、その変動が許容範囲を超えた場合は内部電源Ｖ２，Ｖ３を生成する電源回路４の回路定数を変更して変動を抑制する。
したがって、例えばデカップリングコンデンサのようにレイアウト上制約がある外付け素子を配置せずとも、回路内部に形成される素子の定数を変更することで内部電源Ｖ２，Ｖ３の電圧変動を抑制することができる。ここで、内部電源Ｖ２−ＶＤＤは、Ａ／Ｄコンバータ１０のリファレンス電圧としても使用されているため、その変動を抑制することによりＡ／Ｄ変換精度を向上させることができる。
【００３７】
また、ＢＧＲ回路１７を低耐圧チップ２上に構成し、電源回路４を高耐圧チップ３上に構成したので、コンデンサ１８等の素子を形成するのが容易であり、ノイズ耐性が高く安定した基準電圧Ｖ１を出力可能なＢＧＲ回路１７を構成し易くなる。
そして、電源回路４を構成するオペアンプ６について、信号の入力経路に抵抗素子Ｒ１とスイッチ回路Ａとの並列回路を配置し、初期状態ではスイッチ回路ＡをＯＮに設定しておき、ＣＰＵ９は、内部電源電圧Ｖ２の変動が許容範囲を超えた場合はスイッチ回路ＡをＯＦＦにするので、回路内部に対するノイズの侵入経路がオペアンプ６の信号入力経路である場合には、その入力経路の抵抗値を大きくして耐ノイズ性を向上させることができる。
【００３８】
また、オペアンプ６について、バイアス電流の入力経路に抵抗素子Ｒ２とスイッチ回路Ｂとの並列回路を配置し、初期状態ではスイッチ回路ＢをＯＮに設定しておき、ＣＰＵ９は、内部電源電圧ＶＤＤの変動が許容範囲を超えた場合はスイッチ回路ＢをＯＦＦにする。すなわち、ノイズの侵入経路がオペアンプ６内のバイアス電流の入力経路である場合には、その入力経路の抵抗値を大きくして耐ノイズ性を向上させることができる。
また、オペアンプ６について、信号の出力経路とグランドとの間にスイッチ回路ＣとコンデンサＣ１との直列回路を配置し、初期状態ではスイッチ回路ＣをＯＦＦに設定しておき、ＣＰＵ９は、内部電源電圧Ｖ２の変動が許容範囲を超えた場合はスイッチ回路ＣをＯＮにする。すなわち、ノイズの侵入経路がオペアンプ６の出力経路である場合には、その出力経路をコンデンサＣ１を介してグランドに接続することで、ノイズをグランドに逃がして電圧変動を抑制することができる。
【００３９】
更に、電圧変動抑制手段４７は、リングオシレータ２０には基準電圧Ｖ１を電源として供給し、リングオシレータ２１，２２には内部電源Ｖ２，Ｖ３を供給して、リングオシレータ２０の発振出力に基づいて設定される基準周期をベースに、リングオシレータ２１，２２の発振出力周期の変動を監視するようにした。したがって、内部電源電圧Ｖ２，Ｖ３の変動がどの程度であるのかをデジタル的に測定できる。
【００４０】
また、電源回路４に、内部電源ＶＤＤ生成用の基準電圧Ｖ３を出力するＢＧＲ回路５を備え、そのＢＧＲ回路５につき基準電圧Ｖ３の出力経路とグランドとの間にスイッチ回路ＤとコンデンサＣ２との直列回路を配置し、スイッチ回路Ｄを初期状態でＯＦＦに設定し、ＣＰＵ９は、基準電圧Ｖ３の変動が許容範囲を超えた場合はそのスイッチをＯＮにする。すなわち、ＢＧＲ回路５についてもオペアンプ６と同様に、ノイズの侵入経路が出力経路である場合には、その出力経路をコンデンサＣ２を介してグランドに接続することで、ノイズをグランドに逃がして電圧変動を抑制することができる。
【００４１】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
抵抗素子Ｒ１，Ｒ２，コンデンサＣ１，Ｃ２並びにそれらに付随するスイッチ回路Ａ〜Ｄは、適宜選択して配置すれば良い。
必ずしも、マルチチップ構成の半導体集積回路に限ることはない。
電圧変動抑制手段は、リングオシレータやカウンタを使用するものに限らず、コンパレータ等のアナログ回路を用いて対応する処理を行っても良い。
監視対象とする内部電源電圧は、１つでも、３つ以上であっても良い。
電源電圧等の具体数値は一例であり、適宜変更して実施すれば良い。
電源回路は、必ずしもバンドギャップリファレンス回路を用いて構成する必要はない。
車両用の半導体集積回路に限ることなく、その他の半導体集積回路に適用しても良い。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例であり、半導体集積回路の構成を概略的に示す機能ブロック図
【図２】（ａ）はリングオシレータの構成を概略的に示す図、（ｂ）は各リングオシレータに対応する発振出力の周期を比較した図
【図３】演算回路を構成するカウンタを示す図
【図４】各カウンタの動作を示すタイミングチャート
【図５】電源回路の詳細構成を示す図
【図６】オペアンプの内部回路を概略的に示す図
【図７】ＢＧＲ回路の詳細構成を示す図
【図８】ＣＰＵを中心とする制御内容を示すフローチャート
【符号の説明】
【００４３】
図面中、１は半導体集積回路、２は低耐圧チップ、３は高耐圧チップ、４は電源回路、５はバンドギャップ基準電圧回路、６はオペアンプ、１１は電圧変動監視回路、１２はリングオシレータ（第１リングオシレータ）、１３，１４はリングオシレータ（第２リングオシレータ）、１７はバンドギャップ基準電圧回路、４７は電圧変動抑制手段、Ｒ１，Ｒ２は抵抗素子、Ｃ１，Ｃ２はコンデンサ、Ａ〜Ｄはスイッチ回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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