(57)【要約】【課題】量子化器に用いられる比較器の数を削減することにより、レイアウト面積の低減、および低消費化電力を実現する。【解決手段】Ａ／Ｄ変換器に設けられた量子化器１０は、比較器１３〜１６において入力信号と予め設定された基準電圧との比較を行う。制御回路１７は、比較器１３〜１６の出力の”０”と”１”の温度符号の境界を”１”で出力する。たとえば、制御回路１７の論理積回路Ｄ４から”１”が出力されると、スイッチＳＷ４，ＳＷ９，ＳＷ１４，ＳＷ１９がそれぞれＯＮとなり、これにより、ノードｎ４，ｎ５，ｎ６，ｎ７の分圧電圧が基準電圧として比較器１３〜１６にそれぞれ出力される。このように、入力信号の入力レベルに見合った温度計符号の境界付近の最適な基準電圧のみが比較器１３〜１６に供給されることになり、少数の比較器１３〜１６であっても、高精度な量子化が可能となる。【選択図】図３
2009065420.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
入力信号とフィードバック信号との差分信号を積分する積分器と、
前記積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするＤ／Ａ変換器とを有し、
前記量子化器は、
複数の基準電圧を生成する基準電圧出力部と、
前記基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、
前記比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧を選択し、前記比較器にそれぞれ供給する基準電圧供給制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記基準電圧供給制御部は、
選択制御信号に基づいて、前記基準電圧出力部が生成した任意の基準電圧を選択して前記比較器に出力する基準電圧選択部と、
前記比較器から出力される温度計符号の境界を検出し、前記温度計符号の境界近辺の基準電圧を前記比較器に供給する選択制御信号を生成し、前記基準電圧選択部に出力する選択制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記量子化器は、フラッシュ型Ａ／Ｄ変換回路よりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記Ａ／Ｄ変換器は、
デルタシグマ変調回路であることを特徴とする半導体集積回路装置。
【請求項５】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
入力信号とフィードバック信号との差分信号を積分する積分器と、
前記積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするＤ／Ａ変換器とを有し、
前記量子化器は、
複数の基準電圧を生成する基準電圧出力部と、
前記基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、
前記比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧が供給される前記比較器を選択して動作させ、選択されていない前記比較器の動作を停止させる動作制御信号を生成し、前記比較器に出力する動作制御部とを備え、
前記比較器は、
動作制御端子を備え、前記動作制御端子に入力された動作制御信号に基づいて、動作状態と停止状態とが制御されることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記動作制御部は、
前記比較器から出力される温度計符号の境界を検出し、前記温度計符号の境界近辺の基準電圧が供給されている前記比較器を動作させ、その他の前記比較器を停止状態とする制御信号を生成して出力する制御部と、
前記制御部から出力された制御信号に基づいて、前記比較器に動作制御信号を出力する動作制御信号出力部とを備えたことを特徴とする半導体集積回路装置。
【請求項７】
請求項５または６記載の半導体集積回路装置において、
前記量子化器は、フラッシュ型Ａ／Ｄ変換回路よりなることを特徴とする半導体集積回路装置。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体集積回路装置において、
前記Ａ／Ｄ変換器は、
デルタシグマ変調回路であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の高性能化技術に関し、特に、Ａ／Ｄ変換器に設けられた量子化器におけるレイアウト面積の低減、および低消費電力化に有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置には、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が備えられているものがある。このＡ／Ｄ変換器の１つとして、たとえば、デルタシグマ型Ａ／Ｄ変換器が知られている。
【０００３】
デルタシグマ型Ａ／Ｄ変換器は、たとえば、積分回路、量子化器、ならびに量子化誤差のフィードバック回路（Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器）から構成されている。
【０００４】
上記した構成回路では、入力と量子化器の出力の積分が一致するとき安定するので、両者に差がある場合は量子化器の出力値が変化してその差を打ち消そうとする。従って、ΔΣ変調は入力信号の大きさによって量子化器の値が変動する。
【０００５】
積分器は周波数の低い信号に対して高ゲインで、反対に周波数の高い信号には低ゲインである。積分後に比較器を通るため、高域信号に比べ低域信号に対する追従性が高く、また量子化誤差が積分されず直接信号にフィードバックされるので低域ほど量子化ノイズが低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記のようなＡ／Ｄ変換器によるアナログ信号のデジタル変換技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
このΔΣ変調を使用したＡ／Ｄ変換器に使われる量子化器の値は、量子化器を構成している比較器の数で決定され、通常２n-1 の値で実用化されている。量子化器の値を増やせば、より細かく標本化でき、量子化雑音を減らすことができる。
【０００８】
しかしながら、量子化器の多値化によって高精度のΔΣ変調を得ようとした場合には、比較器の数が増えるのでレイアウト面積や消費電力が増加してしまうという問題がある。さらに、Ｄ／Ａ変換器にミスマッチが生じた場合、回路に非線形成分が加わり高周波が発生してしまうという問題がある。
【０００９】
本発明の目的は、量子化器に用いられる比較器の数を削減することにより、Ａ／Ｄ変換器におけるレイアウト面積を小さくし、消費化電力を低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、入力信号とフィードバック信号との差分信号を積分する積分器と、該積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするＤ／Ａ変換器とを有し、該量子化器は、複数の基準電圧を生成する基準電圧出力部と、該基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、該比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧を選択し、それら比較器にそれぞれ供給する基準電圧供給制御部とを備えたものである。
【００１３】
また、本発明は、前記基準電圧供給制御部が、選択制御信号に基づいて、基準電圧出力部が生成した任意の基準電圧を選択して比較器に出力する基準電圧選択部と、比較器から出力される温度計符号の境界を検出し、温度計符号の境界近辺の基準電圧を比較器に供給する選択制御信号を生成し、基準電圧選択部に出力する選択制御部とを備えたものである。
【００１４】
さらに、本発明は、前記量子化器がフラッシュ型Ａ／Ｄ変換回路よりなるものである。
【００１５】
また、本発明は、前記Ａ／Ｄ変換器がデルタシグマ変調回路よりなるものである。
【００１６】
さらに、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、入力信号とフィードバック信号との差分信号を積分する積分器と、該積分器から出力された信号をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバックするＤ／Ａ変換器とを有し、該量子化器は、複数の基準電圧を生成する基準電圧出力部と、該基準電圧出力部が生成した基準電圧と入力信号とを比較し、その比較結果を温度計符号で出力する複数の比較器と、該比較器が出力した温度計符号に基づいて、入力信号の入力レベルに見合った任意の基準電圧が供給される比較器を選択して動作させ、選択されていない比較器の動作を停止させる動作制御信号を生成し、比較器に出力する動作制御部とを備え、該比較器は、動作制御端子を備え、動作制御端子に入力された動作制御信号に基づいて、動作状態と停止状態とが制御されるものである。
【００１８】
また、本発明は、前記動作制御部が、比較器から出力される温度計符号の境界を検出し、温度計符号の境界近辺の基準電圧が供給されている比較器を動作させ、その他の比較器を停止状態とする制御信号を生成して出力する制御部と、該制御部から出力された制御信号に基づいて、比較器に動作制御信号を出力する動作制御信号出力部とを備えたものである。
【００１９】
さらに、本発明は、前記量子化器がフラッシュ型Ａ／Ｄ変換回路よりなるものである。
【００２０】
また、本発明は、前記Ａ／Ｄ変換器がデルタシグマ変調回路よりなるものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
（１）量子化器の精度を低下させることなく、比較器の数を大幅に削減することができる。
【００２３】
（２）また、上記（１）により、レイアウト面積を小さくすることができる。
【００２４】
（３）さらに、上記（１）により、消費電流を低減させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたＡ／Ｄ変換器のブロック図、図３は、図２のＡ／Ｄ変換器に設けられた量子化器の構成例を示す説明図、図４は、図３の量子化器に設けられた制御スイッチ部の接続構成を示す説明図、図５は、図３の量子化器における動作処理例を示すフローチャート、図６は、図３の量子化器における動作例を示す説明図、図７は、図６に続く説明図、図８は、図７に続く説明図、図９は、図８に続く説明図である。
【００２７】
本実施の形態１において、半導体集積回路装置１は、たとえば、マイクロコントローラからなり、電子システムの制御などに用いられる。半導体集積回路装置１は、図１に示すように、ＣＰＵ２、メモリ３、信号切り換え部４、Ａ／Ｄ変換器５、制御部６、ならびにレジスタ７などを備えている。
【００２８】
ＣＰＵ２は、半導体集積回路装置１におけるすべての制御を司る。メモリ３は、たとえば、フラッシュメモリなどに例示される不揮発性半導体メモリからなり、制御用プログラムなどのデータが格納されている。
【００２９】
信号切り換え部４は、複数の外部端子を介して入力されるアナログ信号から、制御部６から出力される制御信号に基づいて任意の外部端子に入力されたアナログ信号を選択し、Ａ／Ｄ変換器５に出力する。
【００３０】
Ａ／Ｄ変換器５は、たとえば、デルタシグマ型のＡ／Ｄ変換器であり、信号切り換え部４を介して入力されたアナログ信号をデジタル信号に変換して出力する。制御部６は、ＣＰＵ２の制御に基づいて、信号切り換え部４、およびＡ／Ｄ変換器５の動作制御を行う。レジスタ７は、Ａ／Ｄ変換器５が変換したデジタル信号を一時的に格納する。
【００３１】
また、これらＣＰＵ２、メモリ３、制御部６、ならびにレジスタ７は、バスＢを介して総合に接続されている。
【００３２】
図２は、Ａ／Ｄ変換器５の構成を示すブロック図である。
【００３３】
Ａ／Ｄ変換器５は、図示するように、減算器８、積分器９、量子化器１０、ならびにＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器１１から構成されている。
【００３４】
減算器８の一方の入力部には、Ａ／Ｄ変換器５の入力信号となるアナログの入力信号が入力されるように接続されている。減算器８の出力部には、積分器９の入力部が接続されており、該積分器９の出力部には、量子化器１０の入力部が接続されている。
【００３５】
量子化器１０の出力部には、Ｄ／Ａ変換器１１の入力部が接続されており、該Ｄ／Ａ変換器１１の出力部には、減算器８の他方の入力部が接続されている。また、量子化器１０の出力部は、Ａ／Ｄ変換器５の出力部となり、デジタル信号の出力信号が出力される。
【００３６】
減算器８は、入力信号とＤ／Ａ変換器１１から出力されたアナログ信号の差分を演算する。積分器９は、減算器８の演算結果を積分する。量子化器１０は、入力された信号をデジタル信号に変換して量子化する。Ｄ／Ａ変換器１１は、量子化器１０から出力されたデジタル信号をアナログ信号に変換する。
【００３７】
図３は、量子化器１０の構成例を示す説明図である。
【００３８】
量子化器１０は、基準電圧出力回路１２、比較器１３〜１６、ならびに制御回路１７から構成されている。基準電圧出力回路１２は、抵抗部ＲＲ、および制御スイッチ部１８からなる。また、制御回路１７、ならびに制御スイッチ部１８は、基準電圧供給制御部として機能する。
【００３９】
抵抗部ＲＲには、抵抗Ｒ１〜Ｒ９が設けられており、これら抵抗Ｒ１〜Ｒ９が正（＋）側の基準電圧ＶＲＥＦＰと負（−）側の基準電圧ＶＲＥＦＮとの間に直列接続された構成となっている。
【００４０】
基準電圧選択部として機能する制御スイッチ部１８は、選択部ｓｅｌ、およびスイッチ部Ｓ１〜Ｓ４から構成されている。選択部ｓｅｌは、制御回路１７から出力される制御信号に基づいて、スイッチ部Ｓ１〜Ｓ４に選択信号をそれぞれ出力する。
【００４１】
スイッチ部Ｓ１は、スイッチＳＷ１〜ＳＷ５からなり、スイッチ部Ｓ２は、スイッチＳＷ６〜ＳＷ１０からなる。スイッチ部Ｓ３は、スイッチＳＷ１１〜ＳＷ１５からなり、スイッチ部Ｓ４は、スイッチＳＷ１６〜ＳＷ２０からなる。
【００４２】
スイッチＳＷ１の一方の接続部には、抵抗Ｒ１と抵抗Ｒ２との接続部（ノードｎ１）が接続されており、スイッチＳＷ２の一方の接続部には、抵抗Ｒ２と抵抗Ｒ３との接続部（ノードｎ２）が接続されている。
【００４３】
スイッチＳＷ３の一方の接続部には、抵抗Ｒ３と抵抗Ｒ４との接続部（ノードｎ３）が接続されており、スイッチＳＷ４の一方の接続部には、抵抗Ｒ４と抵抗Ｒ５との接続部（ノードｎ４）が接続されている。また、スイッチＳＷ５の一方の接続部には、抵抗Ｒ５と抵抗Ｒ６との接続部（ノードｎ５）が接続されている。
【００４４】
同様に、スイッチＳＷ６〜ＳＷ９の一方の接続部には、ノードｎ２〜ｎ５がそれぞれ接続されており、スイッチＳＷ１０の一方の接続部には、抵抗Ｒ６と抵抗Ｒ７との接続部（ノードｎ６）が接続されている。
【００４５】
スイッチＳＷ１１〜ＳＷ１４の一方の接続部には、ノードｎ３〜ｎ６がそれぞれ接続されており、スイッチＳＷ１５の一方の接続部には、抵抗Ｒ７と抵抗Ｒ８との接続部（ノードｎ７）が接続されている。
【００４６】
さらに、スイッチＳＷ１６〜ＳＷ１９の一方の接続部には、ノードｎ４〜ｎ７がそれぞれ接続されており、スイッチＳＷ２０の一方の接続部には、抵抗Ｒ８と抵抗Ｒ９との接続部（ノードｎ８）が接続されている。
【００４７】
スイッチＳＷ１〜ＳＷ５の他方の接続部には、比較器１３の一方の入力部がそれぞれ接続されており、スイッチＳＷ６〜ＳＷ１０の他方の接続部には、比較器１４の一方の入力部がそれぞれ接続されている。
【００４８】
また、スイッチＳＷ１１〜ＳＷ１５の他方の接続部には、比較器１５の一方の入力部がそれぞれ接続されており、スイッチＳＷ１６〜ＳＷ２０の他方の接続部には、比較器１６の一方の入力部がそれぞれ接続されている。
【００４９】
スイッチ部Ｓ１〜Ｓ４は、選択部ｓｅｌから出力された選択信号に基づいて、任意のスイッチＳＷ１〜ＳＷ５，ＳＷ６〜ＳＷ１０，ＳＷ１１〜ＳＷ１５，ＳＷ１６〜ＳＷ２０を導通状態とさせ、抵抗Ｒ１〜Ｒ９によって分圧された基準電圧を比較器１３〜１６にそれぞれ出力する。
【００５０】
また、比較器１３〜１６の他方の入力部には、積分器９からの出力信号が入力されるように接続されている。選択制御部として機能する制御回路１７は、論理積回路Ｄ１〜Ｄ５、ならびにインバータＩｖ１〜Ｉｖ５から構成されている。
【００５１】
インバータＩｖ１の入力部には、基準電位ＶＳＳが接続されており、該インバータＩｖ１の出力部には、論理積回路Ｄ１の一方の入力部が接続されている。論理積回路Ｄ１の他方の入力部には、比較器１３の出力部、およびインバータＩｖ２の入力部がそれぞれ接続されている。
【００５２】
インバータＩｖ２の出力部には、論理積回路Ｄ２の一方の入力部が接続されており、該論理積回路Ｄ２の他方の入力部には、比較器１４の出力部、ならびにインバータＩｖ３の入力部がそれぞれ接続されている。
【００５３】
インバータＩｖ３の出力部には、論理積回路Ｄ３の一方の入力部が接続されており、該論理積回路Ｄ３の他方の入力部には、比較器１５の出力部、ならびにインバータＩｖ４の入力部がそれぞれ接続されている。
【００５４】
また、インバータＩｖ４の出力部には、論理積回路Ｄ４の一方の入力部が接続されており、該論理積回路Ｄ４の他方の入力部には、比較器１６の出力部、ならびにインバータＩｖ５の入力部がそれぞれ接続されている。
【００５５】
インバータＩｖ５の出力部には、論理積回路Ｄ５の一方の入力部が接続されており、該論理積回路Ｄ５の他方の入力部には、電源電圧ＶＤＤが入力されるように接続されている。また、比較器１３〜１６のそれぞれ出力部は、量子化器１０の出力部となっている。
【００５６】
そして、論理積回路Ｄ１〜Ｄ５の出力部は、制御スイッチ部１８の選択部ｓｅｌに出力されるようにそれぞれ接続されている。
【００５７】
図４は、制御スイッチ部１８における選択部ｓｅｌとスイッチ部Ｓ１，Ｓ４との接続構成を示す説明図である。
【００５８】
選択部ｓｅｌは、論理積回路Ｄ６〜Ｄ９、論理和回路ＯＲ、およびインバータＩｖ６から構成されている。論理積回路Ｄ６〜Ｄ９の一方の入力部、ならびにインバータＩｖ６の入力部には、リセット信号（Ｌｏ信号アクティブ）が入力されるように接続されている。このリセット信号は、たとえば、半導体集積回路装置１のリセット端子、あるいは制御部６のいずれかから出力される。
【００５９】
また、インバータＩｖ６の出力部には、論理和回路ＯＲの一方の入力部が接続されており、論理積回路Ｄ６〜Ｄ９、および論理和回路ＯＲの他方の入力部には、制御回路１７の論理積回路Ｄ１〜Ｄ５から出力される信号が入力されるようにそれぞれ接続されている。
【００６０】
これら論理積回路Ｄ６〜Ｄ９、および論理和回路ＯＲの出力部には、スイッチ部Ｓ１のスイッチＳＷ１〜ＳＷ５、およびスイッチ部Ｓ４のスイッチＳＷ１６〜ＳＷ２０に設けられた制御端子が接続されている。この図４では、スイッチ部Ｓ１，Ｓ４について記載しているが、他のスイッチ部Ｓ２，Ｓ３についても同様の接続構成となっている。
【００６１】
これら論理積回路Ｄ６〜Ｄ９、および論理和回路ＯＲから出力される信号が、選択部ｓｅｌの選択信号となり、スイッチＳＷ１〜ＳＷ５、およびスイッチＳＷ１６〜ＳＷ２０が導通状態となるように任意に選択する。
【００６２】
次に、本実施の形態におけるＡ／Ｄ変換器５に設けられた量子化器１０の動作について、図５のフローチャート、および図６〜図９の動作説明図を用いて説明する。
【００６３】
まず、動作開始時において（ステップＳ１０１）、基準電圧を各比較器１３〜１６に入力する。リセット信号（Ｌｏ信号）が選択部ｓｅｌに入力されると、論理積回路Ｄ６〜Ｄ９からＬｏ信号が出力され、論理和回路ＯＲからＨｉ信号がそれぞれ出力される。
【００６４】
これにより、図６に示すように、スイッチ部Ｓ１〜Ｓ４の中央のスイッチＳＷ３，ＳＷ８，ＳＷ１３，ＳＷ１８がそれぞれＯＮ（導通状態）となり、スイッチＳＷ３，ＳＷ８，ＳＷ１３，ＳＷ１８からは、ノードｎ３，ｎ４，ｎ５，ｎ６（図３）の分圧電圧が基準電圧として比較器１３〜１６にそれぞれ出力される。
【００６５】
その後、入力レベルＬ１（図６）の入力信号が入力され、比較器１３〜１６において入力信号と基準電圧との比較が行われる。この場合、図６の下方のタイミングチャートに示すように、比較器１３〜１６に入力されるクロック信号がＨｉ信号期間で基準電圧の入力、ならびに電圧比較が行われる。
【００６６】
温度計符号で出力された比較器１３〜１６の出力は、制御回路１７に入力され、該制御回路１７によって比較器１３〜１６における出力の”０”と”１”の温度符号の境界を”１”で出力（たとえば、図６の論理積回路Ｄ４）する。
【００６７】
続いて、信号処理が開始される（ステップＳ１０２）。ここでは、制御回路１７の論理積回路Ｄ４から出力された”１”の信号が、選択部ｓｅｌに入力される。これにより、論理積回路Ｄ７の出力がＨｉ信号となり、図７に示すように、スイッチＳＷ４，ＳＷ９，ＳＷ１４，ＳＷ１９がそれぞれＯＮとなるように、スイッチ部Ｓ１〜Ｓ４に選択信号が出力される。
【００６８】
このスイッチＳＷ４，ＳＷ９，ＳＷ１４，ＳＷ１９の切り替えは、図７の下方のタイミングチャートに示すように、たとえば、クロック信号のＬｏ信号期間に行われる。
【００６９】
このように、スイッチＳＷ４，ＳＷ９，ＳＷ１４，ＳＷ１９に切り換えが行われたことにより、ノードｎ４，ｎ５，ｎ６，ｎ７（図３）の分圧電圧が基準電圧として比較器１３〜１６にそれぞれ出力される。
【００７０】
これにより、入力信号の入力レベルＬ１に見合った温度計符号の境界付近の最適な基準電圧のみが比較器１３〜１６に供給されることになり、少数の比較器１３〜１６であっても、高精度な量子化が可能となる。この場合、比較器１３〜１６にそれぞれ入力される基準電圧は、１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）分の電圧だけ小さくなる。
【００７１】
その後、新たな入力信号が入力された場合（ステップＳ１０３）、ステップＳ１０２の処理に戻り、新たな入力信号が入力されない場合には、処理が終了となる。ここで、入力レベルＬ２の新たな入力信号が入力された場合、比較器１３〜１６には、図８に示すように、新たな”０”と”１”の温度計符号が形成される。
【００７２】
比較器１３〜１６に形成された温度符号は、制御回路１７に入力され、該制御回路１７によって比較器１３〜１６における出力の”０”と”１”の温度符号の境界を”１”で出力（たとえば、図８の論理積回路Ｄ２）する。
【００７３】
続いて、ステップＳ１０２の信号処理が開始される。論理積回路Ｄ２から出力された”１”の信号が、選択部ｓｅｌに入力されると、選択部ｓｅｌの論理積回路Ｄ８の出力がＨｉ信号となり、図９に示すように、スイッチＳＷ２，ＳＷ７，ＳＷ１２，ＳＷ１７がそれぞれＯＮとなる。
【００７４】
このスイッチＳＷ２，ＳＷ７，ＳＷ１２，ＳＷ１７の切り替えは、図９の下方のタイミングチャートに示すように、たとえば、クロック信号のＬｏ信号期間に行われる。
【００７５】
これらスイッチＳＷ２，ＳＷ７，ＳＷ１２，ＳＷ１７が導通状態となると、ノードｎ２，ｎ３，ｎ４，ｎ５（図３）の分圧電圧が基準電圧として比較器１３〜１６にそれぞれ出力される。
【００７６】
このように、入力信号の入力レベルに応じて、最適な基準電圧を比較器１３〜１６にそれぞれ供給することが可能となる。
【００７７】
それにより、本実施の形態１によれば、量子化器１０に設けられた比較器の数を削減することができるので、レイアウト面積を小さくしながら、該量子化器１０の消費電流を低減させることができる。
【００７８】
よって、半導体集積回路装置１の性能を低下させることなく、該半導体集積回路装置１の小型化や低消費電力化を可能にすることができる。
【００７９】
（実施の形態２）
図１０は、本発明の実施の形態２による量子化器の構成例を示す説明図、図１１は、図１０に設けられた比較器の構成例を示す説明図、図１２は、図１０の量子化器における動作例を示す説明図、図１３は、図１２に続く説明図、図１４は、図１３に続く説明図、図１５は、図１４に続く説明図、図１６は、図１０の量子化器の比較範囲を示す説明図である。
【００８０】
本実施の形態２において、Ａ／Ｄ変換器５は、前記実施の形態１と同様に、減算器８、積分器９、量子化器１０、ならびにＤ／Ａ変換器１１から構成されており、前記実施の形態１と異なる点は、量子化器１０の構成である。
【００８１】
量子化器１０は、図１０に示すように、基準電圧出力回路１９、スリープ制御部２０、比較器２１〜２８、制御回路２９、およびエンコーダ３０から構成されている。
【００８２】
基準電圧出力回路１９には、抵抗Ｒ１〜Ｒ９が設けられており、これら抵抗Ｒ１〜Ｒ９が正（＋）側の基準電圧ＶＲＥＦＰと負（−）側の基準電圧ＶＲＥＦＮとの間に直列接続された構成となっている。
【００８３】
動作制御信号出力部として機能するスリープ制御部２０は、否定論理和回路３１〜３８、および論理積回路３９〜４５から構成されており、比較器２１〜２８のスリープ状態／動作状態の制御を行う制御信号を生成する。
【００８４】
否定論理和回路３１〜３８は、５つ入力部（第１入力部〜第５入力部）がそれぞれ設けられており、否定論理和回路３１〜３８の出力部が、比較器２１〜２８に設けられた動作制御端子として機能するスリープ端子ｓｌｐにそれぞれ接続されている。これら否定論理和回路３１〜３８から出力される信号が、比較器２１〜２８のスリープ状態／動作状態を制御する制御信号となる。
【００８５】
比較器２１の一方の入力部には、抵抗Ｒ１と抵抗Ｒ２との接続部（ノードｎ１）が接続されており、比較器２２の一方の入力部には、抵抗Ｒ２と抵抗Ｒ３との接続部（ノードｎ２）が接続されている。
【００８６】
比較器２３の一方の入力部には、抵抗Ｒ３と抵抗Ｒ４との接続部（ノードｎ３）に接続されており、比較器２４の一方の入力部には、抵抗Ｒ４と抵抗Ｒ５との接続部（ノードｎ４）に接続されている。
【００８７】
同様に、比較器２５〜２８の一方の入力部には、抵抗Ｒ５と抵抗Ｒ６との接続部（ノードｎ５）、抵抗Ｒ６と抵抗Ｒ７との接続部（ノードｎ６）、抵抗Ｒ７と抵抗Ｒ８との接続部（ノードｎ７）、および抵抗Ｒ８と抵抗Ｒ９との接続部（ノードｎ８）がそれぞれ接続されている。また、比較器２１〜２８の他方の入力部には、積分器９からの出力信号が入力されるように接続されている。
【００８８】
否定論理和回路３１〜３４の第１入力部には、論理積回路４２の出力部がそれぞれ接続されており、否定論理和回路３５〜３８の第１入力部には、論理積回路４１の出力部がそれぞれ接続されている。
【００８９】
否定論理和回路３１〜３４の第２入力部には、論理積回路４３の出力部がそれぞれ接続されており、否定論理和回路３５〜３８の第２入力部には、論理積回路４０の出力部がそれぞれ接続されている。
【００９０】
また、否定論理和回路３１，３６〜３８の第３入力部には、論理積回路３９の出力部がそれぞれ接続されており、否定論理和回路３１，３２，３７，３８の第４入力部には、論理積回路４５の出力部が接続されている。
【００９１】
否定論理和回路３１，３８の第５入力部、および否定論理和回路３２，３３の第３入力部には、論理積回路４４の出力部がそれぞれ接続されている。そして、否定論理和回路３２の第５入力部、否定論理和回路３３，３６の第４入力部と第５入力部、否定論理和回路３４，３５の第３〜第５入力部、ならびに否定論理和回路３７の第５入力部には、基準電位ＶＳＳがそれぞれ接続されている。
【００９２】
制御部として機能する制御回路２９は、論理積回路４６〜５２、ならびにインバータ５３〜５９から構成されている。比較器２１〜２７の出力部には、インバータ５３〜５９の入力部がそれぞれ接続されている。
【００９３】
また、比較器２２〜２８の出力部には、論理積回路４６〜５２の他方の入力部がそれぞれ接続されており、インバータ５３〜５９の出力部には、論理積回路４６〜５２の一方の入力部がそれぞれ接続されている。
【００９４】
これら論理積回路４６〜５２の出力部は、エンコーダ３０の入力部がそれぞれ接続されている。エンコーダ３０は、論理積回路４６〜５２から出力された信号を並列のビットデータにエンコードして出力する。
【００９５】
また、論理積回路４６の出力部には、論理積回路４１の他方の入力部が接続されており、論理積回路４７，４８の出力部には、論理積回路４０，３９の他方の入力部がそれぞれ接続されている。
【００９６】
さらに、論理積回路５０，５１，５２の出力部には、論理積回路４４，４３，４２の他方の入力部がそれぞれ接続されており、論理積回路４９の出力部には、論理積回路４５の他方の入力部が接続されている。
【００９７】
論理積回路３９〜４５の一方の入力部には、たとえば、半導体集積回路装置１のリセット端子、あるいは制御部６のいずれかから出力されるリセット信号が入力されるように接続されている。
【００９８】
図１１は、比較器２１の構成例を示す説明図である。
【００９９】
比較器２１は、トランジスタＱ１〜Ｑ９、論理積回路ＡＮＤ１，ＡＮＤ２、否定論理和回路ＮＯＲ１，ＮＯＲ２、ならびにインバータＩｎｖ１，Ｉｎｖ２から構成されている。トランジスタＱ１，Ｑ２，Ｑ５〜Ｑ７は、たとえば、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成されており、トランジスタＱ８，Ｑ９は、ＮチャネルＭＯＳから構成されている。
【０１００】
トランジスタＱ１，Ｑ２の一方の接続部には、定電流源が接続されており、トランジスタＱ１，Ｑ２の他方の接続には、トランジスタＱ３，Ｑ４の一方の接続部がそれぞれ接続されている。
【０１０１】
トランジスタＱ１のゲートには、基準電圧出力回路１９から出力される基準電圧が入力されるように接続されており、トランジスタＱ２のゲートには、積分器９からの出力信号が入力されるように接続されている。また、トランジスタＱ３，Ｑ４のゲートは、スリープ端子ｓｌｐであり、スリープ制御部２０から出力される制御信号が入力されるようにそれぞれ接続されている。
【０１０２】
トランジスタＱ５の一方の接続部には、電源電圧ＶＣＣが入力されるように接続されており、該トランジスタＱ５の他方の接続には、トランジスタＱ６，Ｑ７の一方の接続部がそれぞれ接続されている。トランジスタＱ５のゲートには、クロック信号が入力されるように接続されている。
【０１０３】
トランジスタＱ６，Ｑ７の他方の接続部には、トランジスタＱ８，Ｑ９の一方の接続部がそれぞれ接続されており、電源電圧ＶＥＥがそれぞれ接続されている。また、トランジスタＱ６のゲートには、トランジスタＱ７の他方の接続部が接続されており、トランジスタＱ７のゲートには、トランジスタＱ６の他方の接続部が接続されている。
【０１０４】
論理積回路ＡＮＤ１の一方の入力部には、トランジスタＱ６の他方の接続部が接続されており、論理積回路ＡＮＤ２の一方の入力部には、トランジスタＱ７の他方の接続部が接続されている。
【０１０５】
論理積回路ＡＮＤ１，ＡＮＤ２の他方の入力部もスリープ端子ｓｌｐとなり、スリープ制御部２０から出力される制御信号が入力されるようにそれぞれ接続されている。論理積回路ＡＮＤ１の出力部には、否定論理和回路ＮＯＲ１の一方の入力部が接続されており、論理積回路ＡＮＤ２の出力部には、否定論理和回路ＮＯＲ２の他方の入力部が接続されている。
【０１０６】
否定論理和回路ＮＯＲ１の出力部には、否定論理和回路ＮＯＲ２の一方の入力部、およびインバータＩｖｎ１の入力部がそれぞれ接続されており、否定論理和回路ＮＯＲ２の出力部には、否定論理和回路ＮＯＲ１の一方の入力部、およびインバータＩｖｎ２の入力部がそれぞれ接続されている。そして、インバータＩｖｎ２の出力部が、比較器２１の出力部となっている。
【０１０７】
スリープ制御部２０から制御信号（Ｌｏ信号）が出力されると、トランジスタＱ３，Ｑ４がＯＦＦとなるとともに、論理積回路ＡＮＤ１，ＡＮＤ２の出力もＬｏ信号固定となり、比較器２１がスリープ状態となる。また、論理積回路ＡＮＤ１，ＡＮＤ２の出力がＬｏ信号固定となることによって、制御信号が入力された際の比較器２１における出力信号が保持される。
【０１０８】
なお、図１１では、比較器２１の構成例を示したが、他の比較器２２〜２８についても同様の構成となっている。
【０１０９】
次に、本実施の形態２における量子化器１０の動作について、フローチャート（図５）、図１２〜図１５、および図１６の量子化器１０の比較範囲を示す説明図を用いて説明する。
【０１１０】
まず、動作開始時において、量子化器１０におけるすべての比較器２１〜２８をＯＮさせる（ステップＳ１０１）。この場合、リセット信号（Ｌｏ信号）が入力され、図１２に示すように、否定論理和回路３１〜３８からは、比較器２１〜２８をＯＮさせる制御信号（Ｈｉ信号）がそれぞれ出力される。
【０１１１】
この処理は、図１２の下方のタイミングチャートに示すように、比較器２１〜２８に入力されるクロック信号がＨｉ信号期間において行われる。
【０１１２】
この状態で、たとえば、入力レベルＬ３（図１２）の入力信号が入力されると、比較器２１〜２８において入力信号と基準電圧との比較が行われ、入力信号に対応した温度計符号が出力される。ここでは、図１６の状態Ｊ１に示すように、すべての比較器２１〜２８が動作状態となっている。
【０１１３】
続いて、信号処理を行う（ステップＳ１０２）。比較器２１〜２８の比較結果となる温度計符号は、制御回路２９の論理積回路４６〜５２にそれぞれ出力される。そして、制御回路２９は、論理積回路４６〜５２の温度計符号の境目を”１”として出力する。
【０１１４】
続いて、制御回路２９から出力された”１”の信号は、スリープ制御部２０に出力される。スリープ制御回路２０は、図１３に示すように、入力信号の入力レベルＬ３に見合った基準電圧が入力されている比較器２３〜２６をＯＮとし、他の比較器２１，２２，２７，２８をスリープ状態とさせる制御信号をそれぞれ出力する。この処理は、図１３の下方のタイミングチャートに示すように、比較器２１〜２８に入力されるクロック信号がＬｏ信号期間において行われる。
【０１１５】
それにより、入力信号の入力レベルＬ３に応じた図１６の状態Ｊ２に示す範囲の比較器群が動作することになる。
【０１１６】
その後、新たな入力信号が入力された場合（ステップＳ１０３）、ステップＳ１０２の処理に戻り、新たな入力信号が入力されない場合には、処理が終了となる。たとえば、入力レベルＬ４の新たな入力信号が入力された場合には、図１４に示すように、入力レベルＬ４に応じた比較器２１〜２８は、新たな”１”の温度計符号を出力する。このときの比較器群の動作状態は、図１６の状態Ｊ３であり、これは状態Ｊ２と同じとなる。
【０１１７】
そして、制御回路２９から出力された境目の温度符号である”１”の信号は、スリープ制御部２０に出力され、図１５に示すように、入力信号の入力レベルＬ４に見合った基準電圧が入力されている比較器２４〜２７をＯＮとし、他の比較器２１〜２３，２８をスリープ状態とさせる制御信号をそれぞれ出力する。これにより、比較器群の動作状態は、図１６の状態Ｊ４となり、入力レベルＬ４に最適な比較器群のみがＯＮとなる。
【０１１８】
それにより、本実施の形態２によれば、入力信号の入力レベルに応じて任意の比較器２１〜２８を選択して動作させることができるので、Ａ／Ｄ変換器５の消費電流を低減させることができる。
【０１１９】
よって、半導体集積回路装置１の性能を低下させることなく、低消費電力化を実現することができる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２１】
本発明は、半導体集積回路装置などに設けられるＡ／Ｄ変換器に適している。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたＡ／Ｄ変換器のブロック図である。
【図３】図２のＡ／Ｄ変換器に設けられた量子化器の構成例を示す説明図である。
【図４】図３の量子化器に設けられた制御スイッチ部の接続構成を示す説明図である。
【図５】図３の量子化器における動作処理例を示すフローチャートである。
【図６】図３の量子化器における動作例を示す説明図である。
【図７】図６に続く説明図である。
【図８】図７に続く説明図である。
【図９】図８に続く説明図である。
【図１０】本発明の実施の形態２による量子化器の構成例を示す説明図である。
【図１１】図１０に設けられた比較器の構成例を示す説明図である。
【図１２】図１０の量子化器における動作例を示す説明図である。
【図１３】図１２に続く説明図である。
【図１４】図１３に続く説明図である。
【図１５】図１４に続く説明図である。
【図１６】図１０の量子化器の比較範囲を示す説明図である。
【符号の説明】
【０１２３】
１  半導体集積回路装置
２  ＣＰＵ
３  メモリ
４  信号切り換え部
５  Ａ／Ｄ変換器
６  制御部
７  レジスタ
８  減算器
９  積分器
１０  量子化器
１１  Ｄ／Ａ変換器
１２  基準電圧出力回路
１３〜１６  比較器
１７  制御回路
１８  制御スイッチ部
１９  基準電圧出力回路
２０  スリープ制御部
２１〜２８  比較器
２９  制御回路
３０  エンコーダ
３１〜３８  否定論理和回路
３９〜４５  論理積回路
Ｂ  バス
ＲＲ  抵抗部
Ｒ１〜Ｒ９  抵抗
ｓｅｌ  選択部
Ｓ１〜Ｓ４  スイッチ部
ＳＷ１〜ＳＷ２０  スイッチ
Ｄ１〜Ｄ９  論理積回路
ＡＮＤ１，ＡＮＤ２  論理積回路
Ｉｖ１〜Ｉｖ６  インバータ
ＯＲ  論理和回路
Ｑ１〜Ｑ９  トランジスタ
ＮＯＲ１，ＮＯＲ２  否定論理和回路
Ｉｎｖ１，Ｉｎｖ２  インバータ
ｓｌｐ  スリープ端子
【図１】
2009065420.tif 000003
【図２】
2009065420.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009065420.tif 000009
【図８】
2009065420.tif 000010
【図９】
2009065420.tif 000011
【図１０】
2009065420.tif 000012
【図１１】
2009065420.tif 000013
【図１２】
2009065420.tif 000014
【図１３】
2009065420.tif 000015
【図１４】
2009065420.tif 000016
【図１５】
2009065420.tif 000017
【図１６】
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