(57)【要約】【課題】アクセススピードを向上しつつ、面積低減を図る。【解決手段】不良メモリセルのワード線を非活性化するためのワード線非活性化情報を格納する一時記憶回路９１ａと、前記ワード線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路９１ｂとを有したワード線活性化回路９１を、各ワード線に対して設ける。そして、前記非活性アドレス検知回路９１ｂが冗長メモリセルを使用すると決定した場合に、冗長ワード線活性化回路１００によって冗長ワード線を活性化する。【選択図】図１
2009123258.tif 000002
【特許請求の範囲】
【請求項１】
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の何れか一方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の何れかの冗長アクセス制御線に接続され、接続された冗長アクセス制御線を活性化する１つ以上の冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
各アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする半導体記憶装置。
【請求項２】
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の双方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の双方のアクセス制御線にそれぞれ１つ以上接続され、接続された冗長アクセス制御線を活性化する冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
各アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする半導体記憶装置。
【請求項３】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記一時記憶回路は、ラッチ回路であることを特徴とする半導体記憶装置。
【請求項４】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記非活性アドレス検知回路は、２つ以上のトランジスタを直列に配置してなることを特徴とする半導体記憶装置。
【請求項５】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記一時記憶回路は、前記メモリセルアレイ内のメモリセルを用いて構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記冗長アクセス制御線は、２本以上であり、前記冗長アクセス制御線活性化手段は、前記冗長アクセス制御線の本数に対応する数だけ設けられていることを特徴とする半導体記憶装置。
【請求項７】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記メモリセルアレイは複数組が設けられており、
前記アクセス制御線活性化手段と前記冗長アクセス制御線活性化手段とは、メモリセルアレイ毎に対応して複数が設けられていることを特徴とする半導体記憶装置。
【請求項８】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記アクセス制御線活性化手段は、前記アドレスデコーダからのアドレス指定信号を隣接アドレスへシフト転送する手段を有していることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの不良を救済するいわゆる冗長救済回路を有した半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、ハイビジョンテレビに代表されるデジタル機器分野のデータ大容量化に伴い、半導体メモリの大容量化、及び微細化による高集積化が進んでいる。一方、このようなメモリの大容量化、微細化による高集積化に伴い、不良メモリセルの発生する確率が増大する傾向にある。この不良メモリセルはチップ製造歩留りを低下させる原因となる。そのため、チップ製造歩留り低下の原因となる不良メモリセルを、あらかじめ搭載した冗長メモリセルを用いて回路的に救済することで、チップ製造歩留りを向上する、いわゆる冗長救済回路を半導体記憶装置に付与することが一般的に行われている。
【０００３】
このような半導体記憶装置の一例としては、例えば特許文献１に記載された半導体記憶装置がある。この半導体記憶装置は、複数のメモリセルブロックと、第１ヒューズブロックと、第２ヒューズブロックと、複数の選択回路と、第１判定回路と、第２判定回路とを備えている。メモリセルブロックは、メモリセルがロウ及びカラムに配列されて構成される。第１ヒューズブロックは、メモリセルブロックごとに配置されており、ロウのアドレス信号に一対一に対応する第１ヒューズを複数含んでいる。これらの第１ヒューズには、ロウの置換アドレスがプログラムされている。また、第２ヒューズブロックは、メモリセルブロックごとに配置され、カラムのアドレス信号に一対一に対応する第２ヒューズを複数含んでいる。そして、これらの第２ヒューズにはカラムの置換アドレスがプログラムされている。また、選択回路は、第１ヒューズ及び第２ヒューズに接続されており、第１ヒューズ又は第２ヒューズのいずれかの状態を表す状態信号を出力する。複数の第１判定回路は、状態信号及びアドレス信号が入力されており、状態信号とアドレス信号とが一致しているか否かを判定する。複数の第２判定回路は、複数の第１判定回路の出力に基づいて、アドレス信号が指定する外部アドレスがロウ又はカラムの置換アドレスと一致しているか否かを判定する。
【０００４】
この構成により、ロウアドレス判定時には選択回路が第１ヒューズの状態信号を出力し、カラムアドレス判定時には選択回路が第２ヒューズの状態信号を出力する。この状態信号に応じて不良メモリセルの置換を行なえば、不良メモリセルを、あらかじめ搭載した冗長メモリセルを用いて回路的に救済することが可能になる。
【０００５】
また、冗長救済回路を有した半導体記憶装置の他の例としては、特許文献２に記載されたものもある。
【０００６】
この半導体記憶装置は、不良ロウアドレスを記憶する冗長記憶回路を備えており、電源投入後、予め冗長記憶回路に記憶されている不良ロウアドレス信号により、ロウアドレス信号を伝送する配線とスペアロウデコーダ回路とを接続し、且つスペアロウデコーダ回路により置き換えられたロウデコーダ回路を非活性としている。このため、ロウアドレス信号が発生される毎にロウアドレス信号と冗長記憶回路に記憶されている不良ロウアドレス信号とを比較し、その比較結果に応じてスペアロウデコーダ又はロウデコーダを活性化する場合に比べて、メモリセルを高速にアクセスすることができる。
【特許文献１】特開２００５−７１４１３号公報
【特許文献２】特開２００１−１５５４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体記憶装置における冗長救済回路の規模は、歩留まりの向上を目的として増大傾向にあり、微細化による高集積化の一方で、冗長救済回路の占める割合が高くなることにより半導体メモリ装置の小型化を妨げる虞がある。
【０００８】
これに対して、特許文献１に記載された半導体記憶装置では、第１及び第２判定回路をロウ及びカラムのヒューズブロックで共有することができるので、ロウ及びカラムで別々に判定回路を設ける場合に比較して、冗長メモリセルの置換回路の面積を低減できる。
【０００９】
しかしながら、特許文献１に記載された半導体記憶装置では、ロウアドレス信号が発生される毎にロウアドレス信号と冗長記憶回路に記憶されている不良ロウアドレス信号とを全ビット比較し、その比較結果に応じて冗長ロウデコーダまたはロウデコーダを活性化しており、アクセススピードが遅くなるという問題を有する。
【００１０】
また、特許文献２に記載された半導体記憶装置では、スペアロウデコーダとロウアドレスバッファとに接続されて、不良アドレスのみの通過を可能とするスイッチ回路を必要とするため、面積低減の余地がある。
【００１１】
本発明は上記の問題に着目してなされたものであり、アクセススピードを向上しつつ、面積低減を図ることを目的としている。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本発明の一態様は、
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の何れか一方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の何れかの冗長アクセス制御線に接続され、接続された冗長アクセス制御線を活性化する１つ以上の冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
各アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする。
【００１３】
また、本発明の一態様は、
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の双方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の双方のアクセス制御線にそれぞれ１つ以上接続され、接続された冗長アクセス制御線を活性化する冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
各アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする。
【００１４】
これら発明では、一時記憶回路に格納されているワード線非活性化情報と、アドレス指定信号とに応じ、冗長メモリセルを使用するか否かが決定される。したがって、本発明では、ロウデコーダは、従来の半導体記憶装置のように、冗長メモリセルを使用するか否かの判定信号が確定するまで待つ必要がない。
【発明の効果】
【００１５】
本発明によれば、アクセススピードを向上しつつ、面積低減を図ることができる。
【００１６】
詳しくは、本発明では、ロウデコーダは、従来の半導体記憶装置のように、冗長メモリセルを使用するか否かの判定信号が確定するまで待つ必要がなく、アクセススピードの向上ができる。
【００１７】
また、特許文献１のアドレス判定回路における排他的論理和回路や、特許文献２における、不良アドレスのみを通過可能とするスイッチ回路を必要としないので、面積低減の効果がある。本発明は、一時記憶回路や冗長アドレス決定回路の追加を伴うが、ロウデコーダの近傍にデッドスペースがある場合にはメモリブロックの面積を増大させることなく配置可能であり特に有効である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００１９】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１の構成を示すブロック図である。半導体記憶装置１は、図１に示すように、メモリセルアレイ１０、冗長メモリセルアレイ２０、カラムアドレスデコーダ３０、データＩ／Ｏ４０、冗長記憶回路５０、不良ロウアドレス切り替え回路６０、ロウプリデコーダ７０、ロウデコーダ８０、ワード線活性化回路群９０、及び冗長ワード線活性化回路１００を備えている。
【００２０】
−各部の構成−
メモリセルアレイ１０は、行及び列からなるマトリクス状に配列された複数のメモリセルを含んでおり、メモリセルの行方向に配置された複数のワード線ＷＬ、複数のビット線ＢＬを有している。つまり、メモリセルアレイ１０では、これらワード線ＷＬとビット線ＢＬの各交点にメモリセルが配置されている。
【００２１】
一方、冗長メモリセルアレイ２０は、メモリセルアレイ１０内のメモリセルを救済するための複数の冗長メモリセルを含んでおり、これらの冗長メモリセルは、行及び列からなるマトリクス状に配列されている。そして、冗長メモリセルの行方向には、１本以上の冗長ワード線ＳＷＬが配置され、列方向には、メモリセルアレイ１０のビット線ＢＬが配置されている。つまり、冗長メモリセルアレイ２０では、冗長ワード線ＳＷＬとビット線ＢＬとの交点に冗長メモリが配置されている。
【００２２】
半導体記憶装置１には、アクセスするメモリセルを指定するためにアドレス信号ＡＤ０〜ＡＤｎが入力されており、入力されたアドレス信号ＡＤ０〜ＡＤｎは、マトリクス状に配列されたメモリセルアレイ１０のメモリセルを行及び列の交点により指し示すようにロウアドレス及びカラムアドレスに分岐している。なお、以下の説明では、ロウアドレスは、ＡＤ１０〜ＡＤ１３であるものとする。
【００２３】
カラムアドレスデコーダ３０は、カラムアドレスが供給されており、カラムアドレスをデコードした信号をデータＩ／Ｏ４０に供給するようになっている。
【００２４】
データＩ／Ｏ４０は、カラムアドレスデコーダ３０が出力した信号を受けて、何れか１つのビット線ＢＬを選択するようになっている。
【００２５】
冗長記憶回路５０は、メモリセルアレイ１０における不良メモリセルのロウアドレス情報が格納されている。
【００２６】
不良ロウアドレス切り替え回路６０は、上記のロウアドレスが供給され、且つ冗長記憶回路５０と接続されており、セレクト信号ＦＳＥＬに応じて、ロウアドレス及び不良メモリセルのロウアドレス情報（以下の説明ではアドレスＦＡＤ０〜ＦＡＤ３であるものとする）の何れか一方を選択的に切り替えてロウプリデコーダ７０へ通過させるようになっている。詳しくは、この不良ロウアドレス切り替え回路６０は、電源投入時及びリセット動作時には、冗長記憶回路５０からの入力を通過させ、通常アクセス時にはロウアドレスを通過させ、ロウプリデコーダ７０に供給する。
【００２７】
図２は、不良ロウアドレス切り替え回路６０の一例を示す回路図である。図２に示すように、この不良ロウアドレス切り替え回路６０は、トランスファゲート６１〜６８、及びインバータ６９を備えている。これらのトランスファゲートのうち、トランスファゲート６１〜６４は、それぞれ冗長記憶回路５０から供給されたアドレスＦＡＤ０〜ＦＡＤ３と接続され、トランスファゲート６５〜６８は、それぞれロウアドレスＡＤ１０〜ＡＤ１３と接続されている。そして、各トランスファゲートには、セレクト信号ＦＳＥＬ及びインバータ６９によって反転させられたセレクト信号ＦＳＥＬが入力されており、これらの信号によって、オンオフが切り替えられる。この切り替えにより、アドレスＦＡＤ０〜ＦＡＤ３と、ロウアドレスＡＤ１０〜ＡＤ１３とは、何れかが選択的に出力ＩＡＤ０〜ＩＡＤ３としてロウプリデコーダ７０へ供給される。
【００２８】
ロウプリデコーダ７０は、与えられたロウアドレスをデコードするようになっている。
【００２９】
ロウデコーダ８０は、ロウプリデコーダ７０の出力をデコードしたアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍをワード線活性化回路群９０に出力するようになっている。
【００３０】
ワード線活性化回路群９０は、各ワード線に対応した複数のワード線活性化回路９１を備えている。このワード線活性化回路群９０では、ロウデコーダ８０が出力したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍに応じて、ワード線活性化回路群９０内の何れか１つのワード線活性化回路９１を指定する。
【００３１】
図３は、本実施形態におけるワード線活性化回路９１の構成を示すブロック図である。このワード線活性化回路９１は、図３に示すように、一時記憶回路９１ａと非活性アドレス検知回路９１ｂとを備えている。各ワード線活性化回路９１には、ロウデコーダ８０が出力したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍのうちの何れか１つのアドレス指定信号ＲＤＯＵＴが入力されており、このアドレス指定信号ＲＤＯＵＴは、一時記憶回路９１ａ、及び非活性アドレス検知回路９１ｂに入力されている。
【００３２】
一時記憶回路９１ａは、メモリセルアレイ１０内の不良メモリセルのワード線を非活性化するために使用するワード線非活性化情報を格納する。このワード線非活性化情報は、このワード線活性化回路９１の対応するロウアドレスが不良メモリセルのロウアドレスであるか否かを示す情報であり、電源投入時及びリセット動作時に、冗長記憶回路５０に格納されている不良メモリセルのロウアドレス情報に応じて設定される。より詳しくは、一時記憶回路９１ａは、電源投入時及びリセット動作時にリセット信号ＲＥＳＥＴが入力されると、アドレス指定信号ＲＤＯＵＴの状態を記憶するように構成されており、上記のワード線非活性化情報は、電源投入時及びリセット動作時に、アドレス指定信号ＲＤＯＵＴとして与えられる。
【００３３】
非活性アドレス検知回路９１ｂは、前記ワード線非活性化情報と、アドレス指定信号ＲＤＯＵＴとから冗長メモリセルを使用することを決定する冗長アドレス決定手段としての機能と、前記ワード線非活性化情報によりワード線を非活性とする機能とを有している。詳しくは、ロウデコーダ８０が不良メモリセルのアドレスを指定した場合、非活性アドレス検知回路９１ｂは、冗長メモリセルを使用することを決定し、前記ワード線非活性情報によりワード線を非活性とし、さらに、アドレス指定信号ＲＤＯＵＴが活性化されたときに冗長判定バスｂＳＷＬの電位を変化させることで、冗長ワード線ＳＷＬの活性化が必要であることを冗長ワード線活性化回路１００に伝達する。
【００３４】
冗長ワード線活性化回路１００は、各冗長ワード線ＳＷＬに対応して設けられており、ワード線活性化回路９１の制御に応じて、対応する冗長ワード線を活性化させるようになっている。なお、図１中では、代表で１つの冗長ワード線活性化回路１００のみを図示し、その他の冗長ワード線活性化回路１００は記載を省略している。
【００３５】
図４は、ワード線活性化回路９１及び冗長ワード線活性化回路１００の一例を示す回路図である。この例では、ワード線活性化回路９１は、トランスファゲート９２、ＮＡＮＤゲート９３、インバータ９４，９５，９６、及びＮｃｈトランジスタ９７，９８を備えている。トランスファゲート９２には、リセット信号ＲＥＳＥＴとインバータ９９で反転させられたリセット信号ＲＥＳＥＴが入力されており、これらの信号によってオンオフが制御される。
【００３６】
また、冗長ワード線活性化回路１００は、インバータ１０１を備えている。なお、このワード線活性化回路９１では、インバータ９４とインバータ９５とからなるラッチが上記の一時記憶回路９１ａに対応する。
【００３７】
ワード線活性化回路群９０は、メモリセルアレイ１０の制御部ではなく、ロウデコーダ８０とメモリセルアレイ１０の間に配置するのが好ましい。特に、ロウデコーダ８０の近傍にデッドスペースがある場合には、メモリブロックの面積を増大させることなくこれらの回路の配置可能であり有効である。
【００３８】
なお、本実施形態では、ロウデコーダ８０、ワード線活性化回路９１、冗長ワード線活性化回路１００、ワード線ＷＬ、冗長ワード線ＳＷＬが、それぞれ本発明で言うアドレスデコーダ、アクセス制御線活性化手段、冗長アクセス制御線活性化手段、アクセス制御線、冗長アクセス制御線に対応する。
【００３９】
−半導体記憶装置１の動作−
（電源投入時の動作）
まず、電源投入時の動作について説明する。
【００４０】
電源投入時には、不良ロウアドレス切り替え回路６０が冗長記憶回路５０に格納された不良メモリセルのロウアドレス情報をロウプリデコーダ７０に通過させるように、セレクト信号ＦＳＥＬが不良ロウアドレス切り替え回路６０に与えられる。これにより、冗長記憶回路５０に格納された不良メモリセルのロウアドレスはロウプリデコーダ７０に供給され、ロウプリデコーダ７０は、ロウアドレスをデコードしてロウデコーダ８０に出力する。
【００４１】
ロウプリデコーダ７０の出力を受けたロウデコーダ８０は、不良メモリのロウアドレスに対応したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍを出力する。このロウデコーダ８０が出力したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍはそれぞれ、ワード線活性化回路群９０内のワード線活性化回路９１に供給される。各ワード線活性化回路９１では、アドレス指定信号ＲＤＯＵＴは一時記憶回路９１ａへ供給される。
【００４２】
各一時記憶回路９１ａでは、電源投入時及びリセット動作時にリセット信号ＲＥＳＥＴが入力されると、アドレス指定信号ＲＤＯＵＴの状態を記憶する。これにより、ロウデコーダ８０が活性化しているアドレス指定信号ＲＤＯＵＴに対応している一時記憶回路９１ａ（すなわち不良メモリセルのロウアドレスに対応しているもの）のみが他とは異なる情報が格納されることになる。
【００４３】
上記の動作を、図４を用いて詳しく説明すると以下のようになる。
【００４４】
電源投入直後は、インバータ９４とインバータ９５とからなるラッチで構成される一時記憶回路９１ａの記憶データは不定である。ここで、ロウデコーダ８０は、不良メモリのロウアドレスに対応したアドレス指定信号ＲＤＯＵＴを出力する。図５の（ａ）及び図５の（ｂ）に、電源投入時のこれらの信号の動作波形を示す。図中のｕｎｋｎｏｗｎは不定信号であることを示している。
【００４５】
図５の（ａ）は、電源投入時における、不良メモリセル箇所のワード線活性化回路９１の動作を示す波形図である。アドレス指定信号ＲＤＯＵＴは、リセット信号ＲＥＳＥＴのＨ電位の区間で、不良メモリセルを示すＨ電位に活性化させられている。このときトランスファゲート９２はオン状態であるため、アドレス指定信号ＲＤＯＵＴのＨ電位はインバータ９４とインバータ９５からなるラッチ（一時記憶回路９１ａ）に入力される。ノードＬＴＳ（インバータ９５の出力）は、電源投入時には不定電位であるが、アドレス指定信号ＲＤＯＵＴとして伝播されるＨ電位を受けてインバータ９５によりＬ電位へセットされる。
【００４６】
一方、図５の（ｂ）は、電源投入時における、不良メモリセルでない箇所のワード線活性化回路９１の動作を示す波形図である。アドレス指定信号ＲＤＯＵＴは、対応するメモリセルが不良メモリセルではないためＬ電位である。リセット信号ＲＥＳＥＴのＨ電位区間ではトランスファゲート９２はオン状態であるため、アドレス指定信号ＲＤＯＵＴのＬ電位は、インバータ９４とインバータ９５からなるラッチ（一時記憶回路９１ａ）に入力される。その結果、ノードＬＴＳは電源投入時には不定であるが、Ｈ電位へセットされる。
【００４７】
以上のように電源投入時に、不良メモリセル箇所に対応したワード線活性化回路９１ではノードＬＴＳがＬ電位となり、不良メモリでない箇所ではノードＬＴＳがＨ電位となるように、一時記憶回路９１ａに設定される。
【００４８】
（通常アクセス時の動作）
次に、通常アクセス時の動作について説明する。
【００４９】
通常アクセス時には、不良ロウアドレス切り替え回路６０がロウアドレスをロウプリデコーダ７０に通過させるように、セレクト信号ＦＳＥＬが不良ロウアドレス切り替え回路６０に与えられる。これにより、ロウアドレスはロウプリデコーダ７０に供給され、ロウプリデコーダ７０は、ロウアドレスをデコードしてロウデコーダ８０に出力する。ロウプリデコーダ７０の出力を受けたロウデコーダ８０は、ロウアドレスに対応したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍを出力する。
【００５０】
前述のようにワード線活性化回路９１内の一時記憶回路９１ａには、このワード線活性化回路９１の対応するロウアドレスが不良メモリセルのロウアドレスであるか否かを示す情報であるワード線非活性化情報が格納されている。
【００５１】
非活性アドレス検知回路９１ｂは、一時記憶回路９１ａに格納されているワード線非活性化情報とロウデコーダ８０が出力したアドレス指定信号ＲＤＯＵＴとを受け、ワード線非活性化情報が不良メモリセルのロウアドレスであることを示している場合には、対応するワード線ＷＬを非活性とし、さらに、アドレス指定信号ＲＤＯＵＴが活性化されたときに冗長判定バスｂＳＷＬを変化させて、冗長ワード線活性化回路１００に冗長ワード線ＳＷＬの活性化が必要であることを伝達する。一方、ワード線非活性化情報が不良メモリセルのロウアドレスであることを示していない場合には、アドレス指定信号ＲＤＯＵＴが活性化さたときに、ワード線ＷＬを活性化することによりメモリセルアレイ１０のワード線ＷＬを選択する。
【００５２】
上記の動作を、図４を用いて詳しく説明すると以下のようになる。
【００５３】
ロウアドレスＡＤ１０〜ＡＤ１３は、不良ロウアドレス切り替え回路６０を通過してロウプリデコーダ７０へ供給される。このロウプリデコーダ７０の出力を受けたロウデコーダ８０はロウアドレスに対応したアドレス指定信号ＲＤＯＵＴ０〜ＲＤＯＵＴｍを出力する。
【００５４】
ロウデコーダ８０によって指定されたアドレスが不良メモリ箇所であれば、前述のようにノードＬＴＳはＬ電位である。そのためＮＡＮＤゲート９３の出力はＨ電位となり、その結果、ワード線ＷＬはＬ電位となる。したがって、メモリセルのワード線は非活性となる。また、指定されたアドレスが不良アドレスでなければ、ノードＬＴＳはＨ電位である。そのためアドレス指定信号ＲＤＯＵＴはＮＡＮＤゲート９３とインバータ９６を通過することによりワード線ＷＬは活性化される。
【００５５】
次に、冗長判定バスｂＳＷＬの遷移について説明する。
【００５６】
図６の（ａ）は通常動作時の、不良メモリセル箇所におけるワード線活性化回路９１の動作波形図である。また、図６の（ｂ）は通常動作時の、不良メモリでない箇所におけるワード線活性化回路９１の動作波形図である。
【００５７】
冗長判定バスｂＳＷＬは、例えば図７の回路図で示す信号ｂＰＣＧで制御されるＰｃｈトランジスタ１１０で構成される。冗長判定バスｂＳＷＬはあらかじめＨ電位にプリチャージしておき、ロウデコーダ８０からのアドレス指定信号ＲＤＯＵＴのＨ電位区間を含む期間でプリチャージオフする。
【００５８】
不良メモリセル箇所に対応したワード線活性化回路９１では、図６の（ａ）に示すように、ノードＬＴＳはＬ電位であり、ノードｂＬＴＳ（インバータ９４の出力）はＨ電位である。そのため、Ｎｃｈトランジスタ９７はオン状態である。ここで、アドレス指定信号ＲＤＯＵＴをゲートに入力されているＮｃｈトランジスタ９８が、ＲＤＯＵＴのＨ電位を受けてオンになると、冗長判定バスｂＳＷＬはＬ電位に変化する。
【００５９】
このようにＮｃｈトランジスタ９７とＮｃｈトランジスタ９８とを直列に配置した回路を用いることにより、少ない素子数で冗長判定バスｂＳＷＬを制御できる。
【００６０】
不良メモリセルではない箇所に対応したワード線活性化回路９１では、図６の（ｂ）にあるように、ノードＬＴＳはＨ電位であり、ノードｂＬＴＳはＬ電位である。そのため、Ｎｃｈトランジスタ９７はオフ状態である。この際、アドレス指定信号ＲＤＯＵＴの電位に関わらず、あらかじめＨ電位とした冗長判定バスｂＳＷＬの電位がＬ電位に変化することがないため、冗長判定バスｂＳＷＬはＨ電位を保つ。
【００６１】
この結果、不良メモリセル箇所のアドレス指定信号ＲＤＯＵＴがＨ電位に活性化されると、冗長判定バスｂＳＷＬがＬ電位となる。そして、インバータ１０１の出力につながる冗長ワード線ＳＷＬはＨ電位となり、冗長メモリセルアレイ２０の冗長メモリセルの冗長ワード線ＳＷＬが活性化される。
【００６２】
以上のように、本実施形態によれば、従来の半導体記憶装置のように、冗長メモリセルを使用するか否かの判定信号が確定するまで、ロウデコーダ８０は待つ必要がなく、また、従来のアドレス判定回路のように、排他的論理和回路を必要としない。そのためアクセススピードの向上ができる。
【００６３】
また、特許文献１のアドレス判定回路における排他的論理和回路や、特許文献２における、不良アドレスのみを通過可能とするスイッチ回路を必要としないので、面積低減の効果がある。本実施形態は、一時記憶回路９１ａやワード線活性化回路群９０の追加を伴うが、ロウデコーダ８０の近傍にデッドスペースがある場合には、メモリブロックの面積を増大させることなくこれらの回路の配置できる。
【００６４】
なお、本実施形態では、セレクト信号ＦＳＥＬとリセット信号ＲＥＳＥＴとを別々の信号としているが、セレクト信号ＦＳＥＬから、リセット信号ＲＥＳＥＴを生成する構成としても良い。
【００６５】
《発明の実施形態２》
実施形態２の半導体記憶装置は、ワード線活性化回路９１の構成が実施形態１とは異なっている。図８は、本発明の実施形態２に係る半導体記憶装置のワード線活性化回路９１の回路図である。
【００６６】
ワード線活性化回路９１が隣接するメモリセルアレイ１０は、記憶装置として作用するメモリセルで構成されている。そこで本実施形態では、一時記憶回路９１ａの代わりとして、このメモリセルアレイ１０内のメモリセルの記憶機能を使用するものである。
【００６７】
図８の破線で囲まれた回路は、メモリセルアレイ１０内のＳＲＡＭのメモリセル（メモリセル２０１）であり、図９は、メモリセル２０１のみを抜き出した図である。メモリセル２０１は、図９に示すように、インバータ２０２とインバータ２０３からなるラッチと、Ｎｃｈトランジスタ２０４，２０５とを有する。このメモリセル２０１では、Ｎｃｈトランジスタ２０４，２０５は、ゲートを接地電位に固定することによりオフ状態としている。
【００６８】
メモリセルアレイ１０は繰り返しパターン形状のレイアウトをしており小面積化が図られているため、メモリセルのレイアウトを用いた記憶回路で一時記憶回路を構成することにより、面積低減が可能となる。
【００６９】
このように本実施形態によれば、実施形態１のように一時記憶回路としてインバータ９４とインバータ９５からなるラッチを設ける必要がないので、面積低減が可能である。
【００７０】
なお、ここで一時記憶回路として使用するメモリセルは、通常使用するメモリセルのレイアウトからサイズを拡張して安定化を図ったメモリセルを使用しても良い。
【００７１】
《発明の実施形態３》
本発明の実施形態３に係る半導体記憶装置は、ワード線活性化回路及び冗長ワード線活性化回路の構成が実施形態１と異なっている。図１０は、本発明の実施形態３に係る半導体記憶装置のワード線活性化回路９１及び冗長ワード線活性化回路１００の回路図である。
【００７２】
実施形態１の半導体記憶装置では、一時記憶回路９１ａとメモリセルのワード線とが１対１で対応している。したがって、レイアウトの繰り返しピッチを崩さないためには、一時記憶回路９１ａはメモリセルの幅以下にレイアウトすることが必要である。そこで本実施形態では、複数のワード線に対して１つの一時記憶回路を備えることで面積低減を図るようにした。
【００７３】
以下では、説明を簡単にするため、２本のワード線ＷＬ＜ｎ＞、ＷＬ＜ｎ＋１＞と、２本の冗長ワード線ＳＷＬ＜０＞、ＳＷＬ＜１＞を有する例について説明する。なお、ワード線および冗長ワード線の数は例示であり、本発明はワード線及び冗長ワード線が３本以上の場合についても適用できる。
【００７４】
この例でも各ワード線に対してワード線活性化回路９１が設けられ、各冗長ワード線ＳＷＬに対応して冗長ワード線活性化回路１００が設けられている。これらのワード線活性化回路９１、冗長ワード線活性化回路１００を区別するため、図中などでは符号の後に枝番を付記している。図１０において、ワード線活性化回路９１−１がワード線ＷＬ＜ｎ＞を活性化し、ワード線活性化回路９１−２がワード線ＷＬ＜ｎ＋１＞を活性化する。また、冗長ワード線活性化回路１００−１が冗長ワード線ＳＷＬ＜０＞を活性化し、冗長ワード線活性化回路１００−２が冗長ワード線ＳＷＬ＜１＞を活性化する。
【００７５】
各ワード線活性化回路９１は、この例では、Ｎｃｈトランジスタ９７，９８，３０１，３０２、ＮＡＮＤゲート９３、及びインバータ９６を備えており、Ｎｃｈトランジスタ３０１，３０２は直列に配置している。なお、これらの構成要素も、それぞれのワード線活性化回路９１に付記された枝番と同じものを付記して、ワード線ＷＬ＜ｎ＞用と、ワード線ＷＬ＜ｎ＋１＞用とを区別してある。
【００７６】
また、本実施形態では、ワード線活性化回路９１−１，９１−２の２つで、１つの一時記憶回路９１ａを共用するようになっている。本実施形態の一時記憶回路９１ａは、インバータ３１１，３１２、トライステートインバータ３１３、及びＰｃｈトランジスタ３１４を備えており、インバータ３１１，３１２は、ラッチを構成している。
【００７７】
−実施形態３における半導体記憶装置の動作−
（電源投入時の動作）
まず、電源投入時の動作について説明する。
【００７８】
ＷＬ＜ｎ＋１＞に不良メモリがある場合には、ロウデコーダ８０からアドレス指定信号ＲＤＯＵＴ＜ｎ＋１＞として不良メモリを指し示すＨ電位、アドレス指定信号ＲＤＯＵＴ＜ｎ＞としてＬ電位が供給される。
【００７９】
ここでリセット信号ＲＥＳＥＴをＨ電位にすることにより、Ｐｃｈトランジスタ３１４がオフ状態となり、Ｎｃｈトランジスタ３０１−１及びＮｃｈトランジスタ３０１−２がオン状態となる。ＲＤＯＵＴ＜ｎ＋１＞のＨ電位を受けてＮｃｈトランジスタ３０２−２がオン状態となることにより、トライステートインバータ３１３の入力はＬ電位に変化する。これにより、インバータ３１１及びインバータ３１２からなるラッチの出力ｂＬＴＭ（インバータ３１２の出力）がＨ電位、出力ＬＴＭ（インバータ３１１の出力）がＬ電位となる。すなわちワード線ＷＬ＜ｎ＞とワード線ＷＬ＜ｎ＋１＞に接続されるメモリセルに不良メモリアドレスが含まれていれば、出力ＬＴＭがＬ電位にセットされ、不良メモリアドレスが含まれない場合には出力ＬＴＭがＨ電位にセットされる。
【００８０】
（通常動作）
次に、通常動作について説明する。
【００８１】
前述のように不良メモリアドレスが含まれていれば出力ＬＴＭがＬ電位となり、含まれていない場合には出力ＬＴＭがＨ電位にセットされている。出力ＬＴＭがＬ電位のとき、ＮＡＮＤゲート９３−１及びＮＡＮＤゲート９３−２はＨ電位を出力するため、ワード線ＷＬ＜ｎ＞及びＷＬ＜ｎ＋１＞はＬ電位となり、非活性となる。一方、不良アドレスが含まれていればＮｃｈトランジスタ９７−２のゲートにはＨ電位が供給されているためオン状態である。そして、アドレス指定信号ＲＤＯＵＴ＜ｎ＋１＞がＨ電位に活性化された場合、Ｎｃｈトランジスタ９８−２はアドレス指定信号ＲＤＯＵＴ＜ｎ＋１＞のＨ電位を受けてオン状態となり、冗長判定バスｂＳＷＬ＜１＞をＬ電位に変化させる。そのため、冗長ワード線ＳＷＬ＜１＞はＨ電位となり活性化される。
【００８２】
同様にして、アドレス指定信号ＲＤＯＵＴ＜ｎ＞がＨ電位に活性化された場合は、冗長ワード線ＳＷＬ＜０＞がＨ電位となり活性化される。すなわち、ワード線ＷＬ＜ｎ＞が冗長ワード線ＳＷＬ＜０＞に、ワード線ＷＬ＜ｎ＋１＞が冗長ワード線ＳＷＬ＜１＞に置換された動作となる。
【００８３】
《発明の実施形態４》
図１１は、本発明の実施形態４に係る半導体記憶装置の構成を示すブロック図である。      
【００８４】
実施形態１ではメモリセルアレイ１０とそれを救済する冗長メモリセルアレイ２０とその不良情報を格納する冗長記憶回路５０は一組である。これに対し、本実施形態の半導体記憶装置は、複数のメモリセルアレイ１０と、それを救済する複数の冗長メモリセルアレイ２０を備えている。以下では、説明を簡単にするため、図１１に示すように、これらの数が２つの場合について説明する。なお、図中などでは、複数個設けられている要素を識別するため、符号の後に枝番を付記している。
【００８５】
この構成では、ワード線活性化回路群９０、冗長ワード線活性化回路１００も、それぞれのメモリセルアレイ１０、冗長メモリセルアレイ２０に対応してそれぞれ設けられている。また、冗長記憶回路５０−１，５０−２は、前者にはメモリセルアレイ１０−１における不良メモリセルのロウアドレス情報が格納され、後者には、メモリセルアレイ１０−２における不良メモリセルのロウアドレス情報が格納されている。また、ワード線活性化回路群９０−１，９０−２には、それぞれ別のリセット信号であるＲＥＳＥＴ０，ＲＥＳＥＴ１が入力されている。
【００８６】
不良ロウアドレス切り替え回路６０はセレクト信号ＦＳＥＬ＜０：１＞により制御されて、冗長記憶回路５０−１に記憶されたメモリセルアレイ１０−１の不良アドレス情報と、冗長記憶回路５０−２に記憶されたメモリセルアレイ１０−２の不良アドレス情報とを切り替え、ロウプリデコーダ７０に不良アドレスを供給する。ここでワード線活性化回路群９０−１のＲＥＳＥＴ０とワード線活性化回路群９０−２のＲＥＳＥＴ１を用いて，ワード線活性化回路群９０−１及びワード線活性化回路群９０−２を選択的にリセットさせることにより、それぞれのワード線活性化回路群９０内の各ワード線活性化回路９１にある一時記憶回路９１ａに不良アドレス情報をセットする。
【００８７】
上記のように構成された本実施形態によれば、複数のメモリセルアレイ内の複数の不良を救済することが可能である。このように複数の不良を救済する場合には、前述のように、従来の回路ではアドレス判定回路として用いている排他的論理和回路やスイッチ回路が複数必要となるが、本実施形態ではそれらの回路を必要としない。そのため面積増加を抑制する効果を奏する。
【００８８】
なお、本実施形態で説明したメモリセルアレイ１０、冗長メモリセルアレイ２０等の数は例示であり、本実施形態はこれらが３つ以上の場合についても適用できる。
【００８９】
《発明の実施形態５》
図１２は、本発明の実施形態５に係る半導体記憶装置のワード線活性化回路及び冗長ワード線活性化回路の回路図である。この例は、ワード線ＷＬ０〜ＷＬ３の４本のワード線を有し、ワード線活性化回路としてワード線活性化回路５９１−１〜５９１−４の４つと、冗長ワード線活性化回路として冗長ワード線活性化回路５００を有している。
【００９０】
実施形態１の半導体記憶装置では不良メモリアドレスが指し示された場合に、メモリセルアレイ１０とは別に配置された冗長メモリセルアレイ２０の冗長メモリセルにアクセスする。これに対し本実施形態では、不良メモリアドレスが指し示された場合に、そのアドレスの隣接アドレスにロウデコーダからのアドレス指定信号をシフト転送することで、隣接アドレスのメモリをアクセスする。
【００９１】
本実施形態における各ワード線活性化回路５９１は、図１２に示すように、トランスファゲート９２、インバータ９４，９５、ＮＡＮＤゲート５０１、トランスファゲート５０２，５０３、インバータ５０４，５０５，５０６、及びＮｃｈトランジスタ５０７を備えている。
【００９２】
この例でもインバータ９４，９５によってラッチが構成されている。また、ＮＡＮＤゲート５０１−１の片方の入力はＶＤＤ電位、すなわちＨ電位による端部固定を行っている。Ｎｃｈトランジスタ５０７は、ワード線を使用しない場合にＬ電位に固定するトランジスタである。Ｎｃｈトランジスタ５０７は、出力ｂＬＴＳＦがＨ電位の場合にオン状態になってインバータ５０５の入力をＬ電位とする。インバータ５０５の入力がＬ電位になると、インバータ５０５にはインバータ５０６が直列に繋がれているので、ワード線ＷＬがＬ電位に固定される。
【００９３】
また、本実施形態の冗長ワード線活性化回路５００は、直列に接続されたインバータ５１１，５１２を備えている。
【００９４】
−本実施形態に係る半導体記憶装置の動作−
以下、図１２を用いて本実施形態の動作を説明する。なお、以下では、ワード線ＷＬ２が不良メモリのワード線である場合を例にして説明する。
【００９５】
（電源投入時の動作）
まず、電源投入時の動作について説明する。
【００９６】
リセット信号ＲＥＳＥＴをＨ電位にすると、各ワード線活性化回路５９１におけるトランスファゲート９２がオン状態となる。それにより不良アドレスであるＲＤＯＵＴ２のラッチの出力ｂＬＴＳＦ２（インバータ９４−３の出力）における電位がＨ電位となり、出力ＬＴＳＦ２（インバータ９５−３の出力）がＬ電位にセットされる。不良アドレスでないワード線活性化回路５９１のラッチの出力ＬＴＳＦ０、ＬＴＳＦ１、ＬＴＳＦ３の電位はＨ電位にセットされる。
【００９７】
（通常動作）
次に、通常動作について説明する。
【００９８】
出力ＬＴＳＦ０（インバータ９５−１の出力）はＨ電位にセットされているため、ＮＡＮＤゲート５０１−１はＬ電位を出力する。また、トランスファゲート５０２−１はオン状態、トランスファゲート５０３−１はオフ状態である。また、出力ＬＴＳＦ１（インバータ９５−２の出力）もＨ電位にセットされているため、ＮＡＮＤゲート５０１−２はＬ電位を出力する。これにより、トランスファゲート５０２−２はオン状態、トランスファゲート５０３−２はオフ状態である。
【００９９】
前述のように出力ＬＴＳＦ２が不良アドレスを示すＬ電位にセットされているため、ＮＡＮＤゲート５０１−３はＨ電位を出力し、トランスファゲート５０２−３はオフ状態、トランスファゲート５０３−３はオン状態である。すなわちＲＤＯＵＴ２から入力された信号は、トランスファゲート５０３−３を通過してインバータ５０５−４へと供給され、ワード線ＷＬ３へと伝播するようにシフト転送される。
【０１００】
また、インバータ５０４−３は、ＮＡＮＤゲート５０１−３のＨ電位の出力を受けてＬ電位を出力している。そのため、ＮＡＮＤゲート５０１−４はＨ電位を出力する。それに伴い、トランスファゲート５０２−４はオフ状態、トランスファゲート５０３−４はオン状態となる。これによりＲＤＯＵＴ３はトランスファゲート５０３−４を通過してインバータ５１１へと供給され、さらにインバータ５１２を介して冗長ワード線ＳＷＬへと伝播する。すなわち、ＲＤＯＵＴ０はワード線ＷＬ０へと伝播し、ＲＤＯＵＴ１はワード線ＷＬ１へと伝播し、ＲＤＯＵＴ２はワード線ＷＬ３へとシフト転送され、ＲＤＯＵＴ３は冗長ワード線ＳＷＬへと伝播する。ここでＮｃｈトランジスタ５０７−１〜５０７−４は使用されないワード線をＬ電位に固定するものである。この例では、出力ｂＬＴＳＦ２がＨ電位であるため、Ｎｃｈトランジスタ５０７−３はオン状態であり、これによりインバータ５０５−３の入力がＬ電位となり、その結果ワード線ＷＬ２がＬ電位となる。
【０１０１】
このように本実施形態によれば、冗長救済後の物理メモリアドレスを連続とすることができるため、隣接メモリの影響を含む動作テストを冗長救済しない場合と同様のアドレス指定により、製造後の動作検証テストを実施できるという効果を奏する。
【０１０２】
なお、本実施形態では説明を簡単にするため４本のワード線を有している例を説明したが、本実施形態はワード線活性化回路が５本以上の場合についても適用できる。
【０１０３】
《その他の実施形態》
なお、本発明は半導体記憶装置のメモリアドレス選択に関するものであり、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）などに適用できる技術であり、メモリの種類は問わない。
【０１０４】
また、上記各実施形態ではロウアドレスのワード線に対する冗長救済についての例であるが、本発明はこれに限定されるものではなく、この発明を適用することにより、カラムアドレスのビット線に対する冗長救済を行なってもよいし、ワード線及びビット線の双方に対する冗長救済を行なうようにしてもよい。
【０１０５】
また、上記各実施形態では一時記憶回路としてラッチを使用しているが、これに限らず、フリップフロップに代表される揮発性メモリや、フラッシュメモリに代表される不揮発性メモリなど、一時記憶回路として作用するものに置き換えが可能である。
【０１０６】
また、上記各実施形態の冗長記憶回路は、不良アドレスを指し示す機能を備えていればよいため、外部から印加される直流電位、内部で発生させた直流電位であってもよい。
【０１０７】
また、上記各実施形態は、ＭＯＳトランジスタを用いて構成したが、必ずしもＭＯＳトランジスタである必要はなく、スイッチング可能な素子であればよい。
【０１０８】
その他、本発明は上記実施形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【産業上の利用可能性】
【０１０９】
本発明に係る半導体記憶装置は、アクセススピードを向上しつつ、面積低減を図ることができるという効果を有しメモリセルの不良を救済するいわゆる冗長救済回路を有した半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１１０】
【図１】実施形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】実施形態１に係る不良ロウアドレス切り替え回路の一例を示す回路図である。
【図３】実施形態１に係るワード線活性化回路の構成を示すブロック図である。
【図４】ワード線活性化回路９１及び冗長ワード線活性化回路１００の一例を示す回路図である。
【図５】電源投入時の信号の動作波形を示す図である。
【図６】通常動作時のワード線活性化回路等の動作波形図である。
【図７】冗長判定バスｂＳＷＬの制御回路の一例を示す図である。
【図８】実施形態２に係る半導体記憶装置のワード線活性化回路の回路図である。
【図９】メモリセルの構成例を示す図である。
【図１０】実施形態３に係る半導体記憶装置のワード線活性化回路及び冗長ワード線活性化回路の回路図である。
【図１１】実施形態４に係る半導体記憶装置の構成を示すブロック図である。
【図１２】実施形態５に係る半導体記憶装置のワード線活性化回路及び冗長ワード線活性化回路の回路図である。
【符号の説明】
【０１１１】
１０            メモリセルアレイ
２０            冗長メモリセルアレイ
３０            カラムアドレスデコーダ
４０            データＩ／Ｏ
５０            冗長記憶回路
６０            不良ロウアドレス切り替え回路
６１〜６８      トランスファゲート
６９            インバータ
７０            ロウプリデコーダ
８０            ロウデコーダ
９０            ワード線活性化回路群
９１            ワード線活性化回路
９１ａ          一時記憶回路
９１ｂ          非活性アドレス検知回路
９２            トランスファゲート
９３            ＮＡＮＤゲート
９４〜９６      インバータ
９７〜９８      Ｎｃｈトランジスタ
９９            インバータ
１００            冗長ワード線活性化回路
１０１            インバータ
１１０            Ｐｃｈトランジスタ
２０１            メモリセル
２０２〜２０３    インバータ
２０４〜２０５    Ｎｃｈトランジスタ
３０１〜３０２    Ｎｃｈトランジスタ
３１１〜３１２    インバータ
３１３            トライステートインバータ
３１４            Ｐｃｈトランジスタ
５００            冗長ワード線活性化回路
５０１            ＮＡＮＤゲート
５０２〜５０３    トランスファゲート
５０４〜５０６    インバータ
５０７            Ｎｃｈトランジスタ
５１１〜５１２    インバータ
５９１            ワード線活性化回路
【図１】
2009123258.tif 000003
【図２】
2009123258.tif 000004
【図３】
2009123258.tif 000005
【図４】
2009123258.tif 000006
【図５】
2009123258.tif 000007
【図６】
2009123258.tif 000008
【図７】
2009123258.tif 000009
【図８】
2009123258.tif 000010
【図９】
2009123258.tif 000011
【図１０】
2009123258.tif 000012
【図１１】
2009123258.tif 000013
【図１２】
2009123258.tif 000014
【手続補正書】
【提出日】平成20年7月23日(2008.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の何れか一方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の何れかの冗長アクセス制御線に接続され、接続された冗長アクセス制御線を活性化する１つ以上の冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
前記アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする半導体記憶装置。
【請求項２】
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを救済するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
前記メモリセルアレイの行方向のアクセスを制御するワード線、及び列方向のアクセスを制御するビット線の双方のアクセス制御線にそれぞれ接続される複数のアクセス制御線活性化手段と、
前記冗長メモリセルアレイの行方向のアクセスを制御する冗長ワード線、及び列方向のアクセスを制御する冗長ビット線の双方のアクセス制御線にそれぞれ１つ以上接続され、接続された冗長アクセス制御線を活性化する冗長アクセス制御線活性化手段と、
入力されたアドレスに対応する前記アクセス制御線活性化手段を指定するアドレス指定信号を送出するアドレスデコーダと、を備え、
前記アクセス制御線活性化手段は、不良メモリセルのアクセス制御線を非活性化するためのアクセス制御線非活性化情報を格納する一時記憶回路と、前記アクセス制御線非活性化情報と前記アドレス指定信号とに応じ、前記冗長メモリセルを使用するか否かを決定する非活性アドレス検知回路とを有しており、
前記冗長アクセス制御線活性化手段は、前記非活性アドレス検知回路が前記冗長メモリセルを使用すると決定した場合に、接続された冗長アクセス制御線を活性化することを特徴とする半導体記憶装置。
【請求項３】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記一時記憶回路は、不良メモリセルのアドレスを前記アドレスデコーダに入力して送出されるアドレス指定信号によりセットされることを特徴とする半導体記憶装置。
【請求項４】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記一時記憶回路は、ラッチ回路であることを特徴とする半導体記憶装置。
【請求項５】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記非活性アドレス検知回路は、前記アクセス制御線非活性化情報と前記アドレス指定信号とをゲート入力とする２つ以上のトランジスタを直列に配置してなることを特徴とする半導体記憶装置。
【請求項６】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記一時記憶回路は、前記メモリセルアレイ内のメモリセルを用いて構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記冗長アクセス制御線は、２本以上であり、前記冗長アクセス制御線活性化手段は、前記冗長アクセス制御線の本数に対応する数だけ設けられていることを特徴とする半導体記憶装置。
【請求項８】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記メモリセルアレイは複数組が設けられており、
前記アクセス制御線活性化手段と前記冗長アクセス制御線活性化手段とは、メモリセルアレイ毎に対応して複数が設けられていることを特徴とする半導体記憶装置。
【請求項９】
請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記アクセス制御線活性化手段は、前記アドレスデコーダからのアドレス指定信号を隣接アドレスへシフト転送する手段を有していることを特徴とする半導体記憶装置。