(57)【要約】【課題】温度に依存せずに、メモリセルデータを正しく読み出すことができ、不良ビットを低減できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、多ビットデータを記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイ21と、前記メモリセルアレイ中のメモリセルからデータを読み出す読み出し部23と、前記メモリセルアレイ中のメモリセルにデータを書き込む書き込み部23と、読み出し電圧を生成して前記読み出し部に供給する読み出し電圧発生部28と、温度に応じて前記読み出し電圧を制御する電圧制御部30とを具備する。【選択図】      図１
2009123292.tif 000002
【特許請求の範囲】
【請求項１】
多ビットデータを記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のメモリセルからデータを読み出す読み出し部と、
前記メモリセルアレイ中のメモリセルにデータを書き込む書き込み部と、
読み出し電圧を生成して前記読み出し部に供給する読み出し電圧発生部と、
温度に応じて前記読み出し電圧を制御する電圧制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記読み出し電圧発生部は、前記電圧制御部の制御に従い、高温の際、前記メモリセルから読み出す閾値電圧が大きくなるに従いシフト幅が大きくなるように、低いレベルにシフトする読み出し電圧を発生すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記読み出し電圧発生部は、
前記電圧制御部からの制御信号に応じて抵抗分割された電圧を発生する分圧回路と、
前記分圧回路の出力を変換し前記読み出し電圧を発生する電圧変換回路とを備えること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、複数の前記メモリセルの電流経路が第１方向に沿って直列接続されたメモリセルユニットと、ゲート電極が選択ゲート線により第２方向に沿って共通接続され前記メモリセルユニットを選択する選択トランジスタとを更に備え、
前記読み出し電圧発生部は、データ書き込みの際、前記電圧制御部の制御に従い、温度上昇に伴って、値が小さくなる選択ゲート電圧を更に発生すること
を特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記分圧回路は、
第１，第２基準電源間に、一端および他端が直列に接続された複数の抵抗と、
電流経路の一端および他端が前記複数の抵抗の一端および他端にそれぞれ接続され、前記制御信号に応じて、前記複数の抵抗の両端を短絡して抵抗値を変化させる複数のバイパス回路とを備えること
を特徴とする請求項３または４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置、特に不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリにおいては、１つのメモリセルトランジスタに多ビットのデータを記憶可能とするために、閾値電圧が複数個設けられるものがある。例えば、４値の場合、閾値電圧を４つ（Ｖth0、Ｖth1、Ｖth2、Ｖth3）設けることによって、それぞれデータを“１１”、“１０”、“００”、“０１”の閾値電圧に対応させて記憶させる。
【０００３】
これらのメモリセルのデータ読み出し時や書き込みベリファイ時、及び消去ベリファイ時（以後、単に読み出し時とする）に、メモリセルのゲートに印加される電圧は２種類のしきい値の間の電圧に設定される。例えば、簡単のため、Ｖth0とＶth1のみの状態のセルしか存在しない場合、ゲート電圧ＶCGはＶth0<ＶCG<Ｖth1の値に設定される。この状態でしきい値電圧Ｖth0のメモリセルが読み出される場合、メモリセルはオン状態となり、ドレイン電流が流れる。一方しきい値電圧Ｖth1のメモリセルが読み出される場合、メモリセルはオフ状態となり、ドレイン電流が流れない。このようなドレイン電流を検知することで、メモリセルのデータを読み出すことができる。
【０００４】
ここで、温度が変化すると、通常のトランジスタ同様、メモリセルトランジスタのしきい値も変化する。一方、読み出し時のゲート電圧は電源電圧もしくは電源電圧を分割して生成される電圧等であるため、温度の変動があっても、電圧レベルは変動しない。よって温度変化によるしきい値の変動があってもデータを正しく読み出すために、それぞれのしきい値間の電位差（電圧マージン）を十分に確保する必要がある。
【０００５】
しかしながら、電源電圧が低下したり、メモリセルに４種類以上のしきい値を持たせることによって単位メモリセル当たりの情報量を増やそうとしたりすると、大きな電圧マージンを十分に確保できないという問題がある。
【０００６】
そこで、読み出し電圧マージンを確保するために、読み出し時にメモリセルのゲートに印加する電圧ＶCGにもメモリセルと同様の温度依存性を持たせることが提案されている（例えば、特許文献１参照）。
【０００７】
ところが、近年、メモリセルの微細化が一層進むと、高温の際に、メモリセルデータを正しく読み出すことができず、不良ビットが増大するという問題がある。しきい値が低い“１０”状態のメモリセルデータを正しく読み出せる場合であっても、特に、しきい値が高い“００”状態や“０１”状態のメモリセルデータを高温で正しく読み出すことができない。そのため、しきい値が高い“００”状態や“１０”状態のメモリセルデータを高温で読み出そうとすると、不良ビットが増大する。
【０００８】
これは、メモリセルの寄生トランジスタの影響が顕著になってきているためであると考えられる。メモリセルは、浮遊電極（Floating Gate）に保持される電子に従い、制御電極（Control Gate）に印加される電圧に依存した電流を流すものである。
【０００９】
ここで、微細化が進むとメモリセルのサイズが小さくなり、メモリセル端のチャネル長も低減する。そして、その低減されたチャネルに、制御電極の電圧が印加されると、リーク電流を流してしまう寄生トランジスタが発生する。このように、寄生トランジスタは、プロセスの微細化の進行によって、より顕在化すると考えられる。
【００１０】
寄生トランジスタは、制御電極に印加される電圧が高い程、多くの電流を流すという特性がある。従って、特に、しきい値の最も高い、例えば、“０１”状態のセルのしきい値の温度による変化が大きくなるため、メモリセルデータを正しく読み出すことが困難となる。
【００１１】
上記のように、従来の半導体記憶装置は、温度に依存して、メモリセルデータを正しく読み出すことができず、不良ビットが増大するという問題があった。
【特許文献１】特開２００６-１９６０７８公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、温度に依存せずに、メモリセルデータを正しく読み出すことができ、不良ビットを低減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【００１３】
この発明の一態様によれば、多ビットデータを記憶可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイ中のメモリセルからデータを読み出す読み出し部と、前記メモリセルアレイ中のメモリセルにデータを書き込む書き込み部と、読み出し電圧を生成して前記読み出し部に供給する読み出し電圧発生部と、温度に応じて前記読み出し電圧を制御する電圧制御部とを具備する半導体記憶装置を提供できる。
【発明の効果】
【００１４】
この発明によれば、温度に依存せずに、メモリセルデータを正しく読み出すことができ、不良ビットを低減できる半導体記憶装置を提供する。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について図面を参照して説明する。この説明においては、ＮＡＮＤ型フラッシュメモリを一例に挙げて、説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
[第１の実施形態]  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２１、データ制御回路２２、ロウデコーダ２３、カラムデコーダ２４、アドレスバッファ２５、データ入出力バッファ２６、ゲートドライバ２７、コントロールゲート（ＣＧ）電圧発生回路２８、内部電圧発生回路２９、電圧制御回路３０から構成される。
【００１７】
メモリセルアレイ２１は、複数のブロック（ＢＬＯＣＫ）により構成されている。このブロックのそれぞれは、ビット線およびワード線（制御ゲート線）の交差位置にマトリクス状に配置された複数のメモリトランジスタ（メモリセル）を備えている。メモリセルトランジスタのそれぞれは、多ビットデータを記憶可能であるように構成されるため、後述するが、複数の閾値電圧を有している。
【００１８】
データ制御回路（データ読み出し部）２２は、メモリセルアレイ２１内のメモリセルトランジスタから読み出したデータを検知、増幅して一時記憶し、またデータ入出力バッファ２６から供給される書き込みデータを一時記憶しておく。
【００１９】
ロウデコーダ２３は、アドレスバッファ２５から出力されるロウアドレス信号をデコードしてメモリセルアレイ内に形成されたワード線の選択を行う。
【００２０】
カラムデコーダ２４は、アドレスバッファ２５から出力されるカラムアドレス信号をデコードしてメモリセルアレイ内に形成されたビット線の選択を行う。
【００２１】
アドレスバッファ２５には、この装置外部(図示せず)からアドレス信号Addが入力される。
【００２２】
データ入出力バッファ２６は、装置外部から入力される書き込みデータDinをデータ制御回路へ供給し、またデータ制御回路から供給される読み出しデータDoutを装置外部へ出力する。
【００２３】
ゲートドライバ２７には、コントロールゲート電圧発生回路２８の出力電圧ＶCG及び、内部電圧発生回路２９の出力電圧ＶPGM、ＶPASS等が入力される。そのため、ゲートドライバ２７は、上記の電圧をロウデコーダ２３を介して、メモリセルアレイ内のワード線に選択的に転送するスイッチ回路として動作する。
【００２４】
コントロールゲート電圧発生回路（読み出し電圧発生部）２８は、電圧制御回路３０からの制御信号に基づいて、読み出し時に、選択ワード線に印加する読み出し電圧ＶCG等を生成する。
【００２５】
内部電圧発生回路２９は、電圧制御回路３０からの制御信号に基づいて、書き込み時に選択ワード線に印加する書き込み電圧ＶPGM、書き込み時に非選択ワード線に印加する書き込みパス電圧ＶPASS、選択ゲート線に印加する電圧ＶSGH、ＶSG等を生成する。
【００２６】
電圧制御回路（電圧制御部）３０は、後述するが、温度に応じて読み出し電圧ＶCGを制御する。より具体的には、電圧制御回路３０は、高温（例えば、85℃程度）の際、読み出し電圧を、閾値電圧が大きくなるに従いシフト幅が大きくなるように、低いレベルにシフトするように制御する。そのため、高温において、しきい値が高い“００”状態や“１０”状態のメモリセルトランジスタのデータを読み出そうとした場合であっても、データを正しく読み出すことができ、不良ビットを低減することができる。
【００２７】
１−２．メモリセルアレイの構成例  
次に、本例のメモリセルアレイ２１の構成例について、図２を用いて説明する。図２は、本例に係るメモリセルアレイ２１の等価回路である。
【００２８】
図示するように、メモリセルアレイ２１は、複数のブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２，…）により構成されている。ここでは、２つのブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２）を一例として示している。
【００２９】
ブロックのそれぞれは、複数のメモリセルユニットＭＵと、メモリセルユニットＭＵを選択する選択トランジスタＳ１、Ｓ２を備えている。
【００３０】
メモリセルユニットＭＵは、電流経路が行方向に直列接続された複数のメモリセルトランジスタ（Ｍ１〜Ｍ８）により構成されている。メモリセルトランジスタのそれぞれは、半導体基板上に、順次、トンネル絶縁膜、浮遊電極ＦＧ、ゲート間絶縁膜、および制御電極ＣＧが設けられた積層構造である。選択トランジスタＳ１、Ｓ２は、半導体基板上に設けられたゲート絶縁膜と、ゲート電極を備えている。
【００３１】
制御ゲート線（ワード線）ＣＧ１、ＣＧ２、…、ＣＧ８、選択ゲート線ＳＧ１、ＳＧ２、及びソース線ＳＬは、それぞれ行方向に配置されている。制御ゲート線ＣＧ１〜ＣＧ８は、それぞれメモリセルトランジスタの制御電極ＣＧに接続される。選択ゲート線ＳＧ１、ＳＧ２は、選択トランジスタのＳ１、Ｓ２のゲート電極に接続される。
【００３２】
ソース線ＳＬは、メモリセルユニットＭＵの電流経路の一端に接続される。このソース線ＳＬは、列方向に隣接するブロック（例えば、ＢＬＯＣＫ２とＢＬＯＣＫ３（図示せず）により共有される。ソース線ＳＬには、周辺回路（図示せず）にて生成されるソース電位Ｖsが印加される。
【００３３】
ビット線ＢＬ１、ＢＬ２、…、ＢＬｍは、それぞれ列方向に配置される。ビット線ＢＬ１〜ＢＬｎは、それぞれメモリセルユニットＭＵの電流経路の他端に接続される。
【００３４】
制御ゲート線（ワード線）ごとに、それぞれページ（ＰＡＧＥ）が設けられる。このページ（ＰＡＧＥ）ごとにデータ書き込み、およびデータ読み出しが行われる。そのため、このページは書き込み単位、および読み出し単位である。また、データ消去は、ブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２，…）ごとに行われるため、ブロック（ＢＬＯＣＫ１，ＢＬＯＣＫ２，…）は消去単位である。
【００３５】
１−３．メモリセルユニットの構成例  
次に、本例に係るメモリセルユニットＭＵの構成例について、図３および図４を用いて説明する。図３（ａ）はメモリセルユニットの平面構成を示す平面図であり、図３（ｂ）は、メモリセルユニットの等価回路を示した図である。図４（ａ）は図３（ａ）中のＡ−Ａ´線に沿った断面図、図４（ｂ）は図３（ａ）中のＢ−Ｂ´線に沿った断面図である。
【００３６】
図示するように、メモリセルユニットは、電荷蓄積層として、例えば、浮遊電極と制御電極とが積層された構成のＮチャネル型MOSFET構造の複数のメモリセルトランジスタを、それぞれのソース端子とドレイン端子を隣接するメモリセルトランジスタ間で共有することで、複数のメモリセルトランジスタを直列接続し、これをビット線ＢＬへ接続するものである。本例では、８個のメモリセルトランジスタＭ１〜Ｍ８が直列接続されて、１単位のメモリセルユニットを構成している。
【００３７】
各メモリセルトランジスタＭ１〜Ｍ８は、半導体基板中に形成されたＰ型ウェル１１上にゲート絶縁膜（トンネル絶縁膜）１３を介して、浮遊電極１４（14(1)、14(2)、・・・、14(8)）が形成され、それら浮遊電極１４上にゲート間絶縁膜１５を介して制御電極１６(16(1)、16(2)、・・・、16(8))が積層して形成される。これらメモリセルトランジスタのソースとドレインであるＮ型拡散層１９(19(1)、19(2)、・・・、19(9))は、行方向に隣接するトランジスタ同士で共有する形で、メモリセルが直列接続されている。行方向（ビット線方向）に隣接するメモリセルトランジスタ同士の間は、素子分離酸化膜１２により分離されている。
【００３８】
メモリユニットのドレイン側、ソース側には、それぞれ第１、第２選択トランジスタＳ１、Ｓ２が設けられている。選択トランジスタＳ１は、メモリセルトランジスタの浮遊電極、制御電極と同時に形成された第１選択ゲート１４(9)と１６(9)を備えている。選択トランジスタＳ２は、メモリセルトランジスタの浮遊電極、制御電極と同時に形成された第２選択ゲート１４(10)、１６(10)を備えている。選択ゲート１４(9)、１６(9)は、ゲート間絶縁膜１５´の中央部が分離されることにより、電気的に接続されている。同様に、選択ゲート１４(10)と１６(10)も、中央部が分離されたゲート間絶縁膜１５´により、電気的に接続されている。これにより、これらは選択トランジスタＳ１、Ｓ２のゲート電極として動作する。
【００３９】
これらの素子（Ｍ１〜Ｍ８、Ｓ１、Ｓ２）上は、層間絶縁膜１７によって覆われている。
【００４０】
ビット線１８（ＢＬ）は、層間絶縁膜１７上に設けられる。
【００４１】
制御電極16(1)、16(2)、・・・、16(8)は、行方向に共通に配置され、制御ゲート線CG1、CG2、・・・、CG8として動作する。また選択ゲート14(9)、16(9)及び14(10)、16(10)もそれぞれ行方向に共通に配置され、選択ゲート線SG1、SG2として動作する。
【００４２】
データの書き込みは、メモリセルトランジスタＭ１〜Ｍ８の浮遊電極１４(14(1)、14(2)、・・・、14(8))に電荷(電子)を注入することで、ページにおいて一括して行われる。また、データ消去は、注入された電荷(電子)を引き抜くことで、ブロックにおいて一括して行われる。
【００４３】
１−４．閾値分布例  
次に、本例に係るメモリセルトランジスタの閾値分布について、図５を用いて、説明する。図５は、各メモリセルトランジスタＭ１〜Ｍ８における閾値電圧の分布を示している。ここでは、メモリセルトランジスタに４種類のしきい値電圧を設定した４値の場合を一例に挙げて説明する。
【００４４】
図示するように、“１１”状態が消去状態、“１０”状態がＶth10書き込み状態、“００”状態がＶth00書き込み状態、“０１”状態がＶth01書き込み状態である。
【００４５】
１−５．コントロールゲート電圧発生回路の構成例  
次に、本例に係るコントロールゲート電圧発生回路２８の構成例について、図６を用いて説明する。
【００４６】
図示するように、本例のコントロールゲート電圧発生回路２８は、分圧回路DV1と、電圧変換回路CV1から構成される。分圧回路DV1は、電圧制御回路３０からの制御信号seq_v10, seq_v00に応じて、抵抗分割された電圧を発生する。電圧変換回路CV1は、分圧回路DV1の出力を所定の制御ゲート電圧VCGに変換する。
【００４７】
分圧回路DV1は、オペアンプOP1、Pチャネル型MOSトランジスタMP11、抵抗R0、R1A〜R5A、R2A〜R5B、ダイオードD1、D2、バイパス回路BP1〜BP4により構成される。
【００４８】
ダイオードD1のアノードはVAとしてオペアンプの非反転入力端（＋）に接続されると同時に、抵抗R1Aの一方の端子へ接続される。N個のダイオードD2のアノードは抵抗R0の一方の端子へ共通に接続される。抵抗R0のもう一方の端子はVBとしてオペアンプの反転入力端（−）に接続されると同時に、抵抗R1Bの一方の端子へ接続される。ダイオードD1、D2のカソードは接地電位GNDへ接続される。
【００４９】
抵抗R1A、R1Bのもう一方の端子はztca、ztcとしてそれぞれ抵抗R2A、R2Bの一方の端子へ接続される。またztca、ztcはぞれぞれバイパス回路BP1とBP3、BP2とBP4へ接続される。抵抗R2A、R2Bのもう一方の端子はp0a、p0bとしてそれぞれ抵抗R3A、R3Bの一方の端子へ接続される。またp0a、p0bはそれぞれバイパス回路BP1、BP2へ接続される。抵抗R3A、R3Bのもう一方の端子はp1a、p1bとしてそれぞれ抵抗R4A、R4Bの一方の端子へ接続される。またp1a、p1bはそれぞれバイパス回路BP3、BP4へ接続される。抵抗R4A、R4Bのもう一方の端子はp2a、p2bとしてそれぞれ抵抗R5A、R5Bの一方の端子へ接続される。
【００５０】
抵抗R5A、R5Bのもう一方の端子はptatとしてPチャネルMOSトランジスタMP11のドレインへ接続される。MP11のゲートにはオペアンプの出力端が接続され、MP11のソースには電源電圧VCCが接続される。
【００５１】
バイパス回路BP1、BP2は、内部電源電圧Ｖccと電源電圧ＧＮＤの間において、抵抗分割された電圧を発生する。同様に、バイパス回路BP2、BP4は、内部電源電圧Ｖccと電源電圧ＧＮＤの間において、抵抗分割された電圧を発生する。バイパス回路BP1、BP3へは電圧制御回路30からの制御信号seq_v00が、BP3、BP4へは電圧制御回路30からの制御信号seq_v10が更に接続される。
【００５２】
電圧変換回路CV1はptatとztcが接続され、制御ゲート(CG)電圧VCGを出力する。抵抗R1AとR1B、R2AとR2B、R3AとR3B、R4AとR4B、R5AとR5Bの抵抗値はそれぞれ等しい値に設定される。
【００５３】
１−６．オペアンプの構成例  
次に、図６中のオペアンプOP1の構成例について、図７を用いて説明する。図示するように、オペアンプOP1は，PチャネルMOSトランジスタMP12、MP13、及びNチャネルMOSトランジスタMN11、MN12、MN13から構成される。
【００５４】
NチャネルMOSトランジスタMN11のソースは、接地電位GNDに接続され、ゲートには電圧制御回路30からの信号Activeが接続される。ドレインはVCとしてNチャネルMOSトランジスタMN12、MN13のソースへ共通に接続される。NチャネルMOSトランジスタMN12のゲートには信号VAが接続され、ドレインはVPGとしてPチャネルMOSトランジスタMP12のドレイン及びMP12、MP13のゲートへ共通に接続される。NチャネルMOSトランジスタMN13のゲートには信号VBが接続され、ドレインはoutとしてPチャネルMOSトランジスタMP13のドレインへ接続されると同時に、オペアンプOP1の出力となる。MP12とMP13のソースは電源電圧VCCへ接続される。
【００５５】
オペアンプOP1は、Active信号が”H”状態となると動作する。VA>VBの場合にはMN13に対してMN12が多く電流を流す。これはVPGをGNDレベルに近い方へ引き下げ、MP12、MP13の流す電流が多くなるため、Voutは”H”レベルを出力する。一方VA<VBの場合にはMN12に対してMN13が多く電流を流す。その結果Voutは”L”レベルを出力する。
【００５６】
このようにオペアンプOP1は動作状態となると差動増幅器として働き、VAとVBの電圧が等しくなるようにMP11を流れる電流を制御する。
【００５７】
ここで、VA=VB及びI1=I2という条件から、ztcの電圧Vztcは以下のようになる。
【００５８】
Vztc = Vf + (r1/r0) * (kT/q * ln(N))
Vfはダイオードのフォワード電圧、kはボルツマン定数、Tは絶対温度、qは電荷素量、NはダイオードD1とD2の面積比(D1に対するD2の面積)、r0はR0の抵抗値、r1はR1A、R1Bの抵抗値を表す。この式を絶対温度にて微分すると分かるように、適当なr1/r0を設定することによりztcは温度依存性の無い電圧に設定することができる。
【００５９】
Vfの絶対温度による微分値が−2mV/C、k＝1.38*10^(−23)、q=1.6*10^(−19)、N=10とすると、ztcが温度依存性を持たない条件から、(r1/r0)=10.08  となる。r0とr1の値は一意的には決まらないが、例えばr0=10k、r1=100.8kとなる。この場合のztcの電圧Vztcは、T=27C 、Vf=0.6VとするとVztc=1.20Vとなる。
【００６０】
またptatの電圧Vptatは以下の式（１）ように示される。
【００６１】
Vptat = Vf + ((r1+r2+r3+r4+r5)/r0) * (kT/q * ln(N))       ・・・  式（１）
ztcが温度依存性を持たない条件に設定された場合、ptatの温度依存性は、以下の式（２）のように示される。
【００６２】
d(Vptat)/dT = d(Vf)/dT + ((r1+r2+r3+r4+r5)/r0) * (k/q * ln(N))
= ((r2+r3+r4+r5)/r0) * (k/q * ln(N))      ・・・  式（２）
ここでr2、r3、r4、r5は、それぞれ抵抗R2AとR2B、R3AとR3B、R4AとR4B、R5AとR5Bの抵抗値を表す。
【００６３】
この式（２）から分かるように、抵抗R2A、R3A、R4A、R5Aの抵抗値の和(r2+r3+r4+r5)によって温度依存性を任意に設定することができる。例えば、(r2+r3+r4+r5)=50.4kΩとすると、ptat電圧Vptatの温度依存性は1.0mV/Cとなる。このときのptat電圧VptatはT=27C 、Vf=0.6Vとすると、Vptat=1.50Vとなる。
【００６４】
１−７．バイパス回路の構成例  
次に、図８を用いて、バイパス回路の構成例について説明する。ここでは、バイパス回路BP1を一例に上げて説明する。上記のように、バイパス回路BP1、BP2、BP3、BP4は抵抗の両端を短絡してztca、ztcとptatとの間の抵抗値を変化させ、ptat電圧Vptatの温度依存性を変えるものである。
【００６５】
図示するように、バイパス回路BP1はインバータINV1とNチャネルMOSトランジスタMN14、PチャネルMOSトランジスタMP14にて構成される。
【００６６】
インバータの入力端子とNチャネルMOSトランジスタMN14のゲートには電圧制御回路30からの制御信号seq_v00が接続され、インバータの出力端子はPチャネルMOSトランジスタMN14のゲートに接続される。MN14のソースとMP14のドレインは抵抗R1AとR2Aの間のノードztcaに共通に接続され、MN14のドレインとMP14のソースは抵抗R2AとR3Aの間のノードp0aに共通に接続される。
【００６７】
この回路において、seq_v00信号に”L”が出力された状態では、MP14とMN14はオフ状態である。ztcaとp0aとは抵抗R2Aにより接続されるため、その間の抵抗値はr2である。seq_v00信号に”H”が出力された状態では、MP14とMN14が共にオン状態となる。従ってztcaとp0aは短絡された状態となり、その間の抵抗値はゼロとなる。バイパス回路BP2、BP3、BP4についても動作は同様である。
【００６８】
BP2はseq_v00=”H”の状態でztcとp0bとの間の抵抗値をゼロとし、BP3とBP4はseq_v10=”H”の状態でそれぞれztcaとp1a、ztcとp1bの間の抵抗値をゼロとする。
【００６９】
ここで、式（２）より、抵抗R2A、R3A、R4A、R5Aの抵抗値の和(r2+r3+r4+r5)によってptat電圧Vptatの温度依存性を設定することができるので、BP1、BP2、BP3、BP4により、Vptatの温度依存性を変えることができる。
【００７０】
例えば、(r2+r3+r4+r5)=50.4kΩ、r2=10.1kΩ、r3=15.1kΩとすると以下のようになる。
【００７１】
1) seq_v00=”L”、seq_v10=”H”のとき
ptatの温度依存性 0.5mV/℃
ptat 電圧Vptat  1.35V  (温度27℃、Vf=0.6V)
2) seq_v00=”H”、seq_v10=”L”のとき
ptatの温度依存性 0.8mV/℃
ptat 電圧Vptat  1.44V  (温度27℃、Vf=0.6V)
3) seq_v00=”L”、seq_v10=”L”のとき
ptatの温度依存性 1.0mV/℃
ptat 電圧Vptat  1.50V  (温度27℃、Vf=0.6V)
１−８．電圧変換回路の構成例  
次に、図９を用いて、電圧変換回路CV１の構成例について説明する。  
電圧変換回路CV1は、ptat信号とztc信号から、seq_v00信号、seq_v10信号によって制御される電圧をＶCGとして生成する。図示するように、出圧変換回路CV1は、オペアンプOP2、OP3、OP4、インバータINV2、NORゲートNOR1、PチャネルMOSトランジスタMP15、MP16、NチャネルMOSトランジスタMN15、MN16、MN17、MN18、抵抗R6、R7、R8、R9、R10、R11、R12、R13から構成される。
【００７２】
オペアンプOP2、OP3、OP4の構成は図７に示したオペアンプOP1と同様である。
【００７３】
抵抗R6の一方の端子はGNDに接続され、もう一方の端子は抵抗R7の一方の端子とオペアンプOP2の反転入力端（−）に共通に接続される。OP2の非反転入力端（＋）にはztcが接続され、OP2の出力端はPチャネルMOSトランジスタMP15のゲートへ接続される。MP15のソースは電源電圧Vccへ接続され、ドレインはxztcとして抵抗R7のもう一方の端子と抵抗R11の一方の端子へ共通に接続される。
【００７４】
電圧制御回路30からの制御信号seq_v10はNチャネルMOSトランジスタMN15のゲートとNORゲートNOR1の一方の入力端子へ共通に接続される。制御信号seq_v00はNチャネルMOSトランジスタMN16のゲートとNOR1のもう一方の入力端子へ共通に接続される。
【００７５】
NOR1の出力はNチャネルMOSトランジスタMN17のゲートへ接続される。MN17のソースはGNDへ、ドレインはnaとして抵抗R8の一方の端子へ接続される。MN16のソースはGNDへ、ドレインはnbとして抵抗R8のもう一方の端子及び抵抗R9の一方の端子へ共通に接続される。MN15のソースはGNDへ、ドレインは抵抗R9のもう一方の端子及び抵抗R10の一方の端子へ共通に接続される。抵抗R10のもう一方の端子はcztcとして抵抗R11のもう一方の端子及びオペアンプOP4の非反転入力端（＋）へ接続される。オペアンプOP3の非反転入力端（＋）はptatが接続される。OP3の反転入力端（−）には、OP3の出力端及び抵抗R12の一方の端子がmptatとして共通に接続される。抵抗R12のもう一方の端子はmvcgとしてOP4の反転入力端（−）及び抵抗R13の一方の端子へ共通に接続される。OP4の出力端はout信号として抵抗R13のもう一方の端子へ接続される。
【００７６】
電圧制御回路30からの信号seq_vcgはインバータINV2の入力端及びNチャネルMOSトランジスタMN18のゲートへ共通に接続される。INV2の出力端はPチャネルMOSトランジスタMP16のゲートへ接続される。MN18とMP18のソース(もしくはドレイン)の一方の端子にはout信号が共通に接続され、MN18とMP18のドレイン(もしくはソース)のもう一方の端子はVCGとしてゲートドライバ27、ロウデコーダ23を介してメモリセルアレイへ印加される。
【００７７】
OP2はztcとnztcとが等しい電圧となるようMP15のゲート電圧を制御する。その結果、xztcの電圧Vxztcは、抵抗素子R6とR7の抵抗値の比で決まる。抵抗素子R6とR7の抵抗値をそれぞれr6、r7とすると、r6=r7=100kの場合、Vxztc=2.4V(27C、Vf=0.6V)となる。
【００７８】
cztcの電位Vcztcはseq_v00信号、seq_v10信号及びR8、R9、R10、R11の抵抗値により設定される。R8、R9、R10、R11の抵抗値をそれぞれr8、r9、r10、r11とし、例えばr8=300k、r9=100k、r10=100k、r11=100kとすると以下のようになる。
【００７９】
1) seq_v00=”L”、seq_v10=”H”のとき
cztc 電圧Vcztc  1.2V  (温度27℃、Vf=0.6V)
2) seq_v00=”H”、seq_v10=”L”のとき
cztc 電圧Vcztc  1.6V  (温度27℃、Vf=0.6V)
3) seq_v00=”L”、seq_v10=”L”のとき、
cztc 電圧Vcztc  2.0V  (温度27℃、Vf=0.6V)
cztcを入力されるオペアンプOP4とptatを入力されるオペアンプOP3及びそれらのオペアンプの出力を抵抗R12、R13にて接続することにより、out電圧Voutを適当な値に設定することができる。R12、R13の抵抗値をそれぞれr12、r13とし、例えばr12=100k、r13=300kとすると、out電圧Voutは、以下の式（３）のように示される。
【００８０】
Vout= cztc * 4 − ptat * 3      ・・・  式（３）
従って、out電圧Voutは、例えば、以下のようになる。
【００８１】
1) seq_v00=”L”、seq_v10=”H”のとき
out 電圧Vout  0.75V  (温度27℃、Vf=0.6V)
2) seq_v00=”H”、seq_v10=”L”のとき、
out 電圧Vout  2.08V  (温度27℃、Vf=0.6V)
3) seq_v00=”L”、seq_v10=”L”のとき、
out 電圧Vout  3.5V  (温度27℃、Vf=0.6V)
制御信号seq_vcgが”H”に遷移することで、out信号がVCGとして出力される。VCGはゲートドライバ27、ロウデコーダ23を介してメモリセルアレイの読み出し用WLに印加される。
【００８２】
ptatが制御信号に応じた値の正の温度依存性をとることと、式（３）から分かるように、出力電圧VCGは制御信号に応じた負の温度依存性を持つ。そのため、電圧変換回路CV1の出力電圧VCGの温度依存性は、例えば、以下のようになる。
【００８３】
1) seq_v00=”L”、seq_v10=”H”のとき
VCG 電圧の温度依存性  −1.5mV/℃
2) seq_v00=”H”、seq_v10=”L”のとき
VCG 電圧の温度依存性  −2.4mV/℃
3) seq_v00=”L”、seq_v10=”L”のとき
VCG 電圧の温度依存性  −3.0mV/℃
１−９．ptat電圧Vptat、VCG電圧と温度との関係  
上記１−７．および１−８.に説明したように、ptat(Proportional To Abusolute Temperature)電圧Vptat、VCG電圧と温度との関係をまとめると、図１０のように示される。
【００８４】
図示するように、制御信号seq_v00、seq_v10の電圧レベル（”H”/”L”）によって、コントロールゲート電圧発生回路２８の出力電圧VCGの温度依存性を変えることができる。即ち、閾値電圧ごとにメモリセルの読み出し電圧の温度依存性を変えることができる。そのため、上記のように、電圧変換回路CV1の出力電圧VCGは、例えば、以下のようになる。
【００８５】
1) seq_v00=”L”、seq_v10=”H” Vcg10出力状態のとき
VCG 電圧の温度依存性  −1.5mV/℃
2) seq_v00=”H”、seq_v10=”L” Vcg00出力状態のとき
VCG 電圧の温度依存性  −2.4mV/℃
3) seq_v00=”L”、seq_v10=”L” Vcg01出力状態のとき
VCG 電圧の温度依存性  −3.0mV/℃
１−１０．常温および高温の閾値分布  
１−９．の結果、本例に係る常温および高温の閾値分布は、図１２に示すようになる。図１２中の実線は常温（例えば、27℃程度）の閾値分布であり、破線は高温（例えば、85℃程度）の閾値分布である。
【００８６】
上記のように、電圧制御回路３０は、高温の際、メモリセルトランジスタから読み出す閾値電圧が大きくなるに従いシフト幅が大きくなるように、低いレベルにシフトするようにコントロールゲート電圧発生回路２８を制御する。
【００８７】
そのため、図示するように、読み出し電圧Ｖcgを、メモリセルトランジスタから読み出す閾値電圧が大きくなるに従い（“１０”状態→“００”状態→“０１”状態）シフト幅が大きくなるように（シフト幅：ΔＶ10＜ΔＶ00＜ΔＶ01）、低いレベルにシフト（Ｖcg10（常温）→Ｖcg10´（高温），Ｖcg00（常温）→Ｖcg00´（高温），Ｖcg00（常温）→Ｖcg00´（高温））できる。
【００８８】
＜２．データ読み出し動作＞  
次に、本例の構成におけるＮＡＮＤ型フラッシュメモリのデータ読み出し動作について、図１１を用いて説明する。ここでは、“０１”状態であるVth01書き込み状態のセルのデータを読み出す場合を一例として説明する。
【００８９】
まず、選択ゲートS1の電圧を、内部電圧発生回路２９から生成されるVSGH(例えば4V程度)に設定する。また、選択されたメモリセルに接続される制御ゲート線の電圧をVCG01、それ以外のメモリセルに接続されている制御ゲート電圧及び選択ゲート電圧を内部電圧発生回路２９から出力される電圧Vread(例えば5V)、ソース線SLを0Vにする。
【００９０】
ビット線BLは、データ制御回路２２により、電源電圧VDDにプリチャージした後、フローティング状態にする。その状態で、選択ゲートS2の電圧をVSGHに設定して、選択されたメモリセルトランジスタから電流が流れるか否かをビット線電位の変化により検出してデータを読み出す。
【００９１】
即ち、メモリセルに書き込まれたデータが”01”(メモリセルトランジスタのしきい値電圧Vth>Vcg01)ならば、メモリセルトランジスタはオフ状態なのでビット線BLはプリチャージ電位を保つ。
【００９２】
一方、メモリセルトランジスタのデータが”11”、”10”、”00”の場合、メモリセルトランジスタはオン状態となるので、ビット線はプリチャージ電圧からΔVだけ電圧が低下する。このビット線電位の変化を、データ制御回路２２にて検出することで、メモリセルトランジスタからVth01書き込みデータを読み出すことができる。
【００９３】
同様に、選択メモリセルに接続される制御ゲート線の電圧をVcg10、Vcg00に設定してデータを読み出す。さらに、それらの読み出しデータに対して、データ制御回路２２内部にて適当な演算を行うことにより、メモリセルトランジスタがVth11、Vth10、Vth00、Vth01のどの状態かをデータ制御回路２２からデータ入出力バッファ２６へ出力する。
【００９４】
本例の場合、図１０に示したように、高温の際、読み出し電圧Vcg10、Vcg00、Vcg01を、閾値電圧が大きくなるに従い（“１０”状態→“００”状態→“０１”状態）シフト幅が大きくなるように（シフト幅：ΔＶ10＜ΔＶ00＜ΔＶ01）、小さい側にシフト（Ｖcg10（常温）→Ｖcg10´（高温），Ｖcg00（常温）→Ｖcg00´（高温），Ｖcg00（常温）→Ｖcg00´（高温））できる。
【００９５】
そのため、温度が変動した場合であっても、メモリセルトランジスタのデータを正しく読み出すことができ、不良ビットを低減することができる。
【００９６】
＜３．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００９７】
（１）温度に依存せずに、メモリセルデータを正しく読み出すことができ、不良ビットを低減できる。
【００９８】
例えば、図１に示すように、半導体記憶装置は、温度に応じて読み出し電圧Ｖcgを制御する電圧制御回路３０を備えている。その制御とは、例えば、図１０に示したように、高温の際、読み出し電圧Vcg10、Vcg00、Vcg01を、メモリセルトランジスタから読み出す閾値電圧が大きくなるに従い（“１０”状態→“００”状態→“０１”状態）シフト幅が大きくなるように（シフト幅：ΔＶ10＜ΔＶ00＜ΔＶ01）、低いレベルにシフト（Ｖcg10（常温）→Ｖcg10´（高温），Ｖcg00（常温）→Ｖcg00´（高温），Ｖcg00（常温）→Ｖcg00´（高温））することである。
【００９９】
よって温度が変動した場合であっても、メモリセルトランジスタのデータを正しく読み出すことができ、不良ビットを低減することができる。
【０１００】
このように、本例に係る構成によれば、読み出し電圧の温度依存性を、印加されるメモリセルのしきい値電圧の温度依存性と等しくすることができるため、温度変動における読み出し電圧の変動をキャンセルすることができる。
【０１０１】
尚、本例では、それらのメモリセルのデータ読み出し動作における、読み出し電圧Ｖcgを一例に挙げて説明したが、これには限られない。即ち、データ書き込み動作時のベリファイ読み出しの書き込みベリファイ電圧、及び消去動作時のベリファイ読み出しの消去ベリファイ電圧においても、同様に適用でき、同様の効果を得ることが可能である。
【０１０２】
（２）微細化に対して有利である。  
メモリセルの微細化が一層進むと、閾値電圧の変動が大きくなるため、不良ビット数が増大する。しかし、本例の構成では、温度に応じて読み出し電圧Ｖcgを制御するため、温度変動における読み出し電圧の変動をキャンセルすることができる。
【０１０３】
そのため、微細化に対して有利である。
【０１０４】
（３）読み出し電圧の電圧マージンを確保でき、多値メモリ化に有利である。  
１つのメモリセルトランジスタにより多くの閾値を持たせることによって、単位メモリセル当たりの情報量を増やそうする場合、隣接する閾値の距離が近くなる。ここで、温度変動により閾値も変動すると、ますます電圧マージンを十分に確保できない。
【０１０５】
しかし、上記のように、本例の構成では、温度に応じて読み出し電圧Ｖcgを制御するため、温度変動における読み出し電圧の変動をキャンセルすることができる。
【０１０６】
そのため、１つのメモリセルトランジスタにより多くの閾値を持たせ、単位メモリセル当たりの情報量を増やし、隣接する閾値の距離が近くなった場合であっても、読み出し電圧の電圧マージンを確保することができ、多値メモリ化に有利である。
【０１０７】
［第２の実施形態（選択ゲート電圧を温度に応じて制御する一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図１３乃至図１６を用いて説明する。この実施形態は、選択ゲート電圧を温度に応じて更に制御する一例に関するものである。
【０１０８】
ここで、メモリセルトランジスタと選択トランジスタのセル形状は異なるため、そのしきい値の温度依存性も異なっている。メモリセルトランジスタの温度制御と選択トランジスタの温度制御を等しくすると、セレクトゲート電圧VSGを必要以上に温度に対して変化させることになる。そのため、例えば、BLM電位がチャネルへ正しく転送されない、もしくはVDDをチャネルへ転送後にチャネルがフローティングとならず、書き込みしないセルにデータが書き込まれないことがある。
【０１０９】
そこで、この実施形態は、さらに選択ゲートの温度制御を、メモリセルトランジスタの温度制御と異なって独自に設定することにより、上記問題を解決することができるものである。
【０１１０】
この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１１】
＜コントロールゲート電圧発生回路の構成例＞  
本例に係るコントロールゲート電圧発生回路の構成例について、図１３を用いて説明する。本例に係るコントロールゲート電圧発生回路２８は、バイパス回路BP5,BP6を更に備え、電圧変換回路CV2からセレクトゲート（ＳＧ）電圧VSGを更に出力する点で相違している。
【０１１２】
図示するように、バイパス回路BP5、BP6は抵抗の両端を短絡して、ztca、ztcとptatとの間の抵抗値を変化させ、ptat電圧Vptatの温度依存性を変えるものである。
【０１１３】
バイパス回路BP5、BP6の具体的回路構成は、バイパス回路BP1と同様である。バイパス回路BP5、BP6は、電圧制御回路30からの制御信号seq_vsg信号が接続される。バイパス回路BP5にはztcaとp2aが接続され、バイパス回路BP6にはztcとp2bが接続される。
【０１１４】
バイパス回路BP5、BP6は、seq_vsg信号が”L”の状態ではそれぞれztcaとp2a、ztcとp2bをショートせず、seq_vsg信号が”H”の状態ではそれらをショートする。
【０１１５】
これにより、第１の実施形態と同様に、ptat出力電圧の温度依存性を変えることができる。
【０１１６】
例えば、抵抗素子R4A、R4Bの抵抗値r4、R5A、抵抗素子R5Bの抵抗値r5をそれぞれr4=5k、r5=20.2kとすると、上記式（１）、（２）より、seq_vsg信号が”H”の状態では以下のようになる。
【０１１７】
ptatの温度依存性 0.4mV/℃
ptat 電圧  1.32V  (温度27℃、Vf=0.6V)
＜電圧変換回路の構成例＞  
次に、電圧変換回路CV2の構成例について、図１４を用いて説明する。  
図示するように、電圧変換回路CV2は、ptat信号とztc信号からseq_V00、seq_v10信号によって制御される電圧をVCGとして出力し、またseq_vsg信号によって制御される電圧をVSGとして出力する。
【０１１８】
本例に係る電圧変換回路CV2は、NORゲートNOR2と、インバータINV3、INV4と、PチャネルMOSトランジスタMP17と、NチャネルMOSトランジスタMN19とを更に備える点で上記の実施形態と相違している。
【０１１９】
NORゲートNOR2の一方の入力端にはseq_v00信号が接続され、もう一方の入力端にはseq_vsg信号が接続される。NORゲートNOR2の出力はINV3の入力端へ接続される。
【０１２０】
インバータINV3の出力はMN16のゲートへ接続される。インバータINV4の入力端にはseq_vsg信号が接続され、インバータINV4の出力はMP17のゲートへ接続される。
【０１２１】
トランジスタMN19のゲートへはseq_vsg信号が接続される。
【０１２２】
seq_vsg信号が”H”の状態では、トランジスタMN16がオンして、ノードnbをGNDへショートする。これにより、cztcの電圧は1.6V (温度27C、Vf=0.6V)となる。このとき、オペアンプOP4の出力out電圧Voutは、上記式（３）から2.44Vとなる。seq_vsg信号が”H”となると、トランジスタMP17、MN19がオンして、out信号をVSGとして出力する。
【０１２３】
＜ptat電圧Vptat及びVSG電圧と温度との関係＞  
ptat電圧Vptat及びVSG電圧と温度との関係について、図１５を用いて説明する。図示するように、本例では、VCG電圧の温度依存性とは独立に、VSG出力電圧の温度依存性を制御することができる。
【０１２４】
より具体的には、コントロールゲート電圧発生回路２８は、電圧制御回路３０の制御に従い、温度上昇に伴い、値が小さくなる選択ゲート電圧VSGを発生する。換言すると、温度が変化した場合であっても、温度変動をキャンセルするように、選択ゲート電圧VSGを印加でき、BLM電位をチャネルへ伝達することができる。
【０１２５】
また、非書き込みセルのチャネルへVDDを転送した後には、選択ゲートＳ１、Ｓ２を確実にオフしてチャネルをフローティングにすることができ、非書き込みのメモリセルに誤ってデータが書き込まれる誤書き込みを防ぐことができる。
【０１２６】
＜データ書き込み動作例＞  
次に、本例のデータ書き込み動作例について、図１６を用いて説明する。図１６は、本例の書き込み動作時の波形を示すタイミングチャート図である。
【０１２７】
図示するように、まず、データを書き込む選択ビット線には0Vが与えられ、データを書き込まない非選択ビット線には電源電圧VDDが与えられる。
【０１２８】
メモリセルユニットをビット線に接続する選択トランジスタS1に接続された選択ゲート線SG1には、内部電圧発生回路２９から生成される電圧VSGが印加される。ソース線SLに接続する選択ゲート線SG2には0Vが印加される。
【０１２９】
ここで、電圧VSGはメモリセルトランジスタのチャネルに内部電源電圧Vddを転送する必要がある。そのため、選択トランジスタのしきい値をVthsgとする電圧VSG=Vdd+Vthsgに設定される。この場合、データを書き込むメモリセルトランジスタのチャネルには0Vが伝達される。
【０１３０】
データを書き込まないビット線では、選択トランジスタS1がオフするので、選択トランジスタのしきい値をVthsgとすると、メモリセルトランジスタのチャネルにはVdd(＝VSG−Vthsg)が転送されてフローティング状態となる。
【０１３１】
選択されたメモリセルトランジスタに接続される制御ゲート線（例えば、図中のCG2）には、内部昇圧された書き込み電圧VPGM(〜20V程度)が印加され、それ以外の非選択メモリセルに接続された制御ゲート線には中間電位VPASS(〜10V程度)が印加される。
【０１３２】
その結果、書き込みセル（Write Cell）のチャネルの電位が0Vなので、書き込みセルの浮遊電極と基板との間に高電圧が掛かり、基板から浮遊電極に電子がトンネル注入され、セルのしきい値電圧が正方向へ移動する。
【０１３３】
一方、書き込まない非選択のセルのチャネルはフローティング状態であるため、制御電極との間の容量結合によってチャネルが中間電位となり、電子の注入が行われない。
【０１３４】
以上により、書き込み動作を終了する。
【０１３５】
尚、書き込みセルのしきい値が書き込みたいしきい値の近傍まで達した場合には、ビット線の書き込み電圧を0VからBLM(〜1.0V)へ上げて、書き込み速度を遅らせてメモリセルのしきい値分布幅を小さくすることも有効である。この場合、ビット線の電位を除き、上記と同様の動作を行えばよい。
【０１３６】
上記に説明したように、選択ゲート電圧VSGは、BLM電位に接続されるチャネルへ伝達する必要がある。一方、非書き込みセルのチャネルへはVDDを転送後、選択トランジスタSG1がオフしてチャネルがフローティングとなるように設定する必要がある。ここで、選択トランジスタもメモリセル同様しきい値電圧の温度依存性があるため、選択ゲート電圧VSGも温度依存性を持つことが望ましい。
【０１３７】
ところで、データ書き込み時は、読み出し用CG電圧はメモリセルへ印加する必要がない。そこで、本例のように、書き込み動作時には、選択ゲート電圧VSGを、コントロールゲート電圧発生回路２８から生成することができる。
【０１３８】
上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（４）の効果が得られる。
【０１３９】
（４）書き込み動作時において、温度変動における閾値変動をキャンセルするように、選択ゲート電圧VSGを印加できる。
【０１４０】
本例のコントロールゲート電圧発生回路２８は、書き込み動作の際、電圧制御回路３０の制御に従い、温度上昇に伴い、値が小さくなる選択ゲート電圧VSGを発生する。換言すると、温度が変化した場合であっても、温度変動における閾値変動をキャンセルするように、選択ゲート電圧VSGを印加でき、BLM電位をチャネルへ伝達することができる。
【０１４１】
また、非書き込みセルのチャネルへVDDを転送した後には、選択ゲートを確実にオフしてチャネルをフローティングにすることができ、非書き込みのメモリセルに誤ってデータが書き込まれる誤書き込みを防ぐことができる点でも有利である。
【０１４２】
[比較例]  
次に、上記第１，第２の実施形態に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図１７、図１８を用いて説明する。
【０１４３】
図１７に示すように、この実施形態に係る半導体記憶装置は、１つのメモリセルトランジスタに多ビットのデータを記憶可能とするために、閾値電圧を４つ（Ｖth0、Ｖth1、Ｖth2、Ｖth3）設けることによって、それぞれデータを“１１”、“１０”、“００”、“０１”の閾値電圧に対応させて記憶させるもの（４値）である。
【０１４４】
これらのメモリセルトランジスタのデータ読み出し時や書き込みベリファイ時、及び消去ベリファイ時（読み出し時）に、メモリセルトランジスタのゲートに印加される電圧は２種類のしきい値の間の電圧に設定される。例えば、Ｖth0とＶth1のみの状態のセルしか存在しない場合、ゲート電圧ＶCGはＶth0<ＶCG<Ｖth1の値に設定される。この状態でしきい値電圧Ｖth0のメモリセルが読み出される場合、メモリセルはオン状態となり、ドレイン電流が流れる。一方しきい値電圧Ｖth1のメモリセルが読み出される場合、メモリセルはオフ状態となり、ドレイン電流が流れない。よってドレイン電流を検知することで、メモリセルのデータを読み出すことができる。
【０１４５】
ここで、温度が変化すると、通常のトランジスタ同様、メモリセルトランジスタのしきい値は変化する。一方、読み出し時のゲート電圧は電源電圧もしくは電源電圧を分割して生成される電圧等であるため、温度の変動があっても、電圧レベルは変動しない。よって温度変化によるしきい値の変動があってもデータを正しく読み出すために、それぞれのしきい値間の電位差（電圧マージン）を十分に確保する必要がある。
【０１４６】
しかしながら、電源電圧が低下したり、メモリセルに４種類以上のしきい値を持たせることによって単位メモリセル当たりの情報量を増やそうとしたりすると、大きな電圧マージンを十分に確保できない。
【０１４７】
そこで、図１７に示すように、読み出し電圧マージンを確保するために、読み出し時にメモリセルのゲートに印加する電圧ＶCGにもメモリセルと同様の温度依存性を持たせることが有効であると考えられている。図１７中の実線は常温時のしきい値電圧の分布であり、破線は高温時のしきい値電圧の分布である。
【０１４８】
ところが、メモリセルの微細化が一層進むと、高温の際に、メモリセルデータを正しく読み出すことができず、不良ビットが増大する。これは、読み出し電圧のシフト幅が、各閾値においてほぼ一定（シフト幅：ΔＶ10＝ΔＶ00＝ΔＶ01）であるからである。
【０１４９】
微細化が進んだ場合の閾値分布を図１８に示す。図示するように、しきい値が低い“１０”状態のメモリセルデータを正しく読み出せる場合であっても、特に、しきい値が高い“００”状態や“０１”状態のメモリセルデータを高温で正しく読み出すことができない。そのため、しきい値が高い“００”状態や“１０”状態のメモリセルデータを高温で読み出そうとすると、不良ビット（図中の斜線部）が増大する。
【０１５０】
これは、メモリセルの寄生トランジスタの影響が顕著になってきているためであると考えられる。ここで、微細化が進むとメモリセルのサイズが小さくなり、メモリセル端のチャネル長も低減する。そして、その低減されたチャネルに、制御電極の電圧が印加されると、リーク電流を流してしまう寄生トランジスタが発生する。このように、寄生トランジスタは、プロセスの微細化の進行によって、より顕在化すると考えられる。
【０１５１】
寄生トランジスタは、制御電極に印加される電圧が高い程、多くの電流を流すという特性がある。従って、特に、しきい値の最も高い、例えば、“０１”状態のセルのしきい値の温度による変化が大きくなるため、メモリセルデータを高温で正しく読み出すことが困難となる。
【０１５２】
上記のように、比較例に係る半導体記憶装置の構成では、温度に依存して、メモリセルデータを正しく読み出すことができず、不良ビットが増大する。
【０１５３】
以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１５４】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る半導体記憶装置が有するメモリセルアレイを示す等価回路図。
【図３】第１の実施形態に係るメモリセルユニットの平面構造を説明するためのもので、（ａ）はメモリセルユニットを示す平面図、（ｂ）はメモリセルユニットを示す等価回路図。
【図４】第１の実施形態に係るメモリセルユニットの断面構造を説明するためのもので、（ａ）は図３中のＡ−Ａ´線に沿った断面図、（ｂ）は図３中のＢ−Ｂ´線に沿った断面図。
【図５】第１の実施形態に係る半導体記憶装置の閾値分布を示す図。
【図６】第１の実施形態に係るコントロールゲート電圧発生回路を示す等価回路図。
【図７】図６中のオペアンプを示す等価回路図。
【図８】図６中のバイパス回路の等価回路図。
【図９】図６中の電圧変換回路を示す等価回路図。
【図１０】第１の実施形態に係るコントロールゲート電圧と温度との関係を示す図。
【図１１】第１の実施形態に係る半導体記憶装置の読み出し動作の際の波形図。
【図１２】第１の実施形態に係る半導体記憶装置の高温時および常温時の閾値分布を示す図。
【図１３】この発明の第２の実施形態に係る半導体記憶装置が有するコントロールゲート電圧発生回路を示す等価回路図。
【図１４】図１３中の電圧変換回路を示す等価回路図。
【図１５】第２の実施形態に係るセレクトゲート電圧と温度との関係を示す図。
【図１６】第２の実施形態に係る半導体記憶装置の読み出し動作の際の波形図。
【図１７】この発明の比較例に係る半導体記憶装置の閾値分布を示す図。
【図１８】この発明の比較例に係る半導体記憶装置の閾値分布を説明するためのものであって、さらに微細化が進んだ場合の閾値分布を示す図。
【符号の説明】
【０１５５】
２１…メモリセルアレイ、２２…データ制御回路、２３…ロウデコーダ、２４…カラムでコーダ、２５…アドレスバッファ、２６…データ入出力バッファ、２７…ゲートドライバ、２８…コントロールゲート電圧発生回路、２９…内部電圧発生回路、３０…電圧制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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