(57)【要約】【課題】不揮発性半導体記憶装置において、書き込み阻止電圧の低下を抑制して非選択メモリセルへの誤書き込みを防止することができる技術を提供する。【解決手段】本発明に係る不揮発性半導体記憶装置は、電気的書き換えが可能なＮＡＮＤ型フラッシュメモリである。複数のメモリセルが直列接続された少なくとも３本以上のメモリセル列（例えばＡページ、Ｂページ、Ｃページ）を有し、それらのメモリセル列は、素子分離溝を介して互いに隣接している。そして、それらのメモリセル列は、別々に書き込み動作が行われる。これにより、書き込み阻止のメモリセル下の半導体基板表面と素子分離溝を介して隣接する両側の半導体基板表面のうち少なくとも片側は、必ず書き込み阻止電圧ＶＨとなるので、非選択メモリセルへの誤書き込みを大幅に低減できる。【選択図】図１１
2009252293.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換えが可能な不揮発性半導体記憶装置であって、
第１の複数のメモリセルが直列接続された第１メモリセル列と、
第２の複数のメモリセルが直列接続された第２メモリセル列と、
第３の複数のメモリセルが直列接続された第３メモリセル列と、を有し、
前記第２メモリセル列は、第１素子分離溝を介して前記第１メモリセル列と隣接し、
前記第３メモリセル列は、第２素子分離溝を介して前記第２メモリセル列と隣接し、
前記第１、第２及び第３メモリセル列は、別々に書き込み動作が行われることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記書き込み動作は、
前記第１メモリセル列に対して書き込みを行う第１工程と、
前記第２メモリセル列に対して書き込みを行う第２工程と、
前記第３メモリセル列に対して書き込みを行う第３工程と、
前記第１メモリセル列内のメモリセルのしきい値電圧を読み出した後、目標しきい値電圧に達していない場合は追加書き込みを行う第４工程と、
前記第２メモリセル列内のメモリセルのしきい値電圧を読み出した後、前記目標しきい値電圧に達していない場合は追加書き込みを行う第５工程と、
前記第３メモリセル列内のメモリセルのしきい値電圧を読み出した後、前記目標しきい値電圧に達していない場合は追加書き込みを行う第６工程と、を有し、
全てのメモリセルが前記目標しきい値電圧に達するまで、前記第４工程から前記第６工程を繰り返すことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的書き換えが可能な不揮発性半導体記憶装置であって、
第１の複数のメモリセルが直列接続された第１メモリセル列と、
第２の複数のメモリセルが直列接続された第２メモリセル列と、
第３の複数のメモリセルが直列接続された第３メモリセル列と、
第４の複数のメモリセルが直列接続された第４メモリセル列と、を有し、
前記第２メモリセル列は、第１素子分離溝を介して前記第１メモリセル列と隣接し、
前記第３メモリセル列は、第２素子分離溝を介して前記第２メモリセル列と隣接し、
前記第４メモリセル列は、第３素子分離溝を介して前記第３メモリセル列と隣接し、
前記第１及び第２メモリセル列は、同時に書き込み動作が行われ、
前記第３及び第４メモリセル列は、同時に書き込み動作が行われ、
前記第１及び第３メモリセル列は、別々に書き込み動作が行われることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記書き込み動作は、
前記第１及び第２メモリセル列に対して書き込みを行う第１工程と、
前記第３及び第４メモリセル列に対して書き込みを行う第２工程と、
前記第１及び第２メモリセル列内のメモリセルのしきい値電圧を読み出した後、目標しきい値電圧に達していない場合は追加書き込みを行う第３工程と、
前記第３及び第４メモリセル列内のメモリセルのしきい値電圧を読み出した後、前記目標しきい値電圧に達していない場合は追加書き込みを行う第４工程と、を有し、
全てのメモリセルが前記目標しきい値電圧に達するまで、前記第３工程から前記第４工程を繰り返すことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３記載の不揮発性半導体記憶装置において、
前記第２及び第３メモリセル列は、異なる２つの選択トランジスタを介して同じビット線に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
電気的書き換えが可能な不揮発性半導体記憶装置であって、
第１の複数のメモリセルが直列接続された第１メモリセル列と、
第２の複数のメモリセルが直列接続された第２メモリセル列と、
第３の複数のメモリセルが直列接続された第３メモリセル列と、
第４の複数のメモリセルが直列接続された第４メモリセル列と、を有し、
前記第２メモリセル列は、第１素子分離溝を介して前記第１メモリセル列と隣接し、
前記第３メモリセル列は、第２素子分離溝を介して前記第２メモリセル列と隣接し、
前記第４メモリセル列は、第３素子分離溝を介して前記第３メモリセル列と隣接し、
前記第１、第２、第３及び第４メモリセル列は、別々に書き込み動作が行われることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化を実現する技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、不揮発性半導体記憶装置においては、以下の技術が考えられる。
【０００３】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。
【０００４】
例えば、非特許文献１，２，３，４には大容量化に適するコンタクトレス型セルの一種である、いわゆるＮＡＮＤ型フラッシュメモリの例が報告されている。この構造を用いることによってメモリセルの物理的面積をほぼ４Ｆ２（Ｆ：最小加工寸法）にまで低減することに成功し、さらに１つのセルに２ビット以上の情報を記録するいわゆる多値技術と組み合わせることで大容量を実現している。
【０００５】
ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、メモリセルどうしの距離が近づくことで、メモリセルどうしの容量結合によるしきい値電圧シフトが問題となってきている（非特許文献５）。このしきい値電圧シフトを低減することは、ＮＡＮＤ型フラッシュメモリの信頼性を確保し、特に微細多値技術による大容量化を進めるためには必須の課題である。デバイス技術的には、浮遊ゲートの高さを低くし、隣接浮遊ゲート間の対向面積を低減することでしきい値電圧シフトを低減する方法（非特許文献４）、浮遊ゲートの代わりに離散トラップ型のメモリセルを用いることでしきい値電圧シフトを低減する方法（非特許文献５）が報告されている。例えば、非特許文献６，７、特許文献１，２，３，４にあるように、動作技術的にも、隣接メモリセルによるしきい値電圧シフトをなるべく小さくする技術がいくつか提案されている。
【特許文献１】特開２００７−１８４０４０号公報
【特許文献２】特開２００７−１８７０８号公報
【特許文献３】特開２００６−１３９８６４号公報
【特許文献４】特開２００４−１９２７８９号公報
【非特許文献１】「インターナショナル・エレクトロン・デバイスィーズ・ミーティング・２００４（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００４）」、アイトリプルイー（ＩＥＥＥ）、２００４年、ｐ．８７３−８７６
【非特許文献２】「ソリッドステート・サーキット・コンファレンス・２００５（Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，２００５）」、アイトリプルイー（ＩＥＥＥ）、２００５年、ｐ．４４−４５
【非特許文献３】「ソリッドステート・サーキット・コンファレンス・２００５（Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，２００５）」、アイトリプルイー（ＩＥＥＥ）、２００５年、ｐ．４６−４７．
【非特許文献４】「インターナショナル・エレクトロン・デバイスィーズ・ミーティング・２００７（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００７）」、アイトリプルイー（ＩＥＥＥ）、２００７年、ｐ．４４５−４４８
【非特許文献５】「インターナショナル・エレクトロン・デバイスィーズ・ミーティング・２００７（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００７）」、アイトリプルイー（ＩＥＥＥ）、２００７年、ｐ．２７−３０
【非特許文献６】「シンポジウム・オン・ヴィエルエスアイ・サーキット・ダイジェスト・ペーパーズ・インターナショナル・エレクトロン・デバイスィーズ・ミーティング・２００７（Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  ｃｉｒｃｕｉｔ  Ｄｉｇ．  Ｐｐ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００７）」、アイトリプルイー（ＩＥＥＥ）、２００７年、ｐ．１８８−１８９
【非特許文献７】「シンポジウム・オン・ヴィエルエスアイ・サーキット・ダイジェスト・ペーパーズ・インターナショナル・エレクトロン・デバイスィーズ・ミーティング・２００７（Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  ｃｉｒｃｕｉｔ  Ｄｉｇ．  Ｐｐ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，２００７）」、アイトリプルイー（ＩＥＥＥ）、２００７年、ｐ．１９０−１９１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような不揮発性半導体記憶装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
例えば、ＮＡＮＤ型フラッシュメモリの微細化に伴って容量結合による不具合が生じるのは浮遊ゲート間だけではない。ワード線方向に隣接するセルトランジスタ下の半導体基板表面どうしの容量結合も増大する。このため、ＮＡＮＤ型フラッシュメモリの書き込み動作時に、選択ワード線下の書き込みを行わないメモリセルに対する誤書き込みが増大する。このことは、前述の浮遊ゲート間容量結合によるしきい値電圧シフトと同様に、ＮＡＮＤ型フラッシュメモリの信頼性を低下させる原因となる。
【０００８】
課題を分りやすく説明するためにＮＡＮＤ型フラッシュのデバイス構造と書き込み動作について説明する。
【０００９】
図１はＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を示す平面図であり、図２及び図３（ａ），（ｂ）は、各々、図１におけるＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ線断面図である。なお、図１の平面図において、図面を見やすくするために一部の部材は省略している。
【００１０】
図１〜図３に示すように、メモリセルは、Ｐ型半導体基板１の主面に形成されたＰ型ウェル１０、浮遊ゲート５、制御ゲート７，８を有する。各メモリセルの制御ゲート７，８は行方向（ｘ方向）に接続され、ワード線ＷＬを形成している。浮遊ゲート５とＰ型ウェル１０はゲート絶縁膜４により、浮遊ゲート５とワード線ＷＬは第２絶縁膜６によりそれぞれ分離されている。
【００１１】
メモリセルは、互いに素子分離されたアクティブ上で列方向（ｙ方向）に直列に接続され、ビット線ＢＬを形成している。その両端はそれぞれ、選択トランジスタ（ＳＴ−Ｔｒ１，ＳＴ−Ｔｒ２）を介してビット線コンタクトと接続されたｎ型拡散層（ＢＬＤＬ）１１、共通ソース線を形成するｎ型拡散層（ＣＳＤＬ）１２と接続されている。
【００１２】
図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図の概略図である。図４はＢページの読み出しの例である。
【００１３】
読み出し時には、図４に示すように、選択メモリセルＳＭＣと他のメモリセル、選択トランジスタＳＴ−Ｔｒ１を介してつながるビット線ＢＬに１Ｖ、選択トランジスタＳＴ−Ｔｒ１，ＳＴ−Ｔｒ２に５Ｖ程度、非選択ワード線ＵＳＷＬに５Ｖ程度、共通ソース線ＣＳに０Ｖ、Ｐ型ウェル１０に０Ｖを印加する。さらに、選択ワード線ＳＷＬに読み出し判定電圧Ｖｒｅａｄを印加し、選択メモリセルＳＭＣのオン（ＯＮ）／オフ（ＯＦＦ）を判定する。この動作を、通常は図４内に記入したようにビット線を１つおきにグループ分けして作る２つのページ（Ａページ、Ｂページ）に分けて行う。
【００１４】
ＮＡＮＤ型フラッシュメモリでの書き込みは、トンネル絶縁膜を介したＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流を用いて行う。
【００１５】
図５は書き込み時の電圧条件を説明した回路図である。図５はＢページの書き込み時の電圧条件の例が示されている。
【００１６】
書き込みは、選択ワード線ＳＷＬに接続されたメモリセルに対して行う。同じ選択ワード線ＳＷＬに接続されたメモリセルでも書き込みを行う場合と行わない場合が生じるが、ビット線ＢＬの電位によってこれを制御する。選択トランジスタＳＴ−Ｔｒ１に２Ｖ程度、選択ワード線ＳＷＬ下の選択メモリセルＳＭＣに書き込みを行うビット線ＢＬ２ｎ−２，ＢＬ２ｎに０Ｖ、行わないビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１に３Ｖ程度を印加する。共通ソース線ＣＳ、選択トランジスタＳＴ−Ｔｒ２、Ｐ型ウェルは０Ｖである。この状態で、非選択ワード線ＵＳＷＬの電位を０Ｖから１０Ｖ程度に急激に増加させる（数マイクロ秒程度以下）。すると、非選択ワード線ＵＳＷＬ下の浮遊ゲートの電位は増加し、その電位の影響で、メモリセル下の基板表面電位も増加しようとする。
【００１７】
ビット線電位を３Ｖ程度にしたビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１では、選択トランジスタＳＴ−Ｔｒ１がオフ（ＯＦＦ）状態となるため、メモリセル下の基板表面電位は増加しＶＨとなる。一方、ビット線電位を０Ｖとしたビット線ＢＬ２ｎ−２，ＢＬ２ｎでは選択トランジスタＳＴ−Ｔｒ１がオン（ＯＮ）状態となるため、ビット線コンタクト側から電子がメモリセル下基板表面に供給され、電位は０Ｖとなる。
【００１８】
次に選択ワード線ＳＷＬの電位を０Ｖから２０Ｖ程度まで増加させる。このとき基板表面の電位が０Ｖのビット線ＢＬ２ｎ−２，ＢＬ２ｎでは、浮遊ゲート−基板表面間に大きな電位差が生じ、基板表面から浮遊ゲートにトンネル電流により電子が注入され書き込みが起こる。一方、基板表面の電位がＶＨのビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１では、浮遊ゲート−基板表面間電位差が緩和され、書き込みが起こらない。
【００１９】
図６は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図の概略図であり、消去時の電圧条件の例が示されている。
【００２０】
図７（ａ），（ｂ）に、選択トランジスタＳＴ−Ｔｒ１を介した、メモリセルの下の基板表面とビット線コンタクト側拡散層との電子のやり取りを示す。書き込みを行う場合が（ａ）、書き込みを行わない場合が（ｂ）である。
【００２１】
図８は、非選択メモリセルＵＳＭＣに書き込みを行わない場合（図７（ｂ）の場合）のシリコン基板表面と浮遊ゲート、ワード線方向に隣接するメモリセルの下のシリコン基板表面、シリコン基板との容量結合の関係が示されている。（ａ）は非選択メモリセルＵＳＭＣとワード線方向に隣接するセルに書き込みを行う場合、（ｂ）は非選択メモリセルＵＳＭＣとワード線方向に隣接するセルに書き込みを行わない場合の電圧条件が示されている。
【００２２】
図９は、非選択メモリセルＵＳＭＣに書き込みを行わない場合（図７（ｂ）の場合）のシリコン基板表面と浮遊ゲート、ワード線方向に隣接するメモリセルの下のシリコン基板表面、シリコン基板との容量結合の関係が示されている。（ａ）は非選択メモリセルＵＳＭＣとワード線方向に隣接するメモリセル（右側）に書き込みを行う場合、（ｂ）は非選択メモリセルＵＳＭＣとワード線方向に隣接するメモリセル（左側）に書き込みを行う場合の電圧条件が示されている。
【００２３】
図１０は、書き込みシーケンスのタイミングチャートである。
【００２４】
非選択ワード線ＵＳＷＬを０Ｖから１０Ｖに急増させることにより、浮遊ゲート電位もΔＶｆｇだけ増加する。基板表面の電位ＶＨは、トンネル絶縁膜容量Ｃｏｘ、空乏層容量Ｃｄｅｐで決まるカップリング比Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）とΔＶｆｇの積であらわされる。
【００２５】
ＶＨ＝ΔＶｆｇ×Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）   （１）
従来のＮＡＮＤ型フラッシュメモリは、このような書き込みを上述のＡ、Ｂ２ページに分けて行っていたため、Ａページの書き込みの際にはＢページは全て書き込み阻止セルとなる。しかしこの方法だと、微細化が進むと、素子分離を介して隣接する半導体基板表面のチャネルどうしの容量結合が増大するため、基板表面の電位ＶＨは式（１）とは一致しないようになり、隣接チャネル電位の影響を受ける。
【００２６】
隣接チャネルの電位は、図８（ａ），（ｂ）、図９（ａ），（ｂ）の４通りの場合があるが、両側が書き込みメモリセルとなる場合には、基板表面の電位（書き込み阻止電圧）ＶＨが低下して非選択メモリセルＵＳＭＣへの誤書き込みが生じるようになる。
【００２７】
なお消去時には、図６に示すように、選択トランジスタＳＴ−Ｔｒ１と選択トランジスタＳＴ−Ｔｒ２に挟まれた全てのワード線に−２０Ｖ程度の電圧を印加し、ゲート絶縁膜（トンネル絶縁膜）４を介してＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流により、浮遊ゲート５から基板に電子を放出する。
【００２８】
そこで、本発明の１つの目的は、不揮発性半導体記憶装置において、書き込み阻止電圧の低下を抑制して非選択メモリセルへの誤書き込みを防止することができる技術を提供することにある。
【００２９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３０】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３１】
すなわち、代表的な実施例による不揮発性半導体記憶装置は、電気的書き換えが可能な不揮発性半導体記憶装置である。複数のメモリセルが直列接続された少なくとも３本以上のメモリセル列を有し、それらのメモリセル列は、素子分離溝を介して互いに隣接している。そして、それらのメモリセル列は、別々に書き込み動作が行われる。
【００３２】
また、他の代表的な実施例による不揮発性半導体記憶装置は、同様に電気的書き換えが可能な不揮発性半導体記憶装置である。複数のメモリセルが直列接続された少なくとも４本以上のメモリセル列を有し、それらのメモリセル列は、素子分離溝を介して互いに隣接している。そして、それらのメモリセル列は、隣接する２本以上のグループに分かれ、それらのグループは別々に書き込み動作が行われる。
【発明の効果】
【００３３】
本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３４】
（１）ビット線ピッチを縮小し素子分離溝幅が小さくなるのに従い増大するワードディスターブを抑制することができる。
【００３５】
（２）不揮発性半導体記憶装置の信頼性を向上できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００３７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３８】
（実施の形態１）
図１１は、本発明の実施の形態１による不揮発性半導体記憶装置において、メモリセルアレイの一部の構成を示す図であり、Ａページ書き込みの電圧条件の例を示す。
【００３９】
本発明の実施の形態１による不揮発性半導体記憶装置は、電気的書き換えが可能な不揮発性半導体記憶装置であって、例えば、一括消去が可能なＮＡＮＤ型フラッシュメモリである。本実施の形態１の不揮発性半導体記憶装置は、例えば、メモリセルアレイ、デコーダ、センスラッチ回路、データラッチ回路、メインアンプ、入力データ演算回路、入出力バッファ、制御信号入力バッファ、データ入出力制御回路、レディ／ビジィ回路、システムクロック回路、コマンドデコーダ等の一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００４０】
このフラッシュメモリは、外部端子を介して制御信号入力バッファにチップイネーブル信号、ライトイネーブル信号、リセット信号、コマンドデータイネーブル信号、アウトプットイネーブル信号などの制御信号が入力され、また、データ入出力制御回路にシリアルクロック信号が入力され、これらの信号に基づいて内部回路制御のためのコマンド、タイミング信号が発生される。また、レディ／ビジィ回路から外部端子を介してレディ／ビジィ信号が出力されている。
【００４１】
このフラッシュメモリにおいて、メモリセルアレイは、ワード線ＷＬとビット線ＢＬとの交点に配置される複数のメモリセルＭＣからなり、左右及び上下に分割されている。このメモリセルアレイ内の任意のメモリセルＭＣが、デコーダにより選択され、この選択されたメモリセルＭＣに対して、センスラッチ回路、データラッチ回路、メインアンプ、入力データ演算回路及び入出力バッファを介してデータの書き込み／読み出しが行われる。
【００４２】
以上のように構成されるフラッシュメモリにおいて、そのメモリセルアレイは、例えば、図１〜３、図１１のように構成される。図１１は、メモリセルへの書き込み電圧条件を示した例である。
【００４３】
図１１に示すように、ビット線ＢＬを２つおきにグループ分けし、それぞれのグループを例えばＡページ、Ｂページ、Ｃページとする。そして、選択ワード線ＳＷＬに電圧印加し（例えば２０Ｖ）、Ａページに書き込みを行うときには、Ｂ、Ｃページは全て書き込み阻止になるようにビット線電圧（例えば３Ｖ）を印加する。Ｂ、Ｃページ書き込みの場合も他のページは全て書き込み阻止状態とする。
【００４４】
すなわち、隣接する３本のビット線を各々別のページとして構成し、別々に書き込みを行う。
【００４５】
このようにすることで、書き込み阻止のメモリセルの下の半導体基板表面と素子分離溝を介して隣接する両側の半導体基板表面のうち少なくとも片側は、必ず書き込み阻止電圧ＶＨとなるので、２ページ書き込みの場合に問題となる図８（ａ）の状態、つまり半導体基板表面間の容量結合による書き込み阻止電圧ＶＨの低下が最大となる状態を避けることができ、非選択メモリセルＵＳＭＣへの誤書き込みを大幅に低減できる。
【００４６】
図１２は、書き込みシーケンスのタイミングチャートであり、特にＡページへの書き込みの例である。
【００４７】
Ａページのメモリセルへの書き込み時には、Ａページのビット線ＢＬ３ｎ＋１に０Ｖ、Ｂページのビット線ＢＬ３ｎ−１、Ｃページのビット線ＢＬ３ｎに３Ｖ程度を印加する（時刻ｔ０〜ｔ１）。選択トランジスタＳＴ−Ｔｒ１に２Ｖ程度を印加する（時刻ｔ２）。共通ソース線ＣＳ、選択トランジスタＳＴ−Ｔｒ２、Ｐ型ウェルは０Ｖである。この状態で、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬの電位を０Ｖから１０Ｖ程度に急激に増加させる（時刻ｔ３〜ｔ４、数マイクロ秒程度以下）。すると、非選択ワード線ＵＳＷＬ下の浮遊ゲートの電位は増加し、その電位の影響で、メモリセル下の基板表面電位も増加しようとする。
【００４８】
Ｂページ及びＣページのようにビット線ＢＬを３Ｖ程度にした場合では選択トランジスタＳＴ−Ｔｒ１がオフ（ＯＦＦ）状態となるため、メモリセル下の基板表面電位は増加しＶＨとなる。一方、ビット線電位を０ＶとしたＡページのビット線ＢＬでは選択トランジスタＳＴ−Ｔｒ１がオン（ＯＮ）状態となるため、ビット線コンタクト側から電子がメモリセル下の基板表面に供給され、メモリセル下の基板表面電位は０Ｖとなる。
【００４９】
次に、選択ワード線ＳＷＬの電位を１０Ｖから２０Ｖ程度まで増加させる（時刻ｔ５〜ｔ６）。このとき基板表面の電位が０Ｖのビット線ＢＬ３ｎ＋１では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板表面から選択メモリセルＳＭＣの浮遊ゲートにトンネル電流により電子が注入され書き込みが起こる。一方、基板表面の電位がＶＨのビット線ＢＬ３ｎ−１，ＢＬ３ｎでは、浮遊ゲート−基板表面間電位差が緩和され、書き込みが起こらない。
【００５０】
図１３は、ワードディスターブ改善効果を示す図である。図１３において、横軸はＷＳＴＩ（Ｗｉｄｔｈ  ｏｆ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、すなわち素子分離ＳＴＩの幅、縦軸は選択ワード線ＳＷＬの下のメモリセルのワードディスターブ量（Ｖ）を示す。
【００５１】
図１３に示すように、従来技術の場合、素子分離ＳＴＩの幅が狭くなると、ワードディスターブ量が極端に増加し、素子分離ＳＴＩの幅が３０ｎｍ以下になると要求仕様を満たさなくなってしまう。しかし、本実施の形態１では、素子分離ＳＴＩの幅が狭くなっても、ワードディスターブ量の増加が微量であるので、微細化が進んでも要求仕様を十分に満たす。したがって、本実施の形態１の不揮発性半導体記憶装置によれば、従来技術と比較して非選択メモリセルＵＳＭＣへの誤書き込みを大幅に低減できる。
【００５２】
（実施の形態２）
実施の形態１では選択ワード線ＳＷＬの下のセルを３ページに分けて書き込みを行ったが、４ページ以上に分けて書き込みを行うこともできる。
【００５３】
図１４は、本発明の実施の形態２である不揮発性半導体記憶装置の書き込み電圧条件を示した例である。
【００５４】
図１４に示すように、ビット線ＢＬを３つおきにグループ分けし、Ａページ、Ｂページ、Ｃページ、Ｄページとする。そして、選択ワード線ＳＷＬに電圧印加し（例えば２０Ｖ）、Ａページに書き込みを行うときには、Ｂ、Ｃ、Ｄページは全て書き込み阻止になるようにビット線電圧（例えば３Ｖ）を印加する。このようにすることで、書き込み阻止メモリセルの下の半導体基板表面と素子分離溝を介して隣接する両側の半導体基板表面のうち少なくとも片側は、必ず書き込み阻止電圧ＶＨとなるので、２ページ書き込みの場合に問題となる図８（ａ）の状態、つまり半導体基板表面間の容量結合による書き込み阻止電圧ＶＨの低下が最大となる状態を避けることができ、非選択メモリセルＵＳＭＣへの誤書き込みを大幅に低減できる。
【００５５】
したがって、本実施の形態２の不揮発性半導体記憶装置によれば、前記実施の形態１と同様に非選択メモリセルＵＳＭＣへの誤書き込み低減効果がある。
【００５６】
（実施の形態３）
本実施の形態３では、実施の形態１で選択ワード線ＳＷＬ下のセルを３ページに分けて書き込みを行う際に、Ａページ、Ｂページ、Ｃページへの書き込みを少しずつ行い、最終的にＡ、Ｂ、Ｃ全てのページの全てのメモリセルが目標しきい値電圧に達した段階で書き込み終了とする動作をさせる。
【００５７】
図１５は、本発明の実施の形態３である不揮発性半導体記憶装置の書き込みシーケンスを示したフローチャートである。
【００５８】
本発明の実施の形態３である不揮発性半導体記憶装置の書き込みは、以下のシーケンスで実行される。
【００５９】
まず、ステップＳ１０１で、Ａページ（ＢＬ３ｎ＋１）に対して書き込みを行う。次に、ステップＳ１０２で、Ｂページ（ＢＬ３ｎ＋２）に対して書き込みを行う。次に、ステップＳ１０３で、Ｃページ（ＢＬ３ｎ＋３）に対して書き込みを行う。
【００６０】
次に、ステップＳ１０４で、Ａページの選択ワード線ＳＷＬ下のメモリセルＳＭＣのしきい値電圧を読み出し、目標しきい値電圧に達していないメモリセルがあった場合、そのメモリセルにだけ追加書き込みを行う。次に、ステップＳ１０５で、Ｂページの選択ワード線ＳＷＬ下のメモリセルＳＭＣのしきい値電圧を読み出し、目標しきい値電圧に達していないメモリセルがあった場合、そのメモリセルにだけ追加書き込みを行う。次に、ステップＳ１０６で、Ｃページの選択ワード線ＳＷＬ下のメモリセルＳＭＣのしきい値電圧を読み出し、目標しきい値電圧に達していないメモリセルがあった場合、そのメモリセルにだけ追加書き込みを行う。
【００６１】
そして、ステップＳ１０７で、全てのメモリセルのしきい値電圧を読み出し、全てのメモリセルが目標しきい値電圧に達していたら終了とする。１つでも目標しきい値電圧に達しないメモリセルがあった場合は、ステップＳ１０４に戻り、ステップＳ１０４〜Ｓ１０７を実行する。
【００６２】
このような書き込み方法を用いることで、どれか１つの注目セルのしきい値電圧が目標しきい値電圧を越え書き込みが終了した後での、ワード線方向に隣接するメモリセルのしきい値電圧変動を小さくすることができ、隣接する浮遊ゲート間の容量結合によるしきい値電圧シフトを低減する効果も得られる。
【００６３】
（実施の形態４）
実施の形態１，２では選択ワード線下のセルを３ページ以上に分けて書き込みを行ったが、ページへのグループ分けの仕方によっては２ページでも同様の効果が得られる。
【００６４】
図１６は、本発明の実施の形態４である不揮発性半導体記憶装置の書き込み電圧条件を示した例である。図１６はＡページ書込みの電圧条件の例を示す。
【００６５】
図１６に示すように、ビット線ＢＬを連続２つごとにグループ分けし、Ａページ、Ｂページとする。選択ワード線ＳＷＬに電圧印加し（例えば２０Ｖ）、Ａページに書き込みを行うときには、Ｂページは全て書き込み阻止になるようにビット線電圧（例えば３Ｖ）を印加する。このようにすることで、書き込み阻止セル下の半導体基板表面と素子分離溝を介して隣接する両側の半導体基板表面のうち少なくとも片側は、必ず書き込み阻止電圧ＶＨとなるので、従来の２ページ書き込みの場合に問題となる図８（ａ）の状態、つまり半導体基板表面間の容量結合による書き込み阻止電圧ＶＨの低下が最大となる状態を避けることができ、非選択メモリセルＵＳＭＣへの誤書き込みを大幅に低減できる。
【００６６】
図１７は、書き込みシーケンスのタイミングチャートで、特にＡページへの書き込みの例である。
【００６７】
Ａページのメモリセルへの書き込み時には、Ａページのビット線ＢＬ４ｎ＋１，ＢＬ４ｎ＋２に０Ｖ、Ｂページのビット線ＢＬ４ｎ−１，ＢＬ４ｎ，ＢＬ４ｎ＋３に３Ｖ程度を印加する（時刻ｔ０〜ｔ１）。選択トランジスタＳＴ−Ｔｒ１に２Ｖ程度を印加する（時刻ｔ２）。共通ソース線ＣＳ、選択トランジスタＳＴ−Ｔｒ２、Ｐ型ウェルは０Ｖである。この状態で、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬの電位を０Ｖから１０Ｖ程度に急激に増加させる（時刻ｔ３〜ｔ４、数マイクロ秒程度以下）。すると、非選択ワード線ＵＳＷＬ下の浮遊ゲートの電位は増加し、その電位の影響で、メモリセル下の基板表面電位も増加しようとする。
【００６８】
Ｂページのようにビット線ＢＬを３Ｖ程度にした場合では選択トランジスタＳＴ−Ｔｒ１がオフ（ＯＦＦ）状態となるため、メモリセル下の基板表面電位は増加しＶＨとなる。一方、ビット線電位を０ＶとしたＡページのビット線ＢＬでは選択トランジスタＳＴ−Ｔｒ１がオン（ＯＮ）状態となるため、ビット線コンタクト側から電子がメモリセル下の基板表面に供給され、メモリセル下の基板表面電位は０Ｖとなる。
【００６９】
次に、選択ワード線ＳＷＬの電位を１０Ｖから２０Ｖ程度まで増加させる（時刻ｔ５〜ｔ６）。このとき基板表面の電位が０Ｖのビット線ＢＬ４ｎ＋１，ＢＬ４ｎ＋２では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板表面から選択メモリセルＳＭＣの浮遊ゲートにトンネル電流により電子が注入され書き込みが起こる。一方、基板表面の電位がＶＨのビット線ＢＬ４ｎ−１，ＢＬ４ｎ，ＢＬ４ｎ＋３では、浮遊ゲート−基板表面間電位差が緩和され、書き込みが起こらない。
【００７０】
本実施の形態４でも、実施の形態１と同様に、非選択メモリセルＵＳＭＣへの誤書き込み低減効果があった。
【００７１】
図１８は、本発明の実施の形態４による不揮発性半導体記憶装置において、Ａページ書込みの電圧印加のタイミングの例を示す図である。図１８はＡページ書込みの電圧条件の例を示す。
【００７２】
図１８のように連続３つ以上のビット線を同じページに割り当てる方法も考えられる。ただし、図１８の場合は、従来技術よりは誤書き込み低減効果があるものの、ビット線ＢＬ６ｎ＋２のように、図８（ａ）の状態が生じ得るために、誤書き込み低減効果は半減する。
【００７３】
（実施の形態５）
本実施の形態５では、実施の形態４（図１６）で選択ワード線ＳＷＬ下のメモリセルを２ページに分けて書き込みを行う際に、Ａページ、Ｂページへの書き込みを少しずつ行い、最終的にＡ、Ｂ全てのページの全てのメモリセルが目標しきい値電圧に達した段階で書き込み終了とする動作をさせる。
【００７４】
図１９は、本発明の実施の形態５である不揮発性半導体記憶装置の書き込みシーケンスを示したフローチャートである。
【００７５】
本発明の実施の形態５である不揮発性半導体記憶装置の書き込みは、以下のシーケンスで実行される。なお、メモリセルアレイの構成は、図１６に示すものと同じである。
【００７６】
まず、ステップＳ２０１で、Ａページ（ＢＬ４ｎ＋１，ＢＬ４ｎ＋２）に対して書き込みを行う。次に、ステップＳ２０２で、Ｂページ（ＢＬ４ｎ＋３，ＢＬ４ｎ＋４）に対して書き込みを行う。
【００７７】
次に、ステップＳ２０３で、Ａページの選択ワード線ＳＷＬ下のメモリセルＳＭＣのしきい値電圧を読み出し、目標しきい値電圧に達していないメモリセルがあった場合、そのメモリセルにだけ追加書き込みを行う。次に、ステップＳ２０４で、Ｂページの選択ワード線ＳＷＬ下のメモリセルＳＭＣのしきい値電圧を読み出し、目標しきい値電圧に達していないメモリセルがあった場合、そのメモリセルにだけ追加書き込みを行う。
【００７８】
そして、ステップＳ２０５で、全てのメモリセルのしきい値電圧を読み出し、全てのメモリセルが目標しきい値電圧に達していたら終了とする。１つでも目標しきい値電圧に達しないメモリセルがあった場合は、ステップＳ２０３に戻り、ステップＳ２０３〜Ｓ２０５を実行する。
【００７９】
このような書き込み方法を用いることで、どれか１つの注目セルのしきい値が目標しきい値電圧を超えて書き込みが終了した後での、ワード線方向に隣接するセルのしきい値変動を小さくすることができ、隣接浮遊ゲート間容量結合によるしきい値電圧シフトを低減する効果も得られる。
【００８０】
（実施の形態６）
実施の形態１から実施の形態５では、図１，２に示すようにビット線コンタクトＢＬ−ＣＯＮＴを、メモリセルＭＣの直列接続ごとに設けていた。しかし、本実施の形態６では、ビット線コンタクトＢＬ−ＣＯＮＴを、メモリセルＭＣの直列接続２つにつき１つにした。そして、選択トランジスタＳＴ−Ｔｒ１を２つに分けて選択トランジスタＳＴ−Ｔｒ１−１，ＳＴ−Ｔｒ１−２とした。このようなＮＡＮＤ型フラッシュメモリで誤書き込み低減動作をすることもできる。
【００８１】
図２０は、本発明の実施の形態６による不揮発性半導体記憶装置において、Ａページ書込みの電圧条件の例を示す図である。図２１は、書き込みシーケンスのタイミングチャートで、特にＡページへの書き込みの例である。
【００８２】
図２０のように、選択トランジスタＳＴ−Ｔｒ１が、選択トランジスタＳＴ−Ｔｒ１−１，ＳＴ−Ｔｒ１−２となるようなトランジスタを追加する。
【００８３】
Ａページのメモリセルへの書き込み時には、選択トランジスタＳＴ−Ｔｒ１−１に２Ｖ程度、選択トランジスタＳＴ−Ｔｒ１−２に０Ｖ程度を印加する。Ａページのメモリセルに書き込みを行うビット線ＢＬに０Ｖ、書き込みを行わないビット線ＢＬに３Ｖ程度を印加する。共通ソース線ＣＳ、選択トランジスタＳＴ−Ｔｒ２、Ｐ型ウェルは０Ｖである。この状態で、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬの電位を０Ｖから１０Ｖ程度に急激に増加させる（数マイクロ秒程度以下）。すると、非選択ワード線ＵＳＷＬ下の浮遊ゲートの電位は増加し、その電位の影響で、メモリセル下の基板表面電位も増加しようとする。
【００８４】
ビット線ＢＬを３Ｖ程度にした場合では選択トランジスタＳＴ−Ｔｒ１がオフ（ＯＦＦ）状態となるため、メモリセル下の基板表面電位は増加しＶＨとなる。一方、ビット線電位を０Ｖとしたビット線ＢＬでは選択トランジスタＳＴ−Ｔｒ１がオン（ＯＮ）状態となるため、ビット線コンタクト側から電子がメモリセル下の基板表面に供給され、メモリセル下の基板表面電位は０Ｖとなる。
【００８５】
次に、選択ワード線ＳＷＬの電位を１０Ｖから２０Ｖ程度まで増加させる。このとき基板表面の電位が０Ｖのビット線では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板表面から浮遊ゲートにトンネル電流により電子が注入され書き込みが起こる。一方、基板表面の電位がＶＨのビット線ＢＬでは、浮遊ゲート−基板表面間電位差が緩和され、書き込みが起こらない。
【００８６】
また、この動作の際には、選択トランジスタＳＴ−Ｔｒ１−２が０Ｖでオフ（ＯＦＦ）状態になっているため、Ｂページのメモリセル下の半導体基板表面は全て書き込み阻止電圧ＶＨになっているため、Ｂページは書き込み阻止状態である。
【００８７】
このようにすることで、書き込み阻止メモリセル下の半導体基板表面と素子分離溝を介して隣接する両側の半導体基板表面のうち少なくとも片側は、必ず書き込み阻止電圧ＶＨとなる。したがって、従来の２ページ書き込みの場合に問題となる図８（ａ）の状態、つまり半導体基板表面間の容量結合による書き込み阻止電圧ＶＨの低下が最大となる状態を避けることができる。これにより、非選択メモリセルＵＳＭＣへの誤書き込みを大幅に低減できる。
【００８８】
したがって、本実施の形態６でも、実施の形態１と同様に非選択メモリセルＵＳＭＣへの誤書き込み低減効果がある。
【００８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜６をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【００９０】
本発明は、フラッシュメモリ、特に携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
【図面の簡単な説明】
【００９１】
【図１】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を示す平面図である。
【図２】図１におけるＡ−Ａ線断面図である。
【図３】（ａ）は図１におけるＢ−Ｂ線断面図、（ｂ）は図１におけるＣ−Ｃ線断面図である。
【図４】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図の概略図である。
【図５】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図の概略図である。
【図６】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図の概略図である。
【図７】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの書き込み時の電圧条件の例を示す図であり、（ａ）は選択ワード線下のメモリセルに書き込みを行う場合、（ｂ）は選択ワード線下のメモリセルに書き込みを行わない場合を示す。
【図８】非選択メモリセルに書き込みを行わない場合（図７（ｂ））のシリコン基板表面と浮遊ゲート、ワード線方向に隣接するメモリセルの下のシリコン基板表面、シリコン基板との容量結合の関係を示す図であり、（ａ）は非選択メモリセルとワード線方向に隣接するメモリセルに書き込みを行う場合、（ｂ）は非選択メモリセルとワード線方向に隣接するメモリセルに書き込みを行わない場合の電圧条件を示す。
【図９】非選択メモリセルに書き込みを行わない場合（図７（ｂ））のシリコン基板表面と浮遊ゲート、ワード線方向に隣接するメモリセルの下のシリコン基板表面、シリコン基板との容量結合の関係が示す図であり、（ａ）は非選択メモリセルとワード線方向に隣接するメモリセル（右側）に書き込みを行う場合、（ｂ）は非選択メモリセルとワード線方向に隣接するメモリセル（左側）に書き込みを行う場合の電圧条件を示す。
【図１０】図５のＢページ書き込みの電圧印加のタイミングの例を示す図である。
【図１１】本発明の実施の形態１による不揮発性半導体記憶装置において、メモリセルアレイの一部の構成を示す図であり、Ａページ書き込みの電圧条件の例を示す。
【図１２】本発明の実施の形態１による不揮発性半導体記憶装置において、Ａページ書き込みの電圧印加のタイミングの例を示す図である。
【図１３】本発明の実施の形態１による不揮発性半導体記憶装置において、ワードディスターブ改善効果を示す図である。
【図１４】本発明の実施の形態２による不揮発性半導体記憶装置において、メモリセルアレイの一部の構成を示す図であり、Ａページ書き込みの電圧条件の例を示す。
【図１５】本発明の実施の形態３による不揮発性半導体記憶装置において、書き込みシーケンスの例を示す図である。
【図１６】本発明の実施の形態４による不揮発性半導体記憶装置において、メモリセルアレイの一部の構成を示す図であり、Ａページ書込みの電圧条件の例を示す。
【図１７】本発明の実施の形態４による不揮発性半導体記憶装置において、Ａページ書込みの電圧印加のタイミングの例を示す図である。
【図１８】本発明の実施の形態４による不揮発性半導体記憶装置において、Ａページ書込みの電圧印加のタイミングの例を示す図である。
【図１９】本発明の実施の形態５による不揮発性半導体記憶装置において、書き込みシーケンスの例を示す図である。
【図２０】本発明の実施の形態６による不揮発性半導体記憶装置において、Ａページ書込みの電圧条件の例を示す図である。
【図２１】本発明の実施の形態６による不揮発性半導体記憶装置において、Ａページ書込みの電圧印加のタイミングの例を示す図である。
【符号の説明】
【００９２】
１  Ｐ型半導体基板（シリコン基板）
３  絶縁膜
４  ゲート絶縁膜
５  浮遊ゲート（ポリシリコン）
６  第２絶縁膜
７  制御ゲート（ポリシリコン）
８  制御ゲート
１０  Ｐ型ウェル
１１  ｎ型拡散層（ＢＬＤＬ）
１２  ｎ型拡散層（ＣＳＤＬ）
１３  メモリセルのソース／ドレイン拡散層
１６  浮遊ゲートポリシリコンと制御ゲートポリシリコンの導通領域
ＢＬ  ビット線
ＢＬ−ＣＯＮＴ  ビット線コンタクト
ＢＬＤＬ，ＣＳＤＬ  拡散層
ＣＳ  共通ソース線
ＣＳ−ＣＯＮＴ  共通ソース線コンタクト
ＭＣ  メモリセル
ＳＭＣ  選択メモリセル
ＳＴＩ  素子分離
ＳＴ−Ｔｒ１，ＳＴ−Ｔｒ２，ＳＴ−Ｔｒ１−１，ＳＴ−Ｔｒ１−２  選択トランジスタ
ＳＷＬ  選択ワード線
ＵＳＭＣ  非選択メモリセル
ＵＳＷＬ  非選択ワード線
ＷＬ  ワード線
ＷＳＴＩ  ＳＴＩ（素子分離）の幅
【図１】
2009252293.tif 000003
【図２】
2009252293.tif 000004
【図３】
2009252293.tif 000005
【図４】
2009252293.tif 000006
【図５】
2009252293.tif 000007
【図６】
2009252293.tif 000008
【図７】
2009252293.tif 000009
【図８】
2009252293.tif 000010
【図９】
2009252293.tif 000011
【図１０】
2009252293.tif 000012
【図１１】
2009252293.tif 000013
【図１２】
2009252293.tif 000014
【図１３】
2009252293.tif 000015
【図１４】
2009252293.tif 000016
【図１５】
2009252293.tif 000017
【図１６】
2009252293.tif 000018
【図１７】
2009252293.tif 000019
【図１８】
2009252293.tif 000020
【図１９】
2009252293.tif 000021
【図２０】
2009252293.tif 000022
【図２１】
2009252293.tif 000023