(57)【要約】【課題】トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１表面に垂直に形成されたキャパシタ用トレンチ１２の半導体基板１１表面側に形成されたｎ型の埋め込み多結晶シリコン１９と、半導体基板１１に埋め込まれて溝状をなし、埋め込み多結晶シリコン１９を被う素子分離領域２５の曲面２２に連接する側面とほぼ面一な垂直面を内側表面とするゲート絶縁膜３１と、底面及び底面側の対向する両側面をゲート絶縁膜３１と接する埋め込み型のゲート電極４０と、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間及び下方にあり、ｎ型の不純物を有する半導体基板１１に形成された埋め込み拡散層４７と、埋め込み拡散層４７と対向する側にあり、ゲート絶縁膜３１の側面に接し、半導体基板１１の表面から内側にｎ型の不純物を有する表面拡散層４５とを有する。【選択図】図１
2009252923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に垂直に形成されたキャパシタ用トレンチの前記半導体基板の表面側に形成されている第１導電型の不純物が導入された埋め込み導電膜と、
前記半導体基板に埋め込まれて溝状をなし、前記埋め込み導電膜を被う素子分離領域の面取り丸み部に連接する側面とほぼ面一な垂直面を内側表面として有するゲート絶縁膜と、
底面及び底面側の対向する両側面を前記ゲート絶縁膜と接する埋め込み型ゲート電極と、
前記埋め込み導電膜と前記ゲート絶縁膜との間及び下方にあり、前記第１導電型の前記不純物を有する前記半導体基板に形成された埋め込み拡散層と、
前記埋め込み拡散層と対向する側にあり、前記ゲート絶縁膜の側面に接し、前記半導体基板の表面から内側に前記第１導電型の不純物を有する表面拡散層と、
溝状の前記ゲート絶縁膜の底面の外側及び底面側の側面の外側に形成されたチャネル部と、
を有することを特徴とする半導体装置。
【請求項２】
溝状をなす前記ゲート絶縁膜の前記表面拡散層側の前記半導体基板の表面に垂直方向の長さは、前記半導体基板の表面に平行方向の底面の長さより大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
埋め込み型ゲート電極は、一部が、前記半導体基板の表面から外側に張り出していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
マスク絶縁膜をマスクとして半導体基板の表面に垂直にトレンチを形成し、底部側にトレンチ型のキャパシタを形成し、上部側の前記トレンチの側壁に沿ってカラー絶縁膜を形成し、前記カラー絶縁膜の内部に第１導電型の不純物を導入した第１の埋め込み導電膜を形成し、表面側の前記カラー絶縁膜を除去し、除去された前記カラー絶縁膜の隙間及び前記第１の埋め込み導電膜の上に前記第１導電型を有する第２の埋め込み導電膜を形成する工程と、
前記マスク絶縁膜をマスクとして、エロージョンが起こる条件でエッチングして、前記トレンチの側壁より外側に側壁を有し、前記第２の埋め込み導電膜に底面を有し、前記外側の側壁から前記第２の埋め込み導電膜の底面にかけて滑らかに接続する曲面を有する第１の素子分離溝を形成する工程と、
前記第１の素子分離溝と一部重なり、前記半導体基板の表面上の前記トレンチの外形の中央部から前記トレンチの外形の外側に伸びたほぼ矩形の素子領域の外側に、レジストマスクを介して、前記カラー絶縁膜に達する第２の素子分離溝を形成する工程と、
前記第１及び第２の素子分離溝を素子分離絶縁膜で埋め込み、所定の位置に形成された前記素子分離絶縁膜の上にレジストを形成し、前記素子分離絶縁膜の曲面に連なる側面を一端側の側面とし、前記レジストを他端側の側面とした開口パターンとし、前記半導体基板を表面から垂直にゲート開口を形成する工程と、
前記ゲート開口の表面にゲート絶縁膜を形成した後に、前記ゲート開口を含む前記半導体基板の表面にゲート電極膜を堆積し、前記ゲート開口の上部の位置では、前記ゲート開口の幅より大きい幅を有するゲート電極となるように加工して形成し、前記ゲート電極の側面にスペーサ膜を形成する工程と、
前記第１導電型のイオンを注入し、高温処理を行って、前記半導体基板の表面の相対向する前記スペーサ膜の間の前記素子形成領域に表面拡散層を形成し、同時に、前記第２の埋め込み導電膜の側から、前記第１導電型の不純物を拡散して、前記第２の埋め込み導電膜と前記ゲート絶縁膜との間の前記半導体基板に埋め込み拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
溝状をなす前記ゲート開口の前記素子分離絶縁膜に対向する前記半導体基板の表面に垂直方向の長さは、前記半導体基板の表面に平行方向の底面の長さより大きいことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチ型キャパシタを有する半導体装置、特にＤＲＡＭ（Dynamic Random Access Memory）等においては、高集積化が求められている。高集積化は、１単位セル当たりの面積を小さくする方向、つまり微細化で進められることが多い。
【０００３】
微細化は、セルを構成するトランジスタのゲート長に代表されるデザインルールを縮小することによって図られてきた。しかし、トランジスタのゲート長の縮小により、ショートチャネル効果が顕著となり、閾値の低下やカットオフ特性の劣化等が顕在化してきている。
【０００４】
そこで、ショートチャネル効果を抑制するために、例えば、トランジスタであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が、基板に埋め込まれるように形成されたゲート電極と、ゲート電極の１側面に位置し、接しているトレンチ上部のｎ型不純物が拡散して形成された拡散層（ＢＳ（Buried Strap）拡散層）からなるソースと、ゲート電極の他側面に位置し、イオン注入で形成された拡散層からなるドレインとを備えている半導体装置が開示されている（例えば、特許文献１参照。）。そして、ゲート電極を埋め込むための開口は、リソグラフィ法を利用して行われる。
【０００５】
開示された半導体装置は、リソグラフィ法による合わせ誤差を含んでおり、トレンチ上部のｎ型不純物を有するポリシリコン（多結晶シリコン）とゲート電極を埋め込むための開口との位置は、分布を持ってずれている。この位置ずれは、トレンチ上部から拡散して形成される拡散層の位置をずらしてしまい、ゲート電極の開口の幅が一定としても、相対するソース／ドレイン間の距離が変化してしまう。面積の縮小化を目指して、ゲート電極の開口の幅を小さくすると、相対するソース／ドレイン間の距離の相対的なずれが大きくなり、トランジスタの特性の安定化が難しくなるという問題を有する。
【特許文献１】特開２００２−４３５３５号公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板の表面に垂直に形成されたキャパシタ用トレンチの前記半導体基板の表面側に形成されている第１導電型の不純物が導入された埋め込み導電膜と、前記半導体基板に埋め込まれて溝状をなし、前記埋め込み導電膜を被う素子分離領域の面取り丸み部に連接する側面とほぼ面一な垂直面を内側表面として有するゲート絶縁膜と、底面及び底面側の対向する両側面を前記ゲート絶縁膜と接する埋め込み型ゲート電極と、前記埋め込み導電膜と前記ゲート絶縁膜との間及び下方にあり、前記第１導電型の前記不純物を有する前記半導体基板に形成された埋め込み拡散層と、前記埋め込み拡散層と対向する側にあり、前記ゲート絶縁膜の側面に接し、前記半導体基板の表面から内側に前記第１導電型の不純物を有する表面拡散層と、溝状の前記ゲート絶縁膜の底面の外側及び底面側の側面の外側に形成されたチャネル部とを有することを特徴とする。
【０００８】
また、本発明の別態様の半導体装置の製造方法は、マスク絶縁膜をマスクとして半導体基板の表面に垂直にトレンチを形成し、底部側にトレンチ型のキャパシタを形成し、上部側の前記トレンチの側壁に沿ってカラー絶縁膜を形成し、前記カラー絶縁膜の内部に第１導電型の不純物を導入した第１の埋め込み導電膜を形成し、表面側の前記カラー絶縁膜を除去し、除去された前記カラー絶縁膜の隙間及び前記第１の埋め込み導電膜の上に前記第１導電型を有する第２の埋め込み導電膜を形成する工程と、前記マスク絶縁膜をマスクとして、エロージョンが起こる条件でエッチングして、前記トレンチの側壁より外側に側壁を有し、前記第２の埋め込み導電膜に底面を有し、前記外側の側壁から前記第２の埋め込み導電膜の底面にかけて滑らかに接続する曲面を有する第１の素子分離溝を形成する工程と、前記第１の素子分離溝と一部重なり、前記半導体基板の表面上の前記トレンチの外形の中央部から前記トレンチの外形の外側に伸びたほぼ矩形の素子領域の外側に、レジストマスクを介して、前記カラー絶縁膜に達する第２の素子分離溝を形成する工程と、前記第１及び第２の素子分離溝を素子分離絶縁膜で埋め込み、所定の位置に形成された前記素子分離絶縁膜の上にレジストを形成し、前記素子分離絶縁膜の曲面に連なる側面を一端側の側面とし、前記レジストを他端側の側面とした開口パターンとし、前記半導体基板を表面から垂直にゲート開口を形成する工程と、前記ゲート開口の表面にゲート絶縁膜を形成した後に、前記ゲート開口を含む前記半導体基板の表面にゲート電極膜を堆積し、前記ゲート開口の上部の位置では、前記ゲート開口の幅より大きい幅を有するゲート電極となるように加工して形成し、前記ゲート電極の側面にスペーサ膜を形成する工程と、前記第１導電型のイオンを注入し、高温処理を行って、前記半導体基板の表面の相対向する前記スペーサ膜の間の前記素子形成領域に表面拡散層を形成し、同時に、前記第２の埋め込み導電膜の側から、前記第１導電型の不純物を拡散して、前記第２の埋め込み導電膜と前記ゲート絶縁膜との間の前記半導体基板に埋め込み拡散層を形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体装置及び半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は半導体装置の構造を模式的に示す断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った構造断面図、図２（ｃ）は構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す図で、図３（ａ）は構造断面図、図３（ｂ）は平面図で、Ｂ−Ｂ線は、図１、図４乃至図６の断面に相当する位置を示す。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は、図５に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
【００１２】
図１に示すように、半導体装置１は、トレンチ型キャパシタ上部の多結晶シリコン１６及び埋め込み多結晶シリコン１９、シリコンからなる半導体基板１１に一部が埋め込まれたゲート電極４０、埋め込み多結晶シリコン１９に接し、ゲート絶縁膜３１を介してゲート電極４０に接したソースとなる埋め込み拡散層（ＢＳ拡散層）４７、並びに、埋め込み拡散層４７に対向し、ゲート絶縁膜３１を介してゲート電極４０に接したドレインとなる表面拡散層４５を有している。
【００１３】
半導体装置１は、より詳細には、半導体基板１１の表面に垂直に形成されたキャパシタ用のトレンチ１２の半導体基板１１の表面側に形成されている、例えば、ｎ型の不純物が導入された埋め込み導電膜である埋め込み多結晶シリコン１９と、半導体基板１１に埋め込まれて溝状をなし、埋め込み多結晶シリコン１９を被う素子分離領域２５の面取り丸み部となる曲面２２に連接する側面とほぼ面一な垂直面を内側表面として有するゲート絶縁膜３１と、底面及び底面側の対向する両側面をゲート絶縁膜３１と接する埋め込み型のゲート電極４０と、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間及び下方にあり、多結晶シリコン１９と同様なｎ型の不純物を有する半導体基板１１に形成された埋め込み拡散層４７と、埋め込み拡散層４７と対向する側にあり、ゲート絶縁膜３１の側面に接し、半導体基板１１の表面から内側にｎ型の不純物を有する表面拡散層４５と、溝状のゲート絶縁膜３１の底面の外側及び底面側の側面の外側に形成されたチャネル部４９とを有している。なお、半導体基板１１の表面から内部方向に向かっては下、下部、及び深さ等で表わし、逆方向に向かっては、上、上部、及び高さ等で表わす。
【００１４】
半導体装置１の構成要素の詳細は、次の製造工程の中で説明する。図２（ａ）に示すように、半導体基板１１の表面の、例えば、２色の矩形を色違いに並べた模様（チェック）の一方の色の位置に楕円形の開口を配列したマスク絶縁膜１８をマスクとして、深さ約６〜７μｍの深いトレンチ１２が形成される。
【００１５】
図２（ａ）、（ｂ）に示すように、トレンチ１２の内壁に約５ｎｍの厚さのシリコン窒化膜からなるキャパシタ絶縁膜１３が形成され、例えば、Ａｓをドープしたｎ型の多結晶シリコン１４が堆積され、トレンチ型キャパシタが形成される。トレンチ型キャパシタ上部の内壁に、例えば、ＴＥＯＳ（Tetra Ethoxy Silane）膜からなるカラー（Collar）絶縁膜１５を形成し、カラー絶縁膜１５の内側に、多結晶シリコン１４に接続された、例えば、Ａｓをドープした多結晶シリコン１６が堆積される。
【００１６】
図２（ｃ）に示すように、カラー絶縁膜１５を後述のゲート開口２９（図５（ａ）参照）の底面より少し高くなるように、例えば、半導体基板１１の表面から約８０ｎｍだけ下がった位置に表面が来るように、ウェットエッチングを行い、次に、カラー絶縁膜１５が除去された隙間及び多結晶シリコン１６の上部に、例えば、Ａｓをドープしたｎ型の多結晶シリコンからなる埋め込み多結晶シリコン（ＢＳポリシリコン）１９を堆積する。なお、図２（ｃ）、それ以降の工程図、及び完成図は、トレンチ１２の下部側のトレンチ型キャパシタを省略し、上部側のみが示される。
【００１７】
図３（ａ）に示すように、埋め込み多結晶シリコン１９は、フッ化炭素（ＣＦ４等）または塩化炭素（ＣＣｌ４等）等を含むエッチングガスを用いたＲＩＥ（Reactive Ion Etching）法により、半導体基板１１の表面から約３０ｎｍ下がった位置に表面が来るように、エッチングされる。また、このときのエッチングは、マスク絶縁膜１８をマスクとして、エロージョン（浸食）が大きくなるように、例えば、等方性の大きい条件でのＲＩＥを用いて行うので、エッチングされた第１の素子分離溝である素子分離溝２４ａは、マスク絶縁膜１８の側面下のトレンチ１２の側壁より奥に食い込んだ半導体基板１１の表面に垂直な側壁、埋め込み多結晶シリコン１９の上面であるほぼ水平な底面、及び、これらの側壁と底面を結ぶ滑らかな、素子分離溝２４ａの外側に凸な曲面２１で構成される。
【００１８】
半導体基板１１と埋め込み多結晶シリコン１９は、被エッチング性がほとんど同じなので、例えば、図２（ｂ）に示すトレンチ１２の底部と類似の形状に形成され、また、ＲＩＥ法による横方向のエロージョンのために、半導体基板１１の側に約１５ｎｍ食い込んだ側壁が新たに形成される。なお、素子分離溝２４ａの側壁を半導体基板１１の側に食い込ませるために、ＲＩＥ法に追加して、例えば、ＣＤＥ（Chemical Dry Etching）法を用いた等方性の強いエッチングを行うことは可能である。また、素子分離溝２４ａの側壁を半導体基板１１の側に食い込ませるために、マスク絶縁膜１８のシリコン窒化膜に、例えば、熱リン酸を用いたウェットエッチングを施し、マスク開口を必要なだけ広げておいて、その後、広げたマスク絶縁膜１８をマスクとしてＲＩＥ法を行うことは可能である。
【００１９】
図３（ｂ）に示すように、図３（ａ）に示す断面図に対応する平面図において、埋め込み多結晶シリコン１９の楕円形に対して、中心を共有して外側に張り出した楕円形の素子分離溝２４ａの側壁が存在する。なお、後述のトランジスタが形成される素子領域２６は、平面的には、ほぼ矩形の２点鎖線で示され、素子領域２６の外側は、素子分離領域となる。
【００２０】
図４（ａ）に示すように、マスク絶縁膜１８は、熱リン酸を用いたウェットエッチングにより素子分離溝２４ａの側壁とほぼ面一となるようにエッチングされた後、半導体基板１１の表面にパターニングされたレジスト２３を形成し、レジスト２３をマスクとして、素子分離溝２４ａと一部重なる第２の素子分離溝である素子分離溝２４ｂが形成される。素子分離溝２４ｂは、図３（ｂ）に示す素子領域２６の外側にあり、つまり、半導体基板１１の表面上のトレンチ１２の外形をなす楕円形の中央部から、トレンチ１２の楕円形の外側に伸びたほぼ矩形の外側にあり、カラー絶縁膜１５に達する深さ約３００ｎｍの溝である。マスク絶縁膜１８は、素子領域２６の素子分離溝２４ａにかからない部分に残されている。
【００２１】
図４（ｂ）に示すように、レジスト２３を除去した後、素子分離溝２４ａ、２４ｂに、熱酸化膜を形成し、その後、ＣＶＤ（Chemical Vapor Deposition）法またはＨＤＰ（High Density Plasma）−ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法で平坦化し、ウェットエッチングにより、上面が半導体基板１１の表面より上に位置するように素子分離領域２５を形成する。半導体基板１１に形成された曲面２１は、素子分離領域２５の曲面２２に転写される。
【００２２】
図５（ａ）に示すように、マスク絶縁膜１８を除去した後、素子分離領域２５等の存在する半導体基板１１の表面上にパターニングされたレジスト２７を形成し、レジスト２７及び素子分離領域２５の曲面２２に連なる側面をマスクとして、半導体基板１１のゲート電極を形成する位置に、ＲＩＥ法によって溝状のゲート開口２９を形成する。ゲート開口２９を規定するレジスト２７の側面に相対するレジスト２７の側面は、素子分離領域２５の上に位置している。なお、レジスト２７は、確実に素子分離領域２５の上に位置するように、幅を変化させた波型（Wiggle）パターンとすることは可能である。
【００２３】
ゲート開口２９は、例えば、半導体基板１１の表面からの深さがその幅に対して約１．５倍であって、幅約９０ｎｍ、深さ約１４０ｎｍである。なお、後述するように、ゲート開口２９は、その下方及び側方に形成されるチャネルを含む領域であるチャネル部４９の幅と深さ方向の合計でショートチャネル効果を抑制できるように、幅と深さを決めることが可能である。ゲート開口２９の幅は、採用される製造プロセスで対応可能な最小寸法とすることができる。
【００２４】
素子分離領域２５の曲面２２に連なる側面は、埋め込み多結晶シリコン１９のトレンチ１２の外側の側面より、埋め込み多結晶シリコン１９から離れる方向に、例えば、２０ｎｍ程度張り出しているので、セルフアライン的に形成された半導体基板１１は、ゲート開口２９のほぼ垂直な側面との間に２０ｎｍ程度残される。なお、ゲート開口２９は、シリコンをエッチングする条件で行われるので、素子分離領域２５上にあるレジスト２７の開口下に溝は形成されない。
【００２５】
図５（ｂ）に示すように、レジスト２７を除去した後、例えば、ゲート開口２９等の半導体基板１１の露出部の表面を熱酸化させ、引き続いて熱酸化膜の表面を窒化させたゲート絶縁膜３１等を形成する。埋め込み多結晶シリコン１９から遠い側のゲート開口２９の側面のゲート絶縁膜３１の高さ（長さ）は、ゲート開口２９の深さと幅にほぼ対応し、底面のゲート絶縁膜３１の幅（長さ）に対して約１．５倍である。その後、ゲート絶縁膜３１等の表面に、例えば、ゲート多結晶シリコン膜３５、ＷＳｉからなるゲートシリサイド膜３７、及びシリコン窒化膜からなるゲート窒化膜３９が積層される。ゲート多結晶シリコン膜３５は、ゲート開口２９を埋めて、半導体基板１１の表面を越えて上部に表面があるように形成される。
【００２６】
図６（ａ）に示すように、パターニングされたレジスト（図示略）を形成し、このレジストをマスクとして、ゲート開口２９の上部の位置では、ゲート開口２９の幅と同じまたはより大きい幅を有するように、ゲート多結晶シリコン膜３５、ゲートシリサイド膜３７、及びゲート窒化膜３９をＲＩＥ法により加工して、ゲート電極４０を形成する。ゲート開口２９にかかるゲート電極４０は、一方の側面をゲート開口２９部の外側の半導体基板１１の上に有し、他方の側面を素子分離領域２５の上に有している。ゲート開口２９を外れた位置のゲート電極４０は、素子分離領域２５の上に乗っている。
【００２７】
図６（ｂ）に示すように、半導体基板１１の表面側に、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜が積層され、ＲＩＥ法によりエッチバックされ、ゲート電極４０の側面に、保護膜となるスペーサ膜４３が形成される。
【００２８】
図１に示すように、半導体基板１１の表面から、例えば、Ａｓをイオン注入して、高温処理を行って、半導体基板１１の表面の相対向するスペーサ膜４３の間の素子領域２６（図３参照）にドレインとなる表面拡散層４５を形成する。同時に、Ａｓをドープされた多結晶シリコン１６及び埋め込み多結晶シリコン１９からＡｓを拡散させ、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間の半導体基板１１にソースとなる埋め込み拡散層４７を形成する。
【００２９】
表面拡散層４５は、埋め込まれたゲート多結晶シリコン膜３５の側をゲート絶縁膜３１で遮られ、半導体基板１１の表面から一定深さを越えると深さ方向に低下する不純物濃度分布を有するドレインとなる。埋め込み拡散層４７は、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間の半導体基板１１がほぼ一様な濃度を有し、ゲート絶縁膜３１の底部に接する部分で、ほぼ扇型の不純物濃度分布を有し、拡散前面方向に低下する不純物濃度分布を有するソースとなる。チャネル部４９は、表面拡散層４５と埋め込み拡散層４７との間に、ゲート絶縁膜３１に沿うように、半導体基板１１の表面に垂直な方向に長いほぼＬ字形に形成されている。チャネル部４９の半導体基板１１の表面に垂直な方向の長さは、例えば、幅方向の長さに対して約１．５倍である。
【００３０】
その後、半導体基板１１の表面を被うようにシリコン酸化膜からなる層間絶縁膜５１を形成し、表面拡散層４５の上部の相対向するスペーサ膜４３の間の層間絶縁膜５１及び半導体基板１１の表面の絶縁膜に、セルフアライン的に、コンタクトホール（図示略）を形成し、例えば、Ｗ等からなるビット線コンタクト５３を形成する。このセルフアラインコンタクト構造により、微細化が図られる。その後、図示を省略するが、周知の配線工程等を施して、半導体装置１が完成する。
【００３１】
上述したように、半導体装置１は、トレンチ型キャパシタをなす深いトレンチ１２の上部に、ＲＩＥ法による横方向のエロージョンを利用して、半導体基板１１の側に約１５ｎｍ食い込んだ側壁を有する素子分離溝２４ａを形成し、エロージョンにより形成された曲面２１を有する張り出し面を転写したシリコン酸化膜からなる素子分離領域２５をマスクとして、リソグラフィ法による位置合わせによらず、つまりセルフアライン的に、ゲート開口２９のトレンチ１２側の側面を形成するので、トレンチ１２の上部の埋め込み多結晶シリコン１９とゲート開口２９の埋め込み多結晶シリコン１９側の側面との間に一定の幅を有する半導体基板１１が残され、埋め込み多結晶シリコン１９側からの不純物拡散により、一定の小さな幅の埋め込み拡散層４７が形成される。ゲート開口２９は、その下方及び側方に形成されるチャネル部４９の幅と深さ方向の合計でショートチャネル効果を抑制できるように、幅と深さが決められる。
【００３２】
横方向のエロージョンの形成条件を一定にして、ほぼ一様な張り出し面を有する素子分離溝２４ａが形成可能なので、トレンチ型キャパシタと接続するソースとなる埋め込み拡散層４７の幅のばらつきは抑制され、更に拡散により形成される不純物濃度のばらつきは抑制される。
【００３３】
ゲート開口２９の埋め込み多結晶シリコン１９から遠い側の側面は、リソグラフィ法による位置合わせを行ったマスクにより規定されるので、位置合わせによる誤差を避けることはできない。しかしながら、ゲート開口２９の深さを幅に比較して大きくしてあるので、チャネル部４９の幅は位置合わせによる誤差によりばらつくものの、深さ方向はリソグラフィ法による位置合わせよる誤差を含まず、全体のチャネル長に及ぼすばらつきは小さく抑えられる。
【００３４】
その結果、半導体装置１のトランジスタは、リソグラフィ法による位置合わせの影響のない一定の小さな幅、一定の不純物濃度分布を有する埋め込み拡散層４７、一定の深さ、一定の不純物濃度分布を有する表面拡散層４５、及び、リソグラフィ法による位置合わせの影響があるが抑制された幅とリソグラフィ法による位置合わせの影響のない相対的に大きな深さとからなるチャネル長を有するチャネル部４９を有するので、ショートチャネル効果が抑制され、特性が安定し、占有面積が縮小される。従って、トランジスタがトレンチ型キャパシタと接続されて、半導体装置１は、歩留の高い、セルの面積が抑制されたものとなり得る。
【００３５】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３６】
例えば、実施例では、ｎチャネルのトランジスタの例として、ソースまたはドレインの不純物がＡｓである例を示したが、Ａｓに代えてＰでもよいし、また、ｐチャネルのトランジスタとして、ソースまたはドレインの不純物をＢとすることが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った構造断面図、図２（ｃ）は構造断面図。
【図３】本発明の実施例に係る半導体装置の、図２に続く製造方法を工程順に模式的に示す図で、図３（ａ）は構造断面図、図３（ｂ）は平面図で、Ｂ−Ｂ線は、図１、図４乃至図６の断面に相当する位置。
【図４】本発明の実施例に係る半導体装置の、図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例に係る半導体装置の、図４に続く製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例に係る半導体装置の、図５に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００３８】
１  半導体装置
１１  半導体基板
１２  トレンチ
１３  キャパシタ絶縁膜
１４、１６  多結晶シリコン
１５  カラー絶縁膜
１８  マスク絶縁膜
１９  埋め込み多結晶シリコン
２１、２２  曲面
２３、２７  レジスト
２４ａ、２４ｂ  素子分離溝
２５  素子分離領域
２６  素子領域
２９  ゲート開口
３１  ゲート絶縁膜
３５  ゲート多結晶シリコン膜
３７  ゲートシリサイド膜
３９  ゲート窒化膜
４０  ゲート電極
４３  スペーサ膜
４５  表面拡散層
４７  埋め込み拡散層
４９  チャネル部
５１  層間絶縁膜
５３  ビット線コンタクト
【図１】
2009252923.tif 000003
【図２】
2009252923.tif 000004
【図３】
2009252923.tif 000005
【図４】
2009252923.tif 000006
【図５】
2009252923.tif 000007
【図６】
2009252923.tif 000008