(57)【要約】【課題】書き込み済みのヒューズ素子に対して、通常回路動作モード時における回路動作のマージンが大きく、検査モード時における検出可能な最大抵抗値が大きいヒューズＰＲＯＭ回路を提供する。【解決手段】ヒューズ素子に書き込み電流を供給する書き込み端子と、リード電流を生成する電流源と、読み出し時にリード電流を前記ヒューズ素子へ流し書き込み時に内部回路を保護する保護ダイオードと、前記保護ダイオードの寄生トランジスタを制御するスイッチング素子とを備え、前記保護ダイオードは、Ｐ型半導体基板に形成されたＰ型拡散層のアノードと、前記Ｐ型拡散層内に形成された第１のＮ型拡散層のカソードと、前記Ｐ型拡散層の周囲に形成された第２のＮ型拡散層の基板分離層とからなり、前記スイッチング素子の一端をアノードに接続し他端が前記基板分離層に接続されている。【選択図】図１
2009123260.tif 000002
【特許請求の範囲】
【請求項１】
記憶手段としてヒューズ素子と、
前記ヒューズ素子を溶断するための書き込み電流を供給する書き込み端子と、
前記ヒューズ素子の溶断状態と未溶断状態に応じて信号を出力する出力端子と、
前記ヒューズ素子の各状態を読み出すために前記ヒューズ素子へ流すリード電流を生成する電流源と、
前記ヒューズ素子の読み出し時に前記リード電流を前記ヒューズ素子へ流し前記ヒューズ素子の書き込み時に内部回路を保護する保護ダイオードと、
前記保護ダイオードの寄生トランジスタを制御するスイッチング素子と
を備え、前記保護ダイオードは、Ｐ型半導体基板に形成されたＰ型拡散層のアノードと、前記Ｐ型拡散層内に形成された第１のＮ型拡散層のカソードと、前記Ｐ型拡散層の周囲に形成された第２のＮ型拡散層の基板分離層とからなり、
前記スイッチング素子の一端は前記アノードに接続され他端は前記基板分離層に接続されている
ヒューズＰＲＯＭ回路。
【請求項２】
前記スイッチング素子は、通常動作モード時にオンさせ、検査モード時にオフさせて前記ヒューズ素子に流す電流値を制御する
請求項１記載のヒューズＰＲＯＭ回路。
【請求項３】
前記スイッチング素子は、ＰチャンネルＭＯＳトランジスタである
請求項１または請求項２に記載のヒューズＰＲＯＭ回路。
【請求項４】
記憶手段としてヒューズ素子と、
前記ヒューズ素子を溶断するための書き込み電流を供給する書き込み端子と、
前記ヒューズ素子の溶断状態と未溶断状態に応じて信号を出力する出力端子と、
前記ヒューズ素子の各状態を読み出すために前記ヒューズ素子へ流すリード電流を生成する電流源と、
前記ヒューズ素子の読み出し時に前記リード電流を前記ヒューズ素子へ流し前記ヒューズ素子の書き込み時に内部回路を保護する保護ダイオードと、
前記保護ダイオードの寄生トランジスタを制御するスイッチング素子と
を備え、前記スイッチング素子は、通常動作モード時にオンさせ、検査モード時にオフさせて前記ヒューズ素子に流す電流値を制御するよう構成した
ヒューズＰＲＯＭ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を備えたＰＲＯＭ回路において、電圧パルス印加により書き込んだ溶断状態のヒューズ素子のリーク検査を、このヒューズＰＲＯＭ回路の出力端子の信号により見極めが可能なヒューズＰＲＯＭ回路に関するものである。
【背景技術】
【０００２】
記憶手段としてヒューズ素子を備えたＰＲＯＭ回路（プログラマブル・リード・オンリーメモリ）では、ヒューズ素子への書き込み、リーク検査などをユーザー側で実施する必要があって、書き込んだ溶断状態のヒューズ素子のリーク検査を実施する場合、ヒューズＰＲＯＭ回路の出力端子の信号により良品、不良品かを判定する方法が用いられている。
【０００３】
具体的には、各ビットのヒューズ素子が溶断状態か未溶断状態かを読むためにヒューズ素子に流すリード電流を、回路定数（抵抗、トランジスタ面積比）で低減し、ヒューズ素子の両端電圧がある基準以上かを見極め、出力端子へ“Ｈ”か“Ｌ”の信号を出力する構成が用いられている。
【０００４】
図６は従来例１（例えば、特許文献１参照）のヒューズＰＲＯＭ回路を示す。
１は各ビットのデータを記録するヒューズ素子である。２は電流源で、各ビットのヒューズ素子１が溶断状態か未溶断状態かを読むためのリード電流を生成・制御する。３は保護ダイオードで、ヒューズ素子１の書き込み時において内部回路を保護し、電流源２で生成したリード電流をヒューズ素子１へ供給する。３ｓは保護ダイオード３の形成のために発生する寄生ＰＮＰトランジスタである（図７参照）。４は出力端子で、ＧＮＤとの間に電流源６が接続されており、各ビットのヒューズ素子１が溶断状態か未溶断状態かの信号を出力する。５はＰチャンネルＭＯＳトランジスタで、ヒューズ素子１が溶断状態か未溶断状態かの信号を出力端子４へ伝える。７は各ビットのヒューズ素子１へ書き込み電流を供給する書き込みスイッチトランジスタである。８は書き込みスイッチトランジスタ７をオン−オフするためのＮチャンネルＭＯＳトランジスタである。９は書き込みスイッチトランジスタ７へ電流を供給する電流源である。１０はビット端子で、各ビットの書き込みスイッチトランジスタ７をオン−オフするために信号を伝える。１１はヒューズ素子１を溶断する電圧パルスを印加するための書き込み端子、１２はリード電流をＧＮＤへ流すＮＰＮトランジスタ、１３はＮＰＮトランジスタ１２をオン−オフさせるためのＮチャンネルＭＯＳトランジスタである。１４はロジックデータラッチ回路で、各ビットのオン−オフ、及び動作モードのデータを格納している。１７はロジックデータラッチ回路１４へのロジックデータ入力端子、１８は電源端子、１９は１ビット分のＰＲＯＭを示している。
【０００５】
図７は保護ダイオード３の構造を示している。
図７において、２００はＰ型のＳｉ基板、２０１はＰ−拡散層のアノード、２０２はＮ＋拡散層のカソード、２０３はＰ−拡散層のアノード２０１をＳｉ基板２００に対して分離する基板分離層としてのＮ−拡散層、２０４はＰ−拡散層のアノード２０１をＳｉ基板２００に対して分離するための埋め込みＮ＋拡散層、２０５は素子分離用のＰ−拡散層、２０６はアノード電極、２０７はカソード電極である。また、アノード電極２０６より供給した電流が、アノードのＰ−拡散層２０１、Ｎ−拡散層２０３、Ｓｉ基板２００からなる寄生ＰＮＰトランジスタ３ｓの動作によりＳｉ基板２００への流れないよう、アノードのＰ−拡散層２０１とＮ−拡散層２０３とをメタル配線で接続している。
【０００６】
各ビットのヒューズ素子１の書き込み行う動作について説明する。
ロジックデータラッチ回路１４へロジックデータ入力端子１７から書き込みモードの信号を入力し、所定のデータを設定する。
【０００７】
その結果、ＮチャンネルＭＯＳトランジスタ１３のゲート端子に“Ｈ”の信号が入力され、ＮチャンネルＭＯＳトランジスタ１３がオン、ＮＰＮトランジスタ１２がオフする。書き込み行うビットのビット端子１０に“Ｌ”を入力し、書き込みスイッチトランジスタ７をオン（ＮチャンネルＭＯＳトランジスタ８をオフ）、その他のビット端子は、“Ｈ”の信号を入力し、書き込みスイッチトランジスタ７をオフにする。次に、書き込み端子１１より１５〜２０Ｖの書き込み電圧パルスを印加してヒューズ素子１を溶断する。ヒューズ素子１の書き込みは、書き込みビットを１ビットごとに順次オンし、実施する。ヒューズ素子１の書き込み時において、ＮＰＮトランジスタ１２、ヒューズ素子１が未溶断状態のビットの保護ダイオード３のカソード端子、書き込みスイッチトランジスタ７には、書き込み電圧（１５〜２０Ｖ）が印加されるため、書き込み電圧（１５〜２０Ｖ）以上の耐圧が必要となる。
【０００８】
次に、通常回路動作モードにおける各ビットのヒューズ素子１が溶断状態か未溶断状態かを検出し、出力端子４へ信号を出力する動作について説明する。ロジックデータラッチ回路１４へ通常回路動作モードの信号を入力し、全ビットのビット端子１０に“Ｈ”の信号を入力、ＮチャンネルＭＯＳトランジスタ８をオン、書き込みスイッチトランジスタ７をオフにする。更に、ＮチャンネルＭＯＳトランジスタ１３のゲート端子に“Ｌ”の信号を入力し、ＮチャンネルＭＯＳトランジスタ１３がオフ、ＮＰＮトランジスタ１２をオンにする。また、電流源２へ“Ｈ”の信号を入力し、全ビットの電流源２より１００ｎＡのリード電流を供給する。
【０００９】
ヒューズ素子１が未溶断状態のビットでは、１００ｎＡのリード電流が、保護ダイオード３、ヒューズ素子１、ＮＰＮトランジスタ１２を通してＧＮＤへ流れ、ＰチャンネルＭＯＳトランジスタ５のゲート端子は、ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧０．２Ｖ、保護ダイオード３の順方向電圧０．７Ｖの電圧降下により約０．９Ｖになる。その結果、ＰチャンネルＭＯＳトランジスタ５がオン、出力端子４に“Ｈ”の信号が出力される。
【００１０】
ヒューズ素子１が溶断状態のビットでは、リード電流は流れず、ＰチャンネルＭＯＳトランジスタ５のゲート端子電圧は電源電圧Ｖｃｃになり、ＰチャンネルＭＯＳトランジスタ５がオフ、出力端子４に“Ｌ”の信号が出力される。
【００１１】
ヒューズ素子１が溶断状態のビットの出力端子４は“Ｌ”、未溶断状態のビットの出力端子４は“Ｈ”になる。但し、ヒューズ素子１が溶断不良により高抵抗状態になり、ＰチャンネルＭＯＳトランジスタ５がオンした場合、出力端子４の出力は“Ｈ”で回路動作不良となる。Ｖｃｃを５Ｖ、ＰチャンネルＭＯＳトランジスタ５のゲートオン電圧を＜４．３Ｖ（＝５Ｖ−０．７Ｖ）とした場合、ヒューズ素子１の両端の電圧は＜３．４Ｖ（＝４．３Ｖ−０．７Ｖ（保護ダイオード３の順方向電圧）−０．２Ｖ（ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧）で、回路動作不良となる。リード電流が１００ｎＡの場合、回路動作不良となるヒューズ素子１の抵抗値規格は、＜３４ＭΩ（＝３．４Ｖ／１００ｎＡ）で、ヒューズ素子１のリーク不良基準＜３〜７ＧΩ（＝プロセス絶対最大定格／１ｎＡ）に対して、十分マージンがある。
【００１２】
次に書き込みを行った各ビットのヒューズ素子１のリーク検査を行う動作について説明する。
ロジックデータラッチ回路１４へ検査モードの信号を入力し、電流源２へ送る信号を“Ｈ”から“Ｌ”に変更し、リード電流を１００ｎＡから５０ｎＡに低減させる。
【００１３】
その結果、出力端子４が“Ｈ”となるヒューズ素子１の抵抗値規格は、＜３４ＭΩから＜６８ＭΩ（＝３．４Ｖ／５０ｎＡ）と通常動作モード時より大きくなり、書き込んだ溶断状態のヒューズ素子１の抵抗は最大６８ＭΩまで出力端子４の信号“Ｈ”“Ｌ”により検査が可能となる。
【００１４】
すなわち、通常回路動作モードにおいて回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は＜３４ＭΩ（＝３．４Ｖ／１００ｎＡ）、検査モードにおけるヒューズ素子１の検出可能抵抗範囲は＜６８ＭΩ（＝３．４Ｖ／５０ｎＡ）で、ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対する回路動作のマージンは大きいが、検査モードにおける検出可能抵抗値の範囲が小さい（図８）。
【００１５】
図９は従来例２のヒューズＰＲＯＭ回路の回路図である。図９の従来例２のＰＲＯＭ回路は、図６の従来例１のＰＲＯＭ回路と同一の構成であり、保護ダイオード３の構造のみ異なる。図１０は、従来例２のヒューズＰＲＯＭ回路に使用する保護ダイオード３の構造図であり、従来例１の図６と異なるのは、Ｓｉ基板２００内に形成したＮ−拡散層２１０をカソード、カソードのＮ−拡散層２１０内に形成したＰ−拡散層２１１をアノードとしている点である。また、アノード電極より供給した電流は、アノードＰ−拡散層２１１、カソードＮ−拡散層２１０、Ｓｉ基板２００からなる寄生ＰＮＰトランジスタ３ｓの動作により、約９８％（ｈＦＥ≒５０）がＳｉ基板２００へ漏れ、残りの約２％がアノード電極よりヒューズ素子１へ流れ込む。
【００１６】
各ビットのヒューズ素子１の書き込みを行う動作について説明する。
ヒューズ素子１の書き込みの動作は、図６の従来例１のヒューズＰＲＯＭ回路と同様で、書き込みロジックデータラッチ回路１４へ書き込みモードの信号を入力、所定のデータを設定、ＮＰＮトランジスタ１２をオフ（ＮチャンネルＭＯＳトランジスタ１３をオン）、書き込み行うビットのビット端子１０に“Ｌ”、書き込みスイッチトランジスタ７をオン（ＮチャンネルＭＯＳトランジスタ８をオフ）、その他のビット端子は“Ｈ”の信号を入力し、書き込みスイッチトランジスタ７をオフにする。次に、書き込み端子１１より１５〜２０Ｖの書き込み電圧パルスを印加、ヒューズ素子１を溶断する。
【００１７】
次に、通常回路動作モードにおける各ビットのヒューズ素子１が溶断状態か未溶断状態かを検出し、出力端子４へ信号を出力する動作について説明する。
ロジックデータラッチ回路１４へ通常回路動作モードの信号を入力し、全ビットの書き込みスイッチトランジスタ７をオフ、ＮＰＮトランジスタ１２をオンにする（ＮチャンネルＭＯＳトランジスタ１３がオフ）。また、電流源２へ“Ｈ”の信号を入力し、全ビットの電流源２より２００ｎＡのリード電流を供給する。２００ｎＡのリード電流は保護ダイオード３を通るため、保護ダイオード３の寄生ＰＮＰトランジスタにより約９８％の電流（＝１９６ｎＡ）がＳｉ基板２００へ流れ、残りの約２％の４ｎＡの電流がヒューズ素子１へ流れる。ヒューズ素子１が未溶断状態のビットでは、４ｎＡのリード電流が、ヒューズ素子１、ＮＰＮトランジスタ１２を通してＧＮＤへ流れ、ＰチャンネルＭＯＳトランジスタ５のゲート端子は、ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧０．２Ｖ、保護ダイオード３の順方向電圧０．７Ｖの電圧降下により約０．９Ｖになる。
【００１８】
その結果、ＰチャンネルＭＯＳトランジスタ５がオン、出力端子４に“Ｈ”の信号が出力される。ヒューズ素子１が溶断状態のビットでは、リード電流はヒューズ素子１へ流れず、ＰチャンネルＭＯＳトランジスタ５のゲート端子はＶｃｃになり、ＰチャンネルＭＯＳトランジスタ５がオフ、出力端子４に“Ｌ”の信号が出力される。
【００１９】
ヒューズ素子１が溶断不良により高抵抗状態になり、ＰチャンネルＭＯＳトランジスタ５がオンした場合、出力端子４の出力は“Ｈ”で回路動作不良品となる。Ｖｃｃを５Ｖ、ＰチャンネルＭＯＳトランジスタ５のゲートオン電圧を＜４．３Ｖ（＝５Ｖ−０．７Ｖ）とした場合、ヒューズ素子１の両端の電圧は＜３．４Ｖ（＝４．３Ｖ−０．７Ｖ（保護ダイオード３の順方向電圧）−０．２Ｖ（ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧）で、回路動作不良となる。リード電流が２００ｎＡの場合、回路動作不良となるヒューズ素子１の抵抗規格は、＜８５０ＭΩ（＝３．４Ｖ／４ｎＡ）で、ヒューズ素子１の不良基準＜３〜７ＧΩに対してマージンがあるが、図６の従来例１のＰＲＯＭ回路の抵抗規格＜３４ＭΩ（＝３．４Ｖ／１００ｎＡ）と比較して小さい（図８）。
【００２０】
次に、書き込みを行った各ビットのヒューズ素子１のリーク検査を行う動作について説明する。
ロジックデータラッチ回路１４へ検査モードの信号を入力し、電流源２への入力信号を“Ｈ”から“Ｌ”に変更、リード電流を２００ｎＡから１００ｎＡに低減させる。
【００２１】
その結果、ヒューズ素子１へ流れるリード電流は２ｎＡとなるため、出力端子４が“Ｈ”となるヒューズ素子１の抵抗規格は、通常動作モードの＜８５０ＭΩ（＝３．４Ｖ／４ｎＡ）から＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）と大きくなり、書き込んだ溶断状態のヒューズ素子１の抵抗は最大１．７ＧΩまで、出力端子４の“Ｈ”“Ｌ”の信号により検査が可能となる。
【００２２】
すなわち、通常回路動作モードで回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は＜８５０ＭΩ（＝３．４Ｖ／４ｎＡ）、検査モードでのヒューズ素子１のリーク検査検出可能抵抗値は＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）で、検査モードにおける検出可能抵抗値の範囲は大きいが、ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対する回路動作のマージンは小さい（図８）。
【特許文献１】特開２００５−１４１７８９号公報（図１，図２）
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記従来の構成では、Ｓｉ基板への漏れ電流がほとんどない保護ダイオードを使用するＰＲＯＭ回路において、通常回路動作モードで回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は＜３４ＭΩ（＝３．４Ｖ／１００ｎＡ）、検査モードにおける溶断状態ヒューズ素子１のリーク検査での検出可能抵抗範囲は＜６８ＭΩ（＝３．４Ｖ／５０ｎＡ）で、ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対する回路動作のマージンは大きいが、検査モードにおける検出可能抵抗範囲が小さいという問題点がある。また、トランジスタ、抵抗素子の特性バラツキにより、数ｎＡレベルのリード電流を生成するのは、技術的に困難であるため、検査モードにおける検出可能抵抗値を大きくすることは難しい。
【００２４】
約９８％のリード電流がＳｉ基板へ漏れる保護ダイオードを使用するＰＲＯＭ回路では、通常回路動作モードで回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は、＜８５０ＭΩ（＝３．４Ｖ／４ｎＡ）、検査モードでのヒューズ素子１のリーク検査での検出可能抵抗値の範囲は＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）であり、検査モードにおける検出可能抵抗範囲は大きいが、溶断状態ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対して回路動作のマージンが小さいと言う問題点がある。また、回路動作不良となる溶断状態ヒューズ素子１の抵抗値規格を小さくするため、ヒューズ素子１へ流すリード電流を大きくすると、消費電流が増加する。通常回路動作モード時におけるヒューズ素子１に流れるリード電流を図６の従来例１と同等の１００ｎＡにするには、電流源２より約５μＡの電流を供給する必要があり、ビット数が多い場合、ＰＲＯＭ回路全体で膨大な電流が必要となる。
【００２５】
本発明は上記従来の問題点を解決するもので、通常回路動作モード時における回路動作のマージンが大きく、検査モード時における検出可能最大抵抗値が大きくできる、品質的に安定で、高性能なヒューズＰＲＯＭ回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
前記の目的を達成するため、本発明に係るＰＲＯＭ回路は、記憶手段としてヒューズ素子と、前記ヒューズ素子を溶断するための書き込み電流を供給する書き込み端子と、前記ヒューズ素子の溶断状態と未溶断状態に応じて信号を出力する出力回路と、前記ヒューズ素子の各状態を読み出すために前記ヒューズ素子へ流すリード電流を生成する電流源と、前記ヒューズ素子の読み出し時に前記リード電流を前記ヒューズ素子へ流し前記ヒューズ素子の書き込み時に内部回路を保護する保護ダイオードと、前記保護ダイオードの寄生トランジスタを制御するスイッチング素子とを備え、前記保護ダイオードは、Ｐ型半導体基板に形成されたＰ型拡散層のアノードと、前記Ｐ型拡散層内に形成された第１のＮ型拡散層のカソードと、前記Ｐ型拡散層の周囲に形成された第２のＮ型拡散層の基板分離層とからなり、前記スイッチング素子の一端は前記アノードに接続され、該他端は前記基板分離層に接続されていることを特徴とする。
【００２７】
上記のＰＲＯＭ回路において、前記スイッチング素子は、通常動作モード時にオンさせ、検査モード時にオフさせて前記ヒューズ素子に流す電流値を制御することが好ましい。
上記のＰＲＯＭ回路において、前記スイッチング素子はＰチャンネルＭＯＳトランジスタであることが好ましい。
【発明の効果】
【００２８】
この構成によると、ヒューズ素子へ流すリード電流を保護ダイオードの寄生ＰＮＰトランジスタで制御することにより、通常回路動作モード時では、保護ダイオードのカソードと周囲のＮ型拡散層に接続したスイッチング素子がオンで、保護ダイオードの寄生ＰＮＰトランジスタがオフになるため、保護ダイオードに流れ込んだリード電流は、Ｓｉ基板へ漏れず、全てヒューズ素子へ流れ込む。また、検査モード時では、スイッチング素子オフで、保護ダイオード内の寄生ＰＮＰトランジスタのベースとなるＮ型層がオープンとなるため、寄生ＰＮＰトランジスタが動作し、保護ダイオードのカソードへ流れ込んだ約９８％のリード電流がＳｉ基板へ流れ、ヒューズ素子へ流れる電流が元の約２％まで低減される。すなわち、通常回路動作モード時のリード電流を２００ｎＡ、検査モード時のリードを１００ｎＡに設定した場合、通常回路動作モード時における回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は＜１７ＭΩ（＝３．４Ｖ／２００ｎＡ）、検査モード時におけるヒューズ素子１のリーク検査の検出可能抵抗値範囲は＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）であり、溶断状態ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対する回路動作のマージンが大きく、検査モードにおける検出可能抵抗範囲も大きくなる（図５）。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図１〜図５に基づいて説明する。
なお、従来例と同一の構成については同一の符号を付けて説明する。
図１は本発明のヒューズＰＲＯＭ回路と通常回路動作モード時の状態を示す。図２（ａ）（ｂ）はヒューズ素子１の書き込み時に、内部の回路を保護してリード電流をヒューズ素子１に流すために設けた保護ダイオード３の構造図と通常回路動作モード時の状態図を示し、サイズは約１５μｍ×２０μｍで、また、カソード−アノード間の耐圧は書き込み電圧（１５〜２０Ｖ）以上が必要となる。
【００３０】
図３は本発明のヒューズＰＲＯＭ回路と検査モード時の状態を示す。図４（ａ）（ｂ）は保護ダイオード３の構造図と検査モード時の状態図を示す。
本発明のヒューズＰＲＯＭ回路が図７に示した従来例１の保護ダイオード３と異なるのは、寄生ＰＮＰトランジスタ３ｓのベースとなるＮ−拡散層２０３にベース電極２０８が追加されている点であって、その他のＰ型半導体基板としてのＳｉ基板２００、Ｐ−拡散層アノード２０１、第１のＮ型拡散層のカソードとしてのＮ＋拡散層カソード２０２、Ｐ−拡散層アノード２０１の周囲に形成された第２のＮ型拡散層の基板分離層としてのＮ−拡散層２０３、埋め込みＮ＋拡散層２０４、素子分離用Ｐ−拡散層２０５、アノード電極２０６、カソード電極２０７などは図７と同じである。
【００３１】
図６の従来例１のヒューズＰＲＯＭ回路と異なるのは、図１では保護ダイオード３の寄生ＰＮＰトランジスタ３ｓをオン−オフするスイッチング素子としてのＰチャンネルＭＯＳトランジスタ１５と、およびロジックデータラッチ回路１４からの信号を反転してＰチャンネルＭＯＳトランジスタ１５のゲート電極へ入力するインバータ１６とが追加されている点であって、その他のヒューズ素子１、電流源２、保護ダイオード３、出力端子４、ＰチャンネルＭＯＳトランジスタ５、電流源６、書き込みスイッチトランジスタ７、ＮチャンネルＭＯＳトランジスタ８、電流源９、ビット端子１０、書き込み端子１１、ＮＰＮトランジスタ１２、ＮチャンネルＭＯＳトランジスタ１３、ロジックデータラッチ回路１４などは図６と同じである。
【００３２】
先ず、各ビットのヒューズ素子１の書き込みを行う動作について説明する。
ヒューズ素子１の書き込みの動作は、図６，図９の従来例のヒューズＰＲＯＭ回路と同様で、書き込みロジックデータラッチ回路１４へ書き込みモードの信号を入力して所定のデータを設定し、ＮＰＮトランジスタ１２をオフ（ＮチャンネルＭＯＳトランジスタ１３をオン）、書き込み行うビットのビット端子１０に“Ｌ”（その他のビット端子は“Ｈ”）の信号を入力、書き込みスイッチトランジスタ７をオン（ＮチャンネルＭＯＳトランジスタ８をオフ）、書き込み端子１１より１５〜２０Ｖの書き込み電圧パルスを印加し、ヒューズ素子１を溶断する。ヒューズ素子１の書き込み時において、ＮＰＮトランジスタ１２、ヒューズ素子１が未溶断状態のビットの保護ダイオード３のカソード端子、書き込みスイッチトランジスタ７には、書き込み電圧（１５〜２０Ｖ）が印加されるため、書き込み電圧（１５〜２０Ｖ）以上の耐圧が必要となる。
【００３３】
次に、通常回路動作モードにおける各ビットのヒューズ素子１が溶断状態か未溶断状態かを検出し、出力端子４へ信号を出力する動作について説明する。
ロジックデータラッチ回路１４へ通常回路動作モードの信号を入力し、所定のデータを設定する。まず、全ビットのビット端子１０に“Ｈ”の信号が印加され、ＮチャンネルＭＯＳトランジスタ８がオン、書き込みスイッチトランジスタ７がオフする。更に、ＮチャンネルＭＯＳトランジスタ１３のゲート端子に“Ｌ”の信号を入力、ＮチャンネルＭＯＳトランジスタ１３がオフ、ＮＰＮトランジスタ１２がオンする。また、電流源２およびインバータ１６へ“Ｈ”の信号が入力され、全ビットの電流源２より２００ｎＡのリード電流を供給し、ＰチャンネルＭＯＳトランジスタ１５がオンになる。ＰチャンネルＭＯＳトランジスタ１５がオンであるため、保護ダイオード３の寄生ＰＮＰトランジスタ３ｓのベースであるＮ−拡散層２０３とＰ−拡散層２０１が同電位になり、寄生ＰＮＰトランジスタ３ｓはオフし、ヒューズ素子１が未溶断状態のビットでは、保護ダイオード３へ供給される２００ｎＡのリード電流は、Ｐ−拡散層２０１とカソード２０２との接合によって形成されたダイオード２１を介して、矢印で示すようにヒューズ素子１、ＮＰＮトランジスタ１２、ＧＮＤの経路で流れ、Ｐ型半導体基板としてのＳｉ基板２００へ流れることなく全てがヒューズ素子１へ流れ込む。
【００３４】
これによって、ＰチャンネルＭＯＳトランジスタ５のゲート端子は、ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧０．２Ｖ、保護ダイオード３の順方向電圧０．７Ｖの電圧降下により約０．９Ｖになる。その結果、ＰチャンネルＭＯＳトランジスタ５がオン、出力端子４に“Ｈ”の信号が出力される。
【００３５】
一方、ヒューズ素子１が溶断状態のビットでは、リード電流は流れず、ＰチャンネルＭＯＳトランジスタ５のゲート端子電圧はＶｃｃになり、ＰチャンネルＭＯＳトランジスタ５がオフ、出力端子４に“Ｌ”の信号が出力される。
【００３６】
このように、ヒューズ素子１が溶断状態のビットの出力端子４は“Ｌ”、未溶断状態のビットの出力端子４は“Ｈ”になる。但し、ヒューズ素子１が溶断不良により高抵抗状態になり、ＰチャンネルＭＯＳトランジスタ５がオンした場合、出力端子４の出力は“Ｈ”で回路動作不良となる。Ｖｃｃを５Ｖ、ＰチャンネルＭＯＳトランジスタ５のゲートオン電圧を＜４．３Ｖ（＝５Ｖ−０．７Ｖ）とした場合、ヒューズ素子１の両端の電圧は＜３．４Ｖ（＝４．３Ｖ−０．７Ｖ（保護ダイオード３順方向電圧）−０．２Ｖ（ＮＰＮトランジスタ１２のＶｃｅｓａｔ電圧）で、回路動作不良となる。リード電流が２００ｎＡの場合、回路動作不良となるヒューズ素子１の抵抗値規格は、＜１７ＭΩ（＝３．４Ｖ／２００ｎＡ）で、ヒューズ素子１のリーク不良基準＜３〜７ＧΩ（＝プロセス絶対最大定格／１ｎＡ）に対して、十分マージンがある。
【００３７】
次に、書き込みを行った各ビットのヒューズ素子１のリーク検査を行う動作を図３と図４に基づいて説明する。
ロジックデータラッチ回路１４へ検査モードの信号を入力し、電流源２およびインバータ１６へ送る信号を“Ｈ”から“Ｌ”にし、電流源２より供給するリード電流を２００ｎＡから１００ｎＡに低減させ、ＰチャンネルＭＯＳトランジスタ１５をオフにする。ＰチャンネルＭＯＳトランジスタ１５がオフであるため、保護ダイオード３の寄生ＰＮＰトランジスタ３ｓのベースＮ−拡散層がオープン状態になる。この状態では、１００ｎＡのリード電流の約９８％の９８ｎＡが、アノードのＰ−拡散層２０１よりＳｉ基板２００へリークすることを実測により確認した。これは、図１の場合のように保護ダイオード３の寄生ＰＮＰトランジスタ３ｓのベースであるＮ−拡散層２０３とＰ−拡散層２０１が同電位でオフ状態となっていた寄生ＰＮＰトランジスタ３ｓに比べると、寄生ＰＮＰトランジスタ３ｓが見かけ上のオン状態になっているためであって、この見かけ上のオン状態のために残りの２ｎＡ（＝１００ｎＡ−９８ｎＡ）の電流がヒューズ素子１へ流れ込む。
【００３８】
その結果、出力端子４が“Ｈ”となるヒューズ素子１の抵抗値規格は、＜１７ＭΩ（＝３．４Ｖ／２００ｎＡ）から、＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）と通常動作モード時より大きくなり、書き込んだ溶断状態のヒューズ素子１の抵抗は最大１．７ＧΩまで出力端子４の信号“Ｈ”“Ｌ”により検査が可能となる。
【００３９】
すなわち、通常回路動作モード時における回路動作不良となる溶断状態のヒューズ素子１の抵抗値規格は＜１８ＭΩ（＝３．４Ｖ／２００ｎＡ）、検査モード時におけるヒューズ素子１のリーク検査の検出可能抵抗値範囲は＜１．７ＧΩ（＝３．４Ｖ／２ｎＡ）で、溶断状態ヒューズ素子１のリーク不良基準＜３〜７ＧΩに対する回路動作のマージンが大きく、検査モードにおける検出可能抵抗範囲も大きい。
【産業上の利用可能性】
【００４０】
本発明は、ヒューズ素子のＰＲＯＭ回路において、ヒューズ素子の書き込み、およびヒューズ素子のリーク検査をユーザーで行う携帯電話装置向けのアナログＬＳＩ等の半導体製品分野において有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明のヒューズＰＲＯＭ回路と通常動作モード時における状態図
【図２】同実施の形態における通常動作モード時における保護ダイオードの構造と状態図
【図３】同実施の形態におけるヒューズＰＲＯＭ回路と検査モード時における状態図
【図４】同実施の形態における検査モード時における保護ダイオードの構造と状態図
【図５】同実施の形態における溶断状態ヒューズ素子の抵抗範囲の説明図
【図６】従来例１のヒューズＰＲＯＭ回路と通常動作モード時における状態図
【図７】従来例１における通常動作モード時における保護ダイオードの構造と状態図
【図８】従来例１における溶断状態ヒューズ素子の抵抗範囲の説明図
【図９】従来例２における通常動作モード時における保護ダイオードの構造と状態図
【図１０】従来例２における溶断状態ヒューズ素子の抵抗範囲の説明図
【図１１】従来例２における溶断状態ヒューズ素子の抵抗範囲の説明図
【符号の説明】
【００４２】
１    ヒューズ素子
２    電流源
３    保護ダイオード
３ｓ    寄生ＰＮＰトランジスタ
４    出力端子
５    ＰチャンネルＭＯＳトランジスタ
６    電流源
７    書き込みスイッチトランジスタ
８    ＮチャンネルＭＯＳトランジスタ
９    電流源
１０    ビット端子
１１    書き込み端子
１２    ＮＰＮトランジスタ
１３    ＮチャンネルＭＯＳトランジスタ
１４    ロジックデータラッチ回路
１５    ＰチャンネルＭＯＳトランジスタ（スイッチング素子）
１６    インバータ
１７    ロジックデータ入力端子
１８    電源端子
１９    １ビット分のＰＲＯＭ
２００    Ｐ型のＳｉ基板（Ｐ型半導体基板）
２０１    アノード（Ｐ型拡散層のアノード）
２０２    カソード（第１のＮ型拡散層のカソード）
２０３    Ｎ−拡散層（第２のＮ型拡散層の基板分離層）
２０４    埋め込みＮ＋拡散層
２０５    Ｐ−拡散層
２０６    アノード電極
２０７    カソード電極
２０８    ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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