(57)【要約】【課題】ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜の下部を酸化することを極力防止する。【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜５、ポリシリコン膜６及びシリコン窒化膜１０を積層形成する工程と、ドライエッチングにより素子分離用溝４を形成する工程と、ＨＤＰ−ＣＶＤにより素子分離用溝４内に高密度の第１の酸化膜９を堆積して埋め込む工程であって、メモリセル部の素子分離用溝４に埋め込む第１の酸化膜９を、上面の高さが半導体基板１の活性領域２よりも上の位置まで堆積し、且つ、トレンチ４の上方を塞がないよう堆積する工程と、素子分離用溝４内に第１の酸化膜の密度より密度が低い第２の酸化膜１２を埋め込む工程と、シリコン窒化膜１０をストッパとして第１および第２の酸化膜を平坦化する工程と、メモリセル部の素子分離用溝４に埋め込まれた第２の酸化膜１２を除去する工程とを備えたものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル部と周辺回路部とを設けるように構成された半導体装置の製造方法において、
半導体基板上にゲート絶縁膜、ポリシリコン膜及びシリコン窒化膜を積層形成する工程と、
ドライエッチングにより前記半導体基板、前記ゲート絶縁膜、前記ポリシリコン膜及び前記シリコン窒化膜をエッチングし、前記メモリセル部に所定幅の素子分離用溝を、前記周辺回路部に前記メモリセル部の素子分離用溝の幅より広い幅の素子分離用溝を形成する工程と、
ＨＤＰ−ＣＶＤにより前記メモリセル部および前記周辺回路部の素子分離用溝内に所定密度の第１の酸化膜を堆積して埋め込む工程であって、前記メモリセル部の素子分離用溝に埋め込まれる高密度酸化膜は、その上面の高さが前記半導体基板の活性領域の上面よりも上の位置まで堆積されると共に、前記第１の酸化膜が前記素子分離溝の上方を塞がないよう堆積される工程と、
過水素化シラザン重合体溶液を塗布して前記素子分離用溝内に前記第１の酸化膜より密度が低い第２の酸化膜を埋め込む工程と、
ＣＭＰ法により前記シリコン窒化膜をストッパとして前記第１および第２の酸化膜を平坦化する工程と、
ウエットエッチングにより前記シリコン窒化膜を除去した後、ウエットエッチングにより前記メモリセル部の素子分離用溝に埋め込まれている前記第２の酸化膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離用溝を形成する工程において、前記メモリセル部の素子分離用溝の深さ寸法を、前記周辺回路部の素子分離用溝の深さ寸法よりも小さくするように構成したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の酸化膜を除去する工程では、前記メモリセル部の前記第２の酸化膜は全て除去すると共に、前記周辺回路部の前記第２の酸化膜は一部残存するように除去することを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離溝内に高密度酸化膜と低密度酸化膜を埋め込むように構成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の要素の一つとして素子分離領域の縮小化がある。近年では、ＳＴＩ（Shallow Trench Isolation）技術が導入され、狭い幅での素子分離が可能となってきているが、半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
【０００３】
上記微細化が進んだ素子分離溝に絶縁膜を埋め込む方法として、過水素化シラザン重合体溶液（ポリシラザン溶液）を半導体基板の表面に塗布した後、水蒸気雰囲気で酸化処理を行うことにより、素子分離用絶縁膜であるシリコン酸化膜を形成する方法が知られている（ 例えば特許文献１参照）。しかし、この方法の場合、水蒸気雰囲気で酸化処理を行ってシリコン酸化膜を形成したときに、シリコン酸化膜中に炭素などの不純物が残存し、これがプラスの固定電荷として作用することがあり、トランジスタの電気的特性や信頼性を劣化させるという問題点があった。
【０００４】
また、上記素子分離溝に絶縁膜を埋め込む他の方法として、素子分離溝内へＨＤＰ（high density plasma）−ＣＶＤ法を用いてシリコン酸化膜（以下、高密度酸化膜（またはＨＤＰ酸化膜）と称す）を埋め込む方法が知られている。この方法においては、パターンの微細化に伴ってＳＴＩ構造を形成する部分の溝のアスペクト比が高くなると、素子分離溝内への高密度酸化膜の埋め込み時に、溝内が完全に埋め込まれる前にゲート電極間の開口部に過剰に堆積した高密度酸化膜によって溝内部に充填される前に開口部が閉じてしまう。この結果、ＳＴＩ構造の高密度酸化膜中つまり素子分離用絶縁膜中にボイドが形成されてしまうという問題があった。
【０００５】
このような埋め込み不良の問題を解消する方法として、素子分離溝内へ高密度酸化膜を薄膜で堆積した後、埋め込み性が良い低密度酸化膜を埋め込む方法が考えられている。この場合、低密度酸化膜としては、例えばポリシラザン溶液を塗布した後、水蒸気雰囲気で酸化処理を行うことにより形成されたシリコン酸化膜を用いている。
【０００６】
しかし、上記した素子分離溝内に高密度酸化膜と低密度酸化膜を埋め込む方法の場合、低密度酸化膜がフローティングゲート電極に近接して存在するため、ゲート加工後の酸化工程等において、酸化剤が低密度酸化膜内を拡散し、フローティングゲート電極を構成するポリシリコン膜の下部を酸化してしまう。これにより、トンネル酸化膜となるシリコン酸化膜のエッジ部の膜厚が厚くなる、いわゆるバーズビーク量（Bird's Beak量）が大きくなるという不具合が発生した。
【特許文献１】特開２００４−１７９６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜の下部を酸化することを極力防止して、トンネル絶縁膜のバーズビーク量を低減することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上にメモリセル部と周辺回路部とを設けるように構成された半導体装置の製造方法において、半導体基板上にゲート絶縁膜、ポリシリコン膜及びシリコン窒化膜を積層形成する工程と、ドライエッチングにより前記半導体基板、前記ゲート絶縁膜、前記ポリシリコン膜及び前記シリコン窒化膜をエッチングし、前記メモリセル部に所定幅の素子分離用溝を、前記周辺回路部に前記メモリセル部の素子分離用溝の幅より広い幅の素子分離用溝を形成する工程と、ＨＤＰ−ＣＶＤにより前記メモリセル部および前記周辺回路部の素子分離用溝内に所定密度の第１の酸化膜を堆積して埋め込む工程であって、前記メモリセル部の素子分離用溝に埋め込まれる高密度酸化膜は、その上面の高さが前記半導体基板の活性領域の上面よりも上の位置まで堆積されると共に、前記第１の酸化膜が前記素子分離溝の上方を塞がないよう堆積される工程と、過水素化シラザン重合体溶液を塗布して前記素子分離用溝内に前記第１の酸化膜より密度が低い第２の酸化膜を埋め込む工程と、ＣＭＰ法により前記シリコン窒化膜をストッパとして前記第１および第２の酸化膜を平坦化する工程と、ウエットエッチングにより前記シリコン窒化膜を除去した後、ウエットエッチングにより前記メモリセル部の素子分離用溝に埋め込まれている前記第２の酸化膜を除去する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、素子分離溝内に高密度酸化膜と低密度酸化膜を埋め込む方法でありながら、低密度酸化膜がフローティングゲート電極に近接することを防止することができ、バーズビーク量を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
先ず、本実施形態のＮＯＲ型フラッシュメモリ装置の構成を説明する。
図１は、フローティングゲート型のＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリ装置のセルアレイの一部を取り出してレイアウトの一例を示したものである。
【００１２】
図１および図２に示すＮＯＲ型フラッシュメモリ装置のセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＧＭを備えている。
【００１３】
上記ＮＯＲ型フラッシュメモリ装置のセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域Ｓを共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。
【００１４】
そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。
【００１５】
また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。
【００１６】
上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインＤは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースＳは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳに繋がり、セルアレイ外部から電位が与えられる。
【００１７】
上記構成のＮＯＲ型フラッシュメモリ装置は、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースＳとウェル領域には接地電位を与える。そして、制御ゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。
【００１８】
図３は、上記したＮＯＲ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すもので、図２中切断線Ａ−Ａで示す部分すなわちワード線ＷＬに沿って切断した部分の断面を示している。
【００１９】
この図３において、シリコン基板１には、活性領域２で挟まれた部分にＳＴＩ３を形成するためのトレンチ（溝）４が形成されている。トレンチ４は、シリコン基板１の上面からの深さ寸法ｄ１が、隣接するゲート電極ＧＭ間での絶縁耐圧を確保できる程度の寸法（例えば１５０ｎｍ以上）が確保されるように設定されている。
【００２０】
活性領域２の上面にはゲート絶縁膜としてのシリコン酸化膜（トンネル酸化膜）５、フローティングゲート電極としてのポリシリコン膜６、ＯＮＯ膜等からなるインターポリ絶縁膜７、コントロールゲート電極（ワード線ＷＬ）としてのポリシリコン膜８が積層形成され、ゲート電極ＧＭを構成している。トレンチ４の内部およびゲート電極ＧＭ（フローティングゲート電極）間には、ＨＤＰ酸化膜からなる高密度の第１の酸化膜９が埋め込み形成されている。この場合、第１の酸化膜９の上面の高さは、ポリシリコン膜６の上面の高さより低くかつ活性領域２の上面よりも高さ寸法ｈ（例えば５０〜６０ｎｍ程度）だけ高くなるように埋め込まれている。
【００２１】
尚、この後、上記構成の状態から、コンタクトホール、電極形成などの一般的な製造工程を経てＮＯＲ型フラッシュメモリ装置が形成される。
上記のように構成しているので、ゲート電極ＧＭ間のアスペクト比が高くなっても、トレンチ４の内部およびゲート電極ＧＭ間に第１の酸化膜９だけを埋め込む構成となり、ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜６の下部を酸化することを極力防止することができ、トンネル酸化膜となるシリコン酸化膜５のエッジ部の膜厚が厚くなる、いわゆるバーズビーク量を小さくすることができる。
【００２２】
次に、上記構成の製造工程について図４〜図９を参照して説明する。尚、図４〜図９中の（ａ）は図２中切断線Ａ−Ａで示す部分（即ち、ＣＥＬＬ部）の断面図であり、（ｂ）は周辺回路部（即ち、ＰＥＲＩ部）の断面図である。
【００２３】
まず、図４に示すように、シリコン基板１にゲート絶縁膜としてのシリコン酸化膜５を熱酸化にて形成した後、フローティングゲート電極となるポリシリコン膜６を堆積する。その後、ハードマスク材となるシリコン窒化膜１０を堆積する。続いて、シリコン窒化膜１０の上にレジスト１１を形成し、露光法にて上記レジスト１１をパターンニングしてマスクを形成する。
【００２４】
次に、図５に示すように、ドライエッチング技術を用いてシリコン窒化膜１０、ポリシリコン膜６、シリコン酸化膜５、シリコン基板１をエッチング（加工）してトレンチ４を形成する。この場合、トレンチ４の深さ寸法は、ＣＥＬＬ部の深さ寸法ｄ１が浅く、例えば約１５０ｎｍ程度となると共に、ＰＥＲＩ部の深さ寸法ｄ２が深く、例えば約３００ｎｍ程度となるように加工する。尚、トレンチ４の深さを作り分ける方法としては、エリアＰＥＰでレジストカバーして別々に所望の深さになるように加工する方法がある。この後、ウエットエッチング法でレジスト１１を除去する。
【００２５】
続いて、図６に示すように、ＨＤＰ（high density plasma）−ＣＶＤ法を用いてシリコン酸化膜（ＨＤＰ酸化膜）、即ち、高密度の第１の酸化膜９を堆積する。この場合、ＣＥＬＬ部における第１の酸化膜９は、トレンチ４内において第１の酸化膜９の上面の高さが活性領域（ＡＡ領域）２の上面よりも上になって突出する位置（具体的には、活性領域２の上面よりも高さ寸法ｈ（例えば５０〜６０ｎｍ程度）だけ高くなる位置）まで、且つ、シリコン窒化膜１０上に第１の酸化膜９が過剰に堆積してトレンチ４を閉じてしまわないよう堆積される(図６（ａ）参照)。本実施形態の場合、ＣＥＬＬ部のトレンチ４の深さ寸法ｄ１が１５０ｎｍ程度と浅いため、上記したような第１の酸化膜９の堆積が十分可能になる。尚、トレンチ４の幅寸法（図６（ａ）中の左右方向の寸法）ａは、例えば７０ｎｍ程度に設定されている。
【００２６】
この後、例えば過水素化シラザン重合体溶液（ポリシラザン溶液）をシリコン基板１の表面に塗布した後、水蒸気雰囲気で酸化処理を行うことにより、第１の酸化膜９より低密度のシリコン酸化膜である第２の酸化膜１２を形成する。
【００２７】
次に、図７に示すように、シリコン窒化膜１０をストッパとしＣＭＰ法にて第１の酸化膜９及び第２の酸化膜１２の平坦化を実施する。その後、図８（ａ）に示すように、ドライエッチングによりＣＥＬＬ部のトレンチ４内の第１の酸化膜９及び第２の酸化膜１２をポリシリコン膜６の上面の高さより低くかつ活性領域２の上面よりも高さ寸法ｈの位置まで落とし込む（エッチバックする）。
【００２８】
続いて、図９に示すように、ホット燐酸によるウエットエッチングにてポリシリコン膜６上のシリコン窒化膜１０を除去する。更に、シリコン窒化膜１０の除去後、ドライエッチングにより生じたロット間のエッチングバラツキを吸収させるためのウエットエッチング(可変エッチング)において、第１の酸化膜９と、第２の酸化膜１２の選択比のある薬液（例えばHF-Vapor等）を使用したウエットエッチングにより、第２の酸化膜１２のみをエッチングして除去する。この場合、ＣＥＬＬ部の第２の酸化膜１２は完全に除去しつつＰＥＲＩ部のトレンチ（素子分離溝）４内の第２の酸化膜１２は残存させるようなエッチングを行う。この結果、ＰＥＲＩ部のトレンチ（素子分離溝）４内には、酸化膜、具体的には、第１の酸化膜９及び第２の酸化膜１２を埋め込みつつ（図９（ｂ）参照）、ＣＥＬＬ部のトレンチ４内には、第１の酸化膜９のみを埋め込んだ構成を実現することができる。この後は、図３に示すように、例えばＯＮＯ膜からなるインターポリ絶縁膜７を堆積し、更に、インターポリ絶縁膜７上にポリシリコン膜８を形成して積層ゲート電極を完成させる。
【００２９】
このような構成の本実施形態によれば、ＣＥＬＬ部のトレンチ４内に、第１の酸化膜９のみを埋め込み、しかも、第１の酸化膜９の上面の高さが、活性領域２の上面よりも高さ寸法ｈ（例えば５０〜６０ｎｍ程度）だけ高くなるように構成したので、従来構成とは異なり、ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜６の下部を酸化してしまうことを極力防止できる。これにより、トンネル酸化膜となるシリコン酸化膜５のエッジ部の膜厚が厚くなる、いわゆるバーズビーク量を小さくすることができる。具体的には、図１１に示すように、バーズビーク量ｂを約１０ｎｍ程度（図１０参照）にすることができる。
【００３０】
ちなみに、従来構成、即ち、ＣＥＬＬ部のトレンチ内に、第１の酸化膜及び第２の酸化膜の両方を埋め込み、第１の酸化膜の上面の高さがシリコン基板１の活性領域２の上面よりも低い構成の場合、バーズビーク量ｂは約２０ｎｍ程度（図１０参照）となり、かなり大きい値である。これは、第２の酸化膜がフローティングゲート電極に近接して存在するため、ゲート加工後の酸化工程等において、酸化剤が第２の酸化膜内を拡散し、フローティングゲート電極を構成するポリシリコン膜の下部を酸化してしまうからである。
【００３１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００３２】
トレンチ４の深さをＣＥＬＬ部とＰＥＲＩ部で作り分ける方法として、エリアＰＥＰでレジストカバーして別々に所望の深さになるように加工する方法に代えて、マイクロローディング効果を利用して、ＰＥＲＩ部よりもＣＥＬＬ部のトレンチ４の深さ（ＳＴＩ深さ）を浅くする方法を用いても良い。
【００３３】
また、上記実施形態では、トレンチ４の深さをＣＥＬＬ部とＰＥＲＩ部で異なるように構成したが、トレンチ４の深さをＣＥＬＬ部とＰＥＲＩ部で同じに構成しても良い。即ち、ＣＥＬＬ部のトレンチ４の内部およびポリシリコン膜６（ゲート電極ＧＭ）間に第１の酸化膜９だけを埋め込むこと（具体的には、トレンチ４内において第１の酸化膜９の上面の高さがシリコン基板１の活性領域２よりも上になって突出する位置までの堆積であり、且つ、第１の酸化膜９がトレンチ４の上方を閉じないような堆積）が可能であれば、トレンチ４の深さをＣＥＬＬ部とＰＥＲＩ部で同じにしても良い。
【００３４】
また、ＮＯＲ型フラッシュメモリ装置だけでなく、ＮＡＮＤ型フラッシュメモリ装置に適用してもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態を示すＮＯＲ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】ＮＯＲ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すもので、図２中切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的断面図（その１）
【図５】製造工程の一段階における模式的断面図（その２）
【図６】製造工程の一段階における模式的断面図（その３）
【図７】製造工程の一段階における模式的断面図（その４）
【図８】製造工程の一段階における模式的断面図（その５）
【図９】製造工程の一段階における模式的断面図（その６）
【図１０】トンネル酸化膜のエッジ部のバーズビーク量と、本実施形態と、従来構成との関係を示す図
【図１１】トンネル酸化膜のバーズビーク量を説明する模式的断面図
【符号の説明】
【００３６】
図面中、１はシリコン基板（半導体基板）、２は活性領域、３はＳＴＩ、４はトレンチ（素子分離用溝）、５はシリコン酸化膜（ゲート酸化膜）、６はポリシリコン膜、９は第１の酸化膜、１０はシリコン窒化膜、１２は第２の酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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