(57)【要約】【課題】導電型が異なるＭＩＳトランジスタにそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造できるようにする。【解決手段】半導体基板１１のｎ型トランジスタ領域Ａの上に、サイドウォール２４ａ及びｎ型ゲート電極１６を覆うように応力歪み生成膜２７を形成する。その後、半導体基板１１を加熱することにより、応力歪み生成膜２７によりｎ型トランジスタ領域Ａの活性領域１１ａに応力歪みを与える。続いて、ｎ型トランジスタ領域Ａにおいては応力歪み生成膜２７をマスクとし、ｐ型トランジスタ領域Ｂにおいてはｐ型ゲート電極１７及びサイドウォール２４ｂをマスクとして、活性領域１１ｂの上部をエッチングすることにより、活性領域１１ｂにおけるサイドウォール２４ｂの外側方にリセス部１４ａを形成する。その後、形成されたリセス部１４ａに、シリコンゲルマニウムからなる半導体層２８Ａを形成する。【選択図】図２
2009065020.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１導電型の第１の領域に形成された第１のＭＩＳトランジスタと、
前記半導体基板における第２導電型の第２の領域に形成された第２のＭＩＳトランジスタとを備え、
前記第１のＭＩＳトランジスタは、前記第１の領域の上に形成された第１のゲート絶縁膜及び第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記第１の領域における前記第１のサイドウォールの外側方の領域に形成され、且つシリコンからなる第２導電型の第１のソースドレイン領域とを有し、
前記第２のＭＩＳトランジスタは、前記第２の領域の上に形成された第２のゲート絶縁膜及び第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のサイドウォールと、前記第２の領域における前記第２のサイドウォールの外側方の領域に形成され、且つシリコンゲルマニウムを含む第１導電型の第２のソースドレイン領域とを有し、
前記第２のサイドウォールは、前記第１のサイドウォールと比べて高さ寸法が小さいことを特徴とする半導体装置。
【請求項２】
前記第２のサイドウォールは、前記第１のサイドウォールと比べて幅寸法が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の領域における前記第２のサイドウォールの外側方の領域に形成されたリセス部と、
前記リセス部内に前記半導体基板と接して形成され、前記シリコンゲルマニウムからなる半導体領域とをさらに備え、
前記第２のソースドレイン領域は、前記半導体領域に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体領域におけるゲルマニウムの組成比は、１５％以上且つ３０％以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体領域の上面は、前記第２のゲート電極の直下に位置する前記第２の領域の表面よりも上方に突き出ていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１の領域における前記第１のゲート電極の下側に位置するチャネル領域には、ゲート長方向に引っ張り応力歪みが生じており、
前記第２の領域における前記第２のゲート電極の下側に位置するチャネル領域には、ゲート長方向に圧縮応力歪みが生じていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記第１のゲート電極及び前記第２のゲート電極の主成分はシリコンであり、
前記第１のゲート電極におけるシリコン結晶のグレインサイズは、前記第２のゲート電極におけるシリコン結晶のグレインサイズよりも大きいことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記第１の領域の上に前記第１のサイドウォール及び前記第１のゲート絶縁膜を覆うように形成され、且つゲート長方向に引っ張り応力歪みを生じさせる第１の絶縁膜と、
前記第２の領域の上に前記第２のサイドウォール及び前記第２のゲート絶縁膜を覆うように形成され、且つゲート長方向に圧縮応力歪みを生じさせる第２の絶縁膜とをさらに備えていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第１のソースドレイン領域、前記第１のゲート電極、前記第２のソースドレイン領域及び前記第２のゲート電極の上部には、それぞれ金属シリサイド層が形成されていることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板における第１導電型の第１の領域の上に第１のゲート絶縁膜及び該第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、前記半導体基板における第２導電型の第２の領域の上に第２のゲート絶縁膜及び該第２のゲート絶縁膜の上に第２のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極の両側面上及び前記第２のゲート電極の両側面上に、それぞれ絶縁性の第１のサイドウォール及び第２のサイドウォールを形成する工程（ｂ）と、
前記第１の領域の上に、前記第１のサイドウォール及び前記第１のゲート電極を覆うと共に、前記第１の領域に応力歪みを与える第１の絶縁膜を形成する工程（ｃ）と、
前記半導体基板を加熱することにより、前記第１の絶縁膜により前記第１の領域に応力歪みを与える工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の領域においては前記第１の絶縁膜をマスクとし、且つ、前記第２の領域においては前記第２のサイドウォールをマスクとして、前記第２の領域の上部をエッチングすることにより、前記第２の領域における前記第２のサイドウォールの両側方にリセス部を形成する工程（ｅ）と、
前記第２の領域に形成した前記リセス部に、シリコンゲルマニウムからなる半導体領域を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ａ）は、前記第１のゲート電極の上に第１のハードマスクを形成すると共に、前記第２のゲート電極の上に第２のハードマスクを形成する工程を含み、
前記工程（ｅ）において、前記第２のハードマスク及び前記第２のサイドウォールをマスクとして、前記第２の領域の上部をエッチングすることにより前記リセス部を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１のゲート電極及び前記第１のサイドウォールをマスクとして、前記第１の領域に第２導電型の不純物を選択的に注入することにより、第２導電型の第１のソースドレイン領域を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のゲート電極の主成分はシリコンであり、
前記工程（ｇ）において、前記第１のハードマスクを除去した後に、前記第２導電型の不純物を注入することにより、前記第１のゲート電極にも前記第２導電型の不純物を注入することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｆ）よりも後に、
前記第２のゲート電極及び前記第２のサイドウォールをマスクとして、前記第２の領域の前記半導体領域に第１導電型の不純物を選択的に注入することにより、前記半導体領域に第１導電型の第２のソースドレイン領域を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１０〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｈ）において、前記第１の領域は、前記第１の絶縁膜によりマスクすることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｈ）において、前記第１の領域は、前記第１の絶縁膜を覆うマスクパターンを用いてマスクすることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）よりも後に、前記第１の領域の上の前記第１の絶縁膜を除去する工程（ｉ）をさらに備え、
前記工程（ｉ）において、前記第２のサイドウォールは、前記第１のサイドウォールと比べて高さ寸法が小さくなることを特徴とする請求項１０〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｉ）よりも後に、
前記第１のサイドウォール及び前記第２のサイドウォールを除去する工程（ｊ）をさらに備えていることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）において、前記第１のサイドウォール及び前記第２のサイドウォールは、互いに組成が異なる複数の絶縁膜により形成し、
前記工程（ｊ）において、前記第１のサイドウォール及び前記第２のサイドウォールをそれぞれ構成する前記複数の絶縁膜のそれぞれ外側部分のみを選択的に除去することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｃ）は、前記第１の絶縁膜を形成する前に、前記第１の絶縁膜とは組成が異なる第２の絶縁膜を形成する工程を含むことを特徴とする請求項１０〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳ（metal-insulator semiconductor）トランジスタのチャネル領域に応力歪みを付与する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、半導体基板に応力歪みを与えることにより、キャリア移動度を向上する技術が提案されている。例えば、主面の面方位が（１００）面であるシリコン基板の主面上に形成されたｎ型ＭＩＳトランジスタに対して、引張り応力歪みを与えることにより電子の移動度が向上し、トランジスタ駆動力が増大する。
【０００３】
しかしながら、ｎ型ＭＩＳトランジスタ（以下、ｎ型トランジスタと称する。）とｐ型ＭＩＳトランジスタ（以下、ｐ型トランジスタと称する。）とでは、最適な応力歪みの方向が異なる。
【０００４】
そこで、ｎ型トランジスタとｐ型トランジスタとに対して、それぞれに適切な応力歪みを生じさせる技術が提案されている。
【０００５】
以下、図８〜図１０を参照しながら、ｎ型トランジスタとｐ型トランジスタとで応力歪みを作り分ける半導体装置の製造方法を説明する（例えば、非特許文献１を参照。）。
【０００６】
まず、図８（ａ）に示すように、シリコンからなる半導体基板１０１の主面を、素子分離領域１０２によってｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂに区画する。続いて、半導体基板１０１のｎ型トランジスタ領域Ａにはｐ型ウェル１０３を形成し、ｐ型トランジスタ領域Ｂにはｎ型ウェル１０４を形成する。その後、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂの上に、ゲート絶縁膜１０５をそれぞれ介在させたポリシリコンからなるｎ型ゲート電極１０６及びｐ型ゲート電極１０７をハードマスク１０８によりパターニングして形成する。その後、各ゲート電極１０６、１０７の側面上にそれぞれ側壁膜１０９を形成し、ｎ型トランジスタ領域Ａには、側壁膜１０９、ハードマスク１０８及びｎ型ゲート電極１０６をマスクとして、ｎ型エクステンション領域１１０を形成する。また、ｐ型トランジスタ領域Ｂには、側壁膜１０９、ハードマスク１０８及びｐ型ゲート電極１０７をマスクとして、ｐ型エクステンション領域１１１を形成する。
【０００７】
次に、図８（ｂ）に示すように、半導体基板１０１の上に全面にわたって２層の絶縁膜を堆積し、堆積した絶縁膜をエッチバックすることにより、ｎ型ゲート電極１０６及びｐ型ゲート電極１０７の各側面上にそれぞれ側壁膜１０９を介在させたサイドウォール１１２を形成する。
【０００８】
次に、図８（ｃ）に示すように、半導体基板１０１の上に、ｎ型トランジスタ領域Ａに開口部を有する第１のレジストパターン２０１を形成する。続いて、開口部から露出するｎ型ゲート電極１０６の上のハードマスク１０８を除去した後、第１のレジストパターン２０１、ｎ型ゲート電極１０６、側壁膜１０９及びサイドウォール１１２をマスクとして、半導体基板１０１に砒素（Ａｓ）を注入することにより、ｐ型ウェル１０３の上部におけるサイドウォール１１２の外側方にｎ型ソースドレイン領域１１３を形成する。
【０００９】
次に、図８（ｄ）に示すように、第１のレジストパターン２０１を除去した後、半導体基板１０１の上の全面にシリコン酸化膜１１４及びシリコン窒化膜１１５を堆積する。ここで、シリコン窒化膜１１５は、ｎ型ゲート電極１０６の下側のチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる形成条件で成膜する。
【００１０】
次に、図９（ａ）に示すように、半導体基板１０１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第２のレジストパターン２０２を形成する。続いて、第２のレジストパターン２０２をマスクとして、ｐ型トランジスタ領域Ｂに形成されたシリコン窒化膜１１５を除去する。さらに、第２のレジストパターン２０２を除去した後、半導体基板１０１に対してアニールを行って、ｎ型ゲート電極１０６の下側のチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる。
【００１１】
次に、図９（ｂ）に示すように、シリコン窒化膜１１５及びシリコン酸化膜１１４を順次除去する。
【００１２】
次に、図９（ｃ）に示すように、半導体基板１０１の上に全面にわたって、酸化シリコンからなる保護膜１１６を形成する。
【００１３】
次に、図９（ｄ）に示すように、半導体基板１０１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第３のレジストパターン２０３を形成し、形成した第３のレジストパターン２０３をマスクとして、ｐ型トランジスタ領域Ｂに形成された保護膜１１６を除去する。さらに、第３のレジストパターン２０３、ハードマスク１０８、側壁膜１０９及びサイドウォール１１２をマスクとして、半導体基板１０１をエッチングする。これにより、半導体基板１０１のｎ型ウェル１０４の上部で且つサイドウォール１１２の外側方の領域にリセス部１０４ａが形成される。
【００１４】
次に、図１０（ａ）に示すように、第３のレジストパターン２０３を除去した後、ｎ型トランジスタ領域Ａを保護膜１１６で覆った状態で、ｐ型トランジスタ領域Ｂに形成した各リセス部１０４ａに、シリコンゲルマニウム（ＳｉＧｅ）からなる半導体層１１７Ａを選択的なエピタキシャル成長により形成する。これにより、ｐ型ゲート電極１０７の下側のチャネル領域には、半導体層１１７ＡがＳｉよりも格子定数が大きいＧｅを含む混晶となることから、ゲート長方向に圧縮応力歪みが生じる。
【００１５】
次に、図１０（ｂ）に示すように、ｎ型トランジスタ領域Ａを覆う保護膜１１６を除去する。
【００１６】
次に、図１０（ｃ）に示すように、半導体基板１０１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第４のレジストパターン２０４を形成し、形成した第４のレジストパターン２０４をマスクとして、ｐ型ゲート電極１０７の上のハードマスク１０８を除去する。続いて、第４のレジストパターン２０４、ｐ型ゲート電極１０７、側壁膜１０９及びサイドウォール１１２をマスクとして、半導体基板１０１にボロン（Ｂ）を注入することにより、ＳｉＧｅからなる半導体層１１７Ａにｐ型ソースドレイン領域１１７を形成する。
【００１７】
次に、図１０（ｄ）に示すように、第４のレジストパターン２０４を除去した後、半導体基板１０１の上に金属層を堆積し、堆積した金属層をアニールすることにより、ｎ型ソースドレイン領域１１３、ｎ型ゲート電極１０６、ｐ型ソースドレイン領域１１７及びｐ型ゲート電極１０７の各上部に金属シリサイド層１１８を形成する。
【００１８】
以上のようにして、ｎ型トランジスタ領域Ａには引っ張り応力歪みを生じさせる一方、ｐ型トランジスタ領域Ｂには圧縮応力歪みを生じさせることができる。
【非特許文献１】International Electron Devices Meeting (IEDM) 2005 technical digest pp.61-64
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、前記従来の半導体装置の製造方法は、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとの各チャネル領域に対して、互いに異なる応力を生じさせる必要から、製造工程が複雑化するという問題がある。
【００２０】
本発明は、前記従来の問題に鑑み、導電型が異なるＭＩＳトランジスタにそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造できるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、第１のトランジスタのチャネル領域に引っ張り応力歪みを生じさせるために設ける絶縁膜をマスクとして、第２のトランジスタのソースドレイン形成領域にシリコンゲルマニウム層を選択的に形成する際のマスクとする構成とする。
【００２２】
具体的に、本発明に係る半導体装置は、半導体基板における第１導電型の第１の領域に形成された第１のＭＩＳトランジスタと、半導体基板における第２導電型の第２の領域に形成された第２のＭＩＳトランジスタとを備え、第１のＭＩＳトランジスタは、第１の領域の上に形成された第１のゲート絶縁膜及び第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１の領域における第１のサイドウォールの外側方の領域に形成され、且つシリコンからなる第２導電型の第１のソースドレイン領域とを有し、第２のＭＩＳトランジスタは、第２の領域の上に形成された第２のゲート絶縁膜及び第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２の領域における第２のサイドウォールの外側方の領域に形成され、且つシリコンゲルマニウムを含む第１導電型の第２のソースドレイン領域とを有し、第２のサイドウォールは、第１のサイドウォールと比べて高さ寸法が小さいことを特徴とする。
【００２３】
本発明の半導体装置によると、本発明の製造方法により、第１のゲート電極及び第１のサイドウォールは製造中に応力歪みを発生させる絶縁膜により覆われている。これに対し、第２のゲート電極及び第２のサイドウォールは応力歪みを発生させる該絶縁膜により覆われておらず、製造中の種々のエッチング等により、第２のサイドウォールは第１のサイドウォールと比べて少なくとも高さ寸法が小さくなる。
【００２４】
本発明の半導体装置において、第２のサイドウォールは、第１のサイドウォールと比べて幅寸法が小さい。
【００２５】
本発明の半導体装置は、第２の領域における第２のサイドウォールの外側方の領域に形成されたリセス部と、リセス部内に半導体基板と接して形成され、シリコンゲルマニウムからなる半導体領域とをさらに備え、第２のソースドレイン領域は、半導体領域に形成されていることが好ましい。
【００２６】
この場合に、半導体領域におけるゲルマニウムの組成比は、１５％以上且つ３０％以下であることが好ましい。
【００２７】
また、この場合に、半導体領域の上面は、第２のゲート電極の直下に位置する第２の領域の表面よりも上方に突き出ていてもよい。
【００２８】
本発明の半導体装置において、第１の領域における第１のゲート電極の下側に位置するチャネル領域には、ゲート長方向に引っ張り応力歪みが生じており、第２の領域における第２のゲート電極の下側に位置するチャネル領域には、ゲート長方向に圧縮応力歪みが生じている。
【００２９】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極の主成分はシリコンであり、第１のゲート電極におけるシリコン結晶のグレインサイズは、第２のゲート電極におけるシリコン結晶のグレインサイズよりも大きいことが好ましい。
【００３０】
このようにすると、第１の領域における第１のゲート電極の下側に位置するチャネル領域に、ゲート長方向に沿った引っ張り応力歪みをさらに生じさせることができる。
【００３１】
本発明の半導体装置は、第１の領域の上に第１のサイドウォール及び第１のゲート絶縁膜を覆うように形成され、且つゲート長方向に引っ張り応力歪みを生じさせる第１の絶縁膜と、第２の領域の上に第２のサイドウォール及び第２のゲート絶縁膜を覆うように形成され、且つゲート長方向に圧縮応力歪みを生じさせる第２の絶縁膜とをさらに備えていることが好ましい。
【００３２】
本発明の半導体装置において、第１のソースドレイン領域、第１のゲート電極、第２のソースドレイン領域及び第２のゲート電極の上部には、それぞれ金属シリサイド層が形成されていることが好ましい。
【００３３】
本発明の半導体装置の製造方法は、半導体基板における第１導電型の第１の領域の上に第１のゲート絶縁膜及び該第１のゲート絶縁膜の上に第１のゲート電極を形成すると共に、半導体基板における第２導電型の第２の領域の上に第２のゲート絶縁膜及び該第２のゲート絶縁膜の上に第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の両側面上及び第２のゲート電極の両側面上に、それぞれ絶縁性の第１のサイドウォール及び第２のサイドウォールを形成する工程（ｂ）と、第１の領域の上に、第１のサイドウォール及び第１のゲート電極を覆うと共に、第１の領域に応力歪みを与える第１の絶縁膜を形成する工程（ｃ）と、半導体基板を加熱することにより、第１の絶縁膜により第１の領域に応力歪みを与える工程（ｄ）と、工程（ｄ）よりも後に、第１の領域においては第１の絶縁膜をマスクとし、且つ、第２の領域においては第２のサイドウォールをマスクとして、第２の領域の上部をエッチングすることにより、第２の領域における第２のサイドウォールの両側方にリセス部を形成する工程（ｅ）と、第２の領域に形成したリセス部に、シリコンゲルマニウムからなる半導体領域を形成する工程（ｆ）とを備えていることを特徴とする。
【００３４】
本発明の半導体装置の製造方法によると、第１の絶縁膜により第１の領域に応力歪みを与えた後、第１の領域においては第１の絶縁膜をマスクとし、且つ、第２の領域においては第２のゲート電極及び第２のサイドウォールをマスクとして、第２の領域の上部をエッチングすることにより、第２の領域における第２のサイドウォールの外側方にリセス部を形成する。このように、第１の領域に応力歪みを発生させる第１の絶縁膜をそのまま、第２の領域にリセス部を形成する際のマスク膜として用いるため、新たなレジストパターン等のマスク膜が不要となる。従って、互いに異なる導電型を有する第１の領域及び第２の領域にそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造することができる。
【００３５】
本発明の半導体装置の製造方法において、工程（ａ）は、第１のゲート電極の上に第１のハードマスクを形成すると共に、第２のゲート電極の上に第２のハードマスクを形成する工程を含み、工程（ｅ）において、第２のハードマスク及び第２のサイドウォールをマスクとして、第２の領域の上部をエッチングすることによりリセス部を形成することが好ましい。
【００３６】
本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１のゲート電極及び第１のサイドウォールをマスクとして、第１の領域に第２導電型の不純物を選択的に注入することにより、第２導電型の第１のソースドレイン領域を形成する工程（ｇ）をさらに備えていることが好ましい。
【００３７】
この場合に、第１のゲート電極の主成分はシリコンであり、工程（ｇ）において、第１のハードマスクを除去した後に、第２導電型の不純物を注入することにより、第１のゲート電極にも第２導電型の不純物を注入することが好ましい。
【００３８】
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、第２のゲート電極及び第２のサイドウォールをマスクとして、第２の領域の半導体領域に第１導電型の不純物を選択的に注入することにより、半導体領域に第１導電型の第２のソースドレイン領域を形成する工程（ｈ）をさらに備えていることが好ましい。
【００３９】
この場合に、工程（ｈ）において、第１の領域は、第１の絶縁膜によりマスクすることが好ましい。
【００４０】
このようにすると、レジスト等によるマスクパターンを新たに形成する工程を省くことができる。
【００４１】
また、この場合に、工程（ｈ）において、第１の領域は、第１の絶縁膜を覆うマスクパターンを用いてマスクすることが好ましい。
【００４２】
このようにすると、第１の絶縁膜を薄膜化することができるため、より微細化を実現することができる。
【００４３】
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、第１の領域の上の第１の絶縁膜を除去する工程（ｉ）をさらに備え、工程（ｉ）において、第２のサイドウォールは、第１のサイドウォールと比べて高さ寸法が小さくなる。
【００４４】
この場合に、本発明の半導体装置の製造方法は、工程（ｉ）よりも後に、第１のサイドウォール及び第２のサイドウォールを除去する工程（ｊ）をさらに備えていることが好ましい。
【００４５】
この場合に、工程（ｂ）において、第１のサイドウォール及び第２のサイドウォールは、互いに組成が異なる複数の絶縁膜により形成し、工程（ｊ）において、第１のサイドウォール及び第２のサイドウォールをそれぞれ構成する複数の絶縁膜のそれぞれ外側部分のみを選択的に除去することが好ましい。
【００４６】
本発明の半導体装置の製造方法において、工程（ｃ）は、第１の絶縁膜を形成する前に、第１の絶縁膜とは組成が異なる第２の絶縁膜を形成する工程を含むことが好ましい。
【発明の効果】
【００４７】
本発明に係る半導体装置及びその製造方法によると、導電型が異なる素子にそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造することができる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法ついて図面を参照しながら説明する。
【００４９】
図１〜図３は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５０】
まず、図１（ａ）に示すように、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１１の主面を、素子分離領域１２によってｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂに区画する。これにより、ｎ型トランジスタ領域Ａには、素子分離領域１２によって囲まれた半導体基板１１からなる活性領域１１ａが形成され、ｐ型トランジスタ領域Ｂには、素子分離領域１２によって囲まれた半導体基板１１からなる活性領域１１ｂが形成される。続いて、半導体基板１１のｎ型トランジスタ領域Ａにはｐ型ウェル１３を形成し、ｐ型トランジスタ領域Ｂにはｎ型ウェル１４を形成する。その後、ｎ型トランジスタ領域Ａにおける活性領域１１ａの上に、ゲート絶縁膜１５ａを介在させたポリシリコンからなるｎ型ゲート電極１６をハードマスク１８ａによりパターニングして形成すると共に、ｐ型トランジスタ領域Ｂにおける活性領域１１ｂの上に、ゲート絶縁膜１５ｂを介在させたポリシリコンからなるｐ型ゲート電極１７をハードマスク１８ｂによりパターニングして形成する。ここで、ハードマスク１８ａ、１８ｂには、厚さが６０ｎｍ〜８０ｎｍ程度の酸化シリコン（ＳｉＯ２）を用いることができる。その後、各ゲート電極１６、１７の側面上にそれぞれ酸化シリコン（ＳｉＯ２）からなる側壁膜（側壁スペーサ）１９ａ、１９ｂを形成し、ｎ型トランジスタ領域Ａの活性領域１１ａには、側壁膜１９ａ、ハードマスク１８ａ及びｎ型ゲート電極１６をマスクとして、ｎ型不純物を注入することによりｎ型エクステンション領域２０を形成する。また、ｐ型トランジスタ領域Ｂの活性領域１１ｂには、側壁膜１９ｂ、ハードマスク１８ｂ及びｐ型ゲート電極１７をマスクとして、ｐ型不純物を注入することによりｐ型エクステンション領域２１を形成する。
【００５１】
次に、図１（ｂ）に示すように、半導体基板１１の上に全面にわたって、例えばシリコン酸化膜２２とシリコン窒化膜２３とからなる積層膜を堆積し、堆積した積層膜をエッチバックすることにより、ｎ型ゲート電極１６及びｐ型ゲート電極１７の各側面上にそれぞれ側壁膜１９ａ、１９ｂを介在させたサイドウォール２４ａ、２４ｂを形成する。ここで、サイドウォール２４ａ、２４ｂは、シリコン酸化膜２２からなる断面Ｌ字状の内側サイドウォールと、該内側サイドウォールの上に形成されたシリコン窒化膜２３からなる外側サイドウォールとから構成されている。なお、サイドウォール２４ａ、２４ｂは必ずしも積層膜とする必要はない。
【００５２】
次に、図１（ｃ）に示すように、半導体基板１１の上に、ｎ型トランジスタ領域Ａに開口部を有する第１のレジストパターン５１を形成する。続いて、第１のレジストパターン５１の開口部から露出するｎ型ゲート電極１６の上のハードマスク１８ａをバッファーフッ酸（ＢＨＦ）等によるウェットエッチングにより除去した後、第１のレジストパターン５１、ｎ型ゲート電極１６、側壁膜１９ａ及びサイドウォール２４ａをマスクとして、活性領域１１ａに砒素（Ａｓ）を注入することにより、ｐ型ウェル１３の上部におけるサイドウォール２４ａの外側方にｎ型ソースドレイン領域２５を形成する。このとき、ｎ型ゲート電極１６にも砒素が注入されるため、ｎ型ゲート電極１６を構成するポリシリコンのグレインサイズは、ｐ型ゲート電極１７を構成するポリシリコンのグレインサイズよりも粗大化する。このポリシリコンの粗大化によって、活性領域１１ａのｎ型ゲート電極１６の下側に形成されるチャネル領域にゲート長方向に沿った引っ張り応力歪みが生じる。
【００５３】
次に、図１（ｄ）に示すように、第１のレジストパターン５１を除去し、その後、化学気相堆積（ＣＶＤ）法により、半導体基板１１の上の全面にｎ型ゲート電極１６とその側壁膜１９ａ及びサイドウォール２４ａ、並びにｐ型ゲート電極１６の上のハードマスク１８ｂと側壁膜１９ｂ及びサイドウォール２４ｂを覆うように、酸化シリコンからなる下地膜２６と窒化シリコンからなる応力歪み生成膜２７とを順次堆積する。ここで、下地膜２６の膜厚は５ｎｍ〜１５ｎｍ程度とし、応力歪み生成膜２７の膜厚は１５ｎｍ〜２０ｎｍ程度、ここでは２０ｎｍ程度としている。また、応力歪み生成膜２７は、活性領域１１ａにおけるｎ型ゲート電極１６の下側に位置するチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる形成条件で成膜する。なお、下地膜２６は必ずしも設ける必要はない。
【００５４】
次に、図２（ａ）に示すように、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第２のレジストパターン５２を形成する。続いて、第２のレジストパターン５２をマスクとして、ｐ型トランジスタ領域Ｂに形成された応力歪み生成膜２７を熱リン酸等により除去する。
【００５５】
次に、図２（ｂ）に示すように、第２のレジストパターン５２を除去した後、半導体基板１１に対して１０５０℃程度で約０秒〜１０秒のアニールを行うことにより、活性領域１１ａにおけるｎ型ゲート電極１６の下側のチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる。
【００５６】
次に、図２（ｃ）に示すように、ｎ型トランジスタ領域Ａにおける応力歪み生成膜２７をマスクとして、ｐ型トランジスタ領域Ｂに形成された下地膜２６をバッファーフッ酸（ＢＨＦ）等により除去する。さらに、ｎ型トランジスタ領域Ａにおける応力歪み生成膜２７と、ｐ型トランジスタ領域Ｂにおけるハードマスク１８ｂ、側壁膜１９ｂ及びサイドウォール２４ｂをマスクとして、ｐ型トランジスタ領域Ｂから露出する活性領域１１ｂ（半導体基板１１）をエッチングする。これにより、活性領域１１ｂにおけるｎ型ウェル１４の上部で且つサイドウォール２４ｂの外側方の領域にリセス部１４ａが形成される。ここで、リセス部１４ａの深さは、ｐ型ゲート電極１７の高さが１００ｎｍの場合は、４０ｎｍ〜６０ｎｍ程度が望ましい。
【００５７】
次に、図２（ｄ）に示すように、ｎ型トランジスタ領域Ａにおける活性領域１１ａの上を応力歪み生成膜２７及び下地膜２６で覆った状態で、活性領域１１ｂに形成した各リセス部１４ａに、例えば有機金属気相堆積（ＭＯＣＶＤ）法を用いて、シリコンゲルマニウム（ＳｉＧｅ）からなる半導体層２８Ａを選択的なエピタキシャル成長により形成する。これにより、活性領域１１ｂにおけるｐ型ゲート電極１７の下側のチャネル領域には、半導体層２８ＡがＳｉよりも格子定数が大きいＧｅを含む混晶となるため、ゲート長方向に圧縮応力歪みが生じる。なお、ＳｉＧｅにおけるＧｅの組成比は、１５％〜３０％程度が望ましい。また、半導体層２８Ａの半導体基板１１の主面からの突き出し量は、ｐ型ゲート電極１７の高さの２０％〜３０％程度が望ましい。
【００５８】
次に、図３（ａ）に示すように、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第３のレジストパターン５３を形成し、形成した第３のレジストパターン５３をマスクとして、ｐ型ゲート電極１７の上のハードマスク１８ｂを除去する。続いて、第３のレジストパターン５３、ｐ型ゲート電極１７、側壁膜１９ｂ及びサイドウォール２４ｂをマスクとして、活性領域１１ｂにボロン（Ｂ）を注入することにより、ＳｉＧｅからなる半導体層２８Ａを含む活性領域１１ｂにｐ型ソースドレイン領域２８を形成する。
【００５９】
次に、図３（ｂ）に示すように、第３のレジストパターン５３を除去した後、半導体基板１１上のｎ型トランジスタ領域Ａを覆う応力歪み生成膜２７及び下地膜２６を異方性エッチング、例えばフッ化イオウ（ＳＨ６）を主成分とするドライエッチングにより除去する。このとき、応力歪み生成膜２７及び下地膜２６を除去するドライエッチングにより、ｐ型ゲート電極１７の側面上に形成されたシリコン酸化膜２２及びシリコン窒化膜２３からなるサイドウォール２４ｂ並びに酸化シリコンからなる側壁膜１９ｂも膜減りするため、サイドウォール２４ｂの高さ寸法及び幅寸法は、ｎ型ゲート電極１６の側面上に形成されたサイドウォール２４ａの高さ寸法及び幅寸法よりも小さくなる。
【００６０】
次に、図３（ｃ）に示すように、スパッタ法等により、半導体基板１１の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属層を堆積し、堆積した金属層をアニールすることにより、ｎ型ソースドレイン領域２５、ｎ型ゲート電極１６、ｐ型ソースドレイン領域２８（ＳｉＧｅからなる半導体層２８Ａを含む）及びｐ型ゲート電極１７の各上部に金属シリサイド層２９を形成する。
【００６１】
以上のようにして、ｎ型トランジスタ領域Ａにおける活性領域１１ａのチャネル領域にゲート長方向に沿った引っ張り応力歪みが生じる一方、ｐ型トランジスタ領域Ｂにおける活性領域１１ｂのチャネル領域にゲート長方向に沿った圧縮応力歪みが生じる半導体装置を得ることができる。
【００６２】
その上、第１の実施形態においては、図２（ｃ）に示すように、ｎ型トランジスタ領域Ａのチャネル領域に対して引っ張り応力歪みを生じさせる応力歪み生成膜２７を、ｐ型トランジスタ領域Ｂのリセス部１４ａを形成する際のエッチングマスクに用いるため、半導体装置の製造工程を短縮して簡略化することができる。
【００６３】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例に係る半導体装置の製造方法について図４を参照しながら説明する。図４において、図３に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６４】
図４（ａ）は、第１の実施形態の一変形例であって、第１の実施形態に係る半導体装置の製造方法に示した図３（ｂ）の後工程を示している。
【００６５】
すなわち、ｎ型ゲート電極１６及びｐ型ゲート電極１７の各サイドウォール２４ａ、２４ｂを構成するシリコン酸化膜２２及びシリコン窒化膜２３のうちの外側に位置するシリコン窒化膜２３のみを選択的に、例えば熱リン酸により除去する。
【００６６】
次に、図４（ｂ）に示すように、第１の実施形態と同様に、スパッタ法等により、半導体基板１１の上に、例えばＮｉ、Ｃｏ又はＰｔからなる金属層を堆積し、堆積した金属層をアニールすることにより、ｎ型ソースドレイン領域２５、ｎ型ゲート電極１６、ｐ型ソースドレイン領域２８（ＳｉＧｅからなる半導体層２８Ａを含む）及びｐ型ゲート電極１７の各上部に金属シリサイド層２９を形成する。
【００６７】
次に、図４（ｃ）に示すように、半導体基板１１上のｎ型トランジスタ領域Ａには、ｎ型ゲート電極１６の下側のチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる第１の応力歪み生成膜３０Ａを選択的に形成する。一方、半導体基板１１上のｐ型トランジスタ領域Ｂには、ｐ型ゲート電極１７の下側のチャネル領域にゲート長方向に沿った圧縮応力歪みを生じさせる第２の応力歪み生成膜３０Ｂを選択的に形成する。
【００６８】
このように、サイドウォール２４ａ、２４ｂを構成するシリコン酸化膜２２及びシリコン窒化膜２３のうち、外側に位置する比較的に膜厚が厚いシリコン窒化膜２３を除去し、後工程でそれぞれ引っ張り応力歪み及び圧縮応力歪みを生じさせる第１の応力歪み生成膜３０Ａ及び第２の応力歪み生成膜３０Ｂを半導体基板１１の上に選択的に形成する。これにより、第１の応力歪み生成膜３０Ａ及び第２の応力歪み生成膜３０Ｂをｎ型ゲート電極１６及びｐ型ゲート電極１７の下側のそれぞれのチャネル領域により近づけることができるため、活性領域１１ａ及び活性領域１１ｂに対する歪み量を独立して、且つより効果的に増大させることができる。
【００６９】
ここで、第１の応力歪み生成膜３０Ａ及び第２の応力歪み生成膜３０Ｂは、いずれも窒化シリコン（ＳｉＮ）により成膜することができる。例えば、引っ張り応力歪みを生じさせる第１の応力歪み生成膜３０Ａは、ＣＶＤ法により、例えば４００℃〜４５０℃の温度において窒化シリコン（ＳｉＮ）により成膜した後、紫外線（ＵＶ）照射等により窒化シリコン中に含有されている水素（Ｈ）とＳｉ及びＮとの結合割合において、ＳｉとＨとの結合割合を増大させることにより実現することができる。また、圧縮応力歪みを生じさせる第２の応力歪み生成膜３０Ｂは、第１の応力歪み生成膜３０Ａとは逆に、ＳｉとＨとの結合割合を減少させることにより実現することができる。
【００７０】
また、本変形例においては、第１の応力歪み生成膜３０Ａ及び第２の応力歪み生成膜３０Ｂの各膜厚は２０ｎｍ〜５０ｎｍ程度としている。
【００７１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法ついて図面を参照しながら説明する。
【００７２】
図５〜図７は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００７３】
まず、図５（ａ）に示すように、例えば面方位が（１００）面の主面を持つシリコン（Ｓｉ）からなる半導体基板１１の主面を、素子分離領域１２によってｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｂに区画する。これにより、ｎ型トランジスタ領域Ａには素子分離領域１２によって囲まれた半導体基板１１からなる活性領域１１ａが形成され、ｐ型トランジスタ領域Ｂには素子分離領域１２によって囲まれた半導体基板１１からなる活性領域１１ｂが形成される。続いて、半導体基板１１のｎ型トランジスタ領域Ａにはｐ型ウェル１３を形成し、ｐ型トランジスタ領域Ｂにはｎ型ウェル１４を形成する。その後、ｎ型トランジスタ領域Ａにおける活性領域１１ａの上に、ゲート絶縁膜１５ａを介在させたポリシリコンからなるｎ型ゲート電極１６をハードマスク１８ａによりパターニングして形成すると共に、ｐ型トランジスタ領域Ｂにおける活性領域１１ｂの上に、ゲート絶縁膜１５ｂを介在させたポリシリコンからなるｐ型ゲート電極１７をハードマスク１８ｂによりパターニングして形成する。ここで、ハードマスク１８ａ、１８ｂには、厚さが６０ｎｍ〜８０ｎｍ程度の酸化シリコン（ＳｉＯ２）を用いることができる。その後、各ゲート電極１６、１７の側面上にそれぞれ酸化シリコン（ＳｉＯ２）からなる側壁膜（側壁スペーサ）１９ａ、１９ｂを形成し、ｎ型トランジスタ領域Ａの活性領域１１ａには、側壁膜１９ａ、ハードマスク１８ａ及びｎ型ゲート電極１６をマスクとして、ｎ型不純物を注入することによりｎ型エクステンション領域２０を形成する。一方、ｐ型トランジスタ領域Ｂの活性領域１１ｂには、側壁膜１９ｂ、ハードマスク１８ｂ及びｐ型ゲート電極１７をマスクとして、ｐ型不純物を注入することによりｐ型エクステンション領域２１を形成する。
【００７４】
次に、図５（ｂ）に示すように、半導体基板１１の上に全面にわたって、例えばシリコン酸化膜２２とシリコン酸窒化膜２３Ａとからなる積層膜を堆積し、堆積した積層膜をエッチバックすることにより、ｎ型ゲート電極１６及びｐ型ゲート電極１７の各側面上にそれぞれ側壁膜１９ａ、１９ｂを介在させたサイドウォール２４ａ、２４ｂを形成する。ここで、サイドウォール２４ａ、２４ｂは、シリコン酸化膜２２からなる断面Ｌ字状の内側サイドウォールと、該内側サイドウォールの上に形成されたシリコン酸窒化膜２３Ａからなる外側サイドウォールとから構成されている。なお、サイドウォール２４ａ、２４ｂは必ずしも積層膜とする必要はない。
【００７５】
次に、図５（ｃ）に示すように、半導体基板１１の上に、ｎ型トランジスタ領域Ａに開口部を有する第１のレジストパターン５１を形成する。続いて、第１のレジストパターン５１の開口部から露出するｎ型ゲート電極１６の上のハードマスク１８ａを除去した後、第１のレジストパターン５１、ｎ型ゲート電極１６、側壁膜１９ａ及びサイドウォール２４ａをマスクとして、活性領域１１ａに砒素（Ａｓ）を注入することにより、ｐ型ウェル１３の上部におけるサイドウォール２４ａの外側方にｎ型ソースドレイン領域２５を形成する。このとき、ｎ型ゲート電極１６にも砒素が注入されるため、ｎ型ゲート電極１６を構成するポリシリコンのグレインサイズは、ｐ型ゲート電極１７を構成するポリシリコンのグレインサイズよりも粗大化する。このポリシリコンの粗大化によって、活性領域１１ａのｎ型ゲート電極１６の下側に形成されるチャネル領域にゲート長方向に沿った引っ張り応力歪みが生じる。
【００７６】
次に、図５（ｄ）に示すように、第１のレジストパターン５１を除去し、その後、ＣＶＤ法により、半導体基板１１の上の全面にｎ型ゲート電極１６とその側壁膜１９ａ及びサイドウォール２４ａ、並びにｐ型ゲート電極１６の上のハードマスク１８ｂと側壁膜１９ｂ及びサイドウォール２４ｂを覆うように、酸化シリコンからなる下地膜２６と窒化シリコンからなる応力歪み生成膜２７Ａとを順次堆積する。ここで、下地膜２６の膜厚は５ｎｍ〜１５ｎｍ程度とし、応力歪み生成膜２７Ａの膜厚は１５ｎｍ〜５０ｎｍ程度としている。また、応力歪み生成膜２７Ａは、活性領域１１ａにおけるｎ型ゲート電極１６の下側に位置するチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる形成条件で成膜する。なお、下地膜２６は必ずしも設ける必要はない。
【００７７】
次に、図６（ａ）に示すように、半導体基板１１の上に、ｐ型トランジスタ領域Ｂに開口部を有する第２のレジストパターン５２を形成する。続いて、第２のレジストパターン５２をマスクとして、ｐ型トランジスタ領域Ｂに形成された応力歪み生成膜２７Ａを熱リン酸等により除去する。
【００７８】
次に、図６（ｂ）に示すように、第２のレジストパターン５２を除去した後、半導体基板１１に対して１０５０℃程度で約０秒〜１０秒のアニールを行うことにより、活性領域１１ａにおけるｎ型ゲート電極１６の下側のチャネル領域にゲート長方向に沿った引っ張り応力歪みを生じさせる。
【００７９】
次に、図６（ｃ）に示すように、ｎ型トランジスタ領域Ａにおける応力歪み生成膜２７Ａをマスクとして、ｐ型トランジスタ領域Ｂに形成された下地膜２６をバッファーフッ酸（ＢＨＦ）等により除去する。さらに、ｎ型トランジスタ領域Ａにおける応力歪み生成膜２７Ａと、ｐ型トランジスタ領域Ｂにおけるハードマスク１８ｂ、側壁膜１９ｂ及びサイドウォール２４ｂをマスクとして、ｐ型トランジスタ領域Ｂから露出する活性領域１１ｂ（半導体基板１１）をエッチングする。これにより、活性領域１１ｂにおけるｎ型ウェル１４の上部で且つサイドウォール２４ｂの外側方の領域にリセス部１４ａが形成される。ここで、リセス部１４ａの深さは、ｐ型ゲート電極１７の高さが１００ｎｍの場合は、４０ｎｍ〜６０ｎｍ程度が望ましい。
【００８０】
次に、図６（ｄ）に示すように、ｎ型トランジスタ領域Ａにおける活性領域１１ａの上を応力歪み生成膜２７Ａ及び下地膜２６で覆った状態で、活性領域１１ｂに形成した各リセス部１４ａに、シリコンゲルマニウム（ＳｉＧｅ）からなる半導体層２８Ａを選択的なエピタキシャル成長により形成する。これにより、活性領域１１ｂにおけるｐ型ゲート電極１７の下側のチャネル領域には、半導体層２８ＡがＳｉよりも格子定数が大きいＧｅを含む混晶となるため、ゲート長方向に圧縮応力歪みが生じる。なお、ＳｉＧｅにおけるＧｅの組成比は、１５％〜３０％程度が望ましい。また、半導体層２８Ａの半導体基板１１の主面からの突き出し量は、ｐ型ゲート電極１７の高さの２０％〜３０％程度が望ましい。
【００８１】
次に、図７（ａ）に示すように、半導体基板１１上のｎ型トランジスタ領域Ａを覆う応力歪み生成膜２７Ａをマスクとして、ｐ型ゲート電極１７の上のハードマスク１８ｂを除去する。続いて、応力歪み生成膜２７Ａ、ｐ型ゲート電極１７、側壁膜１９ｂ及びサイドウォール２４ｂをマスクとして、活性領域１１ｂにボロン（Ｂ）を注入することにより、ＳｉＧｅからなる半導体層２８Ａを含む活性領域１１ｂにｐ型ソースドレイン領域２８を形成する。
【００８２】
次に、図７（ｂ）に示すように、半導体基板１１上のｎ型トランジスタ領域Ａを覆う応力歪み生成膜２７Ａ及び下地膜２６を異方性エッチング、例えばフッ化イオウ（ＨＦ６）を主成分とするドライエッチングにより除去する。このとき、応力歪み生成膜２７Ａ及び下地膜２６を除去するドライエッチングにより、ｐ型ゲート電極１７の側面上に形成されたシリコン酸化膜２２及びシリコン酸窒化膜２３Ａからなるサイドウォール２４ｂ並びに酸化シリコンからなる側壁膜１９ｂも膜減りするため、サイドウォール２４ｂの高さ寸法及び幅寸法は、ｎ型ゲート電極１６の側面上に形成されたサイドウォール２４ａの高さ寸法及び幅寸法よりも小さくなる。
【００８３】
次に、図７（ｃ）に示すように、スパッタ法等により、半導体基板１１の上に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）又は白金（Ｐｔ）等からなる金属層を堆積し、堆積した金属層をアニールすることにより、ｎ型ソースドレイン領域２５、ｎ型ゲート電極１６、ｐ型ソースドレイン領域２８（ＳｉＧｅからなる半導体層２８Ａを含む）及びｐ型ゲート電極１７の各上部に金属シリサイド層２９を形成する。
【００８４】
以上のようにして、ｎ型トランジスタ領域Ａにおける活性領域１１ａのチャネル領域にゲート長方向に沿った引っ張り応力歪みが生じる一方、ｐ型トランジスタ領域Ｂにおける活性領域１１ｂのチャネル領域にゲート長方向に沿った圧縮応力歪みが生じる半導体装置を得ることができる。
【００８５】
その上、第２の実施形態においては、ｎ型トランジスタ領域Ａの活性領域１１ａにおけるチャネル領域に対して引っ張り応力歪みを生じさせる応力歪み生成膜２７Ａを、図６（ｃ）に示すｐ型トランジスタ領域Ｂの活性領域１１ｂにリセス部１４ａを形成する際のエッチングマスクと、図７（ａ）に示すｐ型トランジスタ領域Ｂの活性領域１１ｂにボロンを注入する際のマスクとに用いるため、半導体装置の製造工程をさらに簡略化することができる。
【００８６】
なお、第２の実施形態においては、応力歪み生成膜２７Ａの膜厚を１５ｎｍ〜５０ｎｍとして、ｐ型トランジスタ領域Ｂのイオン注入の際のマスクとしたが、応力歪み生成膜２７Ａはイオン注入時のイオンが貫通しない範囲で薄膜化することができる。これにより、ｎ型ゲート電極１６とｐ型ゲート電極１７との間隔を小さくする微細化に対応できるようになる。
【００８７】
また、さらなる微細化により、応力歪み生成膜２７Ａをイオン注入時のイオンが貫通する程度に薄膜化する必要が生じる場合は、第１の実施形態により対応可能である。
【００８８】
また、以上の第１の実施形態とその変形例及び第２の実施形態においては、ｐ型ソースドレイン領域２８は、半導体層２８Ａと同一の大きさ（接合深さ）で設けたが、半導体層２８Ａよりも小さく半導体層２８Ａの内部（上部）にのみ形成してもよく、また、半導体層２８Ａよりも大きく、すなわち半導体基板１１（活性領域１１ｂ）に跨って形成してもよい。
【００８９】
また、ｎ型ゲート電極１６及びｐ型ゲート電極１７にはポリシリコンを用いたが、ポリシリコンに限られず、例えばアモルファスシリコンでもよく、また金属ゲートとしてもよい。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及びその製造方法は、導電型が異なる素子にそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造することができ、従って、例えばＭＩＳトランジスタにおけるチャネル領域に応力歪みを付与する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００９１】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を示す工程順（要部）の断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。
【図９】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。
【符号の説明】
【００９２】
Ａ      ｎ型トランジスタ領域
Ｂ      ｐ型トランジスタ領域
１１    半導体基板
１１ａ  活性領域
１１ｂ  活性領域
１２    素子分離領域
１３    ｐ型ウェル
１４    ｎ型ウェル
１４ａ  リセス部
１５ａ  ゲート絶縁膜
１５ｂ  ゲート絶縁膜
１６    ｎ型ゲート電極
１７    ｐ型ゲート電極
１８ａ  ハードマスク
１８ｂ  ハードマスク
１９ａ  側壁膜
１９ｂ  側壁膜
２０    ｎ型エクステンション領域
２１    ｐ型エクステンション領域
２２    シリコン酸化膜
２３    シリコン窒化膜
２３Ａ  シリコン酸窒化膜
２４ａ  サイドウォール
２４ｂ  サイドウォール
２５    ｎ型ソースドレイン領域
２６    下地膜
２７    応力歪み生成膜
２８Ａ  半導体層
２８    ｐ型ソースドレイン領域
２９    金属シリサイド層
３０Ａ  第１の応力歪み生成膜
３０Ｂ  第２の応力歪み生成膜
５１    第１のレジストパターン
５２    第２のレジストパターン
５３    第３のレジストパターン
【図１】
2009065020.tif 000003
【図２】
2009065020.tif 000004
【図３】
2009065020.tif 000005
【図４】
2009065020.tif 000006
【図５】
2009065020.tif 000007
【図６】
2009065020.tif 000008
【図７】
2009065020.tif 000009
【図８】
2009065020.tif 000010
【図９】
2009065020.tif 000011
【図１０】
2009065020.tif 000012