(57)【要約】【課題】簡単な工程で低コストで製造でき、しかも高性能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供すること。【解決手段】メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
支持体の上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を包含するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程と、
前記ソース電極および前記ドレイン電極の上に半導体層を形成する半導体層形成工程とを備えた薄膜トランジスタの製造方法において、
前記ゲート絶縁膜の上に前記ソース電極と前記ドレイン電極との間を分離する絶縁部を形成する絶縁部形成工程を備え、
前記ソース・ドレイン電極形成工程は、前記ソース電極および前記ドレイン電極をメッキ法で形成する工程であり、
前記ソース電極および前記ドレイン電極の表面が前記絶縁部の表面と略平坦となるまでメッキすることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記絶縁部は、前記ゲート絶縁膜に比べて撥液性が大きいことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記絶縁部は、感光性の高分子層からフォトリソグラフィ法により形成されることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記絶縁部は、前記ゲート絶縁膜をエッチングすることにより形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記メッキ法は、自己触媒メッキと置換メッキとで行うことを特徴とする請求項１乃至４の何れか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記置換メッキは、金（Ａｕ）を析出させることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
請求項１乃至６の何れか１項に記載の薄膜トランジスタの製造方法により製造されることを特徴とする薄膜トランジスタ。
【請求項８】
請求項７に記載の薄膜トランジスタを２次元マトリクス状に複数個配列したことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置に関し、特に、メッキ法を用いてソース電極およびドレイン電極を形成する薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置に関する。
【背景技術】
【０００２】
近年、非晶質（アモルファス）シリコン（ａ−Ｓｉ）を用いた薄膜トランジスタ（以下、ＴＦＴと言う）に変わるものとして、有機半導体を用いたＴＦＴ（以下、有機ＴＦＴと言う）が研究されている。有機ＴＦＴは、従来の半導体製造プロセスではなく、印刷プロセスを用いて製造できるため、低コストで製造できるという特徴を持つ。また、製造プロセス温度は２００℃以下と低温であるため、フィルム基板が使用でき、フレキシブルディスプレイへの応用が期待されている。
【０００３】
有機ＴＦＴの性能は年々向上してきてはいるが、液晶ディスプレイ等のフラットパネルディスプレイ（以下、ＦＰＤと言う）への使用にはまだ十分ではない。特に、性能の指標のひとつである移動度は、０．００１〜０．１ｃｍ2／Ｖ・ｓ程度と、ａ−Ｓｉの１ｃｍ2／Ｖ・ｓと比べて１桁程度低い値となっている。
【０００４】
移動度を向上させるための手法として、有機半導体材料の改良以外に、有機ＴＦＴの製造プロセスの改良も試みられている。例えば、有機半導体は結晶状態に応じて電流の流れ方が決まるため、良好に結晶化させることが重要である。
【０００５】
そこで、特許文献１には、ボトムコンタクト型のＴＦＴにおいて、ソースおよびドレイン電極の段差が有機半導体の結晶化を阻害していることに注目し、電極の段差を無くすような構成とすることで有機ＴＦＴの性能向上を行う方法が記載されている。
【特許文献１】特開２００６−４１２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載の方法では、製造プロセス中に多くの真空蒸着プロセスが用いられているために、工程が複雑で製造に時間がかかり、かつ製造装置も高価であり、低コストで製造できるという有機ＴＦＴの利点が失われている。例えば、特許文献１の実施例１では、少なくとも４工程にスパッタリング等の真空蒸着法が用いられている。さらに、ゲート絶縁部とソース電極およびドレイン電極との平坦化のために化学的機械的研磨（ＣＭＰ）法が用いられており、これも高コスト化の一要因となっている。
【０００７】
本発明は、上記事情に鑑みてなされたもので、簡単な工程で低コストで製造でき、しかも高性能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の目的は、下記構成により達成することができる。
【０００９】
１．支持体の上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を包含するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程と、
前記ソース電極および前記ドレイン電極の上に半導体層を形成する半導体層形成工程とを備えた薄膜トランジスタの製造方法において、
前記ゲート絶縁膜の上に前記ソース電極と前記ドレイン電極との間を分離する絶縁部を形成する絶縁部形成工程を備え、
前記ソース・ドレイン電極形成工程は、前記ソース電極および前記ドレイン電極をメッキ法で形成する工程であり、
前記ソース電極および前記ドレイン電極の表面が前記絶縁部の表面と略平坦となるまでメッキすることを特徴とする薄膜トランジスタの製造方法。
【００１０】
２．前記絶縁部は、前記ゲート絶縁膜に比べて撥液性が大きいことを特徴とする１に記載の薄膜トランジスタの製造方法。
【００１１】
３．前記絶縁部は、感光性の高分子層からフォトリソグラフィ法により形成されることを特徴とする１または２に記載の薄膜トランジスタの製造方法。
【００１２】
４．前記絶縁部は、前記ゲート絶縁膜をエッチングすることにより形成されることを特徴とする１に記載の薄膜トランジスタの製造方法。
【００１３】
５．前記メッキ法は、自己触媒メッキと置換メッキとで行うことを特徴とする１乃至４の何れか１項に記載の薄膜トランジスタの製造方法。
【００１４】
６．前記置換メッキは、金（Ａｕ）を析出させることを特徴とする５に記載の薄膜トランジスタの製造方法。
【００１５】
７．１乃至６の何れか１項に記載の薄膜トランジスタの製造方法により製造されることを特徴とする薄膜トランジスタ。
【００１６】
８．７に記載の薄膜トランジスタを２次元マトリクス状に複数個配列したことを特徴とする表示装置。
【発明の効果】
【００１７】
本発明によれば、メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。なお、図中、同一あるいは同等の部分には同一の番号を付与し、重複する説明は省略する。
【００１９】
最初に、本発明におけるＴＦＴを用いた表示装置について、図１を用いて説明する、図１は、本発明におけるＴＦＴを用いた表示装置の１例の構成を示す模式図である。
【００２０】
図１において、表示装置１は、ＴＦＴシート１０、水平駆動回路２０および垂直駆動回路３０等で構成される。ＴＦＴシート１０は、ＴＦＴ１１、蓄積コンデンサ１３および出力素子１５で構成される画素が、２次元マトリクス状に複数個配列されている。
【００２１】
各ＴＦＴ１１のゲートには、水平駆動回路２０からＴＦＴシート１０の各水平行毎に出力されるゲートバスライン２１が接続されている。また、各ＴＦＴ１１のソースには、垂直駆動回路３０からＴＦＴシート１０の各垂直列毎に出力されるソースバスライン３１が接続されている。
【００２２】
各ＴＦＴ１１のドレインには、画素毎に出力素子１５が接続されている。出力素子１５は、例えば液晶、電気泳動素子等である。図１の例では、出力素子１５として液晶が、抵抗とコンデンサからなる等価回路で示されている。
【００２３】
（第１の実施の形態）
次に、本発明におけるＴＦＴの製造方法の第１の実施の形態について、図２乃至図７を用いて説明する。図２は、本発明におけるＴＦＴの製造方法の第１の実施の形態を示す模式図で、図２（ａ）は第１の実施の形態の主工程図、図２（ｂ）は各工程でのＴＦＴの形成状態を示す断面図である。
【００２４】
図２（ａ）および（ｂ）において、ＴＦＴ１１は、支持体ＢＰの上に形成される。支持体ＢＰとしてはガラス板や各種のフィルムを用いることができ、特に限定されるものではない。支持体ＢＰとして、例えばプラスチックのフィルムを用いれば、所謂フレキシブルディスプレイを実現できる。
【００２５】
まず、図２のゲート電極形成工程Ｓ１００において、支持体ＢＰ上にゲート電極ＧＥが形成される。詳細は図３で説明する。続いて、ゲート絶縁膜形成工程Ｓ２００において、支持体ＢＰ上にゲート電極ＧＥを包含するようにゲート絶縁膜ＧＩＬが形成される。詳細は図４で説明する。
【００２６】
次に、絶縁部形成工程Ｓ３００において、ゲート絶縁膜ＧＩＬ上のゲート電極ＧＥの上部に絶縁部ＩＮ１が形成される。詳細は図５で説明する。続いて、ソース・ドレイン電極形成工程Ｓ４００において、ゲート絶縁膜ＧＩＬ上の絶縁部ＩＮ１を挟む位置にソース電極ＳＥ１およびドレイン電極ＤＥ１が形成される。詳細は図６で説明する。最後に、半導体層形成工程Ｓ５００において、絶縁部２０１、ソース電極ＳＥ１およびドレイン電極ＤＥ１上に有機半導体層ＯＳが形成されて、一連の工程が終了される。
【００２７】
本発明においては、上述したソース・ドレイン電極形成工程Ｓ４００において、ソース電極ＳＥ１およびドレイン電極ＤＥ１の上面と絶縁部２０１の上面とが平坦になるように、メッキ法を用いてソース電極ＳＥ１およびドレイン電極ＤＥ１を形成する。
【００２８】
次に、上述した各工程の詳細について、説明する。
【００２９】
図３は、ゲート電極形成工程Ｓ１００の副工程を説明するための模式図で、図３（ａ）はゲート電極形成工程Ｓ１００の副工程図、図３（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００３０】
図３（ａ）および（ｂ）において、ゲート電極膜形成工程Ｓ１０１で、支持体ＢＰ上に、工程終了時にゲート電極ＧＥとなる電極膜１０３が形成される。電極膜１０３の材料としては、Ｃｒ、Ａｌ、Ａｇ、Ａｕ、Ｔｉ、Ｃｕ等の金属、ＩＴＯ（酸化インジウムスズ）、ＩＺＯ（酸化インジウム亜鉛）等の金属酸化膜、ＰＥＤＯＴ（ポリエチレンジオキシチオフェン）／ＰＳＳ（ポリスチレンスルホン酸）等の有機導電膜が利用できるが、特に限定されるものではない。
【００３１】
また、電極膜１０３は、スパッタ、真空蒸着等のＰＶＤ（物理気相成長法）法、スピンコート法、めっき法等で成膜できるが、特に限定されるものではない。インクジェット塗布法（以下、ＩＪ法と言う）や各種印刷法を利用すれば、成膜と以下で述べるパターンニングとを同時に行うことができ、工程を簡略化することも可能である。
【００３２】
レジスト塗布工程Ｓ１０３からレジスト剥離工程Ｓ１１１までは、所謂フォトリソグラフィによるパターンニング工程である。レジスト塗布工程Ｓ１０３で、電極膜１０３上にスピンコート等によりネガ型のレジストＲＥ１が塗布される。露光工程Ｓ１０５で、レジストＲＥ１を残す部分のみ開口したフォトマスクＰＭ１を介して、紫外線等の光Ｌで露光が行われる。現像工程Ｓ１０７で現像が行われて、露光工程Ｓ１０５で露光されなかった部分のレジストＲＥ１が除去され、露光されたレジストＲＥ１のみが残される。
【００３３】
エッチング工程Ｓ１０９で、ウェットエッチング法、ドライエッチング法等を利用して、現像工程Ｓ１０７で残されたレジストＲＥ１をマスクとして電極膜１０３がエッチングされ、レジストＲＥ１でマスクされた電極膜１０３のみが残される。レジスト剥離工程Ｓ１１１で、残されたレジストＲＥ１が剥離されて、支持体ＢＰ上にゲート電極ＧＥが形成され、図２のゲート電極形成工程Ｓ１００に戻る。
【００３４】
なお、ここではネガ型のレジストを用いた例を示したが、ポジ型のレジストを用いてもよい。この場合、露光工程Ｓ１０５で、レジストＲＥ１を除去したい部分のみ開口したフォトマスクＰＭ１を用いることになる。
【００３５】
図４は、ゲート絶縁膜形成工程Ｓ２００の副工程を説明するための模式図で、図４（ａ）はゲート絶縁膜形成工程Ｓ２００の副工程図、図４（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００３６】
図４（ａ）および（ｂ）において、ゲート絶縁膜成膜工程Ｓ２０１で、例えばＳｉＯ2をスパッタ法で成膜してゲート絶縁膜ＧＩＬが形成される。続いて、親液化処理工程Ｓ２０３で、例えばＵＶオゾン処理を利用して、ゲート絶縁膜ＧＩＬの表面が、後述する触媒の溶媒に対して親液化され、図２のゲート電極形成工程Ｓ１００に戻る。親液化処理は、後の工程で触媒のパターンニングをサポートするためのものである。
【００３７】
ゲート絶縁膜成膜工程Ｓ２０１の別の例として、シラン化合物や有機絶縁膜材料等をスピンコート法や各種印刷法等で成膜することも可能である。この方法は、スパッタ法でＳｉＯ2を形成するのに比べ、プロセスが簡単であるという利点がある。ここでも絶縁材料自身が後述する触媒の溶媒に対して親液性を持つか、成膜後に親液化処理を行うことが望ましい。
【００３８】
図５は、絶縁部形成工程Ｓ３００の副工程を説明するための模式図で、図５（ａ）は絶縁部形成工程Ｓ３００の副工程図、図５（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００３９】
図５（ａ）および（ｂ）において、絶縁層成膜工程Ｓ３０１で、例えば有機高分子材料等をスピンコート法等でゲート絶縁膜ＧＩＬ上に塗布することで、工程終了時に絶縁部ＩＮ１となる絶縁層３０１が成膜される。使用される有機高分子材料が感光性を持っていれば、後述するパターンニング時のレジスト塗布工程Ｓ３０３とレジスト剥離工程Ｓ３１１とを省略することができ、工程を簡略化することも可能である。
【００４０】
レジスト塗布工程Ｓ３０３からレジスト剥離工程Ｓ３１１までは、所謂フォトリソグラフィによるパターンニング工程である。レジスト塗布工程Ｓ３０３で、絶縁層３０１上にスピンコート等によりポジ型のレジストＲＥ２が塗布される。露光工程Ｓ３０５で、レジストＲＥ２を除去する部分のみ開口したフォトマスクＰＭ２を介して、紫外線等の光Ｌで露光が行われる。現像工程Ｓ３０７で現像が行われて、露光工程Ｓ３０５で露光された部分のレジストＲＥ２が除去され、露光されなかったレジストＲＥ２のみが残される。
【００４１】
エッチング工程Ｓ３０９で、ウェットエッチング法、ドライエッチング法等を利用して、現像工程Ｓ３０７で残されたレジストＲＥ２をマスクとして絶縁層３０１がエッチングされ、レジストＲＥ２でマスクされた絶縁層３０１のみが残される。レジスト剥離工程Ｓ３１１で、残されたレジストＲＥ２が剥離されて、ゲート絶縁膜ＧＩＬ上に絶縁部ＩＮ１が形成され、図２の絶縁部形成工程Ｓ３００に戻る。
【００４２】
絶縁部ＩＮ１は、半導体層形成工程Ｓ５００で形成される半導体層のチャネル部に相当する場所に形成され、最終的にゲート絶縁膜ＧＩＬの一部となり、ＴＦＴのチャネル幅を決定する。チャネル幅は、フォトリソグラフィの精度で決まるため、１０ｕｍ以下の小さなチャネル幅も実現可能である。後の工程で触媒のパターンニングをサポートするために、絶縁部ＩＮ１は、後述する触媒の溶媒に対して、ゲート絶縁膜ＧＩＬよりも大きい撥液性をもっていることが望ましい。
【００４３】
なお、ここではポジ型のレジストを用いた例を示したが、ネガ型のレジストを用いてもよい。この場合、露光工程Ｓ３０５で、レジストＲＥ２を残したい部分のみ開口したフォトマスクＰＭ２を用いることになる。
【００４４】
図６は、ソース・ドレイン電極形成工程Ｓ４００の副工程を説明するための模式図で、図６（ａ）はソース・ドレイン電極形成工程Ｓ４００の副工程図、図６（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００４５】
図６（ａ）および（ｂ）において、触媒成膜工程Ｓ４０１で、各種印刷法、ＩＪ法等を利用して、ゲート絶縁膜ＧＩＬ上の絶縁部ＩＮ１を挟んだソースおよびドレイン電極が形成される位置に、触媒ＣＴ１を含む溶液が塗布され、乾燥されて触媒ＣＴ１が成膜される。この時、絶縁部ＩＮ１が触媒の溶媒に対して撥液性をもっていれば、触媒ＣＴ１は、絶縁部ＩＮ１を避けて塗布される。
【００４６】
触媒ＣＴ１として用いられるのは、ＡｇＰｄ、Ｐｔ、Ａｕ等の金属であり、触媒ＣＴ１を含む溶液としては、ＡｇＰｄナノ粒子、Ｐｔナノ粒子、Ａｕナノ粒子等の金属ナノ粒子を溶媒に分散させた金属ナノインクを用いることができる。
【００４７】
続いて、金属膜形成工程Ｓ４０３で、触媒ＣＴ１表面に、Ｎｉ等の金属ＭＥ１を無電界メッキで析出させる。析出させる金属ＭＥ１が酸化反応に対して触媒活性であるような還元剤を選べば、析出させた金属ＭＥ１は自己触媒的に成長し、任意な膜厚にすることができる。金属ＭＥ１の成長レートはメッキ液の濃度や温度等で管理できるため、メッキ処理時間を制御することで、金属ＭＥ１の上部が絶縁部ＩＮ１の上部と平坦になるように正確に成長させることができる。例えばＮｉを析出させる場合、還元剤には、例えばホスフィン酸ナトリウム、ジメチルアミンボラン、ヒドラジン、テトラヒドロホウ酸カリウム等が利用できる。
【００４８】
次に、Ａｕ膜析出工程Ｓ４０５で、金属ＭＥ１の上面を置換メッキして、Ａｕ膜Ａｕ１を析出させることが好ましい。Ａｕは化学的に極めて安定で、Ｐ型の有機半導体材料と良好なコンタクトが取れる。置換メッキでは、Ａｕ膜Ａｕ１は最大０．２ｕｍ程度しか金属ＭＥ１と置換されないが、有機半導体材料とのコンタクトは表面の影響が大きいため、このような膜厚でも充分に機能する。Ａｕの代わりとして、Ｐｄ、Ｐｔ、Ｒｕ、Ｒｈ等の白金族金属もＰ型有機半導体とのコンタクトが良好であり、利用できる。
【００４９】
以上のようにして表面にＡｕ膜Ａｕ１を有するソース電極ＳＥ１およびドレイン電極ＤＥ１が形成され、図２のソース・ドレイン電極形成工程Ｓ４００に戻る。
【００５０】
図７は、半導体層形成工程Ｓ５００の副工程を説明するための模式図で、図７（ａ）は半導体層形成工程Ｓ５００の副工程図、図７（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００５１】
図７において、有機半導体膜塗布工程Ｓ５０１で、各種印刷法、ＩＪ法等を利用して、絶縁部ＩＮ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１の上に有機半導体ＯＳを含む溶液が塗布され、乾燥されて有機半導体層ＯＳが成膜され、図２の半導体層形成工程Ｓ５００に戻る。
【００５２】
有機半導体ＯＳとしては、例えばＴＩＰＳ（熱相分離法）−ＰｅｎｔａｃｅｎｅやＰ３ＨＴ（ポリ−３−ヘキシルチオフェン）等の塗布型有機半導体を用いることができるが、特にそれに限定されるものではない。
【００５３】
ここで、ソース電極ＳＥ１およびドレイン電極ＤＥ１の形成のための触媒ＣＴ１の塗布方法の更なる改良について、図８を用いて説明する。図８は、触媒ＣＴ１の塗布方法の更なる改良を説明するための模式図で、図８（ａ）、（ｂ）は断面図、図８（ｃ）はソース電極ＳＥ１およびドレイン電極ＤＥ１側から見た上面図である。
【００５４】
図８（ａ）および（ｃ）に示すように、図５の絶縁部形成工程Ｓ３００で形成される絶縁部ＩＮ１の形状を、ゲート絶縁膜ＧＩＬ上のソースおよびドレイン電極が形成される位置を囲む形状とする。これによって、図８（ｂ）および（ｃ）に示すように、図６のソース・ドレイン電極形成工程で触媒ＣＴ１を塗布する場合の、触媒ＣＴ１を含む溶液がゲート絶縁膜ＧＩＬ上のソースおよびドレイン電極が形成される位置からはみ出すことがなくなり、より正確に触媒を配置することが可能となる。
【００５５】
上述した本発明におけるＴＦＴの製造方法の第１の実施の形態によれば、ゲート絶縁膜上に絶縁部を形成した後に、メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。
【００５６】
（第２の実施の形態）
次に、本発明におけるＴＦＴの製造方法の第２の実施の形態について、図９および図１０を用いて説明する。本第２の実施の形態は、第１の実施の形態とは絶縁部形成工程Ｓ３００およびソース・ドレイン電極形成工程Ｓ４００が異なり、その他の工程は同じである。
【００５７】
図９は、本第２の実施の形態の絶縁部形成工程Ｓ３００の副工程を説明するための模式図で、図９（ａ）は絶縁部形成工程Ｓ３００の副工程図、図９（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００５８】
図９（ａ）および（ｂ）において、レジスト塗布工程Ｓ３２３から現像工程Ｓ３２９までは、所謂フォトリソグラフィによるパターンニング工程である。レジスト塗布工程Ｓ３２３で、ゲート絶縁膜ＧＩＬ上にスピンコート等によりポジ型のレジストＲＥ３が塗布される。露光工程Ｓ３２５で、ソースおよびドレイン電極が形成される位置のみ開口したフォトマスクＰＭ３を介して、紫外線等の光Ｌで露光が行われる。現像工程Ｓ３２７で現像が行われて、露光工程Ｓ３２５で露光された部分のレジストＲＥ３が除去され、露光されなかったレジストＲＥ３のみが残される。レジストＲＥ３は、後述する触媒の溶媒に対して撥液性をもっていることが望ましい。
【００５９】
エッチング工程Ｓ３２９で、現像工程Ｓ３２７で残されたレジストＲＥ３をマスクとしてゲート絶縁膜ＧＩＬがエッチングされる。このとき、ゲート絶縁膜ＧＩＬをすべて取り去ってしまうのではなく、途中でエッチングをやめる。このようにすることで、ソースおよびドレイン電極が形成される位置に凹部ＣＰが形成され、凹部ＣＰの間にゲート絶縁膜ＧＩＬが絶縁部ＩＮ２として残されたパターンができる。ここでは、レジストＲＥ３を除去せずに残す。エッチング工程Ｓ３２９終了後、図２の絶縁部形成工程Ｓ３００に戻る。
【００６０】
図１０は、本第２の実施の形態のソース・ドレイン電極形成工程Ｓ４００の副工程を説明するための模式図で、図１０（ａ）はソース・ドレイン電極形成工程Ｓ４００の副工程図、図１０（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００６１】
図１０（ａ）および（ｂ）において、触媒成膜工程Ｓ４２１で、各種印刷法、ＩＪ法等を利用して、ゲート絶縁膜ＧＩＬの凹部ＣＰに、触媒ＣＴ２を含む溶液が塗布され、乾燥されて触媒ＣＴ２が成膜される。この時、レジストＲＥ３が触媒ＣＴ２の溶媒に対して撥液性をもっていれば、触媒ＣＴ２は、レジストＲＥ３を避けて凹部ＣＰのみに塗布される。
【００６２】
第１の実施の形態と同様に、触媒ＣＴ２として用いられるのは、ＡｇＰｄ、Ｐｔ、Ａｕ等の金属であり、触媒ＣＴ２を含む溶液としては、ＡｇＰｄナノ粒子、Ｐｔナノ粒子、Ａｕナノ粒子等の金属ナノ粒子を溶媒に分散させた金属ナノインクを用いることができる。
【００６３】
次に、レジスト除去工程Ｓ４２２で、残されたレジストＲＥ３が除去される。
【００６４】
続いて、第１の実施の形態と同様に、金属膜形成工程Ｓ４２３で、触媒ＣＴ２表面に、Ｎｉ等の金属ＭＥ２を無電界メッキで析出させる。析出させる金属ＭＥ２が酸化反応に対して触媒活性であるような還元剤を選べば、析出させた金属ＭＥ２は自己触媒的に成長し、任意な膜厚にすることができる。金属ＭＥ２の成長レートはメッキ液の濃度や温度等で管理できるため、メッキ処理時間を制御することで、金属ＭＥ２が凹部ＣＰを満たし、その上部が絶縁部ＩＮ２の上部と平坦になるように正確に成長させることができる。例えばＮｉを析出させる場合、還元剤には、例えばホスフィン酸ナトリウム、ジメチルアミンボラン、ヒドラジン、テトラヒドロホウ酸カリウム等が利用できる。
【００６５】
次に、Ａｕ膜析出工程Ｓ４２５で、金属ＭＥ２の上面を置換メッキして、Ａｕ膜Ａｕ２を析出させることが好ましい。Ａｕは化学的に極めて安定で、Ｐ型の有機半導体材料と良好なコンタクトが取れる。置換メッキでは、Ａｕ膜Ａｕ２は最大０．２ｕｍ程度しか金属ＭＥ２と置換されないが、有機半導体材料とのコンタクトは表面の影響が大きいため、このような膜厚でも充分に機能する。Ａｕの代わりとして、Ｐｄ、Ｐｔ、Ｒｕ、Ｒｈ等の白金族金属もＰ型有機半導体とのコンタクトが良好であり、利用できる。
【００６６】
以上のようにして表面にＡｕ膜Ａｕ２を有するソース電極ＳＥ２およびドレイン電極ＤＥ２が形成され、図２のソース・ドレイン電極形成工程Ｓ４００に戻る。
【００６７】
上述した本発明におけるＴＦＴの製造方法の第２の実施の形態によれば、ゲート絶縁膜をエッチングして絶縁部を形成した後に、メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。
【００６８】
（第３の実施の形態）
次に、本発明におけるＴＦＴの製造方法の第３の実施の形態について、図１１を用いて説明する。本第３の実施の形態は、第２の実施の形態とはソース・ドレイン電極形成工程Ｓ４００が異なり、その他の工程は同じである。ただし、ゲート絶縁膜形成工程Ｓ２００の親液化処理工程Ｓ２０３は必要ない。
【００６９】
図１１は、本第３の実施の形態のソース・ドレイン電極形成工程Ｓ４００の副工程を説明するための模式図で、図１１（ａ）はソース・ドレイン電極形成工程Ｓ４００の副工程図、図１１（ｂ）は各副工程でのＴＦＴの形成状態を示す断面図である。
【００７０】
図１１（ａ）および（ｂ）において、触媒成膜工程Ｓ４２１で、真空蒸着、スパッタリング等の方法を用いて、レジストＲＥ３および凹部ＣＰの全面に、触媒ＣＴ３となる金属が成膜される。触媒ＣＴ３となる金属としては、Ｐｄ、Ｐｔ等が利用できる。
【００７１】
次に、レジストリフトオフ工程Ｓ４３２で、残されたレジストＲＥ３を利用してリフトオフすることで、レジストＲＥ３とともにレジストＲＥ３上の触媒ＣＴ３が除去され、ソースおよびドレイン電極が形成される凹部ＣＰのみに触媒ＣＴ３が残る。
【００７２】
続いて、第１および第２の実施の形態と同様に、金属膜形成工程Ｓ４３３で、触媒ＣＴ３表面に、Ｎｉ等の金属ＭＥ３を無電界メッキで析出させる。析出させる金属ＭＥ３が酸化反応に対して触媒活性であるような還元剤を選べば、析出させた金属ＭＥ３は自己触媒的に成長し、任意な膜厚にすることができる。金属ＭＥ３の成長レートはメッキ液の濃度や温度等で管理できるため、メッキ処理時間を制御することで、金属ＭＥ３が凹部ＣＰを満たし、その上部が絶縁部ＩＮ２の上部と平坦になるように正確に成長させることができる。例えばＮｉを析出させる場合、還元剤には、例えばホスフィン酸ナトリウム、ジメチルアミンボラン、ヒドラジン、テトラヒドロホウ酸カリウム等が利用できる。
【００７３】
次に、Ａｕ膜析出工程Ｓ４３５で、金属ＭＥ３の上面を置換メッキして、Ａｕ膜Ａｕ３を析出させることが好ましい。Ａｕは化学的に極めて安定で、Ｐ型の有機半導体材料と良好なコンタクトが取れる。置換メッキでは、Ａｕ膜Ａｕ３は最大０．２ｕｍ程度しか金属ＭＥ３と置換されないが、有機半導体材料とのコンタクトは表面の影響が大きいため、このような膜厚でも充分に機能する。Ａｕの代わりとして、Ｐｄ、Ｐｔ、Ｒｕ、Ｒｈ等の白金族金属もＰ型有機半導体とのコンタクトが良好であり、利用できる。
【００７４】
以上のようにして表面にＡｕ膜Ａｕ３を有するソース電極ＳＥ３およびドレイン電極ＤＥ３が形成され、図２のソース・ドレイン電極形成工程Ｓ４００に戻る。
【００７５】
上述した本発明におけるＴＦＴの製造方法の第３の実施の形態によれば、ゲート絶縁膜をエッチングして絶縁部を形成し、触媒となる金属を全面に成膜してから余分な触媒をリフトオフした後に、メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。
【００７６】
以下、本発明の各実施の形態に基づく実施例により、本発明に係るＴＦＴについて具体的に説明するが、本発明はこれに限定されない。
【００７７】
（実施例１）
実施例１は、第１の実施の形態に基づく。ガラス基板の上に、スパッタリング法により、Ｃｒを１００ｎｍ成膜した。フォトリソグラフィ法により、Ｃｒ膜をウェットエッチングし、ゲート電極とした。ゲート電極幅は５０μｍとした（図３参照）。
【００７８】
次に、スパッタリング法により、ガラス基板およびゲート電極上にＳｉＯ2を１００ｎｍ成膜し、ゲート絶縁膜とした。成膜後、ＵＶオゾンにより、ゲート絶縁膜表面の親液化を行った（図４参照）。
【００７９】
次に、スピンコート法により、感光性の有機高分子膜ＰＣ４０３を５０ｎｍ成膜した。この膜はゲート絶縁膜であるＳｉＯ2に比べ、撥液性を示した。フォトリソグラフィ法により、この膜をパターンニングし、絶縁部とした。絶縁部の幅は２５ｕｍとした（図５参照）。本例の場合、有機高分子膜自体が感光性のため、レジストの塗布および剥離工程は不要である。
【００８０】
次に、ＩＪ法により、触媒となるＡｇＰｄナノインクを絶縁部の周辺に配置した。絶縁部は撥液性を示すため、触媒となるＡｇＰｄナノインクははじかれ、絶縁部の横に配置された。その後、１８０℃に加熱したオーブン中で溶媒を揮発させた。次に、奥野製薬工業社製Ｎｉ−Ｐめっき液ＮＮＰニコロンＬＴＣに５分浸漬して、触媒上にＮｉ−Ｐめっき層を形成した。続いて、同社製置換Ａｕめっき液フラッシュゴールドＮＣに１０分浸漬して、Ｎｉ−Ｐめっき層上に置換Ａｕめっき層を形成した。絶縁部の上には金属膜は成長しないため、触媒のパターンが、そのままソースおよびドレイン電極パターンとなる（図６参照）。
【００８１】
最後に、ＩＪ法により、有機半導体ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅを、絶縁部とソースおよびドレイン電極上に塗布した（図７参照）。絶縁部とソースおよびドレイン電極とは平坦になっていて半導体の配向を邪魔するような凹凸がないため、ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅをうまく結晶化することができた。このようにして作成された実施例１のＴＦＴは、優れた性能を示した。
【００８２】
また、実施例１において、絶縁部の形状を図８に示したような形状としたところ、触媒となるＡｇＰｄナノインクを塗布するときにはみ出しがなくなり、より正確に触媒を塗布することができた。このようにして作成したＴＦＴは優れた性能を示した。
【００８３】
（実施例２）
実施例２は、第２の実施の形態に基づく。ガラス基板の上に、スパッタリング法により、Ｃｒを１００ｎｍ成膜した。フォトリソグラフィ法により、Ｃｒ膜をウェットエッチングし、ゲート電極とした。ゲート電極幅は５０μｍとした（図３参照）。
【００８４】
次に、スパッタリング法により、ガラス基板およびゲート電極上にＳｉＯ2を１００ｎｍ成膜し、ゲート絶縁膜とした。成膜後、ＵＶオゾンにより、ゲート絶縁膜表面の親液化を行った（図４参照）。
【００８５】
次に、スピンコート法により、レジストを５０ｎｍ成膜し、フォトリソグラフィ法により、パターンニングを行った。続いて、このレジストをマスクとして、ゲート絶縁膜のエッチングを行い、凹部および絶縁部を形成した（図９参照）。
【００８６】
次に、ＩＪ法により、触媒となるＡｇＰｄナノインクを凹部の周辺に塗布した。レジストは撥液性を示すため、触媒となるＡｇＰｄナノインクははじかれ、凹部内にのみ塗布された。その後、１８０℃に加熱したオーブン中で溶媒を揮発させ、溶媒揮発後、レジストを除去した。次に、奥野製薬工業社製Ｎｉ−Ｐめっき液ＮＮＰニコロンＬＴＣに５分浸漬して、触媒上にＮｉ−Ｐめっき層を形成した。続いて、同社製置換Ａｕめっき液フラッシュゴールドＮＣに１０分浸漬して、Ｎｉ−Ｐめっき層上に置換Ａｕめっき層を形成した。絶縁部の上には金属膜は成長しないため、触媒のパターンが、そのままソースおよびドレイン電極パターンとなる（図１０参照）。
【００８７】
最後に、ＩＪ法により、有機半導体ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅを、絶縁部とソースおよびドレイン電極上に塗布した（図７参照）。絶縁部とソースおよびドレイン電極とは平坦になっていて半導体の配向を邪魔するような凹凸がないため、ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅをうまく結晶化することができた。このようにして作成された実施例１のＴＦＴは、優れた性能を示した。
【００８８】
（実施例３）
実施例３は、第３の実施の形態に基づく。
【００８９】
ガラス基板の上に、スパッタリング法により、Ｃｒを１００ｎｍ成膜した。フォトリソグラフィ法により、Ｃｒ膜をウェットエッチングし、ゲート電極とした。ゲート電極幅は５０μｍとした（図３参照）。
【００９０】
次に、スパッタリング法により、ガラス基板およびゲート電極上にＳｉＯ2を１００ｎｍ成膜し、ゲート絶縁膜とした（図４参照）。本例では、ゲート絶縁膜の親液化処理は不要である。
【００９１】
次に、スピンコート法により、レジストを５０ｎｍ成膜し、フォトリソグラフィ法により、パターンニングを行った。続いて、このレジストをマスクとして、ゲート絶縁膜のエッチングを行い、凹部および絶縁部を形成した（図９参照）。
【００９２】
次に、真空蒸着法により、触媒となるＰｄを全面に成膜し、その後レジストをリフトオフして、凹部内のみにＰｄを残した。次に、奥野製薬工業社製Ｎｉ−Ｐめっき液ＮＮＰニコロンＬＴＣに５分浸漬して、触媒上にＮｉ−Ｐめっき層を形成した。続いて、同社製置換Ａｕめっき液フラッシュゴールドＮＣに１０分浸漬して、Ｎｉ−Ｐめっき層上に置換Ａｕめっき層を形成した。絶縁部の上には金属膜は成長しないため、触媒のパターンが、そのままソースおよびドレイン電極パターンとなる（図１１参照）。
【００９３】
最後に、ＩＪ法により、有機半導体ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅを、絶縁部とソースおよびドレイン電極上に塗布した（図７参照）。絶縁部とソースおよびドレイン電極とは平坦になっていて半導体の配向を邪魔するような凹凸がないため、ＴＩＰＳ−Ｐｅｎｔａｃｅｎｅをうまく結晶化することができた。このようにして作成された実施例１のＴＦＴは、優れた性能を示した。
【００９４】
以上に述べたように、本発明によれば、メッキ法を用いてソース電極およびドレイン電極を形成することで、簡単な工程で低コストで製造でき、しかもソース電極およびドレイン電極とその間を分離する絶縁部との平坦化も行えるので、高性能化も可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を提供することができる。
【００９５】
尚、本発明に係る薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置を構成する各構成の細部構成および細部動作に関しては、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【図面の簡単な説明】
【００９６】
【図１】本発明におけるＴＦＴを用いた表示装置の１例の構成を示す模式図である。
【図２】本発明におけるＴＦＴの製造方法の第１の実施の形態を示す模式図である。
【図３】ゲート電極形成工程の副工程を説明するための模式図である。
【図４】ゲート絶縁膜形成工程の副工程を説明するための模式図である。
【図５】絶縁部形成工程の副工程を説明するための模式図である。
【図６】ソース・ドレイン電極形成工程の副工程を説明するための模式図である。
【図７】半導体層形成工程の副工程を説明するための模式図である。
【図８】触媒の塗布方法の更なる改良を説明するための模式図である。
【図９】本発明におけるＴＦＴの製造方法の第２の実施の形態の絶縁部形成工程の副工程を説明するための模式図である。
【図１０】第２の実施の形態のソース・ドレイン電極形成工程の副工程を説明するための模式図である。
【図１１】第３の実施の形態のソース・ドレイン電極形成工程の副工程を説明するための模式図である。
【符号の説明】
【００９７】
１  表示装置
１０  ＴＦＴシート
１１  ＴＦＴ（薄膜トランジスタ）
１３  蓄積コンデンサ
１５  出力素子
２０  水平駆動回路
２１  ゲートバスライン
３０  垂直駆動回路
３１  ソースバスライン
ＢＰ  支持体
ＧＥ  ゲート電極
ＧＩＬ  ゲート絶縁膜
ＣＰ  凹部
ＩＮ１、ＩＮ２  絶縁部
ＲＥ１、ＲＥ２、ＲＥ３  レジスト
ＰＭ１、ＰＭ２、ＰＭ３  フォトマスク
ＳＥ１、ＳＥ２、ＳＥ３  ソース電極
ＤＥ１、ＤＥ２、ＤＥ３  ドレイン電極
ＣＴ１、ＣＴ２、ＣＴ３  触媒
ＭＥ１、ＭＥ２、ＭＥ３  金属
Ａｕ１、Ａｕ２、Ａｕ３  Ａｕ膜
ＯＳ  有機半導体（層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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