(57)【要約】【課題】半導体集積回路を構成するトランジスタ毎の特性劣化を見積もり、半導体集積回路の伝播遅延を計算することのできる半導体集積回路の伝播遅延計算装置、方法及びプログラムを提供する。【解決手段】半導体集積回路の伝播遅延計算装置の入出力波形算出部１１は、半導体集積回路を構成する論理回路に対する入出力波形の入出力時間を算出する。劣化指標算出部１２は、入出力時間に基づき、論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を算出する。ドレイン電流減少率算出部１３は、劣化指標に基づき、トランジスタのドレイン電流減少率を算出し、伝播遅延増加率算出部１４は、ドレイン電流減少率に基づき、伝播遅延増加率を算出する。伝播遅延算出部１５は、伝播遅延増加率に基づき、各論理回路及び半導体集積回路の伝播遅延を算出する。【選択図】図１
2009093572.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を格納する半導体集積回路情報記憶部と、
前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を格納する論理回路情報記憶部と、
前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出する入出力波形算出部と、
前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出する劣化指標算出部と、
前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するドレイン電流減少率算出部と、
各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出する伝播遅延増加率算出部と、
各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出する伝播遅延算出部と
を備えることを特徴とする半導体集積回路の伝播遅延計算装置。
【請求項２】
前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間の関係から前記劣化指標を決定する劣化指標テーブルを格納する劣化指標テーブル記憶部を更に備え、
前記劣化指標算出部は前記入力時間及び前記出力時間に基づき前記劣化指標テーブルを参照して前記劣化指標を算出することを特徴とする請求項１記載の半導体集積回路の伝播遅延計算装置。
【請求項３】
劣化前の各トランジスタの入力波形の入力時間に対する劣化後の各トランジスタの入力波形の入力時間の劣化率を示す入力波形劣化率と前記ドレイン電流減少率との関係から前記伝播遅延増加率を決定する伝播遅延増加率テーブルを格納する伝播遅延増加率テーブル記憶部を更に備え、
前記伝播遅延増加率算出部は前記ドレイン電流減少率に基づき前記伝播遅延増加率テーブルを参照して前記伝播遅延増加率を算出することを特徴とする請求項１又は２記載の半導体集積回路の伝播遅延計算装置。
【請求項４】
半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を半導体集積回路情報記憶部から取得するステップと、
前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を論理回路情報記憶部から取得するステップと、
前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出するステップと、
前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出するステップと、
前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するステップと、
各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出するステップと、
各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出するステップと
を備えることを特徴とする半導体集積回路の伝播遅延計算方法。
【請求項５】
半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を半導体集積回路情報記憶部から取得するステップと、
前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を論理回路情報記憶部から取得するステップと、
前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出するステップと、
前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出するステップと、
前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するステップと、
各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出するステップと、
各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出するステップと
をコンピュータに実行させるように構成されたことを特徴とする半導体集積回路の伝播遅延計算プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関し、特に半導体集積回路の伝播遅延を計算する装置、方法及びそのプログラムに関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するトランジスタは、長時間の電気的ストレスを受け続けることにより性能が劣化する。長時間の電気的ストレスによるトランジスタ劣化の主要なものとしては、ホットキャリアによる劣化とＮＢＴＩ（Negative Bias Temperature Instability）による劣化とがある。これらの劣化に関して、ホットキャリアによる劣化は、主にソース−ドレイン間電圧、ソース−ゲート間電圧、ドレイン電流、基板電流によって決まり、ＮＢＴＩによる劣化は主にソース−ゲート間電圧によって決まる。
【０００３】
これらの電気的ストレスを受けた後のトランジスタは、しきい値電圧の増大とドレイン電流の低下を起こす。半導体集積回路の設計においては、数年以上の長期の使用を想定しなければならないので、電気的ストレスによるトランジスタの劣化が起こっても、動作可能な設計をしなければならない。半導体集積回路の設計において劣化の影響を取り入れる際には、上述した電圧、電流依存性を考慮して、電気的ストレスによる劣化後の性能を見積もり、その性能で回路が動作するように設計する。
【０００４】
ここで、半導体集積回路を構成するトランジスタが受ける電気的ストレスは、各トランジスタが含まれる論理回路の構成や、個別のトランジスタに対する入力側と出力側の電圧波形（ゲートーソース電圧、ドレインーソース電圧）に依存する。そのため、異なる論理回路を構成するトランジスタは異なる電気的ストレスを受け、また、同じ論理回路を構成するトランジスタも入出力の電圧波形が異なれば、異なる電気的ストレスを受ける。特に、ホットキャリアによるトランジスタの劣化は、スイッチング時に発生するため、半導体集積回路の動作に依存するところが大きい。
【０００５】
従来、トランジスタの劣化を取り入れて半導体集積回路を設計するために、以下のような手法が実施されていた。すなわち、ホットキャリア及びＮＢＴＩによる劣化後の半導体集積回路全体のタイミング検証を実施する際に、回路の構成、電源電圧、温度又は周波数等に基づいて、最も強い電気的ストレスを受ける論理回路を構成するトランジスタにおける電気的ストレス後の特性劣化を計算する。その後、最も強い電気的ストレスを受ける論理回路の伝播遅延の増加率を計算し、その増加率を半導体集積回路を構成する全論理回路に適用するという手法である。この手法を使えば、どの論理回路に対しても十分な劣化マージンを確保した設計が可能になるものの、現実の回路パスの劣化後の伝播遅延に対してかなり過剰なマージンとなる。しかも、劣化の小さい論理回路に対しても、大きな劣化を見込んだ設計を行うことを強いられることになり、トランジスタ面積の増加、配線幅の増加など、半導体集積回路の微細化を妨げる原因となっていた。
【０００６】
ここで、特許文献１に記載されたシミュレーション装置は、集積回路内のトランジスタ数個〜数十個程度から構成される基本セルの一つ一つについて、電気的ストレスを受けた後の特性の劣化をあらかじめ見積もり、ライブラリに情報として保持させる。この劣化後のタイミングデータを用いてＩＣの動作をシミュレーションする（特許文献１参照）。この装置を用いれば、半導体集積回路を構成する各基本セル毎に伝播遅延を計算することができ、劣化の小さい論理回路に対しても、大きな劣化を見込んだ設計を行う必要がない。しかしながら、多数存在する基本セルに対して、動作時間、動作温度又はスイッチング回数等に応じた劣化後の遅延情報を、それぞれの条件について、数点にわたってあらかじめ見積もり、保持させる必要があった。そのため、基本セルの特性劣化情報のデータベースを構築するため、あらかじめ膨大な見積もりを実施する必要があり、実質的には実現するのが困難であった。
【特許文献１】特開２０００−３３９３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、データベースのデータ量が小さくて済み、しかも、過剰なマージンを与えず適正な半導体集積回路の伝播遅延を計算することのできる半導体集積回路の伝播遅延計算装置、方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様に係る半導体集積回路の伝播遅延計算装置は、半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を格納する半導体集積回路情報記憶部と、前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を格納する論理回路情報記憶部と、前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出する入出力波形算出部と、前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出する劣化指標算出部と、前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するドレイン電流減少率算出部と、各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出する伝播遅延増加率算出部と、各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出する伝播遅延算出部とを備えることを特徴とする。
【０００９】
本発明の一の態様に係る半導体集積回路の伝播遅延計算方法は、半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を半導体集積回路情報記憶部から取得するステップと、前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を論理回路情報記憶部から取得するステップと、前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出するステップと、前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出するステップと、前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するステップと、各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出するステップと、各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出するステップとを備えることを特徴とする。
【００１０】
本発明の一の態様に係る半導体集積回路の伝播遅延計算プログラムは、半導体集積回路を構成する論理回路の配置及び接続状況を定義した半導体集積回路情報を半導体集積回路情報記憶部から取得するステップと、前記論理回路を構成するトランジスタの配置及び接続状況を定義した論理回路情報を論理回路情報記憶部から取得するステップと、前記半導体集積回路情報及び前記論理回路情報から前記論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出するステップと、前記半導体集積回路情報、前記論理回路情報、前記入力時間及び前記出力時間に基づき、前記論理回路を構成する各トランジスタのスイッチング一回当たりのホットキャリアに起因する劣化度合いを示す劣化指標を各トランジスタについて算出するステップと、前記半導体集積回路情報、前記論理回路情報及び前記劣化指標に基づき、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率を示すドレイン電流減少率を各トランジスタについて算出するステップと、各トランジスタについて算出された前記ドレイン電流減少率に基づき、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率を示す伝播遅延増加率を各論理回路について算出するステップと、各論理回路について算出された前記伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出するステップとをコンピュータに実行させるように構成されたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、データベースのデータ量が小さくて済み、しかも、過剰なマージンを与えず適正な半導体集積回路の伝播遅延を計算することのできる半導体集積回路の伝播遅延計算装置、方法及びプログラムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の第１の実施の形態について、添付した図面を参照して説明する。図１は、本実施の形態に係る半導体集積回路の伝播遅延計算装置の全体構成を示すブロック図である。本実施の形態に係る半導体集積回路の伝播遅延計算装置は、処理装置１０、半導体集積回路情報データベース２０、論理回路情報データベース３０、劣化指標テーブル記憶部４０及び伝播遅延増加率テーブル記憶部５０を備えて構成されている。処理装置１０は、入出力波形算出部１１、劣化指標算出部１２、ドレイン電流減少率算出部１３、伝播遅延増加率算出部１４及び伝播遅延算出部１５を備えている。処理装置１０は、ＣＰＵ、ＲＡＭ、ＲＯＭ、ＨＤＤ等を備えた一般的なコンピュータにより実現され得る。入出力波形算出部１１、劣化指標算出部１２、ドレイン電流減少率算出部１３、伝播遅延増加率算出部１４及び伝播遅延算出部１５は一般的なコンピュータの記憶媒体に格納されるコンピュータプログラムにより実現され得る。
【００１３】
処理装置１０は、半導体集積回路情報データベース２０に格納される半導体集積回路情報、論理回路情報データベース３０に格納される論理回路情報、劣化指標テーブル記憶部４０に格納される劣化指標テーブル、伝播遅延増加率テーブル記憶部５０に格納される伝播遅延増加率テーブルに基づいて処理を行い、半導体集積回路の伝播遅延を計算する機能を有する。
【００１４】
処理装置１０の入出力波形算出部１１は、半導体集積回路情報及び論理回路情報から論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出する機能を有する。
【００１５】
処理装置１０の劣化指標算出部１２は、半導体集積回路情報、論理回路情報、入力時間及び出力時間に基づき、論理回路を構成する各トランジスタの劣化指標を各トランジスタについて算出する機能を有する。ここで、劣化指標とは、論理回路を構成する各トランジスタのスイッチング一回当たりの劣化度合いを示す指標のことを言う。劣化指標算出部１２は、入出力波形算出部で算出した入力時間及び出力時間に基づき劣化指標テーブルを参照して劣化指標を算出する。
【００１６】
処理装置１０のドレイン電流減少率算出部１３は、半導体集積回路情報、論理回路情報及び劣化指標に基づき、ドレイン電流減少率を各トランジスタについて算出する機能を有する。ここで、ドレイン電流減少率とは、劣化前の各トランジスタに流れるドレイン電流に対する劣化後の各トランジスタに流れるドレイン電流の減少率のことを言う。
【００１７】
処理装置１０の伝播遅延増加率算出部１４は、各トランジスタについて算出されたドレイン電流減少率に基づき、伝播遅延増加率を各論理回路について算出する機能を有する。ここで、伝播遅延増加率とは、劣化前の各論理回路の伝播遅延に対する劣化後の各論理回路の伝播遅延の増加率のことを言う。伝播遅延増加率算出部１４は、ドレイン電流減少率算出部１３で算出したドレイン電流減少率に基づき伝播遅延増加率テーブルを参照して伝播遅延増加率を算出する。
【００１８】
処理装置１０の伝播遅延算出部１５は、各論理回路について算出された伝播遅延増加率に基づき、各論理回路の伝播遅延を算出すると共に、各論理回路の伝播遅延に基づき半導体集積回路の伝播遅延を算出する機能を有する。
【００１９】
半導体集積回路情報データベース２０には、半導体集積回路情報が格納されている。半導体集積回路情報は、半導体集積回路を構成する論理回路の配置及び接続状況を定義している。半導体集積回路は基本的な一段の論理回路（例えばＮＯＴ、ＮＡＮＤ、ＮＯＲ等の論理回路）の組み合わせにより構成される。半導体集積回路情報には、上述の配置、接続状況の他、半導体集積回路の動作温度、単位時間当たりの各論理回路のスイッチング回数、稼働時間等の種々の情報が含まれていてもよい。
【００２０】
論理回路情報データベース３０には、論理回路情報が格納されている。論理回路情報は、半導体集積回路中に含まれる論理回路を構成するトランジスタの配置及び接続状況を定義している。論理回路はトランジスタ数個程度から構成され、入力が各々のゲートから行われ、出力がドレインに直列でつながっている。論理回路情報には、上述の配置、接続状況の他、論理回路を構成する各トランジスタのゲート長やゲート絶縁膜厚等の種々の情報が含まれていてもよい。
【００２１】
劣化指標テーブル記憶部４０には、劣化指標テーブルが格納されている。劣化指標テーブルは、半導体集積回路情報、論理回路情報、入力時間及び出力時間の関係から劣化指標を決定するように構成されている。
【００２２】
伝播遅延増加率テーブル記憶部５０には、伝播遅延増加率テーブルが格納されている。伝播遅延増加率テーブルは、入力波形劣化率とドレイン電流減少率との関係から伝播遅延増加率を決定するように構成されている。ここで、入力波形劣化率とは、劣化前の各トランジスタの入力波形の入力時間に対する劣化後の各トランジスタの入力波形の入力時間の劣化率のことを言う。
【００２３】
以下に、本実施の形態における劣化指標及び劣化指標テーブル記憶部４０が格納する劣化指標テーブルについて説明する。
【００２４】
まず、本実施の形態における劣化指標について説明する。論理回路に使用されるトランジスタに電気的ストレスがかかり劣化することによって、トランジスタに流れるドレイン電流ＩdsatがΔＩdsatだけ減少する。このときのドレイン電流減少率（ΔＩdsat／Ｉdsat）と電気的ストレスのかかる時間ｔstressとの関係は以下の数１に示すようにモデル化することができる。
【００２５】
【数１】
2009093572.tif 000003
ここで、Ａ、ｎはプロセスによって決まる定数である。また、Ｆ（ｘ）は、例えばＦ（ｘ）＝Ｆ（Ｖds，Ｖgs，Ｖsb，Ｉds，Ｉsub，Ｉg，Ｔ）のように、時間的に変動する各電圧、電流及び温度等の関数で劣化モデル及びプロセス等によりその関数形が異なる関数である。ここで、Ｖdsはドレイン−ソース間電圧、Ｖgsはゲート−ソース間電圧、Ｖsbはソース−ベース間電圧、Ｉdsはドレイン電流、Ｉsubは基板電流、Ｉgはゲート電流、Ｔは温度である。また、Ｆworstは、時間的に一定の電気的ストレスが与えられたときのＦ（ｘ）の値である。
【００２６】
電気的ストレスが時間により変動する場合、トランジスタのドレイン電流減少率は以下のように計算される。
【００２７】
【数２】
2009093572.tif 000004
この式のDutyの部分が劣化指標であり、トランジスタのスイッチング一回当たりの劣化度合いを示す。劣化指標（Duty値）を決める関数Ｆ（ｘ）は、例えば、以下に示すようにモデル化できる。
【００２８】
【数３】
2009093572.tif 000005
ここで、Ａ、ｍ、ｎは定数である。また、以下に示すようにもモデル化できる。
【００２９】
【数４】
2009093572.tif 000006
ここで、Ａ、Ｅa、Ｂ、ｎは定数である。従って、劣化指標（Duty値）は、基板電流、ドレイン電流、温度、ドレイン−ソース間電圧など、個々の変数毎に個別にモデル化することも可能である。このことから、温度、ドレイン電圧などの条件がホットキャリアによる劣化を著しく大きくしたり、小さくしたりするような条件になっている場合は、その条件で劣化指標の大まかな値を計算することも可能である。
【００３０】
ここで、劣化指標（Duty値）の具体的な値を求める場合には以下のことを考慮に入れる。
【００３１】
まず、ホットキャリアによる電気的ストレスはトランジスタに電流が流れているときにしか発生しない。そのため、劣化指標（Duty値）が０でない値を持つのは、スイッチングが起こっている時間だけである。このことから、ホットキャリアによる劣化指標（Duty値）を計算しなければならないのは、その論理回路の入出力が時間的に変動している時間、即ち入出力が１→０または、０→１に変動している時間だけを考えればよい。
【００３２】
次に、現実の半導体集積回路では、ホットキャリアの一回のスイッチングでの劣化指標（Duty値）は、入出力波形の入力及び出力に要する時間（Slew rate）で決まっているといって差し支えない。そのため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタについて、入出力波形の入力及び出力に要する時間（Slew rate）をいくつか変えて回路シミュレーション等を行うことにより、劣化指標（Duty値）を計算することができる。
【００３３】
そして、上記数１による劣化指標（Duty値）の定義から、複数回のスイッチング後の劣化指標（Duty値）は、スイッチング一回当たりの劣化指標（Duty値）の和として計算できる。従って、ホットキャリアによる劣化について、稼動年数や周波数（スイッチング回数）毎にシミュレーションを実施してデータベース化する必要が無い。一回のスイッチング当たりの劣化指標のみをデータベース化し、稼動年数や周波数を考慮する場合は、一回のスイッチング当たりの劣化指標を周波数と可動年数により決定される全スイッチング回数の数だけ掛ければよい。
【００３４】
また、同じ入出力波形の入力及び出力に要する時間（Slew rate）の組み合わせであっても、ＮＯＴ、ＮＡＮＤ、ＮＯＲ等の種類の異なる論理回路においては、厳密には論理回路を構成するトランジスタの劣化は変化する。しかしながら、ホットキャリアによるトランジスタの劣化は、出力側の大きな負荷による充電(出力：０→１)、放電（出力：１→０）電流で劣化が決定され、それに比べて貫通電流の影響は小さい。言い換えると、ある論理回路のＮＭＯＳトランジスタの構成が同じならば、ＰＭＯＳトランジスタの構成が異なっていたとしても、同じ入出力波形の入力及び出力に要する時間（Slew rate）について、ＮＭＯＳトランジスタの劣化はほぼ同じになる。例えば、入出力波形の入力及び出力に要する時間（Slew rate）の組が同じならば、ＮＯＴゲートを構成するＮＭＯＳトランジスタとＮＯＲゲートを構成するＮＭＯＳトランジスタとの間では劣化はほぼ同じである。ＰＭＯＳトランジスタについても同様のことが言える。以上の事柄を利用して、本実施の形態における劣化指標（Duty値）が決定される。
【００３５】
次に、本実施の形態の劣化指標テーブル記憶部４０が格納する劣化指標テーブルについて説明する。
【００３６】
上述した事柄を考慮に入れて、回路シミュレーションを行うことにより、入出力波形の入力及び出力に要する時間（Slew rate）と劣化指標との関係を示す劣化指標テーブルを作成する。あらかじめＮＭＯＳトランジスタについて、入力が０→１、出力が１→０と変化する場合の入出力波形の入力及び出力に要する時間（Slew rate）の組み合わせと、劣化指標（Duty値）とを回路シミュレーションで計算して、図３Ａに示すようにテーブル化する。同様にＰＭＯＳについては、入力が１→０、出力が０→１と変化する場合の入出力波形の入力及び出力に要する時間（Slew rate）の組み合わせと、劣化指標（Duty値）とを回路シミュレーションで計算して、図３Ｂに示すようにテーブル化する。
【００３７】
この回路シミュレーションを行う際に、論理回路の中に同じ導電型のトランジスタが直列に接続されている場合がある。その場合、直列に接続された個数によってトランジスタのホットキャリアによる劣化が異なる。また、劣化指標（Duty値）が直列に接続された複数のトランジスタの入力波形の入力に要する時間についての関数となり、劣化指標（Duty値）をテーブル化することが困難となる。
【００３８】
本実施の形態においては、そのような困難を避けるために、直列に接続された複数のトランジスタの入力（例えば図４Ａ又は図４Ｂに示すｉｎ１、ｉｎ２）のうち、ひとつの入力（例えばｉｎ１）で代表させる。その入力（ｉｎ１）について、入力波形の入力に要する時間と出力波形の出力に要する時間とに応じてきまる劣化指標（Duty値）のテーブルを作成する。
【００３９】
具体的な作成方法としては、例えば、直列につながっているトランジスタの中で、最も入力波形の入力に要する時間が大きなトランジスタを選び、そのトランジスタの劣化指標（Duty値）のテーブルで代表させることができる。このように一つのテーブルで劣化指標を代表させた場合、実際の動作に比べて劣化指標（Duty値）が異なる場合が生じ得る。しかしながら、二個以上のトランジスタを直列に接続した場合、ひとつのトランジスタのソース−ドレイン間電圧の上限は電源電圧より大きく下がるため、直列になっていない場合に比較して、ホットキャリアによる劣化指標（Duty値）はきわめて小さな値となる。また、入力の変化による劣化指標（Duty値）の違いはさらに小さいので、無視しても差し支えない。そのため、最も入力波形の入力に要する時間が大きなトランジスタの劣化指標（Duty値）のテーブルを利用すればよい。
【００４０】
このように、二個以上の同じ導電型のトランジスタが直列につながっている場合でも、直列になっていない場合と同様の劣化指標（Duty値）のテーブルを作成することができる。トランジスタが直列に二個、三個・・・と接続された場合でも、直列の個数ごとのテーブルをＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれに対して、図４Ａ、図４Ｂ、図５Ａ、図５Ｂの様に作成することができる。
【００４１】
次に、本実施の形態の伝播遅延増加率テーブル記憶部５０が格納する伝播遅延増加率テーブルについて説明する。
【００４２】
伝播遅延増加率は、トランジスタのドレイン電流減少率及び入力波形劣化率の関係から算出することができる。入力波形劣化率とは、ホットキャリアによる劣化前後において、トランジスタに入力される入力波形の入力に要する時間がどれだけ増加したかを示す値である。伝播遅延増加率は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流減少率について、回路シミュレーション等を行うことにより計算される。本実施の形態においては、あらかじめ回路シミュレーションを実施することにより、伝播遅延増加率テーブルとして伝播遅延増加率テーブル記憶部５０に格納される。入力状態が０→１となる場合に対しては、ＮＭＯＳトランジスタの入力波形劣化率とドレイン電流減少率とに対応する伝播遅延の増加率という形で図６Ａの上段に示すようなテーブルとして準備する。同様に、入力状態が１→０となる場合に対しては、ＰＭＯＳトランジスタの入力波形劣化率とドレイン電流減少率とに対する伝播遅延の増加率という形で図６Ｂの上段に示すようなテーブルとして準備する。
【００４３】
ここで、複数の同じ導電型のトランジスタが直列につながっている場合は、劣化指標テーブルと同様に、ひとつのトランジスタの入力波形劣化率とドレイン電流減少率とで代表させる。具体的には、劣化指標テーブルで代表させたトランジスタの劣化指標（Duty値）に対応するドレイン電流減少率を使用して、図６Ａ及び図６Ｂの中段、下段に示すような伝播遅延増加率テーブルを作成する。
【００４４】
以下、図２に示すフローチャートを用いて本実施の形態に係る半導体集積回路の伝播遅延計算装置を利用した半導体集積回路の伝播遅延計算方法を説明する。
【００４５】
図１に示す処理装置１０は、図示しない入力装置から入力された命令により、半導体集積回路の伝播遅延の計算を開始する。ステップＳ１において、処理装置１０は半導体集積回路情報データベース２０に保存されている半導体集積回路情報を読み出して、取得した半導体集積回路情報を一時的に保持する。
【００４６】
ステップＳ２において、処理装置１０は論理回路情報データベース３０に保存されている半導体集積回路を構成する論理回路のうちの一つの論理回路情報を読み出して、取得した論理回路情報を一時的に保持する。
【００４７】
ステップＳ３において、処理装置１０の入出力波形算出部１１は、保持された半導体集積回路情報及び論理回路情報に基づいて、論理回路に対する入力波形の入力時間及び出力波形の出力時間を算出する。半導体集積回路に用いられる基本的な論理回路は、ひとつの論理状態から別の論理状態に移る際、次段の論理回路に対してどの程度の大きさの入力側負荷として作用するかが予め分かっており、数値化されている。また、ある論理回路が前段の論理回路に対してどの程度の大きさの出力側負荷として作用するかも予め分かっており、数値化されている。さらに、ある論理回路において前段の論理回路の出力側負荷と次段の論理回路の入力側負荷が分かる場合には、その論理回路における入出力波形の入力時間または出力時間も予め分かるようになっている。入出力波形算出部１１は、半導体集積回路情報から各論理回路の接続状況を読み出し、各論理回路の入力側負荷及び出力側負荷を求める。この入力側負荷及び出力側負荷から論理回路における入出力波形を求め、その入力及び出力に要する時間を求める。
【００４８】
ステップＳ４において、処理装置１０の劣化指標算出部１２は劣化指標テーブル記憶部４０に保持された劣化指標テーブルを読み出し、一時的に保持する。本実施の形態において、劣化指標テーブルは予め劣化指標テーブル記憶部４０に記録されていてもよいし、半導体集積回路情報等から算出されたものであってもよい。
【００４９】
ステップＳ５において、処理装置１０の劣化指標算出部１２は、保持された半導体集積回路情報、論理回路情報、トランジスタへの入出力波形の入力時間及び出力時間に基づき、論理回路を構成する各トランジスタの劣化指標を算出する。劣化指標算出部１２は、例えば入出力波形算出部１１において求められた入出力波形の入力時間及び出力時間に基づき劣化指標テーブルを参照して劣化指標を算出する。劣化指標算出部１２において、半導体集積回路を構成する全てのトランジスタについて、スイッチング一回あたりのホットキャリアの劣化指標（Duty値）が求められる。このとき同時にＰＭＯＳトランジスタのＮＢＴＩによる劣化指標（Duty値）を計算することもできる。ＮＢＴＩによるトランジスタの劣化は、劣化初期の非常に短い時間に発生し、スイッチングの回数とは殆ど関係がなく、待機状態で劣化する。そのため、ＮＢＴＩによる劣化指標（Duty値）はすべてのＰＭＯＳトランジスタで一定の値とする。このようにして、集積回路を構成する全トランジスタのホットキャリアとＮＢＴＩとによる劣化指標（Duty値）が決定される。
【００５０】
ステップＳ６において、処理装置１０のドレイン電流減少率算出部１３は、半導体集積回路情報、論理回路情報及び各トランジスタの劣化指標に基づき、論理回路を構成する各トランジスタのドレイン電流の減少率を算出する。これは、ステップＳ５において決定された劣化指標、半導体集積回路情報及び論理回路情報等に含まれている動作温度、単位時間当たりの各論理回路のスイッチング回数、稼働時間、論理回路を構成する各トランジスタのゲート長やゲート絶縁膜厚等の情報を数１に示す劣化モデルの計算式に与えることで求められる。また、ドレイン電流減少率算出部１３は、ＰＭＯＳトランジスタについてステップＳ５で求めたＮＢＴＩによる劣化指標（Duty値）を用いてドレイン電流減少率を求める。そして、ホットキャリアによる電流減少率とＮＢＴＩによる電流減少率を足し合わせる。このようにして、ドレイン電流減少率算出部１３は、半導体集積回路を構成する全てのトランジスタについてのドレイン電流減少率を求める。
【００５１】
ステップＳ７において、処理装置１０の伝播遅延増加率算出部１４は伝播遅延増加率テーブル記憶部５０に保持された伝播遅延増加率テーブルを読み出し、一時的に保持する。
【００５２】
ステップＳ８において、処理装置１０の伝播遅延増加率算出部１４は、各トランジスタのドレイン電流減少率に基づき、各論理回路の伝播遅延増加率を算出する。本実施の形態においては、ステップＳ６において決定されたドレイン電流減少率に基づいて、伝播遅延増加率テーブルを参照することにより求められる。
【００５３】
ステップＳ９において、処理装置１０の伝播遅延算出部１５は、各論理回路の伝播遅延増加率に基づき、論理回路の伝播遅延を算出する。論理回路の伝播遅延は、電気的ストレスを受ける前の各論理回路の伝播遅延の値をステップＳ８において算出された各論理回路の伝播遅延増加率だけ増加させることにより求められる。
【００５４】
ステップＳ１０において、半導体集積回路を構成する全ての論理回路について伝播遅延が算出されたかを検証する。半導体集積回路内に伝播遅延を計算していない論理回路が存在する場合には、ステップＳ２に戻り伝播遅延を計算していない論理回路について伝播遅延の計算を行う。半導体集積回路内の全ての論理回路について伝播遅延の計算が終了している場合には、次のステップＳ１１に進む。
【００５５】
ステップＳ１１において、処理装置１０の伝播遅延算出部１５は、半導体集積回路を構成する各論理回路の伝播遅延に基づき、電気的ストレス後の半導体集積回路の伝播遅延を算出する。この半導体集積回路の伝播遅延を、例えば半導体集積回路情報データベース２０に保存することにより半導体集積回路の伝播遅延の計算を終了する。
【００５６】
本実施の形態に係る半導体集積回路の伝播遅延計算装置及び伝播遅延計算方法は、論理回路に対する入出力波形の入力時間及び出力時間に応じたトランジスタの電気的ストレスを算出する。稼働時間や周波数によらないトランジスタの劣化指標をシミュレーションで計算し、この劣化指標を用いて種々の稼働時間や周波数での伝播遅延を計算することができる。そのため、稼働時間やスイッチング回数等に応じた論理回路ごとの劣化の計算を行う必要がなく、計算に必要な準備が大幅に軽減された半導体集積回路の伝播遅延の計算が可能となる。
【００５７】
次に、第１の実施の形態にかかる半導体集積回路の伝播遅延計算装置を用いた半導体集積回路の伝播遅延計算の第１の具体例について、図面を参照して説明する。図７は、半導体集積回路の伝播遅延計算の第１の具体例を示す説明図である。図７には伝播遅延を計算する半導体集積回路の一部分が示されている。本具体例ではフリップフロップ回路７０及びフリップフロップ回路７１の間の経路における伝播遅延を計算する。フリップフロップ回路７０及びフリップフロップ回路７１の間の経路には４つのＮＯＴ回路ＮＯＴ１〜ＮＯＴ４が存在する。
【００５８】
この経路において、伝播遅延がもっとも大きくなる動作状態は、ＮＯＴ１の出力が１→０、ＮＯＴ２の出力が０→１、ＮＯＴ３の出力が１→０、ＮＯＴ４の出力が０→１となる場合である。半導体集積回路の伝播遅延計算装置は、このような経路に関する半導体集積回路情報、論理回路の構成に関する論理回路情報を取得する。
【００５９】
次に、処理装置１０の入出力波形算出部１１は、半導体集積回路情報及び論理回路情報に基づいて、各ＮＯＴ回路における入出力波形の入力時間及び出力に要する時間を求める。本具体例における各ＮＯＴ回路の入出力に要する時間はそれぞれ、ＮＯＴ１は０．５ｎｓ及び０．９ｎｓ、ＮＯＴ２は０．９ｎｓ及び０．８ｎｓ、ＮＯＴ３は０．１ｎｓ及び０．３ｎｓ、ＮＯＴ４は０．３ｎｓ及び０．２ｎｓである。
【００６０】
次に、処理装置１０の劣化指標算出部１２は、図３Ａ及び図３Ｂに示される劣化指標テーブルを劣化指標テーブル記憶部４０から読み出す。そして、入出力波形算出部１１において算出された入出力に要する時間に基づいて、劣化指標テーブルを参照して劣化指標値を読み取る。本具体例における各ＮＯＴ回路を構成するトランジスタのホットキャリアによる劣化指標はそれぞれ、ＮＯＴ１のＮＭＯＳトランジスタは３．４×１０−８、ＮＯＴ２のＰＭＯＳトランジスタは１．３×１０−８、ＮＯＴ３のＮＭＯＳトランジスタは１．８×１０−８、ＮＯＴ４のＰＭＯＳトランジスタは６．５×１０−９である。ここで、ＰＭＯＳトランジスタのＮＢＴＩによる劣化指標は、平均的に入力が１の論理状態と０の論理状態が半々であると考えて、劣化指標を共通の５０％とする。
【００６１】
次に、処理装置１０のドレイン電流減少率算出部１３は、各ＮＯＴ回路を構成するトランジスタのドレイン電流減少率を算出する。本具体例において、半導体集積回路の温度１００℃、単位時間のスイッチング回数１００×１０６回／秒、動作時間十年、ゲート長９５ｎｍ、ゲート絶縁膜厚２．３ｎｍの条件でドレイン電流減少率を計算する。各ＮＯＴ回路を構成するトランジスタのドレイン電流減少率はそれぞれ、ＮＯＴ１のＮＭＯＳトランジスタは６％、ＮＯＴ２のＰＭＯＳトランジスタは９％、ＮＯＴ３のＮＭＯＳトランジスタは４％、ＮＯＴ４のＰＭＯＳトランジスタは６％となる。
【００６２】
次に、処理装置１０の伝播遅延増加率算出部１４は、図６Ａ及び図６Ｂに示される伝播遅延増加率テーブルを伝播遅延増加率テーブル記憶部５０から読み出す。そして、ドレイン電流減少率算出部１３において算出されたドレイン電流減少率に基づいて、伝播遅延増加率テーブルを参照して伝播遅延増加率を読み取る。本具体例における各ＮＯＴ回路の伝播遅延増加率はそれぞれ、ＮＯＴ１は４．１％、ＮＯＴ２は７．４％、ＮＯＴ３は２．７％、ＮＯＴ４は４．７％となる。
【００６３】
各ＮＯＴ回路の電気的ストレス後の伝播遅延は、あらかじめ数値化された電気的ストレス前の伝播遅延に対して上記の劣化率の分を増やせば、求められる。この手続きを他の回路に対しても実施して、最終的にデジタル回路を構成するすべての論理回路に対して、電気的ストレス後の伝播遅延が決定される。
【００６４】
従来技術によって回路の伝播遅延を計算する場合、ＮＭＯＳトランジスタによる出力が１→０の場合のＮＯＴ回路の伝播遅延は４．１％、ＰＭＯＳトランジスタによる出力が０→１の場合のＮＯＴ回路の伝播遅延は７．４％とされることになる。しかし、本具体例における半導体集積回路の伝播遅延計算装置によれば、回路ごとに最適な伝播遅延を計算することができる。
【００６５】
次に、第１の実施の形態にかかる半導体集積回路の伝播遅延計算装置を用いた半導体集積回路の伝播遅延計算の第２の具体例について、図面を参照して説明する。図８は、半導体集積回路の伝播遅延計算の第２の具体例を示す説明図である。図８には伝播遅延を計算する半導体集積回路の一部分が示されている。本具体例ではフリップフロップ回路８０及びフリップフロップ回路８１の間の経路における伝播遅延を計算する。フリップフロップ回路８０及びフリップフロップ回路８１の間の経路には２つのＮＯＴ回路ＮＯＴ１及びＮＯＴ２、３入力ＮＡＮＤ回路ＮＡＮＤ１及び２入力ＮＯＲ回路ＮＯＲ１が存在する。
【００６６】
この経路において、伝播遅延がもっとも大きくなる動作状態は、ＮＯＴ１の出力が１→０、ＮＯＴ２の出力が０→１、ＮＡＮＤ１の出力が１→０、ＮＯＲ１の出力が０→１となる場合である。半導体集積回路の伝播遅延計算装置は、このような経路に関する半導体集積回路情報、論理回路の構成に関する論理回路情報を取得する。
【００６７】
次に、処理装置１０の入出力波形算出部１１は、半導体集積回路情報及び論理回路情報に基づいて、各論理回路における入出力波形の入力時間及び出力に要する時間を求める。本具体例における各論理回路の入出力に要する時間はそれぞれ、ＮＯＴ１は０．５ｎｓ及び０．９ｎｓ、ＮＯＴ２は０．９ｎｓ及び０．８ｎｓ、ＮＡＮＤ１を構成する３つのＮＭＯＳトランジスタは共通に０．６ｎｓ及び１ｎｓ、ＮＯＲ１を構成する２つのＰＭＯＳトランジスタは共通に１ｎｓ及び０．８ｎｓである。
【００６８】
次に、処理装置１０の劣化指標算出部１２は、図３Ａ〜図５Ｂに示される劣化指標テーブルを劣化指標テーブル記憶部４０から読み出す。そして、入出力波形算出部１１において算出された入出力に要する時間に基づいて、劣化指標テーブルを参照して劣化指標値を読み取る。本具体例における各論理回路を構成するトランジスタのホットキャリアによる劣化指標はそれぞれ、ＮＯＴ１のＮＭＯＳトランジスタは３．４×１０−８、ＮＯＴ２のＰＭＯＳトランジスタは１．３×１０−８、ＮＡＮＤ１を構成する３つのＮＭＯＳトランジスタは共通に３．４×１０−１３、ＮＯＲ１を構成する２つのＰＭＯＳトランジスタは共通に１．８×１０−１１である。ここで、ＰＭＯＳトランジスタのＮＢＴＩによる劣化指標は、平均的に入力が１の論理状態と０の論理状態が半々であると考えて、劣化指標を共通の５０％とする。
【００６９】
次に、処理装置１０のドレイン電流減少率算出部１３は、各論理回路を構成するトランジスタのドレイン電流減少率を算出する。本具体例において、半導体集積回路の温度１００℃、単位時間のスイッチング回数１００×１０６回／秒、動作時間十年、ゲート長９５ｎｍ、ゲート絶縁膜厚２．３ｎｍの条件でドレイン電流減少率を計算する。各論理回路を構成するトランジスタのドレイン電流減少率はそれぞれ、ＮＯＴ１のＮＭＯＳトランジスタは６％、ＮＯＴ２のＰＭＯＳトランジスタは９％、ＮＡＮＤ１を構成する３つのＮＭＯＳトランジスタは共通に０．８％、ＮＯＲ１を構成する２つのＰＭＯＳトランジスタは共通に４．２５％となる。
【００７０】
次に、処理装置１０の伝播遅延増加率算出部１４は、図６Ａ及び図６Ｂに示される伝播遅延増加率テーブルを伝播遅延増加率テーブル記憶部５０から読み出す。そして、ドレイン電流減少率算出部１３において算出されたドレイン電流減少率に基づいて、伝播遅延増加率テーブルを参照して伝播遅延増加率を読み取る。本具体例における各論理回路の伝播遅延増加率はそれぞれ、ＮＯＴ１は４．１％、ＮＯＴ２は７．４％、ＮＡＮＤ１は１．１％、ＮＯＲ１は３．２５％となる。
【００７１】
各論理回路の電気的ストレス後の伝播遅延は、あらかじめ数値化された電気的ストレス前の伝播遅延に対して上記の劣化率の分を増やせば、求められる。この手続きを他の回路に対しても実施して、最終的にデジタル回路を構成するすべての論理回路に対して、電気的ストレス後の伝播遅延が決定される。
【００７２】
従来技術によって回路の伝播遅延を計算する場合、ＮＭＯＳトランジスタによる出力が１→０の場合の伝播遅延は４．１％、ＰＭＯＳトランジスタによる出力が０→１の場合の伝播遅延は７．４％とされることになる。しかし、本具体例における半導体集積回路の伝播遅延計算装置によれば、回路ごとに最適な伝播遅延を計算することができる。
【００７３】
このように、本実施の形態に係る半導体集積回路の伝播遅延計算装置によれば、回路の最適な劣化マージンを考慮した設計が可能になる。本実施の形態に係る半導体集積回路の伝播遅延計算装置によれば、半導体集積回路を構成する個々の論理回路の種類、入出力条件の違いを考慮したトランジスタ毎の電気的ストレス後の劣化を見積もり、半導体集積回路の伝播遅延を計算することができる。
【００７４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
【図面の簡単な説明】
【００７５】
【図１】第１の実施の形態に係る半導体集積回路の伝播遅延計算装置の全体構成を示すブロック図である。
【図２】第１の実施の形態に係る半導体集積回路の伝播遅延計算方法を説明するフローチャートである。
【図３Ａ】第１の実施の形態におけるＮＭＯＳトランジスタ１つの場合の劣化指標テーブルである。
【図３Ｂ】第１の実施の形態におけるＰＭＯＳトランジスタ１つの場合の劣化指標テーブルである。
【図４Ａ】第１の実施の形態におけるＮＭＯＳトランジスタ２つを直列接続した場合の劣化指標テーブルである。
【図４Ｂ】第１の実施の形態におけるＰＭＯＳトランジスタ２つを直列接続した場合の劣化指標テーブルである。
【図５Ａ】第１の実施の形態におけるＮＭＯＳトランジスタ３つを直列接続した場合の劣化指標テーブルである。
【図５Ｂ】第１の実施の形態におけるＰＭＯＳトランジスタ３つを直列接続した場合の劣化指標テーブルである。
【図６Ａ】第１の実施の形態における論理回路の伝播遅延増加率テーブルである。
【図６Ｂ】第１の実施の形態における論理回路の伝播遅延増加率テーブルである。
【図７】半導体集積回路の伝播遅延の計算の第１の具体例を示す説明図である。
【図８】半導体集積回路の伝播遅延の計算の第２の具体例を示す説明図である。
【符号の説明】
【００７６】
１０・・・処理装置、  １１・・・入出力波形算出部、  １２・・・劣化指標算出部、  １３・・・ドレイン電流減少率算出部、  １４・・・伝播遅延増加率算出部、  ２０・・・半導体集積回路情報データベース、  ３０・・・論理回路情報データベース、  ４０・・・劣化指標テーブル記憶部、  ５０・・・伝播遅延増加率テーブル記憶部。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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