(57)【要約】【課題】  ＭＣＰ等の半導体記憶装置におけるデータ縮約テストにおいて、ＭＣＰに積層されたチップを同時に試験できるようする。【解決手段】  パッケージの端子５のパッケージピンと、チップＣＨＩＰ１のデータ入出力ピンとを結ぶデータ線の間にデータ制御スイッチＳＷ３とＳＷ６を配置する。また、パッケージの端子５のパッケージピンと、チップＣＨＩＰ２のデータ入出力ピンとを結ぶデータ線の間にデータ制御スイッチＳＷ４とＳＷ７を配置する。そして、データ縮約テストの際に、ＳＷ３とＳＷ７をＯＮ、ＳＷ４とＳＷ６をＯＦＦにし、チップＣＨＩＰ１のデータ入出力ピンをパッケージピンＤＱ０ｐ、４ｐ、８ｐ、１２ｐに縮約し、チップＣＨＩＰ２のデータ入出力ピンをパッケージピンＤＱ１ｐ、５ｐ、９ｐ、１３ｐに縮約させることにより、チップＣＨＩＰ１とＣＨＩＰ２の縮約テストを同時に行なう。【選択図】図２
2009266317.tif 000002
【特許請求の範囲】
【請求項１】
１つのパッケージにメモリセルアレイのチップが複数搭載され、前記パッケージの複数のパッケージピンと、前記複数のメモリセルアレイのチップが有する複数のデータ入出力ピンとが対応付けて接続される通常使用モードを有すると共に、前記メモリセルアレイに読み書きするデータを縮約してテストを行う縮約テストモードを有する半導体記憶装置であって、
前記複数のパッケージピンと、該パッケージピンに対応付けられた前記メモリセルアレイのチップが有する複数のデータ入出力ピンとの間に、
前記通常使用モードの場合、前記メモリセルアレイのチップが有する各々のデータ入出力ピンと前記パッケージピンとを対応付けて接続するか、または、前記縮約テストモードの場合、前記メモリセルアレイのチップごとに複数の前記データ入出力ピンをグループとして、該グループに含まれるデータ入出力ピンと前記複数のパッケージピンとを対応付けて接続するか、を切替える複数のデータ線制御スイッチを備え、
前記複数のデータ線制御スイッチは、前記各メモリセルアレイのチップの前記グループごとに異なる前記パッケージピンを割り当てられたことに応じて、前記縮約テストモードの場合、該割り当てられたパッケージピンと、前記グループに含まれる複数のデータ入出力ピンとを接続すること
を特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ≧２）個有し、
前記縮約テストモードの場合に使用する前記パッケージピンと、該パッケージピンに対応するビット位置の前記メモリセルアレイのチップのデータ入出力ピンとを結ぶ各データ線上にｍ−１個の前記データ線制御スイッチが配置され、
前記縮約テストモードの場合に使用しない前記パッケージピンと、該パッケージピンに対応するビット位置の前記メモリセルアレイのチップのデータ入出力ピンとを結ぶ各データ線上にｍ個の前記データ線制御スイッチが配置され、
前記ｍ個の各メモリセルアレイのチップの前記グループそれぞれに対してｍ本以上の前記パッケージピンを割り当てるように構成されたこと
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ＝２）個有し、
前記ｍ個のメモリセルアレイのチップおよび前記パッケージのデータ幅が１６ビットであり、
前記ｍ個の各メモリセルアレイのチップの前記データ入出力ピン４本ごとに１つの前記グループとすること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ＝１６または３２）個有し、
前記ｍ個のメモリセルアレイのチップおよび前記パッケージのデータ幅がｍビットであり、
前記ｍ個のメモリセルアレイのチップそれぞれの前記データ入出力ピンをｍ本ごとに１つの前記グループとすること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
１つのパッケージにメモリセルアレイのチップが複数搭載され、前記パッケージ上に配置された複数のパッケージピンと、前記複数のメモリセルアレイのチップが有する複数のデータ入出力ピンとが対応付けて接続される通常使用モードを有すると共に、前記メモリセルアレイに読み書きするデータを縮約してテストを行う縮約テストモードを有する半導体記憶装置であって、
前記複数のパッケージピンと、該パッケージピンに対応付けられた前記メモリセルアレイのチップが有する複数のデータ入出力ピンとの間に、
前記通常使用モードの場合、前記メモリセルアレイのチップが有する各々のデータ入出力ピンと前記パッケージピンとを対応付けて接続するか、または、前記縮約テストモードの場合、前記メモリセルアレイのチップごとに複数の前記データ入出力ピンをグループとして、該グループに含まれるデータ入出力ピンと前記複数のパッケージピンとを対応付けて接続するか、を切替える複数のデータ線制御スイッチを配置する手順と、
前記複数のデータ線制御スイッチは、前記各メモリセルアレイのチップの前記グループごとに異なる前記パッケージピンを割り当てられたことに応じて、前記縮約テストモードの場合、該割り当てられたパッケージピンと、前記グループに含まれる複数のデータ入出力ピンとを接続する手順と
を含むことを特徴とするデータ縮約テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＭＣＰ（マルチチップ・パッケージ）の半導体記憶装置におけるデータ縮約テスト（ＩＯ縮約テスト）の試験時間を短縮することができる、半導体記憶装置、およびデータ縮約テスト方法に関する。
【背景技術】
【０００２】
近年パッケージの小型、薄型、高密度化が進む中で、一つのパッケージに複数チップを搭載するパッケージ、特に上下にチップを積層し高密度化できるＭＣＰ（マルチチップ・パッケージ）の需要が拡大している。
【０００３】
その一方で、ＭＣＰの試験は積層されているチップを１つ１つ個別に試験するため、積層されるチップが増加するに伴い、試験時間が長くなる傾向にある。しかし、システム側からの要求で、生産コストダウン目的のため、試験時間短縮を要求されることがある。そのため積層チップを増やし、大容量化を目指しつつも、試験時間を短縮する方法を考案する必要がある。
【０００４】
従来の半導体記憶装置では、データ縮約時、データのやり取りを行なうピン（縮約するデータピン）は選択できず、必ず決まったデータピンを使ってデータの入出力を行っていた。また、データ入出力に使用するデータピン以外のピン（縮約されたデータピン）は、試験中データのやり取りに全く関与しない状態となっていた。
【０００５】
図４は、従来のＭＣＰの構成例を示す図であり、従来のＭＣＰにおける縮約テストの試験方法について説明するための図である。図４に示す例は、ＭＣＰ内に２枚のチップＣＨＩＰ１およびＣＨＩＰ２を積層した場合の例である。なお、チップＣＨＩＰ１およびチップＣＨＩＰ２はメモリセルアレイである。
【０００６】
図４中のデータピン端子１は、データ入出力ピンＤＱ０ａ〜ＤＱ１５ａが配置され、チップＣＨＩＰ１へのデータ入出力回路を構成するデータピン用の端子である。図４中のデータピン端子２は、データ入出力ピンＤＱ０ｂ〜ＤＱ１５ｂが配置され、チップＣＨＩＰ２へのデータ入出力回路を構成するデータピン用の端子である。なお、ピンＣＳ１およびＣＳ２は、テスト対象となるチップ（ＣＨＩＰ１またはＣＨＩＰ２）を選択するためのチップセレクト信号用のピンである。
【０００７】
また、チップＣＨＩＰ１内のデータ線制御スイッチＳＷ３、およびチップＣＨＩＰ２内のデータ線制御スイッチＳＷ４は、データ縮約を行なう時に用いるテスト回路用の制御スイッチである。また、端子５はパッケージへのデータ入出力ピン（パッケージピン）ＤＱ０ｐ〜ＤＱ１５ｐが配置されるパッケージ端子である。
【０００８】
図４に示すように、チップＣＨＩＰ１内のデータ線制御スイッチＳＷ３は、１つのコモンと２つの接点（メーク接点とブレーク接点）とで構成される選択スイッチ群で構成されている（実際には、機械的な接点ではなく、半導体スイッチ等で構成される）。このスイッチＳＷ３、ＳＷ４内の各スイッチのＯＮ、ＯＦＦ状態における接点の繋ぎ方を、図４の下側に示している。すなわち、ＳＷ＿ＯＦＦの状態においては、実線で示す経路によりコモンｃと接点ｂとが接続され、ＳＷ＿ＯＮの状態においては、破線で示す経路によりコモンｃと接点aとが接続される（なお、ＳＷ３およびＳＷ４内の各スイッチは、実際には半導体スイッチ等で構成されており、図に示すような機械的な接点は有していない）。
【０００９】
そして、データ線制御スイッチＳＷ３は、１つの接点がパッケージピンＤＱ０ｐに共通接続されるスイッチＳＷ３０１、ＳＷ３０２、ＳＷ３０３のグループと、１つの接点がパッケージピンＤＱ４ｐに共通接続されるスイッチＳＷ３０５、ＳＷ３０６、ＳＷ３０７のグループとを有している。また、データ線制御スイッチＳＷ３は、１つの接点がパッケージピンＤＱ８ｐに共通接続されるスイッチＳＷ３０９、ＳＷ３１０、ＳＷ３１１のグループと、１つの接点がパッケージピンＤＱ１２ｐに共通接続されるスイッチＳＷ３１３、ＳＷ３１４、ＳＷ３１５のグループとを有している。このデータ線制御スイッチＳＷ３内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１０から出力されるＳＷ３制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００１０】
同様にして、チップＣＨＩＰ２内のデータ線制御スイッチＳＷ４は、１つの接点がパッケージピンＤＱ０ｐに共通接続されるスイッチＳＷ４０１、ＳＷ４０２、ＳＷ４０３のグループと、１つの接点がパッケージピンＤＱ４ｐに共通接続されるスイッチＳＷ４０５、ＳＷ４０６、ＳＷ４０７のグループとを有している。また、データ線制御スイッチＳＷ４は、１つの接点がパッケージピンＤＱ８ｐに共通接続されるスイッチＳＷ４０９、ＳＷ４１０、ＳＷ４１１のグループと、１つの接点がパッケージピンＤＱ１２ｐに共通接続されるスイッチＳＷ４１３、ＳＷ４１４、ＳＷ４１５のグループとを有している。このデータ線制御スイッチＳＷ４内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１０から出力されるＳＷ４制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００１１】
また、図５は、図４に示すＭＣＰにおけるデータ縮約テスト時の対応表を示す図であり、チップセレクト信号ＣＳの信号状態、選択されるデータ入出力ピン、スイッチ（ＳＷ３、ＳＷ４）のＯＮ、ＯＦＦ状態、試験対象となるチップ（ＣＨＩＰ１、ＣＨＩＰ２）の対応関係を表で示したものである。
【００１２】
図４に示す従来のＭＣＰにおいては、以下の手順によりＭＣＰの縮約テストが行なわれる。
【００１３】
第１の手順として、チップセレクト信号ピンＣＳ１をＬｏｗ（ロウ）、ＣＳ２をＨｉｇｈ（ハイ）とし（ＣＳ１＝Ｌｏ、ＣＳ２＝Ｈｉ）、チップＣＨＩＰ１をデータ入出力可能状態（試験対象）にする。
【００１４】
第２の手順として、チップＣＨＩＰ１中の制御スイッチＳＷ３をＯＮとし、チップＣＨＩＰ２中の制御スイッチＳＷ４をＯＦＦに設定する。これにより、図５の対応表に示すように、チップＣＨＩＰ１を試験対象として選択して、パッケージピンＤＱ０ｐ，４ｐ，８ｐ，１２ｐを通して、チップＣＨＩＰ１へのデータを入出力可能状態にする。
【００１５】
そして、第３の手順として、チップＣＨＩＰ１に対し、データを縮約し、パッケージピンＤＱ０ｐ，４ｐ，８ｐ，１２ｐよりデータの書き込みおよび読み込みを行なう。
【００１６】
以上の第１から第３の手順により、チップＣＨＩＰ１に対するデータ縮約テストが完了し、続いて、チップＣＨＩＰ２に対するデータ縮約テストが開始される。
【００１７】
第４の手順として、チップセレクト信号ピンＣＳ１をＨｉｇｈ、ＣＳ２をＬｏｗとする（ＣＳ１＝Ｈｉ、ＣＳ２＝Ｌｏ）とし、チップＣＨＩＰ２をデータ入出力可能状態にする。
【００１８】
第５の手順として、図４のＣＨＩＰ１中の制御スイッチＳＷ３をＯＦＦとし、ＣＨＩＰ２中の制御スイッチＳＷ４をＯＮに設定する。これにより、図５の対応表に示すように、チップＣＨＩＰ２を試験対象として選択して、パッケージピンＤＱ０ｐ，４ｐ，８ｐ，１２ｐを通して、チップＣＨＩＰ２へのデータを入出力可能状態にする。
【００１９】
そして、第６の手順として、チップＣＨＩＰ２に対し、データを縮約し、パッケージピンＤＱ０ｐ，４ｐ，８ｐ，１２ｐよりデータの書き込みおよび読み込みを行なう。
【００２０】
以上の手順により、チップＣＨＩＰ１およびＣＨＩＰ２に対するデータ縮約テストが完了し、制御スイッチＳＷ３、ＳＷ４をＯＦＦすることにより、通常の使用状態（通常使用モード）に戻される。
【００２１】
以上説明したように、従来のＭＣＰのデータ縮約テストにおいては、１系統からのデータの入力方法により、１つのチップごとにデータ縮約テストを行っていた。このため、ＭＣＰに積層されたチップの複数を同時に試験できるようにし、データ縮約テスト時間の短縮により生産コストを低減することが望まれていた。
【００２２】
なお、従来技術の同期型半導体記憶装置がある（例えば、特許文献１を参照）。この特許文献１の同期型半導体記憶装置においては、ＳＤＲＡＭのテスト時間を短縮することを目的とし、このために、同時選択された複数のメモリセルのデータが1ビットデータに縮退されて出力されることで、短い時間で効率的にテストを行なうように構成されている。しかしながら、特許文献１の従来技術では、上述したＭＣＰに積層されたチップの複数を同時に試験できるようにし、データ縮約テスト時間の短縮による生産コストを低減することを目的としておらず、本願とは、発明の目的と構成が異なるものである。
【００２３】
また、従来技術の半導体記憶装置がある（例えば、特許文献２を参照）。この特許文献２の半導体記憶装置においては、１種のＩＯ縮約テストで、冗長救済アドレス取得と隣接するメモリセル間の干渉試験を可能とし、チップサイズの縮小、テスト時間の低減を目的としている。このために、ＩＯテスト時に救済単位の異なる複数ビットを同一縮約で書き込み、この救済単位内の複数ビットを同一ＩＯ縮約で読み出すことでテスト時間を低減している。しかしながら、特許文献２の従来技術では、上述したＭＣＰに積層されたチップの複数を同時に試験できるようにし、データ縮約テスト時間の短縮による生産コストを低減することを目的としておらず、本願とは、発明の目的と構成が異なるものである。
【００２４】
また、従来技術の圧縮機能を有するメモリ回路がある（例えば、特許文献３を参照）。この特許文献３の従来技術は、試験において圧縮率を下げて冗長セルによる救済確率を高くし、更に、テスタによる同時測定を可能にして試験時間を短縮できるメモリ回路を提供することを目的としている。しかしながら、特許文献３の従来技術では、上述したＭＣＰに積層されたチップの複数を同時に試験できるようにし、データ縮約テスト時間の短縮による生産コストを低減することを目的としておらず、本願とは、発明の目的と構成が異なるものである。
【特許文献１】特開平６−３３３４００号公報
【特許文献２】特開２０００−４０３９７号公報
【特許文献３】特開２００３−１６８２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
前述したように、従来のＭＣＰのデータ縮約テストにおいては、１系統からのデータの入力方法により、１つのチップごとにデータ縮約テストを行っていた。このため、ＭＣＰに積層されたチップの複数を同時に試験できるようし、データ縮約テスト時間の短縮により生産コストを低減することが望まれていた。
【００２６】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、ＭＣＰ等の半導体記憶装置におけるデータ縮約テストにおいて、データ入出力を行なうデータピン（パッケージピン）を複数から選択できるようにし、また、ＭＣＰに積層されたチップを同時に試験できるようし、半導体記憶装置の試験時間短縮による生産コストの低減を図ることができる、半導体記憶装置、およびデータ縮約テスト方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、１つのパッケージにメモリセルアレイのチップが複数搭載され、前記パッケージ上に配置された複数のパッケージピンと、前記複数のメモリセルアレイのチップが有する複数のデータ入出力ピンとが対応付けて接続される通常使用モードを有すると共に、前記メモリセルアレイに読み書きするデータを縮約してテストを行う縮約テストモードを有する半導体記憶装置であって、前記複数のパッケージピンと、該パッケージピンに対応付けられた前記メモリセルアレイのチップが有する複数のデータ入出力ピンとの間に、前記通常使用モードの場合、前記メモリセルアレイのチップが有する各々のデータ入出力ピンと前記パッケージピンとを対応付けて接続するか、または、前記縮約テストモードの場合、前記メモリセルアレイのチップごとに複数の前記データ入出力ピンをグループとして、該グループに含まれるデータ入出力ピンと前記複数のパッケージピンとを対応付けて接続するか、を切替える複数のデータ線制御スイッチを備え、前記複数のデータ線制御スイッチは、前記各メモリセルアレイのチップの前記グループごとに異なる前記パッケージピンを割り当てられたことに応じて、前記縮約テストモードの場合、該割り当てられたパッケージピンと、前記グループに含まれる複数のデータ入出力ピンとを接続することを特徴とする。
上記構成からなる本発明の半導体記憶装置では、パッケージピンと、チップのデータ入出力ピンとの間に、複数のデータ線制御スイッチを配置する。このデータ線制御スイッチは、縮約テストモードの場合、パッケージピンと、グループに含まれる複数のデータ入出力ピンとを接続する。
これにより、ＭＣＰ等の半導体記憶装置におけるデータ縮約テストにおいて、データ入出力を行なうデータピン（パッケージピン）を複数から選択できるようになる。これにより、ＭＣＰに積層されたチップを同時に試験できるようになる。このため、半導体記憶装置の試験時間短縮による生産コスト低減を図ることができる。
【００２８】
また、本発明は、上記に記載の発明において、前記半導体記憶装置は、前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ≧２）個有し、前記縮約テストモードの場合に使用する前記パッケージピンと、該パッケージピンに対応するビット位置の前記メモリセルアレイのチップのデータ入出力ピンとを結ぶ各データ線上にｍ−１個の前記データ線制御スイッチが配置され、前記縮約テストモードの場合に使用しない前記パッケージピンと、該パッケージピンに対応するビット位置の前記メモリセルアレイのチップのデータ入出力ピンとを結ぶ各データ線上にｍ個の前記データ線制御スイッチが配置され、前記ｍ個の各メモリセルアレイのチップの前記グループそれぞれに対してｍ本以上の前記パッケージピンを割り当てるように構成されたことを特徴とする。
上記構成からなる本発明の半導体記憶装置では、メモリセルアレイのチップをｍ（ｍ≧２）個有する場合に、データ縮約テストの際に使用するパッケージピンと、該パッケージピンに対応するビット位置の前記チップのデータ入出力ピンとを結ぶ各データ線上にｍ−１個の前記データ線制御スイッチを配置し、データ縮約テストの際に使用しないパッケージピンと、該パッケージピンに対応するビット位置の前記チップのデータ入出力ピンとを結ぶ各データ線上にｍ個のデータ線制御スイッチを配置する。そして、メモリセルアレイの縮約テストの際に、データ線制御スイッチを操作して、ｍ個の各メモリセルアレイのグループそれぞれに属するデータ入出力ピンが、選択された１つのパッケージピンに縮約されるようにする。
これにより、ＭＣＰに積層されたｍ個（ｍ≧２）のチップを同時に試験できるようになる。このため、半導体記憶装置の試験時間短縮による生産コスト低減を図ることができる。
【００２９】
また、本発明は、上記に記載の発明において、前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ＝２）個有し、前記ｍ個のメモリセルアレイのチップおよび前記パッケージのデータ幅が１６ビットであり、前記ｍ個の各メモリセルアレイのチップの前記データ入出力ピンを４本ごとに１つの前記グループとすることを特徴とする。
これにより、２個の１６ビット品（入出力データ幅が１６ビットのメモリ）が積層されているＭＣＰにおいて、それぞれのメモリセルアレイのチップのデータ入出力ピン４本ごとに１本のパッケージピンを割り当て、データ縮約数を４とするデータ縮約テストを、２個のチップ同時に行うことが可能となる。
【００３０】
また、本発明は、上記に記載の発明において、前記半導体記憶装置は、前記メモリセルアレイのチップをｍ（ｍ＝１６または３２）個有し、前記ｍ個のメモリセルアレイのチップおよび前記パッケージのデータ幅がｍビットであり、前記ｍ個のメモリセルアレイのチップそれぞれの前記データ入出力ピンをｍ本ごとに１つの前記グループとすることを特徴とする。
これにより、１６ビット品（入出力データ幅が１６ビットのメモリ）が積層されているＭＣＰでも全チップ同時に試験することが可能となる。また、３２ビット品が３２枚積層されているＭＣＰでも全チップ同時に試験することが可能となる。
【００３１】
また、本発明のデータ縮約テスト方法は、１つのパッケージにメモリセルアレイのチップが複数搭載され、前記パッケージ上に配置された複数のパッケージピンと、前記複数のメモリセルアレイのチップが有する複数のデータ入出力ピンとが対応付けて接続される通常使用モードを有すると共に、前記メモリセルアレイに読み書きするデータを縮約してテストを行う縮約テストモードを有する半導体記憶装置であって、前記複数のパッケージピンと、該パッケージピンに対応付けられた前記メモリセルアレイのチップが有する複数のデータ入出力ピンとの間に、前記通常使用モードの場合、前記メモリセルアレイのチップが有する各々のデータ入出力ピンと前記パッケージピンとを対応付けて接続するか、または、前記縮約テストモードの場合、前記メモリセルアレイのチップごとに複数の前記データ入出力ピンをグループとして、該グループに含まれるデータ入出力ピンと前記複数のパッケージピンとを対応付けて接続するか、を切替える複数のデータ線制御スイッチを配置する手順と、前記複数のデータ線制御スイッチは、前記各メモリセルアレイのチップの前記グループごとに異なる前記パッケージピンを割り当てられたことに応じて、前記縮約テストモードの場合、該割り当てられたパッケージピンと、前記グループに含まれる複数のデータ入出力ピンとを接続する手順とを含むことを特徴とする。
上記手順を含む本発明のデータ縮約テスト方法では、パッケージピンと、チップのデータ入出力ピンとを結ぶデータ線上に、少なくとも１つ以上のデータ線制御スイッチを配置する。
上記構成からなる本発明の半導体記憶装置では、パッケージピンと、チップのデータ入出力ピンとを結ぶデータ線上に、少なくとも１つ以上のデータ線制御スイッチを配置する。このデータ線制御スイッチは、パッケージピンに対して、該パッケージピンのビット位置に対応するチップのデータ入出力ピン、または、１つのグループに属する複数のデータ入出力ピンのいずれか一方を選択して、接続を切替える。そして、メモリレスアレイの縮約テストの際、パッケージピンに対して、複数のデータ入出力ピンを接続する。
これにより、ＭＣＰ等の半導体記憶装置におけるデータ縮約テストにおいて、データ入出力を行なうデータピン（パッケージピン）を複数から選択できるようになる。これにより、ＭＣＰに積層されたチップを同時に試験できるようになる。このため、半導体記憶装置の試験時間短縮による生産コスト低減を図ることができる。
【発明の効果】
【００３２】
本発明によればデータ縮約テスト時において、各チップごとに、データ入出力に使用するデータピン（パッケージピン）を複数の中から選択することが可能となる。このため、ＭＣＰに積層されたチップを同時に試験できるようになり、試験時間短縮による生産コスト低減を図ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００３４】
図１は、従来のＭＣＡ（メモリ・セル・アレイ）と本発明のＭＣＡにおけるデータ縮約方法の比較図（イメージ図）である。図１（Ａ）は従来のＭＣＡにおけるデータ縮約方法の例を示し、図１（Ｂ）は本発明のＭＣＡにおけるデータ縮約方法の例を示している。
【００３５】
図１（Ａ）に示すように、従来のデータ縮約方法においては、データ線制御スイッチＳＷ１１を、チップ内に設けている。このデータ線制御スイッチＳＷ１１は３個のデータ制御スイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３スイッチで構成されている。そして、データ縮約テスト時（縮約テストモード）に、データ線制御スイッチＳＷ１１内の各スイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３を同時にＯＮにすることにより、パッケージ端子ＤＱ０ｐに、メモリセルのデータ線ＤＱ０ｂ〜ＤＱ３ｂを接続（縮約）するように構成されている。
【００３６】
一方、本発明のＭＣＡの場合は、図１（Ｂ）に示すように、デバイス内に、個別にＯＮ／ＯＦＦできるテスト回路のデータ線制御スイッチＳＷ１１およびＳＷ２１を設置している。すなわち、図１（Ｂ）に示す本発明のＭＣＡでは、図１（Ａ）に示す従来のＭＣＡと比較して、新たにデータ制御スイッチＳＷ２１を追加し、データ線制御スイッチを多段の構成とした点が異なっている。
【００３７】
このデータ線制御スイッチＳＷ２１についても、３個のスイッチＳＷ２１１、ＳＷ２１２、ＳＷ２１３で構成されている。
【００３８】
この場合に、データ線制御スイッチＳＷ１１では、４本のデータ線ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に対し、データ線ＤＱ０にデータ線ＤＱ１、ＤＱ２、ＤＱ３が縮約されるようにスイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３を設けている。
【００３９】
一方、データ線制御スイッチＳＷ２１では、４本のデータ線ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に対し、データ線ＤＱ１にデータ線ＤＱ０、ＤＱ２、ＤＱ３が縮約されるようにスイッチＳＷ２１１、ＳＷ２１２、ＳＷ２１３を設けている。
【００４０】
すなわち、多段構成のデータ線制御スイッチＳＷ１１とＳＷ２１は、縮約するデータ線が異なるように構成されている。
【００４１】
そして、ＳＷ１１内の各スイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３を同時にＯＮにし、ＳＷ２１内の各スイッチを同時にＯＦＦにした場合（ＳＷ１１＝ＯＮ、ＳＷ２１＝ＯＦＦ）、パッケージ端子５内のパッケージピンＤＱ０ｐに、メモリセルアレイ６のデータ線ＤＱ０ｂ〜ＤＱ３ｂが接続（縮約）される。
【００４２】
また、ＳＷ１１内の各スイッチＳＷ１１１、ＳＷ１１２、ＳＷ１１３を同時にＯＦＦにし、ＳＷ２１内の各スイッチＳＷ２１１，ＳＷ２１２、ＳＷ２１３を同時にＯＮにした場合（ＳＷ１１＝ＯＦＦ、ＳＷ２１＝ＯＮ）、パッケージ端子５内のパッケージピンＤＱ１ｐに、メモリセルアレイ６のデータ線ＤＱ０ｂ〜ＤＱ３ｂが接続（縮約）される。
【００４３】
このように、本発明の場合は、ＳＷ１１およびＳＷ１２をＯＮ、ＯＦＦ制御することにより、データ縮約テスト時に、パッケージピンＤＱ０ｐおよびパッケージピンＤＱ１ｐからのデータ入出力が可能となる。すなわち、データ縮約した場合に、データの入出力が行なえるＤＱピンをＤＱ０ｐとＤＱ１ｐの２ピン（２系統）にすることができる。
【００４４】
また、図２は、本発明を使用した場合のＭＣＰの構成例を示す図である。図２に示す本発明のＭＣＰの構成が、図４に示す従来のＭＣＰの構成と構成上異なるのは、図４に示すチップＣＨＩＰ１内のデータ線制御スイッチＳＷ３を、図２の場合は、データ線制御スイッチＳＷ３とＳＷ６の多段構成とした点が異なる。また、図４に示すチップＣＨＩＰ２内のデータ線制御スイッチＳＷ４を、図２の場合は、データ線制御スイッチＳＷ４とＳＷ７の多段構成とした点が異なる。他の構成は図４に示すＭＣＰと同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【００４５】
このように、図２に示す本発明のＭＣＰにおいては、チップＣＨＩＰ１内に、新たにデータ線制御スイッチＳＷ６を追加し、チップＣＨＩＰ２内に新たにデータ制御スイッチＳＷ７を追加している。
【００４６】
チップＣＨＩＰ１内のデータ線制御スイッチＳＷ３は、１つの接点がデータ線ＤＱ０（データ入出力ピンＤＱ０ａ）に共通接続されるスイッチＳＷ３０１、ＳＷ３０２、ＳＷ３０３のグループと、１つの接点がデータ線ＤＱ４（データ入出力ピンＤＱ４ａ）に共通接続されるスイッチＳＷ３０５、ＳＷ３０６、ＳＷ３０７のグループとを有している。また、データ線制御スイッチＳＷ３は、１つの接点がデータ線ＤＱ８（データ入出力ピンＤＱ８ａ）に共通接続されるスイッチＳＷ３０９、ＳＷ３１０、ＳＷ３１１のグループと、１つの接点がデータ線ＤＱ１２（データ入出力ピンＤＱ１２ａ）に共通接続されるスイッチＳＷ３１３、ＳＷ３１４、ＳＷ３１５のグループとを有している。このデータ線制御スイッチＳＷ３内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１１から出力されるＳＷ３制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００４７】
また、チップＣＨＩＰ１内のデータ線制御スイッチＳＷ６は、１つの接点がパッケージピンＤＱ１ｐに共通接続されるスイッチＳＷ６００、ＳＷ６０２、ＳＷ６０３のグループと、１つの接点がパッケージピンＤＱ５ｐに共通接続されるスイッチＳＷ６０４、ＳＷ６０６、ＳＷ６０７のグループとを有している。また、データ線制御スイッチＳＷ６は、１つの接点がパッケージピンＤＱ９ｐに共通接続されるスイッチＳＷ６０８、ＳＷ６１０、ＳＷ６１１のグループと、１つの接点がパッケージピンＤＱ１３ｐに共通接続されるスイッチＳＷ６１２、ＳＷ６１４、ＳＷ６１５のグループとを有している。このデータ線制御スイッチＳＷ６内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１１から出力されるＳＷ６制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００４８】
このように、多段構成のデータ線制御スイッチＳＷ３とＳＷ６を設けることにより、縮約するデータ線（この例ではＤＱ０とＤＱ１）を選択できるように構成されている。
【００４９】
同様にして、チップＣＨＩＰ２内のデータ線制御スイッチＳＷ４は、１つの接点がデータ線ＤＱ０（データ入出力ピンＤＱ０ｂ）に共通接続されるスイッチＳＷ４０１、ＳＷ４０２、ＳＷ４０３のグループと、１つの接点がデータ線ＤＱ４（データ入出力ピンＤＱ４ｂ）に共通接続されるスイッチＳＷ４０５、ＳＷ４０６、ＳＷ４０７のグループとを有している。また、データ線制御スイッチＳＷ４は、１つの接点がデータ線ＤＱ８（データ入出力ピンＤＱ８ｂ）に共通接続されるスイッチＳＷ４０９、ＳＷ４１０、ＳＷ４１１のグループと、１つの接点がデータ線ＤＱ１２（データ入出力ピンＤＱ１２ｂ）に共通接続されるスイッチＳＷ４１３、ＳＷ４１４、ＳＷ４１５のグループとを有している。このデータ線制御スイッチＳＷ４内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１１から出力されるＳＷ４制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００５０】
また、チップＣＨＩＰ２内のデータ線制御スイッチＳＷ７は、１つの接点がパッケージピンＤＱ１ｐに共通接続されるスイッチＳＷ７００、ＳＷ７０２、ＳＷ７０３のグループと、１つの接点がパッケージピンＤＱ５ｐに共通接続されるスイッチＳＷ７０４、ＳＷ７０６、ＳＷ７０７のグループとを有している。また、データ線制御スイッチＳＷ７は、１つの接点がパッケージピンＤＱ９ｐに共通接続されるスイッチＳＷ７０８、ＳＷ７１０、ＳＷ７１１のグループと、１つの接点がパッケージピンＤＱ１３ｐに共通接続されるスイッチＳＷ７１２、ＳＷ７１４、ＳＷ７１５のグループとを有している。このデータ線制御スイッチＳＷ７内の各スイッチは、モード選択信号ＭＯＤＥに応じてモードレジスタ１１から出力されるＳＷ７制御信号により、全体としてＯＮまたはＯＦＦに設定される。
【００５１】
このように、多段構成のデータ線制御スイッチＳＷ４とＳＷ７を設けることにより、縮約するデータ線を選択（この例ではＤＱ０とＤＱ１を選択）できるように構成されている。
【００５２】
また、図３は、図２に示すＭＣＰにおけるデータ縮約テスト時の対応表を示す図であり、チップセレクト信号ＣＳの信号状態、選択されるデータ入出力ピン、スイッチ（ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７）のＯＮ、ＯＦＦ状態、試験対象となるチップ（ＣＨＩＰ１、ＣＨＩＰ２）の対応関係を表で示したものである。
【００５３】
図３の対応表に示すように、例えば、チップＣＨＩＰ１を試験対象とする場合は、チップセレクト信号ＣＳ１をＬｏ、ＣＳ２をＨｉとし、チップＣＨＩＰ１をデータ入出力可能な状態にする。そして、データ線制御スイッチＳＷ３内の各スイッチをＯＮにし、データ線制御スイッチＳＷ４、ＳＷ６、ＳＷ７内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ０ｐ，ＤＱ４ｐ，ＤＱ８ｐ，ＤＱ１２ｐからチップＣＨＩＰ１へのデータ入出力が可能となる。
【００５４】
また、データ線制御スイッチＳＷ６内の各スイッチをＯＮにし、データ線制御スイッチＳＷ３、ＳＷ４、ＳＷ７内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ１ｐ，ＤＱ５ｐ，ＤＱ９ｐ，ＤＱ１３ｐからチップＣＨＩＰ１へのデータ入出力が可能となる。
【００５５】
また、チップＣＨＩＰ２を試験対象とする場合は、チップセレクト信号ＣＳ１をＨｉ、ＣＳ２をＬｏとし、チップＣＨＩＰ２をデータ入出力可能な状態にする。そして、データ線制御スイッチＳＷ４内の各スイッチをＯＮにし、データ線制御スイッチＳＷ３、ＳＷ６、ＳＷ７内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ０ｐ，ＤＱ４ｐ，ＤＱ８ｐ，ＤＱ１２ｐからチップＣＨＩＰ２へのデータ入出力が可能となる。
【００５６】
また、データ線制御スイッチＳＷ７内の各スイッチをＯＮにし、データ線制御スイッチＳＷ３、ＳＷ４、ＳＷ６内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ１ｐ，ＤＱ５ｐ，ＤＱ９ｐ，ＤＱ１３ｐからチップＣＨＩＰ２へのデータ入出力が可能となる。
【００５７】
また、チップＣＨＩＰ２およびチップＣＨＩＰ２の両方を試験対象とする場合は、チップセレクト信号ＣＳ１をＬｏ、ＣＳ２をＬｏとし、チップＣＨＩＰ２およびＣＨＩＰ２の両方をデータ入出力可能な状態にする。そして、データ線制御スイッチＳＷ３、ＳＷ７内の各スイッチをＯＮにし、データ線制御スイッチＳＷ４、ＳＷ６内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ０ｐ，ＤＱ４ｐ，ＤＱ８ｐ，ＤＱ１２ｐからチップＣＨＩＰ１へのデータ入出力が可能となり、ッケージピンＤＱ１ｐ，ＤＱ５ｐ，ＤＱ９ｐ，ＤＱ１３ｐからチップＣＨＩＰ２へのデータ入出力が可能となる。
【００５８】
また、データ線制御スイッチＳＷ４、ＳＷ６内の各スイッチをＯＮにし、データ線制御スイッチＳＷ３、ＳＷ７内の各スイッをＯＦＦにすることにより、パッケージピンＤＱ１ｐ，ＤＱ５ｐ，ＤＱ９ｐ，ＤＱ１３ｐからチップＣＨＩＰ１へのデータ入出力が可能となり、ッケージピンＤＱ０ｐ，ＤＱ４ｐ，ＤＱ８ｐ，ＤＱ１２ｐからチップＣＨＩＰ２へのデータ入出力が可能となる。
【００５９】
次に、図２に示すＭＣＰにおける縮約テストを行なう場合に、チップＣＨＩＰ１およびＣＣＨＩＰ２を同時にデストする場合の手順について、図３の対応表を参照して説明する。
【００６０】
第１の手順として、チップセレクト信号ＣＳ１をＬｏｗ、チップセレクト信号ＣＳ２をＬｏｗ（ＣＳ１＝Ｌｏ、ＣＳ２＝Ｌｏ）とし、チップＣＨＩＰ１およびＣＨＩＰ２をそれぞれデータ入出力が可能な状態とする。
【００６１】
第２の手順として、チップＣＨＩＰ１内のデータ線制御スイッチＳＷ３内の各スイッチをＯＮ、データ線制御スイッチＳＷ６内の各スイッチをＯＦＦとし、チップＣＨＩＰ２内のデータ線制御スイッチＳＷ４内の各スイッチをＯＦＦ、データ線制御スイッチＳＷ７内の各スイッチをＯＮとするようにモードレジスタ１１により設定する。
【００６２】
これにより、チップＣＨＩＰ１は４つのパッケージピンＤＱｐ０，５，８，１２より、チップＣＨＩＰ２は４つのパッケージピンＤＱｐ１，５，９，１３より、それぞれデータを縮約して書き込みを行なえるようになる。また、データの読み込みも各チップ同時に、４つのパッケージピンを用いて行なうことができる。
【００６３】
このような手順により、データ縮約時、データ入出力に使用するデータピンを選択することが可能となるが、これに加え本発明により、ＭＣＰ内に積層されている２チップを同時に試験することが可能になる。従来は、データ縮約時、データ入出力を行なうデータピンは１系統しかなかったため、ＭＣＰ内の積層チップを同時に試験しようとすると、信号が衝突してしまい、デバイスを破壊してしまうという危険性があったため、同時試験はできなかった。しかし、本発明により、データ入出力を行なうデータピンが２系統になったことにより、２チップにそれぞれ別のデータ入出力ピンを割り当てることが可能となり、信号の衝突を起こすことなく、同時試験を行なうことができる。
【００６４】
なお、上述した本発明の実施の形態では、「１６ビット品（入出力データ幅が１６ビットのメモリ）が積層されているＭＣＰ」かつ「１ＤＱピンあたりのデータ縮約数が４」である例について説明したが、これに限定されるものではない。例えば、「１ＤＱピンあたりのデータ縮約数を８」や「１ＤＱピンあたりのデータ縮約数を１６」とすることができる。
【００６５】
また、例えば、チップに搭載するテスト回路のデータ線制御スイッチＳＷの段数を１６段に増やし、データ縮約数を１ＤＱあたり１６とすることにより、１６ビット品が１６枚積層されたＭＣＰでも全チップ同時に試験することが可能となる。
【００６６】
また、同様の方法で、データ縮約数を１ＤＱあたり３２とすれば、３２ビット品が３２枚積層されているＭＣＰでも全チップ同時に試験することが可能となる。
【００６７】
以上説明したように、本発明の半導体記憶装置によれば、データ縮約時に、複数のデータピンの中から、縮約テスト時においてデータ入出力に使用するデータピンを選択することが可能となる。このため、ＭＣＰに積層されたチップを同時に試験できるようになり、試験時間短縮による生産コストの低減に寄与するところが大きい。
【００６８】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００６９】
【図１】従来のＭＣＡと本発明のＭＣＡにおけるデータ縮約方法の比較図である。
【図２】本発明によるＭＣＰ（半導体記憶装置）の構成例を示す図である。
【図３】図２に示すＭＣＰにおけるデータ縮約テスト時の対応表を示す図である。
【図４】従来のＭＣＰの構成例を示す図である。
【図５】図４に示すＭＣＰにおけるデータ縮約テスト時の対応表を示す図である。
【符号の説明】
【００７０】
１・・・チップＣＨＩＰ１のデータピン端子、２・・・チップＣＨＩＰ２のデータピン端子、５・・・パッケージ端子、６・・・メモリセルアレイ、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７、ＳＷ１１、ＳＷ２１・・・データ線制御スイッチ、１０、１１・・・モードレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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