(57)【要約】【課題】インダクタ下方の半導体基板内における渦電流の発生をなくすことにより、インダクタのＱ値の向上を図り、このインダクタを用いて形成される半導体装置の性能を向上させる。【解決手段】低濃度P型の半導体基板101の上面内には素子分離層102および導電型層103が形成されており、また、その上面上には配線層間絶縁膜104およびスパイラル形状のインダクタ105が積層されている。このような半導体装置では、インダクタ105下方の低濃度P型シリコン基板内101にシリコン基板101の表面から厚み方向に空乏層106が形成されているため、インダクタ105を流れる電流によって誘起される渦電流は空乏層106によって遮断される。【選択図】図１
2009252965.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型不純物を含む半導体基板と、
前記半導体基板の上面内に形成され、第２導電型不純物を含む第１導電型層と、
前記半導体基板の前記上面上に形成された第１絶縁層と、
前記第１絶縁層の上面上に形成されたインダクタと、
前記半導体基板と前記第１導電型層との接合により前記半導体基板と前記第１導電型層との接合界面から前記半導体基板の厚み方向に形成された空乏層とを備え、
前記半導体基板の前記上面では、前記空乏層は、前記半導体基板の前記上面上に投影された前記インダクタの一部分を横切っていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上に形成された第１絶縁層と、
前記半導体基板の上面の一部分の上に形成された第２絶縁層と、
前記第２絶縁層の上面上に形成され、前記第１絶縁層に接する第２導電型層と、
前記第１絶縁層の上面上に形成されたインダクタと、
前記第２絶縁層と前記第２導電型層と前記半導体基板との接合により前記半導体基板の前記上面から前記半導体基板の厚み方向に形成された空乏層とを備え、
前記半導体基板の前記上面では、前記空乏層は、前記半導体基板の前記上面上に投影された前記インダクタの一部分を横切っていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上面の一部分の上に形成された第２導電型層と、
前記第２導電型層の上面上に形成された第１絶縁層と、
前記第１絶縁層の上面上に形成されたインダクタと、
前記第２導電型層の下面に接するように前記半導体基板内に形成された第３絶縁層と、
前記第２導電型層と前記第３絶縁層と前記半導体基板との接合により前記半導体基板の前記上面から前記半導体基板の厚み方向に形成された空乏層とを備え、
前記半導体基板の前記上面では、前記空乏層が前記半導体基板の前記上面上に投影された前記インダクタの一部分を横切っていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２導電型層の前記下面と前記半導体基板の前記上面との間には、第４絶縁層が設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体基板上に形成されたインダクタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、MOS（metal-oxide semiconductor）トランジスタ等の能動素子の他に、インダクタやコンデンサ等の受動素子も能動素子と同一のLSI（large scale integration）チップに搭載することが多くなってきている。半導体チップ内に形成されるオン・チップ・インダクタは、半導体基板上に、例えば金属配線により複数回周回されたスパイラル形状に形成される。インダクタは、Q値（Quality factor)が高いほど性能が良いことが知られている。
【０００３】
インダクタに電流が流れた場合、インダクタにより発生した磁界変化により、半導体基板には渦電流が誘起される。この渦電流はインダクタの磁界変化を妨げる方向に流れるので、Q値を低下させてしまう。上記問題を解決するための従来技術について、図7を参照して説明する。図7に示すように、第1導電型基体11上には、絶縁層13が形成され、その絶縁層上にはコイル21が形成されている。さらにこのコイル21の下方の第1導電型基体11にはコイル21下方を横断する状態にかつ第1導電型基体11の表面からその深さ方向に第2導電型拡散層71を形成しており、コイル21下方の第1導電型基体11に流れていた渦電流が第2導電型拡散層71で遮断される。このため渦電流が発生しなくなる。
【特許文献１】特開平7-335441号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、渦電流を解消するために、第1導電型基体11にコイル下方を横断する状態にかつ、第1導電型基体11の表面からその深さ方向に形成された第2導電型拡散層71を形成するためには、通常のCMOS（complementary metal-oxide semiconductor）トランジスタを製造するプロセスに製造工程を追加する必要があり、製造コストの増加を招く。
【０００５】
本発明は、上記欠点を解決する半導体装置を提供することを目的とする。詳細には、MOSトランジスタ等の能動素子の他に、インダクタやコンデンサ等の受動素子も同一LSIチップに搭載した半導体装置であり、渦電流が流れることによるインダクタのQ値の低下を防止するだけでなく、製造コストの増加を招くことがない構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１に記載の本発明は以下の手段を提供する。
【０００７】
本発明に係る第１の半導体装置は、半導体基板と、第１導電型層と、第１絶縁層と、インダクタと、空乏層とを備えている。半導体基板は第１導電型不純物を含んでおり、第１導電型層は半導体基板の上面内に形成され、第２導電型不純物を含んでいる。第１絶縁層は半導体基板の上面上に形成されており、インダクタは第１絶縁層の上面上に形成されている。空乏層は、半導体基板と第１導電型層との接合により半導体基板と第１導電型層との接合界面から半導体基板の厚み方向に形成されている。そして、半導体基板の上面では、空乏層は、半導体基板の上面上に投影されたインダクタの一部分を横切っている。
【０００８】
このような半導体装置では、空乏層が、第１導電型層と半導体基板との接合界面から半導体基板の厚み方向に形成されている。そのため、インダクタを流れる電流によって半導体基板に誘起される渦電流は、空乏層によって遮断される。
【０００９】
また、空乏層を形成するためには、半導体基板の上面内に第１導電型層を形成する必要がある。しかし、通常のCMOSトランジスタを製造するプロセスにおいて半導体基板の上面内に第１導電型層を形成するので、製造工程を追加することなく上記半導体装置を製造することができる。よって、半導体装置の製造コストを抑えることができる。
【００１０】
本発明に係る第２の半導体装置は、半導体基板と、第２絶縁層と、第２導電型層と、第１絶縁層と、インダクタと、空乏層とを備えている。第２絶縁層は半導体基板の上面の一部分の上に形成されており、第２導電型層は第２絶縁層の上面上に形成されており、第１絶縁層は第２導電型層の上面上に形成されており、インダクタは第１絶縁層の上面上に形成されている。空乏層は、第２絶縁層と第２導電型層と半導体基板との接合により半導体基板の上面から半導体基板の厚み方向に形成されている。そして、半導体基板の上面では、空乏層は、半導体基板の上面上に投影されたインダクタの一部分を横切っている。
【００１１】
このような半導体装置では、空乏層が、半導体基板の上面から厚み方向に形成されている。そのため、インダクタを流れる電流によって半導体基板に誘起される渦電流は、空乏層によって遮断される。
【００１２】
また、空乏層を形成するためには、ゲート絶縁膜およびゲート電極を形成する必要がある。しかし、通常のCMOSトランジスタを製造するプロセスにおいて半導体基板の上面上にゲート絶縁膜およびゲート電極を形成するので、製造工程を追加することなく上記半導体装置を製造することができる。よって、半導体装置の製造コストを抑えることができる。
【００１３】
本発明に係る第３の半導体装置は、半導体基板と、第２導電型層と、第１絶縁層と、インダクタと、第３絶縁層と、空乏層とを備えている。第２導電型層は半導体基板の上面の一部分の上に形成されており、第１絶縁層は第２導電型層の上面上に形成されている。インダクタは第１絶縁層の上面上に形成されており、第３絶縁層は第２導電型層の下面に接するように半導体基板内に形成されている。空乏層は、第２導電型層と第３絶縁層と半導体基板との接合により半導体基板の上面から半導体基板の厚み方向に形成されている。そして、半導体基板の上面では、空乏層が半導体基板の上面上に投影されたインダクタの一部分を横切っている。
【００１４】
このような半導体装置では、絶縁層が半導体基板内に設けられており、また、空乏層が半導体基板の上面から半導体基板の厚み方向にかけて形成されている。このため、インダクタを流れる電流によって半導体基板に誘起される渦電流は半導体基板に埋め込まれた絶縁層および空乏層により遮断されるので、渦電流を一層遮断する効果が得られる。
【００１５】
また、空乏層を形成するためには、半導体基板内に第２絶縁層およびゲート電極を形成する必要がある。しかし、通常のCMOSトランジスタを製造するプロセスにおいて半導体基板の上面上にゲート電極を形成するので、製造工程を追加することなく上記半導体装置を製造することができる。よって、半導体装置の製造コストを抑えることができる。
【００１６】
本発明に係る第３の半導体装置では、第２導電型層の下面と半導体基板の上面との間には第２絶縁層が設けられていることが好ましい。
【発明の効果】
【００１７】
以上から、本発明によれば、インダクタ下方の半導体基板には表面から厚み方向に空乏層が形成されているため、インダクタを流れる電流によって半導体基板に誘起される渦電流は空乏層によって遮断され、インダクタのＱ値を向上させることができる。
【００１８】
また、通常のCMOSトランジスタを製造するプロセスに製造工程を追加することなく本発明の半導体装置を形成できるため、半導体装置の製造コストを抑えることができる。よって、実用的な効果は大きい。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００２０】
《発明の実施形態１》
本発明の第1の実施形態について図1を参照して説明する。
【００２１】
図1で101は低濃度P型シリコンからなる半導体基板、102は素子分離層からなる第3絶縁層、103は低濃度P型シリコン基板からなる半導体基板101の表面に形成されたN型拡散層からなる第1導電型層、106は低濃度P型シリコンからなる半導体基板101とN型拡散層からなる第1導電型層103との接合によって形成された空乏層であり、104は配線層間絶縁層からなる第1絶縁層、105はインダクタである。
【００２２】
本実施の形態にかかる半導体装置では、半導体基板101の上面上には第1絶縁層104が設けられており、第1絶縁層104の上面上にはスパイラル形状のインダクタ105が設けられている。また、第1導電型層103は、半導体基板101の上面内に設けられており、具体的には、インダクタ105を半導体基板101の上面上に投影した時に半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように設けられている。さらに、半導体基板101の上面内のうち第1導電型層103が設けられていない部分には、第3絶縁層102が設けられている。
【００２３】
本実施の形態にかかる半導体装置では、半導体基板101がP型不純物を含んでおり第1導電型層103がN型不純物を含んでいるので、半導体基板101と第1導電型層103との接合面から半導体基板101の厚み方向に延びるように空乏層106が形成される。ここで、第1導電型層103は半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されているので、空乏層106も半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されている。
【００２４】
従来の半導体装置のように半導体基板内に空乏層が形成されていなければ、インダクタに電流が流れると半導体基板に渦電流が流れ、その結果、インダクタのＱ値の低下を招来してしまう。しかし、本実施の形態にかかる半導体装置では空乏層106が半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されているので、インダクタ105に電流が流れたことに起因して誘起される渦電流は空乏層106により遮断される。よって、インダクタ105のＱ値の低下を防止することができる。
【００２５】
また、本実施の形態にかかる半導体装置では、Ｐ型シリコンからなる半導体基板101の上面内にＮ型拡散層からなる第1導電型層103を形成すれば、空乏層106が形成される。このような第1導電型層103は、通常、半導体装置を製造する際に半導体基板101の上面内に形成される。よって、本実施の形態にかかる半導体装置では、製造工程数を増やすことなくインダクタ105のＱ値の低下を防止することができる。
【００２６】
なお、空乏層106の深さは、N型拡散層からなる第1導電型層103のN型不純物濃度が1x1018[cm-3]であり、低濃度P型シリコンからなる半導体基板101の不純物濃度が1x1015[cm-3]である場合、1.0μmであると試算される。
【００２７】
《発明の実施形態２》
本発明の第2の実施形態について図2を参照して説明する。
【００２８】
図2で101は低濃度P型シリコンからなる半導体基板、102は素子分離層からなる第3絶縁層、107はMOS−Trのゲート絶縁膜からなる第2絶縁層、108はMOS-Tｒのゲート電極からなる第2導電型層、106はMOS−Trのゲート絶縁膜からなる第2絶縁層107、およびMOS-Tｒのゲート電極からなる第2導電型層108によって低濃度P型シリコンからなる半導体基板101内に形成された空乏層であり、109はゲート電極側壁に形成されたサイドウォールとなる絶縁層、104は配線層間絶縁層からなる第1絶縁層、105はインダクタである。
【００２９】
本実施の形態にかかる半導体装置では、上記第1の実施形態と同じように、半導体基板101の上に第1絶縁層104が設けられており、第1絶縁層104の上面上にはスパイラル形状のインダクタ105が設けられている。一方、上記第1の実施形態とは異なり、半導体基板101の上面の一部分の上には第2絶縁層107が設けられており、具体的には、第2絶縁層107は、インダクタ105を半導体基板101の上面上に投影した時に半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように設けられている。また、第2絶縁層107の上面上には第2導電型層108が設けられており、第2絶縁層107および第2導電型層108の側面を覆うようにサイドウォール109が設けられている。さらに、半導体基板101の上面内のうち第2絶縁層107に接触していない部分には、第3絶縁層102が設けられている。
【００３０】
本実施の形態にかかる半導体装置では、半導体基板101と第2導電型層108との仕事関数が相異なるので、空乏層106は、半導体基板101内のうち第2導電型層108の下方において半導体基板101の厚み方向に形成される。ここで、第2絶縁層107は半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されているので、空乏層106も半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されている。よって、本実施の形態にかかる半導体装置においても、インダクタ105に電流が流れたことに起因して半導体基板101に誘起される渦電流は、空乏層106により遮断される。よって、インダクタ105のＱ値の低下を防止することができる。
【００３１】
ここで、空乏層106の深さは、低濃度P型シリコンからなる半導体基板101の不純物濃度が1x1015[cm-3]の場合、0.9μmと試算される。
【００３２】
また、本実施の形態にかかる半導体装置では、半導体基板101の上面上に第2絶縁層107および第2導電型層108を形成すれば、空乏層106が形成される。このような第2絶縁層107および第2導電型層108は、通常、半導体装置を製造する際には半導体基板101の上面上に形成される。よって、本実施の形態にかかる半導体装置でも、製造工程数を増やすことなくインダクタ105のＱ値の低下を防止することができる。
【００３３】
《発明の実施形態３》
本発明の第3の実施形態について図3を参照して説明する。
【００３４】
図3で101は低濃度P型シリコンからなる半導体基板、102は素子分離層からなる第3絶縁層、108はMOS-Tｒのゲート電極からなる第2導電型層、106は素子分離層からなる第3絶縁層102、およびMOS-Tｒのゲート電極からなる第2導電型層108によって低濃度P型シリコンからなる半導体基板101内に形成された空乏層であり、109はゲート電極側壁に形成されたサイドウォールとなる絶縁層、104は配線層間絶縁層からなる第1絶縁層、105はインダクタである。
【００３５】
本実施の形態にかかる半導体装置では、上記第1の実施形態と同じように、半導体基板101の上面上に第1絶縁層104が設けられており、第1絶縁層104の上面上にはスパイラル形状のインダクタ105が設けられている。一方、上記第1の実施形態とは異なり、半導体基板101の上面の一部分の上には第2導電型層108が設けられており、具体的には、第2導電型層108は、インダクタ105を半導体基板101の上面上に投影した時に半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように設けられている。また、第2導電型層108の側面を覆うようにサイドウォール109が設けられている。さらに、空乏層106内には、第2導電型層108の下面に接触するように第3絶縁層102が設けられている。
【００３６】
本実施の形態にかかる半導体装置では、半導体基板101と第2導電型層108とで仕事関数が相異なるので、空乏層106は、半導体基板101内のうち第2導電型層108の下方において半導体基板101の厚み方向に形成される。
ここで、第2導電型層108は半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されているので、空乏層106も半導体基板101の上面上に投影されたインダクタ105の一部分を横断するように形成されている。よって、本実施の形態にかかる半導体装置においても、空乏層106により、インダクタ105に電流が流れたことに起因して半導体基板101に流れる渦電流を遮断することができる。その上、本実施の形態では、第3絶縁層102が第2導電型層108の下面に接触するように空乏層106内に設けられているので、第3絶縁層102によっても、インダクタ105に電流が流れたことに起因して半導体基板101に流れる渦電流を遮断することができる。これにより、本実施の形態では、上記第1の実施形態よりもさらにインダクタ105のＱ値の低下を防止することができる。
【００３７】
《発明の実施形態４》
本発明の第4の実施形態について図4を参照して説明する。
【００３８】
図4で101は低濃度P型シリコンからなる半導体基板、102は素子分離層からなる第3絶縁層、107はMOS−Trのゲート絶縁膜からなる第2絶縁層、108はMOS-Tｒのゲート電極からなる第2導電型層、106はMOS−Trのゲート絶縁膜からなる第4絶縁層107と素子分離層からなる第3絶縁層102を積層した絶縁層、およびMOS-Tｒのゲート電極からなる第2導電型層108によって低濃度P型シリコンからなる半導体基板101内に形成された空乏層であり、109はゲート電極側壁に形成されたサイドウォールとなる絶縁層、104は配線層間絶縁層からなる第1絶縁層、105はインダクタである。
【００３９】
本実施の形態にかかる半導体装置は、上記第3の実施形態にかかる半導体装置に対して、第2導電型層108と半導体基板101との間に設けられた第4絶縁層107が追加されたものである。
【００４０】
以上のように形成された第4の実施形態によれば、インダクタ105が形成されている下方の低濃度P型シリコンからなる半導体基板101内には、素子分離層からなる第3絶縁層102が形成されており、さらに素子分離層からなる第3絶縁層102と低濃度Ｐ型シリコンからなる半導体基板101の界面から深さ方向に空乏層106が形成されているため、インダクタ105を流れる電流によって誘起される渦電流は、素子分離層からなる第3絶縁層102および空乏層106によって遮断される。
【００４１】
また、空乏層106を安定して形成するにはゲート絶縁膜からなる第4絶縁層107、および素子分離層からなる第3絶縁層102の絶縁耐圧が高いことが求められるが、本実施形態では、ゲート絶縁膜からなる第4絶縁層107と素子分離層からなる第3絶縁層102とを積層化構造としているため、各々（第4絶縁層107および第3絶縁層102）を単膜構造で用いた場合と比較して、絶縁層の絶縁耐圧を向上する効果がえられる。よって、第4の実施形態では、上記第1の実施形態で得られた効果（インダクタ105のＱ値の低下を防止することができる）に加えて、絶縁層の絶縁耐圧を向上することができるので空乏層106を安定して形成することができるという効果も得ることができる。
【００４２】
《発明の実施形態５》
本発明の第5の実施形態について図5を参照して説明する。
【００４３】
上記第1から第4の実施形態におけるN型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108とインダクタ105とは、レイアウト上で例えば図5(a)〜(c)に示す相互関係にあることが好ましい。
【００４４】
図5(a）に示すレイアウトでは、 N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108は、インダクタ105の下方の低濃度P型シリコンからなる半導体基板101にくし状に配置されており、別の言い方をすると半導体基板101内において互いに平行に配置されている。なお、N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108の間隔は、インダクタ105の巻き間隔に合わせて合わせなくてもどちらでもよい。
【００４５】
図5(b）に示すレイアウトでは、 N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108は、インダクタ105の下方の低濃度P型シリコンからなる半導体基板101に格子状に配置されている。このN型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108の格子間隔は、インダクタ105の巻き間隔に合わせても合わせなくてもどちらでもよい。
【００４６】
図5(c）に示すレイアウトでは、N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108は、インダクタ105の下方の低濃度P型シリコンからなる半導体基板101に放射状に配置されている。このN型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108の放射状の中心（図5（ｃ）において第1導電型層103あるいは第2導電型層108が互いに交差している点）は、インダクタ105の中心に一致させても一致させなくてもどちらでも良い。
【００４７】
このように、N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108のレイアウトは、上記のように種々の構成が考えられる。いずれの構成であっても、基本的にはインダクタ105の下方を横断する状態に構成されていることが必要である。そして上記いずれのレイアウトでも、 N型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108がインダクタ105の下方を横断する状態に配置されていることから、インダクタ105に電流を流すことによって誘起される渦電流はN型拡散層からなる第1導電型層103あるいはゲート電極からなる第2導電型層108上に発生しない。
【００４８】
《発明の実施形態６》
本発明の第6の実施形態について図6を参照して説明する。
【００４９】
上記第1から第4の実施形態における半導体装置は、集積回路を形成するプロセスとして、例えばCMOSトランジスタのプロセスで容易に形成することが可能である。例えば第2の実施形態における製造工程を図6(a)〜(d)に示す。
【００５０】
まず、図6(a)に示すように低濃度P型シリコンからなる半導体基板101内に素子分離層からなる第3絶縁層102を形成する。
【００５１】
次に、図6(b)に示すように、CMOSトランジスタの特性制御のためにN型高濃度層110およびP型高濃度層111を形成するが、その際インダクタ105が形成される領域の下には、N型高濃度層110およびP型高濃度層111を形成しないようにすべきである。こうすることで、インダクタ105が形成される領域の下を低濃度P型シリコンからなる半導体基板101のままで保つことができるため、低濃度P型シリコンからなる半導体基板101の表面から厚み方向にかけて形成される空乏層106の深さを深く保つことができる。
【００５２】
次に、図6(c)に示すように、通常のCMOSトランジスタの形成プロセスを用いて、半導体基板101の上面の一部分の上にゲート絶縁膜からなる第2絶縁層107を形成し、第2絶縁層107の上面上にゲート電極からなる第2導電型層108を形成し、第2絶縁層107および第2導電型層108の側面上にサイドウォール109を形成する。また、N型高濃度層110およびP型高濃度層111には、それぞれ、第2絶縁層107の下面に接触しないようにNチャネル型MOS−Trのソース・ドレインとなるN型拡散層からなる第1導電型層103を形成する。
【００５３】
続いて、図6(d)に示すように、半導体基板101の上面上に配線層間絶縁層からなる第1絶縁層104を形成し、第1絶縁層104の上面上にスパイラル形状からなるインダクタ105を形成する。
【００５４】
なお、以上説明した第1から第6の実施形態においてはスパイラル状のインダクタについて効果を示したが、これらのインダクタの形状は限定されるものではなく、例えばミアンダラインインダクタまたはマイクロストリップラインのような分布定数型に形成したものであっても半導体基板上に形成されたものであれば、同様の効果がえられる。
【００５５】
また、以上説明した第1から第6の実施形態においては、低濃度P型シリコン基板について効果を示したが、これらの半導体基板の構造は限定されるものではなく、例えばN型シリコン基板、不純物濃度が高い半導体基板またはSOI基板（Silicon on Insulator)であっても、同様の効果が得られる。
【産業上の利用可能性】
【００５６】
本発明は、半導体基板上に形成されたインダクタ素子を有する半導体装置の構造に適用され、特に高周波帯での性能向上が要求されるインダクタに有効である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第1の実施形態における概略斜視断面図である。
【図２】本発明の第2の実施形態における概略斜視断面図である。
【図３】本発明の第3の実施形態における概略斜視断面図である。
【図４】本発明の第4の実施形態における概略斜視断面図である。
【図５】導電型層あるいはゲート電極とインダクタのレイアウト図である。
【図６】本発明の第2の実施形態における製造工程を示す工程順断面図である。
【図７】従来構造における概略斜視断面図である。
【符号の説明】
【００５８】
101  半導体基板
102  第3絶縁層
103  第1導電型層
104  第1絶縁層
105  インダクタ
106  空乏層
107  第2絶縁層
108  第2導電型層
109  サイドウォール
110  Ｎ型高濃度層
111  Ｐ型高濃度層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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