(57)【要約】      （修正有）【課題】コンピュータシステムを構成するＣＰＵや記憶装置などを異なる物理パーティションに割り当て、限られたリソースを効率良く利用する。【解決手段】ネットワークを介して相互に接続されるＣＰＵと記憶装置が複数の物理パーティションに割り当てられ得るシステムにおいて、ＣＰＵとネットワークの間に、物理パーティションの分割を制御するパーティション制御装置を配置する。パーティション制御装置は、ＣＰＵ又は記憶装置が何れの物理パーティションに属するかを管理するパーティション番号マッピングテーブルと、ＣＰＵからのメモリアクセス要求に含まれるシステムアドレスをデコードして、要求中のシステムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、要求元を示す情報にパーティション制御装置を識別するＩＤを関係付け、システムアドレスを記憶装置内のアドレスに変換するメモリアクセス要求変換部とを有する。【選択図】図１
2009252202.tif 000002
【特許請求の範囲】
【請求項１】
ネットワークを介して相互に接続される、メモリアクセス要求を発生する処理装置と、該メモリアクセス要求によりアクセスすることができる記憶装置を含み、かつ該処理装置及び該記憶装置を複数の物理パーティションに割り当てることが可能なコンピュータシステムであって、
該処理装置とネットワークに接続され、該物理パーティションの分割を制御する複数のパーティション制御装置を有し、
該パーティション制御装置は、該処理装置又は該記憶装置が何れの物理パーティションに属するかを管理するパーティション番号判定部と、
該処理装置から転送されるメモリアクセス要求に含まれるシステムアドレスをデコードして、該システムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、
該メモリアクセス要求の要求元を示す情報に該パーティション制御装置を識別する情報を関係付け、かつ該メモリアクセス要求中のシステムアドレスを、該アドレスデコーダによって特定された記憶装置内のアドレスに変換するメモリアクセス要求変換部と、を有し、
異なる物理パーティションに属する該処理装置と、異なるシステムメモリ空間に割り当てられた該記憶装置を接続可能とすることを特徴とするコンピュータシステム。
【請求項２】
前記コンピュータシステムは、複数の物理パーティションに割り当てられる、複数の処理装置と、複数の記憶装置を含み、
前記パーティション番号判定部は、該メモリアクセス要求は発せられる要求元の識別情報と該物理パーティション番号との対応関係を管理するパーティション番号マッピングテーブルを含み、
ある処理装置からのメモリアクセス要求に対して、該処理装置が属する物理パーティション番号と該メモリアクセス要求中のシステムアドレスから、該アドレスデコーダと該パーティション番号マッピングテーブルを用いて、該メモリアクセス要求の転送先である記憶装置を一意に特定し、特定された情報を該メモリアクセス要求に付加し、異なる物理パーティションへのメモリアクセス要求を共通のネットワークで共有し、複数のシステムアドレス空間にアドレッシングされた記憶装置を共通のネットワークに接続することを可能とする請求項１のコンピュータシステム。
【請求項３】
前記処理装置は、命令を処理するＣＰＵ又はＩ／Ｏデバイスと接続されるＩ／Ｏ ＨＵＢ（ＩＯＨ）であり、該ネットワークに接続される複数の該パーティション制御装置には、１又は複数の該ＣＰＵ又は該ＩＯＨが接続され、
異なる物理パーティションに属するＣＰＵと、ＩＯＨと、異なるシステムメモリ空間に割り当てられた記憶装置を共通のネットワークに接続することを特徴とする請求項１又は２のコンピュータシステム。
【請求項４】
該パーティション制御装置を用いて、異なる物理パーティションへのメモリアクセス要求を、ある記憶装置内の特定の領域に転送することにより、該コンピュータシステム内の記憶装置を、複数の物理パーティション間で共有可能とすることを特徴とする請求項１乃至３のいずれかのコンピュータシステム。
【請求項５】
異なる物理パーティション間で共有された記憶装置の領域を用いて、異なる物理パーティション間でデータ転送を可能とすることを特徴とする請求項１乃至４のいずれかのコンピュータシステム。
【請求項６】
前記複数のパーティション制御装置は、共通のネットワークであるクロスバスイッチに接続されていることを特徴とする請求項１乃至５のいずれかのコンピュータシステム。
【請求項７】
前記メモリアクセス要求変換部は、少なくとも、変換前のメモリアクセス要求に含まれる、該処理装置から発行されメモリアクセス要求がメモリリード要求かメモリライト要求かを表すトランザクションタイプと、メモリアクセス要求の個数及び他のメモリアクセス要求と区別するためのトランザクションＩＤと、該メモリアクセス要求変換部で付加された行先ＩＤと、メモリアクセス要求に対する返答先を示す要求元ＩＤと、該メモリアクセス要求変換部で付加された該パーティション制御装置自身のＩＤと、該メモリアクセス要求変換部により変換された該記憶装置が含まれるメモリサブシステム内アドレスと、を含む変換後メモリアクセス要求を出力することを特徴とする請求項１乃至６のいずれかのコンピュータシステム。
【請求項８】
前記複数のパーティション制御装置は、更に、前記メモリアクセス要求による前記記憶装置からのアクセス結果をアクセス元の該処理装置へ返すための、メモリアクセス要求に対する応答フォーマットを作成する応答フォーマット変換部を有し、
該応答フォーマット変換部は、
該メモリアクセス要求がメモリリード要求かメモリライト要求かを表すトランザクションタイプと、該メモリアクセス要求の個数及び他のメモリアクセス要求と区別するためのトランザクションＩＤと、該メモリアクセス要求変換部で付加された該パーティション制御装置を識別する行先ＩＤと、該メモリアクセス要求に対する返答先を示す要求元ＩＤとを少なくとも含む応答フォーマットのメモリアクセス要求を、
該メモリアクセス要求がメモリリード要求かメモリライト要求かを表すトランザクションタイプと、発行元自身が付加し、自身が発行したメモリアクセス要求の個数及び他のメモリアクセス要求と区別するトランザクションＩＤと、該メモリアクセス要求に対する返答先を示す要求元ＩＤと、を有する応答フォーマットのメモリアクセス要求に変換して出力することを特徴とする請求項１乃至７のいずれかのコンピュータシステム。
【請求項９】
メモリアクセス要求を発生する処理装置と、該メモリアクセス要求によりアクセスすることができる記憶装置を含むコンピュータシステムにおいて実行される、該処理装置及び該記憶装置を複数の物理パーティションに割り当てるパーティション制御方法であって、
該処理装置又は該記憶装置が何れの物理パーティションに属するかを管理するパーティション番号判定ステップと、
該処理装置から転送されるメモリアクセス要求に含まれるシステムアドレスをデコードして、該システムアドレスがアドレッシングされている記憶装置を特定するデコードステップと、
該メモリアクセス要求の要求元を示す情報に該パーティション制御装置を識別する情報を関係付け、かつ該メモリアクセス要求中のシステムアドレスを、該アドレスデコーダによって特定された記憶装置内のアドレスに変換するメモリアクセス要求変換ステップと、を有し、
異なる物理パーティションに属する該処理装置と、異なるシステムメモリ空間に割り当てられた該記憶装置を接続可能とすることを特徴とするパーティション制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステムに係り、特に、複数のパーティションに分割可能なマルチプロセッサコンピュータシステムにおいて、コンピュータシステムを構成するＣＰＵや記憶装置などのコンポーネントをパーティション間で分割、共有可能とするパーティションの制御に関する。
【背景技術】
【０００２】
サーバ装置の演算処理能力を拡張する方法として、「スケールアウト」及び「スケールアップ」と呼ばれる方式が知られている。
スケールアウト方式とは、ブレードサーバに代表されるように、ＣＰＵや記憶装置、Ｉ／Ｏの組を一組のサーバモジュールとし、このサーバモジュールを増設することで、サーバ演算処理能力を拡張する手法である。この方式は、相互に関連の薄い処理が大量にある場合に有効である。しかし、ＣＰＵ、記憶装置、Ｉ／Ｏの組の単位で拡張が行われるため、ＣＰＵ性能のみ、記憶容量のみ、Ｉ／Ｏスロット数のみのように各コンポーネント単独の拡張で十分な場合でも、サーバモジュール単位で増設されてしまうという問題がある。
【０００３】
スケールアップ方式とは、大規模ＳＭＰ（Symmetric Multi Processing：対称型マルチプロセッシング）構成の計算機に代表されるように、プロセッサの高速化や増設、メモリの大容量化などによってサーバ装置単体の処理能力を向上させる拡張手法であり、大規模バッチ処理など、特に高い処理能力を要求される単一プロセス処理に有効である。
【０００４】
また最近、大規模ＳＭＰ機を用いて、複数のサーバに分散していた処理を一つのサーバに集約してコストを削減する傾向が見られる。このような集約について有効となる手段として、一つのサーバ上で複数のオペレーティングシステムを稼動させるパーティション分割方式がある。パーティション分割方式は、物理的なプロセッサやメモリを仮想化し、計算機中に任意の数の論理的なパーティションを生成する論理分割方式が知られている。
【０００５】
論理分割方式はハイパバイザと呼ばれるファームウェアによって実現される。論理分割方式では、各オペレーティングシステム（ゲストＯＳ）はハイパバイザが提供する論理プロセッサ上で実行される。この論理分割方式により、柔軟にコンピュータシステムの資源を業務に割り当てることが可能となる。
【０００６】
論理分割方式に関して、例えば、特許文献１（特開２００６−４０２７５公報）には、パーティション化可能なコンピュータシステムにおいて、パーティションにコンピュータ資源を割り振る改良された技術が開示されている。この技術は、１つ以上の記憶装置の物理メモリアドレスを結合して単一のシステムアドレス空間として扱い、システムアドレス空間を論理的に分割してパーティションに割り当てることで、コンピュータ資源をパーティションに分割している。そのためパーティションに割り当てられた論理的なアドレス空間からシステムアドレス空間へ変換する処理が必要となり、オーバヘッドが生じる。
【０００７】
さらに、一般的に上述の大規模ＳＭＰ機は非常に高価であるため、導入時のコストや、導入後のさらなるシステム拡張時のコストが膨大となるといった問題がある。
【０００８】
【特許文献１】特開２００６−４０２７５公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、コンピュータシステムを構成するＣＰＵや記憶装置などのコンポーネントを異なる物理パーティションに割り当てることができ、限られたリソースを効率良く利用することにある。
【００１０】
本発明は、共通のネットワークを用いて、異なるシステムアドレス空間へのメモリアクセス要求を処理し、かつ複数のシステムアドレス空間をある記憶装置上で共有可能とすることができ、論理分割により生じる論理的なアドレス空間からシステムアドレス空間へ変換する処理を必要としない、パーティションの分割制御を実現することにある。
【課題を解決するための手段】
【００１１】
本発明に係るコンピュータシステムは、好ましい例によれば、ネットワークを介して相互に接続される、メモリアクセス要求を発生する処理装置と、該メモリアクセス要求によりアクセスすることができる記憶装置を含み、かつ該処理装置及び該記憶装置を複数の物理パーティションに割り当てることが可能なコンピュータシステムであって、
該処理装置とネットワークに接続され、該物理パーティションの分割を制御する複数のパーティション制御装置を有し、
該パーティション制御装置は、該処理装置又は該記憶装置が何れの物理パーティションに属するかを管理するパーティション番号判定部と、該処理装置から転送されるメモリアクセス要求に含まれるシステムアドレスをデコードして、該システムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、該メモリアクセス要求の要求元を示す情報に該パーティション制御装置を識別する情報を関係付け、かつ該メモリアクセス要求中のシステムアドレスを、該アドレスデコーダによって特定された記憶装置内のアドレスに変換するメモリアクセス要求変換部と、を有し、
異なる物理パーティションに属する該処理装置と、異なるシステムメモリ空間に割り当てられた該記憶装置を接続可能とすることを特徴とするコンピュータシステムとして構成される。
【００１２】
好ましい例では、前記コンピュータシステムは、複数の物理パーティションに割り当てられる、複数の処理装置と、複数の記憶装置を含み、
前記パーティション番号判定部は、該メモリアクセス要求は発せられる要求元の識別情報と該物理パーティション番号との対応関係を管理するパーティション番号マッピングテーブルを含み、
ある処理装置からのメモリアクセス要求に対して、該処理装置が属する物理パーティション番号と該メモリアクセス要求中のシステムアドレスから、該アドレスデコーダと該パーティション番号マッピングテーブルを用いて、該メモリアクセス要求の転送先である記憶装置を一意に特定し、特定された情報を該メモリアクセス要求に付加し、異なる物理パーティションへのメモリアクセス要求を共通のネットワークで共有し、複数のシステムアドレス空間にアドレッシングされた記憶装置を共通のネットワークに接続する前記コンピュータシステムとして構成される。
【００１３】
また、好ましくは、前記処理装置は、命令を処理するＣＰＵ又はＩ／Ｏデバイスと接続されるＩ／Ｏ ＨＵＢ（ＩＯＨ）であり、該ネットワークに接続される複数の該パーティション制御装置には、１又は複数の該ＣＰＵ又は該ＩＯＨが接続され、異なる物理パーティションに属するＣＰＵと、ＩＯＨと、異なるシステムメモリ空間に割り当てられた記憶装置を共通のネットワークに接続する前記コンピュータシステムとして構成される。
【００１４】
また、好ましくは、該パーティション制御装置を用いて、異なる物理パーティションへのメモリアクセス要求を、ある記憶装置内の特定の領域に転送することにより、該コンピュータシステム内の記憶装置を、複数の物理パーティション間で共有可能とする前記コンピュータシステムとして構成される。
また、好ましくは、異なる物理パーティション間で共有された記憶装置の領域を用いて、異なる物理パーティション間でデータ転送を可能とする前記コンピュータシステムとして構成される。
また、好ましくは、前記複数のパーティション制御装置は、共通のネットワークであるクロスバスイッチに接続されている前記コンピュータシステムとして構成される。
【００１５】
また、本発明に係るパーティション制御方法は、好ましくは、メモリアクセス要求を発生する処理装置と、該メモリアクセス要求によりアクセスすることができる記憶装置を含むコンピュータシステムにおいて実行される、該処理装置及び該記憶装置を複数の物理パーティションに割り当てるパーティション制御方法であって、
該処理装置又は該記憶装置が何れの物理パーティションに属するかを管理するパーティション番号判定ステップと、該処理装置から転送されるメモリアクセス要求に含まれるシステムアドレスをデコードして、該システムアドレスがアドレッシングされている記憶装置を特定するデコードステップと、該メモリアクセス要求の要求元を示す情報に該パーティション制御装置を識別する情報を関係付け、かつ該メモリアクセス要求中のシステムアドレスを、該アドレスデコーダによって特定された記憶装置内のアドレスに変換するメモリアクセス要求変換ステップと、を有し、異なる物理パーティションに属する該処理装置と、異なるシステムメモリ空間に割り当てられた該記憶装置を接続可能とすることを特徴とするパーティション制御方法として構成される。
【発明の効果】
【００１６】
本発明によれば、異なる物理パーティションへのメモリアクセス要求を共通のネットワークで共有可能となり、ＣＰＵやＩＯＨや記憶装置などのコンポーネントを柔軟に物理パーティションに割り当てることが可能となる。
さらに、ＣＰＵやＩＯＨのパーティション制御装置の組や、記憶装置などのコンポーネントをネットワークに接続し、パーティション番号を設定することで、コンポーネント単位でより柔軟にシステムを拡張、分割することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。
[実施例１]
図１は一実施例におけるパーティション制御装置を有するコンピュータシステムの構成例を示す。
コンピュータシステムにおいて、共通のクロスバスイッチ１０４には、複数のパーティション制御装置１０２a,１０２bを介して複数のＣＰＵ１０１が接続される。またクロスバスイッチ１０４には、複数のメモリサブシステム１０５及び複数のＩ／Ｏサブシステム１０８が接続される。
【００１８】
ここで、メモリサブシステム１０５は、主メモリのような記憶装置１０７及びメモリコントローラ（ＭＣ）を有する。Ｉ／Ｏサブシステム１０８は、複数のＩ／Ｏデバイス１１０と、ＩＯＨ（Ｉ／ＯＨＵＢ）１０９と、パーティション制御装置１０２を有する。パーティション制御装置１０２はアドレスデコーダ１０３を有するが、その構成について後述する。Ｉ／Ｏデバイス１１０は、例えば表示器、入力器、ＨＤＤ（ハードディスク装置）のような外部記憶装置等である。
【００１９】
図２は、コンピュータシステムにおける物理パーティションの分割例を示す。
この例では、コンピュータシステムは物理パーティション０と物理パーティション１の２つの物理パーティションに分割されている。ここで、物理パーティション０には、ＣＰＵ０、１（１０１a,１０１b）、記憶装置０，１（１０７a,１０７b）、ＩＯＨ０（１０９a）が割り当てられる。物理パーティション１には、ＣＰＵ２（１０１ｃ）、記憶装置１，２（１０７b,１０７c）、ＩＯＨ１（１０９ｂ）に割り当てられる。ここで、記憶装置１（１０７b）は両方の物理パーティション０，１に割り当てられているが、記憶装置１はアドレスによって２つの領域に分割されて、各物理パーティション０、１に割り当てられる。
なお、物理パーティションの数、及び各物理パーティションに割り当てられるコンピュータシステムのコンポーネントは、例えば管理者が操作する管理者端末からの指令によって変更することが可能である。
【００２０】
図３は、メモリサブシステム１０５ａ〜１０５ｃ内の記憶装置１０７ａ〜１０７ｃのシステムアドレス空間０，１（３０２，３０３）に対するマッピングの例を示す。
システムアドレス空間０は、物理パーティション０で用いられるシステムアドレス空間であり、システムアドレス空間１は物理パーティション１で用いられるシステムアドレス空間である。ここで、各メモリサブシステムは、サブシステム内アドレス（ＳＳ内アドレス）を０ｘ０００００から０ｘ０ＦＦＦＦまでアドレッシングできる記憶装置０〜２を有するとする。
【００２１】
記憶装置０（３０１ａ）は、０ｘ０００００から０ｘ０ＦＦＦＦまでの全ての領域をシステムアドレス空間０の０ｘ０００００から０ｘ０ＦＦＦＦに割り当てられる（３０４ａ）。記憶装置１（３０１ｂ）は、０ｘ０００００から０ｘ０７ＦＦＦまでをシステムアドレス空間０の０ｘ１００００から０ｘ１７ＦＦＦに割り当てられ（３０４ｂ）、残りの０ｘ０８０００から０ｘ０ＦＦＦＦをシステムアドレス空間の１の０ｘ０００００から０ｘ０７ＦＦＦに割り当てられる（３０４ｃ）。記憶装置２（３０１ｃ）は、０ｘ０００００から０ｘ０ＦＦＦＦまでの全ての領域をシステムアドレス空間０の０ｘ０８０００から０ｘ１７ＦＦＦに割り当てられる（３０４ｄ）。
【００２２】
図４は、メモリアクセス要求（トランザクション）のフォーマットの一例を示す。
メモリアクセス要求４０１はＣＰＵ１０１やＩ／Ｏデバイス１１０から発行される。メモリアクセス要求４０１は、メモリアクセス要求がメモリリード要求かメモリライト要求かを表すトランザクションタイプ（Ｔｘｎタイプ４０２）と、発行元自身が付加し、自身が発行したメモリアクセス要求の個数や、他のメモリアクセス要求と区別するためなどに用いられるトランザクションＩＤ（ＴｘｎＩＤ４０３）と、メモリアクセス要求に対する返答の返答先を示すための発行者自身のＩＤ（要求元ＩＤ４０５）と、アクセスしたいシステムアドレス４０７から構成される。なお、Ｔｘｎタイプがメモリライト要求である場合は、書き込みデータとしてデータペイロード４０８が付加される。
【００２３】
図５は、コンピュータシステムにおけるパーティション制御装置の構成例を示す。
パーティション制御装置１０２は、ＣＰＵ１０１又はＩＯＨ１０９及びクロスバスイッチ１０４に接続されており、Ｔｘ受信部５０４、物理パーティション番号判定部５０５、アドレスデコーダ１０３、メモリアクセス要求フォーマット変換部５０７、Ｔｘ送信部５０８、Ｔｘ受信部５２１、メモリアクセス要求に対する応答フォーマット変換部５２２、及びＴｘ送信部５２３を有して構成される。
【００２４】
Ｔｘ受信部５０４は、パーティション制御装置１０２と接続されているＣＰＵ又はＩＯＨから発行されたメモリアクセス要求４０１を受信する。
物理パーティション番号判定部５０５は、Ｔｘ受信部５０４で受信されたメモリアクセス要求中４０１に含まれる、メモリアクセス要求の要求元ＩＤ４０５を受け取り、当該パーティション制御装置に接続されているＣＰＵ１０１またはＩＯＨ１０９が属する物理パーティション番号を判定し、メモリアクセス要求に含まれるシステムアドレス４０７が属する物理パーティション番号５１２を出力する。
【００２５】
アドレスデコーダ１０３は、Ｔｘ受信部５０４から転送されたメモリアクセス要求４０１中のシステムアドレス４０７と、物理パーティション番号判定部５０５から出力された物理パーティション番号５１２を入力として受け取り、各々のメモリサブシステムやＩ／Ｏサブシステムに一意となるように設定された、サブシステム番号（ＳＳ番号）と、サブシステム内のアドレス（ＳＳ内アドレス）の組５１４を出力する。
【００２６】
メモリアクセス要求フォーマット変換部５０７は、Ｔｘ受信部５０４から転送されたメモリアクセス要求４０１と、アドレスデコーダ１０３から出力されたＳＳ番号，ＳＳ内アドレスの組５１４を受け取り、メモリアクセス要求４０１の、メモリアクセス要求中のメモリアクセス要求元ＩＤ４０５に、パーティション制御装置自身のＩＤを付加し、さらにメモリアクセス要求中のシステムアドレス４０７を、入力されたＳＳ内アドレスに置き換えることによりメモリアクセス要求４０１を変換する。そして、行先ＩＤとして入力されたＳＳ番号を付加して、Ｔｘ送信部５０８へフォーマット変換後のメモリアクセス要求を送出する。
Ｔｘ送信部５０８は、受け取ったフォーマット変換後のメモリアクセス要求を、フォーマット変換後の行先ＩＤ（ＳＳ番号）が示すサブシステムへクロスバスイッチ１０４を介して送信する。
【００２７】
Ｔｘ受信部５２１は、メモリコントローラ１０６からクロスバスイッチ１０４を介して転送されて来る、ＣＰＵ１０１又はＩＯＨ１０９からのメモリアクセス要求に対する応答を受信する。
メモリアクセス要求に対する応答フォーマット変換部５２２は、入力として、フォーマット１１０１（図１１参照）のメモリアクセス要求に対する応答を受信し、その応答をフォーマット１２０１（図１２参照）に変換して、Ｔｘ送信部５２３へ転送する。Ｔｘ送信部５２３は、変換後のメモリアクセス要求に対する応答フォーマットに含まれる行先ＩＤが示すＣＰＵまたはＩＯＨ（メモリアクセス要求の要求元）へ、当該変換後のメモリアクセス要求に対する応答を送信する。
【００２８】
図６は、メモリアクセス要求フォーマット変換部５０７で変換されるメモリアクセス要求（トランザクション）のフォーマットの一例を示す。
変換後のメモリアクセス要求６０１は、変換前のメモリアクセス要求４０１に含まれている、ＣＰＵ又はＩ／Ｏデバイスから発行され、メモリアクセス要求がメモリリード要求かメモリライト要求かを表すトランザクションタイプ（Ｔｘｎタイプ６０２）と、変換前のメモリアクセス要求の発行元自身が付加し、自身が発行したメモリアクセス要求の個数や、他のメモリアクセス要求と区別するためなどに用いられるトランザクションＩＤ（ＴｘｎＩＤ６０３）と、メモリアクセス要求フォーマット変換部５０７により付加された行先ＩＤ６０４と、メモリアクセス要求に対する返答の返答先を示すための発行元自身のＩＤ（要求元ＩＤ６０５）と、メモリアクセス要求フォーマット変換部５０７により付加されたパーティション制御装置自身のＩＤ（パーティション制御装置ＩＤ）６０６と、メモリアクセス要求フォーマット変換部５０７により変換されたＳＳ内アドレス６０７から構成される。なお、Ｔｘｎタイプがメモリライト要求の場合は、書き込みデータとしてデータペイロード６０８が付加されている。
【００２９】
図７は物理パーティション番号判定部５０５の構成例を示す。
物理パーティション番号判定部５０５は、複数のパーティション番号マッピングテーブル７０を有し、入力としてメモリアクセス要求の要求元ＩＤ４０５を受け取り、その要求元ＩＤ４０５をインデックスとして、パーティション番号マッピングテーブル７０を検索し、一致するメモリアクセス要求の要求元ＩＤと対となる物理パーティション番号５１２を出力する。
【００３０】
複数のパーティション番号マッピングテーブル７０（この例では４つのテーブル７０１〜７０４）は、図７（Ｂ）に示すように、メモリアクセス要求の要求元ＩＤ７２１，７３１，７４１，７５１と、メモリアクセス要求の要求元が属する物理パーティション番号７２２，７３２，７４２，７５２の組により構成される。
【００３１】
パーティション制御装置０（１０２ａ）におけるパーティション番号マッピングテーブル７０１は、物理パーティション番号判定部５０５が存在するパーティション制御装置が、コンピュータシステム内のパーティション制御装置０（１０２ａ）であり、物理パーティションの分割例が、図２に示すパーティション番号マッピングテーブルの例である。パーティション番号マッピングテーブル７０１は、要求元ＩＤ＝ＣＰＵ０，物理パーティション番号＝０の組と、要求元ＩＤ＝ＣＰＵ１，物理パーティション番号＝０の組から構成される。
【００３２】
同様に、パーティション制御装置１（１０２ｂ）におけるパーティション番号マッピングテーブル７０２は、物理パーティション番号判定部５０５が存在するパーティション制御装置が、コンピュータシステム内のパーティション制御装置１（１０２ｂ）であり、物理パーティションの分割例が図２の場合、パーティション番号マッピングテーブル７０２は、要求元ＩＤ＝ＣＰＵ２，物理パーティション番号＝１の組から構成される。
【００３３】
同様に、パーティション制御装置２（１０２ｃ）におけるパーティション番号マッピングテーブル７０３は、要求元ＩＤ＝ＩＯＨ０，物理パーティション番号＝０の組から構成される。また、パーティション制御装置３（１０２ｄ）におけるパーティション番号マッピングテーブル７０４は、要求元ＩＤ＝ＩＯＨ１，物理パーティション番号＝１の組から構成される。
【００３４】
図８はアドレスデコーダの構成例を示す。
アドレスデコーダ１０３は、物理パーティション毎に構成される１つ以上（この例では２つ）のアドレスデコードテーブル８０２を有する。アドレスデコードテーブル８０２は、アドレスデコーダが受け取ったシステムアドレス４０７を入力して、物理パーティション番号と、サブシステム番号（ＳＳ番号）と、サブシステム内アドレス（ＳＳ内アドレス）の３つ組８１２を出力する。
図１のコンピュータシステムにおいて、２個の物理パーティションに分割して使用される記憶装置１（１０７ｂ）に対するアドレスデコードテーブルは、物理パーティション番号＝０用のアドレスデコードテーブル８０２ａと、物理パーティション番号＝１用のアドレスデコードテーブル８０２ｂの２つとなる。
【００３５】
また、アドレスデコーダ１０３はセレクタ８０３を有し、アドレスデコードテーブル８０２a、８０２bから出力された１つ以上の物理パーティション番号，ＳＳ番号，ＳＳ内アドレスの３つ組の中の物理パーティション番号と、アドレスデコーダ１０３が入力として受け取った物理パーティション番号５１２を比較し、その結果、アドレスデコードテーブル８０２から出力された物理パーティション番号，ＳＳ番号，ＳＳ内アドレスの３つ組の中の、物理パーティション番号が一致する方のアドレスデコードテーブル８０２a又は８０２bのＳＳ番号，ＳＳ内アドレスの組５１４をセレクタ８０３で選択して出力する。
【００３６】
図９はアドレスデコーダ内に存在するアドレスデコードテーブル０（８０２a）の構成を示す。
【００３７】
アドレスデコードテーブル０は、物理パーティション０用に用意されたアドレスデコードテーブルであり、物理パーティション番号が登録されたテーブル９０２と、物理パーティション０が使用するシステムアドレス９０３に割り当てられたサブシステム番号（ＳＳ番号）９０４と、サブシステム内アドレス（ＳＳ内アドレス）９０５の対応テーブルから構成される。
【００３８】
アドレスデコードテーブル０は、入力されるシステムアドレス４０７と、アドレスデコードテーブル０中のシステムアドレスとを比較し、一致したシステムアドレスに割り当てられたＳＳ番号，ＳＳ内アドレスを出力する。例えば、入力システムアドレスが「０ｘ１００００」の場合、入力システムアドレスとアドレスデコードテーブル０内のシステムアドレスの比較の結果、一致する項目に対応している、ＳＳ番号＝メモリコントローラ１（ＭＣ１），ＳＳ内アドレス＝０ｘ０００００と、物理パーティション番号＝０が出力される。
【００３９】
図１０はアドレスデコーダ内に存在するアドレスデコードテーブル１（８０２b）の構成を示す。
アドレスデコードテーブル１は、物理パーティション１用に用意されたアドレスデコードテーブルであり、物理パーティション番号が登録されたテーブル１００２と、物理パーティション１が使用するシステムアドレス１００３に割り当てられたサブシステム番号（ＳＳ番号）１００４と、サブシステム内アドレス（ＳＳ内アドレス）１００５の対応テーブルから構成される。
【００４０】
アドレスデコードテーブル１は、入力されるシステムアドレス４０７と、アドレスデコードテーブル１中のシステムアドレスとを比較して、一致したシステムアドレスに割り当てられたＳＳ番号，ＳＳ内アドレスを出力する。例えば、入力システムアドレスが０ｘ０８０００の場合、入力システムアドレスとアドレスデコードテーブル１内のシステムアドレスの比較の結果、一致する項目に対応している、ＳＳ番号＝メモリコントローラ２（ＭＣ２），ＳＳ内アドレス＝０ｘ０００００と物理パーティション番号＝１が出力される。
【００４１】
図１１はメモリアクセス要求に対する応答のフォーマットの一例を示す。
ＣＰＵまたはＩＯＨからのメモリアクセス要求に対する応答のフォーマット１１０１は、Ｔｘｎタイプ１１０２、ＴｘｎＩＤ１１０３、行先ＩＤ（パーティション制御装置ＩＤ）１１０４、要求元ＩＤ１１０５から構成される。メモリアクセス要求がメモリリード要求の場合、データペイロード１１０６が付加される。
【００４２】
図１２は、変換後のメモリアクセス要求に対する応答のフォーマットの一例を示す。
ＣＰＵまたはＩＯＨからのメモリアクセス要求に対する変換後の応答のフォーマット１２０１は、Ｔｘｎタイプ１２０２、ＴｘｎＩＤ１２０３、要求元ＩＤ１２０４から構成される。メモリアクセス要求がメモリリード要求の場合は、データペイロード１２０６が付加される。
【００４３】
ここで、Ｔｘｎタイプ１２０２、ＴｘｎＩＤ１２０３、データペイロード１２０６は、メモリアクセス要求に対する応答フォーマット変換部５２２（図５）が受信した、メモリアクセス要求（図１１）に対する応答１１０１に含まれるＴｘｎタイプ１１０２、ＴｘｎＩＤ１１０３、データペイロード１１０６が各々設定される。また行先ＩＤ（要求元ＩＤ）１２０４には、図１１のメモリアクセス要求に対する応答に含まれる要求元ＩＤ１１０５が設定される。
【００４４】
次に、メモリアクセス要求に伴う処理動作について説明する。
（１）動作例１
まず、コンピュータシステムの物理パーティション０に属するＣＰＵ０（１０１ａ）が、システムアドレス空間０内のシステムアドレス０ｘ１００００に対するメモリリード要求を発行した場合の動作について述べる。
【００４５】
パーティション制御装置０（１０２ａ）内のＴｘ受信部５０４がメモリリード要求を受信すると、物理パーティション番号判定部５０５にメモリリード要求フォーマット中の要求元ＩＤ＝ＣＰＵ０（４０５）が入力される。物理パーティション番号判定部５０５は、パーティション番号マッピングテーブル７０１を参照することで、要求元ＩＤ＝ＣＰＵ０が属する物理パーティション番号＝０（５１２）を出力し、パーティション制御装置内のアドレスデコーダ１０３とメモリアクセス要求フォーマット変換部５０７に要求元ＩＤが属する物理パーティション番号＝０を入力する。
【００４６】
また、アドレスデコーダ１０３は、Ｔｘ受信部５０４からメモリリード要求中に含まれるシステムアドレス４０７を入力する。システムアドレスを受信したアドレスデコーダは、各アドレスデコードテーブル０，１（８０２ａ，８０２ｂ）にシステムアドレスを入力する。アドレスデコードテーブル０は、アドレスデコードテーブル０（８０２a）を参照することにより、物理パーティション番号＝０，ＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００の３つ組８１２ａを出力する。また、アドレスデコードテーブル１は、アドレスデコードテーブル１（８０２b）を参照することにより、物理パーティション番号＝１，ＳＳ番号＝ＭＣ２，ＳＳ内アドレス＝０ｘ０２０００の３つ組８１２ｂを出力する。
【００４７】
その後、セレクタ８０３は、アドレスデコードテーブルにより出力された２種類の３つ組の内の物理パーティション番号と、物理パーティション番号判定部により出力された物理パーティション番号を比較し、一致するアドレスデコードテーブル０からの出力５１４であるＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００をメモリアクセス要求フォーマット変換部５０７へ転送する。
【００４８】
メモリリード要求と、セレクタから出力されたＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００を受信したメモリアクセス要求フォーマット変換部５０７は、メモリアクセス要求をフォーマット６０１に変換する。即ち、メモリリード要求に、行先ＩＤ＝ＳＳ番号（ＭＣ１）６０４と、パーティション制御装置自身のＩＤ（パーティション制御装置０）６０６を付加し、さらにメモリリード要求中のシステムアドレスを、入力されたＳＳ内アドレス６０７に置き換える。これにより、メモリリード要求を変換し、その変換後のメモリアクセス要求６０１をＴｘ送信部５０８へ転送する。
【００４９】
Ｔｘ送信部５０８は、変換後のメモリアクセス要求６０１を受信し、そのメモリアクセス要求６０１中の行先ＩＤ（ＳＳ番号＝ＭＣ１）に対応するメモリコントローラＭＣ１（１０６ｂ）へメモリリード要求を転送する。変換後のメモリリード要求を受信したＭＣ１は、変換後のメモリリード要求中のＳＳ内アドレス０ｘ０００００を用いて、メモリコントローラＭＣ１に接続されている記憶装置１（１０７ｂ）のアドレス０ｘ０００００に対してメモリリードを行い、記憶装置１からアドレス０ｘ０００００に記憶されているデータを読み取る。
【００５０】
その後、メモリコントローラＭＣ１は、図１１のメモリアクセス要求に対する応答フォーマット１１０１の、Ｔｘｎタイプ１１０２に、変換後のメモリアクセス要求に含まれるＴｘｎタイプ６０２を設定し、ＴｘｎＩＤ１１０３に変換後のメモリアクセス要求に含まれるＴｘｎＩＤ６０３を設定し、行先ＩＤ（パーティション制御装置ＩＤ）１１０４に変換後のメモリアクセス要求に含まれるパーティション制御装置ＩＤ６０６を設定し、要求元ＩＤ１１０５に変換後のメモリアクセス要求に含まれる要求元ＩＤ６０５を設定し、データペイロード１１０６にメモリリードにより受信したリードデータを付加することで、メモリリード要求の応答を生成する。
【００５１】
その後、メモリコントローラＭＣ１は、生成したメモリリード要求の応答を、その応答に含まれる行先ＩＤ（本例では、図１のパーティション制御装置０（１０２ａ））に対してクロスバスイッチ１０４を介して転送する。
【００５２】
メモリリード要求の応答は、パーティション制御装置０（１０２ａ）内のＴｘ受信部５２１に転送され、その後メモリアクセス要求に対する応答フォーマット変換部５２２に転送される。
応答フォーマット変換部５２２は、メモリアクセス要求に対する応答を受信して、その応答に含まれる、行先ＩＤ（パーティション制御装置ＩＤ）１１０４を削除し、要求元ＩＤ１１０５を新たに行先ＩＤ（要求元ＩＤ）１２０４に設定することで、メモリアクセス要求に対する応答を、図１２のフォーマットに変換する。変換後の応答はＴｘ送信部５２３へ転送される。
【００５３】
Ｔｘ送信部５２３は、メモリアクセス要求に対する変換後の応答を受信して、その応答に含まれる行先ＩＤが表す、メモリアクセス要求の要求元（ここではＣＰＵ０）へ、メモリアクセス要求に対する変換後の応答を転送する。これで、メモリリード要求を完了する。
【００５４】
（２）動作例２
次に、コンピュータシステムの物理パーティション１に属するＣＰＵ２（１０１ｃ）が、システムアドレス空間１内のシステムアドレス０ｘ０００００に対するメモリリード要求を発行した場合の動作について述べる。
この例は、上述の動作例１に比べて、アクセス要求の発生元が物理パーティション１であることが相違するだけで、その他は上述した動作例１と同様である。
【００５５】
重複を避けるために詳述は省略するが、相違点について若干述べれば、パーティション制御装置１（１０２ｂ）内の物理パーティション番号判定部５０５でパーティション番号マッピング７０２を参照し、結果的にアドレスデコードテーブル１からの出力５１４であるＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０８０００が、デコーダ１０３から出力してメモリアクセス要求フォーマット変換部５０７へ転送される。
【００５６】
メモリアクセス要求フォーマット変換部５０７は、メモリリード要求に、行先ＩＤ＝ＳＳ番号（ＭＣ１）６０４と、パーティション制御装置自身のＩＤ（パーティション制御装置１）６０６を付加し、さらにメモリリード要求中のシステムアドレスを、入力されたＳＳ内アドレス６０７に置き換えることによりメモリリード要求を変換する。そして、この変換後のメモリアクセス要求６０１を用いて、記憶装置１（１０７ｂ）のアドレス０ｘ０８０００に対してメモリリードを行い、その領域にあるデータを読み出す。読み出されたデータを、メモリリード要求に対する応答のデータペイロード１１０６に付加して、クロスバスイッチ１０４を介してアクセス要求元のへ転送する等の動作は、前述の動作と同様である。
【００５７】
なお、上記実施例は、異なる物理パーティション０，１に属するＣＰＵがメモリリード要求を発行した場合の動作例であるが、メモリライト要求を発行した場合でも実質的に同様の動作となることが理解できるであろう。
【００５８】
上述のように、本実施例によれば、異なる物理パーティション０，１に属するＣＰＵと記憶装置を、共通のクロスバスイッチネットワークに接続することができる。共通のネットワークを用いて異なるシステムアドレス空間へのメモリアクセス要求を処理することができ、また複数のシステムアドレス空間である記憶装置を分割して利用することができる。
【００５９】
また、コンピュータシステムにおけるＣＰＵ１０１から発行されるメモリアクセス要求に限らず、ＩＯＨ１０９からのメモリアクセス要求に対しても、上記した動作と同様の動作で実現できることは明らかであろう。これにより、異なる物理パーティション０，１に属するＣＰＵ、記憶装置、ＩＯＨを、共通のネットワークに接続することが可能となる。
【００６０】
さらに、システムアドレス空間０に、ＩＯＨ０（１０９ａ）が属するＩ／Ｏサブシステム内の記憶領域を割り当て、図９のアドレスデコードテーブル０中のＩＯＨ０が属するＩ／Ｏサブシステム内の記憶領域が割り当てられたシステムアドレス９０３と対応するＳＳ番号９０４に、Ｉ／Ｏサブシステム番号（ＩＯＨ０）を、ＳＳ内アドレス９０５に割り当てられたサブシステム内アドレスを設定することができる。
【００６１】
同様に、システムアドレス空間１にＩＯＨ１（１０９ｂ）が属するＩ／Ｏサブシステム内の記憶領域を割り当て、図１０のアドレスデコードテーブル１中のＩＯＨ１が属するＩ／Ｏサブシステム内の記憶領域が割り当てられたシステムアドレス１００３と対応するＳＳ番号１００４にＩ／Ｏサブシステム番号（ＩＯＨ１）を、ＳＳ内アドレス１００５に割り当てられたサブシステム内アドレスを設定することができる。これにより、ＩＯＨ１０９宛てのメモリアクセス要求に対しても、上記動作と同様の動作で実現できることは明らかであろう。
【００６２】
[実施例２]
実施例２は、異なる物理パーティション０，１で、記憶装置１を共有し、異なる物理パーティション間でデータ転送を可能とするものである。
この例は、実施例１と同様に、図１のコンピュータシステム及び図２の物理パーティション分割を前提とする。
図１３は、コンピュータシステムにおけるメモリサブシステム１０５ａ〜１０５ｃ内の記憶装置０〜２（１０７ａ〜１０７ｃ）のシステムアドレス空間０，１（１３０２，１３０３）に対するマッピングの例を示す。
【００６３】
ここで、システムアドレス空間０は物理パーティション０で用いられるシステムアドレス空間であり、システムアドレス空間１は物理パーティション１で用いられるシステムアドレス空間である。各メモリサブシステムは、メモリサブシステム内アドレス（ＳＳ内アドレス）を０ｘ０００００から０ｘ０ＦＦＦＦまでアドレッシングできる記憶装置０〜２を有する。
【００６４】
実施例１との違いは、共有記憶領域として設定された、記憶装置１（１３０１ｂ）の、０ｘ０００００から０ｘ０ＦＦＦＦまでを全ての領域が、システムアドレス空間０の０ｘ１００００から０ｘ１ＦＦＦＦに割り当てられ（１３０４ｂ、１３０２ｂ）、かつシステムアドレス空間１の０ｘ１００００から０ｘ１ＦＦＦＦにも割り当てられている（１３０４ｄ、１３０３ｂ）。
【００６５】
図１４は、アドレスデコーダ１０３内のアドレスデコードテーブル０の構成例を示す。
アドレスデコードテーブル０は、物理パーティション０用に用意されたアドレスデコードテーブルであり、物理パーティション番号が登録されたテーブル１４０２と、物理パーティション０が使用するシステムアドレス１４０３に割り当てられたサブシステム番号（ＳＳ番号）１４０４と、サブシステム内アドレス（ＳＳ内アドレス）１４０５を含むテーブルから構成される。
【００６６】
アドレスデコーダ１０３内のアドレスデコードテーブル０（８０２ａ）は、システムアドレス４０７を入力し、アドレスデコードテーブル０（１４０１）を参照する。ここで、アドレスデコードテーブル０（１４０１）中のシステムアドレスと、入力されたシステムアドレスを比較し、一致したシステムアドレスに割り当てられたＳＳ番号，ＳＳ内アドレスを出力する。
例えば、入力システムアドレスが０ｘ１００００の場合、アドレスデコードテーブル０からは、アドレスデコードテーブル０内のシステムアドレスを、入力システムアドレスと比較し、一致する項目に対応しているＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００と物理パーティション番号＝０が出力される。
【００６７】
図１５に示すように、アドレスデコードテーブル１も同様の構成である。
例えば、入力システムアドレスが上記と同じ０ｘ１００００の場合、アドレスデコードテーブル１からは、アドレスデコードテーブル１内のシステムアドレスを、入力システムアドレスと比較し、一致する項目に対応しているＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００と物理パーティション番号＝１が出力されることになる。
【００６８】
次に、メモリアクセス要求に伴う処理動作について説明する。
（３）動作例３
この例は、コンピュータシステムの物理パーティション０に属するＣＰＵ０（１０１ａ）が、システムアドレス空間０内のシステムアドレス０ｘ１００００に対するメモリライト要求を発行した場合の動作について述べる。
【００６９】
パーティション制御装置０（１０２ａ）内のＴｘ受信部５０４がメモリライト要求を受信すると、物理パーティション番号判定部５０５にメモリライト要求フォーマット中の要求元ＩＤ＝ＣＰＵ０（４０５）が入力される。物理パーティション番号判定部５０５は、パーティション番号マッピングテーブル７０１を参照することで、要求元ＩＤ＝ＣＰＵ０が属する物理パーティション番号＝０（５１２）を出力し、パーティション制御装置内のアドレスデコーダ１０３とメモリアクセス要求フォーマット変換部５０７に要求元ＩＤが属する物理パーティション番号＝０を入力する。
【００７０】
また、アドレスデコーダ１０３は、Ｔｘ受信部５０４からメモリライト要求中に含まれるシステムアドレス４０７を入力する。システムアドレスを受信したアドレスデコーダは、各アドレスデコードテーブル０，１（８０２ａ，８０２ｂ）にシステムアドレスを入力する。アドレスデコードテーブル０は、アドレスデコードテーブル０（１４０１）を参照することにより、物理パーティション番号＝０，ＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００の３つ組８１２ａを出力する。また、アドレスデコードテーブル１は、アドレスデコードテーブル１（１５０１）を参照することにより、物理パーティション番号＝１，ＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００の３つ組８１２ｂを出力する。
【００７１】
その後、セレクタ８０３は、アドレスデコードテーブルにより出力された２種類の３つ組の内の物理パーティション番号と、物理パーティション番号判定部により出力された物理パーティション番号を比較し、一致するアドレスデコードテーブル０からの出力５１４であるＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００をメモリアクセス要求フォーマット変換部５０７へ転送する。
【００７２】
メモリライト要求と、セレクタから出力されたＳＳ番号＝ＭＣ１，ＳＳ内アドレス＝０ｘ０００００を受信したメモリアクセス要求フォーマット変換部５０７は、メモリアクセス要求をフォーマット６０１に変換する。即ち、メモリライト要求に、行先ＩＤ＝ＳＳ番号（ＭＣ１）６０４と、パーティション制御装置自身のＩＤ（パーティション制御装置０）６０６を付加し、さらにメモリライト要求中のシステムアドレスを、入力されたＳＳ内アドレス６０７に置き換える。これにより、メモリライト要求を変換し、変換後のメモリアクセス要求６０１をＴｘ送信部５０８へ転送する。
【００７３】
Ｔｘ送信部５０８は、変換後のメモリアクセス要求６０１を受信し、そのメモリアクセス要求６０１中の行先ＩＤ（ＳＳ番号＝ＭＣ１）に対応するメモリコントローラＭＣ１（１０６ｂ）へメモリライト要求を転送する。変換後のメモリライト要求を受信したＭＣ１は、変換後のメモリライト要求中のＳＳ内アドレス０ｘ０００００を用いて、メモリコントローラＭＣ１に接続されている記憶装置１（１０７ｂ）のアドレス０ｘ０００００に対しメモリライトを行い、記憶装置１のアドレス０ｘ０００００に、メモリアクセス中のデータペイロード６０８の内容を書き込む。
【００７４】
その後、メモリコントローラＭＣ１は、図１１のメモリアクセス要求に対する応答フォーマット１１０１中の、Ｔｘｎタイプ１１０２に、変換後のメモリアクセス要求に含まれるＴｘｎタイプ６０２を設定し、ＴｘｎＩＤ１１０３に変換後のメモリアクセス要求に含まれるＴｘｎＩＤ６０３を設定し、行先ＩＤ（パーティション制御装置ＩＤ）１１０４に変換後のメモリアクセス要求に含まれるパーティション制御装置ＩＤ６０６を設定し、要求元ＩＤ１１０５に変換後のメモリアクセス要求に含まれる要求元ＩＤ６０５を設定することで、メモリライト要求の応答を生成する。
【００７５】
その後、メモリコントローラＭＣ１は、生成したメモリライト要求の応答を、その応答に含まれる行先ＩＤ（本例では、図１のパーティション制御装置０（１０２ａ））に対してクロスバスイッチ１０４を介して転送する。
【００７６】
メモリライト要求の応答は、パーティション制御装置０（１０２ａ）内のＴｘ受信部５２１に転送され、その後メモリアクセス要求に対する応答フォーマット変換部５２２に転送される。
応答フォーマット変換部５２２は、メモリアクセス要求に対する応答を受信して、その応答に含まれる、行先ＩＤ（パーティション制御装置ＩＤ）１１０４を削除し、要求元ＩＤ１１０５を新たに行先ＩＤ（要求元ＩＤ）１２０４に設定することで、メモリアクセス要求に対する応答を、図１２のフォーマットに変換する。変換後の応答はＴｘ送信部５２３へ転送される。
【００７７】
Ｔｘ送信部５２３は、変換後のメモリアクセス要求に対する応答を受信して、その応答に含まれる行先ＩＤが表す、メモリアクセス要求の要求元（ここではＣＰＵ０）へ、メモリアクセス要求に対する変換後の応答を転送する。これで、メモリライト要求を完了する。
【００７８】
（４）動作例４
この例は、コンピュータシステムの物理パーティション１に属するＣＰＵ２（１０１ｃ）が、システムアドレス空間１内のシステムアドレス０ｘ１００００に対するメモリリード要求を発行した場合である。
上述した動作例３に比べて、アクセス要求がメモリリード要求であること、要求の発生元が物理パーティション１であることが相違するだけで、その他は上述した動作例３と同様であるので、詳述は省略する。
【００７９】
相違点について概略的に言えば、パーティション制御装置１（１０２ｂ）内の物理パーティション番号判定部５０５でパーティション番号マッピング７０２を参照し、更にメモリアクセス要求フォーマット変換部５０７より、同様にして、変換後のメモリアクセス要求を得て、記憶装置１（１０７ｂ）のアドレス０ｘ０００００に対しメモリリードを行い、その領域のデータを読み出す。なお、読み出されたデータは、図１１に示される、データペイロード１１０６に付加されて、メモリリード要求の応答として生成される。その他の動作は、上述の例と同様である。
【００８０】
以上述べた実施例２によれば、異なる物理パーティション間で、記憶装置を共有することが可能となり、共通の記憶装置を介して異なる物理パーティション間でのデータ転送が可能となる。
また、複数の物理パーティションが記憶装置の特定の領域を共有している場合に、異なるパーティション間のデータ転送行う際に用いられるＤＭＡ（Direct Memory Access）等が不要となり、異なるパーティション間の高速なデータ転送が可能となる。
【図面の簡単な説明】
【００８１】
【図１】一実施例によるパーティション制御装置を有するコンピュータシステムの構成を示す図。
【図２】物理パーティションの分割の例を示す図。
【図３】記憶装置のシステムアドレス空間に対するマッピングの例を示す図。
【図４】メモリアクセス要求のフォーマットを示す図。
【図５】パーティション制御装置の構成を示す図。
【図６】変換後のメモリアクセス要求のフォーマットを示す図。
【図７】物理パーティション番号判定部の構成を示す図。
【図８】アドレスデコーダの構成を示す図。
【図９】アドレスデコードテーブル０の構成を示す図。
【図１０】アドレスデコードテーブル１の構成を示す図。
【図１１】メモリアクセス要求に対する応答のフォーマットを示す図。
【図１２】変換後のメモリアクセス要求に対する応答のフォーマットを示す図。
【図１３】他の実施例（実施例１）における記憶装置とシステムアドレス空間のマッピングの例を示す図。
【図１４】アドレスデコードテーブル０の構成を示す図。
【図１５】アドレスデコードテーブル１の構成を示す図。
【符号の説明】
【００８２】
１０１：ＣＰＵ  １０２：パーティション制御装置  １０３、５０６：アドレスデコーダ  １０４：クロスバスイッチ  １０５：メモリサブシステム  １０６：メモリコントローラ（ＭＣ）  １０７：記憶装置  １０８：Ｉ／Ｏサブシステム  １０９：ＩＯＨ  １１０：Ｉ／Ｏデバイス  ３０１：記憶装置。
【図１】
2009252202.tif 000003
【図２】
2009252202.tif 000004
【図３】
2009252202.tif 000005
【図４】
2009252202.tif 000006
【図５】
2009252202.tif 000007
【図６】
2009252202.tif 000008
【図７】
2009252202.tif 000009
【図８】
2009252202.tif 000010
【図９】
2009252202.tif 000011
【図１０】
2009252202.tif 000012
【図１１】
2009252202.tif 000013
【図１２】
2009252202.tif 000014
【図１３】
2009252202.tif 000015
【図１４】
2009252202.tif 000016
【図１５】
2009252202.tif 000017