(57)【要約】【課題】接地電位にプリチャージを行う半導体記憶装置で、参照セルに対する充放電が不十分な場合が生じていた。【解決手段】半導体記憶装置は、ビット線対を接地電位にプリチャージする半導体記憶装置であって、ビット線対の間に接続されるセンスアンプと、ビット線対の一方に接続され、データを記憶する記憶セルと、ビット線対の他方と参照セルノードとの間の導通状態を制御する第１のトランジスタと、参照電圧を生成する参照電圧源と参照セルノードとの間に接続され、第１のトランジスタと排他制御される第２のトランジスタと、バイアス電圧生成回路が生成するバイアス電圧が供給されるバイアスノードと参照セルノードとの間に接続され、蓄積している電荷量に応じて前記参照セルノードの電位を設定するキャパシタとを有し、参照セルノード及びバイアスノードは、第２のトランジスタが導通状態において、電気的に接続される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ビット線対を接地電位にプリチャージする半導体記憶装置であって、
前記ビット線対の間に接続されるセンスアンプと、
前記ビット線対の一方に接続され、データを記憶する記憶セルと、
前記ビット線対の他方と参照セルノードとの間の導通状態を制御する第１のトランジスタと、
参照電圧を生成する参照電圧源と前記参照セルノードとの間に接続され、前記第１のトランジスタと排他制御される第２のトランジスタと、
前記参照セルノードの電位を設定するキャパシタを有し、
前記第２のトランジスタ導通時に、前記参照セルノードと前記第２のトランジスタとの間に流れる電流の逆相電流を利用して前記キャパシタの充放電を補助することを特徴とする半導体記憶装置。
【請求項２】
前記キャパシタは、バイアス電圧生成回路が生成するバイアス電圧が供給されるバイアスノードと前記参照セルノードとの間に接続され、蓄積している電荷量に応じて前記参照セルノードの電位を設定するものであり、
前記第２のトランジスタが導通状態時に、前記参照セルノードと前記バイアスノードが電気的に接続されることによって、前記参照セルノードと前記第２のトランジスタとの間に流れる電流の逆相電流を発生させて前記キャパシタの充放電を補助することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記参照電圧源と前記バイアス電圧生成回路は、１つの電源回路で構成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記バイアスノードと参照セルノードとの間の配線抵抗は、前記参照セルノードと参照電圧源との間の配線抵抗よりも低いことを特徴とする請求項１乃至３いずれか１項に記載の半導体記憶装置。
【請求項５】
前記記憶セルの前記ビット線対の一方に接続されない他端には前記バイアス電圧生成回路の生成する電圧が与えられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、さらに、
前記ビット線対の一方と第２の参照セルノードとの間の導通状態を制御する第３のトランジスタと、
前記第２の参照セルノードと前記第２のトランジスタとの間に接続され、前記第３のトランジスタと排他制御される第４のトランジスタと、
前記第２の参照セルノードに接続され、蓄積している電荷量に応じて前記第２の参照セルノードの電位を設定する第２のキャパシタとを備え、
前記第２のトランジスタと前記第４のトランジスタとを電気的に接続することによって、前記参照セルノードと前記第２のトランジスタとの間に流れる電流の逆相電流を発生させて前記キャパシタの充放電を補助することを特徴とする請求項１又は２記載の半導体記憶装置。半導体記憶装置。
【請求項７】
前記第２のトランジスタの前記第１の参照セルに接続されない他端と、前記第４のトランジスタの前記第２の参照セルノードに接続されない他端は、参照電圧源に共通接続されることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記参照電圧源は、当該半導体記憶装置の電源電圧の略半分の電圧を生成することを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
ビット線対を接地電位にプリチャージする半導体記憶装置であって、
前記ビット線対の間に接続されるセンスアンプと、
前記ビット線対の一方に接続され、データを記憶する記憶セルと、
前記ビット線対の他方と第１の参照セルノードとの間の導通状態を制御する第１のトランジスタと、
前記第１の参照セルノードに接続され、前記第１のトランジスタと排他制御される第２のトランジスタと、
前記第１の参照セルノードに接続され、蓄積している電荷量に応じて前記第１の参照セルノードの電位を設定する第１のキャパシタと、
前記ビット線対の一方と第２の参照セルノードとの間の導通状態を制御する第３のトランジスタと、
前記第２の参照セルノードと前記第２のトランジスタとの間に接続され、前記第３のトランジスタと排他制御される第４のトランジスタと、
前記第２の参照セルノードに接続され、蓄積している電荷量に応じて前記第２の参照セルノードの電位を設定する第２のキャパシタと、
前記第２のトランジスタ及び前記第４のトランジスタがそれぞれ導通状態時に、前記参照セルノードと前記バイアスノードを電気的に接続するか、または前記第２のトランジスタと前記第４のトランジスタとを電気的に接続するかのいずれか一方若しくは双方を選択制御する制御回路を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
半導体記憶装置として、容量素子を用いてデータを記憶するＤＲＡＭセルが知られている。ＤＲＡＭでは、データの読み出し、書き込みを行う前にそのビット線を所定のレベルにするプリチャージという動作が行われる。従来、このプリチャージを行うレベルとしては電源電位ＶＤＤと接地電位ＧＮＤの中点電位付近のレベルに設定するハーフＶＤＤプリチャージ方式が主流であった。しかし、電源電圧ＶＤＤの低下に伴い、このプリチャージで設定されるレベルも低下している。そのため、従来のハーフＶＤＤプリチャージ方式では、プリチャージされるレベルとセンスアンプのしきい値が極めて近い値になってしまい、センス動作を確実に行えない場合があった。そのため、このプリチャージのレベルを接地電位（ＧＮＤ）レベルにする技術が利用されるようになってきている。このビット線のレベルをＧＮＤにプリチャージする技術が特許文献１に開示されている。
【０００３】
図７は、従来のＧＮＤプリチャージを行うＤＲＡＭセルのビット線対１対分の回路構成を示す図である。図７に示す回路ではビット線対ＢＴ、ＢＮのそれぞれに実データの保持を行うメモリセルＣＥＬＬＴ（以下、本セルと称す）、参照電圧を出力する参照セル（以下、Ｒｅｆセルと称す）ＣＥＬＬＲｅｆが接続されている。ビット線対間にはプリチャージ回路ＰＲＥ、センスアンプＳＡも接続されている。
【０００４】
従来の回路のビット線ＢＴに接続される本セルを読み出す動作について説明する。読み出し動作が開始される前にはビット線対ＢＴ、ＢＮは接地電位にプリチャージされている。ワードラインＷＬ、ＷＲＮが立ち上げられるとメモリセルＣＥＬＬＴ及びＲｅｆセルＣＥＬＬＲｅｆが保持していた電荷をビット線ＢＴ、ＢＮに放出する。この時、ＲｅｆセルＣＥＬＬＲｅｆは、本セルＣＥＬＬＴが出力する「Ｈ」レベルに対応する電圧の半分程度の電圧を出力する。このことによって、仮に本セルＣＥＬＬＴに「Ｌ」レベルが保持されていた場合でもセンスアンプＳＡは、正常なセンス動作を行うことが可能となる。
【０００５】
この後、センスアンプ駆動信号ＳＥによりセンスアンプＳＡを動作させる。センスアンプＳＡはビット線対の電圧差を増幅し、通常の読み出し等の動作が行われる。読み出し等の動作を終了すると、ビット線対は再びＧＮＤプリチャージされる。この動作はプリチャージ信号ＰＤＬを立ち上げることにより、プリチャージ回路ＰＲＥが動作し実行される。このプリチャージ動作時に、ワード線ＷＲＰＮが立ち上げられる。ＲｅｆセルＣＥＬＬＲｅｆは、Ｒｅｆセル内に形成されているトランジスタＴＲＶＲｅｆによって、ビット線とは異なる電源電圧の略半分の電圧１／２ＶＤＤを出力する参照電圧源に接続される。
【０００６】
この動作によって、ビット線ＢＮが、読み出し時にセンスアンプＳＡの動作によって「Ｈ」レベルとされ、Ｒｅｆセルが「Ｈ」レベルを出力してしまう電荷を保持していた場合でも、その約半分が放電される。このように、プリチャージ時に、Ｒｅｆセルを１／２ＶＤＤに接続する動作によって、読み出し時に本セルが「Ｈ」レベルに相当する電圧を出力する場合の半分程度の電圧を出力する。
【０００７】
上記の動作によれば、ビット線をＧＮＤプリチャージする間にＲｅｆセルは、１／２ＶＤＤを出力する参照電圧源によって確実に１／２ＶＤＤまで充電あるいは放電される必要がある。図７では、１本のワード線に接続される本セル、Ｒｅｆセルを１つずつしか示していないが、実際には１本のワードラインには数百〜数千の本セル及びＲｅｆセルが接続される。したがって、仮に１／２ＶＤＤを出力する参照電圧源が１本のワード線に接続される全てのＲｅｆセルに対して充電を行う必要が生じた場合は、参照電圧源の電源回路としての能力を充分に大きくしておかなければ、プリチャージ期間内で全てのＲｅｆセルに対して１／２ＶＤＤまでの充電を行えない可能性が生じる。逆に、全てのＲｅｆセルが放電するような場合、プリチャージ期間内で、充分に放電できず、１／２ＶＤＤまでＲｅｆセルの電圧が下がらない可能性も生じる。
【特許文献１】特開２００４−２６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記に説明したように、参照電圧源の電源回路の能力を大きくした場合は、電源回路自体の大型化を招いてしまう。また、安定化容量などの素子によってＲｅｆセルの電圧を安定化させた場合でも、素子の増加などにより、回路規模が大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体記憶装置は、ビット線対を接地電位にプリチャージする半導体記憶装置であって、前記ビット線対の間に接続されるセンスアンプと、前記ビット線対の一方に接続され、データを記憶する記憶セルと、前記ビット線対の他方と参照セルノードとの間の導通状態を制御する第１のトランジスタと、参照電圧を生成する参照電圧源と前記参照セルノードとの間に接続され、前記第１のトランジスタと排他制御される第２のトランジスタと、前記参照セルノードの電位を設定するキャパシタを有し、前記第２のトランジスタ導通時に、前記参照セルノードと前記第２のトランジスタとの間に流れる電流の逆相電流を利用して前記キャパシタの充放電を補助する。
【００１０】
本発明により参照電圧源にかかる負荷を軽減することが可能となる。
【発明の効果】
【００１１】
Ｒｅｆセルの参照セルノードにて放電時に流れる電流に関して、参照電圧源にかかる負荷を軽減することが可能となり、回路規模が大きくなってしまうのを防止することが可能である。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
【００１３】
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態のＤＲＡＭのビット線対１対分の回路を示す図である。図１に示すように本実施の形態のＤＲＡＭは、ビット線ＢＴ、ＢＮ、データを記憶するメモリセル（以下、本セルという）ＣＥＬＬＴ、参照セル（以下、Ｒｅｆセルと称す）ＣＥＬＬＲｅｆ、Ｒｅｆセルとビット線を接続する第１のトランジスタ（以下、Ｒｅｆセル接続トランジスタと称す）ＴＲＲｅｆ、Ｒｅｆセルと参照電圧源Ｖｒｅｆを接続する第２のトランジスタ（以下、Ｒｅｆ電圧供給トランジスタと称す）ＴＲＶＲｅｆ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、参照電圧生成回路Ｖｒｅｆ、電源電圧の１／２の電圧を生成するバイアス電圧生成回路ＨＶＤＤを有している。
【００１４】
本セルＣＥＬＬＴはＮＭＯＳトランジスタＴＲＴとキャパシタＣによって構成されている。本セルＣＥＬＬＴのトランジスタＴＲＴのゲートは、ワード線ＷＬに接続され、ソース及びドレインの一方がビット線ＢＴに、他方がキャパシタＣに接続されている。キャパシタのトランジスタに接続されない他端にはバイアス電圧生成回路ＨＶＤＤが生成する電源電圧の約半分の電圧が与えられている。またビット線ＢＴに接続される本セルと同型の本セルはビット線ＢＮ側にも接続され、読み出し、または書き込みを行う本セルに対応するワード線ＷＬを立ち上げることで、本セルに対する読み出し、書き込みが行われる。この本セルＣＥＬＬＴは、「Ｈ」あるいは「Ｌ」に相当する論理値をキャパシタＣに電荷を保持することで記憶している。したがって、このキャパシタに保持された電荷に基づいて読み出し時にビット線ＢＴ（あるいはＢＮ）は、「Ｈ」レベルに相当する電圧（第１の電圧）、あるいは「Ｌ」レベルに相当する電圧（第２の電圧）とされる。
【００１５】
ＲｅｆセルＣＥＬＬＲｅｆは、上記したＲｅｆセル接続トランジスタＴＲＲｅｆ、Ｒｅｆ電圧供給トランジスタＴＲＶＲｅｆ、および参照電圧を保持するための参照キャパシタ（以下、Ｒｅｆキャパシタと称す）ＣＲｅｆによって構成されている。
【００１６】
ビット線ＢＮ側に接続されるＲｅｆセル接続トランジスタＴＲＲｅｆは、ＮＭＯＳトランジスタで構成されたスイッチである。ＴＲＲｅｆのゲートはワード線ＷＲＮに接続され、ソースは、ビット線ＢＮに、ドレインはＲｅｆセルを構成するキャパシタＣＲｅｆの一端（参照セルノード）に接続されている。Ｒｅｆ電圧供給トランジスタＴＲＶＲｅｆは、ゲートがワード線ＷＲＰＮに接続され、ソースまたはドレインの一方が参照電圧源Ｖｒｅｆに接続され、他方がキャパシタＣＲｅｆの一端に接続されている。ＲｅｆキャパシタＣＲｅｆのトランジスタに接続されない他端は、バイアス電圧生成回路ＨＶＤＤに接続される（バイアスノード）。
【００１７】
また、バイアス電圧生成回路ＨＶＤＤとＲｅｆ電圧供給トランジスタの一端はスイッチＳＷを介して接続されている。ビット線ＢＴ側にも同様のＣＥＬＬＲｅｆが接続され、ワード線ＷＲＴ、ＷＲＰＴによって第３のトランジスタ（Ｒｅｆセル接続トランジスタＴＲＲｅｆ）、第４のトランジスタ（Ｒｅｆ電圧供給トランジスタＴＲＶＲｅｆ）が駆動される。ビット線ＢＮ側に接続された本セルを読み出し、書き込みする場合にはビット線ＢＴ側に接続されたＣＥＬＬＲｅｆが使用される。ここで参照電圧Ｖｒｅｆとは、電源電圧ＶＤＤに対して約半分の電圧である。
【００１８】
プリチャージ回路ＰＲＥは３つのトランジスタＴＲ１、ＴＲ２、ＴＲ３により構成されている。トランジスタＴＲ１は、ビット線ＢＴ、ＢＮ間に接続されている。トランジスタＴＲ２はビット線ＢＴと接地電位（ＧＮＤレベル）間に接続され、トランジスタＴＲ３は、ビット線ＢＮと接地電位の間に接続される。ＴＲ１〜ＴＲ３のゲートはプリチャージ線ＰＤＬに接続されている。このプリチャージ線ＰＤＬが「Ｈ」レベルとなることによりＴＲ１〜ＴＲ３はオン状態とされ、ビット線ＢＴ、ＢＮをＧＮＤレベルにプリチャージする。
【００１９】
センスアンプＳＡは、ビット線ＢＴ、ＢＮ間に接続されている。センスアンプＳＡは、インバータを２段接続した構成を有する周知のセンスアンプで構成されている。センスアンプＳＡは、センスイネーブル信号ＳＥが「Ｈ」レベルとされた場合にビット線ＢＴ、ＢＮ間の電位差を増幅する。このセンスアンプＳＡの出力に基づいて、本セルが保持する論理値が決定される。
【００２０】
以下、ビット線ＢＴに接続される本セルを例にして本実施の形態について説明する。図２は、本実施の形態の回路の動作を示すタイミングチャートである。以下、図２を参照して本実施の形態のメモリ回路の動作について説明する。なお、図２において実線はビット線ＢＴの電位を示し、破線はビット線ＢＮの電位を示している。また点線はＲｅｆセルのキャパシタ、つまり参照セルノードの電位を示している。なお、本セルが「Ｈ」レベルを記憶していた場合はビット線ＢＴが上位側の電位となり、「Ｌ」レベルを記憶していた場合はビット線ＢＮが上位側の電位となるが、その両方の場合について１つの図面としている。
【００２１】
接地電位にプリチャージされている状態から本セルＣＥＬＬＴに保持されているデータを読み出す場合、本セルＣＥＬＬＴに接続されているワード線ＷＬおよびＲｅｆセル接続トランジスタに接続されているワード線ＷＲＮを電源電圧よりも高い電圧ＶＰＰまで立ち上げる。この時、本セルＣＥＬＬＴに対応するワード線ＷＬおよびＲｅｆセルに接続されるワード線ＷＲＮは、電源電圧ＶＤＤレベルの電圧を入出力するために、昇圧された電圧ＶＰＰまで上げる必要がある。
【００２２】
その後、センスイネーブル信号ＳＥを立ち上げ、センスアンプＳＡを動作させる。センスアンプＳＡは、ビット線ＢＴ、ＢＶＮの電位差を増幅させ、本セルＣＥＬＬＴが保持しているデータを確定させる。
【００２３】
その後、本セルＣＥＬＬＴに接続されたワード線ＷＬ、ＷＲＮが立ち下げられ、プリチャージ信号線ＰＤＬおよびワード線ＷＲＰＮが立ち上げられる。プリチャージ信号ＰＤＬが立ち上げられたことによりプリチャージ回路ＰＲＥ内のトランジスタＴＲ１、ＴＲ２、ＴＲ３がオン状態となり、ビット線ＢＴ、ＢＮが接地電位にプリチャージされる。なおワード線ＷＲＰＮは本セルが「Ｌ」レベルを記憶していた場合は、Ｒｅｆセルは「Ｈ」レベルとされている場合があるので、電源電圧ＶＤＤよりも高い電圧ＶＰＰまで立ち上げられる。
【００２４】
本実施の形態では、このプリチャージの時に、スイッチＳＷを導通状態としバイアス電圧生成回路ＨＶＤＤとＲｅｆ電圧供給用トランジスタＴＲＶＲｅｆの一端を短絡させる。プリチャージ時には、ＲｅｆキャパシタＣＲｅｆに対する充電電流、あるいはＲｅｆキャパシタＣＲｅｆからの放電電流が流れる。本実施の形態では、ＲｅｆセルのキャパシタＣＲｅｆの対極に接続されるバイアス電圧生成回路ＨＶＤＤとＲｅｆ電圧供給用トランジスタＴＲＶＲｅｆの一端を短絡させることにより、ＲｅｆセルのキャパシタＣＲｅｆの充放電電流がセルの対極に逆相の電流として現れる。この逆相の電流はスイッチＳＷ、トランジスタＴＲＶＲｅｆを介して参照セルノードにも伝播する。したがってＲｅｆセルに近い場所にスイッチＳＷを設け、プリチャージ時にキャパシタＣＲｅｆの両端を短絡した状態とすることにより対極の電流もＲｅｆセルの参照電圧源Ｖｒｅｆに接続される電極への充放電電流の一部として、使用することが可能となる。その結果、参照電圧源Ｖｒｅｆからのピーク電流を減少させることが可能となる。
【００２５】
なお、図１では、スイッチＳＷは、参照電圧源ＶｒｅｆとＲｅｆ電圧供給用トランジスタＴＲＶＲｅｆの間のノードとＨＶＤＤを短絡する構成としているが、Ｒｅｆセルの充放電電流の逆相電流を対極に生じる構成とすればよいため、ＲｅｆセルＣＲｅｆとＲｅｆ電圧供給用トランジスタＴＲＶＲｅｆの間のノードとＨＶＤＤを短絡するようなスイッチ構成としても良い。この対極の逆相電流による効果を少しでも大きくする為にはスイッチＳＷは、充分にＲｅｆセルに近い位置に設けるのが好ましく、スイッチが接続されるノードから参照電圧源Ｖｒｅｆまでの配線抵抗よりも、スイッチが接続されるノードからＲｅｆセルまでの配線抵抗が充分に低いことが好ましい。またバイアス電圧生成回路ＨＶＤＤと参照電圧源Ｖｒｅｆは、共に１／２ＶＤＤを出力すればよいため、１つの電源回路としてまとめて構成しても良い。また実施の形態ではプリチャージ時にスイッチＳＷを用いて、Ｒｅｆセルのキャパシタの両端を短絡しているが、Ｒｅｆセルのキャパシタの対極を参照電圧源ＶｒｅｆとＲｅｆ電圧供給トランジスタＴＲＶＲｅｆの間のノードに接続するのであればプリチャージ時にトランジスタＴＲＶＲｅｆがオン状態とならない限りはキャパシタの両端は短絡されないため、スイッチＳＷを設けなくても対極に生じる逆相の電流を短絡することによる効果は期待できる。ただし、図１に示したようにバイアス電圧生成回路ＨＶＤＤと参照電圧源Ｖｒｅｆを別々にもうけるような場合は、２種類の電源回路からの電圧を一箇所に接続する構成となってしまうためスイッチＳＷを設けたほうが好ましい。
【００２６】
実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。図３は、本発明の実施の形態２のメモリ回路を示す回路図である。図３においてプリチャージ回路ＰＲＥおよびセンスアンプＳＡは図１と同一であるため詳細な回路図は省略している。なお、図４は本実施の形態の動作を示すタイミングチャートである。
【００２７】
実施の形態１ではＲｅｆセルの一端にバイアス電圧生成回路ＨＶＤＤを接続し、プリチャージ時にＲｅｆセルの両端を短絡する構成としている。実施の形態１ではビット線ＢＴに接続された本セルのデータを読み書きする場合はビット線ＢＮに接続されるＲｅｆセルのワード線ＷＲＮ，ＷＲＰＮのみを立ち上げる構成としている。それに対し、本実施の形態ではビット線ＢＴ側に接続される本セルのデータを読み出し、書き込みを行う際にも、ビット線ＢＴ側に接続されるＲｅｆセルのワード線ＷＲＴも、ＷＬ、ＷＲＮと同様に立ち上げる構成とする（図４参照）。なお、このＷＲＴを立ち上げるタイミングは、センスアンプを動作させるセンスイネーブルＳＥを立ち上げて、ビット線ＢＴ、ＢＮが保持するデータをセンスアンプによって確定させた後にワード線ＷＲＴを立ち上げるものとする（図４参照）。この動作により本セル側のＲｅｆ電圧供給用トランジスタ（第４のトランジスタ）は、ビット線ＢＴ、ＢＮのＲｅｆセルで共通の参照電圧源Ｖｒｅｆに接続される。ビット線ＢＴとＢＮでは常に「Ｈ」、「Ｌ」逆のデータが現れるため、仮にビット線ＢＴに接続される本セルが「Ｈ」レベルを保持していた場合、ビット線ＢＴに接続されるＲｅｆセルに「Ｈ」レベルが書き込まれ、ビット線ＢＮに接続されるＲｅｆセルには「Ｌ」レベルが書き込まれる。
【００２８】
プリチャージ時にはワード線ＷＲＰＴ、ＷＲＰＮが同時に立ち上げられる。ビット線ＢＴに接続されるＲＥｆセルとビット線ＢＮに接続されるＲｅｆセルは逆のデータを保持している。そのため、プリチャージ時にＷＲＰＴ、ＷＲＰＮを共に立ち上げることにより、図４に示すように、ビット線ＢＴに接続されたＲｅｆセルとビット線ＢＮに接続されたＲｅｆセルは、充電あるいは放電の逆の動作を行う。ビット線ＢＴに接続されたＲｅｆセルとＢＮに接続されたＲｅｆセルが充放電で逆の動作を行うため、プリチャージ時にお互いの電荷を中和し、参照電圧源Ｖｒｅｆの負荷を低減させピーク電流を低減させることが可能となる。なお、ビット線ＢＮに接続されている本セルを読み出す場合も同様にビット線ＢＴ、ＢＮに接続されるＲＥＦセルの両方のワード線を立ち上げて動作させることで参照電圧減Ｖｒｅｆのピーク電流を減少させることが可能となる。
【００２９】
このように、本発明によればＲｅｆセルのキャパシタの両端を短絡、あるいはビット線対であるＢＴ，ＢＮに接続されるＲｅｆセル同士を接続し、読み出し時に両方のＲｅｆセルを動作させることで、逆相の電流を利用して参照電圧源Ｖｒｅｆにかかる負担を軽減させ、参照電圧減のピーク電流を減少させることが可能となる。
【００３０】
実施の形態３
本実施の形態３にかかる半導体記憶回路は、逆相の電流を発生される構成について、実施の形態１にかかる構成と、実施の形態２にかかる構成の双方を備え、いずれか一方若しくは双方を選択する制御回路を設けたものである。
【００３１】
図６に、本実施の形態３にかかる半導体記憶回路の全体構成を示す。図に示されるように、半導体記憶回路１００は、制御回路１０とセルアレイ２０を備えている。制御回路１０は、ワード線ＷＲＮ、ＷＲＰＮ、ＷＲＴ、ＷＲＴや、ＳＷ１、ＳＷ２をオンオフ制御するための配線を介してセルアレイ２０と接続されている。
【００３２】
セルアレイ２０の具体的な構成を図７に示す。図７に示されるように、実施の形態１にかかる構成に加えて、実施の形態２にかかる構成を有している。すなわち、バイアス電圧生成回路ＨＶＤＤとＲｅｆ電圧供給トランジスタがスイッチＳＷ１を介して接続され、また、本セル側のＲｅｆ電圧供給用トランジスタ（第２のトランジスタ）と本セル側のＲｅｆ電圧供給用トランジスタ（第４のトランジスタ）がスイッチＳＷ２を介して接続されている。
【００３３】
制御回路１０は、本セル側のＲｅｆ電圧供給用トランジスタ（第２のトランジスタ）と本セル側のＲｅｆ電圧供給用トランジスタ（第４のトランジスタ）がそれぞれ導通状態時に、ＳＷ１をオンしてバイアス電圧生成回路ＨＶＤＤとＲｅｆ電圧供給トランジスタ、すなわち参照セルノードとバイアスノードを電気的に接続するか、ＳＷ２をオンして第２のトランジスタと第４のトランジスタとを電気的に接続するかのいずれか一方若しくは双方を選択制御する。これによって、Ｒｅｆセルの参照セルノードにて放電時に流れる電流に関して、参照電圧源にかかる負荷をより効果的に軽減することが可能となり、回路規模が大きくなってしまうのを防止することが可能である。
【００３４】
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は上記した実施の形態に限られるものではなく当業者において適宜変形が可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１の半導体記憶回路を示す回路図である。
【図２】実施の形態１の回路の動作を示すタイミングチャートである。
【図３】実施の形態２の半導体記憶回路を示す回路図である。
【図４】実施の形態２の回路動作を示すタイミングチャートである。
【図５】実施の形態３の半導体記憶回路の全体構成を示すブロック図である。
【図６】実施の形態３の半導体記憶回路の一部を示す回路図である。
【図７】従来の半導体記憶回路を示す回路図である。
【符号の説明】
【００３６】
ＢＴ、ＢＮ、    ビット線
ＣＥＬＬＲｅｆ    Ｒｅｆセル
ＣＥＬＬＴ    メモリセル（本セル）
ＰＤＬ    プリチャージ信号線
ＰＲＥ    プリチャージ回路
ＲＥＦ    参照電圧生成回路
ＳＡ    センスアンプ
ＴＲ１〜ＴＲ７トランジスタ
ＴＲＲｅｆ    参照セル接続用トランジスタ
ＴＲＶＲｅｆ、    参照電圧供給用トランジスタ
ＴＲＴ    トランジスタ
ＴＲｄｕｍｍｙ    ダミートランジスタ
Ｃ    キャパシタ
Ｖｒｅｆ    参照電圧
ＷＬ、ＷＲＮ、ＷＲＰ、ＷＲＰＮ、ＷＲＰＴ    ワード線
【図１】
2009123299.tif 000003
【図２】
2009123299.tif 000004
【図３】
2009123299.tif 000005
【図４】
2009123299.tif 000006
【図５】
2009123299.tif 000007
【図６】
2009123299.tif 000008
【図７】
2009123299.tif 000009