(57)【要約】【課題】複数の演算部に対して、降圧回路を用いることなく、簡単に電源分割することができる半導体集積回路装置およびその駆動方法を提供する。【解決手段】半導体集積回路装置は、電源端ＶＤＤＣと接地端ＧＮＣとの間に直列に接続され、データを処理する複数の演算部ＩＣＡ、ＩＣＢと、処理すべきデータを受け取り、複数の演算部のそれぞれの作業負荷が等しくなるように、データを複数の演算部のそれぞれへ割り振るコントローラＣＴＬとを備えた。【選択図】図１
2009065539.tif 000002
【特許請求の範囲】
【請求項１】
電源端と接地端との間に直列に接続され、データを処理する複数の演算部と、
処理すべきデータを受け取り、前記複数の演算部のそれぞれの作業負荷が等しくなるように、前記データを前記複数の演算部のそれぞれへ割り振るコントローラとを備えた半導体集積回路装置。
【請求項２】
前記複数の演算部のそれぞれが処理するデータの実行単位をカウントするカウンタをさらに備え、
前記コントローラは、前記複数の演算部において処理されるデータの実行単位数が等しくなるようにデータを割り振ることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数の演算部のそれぞれのデータ処理速度または前記複数の演算部の間の電圧を検出し、該データ処理速度または該電圧を前記コントローラへフィードバックする検出部をさらに備え、
前記コントローラは、前記複数の演算部のそれぞれのデータ処理速度を等しくし、または、前記複数の演算部のそれぞれに印加される電圧を等しくするように前記複数の演算部のそれぞれへ割り振られるデータ量を調節することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記複数の演算部のうち一部の演算部に並列接続された短絡スイッチであって、前記複数の演算部のうち他の演算部のみがデータを処理する際にオン状態になる短絡スイッチをさらに備えたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記複数の演算部のうち一部の演算部に並列接続された可変抵抗であって、前記複数の演算部のうち他の演算部のみがデータを処理する際に抵抗値を小さくする可変抵抗をさらに備えたことを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の集積度がますます向上している。微細なＭＯＳトランジスタにおいては、ホットキャリア生成によるトランジスタ特性の劣化やＴＤＤＢ（Time Dependent Dielectric Breakdown ）による絶縁膜破壊が問題となる。また、微細化によるしきい値電圧の低下を抑えるためにチャネル部の不純物濃度を高めると、ソース−ドレイン間の耐圧が低下してしまう。これに対処するためには、電源電圧を下げることが有効になる。
【０００３】
バイポーラトランジスタにおいては、高速動作のためにベース幅を短くするとパンチスルーが生じる。これを防ぐためには、ベースの不純物濃度を高める必要がある。また、いわゆるカーク効果を防ぐためには、コレクタの不純物濃度を高める必要がある。しかし、ベースおよびコレクタの不純物濃度を高めると、ベース−コレクタ間の耐圧が低下する。これに対処するためには、ＭＯＳトランジスタと同様に、電源電圧を下げることが有効である。
【０００４】
電源電圧を下げるために、半導体チップ内に降圧回路を組み込むことが考えられる。しかし、降圧回路で消費される電力が無駄になる問題があった。また、降圧回路を用いずに複数の集積回路を直列接続するシステムがある（特許文献２）。しかし、通常、ランダムロジック回路の消費電流は、一定ではなく、電源分割するためには、特許文献２に記載のように複雑な制御が必要であった。
【特許文献１】特開平３−１６３８６４号公報
【特許文献２】特許３３００５９３号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数の演算部に対して、降圧回路を用いることなく、簡単に電源分割することができる半導体集積回路装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体集積回路装置は、電源端と接地端との間に直列に接続され、データを処理する複数の演算部と、処理すべきデータを受け取り、前記複数の演算部のそれぞれの作業負荷が等しくなるように、前記データを前記複数の演算部のそれぞれへ割り振るコントローラとを備えている。
【発明の効果】
【０００７】
本発明による半導体集積回路装置およびその駆動方法は、複数の演算部に対して、降圧回路を用いることなく、簡単に電源分割することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体集積回路装置の構成の一例を示す概略図である。本実施形態による半導体集積回路装置は、演算部として２個の集積回路ＩＣＡおよびＩＣＢを備えている。集積回路ＩＣＡおよびＩＣＢは、電源端（電源電圧ＶＤＤＣ）と接地端（接地電圧ＧＮＤ）との間に直列に接続されている。集積回路ＩＣＡおよびＩＣＢは、同一の構成または機能を有する演算回路であり、例えば、マルチコア型チップやマルチ演算器の複数のコア回路であってよい。あるいは、集積回路ＩＣＡおよびＩＣＢは、同一の構成または機能を有する個別の半導体チップであってもよい。集積回路ＩＣＡおよびＩＣＢは、データＤ１およびＤ２を受け取り、これを処理し、その処理結果Ｒ１およびＲ２を出力する。集積回路ＩＣＡおよびＩＣＢは同一の回路構成または同一の機能を有するので、処理するデータ量（実行単位数）が同じであれば、集積回路ＩＣＡおよびＩＣＢの各消費電流は等しい。
【００１０】
コントローラＣＴＬは、集積回路ＩＣＡおよびＩＣＢが処理すべきデータＤを受け取り、集積回路ＩＣＡおよびＩＣＢのそれぞれの作業負荷（ワークロード）が等しくなるように、データＤを集積回路ＩＣＡおよびＩＣＢのそれぞれに対して割り振る。コントローラＣＴＬは、汎用ＣＰＵおよびプログラムによって実現してもよく、あるいは、カスタムＬＳＩを用いてデジタルロジック回路で実現してもよい。
【００１１】
例えば、コントローラＣＴＬは、集積回路ＩＣＡおよびＩＣＢのそれぞれが処理するデータの実行単位をカウントするカウンタＣＴＲ１およびＣＴＲ２を含む。カウンタＣＴＲ１およびＣＴＲ２は、それぞれ集積回路ＩＣＡおよびＩＣＢへ送信されるデータの実行単位を計測する。コントローラＣＴＬは、カウンタＣＴＲ１において計測されたデータの実行単位数とカウンタＣＴＲ２において計測されたデータの実行単位数とが等しくなるようにデータＤを割り振る。これにより、集積回路ＩＣＡおよびＩＣＢにおける消費電流が等しくなる。即ち、集積回路ＩＣＡおよびＩＣＢの作業負荷が等しくなる。
【００１２】
コントローラＣＴＬは、常に集積回路ＩＣＡおよびＩＣＢにデータＤを均等に振り分けるわけではなく、必要に応じて集積回路ＩＣＡまたはＩＣＢの一方の作業負荷を増加させる場合もある。例えば、データＤが分割不可能なジョブである場合には、このデータＤは、集積回路ＩＣＡまたはＩＣＢのいずれか一方で処理する必要がある。従って、集積回路ＩＣＡおよびＩＣＢの各作業負荷は偏っている場合がある。
【００１３】
集積回路ＩＣＢの作業負荷が集積回路ＩＣＡのそれよりも大きい場合には、集積回路ＩＣＢは、集積回路ＩＣＡよりも消費電流が大きくなる。このような場合に、集積回路ＩＣＡとＩＣＢとの間のノードＮ１に接続されたキャパシタＣＡＰが集積回路ＩＣＢへ電流を供給することによって、集積回路ＩＣＢへの供給電流を補うことができる。
【００１４】
このように、本実施形態による半導体集積回路装置は、同一の構成または機能を有する複数の集積回路ＩＣＡおよびＩＣＢに対して、降圧回路を用いることなく、簡単に電源分割することができる。
【００１５】
図２は、第１の実施形態による半導体集積回路装置の動作を示すフロー図である。まず、集積回路ＩＣＡが活性化し、電流が電源端ＶＤＤＣから集積回路ＩＣＡを通ってノードＮ１へ流れる（Ｓ１０）。集積回路ＩＣＡは活性化されることによって、コントローラＣＴＬから受けたデータＤ１を処理し、その処理結果Ｒ１を出力する（Ｓ２０）。ノードＮ１へ流れた電流は、キャパシタＣＡＰを充電するとともに、集積回路ＩＣＢへ供給され、集積回路ＩＣＢを活性化させる（Ｓ３０）。集積回路ＩＣＢは活性化されることによって、コントローラＣＴＬから受けたデータＤ２を処理し、その処理結果Ｒ２を出力する（Ｓ４０）。集積回路ＩＣＢを通った電流は接地端ＧＮＤへ流れる（Ｓ５０）。
【００１６】
ステップＳ１０〜Ｓ５０と並行して、カウンタＣＴＲ１、ＣＴＲ２は、集積回路ＩＣＡおよびＩＣＢで処理されるデータＤ１およびＤ２の実行単位をカウントする（Ｓ５５）。コントローラＣＴＬは、集積回路ＩＣＡおよびＩＣＢで処理されたデータＤ１およびＤ２の実行単位数が等しくなるようにデータＤを割り振る（Ｓ５６）。データＤが分割不可能なデータである場合には、コントローラＣＴＬは、それまで処理されてきた実行単位数が小さい集積回路へデータＤを送信する。
【００１７】
作業負荷の多い集積回路では消費電流が大きいため、その集積回路に印加される電圧は低下する。印加される電圧が低下すると、集積回路のデータ処理速度（パフォーマンス）が低下する。つまり、一部の集積回路のみを用いてデータを処理することは、データ処理速度の低下を招く。よって、同一構成または機能を有する複数の集積回路を備えた半導体集積回路装置では、複数の集積回路の作業負荷を均等化し、複数の集積回路の消費電流または複数の集積回路に掛かる電圧を等しくすることが重要である。これにより、データ処理速度の低下を抑制することができるからである。
【００１８】
本実施形態は、集積回路ＩＣＡおよびＩＣＢのそれぞれの作業負荷を等しくすることによって、集積回路ＩＣＡに印加される電圧（電源端ＶＤＤＣとノードＮ１との間の電位差）と集積回路ＩＣＢに印加される電圧（ノードＮ１と接地端ＧＮＤとの間の電位差）とを等しくしている。換言すると、本実施形態は、集積回路ＩＣＡおよびＩＣＢのそれぞれの作業負荷を等しくすることによって、集積回路ＩＣＡに流れる電流と集積回路ＩＣＢに流れる電流とを等しくしている。このように本実施形態は、降圧回路を用いることなく、集積回路ＩＣＡおよびＩＣＢの作業負荷を均等に分割している。これにより、本実施形態は、簡単な構成でありながら、集積回路ＩＣＡおよびＩＣＢのデータ処理速度の低下を抑制することができる。
【００１９】
（第２の実施形態）
図３は、本発明に係る第２の実施形態に従った半導体集積回路装置の構成の一例を示す概略図である。第２の実施形態は、検出部としてのパフォーマンスメータＰＭを備えている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００２０】
パフォーマンスメータＰＭは、集積回路ＩＣＡ、ＩＣＢとコントローラＣＴＬとの間に接続されている。パフォーマンスメータＰＭは、集積回路ＩＣＡおよびＩＣＢのそれぞれのデータ処理速度を検出し、このデータ処理速度をコントローラＣＴＬへフィードバックする。コントローラＣＴＬは、集積回路ＩＣＡおよびＩＣＢのそれぞれのデータ処理速度が等しくなるように、集積回路ＩＣＡおよびＩＣＢへのデータＤ１およびＤ２の量を調節する。
【００２１】
図４は、第２の実施形態による半導体集積回路装置の動作を示すフロー図である。ステップＳ１０〜Ｓ５０は、第１の実施形態と同様であるので、その説明を省略する。それと並行して、パフォーマンスメータＰＭは、集積回路ＩＣＡおよびＩＣＢのそれぞれのデータ処理速度を検出する（Ｓ６０）。パフォーマンスメータＰＭで検出されたデータ処理速度は、コントローラＣＴＬへフィードバックされる（Ｓ６２）。コントローラＣＴＬは、集積回路ＩＣＡおよびＩＣＢのそれぞれのデータ処理速度を比較し、データ処理速度の速い集積回路へより多くのデータを割り当てる（Ｓ６４）。例えば、コントローラＣＴＬは、集積回路ＩＣＡへのデータ割当量と集積回路ＩＣＢへのデータ割当量との比が、集積回路ＩＣＡのデータ処理速度と集積回路ＩＣＢのデータ処理速度との比に等しくなるようにデータＤを割り当てる。これにより、集積回路ＩＣＡおよびＩＣＢの作業負荷を等しくすることができる。
【００２２】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従った半導体集積回路装置の構成の一例を示す概略図である。第３の実施形態は、検出部として電圧測定器ＶＭを備えている点で第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。
【００２３】
電圧測定器ＶＭは、ノードＮ１（キャパシタＣＡＰの一方の電極）とコントローラＣＴＬとの間に接続されている。電圧測定器ＶＭは、集積回路ＩＣＡとＩＣＢとの間の電圧を検出し、この電圧をコントローラＣＴＬへフィードバックする。コントローラＣＴＬは、集積回路ＩＣＡとＩＣＢとの間の電圧（ノードＮ１の電圧）がＶＤＤＣ／２に等しくなるように、集積回路ＩＣＡおよびＩＣＢへのデータＤ１およびＤ２の量を調節する。ノードＮ１の電圧がＶＤＤＣ／２である場合、集積回路ＩＣＡおよび集積回路ＩＣＢのそれぞれに印加される電圧はＶＤＤＣ／２で等しい。集積回路ＩＣＡおよび集積回路ＩＣＢのそれぞれに印加される電圧が等しくなるようにデータＤを割り振ることによって、集積回路ＩＣＡおよびＩＣＢのそれぞれの作業負荷を等しくすることができる。
【００２４】
図６は、第３の実施形態による半導体集積回路装置の動作を示すフロー図である。ステップＳ１０〜Ｓ５０は、第１の実施形態と同様であるので、その説明を省略する。それと並行して、電圧測定器ＶＭは、ノードＮ１の電圧を検出する（Ｓ７０）。電圧測定器ＶＭで検出されたノードＮ１の電圧は、コントローラＣＴＬへフィードバックされる（Ｓ７２）。コントローラＣＴＬは、ノードＮ１の電圧とＶＤＤＣ／２とを比較する（Ｓ７４）。ノードＮ１の電圧がＶＤＤＣ／２より大きい場合には、コントローラＣＴＬは、集積回路ＩＣＢへのデータ量を増加させ（Ｓ７６）、逆に、ノードＮ１の電圧がＶＤＤＣ／２より小さい場合には、コントローラＣＴＬは、集積回路ＩＣＡへのデータ量を増加させる（Ｓ７８）。これにより、ノードＮ１の電圧がＶＤＤＣ／２に収束し、集積回路ＩＣＡおよび集積回路ＩＣＢのそれぞれに印加される電圧が等しくなる。
【００２５】
（第４の実施形態）
図７は、本発明に係る第４の実施形態に従った半導体集積回路装置の構成の一例を示す概略図である。第４の実施形態は、集積回路ＩＣＢに並列接続された短絡スイッチＳＷを備えている点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００２６】
短絡スイッチＳＷは、ノードＮ１と接地端ＧＮＤとの間に接続されている。短絡スイッチＳＷは、コントローラＣＴＬの制御を受けてオン／オフに切り替えられる。例えば、コントローラＣＴＬが受けたデータＤが、シングルタスクのような分割不可能なデータである場合にコントローラＣＴＬは短絡スイッチＳＷをオン状態にする。これにより、ノードＮ１の電圧が接地電位となるので、集積回路ＩＣＡに印加される電圧は、ＶＤＤＣ／２よりも高いＶＤＤＣとなる。従って、集積回路ＩＣＡは、短絡スイッチＳＷがオフ状態のときよりも高いパフォーマンスでデータを処理することができる。その結果、データＤを集積回路ＩＣＡに送信することによって、データＤを速く処理することができる。このとき、集積回路ＩＣＡのみが活性化されており、集積回路ＩＣＢは活性化されない。従って、集積回路ＩＣＡのみがデータＤを処理する。
【００２７】
勿論、データＤが分割可能である場合には、コントローラＣＴＬは、短絡スイッチＳＷをオフ状態としてよい。この場合、第４の実施形態による回路は、第１の実施形態による回路と等価となる。従って、このときの動作は、第１の実施形態の動作と同様である。
【００２８】
第４の実施形態は、短絡スイッチＳＷをオンさせることによって一部の集積回路のパフォーマンスを向上させ、分割不可能なデータの処理速度を速くすることができる。第４の実施形態は、さらに第１の実施形態の効果をも得ることができる。
【００２９】
第４の実施形態は、第２または第３の実施形態と容易に組み合わせることができる。この場合には、第４の実施形態は、第２または第３の実施形態と同様の効果をも得ることができる。
【００３０】
例えば、第３の実施形態でノードＮ１の電圧をＶＤＤＣ／２ではなく、ＶＤＤＣ／３やＶＤＤＣ／４といったようにアンバランスな点で調整すれば、短絡スイッチＳＷが無くとも、速い演算器と低消費電力の演算器とを使い分けることができる。もちろんこの場合も複数の演算器の総ワークロードは等しくなければならない。しかし、短絡スイッチＳＷを用いれば、適宜短絡スイッチＳＷを使用してノードＮ１の電圧を調整することができる。
【００３１】
（第５の実施形態）
図８は、本発明に係る第５の実施形態に従った半導体集積回路装置の構成の一例を示す概略図である。第５の実施形態は、短絡スイッチＳＷに代えて、集積回路ＩＣＢに並列接続された可変抵抗ＶＲを備えている点で第４の実施形態と異なる。第５の実施形態のその他の構成は、第４の実施形態の構成と同様でよい。
【００３２】
可変抵抗ＶＲは、ノードＮ１と接地端ＧＮＤとの間に接続されている。可変抵抗ＶＲは、コントローラＣＴＬの制御を受けてその抵抗値が変化する。例えば、コントローラＣＴＬが受けたデータＤが、シングルタスクのような分割不可能なデータである場合にコントローラＣＴＬは可変抵抗ＶＲの抵抗値を低下させる。これにより、ノードＮ１の電圧が低下する。これにより、集積回路ＩＣＡに印加される電圧は、ＶＤＤＣ／２よりも高いＶＤＤＣとなる。従って、集積回路ＩＣＡは、短絡スイッチＳＷがオフ状態のときよりも高いパフォーマンスでデータを処理することができる。その結果、データＤを集積回路ＩＣＡに送信することによって、データＤを速く処理することができる。このとき、集積回路ＩＣＡのみが活性化されており、集積回路ＩＣＢは活性化されない。従って、集積回路ＩＣＡのみがデータＤを処理する。尚、可変抵抗ＶＲの抵抗値がゼロの場合、第４の実施形態の短絡スイッチＳＷがオン状態になった場合と同様に、ノードＮ１の電圧は接地電位になる。
【００３３】
ノードＮ１の電圧を接地電位にした場合、集積回路ＩＣＡにはＶＤＤＣの電圧がかかるがホットキャリアやＴＤＤＢのために、ＶＤＤＣ／２で動作する演算器を構成するトランジスタにＶＤＤＣの電圧をかけることは、デバイスにとって好ましくない。また、システムの熱設計の観点から、消費電力は低く抑えたほうが好ましい。集積回路の消費電力Ｐは、式１のように表される。
Ｐ＝ＣＶ２ｆ            （式１）
ここで、Ｃは集積回路の容量、Ｖは集積回路に掛かる電圧、ｆは集積回路の動作周波数である。
【００３４】
ノードＮ１の電圧がＶＤＤＣ／２であって、ＩＣＡ，ＩＣＢの両方が動作する場合、式１は式２のように表される。
Ｐ＝２×Ｃ（ＶＤＤＣ／２)２ｆboth      （式２）
ｆbothはＩＣＡ，ＩＣＢの両方が動作する場合の集積回路ＩＣＡおよびＩＣＢの動作周波数である。
【００３５】
ノードＮ１の電圧がＶＤＤnode1でＩＣＡのみ動作する場合、式１は式３のように表される。
Ｐ＝Ｃ（ＶＤＤＣ−ＶＤＤnode1）２ｆsingle  （式３）
ｆsingleはＩＣＡのみが動作する場合の集積回路ＩＣＡの動作周波数である。
【００３６】
消費電力が一定とすると、式２および式３から、ＶＤＤnode1を０．３５×ＶＤＤＣ〜０．４×ＶＤＤＣにした場合に、ｆsingleはｆbothよりも２０％〜４０％高くなり得る。換言すると、ｆsingle＝ｆbothとすると、式３に示す消費電力Ｐは、式２に示す消費電力Ｐよりも２０％〜４０％低くなり得る。
【００３７】
データＤが分割可能である場合には、コントローラＣＴＬは、可変抵抗ＶＲを高抵抗状態としてよい。この場合、第５の実施形態による回路は、第１の実施形態による回路と等価となる。従って、このときの動作は、第１の実施形態の動作と同様である。
【００３８】
第５の実施形態は、可変抵抗ＶＲを低抵抗状態にすることによって一部の集積回路のパフォーマンスを向上させ、分割不可能なデータの処理速度を速くすることができる。第５の実施形態は、さらに第１の実施形態の効果をも得ることができる。
【００３９】
第５の実施形態は、第２または第３の実施形態と容易に組み合わせることができる。この場合には、第５の実施形態は、第２または第３の実施形態と同様の効果をも得ることができる。
【００４０】
第５の実施形態は、第４の実施形態と組み合わせてもよい。この場合、短絡スイッチＳＷと可変抵抗ＶＲは、ノードＮ１と接地端ＧＮＤとの間に直列に接続される。これにより、集積回路ＩＣＡおよびＩＣＢの両方がデータ処理を実行するときには、ノードＮ１と接地端ＧＮＤとの間を切断することができる。一方、集積回路ＩＣＡのみがデータ処理を実行するときには、集積回路ＩＣＡに印加される電圧を変更することができる。
【００４１】
第１〜第４の実施形態は、半導体メモリ、マイクロプロセッサ、論理回路等の半導体集積回路に適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る第１の実施形態に従った半導体集積回路装置の構成の一例を示す概略図。
【図２】第１の実施形態による半導体集積回路装置の動作を示すフロー図。
【図３】本発明に係る第２の実施形態に従った半導体集積回路装置の構成の一例を示す概略図。
【図４】第２の実施形態による半導体集積回路装置の動作を示すフロー図。
【図５】本発明に係る第３の実施形態に従った半導体集積回路装置の構成の一例を示す概略図。
【図６】第３の実施形態による半導体集積回路装置の動作を示すフロー図。
【図７】本発明に係る第４の実施形態に従った半導体集積回路装置の構成の一例を示す概略図。
【図８】本発明に係る第５の実施形態に従った半導体集積回路装置の構成の一例を示す概略図。
【符号の説明】
【００４３】
ＶＤＤＣ…電源電圧
ＧＮＤ…接地電圧
ＩＣＡ、ＩＣＢ…集積回路
ＣＴＬ…コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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