(57)【要約】【課題】ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタにおいて、ＳＴＩ絶縁膜側壁に残ったゲート電極材による寄生ＭＯＳ動作を解消する。【解決手段】ＳＴＩ絶縁膜２の側壁に形成されるゲート電極材８に、該ゲート電極材の電位を制御する電極１４を形成する。【選択図】図２
2009065024.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の浅溝素子分離された領域を掘り下げシリコン柱が形成され、該シリコン柱の下部のシリコン基板に下部拡散層と、シリコン柱の上部に上部拡散層を有し、かつ、シリコン柱の上部及び下部拡散層に挟まれた領域にチャネル部が形成され、該チャネル部側壁にゲート絶縁膜およびゲート電極を有する縦型ＭＯＳトランジスタを有する半導体装置であって、前記下部拡散層が前記浅溝素子分離深さより浅い部分に形成されており、前記浅溝素子分離の絶縁膜側壁に形成された前記ゲート電極材にコンタクトおよび電極を形成したことを特徴とする半導体装置。
【請求項２】
シリコン基板の浅溝素子分離された領域を掘り下げシリコン柱が形成され、該シリコン柱の下部のシリコン基板に下部拡散層と、シリコン柱の上部に上部拡散層を有し、かつ、シリコン柱の上部及び下部拡散層に挟まれた領域にチャネル部が形成され、該チャネル部側壁にゲート絶縁膜およびゲート電極を有する縦型ＭＯＳトランジスタを有する半導体装置であって、前記下部拡散層が前記浅溝素子分離深さより浅い部分に形成されており、前記浅溝素子分離の絶縁膜側壁に形成されたゲート電極材に、前記縦型ＭＯＳトランジスタと同工程で製造されたダミートランジスタの少なくとも一部が接するように形成され、浅溝素子分離の絶縁層側壁に接した前記ダミートランジスタのゲート電極材にコンタクトおよび電極を形成したことを特徴とする半導体装置。
【請求項３】
素子分離絶縁膜の側壁に形成された前記ゲート電極材、あるいは、素子分離絶縁膜の側壁に形成されたゲート電極材に接した前記ダミートランジスタのゲート電極材が、前記縦型ＭＯＳトランジスタのゲート電極に接していて、前記素子分離絶縁膜の側壁に形成された前記ゲート電極材あるいは前記ダミートランジスタのゲート電極材にコンタクトした電極により縦型ＭＯＳトランジスタのゲート電位を制御することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
縦型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（１）シリコン基板に浅溝素子分離のための溝を形成し、該溝内に絶縁膜を埋め込む工程、
（２）浅溝素子分離された領域にシリコン柱形成用のマスクとなる絶縁膜を形成する工程、
（３）前記絶縁膜をマスクとして、浅溝素子分離された領域のシリコン基板を掘り下げ、縦型ＭＯＳトランジスタ用シリコン柱を形成する工程、
（４）掘り下げられたシリコン基板上に不純物を注入して、前記浅溝素子分離深さより浅い部分に下部拡散層を形成する工程、
（５）掘り下げられたシリコン基板上及び縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート絶縁膜を形成する工程、
（６）ゲート電極材を成膜し、エッチバックして、ゲート絶縁膜の形成された縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート電極を、素子分離絶縁膜側壁にゲート電極材を残す工程、
（７）層間絶縁膜を形成し、前記マスク絶縁膜の高さに平坦化する工程、
（８）縦型ＭＯＳトランジスタ用シリコン柱上の前記マスク絶縁膜を除去し、形成された開孔部に側壁絶縁膜を形成する工程、
（９）前記側壁絶縁膜を介して不純物を注入して、縦型ＭＯＳトランジスタ用シリコン柱上部に上部拡散層を形成する工程、
（１０）前記素子分離絶縁膜側壁のゲート電極材にコンタクトする電極を形成する工程、
とを有する半導体装置の製造方法。
【請求項５】
縦型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（１）シリコン基板に浅溝素子分離のための溝を形成し、該溝内に絶縁膜を埋め込む工程、
（２）浅溝素子分離された領域に縦型ＭＯＳトランジスタ用シリコン柱形成用のマスクとなる絶縁膜と、浅溝素子分離された領域に近接して又は一部重なってダミートランジスタ用シリコン柱形成用のマスクとなる絶縁膜を形成する工程、
（３）前記絶縁膜をマスクとして、浅溝素子分離された領域のシリコン基板を掘り下げ、縦型ＭＯＳトランジスタ用及びダミートランジスタ用シリコン柱を形成する工程、
（４）掘り下げられたシリコン基板上に不純物を注入して、前記浅溝素子分離深さより浅い部分に下部拡散層を形成する工程、
（５）掘り下げられたシリコン基板上及び縦型ＭＯＳトランジスタ用及びダミートランジスタ用シリコン柱側壁にゲート絶縁膜を形成する工程、
（６）ゲート電極材を成膜し、エッチバックして、ゲート絶縁膜の形成された縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート電極を、素子分離絶縁膜側壁からダミートランジスタ用シリコン柱側壁に連続するゲート電極材を残す工程、
（７）層間絶縁膜を形成し、前記マスク絶縁膜の高さに平坦化する工程、
（８）縦型ＭＯＳトランジスタ用シリコン柱上の前記マスク絶縁膜を除去し、形成された開孔部に側壁絶縁膜を形成する工程、
（９）前記側壁絶縁膜を介して不純物を注入して、縦型ＭＯＳトランジスタ用シリコン柱上部に上部拡散層を形成する工程、
（１０）前記ダミートランジスタ用シリコン柱側壁のゲート電極材にコンタクトする電極を形成する工程、
とを有する半導体装置の製造方法。
【請求項６】
前記縦型ＭＯＳトランジスタ用シリコン柱を、浅溝素子分離された領域に近接して、あるいはダミートランジスタ用シリコン柱に近接して形成し、素子分離絶縁膜の側壁に形成された前記ゲート電極材、あるいは、素子分離絶縁膜の側壁に形成されたゲート電極材に接した前記ダミートランジスタのゲート電極材が、前記縦型ＭＯＳトランジスタのゲート電極に接するように形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浅溝素子分離に囲まれた領域に縦型ＭＯＳトランジスタを形成した半導体装置に関し、詳しくは、縦型ＭＯＳトランジスタを形成する際に、浅溝素子分離の側壁に形成されたゲート電極材がフローティング状態となることを回避した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート構造を立体的にした３次元構造型ＭＯＳＦＥＴが提案されている。そのような３次元構造型ＭＯＳＦＥＴとして、Ｆｉｎ構造のチャネル層をゲート電極で挟んだＦｉｎＦＥＴや、シリコン柱の周りにゲート電極を形成したＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。
【０００３】
この内、ＳＧＴは基板に対してソース、ゲート、ドレインが垂直方向に配置されており、ゲートがシリコン柱を取り囲む構造をしている。従って、ＳＧＴは平面型ＭＯＳＦＥＴに比べて占有面積が大きく縮小される。そのためＳＧＴは、ＤＲＡＭ、Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＣＭＯＳへの応用が非常に期待されている。
【０００４】
ＳＧＴ構造は、例えば、特許文献１には、図１１に示されているように、ｐ型シリコン基板１０１のＬＯＣＯＳ法で形成された素子分離絶縁膜１０２で囲まれた領域に円柱状の微小な柱状突起（シリコン柱）１０３が配設され、この柱状突起の頂部及び底部にそれぞれｎ型拡散層（上部拡散層１０７、下部拡散層１０４）からなるソース・ドレイン領域が形成され、柱状突起の周囲にはゲート絶縁膜１０５を介してゲート電極１０６が形成されている。この特許文献においては、ゲート電極へのコンタクト１０９は、素子分離領域の外側に引き出されたゲート材料に対して取られている。１０８は上部拡散層１０７へのコンタクト、１１０は下部拡散層１０４へのコンタクトである。
【０００５】
素子の微細化が進む中、ＬＯＣＯＳ法による素子分離では微細な素子分離領域を形成できないという問題がある。そこで、浅溝素子分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：以下、ＳＴＩという）によって、２５０ｎｍ以下の領域の素子分離が可能なっている。
【０００６】
このようなＳＴＩによって素子分離されたシリコン基板の領域にシリコン柱を形成してＳＧＴ構造を設ける場合、シリコン柱を形成してからＳＴＩを形成しようとすると、その分、基板厚みが必要となり、又、ＳＴＩ形成時にはシリコン柱を保護しなければならい。そこで、通常は、ＳＴＩを形成した後、基板を掘り下げてシリコン柱を形成することが考えられる。
【０００７】
この後、下部拡散層を形成し、シリコン柱の側面を含むシリコン基板上に絶縁膜を形成し、ゲート電極材料を積層し、エッチバック等によりシリコン柱の側面にゲート電極を形成したＳＧＴ構造が完成する。
【０００８】
従来のプレーナー型のＭＯＳトランジスタでは、ゲート電極加工の際に不要な部分のゲート電極材は全て除去されるので、フローティングになる部分は形成されなかった。
【０００９】
しかし、ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタを形成する場合、ゲート電極を形成する際にＳＴＩ絶縁膜の側壁にゲート電極材が残ってしまう。
【００１０】
このＳＴＩ絶縁膜の側壁に残ったゲート電極材は、フローティング状態になり、その結果、ＭＯＳトランジスタ動作中に、何らかの影響によりこのフローティング状態となったゲート電極材に電荷が注入されると、その電位が変化して、ＳＴＩ領域の寄生ＭＯＳが動作してしまうなどの問題が生じる。
【００１１】
又、シリコン柱の径を小さくしていくと、上部拡散層へのコンタクトとゲート電極へのコンタクトが近接していき、やがては、これらのコンタクトを分離することが困難となる。特許文献１に示されているように、素子分離領域の外側にまでゲートコンタクトを引き出すことは、ＳＴＩ絶縁膜の高さが妨害して困難であり、より簡便な方法でゲートコンタクトを形成することが望まれる。
【特許文献１】特開平６−５３５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的は、ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタにおいて、ＳＴＩ絶縁膜側壁に残ったゲート電極材による寄生ＭＯＳ動作を解消することにある。
【００１３】
また、本発明の目的は、微細なシリコン柱を形成した場合の、上部拡散層コンタクトとゲートコンタクトの分離を容易とする構造を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決する本発明によれば、シリコン基板の浅溝素子分離された領域を掘り下げシリコン柱が形成され、該シリコン柱の下部のシリコン基板に下部拡散層と、シリコン柱の上部に上部拡散層を有し、かつ、シリコン柱の上部及び下部拡散層に挟まれた領域にチャネル部が形成され、該チャネル部側壁にゲート絶縁膜およびゲート電極を有する縦型ＭＯＳトランジスタを有する半導体装置であって、前記下部拡散層が前記浅溝素子分離深さより浅い部分に形成されており、前記浅溝素子分離の絶縁膜側壁に形成された前記ゲート電極材にコンタクトおよび電極を形成したことを特徴とする半導体装置が提供される。
【００１５】
また、本発明によれば、シリコン基板の浅溝素子分離された領域を掘り下げシリコン柱が形成され、該シリコン柱の下部のシリコン基板に下部拡散層と、シリコン柱の上部に上部拡散層を有し、かつ、シリコン柱の上部及び下部拡散層に挟まれた領域にチャネル部が形成され、該チャネル部側壁にゲート絶縁膜およびゲート電極を有する縦型ＭＯＳトランジスタを有する半導体装置であって、前記下部拡散層が前記浅溝素子分離深さより浅い部分に形成されており、前記浅溝素子分離の絶縁膜側壁に形成されたゲート電極材に、前記縦型ＭＯＳトランジスタと同工程で製造されたダミートランジスタの少なくとも一部が接するように形成され、浅溝素子分離の絶縁層側壁に接した前記ダミートランジスタのゲート電極材にコンタクトおよび電極を形成したことを特徴とする半導体装置が提供される。
【００１６】
さらに本発明では、素子分離絶縁膜の側壁に形成された前記ゲート電極材、あるいは、素子分離絶縁膜の側壁に形成されたゲート電極材に接した前記ダミートランジスタのゲート電極材が、前記縦型ＭＯＳトランジスタのゲート電極に接していて、前記素子分離絶縁膜の側壁に形成された前記ゲート電極材あるいは前記ダミートランジスタのゲート電極材にコンタクトした電極により縦型ＭＯＳトランジスタのゲート電位を制御することを特徴とする半導体装置が提供される。
【００１７】
又、本発明によれば、
縦型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（１）シリコン基板に浅溝素子分離のための溝を形成し、該溝内に絶縁膜を埋め込む工程、
（２）浅溝素子分離された領域にシリコン柱形成用のマスクとなる絶縁膜を形成する工程、
（３）前記絶縁膜をマスクとして、浅溝素子分離された領域のシリコン基板を掘り下げ、縦型ＭＯＳトランジスタ用シリコン柱を形成する工程、
（４）掘り下げられたシリコン基板上に不純物を注入して、前記浅溝素子分離深さより浅い部分に下部拡散層を形成する工程、
（５）掘り下げられたシリコン基板上及び縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート絶縁膜を形成する工程、
（６）ゲート電極材を成膜し、エッチバックして、ゲート絶縁膜の形成された縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート電極を、素子分離絶縁膜側壁にゲート電極材を残す工程、
（７）層間絶縁膜を形成し、前記マスク絶縁膜の高さに平坦化する工程、
（８）縦型ＭＯＳトランジスタ用シリコン柱上の前記マスク絶縁膜を除去し、形成された開孔部に側壁絶縁膜を形成する工程、
（９）前記側壁絶縁膜を介して不純物を注入して、縦型ＭＯＳトランジスタ用シリコン柱上部に上部拡散層を形成する工程、
（１０）前記素子分離絶縁膜側壁のゲート電極材にコンタクトする電極を形成する工程、
とを有する半導体装置の製造方法が提供される。
【００１８】
又、本発明によれば、
縦型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（１）シリコン基板に浅溝素子分離のための溝を形成し、該溝内に絶縁膜を埋め込む工程、
（２）浅溝素子分離された領域に縦型ＭＯＳトランジスタ用シリコン柱形成用のマスクとなる絶縁膜と、浅溝素子分離された領域に近接して又は一部重なってダミートランジスタ用シリコン柱形成用のマスクとなる絶縁膜を形成する工程、
（３）前記絶縁膜をマスクとして、浅溝素子分離された領域のシリコン基板を掘り下げ、縦型ＭＯＳトランジスタ用及びダミートランジスタ用シリコン柱を形成する工程、
（４）掘り下げられたシリコン基板上に不純物を注入して、前記浅溝素子分離深さより浅い部分に下部拡散層を形成する工程、
（５）掘り下げられたシリコン基板上及び縦型ＭＯＳトランジスタ用及びダミートランジスタ用シリコン柱側壁にゲート絶縁膜を形成する工程、
（６）ゲート電極材を成膜し、エッチバックして、ゲート絶縁膜の形成された縦型ＭＯＳトランジスタ用シリコン柱側壁にゲート電極を、素子分離絶縁膜側壁からダミートランジスタ用シリコン柱側壁に連続するゲート電極材を残す工程、
（７）層間絶縁膜を形成し、前記マスク絶縁膜の高さに平坦化する工程、
（８）縦型ＭＯＳトランジスタ用シリコン柱上の前記マスク絶縁膜を除去し、形成された開孔部に側壁絶縁膜を形成する工程、
（９）前記側壁絶縁膜を介して不純物を注入して、縦型ＭＯＳトランジスタ用シリコン柱上部に上部拡散層を形成する工程、
（１０）前記ダミートランジスタ用シリコン柱側壁のゲート電極材にコンタクトする電極を形成する工程、
とを有する半導体装置の製造方法が提供される。
【００１９】
さらに本発明では、前記縦型ＭＯＳトランジスタ用シリコン柱を、浅溝素子分離された領域に近接して、あるいはダミートランジスタ用シリコン柱に近接して形成し、素子分離絶縁膜の側壁に形成された前記ゲート電極材、あるいは、素子分離絶縁膜の側壁に形成されたゲート電極材に接した前記ダミートランジスタのゲート電極材が、前記縦型ＭＯＳトランジスタのゲート電極に接するように形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
本発明によれば、ＳＴＩ絶縁膜の側壁に残存するゲート電極材にコンタクトする電極を設け、その電位を制御することで、ＳＴＩ絶縁膜の側壁に残存するゲート電極材がフローティング状態となる問題を解決することができる。その結果、縦型ＭＯＳトランジスタを用いた集積回路の安定動作が可能になる。
【００２１】
また、ＳＴＩ絶縁膜側壁に少なくとも一部が接するダミートランジスタを設け、そのゲート電極にコンタクトする電極を設けることで、縦型ＭＯＳトランジスタのゲート引出し電極と同工程でダミートランジスタコンタクトが形成でき、工程の簡略化が図れる。
【００２２】
さらに、ＳＴＩ絶縁膜側壁のゲート電極材と縦型ＭＯＳトランジスタのゲート電極と接触させる、あるいはダミートランジスタを介して接触させることにより、ＳＴＩ側壁電極の電位を制御することにより、縦型ＭＯＳトランジスタのゲート電位を制御できるようになるため、新たに縦型ＭＯＳトランジスタのゲート電極用のコンタクトを形成することが不要となり、レイアウトが容易になる。
【発明を実施するための最良の形態】
【００２３】
［発明の実施例：第１の実施例］
［第１の実施例の構成］
図２（ａ）の断面図に示したように、下部拡散層６と上部拡散層１１を有し、かつ、Ｓｉ柱３がチャネル部となり、かつ、チャネル部側壁にゲート絶縁膜７およびゲート電極８を有する縦型ＭＯＳトランジスタがＳＴＩ絶縁膜２に囲まれた領域に形成され、下部拡散層６がＳＴＩ深さより浅い部分に形成された半導体装置において、ＳＴＩ絶縁膜２の側壁に形成されたゲート電極材８にコンタクトおよびＳＴＩ側壁電極１４を形成する。
【００２４】
図３は図２に示した部分をＳＴＩ絶縁膜２で囲まれた領域全体に拡張して表示したものであり、縦型ＭＯＳトランジスタのゲート引出し電極１５は、Ｓｉ柱３とＳｉ柱３ａの側壁に形成されたゲート電極８同士が接触しているので、絶縁膜９にコンタクト穴を開けてＳｉ柱３ａの上部で引き出すことができる。なお、Ｓｉ柱３ａへのドーピングは、下部拡散層６と同じ導電型のドーピングでもよいし、Ｓｉ柱３のチャネルと同じ導電型のドーピングでもよい。さらに、下部拡散層電極１６は、絶縁膜９にコンタクト穴を開けて、素子分離領域内の任意の位置に形成する。
【００２５】
なお、作製方法の説明は、図２の（ａ）および（ｂ）を用いて説明する。
【００２６】
ＳＴＩ絶縁膜２の側壁に形成されたゲート電極材８にコンタクトする電極１４は、図２（ｂ）の平面図に示したように、コンタクト（１）乃至コンタクト（３）のように任意の場所を選ぶことができる。このコンタクト場所は、縦型ＭＯＳトランジスタの上部拡散層１１に接続された電極１３等の配置や、さらにその上層の配線の配置などによって邪魔にならない部分に選ぶことができる。
【００２７】
上記のように、ＳＴＩ絶縁膜２の側壁に形成されたゲート電極材８にコンタクトする電極１４の電位を制御することにより、そのゲート電極材がフローティング状態になることを防止できる。
【００２８】
［第１の実施例の製法（プロセス等）の説明］
図２，図３に示した実施例の製造方法を図１Ａ乃至図１Ｈを用いて説明する。
【００２９】
まず、図１Ａに示すように、ボロン濃度が１ｅ１７／ｃｍ３のウエル層が形成されたＳｉ基板１にＳＴＩ絶縁膜２を形成する。このＳＴＩ絶縁膜２は、通常の方法で形成することができる。すなわち、Ｓｉドライエッチング、絶縁膜埋め込みおよび絶縁膜平坦化により形成する。ここでは、浅溝素子分離の深さは、２２０ｎｍとした。
【００３０】
次に、図１Ｂに示すように、Ｓｉ柱３を形成する部分にＳｉ加工用マスク（図中膜厚が１０ｎｍのＳｉＯ２膜４と膜厚が８０ｎｍのＳｉＮ膜５で表示）を形成し、通常のＳｉドライエッチングによりＳｉ柱３を形成する。このとき、Ｓｉ柱３の直径は１００ｎｍとし、Ｓｉ柱の高さは１２０ｎｍとした。なお、この断面図では、Ｓｉ柱３がＳＴＩ絶縁膜２で囲まれていないように示されているが、平面的には、図３に示したように、浅溝素子分離領域（ＳＴＩ絶縁膜２）に囲まれた部分にＳｉ柱３が形成されている。また、Ｓｉ柱３ａも同様にして形成することができるが、以後の説明では、Ｓｉ柱３ａについてはＳｉ柱３と同工程で処理されるため、必要がない限り説明は省略する。
【００３１】
その後、図１Ｃに示すように、下部拡散層６およびゲート絶縁膜７を形成する。下部拡散層６は、通常のイオン注入（砒素、２０ｋｅＶ、３ｅ１３／ｃｍ２）および熱処理（Ｎ２中、１０００℃，１０ｓ）により形成される。ゲート絶縁膜７は、Ｓｉ柱の側壁部分を熱酸化して形成してもよいし、通常の膜堆積法により形成してもよい。ここでは、熱酸化（ｗｅｔ−Ｏ２、８００℃）により膜厚が５ｎｍのゲート酸化膜７を形成した。
【００３２】
次に、図１Ｄに示すように、全面にゲート電極材８を堆積したのち、通常のエッチバック法によって、図１Ｅに示すように、Ｓｉ柱３の側壁にゲート電極８を形成する。ここでは、ゲート電極材として膜厚が５０ｎｍで、リンが４ｅ２０／ｃｍ３導入された多結晶シリコンを用いた。この時、ＳＴＩ絶縁膜２の側壁にもゲート電極材８が残る。
【００３３】
その後、図１Ｆに示すように、絶縁膜９を堆積し、平坦化する。ここでは、絶縁膜９として、シリコン酸化膜を用い、平坦化を通常のＣＭＰ法により実施しており、ＣＭＰ法でのストッパは、Ｓｉ柱加工マスクとして用いたＳｉＮ膜５である。
【００３４】
そして、図１Ｇに示すように、Ｓｉ柱３上のＳｉＮ膜５を除去し、ＳｉＮ膜５除去部分の開口の側壁に絶縁膜のサイドウオール１０を形成する。なお、Ｓｉ柱３ａ上のＳｉＮ膜５は、後述する例に示すように、絶縁膜で覆って除去されないようにしておく。ここでは、サイドウオール１０は、ＳｉＮ膜を用い、ＳｉＮ膜を堆積したのちエッチバックして形成した。次に、上部拡散層１１は、サイドウオール１０形成後にイオン注入（砒素、２０ｋｅＶ、３ｅ１３／ｃｍ２）および熱処理（Ｎ２中、１０００℃、１０ｓ）により形成する。
【００３５】
次に、図１Ｈに示すように、ＳＴＩ側壁電極１４形成部分の絶縁膜９にコンタクト穴を開ける。ここでは、通常のフォトリソグラフィによりレジストマスク１２を形成し、コンタクト穴を開けている。最後に、レジストマスク１２を除去した後、絶縁膜サイドウオール１０をマスクとして、シリコン酸化膜４をエッチングして、上部拡散層１１を露出させ、電極１３及び電極１４を埋め込む。ここでは、電極１３、１４は、タングステンを用い、タングステン膜の堆積とＣＭＰにより形成した。また、図３に示すような、ゲート引き出し電極１５，下部拡散層電極１６を形成する。
【００３６】
以上のような方法により図２，図３に示した構造が完成する。電極１４には、ＳＴＩ絶縁膜側壁に形成されるゲート電極材が寄生ＭＯＳとしてｏｎとならないバイアスを、縦型ＭＯＳトランジスタのゲート電極とは別に印加することができる。もちろん、縦型ＭＯＳトランジスタのゲート電極と同電位で動作するように、電極１４とはゲート引出し電極１５と上層で接続されていても良い。
【００３７】
［発明の他の実施例：第２の実施例］
［第２の実施例の構成］
図５（ａ）の断面図及び図５（ｂ）の平面図に示したように、下部拡散層６と上部拡散層１１を有し、かつ、Ｓｉ柱３がチャネル部となり、かつ、チャネル部側壁にゲート絶縁膜７およびゲート電極８を有する縦型ＭＯＳトランジスタがＳＴＩ絶縁膜２に囲まれた領域に形成され、上記下部拡散層６が浅溝素子分離深さより浅い部分に形成された半導体装置において、ＳＴＩ絶縁膜２の側壁に上記縦型ＭＯＳトランジスタと同じ工程を経て形成されたダミートランジスタの一部あるいは全部が接するように形成され、ＳＴＩ絶縁膜２の側壁に接した上記ダミートランジスタのゲート電極材８にコンタクト（ダミートランジスタコンタクト（１））および電極１４を形成する。
【００３８】
上記のように、ＳＴＩ絶縁膜２の側壁にダミートランジスタを形成し、ダミートランジスタのゲート電極材にコンタクトする電極１４の電位を制御することにより、ＳＴＩ絶縁膜の側壁に残存するゲート電極材がフローティング状態になることを防止できる。また、この例では、ダミーコンタクトのゲート電極材にコンタクトを形成する為、縦型ＭＯＳトランジスタのゲート引出し電極１５の形成と同時に電極１４の形成が行うことができ、工程の簡略化が図れる。
【００３９】
なお、この例では、ダミーコンタクトを形成するＳｉ柱３ｂをＳＴＩ絶縁膜２の一側面に接して形成しているが、図６（ａ）に示すように、ＳＴＩ絶縁膜２の角部に形成して、このダミートランジスタのゲート電極材にコンタクト（ダミートランジスタコンタクト（２））と電極１４を形成するようにしても良い。また、図６（ｂ）に示すように、Ｓｉ柱３ｂをＳＴＩ絶縁膜２と隔離して、ゲート電極材８のみが接するように形成し、ダミートランジスタのゲート電極材にコンタクト（ダミートランジスタコンタクト（３）または（４））と電極１４を形成しても良い。このように、ダミートランジスタ及びそのコンタクトの形成位置を任意に選ぶことによって、縦型ＭＯＳトランジスタの上部拡散層１１に接続された電極１３等の配置や、さらにその上層の配線の配置などによって邪魔にならない部分に選ぶことができる。
【００４０】
［第２の実施例の製法（プロセス等）の説明］
図５に示した実施例の製造方法を図４Ａ乃至図４Ｈを用いて説明する。
【００４１】
まず、図４Ａに示すように、Ｓｉ基板にＳＴＩ絶縁膜２を形成する。ウエルおよびＳＴＩ絶縁膜２の形成方法は、第１の実施例と同じである。
【００４２】
次に、図４Ｂに示すように、Ｓｉ柱３および３ｂを形成する部分に、実施例１と同様にＳｉ加工用マスク（４、５）を形成し、通常のＳｉドライエッチングによりＳｉ柱３および３ｂを形成する。ここで、第１の実施例と異なる点は、ダミートランジスタ用にＳＴＩ絶縁膜２の側壁に接したＳｉ柱３ｂも形成することである。なお、この断面図では、図中左側のＳｉ柱３がＳＴＩ絶縁膜２で囲まれていないように示されているが、平面的には、図３で示したように、ＳＴＩ絶縁膜２に囲まれた部分に図中左側のＳｉ柱３が形成されている。また、Ｓｉ柱３の左隣には、図３に示したように、Ｓｉ柱３ａも形成しておく。上記のＳｉ柱３および３ｂの形成方法は、第１の実施例と同じである。
【００４３】
その後、図４Ｃに示すように、下部拡散層６およびゲート絶縁膜７を形成する。下部拡散層６は、通常のイオン注入および熱処理により形成される。ゲート絶縁膜７は、Ｓｉ柱３および１７の側壁部分を熱酸化して形成してもよいし、通常の膜堆積法により形成してもよい。なお、下部拡散層６およびゲート絶縁膜７の形成方法は、第１の実施例と同じである。
【００４４】
次に、図４Ｄに示すように、Ｓｉ柱３、３ｂの側壁にゲート電極８を形成する。ゲート電極８は、ゲート電極材を堆積したのち、通常のエッチバック法によって形成される。この時、ＳＴＩ絶縁膜２の側壁にもゲート電極材が残る。なお、ゲート電極の形成方法は、第１の実施例と同じである。
【００４５】
そして、図４Ｅに示すように、絶縁膜９を堆積し、平坦化する。ここでは、絶縁膜９平坦化を通常のＣＭＰ法により実施しており、ＣＭＰ法でのストッパは、Ｓｉ柱加工マスクとして用いたＳｉＮ５である。さらに、薄い絶縁膜１７を堆積した後、通常のリソグラフィーとドライエッチングを用いて図中左のＳｉ柱３の上の部分の上記薄い絶縁膜１７を除去する。ここで、上記薄い絶縁膜１７として、上記ＳｉＮ除去用の熱リン酸ではエッチングされず、また、上記絶縁膜９よりＨＦ系エッチング速度が速い材料を選ぶ。ここでは、上記薄い絶縁膜１７として膜厚５０ｎｍのＳＯＧ膜を選んだ。
【００４６】
次に、図４Ｆに示すように、Ｓｉ柱３上のＳｉＮ膜５を除去し、除去部分の開口の側壁に絶縁膜のサイドウオール１０を形成する。上部拡散層１１は、サイドウオール形成後にイオン注入と熱処理により形成する。ここで、サイドウオール１０と上部拡散層１１の形成方法は、第１の実施例と同じである。
【００４７】
次に、薄い絶縁膜１７をＨＦ系エッチングにより除去する。そして、図４Ｇに示すように、通常のリソグラフィーにより、ＳＴＩ絶縁膜２の側壁に接したＳｉ柱３ｂの周りのゲート電極８のコンタクトできるように、レジストマスク１８を形成し、図４Ｈに示すように絶縁膜９をドライエッチングしてコンタクト穴を開ける。
【００４８】
最後に、実施例１と同様に、上部拡散層１１を露出させ電極１３を埋め込み、また、ダミートランジスタのゲート電極材８へコンタクトする電極１４を埋め込むことで、図５に示した構造を作製する。
【００４９】
［発明の他の実施例：第３の実施例］
［第３の実施例の構成］
図８（ａ）の断面図に示したように、下部拡散層６と上部拡散層１１を有し、かつ、Ｓｉ柱３がチャネル部となり、かつ、チャネル部側壁にゲート絶縁膜７およびゲート電極８を有する縦型ＭＯＳトランジスタが浅溝素子分離に囲まれた領域に形成され、上記下部拡散層６が浅溝素子分離深さより浅い部分に形成された半導体装置において、ＳＴＩ絶縁膜２の側壁に形成されたゲート電極材８にコンタクトおよびＳＴＩ側壁電極１４を形成する。ここでは、縦型ＭＯＳトランジスタのＳｉ柱３をＳＴＩ絶縁膜２に近づけることにより、縦型ＭＯＳトランジスタのゲート電極８とＳＴＩ絶縁膜２の側壁に形成された上記ゲート電極材８が接するようにする。これにより、上記ＳＴＩ絶縁膜２側壁電極１３から縦型ＭＯＳトランジスタのゲート電位を制御できるようになる。したがって、この構成では、図３に示したようなＳｉ柱３ａやＳｉ柱３ａの側壁に形成されるゲート電極材にコンタクトする電極１５は不要となる。
【００５０】
ＳＴＩ側壁ゲート電極１４は、図８（ｂ）の平面図に示したように、ＳＴＩ側壁ゲート電極コンタクト（１）乃至ＳＴＩ側壁ゲート電極コンタクト（２）のように任意の場所を選ぶことができる。このコンタクト場所は、縦型ＭＯＳトランジスタの上部拡散層１１に接続された電極１３等の配置や、さらにその上層の配線の配置などによって邪魔にならない部分に選ぶことができる。
【００５１】
上記のように、ＳＴＩ側壁ゲート電極１４の電位を制御することにより、縦型ＭＯＳトランジスタのゲート電位を制御できるようになるため、新たに縦型ＭＯＳトランジスタのゲート電極用のコンタクトを形成することが不要となり、レイアウトが容易になる。
【００５２】
［第３の実施例の製法（プロセス等）の説明］
図８に示した実施例の製造方法を、図７Ａ乃至図７Ｇを用いて説明する。
【００５３】
まず、図７Ａに示すように、Ｓｉ基板１にＳＴＩ絶縁膜２を形成する。このＳＴＩ絶縁膜２は、通常の方法で形成、すなわち、Ｓｉドライエッチング、絶縁膜埋め込みおよび絶縁膜平坦化により形成する。ウエルおよびＳＴＩ絶縁膜２の形成方法は、第１の実施例と同じである。
【００５４】
次に、図７Ｂに示すように、Ｓｉ柱３を形成する部分にＳｉ加工用マスク（４，５）を形成し、通常のＳｉドライエッチングによりＳｉ柱３を形成する。なお、このＳｉ柱３の形成方法は、第１の実施例と同じである。
【００５５】
その後、図７Ｃに示すように、下部拡散層６およびゲート絶縁膜７を形成する。下部拡散層６は、通常のイオン注入および熱処理により形成される。ゲート絶縁膜７は、Ｓｉ柱の側壁部分を熱酸化して形成してもよいし、通常の膜堆積法により形成してもよい。なお、下部拡散層６およびゲート絶縁膜７の形成方法は、第１の実施例と同じである。
【００５６】
次に、図７Ｄに示すように、Ｓｉ柱３の側壁にゲート電極８を形成する。ゲート電極８は、ゲート電極材を堆積したのち、通常のエッチバック法によって形成される。この時、ＳＴＩ絶縁膜２の側壁にもゲート電極材８が残り、縦型ＭＯＳトランジスタのゲート電極８とＳＴＩ絶縁膜２の側壁に形成された上記ゲート電極材８が接する。なお、ゲート電極の形成方法は、第１の実施例と同じである。
【００５７】
その後、図７Ｅに示すように、絶縁膜９を堆積し、平坦化する。ここでは、絶縁膜平坦化を通常のＣＭＰ法により実施しており、ＣＭＰ法でのストッパは、Ｓｉ柱３加工マスクとして用いたＳｉＮ膜５である。
【００５８】
そして、図７Ｆに示すように、ＳｉＮ膜５を除去し、その除去部分の開口の側壁に絶縁膜のサイドウオール１０を形成する。上部拡散層１１は、サイドウオール１０形成後にイオン注入と熱処理により形成する。ここで、サイドウオール１０と上部拡散層１１の形成方法は、第１の実施例と同じである。
【００５９】
次に、図７Ｇに示すように、ＳＴＩ側壁電極形成部分の絶縁膜９にコンタクト穴を開ける。ここでは、通常のフォトリソグラフィによりレジストマスク１２を形成し、コンタクト穴を開けている。最後に、レジストマスク１２を除去した後、絶縁膜サイドウオール１０をマスクとして、シリコン酸化膜４をエッチングして、上部拡散層１１を露出させ、電極１３及び電極１４を埋め込む。以上のような方法により、図８に示した構造を作製する。
【００６０】
又、本実施例においては、実施例２で示したようなダミートランジスタ用シリコン柱３ｂを縦型ＭＯＳトランジスタ用シリコン柱３と隔離して形成し、ダミートランジスタのゲート電極材８にコンタクト及び電極１４を形成しても良い。
【００６１】
［発明の他の実施例：第４の実施例］
［第４の実施例の構成］
図１０（ａ）の断面図に示したように、下部拡散層６と上部拡散層１１を有し、かつ、Ｓｉ柱３がチャネル部となり、かつ、チャネル部側壁にゲート絶縁膜７およびゲート電極８を有する縦型ＭＯＳトランジスタがＳＴＩ絶縁膜２に囲まれた領域に形成され、上記下部拡散層６がＳＴＩ絶縁膜２深さより浅い部分に形成された半導体装置において、ＳＴＩ絶縁膜２の側壁に上記縦型ＭＯＳトランジスタと同じ構造のダミートランジスタの一部あるいは全部が接するように形成され、ＳＴＩ絶縁膜２の側壁に接した上記ダミートランジスタのゲート電極材８にコンタクトおよび電極１４を形成する。ここでは、図中左の縦型ＭＯＳトランジスタのＳｉ柱３を、浅溝素子分離の側壁の一部あるいは全部に接するように形成されたダミートランジスタのＳｉ柱３ｂに近づけることにより、両方のトランジスタのゲート電極８同士が接するようにする。これにより、上記ＳＴＩ側壁ゲート電極１４から縦型ＭＯＳトランジスタのゲート電位を制御できるようになる。
【００６２】
ＳＴＩ絶縁膜２の側壁に接した上記ダミートランジスタのゲート電極材８にコンタクトする電極１４は、図１０（ｂ）の平面図に示したように、コンタクト（１）乃至コンタクト（２）のように任意の場所を選ぶことができる。このコンタクト場所は、縦型ＭＯＳトランジスタの上部拡散層１１に接続された電極１３等の配置や、さらにその上層の配線の配置などによって邪魔にならない部分に選ぶことができる。
【００６３】
上記のように、ＳＴＩ側壁電極１４の電位を制御することにより、縦型ＭＯＳトランジスタのゲート電位を制御できるようになるため、新たに縦型ＭＯＳトランジスタのゲート電極用のコンタクトを形成することが不要となり、レイアウトが容易になる。また、ＳＴＩ絶縁膜側壁に形成されたゲート電極材もフローティング状態となることがない。
【００６４】
［第４の実施例の製法（プロセス等）の説明］
図１０に示した実施例の製造方法を図９Ａ乃至図９Ｇを用いて説明する。
【００６５】
まず、図９Ａに示すように、Ｓｉ基板１にＳＴＩ絶縁膜２を形成する。ウエルおよびＳＴＩ絶縁膜２の形成方法は、第１の実施例と同じである。
【００６６】
次に、図９Ｂに示すように、Ｓｉ柱３および３ｂを形成する部分にＳｉ加工用マスク（４、５）を形成し、通常のＳｉドライエッチングによりＳｉ柱３および３ｂを形成する。ここで、ＳＴＩ絶縁膜２の側壁に接したＳｉ柱３ｂも形成している。なお、この断面図では、図中左側のＳｉ柱３が浅溝素子分離で囲まれていないように示されているが、平面的には、ＳＴＩ絶縁膜２領域に囲まれた部分に図中左側のＳｉ柱３が形成されている。上記のＳｉ柱３および３ｂの形成方法は、第１及び第２の実施例と同じである。
【００６７】
その後、図９Ｃに示すように、下部拡散層６およびゲート絶縁膜７を形成する。下部拡散層６は、通常のイオン注入および熱処理により形成される。ゲート絶縁膜７は、Ｓｉ柱の側壁部分を熱酸化して形成してもよいし、通常の膜堆積法により形成してもよい。下部拡散層６およびゲート絶縁膜７の形成方法は、第１の実施例と同じである。
【００６８】
次に、図９Ｄに示すように、Ｓｉ柱３および３ｂの側壁にゲート電極８を形成する。ゲート電極は、ゲート電極材を堆積したのち、通常のエッチバック法によって形成される。この時、両方のトランジスタのゲート電極８同士が接する。なお、ゲート電極の形成方法は、第１の実施例と同じである。
【００６９】
そして、図９Ｅに示すように、絶縁膜９を堆積し、平坦化する。ここでは、絶縁膜平坦化を通常のＣＭＰ法により実施しており、ＣＭＰ法でのストッパは、Ｓｉ柱加工マスクとして用いたＳｉＮ膜５である。さらに、薄い絶縁膜１７を堆積した後、通常のリソグラフィーとドライエッチングを用いて図中左のＳｉ柱３の上の部分の上記薄い絶縁膜を除去する。ここで、上記薄い絶縁膜１７として、上記ＳｉＮ除去用の熱リン酸ではエッチングされず、また、上記絶縁膜よりＨＦ系エッチング速度が速い材料を選ぶ。例えば、上記薄い絶縁膜としてＳＯＧ膜を選ぶ。
【００７０】
次に、図９Ｆに示すように、Ｓｉ柱３上のＳｉＮ膜５を除去し、その除去部分の開口の側壁に絶縁膜のサイドウオール１０を形成する。上部拡散層１１は、サイドウオール１０形成後にイオン注入と熱処理により形成する。ここで、サイドウオール１０と上部拡散層１１の形成方法は、第１の実施例と同じである。
【００７１】
次に、図９Ｇに示すように、上記薄い絶縁膜１８をＨＦ系エッチングにより除去し、通常のリソグラフィーにより、ＳＴＩ絶縁膜２の側壁に接したＳｉ柱３ｂの周りのゲート電極８のコンタクトできるように、レジストマスク１８を形成し、絶縁膜９をドライエッチングしてコンタクト穴を開ける。
【００７２】
最後に、上記絶縁膜サイドウオール１０をマスクとして、Ｓｉ柱３上のＳｉＯ２膜４をエッチングして、上部拡散層１１を露出させ電極１３を埋め込み、また、Ｓｉ柱３ｂの周りのゲート電極８のコンタクト穴に電極１４を埋め込む。以上のような方法により、図１０に示した構造が完成する。
【００７３】
以上の例では、Ｓｉ柱の形状を円柱で説明しているが、これに限定されるものではなく、多角形柱、楕円柱など様々な形状とすることができる。また、縦型ＭＯＳトランジスタ用のＳｉ柱とダミートランジスタ用のＳｉ柱とは同形状である必要はなく、目的に応じて、異なる形状、異なる大きさにすることができる。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、ＤＲＡＭ等の半導体記録装置のセルトランジスタなどに好適に使用でき、４Ｆ２セルなどの微細なセルを構成することができる。
【図面の簡単な説明】
【００７５】
【図１Ａ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｂ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｃ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｄ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｅ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｆ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｇ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１Ｈ】本発明の第１の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図２】本発明の第１の実施例になる半導体装置の構成を示す部分断面図（ａ）及び概略平面図（ｂ）である。
【図３】本発明の第１の実施例になる半導体装置の一素子分離単位での構成を示す断面図（ａ）及び概略平面図（ｂ）である。
【図４Ａ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｂ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｃ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｄ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｅ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｆ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｇ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図４Ｈ】本発明の第２の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図５】本発明の第２の実施例になる半導体装置の構成を示す部分断面図（ａ）及び概略平面図（ｂ）である。
【図６】本発明の第２の実施例になる半導体装置におけるコンタクト位置の変更例を説明する概略平面図である。
【図７Ａ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｂ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｃ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｄ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｅ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｆ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図７Ｇ】本発明の第３の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図８】本発明の第３の実施例になる半導体装置の構成を示す部分断面図（ａ）及び概略平面図（ｂ）である。
【図９Ａ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｂ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｃ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｄ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｅ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｆ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図９Ｇ】本発明の第４の実施例になる半導体装置の製造工程の一工程を説明する断面図である。
【図１０】本発明の第４の実施例になる半導体装置の構成を示す部分断面図（ａ）及び概略平面図（ｂ）である。
【図１１】従来技術になるＳＧＴ構造の平面図（ａ）及び断面図（ｂ）である。
【符号の説明】
【００７６】
１  Ｓｉ基板
２  ＳＴＩ絶縁膜
３  Ｓｉ柱
３ａ、３ｂ  ダミートランジスタ用Ｓｉ柱
４  ＳｉＯ２膜
５  ＳｉＮ膜
６  下部拡散層
７  ゲート絶縁膜
８  ゲート電極（材）
９  絶縁膜
１０  ＳｉＮサイドウォール
１１  上部拡散層
１３  上部拡散層用電極
１４  ＳＴＩ側壁電極
１５  ゲート引き出し電極
１６  下部拡散層用電極
１７  薄い絶縁膜
１２，１８  レジストマスク
【図１Ａ】
2009065024.tif 000003
【図１Ｂ】
2009065024.tif 000004
【図１Ｃ】
2009065024.tif 000005
【図１Ｄ】
2009065024.tif 000006
【図１Ｅ】
2009065024.tif 000007
【図１Ｆ】
2009065024.tif 000008
【図１Ｇ】
2009065024.tif 000009
【図１Ｈ】
2009065024.tif 000010
【図２】
2009065024.tif 000011
【図３】
2009065024.tif 000012
【図４Ａ】
2009065024.tif 000013
【図４Ｂ】
2009065024.tif 000014
【図４Ｃ】
2009065024.tif 000015
【図４Ｄ】
2009065024.tif 000016
【図４Ｅ】
2009065024.tif 000017
【図４Ｆ】
2009065024.tif 000018
【図４Ｇ】
2009065024.tif 000019
【図４Ｈ】
2009065024.tif 000020
【図５】
2009065024.tif 000021
【図６】
2009065024.tif 000022
【図７Ａ】
2009065024.tif 000023
【図７Ｂ】
2009065024.tif 000024
【図７Ｃ】
2009065024.tif 000025
【図７Ｄ】
2009065024.tif 000026
【図７Ｅ】
2009065024.tif 000027
【図７Ｆ】
2009065024.tif 000028
【図７Ｇ】
2009065024.tif 000029
【図８】
2009065024.tif 000030
【図９Ａ】
2009065024.tif 000031
【図９Ｂ】
2009065024.tif 000032
【図９Ｃ】
2009065024.tif 000033
【図９Ｄ】
2009065024.tif 000034
【図９Ｅ】
2009065024.tif 000035
【図９Ｆ】
2009065024.tif 000036
【図９Ｇ】
2009065024.tif 000037
【図１０】
2009065024.tif 000038
【図１１】
2009065024.tif 000039