(57)【要約】      （修正有）【課題】ナンドフラッシュメモリ等のソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法を提供する。【解決手段】選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１間の露出された半導体基板１０２に接合領域１１４ａ、１１４ｂを形成する段階と、選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１上に第１の保護膜１２０を形成する段階と、第１の保護膜１２０上に絶縁層１２２を形成する段階と、選択ラインＳＳＬ間の第１の保護膜１２０が露出されるように選択ラインＳＳＬ間の絶縁層１２２にコンタクトホールＡを形成する段階と、コンタクトホール側壁に露出された第１の保護膜上に第２の保護膜１２４を形成する段階と、コンタクトホールＡ底面の第１の保護膜１２０を除去する段階、及びコンタクトホールＡに導電物質を形成して接合領域１１４ａ、１１４ｂと連結されるコンタクトプラグを形成する段階とを含む。【選択図】図４
2009065123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の選択ライン及び複数のワードラインを形成する段階と、
前記選択ラインと前記ワードライン間の露出された半導体基板に接合領域を形成する段階と、
前記選択ラインと前記ワードライン上に第１の保護膜を形成する段階と、
前記第１の保護膜上に絶縁層を形成する段階と、
前記選択ライン間の前記第１の保護膜が露出されるように前記選択ライン間の前記絶縁層にコンタクトホールを形成する段階と、
前記コンタクトホール側壁に露出された前記第１の保護膜上に第２の保護膜を形成する段階と、
前記コンタクトホール底面の前記第１の保護膜を除去する段階と、
前記コンタクトホールに導電物質を形成して前記接合領域と連結されるコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子のコンタクトプラグ製造方法。
【請求項２】
前記第２の保護膜は、前記第１の保護膜とエッチング選択比が異なる物質で形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項３】
前記第２の保護膜は、高誘電体物質で形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項４】
前記第２の保護膜は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯのいずれか一つで形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項５】
前記第２の保護膜は、１００Å〜３００Åの厚さで形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項６】
前記第２の保護膜を形成する段階は、
前記コンタクトホールを含む前記絶縁層上に前記第２の保護膜を形成する段階と、
前記コンタクトホールの側壁にのみ前記第２の保護膜が残留するようにエッチング工程を行う段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項７】
前記エッチング工程は、ＢＣｌ３ガスを用いることを特徴とする請求項６に記載の半導体素子のコンタクトプラグ製造方法。
【請求項８】
前記コンタクトプラグを形成する前に前記第２の保護膜を除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項９】
前記第２の保護膜は、エッチング液で除去されることを特徴とする請求項８に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１０】
前記エッチング液は、ＢＯＥ溶液またはＨＦ溶液を含むことを特徴とする請求項９に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１１】
前記第１の保護膜は、窒化膜で形成することを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１２】
前記第１の保護膜を形成する前に前記選択ラインの側壁にスペーサを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１３】
前記第１の保護膜を形成する前に前記選択ラインと前記ワードライン上にバッファ膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１４】
前記バッファ膜は、酸化膜で形成することを特徴とする請求項１３に記載の半導体素子のコンタクトプラグ製造方法。
【請求項１５】
半導体基板上に複数のゲートを形成する段階と、
前記ゲート間の露出された半導体基板に接合領域を形成する段階と、
前記ゲート上に第１の保護膜を形成する段階と、
前記第１の保護膜上に絶縁層を形成する段階と、
前記ゲート間の前記第１の保護膜が露出されるように前記ゲート間の前記絶縁層にコンタクトホールを形成する段階と、
前記コンタクトホール側壁に露出された前記第１の保護膜上に第２の保護膜を形成する段階と、
前記コンタクトホール底面の前記第１の保護膜を除去する段階と、
前記コンタクトホールに導電物質を形成して前記接合領域と連結されるコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子のコンタクトプラグ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のコンタクトプラグ製造方法に関するものであり、特に、ナンドフラッシュメモリのソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、揮発性メモリ素子と非揮発性メモリ素子に区別することができる。揮発性メモリ素子は、ＤＲＡＭ（DRAM: Dynamic Random Access Memory）及びＳＲＡＭ（SRAM: Static Random Access Memory）のようにデータの入出力は速いが、電源が切れれば格納されたデータをなくすメモリ素子である。これに反し、非揮発性メモリ素子は、電源が切れても格納されたデータを継続して維持するメモリ素子である。
【０００３】
フラッシュメモリ素子は、非揮発性メモリ素子の一種であり、プログラム(program)及び消去(erase)が可能なイーピーロム(ＥＰＲＯＭ:Erasable Programmable Read Only Memory)と、特に、このようなプログラム及び消去が電気的に可能なイーイーピーロム(ＥＥＰＲＯＭ:Electrically Erasable Programmable Read Only Memory)の長所を組み合わせて開発された高集積メモリ素子である。ここで、プログラムとは、データをメモリセルに記録(write)する動作を意味し、消去とは、メモリセルに記録されたデータを削除(erase)する動作を意味する。
【０００４】
このようなフラッシュメモリ素子は、セルの構造及び動作条件に応じてノア(ＮＯＲ)型フラッシュメモリとナンド(ＮＡＮＤ)型フラッシュメモリ素子に分けられる。ノア型フラッシュメモリ素子は、それぞれのメモリセルトランジスタのドレインがビットラインに連結される。従って、任意の住所に対するプログラム及び消去が可能で動作速度が速いため、高速動作を要求する応用分野に主に用いられている。反面、ナンド型フラッシュメモリ素子は複数のメモリセルトランジスタが直列に連結されて一個のストリング(string)を構成し、一個のストリングがビットラインと共通ソースライン間に連結される。従って、ドレインコンタクトプラグの数が相対的に少なく、集積度を高めるのが容易であるため、高容量データの保管を要求する応用分野で主に用いられる。
【０００５】
このようなナンド型非揮発性メモリ素子は、ソース選択ラインとドレイン選択ライン間に複数（多数）のワードラインが形成される。選択ライン、例えば、ソース選択ラインまたはドレイン選択ラインは複数（多数）のストリングにそれぞれ含まれた選択トランジスタのゲートが互いに連結されて形成され、ワードラインはメモリセルトランジスタのゲートが互いに連結されて形成される。選択ラインとワードラインには、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが含まれ、選択ラインにはフローティングゲートとコントロールゲートが電気的に連結される。それぞれの選択ラインとワードライン間には接合領域が形成される。この時、ソース選択ライン間の接合領域はソース領域であり、ドレイン選択ライン間の接合領域はドレイン領域である。
【０００６】
このような選択ライン及びワードラインの側面にはスペーサと窒化膜が形成され、選択ライン及びワードラインの全面には絶縁層が形成される。絶縁層には選択ライン間の接合領域が露出されるようにコンタクトホールが形成される。そして、コンタクトホールを導電物質で満たして接合領域と電気的に連結されるコンタクトプラグを形成する。
【０００７】
図６は、従来技術によって形成されたコンタクトホール形成工程中に選択ライン側壁に欠陥が発生した写真である。
【０００８】
窒化膜は、コンタクトホールがミスアライン(miss align)された時、選択ラインの側面をどの程度保護することができるが、ミスアラインが大きく発生すれば、窒化膜が損失する量が多くなるため、窒化膜が破壊されることがある。そうなれば、窒化膜の下部に形成されたスペーサと選択ラインの側壁が損失して破壊されることがあり(図面符号Ｃを参照)、これにより、選択ラインとコンタクトプラグが集積連結されて素子フェイル(fail)が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体基板上に形成された選択ライン間の絶縁膜をエッチングしてコンタクトホールを形成する時、窒化膜上に保護膜をさらに形成して窒化膜が破壊されるのを防止することができる。
【課題を解決するための手段】
【００１０】
本発明による半導体素子のコンタクトプラグ形成方法は、半導体基板上に複数（多数）の選択ライン及び複数（多数）のワードラインを形成する段階と、前記選択ラインと前記ワードライン間の露出された半導体基板に接合領域を形成する段階と、前記選択ラインと前記ワードライン上に第１の保護膜を形成する段階と、前記第１の保護膜上に絶縁層を形成する段階と、前記選択ライン間の前記第１の保護膜が露出されるように前記選択ライン間の前記絶縁層にコンタクトホールを形成する段階と、前記コンタクトホール側壁に露出された前記第１の保護膜上に第２の保護膜を形成する段階と、前記コンタクトホール底面の前記第１の保護膜を除去する段階及び前記コンタクトホールに導電物質を形成して前記接合領域と連結されるコンタクトプラグを形成する段階を含むことを特徴とする。
【００１１】
前記第２の保護膜は、前記第１の保護膜とエッチング選択比が異なる物質で形成することができる。前記第２の保護膜は、高誘電体物質で形成することができる。前記第２の保護膜は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯのいずれか一つで形成することができる。前記第２の保護膜は、１００Å〜３００Åの厚さで形成することができる。前記第２の保護膜を形成する段階は、前記コンタクトホールを含む前記絶縁層上に前記第２の保護膜を形成する段階及び前記コンタクトホールの側壁にのみ前記第２の保護膜が残留するようにエッチング工程を行う段階をさらに含むことができる。前記エッチング工程は、ＢＣｌ３ガスを用いることができる。前記コンタクトプラグを形成する前に前記第２の保護膜を除去する段階をさらに含むことができる。前記第２の保護膜は、エッチング液により除去されることができる。前記エッチング液は、ＢＯＥ（Buffered Oxide Etchant；緩衝酸化膜エッチング）溶液またはＨＦ溶液を含むことができる。前記第１の保護膜は窒化膜で形成することができる。前記第１の保護膜を形成する前に前記選択ラインの側壁にスペーサを形成する段階をさらに含むことができる。前記第１の保護膜を形成する前に前記選択ラインと前記ワードライン上にバッファ膜を形成する段階をさらに含むことができる。前記バッファ膜は酸化膜で形成することができる。
【００１２】
本発明の他の側面による半導体素子のコンタクトプラグ製造方法は、半導体基板上に複数（多数）のゲートを形成する段階と、前記ゲート間の露出された半導体基板に接合領域を形成する段階と、前記ゲート上に第１の保護膜を形成する段階と、前記第１の保護膜上に絶縁層を形成する段階と、前記ゲート間の前記第１の保護膜が露出されるように前記ゲート間の前記絶縁層にコンタクトホールを形成する段階と、前記コンタクトホール側壁に露出された前記第１の保護膜上に第２の保護膜を形成する段階と、前記コンタクトホール底面の前記第１の保護膜を除去する段階及び前記コンタクトホールに導電物質を形成して前記接合領域と連結されるコンタクトプラグを形成する段階を含むことができる。
【発明の効果】
【００１３】
本発明の半導体素子のコンタクトプラグ製造方法によれば、コンタクトプラグを形成するためのエッチング工程時に選択ラインの側壁に形成された保護膜を二重で形成して選択ラインの側壁をさらに保護することができるため、選択ラインの側壁が損傷するのを防止することができる。これにより、コンタクトプラグを形成する工程マージンを増加させることができ、さらに微細なコンタクトプラグを形成することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照し、発明の望ましい実施例を説明する。
【００１５】
しかし、本発明は、以下に説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１６】
図１〜図５は、本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【００１７】
図１（ａ）を参照すれば、半導体素子のうち、特にフラッシュメモリ素子を形成するための半導体基板102にウェル形成工程、しきい値電圧調節工程、素子分離膜形成工程などを通じて素子分離領域(図示せず)とアクティブ領域を限定する。そして、半導体基板102上にトンネル絶縁膜104、フローティングゲート用第１の導電層106、誘電体膜108、コントロールゲート用第２の導電層110、ゲート電極層112を含む積層膜を形成する。望ましくは、第１の導電層106と第２の導電層110は、ポリシリコンで形成することができる。また、誘電体膜108は、ＯＮＯ(Oxide/Nitride/Oxide)構造で形成することができ、誘電体膜108上には、誘電体膜108を保護するためのキャッピングポリ膜(図示せず)をさらに形成することもできる。この時、選択トランジスタ領域の誘電体膜108は、一部がエッチングされて第１の導電層106と第２の導電層110が電気的に連結されるようにすることができる。ゲート電極層112は、タングステンシリサイド（ＷＳｉｘ）で形成することができる。
【００１８】
そして、ゲート電極層112上に形成されたゲートマスクパターン(図示せず)を用いたエッチング工程で積層膜をパターニングする。これにより、半導体基板102のアクティブ領域上には、トンネル絶縁膜104、フローティングゲート用第１の導電層106、誘電体膜108、コントロールゲート用第２の導電層110、ゲート電極層112が積層された複数（多数）のメモリセルが直列に連結されたワードライン(WL0、WL1,…)が形成される。通常、ワードラインWLは、１６個または３２個で形成されるが、図面ではそれぞれ２個ずつのみ示した。また、ワードライン(WL0、WL1,…)の両端にはトンネル絶縁膜104、電気的に連結された第１の導電層106と第２の導電層110、ゲート電極層112が積層された複数（多数）の選択トランジスタが直列に連結された選択ラインが形成される。このような選択ラインは、ソース選択ライン(Source Select Line）SSLとドレイン選択ライン(Drain Select Line; DSL)を含むが、本図面ではソース選択ラインSSLのみを示した。
【００１９】
そして、ワードラインWL及びソース選択ラインSSL間で露出された半導体基板102に対してイオン注入工程を行って複数（多数）の接合領域114a，114bを形成する。この時、ソース選択ラインSSL間に形成された接合領域114bはソース領域となり、図面には示されていないが、ドレイン選択ライン(DSL)間に形成された接合領域はドレイン領域となる。
【００２０】
図１（ｂ）を参照すれば、ワードラインWLと選択ラインSSLを含む半導体基板102上に第１の絶縁層116を形成する。第１の絶縁層116は、ワードラインWLと選択ラインSSL間の空間を満たし、選択ラインSSLの側壁を囲む厚さで形成することができる。第１の絶縁層116は、酸化膜または窒化膜を利用して形成することができる。
【００２１】
図２（ａ）を参照すれば、第１の絶縁層116（図１（ｂ）参照)に対して異方性エッチング工程を行う。これにより、ソース選択ラインSSLとドレイン選択ライン(図示せず)の側壁にはスペーサ116aが形成される。スペーサ116aは、上部は幅が狭く、下部へ行くほど幅が広くなるため、ラウンド(round)形状を有する。また、それぞれのワードラインWL間と選択ラインSSL及びワードラインWL間は幅が狭いため、第１の絶縁膜116bが残留する。一方、ソース選択ラインSSL間の半導体基板102に形成された接合領域114bが露出される。
【００２２】
図２（ｂ）を参照すれば、第１の絶縁膜116を含む半導体基板102の全体構造の上部にバッファ膜118と第１の保護膜120が形成される。即ち、選択ラインSSLとワードラインWL上に第１の保護膜120を形成する。尚、第１の保護膜120を形成する前に選択ラインSSLとワードラインWL上にバッファ膜118を形成する。バッファ膜118は、保護膜120のストレス(stress)を最小化するために形成し、約１００Åの厚さで形成することができる。第１の保護膜120は、前述した工程で形成された積層膜の段差が維持できるように薄い厚さで形成することが望ましい。第１の保護膜120は、選択ラインSSLの側壁を保護し、後続工程で接合領域114b上にコンタクトホールを形成する時、整列誤差が発生しても選択ラインSSL側壁がエッチングされて損傷するのを防止するための自己整列コンタクト(Self Align Contact;ＳＡＣ)工程のために用いられる。第１の保護膜120は絶縁膜、例えば、窒化膜で形成することが望ましい。
【００２３】
図３（ａ）を参照すれば、第１の保護膜120を含む半導体基板102上に第２の絶縁層122を形成する。即ち、第１の保護膜120上に絶縁層122を形成する。第２の絶縁層122は、選択ラインSSL間の空間が完全に埋め込まれる厚さで形成し、酸化膜で形成することが望ましい。次いで、下部に形成された第１の保護膜120が露出されるまで選択ラインSSL間の第２の絶縁層122をエッチングする自己整列コンタクト工程でコンタクトホールＡを形成する。この時、エッチング工程は、Ｃ５Ｆ８ガスとＣＨ２Ｆ２ガスを混合して用いることができる。
【００２４】
図３（ｂ）を参照すれば、コンタクトホールＡを含む第２の絶縁層122上に第２の保護膜124を形成する。即ち、コンタクトホールＡ側壁に露出された第１の保護膜120上に第２の保護膜124を形成する。第２の保護膜124は、コンタクトホールＡが形成されることにより露出された第１の保護膜120が後続のエッチング工程を通じて損傷するのを防止することができる。これにより、第２の保護膜124は、第１の保護膜120とエッチング選択比が異なる物質を用いて形成することが望ましい。
【００２５】
例えば、第２の保護膜124は高誘電体物質で形成することが望ましい。高誘電体物質は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２などを含む。第２の保護膜124は、コンタクトホールＡの形状を維持する厚さ、例えば、１００Å〜３００Åで形成することが望ましい。
【００２６】
図４（ａ）を参照すれば、第２の保護膜124のみを選択的にエッチングする異方性エッチング工程を行ってコンタクトホールＡの側壁にのみ第２の保護膜124が残留するようにする。また、コンタクトホールＡ底面には第２の保護膜124が除去されて第１の保護膜120が露出される。このようなエッチング工程では、ＢＣｌ３ガスを用いることができる。これにより、コンタクトホールＡの下部Ｂ付近に形成された第１の保護膜120は、第２の保護膜124が形成されて保護される。
【００２７】
図４（ｂ）を参照すれば、コンタクトホールＡ底面に露出された第１の保護膜120を除去する。この時、コンタクトホールＡの下部Ｂ付近に形成された第１の保護膜120は、第２の保護膜124で保護されるため、追加でエッチングされて損傷しない。第１の保護膜120は、CHF3ガスとArガスを混合したガスでエッチング工程を行って除去することができる。第１の保護膜120エッチング工程は、前述した第２の保護膜124エッチング工程とイン-サイチュ(in-situ)またはエクス-サイチュ(ex-situ)で行うことができる。
【００２８】
図５を参照すれば、エッチング液を用いた洗浄工程を行って第２の保護膜124（図４（ｂ）を参照)を除去する。エッチング液は、ＢＯＥ溶液やＨＦ溶液を含むことができる。次いで、コンタクトホールＡ（図４（ｂ）を参照)に絶縁物質、例えば、タングステンを満たしてコンタクトプラグ126を形成する。一方、本発明では、第２の保護膜124（図４（ｂ）を参照)を除去した後、コンタクトプラグ126を形成したものを示したが、第２の保護膜124（図４（ｂ）を参照)を除去することなくコンタクトプラグ126を形成することもできる。
【００２９】
一方、本発明の一実施例は、半導体素子中のフラッシュメモリ素子のコンタクトプラグ形成方法を一例として説明するが、これに限定されない。即ち、本発明は、本発明の一実施例での選択ラインSSLをゲートで置換することによりゲート間の接合領域と電気的に接続されるコンタクトプラグを形成する全ての半導体素子の製造工程に適用できることは当然である。
【００３０】
即ち、半導体基板上に複数のゲートを形成する段階と、前記ゲート間の露出された半導体基板に接合領域を形成する段階と、前記ゲート上に第１の保護膜を形成する段階と、前記第１の保護膜上に絶縁層を形成する段階と、前記ゲート間の前記第１の保護膜が露出されるように前記ゲート間の前記絶縁層にコンタクトホールを形成する段階と、前記コンタクトホール側壁に露出された前記第１の保護膜上に第２の保護膜を形成する段階と、前記コンタクトホール底面の前記第１の保護膜を除去する段階と、前記コンタクトホールに導電物質を形成して前記接合領域と連結されるコンタクトプラグを形成する段階とを含むことが出来る。
【００３１】
この時にも本発明のようにコンタクトプラグを形成するためのエッチング工程時にゲートの側壁に形成された保護膜を二重で形成してゲートの側壁をさらに保護することができるため、ゲートの側壁が損傷するのを防止する効果を得ることができる。
【産業上の利用可能性】
【００３２】
本発明の活用例として、半導体素子のコンタクトプラグ製造方法に適用出来、特に、ナンドフラッシュメモリのソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法に適用出来る。
【図面の簡単な説明】
【００３３】
【図１】本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【図２】本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【図３】本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【図４】本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【図５】本発明による半導体素子のコンタクトプラグ形成方法を説明するために示した素子の断面図である。
【図６】従来技術により形成されたコンタクトホール形成工程中に選択ラインの側壁に欠陥が発生した写真である。
【符号の説明】
【００３４】
102…半導体基板
104…ゲート絶縁膜
106…第１の導電層
108…誘電体膜
110…第２の導電層
112…ゲート電極層
114a，114b…接合領域
116…第１の絶縁膜
118…バッファ膜
120…第１の保護膜
122…第２の絶縁層
124…第２の保護膜
126…コンタクトプラグ
【図１】
2009065123.tif 000003
【図２】
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【図３】
2009065123.tif 000005
【図４】
2009065123.tif 000006
【図５】
2009065123.tif 000007
【図６】
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