(57)【要約】【課題】電流モード論理回路を構成するトランジスタのバルクバイアスを制御することで、リーク電流を制御でき、応用によってリーク電流よりも高速動作が必要な場合にバルクバイアスを制御して高速動作を可能にする。【解決手段】本発明の電流モード論理回は、ドレインに第１負荷が接続され、ゲートにデータを印加する入力端子が接続されている第１ＮＭＯＳトランジスタと、ドレインに第２負荷が接続され、ゲートにネガティブ基準電圧を印加する入力端子が接続されている第２ＮＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子が接続されている第３ＮＭＯＳトランジスタとを備え、前記第１、第２、第３ＮＭＯＳトランジスタのバルクバイアスを制御して前記第１、第２、第３ＮＭＯＳトランジスタのリーク電流又は動作速度のうちの少なくとも１つを制御する。【選択図】図３
2009159595.tif 000002
【特許請求の範囲】
【請求項１】
ドレインに第１負荷が接続され、ゲートにデータを印加する入力端子が接続されている第１ＮＭＯＳトランジスタと、
ドレインに第２負荷が接続され、ゲートにネガティブ基準電圧を印加する入力端子が接続されている第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子が接続されている第３ＮＭＯＳトランジスタと、
を備え、
前記第１、第２、第３ＮＭＯＳトランジスタのバルクバイアスを制御して前記第１、第２、第３ＮＭＯＳトランジスタのリーク電流又は動作速度のうちの少なくとも１つを制御する電流モード論理回路。
【請求項２】
前記第１ＮＭＯＳトランジスタのドレインには前記第１負荷として第１負荷抵抗が接続され、前記第２ＮＭＯＳトランジスタのドレインには前記第２負荷として第２負荷抵抗が接続されることを特徴とする請求項１に記載の電流モード論理回路。
【請求項３】
第１バルクバイアスは前記第１及び第２ＮＭＯＳトランジスタに供給され、第２バルクバイアスは前記第３ＮＭＯＳトランジスタに供給されることを特徴とする請求項１に記載の電流モード論理回路。
【請求項４】
前記第１及び第２バルクバイアスは、独立して制御されることを特徴とする請求項３に記載の電流モード論理回路。
【請求項５】
前記第３ＮＭＯＳトランジスタは、電流源を構成することを特徴とする請求項４に記載の電流モード論理回路。
【請求項６】
前記第１及び第２ＮＭＯＳトランジスタは第１Ｐウェルを形成し、前記第３ＮＭＯＳトランジスタは第２Ｐウェルを構成することを特徴とする請求項４に記載の電流モード論理回路。
【請求項７】
第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタを更に備え、
前記第１ＮＭＯＳトランジスタのドレインには前記第１負荷として前記第１ＰＭＯＳトランジスタのソースが接続され、前記第２ＮＭＯＳトランジスタのドレインには前記第２負荷として前記第２ＰＭＯＳトランジスタのソースが接続され、前記第１及び第２ＰＭＯＳトランジスタのそれぞれのゲートにはポジティブ基準電圧を印加する入力端子が接続されることを特徴とする請求項１に記載の電流モード論理回路。
【請求項８】
第１バルクバイアスは前記第１及び第２ＰＭＯＳトランジスタに供給され、第２バルクバイアスは前記第３ＰＭＯＳトランジスタに供給されることを特徴とする請求項７に記載の電流モード論理回路。
【請求項９】
前記第１及び第２バルクバイアスは、独立して制御されることを特徴とする請求項８に記載の電流モード論理回路。
【請求項１０】
前記第１及び第２ＰＭＯＳトランジスタはＮウェルを構成し、前記第１、第２及び第３ＮＭＯＳトランジスタはＰウェルを構成することを特徴とする請求項９に記載の電流モード論理回路。
【請求項１１】
第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタを更に備え、
前記第１ＮＭＯＳトランジスタのドレインには前記第１負荷として前記第１ＰＭＯＳトランジスタのソースが接続され、前記第２ＮＭＯＳトランジスタのドレインには前記第２負荷として前記第２ＰＭＯＳトランジスタのソースが接続され、前記第１及び第２ＰＭＯＳトランジスタのそれぞれのゲートにはポジティブ基準電圧を印加する入力端子が接続され、
第１バルクバイアスは前記第１及び第２ＰＭＯＳトランジスタに供給され、第２バルクバイアスは前記第１及び第２ＮＭＯＳトランジスタに供給され、第２バルクバイアスは前記第３ＮＭＯＳトランジスタに供給されることを特徴とする請求項１に記載の電流モード論理回路。
【請求項１２】
前記第１、第２及び第３バルクバイアスは、それぞれ独立して制御されることを特徴とする請求項１１に記載の電流モード論理回路。
【請求項１３】
前記第１及び第２ＰＭＯＳトランジスタはＮウェルを構成し、前記第１及び第２ＮＭＯＳトランジスタは第１Ｐウェルを構成し、前記第３ＮＭＯＳトランジスタは第２Ｐウェルを構成することを特徴とする請求項１２に記載の電流モード論理回路。
【請求項１４】
電流モード論理回路と、複数のトランジスタのうち指定されたトランジスタに供給される少なくとも２つ以上のバルクバイアスを初期化し、前記電流モード論理回路の出力を検出するテスト回路を備える電流モード論理部と、
電圧制御信号に応じて前記複数のトランジスタのうち指定されたトランジスタに前記少なくとも２つ以上のバルクバイアスを印加するパワー管理部と、
前記テスト回路から受けた前記テスト出力信号と既に設定されている性能基準値とを比較して比較結果が所望の性能に到達するまで前記パワー管理部に前記電圧制御信号を提供する制御部と
を備える電流モード論理回路の制御装置。
【請求項１５】
前記制御部は、前記電流モード論理回路の動作が不要な時に、前記パワー管理部を介して前記少なくとも２つ以上のバルクバイアスを制御して前記複数のトランジスタのそれぞれの閾電圧を最大化することによってリーク電流を最小化することを特徴とする請求項１４に記載の電流モード論理回路の制御装置。
【請求項１６】
前記所望の性能は所望のタイミングと所望のパワーのうちの少なくとも１つを有することを特徴とする請求項１４に記載の電流モード論理回路の制御装置。
【請求項１７】
前記比較結果が所望の性能に到達すれば、前記制御部はパワー管理部に前記電圧制御信号を伝達して現在の電流モード論理回路に印加される少なくとも２つ以上のバルクバイアスが固定されるようにして前記電流モード論理回路が正常モードに移行するようにすることを特徴とする請求項１４に記載の電流モード論理回路の制御装置。
【請求項１８】
前記少なくとも２つ以上のバルクバイアスは、それぞれ独立して制御される第１及び第２バルクバイアスを構成することを特徴とする請求項１４に記載の
電流モード論理回路の制御装置。
【請求項１９】
前記第１バルクバイアスは前記電流モード論理回路のＰウェルに供給され、前記第２バルクバイアスは前記電流モード論理回路のＮウェルに供給されることを特徴とする請求項１８に記載の電流モード論理回路の制御装置。
【請求項２０】
前記少なくとも２つ以上のバルクバイアスは、前記第１及び第２バルクバイアスとは独立して制御される第３バルクバイアスを構成することを特徴とする請求項１８に記載の電流モード論理回路の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流モード論理回路に関し、動作速度に対するダイナミック制御が可能な電流モード論理回路及びその制御装置に関する。
【背景技術】
【０００２】
図１は、従来の第１実施例による電流モード論理回路の回路図である。
【０００３】
図面において、Ｎ１、Ｎ２はＮＭＯＳトランジスタ（第１及び第２ＮＭＯＳトランジスタ）、Ｒ１、Ｒ２は抵抗、Iは定電流源、ＩＮはＮＭＯＳトランジスタＮ１のゲートに接続されている入力端子、ＯＵＴはＮＭＯＳトランジスタＮ１のソースに接続されている出力端子、ＲＥＦは基準電圧の入力端子、ｄはノード、Ｂ１、Ｂ２はそれぞれＮＭＯＳトランジスタＮ１、Ｎ２のボディー端子である。従来の第１実施例による電流モード論理回路は、ＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのボディー端子Ｂｌ、Ｂ２をそれぞれのゲート端子に接続した構成からなっている。
【０００４】
従来の第１実施例の電流モード論理回路はＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのボディー端子Ｂｌ、Ｂ２をそれぞれのゲートに接続した構成にすることにより、ＮＭＯＳトランジスタの閾値（ｔｈｒｅｓｈｏｌｄ）電圧を下降させて低電圧動作を可能にする。そして、基板バイアス効果によってＮＭＯＳトランジスタＮ１の閾値電圧は電圧差Ｖｓｂが小さくなるほど低くなる。
【０００５】
このような従来の第１実施例によれば、基板バイアス効果によってＮＭＯＳトランジスタの閾値電圧は電圧差Ｖｓｂが小さくなるほど低くなるので、この電流モード論理回路の回路構成によれば、ＮＭＯＳトランジスタの閾値電圧を低くして電源電圧を低減することができる。即ち、Ｎ１及びＮ２のバルクバイアスノードＢ１、Ｂ２をそれぞれＩＮとＲＥＦに連結してＮＭＯＳの閾値電圧を小さくすることで、低電圧で動作するだけでなく、高速動作をも可能にした。
【０００６】
図２は、従来の第２実施例による電流モード論理回路装置の回路図である。
【０００７】
図面においてＰ１、Ｐ２はＰＭＯＳトランジスタ（第１及び第２ＰＭＯＳトランジスタ）、ＢＰ１、ＢＰ２はそれぞれＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子、ｄ１、ｄ２はノードである。また、Ｎ１、Ｎ２はＮＭＯＳトランジスタ（第３及び第４ＮＭＯＳトランジスタ）である。また、その他の構成要素は図１を参照して説明した従来の第１実施例のものと同様であるので、それらについての説明は省略する。
【０００８】
従来の第２実施例の電流モード論理回路では前述した第１実施形態の電流モード論理回路における抵抗Ｒ１、Ｒ２をＰＭＯＳトランジスタＰ１、Ｐ２に置き換える。また、ＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子ＢＰ１、ＢＰ２のそれぞれがそれぞれのドレインに接続されている構成を有する。また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートは接地されている。
【０００９】
この電流モード論理回路は、ＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子ＢＰ１、ＢＰ２のそれぞれがそれぞれのドレインに接続されている構成を有し、ＰＭＯＳトランジスタＰ１、Ｐ２のボディー電圧を制御してオン抵抗を制御し、これにより、高速動作が可能な電流モード論理回路を得る。
【００１０】
入力端子ＩＮにローレベルの電圧が入力されれば、ＮＭＯＳトランジスタＮ１がオフ状態、ＮＭＯＳトランジスタＮ２がオン状態となる。このとき、ノードｄ１の電圧は上昇し、ノードｄ２の電圧は下降する。そのため、ＰＭＯＳトランジスタＰ１のボディー電圧は下降し、基板バイアス効果によってＰＭＯＳトランジスタＰ１の閾値電圧は下降する。従って、ＰＭＯＳトランジスタＰ１のオン抵抗が下降し、出力端子ＯＵＴの電圧は電源電圧まで上昇する。
【００１１】
入力端子ＩＮにハイレバルの電圧が印加されれば、ＮＭＯＳトランジスタＮ１がオン状態、ＮＭＯＳトランジスタＮ２がオフ状態となる。このとき、ＰＭＯＳトランジスタＰ１のボディー端子ＢＰ１でのボディー電圧は上昇し、これにより、ＰＭＯＳトランジスタＰ１の閾電圧が上昇するので、ＰＭＯＳトランジスタＰ１のオン抵抗が上昇する。これにより、出力端子ＯＵＴの出力電圧が下降しやすくなる。
【００１２】
以上のような従来の第２実施例によれば、ＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子ＢＰ１、ＢＰ２のそれぞれがそれぞれのドレインに接続されている構成を有し、これにより、ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧を上昇させ、出力端子ＯＵＴの出力電圧を下降しやすくして高速動作を行うことができる。即ち、負荷となるＰ１とＰ２のバルクバイアスノードＢＰ１、ＢＰ２を出力ノードｄ１、ｄ２にクロスカップルに連結して出力の状態に応じて  Ｐ１、Ｐ２の閾値電圧を制御して高速動作を行うように設計されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述したような従来技術による電流モード論理回路装置は、高速動作時に閾値電圧を下げて高速動作は行うものの、閾値電圧の制御を入出力の電圧に依存することによって、動作速度に対するダイナミック制御が不可能であるという不具合がある。
【００１４】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、電流モード論理回路を構成するトランジスタのバルクバイアスを制御することで、リーク電流を制御でき、応用によってリーク電流よりも高速動作が必要な場合にバルクバイアスを制御して高速動作を可能にすることにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するために、本発明の第１観点によれば、電流モード論理回路はドレインに第１負荷が接続され、ゲートにデータを印加する入力端子が接続されている第１ＮＭＯＳトランジスタと、ドレインに第２負荷が接続され、ゲートにネガティブ基準電圧を印加する入力端子が接続されている第２ＮＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子が接続されている第３ＮＭＯＳトランジスタとを備え、前記第１、第２、第３ＮＭＯＳトランジスタのバルクバイアスを制御して前記第１、第２、第３ＮＭＯＳトランジスタのリーク電流又は動作速度のうちの少なくとも１つを制御することを特徴とする。
【００１６】
本発明の第２観点によれば、電流モード論理回路の制御装置は、電流モード論理回路と、複数のトランジスタのうち指定されたトランジスタに供給される少なくとも２つ以上のバルクバイアスを初期化し、前記電流モード論理回路の出力を検出するテスト回路を備える電流モード論理部と、電圧制御信号に応じて前記複数のトランジスタのうち指定されたトランジスタに前記少なくとも２つ以上のバルクバイアスを印加するパワー管理部と、前記テスト回路から受けた前記テスト出力信号と既に設定されている性能基準値とを比較して比較結果が所望の性能に到達するまで前記パワー管理部に前記電圧制御信号を提供する制御部とを備える。
【発明の効果】
【００１７】
本発明によれば、電流モード論理回路を構成するトランジスタのバルクバイアスを制御することで、リーク電流を制御でき、応用によってリーク電流よりも高速動作が必要な場合にバルクバイアスを制御して動作速度に対するダイナミック制御が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施形態を添付する図面を参照して詳細に説明する。なお、本発明を説明するにあたって、関連した公知の構成又は機能についての具体的な説明が本発明の要旨を曖昧にし得ると判断される場合にはその詳細な説明を省略する。
【００１９】
図３は、本発明の第１実施形態による電流モード論理回路装置の回路図である。
【００２０】
図面において、Ｎ１、Ｎ２、Ｎ３はＮＭＯＳトランジスタ（第１、第２、第３ＮＭＯＳトランジスタ）、Ｒ１、Ｒ２は抵抗、ＩＮはＮＭＯＳトランジスタＮ１のゲートに接続されている入力端子、Ｒｅｆは基準電圧の入力端子、ＲｅｆｎはＮＭＯＳトランジスタＮ２の基準電圧入力端子、ＶＢ２はＰウェル-１のバルクバイアス、ＶＢ３はＰウェル-２のバルクバイアスである。ここで、抵抗Ｒ１、Ｒ２は負荷であり、ＮＭＯＳトランジスタＮ３は電流源である。
【００２１】
ドレインに負荷抵抗Ｒ１が接続され、ゲートにデータを印加する入力端子ＩＮが接続されている第１ＮＭＯＳトランジスタＮ１と、ドレインに負荷抵抗Ｒ２が接続され、ゲートにネガティブ基準電圧を印加する入力端子Ｒｅｆｎが接続されている第２ＮＭＯＳトランジスタＮ２と、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子Ｒｅｆが接続されている第３ＮＭＯＳトランジスタＮ３を備え、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２のボディー端子にバルクバイアスＶＢ２が印加され、第３ＮＭＯＳトランジスタＮ３のボディー端子にバルクバイアスＶＢ３が印加される。
【００２２】
このような本発明の第１実施形態によれば、Ｐウェル-１及びＰウェル-２はそれぞれＮＭＯＳトランジスタＮ１、Ｎ２のバルクバイアスＶＢ２とＮＭＯＳトランジスタＮ３のバルクバイアスＶＢ３の電圧をそれぞれ独立して制御する。即ち、Ｐウェル-１とＰウェル-２をそれぞれ独立的に制御してＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を制御することで、所望の高速動作を得るようにした。即ち、バルクバイアス電圧の制御によって各ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を制御して閾値電圧を下げるか、上げて回路の動作速度を制御する。
【００２３】
図４は、本発明の第２実施形態による電流モード論理回路装置の回路図である。
【００２４】
図面において、Ｎ１、Ｎ２、Ｎ３はＮＭＯＳトランジスタ（第１、第２、第３ＮＭＯＳトランジスタ）、Ｐ１、Ｐ２はＰＭＯＳトランジスタ（第１、第２ＰＭＯＳトランジスタ）、ＩＮはＮＭＯＳトランジスタＮ１のゲートに接続されている入力端子、Ｒｅｆは基準電圧の入力端子、ＲｅｆｎはＮＭＯＳトランジスタＮ２の基準電圧入力端子、ＲｅｆｐはＰＭＯＳトランジスタＰ１、Ｐ２の基準電圧入力端子、ＶＢ１はＮウェルのバルクバイアス、ＶＢ２はＰウェルのバルクバイアスである。
【００２５】
ゲートにポジティブ基準電圧を印加する入力端子Ｒｅｆｐが接続されている第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２と、ドレインに第１ＰＭＯＳトランジスタＰ１のソースが接続され、ゲートにデータを印加する入力端子ＩＮが接続されている第１ＮＭＯＳトランジスタＮ１と、ドレインに第２ＰＭＯＳトランジスタＰ２のソースが接続され、ゲートにネガティブ基準電圧を印加する入力端子Ｒｅｆｎが接続されている第２ＮＭＯＳトランジスタＮ２と、第１及び第２ＮＭＯＳトランジスタＮ1、Ｎ２のそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子Ｒｅｆが接続されている第３ＮＭＯＳトランジスタＮ３を備え、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子にバルクバイアスＶＢ１が印加され、第１、第２及び第３ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のボディー端子にバルクバイアスＶＢ２が印加される。
【００２６】
本発明の第２実施形態の電流モード論理回路では前述した本発明の第１実施形態の電流モード論理回路における負荷抵抗Ｒ１、Ｒ２をＰＭＯＳトランジスタＰ１、Ｐ２に置き換える。そして、Ｎウェルに置かれる負荷用ＰＭＯＳトランジスタＰ１、Ｐ２のバルクバイアスであるＶＢ１を追加することで、負荷の抵抗を独立して制御するようにした。
【００２７】
このような本発明の第２実施形態によれば、ＮウェルはＰＭＯＳトランジスタＰ１、Ｐ２のバルクバイアスＶＢ１の電圧を独立して制御し、Ｐウェルは  ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のバルクバイアスＶＢ２の電圧を独立して制御する。即ち、ＮウェルとＰウェルをそれぞれ独立的に制御してＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を制御することで、所望の高速動作を得るようにした。
【００２８】
図５は、本発明の第３実施形態による電流モード論理回路装置の回路図である。
【００２９】
図面において、Ｎ１、Ｎ２、Ｎ３はＮＭＯＳトランジスタ（第１、第２、第３ＮＭＯＳトランジスタ）、Ｐ１、Ｐ２はＰＭＯＳトランジスタ（第１、第２ＰＭＯＳトランジスタ）、ＩＮはＮＭＯＳトランジスタＮ１のゲートに接続されている入力端子、Ｒｅｆは基準電圧の入力端子、ＲｅｆｎはＮＭＯＳトランジスタＮ２の基準電圧入力端子、ＲｅｆｐはＰＭＯＳトランジスタＰ１、Ｐ２の基準電圧入力端子、ＶＢ１はＮウェルのバルクバイアス、ＶＢ２はＰウェル-１のバルクバイアス、ＶＢ３はＰウェル-２のバルクバイアスである。
【００３０】
ゲートにポジティブ基準電圧を印加する入力端子Ｒｅｆｐが接続されている第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２と、ドレインに第１ＰＭＯＳトランジスタＰ１のソースが接続され、ゲートにデータを印加する入力端子ＩＮが接続されている第１ＮＭＯＳトランジスタＮ１と、ドレインに第２ＰＭＯＳトランジスタＰ２のソースが接続され、ゲートにネガティブ基準電圧を印加する入力端子Ｒｅｆｎが接続されている第２ＮＭＯＳトランジスタＮ２と、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２のそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子Ｒｅｆが接続されている第３ＮＭＯＳトランジスタＮ３を備え、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２のボディー端子にバルクバイアスＶＢ１が印加され、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２のボディー端子にバルクバイアスＶＢ２が印加され、第３ＮＭＯＳトランジスタＮ３のボディー端子にバルクバイアスＶＢ３が印加される。
【００３１】
本発明の第３実施形態の電流モード論理回路では前述した第２実施形態の電流モード論理回路におけるＰウェルをＰウェル-１と、Ｐウェル-２とに分離する。
【００３２】
このような本発明の第３実施形態によれば、ＮウェルはＰＭＯＳトランジスタＰ１、Ｐ２のバルクバイアスＶＢ１の電圧を独立して制御し、Ｐウェル-１はＮＭＯＳトランジスタＮ１、Ｎ２のバルクバイアスＶＢ２の電圧を独立的に制御してＰウェル-２はＮＭＯＳトランジスタＮ３のバルクバイアスＶＢ３の電圧を独立して制御する。即ち、ＮウェルとＰウェル-１及びＰウェル-２をそれぞれ独立的に制御してＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を制御することで、所望の高速動作を得るようにした。
【００３３】
図６は、本発明による電流モード論理回路の制御装置に対するブロック構成図である。
【００３４】
図６を参照すれば、電流モード論理回路の制御装置は、電流モード論理回路１１１と、この電流モード論理回路１１１のバルクバイアスを初期化するテスト回路１１３を備える電流モード論理部１１０と、電圧制御信号に応じて電流モード論理回路１１１にバルクバイアスを印加するパワー管理部１２０と、テスト回路１１３により入力される電流モード論理回路１１１のテスト出力信号と既に設定されている性能基準値との比較結果によって所望の性能に到達するまでパワー管理部１２０に電圧制御信号を提供する制御部１３０とを含んで構成される。
【００３５】
図７は、本発明による電流モード論理回路制御装置の動作過程を説明するフローチャートである。
【００３６】
図６及び図７を参照して、電流モード論理回路の制御過程を説明すれば、以下の通りである。
【００３７】
まず、電流モード論理回路制御装置がテストモードに移行すれば、テスト回路１１３は制御部１３０の制御信号に応じて電流モード論理回路１１１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのバルクバイアスＶＢ１、ＶＢ２、ＶＢ３を初期化する。ここで、テスト回路１１３が制御部１３０の制御信号とは関係なく、駆動を開始する時にバルクバイアスの初期化を行うこともできる（Ｓ２０１）。
【００３８】
次に、制御部１３０は、テスト回路１１３により入力される電流モード論理回路１１１のテスト出力信号と既に設定されている性能基準値との比較結果によって所望の性能に到達するまでパワー管理部１２０に電圧制御信号を提供するようになるが、動作初期には電流モード論理回路１１１のバルクバイアスが初期化された状態であるので、パワー管理部１２０にバルクバイアスの印加のための電圧制御信号を提供する。
【００３９】
パワー管理部１２０は、制御部１３０の電圧制御信号に応じて電流モード論理回路１１１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのボディー端子を介してバルクバイアスを印加する。
【００４０】
すると、テスト回路１１３は電流モード論理回路１１１のテスト出力を検出して制御部１３０に提供する。
【００４１】
制御部１３０は、テスト回路１１３により入力される電流モード論理回路１１１のテスト出力信号と既に設定されている性能基準値との比較結果によって所望の性能に到達するまでパワー管理部１２０に電圧制御信号を提供して電流モード論理回路１１１に印加されるバルクバイアス電圧を調整する（Ｓ２０３、S２０５）。即ち、バルクバイアス電圧の制御を通じて電流モード論理回路１１１を構成するトランジスタの閾値電圧を制御して閾値電圧を下げるか、上げて回路の動作速度を制御する。
【００４２】
このような段階Ｓ２０３及び段階Ｓ２０５は、電流モード論理回路１１１が所望する性能、即ち所望のタイミングとパワーに到達するまで繰り返して行う。
【００４３】
制御部１３０は、電流モード論理回路１１１の出力特性が所望の性能に到達すれば、パワー管理部１２０に制御信号を伝達して現在の電流モード論理回路１１１に印加されるバルクバイアスが固定されるようにし、正常モードに移行して電流モード論理回路１１１は正常な出力を提供する（Ｓ２０７）。
【００４４】
一方、制御部１３０は、電流モード論理回路１１１の動作が不要な時にはパワー管理部１２０を介して電流モード論理回路１１１を構成するトランジスタの閾値電圧を最大化してリーク電流を最小化する。
【００４５】
以上、本発明の一実施形態に限定して説明したが、本発明の技術が当業者によって容易に変形実施される可能性があることは自明である。このような変形された実施形態は本発明の特許請求の範囲に記載された技術思想に含まれるといえる。
【図面の簡単な説明】
【００４６】
【図１】従来の第１実施例による電流モード論理回路の回路図である。
【図２】従来の第２実施例による電流モード論理回路装置の回路図である。
【図３】本発明の第１実施形態による電流モード論理回路装置の回路図である。
【図４】本発明の第２実施形態による電流モード論理回路装置の回路図である。
【図５】本発明の第３実施形態による電流モード論理回路装置の回路図である。
【図６】本発明による電流モード論理回路の制御装置に対するブロック構成図である。
【図７】本発明による電流モード論理回路制御装置の動作過程を説明するフローチャートである。
【符号の説明】
【００４７】
１１０    電流モード論理部
１１１    電流モード論理回路
１１３    テスト回路
１２０    パワー管理部
１３０    制御部
【図１】
2009159595.tif 000003
【図２】
2009159595.tif 000004
【図３】
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【図４】
2009159595.tif 000006
【図５】
2009159595.tif 000007
【図６】
2009159595.tif 000008
【図７】
2009159595.tif 000009