(57)【要約】【課題】動作信頼性を向上させる半導体記憶装置、及びその制御方法を提供すること。【解決手段】第１電圧が印加されたソースを備えるＭＯＳトランジスタ４２と、前記ＭＯＳトランジスタ４２のドレインに接続され、前記第１電圧が転送されるゲートと、第２電圧が印加されたソースと、負荷に接続されたドレインとを備えたＭＯＳトランジスタ４５とを備えた転送回路３０と、前記ＭＯＳトランジスタ４２のオンまたはオフ状態を切替える制御回路３１とを具備し、前記制御回路３１は前記ＭＯＳトランジスタ４２をオン状態に切替えることで、前記第２電圧を前記負荷に転送させ、前記転送中に、前記ＭＯＳトランジスタ４２をオフ状態に切替えることで、前記ＭＯＳトランジスタ４５のゲートを前記第１電圧でフローティング状態とする。【選択図】      図２
2009266351.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が印加されたソースを備えるｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのドレインに接続され、前記第１電圧が転送されるゲートと、第２電圧が印加されたソースと、負荷に接続されたドレインとを備えたｎ型ＭＯＳトランジスタとを備えた転送回路と、
前記ｐ型ＭＯＳトランジスタのオンまたはオフ状態を切替える制御回路と
を具備し、
前記制御回路は前記ｐ型ＭＯＳトランジスタをオン状態に切替えることで、前記第２電圧を前記負荷に転送させ、前記転送中に、前記ｐ型ＭＯＳトランジスタをオフ状態に切替えることで、前記ｎ型ＭＯＳトランジスタのゲートを前記第１電圧でフローティング状態とする
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記ｎ型ＭＯＳトランジスタにおいて前記第２電圧の転送が終了するまでに少なくとも一回前記ｐ型ＭＯＳトランジスタをオン状態に切替える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は論理回路を備え、
前記論理回路に入力された第１信号、及び第２信号の演算結果に基づき、前記ｐ型ＭＯＳトランジスタの前記ゲートのオンまたはオフ状態を切替える
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
電流経路が直列接続され、電気蓄積層と制御ゲートとを備えたメモリセルを複数含むメモリセルアレイと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記制御回路、及び前記転送回路を備え、前記ワード線を選択するロウデコーダとを更に備え、
前記負荷は前記ワード線であって、前記ｎ型ＭＯＳトランジスタは前記第２電圧を前記ワード線に転送する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
第１電圧が印加されたソースを備えるｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのドレインに接続され、前記第１電圧が転送されるゲートと、第２電圧が印加されたソースと、負荷に接続されたドレインとを備えたｎ型ＭＯＳトランジスタとを備えた転送回路と、
前記ｐ型ＭＯＳトランジスタのオンまたはオフ状態を切替える制御回路とを備えた半導体記憶装置の制御方法であって、
前記制御回路が前記ｐ型ＭＯＳトランジスタをオン状態に切替え、前記第１電圧を前記ｎ型ＭＯＳトランジスタのゲートに転送させｎ型ＭＯＳトランジスタをオン状態にさせるステップと、
前記オン状態とされた前記ｎ型ＭＯＳトランジスタが前記第２電圧を前記負荷へ転送するステップと、
前記第２電圧を前記負荷へと転送中に、前記ｐ型ＭＯＳトランジスタをオフ状態に切替えることにより前記ｎ型ＭＯＳトランジスタのゲートを前記第１電圧でフローティングの状態とするステップと、
フローティング状態とされた前記ｎ型ＭＯＳトランジスタが、前記第２電圧を前記負荷へ転送するステップと
を具備することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、及びその制御方法に関する。例えば、ワード線ドライバに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、不揮発性のメモリセルを複数備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートとを含む積層ゲートを備えたｎ型ＭＯＳトランジスタである。メモリセルにデータの書き込み／読み出し／消去等行う際には、ワード線として機能するメモリセルの制御ゲートに所定の電圧を印加する必要がある。特に、データの書き込みを行う場合、電圧Ｖｐｇｍのような高電圧を必要とし、選択されたワード線に、この電圧Ｖｐｇｍがロウデコーダにより転送される。電圧Ｖｐｇｍは、ＦＮ  Ｔｕｎｎｅｌｉｎｇにより電荷蓄積層に電子を注入する際、必要な高電圧である。
【０００３】
そして、ロウデコーダは、電圧Ｖｐｇｍをワード線に転送するｎ型ＭＯＳトランジスタを備えている。また、ロウデコーダは、電圧Ｖｐｇｍよりも更に高い電圧Ｖｐｇｍｈを、ｎ型ＭＯＳトランジスタのゲートに転送するためのスイッチとして機能するｐ型ＭＯＳトランジスタを備えている。そして、ロウデコータは、必要に合わせてｐ型ＭＯＳトランジスタを、オン又はオフに切替える。ｐ型ＭＯＳトランジスタがオン状態である場合、ｐ型ＭＯＳトランジスタにより転送された電圧Ｖｐｇｍｈがｎ型ＭＯＳトランジスタのゲートに印加され、これにより、ｎ型ＭＯＳトランジスタは電圧Ｖｐｇｍをワード線に転送できる。この際、ｐ型ＭＯＳトランジスタのゲートに０［Ｖ］が印加されるため、ｐ型ＭＯＳトランジスタのゲートとチャネルとの間、すなわちゲート絶縁膜に電圧Ｖｐｇｍｈによる高ストレスが掛かる。このため、長時間に渡りｐ型ＭＯＳトランジスタのゲートに０［Ｖ］を印加し続けることは、ｐ型ＭＯＳトランジスタの劣化を招いていた。これによりロウデコーダ全体として回路が不安定になっていた（例えば特許文献１参照）。
【０００４】
そこで、このｐ型ＭＯＳトランジスタが劣化しにくくなるよう、ｐ型ＭＯＳトランジスタのゲートに印加される最大電圧の低電圧化、ＭＯＳトランジスタのデザインルールの変更、ｐ型ＭＯＳトランジスタの並列回路設計、などで対応していた。
【０００５】
しかし、上記対応を行ったとしても、ＮＡＮＤ型フラッシュメモリにおいて多値化が進むにつれ、電圧Ｖｐｇｍ及び電圧Ｖｐｇｍｈの高電圧化をせざるを得ない状況となってきている。つまり、ｐ型ＭＯＳトランジスタのゲートに掛かる電圧Ｖｐｇｍｈが高いため、例え並列回路とすることでｐＭＯＳ型トランジスタに掛かる負担を、時分割を用いて軽減することにも限界が生じてきた。更には、並列回路であると、回路規模が膨大になってしまう。つまりトランジスタのデザインルールの変更においても既に限界に達しているという問題もあった。
【特許文献１】特開２００２−６３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、動作信頼性を向上させる半導体記憶装置、及びその制御方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、第１電圧が印加されたソースを備えるｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのドレインに接続され、前記第１電圧が転送されるゲートと、第２電圧が印加されたソースと、負荷に接続されたドレインとを備えたｎ型ＭＯＳトランジスタとを備えた転送回路と、前記ｐ型ＭＯＳトランジスタのオンまたはオフ状態を切替える制御回路とを具備し、前記制御回路は前記ｐ型ＭＯＳトランジスタをオン状態に切替えることで、前記第２電圧を前記負荷に転送させ、前記転送中に、前記ｐ型ＭＯＳトランジスタをオフ状態に切替えることで、前記ｎ型ＭＯＳトランジスタのゲートを前記第１電圧でフローティング状態とする。
【０００８】
また、この発明の一態様に係る半導体記憶装置の制御方法は、第１電圧が印加されたソースを備えるｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのドレインに接続され、前記第１電圧が転送されるゲートと、第２電圧が印加されたソースと、負荷に接続されたドレインとを備えたｎ型ＭＯＳトランジスタとを備えた転送回路と、前記ｐ型ＭＯＳトランジスタのオンまたはオフ状態を切替える制御回路とを備えた半導体記憶装置の制御方法であって、前記制御回路が前記ｐ型ＭＯＳトランジスタをオン状態に切替え、前記第１電圧を前記ｎ型ＭＯＳトランジスタのゲートに転送させｎ型ＭＯＳトランジスタをオン状態にさせるステップと、前記オン状態とされた前記ｎ型ＭＯＳトランジスタが前記第２電圧を前記負荷へ転送するステップと、前記第２電圧を前記負荷へと転送中に、前記ｐ型ＭＯＳトランジスタをオフ状態に切替えることにより前記ｎ型ＭＯＳトランジスタのゲートを前記第１電圧でフローティングの状態とするステップと、フローティング状態とされた前記ｎ型ＭＯＳトランジスタが、前記第２電圧を前記負荷へ転送するステップとを具備する。
【発明の効果】
【０００９】
本発明によれば、動作信頼性を向上させる半導体記憶装置、及びその制御方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置、及びその制御方法について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１２】
＜ＮＡＮＤ型フラッシュメモリの全体構成例＞  
まず、半導体記憶装置の全体構成例について、図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１３】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、制御部３を備えている。
【００１４】
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
【００１５】
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部３から与えられたロウアドレスに基づいてメモリセルアレイ１のロウ方向を選択する。つまり、制御部３から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ１５に対し電圧を印加する。
【００１６】
制御部３は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、図示せぬホスト（host）から与えられた制御信号に基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。ここで制御信号とは、例えばコマンド及びロウアドレスなどであり、これらをロウデコーダ２に出力する。更に制御部３は、電圧発生回路を含む。電圧発生回路は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生し、ＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給する。
【００１７】
＜メモリセルアレイ１の構成例＞  
次にメモリセルアレイ１の構成の詳細について図１を参照しつつ説明する。
【００１８】
メモリセルアレイ１は、データを保持可能な不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル１１を備えている。ＮＡＮＤセル１１の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、例えばＭＯＮＯＳ型、またはＦＧ型の積層ゲートを備えたｎチャネルＭＯＳトランジスタである。ＭＯＮＯＳ型の積層ゲートは、次のような構成を有する。すなわち積層ゲートは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有する。ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１９】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００２０】
図１では、１行のＮＡＮＤセル１１のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル１１が設けられても良い。この場合、同一列にあるＮＡＮＤセル１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセル１１は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００２１】
＜ロウデコーダ２の構成例＞  
次にロウデコーダ２の構成例について説明する。図示するように、ロウデコーダ２は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ２１、２２、及びワード線ＷＬ毎に設けられたワード線ドライバ２３を備える。
【００２２】
セレクトゲート線ドライバ２１は、ページアドレスのデコード結果に応じて、セレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。つまり、セレクトゲート線ドライバ２１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介してそれぞれ必要とされる電圧を選択トランジスタＳＴ１のゲートに転送する。
【００２３】
セレクトゲート線ドライバ２２は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。更に消去時では、セレクトゲート線ＳＧＳ１を介して０[Ｖ]が選択トランジスタＳＴ２のゲートに転送される。
【００２４】
次に、ワード線ドライバ２３について説明する。ワード線ドライバ２３は、ページアドレスのデコード結果に応じて、ワード線ＷＬを介し、必要とする電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。
【００２５】
次に図２を用いて、特に上記ワード線ドライバ２３の構成について詳細を説明する。図２は、ワード線ドライバ２３の回路図である。図示するようにワード線ドライバ２３は、制御回路３１と転送回路３０とを備えている。
【００２６】
まず、制御回路３１の詳細について説明する。図示するように制御回路３１は、ＯＲ回路４６、及びインバータ４８を備えている。インバータ４８は転送回路３０から与えられるデコード信号を反転する。そしてインバータ４８は、反転した結果を信号Ｂとして出力する。ＯＲ回路４６には信号Ａ、及び信号Ｂが与えられる。そしてＯＲ回路４６は信号Ａ、及び信号ＢのＯＲ演算を行い、その演算結果を信号Ｃとして出力端から出力する。ＯＲ演算結果が‘Ｈ’レベルであれば信号Ｃの電位はＶ１（＞０［Ｖ］）とされ、‘Ｌ’レベルであれば、０［Ｖ］とされる。
【００２７】
次に転送回路３０の詳細について説明する。図示するように、転送回路３０は、ｎ型ＭＯＳトランジスタ４１、４３、４４、４５、ｐ型ＭＯＳトランジスタ４２及びＡＮＤ回路４７を備えている。ＡＮＤ回路４７は、制御部３から与えられるブロックアドレスの各ビットのＡＮＤ演算を行う。すなわち、ブロックアドレスをデコードする。そして、デコード結果により、‘Ｈ’レベルすなわち電圧ＶＤＤ又は、‘Ｌ’レベルすなわち０［Ｖ］、を上記デコード信号としてノードＮ１へと出力する。そして、ＡＮＤ回路４７が出力した前述のデコード信号が制御回路３１のインバータ４８へと入力される。
【００２８】
ＭＯＳトランジスタ４４は、低耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４４のソースにはノードＮ１が接続され、ドレインにはＭＯＳトランジスタ４３のドレインが接続され、そしてゲートには信号ＢＳＴＯＮが印加されている。また、信号ＢＳＴＯＮは電圧ＶＤＤ又は０［Ｖ］のいずれかの値である。
【００２９】
ＭＯＳトランジスタ４３は、ＭＯＳトランジスタ４４よりも高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。従って、ＭＯＳトランジスタ４３の閾値は０［Ｖ］以下である。ＭＯＳトランジスタ４３のソースにはＭＯＳトランジスタ４４のドレインが接続され、ドレインにはＭＯＳトランジスタ４２のドレインが接続され、そしてゲートには信号ＢＳＴＯＮが印加されている。以下、ＭＯＳトランジスタ４３のドレインとＭＯＳトランジスタ４２のドレインとの接点をノードＮ３と呼ぶ。
【００３０】
ＭＯＳトランジスタ４２は、上記高耐圧型のエンハンストメント型ｐチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４２のソースにはＭＯＳトランジスタ４１のドレインが接続され、ドレインにはＭＯＳトランジスタ４３のドレインが接続され、そしてゲートにはノードＮ５が接続されている。また、ノードＮ５には制御回路３１による信号Ｃが与えられる。信号Ｃが０［Ｖ］であると、ＭＯＳトランジスタ４２はオン状態に切替わる。
【００３１】
ＭＯＳトランジスタ４１は、上記高耐圧型のディプレッション型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４１のソースにはノードＮ４が、ドレインにはＭＯＳトランジスタ４２のソースが、そして、ゲートはＭＯＳトランジスタ４３のドレイン及び、ノードＮ３に接続されている。そして、ノードＮ４には電圧Ｖｐｇｍｈ又は電圧ＶＤＤのいずれかが印加される。
【００３２】
ＭＯＳトランジスタ４５は、高耐圧型のエンハンスメント型ｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ４５のソースには電圧Ｖｐｇｍが印加され、ドレインにはノードＮ２が、そしてゲートには、ＭＯＳトランジスタ４２のドレイン、すなわちノードＮ３、及びＭＯＳトランジスタ４１のゲートが接続されている。なお、ノードＮ２には、ワード線ＷＬが接続されている（図中、負荷回路と示す）。
【００３３】
なお、電圧Ｖｐｇｍｈ＞電圧Ｖｐｇｍである。そして、電圧Ｖｐｇｍｈと電圧Ｖｐｇｍとの電位差少なくともＭＯＳトランジスタ４５の閾値よりも大きい。より好ましくは、電圧Ｖｐｇｍｈは、ＭＯＳトランジスタ４１、４２、４５の閾値の和よりも大きい。
【００３４】
次に、制御回路３１が電圧Ｖｐｇｍをワード線ＷＬに転送する際の信号Ａ、Ｂ、Ｃについて図３を用いて説明する。図３は信号Ａ、Ｂ、Ｃのタイムチャートである。なお、信号Ａ、Ｂが与えられるタイミングは制御部３により制御される。
【００３５】
図示するように、まず電圧転送前の時刻ｔ０で制御部３は信号Ａを‘Ｌ’レベルとし、ＡＮＤ回路４７は、デコード信号を‘Ｌ’レベルとする。そして、インバータ４８で反転された結果、信号Ｂは‘Ｈ’レベルとなる。このため、ＯＲ回路４６は信号Ｃを‘Ｈ’レベルとする。
【００３６】
そして、時刻ｔ１で電圧Ｖｐｇｍの転送を開始すべく、ブロックアドレスがＡＮＤ回路４７に入力される。よってＡＮＤ回路４７はデコード信号を‘Ｈ’レベルとする。その結果、信号Ｂは‘Ｌ’レベルとなる。このため、ＯＲ回路４６は信号Ｃを‘Ｌ’レベルとする。
【００３７】
そして、電圧転送中の時刻ｔ２において、制御部３は信号Ａを‘Ｈ’レベルとする。ＡＮＤ回路４７は引き続き‘Ｌ’レベルを出力する。これにより、信号Ｃは‘Ｈ’レベルに反転する。時刻ｔ２から時刻ｔ１０の間、制御部３は信号Ａを‘Ｈ’とし、ＡＮＤ回路４７は‘Ｌ’レベルを出力する。このため、信号Ｃは‘Ｈ’レベルを維持する。
【００３８】
そして、時刻ｔ１０では、電圧Ｖｐｇｍの転送を終了すべく制御部３は信号Ａを‘Ｌ’とする。このため、信号Ｃは‘Ｌ’レベルに反転する。
【００３９】
その後は、時刻ｔ１１では、制御部３は信号Ａを‘Ｌ’とし、ＡＮＤ回路４７は ‘Ｌ’レベルを出力する。このため、信号Ｃは‘Ｈ’レベルに反転する。
【００４０】
＜ワード線ドライバ２３の動作について＞  
次に、制御回路３１及び転送回路３０を備えるワード線ドライバ２３の全体の動作について、図４を用いて説明する。図４は、ワード線ドライバ２３の動作の流れを示すフローチャートであり、書き込み開始時、ＡＮＤ回路４７はデコード信号を‘Ｈ’レベルとする。まず、ＯＲ回路４６が出力する信号Ｃが‘Ｌ’レベルである場合（ステップＳ０、ＹＥＳ）、信号ＢＳＴＯＮの出力が‘Ｈ’レベルであると（Ｓ１、ＹＥＳ）、‘Ｈ’レベルのデコード信号がＭＯＳトランジスタ４１のゲートに印加される。このため、ＭＯＳトランジスタ４１がオン状態となる（Ｓ２）。ステップＳ０において信号Ｃが‘Ｌ’レベル（Ｓ０、ＹＥＳ）であるため、ＭＯＳトランジスタ４２のゲートには０［Ｖ］が印加されている。このため、ＭＯＳトランジスタ４２がオン状態となる（Ｓ３）。従って、ＭＯＳトランジスタ４２のゲート、チャネル間に電圧Ｖｐｇｍｈが掛かる。そして、ＭＯＳトランジスタ４２は、ＭＯＳトランジスタ４１のソース（ノードＮ４）に印加された電圧Ｖｐｇｍｈを、ＭＯＳトランジスタ４５のゲートに転送する。この結果、ＭＯＳトランジスタ４５のソースに接続された電圧Ｖｐｇｍと、ゲートに印加された電圧Ｖｐｇｍｈとの電位差により、ＭＯＳトランジスタ４５がオン状態となる（Ｓ４）。このため、ＭＯＳトランジスタ４５は、電圧Ｖｐｇｍを負荷回路へと転送する（Ｓ５）。
【００４１】
ステップＳ０において、ＯＲ回路４６が出力する信号Ｃが‘Ｈ’レベルである場合（Ｓ０、ＮＯ）、ＭＯＳトランジスタ４２のゲートとチャネルとの電位差が低いため、ＭＯＳトランジスタ４２はオフ状態となる（Ｓ６）。ここでＭＯＳトランジスタ４５のゲートに電圧Ｖｐｇｍｈが印加されている場合、すなわち、ゲートが電圧Ｖｐｇｍｈでフローティングの状態である場合（Ｓ７、ＹＥＳ）、ＭＯＳトランジスタ４５はステップＳ５の動作を行う。また、ステップＳ７において、ＭＯＳトランジスタ４５のゲートが電圧ＶＤＤ、または０［Ｖ］である場合（Ｓ７、ＮＯ）、ＭＯＳトランジスタ４５はオフ状態となるため（Ｓ８）、電圧Ｖｐｇｍはワード線ＷＬへと転送されない（Ｓ９）。また、ステップＳ１において、ＢＳＴＯＮの出力が‘Ｌ’レベルであるとき（Ｓ１、ＮＯ）、ＭＯＳトランジスタ４１がオフ状態となるため（Ｓ１０）、ステップＳ８、Ｓ９の動作を行う。
【００４２】
次に、上記構成のワード線ドライバ２３による電圧転送動作について図５を用いて説明する。図５はノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャートであり、縦軸に電圧、横軸に時間を示す。
【００４３】
なお、本実施形態では、電圧転送前、及び転送終了後のＭＯＳトランジスタ４５のゲート、すなわちノードＮ３の電位を電圧ＶＤＤであるとする。また、電圧ＶＤＤと電圧Ｖ１とを同じ値とする（以下、第２乃至５の実施形態においても同様とする）。
【００４４】
電圧Ｖｐｇｍの転送は、時刻ｔ１より開始される。すなわち、信号Ｃが‘Ｌ’レベルとされ、ＭＯＳトランジスタ４２のゲートに０［Ｖ］が印加される（Ｓ０、ＹＥＳ）。このとき、信号ＢＳＴＯＮが‘Ｈ’レベル、すなわち電圧ＶＤＤであれば、ＭＯＳトランジスタ４１のゲートには‘Ｈ’レベル、すなわち電圧Ｖ１が与えられる。なぜなら、制御回路３１が出力する信号Ｃが‘Ｌ’レベルである場合、ノードＮ１では‘Ｈ’レベル、すなわちＡＮＤ回路４７はデコード信号として電圧ＶＤＤを出力するからである。よって、ＭＯＳトランジスタ４１はオン状態である（Ｓ２）。これにより、ＭＯＳトランジスタ４１のソース（ノードＮ４）から転送された電圧Ｖｐｇｍｈが、ＭＯＳトランジスタ４２のゲートに印加される。そして、ＭＯＳトランジスタ４２がオフからオン状態に切替わる（Ｓ３）。そして、ノードＮ３を介してＭＯＳトランジスタ４５のゲートに電圧Ｖｐｇｍｈが転送される。すなわち、ノードＮ３が電圧Ｖｐｇｍｈまで上昇する。よって、ＭＯＳトランジスタ４５がオフからオン状態に切替わるため（Ｓ４）、電圧Ｖｐｇｍがワード線ＷＬへと転送される（Ｓ５）。つまり、ノードＮ２が電圧Ｖｐｇｍまで上昇する。
【００４５】
次に時刻ｔ２から時刻ｔ１０間において、制御回路３１が信号Ｃを‘Ｈ’レベルとする。すなわち、ＭＯＳトランジスタ４２のゲートに電圧Ｖ１が印加されるため（Ｓ０、ＮＯ）、ＭＯＳトランジスタ４２はオンからオフ状態へと切替わる（Ｓ６）。従って、ＭＯＳトランジスタ４５のゲートは電圧Ｖｐｇｍｈでフローティングの状態とされるため（Ｓ７、ＹＥＳ）、ＭＯＳトランジスタ４５はオン状態を維持し、電圧Ｖｐｇｍをワード線ＷＬへ転送し続ける（Ｓ５）。
【００４６】
時刻ｔ１０になると、制御部３がノードＮ４の電圧を、電圧Ｖｐｇｍｈから電圧ＶＤＤに切り替えると共に、信号Ｃを電圧Ｖ１から０［Ｖ］に切替えることにより、ＭＯＳトランジスタ４２をオフ状態からオン状態に切替え（Ｓ０、ＹＥＳ）、ノードＮ３の電圧Ｖｐｇｍｈを電圧ＶＤＤへと降下させる。このため、ＭＯＳトランジスタ４５がオフ状態に切替わる（Ｓ８）。よってＭＯＳトランジスタ４５は電圧Ｖｐｇｍの負荷回路への転送を停止する（Ｓ９）。また、この際、信号ＢＳＴＯＮは‘Ｌ’レベルである（Ｓ１０）。その結果、時刻ｔ１０においてノードＮ３及びノードＮ２における電圧が降下する。そして、時刻ｔ１１で、ノードＮ２は０［Ｖ］となり、ノードＮ３は電圧ＶＤＤとなる。このため、ＭＯＳトランジスタ４５がオン状態からオフ状態に切替わる（Ｓ８）。これにより、電圧Ｖｐｇｍの負荷回路への転送が終了する（Ｓ９）。
【００４７】
時刻ｔ１１において、制御回路３１により、ＭＯＳトランジスタ４２のゲートに電圧Ｖ１が印加され、ＭＯＳトランジスタ４２はオフ状態に切替わる。これにより、例え、ＭＯＳトランジスタ４１がオン状態であっても、ＭＯＳトランジスタ４５のゲートにＶｐｇｍｈが転送され、負荷回路へと電圧Ｖｐｇｍが転送されることはない。
【００４８】
なお、書き込み動作の終了後、ＭＯＳトランジスタ４５のソースは接地されて、負荷回路、すなわちワード線ＷＬは０［Ｖ］とされる。また、ＡＮＤ回路４７の出力が‘Ｌ’レベルとされることでノードＮ３は０［Ｖ］となる。これにより、ＭＯＳトランジスタ４５はオフ状態となる。
【００４９】
＜この実施形態に係る効果＞  
上記のように、第１の実施形態に係る半導体記憶装置、及びその制御方法によれば、以下（１）の効果が得られる。  
（１）動作信頼性を向上出来る（その１）。  
本実施形態に係る構成であると、電圧Ｖｐｇｍをワード線ＷＬに転送中に、ワード線ドライバ２３のＭＯＳトランジスタ４２のストレスを軽減し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果について、以下説明する。
【００５０】
電圧Ｖｐｇｍをワード線に転送するには、ＭＯＳトランジスタ４５をオン状態とする必要がある。そのためには、ＭＯＳトランジスタ４５のゲートに電圧Ｖｐｇｍｈを転送するためのスイッチとして機能するＭＯＳトランジスタ４２をオン状態とすることが一般的である。この際の信号Ｃ、ノードＮ２、及びノードＮ３の電位変化を図６に示す。
【００５１】
図示するように、電圧Ｖｐｇｍの転送開始時刻ｔ１から転送終了時刻ｔ１１までの期間、信号Ｃは常時０［Ｖ］とされる。これにより、ＭＯＳトランジスタ４２はオン状態とされ、ＭＯＳトランジスタ４５のゲートには電圧Ｖｐｇｍｈが印加される。
【００５２】
しかし、本例の場合であると、時刻ｔ２〜ｔ１０の期間、ＭＯＳトランジスタ４２のゲートとチャネルとの間、つまりＭＯＳトランジスタ４２のゲート酸化膜には、常時電圧Ｖｐｇｍｈの電位差が生じている。この電位差Ｖｐｇｍｈは、ＮＡＮＤ型フラッシュメモリにおいて最も高い電圧の一つである。特に、近年のＮＡＮＤ型フラッシュメモリでは、回路規模の縮小化や多容量化の要求から多値化が進んでおり、これに伴って電圧Ｖｐｇｍｈには高い電圧が求められている。そのため、電位差Ｖｐｇｍｈが長時間、ゲート絶縁膜に印加されることは、ＭＯＳトランジスタ４２にとって大きなストレスとなり、ロウデコーダ２の動作安定性を悪化させる原因となる。そして場合によっては、ＭＯＳトランジスタ４２が破壊される恐れがある。
【００５３】
この点、本実施形態に係る構成であると、ロウデコーダ２は制御回路３１を備えている。そして制御回路３１は、電圧Ｖｐｇｍの転送開始時と終了時以外の時間（図５における時刻ｔ２〜ｔ１０）は、信号Ｃを‘Ｈ’レベル（ＶＤＤ＞０［Ｖ］）としている。つまり、電圧Ｖｐｇｍの転送時における信号Ｃのデューティ（duty）を小さくしている。デューティとは、転送期間中において信号Ｃがアクティブ（‘Ｌ’レベル）とされている期間の比率のことであり、図５の例であると、（（t1〜t2）＋（t10〜11））／（t1〜t11）で示される。従って、時刻ｔ２〜ｔ１０に期間にＭＯＳトランジスタ４２のゲートとチャネルに生じる電位差は（Ｖｐｇｍｈ−ＶＤＤ）となり、上記の場合に比べて小さい。その結果、ＭＯＳトランジスタ４２に生じるストレスを軽減し、ロウデコーダ２の動作安定性を向上出来る。
【００５４】
なお、時刻ｔ２〜ｔ１０の期間に信号Ｃを‘Ｈ’レベルにしたとしても、電圧Ｖｐｇｍの転送に支障が生じる事はない。なぜなら、時刻ｔ２ではＭＯＳトランジスタ４５のゲート（ノードＮ３）の電位は既に電圧Ｖｐｇｍｈに達しているからである。つまり、時刻ｔ２で信号Ｃを‘Ｈ’レベルとしてＭＯＳトランジスタ４２をオフ状態としてもＭＯＳトランジスタ４５のゲートは電圧Ｖｐｇｍｈでフローティングの状態となり、ＭＯＳトランジスタ４５はオン状態を維持し続けるからである。
【００５５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置、及びその制御方法について説明する。本実施形態においても、上記第１の実施形態と同様、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は、図２においてＭＯＳトランジスタ４２をオンからオフ状態に切替え、ＭＯＳトランジスタ４５のゲートを一度フローティング状態とさせた後、電圧Ｖｐｇｍをワード線ＷＬへの転送中に、制御回路３１によりＭＯＳトランジスタ４２を少なくとも一回オン状態に切替えるものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００５６】
また、本実施形態においてもワード線ドライバ２３における制御回路３１及び転送回路３０の構成は同じであるため説明を省略する。
【００５７】
本実施形態に係るワード線ドライバ２３による電圧転送動作について、図７を用いて説明する。図７は、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャートであり、縦軸に電圧、横軸に時間を示す。図示するように制御回路３１は、時刻ｔ２において信号Ｃを‘Ｈ’レベルとしたのち、時刻ｔ１０の転送終了よりも前の時刻ｔ６〜ｔ７の期間において、信号Ｃを‘Ｌ’レベルとする。
【００５８】
時刻ｔ６から時刻ｔ７の間に信号Ｃが‘Ｌ’レベルとされることで、この期間ＭＯＳトランジスタ４２はオン状態となり、ＭＯＳトランジスタ４５のゲートに、再度電圧Ｖｐｇｍｈが転送される。これにより、時刻１から時刻ｔ５に引き続き、時刻ｔ７以降もＭＯＳトランジスタ４５のゲートの電位は電圧Ｖｐｇｍｈで維持される。よって、ＭＯＳトランジスタ４５は電圧Ｖｐｇｍをワード線へ転送し続ける。なお、その他時刻においては、第１の実施形態において説明した図５と同様である。
【００５９】
＜この実施形態に係る効果＞  
上記のように、第２の実施形態に係る半導体記憶装置、及びその制御方法によれば、以下（２）の効果が得られる。  
（２）動作信頼性を向上出来る（その２）。  
本実施形態に係る構成であると、ＭＯＳトランジスタ４５のゲートの電圧が、例えば放電或いは電流のリークに伴って低下することを防止できる。その結果、電圧Ｖｐｇｍの転送期間中による、ＭＯＳトランジスタ４５がオフ状態となることを未然に防ぐことができる。
【００６０】
つまり例えば、ＭＯＳトランジスタ４５のゲートに掛かる電圧Ｖｐｇｍｈの放電或いは電流のリークする速度が速く進む場合があり得る。しかし、このような場合であっても、本実施形態であれば、定期的にＭＯＳトランジスタ４２をオフからオン状態に切替え、これによりＭＯＳトランジスタ４２が、電圧ＶｐｇｍｈをＭＯＳトランジスタ４５のゲートに転送し、該ゲートの電位を常に電圧Ｖｐｇｍｈに維持している。従って、ＭＯＳトランジスタ４５をオン状態とすることが出来る。すなわち、ＭＯＳトランジスタ４５は電圧Ｖｐｇｍをワード線ＷＬへと転送し続ける。
【００６１】
また、ＭＯＳトランジスタ４５のゲートにおける電圧Ｖｐｇｍｈの放電或いは電流のリークが小さい場合であれば、ローカルポンプを用いてＭＯＳトランジスタ４５のゲートを電圧Ｖｐｇｍｈに維持することも出来る。ローカルポンプは、ある回路における電位を検出し、例えば、電圧の絶対値が、設定された電位よりも低い値になると、規定の電圧まで昇圧する。つまり、本実施形態では図２において、ローカルポンプ（図示せぬ）をノードＮ３に接続する。そして、ローカルポンプは、例えばノードＮ３における電圧Ｖｐｇｍｈを検出する。これにより、ノードＮ３の電位が規定の電圧よりも低下した場合であっても、ローカルポンプが電圧Ｖｐｇｍｈまで昇圧することで、ＭＯＳトランジスタ４５のゲートは電圧Ｖｐｇｍｈに維持する。なお、この際、ＭＯＳトランジスタ４２はオフ状態でよい。また、場合によっては、（２）の効果に合わせて、前述の（１）の効果を同時に奏することも期待できる。
【００６２】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置、及びその制御方法について説明する。本実施形態においても、上記第１、第２の実施形態と同様にＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本実施形態は図２において負荷回路に転送される電圧Ｖｐｇｍの立ち上がりを制御したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００６３】
また、本実施形態においてもワード線ドライバ２３における制御回路３１及び転送回路３０の構成は図２と同じであるため説明を省略する。
【００６４】
図８、図９を用いて、本実施形態に掛かる特にワード線ドライバ２３による電圧転送動作についてそれぞれ説明する。ワード線ドライバ２３は、主に２パターンの動作をする。以下、ワード線ドライバ２３の２パターンの動作について図８、図９を用いて説明する。まず、図８を用いてワード線ドライバ２３における電圧転送動作の１パターン目について説明する。図８は、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャートであり、縦軸に電圧、横軸に時間を示す。本実施形態に係るワード線ドライバ２３は、信号Ｃにより時刻ｔ１から時刻ｔ２の間において、小刻みにＭＯＳトランジスタ４２のオン又はオフ状態の切替を行う。
【００６５】
つまり、ノードＮ３の電位が電圧Ｖｐｇｍｈに達するまでの期間、制御回路３１は、図示するようにＭＯＳトランジスタ４２のゲートに０［Ｖ］、及び電圧Ｖ１を数回与える。これにより、ＭＯＳトランジスタ４５のゲートの電位は、時刻ｔ１から緩やかに上昇し、時刻ｔ２で電圧Ｖｐｇｍｈに達する。その結果、ＭＯＳトランジスタ４５により電圧が印加されるワード線ＷＬの電位も、時刻ｔ１から緩やかに上昇し、時刻ｔ２で電圧Ｖｐｇｍに達する。また、本実施形態においても、上記第２の実施形態の図７で示したようにＭＯＳトランジスタのゲート、すなわち、ノードＮ３において例えば放電またはリークを防ぐため、時刻ｔ６でＭＯＳトランジスタ４２をオフ状態からオン状態へと切替えた後、時刻ｔ７で再度オフ状態へと切替えてもよい。
【００６６】
次に図９を用いて２パターン目のワード線ドライバ２３電圧転送動作について説明する。図９も図８同様に、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャートであり、縦軸に電圧、横軸に時間を示す。本例において制御回路３１は、信号Ｃの周波数を可変に構成されている。そして制御回路３１は、信号Ｃの周波数を、第１の実施形態に比べて大きくする。つまり、制御回路３１は、信号Ｃの時定数を、第１の実施形態に比べて大きくする。その結果、図９に示すように信号Ｃの波形における立ち上がりエッジ、及び立ち下がりエッジは緩やかになる。
【００６７】
これにより、ＭＯＳトランジスタ４５のゲートの電位も、時刻ｔ１から緩やかに立ち上がり、時刻ｔ２において電圧Ｖｐｇｍｈに達する。そしてこれに追従するように、ワード線ＷＬの電位も、緩やかに電圧Ｖｐｇｍまで上昇する。
【００６８】
＜この実施形態に係る効果＞  
上記のように第３実施形態に係る半導体記憶装置、及びその制御方法によれば以下（３）の効果が得られる。  
（３）動作信頼性を向上出来る（その３）。  
本実施形態に係る構成であると電圧Ｖｐｇｍが緩やかに上昇するため、ビット線ＢＬ０、及びビット線ＢＬｎに接続されるそれぞれのメモリセルトランジスタＭＴの制御ゲートが電圧Ｖｐｇｍに達するまでのタイムラグを（ｔ２−ｔ１）と小さく出来る。すなわち、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴのゲート絶縁膜に掛かるストレス時間が短くなる。
【００６９】
本効果つき、比較例として信号Ｃの時定数が、図９に示す信号Ｃに比べ小さい場合のワード線ドライバ２３の動作について、図１０を用いて以下詳細に説明する。
【００７０】
図１０は、電圧Ｖｐｇｍの転送時における、メモリセルトランジスタＭＴの制御ゲートの電位変化を示すタイムチャートである。図１０中に示す（ａ）は、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの制御ゲート、（ｂ）はビット線ＢＬｎに接続されるメモリセルトランジスタＭＴの制御ゲートについて示してある。そして、時刻ｔ０でＭＯＳトランジスタ４５がオン状態とされた場合について示してある。
【００７１】
（ａ）に示すように、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの制御ゲートの電位は、ほぼ時刻ｔ０で電圧Ｖｐｇｍに達する。他方、（ｂ）に示すように、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴの制御ゲートの電位は例えば、時刻（ｔ１−ｔ０）だけ遅れた時刻ｔ１で上昇を開始し、例えば時刻ｔ２で電圧Ｖｐｇｍに達する。すなわち、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの制御ゲートが電圧Ｖｐｇｍに達するタイミングと、ビット線ＢＬｎに接続されるメモリセルトランジスタＭＴの制御ゲートが電圧Ｖｐｇｍに達するタイミングとの間には、（ｔ２−ｔ０）のタイムラグが存在する。このタイムラグには２つの原因が考えられる。以下、この原因について説明する。まず、１つ目の原因は、メモリセルトランジスタＭＴのロウデコーダ２との距離である。つまり、図示するようにロウデコーダ２から、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴまでの距離に比べ、ロウデコーダ２から、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴまでの距離は長い。このため、ワード線ＷＬに転送される電圧Ｖｐｇｍが、ビット線ＢＬｎに接続されるメモリセルトランジスタＭＴに転送されるまでの時間に差が生じてしまう。そして、これが、図１０において時刻ｔ０から時刻ｔ１までの差に相当する。
【００７２】
２つ目の原因として、ワード線ＷＬ自身が有する抵抗成分Ｒとメモリセルアレイ１内における隣り合うワード線ＷＬ（ｎ＝０〜１５）間に存在する線間容量Ｃとによる、いわゆるＲＣ遅延が挙げられる。ロウデコーダ２から、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴまでの抵抗成分Ｒと線間容量ＣによるＲＣ遅延に比べ、ロウデコーダ２から、ビット線ＢＬｎに接続されるメモリセルトランジスタＭＴまでの抵抗成分Ｒと線間容量ＣによるＲＣ遅延の方が大きい。これは、ロウデコーダ２からビット線ＢＬｎに接続されるメモリセルトランジスタＭＴまでの間に存在する抵抗成分Ｒと線間容量Ｃが、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴよりもが大きいからである。このため、図１０の（ｂ）に示すように、ビット線ＢＬｎに接続されたメモリセルトランジスタＭＴのゲートに印加される電圧Ｖｐｇｍの立ち上がりが遅くなる。すなわち、図示するように、時刻ｔ１から時刻ｔ２において、（ｂ）は（ａ）に比べ緩やかな立ち上がりとなる。
【００７３】
従って、ゲート、チャネル間に電圧Ｖｐｇｍが印加される期間は、ビット線ＢＬｎに接続されるメモリセルトランジスタＭＴよりも、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの方が長い。そのため、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの方が、よりストレスが掛かり劣化しやすい。これは、メモリセルトランジスタＭＴの動作信頼性といった点からも著しい問題である。なお、（ｔ２−ｔ０）＞（ｔ２−ｔ１）である。
【００７４】
この点、本実施形態に係る構成であると、上記問題を克服することができる。
【００７５】
以下、図１１を用いて説明する。図１１は、本実施形態に係るメモリセルトランジスタＭＴの制御ゲートの電位変化を示すタイムチャートであり、縦軸に電圧、横軸に時間を示す。図１１中に示す（ａ）は、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの制御ゲート、（ｂ）はビット線ＢＬｎに接続されるメモリセルトランジスタＭＴの制御ゲートについて示してある。
【００７６】
（ａ）に示すように、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴの制御ゲートの電位は時刻ｔ０から上昇し始め、例えば時刻ｔ１で電圧Ｖｐｇｍに達する。他方、（ｂ）に示すようにビット線ＢＬｎに接続されるメモリセルトランジスタＭＴの制御ゲートの電位は、例えば、時刻（ｔ１−ｔ０）だけ遅れた時刻ｔ１で上昇を開始し、例えば時刻ｔ２で電圧Ｖｐｇｍに達する。
【００７７】
すなわち、ビット線ＢＬ０、及びビット線ＢＬｎに接続されるそれぞれのメモリセルトランジスタＭＴのゲート絶縁膜に、電圧Ｖｐｇｍが印加されるタイミングの時間差は、図１０の場合よりも短い（ｔ１−ｔ０）となる。
【００７８】
すなわち、転送される電圧Ｖｐｇｍの立ち上がりを緩やかにすることで、ビット線ＢＬ０に接続されるメモリセルトランジスタＭＴのゲート絶縁膜に電圧Ｖｐｇｍが印加される時間を短くできる。これにより、ビット線ＢＬ０に位置するメモリセルトランジスタＭＴのゲート絶縁膜に掛かるストレスの時間が短くなり、動作信頼性を向上することが出来る。また、場合によっては効果（３）に合わせて、前述の効果（１）、（２）のいずれかの効果を奏することも期待でき、又は効果（１）乃至（３）全ての効果も期待できる。
【００７９】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置、及びその制御方法について説明する。本実施形態は、上記第１乃至第３の実施形態に係るＮＡＮＤ型フラッシュメモリのデータの書き込み時における非選択ワード線に対応するワード線ドライバ２３に関するものである。
【００８０】
非選択ワード線に対応するワード線ドライバ２３は、上記第１乃至第３の実施形態で説明した構成及び動作において、転送回路３０がワード線ＷＬに転送する電圧を、Ｖｐｇｍの代わりにＶｐａｓｓとしたものである。電圧Ｖｐａｓｓは、メモリセルトランジスタＭＴの保持するデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。
【００８１】
以下、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作について、例えば図１におけるワード線ＷＬ０を選択ワード線とした場合を例に挙げて、簡単に説明する。データの書き込み時において、ビット線ＢＬには書き込みデータが転送される。すなわち、電荷蓄積層に電子を注入することによりメモリセルトランジスタＭＴの閾値を上昇させる際には、ビット線ＢＬに書き込み電圧（０［Ｖ］）が印加される。他方、電子を注入しない際には、書き込み禁止電圧（例えば、ＶＤＤ）が印加される。
【００８２】
そして、選択ワード線ＷＬ０に対応するワード線ドライバ２３は、上記第１乃至第３の実施形態で説明したように、選択ワード線ＷＬ０に電圧Ｖｐｇｍを転送する。他方、非選択ワード線ＷＬ１〜ＷＬ１５に対応するワード線ドライバ２３は、非選択ワード線ＷＬ１〜ＷＬ１５に電圧Ｖｐａｓｓを転送する。
【００８３】
この結果、選択ワード線ＷＬ０〜ＷＬ１５に接続されたメモリセルトランジスタＭＴトランジスタＭＴはオン状態となり、チャネルが形成される。すなわち、ＮＡＮＤセル１１内に電流経路が形成され、それらが導通状態となる。また、選択トランジスタＳＴ１は、書き込みデータに応じてオン状態、又はカットオフ状態となり、選択トランジスタＳＴ２はオフ状態である。
【００８４】
そして、例えばビット線ＢＬに、書き込み電圧が印加されている場合、選択トランジスタＳＴ１はオン状態となり、書き込み電圧がメモリセルトランジスタＭＴのチャネルへ転送される。すると、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネル間との電位差がほぼ電圧Ｖｐｇｍとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴの閾値電圧が上昇する。
【００８５】
他方、ビット線ＢＬ０に書き込み禁止電圧が印加されている場合には、選択トランジスタＳＴ１はカットオフ状態となる。従って、ＮＡＮＤセル１１内のメモリセルトランジスタＭＴのチャネルは、電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴのチャネル電位は、ゲート電位（電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴでは、ゲートとチャネルとの電位差が十分ではないため、電荷蓄積層に電荷が（保持データが繊維するほどには）注入されない。その結果、メモリセルトランジスタＭＴの閾値は変わらない。
【００８６】
以上のようにして、データの書き込み動作が行われる。
【００８７】
上記のように、電圧Ｖｐｇｍよりも低い電圧Ｖｐａｓｓであっても、第１乃至第３の実施形態に係るＮＡＮＤ型フラッシュメモリを備えた半導体記憶装置、及びその制御方法が適用できる。そして、上記効果（１）乃至（３）のいずれかの効果を奏することも期待でき、又は効果（１）乃至（３）全ての効果も期待できる。
【００８８】
［第５の実施形態］  
次に、この発明の第５の実施形態に係る半導体記憶装置、及びその制御方法について説明する。本実施形態は、上記第１乃至第４の実施形態に係るＮＡＮＤ型フラッシュメモリにおける、ワード線ドライバ２３の読み出し動作に関するものである。従って、以下ではワード線ドライバ２３の動作についてのみ説明し、その他の説明は省略する。
【００８９】
ワード線ドライバ２３の構成は、第１の実施形態で説明した図２と同様であり、基本的な動作も第１の実施形態で説明した図５、第２の実施形態で説明した図７、または第３の実施形態で説明した図８または図９と同様である。但し、読み出し動作時においては、ワード線ドライバ２３のノードＮ４には電圧Ｖｒｅａｄｈが印加される。また選択ワード線に対応するワード線ドライバ２３は、選択ワード線ＷＬに電圧Ｖｃｇｒを転送する。すなわち、ＭＯＳトランジスタ４５のソースには電圧Ｖｃｇｒが印加される。他方、非選択ワード線に対応するワード線ドライバ２３は、非選択ワード線ＷＬに電圧Ｖｒｅａｄを転送する。すなわち、ＭＯＳトランジスタ４５のソースには電圧Ｖｒｅａｄが印加される。
【００９０】
電圧Ｖｒｅａｄは、メモリセルトランジスタＭＴのデータに関わらず、メモリセルトランジスタＭＴをオン状態とする電圧である。電圧Ｖｃｇｒは、読み出そうとするデータに応じて変化される。電圧Ｖｒｅａｄｈは、Ｖｒｅａｄより高い電圧であり、ＭＯＳトランジスタ４５をオン状態とさせることで非選択ワード線にＶｒｅａｄを転送されるための電圧である。従って、電圧Ｖｒｅａｄｈは、Ｖｒｅａｄよりも高い電圧である。
【００９１】
そして、選択ワード線ＷＬ０に対応するワード線ドライバ２３は、選択ワード線ＷＬ０に電圧Ｖｃｇｒを転送する。他方、非選択ワード線ＷＬ１〜ＷＬ１５に対応するワード線ドライバ２３は、非選択ワード線ＷＬ１〜ＷＬ１５に電圧Ｖｒｅａｄを転送する。
【００９２】
そして、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、メモリセルトランジスタＭＴがオフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。以上の動作により、全ビット線につき一括してデータが読み出される。
【００９３】
＜この実施形態に係る効果＞  
本実施形態に係る半導体記憶装置、及びその制御方法であると、読み出し時において、ＭＯＳトランジスタ４２のゲート絶縁膜に電位差Ｖｒｅａｄｈが生じる期間を短く出来る。上記第１乃至第３の実施形態で得られた効果（１）乃至（３）のいずれかの効果を奏することも期待でき、又は効果（１）乃至（３）全ての効果も期待できる。
【００９４】
すなわち電圧Ｖｒｅａｄｈが電圧Ｖｐｇｍｈよりも小さくても、ＭＯＳトランジスタ４２のゲート絶縁膜に長時間、電圧が印加されることは、ＭＯＳトランジスタ４２にとってもストレスとなる。しかし、本実施形態に係る構成であると、電圧Ｖｃｇｒ、及び電圧Ｖｒｅａｄの転送中の一部期間において、ＭＯＳトランジスタ４２をオフ状態とすることで、ＭＯＳトランジスタ４２に生じるストレスを小さく出来る。
【００９５】
なお、ＭＯＳトランジスタ４２がオフ状態からオン状態に切替わり、電圧ＶｐｇｍｈがノードＮ３を介して転送される際、信号ＢＳＴＯＮは電圧ＶＤＤを０［Ｖ］へと切替え、ＭＯＳトランジスタ４３、４４をカットオフさせる。
【００９６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００９７】
【図１】この発明の第１の実施形態に係る半導体記憶装置のブロック図。
【図２】この発明の第１の実施形態に係るワード線ドライバの回路図。
【図３】この発明の第１の実施形態に係る信号Ａ乃至信号Ｃのタイムチャート。
【図４】この発明の第１の実施形態に係るワード線ドライバのフローチャート。
【図５】この発明の第１の実施形態に係るワード線ドライバによる電圧転送動作であり、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャート。
【図６】この発明の第１の実施形態に係る比較例に挙げたワード線ドライバによる電圧転送動作であり、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャート。
【図７】この発明の第２の実施形態に係るワード線ドライバによる電圧転送動作であり、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャート。
【図８】この発明の第３の実施形態に係るワード線ドライバの動作であり、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャート。
【図９】この発明の第３の実施形態に係るワード線ドライバの動作であり、ノードＮ２、Ｎ３、及び信号Ｃの電位変化を示すタイムチャート。
【図１０】メモリセルの制御ゲートにおける、電位変化を示すタイムチャート。
【図１１】この発明の第３の実施形態に係るメモリセルの制御ゲートにおける、電位変化を示すタイムチャート。
【符号の説明】
【００９８】
１…メモリセルアレイ、２…ロウデコーダ、３…制御部、２１、２２…セレクトゲート線ドライバ、２３…ワード線ドライバ、３０…転送回路、３１…制御回路、４１、４３、４４、４５…ＭＯＳトランジスタ、４２…ＭＯＳトランジスタ、４６…ＯＲ回路、４７…ＡＮＤ回路
【図１】
2009266351.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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