(57)【要約】【課題】リセット信号を別途に不要とし、特定の初期値がなくても正常に動作できる１／４周期遅延クロック発生器を提供する。【解決手段】本発明の１／４周期遅延クロック発生器は、基準クロック信号を発生させる基準クロック発生部と、前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力し、反転された前記第１出力信号の入力を前記第１入力信号として受ける第１回路部と、第２入力信号をキャッチして第２出力信号として出力し、前記第２入力信号として前記第１回路部から前記第１出力信号の入力を受ける第２回路部とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
基準クロック信号を発生させる基準クロック発生部と、
前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力し、反転された前記第１出力信号の入力を前記第１入力信号として受ける第１回路部と、
第２入力信号をキャッチして第２出力信号として出力し、前記第２入力信号として前記第１回路部から前記第１出力信号の入力を受ける第２回路部と、
を備える１／４周期遅延クロック発生器。
【請求項２】
前記第２回路部は、前記基準クロック信号の立ち下がりエッジで前記第２入力信号をキャッチして前記基準クロック信号の次の立ち下がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項１に記載の１／４周期遅延クロック発生器。
【請求項３】
前記第１及び第２回路部はそれぞれ前記基準クロック信号の周期の２倍の周期を有する出力クロック信号を発生させ、
前記第２回路部の前記第２出力信号は前記第１回路部の前記第１出力信号より１／４周期遅延された出力信号であることを特徴とする請求項２に記載の１／４周期遅延クロック発生器。
【請求項４】
前記基準クロック発生部から基準クロック信号の入力を受けて反転させるインバータを更に備え、
前記第２回路部は前記反転された基準クロック信号の立ち上がりエッジで前記第２入力信号をキャッチして、前記反転された基準クロック信号の次の立ち上がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項１に記載の１／４周期遅延クロック発生器。
【請求項５】
前記第１及び第２回路部のうちの少なくとも１つは、前記基準クロック信号の周期の２倍の周期を有する出力クロック信号を発生させることを特徴とする請求項４に記載の１／４周期遅延クロック発生器。
【請求項６】
前記第２回路部の前記第２出力信号は、前記第１回路部の前記第１出力信号より１／４周期遅延された出力信号であることを特徴とする請求項５に記載の１／４周期遅延クロック発生器。
【請求項７】
前記第１及び第２回路部は、Ｄフリップフロップであることを特徴とする請求項１に記載の１／４周期遅延クロック発生器。
【請求項８】
基準クロック信号を発生させる基準クロック発生部と、
前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力する第１回路部と、
第２入力信号をキャッチして第２出力信号として出力し、前記第２出力信号を反転して前記第１入力信号として前記第１回路部に入力する第２回路部と、
を備える１／４周期遅延クロック発生器。
【請求項９】
前記第２回路部は、前記基準クロック信号の立ち下がりエッジで前記第２入力信号をキャッチして前記基準クロック信号の次の立ち下がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項８に記載の１／４周期遅延クロック発生器。
【請求項１０】
前記第１及び第２回路部は、それぞれ前記基準クロック信号の周期の２倍の周期を有する出力クロック信号を発生させ、
前記第２回路部の前記第２出力信号は前記第１回路部の前記第１出力信号より１／４周期遅延された出力信号であることを特徴とする請求項９に記載の１／４／周期遅延クロック発生器。
【請求項１１】
前記基準クロック発生部から基準クロック信号の入力を受けて反転させるインバータを更に備え、
前記第２回路部は前記反転された基準クロック信号の立ち上がりエッジで前記第２入力信号をキャッチして、前記反転された基準クロック信号の次の立ち上がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項８に記載の１／４周期遅延クロック発生器。
【請求項１２】
前記第１及び第２回路部のうちの少なくとも１つは、前記基準クロック信号の周期の２倍の周期を有する出力クロック信号を発生させることを特徴とする請求項１１に記載の１／４周期遅延クロック発生器。
【請求項１３】
前記第２回路部の前記第２出力信号は、前記第１回路部の前記第１出力信号より１／４周期遅延された出力信号であることを特徴とする請求項１２に記載の１／４周期遅延クロック発生器。
【請求項１４】
前記第１及び第２回路部は、Ｄフリップフロップであることを特徴とする請求項８に記載の１／４周期遅延クロック発生器。
【請求項１５】
基準クロック信号を発生させる基準クロック発生部と、
前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力する第１回路部と、
前記第１回路部からの前記第１出力信号の入力を第２入力信号としてキャッチして、第２出力信号として前記第２入力信号を出力し、前記第２出力信号を反転して前記第１入力信号として前記第１回路部に入力する第２回路部と、
を備える１／４周期遅延クロック発生器。
【請求項１６】
前記第２回路部は、前記基準クロック信号の立ち下がりエッジで前記第２入力信号をキャッチして前記基準クロック信号の次の立ち下がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項１５に記載の１／４周期遅延クロック発生器。
【請求項１７】
前記基準クロック発生部から基準クロック信号の入力を受けて反転させるインバータを更に備え、
前記第２回路部は前記反転された基準クロック信号の立ち上がりエッジで前記第２入力信号をキャッチして、前記反転された基準クロック信号の次の立ち上がりエッジまで前記第２出力信号として前記第２入力信号を出力することを特徴とする請求項１５に記載の１／４周期遅延クロック発生器。
【請求項１８】
前記第１及び第２回路部のうちの少なくとも１つは、前記基準クロック信号の周期の２倍の周期を有する出力クロック信号を発生させることを特徴とする請求項１７に記載の１／４周期遅延クロック発生器。
【請求項１９】
前記第２回路部の前記第２出力信号は、前記第１回路部の前記第１出力信号より１／４周期遅延された出力信号であることを特徴とする請求項１８に記載の１／４周期遅延クロック発生器。
【請求項２０】
前記第１及び第２回路部は、Ｄフリップフロップであることを特徴とする請求項１５に記載の１／４周期遅延クロック発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット信号なしに１／４周期遅延されたクロック信号を発生させる１／４周期遅延クロック発生器に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、集積度の増加と共にその動作速度の向上のために継続的に改善されてきた。動作速度を向上させるために、メモリチップの外部から与えられるクロックと同期されて動作できる、いわゆる同期式（Ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置が登場した。
【０００３】
最初に提案されたのは、メモリ装置の外部からのクロックの立ち上がりエッジに同期されて１つのデータピンでクロックの１周期にわたって１つのデータを入出力するいわゆる、ＳＤＲ（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ）同期式メモリ装置である。
【０００４】
しかしながら、ＳＤＲ同期式メモリ装置も高速動作を要求するシステムの速度を満たすには不十分であり、これにより、１クロック周期に２つのデータを処理する方式であるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が提案された。
【０００５】
ＤＤＲ同期式メモリ装置の各データ入出ピンでは外部から入力されるクロックの立ち上がりエッジと立ち下がりエッジに同期されて連続的に２つのデータが入出力されることから、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べて少なくとも２倍以上の帯域幅を実現でき、その分、高速動作が実現可能である。
【０００６】
このように、クロックの立ち上がりエッジと立ち下がりエッジでデータを出力するためには、データの中心で立ち上がり／立ち下がりエッジを有する１／４周期が遅延されたクロック信号発生器が必要である。
【０００７】
以下、添付する図面を参照して従来のクロック信号発生器について説明する。
【０００８】
図１は、従来技術によるクロック信号発生器を示す回路図である。
【０００９】
図１を参照すれば、クロック信号発生器は、基準クロック発生部１００、第１、２回路部１１０、１２０、リセット信号発生部１３０及びインバータ１３２を備える。
【００１０】
第１、２回路部１１０、１２０は、クロック信号が入力されたとき、データ端Ｄに入力されるデータをクロック信号の時間間隔だけ遅延させて出力する手段であって、その一例としてＤフリップフロップが挙げられる。
【００１１】
第１回路部１１０は、データ端Ｄで出力端ＱＢから出力されるＦＯＵＴＢ信号の入力を受け、基準クロック発生部１００で発生した基準クロック信号ＣＬＫの入力をＣＫ端で受ける。
【００１２】
このような第１回路部１１０は、基準クロック信号ＣＬＫの立ち上がりエッジ時にデータ端Ｄに入力されるＦＯＵＴＢ信号を出力端Ｑに出力するが、このとき、出力端Ｑに出力される信号はＦＯＵＴｉ信号である。
【００１３】
第２回路部１２０は、データ端Ｄで出力端ＱＢから出力されるＦＯＵＴ９０Ｂ信号の入力を受け、ＣＫ端で基準クロック発生部１００で発生して反転された基準クロック信号ＣＬＫの入力を受ける。
【００１４】
このように、第２回路部１２０は反転された基準クロック信号ＣＬＫを用いることで、基準クロック信号ＣＬＫの立ち下がりエッジ時にデータ端Ｄに入力されるＦＯＵＴ９０Ｂ信号を出力端Ｑに出力するが、このとき、出力端Ｑに出力される信号はＦＯＵＴ９０ｉ信号である。
【００１５】
リセット信号発生部１３０は、第１、２回路部１１０、１２０にリセット信号を提供して第１、２回路部１１０、１２０の出力端Ｑに出力される信号を初期化、即ち出力端Ｑの出力信号ＦＯＵＴｉ、ＦＯＵＴ９０ｉを「０」に初期化させる。これにより、第１、２回路部１１０、１２０の出力端ＱＢに出力される信号は「１」に初期化されるため、第１、２回路部１１０、１２０のデータ端Ｄに入力される初期信号は「１」になる。
【００１６】
前記のような構成を有するクロック信号発生器が基準クロック信号ＣＬＫを１／４周期遅延されたクロック信号に変換して出力する過程について図２を参照して説明する。
【００１７】
図２に示すように、基準クロック発生部１００で基準クロック信号が発生し、リセット信号発生部１３０でリセット信号が発生すれば、第１、２回路部１１０、１２０の出力端Ｑに出力される信号ＦＯＵＴｉ、ＦＯＵＴ９０ｉは初期化、即ち「０」になる。このとき、第２回路部１２０のＣＫ端に入力される基準クロック信号はインバータ１３２により反転されて入力される。即ち、第２回路部１２０のＣＫ端に入力される基準クロック信号は反転された基準クロック信号となる。
【００１８】
このように、リセット信号により第１、２回路部１１０、１２０の出力端Ｑに出力される信号ＦＯＵＴｉ、ＦＯＵＴ９０ｉが初期化されることによって、第１、２回路部１１０、１２０のデータ端Ｄに入力される信号は「１」になる。
【００１９】
第１回路部１１０は、データ端Ｄに入力される「１」を最初の立ち上がりエッジＲ１で出力端Ｑに出力し、これにより、出力端ＱＢには「０」が出力される。出力端ＱＢに出力される「０」は２番目の立ち上がりエッジＲ２でキャッチされて出力される。このように、基準クロック信号ＣＬＫに合わせてデータ端Ｄに入力される信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴｉ信号を発生させる。
【００２０】
一方、第２回路部１２０にはＣＫ端に反転された基準クロック信号が入力されるため、基準クロック信号ＣＬＫの立ち下がりエッジで出力端ＱＢに出力される信号をキャッチして出力端Ｑに出力する。即ち、第２回路部１２０のデータ端Ｄに入力される「１」を最初の立ち下がりエッジＦ１で出力端Ｑに出力し、これにより、出力端ＱＢには「０」が出力される。出力端ＱＢに出力される「０」は２番目の立ち下がりエッジＦ２でキャッチされて出力される。このように、基準クロック信号ＣＬＫの立ち下がりエッジに合わせてデータ端Ｄに入力される信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部１１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００２１】
このように、クロック信号発生器はクロック信号の周期を伸ばして周波数を下げながら、１つの基準クロック信号を用いて１／４周期だけ遅延された２つのクロック信号を生成できる。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来のクロック信号発生器は、リセット信号が必ず必要であるため、別途にリセット信号を発生させることができる回路が必要であるという短所がある。
【００２３】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、リセット信号を別途に不要とし、特定の初期値がなくても正常に動作できる１／４周期遅延クロック発生器を提供することにある。
【課題を解決するための手段】
【００２４】
前記目的を達成するために、本発明の第１観点によれば、１／４周期遅延クロック発生器は、基準クロック信号を発生させる基準クロック発生部と、前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力し、反転された前記第１出力信号の入力を前記第１入力信号として受ける第１回路部と、第２入力信号をキャッチして第２出力信号として出力し、前記第２入力信号として前記第１回路部から前記第１出力信号の入力を受ける第２回路部とを備える。
【００２５】
また、本発明の第２観点によれば、１／４周期遅延クロック発生器は、基準クロック信号を発生させる基準クロック発生部と、前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力する第１回路部と、第２入力信号をキャッチして第２出力信号として出力し、前記第２出力信号を反転して前記第１入力信号として前記第１回路部に入力する第２回路部とを備える。
【００２６】
更に、本発明の第３観点によれば、１／４周期遅延クロック発生器は、基準クロック信号を発生させる基準クロック発生部と、前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力する第１回路部と、前記第１回路部からの前記第１出力信号の入力を前記第２入力信号としてキャッチして、第２出力信号として第２入力信号を出力し、前記第２出力信号を反転して前記第１入力信号として前記第１回路部に入力する第２回路部とを備える。
【発明の効果】
【００２７】
本発明によれば、第１、２回路部から出力される信号を用いて１／４周期遅延クロック発生器を実現することで、リセット信号が別途に不要となるため、リセット信号発生回路を省略でき、回路の構成を簡略化させることができるという効果を奏する。
【００２８】
また、本発明は低いクロック周波数を用いるため、ノイズの影響が少ない回路を構成できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の好適な実施形態を添付する図面を参照して詳細に説明する。
【００３０】
図３は、本発明の一実施形態による１／４周期遅延クロック発生器を示す回路図である。
【００３１】
図３を参照すれば、１／４周期遅延クロック発生器は、基準クロック発生部３００、第１回路部３１０、インバータ３１２及び第２回路部３２０を備える。
【００３２】
第１、２回路部３１０、３２０は、基準クロック信号が入力された時にデータ端Ｄに入力されるデータを基準クロック信号の時間間隔だけ遅延させて出力する手段であって、その一例として、Ｄフリップフロップが挙げられる。
【００３３】
第１回路部３１０は、出力端ＱＢから出力されるＦＯＵＴｉＢ信号、即ち反転された出力端Ｑの信号の入力をデータ端Ｄで受け、出力端Ｑから出力される信号を第２回路部３２０のデータ端Ｄに提供し、基準クロック発生部３００で発生した基準クロック信号ＣＬＫの入力をＣＫ端で受ける。
【００３４】
このような第１回路部３１０は、基準クロック信号ＣＬＫの立ち上がりエッジ時にデータ端Ｄに入力されるＦＯＵＴｉＢ信号を出力端Ｑに出力するが、このとき、出力端Ｑに出力される信号はＦＯＵＴｉ信号である。第１回路部３１０の出力端Ｑに出力される信号は第２回路部３２０のデータ端Ｄに入力される。
【００３５】
第２回路部３２０は、データ端Ｄで第１回路部３１０の出力端Ｑから出力されるＦＯＵＴｉ信号の入力を受け、ＣＫ端で基準クロック発生部３００で発生して反転された基準クロック信号ＣＬＫの入力を受ける。
【００３６】
このように、第２回路部３２０は反転された基準クロック信号ＣＬＫを用いることで、基準クロック信号ＣＬＫの立ち下がりエッジ時にデータ端Ｄに入力されるＦＯＵＴｉ信号を出力端Ｑに出力、即ち第１回路部３１０の出力端Ｑに出力される信号をキャッチして出力するが、このとき、第２回路部３２０の出力端Ｑに出力される信号はＦＯＵＴ９０ｉ信号である。
【００３７】
前記のような構成を有する１／４周期遅延クロック発生器がリセット信号なしに動作する過程について図４Ａ及び図４Ｂを参照して説明する。
【００３８】
ここで、第１、２回路部３１０、３２０の出力端Ｑに出力される信号は、図４Ａ及び図４Ｂに示すように、「０」及び「１」であることが可能であり、これと関係なく、１／４周期遅延されたクロック信号を発生させる。
【００３９】
まず、図４Ａに示すように、第１回路部３１０の出力端ＱのＦＯＵＴｉ信号が「１」である場合について説明すれば、基準クロック発生部３００で基準クロック信号が発生し、第２回路部３２０のＣＫ端に入力される基準クロック信号はインバータ３１２により反転されて入力される。即ち、第２回路部３２０のＣＫ端に入力される基準クロック信号は反転された基準クロック信号となる。
【００４０】
第１回路部３１０のデータ端Ｄには第１回路部３１０の出力端Ｑから出力される信号と反対の値である「０」が入力され、データ端Ｄに入力される「０」を最初の立ち上がりエッジＲ１で出力端Ｑに出力し、これにより、出力端ＱＢには「１」が出力される。出力端ＱＢに出力される「１」は２番目の立ち上がりエッジＲ２でキャッチされて出力され、第１回路部３１０の出力端Ｑから出力される信号は第２回路部３２０のデータ端Ｄに入力される。このように、基準クロック信号ＣＬＫに合わせてデータ端Ｄに入力される信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴｉ信号を発生させる。
【００４１】
一方、第２回路部３２０にはＣＫ端に反転された基準クロック信号が入力されるため、基準クロック信号ＣＬＫの立ち下がりエッジでデータ端Ｄに入力される信号をキャッチして出力する。即ち第１回路部３１０から出力端Ｑに出力されるＦＯＵＴｉ信号である「０」の入力を受けて基準クロック信号の最初の立ち下がりエッジＦ１でこれをキャッチして出力端Ｑに出力する。
【００４２】
一方、第１回路部３１０の出力端Ｑから出力される「１」は基準クロック信号の２番目の立ち下がりエッジＦ２でキャッチされて出力される。このように、基準クロック信号ＣＬＫの立ち下がりエッジに合わせて第１回路部３１０の出力端Ｑから出力されるＦＯＵＴｉ信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部３１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００４３】
図４Ｂに示すように、第１回路部３１０の出力端ＱのＦＯＵＴｉ信号が「０」である場合について説明すれば、基準クロック発生部３００で基準クロック信号が発生し、第２回路部３２０のＣＫ端に入力される基準クロック信号はインバータ３１２により反転されて入力される。即ち、第２回路部３２０のＣＫ端に入力される基準クロック信号は反転された基準クロック信号となる。
【００４４】
第１回路部３１０のデータ端Ｄには第１回路部３１０の出力端Ｑから出力される信号と反対の値である「１」が入力され、データ端Ｄに入力される「１」を最初の立ち上がりエッジＲ１で出力端Ｑに出力し、これにより、出力端ＱＢには「０」が出力される。出力端ＱＢに出力される「０」は２番目の立ち上がりエッジＲ２でキャッチされて出力され、第１回路部３１０の出力端Ｑから出力される信号は第２回路部３２０のデータ端Ｄに入力される。このように、基準クロック信号ＣＬＫに合わせてデータ端Ｄに入力される信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴｉ信号を発生させる。
【００４５】
一方、第２回路部３２０にはＣＫ端に反転された基準クロック信号が入力されるため、基準クロック信号ＣＬＫの立ち下がりエッジでデータ端Ｄに入力される信号をキャッチして出力する。即ち基準クロック信号の最初の立ち下がりエッジＦ１で第１回路部３１０から出力端Ｑに出力されるＦＯＵＴｉ信号である「１」の入力を受けて、これをキャッチして出力端Ｑに出力する。
【００４６】
一方、基準クロック信号の２番目の立ち下がりエッジＦ２では第１回路部３１０の出力端Ｑから「０」が出力されるため、「０」をキャッチして出力する。このように、基準クロック信号ＣＬＫの立ち下がりエッジに合わせて第１回路部３１０の出力端Ｑから出力されるＦＯＵＴｉ信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部３１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００４７】
図５は、本発明の他の実施形態による１／４周期遅延クロック発生器を示す回路図である。
【００４８】
図５を参照すれば、１／４周期遅延クロック発生器は、本発明の一実施形態と同一の構成を有し、即ち基準クロック発生部４００、第１回路部４１０、インバータ４１２及び第２回路部４２０を備える。
【００４９】
第１回路部４１０は、第２回路部４２０の出力端であるＱＢから出力されるＦＯＵＴ９０ｉＢ信号、即ち反転された出力端Ｑの信号の入力をデータ端Ｄで受け、基準クロック発生部４００で発生した基準クロック信号ＣＬＫの入力をＣＫ端で受ける。
【００５０】
このような第１回路部４１０は、基準クロック信号ＣＬＫの立ち上がりエッジ時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号を出力端Ｑに出力するが、このとき、出力端Ｑに出力される信号はＦＯＵＴｉ信号である。
【００５１】
一方、第２回路部４２０は、データ端Ｄで自己の出力端ＱＢから出力されるＦＯＵＴ９０ｉＢ信号、即ち反転された出力端Ｑの信号の入力を受け、ＣＫ端で基準クロック発生部４００で発生して反転された基準クロック信号ＣＬＫの入力を受ける。
【００５２】
このように、第２回路部４２０は反転された基準クロック信号ＣＬＫを用いることで、基準クロック信号ＣＬＫの立ち下がりエッジ時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号を出力端Ｑに出力する。このとき、第２回路部４２０の出力端Ｑに出力される信号はＦＯＵＴ９０ｉ信号である。
【００５３】
前記のような構成を有する１／４周期遅延クロック発生器がリセット信号なしに動作する過程について図６Ａ及び図６Ｂを参照して説明する。
【００５４】
ここで、第２回路部４２０の出力端Ｑに出力される信号は、図６Ａ及び図６Ｂに示すように、「０」及び「１」であることが可能であり、これと関係なく、１／４周期遅延されたクロック信号を生成させる。
【００５５】
まず、図６Ａに示すように、第２回路部４２０の出力端ＱのＦＯＵＴ９０ｉ信号が「０」である場合、即ち出力端ＱＢのＦＯＵＴ９０ｉＢ信号が「１」である場合について説明すれば、基準クロック発生部４００で基準クロック信号が発生し、第１回路部４１０のデータ端Ｄには出力端ＱＢのＦＯＵＴ９０ｉＢ信号「１」が入力される。これにより、第１回路部４１０は基準クロック信号の最初の立ち上がりエッジＲ１時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号である「１」をキャッチしてＦＯＵＴｉ信号を出力する。
【００５６】
一方、第２回路部４２０はデータ端Ｄに入力される信号、即ち出力端ＱＢに出力されるＦＯＵＴ９０ｉＢ信号を最初の立ち下がりエッジＦ１でキャッチしてＦＯＵＴ９０ｉ信号を出力する。
【００５７】
このような過程を繰り返して、即ち第１回路部４１０は立ち上がりエッジで第２回路部４２０は立ち下がりエッジで信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部４１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００５８】
図６Ｂに示すように、第２回路部４２０の出力端ＱのＦＯＵＴ９０ｉ信号が「１」である場合、即ち出力端ＱＢのＦＯＵＴ９０ｉＢ信号が「０」である場合について説明すれば、基準クロック発生部４００で基準クロック信号が発生し、第１回路部４１０のデータ端Ｄには出力端ＱＢのＦＯＵＴ９０ｉＢ信号「０」が入力される。これにより、第１回路部４１０は基準クロック信号の最初の立ち上がりエッジＲ１時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号である「０」をキャッチしてＦＯＵＴｉ信号を出力する。
【００５９】
一方、第２回路部４２０はデータ端Ｄに入力される信号、即ち出力端ＱＢに出力されるＦＯＵＴ９０ｉＢ信号を最初の立ち下がりエッジＦ１でキャッチしてＦＯＵＴ９０ｉ信号を出力する。
【００６０】
このような過程を繰り返して、即ち第１回路部４１０は立ち上がりエッジで第２回路部４２０は立ち下がりエッジで信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部４１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００６１】
このように、本発明の他の実施形態によれば、リセット信号、即ち初期化過程なしに、どの信号、即ち「０」及び「１」が第１、２回路部４１０、４２０に入力されても１／４周期だけ遅延された２つのクロック信号を生成できる。
【００６２】
図７は、本発明のもう１つの実施形態による１／４周期遅延クロック発生器を示す回路図である。
【００６３】
図７を参照すれば、１／４周期遅延クロック発生器は、本発明の一実施形態と同一の構成を有し、即ち基準クロック発生部５００、第１回路部５１０、インバータ５１２及び第２回路部５２０を備える。
【００６４】
第１回路部５１０は、第２回路部５２０の出力端であるＱＢから出力されるＦＯＵＴ９０ｉＢ信号、即ち反転された出力端Ｑの信号の入力をデータ端Ｄで受け、基準クロック発生部５００で発生した基準クロック信号ＣＬＫの入力をＣＫ端で受ける。また、第１回路部５１０は出力端Ｑに出力されるＦＯＵＴｉ信号を第２回路部５２０のデータ端Ｄに提供する。
【００６５】
このような第１回路部５１０は、基準クロック信号ＣＬＫの立ち上がりエッジ時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号を出力端Ｑに出力するが、このとき、出力端Ｑに出力される信号はＦＯＵＴｉ信号である。
【００６６】
一方、第２回路部５２０は、データ端Ｄで第１回路部５１０の出力端Ｑから出力されるＦＯＵＴｉ信号の入力を受け、ＣＫ端で基準クロック発生部５００で発生して反転された基準クロック信号ＣＬＫの入力を受ける。
【００６７】
このように、第２回路部５２０は反転された基準クロック信号ＣＬＫを用いることで、基準クロック信号ＣＬＫの立ち下がりエッジ時にデータ端Ｄに入力されるＦＯＵＴｉ信号を出力端Ｑに出力する。このとき、第２回路部５２０の出力端Ｑに出力される信号はＦＯＵＴ９０ｉ信号である。
【００６８】
前記のような構成を有する１／４周期遅延クロック発生器がリセット信号なしに動作する過程について図８Ａ及び図８Ｂを参照して説明する。
【００６９】
ここで、第２回路部５２０の出力端Ｑに出力される信号は、図８Ａ及び図８Ｂに示すように、「０」及び「１」であることが可能であり、これと関係なく、１／４周期遅延されたクロック信号を生成させる。
【００７０】
まず、図８Ａに示すように、第２回路部５２０の出力端ＱのＦＯＵＴ９０ｉ信号が「１」、即ち第２回路部５２０の出力端ＱＢのＦＯＵＴ９０ｉＢ信号が「０」である場合について説明すれば、基準クロック発生部５００で基準クロック信号が発生し、第１回路部５１０のデータ端Ｄには第２回路部５２０の出力端ＱＢから出力されるＦＯＵＴ９０ｉＢ信号「０」が入力される。これにより、第１回路部５１０は基準クロック信号の最初の立ち上がりエッジＲ１時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号である「０」をキャッチしてＦＯＵＴｉ信号を出力する。ここで、第１回路部５１０の出力端Ｑに出力される信号は第２回路部５２０のデータ端Ｄに入力される。
【００７１】
一方、第２回路部５２０はデータ端Ｄに入力される信号、即ち第１回路部５１０の出力端Ｑに出力されるＦＯＵＴｉ信号の入力を受けた後、これを最初の立ち下がりエッジＦ１でキャッチしてＦＯＵＴ９０ｉ信号を出力する。
【００７２】
このような過程を繰り返して、即ち第１回路部５１０は立ち上がりエッジで第２回路部５２０は立ち下がりエッジで信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部５１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００７３】
図８Ｂに示すように、第２回路部５２０の出力端ＱのＦＯＵＴ９０ｉ信号が「０」、即ち第２回路部５２０の出力端ＱＢのＦＯＵＴ９０ｉＢ信号が「１」である場合について説明すれば、基準クロック発生部５００で基準クロック信号が発生し、第１回路部５１０のデータ端Ｄには第２回路部５２０の出力端ＱＢから出力されるＦＯＵＴ９０ｉＢ信号「１」が入力される。これにより、第１回路部５１０は基準クロック信号の最初の立ち上がりエッジＲ１時にデータ端Ｄに入力されるＦＯＵＴ９０ｉＢ信号である「１」をキャッチしてＦＯＵＴｉ信号を出力する。ここで、第１回路部５１０の出力端Ｑに出力される信号は第２回路部５２０のデータ端Ｄに入力される。
【００７４】
一方、第２回路部５２０はデータ端Ｄに入力される信号、即ち第１回路部５１０の出力端Ｑに出力されるＦＯＵＴｉ信号の入力を受けた後、これを最初の立ち下がりエッジＦ１でキャッチしてＦＯＵＴ９０ｉ信号を出力する。
【００７５】
このような過程を繰り返して、即ち第１回路部５１０は立ち上がりエッジで第２回路部５２０は立ち下がりエッジで信号をキャッチして出力することで、基準クロック信号ＣＬＫの周期を２倍に拡張したクロック信号、即ち出力端Ｑに出力されるＦＯＵＴ９０ｉ信号を発生させながら、第１回路部５１０の出力端Ｑに出力されるＦＯＵＴｉ信号と１／４周期だけ遅延されたクロック信号を発生させる。
【００７６】
このように、本発明の実施形態によれば、リセット信号、即ち初期化過程なしにどの信号、即ち「０」及び「１」が第１、２回路部に入力されても１／４周期だけ遅延された２つのクロック信号を生成できる。即ち、リセット信号を発生させる回路の構成なしに１／４周期遅延されたクロック信号発生器を実現できる。
【００７７】
以上、本発明の一実施形態に限定して説明したが、本発明の技術が当業者によって容易に変形実施される可能性があることは自明である。このような変形された実施形態は本発明の特許請求の範囲に記載された技術思想に含まれるといえる。
【図面の簡単な説明】
【００７８】
【図１】従来技術によるクロック発生器を示す図である。
【図２】従来のクロック発生器に対する動作を説明する図である。
【図３】本発明の一実施形態による１／４周期遅延クロック発生器を示す回路図である。
【図４Ａ】図３の１／４周期遅延クロック発生器の動作過程を説明する図である。
【図４Ｂ】図３の１／４周期遅延クロック発生器の動作過程を説明する図である。
【図５】本発明の他の実施形態による１／４周期遅延クロック発生器を示す回路図である。
【図６Ａ】図５の１／４周期遅延クロック発生器の動作過程を説明する図である。
【図６Ｂ】図５の１／４周期遅延クロック発生器の動作過程を説明する図である。
【図７】本発明のもう１つの実施形態による１／４周期遅延クロック発生器を示す回路図である。
【図８Ａ】図７の１／４周期遅延クロック発生器の動作過程を説明する図である。
【図８Ｂ】図７の１／４周期遅延クロック発生器の動作過程を説明する図である。
【符号の説明】
【００７９】
３００    基準クロック発生部
３１０    第１回路部
３１２    インバータ
３２０    第２回路部  
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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