(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリのリフレッシュ動作を実行する際に、データの書込み、読出し動作の性能が低下することを防ぐメモリシステムを提供する。【解決手段】メモリシステムは、ＮＡＮＤ型フラッシュメモリ１０と、メモリコントローラ２０と、ホストプロセッサ３１とを備える。メモリコントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０が保持するデータの再書込みを実行するリフレッシュコントローラ２６を備える。ホストプロセッサ３１は、リフレッシュ動作の可否を判断するリフレッシュ動作判断部３２と、リフレッシュ動作が可能であると判断された場合にリフレッシュ許可信号を送信する許可信号送信部３３とを備える。リフレッシュコントローラ２６は、ホストプロセッサ３１から送信されたリフレッシュ許可信号に基づいて、ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作を開始する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的にデータを書き換え可能な複数のメモリセルからなるメモリ部と、
前記メモリ部へのデータの読出し及び書込みを制御するメモリコントローラと、
前記メモリコントローラに接続され前記メモリコントローラを介して前記メモリ部へのデータの読出し及び書込みを実行するホストプロセッサと
を備え、
前記メモリコントローラは、
前記メモリ部が保持するデータの再書込みを実行するリフレッシュコントローラを備え、
前記ホストプロセッサは、
前記メモリ部に対するリフレッシュ動作の可否を判断する判断部と、
前記判断部により前記メモリ部に対するリフレッシュ動作が可能であると判断された場合にリフレッシュ許可信号を送信する許可信号送信部とを備え、
前記リフレッシュコントローラは、前記ホストプロセッサから送信された前記リフレッシュ許可信号に基づいて、前記メモリ部のリフレッシュ動作の開始を制御する
ことを特徴とするメモリシステム。
【請求項２】
前記メモリ部からの読出し動作の回数を計測する読出し回数カウンタをさらに備え、
前記リフレッシュコントローラは、前記読出し回数カウンタの計測値が所定の値を超えた後、前記リフレッシュ許可信号に基づいて、前記メモリ部のリフレッシュ動作の開始を制御する
ことを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記読出し回数カウンタの計測値が所定の値を超えた後、前記ホストプロセッサにリフレッシュ動作の開始を要求するリフレッシュ開始リクエスト信号を送信するリクエスト信号送信部をさらに備え、
前記判断部は、前記リフレッシュ開始リクエスト信号を受信した後に前記メモリ部に対するリフレッシュ動作の可否を判断する
ことを特徴とする請求項２記載のメモリシステム。
【請求項４】
前記メモリ部への書込み動作からの経過時間を計測する経過時間タイマをさらに備え、
前記リフレッシュコントローラは、前記経過時間タイマの計測値が所定の値を超えた後、前記リフレッシュ許可信号に基づいて、前記メモリ部のリフレッシュ動作の開始を制御する
ことを特徴とする請求項１記載のメモリシステム。
【請求項５】
前記経過時間タイマの計測値が所定の値を超えた後、前記ホストプロセッサにリフレッシュ動作の開始を要求するリフレッシュ開始リクエスト信号を送信するリクエスト信号送信部をさらに備え、
前記判断部は、前記リフレッシュ開始リクエスト信号を受信した後に前記メモリ部に対するリフレッシュ動作の可否を判断する
ことを特徴とする請求項４記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能なメモリシステムに関し、特にデータを記憶するメモリ部と、データの読出し／書込みを制御するメモリコントローラとを備えたメモリシステムに関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性の半導体記憶装置（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、単位セル面積がＮＯＲ型に比べて小さく、大容量化が容易である。また、セル単位での読出し／書込み速度は、ＮＯＲ型に比べると遅いが、セルアレイとページバッファとの間で同時に読出し／書込みが行われるセル範囲（物理的ページ長）を大きくすることで、実質的に高速の読出し／書込みが可能である。このような特長を活かして、ＮＡＮＤ型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいて、データの読出しは、ワード線を共有するメモリセルトランジスタ毎に行われる。この単位はページと呼ばれている。また、ドレイン側選択ゲート線とソース側選択ゲート線との間にある全ワード線を共有するメモリセルトランジスタの単位をブロックという。データの読出しは、選択されたメモリセルトランジスタの制御ゲートに読出そうとするデータのレベルに応じた電圧を、選択されたメモリセルトランジスタと同一ブロック内のメモリセルトランジスタの制御ゲートに昇圧された高い電圧を印加する。選択されたメモリセルトランジスタ以外のメモリセルトランジスタを導通させ、選択されたメモリセルトランジスタに電流が流れるか否かを検出することにより、データの読出しが行われる。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、非選択メモリセルトランジスタは読出し動作時に転送ゲートとして使用される。読出し動作時には、ワード線には比較的高い電圧が印加され、データが読出されない非選択メモリセルトランジスタは微弱な書込み状態になる。これが繰り返されることにより、メモリセルトランジスタが保持しているデータの反転が起こり得る。
【０００５】
また、メモリセルトランジスタに書込まれるデータは、周辺から絶縁された浮遊ゲートや電荷蓄積層等にトラップする電荷量により識別される。しかしながら、電荷をトラップする浮遊ゲート等からは、微小な電荷のリークがあり、トラップされている電荷は時間の経過により徐々に減少する。その結果、メモリセルトランジスタに記憶されているデータが、時間の経過により反転してしまうこともある。
【０００６】
このような、メモリセルトランジスタが保持しているデータの反転を防ぐ方法として、メモリセルトランジスタのデータを読出し、別のセルに書込む（リフレッシュする）方法が提案されている（例えば、特許文献１参照）。
【０００７】
ＮＡＮＤ型フラッシュメモリを内蔵した各種の電子機器では、ＮＡＮＤ型フラッシュメモリの制御手段を含むプロセッサ（以下、メモリコントローラと呼ぶ）が、ＮＡＮＤ型フラッシュメモリへの読出し及び書込みを制御する。ＮＡＮＤ型フラッシュメモリの特定のメモリセルトランジスタが何回読出されたか、又は書込み後どの程度時間が経過したかは、このメモリコントローラにより管理される。メモリコントローラは、読出し回数又は書込み後の経過時間に基づいて、ＮＡＮＤ型フラッシュメモリに格納されたデータのリフレッシュを実行する。
【０００８】
このようなＮＡＮＤ型フラッシュメモリに対して、外部の電子機器であるホストプロセッサにより新たなデータの書込み、読出し動作が実行される。データの書込み、読出し動作時に、メモリコントローラがＮＡＮＤ型フラッシュメモリのリフレッシュ動作を行っている場合、ホストプロセッサが実行しようとする書込み、読出し動作はリフレッシュ動作が終了してから実行されることになる。メモリコントローラによるリフレッシュ動作の終了まで書込み、読出し動作が待たされることになり、ホストプロセッサが実行しようとするＮＡＮＤ型フラッシュメモリへの書込み、読出し動作の性能が低下してしまうという問題点があった。
【特許文献１】特開平８−２７９２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＮＡＮＤ型フラッシュメモリのリフレッシュ動作を実行する際に、データの書込み、読出し動作の性能が低下することを防ぐメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るメモリシステムは、電気的にデータを書き換え可能な複数のメモリセルからなるメモリ部と、前記メモリ部へのデータの読出し及び書込みを制御するメモリコントローラと、前記メモリコントローラに接続され前記メモリコントローラを介して前記メモリ部へのデータの読出し及び書込みを実行するホストプロセッサとを備え、前記メモリコントローラは、前記メモリ部が保持するデータの再書込みを実行するリフレッシュコントローラを備え、前記ホストプロセッサは、前記メモリ部に対するリフレッシュ動作の可否を判断する判断部と、前記判断部により前記メモリ部に対するリフレッシュ動作が可能であると判断された場合にリフレッシュ許可信号を送信する許可信号送信部とを備え、前記リフレッシュコントローラは、前記ホストプロセッサから送信された前記リフレッシュ許可信号に基づいて、前記メモリ部のリフレッシュ動作の開始を制御することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＮＡＮＤ型フラッシュメモリのリフレッシュ動作を実行する際に、データの書込み、読出し動作の性能が低下することを防ぐメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明に係るメモリシステムの実施形態について説明する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態に係るメモリシステムの構成を示すブロック図である。本実施の形態のメモリシステムは、ＮＡＮＤ型フラッシュメモリ１０と、ＮＡＮＤ型フラッシュメモリ１０へのデータの読出し／書込みを制御するメモリコントローラ２０とを備える。また、メモリコントローラ２０に接続され、メモリコントローラ２０を介してＮＡＮＤ型フラッシュメモリ１０へのデータの読出し／書込みを実行するホストシステム３０を備える。
【００１４】
メモリシステムに搭載されるＮＡＮＤ型フラッシュメモリ１０は、例えば１つ又は複数個設けられ、それぞれ１つ又は複数のメモリチップから構成されている。
【００１５】
図２は、図１のＮＡＮＤ型フラッシュメモリ１０のメモリコア部のセルアレイ構成を示す回路図である。メモリセルアレイ１１は、複数の電気的書き換え可能な不揮発性メモリセルトランジスタ（図２の例では３２個のメモリセルトランジスタ）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。ＮＡＮＤセルユニットＮＵの一端は、ドレイン側選択ゲートトランジスタＳＤＴを介してビット線ＢＬｏ、ＢＬｅに、他端はソース側選択ゲートトランジスタＳＳＴを介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルトランジスタＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＤＴ、ＳＳＴのゲートはドレイン側選択ゲート線ＳＧＤＬ、ソース側選択ゲート線ＳＧＳＬに接続される。
【００１６】
ビット線ＢＬｅ、ＢＬｏの一端側に、メモリセルトランジスタへのデータの読出し及び書込みに供するセンスアンプ回路１３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ１２が配置される。図２では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路１３の各センスアンプＳＡに接続される場合を示している。
【００１７】
ソース側選択ゲート線ＳＧＳＬ及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴは、データ書込み及びデータ読出し等の際に、ユニット内のメモリセルトランジスタＭ０−Ｍ３１に所定の電位を供給するためのゲートとして機能する。
【００１８】
ワード線方向に配列されるＮＡＮＤセルユニットＮＵの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線方向に複数のブロックＢＬＫ０−ＢＬＫｎ−１が配置される。１個のブロックの中で同じワード線ＷＬに接続された複数のメモリセルトランジスタは１ページとして取り扱われ、このページごとにデータ書込み及びデータ読出し動作が実行される。
【００１９】
図１に示すメモリコントローラ２０は、ホストインターフェイス２１、バッファＲＡＭ２２（Random Access Memory）、ハードウェアシーケンサ２３、ＭＰＵ２４（Micro Processing Unit）及びＮＡＮＤフラッシュインターフェイス２５を有する。ホストインターフェイス２１は、メモリコントローラ２０と後述するホストプロセッサ３１との間で制御信号、コマンド、アドレス及びデータの転送を行う。バッファＲＡＭ２２は、ホストプロセッサ３１から転送されてきた読出し／書込みデータ等を一時保持する。ハードウェアシーケンサ２３は、ＮＡＮＤ型フラッシュメモリ１０内のファームウェア（ＦＷ）の読出し／書込みのシーケンス制御等に用いられる。ＭＰＵ２４は、メモリコントローラ２０内でのデータ転送制御を行う。そして、ＮＡＮＤフラッシュインターフェイス２５は、メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ１０との間で制御信号、アドレス及びデータの転送を行う。また、メモリコントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作を制御するリフレッシュコントローラ２６を有する。
【００２０】
リフレッシュコントローラ２６は、読出し回数カウンタ２７、経過時間タイマ２８及びリクエスト信号送信部２９を有する。読出し回数カウンタ２７は、ＮＡＮＤ型フラッシュメモリ１０からのデータ読出し動作の回数を計測する。データ読出し回数の計測は、ＮＡＮＤ型フラッシュメモリ１０にデータ読出しの制御信号が送信された回数を積算してもよいし、データ読出しのアドレス及び制御信号に基づいてＮＡＮＤ型フラッシュメモリ１０のメモリセルアレイ１１を構成するブロックごとの読出し回数を積算してもよい。読出し回数カウンタ２７は、計測したデータ読出し回数Ｒｉが予め定められた基準読出し回数Ｒｒと等しいか、又は基準読出し回数Ｒｒを超える場合、所定の信号をリクエスト信号送信部２９に送信する。経過時間タイマ２８は、ＮＡＮＤ型フラッシュメモリ１０へのデータ書込み動作から経過した時間を計測する。経過時間タイマ２８は、計測した経過時間Ｔｉが予め定められた基準経過時間Ｔｒと等しいか、又は基準経過時間Ｔｒを超える場合、所定の信号をリクエスト信号送信部２９に送信する。本実施の形態において、読出し回数カウンタ２７及び経過時間タイマ２８の両方が設けられているが、これはいずれか一方のみが設けられていてもよい。リクエスト信号送信部２９は、読出し回数カウンタ２７又は経過時間タイマ２８の少なくともいずれか一方から送信される基準読出し回数Ｒｒ又は基準経過時間Ｔｒを超えたとの信号を受信した場合、ＭＰＵ２４を介してホストプロセッサ３１にリフレッシュ開始リクエスト信号を送信する。
【００２１】
ホストシステム３０は、ホストプロセッサ３１及びデータ記憶部３４を有する。ホストプロセッサ３１は図示しない入力装置からの指示に基づき、データ記憶部３４に格納された各種データのＮＡＮＤ型フラッシュメモリ１０への書込み及びＮＡＮＤ型フラッシュメモリ１０からのデータの読出しを実行する。データ記憶部３４は、ＮＡＮＤ型フラッシュメモリ１０に読出し／書込みされる各種のデータが格納される記録媒体である。
【００２２】
ホストプロセッサ３１は、リフレッシュ動作判断部３２及び許可信号送信部３３を有する。本実施の形態のリフレッシュ動作判断部３２は、リフレッシュコントローラ２６からのリフレッシュ開始リクエスト信号を受信した後、ＮＡＮＤ型フラッシュメモリ１０に保持されているデータのリフレッシュ動作を開始することができるか否かを判断する。リフレッシュ動作の可否の判断は、例えば、ＮＡＮＤ型フラッシュメモリ１０に対して読出し／書込み動作が実行されていない場合、又は読出し／書込み動作が実行されていたとしても、バッファＲＡＭ２２にデータを保持することができ、読出し／書込みの性能が低下しない状態にある場合にリフレッシュ動作を開始できると判断する。また、ＮＡＮＤ型フラッシュメモリ１０に対して読出し／書込み動作が実行されており、リフレッシュ動作を実行すると読出し／書込みの性能が低下する場合、リフレッシュ動作を開始できないと判断する。許可信号送信部３３は、リフレッシュ動作判断部３２において、ＮＡＮＤ型フラッシュメモリ１０に対するリフレッシュ動作が可能であると判断された場合に、ＭＰＵ２４を介してリフレッシュコントローラ２６にリフレッシュ開始許可信号を送信する。また、リフレッシュ動作判断部３２において、ＮＡＮＤ型フラッシュメモリ１０に対するリフレッシュ動作を開始できないと判断された場合に、ＭＰＵ２４を介してリフレッシュコントローラ２６に対してビジー信号を送信するように構成されていてもよい。
【００２３】
以上のように構成されたメモリシステムにおける読出し／書込み動作について説明する。コマンド、アドレス（論理アドレス又は物理アドレス）及びデータ、並びにチップ・イネーブル信号、書込みイネーブル信号、読出しイネーブル信号、レディ／ビジー信号等の外部制御信号は、ホストインターフェイス２１に入力される。ホストインターフェイス２１では、コマンドや制御信号を、ＭＰＵ２４及びハードウェアシーケンサ２３に振り分けると共に、アドレス及びデータをバッファＲＡＭ２２に格納する。
【００２４】
外部から入力された論理アドレスは、ＮＡＮＤフラッシュインターフェイス２５で、ＮＡＮＤ型フラッシュメモリ１０の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ２３の制御の下、データの転送制御及び読出し／書込みのシーケンス制御が実行される。変換された物理アドレスは、ＮＡＮＤ型フラッシュメモリ１０内のアドレスレジスタを介して、ロウデコーダ１２やカラムデコーダ（図示せず）に転送される。書込みデータは、図示しないＩ／Ｏ制御回路等を介してセンスアンプ回路１３にロードされてメモリセルアレイ１１の各メモリセルトランジスタＭ０−Ｍ３１に保持される。また、読出しデータはＩ／Ｏ制御回路等を介して、外部に出力される。
【００２５】
本実施の形態におけるメモリシステムのリフレッシュ動作について、図３に示すフローチャートを用いて説明する。
【００２６】
図１に示すメモリシステムは、例えば電源投入によりＮＡＮＤ型フラッシュメモリ１０に保持しているデータのリフレッシュ動作を開始する。ステップＳ１１において、リフレッシュコントローラ２６は読出し回数カウンタ２７及び経過時間タイマ２８により、ＮＡＮＤ型フラッシュメモリ１０に保持されているデータの読出し回数Ｒｉ及び書込みからの経過時間Ｔｉを計測する。
【００２７】
ステップＳ１２において、読出し回数カウンタ２７及び経過時間タイマ２８は、読出し回数Ｒｉ及び経過時間Ｔｉと予め定められた基準読出し回数Ｒｒ及び基準経過時間Ｔｒとを比較する。読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値以上であり、リフレッシュ動作が必要である場合、次のステップＳ１３に移る。読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値未満であった場合、ステップＳ１１に戻り、再度読出し回数Ｒｉ及び書込みからの経過時間Ｔｉを計測する。
【００２８】
ステップＳ１３において、読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値以上であった場合、リフレッシュコントローラ２６はホストプロセッサ３１に対してリフレッシュ動作の開始を要求する。これは、リクエスト信号送信部２９からリフレッシュ開始リクエスト信号を送信することにより行われる。リフレッシュ動作開始のリクエストの通知は、ホストプロセッサ３１に対して特定のコマンドを発信することにより実行してもよいし、特定の信号の電位レベルを変化させることにより実行してもよい。
【００２９】
ステップＳ１４において、ホストプロセッサ３１のリフレッシュ動作判断部３２は、ＮＡＮＤ型フラッシュメモリ１０に対するリフレッシュ動作が可能であるか否かを判断する。リフレッシュ動作が可能である場合、次のステップＳ１５に移る。ＮＡＮＤ型フラッシュメモリ１０に対して読出し／書込み動作が実行されており、リフレッシュ動作が不可能である場合、一定の待機時間をあける等した後、再度リフレッシュ動作が可能であるか否かを判断する。
【００３０】
ステップＳ１５において、リフレッシュ動作が可能である場合、ホストプロセッサ３１はリフレッシュコントローラ２６に対してリフレッシュ動作を許可する。これは、許可信号送信部３３からリフレッシュ許可信号を送信することにより行われる。リフレッシュ動作の許可は、リフレッシュコントローラ２６に対して、特定のコマンドを発信することにより実行してもよいし、特定の信号の電位レベルを変化させることにより実行してもよい。
【００３１】
ステップＳ１６において、リフレッシュ許可信号を受信した後、リフレッシュコントローラ２６によりＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作が実行される。
【００３２】
ステップＳ１７において、リフレッシュコントローラ２６は、ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作が終了したことを示すリフレッシュ終了信号をホストプロセッサ３１に送信する。リフレッシュ動作の終了の通知は、ホストプロセッサ３１に対して特定のコマンドを発信することにより実行してもよいし、特定の信号の電位レベルを変化させることにより実行してもよい。ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作終了と共に読出し回数カウンタ２７及び経過時間タイマ２８の計測値はリセットされる。これにより、メモリシステムのリフレッシュ動作が終了する。
【００３３】
従来のメモリシステムにおいて、ＮＡＮＤ型フラッシュメモリに対してリフレッシュ動作が実行されている場合、メモリコントローラからホストプロセッサへビジー信号が送信され、データの読出し及び書込みは行われない。また、データの読出し及び書込みが行われている際に、リフレッシュ動作の開始指令がされた場合、データの読出し及び書込みは一時中断されることになる。これにより、データの読出し／書込み性能が低下する。
【００３４】
本実施の形態において、ホストプロセッサ３１からＮＡＮＤ型フラッシュメモリ１０に対して読出し／書込み動作が実行されており、リフレッシュ動作を実行すると読出し／書込みの性能が低下する場合、メモリコントローラ２０はリフレッシュ動作を開始しない。リフレッシュ動作を実行する際には、ＮＡＮＤ型フラッシュメモリ１０への書込み、読出し動作の性能が低下しないタイミングがホストプロセッサ３１により選択される。そのため、リフレッシュ動作による書込み、読出し動作の性能の低下を防ぐことができる。
【００３５】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図４は、第２の実施の形態に係るメモリシステムの構成を示すブロック図である。第１の実施の形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
【００３６】
第２の実施の形態に係るメモリシステムは、リフレッシュ動作判断部３２がリフレッシュコントローラ２６からのリフレッシュ開始リクエスト信号を受信することなく、常にＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作を開始することができるか否かを判断する点において第１の実施の形態と異なる。許可信号送信部３３は、リフレッシュ動作判断部３２において、ＮＡＮＤ型フラッシュメモリ１０に対するリフレッシュ動作が可能であると判断されている場合に、ＭＰＵ２４を介してリフレッシュコントローラ２６にリフレッシュ許可信号を送信し続ける。リフレッシュ動作の開始の許可は、メモリコントローラ２０に対する特定の信号の電位レベルを変化させることにより実行できる。また、第２の実施の形態に係るメモリシステムは、リクエスト信号送信部２９を有さない点においても第１の実施の形態と異なる。
【００３７】
本実施の形態におけるメモリシステムのリフレッシュ動作について、図５に示すフローチャートを用いて説明する。
【００３８】
図１に示すメモリシステムは、例えば電源投入によりＮＡＮＤ型フラッシュメモリ１０に保持しているデータのリフレッシュ動作を開始する。ステップＳ２１において、リフレッシュコントローラ２６は読出し回数カウンタ２７及び経過時間タイマ２８により、ＮＡＮＤ型フラッシュメモリ１０に保持されているデータの読出し回数Ｒｉ及び書込みからの経過時間Ｔｉを計測する。
【００３９】
ステップＳ２２において、読出し回数カウンタ２７及び経過時間タイマ２８は、読出し回数Ｒｉ及び経過時間Ｔｉと予め定められた基準読出し回数Ｒｒ及び基準経過時間Ｔｒとを比較する。読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値以上であり、リフレッシュ動作が必要である場合、次のステップＳ２３に移る。読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値未満であった場合、ステップＳ２１に戻り、再度読出し回数Ｒｉ及び書込みからの経過時間Ｔｉを計測する。
【００４０】
ステップＳ２３において、読出し回数Ｒｉ又は経過時間Ｔｉのいずれか一方若しくは両方が所定の数値以上であった場合、リフレッシュコントローラ２６はホストプロセッサ３１からリフレッシュ許可信号が送信されているかを調べる。これは、メモリコントローラ２０に対する特定の信号の電位レベルの変化を検出することにより実行できる。ホストプロセッサ３１からリフレッシュ許可信号が送信されている場合、次のステップＳ２４に移る。ホストプロセッサ３１からリフレッシュ許可信号が送信されていない場合、一定の待機時間をあける等した後、リフレッシュコントローラ２６は再度リフレッシュ許可信号が送信されているかを調べる。
【００４１】
ステップＳ２４において、ホストプロセッサ３１からリフレッシュ許可信号が送信されている場合、リフレッシュコントローラ２６はホストプロセッサ３１に対してリフレッシュ動作を開始することを示すリフレッシュ開始信号をホストプロセッサ３１に送信する。リフレッシュ動作の開始の通知は、ホストプロセッサ３１に対して特定のコマンドを発信することにより実行してもよいし、特定の信号の電位レベルを変化させることにより実行してもよい。
【００４２】
ステップＳ２５において、リフレッシュ開始信号を送信した後、リフレッシュコントローラ２６によりＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作が実行される。
【００４３】
ステップＳ２６において、リフレッシュコントローラ２６は、ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作が終了したことを示すリフレッシュ終了信号をホストプロセッサ３１に送信する。リフレッシュ動作の終了の通知は、ホストプロセッサ３１に対して特定のコマンドを発信することにより実行してもよいし、特定の信号の電位レベルを変化させることにより実行してもよい。ＮＡＮＤ型フラッシュメモリ１０のリフレッシュ動作終了と共に読出し回数カウンタ２７及び経過時間タイマ２８の計測値はリセットされる。これにより、メモリシステムのリフレッシュ動作が終了する。
【００４４】
本実施の形態においても、ホストプロセッサ３１からＮＡＮＤ型フラッシュメモリ１０に対して読出し／書込み動作が実行されており、リフレッシュ動作を実行すると読出し／書込みの性能が低下する場合には、メモリコントローラ２０はリフレッシュ動作を開始しない。リフレッシュ動作を実行する際には、ＮＡＮＤ型フラッシュメモリ１０への書込み、読出し動作の性能が低下しないタイミングがホストプロセッサ３１により選択される。そのため、リフレッシュ動作による書込み、読出し動作の性能の低下を防ぐことができる。
【００４５】
本実施の形態のリフレッシュ動作判断部３２は、メモリコントローラ２０からのリフレッシュ開始リクエスト信号を受信することなくリフレッシュ動作開始の判断をする。そのため、リフレッシュコントローラ２６内にリクエスト信号送信部２９を設ける必要がなく、メモリコントローラ２０内部の構成を簡略化することが可能となる。
【００４６】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
【図面の簡単な説明】
【００４７】
【図１】第１の実施の形態に係るメモリシステムの構成を示すブロック図である。
【図２】ＮＡＮＤ型フラッシュメモリのメモリコア部のセルアレイ構成を示す回路図である。
【図３】第１の実施の形態のリフレッシュ動作を説明するフローチャートである。
【図４】第２の実施の形態に係るメモリシステムの構成を示すブロック図である。
【図５】第２の実施の形態のリフレッシュ動作を説明するフローチャートである。
【符号の説明】
【００４８】
１０・・・ＮＡＮＤ型フラッシュメモリ、  １１・・・メモリセルアレイ、  １２・・・ロウデコーダ、  １３・・・センスアンプ回路、  ２０・・・メモリコントローラ、  ２１・・・ホストインターフェイス、  ２２・・・バッファＲＡＭ、  ２３・・・ハードウェアシーケンサ、  ２４・・・ＭＰＵ、  ２５・・・ＮＡＮＤフラッシュインターフェイス、  ２６・・・リフレッシュコントローラ、  ２７・・・読出し回数カウンタ、  ２８・・・経過時間タイマ、  ２９・・・リクエスト信号送信部、  ３０・・・ホストシステム、  ３１・・・ホストプロセッサ、  ３２・・・リフレッシュ動作判断部、  ３３・・・許可信号送信部、  ３４・・・データ記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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