(57)【要約】【課題】半導体基板上に開口部と段差を有する絶縁膜上に、エピタキシャル成長により半導体膜を形成した後研磨することにより、高精度に膜厚を制御された薄膜のＳＯＩ層を形成する際にも、ＳＯＩ層中に残留結晶欠陥が少なく結晶品質の高いＳＯＩウエハの製造方法を提供すること。【解決手段】半導体基板１に、段差のついた第一第二絶縁膜２、３を形成し、該絶縁膜２、３の第二開口部５ｂにエピタキシャル層５ａ成長させ、該エピタキシャル層５ａが前記第二開口部５ａから横方向に延び、前記第二絶縁膜３を覆うように成長させた際のエピタキシャル膜厚を３μｍ以下に制御し、続いて、ＣＭＰ研磨により前記第一絶縁膜２をストッパとして該エピタキシャル層５ａを研磨し、前記第一第二絶縁膜２、３の段差の厚みとちょうど同じ厚さに制御されたＳＯＩ層を有するＳＯＩウエハとする。【選択図】        図１０
2009187993.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に第一絶縁膜を形成する工程と、第一絶縁膜に第一開口部を形成する工程と、第二絶縁膜を全面に形成して、絶縁膜に第二絶縁膜だけの部分と第一絶縁膜と第二絶縁膜との積層絶縁膜部分との段差を形成する工程と、前記第一開口部内の第二絶縁膜に第二開口部を形成し前記半導体基板表面を露出させる工程と、第二開口部内の前記半導体基板表面をシード層として成長するエピタキシャル層が少なくとも第二絶縁膜上の一部を覆うと共に、前記エピタキシャル層を、前記積層絶縁膜の表面よりは少なくとも厚く、第二絶縁膜上の膜厚が３μｍよりは薄い膜厚に形成する工程と、前記エピタキシャル層を前記積層絶縁膜の表面をストッパとして研磨して前記積層絶縁膜表面と面一の厚さのＳＯＩ層を形成する工程を有することを特徴とするＳＯＩウエハの製造方法。
【請求項２】
前記エピタキシャル層を形成後、さらに、少なくとも一部が多結晶膜もしくはアモルファス膜から成る膜を形成して前記第一開口部を充填させた後、前記積層絶縁膜の表面をストッパとして研磨して前記積層絶縁膜表面と面一の厚さのＳＯＩ層を形成する工程を有することを特徴とする請求項１記載のＳＯＩウエハの製造方法。
【請求項３】
前記ＳＯＩ層と前記半導体基板とを導電接続するために設けられる第二開口部が半導体ユニットパターン１個当たり複数設けられていることを特徴とする請求項１または２に記載のＳＯＩウエハの製造方法。
【請求項４】
前記半導体基板の主面が（１００）面またはこれと等価な面であるシリコン半導体基板であり、前記第二絶縁膜に設けられる第二開口部が＜０１０＞またはこれと等価な方位を向いたストライプ形状であることを特徴とする請求項３記載のＳＯＩウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル成長技術を使い、低コストで結晶品質が高いＳＯＩ(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウエハを製造する方法に関する。
【背景技術】
【０００２】
現在主流であるＳＯＩウエハの製造方法としては、貼り合わせ法、水素イオン打ち込み法、酸素イオン打ち込みによるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法、あるいは前二法の組み合わせによる方法などが知られている（たとえば、特許文献１〜６）。ただし、以下、説明するＳＯＩウエハとはシリコン半導体基板を用いるものに限らず、他の半導体材料であってもよい。
これらの製造方法には、次のような問題がある。
第１に、貼り合わせにおける密着度は界面に露出している元素や、格子の終端状態に大幅に左右され、また、界面の処理履歴による影響を強く受ける。そのため、貼り合わせ界面の制御が重要にもかかわらず、その制御が困難である。また、不良が発生した場合に表面の１格子〜数格子分だけの情報を得る分析評価技術が十分でないことから、不良原因の調査解明も困難である。
第２に、貼り合わせは高精度を要求する工程が増えることに直結する。
第３に、貼り合わせはシリコンウエハを２枚使うことになるから、材料の無駄が多い。
第４に、貼りあわせたウエハを引き剥がすとき、パーティクルが発生してウエハの汚染源となる。
【０００３】
第５に、水素イオン打ち込みによって引き剥がし領域を形成する場合、ＳＯＩウエハ表面の平坦度や元素組成は、水素イオン打ち込みの精度によって規定される。しかし、水素イオン打ち込みは、１×１０12ｃｍ-2以上のドーズ量で水素イオンをシリコンの結晶格子に打ち込むものであるから、打ち込まれたイオンの動きは多数個の動きを確率的にしか制御することができない。つまり、ある特定の１個のイオンを、特定の経路を決めて、特定の目的位置に到達させる操作を繰り返し、１×１０12ｃｍ-2以上のドーズ量を達成することは事実上できない。
第６に、半導体デバイスとして使用する領域を水素イオンが通過する場合、上記と同じ理由により、結晶格子に与えるダメージを完全に排除することはできない。また、結晶格子を回復させる工程を入れる場合、さらに工程数とコストが増えることになる。
さらに、また、絶縁膜上にシリコン半導体膜（以下、ＳＯＩ層とする）をエピタキシャル成長させる方法も公知である（たとえば、非特許文献１、２）。この方法によるＳＯＩウエハを用いた縦型のＭＯＳ型半導体装置であるトップゲート型表面高注入構造を有するＩＧＢＴに関する記述がある（特許文献７）
またさらに、ＳＯＩウエハを用いたトップゲート型のＭＯＳ型半導体装置についての記述と共に、絶縁膜上に１０μｍの厚いシリコンエピタキシャル層を形成すると、シリコンエピタキシャル層中に大きな残留応力が発生し、転位などの結晶欠陥ができる。この結果、前記厚さ１０μｍのシリコンエピタキシャル層を厚さ１μｍに減厚しても中に結晶欠陥が残ることが避けられないという趣旨の記述がある。さらに、所定の厚さのシリコンエピタキシャル層を薄く研磨して形成されるＳＯＩ層の実施例として、絶縁膜の凹部上に厚さ４μｍのシリコンエピタキシャル層を形成する記述がある。また、この際、横方向（表面に平行な方向）にも４μｍ拡がるが、４μｍの広がりでは前記凹部を充填するのに不足する場合は、必要な広がり面積を満たす多結晶を絶縁膜の厚さ０．７μｍを超える厚さの１μｍの厚さに積層することも記載されている（特願２００７−１０３３８７号―０００６段落、００１２段落および００２２段落）。
【０００４】
一方、前記ＳＯＩ層をエピタキシャル成長により形成する方法には、ＳＯＩ層を精度よく所望の厚さにすることが困難であるという問題点がある。また、シリコン半導体基板の表面を覆う絶縁膜に複数の窓部を開口し、その窓部に露出する半導体表面からＳＯＩ層をエピタキシャル成長させる方法であるため、複数の窓部から独立してエピタキシャル成長する膜が相互に衝突する界面を中心に転位などの結晶欠陥が発生しやすい。そのため、結晶品質の低いＳＯＩ層しか得られないという問題点がある。このような種々の問題があるため、前記ＳＯＩ層をエピタキシャル成長させる方法は、現在に至るまで実用化されていない。
【特許文献１】特開２０００−３０９９５号公報
【特許文献２】特開２００１−８５６４８号公報
【特許文献３】特開２００１−１４４２７５号公報
【特許文献４】特開２００２−２６１２５９号公報
【特許文献５】特開２００３−３７２５５号公報
【特許文献６】特開２００１−２８３５４号公報
【特許文献７】特開２００７−１５７８６１号公報
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ，  ｖｏｌ．  ６３，  （１９８３），  ｐｐ．  ４９３  −  ５２６、
【非特許文献２】Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ｖｏｌ．  ２８，  （１９８９），  ｐｐ．  ４４０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記エピタキシャル成長法では、Ｓｉ酸化膜（または絶縁膜）上でエピタキシャル成長させると、接触部近傍で多結晶化しやすいことが知られている。そこで、この多結晶化を回避するために、Ｓｉ酸化膜（または絶縁膜）上には直接エピタキシャル成長させないようにする方法として、シリコン結晶を成長させるガスソース（例えばモノシラン、ジクロロシラン、トリクロルシランなど）と逆にシリコン結晶のエッチング作用のあるガスソース（例えばＨＣｌ）を同時供給し開口部からシリコン半導体膜を厚さ方向と横方向にエピタキシャル成長（エピタキシャル横方向成長）させてシリコン半導体膜で埋める方法が知られている。
しかし、図１２に示すような形状で第一絶縁膜２、第二絶縁膜３上の縦方向に厚いシリコンエピタキシャル層を形成すると、前述のように、膜中に大きな残留応力が発生してしまうため、シリコンエピタキシャル層中のうち、絶縁膜に接する近傍に結晶欠陥１４が形成される。このため、第一絶縁膜２をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｅｒ）などを使って研磨して薄膜のシリコン半導体膜としても、図１３のようになり、研磨後にも結晶欠陥１４は残留したままとなり無くならないのだと考えられる。従って、このような製造方法では、残留結晶欠陥１４の影響で、良好な特性を示す結晶品質の高いシリコン半導体膜が作成できないという点が問題である。
【０００６】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、半導体基板上に開口部と段差を有する絶縁膜上に、エピタキシャル成長により半導体膜を形成した後研磨することにより、高精度に膜厚を制御された薄膜のＳＯＩ層を形成する際にも、ＳＯＩ層中に残留結晶欠陥が少なく結晶品質の高いＳＯＩウエハの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
特許請求の範囲の請求項１記載の発明によれば、半導体基板の表面に第一絶縁膜を形成する工程と、第一絶縁膜に第一開口部を形成する工程と、第二絶縁膜を全面に形成して、絶縁膜に第二絶縁膜だけの部分と第一絶縁膜と第二絶縁膜との積層絶縁膜部分との段差を形成する工程と、前記第一開口部内の第二絶縁膜に第二開口部を形成し前記半導体基板表面を露出させる工程と、第二開口部内の前記半導体基板表面をシード層として成長するエピタキシャル層が少なくとも第二絶縁膜上の一部を覆うと共に、前記エピタキシャル層を、前記積層絶縁膜の表面よりは少なくとも厚く、３μｍよりは薄い膜厚に形成する工程と、前記エピタキシャル層を前記積層絶縁膜の表面をストッパとして研磨して前記積層絶縁膜表面と面一の厚さのＳＯＩ層を形成する工程を有するＳＯＩウエハの製造方法とする。
特許請求の範囲の請求項２記載の発明によれば、前記エピタキシャル層を形成後、さらに、少なくとも一部が多結晶膜もしくはアモルファス膜から成る膜を形成して前記第一開口部を充填させた後、前記積層絶縁膜の表面をストッパとして研磨して前記積層絶縁膜表面と面一の厚さのＳＯＩ層を形成する工程を有する特許請求の範囲の請求項１記載のＳＯＩウエハの製造方法とする。
特許請求の範囲の請求項３記載の発明によれば、前記ＳＯＩ層と前記半導体基板とを導電接続するために設けられる第二開口部が半導体ユニットパターン１個当たり複数設けられている特許請求の範囲の請求項１または２に記載のＳＯＩウエハの製造方法とする。
【０００８】
特許請求の範囲の請求項４記載の発明によれば、前記半導体基板の主面が（１００）面またはこれと等価な面であるシリコン半導体基板であり、前記第二絶縁膜に設けられる第二開口部が＜０１０＞またはこれと等価な方位を向いたストライプ形状である特許請求の範囲の請求項３記載のＳＯＩウエハの製造方法とする。
【発明の効果】
【０００９】
本発明によれば、半導体基板上に開口部と段差を有する絶縁膜上に、エピタキシャル成長により半導体膜を形成した後研磨することにより、高精度に膜厚を制御された薄膜のＳＯＩ層を形成する際にも、ＳＯＩ層中に残留結晶欠陥が少なく結晶品質の高いＳＯＩウエハの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明にかかるＳＯＩウエハの製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その１）である。図２−１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その２）、図２−２は図２−１の斜視図である。図３−１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その３）、図３−２は本発明の実施例１にかかるＳＯＩウエハの異なる製造工程を示す断面図である。図４−１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その４）、図４−２は図４−１の斜視図である。図５−１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その５）、図５−２は図５−１の斜視図である。図６は絶縁膜上に形成されるシリコンエピタキシャル層の厚さと結晶欠陥との関係図である。図７−１は本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その６）、図７−２は図７−１の斜視図である。図８は前記図５の異なる製造工程を示す断面図（その１）である。図９は前記図８の異なる製造工程を示す断面図（その２）である。図１０は前記図５の異なる製造工程を示す断面図（その３）である。図１１は本発明のＳＯＩウエハを用いたＩＧＢＴの要部断面図である。
【実施例１】
【００１１】
本発明の実施例１に係わるＳＯＩウエハの製造方法を、図１〜図７に示す断面図または斜視図を参照して、順を追って詳細に説明する。以下の実施例では、半導体材料としてシリコン半導体結晶（以下シリコンと略記する）を用いて説明するが、本発明はシリコン以外の半導体材料にも適用可能である。
まず、はじめに、図１のシリコン基板の断面図に示すようにシリコン基板１を準備しその表面に熱酸化またはＣＶＤなどによって、たとえば、厚さ０．７μｍの第一絶縁膜２を形成する。シリコン基板１の主面は（１００）面であることが望ましい。シリコン基板１はＣＺ法やＦＺ法によって製造したシリコンウエハであり、導電型はデバイスの用途によってｎ型、ｐ型、ノンドープのいずれでもよく、不純物濃度も用途に合わせて選べばよい。第一絶縁膜２は、一般的には熱酸化膜を使うのが、信頼性からも量産性の点からもすぐれている。しかし、ＣＶＤによるＴＥＯＳ（Ｔｅｔｒａ  ＥｔｙｌＯｘｙ  Ｓｉｌｉｃａｔｅ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの酸化膜を使ってもよいし、窒化珪素膜を使ってもよい。
次に、フォトリソグラフィーによって第一絶縁膜２に所定のパターンの窓開け処理を施す。このとき形成された第一開口部４ａのユニットパターンを、図２−１の断面図および図２−２の斜視図に示す。第一絶縁膜２の第一開口部４ａの広さは、ＳＯＩ領域に作り込む半導体素子のサイズによって、任意に決定して構わない。続いて、表面に新たに厚さ０．１μｍの第二絶縁膜３を形成する。第二絶縁膜３として熱酸化膜を使う場合は、図３−１の断面図に示すように、新たに酸化される酸化膜は第一絶縁膜２の有無にかかわらず、シリコン基板１との界面に形成されることから、第二絶縁膜３は第一絶縁膜２の下にもぐり込む構造になる。一方、第二絶縁膜３としてＣＶＤによる前記ＴＥＯＳ、ＨＴＯ、ＰＳＧなどの酸化膜や窒化珪素膜などのようにデポジット膜を使う場合は、図３−２に断面図を示すように、第二絶縁膜３が第一絶縁膜２の表面を覆う形になる。以下の説明では、図３−１のフローを採用するが、第一絶縁膜２および第二絶縁膜３の積層順を入れ替えれば、容易に図３−２のフローに読み替えることができる。
【００１２】
次に、フォトリソグラフィーにより、第二絶縁膜３に、図４−１の断面図、図４−２の斜視図に示すようなストライプ状の第二開口部４ｂを形成する。第二開口部４ｂの底部にはシリコン基板１の表面が露出する。このとき、第二開口部４ｂのストライプ方向は＜０１０＞またはこれに等価な＜００１＞方向であることが望ましい。次に、第二開口部４ｂ底部に露出するシリコン基板１の表面をシード層としてシリコンエピタキシャル成長を行い、シリコンエピタキシャル層５ａがシリコン基板１から出発して、第二絶縁膜３の厚さ（０．１μｍ）を越えると第二絶縁膜３上を横方向（表面に沿う方向）に延び、第二絶縁膜３および第一絶縁膜２の一部を覆うまで成膜する。ただし、この状態は、第二開口部４ｂの端部から直角方向の第一開口部４ａの端部までの長さが３μｍ未満のときである。この状態を図５−１の断面図、図５−２の斜視図に示す。その理由は、前記シリコンエピタキシャル層５ａの第二絶縁膜３上における膜厚は、第二絶縁膜３上に積層される第一絶縁膜２の表面よりは厚く、３μｍ以下とすることが本発明の特徴だからである。その理由は後述する。膜厚が３μｍ以下ということは、エピタキシャル層の成長は横方向と縦方向（厚さ方向）の成長速度がほぼ同じであることを前提にするので、横方向への広がりも３μｍ以下になるからである。
【００１３】
シリコンエピタキシャル層５ａを成長させる原料ガス成分としては、よく知られたＴＣＳ（トリクロルシラン：ＳｉＨＣｌ3）とＨＣＬガスまたはＤＣＳ（ジクロルシラン：ＳｉＨ2Ｃｌ2）とＨＣＬガスをそれぞれ用いることができる。
次に、前述のシリコンエピタキシャル層の膜厚を本発明では３μｍ以下とする理由について説明する。図６は、絶縁膜上に形成されたシリコンエピタキシャル層の厚さと、シリコンエピタキシャル層に生成する結晶欠陥数との関係図である。図６は、絶縁膜上に形成されたシリコンエピタキシャル層の厚さを４μｍ以上にすると、層内に結晶欠陥が生成され、しかも層の厚さが増加するにつれて、欠陥数が急激に増加することを示している。図６からはシリコンエピタキシャル層の厚さが３μｍ以下では結晶欠陥が発生しないことを示している。これが膜厚を３μｍ以下とする根拠である。
一方、第二開口部４ｂの端部から直角方向の第一開口部４ａの端部までの長さが３μｍより長い場合は、後述の実施例２で説明する。次に、第一絶縁膜２をストッパとして前記ＣＭＰなどを使ってシリコンエピタキシャル層５ａの研磨を行い、第一絶縁膜２の表面と面一のＳＯＩ層５ｂを形成する。通常、シリコンを研磨する仕様のＣＭＰによれば、第一絶縁膜２として熱酸化膜を用いた場合、熱酸化膜の研磨レートは極めて遅く、シリコンとの選択比は１００〜３００程度に達する。従って熱酸化膜が極めて優秀なストッパとしてはたらく。その結果、図７−１の断面図、図７−２の斜視図に示すようなＳＯＩウエハが完成する。
【００１４】
本発明によれば、シリコンエピタキシャル層５ａの厚さを３μｍ以下としたので、このシリコンエピタキシャル層５ａが形成される絶縁膜表面に接触する近傍に転位などの結晶欠陥が生成されず、研磨後のＳＯＩ層５ｂにも残留結晶欠陥が残らない。さらに、ＳＯＩ層５ｂの膜厚は第二絶縁膜３と、第一絶縁膜２および第二絶縁膜３の積層部との間の段差によって決定される。一般に絶縁膜の膜厚制御は、現在では技術的に容易であり、数１００Å〜数μｍの絶縁膜厚さをウエハ面内・ウエハ間・ロット間での各ばらつきを２〜３％以内に抑えることができる高精度を有している。従って、前記第一絶縁膜２の厚さを基準として研磨により形成するＳＯＩ層５ｂの膜厚もこれらとほぼ同じ厚さ範囲、同じばらつき範囲で高精度に形成することができる。
【実施例２】
【００１５】
第二絶縁膜３上にＳＯＩ層を形成するための領域である第一絶縁膜２に設けられた第一開口部について、第一開口部内に設けられる第二開口部４ｂの端部から直角方向の第一開口部４ａの端部までの長さが３μｍより長い場合について、説明する。
前記実施例１で説明したように、結晶性の良いシリコンエピタキシャル層５ａを作成するために、第二絶縁膜３上のシリコンエピタキシャル層５ａの厚さを３μｍ以下にすることは、第二開口部４ｂ端部から第二絶縁膜３の表面を横方向に成長するシリコンエピタキシャル層５ａの長さも基本的に３μｍ程度に制限されることを意味する。このため、第一開口部４ａをシリコンエピタキシャル層５ａで充填するためには、第一開口部４ａの大きさに設計上の制約ができてしまうが、以下の方法により、その制約の無いＳＯＩ層を有するＳＯＩウエハを製造することができる。
まず、図４−１のような第二開口部４ｂに、図８のようなシリコンエピタキシャル層５ａを第二絶縁膜３の上の厚さが３μｍ以内になるように前記実施例１に記載と同様に成長させる。当然ながら、第一開口部をシリコンエピタキシャル層５ａで完全に充填することはできず、未充填部が残る。次に図９のように減圧もしくは常圧ＣＶＤによりモノシラン（ＳｉＨ4）を原料ガスとして用いて多結晶シリコン層１３を、第一絶縁膜２、第二絶縁膜３およびシリコンエピタキシャル層５ａを覆うように形成する。この多結晶シリコン層１３の厚さは、少なくとも第一開口部４ａの前記未充填部を充填できる厚さとする。しかし、多結晶シリコン層１３の膜厚はさらに厚く形成してもシリコンエピタキシャル層５ａの厚さのようには結晶欠陥の発生数の多寡には関係しないので、それほど気にする必要はないが、次工程で研磨するので厚くしすぎると膜の形成に時間とコストがかかり、さらに研磨時間も多くかかるだけなので、少ないに越したことはない。次に、シリコンエピタキシャル層５ａと多結晶シリコン層１３を第一絶縁膜２の表面を基準に研磨すると、図１０に示すように、第一絶縁膜２の表面と面一に研磨されたＳＯＩ層が形成される。本実施例２によれば、シリコンエピタキシャル層５ａの厚さを３μｍ以下に制限したことから、前記図６に示すように結晶欠陥を無くすことができる。実施例１に比べると、ＳＯＩ層の面積を大きくできる点がメリットである。実施例２によれば、ＳＯＩ層の面積が大きい場合でも良好な結晶性のＳＯＩ層を一部有するＳＯＩウエハが得られる。従って、このＳＯＩウエハを用いて、半導体デバイスの作成に適用する際には、良好な結晶性ＳＯＩを必要とする機能要素については、シリコンエピタキシャル層の部分に形成し、特性的に問題ない機能要素については多結晶ＳＯＩ層に形成すると良い。
【００１６】
ところで、本発明にかかる前記ＳＯＩ層５ｂは、第二絶縁膜３に設けられた第二開口部４ｂを埋めるシリコンエピタキシャル層５ａを介してシリコン基板１に接続されている。従って、ＳＯＩ層５ｂとシリコン基板１との間に電流を流すような半導体素子を作製するためのウエハとして好適である。図１１は、図１０に示すＳＯＩウエハに、ＳＯＩ層５ｂとシリコン基板１との間に電流を流す半導体素子として、トップゲート型表面高注入構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を作製した状態を示す断面図である。シリコン基板１は、ドリフト領域となるｎ-型の半導体領域である。ＳＯＩ層５ｂのうち、シリコンエピタキシャル層５ａからなる部分には、少なくともｐ型チャネル領域（ｐベース領域）７を形成する。ｎ+型エミッタ領域８やｐ+型ボディ領域６はＳＯＩ層５ｂのうち、多結晶部分１３に形成しても良好な特性が得られる。前記チャネル領域７上には、ゲート絶縁膜１０を介してゲート電極９が設けられている。エミッタ電極１１は、ｎ+型エミッタ領域８とｐ+型ボディ領域６とに共通に導電接触している。また、シリコン基板１の裏面側には、ｐ型のコレクタ層１５とコレクタ電極１２が設けられている。
以上説明したように、本発明にかかるＳＯＩ層５ｂは、第二開口部４ｂにおいてシリコンエピタキシャル層５ａを介してシリコン基板１と電気的につながっているＳＯＩウエハに好ましく適用される。このことは、前述の図１１に示すＩＧＢＴを作成する場合のように、ＳＯＩ領域とシリコン基板１との間に電流を流すような半導体素子を形成する場合は有利にはたらく。図１１に示す断面図ではトップゲート型表面高注入構造の高耐圧ＩＧＢＴを典型的な適用例として採用したが、ＩＧＢＴ以外にも、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、絶縁ゲート型サイリスタ、高耐圧ダイオードなどにも適用可能である。
【００１７】
また、本発明のＳＯＩウエハは貼り合わせ技術を用いないので、貼り合わせた基板の密着度の安定性の問題や、不良原因の解明の問題や、製造コストの問題や、材料が無駄になるという問題や、ウエハの汚染の問題を回避することができる。また、イオン打ち込み技術を用いないので、ＳＯＩウエハ表面の平坦度や元素組成のばらつきの問題や、結晶格子のダメージの問題や、製造コストの問題を回避することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その１）である。
【図２−１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その２）である。
【図２−２】図２−１の斜視図である。
【図３−１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その３）である。
【図３−２】本発明の実施例１にかかるＳＯＩウエハの異なる製造工程を示す断面図である。
【図４−１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その４）である。
【図４−２】図４−１の斜視図である。
【図５−１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その５）である。
【図５−２】図５−１の斜視図である。
【図６】絶縁膜上に形成されるシリコンエピタキシャル層の厚さと結晶欠陥との関係図である。
【図７−１】本発明の実施例１にかかるＳＯＩウエハの製造工程を示す断面図（その６）である。
【図７−２】図７−１の斜視図である。
【図８】前記図５の異なる製造工程を示す断面図（その１）である。
【図９】前記図５の異なる製造工程を示す断面図（その２）である。
【図１０】前記図５の異なる製造工程を示す断面図（その３）である。
【図１１】本発明のＳＯＩウエハを用いたＩＧＢＴの要部断面図である。
【図１２】従来のＳＯＩウエハの製造工程を示す断面図である。
【図１３】従来のＳＯＩウエハの製造工程を示す断面図である
【符号の説明】
【００１９】
１…シリコン基板
２…第一絶縁膜
３…第二絶縁膜
４ａ…第一開口部
４ｂ…第二開口部
５ａ…シリコンエピタキシャル層
５ｂ…ＳＯＩ層
６…ｐ+型ボディ領域
７…ｐ型ベース領域、ｐ型チャネル領域
８…ｎ+型エミッタ領域
９…ゲートポリシリコン電極
１０…ゲート絶縁膜
１１…エミッタ電極
１２…コレクタ電極
１３…多結晶シリコン層
１４…結晶欠陥
１５…ｐ型コレクタ層。
【図１】
2009187993.tif 000003
【図２−１】
2009187993.tif 000004
【図２−２】
2009187993.tif 000005
【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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