(57)【要約】      （修正有）【課題】電子デバイスが内部に埋設されて回路を形成し、かつ電子デバイスを静電シールドした基板および電子部品を備える装置を提供する。【解決手段】少なくとも一方に凹部１０１が設けられ、凹部１０１が設けられた面を内側にして貼り合わされる第１基板１００および第２基板２００と、第１基板１００および第２基板２００の貼り合わせにより凹部１０１に形成される空洞内に実装される第１電子部品５４０とを備える。第１基板１００および第２基板２００は、前記空洞の上側および下側をシールドするグランド層１６０、２６０を有してもよい。また、第１基板１００および第２基板２００は、空洞の側部に配列され、空洞の上側のグランド層１６０および空洞の下側のグランド層２６０を電気的に接続する複数のグランドビア１７０、２７０を更に有してもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも一方に凹部が設けられ、前記凹部が設けられた面を内側にして貼り合わされる第１基板および第２基板と、
前記第１基板および前記第２基板の貼り合わせにより前記凹部に形成される空洞内に実装される第１電子部品と
を備える装置。
【請求項２】
前記第１基板および前記第２基板は、前記空洞の上側および下側をシールドするグランド層を有する
請求項１に記載の装置。
【請求項３】
前記第１基板および前記第２基板は、前記空洞の側部に配列され、前記空洞の上側の前記グランド層および前記空洞の下側の前記グランド層を電気的に接続する複数のグランドビアを更に有する
請求項２に記載の装置。
【請求項４】
前記第１基板および前記第２基板は、当該第１基板と当該第２基板とが貼り合わされる面上に設けられ、前記複数のグランドビアに電気的に接続するパッドを更に有する
請求項３に記載の装置。
【請求項５】
前記第１基板および前記第２基板は、互いに別個にシールドされた複数の前記空洞を形成し、
当該装置は、各空洞内に分散して実装される複数の前記第１電子部品を備える
請求項１に記載の装置。
【請求項６】
前記第１電子部品は、所定周波数以上の周波数の信号を入出力し、
当該装置は、前記第１基板および前記第２基板の前記空洞外に実装され、前記所定周波数より低い周波数の信号を入出力する第２電子部品を更に備える
請求項１に記載の装置。
【請求項７】
前記空洞は、気密に封止され、内部が窒素雰囲気とされる
請求項１に記載の装置。
【請求項８】
当該装置は、前記第２基板の前記第１基板が貼り合わされていない面側に貼り合わされる第３基板を更に備え、
前記第２基板および前記第３基板の少なくとも一方は、当該第２基板と当該第３基板とが貼り合わされる面に凹部が設けられ、
当該装置は、前記第２基板および前記第３基板の貼り合わせにより前記凹部に形成される空洞内に実装される第３電子部品を更に備える
請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板および電子部品を備える装置に関する。より詳細には、多層基板と当該多層基板に埋設された電子部品を備える装置に関する。
【背景技術】
【０００２】
集積回路は、その大規模化に伴って、求められる全ての機能（システム）を１つの半導体チップに集積する微細加工化がシステム・オン・チップ技術として推進されてきた。しかしながら、例えばメモリと演算回路、あるいは、高耐圧電源ＩＣと低電圧ＣＰＵ等を組み合わせた場合、チップ製造のプロセスが複雑化して、工程の長期化と共に、歩留りの低下をも招く場合がある。
【０００３】
そこで、それぞれに最適化されたプロセスで作製された複数のダイまたはチップをひとつのパッケージに封止して、高度なシステムを実装した単一の電子デバイスとして取り扱うシステム・イン・パッケージ技術が提案されている。
【０００４】
下記の特許文献１には、デバイス基板上に複数種類のデバイスを実装した上で、更に筐体で封止した集積デバイスが記載されている。この集積デバイスは、実装されたデバイスの一部を他のデバイスから電磁遮蔽することにより、アナログ回路、デジタル回路、無線回路等が相互に影響を受けることなく混在させている。
【０００５】
また、下記特許文献２には、多層基板の内部に半導体集積回路装置を埋設すると共に、当該半導体集積回路装置の周囲に配線およびビアホールによるシールド籠を形成することが記載されている。これにより、シールドキャップを装着することなく、半導体集積回路装置を静電シールドできる旨が記述されている。
【特許文献１】特開２００３−０５１５６１号公報
【特許文献２】特開２００４−３１９６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構造では、筐体によりデバイスを封止する場合に、長く連続した接着材層を形成しなければならない。このため、気密な封止を形成することが難しい。また、特許文献２には、他の素子も実装される基板の内部に埋設された半導体集積回路装置を立体的に包囲するシールド籠を製造する方法が記載されていない。このため、当該文献に記載の構造を好適に実施することはできなかった。
【課題を解決するための手段】
【０００７】
そこで、上記課題を解決すべく、少なくとも一方に凹部が設けられ、凹部が設けられた面を内側にして貼り合わされる第１基板および第２基板と、第１基板および前記第２基板の貼り合わせにより凹部に形成される空洞内に実装される第１電子部品とを備える装置が提供される。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションも発明となり得る。
【発明を実施するための最良の形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【実施例１】
【００１０】
図１は、電子装置１０の構造と製造方法を示す断面図である。電子装置１０は、少なくとも一方に凹部１０１、２０１が設けられ、凹部１０１、２０１が設けられた面を内側にして貼り合わされる第１基板１００および第２基板２００と、第１基板１００および第２基板２００の貼り合わせにより凹部１０１、２０１に形成される空洞５００内に実装される第１電子部品５４０とを備える。
【００１１】
第１基板１００は、積層された複数のセラミックス基材１１０を有する。セラミックス基材１１０の各々は層内配線１３０を有する。最上層のセラミックス基材１１０は上面に、最下層のセラミックス基材１１０は下面に、それぞれパッド１２０、１４０を有する。また、第１基板１００は、セラミックス基材１１０を厚さ方向に貫通して形成されたビア１５０を有する。
【００１２】
第１基板１００の上面には、複数の第２電子部品５２０が実装される。第２電子部品５２０は、所定周波数より低い周波数の信号を入出力して処理する。また、一部の第２電子部品５２０を覆うキャップ５１０も実装される。第２電子部品５２０は、例えばアナログ回路を有する集積回路チップの他、集積化が制限されるキャパシタ、大型レジスタ、インダクタ等であり、パッド１２０に対してハンダ等により固定される。また、パッド１２０を介して、層内配線１３０およびビア１５０に電気的に結合される。
【００１３】
第１基板１００の下層側には、同じ位置を部分的に切り取られたセラミックス基材１１０が積層され、下面に向かって開口した凹部１０１をなす。凹部１０１の天面に露出するセラミックス基材１１０の下面には、層内配線１３０と同じ材料で形成されたグランド層１６０が配置される。また、凹部１０１の側方には、ビア１５０と同じ材料で形成されたグランドビア１７０が配置される。グランドビア１７０は、凹部１０１の周囲に複数配置される。
【００１４】
第２基板２００は、積層された複数のセラミックス基材２１０を有する。セラミックス基材２１０の各々は層内配線２３０を有する。最上層のセラミックス基材２１０は上面に、最下層のセラミックス基材２１０は下面に、それぞれパッド２２０、２４０を有する。また、第２基板２００は、セラミックス基材２１０を厚さ方向に貫通して形成されたビア２５０を有する。
【００１５】
第２基板２００の下面は、パッド２４０およびソルダバンプ５７０を介してメイン基板５８０に結合される。これにより、パッド２４０がメイン基板５８０に対して電気的に接続されると共に、電子装置１０自体がメイン基板５８０に物理的に固定される。
【００１６】
第２基板２００の上層側には、同じ位置を部分的に切り取られたセラミックス基材２１０が積層され、上面に向かって開口した凹部２０１をなす。凹部２０１の底面に露出するセラミックス基材２１０の上面には、層内配線２３０と同じ材料で形成されたグランド層２６０が配置される。また、凹部２０１の側方には、ビア２５０と同じ材料で形成されたグランドビア２７０が配置される。グランドビア２７０は、凹部２０１の周囲に複数配置される。
【００１７】
凹部２０１の内部には、第１電子部品５４０が実装される。第１電子部品５４０は、所定周波数以上の周波数の信号を、例えば高周波信号を入出力して処理する素子、集積回路等を充てることができる。一部の第１電子部品５４０は、端子面を上方に向けて実装され、ボンディングワイヤ５６０を介して層内配線２３０に接続される。また、他の第１電子部品は、セラミックス基材２１０の表面に形成された層内配線２３０の一部に、直接に実装される。これにより、第２基板２００の表面および内部に電子回路が形成される。
【００１８】
ここで、凹部２０１の側壁にはセラミックス基材２１０により形成された段差が設けられ、ボンディングワイヤ５６０の一端は、当該段差上に露出した層内配線２３２に結合される。これにより、端子面を上に向けて第１電子部品５４０を実装した場合でも、ボンディングワイヤ５６０を極めて短くすることができるので、電磁波の不要輻射を抑制できる。
【００１９】
図２は、第１基板１００および第２基板を貼り合わせた状態で電子装置１０の構造を示す断面図である。第１基板１００および第２基板２００は、接着材を介して第１基板１００の下面と第２基板２００の上面とを接着して一体化される。
【００２０】
このとき、互いに対面するパッド１４０、２２０は、導電性接着材により接着されて、電気的にも結合される。これにより、第１基板１００に形成された電子回路と第２基板２００に形成された電子回路とが相互に結合される。なお、パッド１４０、２２０が形成されていない領域は、非導電性接着材により接着されてもよいし、塗布領域が分離された導電性接着材により接着されてもよい。
【００２１】
また、第１基板１００の上面は、中空パッケージ５９０により覆われる。こうして、中空パッケージ５９０、第１基板１００および第２基板２００を含んで形成された電子装置１０は、メイン基板５８０上に実装される。
【００２２】
更に、電子装置１０は、凹部１０１、２０１により形成された複数の空洞５００を有する。空洞５００の内部は、分散して実装された複数の第１電子部品５４０を収容する。ここで、電子装置１０は、空洞５００上側および下側を位置するグランド層１６０、２６０と、空洞５００の側方に位置するグランドビア１７０、２７０とを有する。グランド層１６０、２６０およびグランドビア１７０、２７０は、グランド電位に接続されて、シールドを形成する。これにより、処理する信号の種類が異なる第１電子部品５４０および第２電子部品５２０が混在しても、良好に動作させることができる。
【００２３】
なお、空洞５００は、気密に封止できるので、内部を不活性雰囲気、例えば窒素雰囲気としてもよい。これにより、空洞５００内に収容された第１電子部品５４０を化学的に安定な状態に保つことができる。
【００２４】
図３は、電子装置１０の内部において空洞５００の周囲に形成される基板内シールド２０の形状を模式的に示す斜視図である。同図に示すように、第１基板１００および第２基板が貼り合わされた場合、パッド１４０、２２０を介して、グランド層１６０、２６０およびグランドビア１７０、２７０は電気的に結合される。その結果、空洞５００の周囲には、空洞５００を立体的に包囲する導電性の基板内シールド２０が形成される。基板内シールド２０は、層内配線１３０、２３０を介してグランド電位に結合される。
【００２５】
基板内シールド２０は、空洞５００の上側および下側を、連続した平面をなすグランド層１６０、２６０により遮蔽する。また、基板内シールド２０は、空洞５００の側面を、多数のグランドビア１７０、２７０により包囲して遮蔽する。これにより、第１電子部品５４０から発生した電磁的なノイズが外部へ放射されることが防止される。また、外部からの電磁ノイズが第１電子部品５４０に影響を及ぼすことも防止される。
【００２６】
なお、基板内シールド２０の高さ方向について中程に、導電性接着材により接着されたパッド１４０、２２０が矩形の枠体を形成する。この枠体も、空洞５００に対する電磁遮蔽に寄与する。
【００２７】
図４は、他の実施形態に係る電子装置１０の構造と製造方法を模式的に示す分解断面図である。同図に示すように、電子装置１０は、第１基板１００、第２基板２００および第３基板３００を備える。第１基板１００および第２基板は、それぞれ、図１に示した第１基板１００および第２基板２００と同じ構造を有する。そこで、共通の要素には同じ参照番号を付して重複する説明を省く。
【００２８】
第３基板３００は、積層された複数のセラミックス基材３１０を有する。セラミックス基材３１０の各々は層内配線３３０を有する。最上層のセラミックス基材３１０は上面に、最下層のセラミックス基材２１０は下面に、それぞれパッド３２０、３４０を有する。また、第３基板３００は、セラミックス基材３１０を厚さ方向に貫通して形成されたビア３５０を有する。これにより、第３基板３００には電子回路が形成される。
【００２９】
第３基板３００の上層側には、同じ位置を部分的に切り取られたセラミックス基材３１０が積層され、上面に向かって開口した凹部３０１をなす。凹部３０１の底面に露出するセラミックス基材３１０の上面には、層内配線３３０と同じ材料で形成されたグランド層３６０が配置される。また、凹部３０１の側方には、ビア３５０と同じ材料で形成されたグランドビア３７０が配置される。グランドビア３７０は、凹部３０１の周囲に複数配置される。
【００３０】
また、凹部３０１の内部には、第１電子部品５４０が実装される。第１電子部品５４０は、所定周波数以上の周波数の信号、例えば高周波信号を入出力して処理する集積回路とすることができる。第１電子部品５４０は端子面を上方に向けて実装され、ボンディングワイヤ５６０を介して層内配線３３０に接続される。これにより、第３基板３００の表面および内部に電子回路が形成される。
【００３１】
ここで、凹部３０１の側壁にはセラミックス基材３１０により形成された段差が設けられ、ボンディングワイヤ５６０の一端は、当該段差上に露出した層内配線３３２に結合される。これにより、ボンディングワイヤ５６０の長さを極めて短くすることができ、電磁波の不要輻射を抑制できる。
【００３２】
第３基板３００の上面に形成されたパッド３２０は、第１基板１００の下面に形成されたパッド１４０に対面した位置に配される。従って、第３基板３００の上面を第１基板１００の下面に接着した場合、パッド１４０、３２０は相互に結合される。また、導電性接着材を用いて接着することにより、パッド１４０、３２０は電気的にも結合される。
【００３３】
第３基板３００の下面に形成されたパッド３４０は、第２基板２００の上面に形成されたパッド２２０に対面した位置に配される。従って、第３基板３００の下面を第２基板２００の上面に接着した場合に、パッド３４０、２２０は相互に結合される。また、導電性接着材を用いて接着することにより、パッド１４０、３２０は電気的にも結合される。
【００３４】
このような構造を有する第３基板３００を、第１基板１００および第２基板２００の間に挟んで接着することにより、第１基板１００、第２基板２００および第３基板３００のそれぞれに形成された電子回路が結合され、全体として大規模な電子装置１０が形成される。
【００３５】
更に、第２基板２００の凹部２０１は、第３基板３００の下面により封止され、第３基板３００の凹部３０１は、第１基板１００の凹部１０１と共に空洞５００を形成する。更に、凹部２０１および空洞５００は、グランド層１６０、２６０、３６０およびグランドビア１７０、２７０、３７０により形成された基板内シールド２０により個別に包囲される。
【００３６】
これにより、凹部２０１および空洞５００は個別にシールドされる。従って、処理する信号の種類が異なる第１電子部品５４０および第２電子部品５２０が混在しても、良好に動作させることができる。
【００３７】
このように、第２基板２００の第１基板１００が貼り合わされていない面側に貼り合わされる第３基板３００を更に備え、第２基板２００および第３基板３００の少なくとも一方は、当該第２基板２００と当該第３基板３００とが貼り合わされる面に凹部２０１、３０１が設けられ、当該電子装置１０は、第２基板２００および第３基板３００の貼り合わせにより凹部２０１、３０１に形成される空洞５００内に実装される第３電子部品５３０を更に備える電子装置１０が提供される。
【００３８】
図５は、また他の実施形態に係る電子装置１０の構造と製造方法を模式的に示す分解断面図である。同図に示すように、電子装置１０は、第１基板１００、第２基板２００および中間基板４００を備える。第１基板１００および第２基板は、それぞれ、図１に示した第１基板１００および第２基板２００と同じ構造を有する。そこで、共通の要素には同じ参照番号を付して重複する説明を省く。
【００３９】
中間基板４００は、積層された複数のセラミックス基材４１０を有する。セラミックス基材４１０の各々は層内配線３３０を有する。最上層のセラミックス基材４１０は上面に、最下層のセラミックス基材４１０は下面に、それぞれパッド４２０、４４０を有する。また、中間基板４００は、セラミックス基材４１０を厚さ方向に貫通して形成されたビア４５０を有する。これらにより、中間基板４００には電子回路が形成される。
【００４０】
中間基板４００の上面に形成されたパッド４２０は、第１基板１００の下面に形成されたパッド１４０に対面した位置に配される。従って、中間基板４００の上面を第１基板１００の下面に接着した場合、パッド１４０、４２０は相互に結合される。また、導電性接着材を用いて接着することにより、パッド１４０、４２０は電気的にも結合される。
【００４１】
中間基板４００の下面に形成されたパッド４４０は、第２基板２００の上面に形成されたパッド２２０に対面した位置に配される。従って、中間基板４００の下面を第２基板２００の上面に接着した場合に、パッド４４０、２２０は相互に結合される。また、導電性接着材を用いて接着することにより、パッド４４０、３２０は電気的にも結合される。
【００４２】
このような構造を有する中間基板４００を、第１基板１００および第２基板２００の間に挟んで接着することにより、第１基板１００、第２基板２００および中間基板４００のそれぞれに形成された電子回路が相互に結合され、全体として大規模な電子装置１０が形成される。
【００４３】
更に、中間基板４００の開口部４０１は、上側の開口を第１基板１００の凹部１０１に、下側の開口を第２基板の凹部２０１に、それぞれ封止され、全体として空洞５００を形成する。空洞５００は、上側をグランド層１６０に、下側をグランド層２６０に、側方をグランドビア１７０、２７０、４７０に包囲され、個別にシールドされる。これにより、空洞５００は個別にシールドされるので、処理する信号の種類が異なる第１電子部品５４０および第２電子部品５２０が混在しても、良好に動作させることができる。
【００４４】
また、中間基板４００を挟むことにより大きな空洞５００を形成できるので、大型の第１電子部品５４０を基板内に埋設できる。また、貼り合わせる前の段階では、一部の第１電子部品５４０を実装する面が第２基板２００の最上層に露出しているので、実装が容易になる。
【００４５】
図６は、図５に示す電子装置１０の内部に形成される基板内シールド２０の形状を模式的に示す斜視図である。同図に示すように、第１基板１００、第２基板２００および中間基板４００が貼り合わされた場合、パッド１４０、２２０、４２０、４４０を介して、グランド層１６０、２６０およびグランドビア１７０、２７０、４７０は電気的に結合される。その結果、空洞５００の周囲には、空洞５００を立体的に包囲する導電性の基板内シールド２０が形成される。基板内シールド２０は、層内配線１３０、２３０を介してグランド電位に結合される。
【００４６】
基板内シールド２０は、空洞５００の上側および下側を、連続した平面をなすグランド層１６０、２６０により遮蔽する。また、基板内シールド２０は、空洞５００の側面を、多数のグランドビア１７０、２７０、４７０により包囲して遮蔽する。これにより、第１電子部品５４０から発生した電磁的なノイズが外部へ放射されることが防止される。また、外部からの電磁ノイズが第１電子部品５４０に影響を及ぼすことも防止される。
【００４７】
更に、グランドビア１７０、２７０、４７０の接合部には、導電性接着材により接着されたパッド１４０、４２０、４４０、２２０が矩形の枠体を形成する。この枠体も、空洞５００に対する電磁遮蔽に寄与する。
【００４８】
なお、第１基板１００、第２基板２００、第３基板３００および中間基板４００において、凹部１０１、２０１、３０１または開口部４０１の周囲のセラミックス基材１１０、２１０、３１０、４１０の各々が、凹部１０１、２０１、３０１、４０１を包囲する層内配線１３０、２３０、３３０、４３０を有してもよい。これにより、基板内シールド２０が有する導電性の枠体の数を増やして、空洞５００の側方への磁気遮蔽を強化することができる。
【００４９】
なお、上記電子装置１０において、第１基板１００、第２基板２００、第３基板３００および中間基板４００は、例えばＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ：低温同時焼成セラミクス）により形成される。ＬＴＣＣは、融点の低いＣｕ、Ａｇ等の融点よりも低い温度で焼成できるので、電気的な特性に優れたパッド１２０、１４０、２２０、２４０、３２０、３４０、４２０、４４０、層内配線１３０、１３２、２３０、２３２、３３０、３３２、４３０、ビア１５０、２５０、３５０、４５０、グランド層１６０、２６０、３６０およびグランドビア１７０、２７０、３７０、４７０を形成できる。また、キャパシタ、インダクタ等を作り込むこともできる。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載された範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることは当業者に明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】ある実施形態に係る電子装置１０を示す断面図である。
【図２】電子装置１０の構造を示す断面図である。
【図３】電子装置１０に形成された基板内シールド２０を示す斜視図である。
【図４】他の実施形態に係る電子装置１０を示す断面図である。
【図５】更に他の実施形態に係る電子装置１０を示す断面図である。
【図６】電子デバイスに形成された基板内シールド２０を示す斜視図である。
【符号の説明】
【００５２】
１０  電子装置
２０  基板内シールド
１００  第１基板
１０１、２０１、３０１  凹部
１１０、２１０、３１０、４１０  セラミックス基材
１２０、１４０、２２０、２４０、３２０、３４０、４２０、４４０  パッド
１３０、１３２、２３０、２３２、３３０、３３２、４３０、４３２  層内配線
１５０、２５０、３５０、４５０  ビア
１６０、２６０、３６０、４６０  グランド層
１７０、２７０、３７０、４７０  グランドビア
２００  第２基板
３００  第３基板
４００  中間基板
４０１  開口部
５００  空洞
５１０  キャップ
５２０  第２電子部品
５３０  第３電子部品
５４０  第１電子部品
５６０  ボンディングワイヤ
５７０  ソルダバンプ
５８０  メイン基板
５９０  中空パッケージ
【図１】
2009105096.tif 000003
【図２】
2009105096.tif 000004
【図３】
2009105096.tif 000005
【図４】
2009105096.tif 000006
【図５】
2009105096.tif 000007
【図６】
2009105096.tif 000008