(57)【要約】【課題】高速にリセット動作を行うことができるとともに、低消費電力である演算増幅器を提供すること。【解決手段】本発明に係る演算増幅器１３０は、基準電位Ｖｂｉａｓに対して入力信号の差動増幅を行う差動増幅回路１３２と、差動増幅回路１３２により増幅された信号を出力する出力回路１３３と、差動増幅回路１３２の出力と出力回路１３３の出力の間に接続され、出力回路１３３から出力される信号の位相を補償する位相補償容量１０６と、位相補償容量１０６と並列に接続されたダイオード１１２とを備えるものである。【選択図】図１
2009159508.tif 000002
【特許請求の範囲】
【請求項１】
基準電位に対して入力信号の差動増幅を行う差動増幅回路と、
前記差動増幅回路により増幅された信号を出力する出力回路と、
前記差動増幅回路と前記出力回路との間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、
前記位相補償容量と並列に接続されたダイオードとを備える演算増幅器。
【請求項２】
一端が並列接続された前記位相補償容量と前記ダイオードとに接続され、他端が前記差動増幅回路に接続された位相補償抵抗をさらに備える請求項１に記載の演算増幅器。
【請求項３】
前記差動増幅回路の差動入力がＰチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのアノードが前記位相補償容量の前記差動増幅回路側に接続され、前記ダイオードのカソードが前記位相補償容量の前記出力回路側に接続された請求項１又は２に記載の演算増幅器。
【請求項４】
前記差動増幅回路の差動入力がＮチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのカソードが前記位相補償容量の前記差動増幅回路側に接続され、前記ダイオードのアノードが前記位相補償容量の前記出力回路側に接続された請求項１又は２に記載の演算増幅器。
【請求項５】
一端が前記位相補償容量に接続され、他端が前記差動増幅回路と前記ダイオードとに接続された位相補償抵抗をさらに備える請求項１に記載の演算増幅器。
【請求項６】
前記差動増幅回路の差動入力がＰチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのアノードが前記位相補償抵抗の前記差動増幅回路側に接続され、前記ダイオードのカソードが前記位相補償容量の前記出力回路側に接続された請求項５に記載の演算増幅器。
【請求項７】
前記差動増幅回路の差動入力がＮチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのカソードが前記位相補償抵抗の前記差動増幅回路側に接続され、前記ダイオードのアノードが前記位相補償容量の前記出力回路側に接続された請求項５に記載の演算増幅器。
【請求項８】
演算増幅器と、前記演算増幅器に並列に接続された積分容量と、前記積分容量に並列に接続されたリセットスイッチとを有する積分回路であって、
前記演算増幅器は、
基準電位に対して入力信号の差動増幅を行う差動増幅回路と、
前記差動増幅回路により増幅された信号を出力する出力回路と、
前記差動増幅回路と前記出力回路との間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、
前記位相補償容量と並列に接続されたダイオードとを備える積分回路。
【請求項９】
一端が並列接続された前記位相補償容量と前記ダイオードに接続され、他端が前記差動増幅回路に接続された位相補償抵抗をさらに備える請求項８に記載の積分回路。
【請求項１０】
前記差動増幅回路の差動入力がＰチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのアノードが前記位相補償容量の前記差動増幅回路側に接続され、前記ダイオードのカソードが前記位相補償容量の前記出力回路側に接続された請求項８又は９に記載の積分回路。
【請求項１１】
前記差動増幅回路の差動入力がＮチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのカソードが前記位相補償容量の前記差動増幅回路側に接続され、前記ダイオードのアノードが前記位相補償容量の前記出力回路側に接続された請求項８又は９に記載の積分回路。
【請求項１２】
一端が前記位相補償容量に接続され、他端が前記差動増幅回路と前記ダイオードとに接続された位相補償抵抗をさらに備える請求項８に記載の積分回路。
【請求項１３】
前記差動増幅回路の差動入力がＰチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのアノードが前記位相補償抵抗の前記差動増幅回路側に接続され、前記ダイオードのカソードが前記位相補償容量の前記出力回路側に接続された請求項１２に記載の演算増幅器。
【請求項１４】
前記差動増幅回路の差動入力がＮチャネルＭＯＳＦＥＴで構成され、
前記ダイオードのカソードが前記位相補償抵抗の前記差動増幅回路側に接続され、前記ダイオードのアノードが前記位相補償容量の前記出力回路側に接続された請求項１２に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器及び積分回路に関し、特に、位相補償容量を有する演算増幅器及び積分回路に関する。
【背景技術】
【０００２】
入力信号の電流や電圧を積分した信号を出力する積分回路が広く知られている。この積分回路は、容量素子に電荷を充電する積分期間と、容量素子の電荷の放電するリセット期間を繰り返して動作している。積分回路による信号の増幅は、入力信号成分とともに入力ノイズ成分も増幅する。しかし、積分回路の帯域を下げることで、入力ノイズ成分を低減することが出来る。ある一定の周期で駆動する積分回路の帯域を下げるためには、リセット期間を短くし、積分期間を長くする必要がある。
【０００３】
演算増幅器を使用した積分回路のリセット動作に要するリセット時間Ｔｒｓは、位相補償容量の容量値Ｃｃ、位相補償容量に流れる電流Ｉｃ及び位相補償容量の電位差Ｖｃによって決まり、Ｔｒｓ＝Ｖｃ・Ｃｃ／Ｉｃで表される。このリセット期間を短くするためには、演算増幅器の消費電流を増やすか演算増幅器の位相補償容量を減らす必要がある。位相補償容量は、演算増幅器の回路安定性とのトレードオフになるため、一般的には、消費電流を増やしてリセット期間を短くしている。
【０００４】
図６は、特許文献１の図１０に記載の積分回路の回路図である。この積分回路は、演算増幅器１７、入力電流源２１、リセットスイッチ１９ａ、積分容量１８を備える。演算増幅器１７の反転入力端子と出力端子２３との間で、積分容量１８とリセットスイッチ１９ａとが並列に接続されている。入力電流源２１からの電流Ｉｉｎによって、積分容量１８を充放電し、この充放電によって積分された電圧が出力電圧Ｖｏｕｔとして出力端子２３に出力される。
【０００５】
図７は、図６の積分回路の動作を示すタイミングチャートである。入力電流源２１は、図７のように正方向の電流または負方向の電流Ｉｉｎを出力する。リセットスイッチ１９ａは、制御信号Ｐｒｓに応じて積分容量１８を充放電しリセットするスイッチである。トランスファーゲート１９とインバータ２０により図７のタイミングでＯＮ／ＯＦＦする。
【０００６】
演算増幅器１７は、バイアス回路１４、差動増幅段１５、ソース接地増幅段１６を備える。演算増幅器１７は、さらに、発振を防止するための位相補償抵抗５、位相補償容量６を備える。
【０００７】
バイアス回路１４では、定電流源１３によりＰチャネルＭＯＳＦＥＴ１０に定電流が供給される。ＰチャネルＭＯＳＦＥＴ１０、１１及び１２からなるカレント・ミラー回路により、差動増幅段１５に電流Ｉ１が、ソース接地増幅段１６に電流Ｉ４が供給される。
【０００８】
差動増幅段１５では、非反転入力ノード２ａに基準電圧Ｖｂｉａｓが、反転入力ノード１ａに入力電流Ｉｉｎに基づく入力電圧Ｖｉｎが入力される。そして、ＰチャネルＭＯＳＦＥＴ１及び２からなる差動対と、ＮチャネルＭＯＳＦＥＴ３及び４からなるカレント・ミラー回路によって差動増幅を行なう。
【０００９】
ソース接地増幅段１６では、差動増幅段１５の出力となるノード９の電圧に応じてＮチャネルＭＯＳＦＥＴ７のドレイン電流が変化し、出力電圧Ｖｏｕｔが変化する。
【００１０】
図７に示す期間Ｃ'では、入力電流が正方向に大きく振れたために演算増幅器の出力電圧ＶｏｕｔがＶＳＳレベルに飽和している。この期間では、差動増幅段１５のイマジナリショートが崩れ、非反転入力電圧Ｖｂｉａｓに対して反転入力電圧Ｖｉｎが上昇する。
【００１１】
そのため、反転入力側のＰチャネルＭＯＳＦＥＴ１のゲート・ソース電圧Ｖｇｓが小さくなり、ＰチャネルＭＯＳＦＥＴ１に電流がほとんど流れなくなる。すなわち、電流Ｉ２≒０、電流Ｉ１≒電流Ｉ３となる。また、差動増幅段１５のＮチャネルＭＯＳＦＥＴ３及び４からなるカレント・ミラー回路により、ＮチャネルＭＯＳＦＥＴ４にも電流がほとんど流れない。そのため、電流Ｉ３が位相補償容量６へ供給される。
【００１２】
電流Ｉ３により位相補償容量６は充放電される。ここで、位相補償容量６の出力端子２３側（以下、出力側という。）の電位Ｖｃｏは、常に出力電圧Ｖｏｕｔに等しいから、ＶＳＳレベルに飽和している。そのため、位相補償容量６の位相補償抵抗５側（以下、入力側という。）の電位Ｖｃｉが上昇する。具体的には、図７に示すように、Ｖｃｉ＝Ｖｄｓ（４）であるが、期間Ｃ'ではＶｄｓ（４）が定まらない。そして、Ｖｃｉ＝ＶＤＤ−Ｖｄｓ（１１）−Ｖｄｓ（２）まで上昇する。ここで、Ｖｄｓ（４）はＮチャネルＭＯＳＦＥＴ４のドレイン・ソース電圧、Ｖｄｓ（１１）はＰチャネルＭＯＳＦＥＴ１１のドレイン・ソース電圧、Ｖｄｓ（２）はＰチャネルＭＯＳＦＥＴ２のドレイン・ソース電圧である。その結果、位相補償容量６の電位差Ｖｃは、Ｖｃ＝Ｖｏｕｔ−Ｖｃｉであるから、マイナス側に大きくなる。
【００１３】
図７に示す期間Ｇ'では、入力電流が負方向に大きく振れたために演算増幅器の出力電圧ＶｏｕｔがＶＤＤレベルに飽和している。この期間では、差動増幅段１５のイマジナリショートが崩れ、非反転入力電圧Ｖｂｉａｓに対して反転入力電圧Ｖｉｎが降下する。
【００１４】
そのため、反転入力側のＰチャネルＭＯＳＦＥＴ１のゲート・ソース電圧Ｖｇｓが大きくなり、ＰチャネルＭＯＳＦＥＴ１にほぼ全ての電流が流れる。すなわち、電流Ｉ１≒電流Ｉ２となる。また、差動増幅段１５のＮチャネルＭＯＳＦＥＴ３及び４からなるカレント・ミラー回路により、ＮチャネルＭＯＳＦＥＴ４にも電流Ｉ２とほぼ同じ電流が電流Ｉ４から流れる。
【００１５】
電流Ｉ４により位相補償容量６は充放電される。ここで、位相補償容量６の出力側電位はＶＤＤレベルに飽和しているため、位相補償容量６の入力側の電位Ｖｃｉが降下する。具体的には、図７に示すように、Ｖｃｉ＝Ｖｄｓ（４）≒ＶＳＳまで降下する。その結果、位相補償容量６の電位差Ｖｃは、プラス側に大きくなる。
【００１６】
図７に示す期間Ｃ及びＧでの位相補償容量６の入力側電位は、ＮチャネルＭＯＳＦＥＴ４のドレイン・ソース電圧Ｖｄｓにより決まる。差動増幅段１５の差動入力がＰチャネルＭＯＳＦＥＴで構成される場合、飽和時の位相補償容量６の入力側の電位変動は、下側に振れる期間Ｇ'よりも、上側に振れる期間Ｃ'での方が大きい。そのため、ＶＳＳレベルに飽和した期間Ｃ'における位相補償容量６の電位差Ｖｃをリセットする時間が最大となる。この時間によってリセット時間の長さが決まる。
【００１７】
ＶＳＳレベルに飽和したときの位相補償容量６の電位差Ｖｃが大きくなるため、この電位差Ｖｃをリセットするためのリセット時間を長くする必要がある。リセット時間が長くなる分、積分期間が短くなるため、積分の帯域が上がり、ノイズが増加する。
【００１８】
また、このリセット時間を短くするには、演算増幅器の消費電流（Ｉ１及びＩ４）を増やすか演算増幅器の位相補償容量６を減らす必用がある。位相補償容量６を減らすと、演算増幅器の回路安定性が低下するため、通常、消費電流を増やしてリセット時間を短くしている。そのため、演算増幅器の消費電流が増加する。
【００１９】
図８は、特許文献１の図１に記載の積分回路の回路図である。図６に示した回路に対し、制御信号Ｐｒｓと同期したＰｓｗに応じて位相補償容量６の充放電を制御する充放電制御回路２５が追加されている。位相補償容量６の一端をＶＳＳに接続し、もう一端を基準電圧Ｖｂｉａｓに接続することにより、演算増幅器内部で決まるスルーレートによらず、高速リセットが可能となる。
【特許文献１】特開２００７−１２４４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、特許文献１の図１に記載の積分回路は、強力な外部電流源を必要とするため、外部回路の規模が大きくなる。また、外部回路を含めた総合的な消費電流が増加するという問題があった。
【課題を解決するための手段】
【００２１】
本発明に係る演算増幅器は、基準電位に対して入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路により増幅された信号を出力する出力回路と、前記差動増幅回路と前記出力回路との間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、前記位相補償容量と並列に接続されたダイオードとを備えるものである。
【００２２】
また、本発明に係る積分回路は、演算増幅器と、前記演算増幅器に並列に接続された積分容量と、前記積分容量に並列に接続されたリセットスイッチとを有する積分回路であって、前記演算増幅器は、基準電位に対して入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路により増幅された信号を出力する出力回路と、前記差動増幅回路と前記出力回路との間に接続され、前記出力回路から出力される信号の位相を補償する位相補償容量と、前記位相補償容量と並列に接続されたダイオードとを備えるものである。
【発明の効果】
【００２３】
本発明によれば、高速にリセット動作を行うことができるとともに、低消費電力である演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１
図１を用いて、実施の形態１に係る積分回路の回路構成について説明する。この積分回路の概略構成は、図６と同様である。すなわち、この積分回路は、演算増幅器１３０、入力電流源１４５、リセットスイッチ１４４、積分容量１４１を備えている。
【００２５】
演算増幅器１３０の非反転入力端子（第１の入力端子）１２２に基準電圧Ｖｂｉａｓ（第１の入力信号）が入力され、演算増幅器１３０の反転入力端子（第２の入力端子）１２１に入力電流源１４５から入力電流Ｉｉｎ（第２の入力信号）が入力される。そして、演算増幅器１３０の反転入力端子１２１と出力端子１２６との間には、積分容量１４１とリセットスイッチ１４４が並列に接続されている。積分容量１４１は、充放電により入力電流Ｉｉｎを積分する。
【００２６】
リセットスイッチ１４４は、制御信号Ｐｒｓに応じて積分容量１４１を充放電しリセットするスイッチである。制御信号Ｐｒｓは、リセットスイッチ１４４をＯＮ／ＯＦＦするための信号であり、積分容量１４１の充放電と、演算増幅器１３０をボルテージホロワ接続にしてリセット動作させるための信号である。
【００２７】
リセットスイッチ１４４は、トランスファーゲート１４２とインバータ１４３を有している。トランスファーゲート１４２は、並列接続されたＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴから構成される。並列接続されたＭＯＳＦＥＴの両端が、それぞれ積分容量１４１に接続されている。ＮチャネルＭＯＳＦＥＴのゲートに制御信号Ｐｒｓが入力される。ＰチャネルＭＯＳＦＥＴのゲートにはインバータ１４３により制御信号Ｐｒｓを反転した反転信号が入力される。トランスファーゲート１４２は、制御信号ＰｒｓがハイレベルのときＯＮとなって積分容量１４１の両端を短絡し、制御信号ＰｒｓがローレベルのときＯＦＦとなって積分容量１４１の両端を非短絡（開放）とする。
【００２８】
演算増幅器１３０は、バイアス回路１３１、差動増幅段１３２、ソース接地増幅段１３３、位相補償回路１３４を備えている。
【００２９】
バイアス回路１３１は、差動増幅段１３２、ソース接地増幅段１３３に所定の電流を供給する。バイアス回路１３１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列接続された定電流源１０９及びミラートランジスタ１１０を有している。ミラートランジスタ１１０は、差動増幅段１３２のミラートランジスタ１１１及びソース接地増幅段１３３のミラートランジスタ１０７とともにカレント・ミラー回路を構成している。そのため、定電流源１０９により生成された電流が、差動増幅段１３２及びソース接地増幅段１３３に供給される。ここで、ミラートランジスタ１１０は、ＰチャネルＭＯＳＦＥＴである。そのソースは電源電圧ＶＤＤに、ドレインは定電流源１０９を介して接地電圧ＧＮＤに接続されている。ゲートは、ミラートランジスタ１１１及びミラートランジスタ１０７のゲートに接続されている。また、ゲートとドレインとが互いに接続されている。
【００３０】
差動増幅段１３２は、反転入力端子１２１に入力される信号と非反転入力端子１２２に入力される信号に対し差動増幅を行う。差動増幅段１３２は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、ミラートランジスタ１１１、差動対トランジスタ１０１、１０２、ミラートランジスタ１０３、１０４を有している。
【００３１】
ミラートランジスタ１１１は、ミラートランジスタ１１０と構成するカレント・ミラー回路により電流Ｉ１を生成し、差動対トランジスタ１０１、１０２へ供給する。ミラートランジスタ１１１は、ＰチャネルＭＯＳＦＥＴである。そのソースは電源電圧ＶＤＤに、ドレインは差動対トランジスタ１０１、１０２の間のノード１２０に接続されている。
【００３２】
差動対トランジスタ１０１、１０２は差動対を構成している。差動対トランジスタ１０１が反転入力端子１２１の信号に応じて電流Ｉ２を生成し、差動対トランジスタ１０２が非反転入力端子１２２の信号に応じて電流Ｉ３を生成する。差動対トランジスタ１０１、１０２は、共にＰチャネルＭＯＳＦＥＴである。差動対トランジスタ１０１、１０２のソース同士はノード１２０を介して接続されている。差動対トランジスタ１０１のゲートは反転入力端子１２１に接続されている。差動対トランジスタ１０２のゲートは非反転入力端子１２２に接続されている。
【００３３】
差動対トランジスタ１０１、１０２と接地電圧ＧＮＤとの間には、ミラートランジスタ１０３、１０４が接続されている。ミラートランジスタ１０３、１０４は、カレント・ミラー回路を構成している。そのため、ミラートランジスタ１０３を流れる電流Ｉ２と同じ電流がミラートランジスタ１０４にも流れる。その結果、差動増幅段１３２の出力ノード１２３から電流Ｉ３−Ｉ２の差動増幅信号が出力される。ミラートランジスタ１０３、１０４は、共にＮチャネルＭＯＳＦＥＴである。ゲート同士及びミラートランジスタ１０３のドレインが互いに接続されている。ミラートランジスタ１０３のドレインは差動対トランジスタ１０１のドレインに、ソースは接地電圧ＧＮＤに接続されている。ミラートランジスタ１０４のドレインはノード１２３を介して差動対トランジスタ１０２のドレインに、ソースは接地電圧ＧＮＤに接続されている。
【００３４】
ソース接地増幅段１３３は、能動付加型の増幅回路であり、差動増幅段１３２により差動増幅された信号を増幅し出力端子１２６へ出力する出力回路である。ソース接地増幅段１３３は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列接続されたミラートランジスタ１０７と出力トランジスタ１０８を有している。
【００３５】
ミラートランジスタ１０７は、ミラートランジスタ１１０と構成するカレント・ミラー回路によって電流Ｉ４を生成し、出力トランジスタ１０８へ供給する。ミラートランジスタ１０７は、ＰチャネルＭＯＳＦＥＴである。そのソースは電源電圧ＶＤＤに、ドレインはノード１２５を介して出力トランジスタ１０８のドレインに接続されている。
【００３６】
出力トランジスタ１０８は、差動増幅段１３２のノード１２３の電圧に応じた信号を生成する。そして、ミラートランジスタ１０７との間のノード１２５から出力端子１２６へ出力電圧Ｖｏｕｔを出力する。出力トランジスタ１０８は、ＮチャネルＭＯＳＦＥＴである。そのゲートはノード１２３に、ソースは接地電圧ＧＮＤに接続されている。出力トランジスタ１０８は、ノード１２３の電圧変化を反転増幅して出力端子１２６に出力する。
【００３７】
位相補償回路１３４は、出力端子１２６に出力される信号の位相を補償する。つまり、発振を防止するための回路である。位相補償回路１３４は、差動増幅段１３２のノード１２３とソース接地増幅段１３３のノード１２５との間に、直列接続された位相補償抵抗１０５と位相補償容量１０６を有している。位相補償抵抗１０５と位相補償容量１０６とで構成されるＣＲ回路により位相を変化させ発振を防止する。位相補償抵抗１０５は、一端がノード１２３に接続され、他端がノード１２４を介して位相補償容量１０６の一端に接続されている。位相補償容量１０６の他端はノード１２５に接続されている。
【００３８】
そして、ダイオード１１２が位相補償容量１０６と並列接続されている。具体的には、ダイオード１１２のアノード側はノード１２４に接続し、カソード側はノード１２５に接続されている。なお、図２に示すように、ダイオード１１２のアノード側の接続先をノード１２４（位相補償容量１０６と位相補償抵抗１０５の間）に代えて、ノード１２３（位相補償抵抗１０５と差動増幅段１３２の出力の間）としても同様の効果を得ることができる。
【００３９】
次に、図３のタイミングチャートを用いて、本実施形態に係る積分回路の動作について説明する。図３は上から、入力電流Ｉｉｎ、出力電圧Ｖｏｕｔ、ノード１２４の電位Ｖ１２４、位相補償容量１０６の電位差Ｖｃ、リセット信号Ｐｒｓを示している。図３に示すように、入力電流Ｉｉｎは、ハイレベル（＋Ｉ）からローレベル（−Ｉ）の間で変動するアナログ信号、またはデジタル信号である。また、一定周期で、リセット期間と積分期間とが繰り返される。具体的には、図３に示す期間Ａ、Ｃ、Ｃ'、Ｅ、Ｇ、Ｇ'は積分期間であり、期間Ｂ、Ｄ、Ｆ、Ｈはリセット期間である。
【００４０】
積分期間は、入力電流Ｉｉｎを積分容量１４１により積分する期間であり、制御信号Ｐｒｓがローレベルである。このため、リセットスイッチ１４４はＯＦＦとなる。一方、リセット期間は、制御信号Ｐｒｓがハイレベルであるため、リセットスイッチ１４４はＯＮとなる。リセットスイッチ１４４がＯＮになると、演算増幅器１３０の出力電圧Ｖｏｕｔを反転入力端子１２１の入力電圧Ｖｉｎに帰還させるボルテージホロワ接続となる。ここで、積分容量１４１の両端はショートし、電位差が無くなる。
【００４１】
図３に示す期間Ｃ'では、入力電流Ｉｉｎが正方向に大きく振れたために演算増幅器１３０の出力電圧ＶｏｕｔがＶＳＳレベルに飽和している。この期間では、差動増幅段１３２のイマジナリショートが崩れ、非反転入力電圧Ｖｂｉａｓに対して反転入力電圧Ｖｉｎが上昇する。
【００４２】
そのため、反転入力側のＰチャネルＭＯＳＦＥＴ１０１のゲート・ソース電圧Ｖｇｓが小さくなり、ＰチャネルＭＯＳＦＥＴ１０１に電流がほとんど流れなくなる。すなわち、電流Ｉ１≒電流Ｉ３となる。また、差動増幅段１３２のＮチャネルＭＯＳＦＥＴ１０３及び１０４からなるカレント・ミラー回路により、ＮチャネルＭＯＳＦＥＴ１０４にも電流がほとんど流れない。そのため、電流Ｉ３がノード１２４へ流れる。
【００４３】
位相補償容量１０６の両端に接続されたダイオード１１２のアノード側（ノード１２４）の電位Ｖ１２４は差動増幅段１３２のＮ型ＭＯＳＦＥＴ１０４のドレイン・ソース電圧Ｖｄｓ（１０４）である。一方、ダイオード１１２のカソード側（ノード１２５）は常に出力電圧Ｖｏｕｔに等しく、ＶＳＳレベルに飽和している。すなわち、ダイオード１１２に順方向バイアスが加えられた状態となる。そのため、ダイオード１１２のＶｔ以上の順方向バイアスでノード１２４に流れた電流Ｉ３は、ほとんど全てダイオード１１２に流れる。よって、期間Ｃ'において、位相補償容量１０６の電位差Ｖｃはほとんど変動せず、飽和直後の電位に固定される。
【００４４】
これにより、リセット期間に位相補償容量１０６の電位差を飽和直後の電位差まで戻すための充放電期間が必要なくなり、その分リセット時間が短くなる。すなわち、飽和直後の電位差からリセットするために必要な時間のみとなる。
【００４５】
リセット期間における出力電圧Ｖｏｕｔがリセットされる時間Ｔｒｓは、差動増幅段１３２から出力される電流Ｉｄ１と位相補償容量の容量値Ｃｃと位相補償容量の両端の電位差Ｖｃによって決まる。具体的には、Ｔｒｓ＝（Ｖｃ・Ｃｃ）／Ｉｄ１で表される。
【００４６】
位相補償容量１０６にダイオード１１２を並列接続することにより、ＶｏｕｔがＶＳＳに飽和状態の期間に、位相補償容量１０６の電位差Ｖｃが増加しない。そのため、電位差Ｖｃが小さくなり、出力電圧Ｖｏｕｔがリセットされる時間Ｔｒｓを短縮することが可能となる。従って、本発明により、演算増幅器の出力信号が飽和した状態からのリセット動作を、消費電流を増やさず高速化することができる。リセット動作の高速化により、積分時間を長く設定することができ、入力ノイズ成分を低減することができる。
【００４７】
実施の形態２
次に、実施の形態２に係る積分回路について説明する。図４に本発明の実施の形態２に係る積分回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。
【００４８】
図４に示す実施の形態２の回路図と図１に示す実施の形態１の回路図との違いは、出力バッファ回路１３５を追加した点である。出力バッファ回路１３５は、入力電流Ｉｉｎが大きい場合、積分容量１４１が大きい場合などに用いられる。
【００４９】
出力バッファ回路１３５は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、直列接続された２つのＮチャネルＭＯＳＦＥＴ１１３、１１４を備える。ＮチャネルＭＯＳＦＥＴ１１４のソースは接地電圧ＧＮＤに、ドレインはノード１２６を介してＮチャネルＭＯＳＦＥＴ１１３のソースに接続されている。そのゲートはＮチャネルＭＯＳＦＥＴ１０８のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ１１３のドレインは電源電圧ＶＤＤに接続されている。そのゲートは、ＰチャネルＭＯＳＦＥＴ１０７のドレインとノード１２５との間のノードに接続されている。
【００５０】
出力バッファ回路１３５を用いることにより、位相補償容量１０６に負荷となる積分容量１４１が直接接続されなくなる。そのため、演算増幅器１３０の回路安定性を得るための位相補償容量１０６を小さくすることができる。そのため、スルーレートを大きくすることができる。ここで、実施の形態２でも、実施の形態１と同様に、位相補償容量１０６にダイオード１１２が並列に接続されている。そのため、演算増幅器１３０の消費電力を増やさずに、リセット期間をさらに短縮することができる。
【００５１】
すなわち、回路安定性を確保した上で位相補償容量値を小さく設定した回路に、本発明を適用することにより、演算増幅器の消費電力を増やさずに、リセット期間をさらに短縮することができる。なお、ダイオードのカソード側の接続先をノード１２５（ソース接地増幅段１３３の出力）に代えて、ノード１２６（出力バッファ回路１３５の出力）としても同様の効果を得ることができる。
【００５２】
実施の形態３
次に、実施の形態３に係る積分回路について説明する。図５に本発明の実施の形態３に係る積分回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。
【００５３】
図５の回路構成は、図１の演算増幅器１３０におけるＭＯＳＦＥＴの極性を反転させたものである。ここでも、ダイオード１１２が位相補償容量１０６と並列接続されている。ただし、ダイオード１１２のアノード側はノード１２５に接続し、カソード側はノード１２４に接続されている。動作については、実施の形態１ではＶＳＳレベルに飽和状態の期間に位相補償容量１０６を増加させないが、実施の形態３では、ＶＤＤレベルに飽和状態の期間に位相補償容量１０６の電位差を増加させない。
【００５４】
このように、トランジスタの極性を反転させて演算増幅器を構成した場合でも、動作は実施の形態１と全く同様であり、同様の効果を得ることができる。
【００５５】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。例えば、上述の積分回路は、入力電流を積分する積分回路であるが、入力電圧を積分する積分回路としてもよい。また、上述の演算増幅器を積分回路以外の回路に適用してもよい。例えば、積分回路を、積分容量１４１をその他の帰還素子に置き換えた帰還増幅器としてもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態を示す積分回路の回路構成図である。
【図２】本発明の第１の実施の形態を示す積分回路の回路構成図である。
【図３】本発明の第１の実施の形態を示す積分回路のタイミングチャートである。
【図４】本発明の第２の実施の形態を示す積分回路の回路構成図である。
【図５】本発明の第３の実施の形態を示す積分回路の回路構成図である。
【図６】特許文献１の図１０に記載の積分回路の回路構成図である。
【図７】積分回路の課題を説明するためのタイミングチャートである。
【図８】特許文献１の図１に記載の積分回路の回路構成図である。
【符号の説明】
【００５７】
１０１、１０２  差動対トランジスタ
１０３、１０４、１０７、１１０、１１１  ミラートランジスタ
１０５  位相補償抵抗
１０６  位相補償容量
１０８  出力トランジスタ
１０９  定電流源
１１２  ダイオード
１１３、１１４  ＮチャネルＭＯＳＦＥＴ
１２０、１２３、１２４、１２５  ノード
１２１  反転入力端子
１２２  非反転入力端子
１２６  出力端子
１３０  演算増幅器
１３１  バイアス回路
１３２  差動増幅段
１３３  ソース接地増幅段
１３４  位相補償回路
１３５  出力バッファ回路
１４１  積分容量
１４２  トランスファーゲート
１４３  インバータ
１４４  リセットスイッチ
１４５  入力電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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