(57)【要約】【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。【選択図】図１５
2009105195.tif 000002
【特許請求の範囲】
【請求項１】
浅溝素子分離領域に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグを有することを特徴とする半導体装置。
【請求項２】
凸型Ｆｉｎ構造の拡散層側面が８５度以上９０度未満のテーパー角に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
凸型Ｆｉｎ構造の拡散層側面が少なくとも素子分離領域上に突き出た部分で垂直に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソース及びドレイン領域が、前記エピタキシャル成長シリコン層を形成した後、前記コンタクトプラグを形成するために開口したコンタクト孔を介して不純物注入して形成されたものであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、凸型Ｆｉｎ構造の電界効果トランジスタをセルトランジスタとして有する半導体記憶装置であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に浅溝素子分離（ＳＴＩ）領域となる溝を形成する工程、該溝に絶縁膜を埋込みＳＴＩ領域を形成する工程、該ＳＴＩ領域の絶縁膜の一部をエッチバックし、凸型Ｆｉｎ構造の半導体層を露出させる工程、露出した半導体層上にゲート絶縁膜を形成する工程、ゲート絶縁膜上にソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を形成する工程、ゲート電極側壁及びソース及びドレイン領域となる半導体層側壁にサイドウォールを形成すると同時にソース及びドレイン領域となる半導体層上面を露出する工程、露出した半導体層上面に選択エピタキシャル成長シリコン層を形成する工程、層間絶縁膜を形成し、前記選択エピタキシャル成長シリコン層を形成した半導体層に接続するコンタクト孔を形成する工程、該コンタクト孔に導電材料を埋込みコンタクトプラグを形成する工程、とを有する半導体装置の製造方法。
【請求項７】
前記ＳＴＩ領域を形成する溝を８５度以上９０度未満のテーパー角に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ＳＴＩ領域を形成する溝を、少なくとも素子分離領域上に突き出た部分の半導体層が垂直になるように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ソース及びドレイン領域が、前記エピタキシャル成長シリコン層を形成した後、前記コンタクトプラグを形成するために開口したコンタクト孔を介して不純物注入して拡散層としたことを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、詳しくはConvex型（凸型）のＦｉｎＦＥＴ（Fin Field Effect Transistor）におけるソース及びドレイン領域へのコンタクト形成の際の問題点を改良する構造及び製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化が進むにつれて、トランジスタのゲート長（チャネル長）だけでなく、拡散層幅（チャネル幅）も益々縮小化されてきている。トランジスタのオン電流を稼ぐため、拡散層の上面だけでなく側面もチャネルとして使用する、ＦｉｎＦＥＴが注目を浴びている（特許文献１〜２参照）。
【０００３】
また、ＦｉｎＦＥＴの拡散層幅（短手方向）を〜３０ｎｍ程度まで細める（ただし、Ｌｇ（ゲート長）＞Ｗ（拡散層幅））と、チャネル領域を完全に空乏化させることができ、優れたオフ電流（Ｉｏｆｆ）を得ることができる。さらに、ＦｉｎＦＥＴはダブルゲート構造となっており、プレーナー型トランジスタと比較して、ゲートコントロール性が良い。このためＦｉｎＦＥＴは、サブスレッショールド特性の優れた完全空乏化トランジスタとして期待されている。
【０００４】
上記特許文献１，２では、ＳＯＩ基板上にＦｉｎ形状の半導体層を形成しているため、拡散層において寄生抵抗が高くなるという問題がある。
【０００５】
一方、高価なＳＯＩ基板を用いずにバルクシリコン基板をエッチングしてＦｉｎを形成する技術が特許文献３〜５に示されている。
【０００６】
さらに、浅溝素子分離ＳＴＩ（Shallow Trench Isolation）形成後にドライあるいはウェット技術を利用して、ＳＴＩに埋め込んである絶縁膜を掘り下げて、拡散層の側面を露出させ、ゲート電極を拡散層の上面及び側面にはわせることで、Ｆｉｎ−ＦＥＴを形成する方法が提案されている。
【０００７】
しかし、拡散層幅が３０ｎｍ程度しかない為、コンタクトの寄生抵抗低減が課題となってくる。この解決手段の一つとして、拡散層側壁にシリコンを選択エピタキシャル成長させ、コンタクトボトムのサイズを拡散層幅よりも大きくすることにより、寄生抵抗を低減する方法が考えられている。
【特許文献１】特表２００６−５０１６７２号公報
【特許文献２】特開２００５−３１０９２１号公報
【特許文献３】特開２００２−１１８２５５号公報
【特許文献４】特開２００６−１３５２１号公報
【特許文献５】特開平５−２１８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
Convex型（凸型）のＦｉｎＦＥＴを作成する場合、拡散層側面にシリコンを選択エピタキシャル成長させる際に、側面へシリコンが成長してしまう可能性がある。そのため微細化進むと、拡散層を分離しているスペースが狭くなり、この部分のショートが問題になる。
【０００９】
そこで、本発明の目的は、ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明者は、上記課題を解決するために鋭意検討した結果、寄生抵抗を確実に低減させる方法として、シリコンの選択エピタキシャル成長前に、拡散層の側面にサイドウォール（SW ：Side Wall）を形成し、拡散層の上面にのみ選択エピタキシャル成長を行う手法を見出した。
【００１１】
すなわち、本発明は、浅溝素子分離（ＳＴＩ）領域に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグを有することを特徴とする半導体装置に関する。
【００１２】
また、本発明は、上記半導体装置の製造方法に関し、半導体基板上に浅溝素子分離（ＳＴＩ）領域となる溝を形成する工程、該溝に絶縁膜を埋込みＳＴＩ領域を形成する工程、該ＳＴＩ領域の絶縁膜の一部をエッチバックし、凸型Ｆｉｎ構造の半導体層を露出させる工程、露出した半導体層上にゲート絶縁膜を形成する工程、ゲート絶縁膜上にソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を形成する工程、ゲート電極側壁及びソース及びドレイン領域となる半導体層側壁にサイドウォールを形成すると同時にソース及びドレイン領域となる半導体層上面を露出する工程、露出した半導体層上面に選択エピタキシャル成長シリコン層を形成する工程、層間絶縁膜を形成し、前記選択エピタキシャル成長シリコン層を形成した半導体層に接続するコンタクト孔を形成する工程、該コンタクト孔に導電材料を埋込みコンタクトプラグを形成する工程、とを有する半導体装置の製造方法である。
【発明の効果】
【００１３】
本発明では、サイドウォールに挟まれた拡散層上面にのみ選択エピタキシャル成長シリコン層を形成しているため、微細化に際しても選択エピタキシャル成長シリコン層同士が接触してショートすることを防止でき、かつ、コンタクトボトムのサイズも拡散層幅よりも大きくすることができるため、ソース及びドレイン領域における寄生抵抗の低減を図ることができる。
【００１４】
また、本発明では、エピタキシャル成長シリコンを用いることにより、セルコンタクト孔開口後のリンやヒ素注入において、エピタキシャル成長シリコン表面へ高濃度の注入を行えるようになり、寄生抵抗（コンタクト抵抗）を下げることが出来る。また、セルコンタクトプラグ底とゲート電極端の距離が離れるため、セルコンタクトプラグからのリンの染み出しに対するマージンが増える。このため、セルコンタクトプラグ内のリンをドープしたアモルファスシリコン膜の不純物濃度を上げることができ、さらに寄生抵抗低減を図ることが出来る。
【００１５】
なお、実施例ではセルコンタクトプラグ内にリンを多量に含んだポリシリコンを用いているが、さらに微細化が進みセルコンタクト孔が小さくなった場合の抵抗低減対策として、セルコンタクト孔開口後にリンやヒ素注入を行った後、ＴｉＮ、ＴａＮなどのバリアメタルを介して、Ｗなどの高融点金属を埋め込み、これをセルコンタクトプラグとして使用することも出来る。この場合も、エピタキシャル成長シリコン表面へ高濃度の不純物を注入したことにより、良好なオーミックコンタクトが形成できる。
【発明を実施するための最良の形態】
【００１６】
本発明は、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）のセルアレイ内にConvex型（凸型）のＦｉｎＦＥＴを用いた場合の半導体装置とその製造方法に関するものである。図２〜１４に本発明の製造方法の実施形態を説明する為のＦｉｎＦＥＴ部の形成工程順を示す半導体装置の断面である。実施例の図には、周辺領域のトランジスタの断面図は図示していない。
【００１７】
図１は、ＦｉｎＦＥＴを用いたＤＲＡＭのメモリセルアレイのレイアウト図（図１（ａ））、その部分拡大図（図１（ｂ））並びに、ＦｉｎＦＥＴの構造を示す図１（ｂ）のＦ方向からの鳥瞰図（図１（ｃ））を示す。なお、この鳥瞰図では、サイドウォール１０，１０’を一部除去して説明しており、又、コンタクトプラグや層間絶縁膜等を図示していない。
【００１８】
図２〜図１２，図１４は、本発明の製造方法の第１の実施形態を説明するためのＦｉｎＦＥＴ部の形成工程順を示す半導体装置の断面であり、それぞれ、図１（ｂ）に示すＡ−Ａ断面を各図（ａ）、Ｂ−Ｂ断面を各図（ｂ）、Ｃ−Ｃ断面を各図（ｃ）、Ｄ−Ｄ断面を各図（ｄ）、Ｅ−Ｅ断面を各図（ｅ）に示す。図１３は、図１２の工程後の上面図を示す。図１５は第２の実施形態を説明する一部の工程の断面図である。
【００１９】
実施例１
まず、図２に示すように、半導体基板１上に約９ｎｍのパッド酸化膜２及び約１２０ｎｍのフィールド窒化膜３を順次成膜する。このフィールド窒化膜３は、拡散層を覆うマスク層となり、ＳＴＩを埋め込む酸化膜のＣＭＰ（Chemical Mechanical Polishing）ストッパとしても利用される。それから、リソグラフィー技術（Ｌｉｔｈｏ技術）とドライエッチング技術（Ｄｒｙ技術）を用いてパターニングを行い、フィールド窒化膜３とパッド酸化膜２をＳＴＩ形成領域を開口するように除去する。さらに、フィールド窒化膜３をマスクとしてドライ技術により、深さ約２００ｎｍのＳｉエッチを行う。このとき拡散層４のテーパー角は、８５度以上９０度未満としている。なお、このときフィールド窒化膜３も上面が５０ｎｍ程度削られる。
【００２０】
ＤＲＡＭのセルアレイにＦｉｎＦＥＴを使用した場合、ゲート幅方向の微細化やＦｉｎＦＥＴを用いた完全空乏化デバイスを実現するために拡散層幅（凸状拡散層４（半導体層）の短手方向）が〜３０ｎｍ程度をターゲットとする必要がある。これを実現するためには、上記のフィールド窒化膜をパターニング後、Ｓｉエッチ前のフィールド窒化膜マスクをドライエッチ又はウェットエッチにより、〜６０ｎｍ程度までスリミングしてからＳｉエッチを行う。その後の酸化工程などの結果、拡散層幅は〜３０ｎｍ程度まで細くなっていく。
【００２１】
Ｓｉエッチ後、素子分離溝内にはエッチングダメージを除くため、また後述するＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法のプラズマから拡散層４を守るため、熱酸化法によりシリコン酸化膜２０を形成する。それから、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜５ａを形成する。その後、シリコン窒化膜３をストッパとして、素子分離領域となるシリコン酸化膜５ａをＣＭＰ法により研磨除去する（図３）。ＣＭＰ後、ＳＴＩ酸化膜高さ調整用の酸化膜ウェットエッチを行い、続いてシリコン窒化膜３をウェットエッチングにより除去する。これにより素子分離領域（ＳＴＩ）５となる（図４）。
【００２２】
次に、セル領域及び周辺領域のトランジスタのためのウェル形成及びチャネル形成のための不純物注入を行い、活性化のための熱処理を行う（図示せず）。ＦｉｎＦＥＴでは、プレーナー型トランジスタと比較して、ゲートコントロール性が良いため、しきい値調節のためのチャネルドーピングを実施しないか、又はチャネルドーピングを実施してもアクセプタ不純物を低い濃度で注入を行い、チャネル領域の濃度が１．０×１０１８ｃｍ−３程度を越えないようにする。
【００２３】
続いて、前記の構造において、Ｌｉｔｈｏ技術を用いて、塗布したレジスト（不図示）のセルアレイ内のみ開口し、ＳＴＩ酸化膜をＷｅｔ技術またはＤｒｙ技術により、深さ１００ｎｍ程度の素子分離領域５をエッチングする。その後、アッシングによりレジストを剥離する（図５）。このとき、エッチングした領域は、パッド酸化膜２およびシリコン酸化膜２０も除去され、拡散層４の表面が露出している。
【００２４】
本実施例では、素子分離領域（ＳＴＩ）５の埋め込みにシリコン酸化膜を用いているが、微細化によりシリコン酸化膜のみでは埋め込めなくなる。このため、さらなる微細化に備えてＳＯＧ(Spin-On-Glass)単層やＳＯＧとシリコン酸化膜の積層構造を用いても良い。ＳＯＧの改質の際に高温熱処理を加える為、シリコン窒化膜またはシリコン窒酸化膜をライナー膜として用いる。このため、前記構造を使用する場合は、ＳＴＩに埋め込まれている絶縁膜を除去する際に、まず、シリコン酸化膜を１００ｎｍ程度エッチングした後、シリコン窒化膜またはシリコン窒酸化膜を除去するステップを追加し、さらにシリコン酸化膜２０を除去する必要がある。
【００２５】
次いで、ゲート絶縁膜６を約６〜７ｎｍ程度形成するために熱酸化を行う。その後、ゲート電極９として用いるポリシリコン７を約２００ｎｍ程度成膜する。ポリシリコン７は、リンを多量に含んだものでも、ボロンを多量に含んだものでもどちらでも良い。前記ポリシリコン７の不純物は、Non-Dopedポリシリコンの膜を成膜後、注入により導入しても良いし、成膜時に導入しても良い（ゲート電極にボロンを多量に含んだポリシリコンを用いる場合は、ゲート絶縁膜６を窒化して、窒素を添加することが好ましい）。ポリシリコン７を成膜後、ＣＭＰ技術を用いて拡散層４の上面から７０ｎｍ程度のところまで平坦化を行う。その後、チャネル領域のためのボロン注入を行う。条件は、６５ｋｅＶ／５．０Ｅ１２ｃｍ−３程度とする。それから、ハードマスクとして用いるシリコン窒化膜８を約７０ｎｍ程度成膜する（図６）。今回は、ポリシリコン７をゲート電極９として用いるが、ポリシリコンの上部にＷＳｉ等のシリサイド層を持つポリサイド構造、又は上部にＷなどのメタルを持つポリメタル構造のような、多層のゲート電極構造でもかまわない。その後、リソグラフィー技術とドライ技術を用いてゲート電極９のパターニングを行う（図７）。
【００２６】
微細化が進むにつれて、ＳＴＩの幅も狭くなり、ポリシリコン７を薄くしても、Ｗｅｔ技術またはＤｒｙ技術によるエッチングで抜いたＳＴＩ酸化膜の領域を埋め込むことができ、シリコンの上面の凹凸が少なくなり、平坦化のためのＣＭＰなしでもポリサイド構造やポリメタル構造を作成することが可能となる。
【００２７】
パターニング後、熱酸化により、ゲート電極９のポリシリコンの側面の部分と基板を選択的に数ｎｍ酸化する。それから、周辺トランジスタ、セルトランジスタのＬＤＤ（Lightly Doped Drain）注入を行った後、シリコン窒化膜１０を約２５ｎｍ程度成膜し（図８）、Ｄｒｙ技術によりエッチバックを行う。このとき、拡散層４の上面のみ窒化膜が除去され、ゲート電極９側面にＳＷ１０ａとなるＳｉＮを残す。また、セル内も、ＳＴＩ酸化膜を１００ｎｍ凹ませているため、拡散層４の側面にもシリコン窒化膜のＳＷ１０ｂが出来てしまう。このとき、ＳＴＩ酸化膜も露出させる（図９）。本実施例では、シリコン窒化膜のＳＷ１０ｂが分離されている状態で図示しているが、ＳＴＩの幅が狭くなるにつれて底の部分がつながったり、さらに狭くなると完全に埋め込まれた状態になる。これらの状態でもかまわない。
【００２８】
その後、シリコンの選択エピタキシャル成長を行う前処理として、ＨＦを含んだ溶液(例えば、希釈ＨＦ溶液（ＨＦ：Ｈ２Ｏ＝１：５００）でＷＥＴ処理を行い、表面に露出している拡散層４に形成される自然酸化膜を除去する。それから、選択エピタキシャル技術により、シリコンが露出した領域、すなわち拡散層４の上面のみに選択的にエピタキシャル成長シリコン１１を５０ｎｍ程度成長させる。このとき、拡散層４の側面は、シリコン窒化膜のＳＷ１０ｂに覆われているため、エピタキシャル成長シリコン１１は成長しない（図１０）。なお、エピタキシャル成長シリコン１１は、上方向への成長と同時に横方向へも成長するため、ゲート電極９のＳＷ１０ａで規定されていない拡散層４の幅方向では、拡散層４の幅より若干広くなり、これにより寄生抵抗の低減が図れる。形成するエピタキシャル成長シリコン１１の厚みとしては、横方向への拡張が拡散層４の幅よりも広くなるように形成することが好ましい。但し、あまり厚く形成するとＳＷ１０ｂを乗り越えて隣の拡散層のエピタキシャル成長シリコン１１と接触してショートする場合がある。そのため通常は、エピタキシャル成長シリコン１１ができるだけ横方向に伸びるのを抑制した条件で、隣の拡散層のエピタキシャル成長シリコンとショートしないところまで成長させるように形成することが好ましい。また厚さとしては、後述するセルコンタクト孔開口後の注入条件を考慮しての５０〜７０ｎｍ程度が好ましい。
【００２９】
また、エピタキシャル成長シリコンを用いることにより、後述するセルコンタクト孔開口後のリンやヒ素注入において、エピタキシャル成長シリコン表面へ高濃度の注入が可能となり、寄生抵抗（コンタクト抵抗）を下げることが出来る。また、セルコンタクトプラグ底とゲート電極端の距離が離れるため、セルコンタクトプラグからのリンの染み出しに対するマージンが増える。このため、セルコンタクトプラグ内に埋め込むリンをドープしたアモルファスシリコン膜の不純物濃度を上げることができ、さらに寄生抵抗低減を図ることが出来る。
【００３０】
さらに、エピタキシャル成長シリコン層を設けることで、セルコンタクトプラグからのリンの染み出しに起因する電界の強い位置をゲート近傍から離すことが出来る為、リフレッシュ向上にも役立つ。
【００３１】
次に、セルコンタクト孔形成時のＳＡＣ（Self Align Contact）マージン向上の為に、シリコン窒化膜１２を６ｎｍ程度形成する（図１１）。さらに、図示はしないが、半導体基板およびトランジスタ上に、ＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜を５５ｎｍ程度成膜する。その後、Ｌｉｔｈｏ技術とＤｒｙ技術を用いて、周辺トランジスタ領域のみ異方性エッチングを用いてエッチバックを行い、ＳＷを形成する。この後、さらに、セル内に残ったＴＥＯＳ−ＮＳＧ膜をＬｉｔｈｏ技術を利用して、セル内のみレジストを開口した状態で、Ｗｅｔ処理にて除去する。レジストは前記Ｗｅｔ処理終了後、Ｄｒｙ技術にて除去する。
【００３２】
その後、シリコン窒化膜を数ｎｍ形成し(図示しない)、さらにＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃程度のリフローとＣＭＰ技術により、ゲート層間を埋め込み、ＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜の上に、ＴＥＯＳ−ＮＳＧ膜を５０ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜１３を形成する。
【００３３】
最後に、図１２に示すように、第１の層間絶縁膜１３を貫通して選択エピタキシャル成長したシリコン１１上に達するセルコンタクト孔１４を開口して形成する。このセルコンタクト孔１４は、選択エピタキシャル成長したシリコン１１に達するまでエッチングを行い、さらにシリコン１１の表面を１０ｎｍ程度削り込む。このセルコンタクト孔１４形成時の図１（ｂ）に相当する上面図を図１３に示す。
【００３４】
セルコンタクト孔１４形成後、ＦｉｎＦＥＴの高さ（実施例１では１００ｎｍ想定）よりも浅い位置へリンやヒ素の注入を行い、ソース及びドレイン領域（ソース電極、ドレイン電極（以上、ｎ型拡散層）は図示せず）を形成する。リンは３０ｋｅＶ／５．０Ｅ１２ｃｍ−３程度、ヒ素は２５ｋｅＶ／１．０Ｅ１３ｃｍ−３程度とする。
【００３５】
注入後、リンを多量にドープしたアモルファスシリコン膜をセルコンタクト孔１４に充填するとともに第１の層間絶縁膜１３上に堆積する。そして、ドライエッチング技術を用いたエッチバックとＣＭＰ技術により、第１の層間絶縁膜１３上の第１のシリコン膜のみ除去することにより、セルコンタクトプラグ１５を形成する（図１４）。なお、リンをドープしたアモルファスシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とする。セルコンタクトプラグ１５形成後、プラズマ酸化膜を２００ｎｍ程度成膜し（図示しない）、コンタクトプラグの不純物活性化の熱処理を追加する。
【００３６】
実施例１では、セルコンタクトプラグにリンを多量にドープしたアモルファスシリコン膜を用いたが、Ｗ等の高融点金属を用いることにより、セルコンタクトプラグの更なる低抵抗化を行うことが出来る。ただし、高融点金属を用いる場合は、金属の拡散を防止するＴｉＮ，ＷＮ２やＴａＮ等のバリアメタルを用いる必要がある。
【００３７】
その後、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成することで（図示しない）、セルアレイトランジスタにＦｉｎＦＥＴを用いたＤＲＡＭを作成することができる。例えば、図１６に、キャパシタ形成後断面構造を示す。同図では図１４（ｄ）に示す断面構造（但し、各符号は２００番台に変更している）の上に、ビット線２２２に接続するビットコンタクトプラグ２２１，キャパシタに接続する容量コンタクトプラグ２２３をＳＮ側にそれぞれ形成し、キャパシタのコア酸化膜２２４に形成したホール内に、下部電極ポリシリコン２２５，容量絶縁膜２２６，上部電極メタル２２８からなるシリンダ型キャパシタを形成している。また、下部電極ポリシリコン２２５の表面にはＨＳＧ２２７が形成され、キャパシタ面積を確保している。
【００３８】
図１６に示す例では、Concave型のキャパシタ構造へ、下部電極にＨＳＧ（Hemi-Shericall Grain silicon）を形成したポリシリコンを用いるＭＩＳ（Metal-Insulator-Semiconductor）構造を用いているが、更なる微細化に対応するため、上部電極及び下部電極にＴｉＮ，ＴａＮやＷＮ２等を用いて、容量膜としてＳｉＯ２，Ｓｉ３Ｎ４やＴａ２Ｏ５，Ａｌ２Ｏ３，ＨｆＯ２，ＺｒＯ２等の高誘電率膜を単層、又は積層するＭＩＭ（Metal-Insulator-Metal）構造を用いても良い。キャパシタ構造として下部電極の外側も使用したＣｒｏｗｎ型を使用しても良い。
【００３９】
実施例１では、拡散層４にテーパーが付いているため、微細化によりＳＷ１０ｂを形成するために成膜する絶縁膜がさらに薄くなってしまうと、シリコンの選択エピタキシャル成長の前処理（ＨＦを含んだ溶液を使用）後に、拡散層の底面側が露出してしまうことが懸念される。この部分を対策した実施例２を下記に述べる。
【００４０】
実施例２
実施例１と同様に、フィールド窒化膜をマスクとしてドライ技術により、深さ約２００ｎｍのＳｉエッチを行う。このとき拡散層１０４のＳＴＩ酸化膜を凹ませる深さ、すなわち、上部１００ｎｍを垂直形状とし（実施例では、後の工程でＳＴＩ酸化膜を１００ｎｍ程度エッチングする。）、そこから下はテーパー形状とする。深さ２００ｎｍすべて垂直形状でもかまわない（図示しない）。
【００４１】
さらに、実施例１の図４〜図９と同様にしてゲート電極を形成した後、ゲート電極側面にＳＷとなるＳｉＮを残す。また、セル内はＳＴＩ酸化膜を１００ｎｍ凹ませているため、拡散層１０４の垂直形状の部分が表面に露出しており、側面にもシリコン窒化膜のＳＷ１１０ｂが出来る。このときのＳＷ１１０ｂは、実施例１の様にテーパー形状ではないため、微細化が進んでも拡散層底面側の膜厚が薄くなることはない。このため、確実にＳＷ１１０ｂを形成することが出来る。
【００４２】
その後、実施例１の図１０〜図１４の工程と同様して、セルコンタクトプラグ１１５を形成した状態を図１５に示す。図１５は、図１４（ｂ）に対応するものである。その後、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成することで（図示しない）、セルアレイトランジスタにＦｉｎＦＥＴを用いたＤＲＡＭを作成することが出来る。
【００４３】
この方法により、実施例１の場合よりも拡散層側面へのＳＷ形成が確実となり、拡散層側面の選択成長したシリコン同士のショートを防ぐことができ、拡散層同士を近づけられる為、更なる微細化を進めることが出来る。また、この実施例は、ＤＲＡＭのセルトランジスタの作成フローで紹介したが、ロジックで使用するトランジスタでも同様の方法にて作成することが出来る。
【図面の簡単な説明】
【００４４】
【図１】（ａ）は、本発明のメモリセルアレイのレイアウト図、（ｂ）は部分拡大図、（ｃ）は（ｂ）の矢印Ｆ方向から見た本発明の一例になるＦｉｎＦＥＴの鳥瞰図である。
【図２】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図３】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図４】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図５】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図６】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図７】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図８】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図９】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１０】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１１】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１２】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１３】図１１の工程まで実施した時の平面図である。
【図１４】本発明の第１の実施例によるＦｉｎＦＥＴの製造方法を説明する工程断面図である。
【図１５】本発明の第２の実施例によるＦｉｎＦＥＴの構造を説明する断面図である。
【図１６】キャパシタの容量プレート形成までの工程を経た本発明の半導体装置の一例を示す断面図である。
【符号の説明】
【００４５】
１    半導体基板
２    パッド酸化膜
３    フィールド窒化膜
４    拡散層
５    素子分離領域（ＳＴＩ）
５ａ  シリコン酸化膜
６    ゲート絶縁膜
７      ポリシリコン
８    シリコン窒化膜
９    ゲート電極
１０    シリコン窒化膜
１０ａ，  １０ｂ      ＳＷ（Ｓｉｄｅ  Ｗａｌｌ）
１１    選択エピタキシャル成長したシリコン
１２    シリコン窒化膜
１３    第１の層間絶縁膜
１４    セルコンタクト孔
１５    セルコンタクトプラグ
２０    シリコン酸化膜
１０４    拡散層
１０５    素子分離領域（ＳＴＩ）
１１０ｂ  ＳＷ（Ｓｉｄｅ  Ｗａｌｌ）
１１１    選択エピタキシャル成長したシリコン
１１２    シリコン窒化膜
１１３    第１の層間絶縁膜
１１５    セルコンタクトプラグ
２０４    拡散層
２０５    素子分離領域（ＳＴＩ）
２０６    ゲート絶縁膜
２０７      ポリシリコン
２０８    シリコン窒化膜
２０９    ゲート電極
２１０ａ    ＳＷ（Ｓｉｄｅ  Ｗａｌｌ）
２１１    選択エピタキシャル成長したシリコン
２１２    シリコン窒化膜
２１３    第１の層間絶縁膜
２１５    セルコンタクトプラグ
２２１    ビット線コンタクトプラグ
２２２    ビット線
２２３    容量コンタクトプラグ
２２４    コア酸化膜
２２５    下部電極ポリシリコン
２２６    容量絶縁膜
２２７    ＨＳＧ
２２８    上部電極メタル
【図１】
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【図２】
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【図３】
2009105195.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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