(57)【要約】【課題】コンタクト周辺に素子が存在する場合のコンタクト系不良が検出できるとともに、オープン不良となっているコンタクトを特定できるテスト回路およびそれを用いたコンタクト不良の検出評価方法を提供する。【解決手段】テスト回路は、リング状に直列接続される複数のインバータ回路と、一定数のインバータ回路の直列接続毎に介設されるスイッチ回路とを備えたリングオシレータを含む。スイッチ回路は、上記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、上記直列接続された複数のインバータ回路中の、所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ないインバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替える。【選択図】図１
2009252955.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるテスト回路であって、
リング状に直列接続される複数のインバータ回路と、
一定数の前記インバータ回路の直列接続毎に介設され、前記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、前記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ない前記インバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路と、
を備えたリングオシレータを含むテスト回路。
【請求項２】
前記インバータ回路が、
半導体基板に形成された拡散層に電気的に接続するコンタクトと、
前記インバータ回路を構成するＭＯＳ型トランジスタのゲート電極に電気的に接続するコンタクトと、
を備えた、請求項１記載のテスト回路。
【請求項３】
前記インバータ回路に属する回路素子を構成する各部材の寸法が、製造プロセスで許容される最小の線幅および間隔である、請求項１記載のテスト回路。
【請求項４】
半導体基板上に形成された、リング状に直列接続された複数のインバータ回路と、一定数の前記インバータ回路の直列接続毎に介設され、前記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、前記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ない前記インバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路とを備えたリングオシレータを駆動するステップと、
前記各スイッチ回路の状態を切り替えることにより構成される、インバータ回路数が異なるリングオシレータの出力信号を取得するステップと、
前記取得した出力信号の発振の有無に基づいて、不良コンタクトを含むインバータ回路グループを特定するステップと、
前記特定されたインバータ回路グループに属する各インバータ回路が含むコンタクト中から物理解析を用いて不良コンタクトを特定するステップと、
を含む、半導体装置の評価方法。
【請求項５】
半導体基板上に形成された、リング状に直列接続された複数のインバータ回路と、一定数の前記インバータ回路の直列接続毎に介設され、前記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、前記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ない前記インバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路とを備えたリングオシレータを駆動するステップと、
前記駆動中のリングオシレータの出力信号を取得するステップと、
前記取得した出力信号の発振の有無に基づいて、コンタクトオープン不良の発生を検出するステップと、
を含む、半導体装置の評価方法。
【請求項６】
前記取得した出力信号の、発振周波数の経時変動に基づいて、コンタクト抵抗の経時変動を検出するステップをさらに有する、請求項５記載の半導体装置の評価方法。
【請求項７】
前記リングオシレータを駆動する電源電圧が、前記インバータ回路が含むコンタクトの劣化を、実使用状態に比べて加速する電圧である、請求項５または６記載の半導体装置の評価方法。
【請求項８】
前記コンタクトオープン不良の発生が検出された後に、
前記リングオシレータを駆動するステップと、
前記各スイッチ回路の状態を切り替えることにより構成される、インバータ回路数が異なるリングオシレータの出力信号をそれぞれ取得するステップと、
前記取得した出力信号の発振の有無に基づいて、不良コンタクトを含むインバータ回路グループを特定するステップと、
前記特定されたインバータ回路グループに属する各インバータ回路が含むコンタクト中から物理解析を用いて不良コンタクトを特定するステップと、
をさらに含む、請求項５から７のいずれか１項に記載の半導体装置の評価方法。
【請求項９】
半導体基板上に形成された、リング状に直列接続された複数のインバータ回路と、一定数の前記インバータ回路の直列接続毎に介設され、前記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、前記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ない前記インバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路とを備えたリングオシレータを駆動するステップと、
前記駆動中のリングオシレータの出力信号を取得するステップと、
前記取得した出力信号の、発振周波数の経時変動に基づいて、コンタクト抵抗の経時変動を検出するステップと、
を含む、半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のテスト回路および半導体装置の評価方法に関し、特に半導体装置においてＡＣ動作に伴い発生するコンタクト不良や、半導体装置製造時のコンタクト開口不良等のコンタクト不良を検出するコンタクト評価系テスト回路、および当該テスト回路を用いたコンタクトオープン不良の発生個所を特定する評価方法に関する。
【背景技術】
【０００２】
半導体集積回路装置における素子パターンの微細化、高集積化の進展に伴い、半導体集積回路の製造工程におけるプロセスパラメータのバラツキを低減することが、半導体集積回路装置の製造歩留まりおよび信頼性を向上させるための重要な課題となってきた。
【０００３】
従来、半導体集積回路内部素子などの相互電気接続を行うコンタクトの評価系テスト回路として、複数個のコンタクトホールを配線パターンにより直列に接続したコンタクトチェインが使用されている。コンタクトチェイン中にコンタクトオープン不良が存在する場合、当該コンタクトチェインの両端にＤＣ電圧またはＤＣ電流を印加したときに電流が流れないため、コンタクトオープン不良を検出することができる。このようなコンタクトチェインを用いることで、製造プロセスにおいて、歩留りよく製造することができるコンタクトの最小サイズ等を評価することができる。
【０００４】
また、コンタクト評価系テスト回路として、リングオシレータも使用されている（例えば、特許文献１、２等参照。）。例えば、後掲の特許文献１に記載されたモニターＴＥＧ（test element group）とそのテスト回路は、半導体装置と共に半導体チップ内に搭載されたプロセスパラメータを抽出する複数のモニターＴＥＧと、これを選択的に制御する回路を具備している。複数のモニターＴＥＧは、半導体チップ内の任意の位置に数個所配置され、テスト信号を入力することにより上記ＴＥＧを選択的にモニターする。これにより、チップ内における仕上がりバラツキを考慮したプロセスモニターを可能としている。
【０００５】
さらに、特許文献３、４は、リングオシレータの構成要素であるインバータ回路の構成を開示している。
【特許文献１】特開平６-２６８０３９号公報
【特許文献２】特開２０００-１２６３９号公報
【特許文献３】特開平９-２４６９４８号公報
【特許文献４】特開平６-７７７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来のコンタクト評価系テスト回路および評価方法においては、以下の課題が存在する。
【０００７】
コンタクトチェインを用いたコンタクト評価系テスト回路および評価方法では、コンタクトホールの大きさ、コンタクトホール内に埋め込まれるプラグの材質、配線の材質、膜厚などのテスト回路の構造に依存してコンタクトチェイン全体の抵抗値に差が生じるが、接続できるコンタクトの数が概ね１００００個程度以内に制限される。これは、テスト回路に印加する電圧とテスト回路全体の抵抗値の関係から、実用上テスター等で測定可能な電流値範囲などの測定精度を保つために、接続できるコンタクトの個数の制約が発生するためである。コンタクト個数が増加すると、同じレベルの電流を確保するためには印加電圧を上昇させなければならない。一般に、コンタクト個数が１０００個を超えると印加電圧も１Ｖ以上が必要になる。しかし、印加電圧が大きくなると、例えば、コンタクトが半導体基板の拡散層に接続されている場合には、測定される電流成分に拡散層リーク電流なども含まれるようになる。そのため、テスター等で測定した電流からコンタクト抵抗値を正確に算出することが困難になる。
【０００８】
すなわち、従来のコンタクトチェインでは、実際の大規模ＬＳＩ（２５００万トランジスタで約７５００万個のコンタクト）に形成されたコンタクト数において発生するコンタクト系不良を精度よく検出することは困難であるという問題点があった。
【０００９】
また、コンタクトチェインは、通常、半導体基板上に形成された平坦な絶縁膜に形成されたコンタクトおよび当該絶縁膜上に形成された配線で構成される。そのため、実際の製品レベルでの大規模ＬＳＩにおいて、コンタクトホールの周辺に存在するゲート電極等の他のパターンがない。したがって、当該パターンの影響を受けて凹凸を有する絶縁膜において現実に形成される深いコンタクトホールで発生するコンタクトオープン不良等を評価できていないという課題も有していた。
【００１０】
さらに、従来のテスト回路および評価方法では、テスト回路に電流が流れなくなる（動作しなくなる）ことにより、テスト回路内のコンタクトにオープン不良が発生していることが検出できるが、不良発生個所を特定することは困難である。すなわち、何万個ものコンタクトが直列に接続されているため、どのコンタクトホールがオープン不良となっているかを特定することができない。このためオープン不良が発生したコンタクトを解析して、不良発生原因を解明することもできないという課題を有していた。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、実際の製品レベルでの大規模ＬＳＩのようにコンタクト周辺に素子が存在する場合のコンタクト系不良が検出できるとともに、オープン不良となっているコンタクトを特定できるテスト回路およびそれを用いたコンタクト不良の検出評価方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明は、以下の技術的手段を採用している。まず、本発明は、半導体基板上に形成されるテスト回路を前提としている。そして、本発明に係るテスト回路は、リング状に直列接続される複数のインバータ回路と、一定数のインバータ回路の直列接続毎に介設されるスイッチ回路とを備えたリングオシレータを含む。スイッチ回路は、上記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、上記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ないインバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替える。
【００１３】
このテスト回路において、インバータ回路は、半導体基板に形成された拡散層に電気的に接続するコンタクトと、インバータ回路を構成するＭＯＳ型トランジスタのゲート電極に電気的に接続するコンタクトと、を有することができる。ここで、コンタクトとは、絶縁膜を介して隣接する導電体を、電気的に接続する構造を指す。コンタクトは、半導体基板上に形成された絶縁膜を貫通する貫通孔（コンタクトホール）と、当該貫通孔に充填された導電体（コンタクトプラグ）とで構成される。
【００１４】
なお、インバータ回路に属する回路素子を構成する各部材の寸法は、製造プロセスで許容される最小の線幅および間隔とすることができる。
【００１５】
一方、他の観点では、本発明は、半導体装置の評価方法を提供することができる。すなわち、本発明に係る半導体装置の評価方法では、まず、半導体基板上に形成された、リング状に直列接続された複数のインバータ回路と、一定数のインバータ回路の直列接続毎に介設され、上記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、上記直列接続された複数のインバータ回路中から所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ないインバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路とを備えたリングオシレータを駆動する。次いで、上記各スイッチ回路の状態を切り替えることにより構成される、インバータ回路数が異なるリングオシレータの出力信号を取得する。当該取得した出力信号の発振の有無に基づいて、不良コンタクトを含むインバータ回路グループを特定する。そして、特定されたインバータ回路グループに属する各インバータ回路が含むコンタクト中から物理解析を用いて不良コンタクトを特定する。
【００１６】
この評価方法では、不良コンタクトが属するインバータ回路、並びに、不良コンタクトを、多数のインバータ回路中から極めて容易に特定することができる。
【００１７】
また、本発明に係る他の半導体装置の評価方法では、まず、半導体基板上に形成された、リング状に直列接続された複数のインバータ回路と、一定数のインバータ回路の直列接続毎に介設され、上記複数のインバータ回路がリング状に発振信号を伝達可能に直列接続する状態と、上記直列接続された複数のインバータ回路中の所定数のインバータ回路を信号伝達経路から切離するとともに、切離前のインバータ回路数より少ないインバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替えるスイッチ回路とを備えたリングオシレータを駆動する。次いで、当該リングオシレータの出力信号を取得する。そして、取得した出力信号の発振の有無に基づいて、コンタクトオープン不良の発生を検出する。
【００１８】
リングオシレータを構成するインバータ回路は、コンタクト周辺にゲート電極等が配置されているため、現実の半導体集積回路と同様のコンタクト構造を有している。このため、本半導体装置の評価方法によれば、実使用状態でのコンタクトの寿命を評価することができる。また、上記取得した出力信号の、発振周波数の経時変動に基づいて、コンタクト抵抗の経時変動を検出する構成を採用することもできる。なお、リングオシレータを駆動する電源電圧は、インバータ回路が含むコンタクトの劣化を、実使用状態に比べて加速する電圧であってもよい。また、コンタクトオープン不良の発生が検出された後に、上述の手法により不良コンタクトが属するインバータ回路、並びに、不良コンタクトを特定することもできる。
【発明の効果】
【００１９】
以上のように、本発明によれば、実際の製品レベルでの大規模ＬＳＩに存在する中で最も深いと考えられるコンタクトを対象とした評価を実施できる。また、実際の製品レベルでの大規模ＬＳＩに存在するコンタクトと同程度の数となるように、ＣＭＯＳ型インバータ回路の接続段数を設定しリングオシレータを形成することにより、実際の製品レベルでの大規模ＬＳＩと同程度の数のコンタクトホールを有する半導体テスト回路での、オープン不良の発生状況を評価することができる。
【００２０】
また、上記テスト回路の中でリングオシレータとして動作するＣＭＯＳ型インバータ回路の接続段数を変化させながらリングオシレータの発振状況をモニターすることにより、オープン不良となっているコンタクトホールを含むＣＭＯＳ型インバータ回路を極めて容易に特定することができる。また、駆動電圧を増減させることで、不良が発生する時間を、加速あるいは減速させることもできる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。図１は、本実施形態におけるテスト回路の構成を示す回路図である。当該テスト回路は、基本的にＣＭＯＳ型インバータ回路またはＣＭＯＳ型インバータとして動作する回路（以下、両回路を単にインバータ回路という。）を、ループ状に直列に１００００段以上接続したリングオシレータからなる。図１では、リングオシレータの要部のみを示している。なお、リングオシレータを構成するインバータ回路の総段数は当然に奇数である。
【００２２】
図１に示すように、このテスト回路は、ＣＭＯＳ型インバータ回路、２入力のＮＡＮＤ回路およびＮチャンネルＭＯＳ型トランジスタ（以下、単にトランジスタという。）で構成されている。インバータ回路２０１はリングオシレータ自体を構成する、機能が固定された個別インバータである。また、図の点線で囲まれたブロック２００を構成するインバータ回路２０７、２０８、２０９、およびＮＡＮＤ回路２０５、２０６、トランジスタ３００は、スイッチ回路として動作する（以下、スイッチ回路２００という。）。後に説明するように、スイッチ回路２００は、前段のインバータ回路と後段のインバータ回路を発振信号が伝達可能に接続する状態と、前段のインバータ回路と後段のインバータ回路とを、発振信号が伝達不能に切離するとともに、切離前のインバータ回路数より少ないインバータ回路をリング状に発振信号を伝達可能に直列接続してリングオシレータを構成する状態とを切り替える。すなわち、本実施形態のテスト回路では、スイッチ回路２００の状態を切り替えることにより、リングオシレータを構成するインバータ回路の段数を変動させることができる。なお、本実施形態のスイッチ回路２００は、後述のように、各経路の直流信号の電気的接続を維持したまま、発振信号を伝達する経路のみを切り替える構成になっている。
【００２３】
リングオシレータの出力（内部発振波形）は、リング状の回路に接続された配線２０２および出力バッファ回路２０３を介して出力端子２０４から取り出される。なお、以下では説明のため、信号の伝送方向に沿って、配線２０２の接続点Ｐから最も遠いインバータ回路２０１（以下、当該インバータ回路を特定する場合、インバータ回路２０１ａという。）までを往路、最も遠いインバータ回路２０１ａから接続点Ｐまでを帰路という。
【００２４】
図１のリングオシレータでは、発振高周波信号の往路に、接続点Ｐから、２個のインバータ回路２０１の直列接続毎に１個のスイッチ回路２００が介設されている。また、発振高周波信号の帰路では、接続点Ｐから、２個のインバータ回路２０１の直列接続毎に、同スイッチ回路２００を構成するトランジスタ３００の電流経路の一端（ソースまたはドレインの一方、以下出力端という）が接続されている。すなわち、各スイッチ回路２００の間に、往路の２個のインバータ回路２０１と、帰路の２個のインバータ回路２０１とが挟まれた構成になっている。
【００２５】
また、接続点Ｐから最も遠いスイッチ回路２００（以下、当該スイッチ回路を特定する場合、スイッチ回路２００ａという。）では、スイッチ回路２００ａのＮＡＮＤ回路２０５の出力端と、トランジスタ３００の出力端との間が、５個のインバータ回路２０１で接続されている。接続点Ｐに最も近いスイッチ回路２００（以下、当該スイッチ回路を特定する場合、スイッチ回路２００ｂという。）では、スイッチ回路２００ｂのＮＡＮＤ回路２０５の入力端とトランジスタ３００の出力端との間が、接続点Ｐを経由して４個のインバータ回路で接続されている。
【００２６】
以上のように、本発明によるテスト回路としてのリングオシレータは、インバータ回路が単に奇数段リング状に直列接続された構成ではなく、回路の両端部回路ブロックを除いて一定数のインバータ回路毎にスイッチ回路２００が介設されている特徴とする。
【００２７】
図２は、１個のＣＭＯＳ型インバータ回路２０１（２０７、２０８、２０９）の回路構成を示す回路図である。この回路は一般的によく知られた構成であり、入力端５３０から入力された同一の信号がゲート電極に入力される、１対のＰチャネルＭＯＳトランジスタ５１１とＮチャネルＭＯＳトランジスタ５２１とを備える。ＰチャネルＭＯＳトランジスタ５１１の電流経路の一端５１３（ソース・ドレイン）は電源電圧ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ５２１の電流経路の一端５２３は接地電位（ＧＮＤ）に接続されている。また、ＰチャネルＭＯＳトランジスタ５１１とＮチャネルＭＯＳトランジスタ５２１とは、それぞれの電流経路の他端５１２、５２２が接続されている。なお、ＰチャネルＭＯＳトランジスタ５１１とＮチャネルＭＯＳトランジスタ５２１との接続部（出力端５４０）から、入力信号に応じた出力信号が出力されるようになっている。
【００２８】
図１に示すリングオシレータの発振中、図２に示すＣＭＯＳ型インバータ回路では、電源電圧ＶＤＤ側ＰチャネルＭＯＳトランジスタ５１１では充電電流が流れ、接地側ＮチャネルＭＯＳトランジスタ５２１では放電電流が流れる。本回路は、入力電圧（ＩＮ）がＬｏｗレベルのときに出力電圧（ＯＵＴ）を充電してＨｉｇｈレベルにし、入力電圧がＨｉｇｈレベルのとき出力電圧を放電してＬｏｗレベルにする反転論理動作を行う。
【００２９】
図３は、１個のスイッチ回路２００の回路構成を示す回路図である。図３では、スイッチ回路２００と、その前段および後段に接続されたインバータ回路２０１とを示している。スイッチ回路２００は、制御信号入力端子２１０から入力される制御信号に応じてリングオシレータ回路の構成（インバータ回路段数）を変化させる機能を有している。図３に示すように、スイッチ回路２００は、２入力ＮＡＮＤ回路２０５、２０６、インバータ回路２０７、２０８、およびトランジスタ（トランスファーゲート）３００により構成されている。
【００３０】
すなわち、スイッチ回路２００は、往路側前段のインバータ２０１の出力信号が入力されるインバータ回路２０９を備える。また、インバータ回路２０９の出力信号と、制御信号入力端子２１０に印加された制御信号とが入力される第１のＮＡＮＤ回路２０５を備える。第１のＮＡＮＤ回路２０５の出力信号は、往路側次段のインバータ回路２０１に入力される。また、制御信号入力端子２１０に印加された制御信号は、インバータ回路２０７にも入力される。当該インバータ回路２０７の出力信号と、インバータ回路２０９の出力信号とが第２のＮＡＮＤ回路２０６に入力される。第２のＮＡＮＤ回路２０６の出力信号は、インバータ回路２０８に入力され、インバータ回路２０８の出力信号が、トランジスタ３００の電流経路（ソース・ドレイン）の一端に入力されている。トランジスタ３００の電流経路の他端（出力端）は、リングオシレータの帰路側の上述した所定位置に接続されており、トランジスタ３００の制御端子（ゲート）には、インバータ回路２０７の出力が接続されている。
【００３１】
以上の構成を有するスイッチ回路２００では、制御信号入力端子２１０にＨｉｇｈレベルの信号を印加した状態でリングオシレータを発振させた場合、ＮＡＮＤ回路２０５の一方の入力端子はＨｉｇｈレベルに固定される。また、ＮＡＮＤ回路２０５の他方の入力端子には、インバータ回路２０９を介して、当該スイッチ回路２００の往路側前段に接続されているインバータ回路２０１から時間的にＨｉｇｈレベルとＬｏｗレベルを交互に繰り返す発振出力波形が入力される。
【００３２】
往路側前段のインバータ回路２０１からＨｉｇｈレベルの信号が入力された状態では、インバータ回路２０９がＬｏｗレベルの信号を出力し、ＮＡＮＤ回路２０５はＨｉｇｈレベルの信号を出力する。また、往路側前段のインバータ回路２０１からＬｏｗレベルの信号が入力された状態では、ＮＡＮＤ回路２０５はＬｏｗレベルの信号を出力する。このように、ＮＡＮＤ回路２０５はリングオシレータを構成するインバータ回路の１つであるかのように動作し、往路側前段のインバータ回路２０１からの高周波信号出力はスイッチ回路２００の往路側次段に接続されたインバータ回路２０１に伝達される。
【００３３】
また、制御信号入力端子２１０に印加されたＨｉｇｈレベルの信号は、インバータ回路２０７を介してＬｏｗレベルの信号となり、ＮＡＮＤ回路２０６の一方の入力端子をＬｏｗレベルに固定する。一方の入力端子がＬｏｗレベルに固定されると、ＮＡＮＤ回路２０６は、常にＨｉｇｈレベルの信号を出力する。このため、インバータ回路２０９を介して入力される、往路側前段のインバータ回路２０１からの発振高周波信号は、インバータ回路２０８の方向には伝達されない。加えて、インバータ回路２０７の出力であるＬｏｗレベルの信号がゲートに印加されるので、トランジスタ３００はオフ状態となる。したがって、トランジスタ３００の出力端に接続された帰路側前段のインバータ回路２０１からの発振高周波信号もインバータ回路２０８方向には伝達されない。
【００３４】
このように、制御信号入力端子２１０にＨｉｇｈレベルの信号を入力したときには、スイッチ回路２００は、図１のリングオシレータ回路において、往路、帰路のいずれにおいても当該スイッチ回路２００の前段から後段へ発振高周波信号を伝達することになる。なお、往路側では、スイッチ回路２００前段のインバータ回路２０１の出力信号は、２つのインバータ回路（インバータ回路２０９およびＮＡＮＤ回路２０５）を介して、スイッチ回路２００後段のインバータ回路２０１へ入力される。したがって、往路側後段のインバータ回路２０１には、往路側前段のインバータ回路２０１の出力信号と同じ電圧レベル（ＨｉｇｈまたはＬｏｗ）の信号が入力されることになる。
【００３５】
一方、制御信号入力端子２１０にＬｏｗレベルの信号を印加した状態でリングオシレータを発振させた場合、ＮＡＮＤ回路２０５の一方の入力端子がＬｏｗレベルに固定される。ＮＡＮＤ回路２０５の一方の入力端子がＬｏｗレベルに固定されると、ＮＡＮＤ回路２０５は、常にＨｉｇｈレベルの信号を出力する。このため、スイッチ回路２００の往路側次段に接続されたインバータ回路２０１に、往路側前段のインバータ回路２０１が出力した発振高周波信号は伝達されない。
【００３６】
また、制御信号入力端子２１０に印加されたＬｏｗレベルの信号は、インバータ回路２０７を介してＨｉｇｈレベルの信号となり、ＮＡＮＤ回路２０６の一方の入力をＨｉｇｈレベルに固定する。そして、ＮＡＮＤ回路２０６の他方の入力端子には、当該スイッチ回路２００の往路側前段に接続されているインバータ回路２０１からの発振出力波形が、インバータ回路２０９を介して入力される。このため、上述したＮＡＮＤ回路２０５の動作と同様に、ＮＡＮＤ回路２０６は高周波発振波形を出力する。したがって、ＮＡＮＤ回路２０６はリングオシレータを構成するインバータ回路の１つであるかのように動作する。また、このとき、インバータ回路２０７の出力であるＨｉｇｈレベルの信号がゲートに印加されるので、トランジスタ３００はオン状態となる。したがって、高周波信号に基づく電流は往路側前段のインバータ回路２０１からスイッチ回路２００のインバータ回路２０９、ＮＡＮＤ回路２０６、インバータ回路２０８、トランジスタ３００を通って、帰路側次段のインバータ回路２０１へと流れることになる。この場合、スイッチ回路２００の帰路側後段のインバータ回路２０１には、往路側前段のインバータ回路２０１の出力信号が反転した信号が入力される。
【００３７】
以上説明したスイッチ回路２００の動作により、本実施形態に係る大規模リングオシレータは以下のように動作する。すなわち、各スイッチ回路２００の制御信号入力端子２１０にＨｉｇｈレベルを印加したときは、図４に示すように、往路において、本来からスイッチ回路２００間に設けられている２個のインバータ回路２０１とスイッチ回路２００に含まれる１個のインバータ回路２０９および１個のＮＡＮＤ回路２０５がインバータ群２２０を形成し、当該複数のインバータ群２２０を含む直列接続がリングオシレータループ回路を構成することによって発振する。
【００３８】
一方、いずれかのスイッチ回路２００の制御信号入力端子２１０にＬｏｗレベルの信号を印加したときは、図５に示すように、往路において、Ｌｏｗレベル制御信号を入力したスイッチ回路２００以降に接続されたインバータ回路２０１および他のスイッチ回路２００は信号伝達経路から切離される。そして、Ｌｏｗレベル制御信号を入力したスイッチ回路２００とその往路側前段のスイッチ回路２００との間では、スイッチ回路２００の間に設けられている２個のインバータ回路２０１と、往路側前段のスイッチ回路２００を構成する１個のインバータ回路２０９および１個のＮＡＮＤ回路２０５と、Ｌｏｗレベル制御信号を入力したスイッチ回路２００を構成する、インバータ回路２０９、ＮＡＮＤ回路２０６およびインバータ回路２０８とでインバータ群２３０を形成し、当該インバータ群２３０と発振信号を伝達可能な接続が維持されている他のインバータ群２２０（図４参照）を含む直列接続がリングオシレータループ回路を構成することによって発振する。したがって、制御信号入力端子２１０にＬｏｗレベル信号が印加されたスイッチ回路２００による切り替え前よりも少ないインバータ回路段数のリングオシレータが構成される。以上の説明から容易に理解できるように、この場合に構成されるリングオシレータのインバータ回路段数は奇数になる。
【００３９】
スイッチ回路２００の回路構成としては、上述の構成よりも簡略化された回路を使用することも可能である。図６は、簡略化したスイッチ回路４００の構成を示す回路図である。図６に示すように、スイッチ回路４００は、２入力ＮＡＮＤ回路２０５、インバータ回路２０７、２０９、およびトランジスタ３００により構成されている。
【００４０】
すなわち、スイッチ回路４００は、インバータ回路２０９により反転された、往路側前段のインバータ２０１の出力信号と、制御信号入力端子２１０に印加された制御信号とが入力されるＮＡＮＤ回路２０５を備える。ＮＡＮＤ回路２０５の出力信号は、往路側次段のインバータ回路２０１に入力される。また、制御信号入力端子２１０に印加された制御信号は、インバータ回路２０７にも入力される。当該インバータ回路２０７の出力信号は、トランジスタ３００のゲートに入力されている。トランジスタ３００の電流経路の一端には往路側前段のインバータ回路２０１の出力信号が入力されており、トランジスタ３００の電流経路の他端（出力端）は、リングオシレータの上述の所定位置に接続されている。
【００４１】
このスイッチ回路４００も、図３に示したスイッチ回路と同様の動作をする。すなわち、制御信号入力端子２１０にＨｉｇｈレベルの制御信号を印加した場合、ＮＡＮＤ回路２０５がインバータ回路として動作し、インバータ回路２０９を介して入力される往路側前段のインバータ回路２０１の出力信号を、往路側次段のインバータ回路２０１へ伝達する。また、インバータ回路２０７からのＬｏｗレベル信号がゲートに印加されるため、トランジスタ３００はオフ状態となり、帰路側前段のインバータ回路２０１の出力信号は往路側に伝達されることがない。
【００４２】
一方、制御信号入力端子２１０にＬｏｗレベルの制御信号を印加した場合、ＮＡＮＤ回路２０５の出力はＨｉｇｈレベルに固定されるため、往路側前段のインバータ回路２０１の出力信号は、往路側次段のインバータ回路２０１へ伝達されない。また、インバータ回路２０７からのＨｉｇｈレベル信号がゲートに印加されるため、トランジスタ３００はオン状態となり、往路側前段のインバータ回路２０１から出力される発振高周波信号は、インバータ回路２０９を介して、帰路側次段のインバータ回路２０１へ伝達される。
【００４３】
以上の構成を有する大規模リングオシレータは、リングオシレータを構成するインバータ回路２０１に形成されたコンタクトを用いて、コンタクト不良などを検出するためのテスト回路として機能させることができる。
【００４４】
図７は、本実施形態におけるリングオシレータに使用される代表的なＣＭＯＳ型インバータ回路の構造を示す図である。図７（ａ）は、ＣＭＯＳ型インバータ回路の平面レイアウト図であり、図７（ｂ）は、図７（ａ）に示すＡ−Ａ線における断面図である。
【００４５】
図２に示したように、ＣＭＯＳ型インバータ回路は、１対のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタから構成される。図７（ａ）では、ＰチャネルＭＯＳトランジスタは、半導体基板１００の表面部に形成された不純物拡散層からなる、ソース１０４ａ、ドレイン１０４ｂ、およびポリシリコンゲート電極１０１ａを有する。また、ＮチャネルＭＯＳトランジスタは、半導体基板１００の表面部に形成された不純物拡散層からなる、ドレイン１０４ｃ、ソース１０４ｄ、およびポリシリコンゲート電極１０１ｂを有する。
【００４６】
それぞれのＭＯＳトランジスタのポリシリコンゲート電極１０１ａ、１０１ｂは、コンタクト１０２ｃ、１０２ｅ、および上部アルミ配線１０３ａ（入力端子）により電気的に接続されている。また、ＮチャネルＭＯＳトランジスタのドレイン１０４ｃと、ＰチャネルＭＯＳトランジスタのドレイン１０４ｂとは、コンタクト１０２ｂ、１０２ｄおよび上部アルミ配線１０３ｂ（出力端子）とにより電気的に接続されている。ＮチャネルＭＯＳトランジスタのソース１０４ｄは、コンタクト１０２ａおよび上部アルミ配線１０３ｃを通じて接地電位（ＧＮＤ）と接続されており、ＰチャネルＭＯＳトランジスタのソース１０４ａは、コンタクト１０２ｆおよび上部アルミ配線１０３ｄを通じて電源電位（ＶＤＤ）と接続されている。図７（ａ）の平面レイアウトでは、１個のＣＭＯＳ型インバータ回路中に６個のコンタクトを確保することができる。
【００４７】
図７（ａ）では、半導体基板１００に形成されたソース・ドレイン１０４ａ〜１０４ｄとアルミ配線１０３ａ〜１０３ｄとを電気的に接続する、コンタクト１０２ａ、１０２ｂ、１０２ｄ、１０２ｆを取り囲むようにポリシリコンゲート電極１０１ａ、１０１ｂが形成されている。このような配置にすると、ポリシリコンゲート電極１０１ａ、１０１ｂに囲まれた領域の層間絶縁膜は他の領域と比較して膜厚が大きくなる。このため、ソース領域・ドレイン領域上に形成されるコンタクトホールは、図７（ｂ）に示すように、アスペクト比が大きく、深さも深いものとなる。
【００４８】
図７（ａ）の例ではポリシリコンゲート電極のパターンとして、コンタクトホールを４方向から取り囲む形状を採用しているが、コンタクトホール周辺のポリシリコンゲート電極パターンを種々変更することも可能である。これにより、ソース領域・ドレイン領域における層間絶縁膜の断面形状および膜厚を変更することができ、それに伴ってアスペクト比が異なる断面形状のコンタクトホールを作り出すことができる。
【００４９】
図８は、ＮチャネルＭＯＳ型トランジスタのソース１０４ｄ上に形成されたコンタクトホール周辺領域についてポリシリコンゲート電極１０１ｂのパターン形状を変更した例を示す平面レイアウト図および断面図である。各断面図は、図７（ａ）に示したＡ−Ａ線における断面図に対応する。図８（ａ）〜図８（ｃ）は、それぞれ、ポリシリコン電極１０１ｂがコンタクトホールを３方向から取り囲む平面形状、コンタクトホールを２方向から取り囲む平面形状、平行な２本のポリシリコン電極１０１ｂがコンタクトホールを挟む平面形状である。図７および図８に示した構成では、層間絶縁膜１０５をＣＶＤ法等により堆積するとき、ポリシリコンゲート電極１０１ｂのパターン形状、膜厚、相対的配置の影響を受けて各断面図に示すように膜厚が変化する。すなわち、コンタクトホール形成位置の周囲に存在するパターンを少なくすると層間絶縁膜厚が減少する。このため、様々な深さ、アスペクト比を有するコンタクトホール１０２ａを実現することができる。例えば層間絶縁膜１０５を堆積する手法にも依存するがポリシリコンゲート電極で周辺を取り囲まないコンタクトホールに比べて、ポリシリコンゲート電極で周辺が取り囲まれたコンタクトホールの方がより深いコンタクトホールを形成することができる。
【００５０】
図９はＣＭＯＳ型インバータ回路の他のパターンレイアウト例を示す平面レイアウト図である。このレイアウトは図７のレイアウトと概ね同一であるから同一部分には同一の符号を用いて示す。図９の例では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのポリシリコンゲート電極１０１ａ、１０１ｂを図７の例のように独立したものとせず、それぞれのポリシリコンゲート電極を延長して一体化したパターンを有している。そのため、１個のコンタクト１０２ｇでゲート電極１０１ａ、１０１ｂに電圧を与えることができる。この例では、１個のＣＭＯＳ型インバータ回路中に含まれるコンタクトの数は５個となる。
【００５１】
（第２の実施形態）
本実施形態では、本発明の第１の実施形態によるテスト回路である大規模リングオシレータ（図１参照）を用いた不良コンタクト検出方法について説明する。上述したように、テスト回路であるリングオシレータは、ＣＭＯＳ型インバータ回路を１００００段以上直列に接続したループ回路からなる。したがって、当該回路が、５〜６個のコンタクトを有するインバータ回路から構成される場合は、１つのリングオシレータにつき少なくとも５００００個〜６００００個のコンタクトが含まれることになる。本実施形態によれば、このような多数のコンタクトの中から、半導体集積回路の製造段階で発生する物理的あるいは電気的オープン不良コンタクトを特定することができる。
【００５２】
図１に例示したリングオシレータ回路では、回路中に含まれる数万個のコンタクトの一つでもオープン不良が発生すると、リングオシレータの発振動作が停止する。図１０（ａ）および図１０（ｂ）は、コンタクトオープン不良がない正常動作時およびコンタクトオープン不良が発生した異常動作時のそれぞれの発振出力波形を例示する図である。図１０（ａ）、図１０（ｂ）において、横軸が時間に対応する。なお、このような発振出力波形はリングオシレータの発振動作中に、図１の出力バッファ回路２０３を介した出力端子２０４における出力をモニターすることによって取得することができる。
【００５３】
図１０（ａ）に示すように、正常動作時は、インバータ回路は、１周波毎に充放電を繰り返していく。一方、図１０（ｂ）に示すように、異常動作時は、コンタクト不良があるＣＭＯＳ型インバータ回路の発振が停止する。したがって、リングオシレータの発振出力波形の有無をモニターすることで、コンタクトオープン不良の発生を把握することができる。なお、図１０（ｂ）では、説明のため、リングオシレータの発振中に、コンタクトオープン不良が発生した例を示している。
【００５４】
次に、リングオシレータ中にオープン不良コンタクトが含まれている場合の不良コンタクト発生個所の特定方法について説明する。まず、図１に示すリングオシレータに電源電圧を印加して駆動し、インバータ回路２０１の直列接続途中に介設されたスイッチ回路２００のうち接続点Ｐから最も遠いスイッチ回路２００ａの制御信号入力端子２１０にＬｏｗ信号を印加する。この場合、接続点Ｐを基準として当該スイッチ回路２００ａ以遠に存在するインバータ回路２０１（図１の例では５個）がリングオシレータ回路の信号伝達経路から切離される。当該状態で、発振出力波形の有無をモニターする。
【００５５】
以降これと同様にして、接続点Ｐから最も遠いスイッチ回路２００から接続点Ｐに近くなる方向に、順次スイッチ回路２００の制御信号入力端子２１０にＬｏｗ信号を印加して、所定数のインバータ回路２０１をリングオシレータ回路の信号伝達経路から切離しながら発振出力波形の有無を順にモニターする。そして、あるスイッチ回路２００により所定数のインバータ回路２０１をリングオシレータ回路から切離したとき、初めて発振出力波形が確認された場合、当該スイッチ回路２００と、その往路側後段に隣接するスイッチ回路２００との間に、コンタクトオープン不良となったコンタクトを含むインバータ回路２０１が存在することになる。すなわち、図１において、隣接するスイッチ回路２００の各ＮＡＮＤ回路２０５間に存在する２個のインバータ回路２０１（往路側）と、各ＮチャネルＭＯＳ型トランジスタ３００の出力端間に存在する２個のインバータ回路２０１（帰路側）とのいずれかに不良コンタクトが存在することになる。
【００５６】
このように、本実施形態によれば、１００００個程度のインバータ回路中から４個中にまで不良コンタクトの位置を特定することができる。なお、リングオシレータが最初に発振を開始するまでに切離した、スイッチ回路２００間にある４個のインバータ回路グループであって異なる複数の４個のインバータ回路グループに不良コンタクトが含まれている可能性は否定できない。しかしながら、現実の製造工程において、不良確率は非常に小さく、１個の大規模リングオシレータに２個以上の不良コンタクトが存在することは通常ほとんどない。したがって、上述のようにリングオシレータが発振開始したならば、発振開始直前に切離した４個のインバータ回路グループ中のみに不良コンタクトが含まれるとしても問題はない。特に限定されないが、例えば、各インバータ回路２０１が備えるコンタクトの全てを評価対象のコンタクト構造とし、スイッチ回路２００（ＮＡＮＤ回路２０５、２０６、インバータ回路２０７、２０８、２０９、トランジスタ３００）が備えるコンタクトを、コンタクト径を大きくする等の評価対象のコンタクトに比べて不良発生率が小さいコンタクト構造とすれば、発振開始直前に切離した４個のインバータ回路グループ中のみに不良コンタクトがほぼ確実に含まれることになる。
【００５７】
この段階では、まだ４個のインバータ回路が特定できただけであるから直接不良個所を特定することはできていない。しかしながら、４個のインバータ回路の中から、不良が発生したコンタクトを特定することは極めて容易である。例えば、全スイッチ回路２００の制御信号入力端子２１０にＨｉｇｈ信号を印加し、リングオシレータに電源電圧を印加した状態で、ＥＢ（Electron Beam）テスターあるいはＳＥＭ（Scanning Electron Microscope）式の電位コントラスト法などの物理解析を用いることで、４個のインバータ回路中から不良発生コンタクトを特定することができる。
【００５８】
すなわち、動作状態の４個のインバータ回路に対して電子ビームを照射し、インバータ回路の信号入出力端子を構成する金属配線（図７、図９参照）上の２次電子に基づく電位検出あるいは電位コントラストを検出することによって不良コンタクト個所を特定する。具体的には、インバータ回路が正常に動作している場合は、発振に伴って配線電位がパルス状に変化する。しかしながら、不良が発生しリングオシレータの発振が停止している場合は、不良コンタクトが存在するインバータ回路の出力側電位は不定状態となっているのでＨｉｇｈレベルとＬｏｗレベルの中間状態になる。また、当該インバータ回路の入力電圧はＨｉｇｈレベルかＬｏｗレベルのどちらかの状態で停止している。したがって、この個所を上記２種類の方法で選別することで不良コンタクト個所を特定することができる。また、特定した不良コンタクトの不良原因解析はＳＥＭやＴＥＭ（Transmission Electron Microscope）等により行うことができる。
【００５９】
なお、本実施形態におけるリングオシレータは１００００段以上の大規模なインバータ回路を含むため、全体の消費電力が大きくなり、特に全てのインバータ回路に接続する電源供給配線、接地配線に対する負荷が大きい。したがって、インバータ回路１個の消費電力×総段数が配線に用いている金属体の許容電流量以下に設計することが望ましい。
【００６０】
以上説明したように、本発明のテスト回路は、１個の不良コンタクトを容易に特定できる能力を有している。加えて、図７、８、９に示したように、本発明では従来のように平坦な領域に形成された不良コンタクトを特定するのではなく、インバータ回路という実際の製品に近い環境でゲート電極などが周辺に存在する不良コンタクトを特定できる。さらに、インバータ回路の平面レイアウトおよび断面構造を様々に変形することにより、他のパターンの影響を受けて形成される形状の異なるコンタクト構造を作り出すことも可能である。したがって、コンタクト構造の違いによる不良確率の違いも評価することができる。
【００６１】
（第３の実施形態）
第２の実施形態では、本発明の大規模リングオシレータを用いて不良コンタクトを特定する方法を説明した。本発明によるリングオシレータは、さらに、コンタクトのＡＣストレスによる信頼性評価（寿命試験）および加速寿命試験に適用することもできる。
【００６２】
既に説明したように、リングオシレータを駆動して発振させた場合、発振動作中に、各個別インバータ回路には充放電電流が流れる。この電流はそれぞれ半導体基板からコンタクトを介して、１周波毎に方向を変えて充放電を繰り返す。この動作により各インバータ回路のコンタクトには動作電圧がそのまま印加され、ＡＣ動作的な電流ストレスが加わることになる。この一定電圧による電流ストレスは少なくとも５００００個〜６００００個以上のコンタクトにほぼ連続的に同様の大きさで加わることになる。このため、図１に例示したリングオシレータのインバータ回路全段を動作させた状態で信頼性試験を開始することで、少なくとも５００００個〜６００００個以上のコンタクト中で１個〜数個レベルで確率的に発生する可能性のあるコンタクトオープン不良をリングオシレータ内に発生させることができる。上述したように、リングオシレータでは、コンタクトの周囲にゲート電極などが存在するため、コンタクトオープン不良は、実際の製品レベルでの大規模ＬＳＩと同程度の確率で発生することになる。
【００６３】
また、このようにして発生したコンタクトオープン不良は、上記第２の実施形態において説明した手法により、その位置を容易に特定することができる。このため、不良発生コンタクトでの不良発生原因を直接的に解析することができ、信頼性（寿命）の向上に寄与することができる。加えて、以上の寿命試験では、電源電圧を増大させることによってコンタクトに対するＡＣストレス電流を増加させ、不良発生にいたる時間を短縮化しコンタクト不良発生を加速させる加速寿命試験を実施することも可能である。
【００６４】
さらに、半導体集積回路の製造工程では、そのプロセス条件によって完全なオープン不良ではなく、集積回路の使用中にコンタクトの劣化が開始する潜在的不良や、コンタクト抵抗が高い状態で維持される不良も発生し得る。上述のリングオシレータでは、信頼性試験中にコンタクト抵抗が徐々に増大する経時変化が発生すると、当該経時変化に伴って、リングオシレータの出力発振周波数が発振開始時（信頼性試験開始時）に比べて減少する。これは、インバータ回路動作に関する時定数＝抵抗（コンタクト抵抗）×容量（コンタクト周辺の寄生容量）の関係から説明できる。そして、さらに発振動作を継続することで、当該コンタクトは、高抵抗状態からオープン不良状態に移行する。
【００６５】
このように、本発明によるテスト回路を用いた信頼性試験では、動作中のコンタクト抵抗上昇を検出することもできる。したがって、半導体製造工程の評価や、コンタクト構造などに対するコンタクト抵抗信頼性の依存性を評価することも可能である。なお、コンタクト抵抗の変動を検出するための発振周波数モニター工程は、上述したコンタクトに関するＡＣ加速寿命試験に組み込み一連の信頼性試験として実施することも可能である。
【００６６】
以上のような、ＡＣストレスを印加する加速寿命試験の場合にもスイッチ回路として、図３または図６に例示した回路を使用することができる。しかしながら、図６に例示した回路の場合、トランジスタ３００のソース・ドレインの両方に、パルス状のＡＣ信号、すなわち発振高周波信号が長時間入力され、ＡＣ的なストレスがかかってしまう。これに対し、図３に例示した回路構成では、制御信号入力端子２１０にＨｉｇｈレベルの信号を印加したときに、ＮＡＮＤ回路２０６、インバータ回路２０８によりトランジスタ３００のソース・ドレインの一方（インバータ回路２０８側）にはＬｏｗレベル電圧しかかからない。したがって、トランジスタ３００の劣化を抑制する観点では、図３に例示したスイッチ回路２００を使用することが望ましい。
【００６７】
以上説明したように、本発明に係るテスト回路および半導体装置の評価方法によれば、実際の製品レベルでの大規模ＬＳＩで発生する可能性のあるコンタクトオープン不良の発生個所を容易に特定することができる。また、コンタクトオープ不良発生個所の解析を行うことにより、不良原因を特定して対策を講じることができ、半導体装置の製造歩留まりおよび信頼性を向上させることができる。
【００６８】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、各スイッチ回路間に存在するインバータ回路２０１の数は、適宜変更可能である。また、上述のスイッチ回路２００に含まれるインバータ回路２０９は、インバータ回路２０１と同一構造、すなわち、リングオシレータを構成する個別インバータとして構成してもよい。同様に、また、スイッチ回路２００に含まれるインバータ回路２０８も、リングオシレータを構成する個別インバータとして構成してもよい。また、全スイッチ回路が同一の回路構成である必要もなく、リングオシレータ中の介設位置によって回路構成が異なっていてもよい。スイッチ回路は、その状態を切り替えたときに、インバータ回路の段数が異なるリングオシレータを構成可能な回路構成であればよい。
【００６９】
また、上記実施形態では、コンタクトオープン不良についてのみ説明したが、ＣＭＯＳ型インバータ回路を構成するポリシリコンゲート電極、配線パターンなどを実際の製品レベルでの大規模ＬＳＩの中で最も厳しいルール（製造プロセスで許容される最小の線幅および間隔）で配置することができる。これにより、パーティクル等に起因するポリシリコンゲート電極パターン崩れ、配線パターン形状異常、半導体基板へのリーク不良など、実際の製品レベルでの大規模ＬＳＩに存在する他の半導体素子で発生しうる不良について、コンタクトオープン不良と同様に不良発生個所を特定することができる。
【産業上の利用可能性】
【００７０】
本発明は、実製品に近い周辺構造を有するコンタクトを使用して信頼性試験等を実施することができるとともに、コンタクト不良発生個所を極めて容易に特定することができるという効果を有し、テスト回路および半導体装置の評価方法として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態における大規模リングオシレータの構成を示す回路図
【図２】インバータ回路の構成を示す回路図
【図３】スイッチ回路の構成を示す回路図
【図４】前段と後段のインバータ回路を、発振信号を伝達可能に接続した状態のスイッチ回路の動作を示す図
【図５】前段と後段のインバータ回路を、発振信号の伝達を不能に切離した状態のスイッチ回路の動作を示す図
【図６】スイッチ回路の変形例を示す回路図
【図７】インバータ回路の平面レイアウトおよび断面構造を示す図
【図８】インバータ回路のコンタクト構造の変形例を示す図
【図９】インバータ回路の平面レイアウトの変形例を示す図
【図１０】大規模リングオシレータの正常動作時および異常動作時の出力発振波形を示す図
【符号の説明】
【００７２】
１００  半導体基板
１０１ａ  ＰチャネルＭＯＳトランジスタのポリシリコンゲート電極
１０１ｂ  ＮチャネルＭＯＳトランジスタのポリシリコンゲート電極
１０２ａ〜１０２ｆ  コンタクト
１０３ａ〜１０３ｆ  金属配線
１０４ａ〜１０４ｄ  ＭＯＳトランジスタのソース・ドレイン
２００、４００  スイッチ回路
２０１、２０７、２０８、２０９  インバータ回路
２０２  出力配線
２０３  出力バッファ回路
２０４  出力端子
２０５、２０６  ＮＡＮＤ回路
２１０  制御信号入力端子
２２０  スイッチ回路が前段と後段のインバータ回路を、発振信号を伝達可能に接続した状態のインバータ群
２３０  スイッチ回路が前段と後段のインバータ回路を、発振信号の伝達を不能に切離した状態のインバータ群
３００  ＮチャネルＭＯＳトランジスタ
【図１】
2009252955.tif 000003
【図２】
2009252955.tif 000004
【図３】
2009252955.tif 000005
【図４】
2009252955.tif 000006
【図５】
2009252955.tif 000007
【図６】
2009252955.tif 000008
【図７】
2009252955.tif 000009
【図８】
2009252955.tif 000010
【図９】
2009252955.tif 000011
【図１０】
2009252955.tif 000012