(57)【要約】      （修正有）【課題】浮遊ゲート電極形成時に素子分離絶縁膜の側壁に残渣が発生しないようにする。【解決手段】シリコン基板１に第１ゲート絶縁膜４、浮遊ゲート電極５用の導電層、加工用のシリコン窒化膜、シリコン酸化膜を形成し、この後トレンチ１ａを形成する。続いて活性領域３に沿った導電層を分離する加工を行って浮遊ゲート電極５を形成する。この後、制御ゲート電極９を積層形成する。浮遊ゲート電極５を先に形成するので、エッチング残りを防止でき、しかも、制御ゲート電極９の加工時のアスペクト比を低減できる。また、加工用シリコン窒化膜を除去する際のリン酸処理で、浮遊ゲート電極５に凸状部５ａを形成するので、カップリング比の向上も図れる。【選択図】図３
2009252773.tif 000002
【特許請求の範囲】
【請求項１】
表面の第１方向に沿って形成される素子分離溝により素子形成領域が複数に区画される半導体基板と、
前記半導体基板の前記素子形成領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、前記第１方向に沿った一対の第１側面および前記第１方向と直交する第２方向に沿った一対の第２側面を有し、且つ上面に前記第１側面および第２側面よりも中央部寄りに後退した位置に各側面を有する凸状部を備え、前記第１方向に沿って所定間隔をおいて複数併設されると共に、前記第２方向に対して前記素子分離溝を介して複数並設された第１ゲート電極と、
前記前記素子分離溝内および前記第１方向における前記第１ゲート電極間の前記第１ゲート絶縁膜上に形成され、前記第１側面および前記第２側面を覆うように形成された素子分離絶縁膜と、
前記第１ゲート電極の上面、前記凸状部の側面および上面、前記素子分離絶縁膜の上面に形成された第２ゲート絶縁膜と、
前記第１ゲート電極上に位置する前記第２ゲート絶縁膜上に、前記第２方向に沿って形成された第２ゲート電極とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記凸状部は、前記側面が前記第１ゲート電極の第１側面および第２側面から中央部寄りに後退する寸法が前記第２ゲート絶縁膜の膜厚よりも大きく設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記凸状部は、前記側面が前記第１ゲート電極の第１側面および第２側面から後退する寸法が前記第２ゲート絶縁膜の膜厚と同一寸法に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極用の導電層を形成する工程と、
前記導電層上に加工用絶縁膜を形成する工程と、
前記加工用絶縁膜、前記導電層、前記第１ゲート絶縁膜、および前記半導体基板を加工して当該半導体基板の上部に第１方向に沿って溝を形成する工程と、
前記第１方向と直交する第２方向に沿って前記導電層を複数に分離して第１ゲート電極を形成する工程と、
前記第１ゲート電極の前記第１方向に沿った側面および前記第２方向に沿った側面を覆うように素子分離絶縁膜を形成する工程と、
前記加工用絶縁膜を除去すると共に前記第１ゲート電極の上面の周辺部を加工して凸状部を形成する工程と、
前記第１ゲート電極および前記素子分離絶縁膜の上に第２ゲート絶縁膜を形成する工程と、
前記第１ゲート電極の上に位置する前記第２ゲート絶縁膜上に前記第２方向に沿って第２ゲート電極を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記導電層上に加工用絶縁膜を形成する工程では、前記加工用絶縁膜としてシリコン窒化膜を形成し、
前記加工用絶縁膜を除去すると共に前記第１ゲート電極の上面の周辺部を加工して凸状部を形成する工程では、前記シリコン窒化膜を薬液によりエッチング除去すると共に、その薬液により前記第１ゲート電極を加工して前記凸状部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表層部に溝を形成して素子分離用絶縁膜を埋め込んで素子形成領域を区画形成する構成の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のひとつである例えばＮＡＮＤ型フラッシュメモリ装置においては、記憶容量を増大させるために加工寸法の縮小化が進められている。近接するメモリセルの間の素子分離をする構造として、半導体基板に素子分離溝を形成して絶縁膜を埋め込む構成のＳＴＩ（Shallow Trench Isolation）構造が採用されている。（例えば、特許文献１参照）。
【０００３】
この特許文献１には、半導体基板上にゲート絶縁膜を形成し、その上に第１の導電層を形成し、第１の導電層およびゲート絶縁膜並びに半導体基板に対して所定方向に沿ってトレンチを形成し、トレンチ内に素子分離用絶縁膜を埋込み形成する。続いて第１の導電層上に第２の導電層を形成し、素子分離用絶縁膜が露出するまで第２の導電層をエッチバック処理等することで第２の導電層を分離し、素子分離絶縁膜および第２の導電層上にゲート間絶縁膜および制御ゲートを形成している。
【０００４】
しかしながら、特許文献１に開示されている構成やその製造方法を採用し、ゲート絶縁膜、第１および第２の導電層、ゲート間絶縁膜、制御ゲートを形成した後、第１および第２の導電層を加工して浮遊ゲート電極として形成する場合、所定方向に直交する方向に沿って各制御ゲート電極や第１および第２の導電層を分離する必要がある。このとき、第１および第２の導電層をエッチング加工するときに素子分離用絶縁膜の側壁部にエッチング残りが発生することがある。これが隣接するメモリセル間でリーク電流を発生させる原因となる不具合がある。
【特許文献１】特開２００１−２８４５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、第１ゲート電極を形成するための導電層の加工による素子分離用絶縁膜の側壁面の脇に残留する導電層の悪影響を防止できるようにした不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、表面の第１方向に沿って形成される素子分離溝により素子形成領域が複数に区画される半導体基板と、前記半導体基板の前記素子形成領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、前記第１方向に沿った一対の第１側面および前記第１方向と直交する第２方向に沿った一対の第２側面を有し、且つ上面に前記第１側面および第２側面よりも中央部寄りに後退した位置に各側面を有する凸状部を備え、前記第１方向に沿って所定間隔をおいて複数併設されると共に、前記第２方向に対して前記素子分離溝を介して複数並設された第１ゲート電極と、前記前記素子分離溝内および前記第１方向における前記第１ゲート電極間の前記第１ゲート絶縁膜上に形成され、前記第１側面および前記第２側面を覆うように形成された素子分離絶縁膜と、前記第１ゲート電極の上面、前記凸状部の側面および上面、前記素子分離絶縁膜の上面に形成された第２ゲート絶縁膜と、前記第１ゲート電極上に位置する前記第２ゲート絶縁膜上に、前記第２方向に沿って形成された第２ゲート電極とを備えたところに特徴を有する。
【０００７】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に第１ゲート電極用の導電層を形成する工程と、前記導電層上に加工用絶縁膜を形成する工程と、前記加工用絶縁膜、前記導電層、前記第１ゲート絶縁膜、および前記半導体基板を加工して当該半導体基板の上部に第１方向に沿って溝を形成する工程と、前記第１方向と直交する第２方向に沿って前記導電層を複数に分離して第１ゲート電極を形成する工程と、前記第１ゲート電極の前記第１方向に沿った側面および前記第２方向に沿った側面を覆うように素子分離絶縁膜を形成する工程と、前記加工用絶縁膜を除去すると共に前記第１ゲート電極の上面の周辺部を加工して凸状部を形成する工程と、前記第１ゲート電極および前記素子分離絶縁膜の上に第２ゲート絶縁膜を形成する工程と、前記第１ゲート電極の上に位置する前記第２ゲート絶縁膜上に前記第２方向に沿って第２ゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、第１ゲート電極を形成するための導電層の加工による素子分離用絶縁膜の側壁面に残留する導電層の悪影響を防止できるようになる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の不揮発性半導体記憶装置を、積層ゲート構造を備えたＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１４を参照しながら説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合がある。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
図１において、メモリセル領域のメモリセルアレイは、複数のＮＡＮＤセルユニットＳｕを並べた構成とされている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなる。また、ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域（図３の符号１ａ参照）を共用して形成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、第２方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向、第１方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された素子分離絶縁膜２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域（素子形成領域）３が分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１４】
図３（ａ）、（ｂ）は、それぞれ図２中切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図である。すなわち、メモリセル領域におけるメモリセルトランジスタの活性領域３の形成方向（図２中Ｙ方向）に沿った断面が図３（ａ）であり、ワード線ＷＬの形成方向（図２中Ｘ方向）に沿った断面が図３（ｂ）である。
【００１５】
図３（ａ）、（ｂ）において、シリコン基板１の表層部には、所定間隔で形成されたトレンチ（素子分離溝）１ａ内に埋め込まれた素子分離絶縁膜２により素子分離領域が設けられている。これによって活性領域３が区画形成されている。シリコン基板１の活性領域３の上面にはシリコン酸化膜からなる第１ゲート絶縁膜４が形成され、この上部に第１ゲート電極としての浮遊ゲート電極５が形成されている。この浮遊ゲート電極５は、上面に凸状部５ａを備えた構成となっている。凸状部５ａは、上面が浮遊ゲート電極５の横断面形状と同様に略矩形状をなすもので、その大きさは浮遊ゲート電極５の各側面よりも内側に後退した位置に側面を有する形状とされている。
【００１６】
シリコン基板１の活性領域３の表層部には、隣接して配置形成された浮遊ゲート電極５の間をつなぐようにソース／ドレイン領域を構成する不純物拡散領域１ｂが設けられている。シリコン基板１のトレンチ１ａの内面およびこれにつながる浮遊ゲート電極５の側面には薄いシリコン酸化膜６が形成されており、その内側に前述した素子分離絶縁膜２が埋め込み形成されている。浮遊ゲート電極５の不純物拡散領域１ｂを挟んで対抗する側面には、薄いシリコン酸化膜７が形成されており、さらにそれらの間を埋めるように素子分離絶縁膜２と同じ材料からなる素子分離絶縁膜２ａが形成されている。
【００１７】
第２ゲート絶縁膜８は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいはその他の高誘電率を有する誘電体膜からなるもので、浮遊ゲート電極５の凸状部５ａの上面および各側面、浮遊ゲート電極５の上面の凸状部５ａを除いた部分の上面を覆うと共に、素子分離絶縁膜２および２ａの各上面を覆うように形成されている。
【００１８】
浮遊ゲート電極５の上部およびトレンチ１ａを挟んで隣接する浮遊ゲート電極５との間の素子分離絶縁膜２の上部には、第２ゲート絶縁膜８を介して第２ゲート電極としての制御ゲート電極９が積層形成されている。制御ゲート電極９は、下層の導電層９ａおよび上層の導電層９ｂが積層された構成である。また、制御ゲート電極９は、前述したようにワード線ＷＬとして機能するものである。制御ゲート電極９の上部には配線抵抗を低減するための導体層としてタングステンシリコン（ＷＳｉ）膜１０が積層形成されると共に、シリコン窒化膜１１が積層形成されている。
【００１９】
図３の構成において、制御ゲート電極９を構成している下層の導電層９ａは、第２ゲート絶縁膜８を介して浮遊ゲート電極５の上面および凸状部５ａを覆うように形成されている。これにより、浮遊ゲート電極５と制御ゲート電極９とが第２ゲート絶縁膜８を介して対向する面積は、浮遊ゲート電極５の上面が平坦に形成されている場合に比べて、凸状部５ａの側面部分でも対向することになるのでその分だけ大きくなる。
【００２０】
隣接する制御ゲート電極９の間には、シリコン酸化膜が層間絶縁膜１２として埋め込み形成されている。層間絶縁膜１２は、シリコン窒化膜１１の上面と同じ高さまで形成されている。これら層間絶縁膜１２およびシリコン窒化膜１１の上面にはバリア膜としてのシリコン窒化膜１３が積層形成され、さらにその上部に層間絶縁膜１４が積層形成されている。
なお、図示の状態では示していないが、ビット線コンタクトなどの各種コンタクトや層間絶縁膜や配線パターンあるいはヴィアなどが設けられておりＮＡＮＤ型フラッシュメモリ装置が構成されている。
【００２１】
上記構成を採用しているので、浮遊ゲート電極５の上部に凸状部５ａが形成され、その上面および側面を覆うように第２ゲート絶縁膜８が形成され、さらにその上に制御ゲート電極９を形成して凸状部５ａを覆うようにしているので、第２ゲート絶縁膜８を介して浮遊ゲート電極５と制御ゲート電極９とが対向する面積を大きく取ることができ、これによってカップリング比を高める構成とすることができる。
【００２２】
次に、上記構成の製造工程について図４〜図１４を参照して説明する。ここでは、主としてメモリセル領域に形成するメモリセルトランジスタの形成工程について説明する。なお、図４〜図１５のそれぞれに示す（ａ）、（ｂ）の分図は、いずれも図３（ａ）、（ｂ）の部分に対応しているもので、図３と同様に模式的な断面構成を示すものである。
まず、図４（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上面に、熱酸化法によりシリコン酸化膜を第１ゲート絶縁膜４として形成する。次に、第１ゲート絶縁膜４の上面に、リン（Ｐ）が添加された非晶質シリコン膜を導電層５ｓとして形成する。さらに導電層５ｓの上面に加工用のシリコン窒化膜１５およびシリコン酸化膜１６を順次積層形成する。
【００２３】
次に、図５に示すように、フォトリソグラフィ処理によりフォトレジストをトレンチ１ａを形成するための所定のパターンに形成する。続いて、パターンニングされたフォトレジスト膜をマスクとしてＲＩＥ（reactive ion etching）法によりエッチング加工し、シリコン酸化膜１６、シリコン窒化膜１５をパターンニングする。続いて、酸素（Ｏ２）プラズマ中にシリコン基板１をさらすことでフォトレジストを除去し、パターニングされたシリコン酸化膜１６をマスクとして導電層５ｓ、第１ゲート絶縁膜４およびシリコン基板１をエッチング加工してトレンチ１ａを形成する。
この後、図６に示すように、シリコン基板１を酸素（Ｏ２）雰囲気中において１０００℃で加熱し、トレンチ１ａの内壁面および導電層５ｓの側面にシリコン酸化膜６を形成する。
【００２４】
次に、図７に示すように、フォトリソグラフィ処理によりフォトレジスト１７をパターンニングする。ここでは、フォトレジスト１７をトレンチ１ａと直交する方向に所定間隔でストライプ状にパターニングしている。パターンニングしたフォトレジスト１７をマスクとしてシリコン酸化膜１６、シリコン窒化膜１５、導電層５ｓをＲＩＥ法によりエッチング加工する。これにより、浮遊ゲート電極５が形成される。
【００２５】
この場合、従来技術では浮遊ゲート電極５を形成するための導電層５ｓの加工は、制御ゲート電極９、タングステンシリコン膜１０、シリコン窒化膜１１を積層したのちに一括して加工する工程を採用しているため、アスペクト比が高くなると共に、導電層５ｓのエッチングに際しては素子分離用絶縁膜２の側壁部と接している部分が確実に除去できずに残ってしまう不具合があった。これに対して、上記ように、トレンチ１ａの形成後に、続けて導電層５ｓの加工を行って浮遊ゲート電極５を分離形成するので、素子分離絶縁膜２の側壁に残渣が発生することを防止できる。
【００２６】
続いて、エッチングにより露出したシリコン基板１の表層部に第１ゲート絶縁膜４を介してイオン注入法によりｎ型の不純物を導入して不純物拡散領域１ｂを形成する。これにより、活性領域３に沿って所定間隔で形成された浮遊ゲート電極５の間にソース／ドレイン領域となる不純物拡散領域１ｂが形成されたことになる。
【００２７】
次に、図８に示すように、フォトレジスト１７を除去し、続いて酸素（Ｏ２）雰囲気中で熱酸化処理をすることで浮遊ゲート電極５の側面に薄いシリコン酸化膜７を形成する。さらに、この上部にＨＤＰ（high density plasma）法により素子分離絶縁膜２、２ａとなるシリコン酸化膜２ｂを堆積させる。
【００２８】
この後、図９に示すように、ＣＭＰ（chemical mechanical polishing）法によりシリコン酸化膜２ｂを平坦化する。このとき、ＣＭＰ法による処理のストッパとしてシリコン窒化膜１５を用いており、シリコン酸化膜２はシリコン窒化膜１５の上面の高さまで研削される。これによって、シリコン酸化膜２は、トレンチ１ａ内に埋め込まれた素子分離絶縁膜２として形成されると共に、シリコン基板１の活性領域３の上面に埋め込まれた素子分離絶縁膜２ａとして形成される。この後、８５０℃の窒素（Ｎ２）雰囲気中で加熱処理をする。
次に、図１０に示すように、ＲＩＥ法によりシリコン窒化膜１５を残しながらシリコン酸化膜２をエッチング加工して落とし込みをする。このとき、シリコン酸化膜２の落とし込み深さは、導電層５の中間程度の高さとされている。
【００２９】
この後、図１１に示すように、シリコン窒化膜１５のエッチング処理を行う。ここでは、１５０℃のリン酸処理によりシリコン窒化膜１５を除去する。このとき、シリコン窒化膜１５がエッチング除去された後、さらにエッチング処理を継続させることで、その下の浮遊ゲート電極５をある程度エッチングする。これにより、浮遊ゲート電極５の上面において、上面からエッチングが進行すると共に、素子分離絶縁膜２、２ａにより囲われている部分より上の側面からもエッチングが進行して、凸状部５ａが形成される。
凸状部５ａは、上記のような処理によって形成されるから、浮遊ゲート電極５の上部に位置して、側面が浮遊ゲート電極５の各側面よりも中央部寄りに後退した位置となっており、その後退する寸法は第２ゲート絶縁膜８の膜厚寸法よりも大きくなるようにエッチング処理されている。したがって、凸状部５ａは、浮遊ゲート電極５の上面にほぼ矩形状をなすように形成されている。
【００３０】
次に、図１２に示すように、浮遊ゲート電極５および凸状部５ａの上面および素子分離絶縁膜２、２ａの上面を覆うように、第２ゲート絶縁膜８が形成される。この第２ゲート絶縁膜８は、前述したようにＯＮＯ膜やＮＯＮＯＮ膜あるいはその他の高誘電率を有する誘電体膜（Ａｌ２Ｏ３系の誘電体膜）などをＣＶＤ法などにより形成している。
【００３１】
この後、図１３に示すように、制御ゲート電極９の下層の導電層９ａとしてリン（Ｐ）が添加された非晶質シリコン膜を形成する。続いて、フォトリソグラフィ処理により第２ゲート絶縁膜８を加工するためのパターンニングを行い、そのフォトレジストをマスクとして下層の導電層９ａ、第２ゲート絶縁膜８の加工を行い、その後、フォトレジストの剥離の処理を行う。
次いで、制御ゲート電極９の上層の導電層９ｂとして同様にリン（Ｐ）が添加された非晶質シリコン膜を形成する。さらに、ＰＶＤ（physical vapor deposition）法によりタングステンシリコン（ＷＳｉ）膜１０を堆積させると共に、その上面に減圧ＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜１１を堆積させる。
【００３２】
次に、図１４に示すように、フォトリソグラフィ処理により、活性領域３と直交する方向に所定間隔でフォトレジストをパターンニングする。このとき、フォトレジストのパターンは、浮遊ゲート電極５と同じ幅寸法に設定されている。このフォトレジストをマスクとして、シリコン窒化膜１１、タングステンシリコン（ＷＳｉ）膜１０、上層の導電層９ｂ、下層の導電層９ａを順次エッチング加工してワード線ＷＬに相当する制御ゲート電極９を形成する。
【００３３】
この後、隣接する制御ゲート電極９の間を埋め込むように全面にシリコン酸化膜を形成し、その後、シリコン窒化膜１１をストッパとしてＣＭＰ法により平坦化処理を行い、層間絶縁膜１２を形成する。さらに、平坦化した上面にバリア膜としてのシリコン窒化膜１３を形成すると共に、シリコン酸化膜などを層間絶縁膜１４として積層形成し図３の構成を得る。また、図示はしていないが、コンタクトＣＢの形成や、配線層などの形成を行うことでＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３４】
上記したような製造工程を採用しているので、前述した構成上の効果に加えて、製造工程上で次のような効果を得ることができる。
第１に、シリコン基板１にトレンチ１ａを形成した後に、先に浮遊ゲート電極５を分離形成するので、導電層５ｓのエッチング処理に際して素子分離絶縁膜２が未形成であるから導電層５ｓのエッチング残りを残渣を発生させることなく確実に処理を行うことができる。これによって、素子分離絶縁膜２を挟んで隣接するメモリセルトランジスタ間でリーク不良が発生することを防止できる。
【００３５】
第２に、上記のようにして先に浮遊ゲート電極５を分離形成するようにしているので、その後制御ゲート電極９を加工する際に、アスペクト比を低減することができ、これによって、加工の工程能力を高めることができ、換言すれば微細化構造により適した処理として採用することができる。
【００３６】
（第２の実施形態）
図１５〜図１８は、本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。
図１５は、第１の実施形態における図３の構成に相当するもので、第２の実施形態においては、第１の実施形態において浮遊ゲート電極５の上部に設けた凸状部５ａに代えて、凸状部５ｂを設けている。この凸状部５ｂは、側面の形成位置が第１の実施形態の凸状部５ａよりも少ない後退寸法となっている。
【００３７】
すなわち、凸状部５ｂの側面は、ここでは浮遊ゲート電極５の側面と比べて第２ゲート絶縁膜８の膜厚の分だけ中央部寄りに後退している。換言すると、第２ゲート絶縁膜８が形成された状態では、浮遊ゲート電極５の側面の第２ゲート絶縁膜８の表面の位置と、浮遊ゲート電極５の側面の位置とが一致するように形成されている。
【００３８】
上記構成の製造工程は、図１６〜図１８に示される。製造工程の初期段階では、第１の実施形態と同様にして進められ、図１０に示した状態においてリン酸処理でシリコン窒化膜１５を除去した後に、導電層５ｓを加工処理するときの条件が異なる。すなわち、子の実施形態においては、導電層５ｓの加工時間を短くして凸状部５ｂの側面が第２ゲート絶縁膜８の膜厚程度まで後退する条件で行う。
【００３９】
以降の工程は、図１７、図１８に進む際に、前述と同様の処理工程が実施され、その形状は上記したとおり、第２ゲート絶縁膜８が形成された状態では、浮遊ゲート電極５の側面の第２ゲート絶縁膜８の表面の位置と、浮遊ゲート電極５の側面の位置とが一致するように形成されている。
【００４０】
このような第２の実施形態によっても、第１の実施形態の製造工程における効果と同様に、素子分離絶縁膜２を挟んで隣接するメモリセルトランジスタ間でリーク不良が発生することを防止でき、また、制御ゲート電極９を加工する際に、アスペクト比を低減することができる。
【００４１】
（他の実施形態）
本願発明は上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
上記実施形態においては、浮遊ゲート電極５の上面に形成する凸状部５ａ、５ｂの側面が中央部寄りに後退する寸法を、第２ゲート絶縁膜８の膜厚よりも大きくするか、あるいは同等とする場合について示したが、第２ゲート絶縁膜８の膜厚よりも小さく設定することもできる。
【００４２】
上記実施形態では半導体基板としてシリコン基板１を適用したが、本発明では他材料の半導体基板を適用しても良い。
上記実施形態では浮遊ゲート電極５として不純物を添加した非晶質シリコン膜を用いたが、多結晶シリコン膜を用いることもできる。
【００４３】
上記実施形態では加工用絶縁膜としてシリコン窒化膜１５を適用したが、本発明は他の材料による絶縁膜や他の膜材料を適用しても良い。
上記実施形態ではＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型フラッシュメモリ装置に適用することもできるし、あるいはフラッシュメモリ装置に限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置にも適用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態におけるフラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】（ａ）、（ｂ）は、図２中に示される切断線Ａ−Ａ、Ｂ−Ｂにそれぞれ対応した模式的断面図
【図４】製造工程の一段階における図３相当図（その１）
【図５】製造工程の一段階における図３相当図（その２）
【図６】製造工程の一段階における図３相当図（その３）
【図７】製造工程の一段階における図３相当図（その４）
【図８】製造工程の一段階における図３相当図（その５）
【図９】製造工程の一段階における図３相当図（その６）
【図１０】製造工程の一段階における図３相当図（その７）
【図１１】製造工程の一段階における図３相当図（その８）
【図１２】製造工程の一段階における図３相当図（その９）
【図１３】製造工程の一段階における図３相当図（その１０）
【図１４】製造工程の一段階における図３相当図（その１１）
【図１５】本発明の第２の実施形態に相当し、（ａ）、（ｂ）は、図２中に示される切断線Ａ−Ａ、Ｂ−Ｂにそれぞれ対応した模式的断面図
【図１６】製造工程の一段階における図３相当図（その１）
【図１７】製造工程の一段階における図３相当図（その２）
【図１８】製造工程の一段階における図３相当図（その３）
【符号の説明】
【００４５】
図面中、１はシリコン基板（半導体基板）、２、２ａは素子分離絶縁膜、３は活性領域（素子形成領域）、４は第１ゲート絶縁膜、５は浮遊ゲート電極、５ａ、５ｂは凸状部、５ｓは導電層、８は第２ゲート絶縁膜、９は制御ゲート電極、９ａは下層の導電層、９ｂは上層の導電層、１０はタングステンシリコン膜、１５はシリコン窒化膜（加工用絶縁膜）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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