(57)【要約】【課題】不揮発性メモリー半導体素子及びその製造方法を提供する。【解決手段】半導体基板に形成されたＰＮ接合ダイオードと、前記ＰＮ接合ダイオード上に形成され、ビアホールを有する絶縁膜と、前記ビアホール内に形成され、前記ＰＮ接合ダイオードの一領域と接触する第１金属パターン、前記第１金属パターン上に形成された酸化膜パターン、及び前記酸化膜パターン上に形成された第２金属パターンからなる抵抗性メモリー素子と、を含む構成とした。【選択図】図２
2009065159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＰＮ接合ダイオードと、
前記ＰＮ接合ダイオード上に形成され、ビアホールを有する絶縁膜と、
前記ビアホール内に形成され、前記ＰＮ接合ダイオードの一領域と接触する第１金属パターン、前記第１金属パターン上に形成された酸化膜パターン、及び前記酸化膜パターン上に形成された第２金属パターンからなる抵抗性メモリー素子と、
を含むことを特徴とする半導体素子。
【請求項２】
前記抵抗性メモリー素子は、
前記ＰＮ接合ダイオードの他の領域と連結された第１金属配線と、
前記第２金属パターンと連結される第２金属配線と、
をさらに含むことを特徴とする、請求項１に記載の半導体素子。
【請求項３】
前記ＰＮ接合ダイオードは、
前記半導体基板に第１型不純物が注入されて形成された第１型不純物領域と、
前記第１型不純物領域の一領域に第２型不純物が注入されて形成された第２型不純物領域と、
を含むことを特徴とする、請求項１に記載の半導体素子。
【請求項４】
前記ＰＮ接合ダイオードは、
前記半導体基板に第１型不純物が注入されて形成された第１型不純物領域と、
前記第１型不純物領域の一領域に第２型不純物が注入されて形成された第２型不純物領域と、
を含むことを特徴とする、請求項２に記載の半導体素子。
【請求項５】
前記第１型不純物はＮ型不純物であり、前記第２型不純物はＰ型不純物であることを特徴とする、請求項４に記載の半導体素子。
【請求項６】
前記第１金属パターンは前記第２型不純物領域と接触し、前記第１金属配線は前記第１型不純物領域と連結されることを特徴とする、請求項５に記載の半導体素子。
【請求項７】
前記絶縁膜は、
第１ビアホール及び該第１ビアホール内に形成された前記第１金属パターンを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、第２ビアホール及び該第２ビアホール内に形成された前記酸化膜パターンを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、第３ビアホール及び該第３ビアホール内に形成された前記第２金属パターンを有する第３絶縁膜と、
を含むことを特徴とする、請求項１に記載の半導体素子。
【請求項８】
前記絶縁膜は、
第１ビアホール、第４ビアホール、前記第１ビアホール内に形成された前記第１金属パターン、及び前記第４ビアホール内に形成された第３金属パターンを有する第１絶縁膜と、
前記第１絶縁膜上に形成され、第２ビアホール及び該第２ビアホール内に形成された前記酸化膜パターンを有する第２絶縁膜と、
前記第２絶縁膜上に形成され、第３ビアホール及び該第３ビアホール内に形成された前記第２金属パターンを有する第３絶縁膜と、
を含むことを特徴とする、請求項６に記載の半導体素子。
【請求項９】
前記第１ビアホール乃至第３ビアホールは垂直に一列配置されたことを特徴とする、請求項８に記載の半導体素子。
【請求項１０】
前記第１金属パターンは前記第２型不純物領域と接触し、前記第３金属パターンは前記第１型不純物領域と接触することを特徴とする、請求項８に記載の半導体素子。
【請求項１１】
半導体基板上に第１型不純物を注入して第１型不純物領域を形成する段階と、
前記第１型不純物領域に第２型不純物を注入して第２型不純物領域を形成する段階と、
前記半導体基板上に第１絶縁膜を形成し、該第１絶縁膜に前記第２型不純物領域の一部を露出させる第１ビアホールを形成する段階と、
前記第１絶縁膜上に金属膜を蒸着し研磨して前記第１ビアホール内に第１金属パターンを形成する段階と、
前記第１絶縁膜上に第２絶縁膜を形成し、該第２絶縁膜に前記第１金属パターンを露出させる第２ビアホールを形成する段階と、
前記第２絶縁膜上に酸化膜を形成し研磨して前記第２ビアホール内に酸化膜パターンを形成する段階と、
前記第２絶縁膜上に第３絶縁膜を形成し、該第３絶縁膜に前記酸化膜パターンを露出させる第３ビアホールを形成する段階と、
前記第３絶縁膜上に金属膜を蒸着し研磨して前記第３ビアホール内に第２金属パターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記第１絶縁膜に前記第１型不純物領域の一部を露出する第４ビアホールを形成し、該第４ビアホール内に第３金属パターンを形成する段階をさらに含むことを特徴とする、請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第１絶縁膜上に前記第３金属パターンと連結される第１金属配線を形成する段階をさらに含むことを特徴とする、請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第３絶縁膜上に前記第２金属パターンと連結される第２金属配線を形成する段階をさらに含むことを特徴とする、請求項１１に記載の半導体素子の製造方法。
【請求項１５】
前記第１型不純物はＰ型不純物であり、前記第２型不純物はＮ型不純物であることを特徴とする、請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記第２絶縁膜を形成する段階の後に、前記第２絶縁膜を平坦化する段階をさらに含むことを特徴とする、請求項１１に記載の半導体素子の製造方法。
【請求項１７】
第１金属パターンは、
Ｎｉ、Ｚｒ、Ｐｔ、Ａｕ、Ａｌ、Ｃｕ、Ｔｉのうちいずれか一つまたはそれらの合金からなることを特徴とする、請求項１１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、より詳細には、不揮発性メモリー半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリーとして商用化されたフラッシュメモリー（Ｆｌａｓｈ  ｍｅｍｏｒｙ）では、フローティングポリシリコン（ｆｌｏａｔｉｎｇ  ｐｏｌｙｓｉｌｉｃｏｎ）や窒化ケイ素（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）に電子を保存したり、フローティングポリシリコンや窒化ケイ素から電子を除去したりしてしきい電圧（Ｖｔｈ）を変化させることによって、データをプログラムまたは消去するデータ保存方式が用いられる。
これに対し、最近研究されている相変化型メモリー（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気メモリー（ｍａｇｎｅｔｉｃ  ｍｅｍｏｒｙ：ＭＲＡＭ）などの場合には、外部から印加した熱や磁場を用いて抵抗変化を発生させることによって、データをプログラムまたは消去するデータ保存方式が用いられる。
【０００３】
また、電圧印加によって酸化膜の抵抗が変化する特性を用いる抵抗性メモリー（ＲｅＲＡＭ）に対する研究が行われているが、具体的な抵抗性メモリー半導体素子の構造に対する開発は不十分な現状にある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記の点に鑑みてなされたもので、その目的は、電圧印加によって酸化膜の抵抗が変化する抵抗性メモリー素子として、選択的なセル駆動が容易な不揮発性メモリー半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための本発明の実施例による不揮発性半導体素子は、半導体基板に形成されたＰＮ接合ダイオードと、前記ＰＮ接合ダイオード上に形成され、ビアホールを有する絶縁膜と、前記ビアホール内に形成され、前記ＰＮ接合ダイオードの一領域と接触する第１金属パターン、前記第１金属パターン上に形成された酸化膜パターン、及び前記酸化膜パターン上に形成された第２金属パターンからなる抵抗性メモリー素子と、を含む構成とした。
【０００６】
上記の目的を達成するための本発明の実施例による半導体素子の製造方法は、半導体基板上に第１型不純物を注入して第１型不純物領域を形成する段階と、前記第１型不純物領域に第２型不純物を注入して第２型不純物領域を形成する段階と、前記半導体基板上に第１絶縁膜を形成し、該第１絶縁膜に前記第２型不純物領域の一部を露出させる第１ビアホールを形成する段階と、前記第１絶縁膜上に金属膜を蒸着し研磨して前記第１ビアホール内に第１金属パターンを形成する段階と、前記第１絶縁膜上に第２絶縁膜を形成し、該第２絶縁膜に前記第１金属パターンを露出させる第２ビアホールを形成する段階と、前記第２絶縁膜上に酸化膜を形成し研磨して前記第２ビアホール内に酸化膜パターンを形成する段階と、前記第２絶縁膜上に第３絶縁膜を形成し、該第３絶縁膜に前記酸化膜パターンを露出させる第３ビアホールを形成する段階と、前記第３絶縁膜上に金属膜を蒸着し研磨して前記第３ビアホール内に第２金属パターンを形成する段階と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明の実施例による抵抗性メモリー素子を有する半導体素子によれば、選択的なセル駆動が容易で、隣接セルの影響を受けず、均一で安定的且つ高効率の不揮発性メモリー素子を製造することが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、添付の図面を参照しつつ、本発明の好適な実施例による半導体素子及びその製造方法について具体的に説明する。以下、“第１”、“第２”などの用語は、部材を限定するためのものではなく、部材を区分して示し、かつ、少なくとも２つを備えているということを示すためのものである。したがって、“第１”、“第２”などで言及される場合、部材が複数個備えられていることは明白であり、各部材が選択的にまたは交換的に使用されても良い。また、添付した図面の各構成要素の大きさ（寸法）は、発明の理解を助けるために拡大して示し、よって、示された各構成要素の寸法の比率は実際寸法の比率と異なることができる。また、図面に示された構成要素がいずれも本発明に必ずしも含まれたり限定されるわけはなく、本発明の核心的な特徴を除く構成要素は、付加または削除されても良い。本発明による実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパターンの“上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）”または“下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）”に形成されると記載される場合において、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成される場合と解釈されても良く、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がそれらの間にさらに形成される場合と解釈されても良い。したがって、その意味は、発明の技術的思想によって判断すべきである。
【０００９】
図１は、本発明の実施例による半導体素子の一部を示す平面図であり、図２は、図１のＩ−Ｉ'線断面図である。
【００１０】
図１及び図２を参照すると、半導体基板１００上にセルが形成されている。
【００１１】
半導体基板１００に第１型不純物が注入されて形成された第１型不純物領域１０１、第１型不純物領域１０１内に第２型不純物が注入されて形成された第２型不純物領域１０３が形成されている。第１型不純物領域１０１と前記第２型不純物領域１０３はＰＮ接合ダイオードを構成する。
【００１２】
第２型不純物領域１０３上に、第１金属パターン１０７、酸化膜パターン１１５及び第２金属パターン１１９からなる抵抗性メモリー素子が形成されている。
【００１３】
第１金属パターン１０７は、半導体基板１００上に形成された第１絶縁膜１０５の第１ビアホール１０５ａに形成される。酸化膜パターン１１５は、第１絶縁膜１０５上に形成された第２絶縁膜１１３の第２ビアホール１１３ａに形成される。第２金属パターン１１９は、第２絶縁膜１１３上に形成された第３絶縁膜１１７の第３ビアホール１１７ａに形成される。
【００１４】
第１型不純物領域１０１上に第３金属パターン１０９が形成されており、第３金属パターン１０９は、第１絶縁膜１０５に形成された第４ビアホール１０５ｂに形成される。
【００１５】
第１絶縁膜１０５と第２絶縁膜１１３との間には、第３金属パターン１０９と接触する第１金属配線１１１が形成されている。
【００１６】
第３絶縁膜１１７上には第２金属パターン１１９と接触する第２金属配線１２０が形成されている。
【００１７】
半導体基板１００としては、例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガリウムひ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などを使用することができる。
【００１８】
例えば、第１型不純物はｐ型不純物で、第２型不純物はｎ型不純物であっても良く、または、第１型不純物はｎ型不純物で、第２型不純物はｐ型不純物であっても良い。
【００１９】
第１絶縁膜乃至第３絶縁膜１０５，１１３，１１７はそれぞれ、酸化膜及び窒化膜のうち少なくとも一つを含むことができる。
【００２０】
第１金属パターン１０７、酸化膜パターン１１５、第２金属パターン１１９の断面大きさは、同一であっても良く、異なっていても良い。
【００２１】
上記半導体素子のセルは、抵抗性メモリー素子をＰＮ接合ダイオードと連結させることによって、より有効に選別的に作動することができる。
【００２２】
すなわち、抵抗性メモリー素子は、電圧−電流特性において電圧が正（＋）の場合にもオン状態（Ｏｎ  ｓｔａｔｅ：“０”）とオフ状態（Ｏｆｆ  ｓｔａｔｅ：“１”）を有し、電圧が負（−）の場合にもオン状態とオフ状態を有するので、読み取り電圧（Ｖｒｅａｄ：ｒｅａｄｉｎｇ  ｖｏｌｔａｇｅ）の範囲が広くなり、このため、セルとセル間の区分が容易でなく、所望のセルのみを作動させるのが難しいが、本実施例のように、抵抗性メモリー素子にＰＮ接合ダイオードを連結させると、この抵抗性メモリー素子は電圧が正の値を有する場合にのみオン状態とオフ状態を有するので、セルの制御が容易となるわけである。
【００２３】
このような抵抗性メモリー素子は、薄膜に印加される特定電圧によって薄膜の抵抗状態が急に変化する点から不揮発性メモリーとして使用されるし、また、無限帯の記録及び再生について劣化がなく、高温動作が可能で、不揮発のためデータの安全性などに優れているという特長を有している。
【００２４】
また、１０〜２０ｎｓ程度に高速動作が可能であり、また、工程的に単一膜構造であるため高集積化及び高速化が可能である。基本的に単層構造に製作されるため、既存のＣＭＯＳ工程と集積工程（ｉｎｔｅｇｒａｔｉｏｎ  ｐｒｏｃｅｓｓ）技術が使用可能であり、結果として消費エネルギーが最小限に抑えられる。
【００２５】
図３乃至図１４は、本発明の実施例による半導体素子を製造する方法を示す断面図である。
【００２６】
まず、図３に示すように、半導体基板１００上に第１フォトレジストパターン１５１を形成する。第１フォトレジストパターン１５１をマスクとして半導体基板１００にイオン注入し、第１型不純物領域１０１を形成する。第１型不純物領域１０１は、ｎ型不純物またはｐ型不純物を注入して形成することができる。
【００２７】
次に、図４に示すように、第１フォトレジストパターン１５１を除去した後、第１型不純物領域１０１の形成された半導体基板１００上に、第２フォトレジストパターン１５２を形成する。第２フォトレジストパターン１５２をマスクとして半導体基板１００にイオン注入し、第２型不純物領域１０３を形成する。第２型不純物領域１０３は第１型不純物領域１０１内に形成されることができる。
【００２８】
第２型不純物領域１０３は、第１型不純物領域１０１に注入された不純物と反対類型の不純物を注入して形成し、ｐ型不純物またはｎ型不純物を注入して形成すれば良い。
【００２９】
図５に示すように、第２フォトレジストパターン１５２を除去した後、第１型不純物領域１０１及び第２型不純物領域１０３の形成された半導体基板１００上に、第１ビアホール１０５ａ及び第４ビアホール１０５ｂを有する第１絶縁膜１０５を形成する。ここで、第１絶縁膜１０５は酸化膜及び窒化膜のうち少なくとも一つを含むことができる。
【００３０】
第１ビアホール１０５ａは、第２型不純物領域１０３の一部を露出させることができ、第４ビアホール１０５ｂは第１型不純物領域１０１の一部を露出させることができる。
【００３１】
図６に示すように、第１ビアホール１０５ａ及び第４ビアホール１０５ｂの形成されている第１絶縁膜１０５上に金属膜を形成したのち、第１絶縁膜１０５の上面が露出されるように金属膜を研磨することによって第１ビアホール１０５ａ及び第４ビアホール１０５ｂ内に埋め立てられた第１金属パターン１０７及び第３金属パターン１０９を形成する。
【００３２】
第１金属パターン１０７は、Ｎｉ、Ｚｒ、Ｐｔ、Ａｕ、Ａｌ、Ｃｕ、Ｔｉのうちいずれか一つまたはそれらの合金で形成されることができる。前記金属膜は、パルスレーザー蒸着法（ｐｕｌｓｅｄ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ）、物理気相蒸着法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）、及び物理気相蒸着法と化学気相蒸着法とを混用する方法からなる群より選ばれるいずれか一方法を用いて形成することができる。この金属膜の研磨方法は、化学的機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）方法とすればいい。
【００３３】
次に、図７に示すように、第１絶縁膜１０５上に配線形成のための金属膜１１１ａを形成する。続いて、図８に示すように、金属膜１１１ａをパターニングし、第３金属パターン１０９と接触しつつ一方向に形成された第１金属配線１１１を形成する。
【００３４】
次に、図９に示すように、第１金属配線１１１の形成された第１絶縁膜１０５上に、第２絶縁膜１１３を形成する。第２絶縁膜１１３は、酸化膜及び窒化膜のうち少なくとも一つを含むことができる。
【００３５】
図１０に示すように、第２絶縁膜１１３の上面は第１金属配線１１１の厚さによって平坦に形成されることができないから、第２絶縁膜１１３の上面を研磨して平坦化する。
【００３６】
図１１に示すように、平坦化した第２絶縁膜１１３を選択的にエッチングし、第１金属パターン１０７を露出させる第２ビアホール１１３ａを形成する。
【００３７】
次に、図１２に示すように、第２ビアホール１１３ａの形成された第２絶縁膜１１３上に酸化膜を形成する。続いて、この酸化膜を研磨して前記第２絶縁膜１１３の上面を露出させることによって前記第２ビアホール１１３ａ内に酸化膜パターン１１５を形成する。この酸化膜は、まず金属膜を形成したのち酸化させて形成することができる。
【００３８】
次に、図１３に示すように、酸化膜パターン１１５の形成された第２絶縁膜１１３上に第３絶縁膜１１７を形成する。第３絶縁膜１１７は、酸化膜パターン１１５を露出させる第３ビアホール１１７ａを有する。
【００３９】
第３ビアホール１１７ａの形成された第３絶縁膜１１７上に金属膜を形成し、第３絶縁膜１１７が露出されるまで研磨して第３ビアホール１１７ａ内に埋め立てられた第２金属パターン１１９を形成する。
【００４０】
この第２金属パターン１１９は、Ｎｉ、Ｚｒ、Ｐｔ、Ａｕ、Ａｌ、Ｃｕ、Ｔｉのうちいずれか一つまたはそれらの合金で形成されることができる。前記金属膜は、パルスレーザー蒸着法（ｐｕｌｓｅｄ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ）、物理気相蒸着法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）、及び物理気相蒸着法と化学気相蒸着法とを混用する方法からなる群より選ばれるいずれか一方法によって形成することができる。この金属膜の研磨方法は、化学的機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）方法とすれば良い。
【００４１】
その後、図１４に示すように、第２金属パターン１１９の形成された第３絶縁膜１１７上に配線形成用金属膜を形成しパターニングし、第２金属パターン１１９と接触する第２金属配線１２０を形成する。第２金属配線１２０は、第１金属配線１１１と交差する方向に形成されることができる。
【００４２】
図１５Ａは、抵抗性メモリー素子の電流−電圧特性を示すグラフであり、図１５Ｂは、本発明の実施例による抵抗性メモリー素子の電流−電圧特性を示すグラフである。
【００４３】
図１５Ａは、第１金属パターン、酸化膜パターン、第２金属パターンからなる抵抗性メモリー素子において、第１金属パターン及び第２金属パターンに電圧を加えることによって酸化膜パターンの抵抗を変化させつつ電流量を測定した対照群グラフである。
【００４４】
図１５Ｂは、図１４に示す第１金属パターン１０７、酸化膜パターン１１５、第２金属パターン１１９からなる抵抗性メモリー素子にＰＮ接合ダイオード１０１，１０３を連結し、抵抗性メモリー素子１０７，１１５，１１９及びＰＮ接合ダイオード１０１，１０３の両者間に電圧を加えることによって酸化膜パターン１１５の抵抗を変化させつつ電流量を測定したグラフである。
【００４５】
図１５Ａに示す対照群グラフにおいて、製作された抵抗性メモリー素子の抵抗変化は、オン状態とオフ状態とに区分されることができ、正の電圧であれ負の電圧であれ外部の電圧変化によって可逆的に変化することがわかる。
【００４６】
すなわち、電流−電圧特性で電圧が正（＋）の場合にもオン状態（Ｏｎ  ｓｔａｔｅ：“０”）とオフ状態（Ｏｆｆｓｔａｔｅ：“１”）を有し、電圧が負（−）の場合にもオン状態とオフ状態を有するので、読み取り電圧（Ｖｒｅａｄ：ｒｅａｄｉｎｇ  ｖｏｌｔａｇｅ）の範囲が広くなり、したがって、セルとセル間の区分が容易でなく、所望のセルのみを作動させるのは難しい。
【００４７】
これに対し、図１５Ｂに示す本発明の実施例によるグラフでは、ＰＮ接合ダイオード１０１，１０３を抵抗性メモリー素子１０７，１１５，１１９に連結すると、抵抗性メモリー素子１０７，１１５，１１９は、電圧が正の値を有する場合にのみオン状態とオフ状態を有し、よって、セルの制御が容易となる。
【００４８】
以上では具体的な実施例に挙げて説明したが、これは本発明を例示するためのもので、本発明を限定するためのものではなく、したがって、本発明の属する分野における通常の知識を持つ者にとっては、本発明の本質的な特性を逸脱しない範囲で様々な変形や応用が可能であるということは自明である。例えば、本発明の実施例に具体的に示された各構成要素は変形して実施できるものである。そして、このような変形と応用に係る差異点は、添付の特許請求の範囲で規定する本発明の範囲に含まれるものとして理解されるべきである。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例による半導体素子の一部を示す平面図である。
【図２】図１のＩ−Ｉ'線断面図である。
【図３】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図４】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図５】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図６】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図７】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図８】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図９】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１０】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１１】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１２】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１３】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１４】本発明の実施例による半導体素子を製造する方法を示す断面図である。
【図１５Ａ】抵抗性メモリー素子の電流−電圧特性を示すグラフである。
【図１５Ｂ】本発明の実施例による抵抗性メモリー素子の電流−電圧特性を示すグラフである。
【符号の説明】
【００５０】
１００  半導体基板
１０１  第１型不純物領域
１０３  第２型不純物領域
１０５  第１絶縁膜
１０７  第１金属パターン
１０９  第３金属パターン
１１１  第１金属配線
１１３  第２絶縁膜
１１５  酸化膜パターン
１１７  第３絶縁膜
１１９  第２金属パターン
１２０  第２金属配線
【図１】
2009065159.tif 000003
【図２】
2009065159.tif 000004
【図３】
2009065159.tif 000005
【図４】
2009065159.tif 000006
【図５】
2009065159.tif 000007
【図６】
2009065159.tif 000008
【図７】
2009065159.tif 000009
【図８】
2009065159.tif 000010
【図９】
2009065159.tif 000011
【図１０】
2009065159.tif 000012
【図１１】
2009065159.tif 000013
【図１２】
2009065159.tif 000014
【図１３】
2009065159.tif 000015
【図１４】
2009065159.tif 000016
【図１５Ａ】
2009065159.tif 000017
【図１５Ｂ】
2009065159.tif 000018