(57)【要約】【課題】不揮発性メモリ素子のプログラム検証を二重に行うとき、１回のビットラインプリチャージを用いてダブル検証を可能にする、不揮発性メモリ素子のプログラム検証方法の提供。【解決手段】プログラムのために選択されるメモリセルおプログラム検証のために、ビットラインをプリチャージした後、前記選択されたメモリセルのワードラインに第１検証電圧を印加し、前記ビットラインの電圧変更のための第１読み出し鑑定を行い、第１センシング電圧を用いてその結果をセンシングする第１センシング段階と、前記第１センシングの以後に、前記第１読み出し鑑定動作によって変更されたビットラインの電圧をさらに変更させるための第２読み出し鑑定を行い、前記第１センシング電圧を用いてその結果をセンシングする第２センシング段階とを含む、不揮発性メモリ素子のプログラム検証方法を提供する。【選択図】図４
2009134856.tif 000002
【特許請求の範囲】
【請求項１】
プログラムのために選択されるメモリセルのプログラム検証のために、ビットラインをプリチャージした後、前記選択されたメモリセルのワードラインに第１検証電圧を印加し、前記ビットラインの電圧変更のための第１読み出し鑑定を行い、第１センシング電圧を用いてその結果をセンシングする第１センシング段階と、
前記第１センシングの後、前記第１読み出し鑑定動作によって変更されたビットラインの電圧をさらに変更させるための第２読み出し鑑定を行い、前記第１センシング電圧を用いてその結果をセンシングする第２センシング段階とを含む、不揮発性メモリ素子のプログラム検証方法。
【請求項２】
前記選択されたメモリセルのワードライン以外のワードラインにはパス電圧を印加することを特徴とする、請求項１に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項３】
前記第２読み出し鑑定において、前記選択されたメモリセルのワードラインに第１検証電圧を印加することを特徴とする、請求項１に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項４】
前記第１センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を第１ステップ電圧レベルに設定することを特徴とする、請求項１に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項５】
前記第１センシング段階でプログラムパスとしてセンシングされ、前記第２センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を第２ステップ電圧レベルに設定することを特徴とする、請求項１に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項６】
前記第１センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより大きい電圧レベルを持つ第１ステップ電圧レベルに設定し、
前記第１センシング段階でプログラムパスとしてセンシングされ、前記第２センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより小さい第２ステップ電圧レベルに設定することを特徴とする、請求項１に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項７】
プログラムのために選択されるメモリセルのプログラム検証のために、ビットラインをプリチャージした後、前記選択されたメモリセルのワードラインに第１検証電圧を印加し、前記ビットラインの電圧変更のための読み出し鑑定を行う読み出し鑑定段階と、
前記読み出し鑑定結果を、第１センシング電圧と第２センシング電圧をそれぞれ用いてセンシングする段階とを含むことを特徴とする、不揮発性メモリ素子のプログラム検証方法。
【請求項８】
前記選択されたメモリセルのワードライン以外のワードラインにはパス電圧を印加することを特徴とする、請求項７に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項９】
前記第１センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、第１ステップ電圧レベルに設定することを特徴とする、請求項７に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項１０】
前記第１センシング電圧を用いてセンシングした結果、プログラムパスとしてセンシングされ、前記第２センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、第２ステップ電圧レベルに設定することを特徴とする、請求項７に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項１１】
前記第１センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより大きい電圧レベルを持つ第１ステップ電圧レベルに設定し、
前記第１センシング電圧を用いてセンシングした結果、プログラムパスとしてセンシングされ、前記第２センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより小さい第２ステップ電圧レベルに設定することを特徴とする、請求項７に記載の不揮発性メモリ素子のプログラム検証方法。
【請求項１２】
前記第１および第２センシング電圧から前記読み出し鑑定結果をセンシングすることは、
前記第１センシング電圧を用いて前記読み出し鑑定結果をセンシングする第１センシング段階と、
前記第１センシングの後、前記第１読み出し鑑定動作によって変更されたビットラインの電圧をさらに変更させるための第２読み出し鑑定を行い、前記第２センシング電圧を用いてその結果をセンシングする第２センシング段階とを含むことを特徴とする、請求項７に記載の不揮発性メモリ素子のプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の動作に係り、特にプログラム検証を行うときに効果的にダブル検証を行うようにする、不揮発性メモリ素子のプログラム検証方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを格納しておき、必要に応じて読み取ることが可能な記憶装置である。半導体メモリ装置は、電源が切れると、格納されたデータが消滅してしまう揮発性メモリと、電源が切れても、格納されたデータが消滅しない不揮発性メモリに分けられる。不揮発性メモリの中でも、フラッシュメモリは電気的にセルのデータを一括的に消去する機能を持っているため、コンピュータおよびメモリカードなどに広く用いられている。
【０００３】
フラッシュメモリは、セルとビットラインとの接続状態によってＮＯＲ型とＮＡＮＤ型に区分される。ＮＯＲ型フラッシュメモリは、１本のビットラインに２つ以上のセルトランジスタが並列に接続された形態であって、チャネルホットエレクトロン(channel hot electron)方式を用いてデータを格納し、ＦＮトンネル(Fowler-Nordheim tunneling)方式を用いてデータを消去する。ＮＡＮＤ型フラッシュメモリは、１本のビットラインに２つ以上のセルトランジスタが直列に接続された形態であって、ＦＮトンネル方式を用いてデータを格納および消去する。一般に、ＮＯＲ型フラッシュメモリは、電流消耗が大きいため、高集積化には不利であるが、高速化には容易に対処することができるという利点があり、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するため、高集積化に有利であるという利点がある。
【０００４】
前述した不揮発性メモリ素子をプログラムする方法としてはＩＳＰＰ(Incremental Step Pulse Programming)方法を用いるが、これは、プログラムパルスを印加した後、検証電圧レベルより低いしきい値電圧レベルを持つメモリセルに限って一定のステップで増加させながらプログラム電圧を印加し、検証電圧レベルより高いしきい値電圧分布を持つメモリセルに対してはプログラム禁止させる方法である。
【０００５】
一定のプログラム速度を持つメモリセルに対して、ステップ電圧を低く設定するほどしきい値電圧分布の幅を狭くすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、ステップ電圧を低く設定する場合、それだけプログラム時間が増加する。逆に、ステップ電圧を高く設定すると、プログラム時間は減少するが、それだけメモリセルのしきい値電圧分布の幅が広くなる。
【０００７】
前述したように不揮発性メモリ素子をプログラムするにおいて、プログラム以後の検証動作は、メモリセルのしきい値電圧の分布を狭くするための多様な方法が提示されてきている。
【０００８】
そこで、本発明の目的は、不揮発性メモリ素子のプログラム検証を二重に行うとき、１回のビットラインプリチャージを用いてダブル検証を可能にする、不揮発性メモリ素子のプログラム検証方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一特徴によれば、プログラムのために選択されるメモリセルおプログラム検証のために、ビットラインをプリチャージした後、前記選択されたメモリセルのワードラインに第１検証電圧を印加し、前記ビットラインの電圧変更のための第１読み出し鑑定を行い、第１センシング電圧を用いてその結果をセンシングする第１センシング段階と、前記第１センシングの以後に、前記第１読み出し鑑定動作によって変更されたビットラインの電圧をさらに変更させるための第２読み出し鑑定を行い、前記第１センシング電圧を用いてその結果をセンシングする第２センシング段階とを含む、不揮発性メモリ素子のプログラム検証方法を提供する。
【００１０】
前記選択されたメモリセルのワードライン以外のワードラインにはパス電圧を印加することを特徴とする。
【００１１】
前記第２読み出し鑑定において、前記選択されたメモリセルのワードラインに第１検証電圧を印加することを特徴とする。
【００１２】
前記第１センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を第１ステップ電圧レベルに設定することを特徴とする。
【００１３】
前記第１センシング段階でプログラムパスとしてセンシングされ、前記第２センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を第２ステップ電圧レベルに設定することを特徴とする。
【００１４】
前記第１センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより大きい電圧レベルを持つ第１ステップ電圧レベルに設定し、前記第１センシング段階でプログラムパスとしてセンシングされ、前記第２センシング段階でプログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより小さい第２ステップ電圧レベルに設定することを特徴とする。
【００１５】
また、本発明の他の特徴によれば、プログラムのために選択されるメモリセルのプログラム検証のために、ビットラインをプリチャージした後、前記選択されたメモリセルのワードラインに第１検証電圧を印加し、前記ビットラインの電圧変更のための読み出し鑑定を行う読み出し鑑定段階と、前記読み出し鑑定結果を第１センシング電圧と第２センシング電圧をそれぞれ用いてセンシングする段階とを含む、不揮発性メモリ素子のプログラム検証方法を提供する。
【００１６】
前記選択されたメモリセルのワードライン以外のワードラインにはパス電圧を印加することを特徴とする。
【００１７】
前記第１センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、第１ステップ電圧レベルに設定することを特徴とする。
【００１８】
前記第１センシング電圧を用いてセンシングした結果、プログラムパスとしてセンシングされ、前記第２センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、第２ステップ電圧レベルに設定することを特徴とする。
【００１９】
前記第１センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより大きい電圧レベルを持つ第１ステップ電圧レベルに設定し、前記第１センシング電圧を用いてセンシングした結果、プログラムパスとしてセンシングされ、前記第２センシング電圧を用いてセンシングした結果、プログラムフェイルとしてセンシングされるメモリセルに対するプログラム電圧のステップ電圧を、現在プログラムステップ電圧レベルより小さい第２ステップ電圧レベルに設定することを特徴とする。
【００２０】
前記第１および第２センシング電圧から前記読み出し鑑定結果をセンシングすることは、前記第１センシング電圧を用いて前記第１読み出し鑑定の結果をセンシングする第１センシング段階と、前記第１センシングの以後に、前記第１読み出し鑑定動作によって変更されたビットラインの電圧をさらに変更させるための第２読み出し鑑定を行い、前記第２センシング電圧を用いて第２読み出し鑑定の結果をセンシングする第２センシング段階とを含むことを特徴とする。
【発明の効果】
【００２１】
以上説明したように、本発明に係る不揮発性メモリ素子のプログラム検証方法は、プログラム検証を二重に行うとき、ビットラインプリチャージを１回だけ行ってダブル検証が可能なので、プログラム検証時間を短縮させる。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００２３】
図１はフラッシュメモリ素子の構造を示すブロック図である。
【００２４】
図１を参照すると、フラッシュメモリ素子１００は、メモリセルアレイ１１０、ページバッファ部１２０、Ｙデコーダ１３０、Ｘデコーダ１４０、電圧提供部１５０、および制御部１６０を含む。
【００２５】
メモリセルアレイ１１０は、データ格納のためのメモリセルがワードラインＷＬとビットラインＢＬから構成されており、ページバッファ部１２０は、メモリセルアレイ１１０のビットラインに接続される多数のページバッファを含む。
【００２６】
Ｙデコーダ１３０は、制御部１６０の制御信号に基づいて前記ページバッファ部１２０のページバッファにデータ入出力経路を提供する。Ｘデコーダ１４０は、制御部１６０の制御信号に基づいてメモリセルアレイ１１０のワードラインを選択する。
【００２７】
また、電圧提供部１５０は、制御部１６０の制御信号に基づいて動作電圧を生成し、生成された動作電圧を前記Ｘデコーダ１４０を介してメモリセルアレイ１１０のワードラインに提供し、或いはページバッファに提供する。前記電圧提供部１５０は、開始電圧と、設定されたステップ電圧によってＩＳＰＰ(Incremental Step Pulse Programming)方式でプログラム電圧を生成して提供する。この際、開始電圧と前記ステップ電圧は前記制御部１６０によって多様に変更可能である。
【００２８】
制御部１６０は、前記メモリセルアレイ１１０、ページバッファ部１２０、Ｙデコーダ１３０、Ｘデコーダ１４０および電圧提供部１５０を制御する。
【００２９】
図２は図１のページバッファの一部回路図である。
【００３０】
図２を参照すると、ページバッファ部１２０に含まれる複数のページバッファ１２１は、ビットライン選択部１２２、プリチャージ部１２３、ラッチ部１２４および検証部１２５を含む。
【００３１】
ビットライン選択部１２２は、メモリセルアレイ１１０のメモリセルストリングに接続されるビットラインと、センシングノードＳ０とを制御信号に基づいて接続する。また、ビットライン選択部１２２は、制御信号の電圧レベルを変更してビットラインプリチャージを制御することができる。
【００３２】
一般に、ビットライン選択部は、制御信号に基づいて、イブンビットライン(Even Bit Line)とオッドビットライン(Odd Bit Line)からなる一対のビットラインのうち一方のビットラインとセンシングノードＳ０とを接続する。本発明の実施例では１本のビットラインに接続された部分のみを示した。
【００３３】
プリチャージ部１２３はセンシングノードＳ０をプリチャージし、ラッチ部１２４はメモリセルにプログラムすべきデータを格納し、センシングノードＳ０を介して伝達し、或いはメモリセルに格納されたデータをセンシングノードＳ０を介して読み出して格納した後、外部に出力する。
【００３４】
検証部１２５は、選択されたメモリセルに対してプログラムが完了したか否かを、前記ラッチ部１２４にラッチされたデータの状態によって判断し、検証信号を出力する。
【００３５】
ビットライン選択部１２２は第１ＮＭＯＳトランジスタＮ１を含み、プリチャージ部１２３はＰＭＯＳトランジスタＰを含む。ラッチ部１２４は、第２〜第８ＮＭＯＳトランジスタＮ２〜Ｎ８と第１〜第４インバータＩＮ１〜ＩＮ４を含む。
【００３６】
ビットライン選択部１２２の第１ＮＭＯＳトランジスタＮ１は、ビットラインとセンシングノードＳ０との間に接続されており、ビットライン選択信号ＢＳＬ(Bit Select Line)によって動作する。
【００３７】
ＰＭＯＳトランジスタＰは、電源電圧をセンシングノードＳ０に印加するために、プリチャージ制御信号ＰＲＥＣＨｂによって動作する。第２ＮＭＯＳトランジスタＮ２は、センシングノードとノードＱ１との間に接続され、そのゲートには第１プログラム信号ＰＧＭ１が入力される。
【００３８】
第３および第４ＮＭＯＳトランジスタＮ３およびＮ４は、ノードＱ１＿Ｎと接地ノードとの間に直列に接続される。第３ＮＭＯＳトランジスタＮ３のゲートはセンシングノードＳ０に接続され、第４ＮＭＯＳトランジスタＮ４のゲートには第１読み出し信号ＲＥＡＤ＿１が入力される。
【００３９】
第５ＮＭＯＳトランジスタＮ５は、ノードＱ１とデータ出力ノードＤＡＴＡに接続され、第５ＮＭＯＳトランジスタＮ５のゲートにはデータ出力信号ＤＡＴＡ＿０が入力される。第１および第２インバータＩＮ１、ＩＮ２は第１ラッチＬ１を構成してノードＱ１とノードＱ１＿Ｎとの間に接続される。
【００４０】
第６ＮＭＯＳトランジスタＮ６は、センシングノードＳ０とノードＱ２との間に接続され、第６ＮＭＯＳトランジスタＮ６のゲートには第２プログラム信号ＰＧＭ２が入力される。第７および第８ＮＭＯＳトランジスタＮ７、Ｎ８はノードＱ２＿Ｎと接地ノードとの間に直列に接続され、第７ＮＭＯＳトランジスタＮ７のゲートはセンシングノードＳ０に接続される。第８ＮＭＯＳトランジスタＮ８のゲートには第２読み出し信号ＲＥＡＤ＿２が入力される。
【００４１】
第３および第４インバータＩＮ３、ＩＮ４は第２ラッチＬ２を構成してノードＱ２とノードＱ２＿Ｎとの間に接続される。
【００４２】
一方、メモリセルアレイ１１０は多数のビットラインを含むが、それぞれのビットラインはメモリセルストリングに接続される。
【００４３】
それぞれのメモリセルストリングは、ドレイン選択トランジスタ(Drain Select Transistor)とソース選択トランジスタ(Source Select Transistor)との間、および前記ドレイン選択トランジスタとソース選択トランジスタとの間に直列に接続される多数のメモリセルから構成される。この際、ビットラインはドレイン選択トランジスタのドレイン端に接続される。
【００４４】
メモリセルストリングのメモリセルのゲートにはそれぞれワードラインＷＬが接続され、ドレイン選択トランジスタのゲートにはドレイン選択信号が入力される。ソース選択トランジスタのゲートにはソース選択信号が入力される。
【００４５】
現在、フラッシュメモリ素子は、プログラム検証動作によってメモリセルのしきい値電圧分布の幅をより狭くするために、ダブル検証方法を使用する。
【００４６】
次に、図２のページバッファ１２１を参照してダブル検証方法について説明する。
【００４７】
プログラムパルスによって選択されたメモリセルにプログラムを行った後、検証のためには、まずプリチャージ部１２３によってセンシングノードＳ０を電源電圧レベルにプリチャージし、しかる後に、ビットライン選択信号ＢＳＬを第１電圧Ｖ１として印加してビットラインをプリチャージさせる。
【００４８】
ビットラインをプリチャージさせた以後には、ドレイン選択信号ＤＳＬとソース選択信号ＳＳＬをハイレベルとして印加してドレイン選択トランジスタとソース選択トランジスタをターンオンさせる。この際、１番目のプログラム検証のために選択されるメモリセルのワードラインには第１検証電圧が印加され、残りのワードラインにはパス電圧が印加された状態である。
【００４９】
前記ドレイン選択トランジスタと前記ソース選択トランジスタをターンオンさせた状態で、一定の時間メモリセルのプログラム状態によるビットライン電圧変更のための鑑定時間が与えられる。この際、ビットライン選択信号ＢＳＬは０Ｖの電圧レベルとして印加して第１ＮＭＯＳトランジスタＮ１がターンオフ状態となるようにする。
【００５０】
もし選択されたメモリセルがプログラムされていると、前記第１検証電圧よりメモリセルのしきい値電圧が高い状態なので、メモリセルはターンオフ状態を維持し、ビットラインの電圧はプリチャージ電圧をほぼ維持している。
【００５１】
また、選択されたメモリセルがプログラムされていない状態であれば、前記第１検証電圧よりメモリセルのしきい値電圧が低い状態なので、メモリセルがターンオンされ、ビットラインにプリチャージされた電圧はソース選択トランジスタを介してディスチャージされる。
【００５２】
前記鑑定時間の以後には、ビットライン選択信号ＢＳＬを第２電圧Ｖ２レベルとして印加し、その結果を前記ラッチ部１２４の第２ラッチＬ２のノードＱ２に読み込む。
【００５３】
その後、ビットラインにプリチャージされていた電圧はディスチャージされ、ページバッファのデータ初期化を行った後、２番目の検証を行う。２番目の検証動作は、ビットラインのプリチャージ、鑑定時間、読み出し動作などが一番目の検証動作と同様に行われる。但し、選択されたメモリセルのワードラインに前記第１検証電圧より高い第２検証電圧が印加される。
【００５４】
前記ダブル検証は、プログラムするメモリセルのプログラム速度によって３つの種類にメモリセルを区分し、それぞれの種類に対してプログラム方式を異ならせて適用するために行うもので、速い速度でプログラムされるセル、中間速度でプログラムされるセル、および遅い速度でプログラムされるセルに分けてそれぞれに対してプログラム電圧の制御を行う。
【００５５】
すなわち、ダブル検証の結果、最も速くプログラムされるセルに属する場合には、以後のプログラムを中断するようにプログラム禁止させ、中間速度でプログラムされるセルは現在適用されているＩＳＰＰステップ電圧より小さい電圧ステップを適用して以後のプログラムを行うようにし、遅い速度でプログラムされるセルは現在適用しているＩＳＰＰステップより大きい電圧ステップを適用して以後のプログラムを行うように制御する。
【００５６】
図３はダブル検証方式のタイミング図である。
【００５７】
図３を参照すると、プログラム動作を行う間、プログラム速度に応じてそれぞれ速くプログラムされる第１メモリセル群、中間速度でプログラムされる第２メモリセル群、および遅くプログラムされる第３メモリセル群の電圧変更がそれぞれ異なる。
【００５８】
ダブル検証動作において、第１検証動作は、ビットライン選択信号ＢＳＬを第１電圧Ｖ１として印加してビットラインをプリチャージする時間Ｔ１、鑑定時間Ｔ２、およびセンシング時間Ｔ３がかかる。前記鑑定時間Ｔ２でビットラインの電圧が変更される程度は、第１〜第３メモリセル群で全て異なる。これは、それぞれのメモリセルのしきい値電圧によってメモリセルのターンオン程度が異なり、これにより流れる電流の量が異なるためである。
【００５９】
前記第１検証動作が完了した後には、ビットラインをディスチャージさせ、ラッチ部１２４をセットする動作のためのセッティング時間Ｔ４が必要である。そして、第２検証動作が行われるが、第２検証動作も第１検証動作と同一の時間が必要である。
【００６０】
したがって、ダブル検証方法を用いるとき、それぞれの検証動作ごとに必要なビットラインプリチャージ時間と鑑定時間は検証時間を長くし、それによる全体プログラム時間も増加させる原因になる。
【００６１】
よって、本発明の実施例のようなダブル検証方法を提示する。
【００６２】
図４は本発明の第１実施例に係るダブル検証方法の動作タイミング図である。
【００６３】
図４を参照すると、本発明の第１実施例では、ダブル検証を行うとき、第１検証と第２検証に対してビットラインを１回のみプリチャージし、第１検証を行った後、ビットラインのディスチャージとプリチャージ動作なしで第２検証を行う。また、読み出し動作を行うとき、第１検証電圧ＰＶ１のみをプログラム検証すべきワードラインに印加する。
【００６４】
第１実施例に係るダブル検証方法を図２のページバッファ１２１の動作説明と共に説明すると、まず、プリチャージ時間Ｔ１の間、ビットライン選択信号ＢＳＬを第１電圧Ｖ１レベルとして印加してビットラインをプリチャージさせる。前記プリチャージ時間の間、ビットラインは電圧Ｖ１−Ｖ５にプリチャージされる。この際、Ｖｔは第１ＮＭＯＳトランジスタＮ１のしきい値電圧である。
【００６５】
プリチャージ時間の以後には第１検証のための第１鑑定時間Ｔ２が与えられるが、この際はビットライン選択信号ＢＳＬを０Ｖ電圧として印加して第１ＮＭＯＳトランジスタＮ１をターンオンさせる。そして、プログラムを行っているワードラインには第１検証電圧ＰＶ１を印加し、残りのワードラインにはパス電圧を印加する。
【００６６】
ドレイン選択信号とソース選択信号をハイレベルとして入力してドレイン選択トランジスタとソース選択トランジスタをターンオンさせ、ビットライン電圧がメモリセルのプログラム有無によって変更されるようにする(Evaluation)。
【００６７】
第１鑑定時間Ｔ２の以後には第１センシング時間Ｔ３が与えられる。第１センシング時間Ｔ３では、ビットライン選択信号ＢＳＬを第２電圧Ｖ２として入力する。したがって、第１ＮＭＯＳトランジスタＮ１はビットラインの電圧が第２電圧Ｖ２から第１ＮＭＯＳトランジスタＮ１のしきい値電圧を差し引いた第３電圧Ｖ２−Ｖｔより高ければ、第１ＮＭＯＳトランジスタはターンオフ状態を維持し、ビットライン電圧が第３電圧Ｖ２−Ｖｔより低ければ、第１ＮＭＯＳトランジスタはターンオンされる。
【００６８】
第１センシング時間Ｔ３の間、ページバッファ１２１のセンシングノードＳ０は、ハイレベルでプリチャージされた状態で電位がディスチャージされず、フローティング状態に維持されている。
【００６９】
第１検証動作で第１センシング時間Ｔ３にそれぞれのメモリセル群がセンシングされる結果は図４に示されているとおりである。すなわち、第１メモリセル群と第２メモリセル群は第１検証電圧よりしきい値電圧が高いため、ビットライン電圧のディスチャージ速度が遅い。したがって、第１および第２メモリセル群のビットラインは第３電圧Ｖ２−Ｖｔより高い。そして、第３メモリセル群は第１検証電圧よりしきい値電圧が低い電圧である。よって、第３メモリセル群のビットラインは第３電圧Ｖ２−Ｖｔより低い電圧である。
【００７０】
前述したようにそれぞれビットライン電圧を持っている状態で、第１および第２メモリセル群のページバッファ１２１の第１ＮＭＯＳトランジスタＮ１はターンオフ状態に維持される。よって、センシングノードＳ０はハイレベルにそのまま維持される。
【００７１】
ところが、第３メモリセル群のページバッファ１２１の第１ＮＭＯＳトランジスタＮ１はターンオンされる。前記第１ＮＭＯＳトランジスタＮ１がターンオンされると、センシングノードＳ０にハイレベルでプリチャージされていた電圧はビットラインの低い電圧とのシェアリングが起ってローレベルに変更される。
【００７２】
ページバッファ１２１の第２読み出し信号ＲＥＡＤ＿２をハイレベルとして印加すると、第２ラッチＬ２にセンシングノードＳ０のデータがロードされる。前記センシングノードＳ０に応じて第２ラッチＬ２にロードされるデータより、プログラムパスかプログラムフェイルかを判断する。これは検証部１２５が出力する検証信号によって判断することができる。
【００７３】
前述した第１検証電圧では、第１および第２メモリセル群に対してプログラムパスされていないもので第２ラッチＬ２にデータがロードされ、第３メモリセル群に対してはプログラムパスされたもので第２ラッチＬ２にデータがロードされる。
【００７４】
したがって、第１検証動作では第３メモリセル群を区分することができる。
【００７５】
その後、第２検証動作を行うが、ビットラインのプリチャージなしで直ちに第２鑑定時間Ｔ４が与えられる。この際の選択されたワードラインには第１検証動作と同様に第１検証電圧ＰＶ１を印加した状態である。
【００７６】
第２検証電圧は、第１検証電圧より高い電圧レベルを持つ。よって、ある程度ディスチャージされているビットラインの電圧がさらにディスチャージされるが、図４に示すように、第１メモリセル群のビットライン電圧は第３電圧Ｖ２−Ｖｔより高い電圧レベルにディスチャージされ、第２および第３メモリセル群のビットライン電圧は第３電圧Ｖ２−Ｖｔより低い電圧レレルにディスチャージされる。
【００７７】
したがって、第２センシング時間Ｔ５で第１メモリセル群のビットラインに接続されたページバッファ１２１の第１ＮＭＯＳトランジスタＮ１はターンオフ状態を維持し、第２および第３メモリセル群のビットラインに接続されたページバッファ１２１の第１ＮＭＯＳトランジスタＮ１はターンオンされる。
【００７８】
よって、第２検証動作で第１メモリセル群と第２メモリセル群を区分することができる。前記第１および第２検証動作によって第１〜第３メモリセル群をそれぞれ区分してプログラム検証することが可能である。
【００７９】
前述した第１実施例に係るダブル検証方法は、ビットラインプリチャージの以後に第１および第２検証動作でビットライン選択信号ＢＳＬを第２電圧Ｖ２レベルとして同一に入力する。
【００８０】
図５は図４のダブル検証を行うときのメモリセルのしきい値電圧分布図である。
【００８１】
図５を参照すると、第１検証電圧ＰＶ１で第１および第２検証を行ってそれぞれ第３メモリセル群を分類し、第２メモリセル群を分類することができることが確認できる。
【００８２】
第１実施例とは異なり、センシング動作においてビットライン選択信号ＢＳＬの電圧レベルの入力を第１検証と第２検証で異ならせてダブル検証を行うことができる。
【００８３】
図６は本発明の第２実施例に係るダブル検証方法の動作タイミング図である。
【００８４】
図６を参照すると、本発明の第２実施例では、ダブル検証を行うとき、まずビットラインプリチャージを行う。ビットラインプリチャージ時間Ｔ１の間、ページバッファ１２１の第１ＮＭＯＳトランジスタＮ１のゲートにビットライン選択信号ＢＳＬを第１電圧レベルＶ１として入力する。これにより、ビットラインがプリチャージされる（Ｖ１−Ｖｔ）。
【００８５】
ビットラインをプリチャージした以後には、第１鑑定時間Ｔ２の間、選択されるワードラインに第２検証電圧ＰＶ２を入力してビットラインの電圧変更を鑑定する。前記第２検証電圧ＰＶ２は、第２実施例の方法を用いたダブル検証を行うとき、第１鑑定と第２鑑定によって第１〜第３メモリセル群を区分することが可能な検証電圧レベルに設定することができる。
【００８６】
ビットラインの電圧鑑定動作については、前述した第１実施例と同様なので、詳細な説明を省略する。
【００８７】
前記第１鑑定時間Ｔ２の以後には、ビットラインの電圧変更をセンシングする第１センシング時間Ｔ３が与えられる。第１センシング時間Ｔ３の間には第１ＮＭＯＳトランジスタＮ１のゲートにビットライン選択信号ＢＳＬを第２電圧Ｖ２レベルとして入力する。前記第１センシング時間Ｔ３の動作も前記第１実施例と同様である。第１センシング時間Ｔ３には第３メモリセル群を第１および第２メモリセル群から区分することができる。
【００８８】
第１センシング時間Ｔ３の以後には、連続して第２検証が行われる。前記第２検証のために第２電圧Ｖ２レベルとして入力されていたビットライン選択信号ＢＳＬを第４電圧Ｖ４レベルに変更して入力する。この際、選択されたワードラインには第１検証の際と同様に第２検証電圧が入力される。前記ビットライン選択信号ＢＳＬが第４電圧Ｖ４レベルとして第１ＮＭＯＳトランジスタＮ１のゲートに入力されると、ビットラインの電圧が第５電圧Ｖ４−Ｖｔより大きければ、第１ＮＭＯＳトランジスタＮ１はオフ状態が維持される。そして、ビットラインの電圧が第５電圧Ｖ４−Ｖｔより小さければ、第１ＮＭＯＳトランジスタＮ１はターンオンされる。
【００８９】
よって、前記第４電圧Ｖ４は、第１鑑定時間Ｔ２の間にビットライン電圧がディスチャージされる程度によって決定されるが、第４電圧Ｖ４より第１ＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔだけ低い第５電圧Ｖ４−Ｖｔが、前記第１メモリセル群と第２メモリセル群を区分することが可能なレベル電圧に設定される。
【００９０】
すなわち、第１鑑定時間Ｔ２の以後に第１メモリセル群のビットライン電圧より前記第５電圧Ｖ４−Ｖｔより高く、第１鑑定時間Ｔ２の以後に第２メモリセル群のビットライン電圧より前記第５電圧Ｖ４−Ｖｔより低ければならない。よって、前述した条件に合わせて第４電圧Ｖ４を設定する。
【００９１】
図７は図６のダブル検証を行うときのメモリセルのしきい値電圧分布図である。
【００９２】
図７を参照すると、第１検証電圧ＰＶ１で第１および第２検証を行ってそれぞれ第３メモリセル群を分類し、第２メモリセル群を分類することができることが確認できる。
【００９３】
図８は本発明の第３実施例に係るダブル検証方法の動作タイミング図である。
【００９４】
図８を参照すると、本発明の第３実施例でもダブル検証を行うとき、まずビットラインプリチャージを行う。ビットラインプリチャージ時間Ｔ１の間、ページバッファ１２１の第１ＮＭＯＳトランジスタＮ１のゲートにビットライン選択信号ＢＳＬを第１電圧Ｖ１レベルとして入力する。これにより、ビットラインがプリチャージされる（Ｖ１−Ｖｔ）。
【００９５】
ビットラインをプリチャージした以後には、第１鑑定時間Ｔ２の間、選択されるワードラインに第２検証電圧ＰＶ２を入力してビットラインの電圧変更を鑑定する。前記第２検証電圧ＰＶ２は、第２実施例の方法を用いたダブル検証を行うとき、第１鑑定と第２鑑定によって第１〜第３メモリセル群を区分することが可能な検証電圧レベルに設定することができる。ビットラインの電圧鑑定動作については、前述した第１および第２実施例と同一なので、詳細な説明を省略する。
【００９６】
前記第１鑑定時間Ｔ２の以後には、ビットラインの電圧変更をセンシングする第１センシング時間Ｔ３が与えられる。第１センシング時間Ｔ３の間には、第１ＮＭＯＳトランジスタＮ１のゲートにビットライン選択信号ＢＳＬを第２電圧Ｖ２レベルとして入力する。前記第１センシング時間Ｔ３の動作も前記第１実施例と同様である。第１センシング時間Ｔ３には第３メモリセル群を第１および第２メモリセル群から区分することができる。
【００９７】
第１センシング時間Ｔ３の以後には、第１ＮＭＯＳトランジスタＮ１はターンオフさせてビットラインをフローティングさせた状態で第２鑑定時間Ｔ４の間にビットライン電圧をさらに変更させる。この際、選択されたワードラインには第２検証電圧ＰＶ２が第１鑑定時間Ｔ２の際と同様に印加される。
【００９８】
第２鑑定が完了すると、前記第２検証のために第２電圧Ｖ２レベルとして入力されていたビットライン選択信号ＢＳＬを第６電圧Ｖ６レベルに変更して入力する。前記ビットライン選択信号ＢＳＬが第６電圧Ｖ６レベルとして第１ＮＭＯＳトランジスタＮ１のゲートに入力されると、ビットラインの電圧が第７電圧Ｖ６−Ｖｔより大きければ、第１ＮＭＯＳトランジスタＮ１はオフ状態が維持される。そして、ビットラインの電圧が第７電圧Ｖ６−Ｖｔより小さければ、第１ＮＭＯＳトランジスタＮ１はターンオンされる。第６電圧Ｖ６はこれに合わせて設定されなければならない。
【００９９】
前述した本発明の技術的思想は好適な実施例で具体的に記述されたが、前述した実施例は本発明を説明するためのもので、制限するものではない。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において多様な変形を加え得る。
【図面の簡単な説明】
【０１００】
【図１】フラッシュメモリ素子の構造を示すブロック図である。
【図２】図１のページバッファの一部回路図である。
【図３】ダブル検証方式のタイミング図である。
【図４】本発明の第１実施例に係るダブル検証方法の動作タイミング図である。
【図５】図４のダブル検証を行うときのメモリセルのしきい値電圧分布図である。
【図６】本発明の第２実施例に係るダブル検証方法の動作タイミング図である。
【図７】図６のダブル検証を行うときのメモリセルのしきい値電圧分布図である。
【図８】本発明の第３実施例に係るダブル検証方法の動作タイミング図である。
【符号の説明】
【０１０１】
１００…フラッシュメモリ素子
１１０…メモリセルアレイ
１２０…ページバッファ部
１３０…Ｙデコーダ
１４０…Ｘデコーダ
１５０…電圧提供部
１６０…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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