(57)【要約】      （修正有）【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。【選択図】図１
2009123762.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に形成された第１導電型の半導体層と、
前記半導体層上に形成された電荷蓄積機能を有する電荷蓄積膜及び前記電荷蓄積膜上に形成されたゲート電極と、
前記ゲート電極の下方の前記半導体層に形成されたチャネル領域と、
前記チャネル領域の両側に、前記半導体層内に形成された第２導電型の拡散領域と、
前記半導体層を延長して形成した第１導電型のボディコンタクト領域と、
前記延長した半導体層上に前記ゲート電極を延長し、前記ボディコンタクト領域と、前記チャネル領域の両側の拡散領域を分離するゲート電極引き出し部と
を備える半導体記憶装置。
【請求項２】
前記第１導電型の半導体層がｎ型半導体であり、前記ゲート電極が、前記ｎ型半導体のフェルミレベルよりも低く前記ｎ型半導体層の荷電子帯上端よりも高いようなフェルミレベルを有する材質から成る請求項１に記載の半導体記憶装置。
【請求項３】
前記第１導電型の半導体層がｐ型半導体であり、前記ゲート電極が、前記ｐ型半導体のフェルミレベルよりも高く前記ｐ型半導体層の伝導帯下端よりも低いようなフェルミレベルを有する材質から成る請求項１に記載の半導体記憶装置。
【請求項４】
前記絶縁体は、ガラス基板である請求項１から３までのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記半導体層は島状に形成され、前記ゲート電極引き出し部の端部が前記島状半導体層の端部に一致するように形成した請求項１から４までのいずれか１項に記載の半導体記憶装置。
【請求項６】
前記ゲート電極引き出し部は、前記ボディコンタクト領域を囲むように配置されるリング状部分を有する請求項１から４までのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記電荷蓄積膜は、前記半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜からなる請求項１から６までのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記ボディコンタクト領域は、前記ゲート電極引き出し部の下方の半導体層領域と近接するか、または前記ゲート電極引き出し部とオーバーラップしている部分を有する請求項１から７までのいずれか１項に記載の半導体記憶装置。
【請求項９】
前記絶縁体上に、更にゲート絶縁膜、ゲート電極、第２導電型の拡散領域、チャネル領域及びボディコンタクト領域を有する薄膜トランジスタを形成した請求項１から８までのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記ゲート電極から延長されたゲート電極引き出し部は、前記ボディコンタクト領域を囲むリング状部分を有する請求項９に記載の半導体記憶装置。
【請求項１１】
絶縁体上に、半導体層、電荷蓄積機能を有する膜及びゲート電極材料を堆積する工程と、
前記半導体層、電荷蓄積機能を有する膜及びゲート電極材料をパターニングして、ソース領域とドレイン領域の間に配置されるゲート電極と、ソース・ドレイン領域とボディコンタクト領域を分離するゲート電極引き出し部を加工する工程と
を有する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板等の絶縁体上に形成される半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
絶縁体上に形成される従来の半導体記憶装置について説明する。図１１はその一形態の断面図である。絶縁基板９００の上に半導体層９０１が設けられており、その上にメモリ膜及びゲート電極９０５が形成されている。メモリ膜は例えば、シリコン酸化膜等の第一の絶縁膜９０２、シリコン窒化膜等の電荷蓄積膜９０３の２層構造、あるいは図１１に示したように、さらにシリコン酸化膜等の第二の絶縁膜９０４からなる３層構造をとる。    ゲート電極９０５の両側の半導体層９０１には、ｎ型にドープされたソース領域９０６、ドレイン領域９０７が形成されている。また必要に応じ、メモリセルに隣接して、ＴＦＴからなる選択トランジスタが適宜設けられる（図示略）。
この半導体記憶装置への書き込みは、ゲート電極９０５とドレイン電極９０７に正の高電圧を印加し、ソース領域９０６〜ドレイン領域９０７間に電流を流してホットエレクトロンを発生させて、これを電荷蓄積膜９０３へ注入することにより行われる。
電荷蓄積膜９０３に電子が蓄積された状態で、ゲート電極９０５とドレイン領域９０７へ読出し電圧を印加すると、ソース領域９０６〜ドレイン領域９０７間に流れる読出し電流は、電荷蓄積膜９０３中の蓄積電子のポテンシャルの影響により、蓄積電子が無い場合に比較して、小さくなる。このため、電荷蓄積膜９０３の蓄積電荷状態が読み出し電流の大小として反映されるので、情報の書込みと読出しが可能となる。
また消去動作は、ゲート電極９０５に高い負の消去電圧を印加して、ＦＮトンネリングによって電荷蓄積膜９０３へホールの注入を行い、蓄積電子を消去する（特許文献１）。
【０００３】
しかし上記の半導体記憶装置においては、半導体層９０１（ボディ）がフローティング状態であり電位の制御性が悪いために、動作バラツキや誤動作を招く恐れがあった。そこで、これを改善するために、特許文献２では、ボディコンタクトを有した半導体記憶装置が提案されている。これを図１２に示す。
この半導体記憶装置では、ソース領域９０６とドレイン領域９０７の一方、あるいは両方において半導体層９０１が厚くなっており、また半導体層９０１の別の領域に、半導体層と同じ導電型の不純物を高濃度ドープされたボディコンタクト領域９０９を有している。ソース領域９０６またはドレイン領域９０７と、ボディコンタクト領域９０９とは、素子分離用のフィールド酸化膜９１７によって分離されており、フィールド酸化膜９１７下の半導体層９０１を介して、ボディコンタクト９０９より半導体層９０１の電位を制御する構造となっている。
【特許文献１】特開平４−３１３２７４公報
【特許文献２】特開平８−１７２１９９公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、特許文献１の半導体記憶装置はボディ電位が不安定であり、特性バラツキや誤動作の恐れがあるため、特許文献２の半導体記憶装置では図１２のようなボディコンタクトを設置した。
しかし、上記特許文献２の半導体記憶装置は、チャネル部９０８内で半導体層９０１の膜厚を変化させた複雑な構造であり、製造の際にデバイス間で構造そのものがばらつきやすいため、構造ばらつきに起因する特性ばらつきが問題となる。すなわち、半導体層９０１表面に対し、フォトリソグラフィ及びエッチングによって傾斜部を設けてから、材料膜の堆積、フォトリソグラフィ及びエッチングによってゲート電極９０５を形成するため、傾斜部とゲート電極９０５との位置関係が、フォトリソグラフィの目合せズレによって変化することになる。例えば図１２のような構造の場合、ゲート電極９０５が相対的に紙面左寄りに形成された場合には、チャネル９０８において半導体層９０１が厚い部分が多くなり、逆にゲート電極９０５が相対的に紙面右寄りに形成された場合には、チャネル９０８において半導体層９０１が薄い部分が多くなる。このように、リソグラフィの目合せズレによって、チャネル９０８部分の半導体層の膜厚の分布が影響を受けることになり、デバイスの特性にも影響を与えることになる。つまり、リソグラフィの目合せズレがデバイスの特性をばらつかせるという問題がある。
また、チャネル部９０８内で半導体層９０１の膜厚を変化させた構造を得るためにエッチング技術を用いる特許文献２の技術では、加工時にチャネル部９０８の表面がエッチングに曝されることになり、ダメージを受けるため、デバイス特性が劣化し、これも特性ばらつきの原因となる。またさらには、傾斜部の形状のバラツキも特性バラツキの原因になる。
【０００５】
本発明は、以上のような問題を解決し、デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた半導体記憶装置を提供するものである。また本発明は、コストを抑え、特殊なプロセスを用いることなく簡単に製造することができる半導体記憶装置を提供するものである。更に、本発明は信頼性が高く、消費電力の少ない半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
上記課題を解決するための、第一の発明の半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層と、前記半導体層上に形成された電荷蓄積機能を有する電荷蓄積膜及び前記電荷蓄積膜上に形成されたゲート電極と、前記ゲート電極の下方の前記半導体層に形成されたチャネル領域と、前記チャネル領域の両側に、前記半導体層内に形成された第２導電型の拡散領域と、前記半導体層を延長して形成した第１導電型のボディコンタクト領域と、前記延長した半導体層上に前記ゲート電極を延長し、前記ボディコンタクト領域と、前記チャネル領域の両側の拡散領域を分離するゲート電極引き出し部とを備える。
【０００７】
上記発明によれば、ボディコンタクト領域よりボディ電位を制御し、動作時に発生する余剰キャリアを速やかに排出することにより、ボディ電位を安定化し、動作バラツキや誤動作を防ぐ。また、ボディ電位が制御できるため、消去時には、ボディ（蓄積層）と拡散領域に逆方向バイアスを印加することでホットキャリアを生成する、高速な消去が可能となる。
また、ボディコンタクト領域と拡散領域とがゲート電極引き出し部で仕切られた構造となっていることから、書込みまたは消去時などに、ボディコンタクト〜拡散領域間に逆方向バイアスに相当する電圧が印加されても、接合逆方向リーク電流を抑え、消費電力の増大を防ぐ。またこのリーク電流によってボディ電位が不安定化し誤動作することも防ぐ。
【０００８】
前記第１導電型の半導体層がｐ型半導体であること、及び、前記ゲート電極が、前記ｐ型半導体のフェルミレベルよりも高く前記ｐ型半導体層の伝導帯下端よりも低いようなフェルミレベルを有する材質から成ることを特徴とする。
また別の実施形態の半導体記憶装置は、前記第１導電型の半導体層がｎ型半導体であること、及び、前記ゲート電極が、前記ｎ型半導体のフェルミレベルよりも低く前記ｎ型半導体層の荷電子帯上端よりも高いようなフェルミレベルを有する材質から成ることを特徴とする。
このようなゲート電極材料を用いることにより、非選択セルのメモリセルにおいてゲートがオフ電位のとき、そのゲート電極のポテンシャルによって、ゲート電極下の半導体層がほぼキャリア空乏状態となる。これにより、ボディコンタクト領域と拡散領域とが、この空乏状態の半導体層で分離されることになるので、両者の間に逆方向バイアスに相当する電圧が印加されても、リーク電流が抑えられる。待機状態のゲート電極へ特別な電圧を印加することなく、ゲートを通常のオフ状態にするだけで上述のような効果が得られるので、特殊な回路を用いることなく上記効果が得られる。
【０００９】
本発明の一実施形態の半導体記憶装置は、前記絶縁体がガラス基板であることを特徴とする。
これにより、単結晶基板やＳＯＩ基板を用いるのに比べ、廉価に製造することができる。特にこの場合、装置製造には比較的低温のプロセスしか用いられないため、半導体層に結晶欠陥が多数含まれることになるが、本実施形態の半導体記憶装置では、書込み・消去時においてもこの結晶欠陥に起因するリーク電流が小さく、消費電力の増大を極力防ぐ。
【００１０】
本発明の一実施形態の半導体記憶装置は、前記半導体層は島状に形成され、前記ゲート電極引き出し部の端部が前記島状半導体層の端部に一致するように形成したことを特徴とする。
このようにゲート電極引き出し部が半導体層端を跨ぐことなく配置されているため、半導体層端での、電界集中によるメモリ膜破壊や、構造不良によるメモリ膜破壊を防止する。このため、メモリ膜を薄膜化することができ、より低電圧で動作させることができるので、消費電力の削減や、周辺回路の簡略化が可能となる。従って、表示装置の半導体記憶装置として利用することができる。
【００１１】
本発明の一実施形態の半導体記憶装置は、前記ゲート電極引き出し部が前記ボディコンタクト領域を囲むように配置される部分を有することを特徴とする。
この構造も、ゲート電極引き出し部が半導体層端を跨ぐことなく配置されているため、半導体層端での、電界集中によるメモリ膜破壊や、構造不良によるメモリ膜破壊を防止する。このため、メモリ膜を薄膜化することができ、より低電圧で動作させることができるので、消費電力の削減や、周辺回路の簡略化が可能となる。これに加え、ボディコンタクト部分がゲート電極引き出し部で囲まれ、拡散領域と仕切られた構造となっている。このことから、書込みまたは消去時などに、ボディコンタクト〜拡散領域間に逆方向バイアスに相当する電圧が印加されても、接合逆方向リーク電流を抑え、消費電力の増大を防ぐ。  またこのリーク電流によってボディ電位が不安定化し誤動作することも防ぐ。本実施形態の半導体記憶装置は、簡単な構造をとり、特殊なプロセス等を用いることなく簡便に製造することができるので、製造時の構造バラツキに起因する特性のバラツキや歩留まりの低下を極力防ぐことができる。また簡便に製造できることから、製造コストの増大も防ぐ。
【００１２】
本発明の一実施形態の半導体記憶装置は、前記電荷蓄積膜が前記半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜からなることを特徴とする。
この構造により、蓄積電荷は、第１の絶縁膜及び第２の絶縁膜によって外部へ流出することが防がれるので、長期保持に適している。また、絶縁体中に電荷が保持されているので、第１の絶縁膜や第２の絶縁膜の一部に損傷が発生しても、蓄積電荷が損傷箇所から一度に流出することがないので、信頼性が高い。
【００１３】
本発明の一実施形態の半導体記憶装置は、前記ボディコンタクト領域が前記ゲート電極引き出し部の下方の半導体層領域と近接するか、または前記ゲート電極引き出し部とオーバーラップしている部分を有することを特徴とする。
これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
【００１４】
本発明の一実施形態の半導体記憶装置は、前記絶縁体上に、更にゲート絶縁膜、ゲート電極、第２導電型の拡散領域、チャネル領域及びボディコンタクト領域を有する薄膜トランジスタを形成したことを特徴とする。
上記構成により、回路用の薄膜トランジスタとメモリセルの両方にボディコンタクト領域を設置することで、双方ともボディ電位を制御して特性バラツキを抑えることができる。メモリセルが書込み状態であるか消去状態であるかを判別するのは、周辺回路の薄膜トランジスタを用いたセンシング動作によるため、この周辺回路用薄膜トランジスタのバラツキが大きいと、誤読み出しの原因となりうる。本実施形態では、周辺回路用薄膜トランジスタにもボディコンタクト領域を設置しボディ電位を制御することで、デバイス間バラツキを抑え、読出しウィンドウ（書込み状態と消去状態の読出し電流差）が比較的小さくても正しく判定することができる。従って、長期間保持しても信頼性の高い半導体記憶装置が得られる。また、本実施形態の半導体記憶装置では、特殊なプロセス等を用いることなく容易に、薄膜トランジスタ部もメモリ部の両方において、ゲート電極引き出し部が半導体層からはみ出さずに、かつボディコンタクト領域と拡散領域とがゲート電極引き出し部によって仕切られた構造とすることができる。
【００１５】
一実施形態の半導体記憶装置は、前記ゲート電極から延長されたゲート電極引き出し部は、前記ボディコンタクト領域を囲むリング状部分を有することを特徴とする。
この構造によって、薄膜トランジスタのゲート電極引き出し部が半導体層端を跨ぐことなく配置されているため、半導体層端での、電界集中によるメモリ膜破壊や、構造不良によるメモリ膜破壊を防止する。
【００１６】
本発明の半導体記憶装置の製造方法の一実施形態は、上記半導体記憶装置を製造する製造方法であって、絶縁体上に、半導体層、電荷蓄積機能を有する膜、及びゲート電極材料を堆積する工程と、前記電荷蓄積機能を有する膜及び前記ゲート電極材料を同一マスクパターンによってパターニングして、ソース・ドレイン領域を分離するゲート電極と、ソース・ドレイン領域とボディコンタクト領域を分離するゲート電極引き出し部を加工する工程を有することを特徴とする。
上記製造方法によって、フォト工程における目合せズレの影響を受けることなく、メモリセルのゲート電極端と半導体層端を合致させることができ、本発明の半導体記憶装置を容易に製造することができる。このため、製造コストを低く抑えることができる。
【発明の効果】
【００１７】
以上に述べたように、本発明によれば、ガラス基板等の絶縁体上に、ボディコンタクト領域を備えたメモリセルを形成し、そのメモリセルにおいては接合逆方向リーク電流を抑えつつ、メモリ膜を薄膜化することが可能であるため、デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた半導体記憶装置が得られる。さらに、本発明の半導体記憶装置は、ガラス基板等の絶縁体上に形成されるため、単結晶基板等を用いる半導体装置に比べてコストを抑えられる。また本発明の構造は特殊なプロセスを用いることなく簡単に製造することができるので、製造コストを大幅に増加させることなく得られる。
また、周辺回路に用いる薄膜トランジスタにも、類似の構造を適用しボディコンタクト領域を設けることで、さらに信頼性が高く、さらに消費電力の低い半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を図示の形態により詳細に説明する。以下において、主にｐ型デバイスについて説明するが、ｎ型デバイスとして実施してもよい。ｎ型デバイスの場合は、以下の記述において、不純物の導電型を逆導電型とし、印加電圧を逆バイアスとすればよい。ただし、以下に述べるように、ガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになるが、このような場合には、ｎ型デバイスよりもｐ型デバイスとしてメモリセルを形成した方が、書込み及び消去を繰り返し安定に行うことができ、より信頼性が高いため、好ましい。
また、以下において主に説明するｐ型デバイスの場合、電荷蓄積膜にホールが蓄積された状態、ｎ型デバイスでは電子が蓄積された状態を書き込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない状態か、電子とホールが同程度蓄積され電気的に中和されている状態か、あるいは書き込み状態とは逆タイプのキャリア（ｐ型デバイスの場合は電子、ｎ型デバイスの場合はホール）が主に蓄積されている状態を指すこととする。
【００１９】
（第１実施形態）
図１、２を用いて第１実施形態における半導体記憶装置の構成を説明する。図１（ａ）は本実施形態におけるメモリセル部の鳥瞰概略図であり、（ｂ）はその平面概略図である。また図２はその断面概略図であり、図１の点線Ａ−Ａ’における断面を図２（ａ）、Ｂ−Ｂ’における断面を図２（ｂ）に示す。
【００２０】
第１実施形態の半導体記憶装置は、大面積平板状のガラスからなる絶縁性基板１００上に膜厚５０ｎｍ程度のシリコン等のｎ型半導体層１０１が島状に設けられる。半導体層１０１を島状に配置する場所は、例えば絶縁性基板１００が液晶表示装置用基板である場合、各液晶表示画素電極の下方、または近傍である。また、絶縁性基板１００は、樹脂基板を用いることもできる他、半導体基板の表面に絶縁膜が設けられた基板を用いることもでき、つまり基板表面が絶縁体であればよい。例えばＳＯＩ（シリコン・オン・インシュレータ）基板を用いて、表面のシリコン層を島状に加工することによって、絶縁性基板１００及び半導体層１０１を得ることもできる。この半導体層１０１の上に、第一絶縁膜１０２、電荷蓄積絶縁膜１０３、第二絶縁膜１０４の３層から成るメモリ膜、さらにその上に、ゲート電極１０５が順次堆積される。メモリ膜は第一絶縁膜１０２、電荷蓄積絶縁膜１０３の２層構造として第二絶縁膜１０４を省略することも可能であるが、電荷保持性能の面からは上記の通り３層構造が望ましい。
これら第一絶縁膜１０２、電荷蓄積絶縁膜１０３、第二絶縁膜１０４の３層は、例えばＴ字形のようにほぼ同じ平面形状にパターニングされ、その端部は島状の半導体層１０１からはみ出ることなく、島状の半導体層１０１の端部に一致するように形成されており、かつこれらは半導体層１０１を３つの領域に分断する。すなわち、拡散領域１０６を含む領域、拡散領域１０７を含む領域、及びボディコンタクト領域１０９を含む領域の、３つの領域である。拡散領域１０６、１０７はｐ型に高濃度にドープされており、これらはメモリセルのソース領域及びドレイン領域となる。これらの間の半導体層１０１内にはチャネル領域１０８が形成され、その上のゲート電極１０５とともに、ＭＯＳトランジスタ様の構造をなしている（図２（ａ）参照）。
【００２１】
また、ゲート電極引き出し部１０５ｂによって分けられた半導体層１０１のもうひとつの領域にはｎ型の高濃度ドープがなされ、ボディコンタクト領域１０９が形成される。    ゲート電極１０５ａとゲート電極引き出し部１０５ｂは連続的に一体としてゲート電極１０５が形成され、明瞭な境界はないが、ソース・ドレイン領域の間にチャネル領域を形成する部分がゲート電極１０５ａであり、チャネル領域から外れた部分がゲート電極引き出し部１０５ｂである。ゲート電極１０５ａの幅は数１０ｎｍ〜数１０μｍであり、ゲート長を決定する。ゲート電極引き出し部１０５ｂの幅は、１００ｎｍ〜１００μｍ程度であり、より好ましくは、１μｍ〜２０μｍであり、ボディコンタクト領域と半導体記憶装置領域を分離する。ソース・ドレイン領域となる拡散領域１０６、１０７、ゲート電極引き出し部１０５ｂ，ボディコンタクト領域１０９には、それぞれコンタクトプラグ１１０、１１１、１１２、１１３が設置されている（図１では各コンタクトプラグがそれぞれ２個形成され、その底部位置のみを示している）。
【００２２】
上記において、メモリ膜を構成する第一絶縁膜１０２、電荷蓄積絶縁膜１０３、第二絶縁膜１０４としては、シリコン酸化膜、シリコン窒化膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜等の膜を用いることができる。第一絶縁膜１０２及び第二絶縁膜１０４に対し、電荷蓄積絶縁膜１０３の方が、電荷トラップ密度が高く、バンドギャップが小さいかまたは同程度となる組み合わせを選べばよい。例えば第一絶縁膜１０２及び第二絶縁膜１０４としてシリコン酸化膜、電荷蓄積絶縁膜１０３としてはシリコン窒化膜を用いるのがよい。この構成は、一般的な半導体装置製造ラインにおいて用いられる膜材料でもあり、生産コストを抑えるのに有利である。
【００２３】
これらの膜は周知のＣＶＤ法によって形成することができるが、本実施形態では基板として、高価な単結晶半導体基板を使用せず、廉価なガラス基板等を用いる。ガラス基板を用いることで、低コストの生産を可能としている反面、基板の耐熱性が低いため、比較的低温プロセスであるプラズマＣＶＤ法を用いるのが好ましい。
第一絶縁膜１０２に関しては、半導体層１０１を酸化して形成することも可能であり、過酸化水素水等の酸化性水溶液によるウェット酸化法によって成膜することが可能である。電荷蓄積絶縁膜１０３としては、上記の他に、シリコン酸化膜等の絶縁膜内部にシリコンや金属の微細ドットを含有させたものを用いることもできる。
またゲート電極１０５としては、拡散領域１０６、１０７と同タイプの不純物を高濃度にドープされたポリシリコン、あるいはタングステンやモリブデン等の金属を用いることができる。ゲート電極１０５としては、これらのように、そのフェルミレベルが、ｎ型半導体層１０１のフェルミレベルよりも低く、ｎ型半導体層１０１の価電子帯上端よりも高いような性質を有する材質が好ましい。半導体層１０１がｎ型の場合は、半導体層１０１のフェルミレベルよりも高く伝導帯下端よりも低いフェルミレベルを有する材質が好ましい。これにより、ゲート電極１０５下の半導体層１０１が、ゲート電極１０５電位がオフ状態のとき、キャリア空乏状態となり、後述する本実施形態のメリットを効果的に発揮する。
【００２４】
メモリ膜の膜厚は、半導体記憶装置の仕様によって適切に決定すればよく、一般的に言えば第一絶縁膜１０２の膜厚は３ｎｍ〜２０ｎｍ程度、電荷蓄積膜絶縁膜１０３の膜厚は５ｎｍ〜５０ｎｍ、第二絶縁膜１０４の膜厚は３ｎｍ〜５０ｎｍ程度の範囲で設定する。  これらの膜は薄く設定した方が、書込みまたは消去を低電圧で行うことができ、低消費電力化することができる。特に、第一絶縁膜１０２を第二絶縁膜１０４よりも薄く設定するのが好ましい。第一絶縁膜１０２は薄いほどキャリア注入効率が上がり書込みまたは消去の速度が向上する。一方、第二絶縁膜１０４は第一絶縁膜１０２より厚くすることで、電荷蓄積絶縁膜１０３とゲート電極１０５の間のキャリアのやり取りを防ぎ、長期保持の面や、誤書込み・誤消去防止の面で有利となる。しかし一方、これらの膜が薄すぎると蓄積電荷が外部に流出したり、読出し動作で誤書き込みや誤消去が起こるディスターブの問題が発生する恐れもある。
そこで本実施例では、第一絶縁膜厚を６ｎｍ、第二絶縁膜厚を１０ｎｍとし、電荷蓄積絶縁膜１０３としてシリコン窒化膜を用いて、膜厚を１０ｎｍとする。この積層構造により、電荷蓄積絶縁膜１０３に蓄積された電荷が外部に漏れることを極力防ぎ、長時間保持が可能となる。すなわち、メモリ機能の安定性を損なわない範囲でできるだけメモリ膜を薄膜化するのが、低消費電力の面から好ましい。本実施形態の半導体記憶装置は、その有する特徴により、メモリ膜を薄膜化しても破壊が起こりにくい等の高信頼性を保ち、かつ接合リーク電流を防止して低消費電力化を阻害しない。このメリットについては後に詳述する。
【００２５】
本実施形態の半導体記憶装置における記憶情報の読み出しは、電荷蓄積絶縁膜１０３中の電荷の多寡が、拡散領域１０６、１０７間のドライブ電流の多寡に影響することを利用する。すなわち、例えば拡散領域１０６をソース、拡散領域１０７をドレインとして使用する場合は、ソースとなる拡散領域１０６へグラウンド電位、ドレインとなる拡散領域１０７へ読出しドレイン電圧（例えば−４Ｖ）を印加し、ゲート電極１０５へ読出しゲート電圧（例えば−４Ｖ）を印加する。これにより、ソースとなる拡散領域１０６〜ドレインとなる拡散領域１０７間のチャネル領域１０８に電流が流れる。この時、書込み状態すなわち電荷蓄積絶縁膜１０３へホールが蓄積された状態であれば、この蓄積電子が、ゲート電極１０５がチャネル領域１０８へ及ぼす電界の影響を打ち消す。このため、消去状態（上記蓄積電子が実質的に無い状態）に比べ、ソースとなる拡散領域１０６〜ドレインとなる拡散領域１０７間に流れる電流が小さくなる。つまり、情報記憶を電荷蓄積絶縁膜１０３のトラップ電荷量と結びつけ、これをドライブ電流の多寡に反映させることにより、情報の記憶と読出しが可能となる。
以上の読出し動作の際、ボディコンタクト領域１０９からのボディ電位制御は、電位を与えないフローティング状態としてもよいが、グラウンド電位等の適当な電位を設定することで、書込み時に発生するホットホールを排出してデバイス内部のポテンシャル分布を安定させ、バラツキの少ない安定した読出し動作が可能となる。
【００２６】
本半導体記憶装置への書込み動作は、上記読出し動作よりも高い電圧でトランジスタ動作させることによって発生する高エネルギーなキャリアを注入することによって行う。例えば、今度は上記とは逆に拡散領域１０７をソースとしてグラウンド電位とし、拡散領域１０６をドレインとして書込みドレイン電圧（例えば−６〜−１５Ｖ）を印加する。ゲート電極１０５には書込みゲート電圧（例えば−６〜−１８Ｖ）を印加する。この時、ソースとなる拡散領域１０７〜ドレインとなる拡散領域１０６間のチャネル領域１０８に大きな電流が流れ、ジュール熱により発熱し温度上昇する。この温度上昇により高エネルギーなキャリアが多量に発生する。発生した高エネルギーのキャリアの一部はゲート電極１０５の電界の影響により紙面上方向へ走り、電荷蓄積絶縁膜１０３中へ飛び込んでトラップされる。これにより、電荷蓄積絶縁膜１０３へ電子がトラップされた書込み状態を実現することができる。
なお、上記書込み動作の際には、ボディコンタクト領域１０９へ、グラウンド電位などの適当な電位を印加すればよい。このボディ電圧印加によって、書込み時に発生するキャリアをボディコンタクト領域から排出してボディ電位の変動を抑え、安定したバラツキの少ない書込みを行うことができる。以上の書込み動作により、ＦＮトンネルを用いた電荷注入等よりも高速な書込みが可能となる。
【００２７】
本半導体記憶装置の消去動作は、ボディコンタクト電位に対してゲート電極に高電位（例えば＋２５〜３０Ｖ）を印加することによって、第１の絶縁膜を介したＦＮトンネルにより、電荷蓄積絶縁膜１０３へ電子を注入することによっても行うことができるが、より好ましい消去動作の形態として、次の方法を用いることができる。すなわち、ボディコンタクト領域１０９へグラウンド電位などを印加し、この電位に対して拡散領域１０６及び１０７へ負の消去電圧（例えば−８〜−１５Ｖ）、ゲート電極１０５へ正の消去電圧（例えば５〜２０Ｖ）を印加する。このとき、ゲート電極１０５下の半導体層１０１下に電子蓄積層が生じ、この電子蓄積層と拡散領域１０６、１０７との間に、強い逆方向バイアスが印加された接合が形成される。この時、接合部に逆方向リーク電流が発生し、この電流に起因して高エネルギーのキャリアが生成され、一部の電子はゲート電極１０５の電界によって、電荷蓄積絶縁膜１０３中に飛び込み、トラップされている電子の電荷を消去する。以上により、消去動作が行われるが、やはり本方法により、ＦＮトンネルを用いた電荷注入等よりも高速な消去が可能となる。
【００２８】
なお、ソースおよびドレインとなる拡散領域１０６、１０７は、図２（ａ）に示すようにチャネル領域１０８に接する側（ソース・ドレインが対向する側）において、ゲート電極１０５ａと一部オーバーラップしているのが好ましい。これにより、寄生抵抗による電流減少や動作不良を防止する。また拡散領域１０６及び拡散領域１０７は、ゲート電極引き出し部１０５ｂとは、図１（ｂ）に示すように０．３μｍ以上の距離Ｔをおいて設けられることが好ましい。例えば好ましい形態として、０．５μｍ〜５μｍ程度の距離をおいて設けることができる。拡散領域１０６及び拡散領域１０７がゲート電極引き出し部１０５ｂとオーバーラップしていると、読み出し動作時に、ゲート電極引き出し部１０５ｂ下部の半導体層１０１を介しての電流も生じることになるが、一方、書込み動作において電荷蓄積絶縁膜１０３に電荷が注入され、読出し電流が電荷の影響を受けるのは、主に拡散領域１０６と拡散領域１０７に挿まれたチャネル領域１０８においてであり、上記半導体層１０１を介しての電流は、電荷の影響を受けにくい、一種の漏れ電流となる。拡散領域１０６及び拡散領域１０７とゲート電極引き出し部１０５ｂとを０．３μｍ以上離して設置すると、このようなゲート電極引き出し部１０５ｂ下の漏れ電流を抑えることができ、蓄積電荷の多寡が読み出し電流に強く反映されることになるので、安定した読み出しが可能となる。
また、ボディコンタクト領域１０９の少なくとも一部も、図２（ｂ）に示すようにゲート電極引き出し部１０５ｂとオーバーラップしているか、近接しているのが好ましい。これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下の半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
【００２９】
以上においては、メモリセルをｐ型デバイスとして形成した場合を説明しているが、本実施形態のように、絶縁性基板１００としてガラスを用いた場合には、このようにｐ型デバイスとしてメモリセルを形成するのが好ましい。ガラス基板を用いた場合、廉価に製造できるメリットがある反面、基板の耐熱性が低く、製造の際に高温のプロセスを用いることができない。このような場合には、ｎ型デバイスとしてメモリセルを形成する場合よりもｐ型デバイスとしてメモリセルを形成した方が、書込みと消去を高速かつ安定に行うことができる。比較的低温のプロセスでメモリセルを製造した場合、書込みや消去の際に発生する高エネルギーなキャリアによって、メモリセルの絶縁膜や、絶縁膜と半導体層の界面等にダメージを受ける恐れがあるが、ｐ型デバイスの方が、このダメージが起こりにくく、信頼性が高いメモリセルとなるのである。一方、ＳＯＩ基板を用いた場合等、高温プロセスによる製造が可能な場合には、ｎ型デバイスを用いても信頼性の高いメモリセルを得ることができる。
【００３０】
ここで、本実施形態においては、ゲート電極引き出し部１０５ｂが島状の半導体層１０１からはみ出ることなく設置され、かつ拡散領域１０６、１０７とボディコンタクト領域１０９が、ゲート電極引き出し部１０５ｂによって分離されていることを特徴としている。この特徴によるメリットを以下に説明する。
【００３１】
図３は、本実施形態とは異なり、ゲート電極引き出し端部１１７が島状の半導体層１０１の端部を跨ぎ、半導体層１０１からはみ出すように設置された場合の図である。図３（ａ）は平面図、図３（ｂ）は図３（ａ）の点線Ｃ−Ｃ’における断面図である。
このような構造において、特に消去動作時などにおいて半導体層１０１とゲート電極１０５の間に高い電圧差を印加する場合に、半導体層１０１のエッヂに電界が集中しやすい。これは、図３（ｂ）の断面図に示すように、半導体層１０１のエッヂ上端１１４ａ、エッヂ下端１１４ｂが角になっているためである。エッヂ上端１１４ａにおいては、角の部分がゲート電極引き出し端部１１７に対向しており、電界集中しやすい構造になっている。一方、エッヂ下端１１４ｂは、直接ゲート電極引き出し端部１１７に対向していないものの、半導体層１０１のリソグラフィ加工時に側面がテーパになると、エッヂ下端１１４ｂの個所が鋭角になり、電界集中しやすくなる。このため、これらのポイントでメモリ膜が絶縁破壊を起こす恐れがある。これを防止するためにはメモリ膜を厚膜化する必要があり、これに伴って動作電圧も上昇させる必要が生じるので消費電力が上がってしまう。
【００３２】
また、エッヂ部下端１１４ｂ部においては、製造プロセスにおける各種ドライエッチやフッ酸水溶液によるウェットエッチによって、近傍のガラス基板１００がエッチングされてエッヂ部下端１１４ｂが抉れた構造となってしまう場合がある。この部位のみＣＶＤ膜が堆積されにくく、メモリ膜が特異的に薄くなってしまう恐れがある。これによりゲート破壊を招き、歩留まりを低下させる。特に、メモリセルと通常のＴＦＴを同一基板上に形成するプロセスにおいては、メモリセル部のメモリ膜とＴＦＴ部のゲート絶縁膜を作り分ける必要があるため、ＴＦＴのみを形成する場合に比べてエッチング工程数も多く、上述のような半導体層１０１エッヂ部での形状不良によるデバイス破壊が起こりやすい。
【００３３】
また、図４は、上述した図３の半導体記憶装置と異なり、ゲート電極引き出し部１０５ｂを半導体層１０１からはみ出させずに、内側になるよう設置した場合の半導体記憶装置である。この半導体記憶装置はまた、本実施形態の半導体記憶装置とも異なり、拡散領域１０６、１０７とボディコンタクト領域１０９がゲート電極引き出し部１０５ｂによって完全に仕切られていない構造となっている。すなわち、高濃度にｎ型ドープされたボディコンタクト領域１０９は、ゲート電極引き出し部１０５ｂに覆われていないｎ型半導体層１０１の領域によって連続し、さらにこの領域を介して、ｐ型ドープされた拡散領域１０６、１０７とｐｎ接合を成している。
この図４の半導体記憶装置に対し、上述した本実施形態の半導体記憶装置と同じ書込み・消去動作を適用すると、書込み・消去時には、ｎ型半導体層１０１を介して、拡散領域１０６、１０７の一方ないし両方と、ボディコンタクト領域１０９の間に、高い逆方向バイアスが印加される。
【００３４】
ここで、半導体層１０１は、本実施形態のようにガラス絶縁基板１００上に形成された場合、単結晶基板を用いた半導体装置の場合に比較して、半導体層の結晶性が高くなく、結晶欠陥や結晶粒界などの、イレギュラーな結晶構造を多く含んでいる。特に絶縁基板１００がガラス基板からなる場合、低コストで生産できるメリットがある反面、比較的低温のプロセスしか用いることができないので、半導体層１０１の結晶欠陥密度もより大きなものとなる。このため、逆バイアス印加時にも、これらの欠陥を介した電流が流れやすく、逆接合リーク電流１１５が発生する。消去時に電圧を印加した際、このリーク電流１１５は実際の消去動作そのものには寄与しない無駄な電流であり、消費電力の上昇を招く。また書込み時にボディ電圧を印加する場合、ドレイン〜ボディにこの逆方向リーク電流が流れ、これも書込み動作そのものに寄与しない無駄な電流であるのみならず、ボディ電位の制御性を悪化させ、異常動作の原因となる可能性もある。
このような問題は、ガラス基板上に上記特許文献２のような構造を形成した場合にも発生する恐れがある。特許文献２の構造も、拡散領域〜ボディ間に接合が常時形成されているからである。ボディが薄膜の半導体によって形成されているためにボディの抵抗が高く、拡散領域〜ボディ間に逆方向リーク電流が発生すると、ボディ電位が不安定になり、かって誤動作の原因にもなりうるのである。
【００３５】
一方、本実施形態の半導体記憶装置では、図２（ｂ）に示す平面構造をとっており、この構造によって図３、図４のケースにおける問題をともに解決している。
まず、図３のケースとは異なり、本実施形態ではゲート電極引き出し部１０５ｂが半導体層１０１端を跨いでいない。このため、半導体層１０１端部のメモリ膜破壊が問題になることがなく、メモリ膜を薄膜化しても高い歩留まりが実現できる。メモリ膜が薄膜化できれば、メモリ膜に効率的に電界が加えられるため、動作電圧を低くすることができ、低消費電力動作の半導体記憶装置となっている。また、低電圧で動作が可能となることから、周辺回路を簡略化することができ、回路面積を小さくすることができる。
【００３６】
さらに、図２に示す構造を持つ実施形態の半導体層置は、図４のケースとは異なり、拡散領域１０６、１０７とボディコンタクト領域１０９が、ゲート電極引き出し部１０５ｂによって完全に仕切られた平面構造となっている。例えば非選択のメモリセルにおいてゲート電極１０５がソースと同電位などの、いわゆるオフ状態の場合、ゲート電極１０５下の半導体層１０１は、ゲート電極１０５のポテンシャルによって空乏化している。そのため、拡散領域１０６、１０７とボディコンタクト領域１０９との間はこの空乏化した半導体層によって分断されていることになる。
これにより、他のセルに書込みを行う際に、非選択セルのドレインに書込みドレイン電圧が印加されても、非選択セルのドレインとボディコンタクト領域の間に大きな逆接合リークが発生することがない。ゲート電極１０５の材料として、そのフェルミレベルが、ｎ型半導体層１０１のフェルミレベルよりも低く荷電子帯上端よりも高い材料を用いているため、このように、ゲート電極に特別な電圧を印加せず（特別な回路を必要とせず）、通常のオフ状態とするだけで、このような効果を得ることができる。
【００３７】
また書込みを行う選択セルにおいても、ボディコンタクト領域と拡散領域の間の半導体層は、反転層が形成される上部を除いて空乏化するため、チャネル領域近傍での逆方向リークを抑え、ボディ電位を安定にしてバラツキを防止する。
【００３８】
また、消去の際には、ゲート電極１０５に負の消去電圧を印加してゲート電極１０５下の半導体層１０１に生じる蓄積層と、拡散領域１０６、１０７との間に流れる逆方向電流を利用する。この場合も、本実施形態の構造をとることで、消去動作に寄与しないリークを極力減らすことができるので、消費電力を低下させることができる。
以上により、書込みまたは消去の際に、拡散領域１０６、１０７とボディコンタクト領域１０９の間に逆方向バイアスが印加されても、リーク電流が抑えられ、低消費電力で動作が安定した半導体記憶装置となっている。廉価製造を目的としてガラス基板上に半導体記憶装置を形成する場合にも、この効果を発揮する。つまり、本実施形態の構造は、ＳＯＩのような高価な基板を用いる場合以外にも、広く適用が可能である利点がある。また、本実施形態で設けられるボディコンタクトは、メモリの安定動作に対して充分な役割を果たすことができる。
【００３９】
次に、本実施形態の半導体記憶装置の製造方法、特に、同一絶縁基板上にメモリセルと、周辺回路等に用いるＴＦＴの両方を形成する場合について述べる。ここでは、形成されるＴＦＴとしてはＰＭＯＳのみについて言及するが、ＮＭＯＳを形成することも、周知の方法との組み合わせによって容易に実現できる。ＮＭＯＳ部においては半導体層をｐ型半導体とし、拡散領域をｎ型高濃度ドープ層とする。また、図においては説明の便宜上、メモリセルとＴＦＴを隣接して配置しているが、実際の半導体記憶装置では、回路接続の必要に応じ、自由にレイアウトすればよい。
【００４０】
まず、ガラス基板等の絶縁基板１００上に、ＣＶＤ等の周知の方法によって、厚さ５０ｎｍ程度のｎ型シリコン等よりなる半導体層１０１を形成する。その上にメモリ膜として、やはりＣＶＤ等の周知の方法によって、例えばシリコン酸化膜からなる第一絶縁膜１０２を厚さ６ｎｍ、シリコン窒化膜からなる電荷蓄積絶縁膜１０３を厚さ１０ｎｍ、シリコン酸化膜からなる第二絶縁膜１０４を厚さ１０ｎｍ堆積する。さらにタングステン等の金属からなるゲート電極１０５材料膜を堆積する。その後、リソグラフィ及びエッチング技術によって、ゲート電極１０５材料膜から半導体層１０１に到る各層を所望の形状にパターニングする。
ここでのパターニングは、最終的に形成されるメモリセルとＴＦＴの半導体層の形状に沿って、島状に加工されるものである。これを図５に示す。図５（ｂ）は図５（ａ）の点線部における断面図である。島状に加工される半導体層１０１の大きさは、例えば、一辺が１μｍ〜１００μｍの大きさの正方形、１μｍ〜１００μｍの大きさの長方形などメモリセル、ＴＦＴの性能、仕様に応じて設定される。島状の半導体層１０１が配置される場所は、例えば絶縁基板１００が液晶表示装置用基板である場合、各液晶表示画素電極の下方、または近傍である。
【００４１】
次に図６に示すように、リソグラフィ技術を用い、例えば、ほぼＴ字形のフォトレジスト１１６をマスクとしたエッチングによって、メモリセル部のゲート電極１０５及び３層メモリ膜（１０３〜１０５）を加工する。このとき、フォトレジスト１１６は、図６（ａ）のように、露光機の目合せズレ分の余裕をもって島状の半導体層１０１からはみ出るように形成する。即ち、Ｔ字形の上辺横方向の両端および縦方向の下端が半導体層１０１からはみ出る。フォトレジスト１１６と半導体層１０１のオーバーラップ部分にゲート電極１０５が形成されることになるので、これにより、半導体層１０１からゲート電極１０５がはみ出ることなく、逆に半導体層１０１端からゲート電極１０５端が後退することもなく、ほぼオンラインで形成することができる。
一方この時、ＴＦＴ形成部においては、ゲート電極１０５とメモリ膜１０２〜１０４が完全に除去され、半導体層１０１表面が露出している。
【００４２】
次に、全面にＴＦＴ用のゲート絶縁膜材料としてシリコン酸化膜、及びＴＦＴ用のゲート電極材料としてタングステン等の金属を堆積した後、リソグラフィ及びエッチング技術を用いてこれらを加工する。例えば、図７（ａ）に示すように、ＴＦＴゲート絶縁膜２０２及びＴＦＴゲート電極２０５によって、ソース領域とドレイン領域に分離するチャネル部分２０５ａと、ゲート電極引出し部２０５ｂを形成する。チャネル部分２０５ａを形成するゲート電極の幅は、数１０ｎｍ〜数１０μｍであり、チャネル長を決定する。    ゲート電極引き出し部２０５ｂは、必ずしも半導体層１０１上に形成する必要はなく、図７（ａ）に示すように、絶縁基板１００上に形成してもよい。このゲート電極引き出し部２０５ｂは、コンタクトプラグが設置できる大きさであればよい。
【００４３】
この加工の際、ＴＦＴゲート電極２０５のエッチングは、方向性の強いドライエッチングと、方向性が弱く等方的なドライエッチングを組み合わせて行うのが好ましく、すでに加工したメモリセル用ゲート電極１０５の側面にサイドウォール状にＴＦＴゲート電極２０５が残ることを極力防ぐ。ＴＦＴゲート絶縁膜２０２の加工に関しては、ＴＦＴゲート絶縁膜２０２の加工形状を良好なものとするため、方向性ドライエッチのみとする。この場合はメモリセルのゲート電極側面にサイドウォール状に絶縁膜が残るが（図示略）、このサイドウォールはＴＦＴゲート絶縁膜レベル（数十ｎｍ）の充分薄い膜なので、問題にならない。なお、ここでは堆積したＴＦＴゲート電極２０５材料とＴＦＴゲート絶縁膜２０２材料をともにエッチングによって加工したが、ＴＦＴゲート電極２０５のみを加工し、ゲート絶縁膜２０２は全面に残しておいてもよい。この場合、全面に残されたゲート絶縁膜２０２は、続く注入工程において注入保護膜の役割を果たすことができる。
【００４４】
引き続き、フォトレジストによるマスキングとイオン注入技術によって、メモリセルのボディコンタクト領域部をマスキングして、ＴＦＴとメモリセルの拡散領域部にｐ型不純物を注入する。次にメモリセルの拡散領域部をマスキングしてメモリセルのボディコンタクト領域部にｎ型不純物の注入を行う。その後、アニール処理を行うことによって、メモリセルのｐ型拡散領域１０６、１０７、ＴＦＴのｐ型拡散領域２０６、２０７、及びメモリセルのｎ型ボディコンタクト領域１０９をそれぞれ形成する。アニール時の拡散によって、各領域はゲート電極下にまで若干侵入し、ゲート電極の一部とオーバーラップする。
さらに全面に層間絶縁膜を形成したのち、リソグラフィ及びエッチングによってコンタクト孔を開口し、金属プラグを埋め込むことで、メモリセルのソース・ドレイン領域のコンタクトプラグ１１０、１１１、ゲート電極のコンタクトプラグ１１２、ボディコンタクト領域のコンタクトプラグ１１３、ＴＦＴのソース・ドレイン領域のコンタクトプラグ２１０、２１１、ゲート電極のコンタクトプラグ２１２がそれぞれ形成される。これらのコンタクトプラグは層間絶縁膜上で金属配線によって接続され、メモリ回路が構成される（図８（ａ）（ｂ）ともに、層間絶縁膜、上部金属配線の図示略）。
【００４５】
以上により、複雑なプロセスを必要とせずに、露光装置の目合せズレの影響を受けることなくメモリセルのゲート電極端と半導体層端を容易に合致させることができ、ゲート電極が半導体層上からはみ出さずに拡散領域とボディコンタクト領域を分離した、本実施形態の半導体記憶装置の構造を得ることができる。
なお上記においては、メモリセルのメモリ膜１０２〜１０４とゲート電極１０５を形成した後、ＴＦＴ部のゲート絶縁膜２０２とゲート電極２０５を形成したが、逆に、ＴＦＴ部のゲート絶縁膜２０２とゲート電極２０５を形成後、メモリセルのメモリ膜１０２〜１０４とゲート電極１０５を形成してもよい。また、上記実施形態では省略したが、周知の方法により、ＴＦＴの拡散領域の、ゲート電極側の端に、拡散領域よりも薄いｐ型（ＮＭＯＳでは薄いｎ型）領域、いわゆるＬＤＤ領域を設けてもよく、ＴＦＴの耐圧を向上することができる。
【００４６】
（第２実施形態）
図９（ａ）は第２の実施形態の半導体記憶装置の平面図であり、図の点線における断面図を図９（ｂ）に示す。第２実施形態では、ゲート電極１３５ａの両側の半導体層１０１中に、ｐ型に高濃度ドープされた拡散領域１３６、１３７が設けられ、ソース領域とドレイン領域を形成する。そして、ゲート電極１３５ａは半導体層１０１上を延長され、ゲート電極引き出し部を形成し、その先端部分にリング状部分１３５ｂを形成する。リング状部分１３５ｂの外側はｎ型半導体層１０１の端から余白をもって内側に配置される。リング状部分１３５ｂの内側の窓から半導体層１０１が露出する部分には、ｎ型に高濃度ドープされたボディコンタクト部分１３９が形成される。また、このリング状部分１３５ｂ以外の部分のメモリ膜１０２〜１０４の構成は上記第１の実施形態に準じている。
【００４７】
本実施形態の半導体装置もまた、ゲート電極１３５ａからゲート電極を引き出して形成したリング状部分１３５ｂは半導体層１０１端を跨ぐことなく設置されているので、上記第１実施形態同様、半導体層１０１端部においてゲート電界によるメモリ膜破壊を起こすことがない。このため、メモリ膜を薄膜化することができ、低消費電力化が可能となる。
特にこの図９のメモリセルの場合、第１の実施形態と異なる点は、ボディコンタクト領域１３９がリング状部分１３５ｂで取り囲まれていることにある。この構造によって、半導体層１０１の端部とリング状部分１３５ｂの端部とを一致させなくても、ボディコンタクト部分１３９と拡散領域１３６、１３７とがリング状部分１３５ｂによって仕切られた構造を得ることができる。このため、図４で説明したゲート電極引き出し部端と半導体層端の間の空白部分を通るリーク電流１１５が流れ込むことがない。
【００４８】
本実施形態では特に、上記メモリセルの構造にならって、周辺回路等に用いるＴＦＴもボディコンタクトを設置することができる。即ち、図１０（ａ）（ｂ）にメモリセル部と、ＴＦＴ部を並べて示すように、ＴＦＴ部を形成する島状の半導体層２０１は、ＴＦＴ用ボディコンタクト領域２３９を形成するように大きく形成し、ゲート電極２３５ａから引き出して、リング状部分２３５ｂ部を半導体層１０１の上に形成する。そして、リング状部分２３５ｂがボディコンタクト領域２３９を囲む構造とする。
このゲート電極２３５ａから引き出して形成したリング状部分２３５ｂによって、ＴＦＴ動作時にボディコンタクト領域２３９からボディ電位を印加し、ボディ電位を制御することができ、ＴＦＴ動作を安定化させて動作バラツキを減少させることができる。
メモリセルが書込み状態であるか消去状態であるかを判断するのは、周辺回路ＴＦＴを用いたセンシングによって行うため、書込み状態か消去状態かを判別するためのメモリセルのウィンドウには、周辺回路ＴＦＴのバラツキ分のマージンが必要となる。本実施形態では、周辺回路ＴＦＴにボディコンタクトを設置してボディ電位を制御することで、ＴＦＴのバラツキを抑えるため、上記マージンも少なくて済み、より小さいメモリセルウィンドウの書込み/消去判定が可能となる。これにより、長期間保持しても信頼性の高い半導体記憶装置が得られる。
【００４９】
このように回路用ＴＦＴのゲート電極引き出し部が半導体層からはみ出ないように設置し、かつボディコンタクト領域２３９をリング状部分２３５ｂで取り囲む構造とするので、半導体層端をゲート電極引き出し部が覆う構造とならない。そのため、この部位での電界による破壊が起こらず、高い歩留まりが実現できる。特に低電圧化のためにゲート絶縁膜を薄膜化する場合には、本実施形態の構造による、半導体層端での破壊防止が効果的であり、メモリセルのメモリ膜もＴＦＴのゲート絶縁膜もともに薄膜化することできるので、メモリ装置全体の低電圧化が可能となる。と同時に、メモリセル部のボディコンタクト領域１３９と拡散領域１３６・１３７、及びＴＦＴ部のボディコンタクト領域２３９と拡散領域２３６・２３７は、それぞれリング状部分１３５ｂ、２３５ｂによって囲まれているため、第１実施形態で述べたように、ボディコンタクト領域と拡散領域の間に逆方向バイアスがかかってもリーク電流を極力抑えることができ、低消費電力の半導体記憶装置を得ることができる。
【００５０】
図１０は、同一基板上にメモリセル部と回路用ＴＦＴ（ＰＭＯＳのみ例示）部を混載した場合の模式図を示し、（ａ）は平面図、（ｂ）は点線部における断面図を示すが、ここでも説明の便宜上、ＴＦＴ部はＰＭＯＳのみを示している。しかし、リソグラフィ及びイオン注入の組み合わせによりＮＭＯＳも形成することが可能である。またメモリセル部とＴＦＴ部は、半導体層１０１と２０１に分離して隣接する構造を図示しているが、実際には回路接続の必要に応じ、自由にレイアウトすればよい。また、半導体層１０１と２０１は分離せずに一体化していてもよい。なお、この図では層間絶縁膜や上部配線は図示省略している。
本実施形態の半導体記憶装置の製造にあたっては、まずガラス等の絶縁基板１００上にＣＶＤ等の方法によって５０ｎｍ程度の厚さのｎ型半導体層を堆積し、これをリソグラフィとエッチングによって適宜島状に加工する（図中１０１、２０１）。次に、例えばＴＦＴ部のゲート絶縁膜に相当するシリコン酸化膜（例えば、厚さ３０ｎｍ〜１００ｎｍ程度）と、タングステン等の金属からなるゲート電極材料膜を堆積し、これをリソグラフィとエッチングによって加工して、ＴＦＴ部のゲート絶縁膜２０２とＴＦＴ部のゲート電極を引き出すリング状部分２３５ｂを有するゲート電極２３５ａを形成する。
この時、リング状部分２３５ｂは半導体層２０１からはみ出ることなく設置されるので、少なくとも露光機の目合せズレ分、半導体層２０１端から後退させて設計しておく。また、ゲート電極を引き出すリング状部分２３５ｂはリング状になっており、このリングの内部は後にボディコンタクト領域２３９となる。
【００５１】
次にメモリ膜として、やはりＣＶＤ等の周知の方法によって、例えばシリコン酸化膜からなる第一絶縁膜１０２を厚さ６ｎｍ、シリコン窒化膜からなる電荷蓄積絶縁膜１０３を厚さ１０ｎｍ、シリコン酸化膜からなる第二絶縁膜１０４を厚さ１０ｎｍを堆積することによりメモリ膜を形成する。さらにタングステン等の金属からなるゲート電極材料膜を堆積した後、リソグラフィ及びエッチング技術によって、メモリセル部のメモリ膜（１０２〜１０４）とリング状のゲート電極引き出し部１３５ｂを有するゲート電極１３５ａを加工する。
このメモリセル用のゲート電極１３５ａもまた、半導体層１０１からはみ出ることなく設置されるので、少なくとも露光機の目合せズレ分、半導体層１０１端から後退させて設計しておく。ゲート電極を引き出すリング状部分１３５ｂはリング状になっており、このリングの内部は後にボディコンタクト領域１３９となる。
このゲート電極１３５ａ及びリング状部分１３５ｂの加工時に、ＴＦＴ部のゲート電極側壁にサイドウォール状に、ゲート電極１３５のエッチング残りが発生しないように、異方性エッチングと等方的なエッチングの組み合わせによって加工するのが望ましい。またＴＦＴ部のゲート電極側壁部にはメモリ膜がサイドウォール状に形成される（図示略）が、ＴＦＴにおいては充分薄いものであり、機能上問題にはならない。
【００５２】
しかる後に、リソグラフィ、不純物イオン注入、及びアニール技術によって、メモリセル部のｐ型拡散領域１３６、１３７、ＴＦＴ部のｐ型拡散領域２３６、２３７、メモリセル部のｎ型ボディコンタクト領域１３９、ＴＦＴ部のボディコンタクト領域２３９を形成する。なお、ここでは前の工程において、メモリ膜１０２〜１０４をゲート電極１３５Ａ及びリング状部分１３５ｂの形状に加工したが、ゲート電極１３５及びリング状部分１３５ｂのみを所定形状に加工し、メモリ膜１０２〜１０４は全面に残しておいてもよい。その場合はこのメモリ膜が不純物イオン注入時の注入保護膜として働く。
次に全面に層間絶縁膜（図示略）を堆積し、リソグラフィとエッチングによってコンタクト孔を形成し、金属の埋め込みによって、メモリセル部及びＴＦＴ部の、拡散領域（ソース・ドレイン）上のコンタクトプラグ１１０、１１１、２１０、２１１、ゲート電極上のコンタクトプラグ１１３、２１３、ボディコンタクト領域上のコンタクトプラグ１１２、２１２が形成される。これらのプラグは層間絶縁膜上で金属配線により接続され（図示略）、メモリ回路が構成される。
【００５３】
なお上記においては、ＴＦＴ部のゲート絶縁膜２０２とゲート電極２３５を形成した後、メモリセルのメモリ膜１０２〜１０４とゲート電極１３５を形成したが、逆に、メモリセルのメモリ膜１０２〜１０４とゲート電極１３５を形成した後にＴＦＴ部のゲート絶縁膜２０２とゲート電極２３５を形成してもよい。この場合は、ＴＦＴ用のゲート絶縁膜材料がメモリセル部のゲート電極１３５の側壁にサイドウォール状に残るが、充分に薄いものであり機能上問題にならない。また、上記実施形態では省略したが、周知の方法により、ＴＦＴの拡散領域の、ゲート電極側の端に、拡散領域よりも薄いｐ型（ＮＭＯＳでは薄いｎ型）領域、いわゆるＬＤＤ領域を設けてもよく、ＴＦＴの耐圧を向上することができる。
以上により、特殊なプロセスを用いることなく、容易に低消費電力半導体記憶装置を製造することができる。なお、本実施形態においても、ＴＦＴの拡散領域の、ゲート電極側の端に、拡散領域よりも薄いｐ型（ＮＭＯＳでは薄いｎ型）領域、いわゆるＬＤＤ領域を設けてもよく、ＴＦＴの耐圧を向上することができる。
なお、上記第１実施形態と本第２実施形態とを組み合わせて、メモリセル部とＴＦＴ部の一方を第１実施形態、もう一方を第２実施形態に沿って形成することも可能である。
また、第１実施形態同様、特に、ガラス基板等の耐熱性の低い基板を用いて低温プロセスで半導体装置を形成する場合には、メモリセルはｐ型デバイスとして形成することが、より好ましい。これにより、ｎ型デバイスとしてメモリセルを形成した場合よりも、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態の半導体記憶装置のメモリセルの概略図であり、（ａ）は鳥瞰図、（ｂ）は平面図である。
【図２】本発明の第１実施形態の半導体記憶装置のメモリセルの断面概略図であり、（ａ）は図１の点線Ａ―Ａ‘における断面図、（ｂ）は点線Ｂ−Ｂ’における断面図である。
【図３】ゲート電極が半導体層端を跨ぐように設置された場合の半導体記憶装置の概略図であり、（ａ）は平面図、（ｂ）は点線Ｃ−Ｃ’における断面図である。
【図４】ゲート電極が半導体層上からはみ出ることなく設置され、かつゲート電極が拡散領域とボディコンタクト領域を分断していない構造の半導体記憶装置の概略平面図である。
【図５】本発明の第１実施形態の半導体記憶装置の製造方法を表す概略図であり、（ａ）は平面図、（ｂ）は（ａ）の点線部における断面図である。
【図６】本発明の第１実施形態の半導体記憶装置の製造方法を表す概略図であり、（ａ）は平面図、（ｂ）は（ａ）の点線部における断面図である。
【図７】本発明の第１実施形態の半導体記憶装置の製造方法を表す概略図であり、（ａ）は平面図、（ｂ）は（ａ）の点線部における断面図である。
【図８】本発明の第１実施形態の半導体記憶装置の製造方法を表す概略図であり、（ａ）は平面図、（ｂ）は（ａ）の点線部における断面図である。
【図９】本発明の第２実施形態の半導体記憶装置のメモリセルの概略図であり、（ａ）は平面図、（ｂ）は点線における断面図である。
【図１０】本発明の第２実施形態の半導体記憶装置のメモリセルとＴＦＴの概略図であり、（ａ）は平面図、（ｂ）は点線における断面図である。
【図１１】従来の絶縁基板上の半導体記憶装置の概略断面図である。
【図１２】ボディコンタクトを有する、従来の絶縁基板上の半導体記憶装置の概略断面図である。
【符号の説明】
【００５５】
１００  絶縁基板
１０１  シリコン層
１０２  第一絶縁膜
１０３  電荷蓄積膜
１０４  第二絶縁膜
１０５  １３５  ゲート電極
１０６  １０７  １３６  １３７  拡散領域（ソース・ドレイン領域）
１０８  チャネル領域
１０９  １３９  ボディコンタクト領域
１１０  １１１  ソース・ドレインコンタクト
１１２  ゲートコンタクト
１１３  ボディコンタクト
１１４  半導体層のエッヂ部とゲート電極のオーバーラップ部
１１４ａ  ゲート電極とオーバーラップした半導体層エッヂ部の上端
１１４ｂ  ゲート電極とオーバーラップした半導体層エッヂ部の下端
１１５  拡散領域とボディコンタクト領域の間に流れる逆方向リーク電流
１１６  フォトレジスト
２０２  回路用ＴＦＴのゲート絶縁膜
２０５  ２３５  回路用ＴＦＴのゲート電極
２０６  ２０７  ２３６  ２３７  回路用ＴＦＴの拡散領域（ソース・ドレイン領域）
２０９  ２３９  回路用ＴＦＴのボディコンタクト領域
２１０  ２１１  回路用ＴＦＴのソース・ドレインコンタクト
２１２  回路用ＴＦＴのゲートコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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