(57)【要約】【課題】飽和電流特性、入力追従性およびオフリーク電流といったトランジスタの基本性能を高いレベルで改善し得るＭＯＳＦＥＴおよびその製造方法を提供する。【解決手段】半導体層と、半導体層の上にゲート酸化膜を介して形成されたゲート電極と、半導体層の内部においてゲート酸化膜下方のチャンネル領域を挟む位置に設けられて半導体層の導電型とは異なる導電型の１対のドレイン／ソース領域と、チャンネル領域を挟む位置においてドレイン／ソース領域に隣接して設けられてドレイン／ソース領域と同一の導電型のであり且つその不純物濃度がドレイン／ソース領域よりも低い一対のエクステンション領域と、を含むＭＯＳＦＥＴにおいて、半導体層の内部においてソース領域およびこれに隣接するエクステンションにのみ隣接して設けられたソース領域の導電型とは異なる導電型の介在層を設ける。【選択図】図１
2009266868.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層の上にゲート酸化膜を介して形成されたゲート電極と、前記半導体層の内部において前記ゲート酸化膜下方のチャンネル領域を挟む位置に設けられて前記半導体層の導電型とは異なる導電型の１対のドレイン／ソース領域と、前記チャンネル領域を挟む位置において前記ドレイン／ソース領域に隣接して設けられて前記ドレイン／ソース領域と同一の導電型のであり且つその不純物濃度が前記ドレイン／ソース領域よりも低い一対のエクステンション領域と、を含むＭＯＳＦＥＴであって、
前記半導体層の内部において前記ソース領域およびこれに隣接するエクステンションにのみ隣接して設けられた前記ソース領域の導電型とは異なる導電型の介在層を有することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記半導体層は、埋め込み酸化膜上に形成されたＳＯＩ層であることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
請求項１又は２に記載のＭＯＳＦＥＴの製造方法であって、
前記半導体層上に熱酸化により前記ゲート酸化膜を形成するステップと、
前記ゲート酸化膜上にゲート電極材料を堆積させるステップと、
前記ゲート電極材料をパターニングして前記ゲート電極を形成するステップと、
前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入して前記一対のエクステンション領域を形成するステップと、
前記半導体層上に前記ソース領域に対応する部分に開口部を有し、前記ドレイン領域に対応する部分には開口部を有していないフォトマスクを形成するステップと、
前記フォトマスクの開口部から露出した半導体層に不純物イオンを斜め方向より注入し、前記介在層を形成するステップと、
前記フォトマスクを除去した後、前記ゲート電極の側壁部に絶縁体からなるサイドウォールを形成するステップと、
前記ゲート電極および前記サイドウォールをマスクとして前記半導体層に不純物イオンを注入して前記一対のドレイン／ソース領域を形成するステップと、を含むことを特徴とするＭＯＳＦＥＴの製造方法。
【請求項４】
前記酸化膜形成後であって前記ゲート電極材料を堆積させる前に前記半導体層に不純物イオンを注入して前記ＭＯＳＦＥＴのしきい値電圧を調整するステップを更に含むことを特徴とするＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳＦＥＴおよびＭＯＳＦＥＴの製造方法に関し、特にＳＯＩ構造を有するＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
ＳＯＩデバイスは、半導体基板層と、その上に形成されるトランジスタ形成層（すなわちＳＯＩ層）とが埋め込み酸化膜で絶縁分離される。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、半導体基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＳＯＩ層に作り込むことが、トランジスタの微細化に伴ってトランジスタの特性が劣化してしまういわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。
【０００３】
ＳＯＩ構造を有するＭＯＳＦＥＴ（以下ＳＯＩ−ＭＯＳＦＥＴと記述する）においては、短チャンネル効果によるしきい値電圧Ｖｔｈの低下やパンチスルー現象の発生を防止するためにチャンネル領域に対して高濃度の不純物ドーピングがなされる。しかしながら、チャンネル領域への高濃度ドーピングは、キャリアの移動度の低下をもたらし、その結果、ＭＯＳＦＥＴの飽和電流が低下してしまうといった弊害を伴う。この問題を解決するべく、チャンネル領域の不純物濃度を低く保った状態でソースおよびドレイン領域とこれらの端部に設けられるエクステンション領域とを取り囲むようにソース／ドレイン領域の導電型とは異なる導電型の比較的高濃度のいわゆるハロー（Ｈａｌｏ）層を形成することにより、飽和電流を確保しつつパンチスルー現象等の発生を回避することが行われている。
【特許文献１】特開２００３−２８２８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来構造のＭＯＳＦＥＴにおいては、その製造の容易性からハロー層は、ドレインおよびソース領域の双方の端部に形成されている。しかしながら、ドレイン領域端部において比較的高濃度の層が形成されるとドレイン接合におけるオフリーク電流の増加を招く。ＭＯＳＦＥＴの要求性能としては高い飽和電流、高い入力追従性および低オフリーク電流が挙げられが、飽和電流特性の改善のためのあらゆる対策はオフリーク電流の増加をも生ぜしめることとなり、これらを高いレベルで両立させることは困難であった。
【０００５】
本発明はかかる点に鑑みてなされたものであり、飽和電流特性、入力追従性およびオフリーク電流といったトランジスタの基本性能を高いレベルで改善し得るＭＯＳＦＥＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のＭＯＳＦＥＴは、半導体層と、前記半導体層の上にゲート酸化膜を介して形成されたゲート電極と、前記半導体層の内部において前記ゲート酸化膜下方のチャンネル領域を挟む位置に設けられて前記半導体層の導電型とは異なる導電型の１対のドレイン／ソース領域と、前記チャンネル領域を挟む位置において前記ドレイン／ソース領域に隣接して設けられて前記ドレイン／ソース領域と同一の導電型のであり且つその不純物濃度が前記ドレイン／ソース領域よりも低い一対のエクステンション領域と、を含むＭＯＳＦＥＴであって、前記半導体層の内部において前記ソース領域およびこれに隣接するエクステンションにのみ隣接して設けられた前記ソース領域の導電型とは異なる導電型の介在層を有することを特徴としている。
【０００７】
また、本発明のＭＯＳＦＥＴの製造方法は、上記構成を有するＭＯＳＦＥＴの製造方法であって、前記半導体層上に熱酸化により前記ゲート酸化膜を形成するステップと、前記ゲート酸化膜上にゲート電極材料を堆積させるステップと、前記ゲート電極材料をパターニングして前記ゲート電極を形成するステップと、前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入して前記一対のエクステンション領域を形成するステップと、前記半導体層上に前記ソース領域に対応する部分に開口部を有し、前記ドレイン領域に対応する部分には開口部を有していないフォトマスクを形成するステップと、前記フォトマスクの開口部から露出した半導体層に不純物イオンを斜め方向より注入し、前記介在層を形成するステップと、前記フォトマスクを除去した後、前記ゲート電極の側壁部に絶縁体からなるサイドウォールを形成するステップと、前記ゲート電極および前記サイドウォールをマスクとして前記半導体層に不純物イオンを注入して前記一対のドレイン／ソース領域を形成するステップと、を含むことを特徴としている。
【発明を実施するための形態】
【０００８】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素又は部分には同一の参照符を付している。尚、以下の説明においては本発明をｎチャンネルＭＯＳＦＥＴに適用した場合を例に説明する。図１は、本発明の実施例であるＳＯＩ−ＭＯＳＦＥＴ１００の断面構造図である。
【０００９】
ＳＯＩ−ＭＯＳＦＥＴ１００は、シリコン基板層１０上に、埋め込み酸化膜１１が形成され、埋め込み酸化膜１１上にＳＯＩ層１２が形成された積層構造を有する。埋め込み酸化膜１１は、たとえばＳｉＯ2膜により構成され、シリコン基板１０とＳＯＩ層１２とを絶縁分離する。埋め込み酸化膜１１の膜厚は例えば１０００〜４０００Åである。ＳＯＩ層１２は、膜厚が例えば３００〜１０００Å程度のｐ型の半導体層であり、この層にＳＯＩ−ＭＯＳＦＥＴ１００の活性領域が形成される。ＳＯＩ層１２に形成されるＭＯＳＦＥＴは、埋め込み酸化膜１１およびその両端に形成される素子分離層３０により他の素子から完全に絶縁分離される。
【００１０】
ＳＯＩ層１２の上には膜厚２０〜５０Å程度のゲート酸化膜１４を介して例えばポリシリコン等からなるゲート電極１５が形成される。ゲート電極側１５の側壁部には、例えばＳｉＯ2等の絶縁体からなるサイドウォール１９が形成される。
【００１１】
ＳＯＩ層１２にはゲート電極１５を挟むように、比較的高濃度の不純物が注入されることによりｎ型のソース２０およびドレイン２１が形成される。ソース２０およびドレイン２１の端部にはＳＯＩ層の表面に沿って比較的不純物濃度の低いｎ型のエクステンション領域１６および１７が形成される。このエクステンション領域をゲート電極直下のチャンネル領域１３とソースおよびドレインとの間に挿入することにより、ドレイン端近傍の電界を緩和させ、ドレイン接合における耐圧を向上させるとともに、短チャンネル効果によるしきい値電圧Ｖｔｈの低下を防止する。
【００１２】
更にソース２０側にはソース２０およびソースエクステンション領域１６に隣接して比較的不純物濃度の高いｐ型の介在層１８が形成される。本発明のＳＯＩ−ＭＯＳＦＥＴにおいては介在層は、ソース側のみ形成されドレイン側には形成されない。ＭＯＳＦＥＴではチャンネル長が短くなると、ドレイン空乏層がソース領域へ広がり、ソース空乏層とつながり本来のチャンネル以外のソース・ドレイン間領域に電流（パンチスルー電流）が流れるパンチスルー現象が発生する場合がある。このパンチスルー現象は短チャンネル効果の１つであり、パンチスルー電流によりゲートによる制御性すなわちトランジスタの入力追従性が悪化する。そこで、ソース２０およびエクステンション領域２１に隣接してこれらの導電型とは異なる導電型の介在層１８を設けることにより空乏層の広がりを押さえ、パンチスルー現象の発生を防止している。このように介在層１８は、パンチスルー現象の発生を防止するべく導入されるが、ドレイン・ソース間での空乏層の接続が防止できればよく、ソース側およびドレイン側の双方に設けることは必須ではない。一方でドレイン端部に隣接して比較的高濃度の介在層が設けられるとドレイン接合におけるオフリーク電流の増加を招く。本発明のＳＯＩ−ＭＯＳＦＥＴは、かかる観点からソース側にのみ介在層を設けることとし、ドレイン側には介在層を設けない構造としている。これにより、パンチスルー現象の発生を防止するとともに介在層の導入に伴うドレイン接合におけるオフリーク電流の増加の問題を回避することとしている。
次に、上記の構造を有するＳＯＩ−ＭＯＳＦＥＴ１００の製造方法を図２を参照しつつ説明する。
【００１３】
まずＳＯＩ基板を準備する。ＳＯＩ基板は、貼り合せ法若しくはＳＩＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みにＳＩＯＸ法では、プライムウエハ表面から高エネルギー（例えば１８０ＫｅＶ）且つ高濃度の酸素Ｏ2（たとえば１Ｅ１８ｃｍ-2）をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ2膜（埋め込み酸化膜）を形成する。一方、貼り合せ法では、表面にＳｉＯ2膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板を形成する。本実施例においては、埋め込み酸化膜１１の膜厚が例えば１０００〜２０００Åであり、ＳＯＩ層１２の膜厚が例えば３００〜１０００ÅのＳＯＩ基板が使用される（図２（ａ））。
【００１４】
次に、例えば公知のＬＯＣＯＳ（Local Oxidation of Silicon）法を用いてＳＯＩ層１２にＳｉＯ2等からなる素子分離領域３０を形成する。続いて熱酸化法によりＳＯＩ層１２上に膜厚２０〜５０Å程度のゲート酸化膜１４を形成する。ゲート酸化膜１４は、ＳｉＯ2膜以外にＳｉＯＮ膜やＨＦＯ2膜であってもよい。続いて、ＳＯＩ層１４にしきい値電圧Ｖｔｈを調整するためのボロンイオン注入を行う。これは、いわゆるチャンネルドープと称されるものである。このイオン注入の際に用いられるドーパントガスは例えばＢＦ2であり、注入条件はドーズ量が例えば３×１０12ｃｍ-2〜２×１０13ｃｍ-2であり、注入エネルギーが例えば１０〜２０ＫｅＶである。ボロンイオンはゲート酸化膜１４を介してＳＯＩ層１２の表面に打ち込まれる（図２（ｂ））。
【００１５】
次に、ＳＯＩ基板全面に公知のＣＶＤ法によりゲート電極を構成するポリシリコン１５を例えば１０００〜２０００Å程度堆積する。ポリシリコンの成膜後、例えば高濃度のリンをドープしてゲート電極の抵抗値を制御することとしてもよい。尚、ゲート電極材料としてはポリシリコン以外にもタングステン等の金属を用いることとしてもよい。続いて成膜されたポリシリコン上にホトレジスト塗布し、露光、現像を経てフォトマスクを形成し、フォトマスク開口部分のポリシリコンおよびゲート酸化膜をプラズマエッチング等の異方性ドライエッチングにより除去し、ゲート電極１５にパターニングを施す（図２（ｃ））。
【００１６】
次にパターニングが施されたゲート電極１５をマスクとして、ＳＯＩ層１２の表面に例えばヒ素イオンを注入することにより、ゲート電極１５を挟んだＳＯＩ層１２の表面に比較的不純物濃度の低い、浅いｎ型のエクステンション領域１６および１７を形成する（図２（ｄ））。すなわち、エクステンション領域１６および１７はゲート電極１５に対して自己整合的に形成される。本工程におけるイオン注入条件は、ドーズ量が例えば１〜７×１０14ｃｍ-2であり、注入エネルギーが例えば３〜５ＫｅＶである。尚、注入イオンはヒ素以外にもリンやアンチモン等の他のｎ型の導電性不純物を用いることとしてもよい。
【００１７】
次に、ソース領域にのみ開口部を有するフォトマスク４０をＳＯＩ基板上に形成する。つまり、ドレイン領域の上部はフォトマスク４０により覆われる。そして、フォトマスク４０の開口部分から露出したＳＯＩ層１２にボロンイオン注入を行うことによりソース側のエクステンション領域１６の側面および底面を囲むように比較的高濃度のｐ型の介在層１８を形成する（図２（ｅ））。このイオン注入の際に用いられるドーパントガスは例えばＢＦ2であり、注入条件はドーズ量が例えば８×１０12ｃｍ-2〜３×１０13ｃｍ-2であり、注入エネルギーが例えば２０〜４０ＫｅＶであり、チルト角が例えば３０〜４０度でイオン注入が行われる。尚、注入イオンはボロン以外の他のｐ型の導電性不純物を用いることとしてもよい。介在層形成のためにＳＯＩ基板上に形成されたフォトマスク４０は、その後、酸素プラズマアッシング工程および酸溶液による洗浄工程を経てＳＯＩ基板上から除去される。
【００１８】
次に、ＳＯＩ基板の全面に例えばＳｉＯ2等の絶縁膜をＣＶＤ法により堆積した後、反応性イオンエッチングによりこの絶縁膜をエッチバックすることによってゲート電極１５の側壁部にサイドウォール１９を形成する（図２（ｅ））。
【００１９】
次に、ゲート電極１５およびサイドウォール１９をマスクとしてＳＯＩ層１２に例えばリンイオンを注入することにより比較的高濃度のｎ型のドレイン２１およびソース２０を形成する。すなわち、ドレイン２１およびソース２０はゲート電極１５に対して自己整合的に形成される。本工程におけるイオン注入条件は、ドーズ量が例えば１×１０15〜５×１０15ｃｍ-2であり、注入エネルギーが例えば３〜１０ＫｅＶである。尚、注入イオンはリン以外にもヒ素やアンチモン等の他のｎ型の導電性不純物を用いることとしてもよい。続いて赤外線ランプ加熱方式のアニーラを用いてＳＯＩ基板に９５０〜１０００℃、１〜１０秒程度の熱処理（RTA:Rapid Thermal Anneal）を行うことにより、イオン注入後のＳＯＩ層１２の結晶の損傷を回復させるとともに、注入イオンを活性化させる（図２（ｆ））。
【００２０】
以上の工程を経ることにより、ＳＯＩ−ＭＯＳＦＥＴ１００が完成する。このように、本発明のＳＯＩ−ＭＯＳＦＥＴ１００によれば、ソース２０およびソースエクステンション領域１６とチャンネル領域との間に介在層１８が設けられているために、ソース側の空乏層の拡張を抑えることができるので、短チャンネル効果の１つであるパンチスルー現象の発生を防止することができる。本発明のＳＯＩ−ＭＯＳＦＥＴは、ソース側にのみ介在層を有するが、パンチスルー防止効果としては十分なものと考えられ、従ってトランジスタの入力追従性は確保されるものと考えられる。これにより、パンチスルー防止のためのチャンネル領域への高濃度ドーピングは不要となり飽和電流の低下も防止することが可能となる。更に、本発明のＳＯＩ−ＭＯＳＦＥＴはドレイン側には介在層を設けない構造としたので、ドレイン接合におけるオフリーク電流の増大を回避することができ、トランジスタのスイッチング特性を改善することができる。すなわち、本発明のＳＯＩ−ＭＯＳＦＥＴによれば、飽和電流特性、入力追従性およびオフリーク電流といったトランジスタの基本性能を高いレベルで改善することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例であるＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図２】（ａ）〜（ｆ）は、本発明の実施例であるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
【００２２】
１０  シリコン基板
１１  埋め込み酸化膜
１２  ＳＯＩ層
１３  チャンネル領域
１４  ゲート酸化膜
１５  ゲート電極
１６  ソースエクステンション領域
１７  ドレインエクステンション領域
１８  介在層
１９  サイドウォール
２０  ソース
２１  ドレイン
【図１】
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【図２】
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