(57)【要約】 【課題】MOSトランジスタ29のターンオン及びターンオフのスイッチングスピード制御を、低コスト及び様々な仕様のMOSトランジスタに対し汎用性高く実現すること。【解決手段】MOSトランジスタ29のターンオン動作における出力電圧上昇期間に、第1のクリップ回路37及び抵抗42から決まる一定電流をMOSトランジスタ29のゲート端子へ入力することにより、線形性の高い上昇スルーレートを得ることを実現し、さらにMOSトランジスタ29のターンオフ動作における出力電圧下降期間に、第2のクリップ回路38及び抵抗42から決まる一定電流をMOSトランジスタ29のゲート端子に入力することにより、線形性の高い下降スーレートを得ることを実現する。【選択図】図2
2009065485.tif 000002
【特許請求の範囲】
【請求項１】
単相又は複数相の誘導負荷を逐次通電するために第1の電源と第2の電源との間に直列接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタをオンさせるオン制御回路と、
前記オン制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗と、
前記第1のMOSトランジスタのソース端子電圧に対して前記オン制御回路の出力端子電圧をクリップする第1のクリップ回路とを備え、
前記第1のMOSトランジスタのターンオン動作において、前記第1のMOSトランジスタのゲート端子に入力される電流は、
前記第1のクリップ回路で決まる第1のクリップ電圧及び、
前記第1のMOSトランジスタのゲート端子・ソース端子間電圧及び、
前記オン制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗によって決まる電流であることを特徴としたスイッチング制御装置。
【請求項２】
請求項1において、前記オン制御回路は、
オン制御トランジスタと、
前記オン制御トランジスタの制御端子に接続された抵抗を備えた構成であって、
前記第1のクリップ回路は、
前記第1のMOSトランジスタのソース端子電圧と前記オン制御回路の出力端子電圧の差電圧を検知する第1の差電圧検知回路と、
前記第1の差電圧検知回路から出力される信号を前記オン制御トランジスタの制御端子にフィードバックする第1のフィードバック回路を備えた構成である事を特徴としたスイッチング制御装置。
【請求項３】
請求項2において、前記第1の差電圧検知回路は、
前記第1のMOSトランジスタのソース端子に入力端子を接続され少なくとも1個以上のダイオード又はツェナーダイオード又は抵抗を含んだ構成である第1のクリップ電圧設定回路と、
前記オン制御回路の出力端子電圧と前記第1のクリップ電圧設定回路の出力端子電圧の差電圧を電流に変換し出力する第1の電圧・電流変換回路を備え、
前記第1の電圧・電流変換回路の出力電流が前記第1の差電圧検知回路の出力信号として前記第1のフィードバック回路に入力される事を特徴としたスイッチング制御装置。
【請求項４】
請求項3において、前記第1のフィードバック回路は、
前記第1の差電圧検知回路から出力された電流値に応じた値の電流を前記オン制御トランジスタの制御端子に入力するカレントミラー回路である事を特徴としたスイッチング制御装置。
【請求項５】
単相又は複数相の誘導負荷を逐次通電するために第1の電源と第2の電源との間に直列接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタをオフさせるオフ制御回路と、
前記オフ制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗と、
前記第1のMOSトランジスタのソース端子電圧に対して前記オフ制御回路の出力端子電圧をクリップする第2のクリップ回路とを備え、
前記第1のMOSトランジスタのターンオフ動作において、前記第1のMOSトランジスタのゲート端子に入力される電流は、
前記第2のクリップ回路で決まる第2のクリップ電圧及び、
前記第1のMOSトランジスタのゲート端子・ソース端子間電圧及び、
前記オフ制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗によって決まる電流であることを特徴としたスイッチング制御装置。
【請求項６】
請求項5において、前記オフ制御回路は、
オフ制御トランジスタと、
前記オフ制御トランジスタの制御端子に接続された抵抗を備えた構成であって、
前記第2のクリップ回路は、
前記第1のMOSトランジスタのソース端子電圧と前記オフ制御回路の出力端子電圧の差電圧を検知する第2の差電圧検知回路と、
前記第2の差電圧検知回路から出力される信号を前記オフ制御トランジスタの制御端子にフィードバックする第2のフィードバック回路を備えた構成である事を特徴としたスイッチング制御装置。
【請求項７】
請求項6において、前記第2の差電圧検知回路は、
前記第1のMOSトランジスタのソース端子に入力端子を接続され少なくとも1個以上のダイオード又はツェナーダイオード又は抵抗を含んだ構成である第2のクリップ電圧設定回路と、
前記オフ制御回路の出力端子電圧と前記第2のクリップ電圧設定回路の出力端子電圧の差電圧を電流に変換し出力する第2の電圧・電流変換回路を備え、
前記第2の電圧・電流変換回路の出力電流が前記第2の差電圧検知回路の出力信号として前記第2のフィードバック回路に入力される事を特徴としたスイッチング制御装置。
【請求項８】
請求項7において、前記第2のフィードバック回路は、
前記第2の差電圧検知回路から出力された電流値に応じた値の電流を前記オフ制御トランジスタの制御端子に入力するカレントミラー回路である事を特徴としたスイッチング制御装置。
【請求項９】
単相又は複数相の誘導負荷を備えたモータと、
第1の電源と第2の電源との間に直列接続され、その直列接続点に前記誘導負荷の一端が接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタと前記第2のMOSトランジスタをスイッチング制御する為のスイッチング制御装置を備え、
前記第1及び第2のMOSトランジスタは前記誘導負荷の相数に応じて複数設けられ、
前記スイッチング制御装置は、複数の前記第1及び第2のMOSトランジスタの各々に対応して複数設けられ、
前記スイッチング制御装置は、請求項1から8のいずれかに記載されたスイッチング制御装置の構成を有することを特徴としたモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動装置、特にPWM（Pulse Width Modulation）制御を行うスイッチング制御装置に関するものである。
【背景技術】
【０００２】
PWM駆動とは、モータの誘導負荷に接続される出力トランジスタをオン又はオフし、そのオンとオフの比率を可変することで誘導負荷への電力供給量を制御する方法である。このPWM駆動は省電力な駆動方式としてよく知られている。モータの誘導負荷に接続される出力トランジスタは、MOSFETが一般に使用されている。これらの出力トランジスタの制御端子を駆動するためにプリドライブ回路が必要になる。
【０００３】
これらの出力トランジスタにおいて、ターンオン又はターンオフする際のスイッチングスピードが速すぎると、急峻な電圧変動による素子の誤動作や破壊が引き起こされる。また、ノイズによる他の電子機器への妨害といった問題が引き起こされる。反面スイッチングスピードが遅すぎると、遅延による動作誤差の悪化、及び損失悪化による発熱の上昇といった問題が引き起こされる。
【０００４】
こうした問題の対策として、出力トランジスタのターンオン又はターンオフ動作時において、制御端子への電圧の印加或いは除去のスピードを制御して、出力トランジスタの出力電圧変動のスルーレートをバランスの良い値に設定することが検討されている。
【０００５】
従来技術の第1の例として、公知の一般的なプリドライブ回路の一例を図17に示す。図17において、1及び2は、出力トランジスタ3〜6のスイッチングを制御するプリドライブ回路である。出力トランジスタ3〜6は、N型MOSトランジスタであるとする。出力トランジスタ3のソース及びドレインには、ダイオード7のアノード及びカソードがそれぞれ接続されている。同様に出力トランジスタ4〜6には、ダイオード8〜10がそれぞれ接続されている。また、11は出力トランジスタ3のゲート・ドレイン寄生容量である。12は出力トランジスタ3のゲート・ソース寄生容量である。この寄生容量は出力トランジスタ4、5、6においても同様に存在する（図示せず）。プリドライブ回路1及び2の内部回路は同一である為、プリドライブ回路1の内部回路について以下に説明する。
【０００６】
出力トランジスタ3及び4は、それぞれハイサイド側及びローサイド側の出力トランジスタである。これらの出力トランジスタ3のドレイン及び出力トランジスタ4のソースは、電源電圧VCC（第1の電源）が印加される電源端子13と、アース（第2の電源）との間に直列接続されている。また、電源電圧VCC以上に昇圧されたVPUMP電圧が印加される昇圧端子14とアースとの間にオン制御トランジスタ16と抵抗18と抵抗19とオフ制御トランジスタ17が直列に接続されている。抵抗18と抵抗19の接続点に出力トランジスタ3のゲート端子が接続される。出力トランジスタ4のオン・オフ制御回路は20である。ダイオード21は出力トランジスタ3のゲート・ソース間電圧の逆電圧が耐圧を超えないように保護するダイオードである。
【０００７】
入力信号S1が入力端子22に印加されることによってオン制御トランジスタ16が動作する。入力信号S2が入力端子23に印加されることによってオフ制御トランジスタ17が動作し、入力信号S3が入力端子24に印加されることによって出力トランジスタ4は動作する。プリドライブ回路2において、プリドライブ回路1の入力端子22、23、24に相当するものは、入力端子25、26、27である。入力信号はそれぞれS4、S5、S6が印加される。
【０００８】
また、15は誘導負荷である。この誘導負荷の一端は出力トランジスタ3と出力トランジスタ4の接続点に接続され、他方端は出力トランジスタ5と出力トランジスタ6の接続点に接続されている。
【０００９】
図18のタイムチャートにおいて出力トランジスタ3のターンオンのスイッチング動作を説明する。なお、図18のタイムチャート中では、誘導負荷15にa方向に駆動電流が流れており、且つ出力トランジスタ4はオフしているものとする。
【００１０】
初期t0において入力信号S1及びS2はハイレベルである為、出力トランジスタ3のゲート電圧はローレベルであり、出力トランジスタ3はオフしている。誘導負荷15に流れるa方向電流はアースからダイオード8を通って流れるため、出力トランジスタ3の出力端子であるソース端子（ノード28）の電圧はローレベルである。
【００１１】
t1において、S1及びS2がローレベルに切換り、オン制御トランジスタ16がオン、及びオフ制御トランジスタ17がオフとなる。これにより、出力トランジスタ3のゲート容量11及び12へ充電を開始し、出力トランジスタ3のゲート・ソース間電圧（ゲート電圧−ソース電圧）が増加し始める。
【００１２】
t2において、出力トランジスタ3のゲート・ソース間電圧が増加し、出力トランジスタ3が誘導負荷15に流れる全電流を供給できる状態になると、ノード28の電圧が上昇を開始する。この時の出力トランジスタ3のゲート・ソース間電圧をVholdとする。ノード28の電圧が上昇している時は、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化される。このゲート・ソース間電圧の平滑化はMOSトランジスタの一般的な特性である。
【００１３】
t3においてノード28の電圧が完全にハイレベルまで上昇した後は、ノード28の電圧はハイレベルをキープする。t3以後、出力トランジスタ3のゲート・ソース間電圧は再び増加し始める。t4において、出力トランジスタ3のゲート電圧が完全にハイレベルまで上昇すると、出力トランジスタ3のゲート・ソース間電圧の増加が停止する。
【００１４】
ノード28の電圧が上昇するt2〜t3の期間において、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化されている為、ゲート・ソース容量12には充電しない。すなわちこの期間においては、抵抗18とゲート・ドレイン容量11の時定数にて出力トランジスタ3のゲート電圧が上昇する。つまり、ノード28電圧のスルーレートは抵抗18とゲート・ドレイン容量11の時定数により制御される。
【００１５】
次に、図19のタイムチャートにおいて、出力トランジスタ3のターンオフのスイッチング動作について説明する。なお、図19のタイムチャート中では、誘導負荷15にa方向に駆動電流が流れており、且つ出力トランジスタ4はオフしているものとする。
【００１６】
初期t0において入力信号S1及びS2はローレベルである為、出力トランジスタ3のゲート電圧はハイレベルであり、出力トランジスタ3はオンしている。ノード28の電圧はハイレベルである。
【００１７】
t1において、S1及びS2がハイレベルに切換り、オン制御トランジスタ16がオフ、及びオフ制御トランジスタ17がオンとなる。これにより、出力トランジスタ3のゲート容量11及び12から放電を開始し、出力トランジスタ3のゲート・ソース間電圧が減少し始める。
【００１８】
t2において、出力トランジスタ3のゲート・ソース間電圧が、前記Vhold電圧まで減少すると、ノード28の電圧が下降を開始する。ノード28の電圧が下降している時は、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化される。前記に述べたとおり、このゲート・ソース間電圧の平滑化はMOSトランジスタの一般的な特性である。
【００１９】
t3においてノード28の電圧が完全にローレベルまで下降した後は、ノード28の電圧はローレベルをキープする。t3以後、出力トランジスタ3のゲート・ソース間電圧は再び減少し始める。t4において出力トランジスタ3のゲート電圧が完全にローレベルまで下降すると、出力トランジスタ3のゲート・ソース間電圧の減少が停止する。
【００２０】
ノード28の電圧が下降するt2〜t3の期間において、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化されている為、ゲート・ソース容量12から放電しない。すなわちこの期間においては、抵抗19とゲート・ドレイン容量11の時定数にてゲート電圧が下降する。つまりノード28の電圧のスルーレートは抵抗19とゲート・ドレイン容量11の時定数により制御される。
【００２１】
従来技術の第2の例として、特開2005-86380号にスルーレートを制御する方法が述べられている。出力トランジスタのゲート端子に、オン制御トランジスタと抵抗との直列回路を複数個並列に接続し、オフ制御トランジスタと抵抗との直列回路を複数個並列に接続したプリドライブ回路構成を有している。上記構成において、出力トランジスタのスイッチング動作時の誘導負荷端電圧を時系列的にサンプリングし、電圧変動量をマイクロプロセッサに計算させる。そのデータをフィードバック制御することにより、オンさせる制御トランジスタを選択させる。ターンオン動作であればオン制御トランジスタを、ターンオフ動作であればオフ制御トランジスタを選択的に制御し、スルーレート制御を行っている。
【００２２】
従来技術の第3の例として、特開2004-215493号にスルーレートを制御する方法が述べられている。出力トランジスタのゲート端子に、ターンオン制御用の電流源とターンオフ制御用の電流源を接続し、これらの電流源の電流値を電流源設定端子の情報により可変できる構成を有している。上記構成において、出力トランジスタのターンオン動作時はゲート端子に定電流で充電し、ターンオフ動作時はゲート端子から定電流で放電することにより、スルーレート制御を行っている。電流源の電流値を可変できる為、スルーレートの設定が可能である。さらに様々なサイズの出力トランジスタに対して汎用性を持たせている。
【特許文献１】特開2005-86380号公報
【特許文献２】特開2004-215493号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
公知の一般的な構成では、ハイサイド側出力トランジスタの出力電圧（ノード28）のスルーレート設定が困難であるという課題がある。これは前記に示したとおり、スルーレートを時定数にて制御している為、出力電圧の上昇及び下降直後においては、スルーレートが高く、次第にスルーレートが低くなる特性に起因している。具体的には、図18及び図19おいてt2直後はスルーレートが高い為、急峻な電圧変動による素子の誤動作や破壊、さらにはノイズによる他の電子機器への妨害といった問題が懸念される。t3直前では、スルーレートが低い為、遅延による動作誤差の悪化、さらにはスイッチング時の損失悪化による発熱の上昇といった問題が懸念される。これは、スルーレートをバランスの良い値に設定することが困難であることを意味する。
【００２４】
また、特開2005-86380号の構成では、オン制御トランジスタと抵抗との直列回路が複数個、オフ制御トランジスタと抵抗との直列回路が複数個、出力電圧のサンプリング回路及びサンプリング電圧を演算するマイクロプロセッサ等が必要である。このため、制御性の複雑化及び回路規模の増加を伴う。さらに様々なサイズの出力トランジスタに汎用性を持たせるためには、上記のオン制御トランジスタと抵抗との直列接続回路、及びオフ制御トランジスタと抵抗との直列接続回路が多数必要になることを意味している。
【００２５】
特開2004-215493号の構成では、電流源設定情報が必要であり、スイッチング制御装置を半導体集積回路にて構成した場合は、外部入力端子が増加することを意味している。これは、より安価な小型パッケージの使用を妨げることにつながる。
【００２６】
特開2005-86380号及び特開2004-215493号の構成では、回路規模の増加や外部入力端子数の増加に起因して、スイッチング制御装置の低価格化や小型化などを阻害する要因になり得る。
【００２７】
本発明は上記従来の課題を解決するものであり、所望のスルーレートを得ることを実現し、且つ低価格化及び小型化を目的とするものである。さらに本発明は様々なサイズの出力トランジスタに汎用性の高いスイッチング制御装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記課題を解決する為に、第1の発明は、
単相又は複数相の誘導負荷を逐次通電するために第1の電源と第2の電源との間に直列接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタをオンさせるオン制御回路と、
前記オン制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗と、
前記第1のMOSトランジスタのソース端子電圧に対して前記オン制御回路の出力端子電圧をクリップする第1のクリップ回路とを備え、
前記第1のMOSトランジスタのターンオン動作において、前記第1のMOSトランジスタのゲート端子に入力される電流は、
前記第1のクリップ回路で決まる第1のクリップ電圧及び、
前記第1のMOSトランジスタのゲート端子・ソース端子間電圧及び、
前記オン制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗によって決まる電流であることを特徴とする。
【００２９】
第2の発明は、第1の発明において、前記オン制御回路は、
オン制御トランジスタと、
前記オン制御トランジスタの制御端子に接続された抵抗を備えた構成であって、
前記第1のクリップ回路は、
前記第1のMOSトランジスタのソース端子電圧と前記オン制御回路の出力端子電圧の差電圧を検知する第1の差電圧検知回路と、
前記第1の差電圧検知回路から出力される信号を前記オン制御トランジスタの制御端子にフィードバックする第1のフィードバック回路を備えた構成である事を特徴とする。
【００３０】
第3の発明は、第2の発明において、前記第1の差電圧検知回路は、
前記第1のMOSトランジスタのソース端子に入力端子を接続され少なくとも1個以上のダイオード又はツェナーダイオード又は抵抗を含んだ構成である第1のクリップ電圧設定回路と、
前記オン制御回路の出力端子電圧と前記第1のクリップ電圧設定回路の出力端子電圧の差電圧を電流に変換し出力する第1の電圧・電流変換回路を備え、
前記第1の電圧・電流変換回路の出力電流が前記第1の差電圧検知回路の出力信号として前記第1のフィードバック回路に入力される事を特徴とする。
【００３１】
第4の発明は、第3の発明において、前記第1のフィードバック回路は、
前記第1の差電圧検知回路から出力された電流値に応じた値の電流を前記オン制御トランジスタの制御端子に入力するカレントミラー回路である事を特徴とする。
【００３２】
第5の発明は、単相又は複数相の誘導負荷を逐次通電するために第1の電源と第2の電源との間に直列接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタをオフさせるオフ制御回路と、
前記オフ制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗と、
前記第1のMOSトランジスタのソース端子電圧に対して前記オフ制御回路の出力端子電圧をクリップする第2のクリップ回路とを備え、
前記第1のMOSトランジスタのターンオフ動作において、前記第1のMOSトランジスタのゲート端子に入力される電流は、
前記第2のクリップ回路で決まる第2のクリップ電圧及び、
前記第1のMOSトランジスタのゲート端子・ソース端子間電圧及び、
前記オフ制御回路の出力端子と前記第1のMOSトランジスタのゲート端子との間に接続された抵抗によって決まる電流であることを特徴とする。
【００３３】
第6の発明は、第5の発明において、前記オフ制御回路は、
オフ制御トランジスタと、
前記オフ制御トランジスタの制御端子に接続された抵抗を備えた構成であって、
前記第2のクリップ回路は、
前記第1のMOSトランジスタのソース端子電圧と前記オフ制御回路の出力端子電圧の差電圧を検知する第2の差電圧検知回路と、
前記第2の差電圧検知回路から出力される信号を前記オフ制御トランジスタの制御端子にフィードバックする第2のフィードバック回路を備えた構成である事を特徴とする。
【００３４】
第7の発明は、第6の発明において、前記第2の差電圧検知回路は、
前記第1のMOSトランジスタのソース端子に入力端子を接続され少なくとも1個以上のダイオード又はツェナーダイオード又は抵抗を含んだ構成である第2のクリップ電圧設定回路と、
前記オフ制御回路の出力端子電圧と前記第2のクリップ電圧設定回路の出力端子電圧の差電圧を電流に変換し出力する第2の電圧・電流変換回路を備え、
前記第2の電圧・電流変換回路の出力電流が前記第2の差電圧検知回路の出力信号として前記第2のフィードバック回路に入力される事を特徴とする。
【００３５】
第8の発明は、第7の発明において、前記第2のフィードバック回路は、
前記第2の差電圧検知回路から出力された電流値に応じた値の電流を前記オフ制御トランジスタの制御端子に入力するカレントミラー回路である事を特徴とする。
【００３６】
第9の発明は、単相又は複数相の誘導負荷を備えたモータと、
第1の電源と第2の電源との間に直列接続され、その直列接続点に前記誘導負荷の一端が接続された第1のMOSトランジスタ及び第2のMOSトランジスタと、
前記第1のMOSトランジスタと前記第2のMOSトランジスタをスイッチング制御する為のスイッチング制御装置を備え、
前記第1及び第2のMOSトランジスタは前記誘導負荷の相数に応じて複数設けられ、
前記スイッチング制御装置は、複数の前記第1及び第2のMOSトランジスタの各々に対応して複数設けられ、
前記スイッチング制御装置は、第１から第8の発明のいずれかに記載されたスイッチング制御装置の構成を有することを特徴としたモータ駆動装置である。
【発明の効果】
【００３７】
本発明によれば、ハイサイド側の出力トランジスタのターンオン動作において、その出力電圧が上昇している期間は、クリップ制御により出力トランジスタの制御端子に充電される電流が一定値となる。このため、本発明は線形性の高い出力電圧のスルーレートを実現できる。又、ハイサイド側の出力トランジスタのターンオフ動作においても、その出力電圧が下降している期間は、クリップ制御により出力トランジスタの制御端子から放電される電流が一定値となる。このため、本発明は線形性の高い出力電圧のスルーレートを実現できる。
【００３８】
クリップ回路は複雑な制御を必要とせず、小回路規模で実現可能である。さらに前記充電電流及び放電電流の値はクリップ電圧と抵抗により容易に設定可能である為、電流設定用の外部入力端子を必要としない。
【００３９】
これは、回路規模や端子数の増加を抑え、低価格化及び小型化であって、さらに様々な仕様の出力トランジスタに対して高い汎用性を有する事を意味する。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態を示すスイッチング制御装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のブロック図を図１に示す。29及び30はそれぞれ第1及び第2の出力トランジスタである。これらの出力トランジスタ29,30と出力トランジスタ65,66とで出力回路を構成する。31及び32は前記出力回路に接続されたそれぞれ第1及び第2の電源端子である。33は出力トランジスタ29及び30を駆動するためのプリドライブ回路である。41は出力トランジスタ65及び66を駆動するためのプリドライブ回路である。40は前記出力回路により駆動される誘導負荷である。出力トランジスタ29及び30はN型MOSトランジスタである。第1の出力トランジスタ29のドレイン端子が第1の電源端子31に接続されている。第1の出力トランジスタ29のソース端子と第2の出力トランジスタ30のドレイン端子とが接続されている。さらに出力トランジスタ30のソース端子は第2の電源端子32に接続されている。
【００４１】
プリドライブ回路33は、第1の出力トランジスタ29をオンさせるオン制御回路34と、第1の出力トランジスタ29をオフさせるオフ制御回路35と、第2の出力トランジスタ30をオン・オフさせるオン・オフ制御回路36と、第1の出力トランジスタ29のソース端子電圧に対して、オン制御回路の出力端子電圧を任意の電圧でクリップする第1のクリップ回路37と、第1の出力トランジスタ29のソース端子電圧に対して、オフ制御回路の出力端子電圧を任意の電圧でクリップする第2のクリップ回路38と、第1の出力トランジスタ29のターンオン及びターンオフのスイッチングスピードを設定する抵抗42とから構成されている。このように、本実施の形態１は、駆動する各誘導負荷端に出力トランジスタ及びプリドライブ回路を設けた構成である。
【００４２】
なお、他方のプリドライブ回路41は、前記プリドライブ回路33と回路の構成は同一で、出力トランジスタ65,66を制御する。
回路構成の具体例を図2に示す。
【００４３】
図2において3〜15、20、22〜28は、図17の従来例と同じ構成である為、同じ符号を付して説明を割愛する。またプリドライブ回路33、41は同一の回路構成である為、プリドライブ回路33のみについて説明する。
【００４４】
オン制御回路34は、オン制御トランジスタ43及び抵抗45により構成されており、抵抗45の一端はオン制御トランジスタ43のゲートに接続され他端は入力端子22に接続される。オフ制御回路35は、オフ制御トランジスタ44及び抵抗46により構成されており、抵抗46の一端はオフ制御トランジスタ44のゲートに接続され他端は入力端子23に接続される。昇圧端子14とアースとの間にオン制御トランジスタ43とオフ制御トランジスタ44が直列に接続されている。オン制御トランジスタ43の出力端子であるドレイン端子及びオフ制御トランジスタ44の出力端子であるドレイン端子の接続点（ノード56）と、出力トランジスタ3のゲート端子とがスルーレート設定用の抵抗42を介して接続されている。
【００４５】
第1のクリップ回路37は、電圧・電流変換トランジスタ47（電圧・電流変換回路）及びクリップ電圧設定ダイオード48、49及びカレントミラートランジスタ50、51で構成される。電圧・電流変換トランジスタ47のゲートはノード56に接続され、ソースはダイオード48のアノードに接続され、ドレインは1次側のカレントミラートランジスタ50に接続されている。2次側のカレントミラートランジスタ51はオン制御トランジスタ43のゲート端子に接続される。上記構成の第1のクリップ回路37は、差電圧検知回路（電圧・電流変換トランジスタ47及びクリップ電圧設定ダイオード48、49）により、出力トランジスタ3のソース端子電圧とオン制御トランジスタ43のドレイン端子電圧の差電圧を検知する。そして差電圧検知回路の出力信号をフィードバック回路（カレントミラートランジスタ50、51）により、オン制御トランジスタ43のゲート端子にフィードバックする構成である。詳細には、クリップ電圧設定ダイオード48、49により第1のクリップ電圧が設定される。前記設定された第1のクリップ電圧に応じて、電圧・電流変換トランジスタ47は出力トランジスタ3のソース端子電圧とオン制御トランジスタ43のドレイン端子電圧の差電圧を電流に変換出力する。前記変換された出力電流が1次側のカレントミラートランジスタ50に入力され、そのミラー比に応じた電流を2次側のカレントミラートランジスタ51が出力する。前記2次側のカレントミラートランジスタ51から出力された電流を、オン制御トランジスタ43のゲート端子にフィードバック入力する構成である。
【００４６】
第2のクリップ回路38は、電圧・電流変換トランジスタ53及びクリップ電圧設定ダイオード52及びカレントミラートランジスタ54、55で構成される。電圧・電流変換トランジスタ53のゲートはノード56に接続され、ソースはダイオード52のカソードに接続され、ドレインは1次側のカレントミラートランジスタ54に接続される。2次側のカレントミラートランジスタ55はオフ制御トランジスタ44のゲート端子に接続される。上記構成の第2のクリップ回路38は、差電圧検知回路（電圧・電流変換トランジスタ53及びクリップ電圧設定ダイオード52）により、出力トランジスタ3のソース端子電圧とオフ制御トランジスタ44のドレイン端子電圧の差電圧を検知する。そして差電圧検知回路の出力信号をフィードバック回路（カレントミラートランジスタ54、55）により、オフ制御トランジスタ44のゲート端子にフィードバックする構成である。詳細には、クリップ電圧設定ダイオード52により第2のクリップ電圧が設定される。前記設定された第2のクリップ電圧に応じて、電圧・電流変換トランジスタ53は出力トランジスタ3のソース端子電圧とオフ制御トランジスタ44のドレイン端子電圧の差電圧を電流に変換出力する。前記変換された出力電流が1次側のカレントミラートランジスタ54に入力され、そのミラー比に応じた電流を2次側のカレントミラートランジスタ55が出力する。前記2次側のカレントミラートランジスタ55から出力された電流を、オフ制御トランジスタ44のゲート端子にフィードバック入力する構成である。
【００４７】
クリップ電圧設定ダイオード48、49は第1のクリップ回路37の第1のクリップ電圧設定回路であり、ダイオード52は第2のクリップ回路38の第2のクリップ電圧設定回路である。これらのダイオードは所望のクリップ電圧値によっては必ずしも必要ではない。又、ツェナーダイオード又は抵抗又はダイオードとツェナーダイオードと抵抗の任意の組み合わせ回路を使用することにより、第1のクリップ電圧及び第2のクリップ電圧を自在に可変することが可能である。
【００４８】
まず、図５のタイムチャートおいて、第１のクリップ回路37の動作を説明する。図５は、初期t1においてS1及びS2がハイレベルからローレベルに切換わったものとして、t1以後における第1のクリップ回路37の動作を示す。又、S1出力インピーダンスは抵抗45の抵抗値に対して十分小さく無視できるものとする。なお、誘導負荷15にはa方向に電流が流れているものとする。
【００４９】
初期t1において、オン制御トランジスタ43がオンする為、ノード56の電圧が上昇しノード56とノード28の差電圧（ノード56電圧−ノード28電圧）は増加方向に動作する。電圧・電流変換トランジスタ47のゲート・ソース閾値電圧（絶対値）をV47th、クリップ電圧設定ダイオード48、49の順方向降伏電圧をVdとすると、ノード56とノード28の差電圧が{V47th+（2＊Vd）}以下においては、電圧・電流変換トランジスタ47はオフしている。この状態ではカレントミラートランジスタ50及び51に電流が流れない為、オン制御トランジスタ43のゲート電圧は、S1と同電圧のローレベルである。この状態は、オン制御トランジスタ43のオン抵抗が最も低い状態である。
【００５０】
t1aにおいて、ノード56とノード28の差電圧が{V47th+（2＊Vd）}まで増加すると、電圧・電流変換トランジスタ47がオンして電流を流し始める。この電流は1次側のカレントミラートランジスタ50から供給され、2次側のカレントミラートランジスタ51に吐き出し電流が出力される。2次側のカレントミラートランジスタ51から出力される電流は、抵抗45を通ってS1に流れる為、オン制御トランジスタ43のゲート電圧は上昇する。ノード56とノード28の差電圧が増加するにつれ、電圧・電流変換トランジスタ47に流れる電流は増加し、オン制御トランジスタ43のゲート電圧が増加する。これは、オン制御トランジスタ43のオン抵抗が増加することを示しており、ノード56の電圧上昇はt1a以後緩やかになる。
【００５１】
オン制御トランジスタ43のゲート電圧がその閾値電圧（VPUMP−V43th）まで上昇した時のノード56とノード28の差電圧をV1offとする。t1bにおいてノード56とノード28の差電圧はV1off付近まで上昇し、以後差電圧の上昇がほぼ停止する。このt1b以後の動作がクリップ制御である。
【００５２】
t1b以後における動作としては、出力トランジスタ3のゲート容量11及び12に電流を充電している期間は、ノード56とノード28の差電圧は完全にV1offまで上昇せずV1offよりも若干低い値となる。出力トランジスタ3のゲート容量11及び12に充電が完了した後、ノード56とノード28の差電圧は完全にV1offに到達する。t1b以後の具体的動作を以下に示す。
【００５３】
出力トランジスタ3のゲート容量11及び12へ電流を充電している期間において、その充電電流はノード56から抵抗42を通って流れるため、ノード56電圧は出力トランジスタ3のゲート電圧よりも高い値となっている。この状態で、仮にノード56とノード28の差電圧がV1offまで上昇したと仮定すると、オン制御トランジスタ43が完全にオフし、ノード56に電流を供給する手段が断たれる。このため、ノード56から抵抗42を通って流れる充電電流が断たれる。抵抗42に流れる電流が断たれると、ノード56電圧は出力トランジスタ3のゲート電圧に向かって降下する方向に変化する。ノード56電圧が降下すると、ノード56とノード28の差電圧も降下することになり、ノード56とノード28の差電圧はV1offよりも低い値となり、オン制御トランジスタ43が再度オンすることになる。
【００５４】
オン制御トランジスタ43が再度オンすると、ノード56に電流が供給され、ノード56から抵抗42を通って充電電流が流れるため、ノード56の電圧は再度上昇する方向に変化する。
上記制御は、t1b以後において、ノード56とノード28の差電圧がV1offに向かって上昇すれば、ノード56とノード28の差電圧を下降させるように制御する。ノード56とノード28の差電圧が下降すれば、ノード56とノード28の差電圧を上昇させるように制御するというネガティブフィードバック制御になっている。この時にフィードバックループの系が発振しないようにゲインと位相を適切に設定すれば、ノード56とノード28の差電圧は、V1offよりも若干低い値でバランスされる。
【００５５】
出力トランジスタ3のゲート容量11及び12に充電が完了した後、すなわちノード56電圧と出力トランジスタ3のゲート電圧が完全に等しい電圧になった時に、ノード56とノード28の差電圧がV1offに到達する。この状態は、ノード56に電流を供給する手段が断たれており、ノード56とノード28の差電圧はV1off以上開かないことを示している。すなわち、出力トランジスタ3のソース（ノード28）電圧に対する、オン制御トランジスタ43のドレイン（ノード56）の電圧は、プラスの一定電圧V1offでクリップすることが可能である。
【００５６】
まとめると、出力トランジスタ3のゲート容量11及び12に電流を充電している期間においては、第1のクリップ電圧はV1offよりも若干低い値となる。出力トランジスタ3のゲート容量11及び12に充電が完了した後に第1のクリップ電圧はV1offに到達する。但し、オン制御トランジスタ43のサイズを大きく設定し、オン制御トランジスタ43のゲート電圧がその閾値（VPUMP−V43th）付近の電圧であっても、大電流を出力トランジスタ3のゲート容量11及び12に供給できるようにしておけば、出力トランジスタ3のゲート容量11及び12に電流を充電する期間の第1のクリップ電圧は、V1offとほぼ等しい値に設定することが可能である。
【００５７】
又、第1のクリップ回路37において、ノード28に対する入力電流は、差電圧検知トランジスタ47に流れる電流と等価であり、この電流はダイオード49のカソードからノード28に向かって流れる。その電流値はクリップ制御に入ったt1b以後は、ほぼ一定のI1offとなる。これは上記のV1off同様に、出力トランジスタ3のゲート容量11及び12に電流を充電している期間においては、I1offよりも若干低い値となる。出力トランジスタ3のゲート容量11及び12に充電が完了した後にI1offに到達する。
【００５８】
次に、図６のタイムチャートおいて、第２のクリップ回路38の動作を説明する。図６は、初期t1においてS1及びS2がローレベルからハイレベルに切換わったものとして、t1以後における第２のクリップ回路38の動作を示す。又、S2の出力インピーダンスは抵抗46の抵抗値に対して十分小さく無視できるものとする。なお、誘導負荷15にはa方向に電流が流れているものとする。
【００５９】
初期t1において、オフ制御トランジスタ44がオンする為、ノード56の電圧が下降しノード56とノード28の差電圧（ノード56電圧−ノード28電圧）は減少方向に動作する。電圧・電流変換トランジスタ53のゲート・ソース閾値電圧をV53th（絶対値）、ダイオード52の順方向降伏電圧をVdとすると、ノード56とノード28の差電圧が{−（V53th+Vd）}以上においては、電圧・電流変換トランジスタ53はオフしている。この状態ではカレントミラートランジスタ54及び55に電流が流れない為、オフ制御トランジスタ44のゲート電圧は、S2と同電圧のハイレベルである。この状態は、オフ制御トランジスタ44のオン抵抗が最も低い状態である。
【００６０】
t1aにおいて、ノード56とノード28の差電圧が{−（V53th+Vd）}まで減少すると、電圧・電流変換トランジスタ53がオンして電流を流し始める。この電流は1次側のカレントミラートランジスタ54に入力され、2次側のカレントミラートランジスタ55に吸い込み電流が出力される。2次側のカレントミラートランジスタ55に出力される電流は、S2から抵抗46を通って流れるため、オフ制御トランジスタ44のゲート電圧は減少する。ノード56とノード28の差電圧が減少するにつれ、電圧・電流変換トランジスタ53に流れる電流が増加し、オフ制御トランジスタ44のゲート電圧が減少する。これは、オフ制御トランジスタ44のオン抵抗が増加することを示しており、ノード56の電圧下降はt1a以後緩やかになる。
【００６１】
オフ制御トランジスタ44のゲート電圧がその閾値電圧V44thまで下降した時のノード56とノード28の差電圧をV2offとすると、t1bにおいてノード56とノード28の差電圧はV2off付近まで下降する。以後差電圧の下降がほぼ停止する。このt1b以後の動作がクリップ制御である。
【００６２】
t1b以後における動作としては、出力トランジスタ3のゲート容量11及び12から電流を放電している期間は、ノード56とノード28の差電圧は完全にV2offまで下降せずV2offよりも若干高い値となる。
【００６３】
出力トランジスタ3のゲート容量11及び12から電流を放電している期間において、その放電電流は抵抗42を通ってノード56に流れるため、ノード56電圧は出力トランジスタ3のゲート電圧よりも低い値となっている。この状態で、仮にノード56とノード28の差電圧がV2offまで下降したと仮定すると、オフ制御トランジスタ44が完全にオフし、ノード56に電流を供給する手段が断たれる。このため、抵抗42を通ってノード56に流れる放電電流が断たれる。抵抗42に流れる電流が断たれると、ノード56電圧は出力トランジスタ3のゲート電圧に向かって上昇する方向に変化する。ノード56電圧が上昇すると、ノード56とノード28の差電圧も上昇することになり、ノード56とノード28の差電圧はV2offよりも高い値となり、オフ制御トランジスタ44が再度オンすることになる。
【００６４】
オフ制御トランジスタ44が再度オンすると、ノード56に電流が供給され、抵抗42を通ってノード56に放電電流が流れるため、ノード56の電圧は再度下降する方向に変化する。
上記制御は、t1b以後において、ノード56とノード28の差電圧がV2offに向かって下降すれば、ノード56とノード28の差電圧を上昇させるように制御する。ノード56とノード28の差電圧が上昇すれば、ノード56とノード28の差電圧を下降させるように制御するというネガティブフィードバック制御になっている。この時にフィードバックループの系が発振しないようにゲインと位相を適切に設定すれば、ノード56とノード28の差電圧は、V2offよりも若干高い値でバランスされる。
【００６５】
まとめると、出力トランジスタ3のゲート容量11及び12から電流を放電している期間においては、第2のクリップ電圧はV2offよりも若干高い値となる。但し、オフ制御トランジスタ44のサイズを大きく設定し、オフ制御トランジスタ44のゲート電圧がその閾値V44th付近の電圧であっても、大電流を出力トランジスタ3のゲート容量11及び12に供給できるようにしておけば、出力トランジスタ3のゲート容量11及び12から電流を放電する期間の第2のクリップ電圧は、V2offとほぼ等しい値に設定することが可能である。
【００６６】
又、第2のクリップ回路37において、ノード28に対する入力電流は、差電圧検知トランジスタ53に流れる電流と等価であり、この電流はノード28からダイオード52のアノードに向かって流れる。その電流値はクリップ制御に入ったt1b以後は、出力トランジスタ3のゲート容量11及び12から電流を放電している期間において、I2offよりも若干低い値となる。
【００６７】
次に、図3のタイムチャートにて、出力トランジスタ3のターンオンのスイッチング動作について説明する。なお、図3のタイムチャート中では、図2において誘導負荷15にa方向に駆動電流が流れており、且つ出力トランジスタ4はオフしているものとする。また、第1のクリップ回路37のクリップ電圧をV1clip、第1のクリップ回路37のクリップ動作時にダイオード49のカソードからノード28に向けて流れる電流をI1clipとする。第2のクリップ回路38のクリップ電圧をV2clip、第2のクリップ回路38のクリップ動作時にノード28からダイオード52のアノードに向けて流れる電流をI2clipとする。前記に示したとおり、V1clip及びV2clipの値は、V1off及びV2offの値とほぼ等しい値に設定されているものとする。これはI1clip及びI2clipの値がI1off及びI2offの値とほぼ等しい値に設定されていることにもなる。
【００６８】
初期t0において入力信号S1及びS2はハイレベルである為、出力トランジスタ3のゲート電圧はローレベルであり、出力トランジスタ3はオフしている。駆動コイル15に流れるa方向電流はアースからダイオード8を通って流れるため、出力トランジスタ3の出力端子であるソース端子（ノード28）の電圧はローレベルである。
【００６９】
t1において、S1及びS2がローレベルに切換り、オン制御トランジスタ43がオン及びオフ制御トランジスタ44がオフすることにより、ノード56電圧が上昇する。しかし、第1のクリップ回路37の前記の動作により、ノード56とノード28の差電圧（ノード56電圧−ノード28電圧）は一定電圧V1clipでクリップされる。t1〜t2の期間において、出力トランジスタのゲート容量11及び12へ充電し、出力トランジスタ3のゲート・ソース間電圧（ゲート電圧−ソース電圧）は上昇する。
【００７０】
t2において、出力トランジスタ3のゲート・ソース間電圧が増加し、出力トランジスタ3が誘導負荷15に流れる全電流を供給できる状態になると、ノード28の電圧が上昇を開始する。この時の出力トランジスタ3のゲート・ソース間電圧をVholdとする。ノード28の電圧が上昇している時は、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化される。前記に示したとおり、このゲート・ソース間電圧の平滑化はMOSトランジスタの一般的な特性である。ノード56の電圧は、ノード28の電圧に対してクリップ電圧V1clipを維持した状態で上昇する。
【００７１】
t3において、ノード28電圧が完全にハイレベルまで上昇した後は、ノード28電圧はハイレベルをキープする。ノード56電圧は、ノード28のハイレベル電圧にクリップ電圧V1clipを加算した電圧でキープされる。t3以後、出力トランジスタ3のゲート・ソース間電圧は、再び増加し始める。t4において、出力トランジスタのゲート電圧が、ノード56の電圧まで上昇すると、出力トランジスタ3のゲート・ソース間電圧の増加が停止する。
【００７２】
図18に示す公知の従来例のタイムチャートでは、ノード28電圧が上昇する際、出力トランジスタ3のゲート容量に充電する電流は時定数にて決まる値であったためその充電電流値が次第に減少し、ノード28電圧のスルーレートが鈍るという課題があった。
【００７３】
図3に示す本実施例によれば、ノード28電圧が上昇するt2〜t3の期間において、ノード56とノード28電圧はV1clipでクリップされており、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化されている。このため、この時の抵抗42の両端差電圧（絶対値）は、（V1clip−Vhold）の一定値である。なおV1clipはプラス電圧である。すなわち、この時の出力トランジスタ3のゲート端子への充電電流は{（V1clip−Vhold）／R42}の一定値で固定される。容量に一定電流で充電する際の電圧変動は直線的になることは明らかである。本実施例によれば、出力トランジスタ3の出力電圧のターンオン上昇時において、ゲート容量に一定電流を入力することにより、線形性の高いスルーレートを実現することが可能である。
【００７４】
次に、図4のタイムチャートにて、出力トランジスタ3のターンオフのスイッチング動作について説明する。なお、図4のタイムチャート中では、図2において誘導負荷15にa方向に駆動電流が流れており、且つ出力トランジスタ4はオフしているものとする。
【００７５】
初期t0において入力信号S1及びS2はローレベルである為、出力トランジスタ3のゲート電圧はハイレベルであり、出力トランジスタ3はオンしている。ノード28の電圧はハイレベルである。
【００７６】
t1において、S1及びS2がローレベルに切換り、オン制御トランジスタ43がオフ及びオフ制御トランジスタ44がオンすることにより、ノード56の電圧が下降する。しかし、第2のクリップ回路の前記の動作により、ノード56とノード28の差電圧（ノード56電圧−ノード28電圧）はV2clipでクリップされる。t1〜t2の期間において、出力トランジスタのゲート容量11及び12から放電し、出力トランジスタ3のゲート・ソース間電圧（ゲート電圧−ソース電圧）は減少する。
【００７７】
t2において、出力トランジスタ3のゲート・ソース間電圧が、前記Vhold電圧まで減少すると、ノード28の電圧が下降を開始する。ノード28の電圧が下降している時は、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化される。前記に述べたとおり、このゲート・ソース間電圧の平滑化はMOSトランジスタの一般的な特性である。ノード56の電圧はノード28の電圧に対してクリップ電圧V2clipを維持した状態で下降する。
【００７８】
t3において、オフ制御トランジスタ44のドレイン電圧がローレベルに落ちた時点でクリップ制御は解除され、ノード56とノード28の差電圧は増加し始める。
t4にてノード28電圧が完全にローレベルまで下降した後は、ノード28電圧はローレベルをキープする。t4以後、出力トランジスタ4のゲート・ソース間電圧は再び減少し始め、t5において出力トランジスタ3のゲート電圧が完全にローレベルに落ちると、出力トランジスタ3のゲート・ソース間電圧の減少が停止する。
【００７９】
図19に示す公知の従来例のタイムチャートでは、ノード28電圧が下降する際、出力トランジスタ3のゲート容量から放電する電流は時定数にて決まる値であったため電流値が次第に減少し、ノード28のスルーレートが鈍るという課題があった。
【００８０】
図4に示す本実施例によれば、ノード28電圧が下降する期間は、t2〜t3及びt3〜t4が存在する。
t2〜t3の期間において、ノード56電圧とノード28電圧の差電圧はV2clipでクリップされており、出力トランジスタ3のゲート・ソース間電圧は一定電圧Vholdで平滑化されている。このため、この時の抵抗42の両端差電圧（絶対値）は、（−V2clip+Vhold）の値で一定値である。なおV2clipはマイナス電圧である。すなわち、この期間の出力トランジスタ3のゲート端子の放電電流は{（−V2clip+Vhold）／R42}の一定値で固定される。容量から一定電流で放電する際の電圧変動は直線的になることは明らかであり、t2〜t3の期間においては、線形性の高いスルーレートを実現することが可能である。
【００８１】
t3〜t4の期間においては、t3でクリップ制御が解除され、ゲート端子からの放電電流が一定にならない。このため、t4までの間は線形性を外れるが、クリップ電圧V2clipの絶対値を十分小さい値に設定し、t3〜t4の期間を短く設定することにより、このt3〜t4のスルーレートの鈍りはほぼ無視できる。
【００８２】
さらに第1のクリップ回路37及び第2のクリップ回路38における別の効果としては、出力トランジスタ3のゲート・ソース間の順方向電圧の耐圧保護及び逆方向電圧の耐圧保護が挙げられる。
【００８３】
出力トランジスタ3がオンしている際は、出力トランジスタ3のゲート端子はノード56から電流を充電されることにより電圧が上昇する特性上、ノード56以上の電圧に上昇しない。第1のクリップ回路37はノード28電圧に対してノード56の電圧をプラスの一定電圧でクリップする。これは出力トランジスタ3のソース電圧（ノード28電圧）に対して、出力トランジスタ3のゲート電圧をプラスの一定電圧でクリップする効果がある。
【００８４】
同様に、出力トランジスタ3がオフしている際は、出力トランジスタ3のゲート端子は、ノード56に電流を放電することにより電圧が降下する特性上、ノード56以下の電圧に降下しない。第2のクリップ回路38はノード28電圧に対してノード56の電圧をマイナスの一定電圧でクリップする。これは出力トランジスタ3のソース電圧（ノード28電圧）に対して、出力トランジスタ3のゲート電圧をマイナスの一定電圧でクリップする効果がある。図17のゲート・ソース間の逆方向電圧保護ダイオード21は、第2のクリップ回路38を設けている本実施の形態1では不要である。
【００８５】
すなわち第1のクリップ回路37の第1のクリップ電圧を出力トランジスタ3のゲート・ソース間の順方向電圧の耐圧以内に設定する。第2のクリップ回路38の第2のクリップ電圧を出力トランジスタ3のゲート・ソース間の逆方向電圧の耐圧以内に設定する。そうすれば、出力トランジスタ3のゲート・ソース間耐圧の保護をすることが可能である。
【００８６】
本発明は、公知の従来例の図17の構成に対して、第1のクリップ回路37及び第2のクリップ回路38および抵抗45、46のみを追加すればよく、第1のクリップ回路及び第2のクリップ回路は図2に示すように、小規模回路にて構成可能である。また、出力トランジスタ3のターンオン及びターンオフ動作時において、そのゲート端子に充電及び放電する電流値は、抵抗42及び第1のクリップ電圧及び第2のクリップ電圧により設定できることにより、外部電流設定端子の追加は必要なくスルーレート制御をすることが可能である。
【００８７】
すなわち、容易に所望のスルーレートを得ることを実現し、且つ低価格化及び小型化であって、さらに様々なサイズの出力トランジスタに汎用性の高いスイッチング制御装置は本実施例1により実現可能である。
（実施の形態2）
本発明の実施の形態2の回路図を図7に示す。図7は本実施の形態1に抵抗57を追加した構成である。図7の構成において、第1のクリップ回路37のクリップ電圧設定回路はダイオード48、49及び抵抗57で構成されている。第2のクリップ回路38のクリップ電圧設定回路はダイオード52及び抵抗57で構成される。抵抗57はダイオード49及びダイオード52とノード28との間に接続されている。それ以外の構成は図2に示す実施の形態1と同じである為、説明を割愛する。
【００８８】
実施の形態1の構成では、第1のクリップ回路37により決まる第1のクリップ電圧はプラスの一定電圧V1clipであり、クリップ制御時にダイオード49のカソードからノード28に向けてI1clipの電流が流れる構成であった。これに対して、図7に示す実施の形態2の構成ではノード28に抵抗57が追加されている為、ノード28の電圧に対するノード56の第1のクリップ電圧は、{V1clip＋（I1clip＊R57）}と設定される。
【００８９】
又、実施の形態1の構成では、第2のクリップ回路38により決まる第2のクリップ電圧はマイナスの一定電圧V2clipであり、クリップ制御時にノード28からダイオード52に向けてI2clipの電流が流れる構成であった。これに対して、図7に示す実施の形態2の構成では、ノード28に抵抗57が追加されている為、ノード28の電圧に対するノード56の第2のクリップ電圧は{V2clip−（I2clip＊R57）}と設定される。
【００９０】
すなわち、第1のクリップ回路37及び第2のクリップ回路38はそのクリップ動作時においてそれぞれ一定電流が入力されることを利用し、抵抗57を接続することによって、そのクリップ電圧を設定することが可能である。
【００９１】
このことは、プリドライブ回路33において、次ぎのようなことを意味する。抵抗42及び抵抗57以外の素子を半導体集積回路にて構成し、ノード56及びノード58を外部端子として開放することにより、様々な仕様の出力トランジスタを駆動する際に汎用性を持たせることが可能となる。例えば、出力トランジスタのゲート・ソース間の電圧の耐圧値及びゲート・ソース間の逆電圧の耐圧値に応じて、外部抵抗57の値により、第1のクリップ電圧及び第2のクリップ電圧を設定する。さらに外部抵抗42の値によりそのスルーレートを任意の値に設定することが可能である。
（実施の形態3）
本発明の実施の形態3の回路図を図8に示す。図8は本実施の形態1にダイオード59、60及び抵抗61、62を追加した構成である。図8の構成において、第1のクリップ回路37のクリップ電圧設定回路はダイオード48、49、59及び抵抗61で構成されノード28に接続される。第2のクリップ回路38のクリップ電圧設定回路はダイオード52、60及び抵抗62で構成されノード28に接続されている。
【００９２】
実施の形態3におけるノード28の電圧に対するノード56の第1のクリップ電圧は、ダイオード59の順方向降伏電圧をV59dとして、ダイオード59の内部インピーダンスは抵抗61に対して十分低く無視できるとすると、｛V1clip+V59d+（I1clip＊R61）｝と設定できる。
【００９３】
又、ノード28に対するノード56の第2のクリップ電圧は、ダイオード60の順方向降伏電圧をV60dとして、ダイオード60の内部インピーダンスは抵抗62に対して十分低く無視できるとすると、｛V2clip−V60d−（I2clip＊R62）｝と設定できる。
【００９４】
このことは、次ぎのようなことを意味する。プリドライブ回路33において、抵抗42及びダイオード59及びダイオード60及び抵抗61及び抵抗62以外の素子を半導体集積回路にて構成する。そしてノード56及びノード58を外部端子として開放することにより、第1のクリップ電圧及び第2のクリップ電圧を独立して外部端子から設定することが可能となる。これは実施の形態2よりもさらに耐圧及びスルーレートの設定の自由度が高く汎用性に富んだ構成である。
（実施の形態4）
本発明の実施の形態4のブロック図を図9に示す。図9は本実施の形態1から、第2のクリップ回路を省略した構成である。
（実施の形態5）
本発明の実施の形態5のブロック図を図10に示す。図10は本実施の形態1から、第1のクリップ回路を省略した構成である。
実施の形態4及び5においては、出力トランジスタ3の耐圧及びスルーレートにおいて、ターンオン動作又はターンオフ動作のどちらか一方を重点的に制御したい特性がある場合には有効である。
（実施の形態6）
本発明の実施の形態6の具体的回路図を図11に示す。図11は本実施の形態1から共通の抵抗42を削除し、オン制御用の抵抗63及びオフ制御用の抵抗64を出力トランジスタ３のゲートと、オン制御回路34、オフ制御回路35間に独立に設けた構成である。その他の構成については図2に示す実施の形態1と同じである為、説明を割愛する。
【００９５】
第1のクリップ電圧をV1clip、第2のクリップ電圧をV2clip、出力トランジスタ3が誘導負荷15に流れる全電流を供給できる限界点のゲート・ソース電圧をVholdとすると、出力トランジスタ3のターンオン動作におけるノード28電圧の上昇時、ゲート端子への充電電流値は{（V1clip−Vhold）／R63}の一定値である。また、出力トランジスタ3のターンオフにおけるノード28電圧の下降時、ゲート端子の放電電流値は{（−V2clip+Vhold）／R64}の一定値である。抵抗63及び64の値は独立に変えることが可能である為、実施の形態6は出力電圧のスルーレート設定の自由度がさらに高い構成である。
【００９６】
（実施の形態7）
本発明の実施の形態7のブロック図を図12に示す。図12において、出力トランジスタ67及び68はP型MOSトランジスタであり、出力トランジスタ30及び66はN型MOSトランジスタの構成である。31及び32はそれぞれ第1及び第2の電源端子、69は出力トランジスタ67及び30を駆動するためのプリドライブ回路、40は駆動する誘導負荷である。出力トランジスタ67のソース端子が第1の電源端子31に接続され、出力トランジスタ30のソース端子は第2の電源端子32に接続される。プリドライブ回路69は、出力トランジスタ67をオンさせるオン制御回路72と、出力トランジスタ67をオフさせるオフ制御回路71と、出力トランジスタ30をオン・オフさせるオン・オフ制御回路36と、出力トランジスタ67のソース端子電圧に対して、オン制御回路72の出力端子電圧を任意の電圧でクリップする第1のクリップ回路73と、出力トランジスタ67のターンオン及びターンオフのスイッチングスピードを設定する抵抗42とから構成されている。このように、本実施の形態７は、駆動する各誘導負荷端に出力トランジスタ及びプリドライブ回路を設けた構成である。
【００９７】
回路構成の具体例を図13に示す。図13において4、6〜10、13、15、20、24、27、36は図2に記載する実施の形態1と同じ構成である為、符号を同じくして説明を割愛する。
69及び70は、出力トランジスタ78、4及び79、6のスイッチングを制御するプリドライブ回路である。出力トランジスタ78、79はP型MOSトランジスタであるとする。また、81は出力トランジスタ78のゲート・ドレイン寄生容量、80は出力トランジスタ78のゲート・ソース寄生容量である。この寄生容量は出力トランジスタ79においても同様に存在する（図示せず）。プリドライブ回路69及び70の内部回路は同一である為、プリドライブ回路69の内部回路について以下に説明する。
【００９８】
オフ制御回路71は、オフ制御トランジスタ82であり、オフ制御トランジスタのゲート端子は入力端子74に接続される。オン制御回路72は、オン制御トランジスタ83及び抵抗84により構成され、抵抗84の一端はオン制御トランジスタ83のゲートに接続され他端は入力端子75に接続される。電源端子13とアースとの間にオフ制御トランジスタ82とオン制御トランジスタ83が直列に接続されている。オフ制御トランジスタ82の出力端子であるドレイン端子及びオン制御トランジスタ83の出力端子であるドレイン端子の接続点（ノード92）と出力トランジスタ78のゲート端子との間にスルーレート設定用の抵抗42が接続される。ノード91は出力トランジスタ78のソース端子のノードであって、ノード90は出力トランジスタ78の出力端子であるドレイン端子のノードを示す。
【００９９】
入力信号S1が入力端子74に印加されることによってオフ制御トランジスタ82は動作し、入力信号S2が入力端子75に印加されることによってオン制御トランジスタ83は動作する。プリドライブ回路70において、プリドライブ回路69の入力端子74、75に相当するものは、入力端子76、77であり入力信号はそれぞれS4、S5が印加される。
【０１００】
第1のクリップ回路73は、電圧・電流変換トランジスタ87及びクリップ電圧設定ダイオード85、86及びカレントミラートランジスタ88、89で構成される。電圧・電流変換トランジスタ87のゲートはノード92に接続され、ソースはダイオード86のカソードに接続され、ドレインは1次側のカレントミラートランジスタ88に接続される。2次側のカレントミラートランジスタ89はオン制御トランジスタ83のゲート端子に接続される。上記構成の第1のクリップ回路73は、差電圧検知回路（電圧・電流変換トランジスタ87及びクリップ電圧設定ダイオード85、86）により、出力トランジスタ78のソース端子（ノード91）電圧とオン制御トランジスタ83のドレイン端子（ノード92）電圧の差電圧を検知する。そして差電圧検知回路の出力信号をフィードバック回路（カレントミラートランジスタ88、89）により、オン制御トランジスタ83のゲート端子にフィードバックする構成である。
【０１０１】
詳細には、クリップ電圧設定ダイオード85、86により第1のクリップ電圧が設定される。前記設定された第1のクリップ電圧に応じて、電圧・電流変換トランジスタ87は出力トランジスタ78のソース端子電圧とオン制御トランジスタ83のドレイン端子電圧の差電圧を電流に変換出力する。前記変換された出力電流が1次側のカレントミラートランジスタ88に入力され、そのミラー比に応じた電流を2次側のカレントミラートランジスタ89が出力する。前記2次側のカレントミラートランジスタ89から出力された電流をオン制御トランジスタ83のゲート端子にフィードバック入力する構成である。
【０１０２】
クリップ電圧設定ダイオード85、86は第1のクリップ回路73の第1のクリップ電圧設定回路である。これらのダイオードは所望のクリップ電圧値によっては必ずしも必要ではない。又はツェナーダイオード又は抵抗又はダイオードとツェナーダイオードと抵抗の任意の組み合わせ回路を使用することにより、第1のクリップ電圧のクリップ電圧を自在に可変することが可能である。
【０１０３】
まず、図14のタイムチャートおいて、第1のクリップ回路73の動作を説明する。図14は、初期t1においてS1及びS2がローレベルからハイレベルに切換わったものとして、t1以後における第1のクリップ回路73の動作を示す。又、S2の出力インピーダンスは抵抗84の抵抗値に対して十分小さく無視できるものとする。なお、誘導負荷15にはa方向に電流が流れているものとする。
【０１０４】
初期t1において、オン制御トランジスタ83がオンする為、ノード92の電圧が下降しノード92とノード91の差電圧（ノード92電圧−ノード91電圧）は減少方向に動作する。電圧・電流変換トランジスタ87のゲート・ソース閾値電圧をV87th（絶対値）、ダイオード85及び86の順方向降伏電圧をVdとすると、ノード92とノード91の差電圧が〔−{V87th+（2*Vd）}〕以上においては、電圧・電流変換トランジスタ87はオフしている。この状態ではカレントミラートランジスタ88及び89に電流が流れない為、オン制御トランジスタ83のゲート電圧は、S2と同電圧のハイレベルである。この状態は、オン制御トランジスタ83のオン抵抗が最も低い状態である。
【０１０５】
t1aにおいて、ノード92とノード91の差電圧が〔−{V87th+（2*Vd）}〕まで減少すると、電圧・電流変換トランジスタ87がオンして電流を流し始める。この電流は1次側のカレントミラートランジスタ88に入力され、2次側のカレントミラートランジスタ89に吸い込み電流が出力される。2次側のカレントミラートランジスタ89に出力される電流は、S2から抵抗84を通って流れるため、オン制御トランジスタ83のゲート電圧は減少する。ノード92とノード91の差電圧が減少するにつれ、電圧・電流変換トランジスタ87に流れる電流が増加し、オン制御トランジスタ83のゲート電圧が減少する。これは、オン制御トランジスタ83のオン抵抗が増加することを示しており、ノード92の電圧下降はt1a以後緩やかになる。
【０１０６】
オン制御トランジスタ83のゲート電圧がその閾値電圧V83thまで下降した時のノード92とノード91の差電圧をV1offとする。t1bにおいてノード92とノード91の差電圧はV1off付近まで下降し、以後差電圧の下降がほぼ停止する。このt1b以後の動作がクリップ制御である。
【０１０７】
t1b以後における動作としては、出力トランジスタ78のゲート容量80及び81から電流を放電している期間は、ノード92とノード91の差電圧は完全にV1offまで下降せずV1offよりも若干高い値となる。出力トランジスタ78のゲート容量80及び81から放電が完了した後、ノード92とノード91の差電圧は完全にV1offに到達する。t1b以後の具体的動作を以下に示す。
【０１０８】
出力トランジスタ78のゲート容量80及び81から電流を放電している期間において、その放電電流は抵抗42を通ってノード92に流れるため、ノード92電圧は出力トランジスタ78のゲート電圧よりも低い値となっている。この状態で、仮にノード92とノード91の差電圧がV1offまで下降したと仮定すると、オン制御トランジスタ83が完全にオフし、ノード92に電流を供給する手段が断たれる。このため、抵抗42を通ってノード92に流れる放電電流が断たれる。抵抗42に流れる電流が断たれると、ノード92電圧は出力トランジスタ78のゲート電圧に向かって上昇する方向に変化する。ノード92電圧が上昇すると、ノード92とノード91の差電圧も上昇することになり、ノード92とノード91の差電圧はV1offよりも高い値となり、オン制御トランジスタ83が再度オンすることになる。
【０１０９】
オン制御トランジスタ83が再度オンすると、ノード92に電流が供給され、抵抗42を通ってノード92に放電電流が流れるため、ノード92の電圧は再度下降する方向に変化する。
上記制御は、t1b以後において、ノード92とノード91の差電圧がV1offに向かって下降すれば、ノード92とノード91の差電圧を上昇させるように制御する。ノード92とノード91の差電圧が上昇すれば、ノード92とノード91の差電圧を下降させるように制御するというネガティブフィードバック制御になっている。この時にフィードバックループの系が発振しないようにゲインと位相を適切に設定すれば、ノード92とノード91の差電圧は、V1offよりも若干高い値でバランスされる。
【０１１０】
出力トランジスタ78のゲート容量80及び81から放電が完了した後、すなわちノード92電圧と出力トランジスタ78のゲート電圧が完全に等しい電圧になった時に、ノード92とノード91の差電圧がV1offに到達する。この状態は、ノード92に電流を供給する手段が断たれており、ノード92とノード91の差電圧はV1off以上開かないことを示している。すなわち、出力トランジスタ78のソース（ノード91）電圧に対する、オン制御トランジスタ83のドレイン（ノード92）の電圧は、マイナスの一定電圧V1offでクリップすることが可能である。
【０１１１】
まとめると、出力トランジスタ78のゲート容量80及び81から電流を放電している期間においては、第1のクリップ電圧はV1offよりも若干高い値となる。出力トランジスタ78のゲート容量80及び81から放電が完了した後に第1のクリップ電圧はV1offに到達する。但し、オン制御トランジスタ83のサイズを大きく設定し、オン制御トランジスタ83のゲート電圧がその閾値V83th付近の電圧であっても、大電流を出力トランジスタ78のゲート容量80及び81に供給できるようにしておけば、出力トランジスタ78のゲート容量80及び81から電流を放電する期間の第1のクリップ電圧は、V1offとほぼ等しい値に設定することが可能である。
【０１１２】
次に、図15のタイムチャートにて、出力トランジスタ78のターンオンのスイッチング動作について説明する。図13に示す実施の形態7では、クリップ電圧1のみを備えた構成である為、出力トランジスタ78のターンオン動作のみ説明する。なお、図15のタイムチャート中では、図13において誘導負荷15にa方向に駆動電流が流れており、且つ出力トランジスタ4はオフしているものとする。また、第1のクリップ回路73のクリップ電圧をV1clipとする。前記に示したとおり、V1clipの値は、V1offの値とほぼ等しい値に設定されているものとする。
【０１１３】
初期t0において入力信号S1及びS2はローレベルである為、出力トランジスタ78のゲート電圧はハイレベルであり、出力トランジスタ78はオフしている。ノード90の電圧はローレベルである。
【０１１４】
t1において、S1及びS2がハイレベルに切換り、オン制御トランジスタ83がオン及びオフ制御トランジスタ82がオフすることにより、ノード92の電圧が下降する。しかし、第1のクリップ回路の前記の動作により、ノード92とノード91の差電圧（ノード92電圧−ノード91電圧）はV1clipでクリップされる。ノード92の電圧はノード91の電圧（VCC）に対してクリップ電圧V1clipを維持した状態で以後キープする。t1〜t2の期間において、出力トランジスタ78のゲート容量80及び81から放電し、出力トランジスタ78のゲート・ソース間電圧（ソース電圧−ゲート電圧）は増加する。
【０１１５】
t2において、出力トランジスタ78のゲート・ソース間電圧が増加し、出力トランジスタ78が誘導負荷15に流れる全電流を供給できる状態になると、ノード90の電圧が上昇を開始する。この時の出力トランジスタ78のゲート・ソース間電圧をVholdとする。ノード90の電圧が上昇している時は、出力トランジスタ78のゲート・ソース間電圧は一定電圧Vholdで平滑化される。このゲート・ソース間電圧の平滑化はMOSトランジスタの一般的な特性である。
【０１１６】
t3において、ノード90電圧が完全にハイレベルまで上昇した後は、ノード90電圧はハイレベルをキープする。t3以後、出力トランジスタ78のゲート・ソース間電圧は、再び増加し始め、t4において、出力トランジスタのゲート電圧が、ノード92の電圧まで下降すると、出力トランジスタ78のゲート・ソース間電圧の増加が停止する。
【０１１７】
図13に示す本実施例によれば、ノード90電圧が上昇するt2〜t3の期間において、抵抗42の両端差電圧（絶対値）は、（−V1clip−Vhold）の一定値である。なおV1clipはマイナス電圧である。すなわち、この時の出力トランジスタ78のゲート端子の放電電流は{（−V1clip−Vhold）／R42}の一定値で固定される。容量に一定電流で充電する際の電圧変動は直線的になることは明らかである。本実施例によれば、出力トランジスタ78のターンオン動作におけるノード90電圧の上昇時、ゲート容量に一定電流を入力することにより、線形性の高いスルーレートを実現することが可能である。
【０１１８】
さらに第1のクリップ回路73における別の効果としては、出力トランジスタ78のゲート・ソース間の順方向電圧の耐圧保護が挙げられる。
出力トランジスタ78がオンしている際は、出力トランジスタ78のゲート端子はノード92に電流を放電することにより電圧が下降する特性上、ノード92電圧以下の電圧に下降しない。第1のクリップ回路73はノード91電圧に対してノード92の電圧をマイナスの一定電圧でクリップする為、これは出力トランジスタ78のソース電圧（ノード91電圧）に対して、出力トランジスタ78のゲート電圧をマイナスの一定電圧でクリップする効果がある。
【０１１９】
すなわち第1のクリップ回路73の第1のクリップ電圧を出力トランジスタ78のゲート・ソース間の順方向電圧の耐圧以内に設定すれば、出力トランジスタ78のゲート・ソース間耐圧の保護をすることが可能である。
【０１２０】
上記実施の形態7によれば、ハイサイド側の出力トランジスタがP型MOSトランジスタであっても、N型MOSトランジスタ同様に、スルーレート制御及びゲート・ソース間電圧の耐圧保護が可能であることを意味している。
【０１２１】
（実施の形態8）
本発明の実施の形態8の具体的回路図を図16に示す。図16は本発明のスイッチング装置を備えたモータ駆動装置108の概略図である。
【０１２２】
図16において、モータ101の3相誘導負荷97、98、99はその一端を誘導負荷の中性点102に接続され、他端はそれぞれ出力トランジスタ3、4及び5、6及び93、9４の接続点であるノード28及び106及び107に接続される。出力トランジスタ3、4、5、6、93、94はN型MOSトランジスタであって、出力トランジスタ3、5、93のドレイン端子は第1の電源端子13に接続され、出力トランジスタ4、6、94のソース端子はアースに接続される。出力トランジスタ3のソース及びドレインには、ダイオード7のアノード及びカソードが接続される。同様に出力トランジスタ4、5、6、93、94には、ダイオード8、9、10、95、96が接続される。11は出力トランジスタ3のゲート・ドレイン寄生容量、12は出力トランジスタ3のゲート・ソース寄生容量である。この寄生容量は出力トランジスタ4、5、6、93、94にも同様に存在する（図示せず）。
【０１２３】
出力トランジスタ3、4及び5、6及び93、94のゲート端子を駆動するために、それぞれプリドライブ回路33及び41及び100が備えられる。プリドライブ回路33は、オン制御回路を駆動する入力端子22及びオフ制御回路を駆動する入力端子23及びオン・オフ制御回路を駆動する入力端子24の入力端子を有しており、それぞれ信号S1及びS2及びS3が入力される。プリドライブ回路41においてプリドライブ回路33の入力端子22、23、24に相当するものは、入力端子25、26、27である。入力信号はそれぞれS4、S5、S6が印加される。プリドライブ回路100においては、入力端子103、104、105が相当し、入力信号はそれぞれS7、S8、S9が印加される。
【０１２４】
プリドライブ回路33、41、100は、図2に示す実施の形態1と同一の構成を有している為、説明は割愛する。図2の実施の形態1に示すスイッチング制御装置は、Hブリッジ構成の誘導負荷を駆動するスイッチング制御装置を示したが、本実施例のように複数相の誘導負荷を有するモータ101であっても同じ特性が得られる。
【０１２５】
この構成により、本実施の形態8に示したモータ駆動装置108は、モータ101の回転速度制御のために出力トランジスタがPWM駆動される際、そのスイッチング動作時のノード28電圧及びノード106電圧及びノード107電圧のスルーレートを、適切な値に設定する事が容易に実現できる。上記により、モータ駆動装置108において、急峻な電圧変動による素子の誤動作や破壊を防止し、モータ駆動装置108から出されるノイズを低減する事により他の電気機器への妨害を防止する。さらには遅延による動作誤差を低減することによりモータのPWM制御性を向上し、発熱を低減させるという効果がある。
【０１２６】
さらにモータ101はその用途、例えばモータ101にかかる負荷の大きさやその回転速度に応じて、誘導負荷97、98、99に流す必要電流値は多様である為、様々な仕様の出力トランジスタが選択的に使用される。本発明によれば、様々な仕様の出力トランジスタにおいても、スルーレート及び耐圧の両面において汎用性高く対応することが可能である。言い換えれば、本発明のスイッチング制御装置を備えたモータ駆動装置108は、様々な用途に対応可能であることを示している。
【０１２７】
又、省素子及び省端子である為、モータ駆動装置108の小型化と低コスト化を実現している。
（応用製品の例）
本発明に係るスイッチング制御装置は、プリンタ、複写機、シュレッダ装置などのモータを備えた事務機器全般に適用可能である。また、洗濯機、空調機、冷蔵庫、掃除機などのモータを備えた家電製品全般に適用可能である。また、電気自動車、電気二輪車、電動アシスト自転車、列車、飛行機などの動力源であるモータを備えた移動体全般に適用可能である。
【産業上の利用可能性】
【０１２８】
PWM制御によって駆動されるスイッチング回路を介して負荷への通電を制御する制御回路などに使用できる。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施の形態1におけるスイッチング制御装置のブロック図
【図２】本発明の実施の形態1におけるスイッチング制御装置の具体的回路図
【図３】本発明の実施の形態1におけるスイッチング動作タイムチャート（ターンオン）
【図４】本発明の実施の形態1におけるスイッチング動作タイムチャート（ターンオフ）
【図５】本発明の実施の形態1における第1のクリップ回路動作タイムチャート
【図６】本発明の実施の形態1における第2のクリップ回路動作タイムチャート
【図７】本発明の実施の形態2におけるスイッチング制御装置の具体的回路図
【図８】本発明の実施の形態3におけるスイッチング制御装置の具体的回路図
【図９】本発明の実施の形態4におけるスイッチング制御装置のブロック図
【図１０】本発明の実施の形態5におけるスイッチング制御装置のブロック図
【図１１】本発明の実施の形態6におけるスイッチング制御装置の具体的回路図
【図１２】本発明の実施の形態7におけるスイッチング制御装置のブロック図
【図１３】本発明の実施の形態7におけるスイッチング制御装置の具体的回路図
【図１４】本発明の実施の形態7における第1のクリップ回路動作タイムチャート
【図１５】本発明の実施の形態7におけるスイッチング動作タイムチャート(ターンオン)
【図１６】本発明の実施の形態8におけるモータ駆動装置の概略図
【図１７】公知における一般的なプリドライブ回路の実施例
【図１８】公知におけるスイッチング動作タイムチャート（ターンオン）
【図１９】公知におけるスイッチング動作タイムチャート（ターンオフ）
【符号の説明】
【０１３０】
1、2  公知のプリドライブ回路
3〜6  出力トランジスタ（N型MOSトランジスタ）
7〜10  ダイオード
11  ゲート・ドレイン寄生容量
12  ゲート・ソース寄生容量
13  第1の電源（VCC）
14  昇圧端子（VPUMP）
15  誘導負荷
16  オン制御トランジスタ
17  オフ制御トランジスタ
18、19  スルーレート設定用抵抗
20  オン・オフ制御回路
21  ゲート・ソース間逆方向電圧保護ダイオード
22〜27  入力端子
28  ノード（出力トランジスタ3のソース端子）
29、30  出力トランジスタ（N型MOSトランジスタ）
31  第1の電源
32  第2の電源
33  本発明の実施の形態1におけるプリドライブ回路
34  オン制御回路
35  オフ制御回路
36  オン・オフ制御回路
37  第1のクリップ回路
38  第2のクリップ回路
40  誘導負荷
41  本発明の実施の形態1におけるプリドライブ回路
42  スルーレート設定用抵抗
43  オン制御トランジスタ
44  オフ制御トランジスタ
45、46  抵抗
47  電圧・電流変換トランジスタ
48、49  クリップ電圧設定ダイオード
50  1次側のカレントミラートランジスタ
51  2次側のカレントミラートランジスタ
52  クリップ電圧設定ダイオード
53  電圧・電流変換トランジスタ
54  1次側のカレントミラートランジスタ
55  2次側のカレントミラートランジスタ
56  ノード（オン制御トランジスタ43とオフ制御トランジスタ44の接続点）
57  クリップ電圧設定抵抗
58  ノード（ダイオード49とダイオード52の接続点）
59、60  クリップ電圧設定ダイオード
61、62  クリップ電圧設定抵抗
63、64  スルーレート設定用抵抗
65、66  出力トランジスタ（N型MOSトランジスタ）
67、68  出力トランジスタ（P型MOSトランジスタ）
69、70  本発明の実施の形態7におけるプリドライブ回路
71  オフ制御回路
72  オン制御回路
73  第1のクリップ回路
74〜77  入力端子
78、79  出力トランジスタ（P型MOSトランジスタ）
80  ゲート・ソース寄生容量
81  ゲート・ドレイン寄生容量
82  オフ制御トランジスタ
83  オン制御トランジスタ
84  抵抗
85、86  クリップ電圧設定ダイオード
87  電圧・電流変換トランジスタ
88  1次側のミラートランジスタ
89  2次側のミラートランジスタ
90  ノード（出力トランジスタ78のドレイン端子）
91  ノード（出力トランジスタ78のソース端子）
92  ノード（オフ制御トランジスタ82とオン制御トランジスタ83の接続点）
93、94  出力トランジスタ（N型MOSトランジスタ）
95、96  ダイオード
97、98、99  誘導負荷
100  本発明の実施の形態1におけるプリドライブ回路
101  モータ
102  誘導負荷の中性点
103、104、105  入力端子
106  ノード（出力トランジスタ5と出力トランジスタ6の接続点）
107  ノード（出力トランジスタ93と出力トランジスタ94の接続点）
108  モータ駆動装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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