(57)【要約】【課題】ＥＵＶ光を利用した良好なパターニングを行えるパターン形成方法を提供する。【解決手段】被処理基板の上に第１の膜を形成する工程と、第１の膜の上に第１の膜よりもＥＵＶ（Extreme UltraViolet）光に対する光吸収係数が小さく、シリコン膜である第２の膜を形成する工程と、第２の膜の上にレジスト膜を形成する工程と、レジスト膜にＥＵＶ光を選択的に照射する工程と、レジスト膜を現像する工程とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
被処理基板の上に第１の膜を形成する工程と、
前記第１の膜の上に、前記第１の膜よりもＥＵＶ（Extreme UltraViolet）光に対する光吸収係数が小さく、シリコン膜である第２の膜を形成する工程と、
前記第２の膜の上にレジスト膜を形成する工程と、
前記レジスト膜にＥＵＶ光を選択的に照射する工程と、
前記レジスト膜を現像する工程と、
を備えたことを特徴とするパターン形成方法。
【請求項２】
被処理基板の上に第１の膜を形成する工程と、
前記第１の膜の上に、前記第１の膜よりもＥＵＶ（Extremely Ultra Violet）光に対する光吸収係数が小さい第２の膜を形成する工程と、
前記第２の膜の上に、前記第２の膜よりもＥＵＶ光に対する光吸収係数が大きい第３の膜を形成する工程と、
前記第３の膜の直上にレジスト膜を形成する工程と、
前記レジスト膜にＥＵＶ光を選択的に照射する工程と、
前記レジスト膜を現像する工程と、
を備えたことを特徴とするパターン形成方法。
【請求項３】
前記第２の膜は、シリコン膜であることを特徴とする請求項２記載のパターン形成方法。
【請求項４】
前記第３の膜の膜厚が、５（ｎｍ）以下であることを特徴とする請求項２または３に記載のパターン形成方法。
【請求項５】
前記第１の膜は有機膜であることを特徴とする請求項１〜４のいずれか１つに記載のパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法に関し、特にＥＵＶ（Extreme UltraViolet）光を用いたリソグラフィプロセスに適用されるパターン形成方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスの微細化の要求に伴い、リソグラフィの光源として、現在主に使われている波長１９３（ｎｍ）のＡｒＦ光ではなく、波長１３．５（ｎｍ）のＥＵＶ光を用いることが検討されている。ところが、ＥＵＶ光はエネルギーが高いため、膜に吸収されると二次電子が発生し、これがレジスト膜に迷光として作用し、レジストパターン精度を悪化させたり、またＥＵＶ光の照射そのもので膜が損傷を受ける懸念がある。なお、ＥＵＶ光に対する光吸収係数は、物質の分子構造ではなく元素の種類で決まることが知られている（例えば非特許文献１参照）。
【非特許文献１】"Proceedings of SPIE",vol.3997,2000年,p.588-599.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ＥＵＶ光を利用した良好なパターニングを行えるパターン形成方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、被処理基板の上に第１の膜を形成する工程と、前記第１の膜の上に、前記第１の膜よりもＥＵＶ（Extreme UltraViolet）光に対する光吸収係数が小さく、シリコン膜である第２の膜を形成する工程と、前記第２の膜の上にレジスト膜を形成する工程と、前記レジスト膜にＥＵＶ光を選択的に照射する工程と、前記レジスト膜を現像する工程と、を備えたことを特徴とするパターン形成方法が提供される。
【０００５】
また、本発明の他の一態様によれば、被処理基板の上に第１の膜を形成する工程と、前記第１の膜の上に、前記第１の膜よりもＥＵＶ（Extremely Ultra Violet）光に対する光吸収係数が小さい第２の膜を形成する工程と、前記第２の膜の上に、前記第２の膜よりもＥＵＶ光に対する光吸収係数が大きい第３の膜を形成する工程と、前記第３の膜の直上にレジスト膜を形成する工程と、前記レジスト膜にＥＵＶ光を選択的に照射する工程と、前記レジスト膜を現像する工程と、を備えたことを特徴とするパターン形成方法が提供される。
【発明の効果】
【０００６】
本発明によれば、ＥＵＶ光を利用した良好なパターニングを行えるパターン形成方法が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、本発明の実施形態について説明する。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るパターン形成方法を説明するための模式図であり、基板及びその上に積層された各膜の断面を示す。なお、以下の実施形態において、加工対象である「被処理基板」としては、基板１上に被加工膜２が形成されたものを例示するが、「被処理基板」には基板１だけのものも含む。
【０００９】
まず、図１（ａ）に示すように、例えばシリコンからなる基板１上に、被加工膜２、第１の膜３、第２の膜４を順に形成する。例えば、被加工膜２の膜厚は２００（ｎｍ）、第１の膜３の膜厚は３００（ｎｍ）、第２の膜４の膜厚は３０（ｎｍ）である。
【００１０】
被加工膜２は、例えば、シリコン酸化膜、シリコン窒化膜、その他絶縁膜、導体膜、半導体膜などである。
【００１１】
第１の膜３としては、波長１３．５（ｎｍ）付近のＥＵＶ光に対する光吸収係数が第２の膜４よりも大きいものが用いられ、第２の膜４としては、波長１３．５（ｎｍ）付近のＥＵＶ光に対する光吸収係数が第１の膜３よりも小さいものが用いられる。
【００１２】
波長１３．５（ｎｍ）付近のＥＵＶ光の光吸収係数は、物質の分子構造ではなく元素の種類で決まり（例えば非特許文献１参照）、光吸収係数の大小を不等式で示すと、Ｓｉ（シリコン）＜Ｈ（水素）＜Ｃ（炭素）＜Ｎ（窒素）＜Ｏ（酸素）＜Ｆ（フッ素）＜Ａｌ（アルミニウム）の関係がある。
【００１３】
この観点から、第２の膜４としては、例えば多結晶シリコン膜を用いることができ、第１の膜３としては、例えばＣ（炭素）を主成分として含む有機膜を用いることができる。
【００１４】
なお、第２の膜４としては、多結晶シリコン膜に限らず、アモルファスシリコン膜等の他のシリコン膜を用いることができ、さらには、第１の膜３よりもＥＵＶ光に対する光吸収係数が小さいものであればシリコン膜以外を用いることもできる。ただし、シリコンは、通常の半導体プロセスでよく使用される物質の中で最もＥＵＶ光に対する光吸収係数が小さい部類に入り、且つシリコン膜は、成膜や加工の容易性・制御性に優れ、また安価であるので、第２の膜４として、多結晶シリコン膜やアモルファスシリコン膜などのシリコン膜を用いることが望ましい。
【００１５】
第１の膜３としては、有機膜以外にも、フッ素、酸素、アルミニウムの少なくともいずれか１つを含む膜を用いてもよい。
【００１６】
また、第１の膜３におけるＥＵＶ光の吸収量をより大きく、第２の膜４におけるＥＵＶ光の吸収量をより小さくするために、第１の膜３は第２の膜４よりも厚く、第２の膜４は第１の膜３よりも薄くすることが望ましい。
【００１７】
第２の膜４を形成した後、第２の膜４の上に、例えばスピンコート塗布法によりレジストを塗布し、ベーク（熱処理）することで、膜厚１００（ｎｍ）のレジスト膜６を形成する。レジスト膜６は、例えば、Ｈ（水素）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）の少なくともいずれかの元素を含む樹脂系材料からなり、１３．５（ｎｍ）付近のＥＵＶ 光の露光を受けた部分が現像液に対して溶解するポジ型レジストである。もちろん、これに限ることなく、ＥＵＶ光の未露光部分が現像液に対して溶解するネガ型のレジストをレジスト膜６として用いてもよい。
【００１８】
次に、開口数ＮＡ＝０．２５のＥＵＶ露光装置を用いて、レジスト膜６に対して、波長１３．５（ｎｍ）付近のＥＵＶ 光を、図示しないフォトマスクを通じて表面側から選択的に照射露光し、その後ベーク（熱処理）したあと、例えばテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３８％水溶液を用いて現像し、純水でリンスする。これにより、レジスト膜６は、図１（ｂ）に示すように、例えばライン幅４０（ｎｍ）、周期８０（ｎｍ）のライン・アンド・スペースパターンに加工される。
【００１９】
本実施形態によれば、上記ＥＵＶ光の露光時、レジスト膜６直下の第２の膜４でのＥＵＶ光の吸収は小さく、レジスト膜６に対して迷光となるような二次電子の発生を抑制でき、レジスト膜６は図１（ｂ）に示すように断面矩形の所望の良好な形状にパターニングされる。
【００２０】
また、第２の膜４の直下には、第２の膜４よりもＥＵＶ光に対する光吸収係数が大きい第１の膜３が形成されているため、ＥＵＶ光は第１の膜３でほとんど吸収され、被加工膜２や基板１への入射を抑制でき、それらに損傷を与えない。
【００２１】
なお、第２の膜４の膜厚があまり厚くなってしまうと、ＥＵＶ光に対する光吸収係数が小さい物質を使用していても光吸収量が多くなってしまうので薄い方がよいが、下層の第１の膜３で発生する電子をレジスト膜６に到達させない程度の厚さにはする必要がある。
【００２２】
レジスト膜６に形成されたパターンは逐次下層に加工転写される。すなわち、レジスト膜６をマスクとして第２の膜４が図１（ｃ）に示すようにエッチング加工され、第２の膜４をマスクとして図１（ｄ）に示すように第１の膜３がエッチング加工され、第１の膜３をマスクとして図１（ｅ）に示すように被加工膜２がエッチング加工される。そして、本実施形態によれば、前述したようにレジスト膜６を所望のパターンに精度よく加工できるので、最終的な加工対象である被加工膜２の加工精度も高めることができ、結果として、得られる製品の品質向上に寄与する。
【００２３】
［第２の実施形態］
図２は、本発明の第２の実施形態に係るパターン形成方法を説明するための模式図である。図１を参照して前述した第１の実施形態と同様の要素には同じ符号を付している。
【００２４】
ポジ型レジストを用いたＥＵＶ光の露光においては、図３に示すように、レジスト膜６の根元部分が裾引き状に加工されやすい傾向がある。これは、レジスト膜６において、ＥＵＶ光が直接当たった部分のみが現像液に対して可溶性となる反応を起こすだけでなく、ＥＵＶ光が当たった部分からＥＵＶ光が１〜２（ｎｍ）ほど拡散し、その拡散した部分で現像液に対して可溶性となる反応を起こすことに起因する。すなわち、レジスト膜６において下層１０との境界付近は下からのＥＵＶ光の拡散がなく、露光不足になりやすい。
【００２５】
そこで、本発明第２の実施形態では、図２（ａ）に示すように、レジスト膜６の直下であって、第２の膜４との間に、第２の膜４よりもＥＵＶ光に対する光吸収係数が大きい第３の膜５を形成している。
【００２６】
第３の膜５としては、第１の膜３と同程度の光吸収係数の物質を使うことができ、例えばＣ（炭素）を主成分とする有機膜で構成することができる。ただし、第３の膜５の膜厚をあまり厚くしてしまうと、ＥＵＶ光照射時に第３の膜５での二次電子発生量が多くなり、直上のレジスト膜６に対して迷光として作用しレジスト膜６の加工精度を悪化させるおそれがある。
【００２７】
したがって、第３の膜５の膜厚は、第３の膜５で吸収されたＥＵＶ光をレジスト膜６底部（第３の膜６との界面付近）に拡散させるのに必要な最小限の膜厚である１〜２（ｎｍ）に抑える必要がある。なお、第３の膜５の膜厚は、各膜の材料、露光条件等の違いに応じて、またプロセスのばらつき等を考慮して、膜厚最大値として５（ｎｍ）までは許容できる。
【００２８】
本実施形態においても、開口数ＮＡ＝０．２５のＥＵＶ露光装置を用いて、レジスト膜６に対して、波長１３．５（ｎｍ）付近のＥＵＶ 光を、図示しないフォトマスクを通じて表面側から選択的に照射露光し、その後ベーク（熱処理）したあと、例えばテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）の２．３８％水溶液を用いて現像し、純水でリンスする。これにより、レジスト膜６は、図２（ｂ）に示すように、例えばライン幅４０（ｎｍ）、周期８０（ｎｍ）のライン・アンド・スペースパターンに加工される。
【００２９】
そして、本実施形態においても、上記ＥＵＶ光の露光時、レジスト膜６下方の第２の膜４でのＥＵＶ光の吸収は小さく、レジスト膜６に対して迷光となるような二次電子の発生を抑制でき、レジスト膜６は図２（ｂ）に示すように断面矩形の所望の良好な形状にパターニングされる。
【００３０】
また、第２の膜４の直下には、第２の膜４よりもＥＵＶ光に対する光吸収係数が大きい第１の膜３が形成されているため、ＥＵＶ光は第１の膜３でほとんど吸収され、被加工膜２や基板１への入射を抑制でき、それらに損傷を与えない。
【００３１】
さらに、本実施形態では、レジスト膜６の直下に、レジスト膜６が反応を起こすのに必要なＥＵＶ光の拡散距離を考慮した膜厚で、第２の膜４よりもＥＵＶ光の吸収係数が大きい第３の膜５を形成しているため、第３の膜５に照射されたＥＵＶ光は直上のレジスト膜６の底部に向けて拡散し、レジスト膜６底部における未反応を防ぐことができ、結果として、レジスト膜６を所望の良好な矩形状パターンに加工することができる。
【００３２】
以降、第１の実施形態と同様、レジスト膜６に形成されたパターンは逐次下層に加工転写される。
【００３３】
［第３の実施形態］
次に、本発明の第３の実施形態として、上述したパターン形成方法を利用した半導体装置の製造方法について説明する。すなわち、上述した本発明実施形態に係るパターン形成方法を配線や絶縁膜などの加工に利用して、様々な半導体装置を製造できる。
【００３４】
図４は、本実施形態に係る半導体装置の製造工程の一部を例示するフローチャートであり、同図は半導体装置として例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の製造工程を例示する。
【００３５】
ＭＯＳＦＥＴの製造に際しては、まず、例えばシリコン基板やシリコン層（以下、まとめてウェーハと称する）の上にゲート絶縁膜を形成する（ステップＳ１）。そして、そのゲート絶縁膜の上にゲート電極となる導体層を形成する（ステップＳ２）。その後に、所定のマスクを形成し、導体層とゲート絶縁膜をパターニングする（ステップＳ３）。このゲートパターニングの工程において、本発明実施形態のパターン形成方法を用いることができる。
【００３６】
すなわち、ゲート電極となる導体層の上に、前述した、第１の膜３、第２の膜４、必要に応じて第３の膜５、レジスト膜６を形成し、露光、ベーク、現像、洗浄、乾燥などを行って所望のレジストパターンを形成し、このレジストパターンをマスクとしてゲート電極及びゲート絶縁膜をエッチング加工する。
【００３７】
その後、パターニングしたゲートをマスクとしてウェーハに不純物を導入することにより、ソース・ドレイン領域を形成する（ステップＳ４）。そして、ウェーハ上に層間絶縁膜を形成し（ステップＳ５）、さらに配線層を形成する（ステップＳ６）ことにより、ＭＯＳＦＥＴの要部が完成する。ここで、配線層とソース・ドレイン領域とのコンタクトのために層間絶縁膜にビアを形成する工程や、配線層をパターニングする工程においても、本発明実施形態のパターン形成方法を用いることができ、これにより、加工対象の各パターンを所望の形状に精度よく加工でき、結果として半導体装置の品質向上に寄与する。
【００３８】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るパターン形成方法を説明するための模式図。
【図２】本発明の第２の実施形態に係るパターン形成方法を説明するための模式図。
【図３】レジスト膜の根元部分の裾引き形状を示す模式図。
【図４】本発明の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【符号の説明】
【００４０】
１…基板、２…被加工膜、３…第１の膜、４…第２の膜、５…第３の膜、６…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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