(57)【要約】【課題】消去ベリファイ動作時にビット線に対する充電能力を向上し、消去ベリファイ動作の確度を向上する不揮発性半導体記憶装置を提供する。【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列に接続されたメモリストリングが行列状に複数配置されたメモリセルアレイと、複数のメモリストリングの一端部と他端部に各々接続された複数の第１の選択トランジスタと複数の第２の選択トランジスタと、複数の第２の選択トランジスタに各々接続された複数のビット線と、複数のメモリセルに各々接続された複数のワード線と、消去ベリファイ動作を行う際に、メモリストリング内の複数のメモリセルをワード線の接続位置に応じて入れ子状に分割し、分割したメモリセル群毎に異なる電圧レベルの制御電圧をワード線に印加するとともに、異なる電圧レベルの制御電圧を複数回に分けてワード線に印加する制御回路と、を具備する。【選択図】図１
2009252278.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列に接続されたメモリストリングと、
前記メモリストリングが行列状に複数配置されたメモリセルアレイと、
前記複数のメモリストリングの一端部に各々接続された複数の第１の選択トランジスタと、
前記複数のメモリストリングの他端部に各々接続された複数の第２の選択トランジスタと、
前記複数の第２の選択トランジスタに各々接続された複数のビット線と、
前記複数のメモリセルに各々接続された複数のワード線と、
前記メモリセルアレイの消去ベリファイ動作を行う際に、前記メモリストリング内の前記複数のメモリセルを前記ワード線の接続位置に応じて入れ子状に分割し、分割したメモリセル群毎に異なる電圧レベルの制御電圧を前記ワード線に印加するとともに、前記分割したメモリセル群毎に前記異なる電圧レベルの制御電圧を複数回に分けて前記ワード線に印加する制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリストリングは、前記第１の選択トランジスタと前記第２の選択トランジスタに各々隣接する両端部にダミーセルを接続し、前記各ダミーセルにダミーワード線を接続し、
前記制御回路は、前記メモリセルアレイの消去ベリファイ動作を行う際に、前記メモリストリング内の前記複数のメモリセルと前記ダミーセルを前記ワード線及び前記ダミーワード線の接続位置に応じて入れ子状に少なくとも２つ以上のメモリセル群に分割し、前記分割したメモリセル群毎と前記ダミーセル毎に異なる電圧レベルの制御電圧を前記ワード線および前記ダミーワード線に印加するとともに、前記分割したメモリセル群毎に前記異なる電圧レベルの制御電圧を複数回に分けて前記ワード線および前記ダミーワード線に印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記複数のメモリセルを前記ワード線の接続位置に応じて入れ子状にN個（Nは２以上の整数）のメモリセル群に分割し、第ｋ（ｋ＝１，２，・・・，Ｎ)のメモリセル群の前記ワード線には第１の制御電圧を印加し、第1のメモリセル群の消去ベリファイ動作を行い、第１のメモリセル群の消去が完了した場合に、第ｋ（ｋ＝１，２，・・・，Ｎ)のメモリセル群の前記ワード線には第２の制御電圧を印加し、第２のメモリセル群の消去ベリファイ動作を行い、同様に、前記制御電圧を印加する動作と前記消去ベリファイ動作をN回繰り返し、第Ｎ−１のメモリセル群の消去が完了した場合に、第ｋ（ｋ＝１，２，・・・，Ｎ)のメモリセル群のワード線には第Nの制御電圧を印加し、第Nのメモリセル群の消去ベリファイ動作を行うことで、前記複数のメモリセルの消去ベリファイ動作を実行することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記分割したメモリセル群毎と前記ダミーセル毎に印加する前記制御電圧は、隣接するメモリセル群に各々印加する前記制御電圧のうち一方の制御電圧の電圧レベルを他方の制御電圧の電圧レベルより高く、又は、低く設定するとともに、前記ダミーセルと該ダミーセルに隣接するメモリセル群に各々印加する前記制御電圧のうち一方の制御電圧の電圧レベルを他方の制御電圧の電圧レベルを高く、又は、低く設定することを特徴とする請求項１乃至３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルが直列に接続されたメモリストリングと、
前記メモリストリングが行列状に複数配置されたメモリセルアレイと、
前記複数のメモリストリングの一端部に各々接続された複数の第１の選択トランジスタと、
前記複数のメモリストリングの他端部に各々接続された複数の第２の選択トランジスタと、
前記複数の第２の選択トランジスタに各々接続された複数のビット線と、
前記複数のメモリセルに各々接続された複数のワード線と、
前記メモリセルアレイの消去ベリファイ動作を行う際に、前記メモリストリング内の前記複数のメモリセルを前記ワード線の接続位置に応じて入れ子状に分割し、分割したメモリセル群毎に異なる電圧レベルの制御電圧を前記ワード線に印加するとともに、前記分割したメモリセル群毎に前記異なる電圧レベルの制御電圧を複数回に分けて前記ワード線に印加する制御回路と、を具備する不揮発性半導体記憶装置と、
前記メモリセルアレイに対するアクセス回数を計数するカウンタと、
前記カウンタにより計数されるアクセス回数に基づいて、前記メモリセル群の分割数を前記不揮発性半導体記憶装置に設定する分割数設定部と、を具備するコントローラと、
を具備することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、不揮発性のメモリセルを直列に複数接続したメモリストリングを備えた不揮発性半導体記憶装置及びその不揮発性半導体記憶装置を利用するメモリシステムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、微細加工の進展によりメモリセルのゲート長やゲート幅の微細化が進んでいる。しかし、メモリセルのゲート絶縁膜は、メモリセルのデータ保持信頼性やデータ書き込みおよび消去動作における耐圧の観点で、薄膜化が困難である。その結果、メモリセルの微細化に伴って、メモリセルに流せるセル電流量が減少している。また、ＮＡＮＤ型フラッシュメモリでは、大容量化に伴い、複数のメモリセルを直列に接続して構成されるメモリストリングにおいて、メモリセルの直列接続数が増加する傾向にあり、メモリセルに流せるセル電流量が減少している。
【０００３】
上記のように、メモリセルに流せるセル電流の減少により、メモリセルの消去状態を検証する消去ベリファイ動作において、メモリストリング内の全てのメモリセルが消去されている場合であっても、メモリストリング毎に接続されたビット線ＢＬを所定時間で充電することが困難になってきている。
【０００４】
また、ＮＡＮＤ型フラッシュメモリでは、微細化による大容量化に伴い、メモリストリングの端部のメモリセルと中央部のメモリセルの書き込み特性の差が大きくなってきている。この書き込み特性を均一化するＮＡＮＤ型フラッシュメモリが特許文献１により提案されている。このＮＡＮＤ型フラッシュメモリでは、メモリストリングの各端部に接続されるビット線側セレクトゲート及びソース側セレクトゲートに各々隣接するメモリセルをダミーセルとし、これら２つのダミーセルの間に複数のメモリセルを接続する構成としている。ダミーセルは、情報を記憶させないため、書き込み・読み出し時は常に非選択セルとして扱われる。ダミーセルを挿入することにより、ダミーセルに挟まれたメモリセルを均一なバイアス条件で書き込み動作を行うことを可能にしている。
【０００５】
また、ＮＡＮＤ型フラッシュメモリでは、微細化によるセル電流の減少に伴い、メモリセルの低電圧マージンが悪くなり、消去ベリファイ動作時に消去フェイルが誘発されている。この消去ベリファイ動作時に消去フェイルを引き起こすことを防止する消去スキーム及び不揮発性メモリ装置が特許文献２により提案されている。この消去スキーム及び不揮発性メモリ装置では、消去ベリファイ動作時にメモリストリング内の一部のメモリセルに第１の読出電圧を印加し、残りのメモリセルに第１の読出電圧より高い第２の読出電圧を印加した状態で第１の消去ベリファイ動作を実行し、一部のメモリセルに第２の読出電圧を印加し、続いて、残りのメモリセルに第１の読出電圧を印加した状態で第２の消去ベリファイ動作を実行することにより、消去ベリファイ動作の信頼性を向上させている。
【特許文献１】特開２００５−２３５２６０号公報
【特許文献２】特開２００６−５４０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、消去ベリファイ動作時にビット線に対する充電能力を向上し、消去ベリファイ動作の確度を向上することを可能にする不揮発性半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列に接続されたメモリストリングと、前記メモリストリングが行列状に複数配置されたメモリセルアレイと、前記複数のメモリストリングの一端部に各々接続された複数の第１の選択トランジスタと、前記複数のメモリストリングの他端部に各々接続された複数の第２の選択トランジスタと、前記複数の第２の選択トランジスタに各々接続された複数のビット線と、前記複数のメモリセルに各々接続された複数のワード線と、前記メモリセルアレイの消去ベリファイ動作を行う際に、前記メモリストリング内の前記複数のメモリセルを前記ワード線の接続位置に応じて入れ子状に分割し、分割したメモリセル群毎に異なる電圧レベルの制御電圧を前記ワード線に印加するとともに、前記分割したメモリセル群毎に前記異なる電圧レベルの制御電圧を複数回に分けて前記ワード線に印加する制御回路と、を具備することを特徴とする。
【０００８】
本発明の実施の形態に係るメモリシステムは、複数のメモリセルが直列に接続されたメモリストリングと、前記メモリストリングが行列状に複数配置されたメモリセルアレイと、前記複数のメモリストリングの一端部に各々接続された複数の第１の選択トランジスタと、前記複数のメモリストリングの他端部に各々接続された複数の第２の選択トランジスタと、前記複数の第２の選択トランジスタに各々接続された複数のビット線と、前記複数のメモリセルに各々接続された複数のワード線と、前記メモリセルアレイの消去ベリファイ動作を行う際に、前記メモリストリング内の前記複数のメモリセルを前記ワード線の接続位置に応じて入れ子状に分割し、分割したメモリセル群毎に異なる電圧レベルの制御電圧を前記ワード線に印加するとともに、前記分割したメモリセル群毎に前記異なる電圧レベルの制御電圧を複数回に分けて前記ワード線に印加する制御回路と、を具備する不揮発性半導体記憶装置と、前記メモリセルアレイに対するアクセス回数を計数するカウンタと、前記カウンタにより計数されるアクセス回数に基づいて、前記メモリセル群の分割数を前記不揮発性半導体記憶装置に設定する分割数設定部と、を具備するコントローラと、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明よれば、消去ベリファイ動作時にビット線に対する充電能力を向上し、消去ベリファイ動作の確度を向上する不揮発性半導体記憶装置及びメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る不揮発性半導体記憶装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００を利用するメモリシステム１の全体構成を示す図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備える。ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路１０６、ブロック制御回路１０７、データレジスタ１０８、インターフェイス回路１０９、ウェル制御回路１１０及びセルソース線制御回路１１１を備える。
【００１２】
メモリセルアレイ１０１は、ソース側選択ゲートトランジスタ、複数のメモリセル及びドレイン側選択ゲートトランジスタが直列に接続されたメモリストリングが行列状に配置されて形成される。図２は、メモリセルアレイ１０１内のブロック構成例を示す図である。図２に示すように、メモリセルアレイ１０１は、分割されたｍ個のブロックＢＬＯＣＫ１，ＢＬＯＣＫ２，ＢＬＯＣＫ３，・・・，ＢＬＯＣＫｉ，・・・，ＢＬＯＣＫｍを備える。ここで、「ブロック」とは、データを一括消去する最小単位である。ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２，ＢＬＯＣＫ３，・・・，ＢＬＯＣＫｉ，・・・，ＢＬＯＣＫｍは、以下に示すメモリストリングを複数備えており、同じ構成を有している。
【００１３】
図３（ａ）にメモリストリングの構成例を示す。図３（ａ）に示すメモリストリングは、共通ソース線ＣＥＬＳＲＣに接続されたソース側選択ゲートトランジスタ（第１の選択トランジスタ）ＳＧＳと、ビット線ＢＬに接続されたドレイン側選択ゲートトランジスタ（第２の選択トランジスタ）ＳＧＤと、複数のメモリセルＭ０，Ｍ１，・・・Ｍｋ，Ｍｋ＋１，・・・Ｍｎ−１，Ｍｎと、を備える。メモリセルＭ０，Ｍ１，・・・Ｍｋ，Ｍｋ＋１，・・・Ｍｎ−１，Ｍｎの各ゲート端子には、各々ワード線ＷＬ０，ＷＬ１，・・・ＷＬｋ，ＷＬｋ＋１，・・・ＷＬｎ−１，ＷＬｎが接続されている。このメモリストリングでは、ｎ個のメモリセルを直列に接続した場合を示している。
【００１４】
インターフェイス回路１０９は、外部のコントローラ２００と接続され、コントローラ２００との間でデータ及び制御信号（各種コマンド、アドレス情報及びクロック信号等）の送受信を行う。インターフェイス回路１０９は、コントローラ２００から受信したデータ及び制御信号に所定の処理を施して主制御回路１０６及びデータレジスタ１０８に出力する。
【００１５】
主制御回路１０６は、インターフェイス回路１０９から入力される制御信号に基づいて、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、ブロック制御回路１０７及びデータレジスタ１０８を制御する。主制御回路１０６は、アドレス情報に含まれたロウアドレス及びカラムアドレスをロウデコーダ１０２及びカラムデコーダ１０３に各々出力し、メモリセルに対してデータの読出動作、書込動作、又は消去動作に関わる動作を制御している回路である。また、主制御回路１０６は、消去ベリファイ動作を制御する制御プログラムを記憶し、制御プログラムに基づいてロウデコーダ１０２の消去ベリファイ動作を制御する。主制御回路１０６は、消去ベリファイ動作を実行する際に、メモリストリング内の複数のメモリセルをワード線ＷＬの接続位置に応じてメモリセル群毎に分割し、分割したメモリセル群毎にワード線ＷＬに印加する消去ベリファイ電圧の電圧レベルや印加回数等をロウデコーダ１０２を通じて制御する。さらに、主制御回路１０６は、コントローラ２００からインターフェイス回路１０９を介して入力される分割設定数に基づいて、メモリストリング内のメモリセル群の分割数を変更し、当該分割数に応じて消去ベリファイ電圧の電圧レベルや印加回数を変更する。
【００１６】
ロウデコーダ１０２は、主制御回路１０６から入力されるロウアドレスに基づいて、メモリセルアレイ１０１内の動作対象のメモリセルに接続されたワード線ＷＬを選択し、選択したワード線ＷＬに対してデータの読出動作、書込動作、又は消去動作に関わる電圧を印加する。また、ロウデコーダ１０２は、消去ベリファイ動作時に主制御回路１０６の制御下でメモリストリング内の複数のメモリセルをメモリセル群毎に分割し、分割したメモリセル群毎にワード線ＷＬに印加する消去ベリファイ電圧の電圧レベルや印加回数を変更する。
【００１７】
カラムデコーダ１０３は、主制御回路１０６から入力されるカラムアドレス及びデータに基づいてセンスアンプ回路１０５及び選択回路１０４を制御して、メモリセルアレイ１０１内の動作対象のメモリストリングに接続されたビット線ＢＬを選択し、選択したビット線ＢＬに対するデータの読出動作、書込動作、又は消去動作を行う。
【００１８】
センスアンプ回路１０５は、複数のセンスアンプ（図示せず）を有し、各センスアンプは選択回路１０４を介してメモリセルアレイ１０１内の各ビット線ＢＬに接続される。センスアンプ回路１０５は、カラムデコーダ１０３により制御されて、選択回路１０４を介して動作対象のメモリストリングに接続されたビット線ＢＬにデータを供給し、また、当該ビット線ＢＬの電位を検出して保持する。
【００１９】
データレジスタ１０８は、主制御回路１０６により制御され、インターフェイス回路１０９から入力される書き込みデータを保持してカラムデコーダ１０３に出力し、また、カラムデコーダ１０３から入力される読み出しデータを保持してインターフェイス回路１０９に出力する。
【００２０】
ブロック制御回路１０７は、主制御回路１０６から入力されるアドレス情報に基づいて、メモリセルアレイ１０１内の動作対象のブロックを選択するための制御信号をロウデコーダ１０２に出力し、選択したブロックに対する書き込み動作、読み出し動作および消去動作を制御する。
【００２１】
ウェル制御回路１１０は、メモリセルアレイ１０１が形成された基板領域の電圧を制御するために設けられている。ウェル制御回路１１０は、主制御回路１０６により制御され、データの読出動作時、書込動作時に基板領域の電位を制御する。
【００２２】
セルソース線制御回路１１１は、主制御回路１０６により制御され、共通ソース線ＣＥＬＳＲＣに印加する電圧を、データの読出動作、書込動作、又は消去動作に応じて制御する。
【００２３】
コントローラ２００は、インターフェイス回路１０９との間で読出動作、書込動作、又は消去動作に関わるデータ及び制御信号（各種コマンド、アドレス情報及びクロック信号等）を送受信する。また、コントローラ２００は、カウンタ２０１及びレジスタ２０２を備える。カウンタ２０１は、ＮＡＮＤ型フラッシュメモリ１００に対するアクセス回数をカウントする。レジスタ２０２（分割数設定部）は、アクセス回数と上記メモリセル群の分割数とを対応付けて設定した分割設定数を複数記憶する。コントローラ２００は、カウンタ２０１のカウント値とレジスタ２０２に設定したアクセス回数を比較し、カウント値がアクセス回数に到達する毎に、レジスタ２０２に設定された分割設定数をインターフェイス回路１０９に出力する。
【００２４】
次に、ＮＡＮＤ型フラッシュメモリ１００において実行される消去ベリファイの基本動作について、図３に示すメモリストリングの等価回路を参照して説明する。図３（ａ）はメモリストリングの等価回路を示す図、図３（ｂ）は消去ベリファイ動作時に印加される電圧の一例を示す図である。
【００２５】
図３（ａ）に示すメモリストリングは、ビット線ＢＬに接続されたドレイン側選択ゲートトランジスタＳＧＤと、ゲート端子が各々ワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎに接続された複数のメモリセルＭ０，Ｍ１，・・・，Ｍｎと、共通ソース線ＣＥＬＳＲＣに接続されたソース側選択ゲートトランジスタＳＧＳと、を備える。
【００２６】
このメモリセルストリングに対する消去ベリファイ手順について、図３（ｂ）を参照して説明する。
【００２７】
まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加して充電する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、ソース側選択ゲートトランジスタＳＧＳのゲート端子に電圧Ｖｒｅａｄを印加し、メモリセルＭ０，Ｍ１，・・・，Ｍｎの各ゲート端子に電圧０Ｖを印加し、ドレイン側選択ゲートトランジスタＳＧＤのゲート端子に電圧Ｖｒｅａｄを印加する。このとき、全てのメモリセルＭ０，Ｍ１，・・・，Ｍｎのデータが消去されていれば、共通ソース線ＣＥＬＳＲＣからメモリセルＭ０，Ｍ１，・・・，Ｍｎを介してビット線ＢＬに電圧が充電されて、ビット線ＢＬの電位は上昇する。図３（ｂ）では、ビット線ＢＬの上昇した場合の電位をＶｔｃｅｌｌと表記している。また、全てのメモリセルＭ０，Ｍ１，・・・，Ｍｎのデータが消去されていない場合は、ビット線ＢＬの電位は約０Ｖのままである。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かが判定される。
【００２８】
なお、ＮＡＮＤ型フラッシュメモリでは、微細加工の進展により、メモリセルのゲート長及びゲート幅の微細化が進んでいる。この微細化に伴って、メモリセルに流れるセル電流は減少している。また、メモリセルアレイの大容量化に伴って、メモリストリングにおいて直列接続されるメモリセルの数が増加している。このことも、セル電流を減少させる要因となっている。これらの微細化及び大容量化に伴うセル電流の減少により、消去ベリファイ動作時にメモリストリング内の全メモリセルが消去状態にある場合でも、所望の時間でビット線ＢＬを充電することが困難になってきている。
【００２９】
上記セル電流の減少に伴うビット線ＢＬの充電対策として、例えば、ワード線ＷＬに印加する消去ベリファイ電圧の電圧レベルを上げたり、共通ソース線ＣＥＬＳＲＣからビット線ＢＬに印加する電圧の充電時間を長くすること等が行われている。しかし、これらの対策は消去ベリファイ動作時の電圧検知能力を低下させている。このため、消去ベリファイ動作の確度を向上させる対策が必要である。
【００３０】
また、上記セル電流の減少に伴うビット線ＢＬへの充電対策として、例えば、メモリストリングにおいて、ソース側選択ゲートトランジスタＳＧＳ及びドレイン側選択ゲートトランジスタＳＧＤに隣接する各メモリセルを記憶素子として使用しないダミーセルとする場合もある。このダミーセルを用いた場合のメモリストリングの等価回路を図４に示す。図４（ａ）はダミーセルを有するメモリストリングの等価回路を示す図、図４（ｂ）は消去ベリファイ動作時に印加される電圧の一例を示す図である。
【００３１】
図４（ａ）に示すメモリストリングは、ソース側選択ゲートトランジスタＳＧＳと、ドレイン側選択ゲートトランジスタＳＧＤに各々隣接するメモリセルをダミーセルＭＳ，ＭＤとし、ダミーセルＭＳ，ＭＤの各ゲート端子にダミーワード線ＷＬＳ，ＷＬＤを接続している。このメモリストリングでは、消去動作は行われるが、書込動作は行われない。したがって、消去ベリファイ動作において、ダミーワード線ＷＬＳ，ＷＬＤに印加する消去ベリファイ電圧は電圧Ｖｒｅａｄ以下の電圧でよい。消去ベリファイ動作時に、図４（ｂ）では、ダミーワード線ＷＬＳ，ＷＬＤに電圧Ｖｒｅａｄ３，Ｖｒｅａｄ２を印加する場合を示している。この場合、一般的にＶｒｅａｄ３≦Ｖｒｅａｄ２≦Ｖｒｅａｄであることが望ましい。その理由は、消去ベリファイ動作において、消去ベリファイ電圧Ｖｒｅａｄ２を消去ベリファイ電圧Ｖｒｅａｄ３以上に設定することにより、ビット線ＢＬに対する充電能力が高められるためである。
【００３２】
本第１の実施の形態では、メモリストリングの消去状態を１回の消去ベリファイ動作では判定せず、少なくとも２回以上の複数回に分けて消去ベリファイ動作を実行して消去状態を判定する。また、各消去ベリファイ動作では、複数のメモリセルを分割したメモリセル群毎にワード線ＷＬに印加する消去ベリファイ電圧の電圧レベルや印加回数を工夫する。これらの対策により、ビット線ＢＬに印加する電圧の充電時間を高速化し、かつ消去ベリファイ動作の確度を向上させている。これらの対策を実行する消去ベリファイ動作について、以下に説明する。
【００３３】
消去ベリファイ動作時に主制御回路１０６において実行される処理について、図５に示すフローチャートと、図６に示すメモリストリングの等価回路と、図７に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、を参照して説明する。
【００３４】
第１の実施の形態に係る主制御回路１０６は、消去ベリファイ動作を実行する際に、図５に示す手順により処理を実行するものとする。この処理では、メモリストリング内の複数のメモリセルを、ドレイン側選択ゲートトランジスタＳＧＤ側半分とソース側選択ゲートトランジスタＳＧＳ半分のメモリセル群に分割し、メモリセル群毎に２回に分けて消去ベリファイを実行する場合を示す。
【００３５】
図５において、主制御回路１０６は、１回目の消去ベリファイを実行する(ステップＳ１０１)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群のワード線ＷＬに消去ベリファイ電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群のワード線ＷＬに消去ベリファイ電圧０Ｖを印加して、ビット線ＢＬを充電する。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００３６】
次に、主制御回路１０６は、２回目の消去ベリファイを実行する(ステップＳ１０２)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群のワード線ＷＬに消去ベリファイ電圧０Ｖを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群のワード線ＷＬに消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００３７】
上記処理によりメモリストリング内の分割したメモリセル群に印加される各消去ベリファイ電圧の状態を図６（ａ）、（ｂ）の等価回路に示す。図６（ａ）は、上記１回目の消去ベリファイ動作時の消去ベリファイ電圧の印加状態を示す図である。図６（ｂ）は、上記２回目の消去ベリファイ動作時の消去ベリファイ電圧の印加状態を示す図である。このメモリストリングの等価回路では、６４個のメモリセルＭ０〜Ｍ６３を直列に接続し、メモリセルＭ０〜Ｍ６３の各ゲート端子にワード線ＷＬ０〜ＷＬ６３を接続した場合を示す。
【００３８】
図６（ａ）に示す１回目の消去ベリファイ動作時は、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加し、ドレイン側選択ゲートトランジスタＳＧＤに電圧Ｖｒｅａｄを印加し、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群Ｍ３２〜Ｍ６３のワード線ＷＬ３２〜Ｗ６３に消去ベリファイ電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳに電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群Ｍ０〜Ｍ３１のワード線ＷＬ０〜ＷＬ３１に消去ベリファイ電圧０Ｖを印加する。
【００３９】
図６（ｂ）に示す２回目の消去ベリファイ動作時は、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群Ｍ３２〜Ｍ６３のワード線ＷＬ３２〜Ｗ６３に消去ベリファイ電圧０Ｖを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群Ｍ０〜Ｍ３１のワード線ＷＬ０〜ＷＬ３１に消去ベリファイ電圧Ｖｒｅａｄを印加する。
【００４０】
更に、図６（ａ）、（ｂ）に示した各消去ベリファイ動作時の電圧印加状態を、図７に示す表内に「１ｓｔ，２ｎｄ」として示す。このように、メモリストリング内の複数のメモリセルをドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群と、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群に分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図７に示す１ｓｔ，２ｎｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を向上させることができる。その結果、消去ベリファイ動作の確度を向上させることが可能になる。
【００４１】
なお、図５〜図７に示した消去ベリファイ動作では、メモリストリング内の複数のメモリセルをドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群と、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群と、半分に分割した場合を示した。この場合、分割したメモリセル群の分割境界に隣接するいくつかのメモリセル（図６に示した例では、メモリセルＭ３１，Ｍ３２）では、各ワード線ＷＬ３１，ＷＬ３２に印加される消去ベリファイ電圧がＶｒｅａｄと０Ｖと電位差がある。このため、分割境界に隣接するメモリセル相互間で消去ベリファイ電圧の電位差が影響し、消去ベリファイ動作の確度が低下する可能性がある。
【００４２】
そこで、分割境界に隣接するメモリセル相互間で消去ベリファイ電圧の電位差が影響することを低減するため、分割境界に隣接するメモリセルに印加する消去ベリファイ電圧を０Ｖとしてもよい。このような消去ベリファイ電圧の印加例を図７に示す表において「隣接ＷＬ影響軽減」枠内に示す。この場合、１回目の消去ベリファイ動作時（１ｓｔ）は、ドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群Ｍ３３〜Ｍ６３のワード線ＷＬ３３〜Ｗ６３に消去ベリファイ電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群Ｍ０〜Ｍ３２のワード線ＷＬ０〜ＷＬ３２に消去ベリファイ電圧０Ｖを印加する。また、２回目の消去ベリファイ動作時（２ｎｄ）は、ドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群Ｍ３１〜Ｍ６３のワード線ＷＬ３１〜Ｗ６３に消去ベリファイ電圧０Ｖを印加し、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群Ｍ０〜Ｍ３０のワード線ＷＬ０〜ＷＬ３０に消去ベリファイ電圧Ｖｒｅａｄを印加する。
【００４３】
図７において、「隣接ＷＬ影響軽減」枠内に示したように、１回目の消去ベリファイ動作時（１ｓｔ）及び２回目の消去ベリファイ動作時（２ｎｄ）に、分割境界に隣接するメモリセルＭ３３，Ｍ３２に印加する消去ベリファイ電圧を０Ｖとすることにより、そのメモリセル相互間で消去ベリファイ電圧の電位差の影響を低減でき、消去ベリファイ動作の確度が低下することを回避することが可能になる。
【００４４】
また、図４に示したソース側選択ゲートトランジスタＳＧＳとドレイン側選択ゲートトランジスタＳＧＤにそれぞれ隣接するメモリセルをダミーセルＭＳ，ＭＤとしたメモリストリングに対して、２回に分ける消去ベリファイ動作を適用した場合、消去ベリファイ電圧の印加状態は、図８（ａ）、（ｂ）に示すようになる。
【００４５】
図８（ａ）に示す１回目の消去ベリファイ動作時は、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加し、ドレイン側選択ゲートトランジスタＳＧＤに電圧Ｖｒｅａｄを印加し、ダミーセルＭＳ，ＭＤに電圧Ｖｒｅａｄ２を印加し、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群Ｍ３２〜Ｍ６３のワード線ＷＬ３２〜Ｗ６３に消去ベリファイ電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳに電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群Ｍ０〜Ｍ３１のワード線ＷＬ０〜ＷＬ３１に消去ベリファイ電圧０Ｖを印加する。
【００４６】
図８（ｂ）に示す２回目の消去ベリファイ動作時は、ドレイン側選択ゲートトランジスタＳＧＤに電圧Ｖｒｅａｄを印加し、ダミーセルＭＳ，ＭＤのダミーワード線ＷＬＳ，ＷＬＤに電圧Ｖｒｅａｄ３，Ｖｒｅａｄ２を印加し、ドレイン側選択ゲートトランジスタＳＧＤ側半分のメモリセル群Ｍ３２〜Ｍ６３のワード線ＷＬ３２〜Ｗ６３に消去ベリファイ電圧０Ｖを印加し、ソース側選択ゲートトランジスタＳＧＳに電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側半分のメモリセル群Ｍ０〜Ｍ３１のワード線ＷＬ０〜ＷＬ３１に消去ベリファイ電圧Ｖｒｅａｄを印加する。なお、図４（ｂ）と同様に、一般的にＶｒｅａｄ３≦Ｖｒｅａｄ２≦Ｖｒｅａｄであることが望ましい。
【００４７】
このように、ダミーセルＭＳ，ＭＤを有するメモリストリングに対してもドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群と、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群に分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図７に示す１ｓｔ，２ｎｄ参照）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を向上させることができる。その結果、消去ベリファイ動作の確度を向上させることが可能になる。
【００４８】
さらに、図８に示すダミーセルＭＳ，ＭＤを有するメモリストリングに対しても図７の表に示す「隣接ＷＬ影響軽減」枠内の消去ベリファイ電圧印加条件を適用して、分割境界に隣接するメモリセルＭ３３，Ｍ３２に印加する消去ベリファイ電圧を０Ｖとすることにより、そのメモリセル相互間で消去ベリファイ電圧の電位差の影響を低減でき、消去ベリファイ動作の確度が低下することを回避することが可能になる。また、本実施の形態では、消去ベリファイの順序として、ＳＧＳ側のセルを先に行い、ＳＧＤ側のセルを後に行なっているが、逆に、ＳＧＤ側のセルを先に行い、ＳＧＳ側のセルを後に行なってもよい。
【００４９】
（第２の実施の形態）
上記第１の実施の形態では、メモリストリング内の複数のメモリセルをドレイン側選択ゲートトランジスタＳＧＤ側とソース側選択ゲートトランジスタＳＧＳ側で２分割し、消去ベリファイ動作を２回に分けて実行する場合を示したが、本第２の実施の形態では、メモリストリング内の複数のメモリセルを３分割し、消去ベリファイ動作を３回に分けて実行する場合を示す。なお、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成は、図１に示したＮＡＮＤ型フラッシュメモリ１００と同様であるため、その図示及び構成説明は省略する。
【００５０】
消去ベリファイ動作時にＮＡＮＤ型フラッシュメモリ１００内の主制御回路１０６において実行される処理について、図９に示すフローチャートと、図１０に示すメモリストリングの等価回路と、図１１に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、を参照して説明する。なお、図１１に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００５１】
図９において、主制御回路１０６は、１回目の消去ベリファイを実行する(ステップＳ２０１)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図１０（ａ）及び図１１の表「１ｓｔ」に示すように、ドレイン側選択ゲートトランジスタＳＧＤ側概略３分の１と中間部のメモリセル群Ｍ２１〜Ｍ６３のワード線ＷＬ２１〜ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄを印加し、ソース側選択ゲートトランジスタＳＧＳ側概略３分の１のメモリセル群Ｍ０〜Ｍ２０のワード線ＷＬ０〜ＷＬ２０に消去ベリファイ電圧０Ｖを印加して、ビット線ＢＬを充電する。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００５２】
次に、主制御回路１０６は、２回目の消去ベリファイを実行する(ステップＳ２０２)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１０（ｂ）及び図１１の表「２ｎｄ」に示すように、主制御回路１０６は、ドレイン側選択ゲートトランジスタＳＧＤ側概略３分の１のメモリセル群Ｍ４２〜Ｍ６３のワード線ＷＬＷＬ４２〜ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄを印加し、中間部のメモリセル群Ｍ２１〜Ｍ４１のワード線ＷＬ２１〜ＷＬ４１に消去ベリファイ電圧０Ｖを印加し、ソース側選択ゲートトランジスタＳＧＳ側概略３分の１のメモリセル群Ｍ０〜Ｍ２０のワード線ＷＬ０〜ＷＬ２０に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００５３】
次に、主制御回路１０６は、３回目の消去ベリファイを実行する(ステップＳ２０３)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１０（ｃ）及び図１１の表「３ｒｄ」に示すように、主制御回路１０６は、ドレイン側選択ゲートトランジスタＳＧＤ側概略３分の１のメモリセル群Ｍ４２〜Ｍ６３のワード線ＷＬＷＬ４２〜ＷＬ６３に消去ベリファイ電圧０Ｖを印加し、中間部とソース側選択ゲートトランジスタＳＧＳ側概略３分の１のメモリセル群Ｍ０〜Ｍ４１のワード線ＷＬ０〜ＷＬ４１に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００５４】
このように、メモリストリング内の複数のメモリセルをドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群と、中間部のメモリセル群と、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群に３分割し、メモリセル群毎に３回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図１１に示す１ｓｔ，２ｎｄ，３ｒｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を向上させることができる。その結果、消去ベリファイ動作の確度を向上させることが可能になる。
【００５５】
また、図１１において、「隣接ＷＬ影響軽減」枠内に示すように、１回目の消去ベリファイ動作時（１ｓｔ）、２回目の消去ベリファイ動作時（２ｎｄ）及び３回目の消去ベリファイ動作時（３ｒｄ）に、分割境界に隣接するメモリセルＭ２１（１ｓｔ），Ｍ２０（２ｎｄ），Ｍ４２（２ｎｄ），Ｍ４１（３ｒｄ）に印加する消去ベリファイ電圧を０Ｖとすることにより、そのメモリセル相互間で消去ベリファイ電圧の電位差の影響を低減でき、消去ベリファイ動作の確度が低下することを回避することが可能になる。また、本実施の形態では、消去ベリファイの順序として、ＳＧＳ側、中間部、ＳＧＤ側のセルの順に行っているが、消去ベリファイ順序を変えても同様の効果が得られる。
【００５６】
（第３の実施の形態）
上記第１の実施の形態では、メモリストリング内の複数のメモリセルをドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群とソース側選択ゲートトランジスタＳＧＳ側のメモリセル群に２分割し、消去ベリファイ動作を２回に分けて実行する場合を示した。この場合、ソース側選択ゲートトランジスタＳＧＳ側のメモリセル群Ｍ０〜Ｍ３１に消去ベリファイ電圧として０Ｖを印加する１回目と、ドレイン側選択ゲートトランジスタＳＧＤ側のメモリセル群Ｍ３２〜Ｍ６３に消去ベリファイ電圧として０Ｖを印加する２回目では、ビット線ＢＬに対する充電能力が異なる。
【００５７】
また、上記第１の実施の形態において、図８に示したダミーセルＭＳ，ＭＤを有するメモリストリングに対する消去ベリファイ動作では、分割境界に隣接する複数のメモリセルＭ３１，Ｍ３２に消去ベリファイ電圧として０Ｖが印加されるため、通常の読み出し動作時の電圧印加状態（読み出し対象メモリセル以外の全てのワード線ＷＬに電圧Ｖｒｅａｄを印加する）と異なる。
【００５８】
第３の実施の形態では、上記第１の実施の形態における充電能力と、分割境界に隣接する複数のメモリセルに対する電圧印加状態とを改善する消去ベリファイ動作例について説明する。なお、本第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成は、図１に示したＮＡＮＤ型フラッシュメモリ１００と同様であるため、その図示及び構成説明は省略する。
【００５９】
消去ベリファイ動作時にＮＡＮＤ型フラッシュメモリ１００内の主制御回路１０６において実行される処理について、図１２に示すフローチャートと、図１３に示すメモリストリングの等価回路と、図１４に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、図１５に示すタイミングチャートと、を参照して説明する。なお、図１３に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。これら６４個のメモリセルのうち、ソース側選択ゲートトランジスタＳＧＳに隣接するメモリセルから順にワード線ＷＬの接続位置に応じて奇数番目に位置するメモリセル群Ｍ０，Ｍ２，・・・，Ｍ６２と、偶数番目に位置するメモリセル群Ｍ１，・・・，Ｍ６１，Ｍ６３として入れ子状に２分割する。本第３の実施の形態では、分割した奇数メモリセル群と偶数メモリセル群に対して２回に分けて消去ベリファイ動作を実行する。
【００６０】
図１２において、主制御回路１０６は、１回目の消去ベリファイを実行する(ステップＳ３０１、図１５のＴ１〜Ｔ３)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図１３（ａ）及び図１４の表「１ｓｔ」に示すように、奇数番目メモリセル群Ｍ０，Ｍ２，・・・,Ｍ（２ｋ），・・・，Ｍ６２のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ（２ｋ），・・・，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ４を印加し、偶数番目メモリセル群Ｍ１，・・・，Ｍ（２ｋ＋１），・・・，Ｍ６１，Ｍ６３のワード線ＷＬ１，・・・，ＷＬ（２ｋ＋１），・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧０Ｖを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，３１である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００６１】
次に、主制御回路１０６は、２回目の消去ベリファイを実行する(ステップＳ３０２、図１５のＴ４〜Ｔ６)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１３（ｂ）及び図１４の表「２ｎｄ」に示すように、奇数番目メモリセル群Ｍ０，Ｍ２，・・・，Ｍ（２ｋ），・・・，Ｍ６２のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ（２ｋ），・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、偶数番目メモリセル群Ｍ１，・・・，Ｍ（２ｋ＋１），・・・，Ｍ６１，Ｍ６３のワード線ＷＬ１，・・・，ＷＬ（２ｋ＋１），・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ４を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，３１である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、電圧Ｖｒｅａｄ４は、隣接するワード線ＷＬの影響を低減するため、Ｖｒｅａｄ≦Ｖｒｅａｄ４であることが望ましい。
【００６２】
このように、メモリストリング内の複数のメモリセルを奇数番目メモリセル群と偶数番目メモリセル群に２分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図１４に示す１ｓｔ，２ｎｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、消去ベリファイ動作の確度を更に向上させることが可能になる。
【００６３】
すなわち、本第３の実施の形態に示した消去ベリファイ動作では、０Ｖを印加するメモリセルが偶数番目と奇数番目と交互に分散されるため、１回目と２回目の消去ベリファイ動作においてビット線ＢＬに対する充電能力がほぼ同等になり、消去ベリファイ動作の確度を更に向上させることが可能になる。
【００６４】
次に、ダミーセルＭＳ，ＭＤを有するメモリストリングに対して、上記奇数番目メモリセル群と偶数番目メモリセル群に２分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行する場合について、図１６に示すメモリストリングの等価回路と、図１７に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、を参照して説明する。なお、図１６に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００６５】
図１６（ａ）において、主制御回路１０６は、１回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加して充電する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図１７の表「１ｓｔ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、奇数番目メモリセル群Ｍ０，Ｍ２，・・・，Ｍ（２ｋ），・・・，Ｍ６２のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ（２ｋ），・・・，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ４を印加し、偶数番目メモリセル群Ｍ１，・・・，Ｍ（２ｋ＋１），・・・，Ｍ６１，Ｍ６３のワード線ＷＬ１，・・・，ＷＬ（２ｋ＋１），・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧０Ｖを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，３１である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００６６】
次に、図１６（ｂ）において、主制御回路１０６は、２回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１７の表「２ｎｄ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、奇数番目メモリセル群Ｍ０，Ｍ２，・・・，Ｍ（２ｋ），・・・，Ｍ６２のワード線ＷＬ０，ＷＬ２，・・・，ＷＬ（２ｋ），・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、偶数番目メモリセル群Ｍ１，・・・，Ｍ（２ｋ＋１），・・・，Ｍ６１，Ｍ６３のワード線ＷＬ１，・・・，ＷＬ（２ｋ＋１），・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ４を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，３１である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、図４（ｂ）と同様に、一般的にＶｒｅａｄ３≦Ｖｒｅａｄ２≦Ｖｒｅａｄであることが望ましい。
【００６７】
このように、図１６に示すダミーセルＭＳ，ＭＤを有するメモリストリングに対しても図１６の表に示す消去ベリファイ電圧印加条件を適用して、奇数番目メモリセル群と偶数番目メモリセル群に２分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図１６に示す１ｓｔ，２ｎｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、ダミーセルを有するメモリストリングに対する消去ベリファイ動作の確度を更に向上させることが可能になる。また、消去ベリファイの順序として奇数番目のメモリセル群と偶数番目のメモリセル群の消去ベリファイの順序は、本実施の形態と逆に行なっても同様の効果が得られる。
【００６８】
（第４の実施の形態）
上記第３の実施の形態では、メモリストリング内の複数のメモリセルを奇数番目メモリセル群と偶数番目メモリセル群に２分割し、メモリセル群毎に２回に分けて消去ベリファイ動作を実行する場合を示した。本第４の実施の形態では、メモリストリング内の複数のメモリセルを、消去ベリファイ電圧として０Ｖがメモリセル２個分毎に印加されるように、ワード線ＷＬの接続位置に応じて入れ子状に３分割し、メモリセル群毎に３回に分けて消去ベリファイ動作を実行する場合について説明する。なお、本第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成は、図１に示したＮＡＮＤ型フラッシュメモリ１００と同様であるため、その図示及び構成説明は省略する。
【００６９】
消去ベリファイ動作時にＮＡＮＤ型フラッシュメモリ１００内の主制御回路１０６において実行される処理について、図１８に示すフローチャートと、図１９に示すメモリストリングの等価回路と、図２０に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、図２１に示すタイミングチャートと、を参照して説明する。なお、図１９に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００７０】
図１８において、主制御回路１０６は、１回目の消去ベリファイを実行する(ステップＳ４０１、図２１のＴ１〜Ｔ３)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図１９（ａ）及び図２０の表「１ｓｔ」に示すように、メモリセル群Ｍ（３ｋ）およびＭ６３、すなわち、Ｍ０，Ｍ３，・・・Ｍ３０，Ｍ３３，・・・，Ｍ６０，Ｍ６３のワード線ＷＬ（３ｋ）およびＷＬ６３、すなわち、ＷＬ０，ＷＬ３，・・・，ＷＬ３０，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６３に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ＋１）およびＭ（３ｋ＋２）、すなわち、Ｍ１，Ｍ２，・・・，Ｍ３１，Ｍ３２，・・・，Ｍ６１，Ｍ６２のワード線ＷＬ１，ＷＬ２，・・・，ＷＬ３１，ＷＬ３２，・・・，ＷＬ６１，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００７１】
次に、主制御回路１０６は、２回目の消去ベリファイを実行する(ステップＳ４０２、図２１のＴ４〜Ｔ６)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１９（ｂ）及び図２０の表「２ｎｄ」に示すように、メモリセル群Ｍ（３ｋ＋１）、すなわち、Ｍ１，・・・Ｍ３１，・・・，Ｍ６１のワード線ＷＬ（３ｋ＋１）、すなわち、ＷＬ１，・・・，ＷＬ３１，・・・，ＷＬ６１に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ）、Ｍ６３およびＭ（３ｋ＋２）、すなわち、Ｍ０，Ｍ２，Ｍ３，・・・，Ｍ３０，Ｍ３２，Ｍ３３，・・・，Ｍ６０，Ｍ６２，Ｍ６３のワード線ＷＬ（３ｋ）、ＷＬ６３およびＷＬ（３ｋ＋２）、すなわち、ＷＬ０，ＷＬ２，ＷＬ３，・・・，ＷＬ３０，ＷＬ３２，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６２，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００７２】
次に、主制御回路１０６は、３回目の消去ベリファイを実行する(ステップＳ４０３、図２１のＴ７〜Ｔ９)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図１９（ｃ）及び図２０の表「３ｒｄ」に示すように、メモリセル群Ｍ（３ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３２，・・・，Ｍ６２のワード線ＷＬ（３ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３２，・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ）、Ｍ６３およびＭ（３ｋ＋１）、すなわち、Ｍ０，Ｍ１，Ｍ３，・・・，Ｍ３０，Ｍ３１，Ｍ３３，・・・，Ｍ６０，Ｍ６１，Ｍ６３のワード線ＷＬ（３ｋ）、ＷＬ６３およびＷＬ（３ｋ＋１）、すなわち、ＷＬ０，ＷＬ１，ＷＬ３，・・・，ＷＬ３０，ＷＬ３１，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、隣接するワード線ＷＬの影響を低減するため、電圧Ｖｒｅａｄ５は、Ｖｒｅａｄ≦Ｖｒｅａｄ５であることが望ましい。
【００７３】
このように、メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル２個分毎に印加されるように３分割し、メモリセル群毎に３回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図２０に示す１ｓｔ，２ｎｄ，３ｒｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、消去ベリファイ動作の確度を更に向上させることが可能になる。
【００７４】
次に、ダミーセルＭＳ，ＭＤを有するメモリストリングに対して、上記メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル２個分毎に印加されるように３分割し、メモリセル群毎に３回に分けて消去ベリファイ動作を実行する場合について、図２２に示すメモリストリングの等価回路と、図２３に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、を参照して説明する。なお、図２２に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００７５】
図２２（ａ）において、主制御回路１０６は、１回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加して充電する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図２３の表「１ｓｔ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（３ｋ）およびＭ６３、すなわち、Ｍ０，Ｍ３，・・・Ｍ３０，Ｍ３３，・・・，Ｍ６０，Ｍ６３のワード線ＷＬ（３ｋ）およびＷＬ６３、すなわち、ＷＬ０，ＷＬ３，・・・，ＷＬ３０，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６３に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ＋１）およびＭ(３ｋ+２)、すなわち、Ｍ１，Ｍ２，・・・，Ｍ３１，Ｍ３２，・・・，Ｍ６１，Ｍ６２のワード線ＷＬ（３ｋ＋１）およびＷＬ(３ｋ+２)、すなわち、ＷＬ１，ＷＬ２，・・・，ＷＬ３１，ＷＬ３２，・・・，ＷＬ６１，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００７６】
次に、図２２（ｂ）において、主制御回路１０６は、２回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図２３の表「２ｎｄ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（３ｋ＋１）、すなわち、Ｍ１，・・・Ｍ３１，・・・，Ｍ６１のワード線ＷＬ（３ｋ＋１）、すなわち、ＷＬ１，・・・，ＷＬ３１，・・・，ＷＬ６１に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ）、Ｍ６３およびＭ（３ｋ＋２）、すなわち、Ｍ０，Ｍ２，Ｍ３，・・・，Ｍ３０，Ｍ３２，Ｍ３３，・・・，Ｍ６０，Ｍ６２，Ｍ６３のワード線ＷＬ（３ｋ）、ＷＬ６３、およびＷＬ（３ｋ＋２）、すなわち、ＷＬ０，ＷＬ２，ＷＬ３，・・・，ＷＬ３０，ＷＬ３２，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６２，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００７７】
次に、図２２（ｃ）において、主制御回路１０６は、３回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図２３の表「３ｒｄ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（３ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３２，・・・，Ｍ６２のワード線ＷＬ（３ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３２，・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（３ｋ）、Ｍ６３およびＭ（３ｋ＋１）、すなわち、Ｍ０，Ｍ１，Ｍ３，・・・，Ｍ３０，Ｍ３１，Ｍ３３，・・・，Ｍ６０，Ｍ６１，Ｍ６３のワード線ＷＬ（３ｋ）、ＷＬ６３およびＷＬ（３ｋ＋１）、すなわち、ＷＬ０，ＷＬ１，ＷＬ３，・・・，ＷＬ３０，ＷＬ３１，ＷＬ３３，・・・，ＷＬ６０，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ５を印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，２０である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、図４（ｂ）と同様に、一般的にＶｒｅａｄ３≦Ｖｒｅａｄ２≦Ｖｒｅａｄであることが望ましい。
【００７８】
このように、図２２に示すダミーセルＭＳ，ＭＤを有するメモリストリングに対しても図２３の表に示す消去ベリファイ電圧印加条件を適用して、メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル２個分毎に印加されるように３分割し、メモリセル群毎に３回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図２３に示す１ｓｔ，２ｎｄ，３ｒｄ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、ダミーセルを有するメモリストリングに対する消去ベリファイ動作の確度を更に向上させることが可能になる。また、消去ベリファイの順序は、本実施の形態と異なっていても同様の効果が得られる。
【００７９】
（第５の実施の形態）
上記第４の実施の形態では、メモリストリング内の複数のメモリセルを、消去ベリファイ電圧として０Ｖがメモリセル２個分毎に印加されるように、ワード線ＷＬの接続位置に応じて入れ子状に３分割し、分割したメモリセル群毎に３回に分けて消去ベリファイ動作を実行する場合を示した。本第５の実施の形態では、メモリストリング内の複数のメモリセルを、消去ベリファイ電圧として０Ｖがメモリセル３個分毎に印加されるように、ワード線ＷＬの接続位置に応じて入れ子状に４分割し、分割したメモリセル群毎に４回に分けて消去ベリファイ動作を実行する場合について説明する。なお、本第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成は、図１に示したＮＡＮＤ型フラッシュメモリ１００と同様であるため、その図示及び構成説明は省略する。
【００８０】
消去ベリファイ動作時にＮＡＮＤ型フラッシュメモリ１００内の主制御回路１０６において実行される処理について、図２４に示すフローチャートと、図２５及び図２６に示すメモリストリングの等価回路と、図２７に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、図２８に示すタイミングチャートと、を参照して説明する。なお、図２５に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００８１】
図２４において、主制御回路１０６は、１回目の消去ベリファイを実行する(ステップＳ５０１、図２８のＴ１〜Ｔ３)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図２５（ａ）及び図２７の表「１ｓｔ」に示すように、メモリセル群Ｍ（４ｋ＋３）、すなわち、Ｍ３，・・・Ｍ３１，・・・，Ｍ６３のワード線ＷＬ３，・・・，ＷＬ３１，・・・，ＷＬ６３に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ(４ｋ+２)およびＭ（４ｋ）、すなわち、Ｍ０，Ｍ２，Ｍ４・・・，Ｍ３０，Ｍ３２，・・・，Ｍ６２のワード線ＷＬ(４ｋ+２)およびＷＬ（４ｋ）、すなわち、ＷＬ０，ＷＬ２，ＷＬ４，・・・，ＷＬ３０，ＷＬ３２，・・・，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋１）、すなわち、Ｍ１，・・・Ｍ３３，・・・，Ｍ６１のワード線ＷＬ（４ｋ＋１）、すなわち、ＷＬ１，・・・，ＷＬ３３，・・・，ＷＬ６１に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００８２】
次に、主制御回路１０６は、２回目の消去ベリファイを実行する(ステップＳ５０２、図２８のＴ４〜Ｔ６)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図２５（ｂ）及び図２７の表「２ｎｄ」に示すように、メモリセル群Ｍ（４ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３０，・・・，Ｍ６２のワード線ＷＬ（４ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３０，・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ＋１）およびＭ（４ｋ＋３）、すなわち、Ｍ１，Ｍ３，・・・，Ｍ２９，Ｍ３１，・・・，Ｍ６１，Ｍ６３のワード線ＷＬ（４ｋ＋１）およびＷＬ（４ｋ＋３）、すなわち、ＷＬ１，ＷＬ３，・・・，ＷＬ２９，ＷＬ３１，・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ）、すなわち、Ｍ０，・・・Ｍ３２，・・・，Ｍ６０のワード線ＷＬ（４ｋ）、すなわち、ＷＬ０，・・・，ＷＬ３２，・・・，ＷＬ６０に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００８３】
次に、主制御回路１０６は、３回目の消去ベリファイを実行する(ステップＳ５０３、図２８のＴ７〜Ｔ９)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図２６（ａ）及び図２７の表「３ｒｄ」に示すように、メモリセル群Ｍ（４ｋ＋１）、すなわち、Ｍ１，・・・Ｍ３３，・・・，Ｍ６１のワード線ＷＬ（４ｋ＋１）、すなわち、ＷＬ１，・・・，ＷＬ３３，・・・，ＷＬ６１に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ）およびＭ（４ｋ＋２）、すなわち、Ｍ０，Ｍ２，・・・，Ｍ３２，Ｍ３４，・・・，Ｍ６０，Ｍ６２のワード線ＷＬ（４ｋ）およびＷＬ（４ｋ＋２）、すなわち、ＷＬ０，ＷＬ２，・・・，ＷＬ３２，ＷＬ３４，・・・，ＷＬ６０，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋３）、すなわち、Ｍ３，・・・Ｍ３１，・・・，Ｍ６３のワード線ＷＬ（４ｋ＋３）、すなわち、ＷＬ３，・・・，ＷＬ３１，・・・，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００８４】
次に、主制御回路１０６は、４回目の消去ベリファイを実行する(ステップＳ５０４、図２８のＴ１０〜Ｔ１２)。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、図２６（ｂ）及び図２７の表「４ｔｈ」に示すように、メモリセル群Ｍ（４ｋ）、すなわち、Ｍ０，・・・Ｍ３２，・・・，Ｍ６０のワード線ＷＬ（４ｋ）、すなわち、ＷＬ０，・・・，ＷＬ３２，・・・，ＷＬ６０に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ＋１）およびＭ（４ｋ＋３）、すなわち、Ｍ１，Ｍ３，Ｍ５，・・・，Ｍ３１，Ｍ３３，・・・，Ｍ５９，Ｍ６１，Ｍ６３のワード線ＷＬ（４ｋ＋１）およびＷＬ（４ｋ＋３）、すなわち、ＷＬ１，ＷＬ３，ＷＬ５，・・・，ＷＬ３１，ＷＬ３３，・・・，ＷＬ５９，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３０，・・・，Ｍ６２のワード線ＷＬ（４ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３０，・・・，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、隣接ＷＬの影響を低減するため、電圧Ｖｒｅａｄ６は、Ｖｒｅａｄ≦Ｖｒｅａｄ６であることが望ましい。
【００８５】
このように、メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル３個分毎に印加されるように４分割し、メモリセル群毎に４回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図２８に示す１ｓｔ，２ｎｄ，３ｒｄ，４ｔｈ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、消去ベリファイ動作の確度を更に向上させることが可能になる。また、消去ベリファイの順序は、本実施の形態と異なっていても同様の効果が得られる。
【００８６】
次に、ダミーセルＭＳ，ＭＤを有するメモリストリングに対して、上記メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル３個分毎に印加されるように４分割し、メモリセル群毎に４回に分けて消去ベリファイ動作を実行する場合について、図２９及び図３０に示すメモリストリングの等価回路と、図３１に示すメモリセル群毎に印加する消去ベリファイ電圧の一例と、を参照して説明する。なお、図２９及び図３０に示すメモリストリングでは、６４個のメモリセルが直列に接続されている。
【００８７】
図２９（ａ）において、主制御回路１０６は、１回目の消去ベリファイを実行する。この場合、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、主制御回路１０６は、図３１の表「１ｓｔ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（４ｋ＋３）、すなわち、Ｍ３，・・・Ｍ３１，・・・，Ｍ６３のワード線ＷＬ（４ｋ＋３）、すなわち、ＷＬ３，・・・，ＷＬ３１，・・・，ＷＬ６３に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ）およびＭ（４ｋ＋２）、すなわち、Ｍ０，Ｍ２，・・・，Ｍ３０，Ｍ３２，・・・，Ｍ６０，Ｍ６２のワード線ＷＬ（４ｋ）およびＷＬ（４ｋ＋２）、すなわち、ＷＬ０，ＷＬ２，・・・，ＷＬ３０，ＷＬ３２，・・・，ＷＬ６０，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋１）、すなわち、Ｍ１，・・・Ｍ３３，・・・，Ｍ６１のワード線ＷＬ（４ｋ＋１）、すなわち、ＷＬ１，・・・，ＷＬ３３，・・・，ＷＬ６１に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００８８】
次に、図２９（ｂ）において、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、２回目の消去ベリファイを実行する。この場合、主制御回路１０６は、図３１の表「２ｎｄ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（４ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３０，・・・，Ｍ６２のワード線ＷＬ（４ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３０，・・・，ＷＬ６２に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ＋１）およびＭ（４ｋ＋３）、すなわち、Ｍ１，Ｍ３，・・・，Ｍ３１，Ｍ３３，・・・，Ｍ６１，Ｍ６３のワード線ＷＬ（４ｋ＋１）およびＷＬ（４ｋ＋３）、すなわち、ＷＬ１，ＷＬ３，・・・，ＷＬ３１，ＷＬ３３，・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ）、すなわち、Ｍ０，・・・Ｍ３２，・・・，Ｍ６０のワード線ＷＬ（４ｋ）、すなわち、ＷＬ０，・・・，ＷＬ３２，・・・，ＷＬ６０に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００８９】
次に、図３０（ａ）において、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、３回目の消去ベリファイを実行する。この場合、主制御回路１０６は、図３１の表「３ｒｄ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（４ｋ+１）、すなわち、Ｍ１，・・・Ｍ３３，・・・，Ｍ６１のワード線ＷＬ（４ｋ+１）、すなわち、ＷＬ１，・・・，ＷＬ３３，・・・，ＷＬ６１に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ）およびＭ（４ｋ＋２）、すなわち、Ｍ０，Ｍ２，・・・，Ｍ３０，Ｍ３２，・・・，Ｍ６０，Ｍ６２のワード線ＷＬ（４ｋ）およびＷＬ（４ｋ＋２）、すなわち、ＷＬ０，ＷＬ２，・・・，ＷＬ３３，ＷＬ３２，・・・，ＷＬ６０，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋３）、すなわち、Ｍ３，・・・，Ｍ３１，・・・，Ｍ６３のワード線ＷＬ（４ｋ＋３）、すなわち、ＷＬ３，・・・，ＷＬ３１，・・・，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。
【００９０】
次に、図３０（ｂ）において、主制御回路１０６は、まず、共通ソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加する。さらにビット線ＢＬに０Ｖを供給して浮遊状態にする。次に、４回目の消去ベリファイを実行する。この場合、主制御回路１０６は、図３１の表「４ｔｈ」に示すように、ダミーセルＭＤ，ＭＳのワード線ＷＬＤ，ＷＬＳにそれぞれ消去ベリファイ電圧Ｖｒｅａｄ２およびＶｒｅａｄ３を印加し、メモリセル群Ｍ（４ｋ）、すなわち、Ｍ０，・・・Ｍ３２，・・・，Ｍ６０のワード線ＷＬ（４ｋ）、すなわち、ＷＬ０，・・・，ＷＬ３２，・・・，ＷＬ６０に消去ベリファイ電圧０Ｖを印加し、メモリセル群Ｍ（４ｋ＋１）およびＭ（４ｋ＋３）、すなわち、Ｍ１，Ｍ３，・・・，Ｍ３１，Ｍ３３，・・・，Ｍ６１，Ｍ６３のワード線ＷＬ（４ｋ＋１）およびＷＬ（４ｋ＋３）、すなわち、ＷＬ１，ＷＬ３，・・・，ＷＬ３１，ＷＬ３１，・・・，ＷＬ６１，ＷＬ６３に消去ベリファイ電圧Ｖｒｅａｄ６を印加し、メモリセル群Ｍ（４ｋ＋２）、すなわち、Ｍ２，・・・Ｍ３０，・・・，Ｍ６２のワード線ＷＬ（４ｋ＋２）、すなわち、ＷＬ２，・・・，ＷＬ３０，・・・，ＷＬ６２に消去ベリファイ電圧Ｖｒｅａｄを印加して、ビット線ＢＬを充電する。ここでｋ＝０，１，・・・，１５である。そして、このビット線ＢＬの電位をセンスアンプ回路１０５で検出し、その電位の高低により当該メモリストリングの消去が完了しているか否かを判定する。なお、図４（ｂ）と同様に、一般的にＶｒｅａｄ３≦Ｖｒｅａｄ２≦Ｖｒｅａｄであることが望ましい。
【００９１】
このように、図２９及び図３０に示すダミーセルＭＤ，ＭＳを有するメモリストリングに対しても図３１の表に示す消去ベリファイ電圧印加条件を適用して、メモリストリング内の複数のメモリセルを消去ベリファイ電圧として０Ｖがメモリセル３個分毎に印加されるように４分割し、メモリセル群毎に４回に分けて消去ベリファイ動作を実行し、消去ベリファイ電圧の電圧レベルを制御することにより、各消去ベリファイ動作時（図３１に示す１ｓｔ，２ｎｄ，３ｒｄ，４ｔｈ）に共通ソース線ＣＥＬＳＲＣからメモリセル群を介してビット線ＢＬに対する充電能力を同等に向上させることができる。その結果、ダミーセルを有するメモリストリングに対する消去ベリファイ動作の確度を更に向上させることが可能になる。また、消去ベリファイの順序は、本実施の形態と異なっていても同様の効果が得られる。
【００９２】
（第６の実施の形態）
本第６の実施の形態では、コントローラ２００においてＮＡＮＤ型フラッシュメモリ１００に対するアクセス回数を計数し、このアクセス回数に基づいて消去ベリファイ動作時のメモリセルの分割数（メモリセル群の分割数）を変更する場合について説明する。なお、本第６の実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成は、図１に示したＮＡＮＤ型フラッシュメモリ１００と同様であるため、その図示及び構成説明は省略する。
【００９３】
コントローラ２００において実行される分割数設定動作について、図３２に示すフローチャートを参照して説明する。なお、コントローラ２００内のレジスタ２０２には、上記分割数２，３，４に応じた分割設定数ＤＮ２，ＤＮ３，ＤＮ４が設定されているものとする。これらの分割設定数ＤＮ２，ＤＮ３，ＤＮ４は、後述するアクセス回数ＡＴに対応する値を設定するものであり、ＤＮ２＜ＤＮ３＜ＤＮ４の関係にあるものとする。
【００９４】
コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に対するアクセス回数ＡＴをカウンタ２０１により計数する(ステップＳ６０１)。次いで、コントローラ２００は、アクセス回数ＡＴとレジスタ２０２に設定された分割設定数ＤＮ２を比較し、アクセス回数ＡＴが分割設定数ＤＮ２より大きいか否かを判定する(ステップＳ６０２)。アクセス回数ＡＴが分割設定数ＤＮ２以下の場合は(ステップＳ６０２：Ｎｏ)、ステップＳ６０１に戻り、アクセス回数ＡＴが分割設定数ＤＮ２より大きい場合は(ステップＳ６０２：Ｙｅｓ)、ステップＳ６０３に移行する。
【００９５】
次いで、コントローラ２００は、アクセス回数ＡＴとレジスタ２０２に設定された分割設定数ＤＮ３を比較し、アクセス回数ＡＴが分割設定数ＤＮ３より大きいか否かを判定する(ステップＳ６０３)。アクセス回数ＡＴが分割設定数ＤＮ３以下の場合は(ステップＳ６０３：Ｎｏ)、分割数ＤＮを「２」に設定する(ステップＳ６０４)。また、アクセス回数ＡＴが分割設定数ＤＮ３より大きい場合は(ステップＳ６０３：Ｙｅｓ)、ステップＳ６０５に移行する。
【００９６】
次いで、コントローラ２００は、アクセス回数ＡＴとレジスタ２０２に設定された分割設定数ＤＮ４を比較し、アクセス回数ＡＴが分割設定数ＤＮ４より大きいか否かを判定する(ステップＳ６０５)。アクセス回数ＡＴが分割設定数ＤＮ４以下の場合は(ステップＳ６０５：Ｎｏ)、分割数ＤＮを「３」に設定する(ステップＳ６０６)。また、アクセス回数ＡＴが分割設定数ＤＮ４より大きい場合は(ステップＳ６０５：Ｙｅｓ)、ステップＳ６０７に移行して、分割数ＤＮを「４」に設定する。
【００９７】
そして、コントローラ２００は、上記分割数設定動作により設定した分割数ＤＮをＮＡＮＤ型フラッシュメモリ１００に設定する。ＮＡＮＤ型フラッシュメモリ１００内の主制御回路１０６は、コントローラ２００により設定された分割数ＤＮに応じて、上記第１〜第５の実施の形態に示した分割数２、３又は４の消去ベリファイ動作を実行する。
【００９８】
以上のように、本第６の実施の形態では、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００に対するアクセス回数に応じて、消去ベリファイ動作時のメモリセル群の分割数を設定することを可能にした。これにより、ＮＡＮＤ型フラッシュメモリ１００では、累積アクセス回数に応じて消去ベリファイ動作時にメモリセル群を分割する分割数を適宜変更することが可能になり、メモリストリングに対する消去ベリファイ動作の確度を更に向上させることが可能になる。
【００９９】
なお、上記第３〜第５の実施の形態において、消去ベリファイ動作時に設定した消去ベリファイ電圧Ｖｒｅａｄ４，Ｖｒｅａｄ５，Ｖｒｅａｄ６の関係は、Ｖｒｅａｄ４≧Ｖｒｅａｄ５≧Ｖｒｅａｄ６とすることが望ましい。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施の形態に係るメモリシステムの全体構成の一例を示す図である。
【図２】第１の実施の形態に係るメモリセルアレイ内のブロック構成の一例を示す図である。
【図３】第１の実施の形態に係る（ａ）はメモリストリングの等価回路を示す図、（ｂ）は消去ベリファイ動作時にメモリストリングに印加される電圧の一例を示す図である。
【図４】第１の実施の形態に係る（ａ）はダミーセルを有するメモリストリングの等価回路を示す図、（ｂ）は消去ベリファイ動作時にメモリストリングに印加される電圧の一例を示す図である。
【図５】第１の実施の形態に係る消去ベリファイ動作時に主制御回路において実行される処理を示すフローチャートである。
【図６】第１の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図７】第１の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図８】第１の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図９】本発明の第２の実施の形態に係る消去ベリファイ動作時に主制御回路において実行される処理を示すフローチャートである。
【図１０】第２の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｃ）は３回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図１１】第２の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図１２】本発明の第３の実施の形態に係る消去ベリファイ動作時に主制御回路において実行される処理を示すフローチャートである。
【図１３】第３の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図１４】第３の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図１５】第３の実施の形態に係る消去ベリファイ動作時にメモリセル群に印加する消去ベリファイ電圧のタイミングチャートを示す図である。
【図１６】第３の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図１７】第３の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図１８】本発明の第４の実施の形態に係る消去ベリファイ動作時に主制御回路において実行される処理を示すフローチャートである。
【図１９】第４の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｃ）は３回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図２０】第４の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図２１】第４の実施の形態に係る消去ベリファイ動作時にメモリセル群に印加する消去ベリファイ電圧のタイミングチャートを示す図である。
【図２２】第４の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｃ）は３回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図２３】第４の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図２４】本発明の第５の実施の形態に係る消去ベリファイ動作時に主制御回路において実行される処理を示すフローチャートである。
【図２５】第５の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図２６】第５の実施の形態に係る（ａ）は３回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は４回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図２７】第５の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図２８】第５の実施の形態に係る消去ベリファイ動作時にメモリセル群に印加する消去ベリファイ電圧のタイミングチャートを示す図である。
【図２９】第５の実施の形態に係る（ａ）は１回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は２回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図３０】第５の実施の形態に係る（ａ）は３回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図、（ｂ）は４回目の消去ベリファイ実行時の電圧印加状態の等価回路を示す図である。
【図３１】第５の実施の形態に係る消去ベリファイ動作時に分割したメモリセル群に印加する消去ベリファイ電圧の一例を示す図である。
【図３２】本発明の第６の実施の形態に係るコントローラにおいて実行される分割数設定動作を示すフローチャートである。
【符号の説明】
【０１０１】
１００…ＮＡＮＤ型フラッシュメモリ、１０１…メモリセルアレイ、１０６…主制御回路、２００…コントローラ、２０１…カウンタ、２０２…レジスタ、ＢＬ…ビット線、Ｍ０〜Ｍ６３…メモリセル、ＷＬ０〜ＷＬ６３…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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