(57)【要約】【課題】表示品位を改善することが可能な表示装置及びこの製造方法を提供することを目的とする。【解決手段】複数の画素によって構成されたアクティブエリアを備えた表示装置であって、記アクティブエリアにおいて各画素に配置された画素電極８と、互いに絶縁層を介して交差するように配置されたゲート線Ｇ及びソース線Ｓと、画素電極８に印加する信号を選択するスイッチング素子７と、を備え、スイッチング素子７のドレイン電極７Ｄは、ゲート電極７Ｇ上においてソース電極７Ｓと対向するとともに矩形状のエッジを有する対向部７ＤＡと、電極部にコンタクトするとともに曲線状のエッジを有するコンタクト部７ＤＢとを有する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数の画素によって構成されたアクティブエリアを備えた表示装置であって、
前記アクティブエリアにおいて、各画素に配置された電極部と、
互いに絶縁層を介して交差するように配置されたゲート線及びソース線と、
半導体層と、前記ゲート線に接続されたゲート電極と、前記ソース線とに接続されたソース電極と、前記電極部に接続されたドレイン電極とを有し、前記電極部に印加する信号を選択するスイッチング素子と、を備え、
前記ドレイン電極は、前記ゲート電極上において前記ソース電極と対向するとともに矩形状のエッジを有する対向部と、前記電極部にコンタクトするとともに曲線状のエッジを有するコンタクト部とを有することを特徴する表示装置。
【請求項２】
前記ドレイン電極の前記対向部は、前記ソース電極の前記ドレイン電極と対向する対向部より小さいサイズに形成されたことを特徴とする請求項１に記載の表示装置。
【請求項３】
表示装置の各画素に配置されたスイッチング素子の形成工程において、
絶縁層上に導電層を成膜し、
前記導電層上にレジストを成膜し、
前記レジストを、ソース電極及びドレイン電極に対応したパターンを有するフォトマスクを介して露光し、
前記レジストを現像し、
前記レジストから露出した前記導電層を除去する工程を含み、
前記レジストを露光する工程で適用されるフォトマスクは、ドレイン電極のゲート電極に重なる部分においてソース電極と対向する対向部の製造プロセスにおける丸まりを補正する矩形状の補正パターンを有することを特徴とする表示装置の製造方法。
【請求項４】
前記補正パターンは、一辺が１〜２μｍの概略矩形であることを特徴とする請求項３に記載の表示装置の製造方法。
【請求項５】
前記補正パターンは、前記対向部のエッジから０．５μｍ〜１.５μｍの範囲で突出していることを特徴とする請求項３に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、各画素にスイッチング素子を備えたアクティブマトリクス駆動タイプの表示装置、及び、この表示装置に適用されるスイッチング素子の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置は、マトリクス状の画素によって構成されたアクティブエリアを備えている。例えば、液晶表示装置においては、アレイ基板は、アクティブエリアにおいて、画素の行方向に沿って延在する複数のゲート線、画素の列方向に沿って延在する複数のソース線、各画素のゲート線とソース線との交差部に配置されたスイッチング素子、各画素のスイッチング素子に接続された画素電極などを備えている。また、対向基板は、アクティブエリアにおいて、対向電極などを備えている。液晶表示装置は、このような構成のアレイ基板と対向基板との間に液晶層を保持している。
【０００３】
アレイ側のマトリクス状の各画素電極には、駆動ＩＣチップなどの駆動源から入力された各信号電圧により各画素に配置されたスイッチング素子により、各々ソース信号が充電される。対向電極には、共通のコモン信号が印加される。これらのアレイ基板側電位と対向基板側電位との電位差が液晶層に印加される電圧となる。
【０００４】
表示装置の更なる表示品位の改善要求に伴い、スイッチング素子の性能向上及びスイッチング素子間での性能の均一性が要望されている。
【０００５】
例えば、特許文献１によれば、スイッチング素子を構成する薄膜トランジスタ（ＴＦＴ）の寄生容量の変動を抑制するための構成が開示されている。また、特許文献２によれば、半導体層のパターニング精度による表示品位への影響が少なくなるような構成が開示されている。また、特許文献３によれば、薄膜トランジスタのオン電流の安定化とチャネル長のばらつきを抑制するための構成が開示されている。
【特許文献１】特開２００２−１９０６０５号公報
【特許文献２】特開２００５−３１５９６９号公報
【特許文献２】特開２００５−２２８８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、表示品位を改善することが可能な表示装置及びこの表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の態様による表示装置は、
複数の画素によって構成されたアクティブエリアを備えた表示装置であって、
前記アクティブエリアにおいて、各画素に配置された電極部と、
互いに絶縁層を介して交差するように配置されたゲート線及びソース線と、
半導体層と、前記ゲート線に接続されたゲート電極と、前記ソース線とに接続されたソース電極と、前記電極部に接続されたドレイン電極とを有し、前記電極部に印加する信号を選択するスイッチング素子と、を備え、
前記ドレイン電極は、前記ゲート電極上において前記ソース電極と対向するとともに矩形状のエッジを有する対向部と、前記電極部にコンタクトするとともに曲線状のエッジを有するコンタクト部とを有することを特徴する。
【０００８】
この発明の態様による表示装置の製造方法は、
表示装置の各画素に配置されたスイッチング素子の形成工程において、
絶縁層上に導電層を成膜し、
前記導電層上にレジストを成膜し、
前記レジストを、ソース電極及びドレイン電極に対応したパターンを有するフォトマスクを介して露光し、
前記レジストを現像し、
前記レジストから露出した前記導電層を除去する工程を含み、
前記レジストを露光する工程で適用されるフォトマスクは、ドレイン電極のゲート電極に重なる部分においてソース電極と対向する対向部の製造プロセスにおける丸まりを補正する矩形状の補正パターンを有することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、表示品位を改善することが可能な表示装置及びこの表示装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の一実施の形態に係る表示装置及び表示装置の製造方法について図面を参照して説明する。
【００１１】
図１及び図２に示すように、この実施の形態に係る液晶表示装置は、略矩形平板状の液晶表示パネル１を備えている。この液晶表示パネル１は、一対の基板すなわちアレイ基板３及び対向基板４と、これらの一対の基板間に光変調層として保持された液晶層５と、によって構成されている。この液晶表示パネル１は、画像を表示する矩形状のアクティブエリア６を備えている。このアクティブエリア６は、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１２】
アレイ基板３は、例えばガラス基板等の光透過性を有する絶縁基板３Ａを用いて形成されている。このアレイ基板３は、アクティブエリア６において、信号配線として、画素ＰＸの行方向に沿って延在する複数のゲート線Ｇ（１、２、３、…、ｍ）、及び、画素ＰＸの列方向に沿って延在する複数のソース線Ｓ（１、２、３、…、ｎ）を備えている。また、アレイ基板３は、これらのゲート線Ｇとソース線Ｓとの交差部を含む領域において画素ＰＸ毎に配置されたスイッチング素子７、各画素のスイッチング素子７に接続された電極部すなわち画素電極８などを備えている。
【００１３】
スイッチング素子７は、薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子７のゲート電極７Ｇは、対応するゲート線Ｇに電気的に接続されている（あるいはゲート線と一体に形成されている）。スイッチング素子７のドレイン電極７Ｄは、対応するソース線Ｓに電気的に接続されている（あるいはソース線と一体に形成されている）。スイッチング素子７のソース電極７Ｓは、対応する画素ＰＸの画素電極８に電気的に接続されている。
【００１４】
画素電極８は、バックライト光を選択的に透過して画像を表示する透過型液晶表示パネルにおいては、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電性部材によって形成されている。また、外光を選択的に反射して画像を表示する反射型液晶表示パネルにおいては、画素電極８は、例えば、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）などの光反射性を有する導電性部材によって形成されている。
【００１５】
対向基板４は、例えばガラス基板等の光透過性を有する絶縁基板４Ａを用いて形成されている。この対向基板４は、アクティブエリア６において、複数の画素ＰＸに共通の対向電極９などを備えている。これらのアレイ基板３及び対向基板４の表面は、配向膜ＡＬ１及びＡＬ２によってそれぞれ覆われている。アレイ基板３及び対向基板４は、これらの基板間に液晶層５を保持するための所定のセルギャップを形成した状態で配置され、図示しないシール材によって貼り合わせられている。液晶層５は、これらのアレイ基板３と対向基板４との間のセルギャップに封入された液晶材料によって形成されている。
【００１６】
この実施の形態においては、液晶モードについて特に制限はなく、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ）モードなどが適用可能である。図２に示した例では、特に、アレイ基板３と対向基板４との間での縦電界を利用して液晶分子の配向を制御する場合を図示しているが、アレイ基板３が画素電極８と対向電極（共通電極）９とを備え横電界を利用して液晶分子の配向を制御するような液晶モード、例えばＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードなども適用可能である。
【００１７】
カラー表示タイプの液晶表示装置では、液晶表示パネル１は、一単位画素が複数色の副画素を備えており、各色の組み合わせによってから表示を行う。つまり、上述した画素ＰＸがそれぞれ副画素に対応する。たとえば、液晶表示パネル１は、複数種類の色画素として、赤（Ｒ）を表示する赤色の副画素、緑（Ｇ）を表示する緑色の副画素、青（Ｂ）を表示する青色の副画素を有している。この赤色画素は、赤色の主波長の光を透過する赤色カラーフィルタを備えている。緑色画素は、緑色の主波長の光を透過する緑色カラーフィルタを備えている。青色画素は、青色の主波長の光を透過する青色カラーフィルタを備えている。これらのカラーフィルタは、着色樹脂などによって形成され、アレイ基板３または対向基板４の主面に配置される。
【００１８】
液晶表示パネル１は、アクティブエリア６の外側に位置する外周部１０において、特に、対向基板４の端部４Ｅより外方に延在したアレイ基板３の延在部１０Ａには、駆動ＩＣチップやフレキシブル・プリント・サーキット（ＦＰＣ）などの信号供給源を接続可能な接続部を備えている。図１に示した例では、接続部には、駆動ＩＣチップ１１が接続されている。この駆動ＩＣチップ１１は、各ソース線Ｓに駆動信号（映像信号）を供給するソース線駆動部１１Ｓ、奇数番ゲート線Ｇ（１、３、５、…）のそれぞれに対して駆動信号（走査信号）を出力する第１ゲート線駆動部１１Ｇ１、及び、偶数番ゲート線Ｇ（２、４、６、…）のそれぞれに対して駆動信号（走査信号）を出力する第２ゲート線駆動部１１Ｇ２を有している。これらの第１ゲート線駆動部１１Ｇ１及び第２ゲート線駆動部１１Ｇ２は、ソース線駆動部１１Ｓを挟んだ両側にそれぞれ配置されている。
【００１９】
第１ゲート線駆動部１１Ｇ１は、外周部１０の一端側１０Ｂから引き出された奇数番ゲート線Ｇ（１、３、５、…）と電気的に接続されている。つまり、第１ゲート線駆動部１１Ｇ１から出力された駆動信号は、対応する奇数番ゲート線Ｇ（１、３、５、…）に供給され、奇数行目の画素ＰＸをオン・オフさせる。
【００２０】
第２ゲート線駆動部１１Ｇ２は、外周部１０の他端側１０Ｃから引き出された偶数番ゲート線Ｇ（２、４、６、…）と電気的に接続されている。つまり、第２ゲート線駆動部１１Ｇ２から出力された駆動信号は、対応する偶数番ゲート線Ｇ（２、４、６、…）に供給され、偶数行目の画素ＰＸをオン・オフさせる。
【００２１】
すなわち、各画素ＰＸに含まれるスイッチング素子７は、対応するゲート線Ｇから供給された駆動信号に基づいてオン・オフ制御される。
【００２２】
ソース線駆動部１１Ｓは、延在部１０Ａに向かって引き出された各ソース線Ｓ（１、２、３、…）の一端と電気的に接続されている。つまり、ソース線駆動部１１Ｓから出力された駆動信号は、対応する各ソース線Ｓ（１、２、３、…）に供給される。各列の各画素ＰＸに含まれるスイッチング素子７は、オンしたタイミングで対応するソース線Ｓから供給された映像信号を画素電極８に書き込む。
【００２３】
ところで、近年では、コストダウンの要望に応えるべく、のアクティブエリアに駆動信号を出力する信号供給源において、廉価版の駆動ＩＣチップを使用する傾向にある。この廉価版の駆動ＩＣチップでは、製造コストを削減するため、出力できる電圧値に制限がある場合がある。この駆動電圧の制限は、対向電極９に入力されるコモン信号の調整範囲に対して設けられることが多い。
【００２４】
一方で、各画素に薄膜トランジスタを備えたアクティブマトリクス駆動タイプの表示装置においては、スイッチング素子７を構成する薄膜トランジスタの特性により、画素電極８の電位がドロップする現象が生じうる。
【００２５】
例えば、ゲート線Ｇに供給されたゲート信号がＯＦＦ電位からＯＮ電位に変化したタイミングでスイッチング素子７がオンし、画素電極８はソース線Ｓと導通する。これにより、画素電極８は、ソース信号の電位まで充電される。画素電極８の充電が完了した後、ゲート信号がＯＮ電位からＯＦＦ電位に変化したことにより、スイッチング素子７つまり薄膜トランジスタ内のゲート−ドレイン間の寄生容量に伴って突き抜け電圧分だけ画素電極８の電位がドロップする。電位のドロップ分ΔＶｐは、簡易的に下式のように記述できる。
【００２６】
ΔＶｐ＝Ｃｇｄ×ΔＶｇ／Ｃｔｏｔ      …（１）
Ｃｇｄ  ：ゲート−ドレイン間の寄生容量
Ｃｔｏｔ：一画素の全負荷容量
ΔＶｇ  ：ゲート信号のＯＮ電位からＯＦＦ電位への変化量
対向電極９に入力されるコモン信号の振幅のセンター値Ｖｃｏｍ−ｃは、この突き抜け電圧値ΔＶｐを考慮して、ソース信号のセンター値Ｖｓ−ｃに対して最適調整をする必要が有る。しかし、廉価版の駆動ＩＣチップを使用した際には、Ｖｃｏｍ−ｃの調整可能範囲に対して、ΔＶｐが大きすぎる場合がある。このため、Ｖｃｏｍ−ｃの最適調整が出来ず、結果として、表示画面にフリッカーが発生することがある。このように、コスト低減のために廉価版の駆動ＩＣチップを使用した際には、突き抜け電圧の影響により表示品位の低下を招くおそれがある。
【００２７】
そこで、この実施の形態においては、コモン信号の振幅のセンター値Ｖｃｏｍ−ｃの調整可能範囲が小さくても、突き抜け電圧値を低減することにより、最適調整が可能であって、表示品位を改善することが可能な構成を提案するものである。
【００２８】
すなわち、上記式（１）に基づき、ゲート−ドレイン間の寄生容量Ｃｇｄを低減することにより、突き抜け電圧値を低減する。この実施の形態では、スイッチング素子７として、アモルファスシリコンからなる半導体層を備えた薄膜トランジスタの構成例を挙げて、より具体的に説明する。なお、薄膜トランジスタの構成例は、ここで示す例に限らない。また、スイッチング素子７としては、多結晶シリコンや単結晶シリコンからなる半導体層を備えた薄膜トランジスタであっても良いことは言うまでもない。
【００２９】
図３及び図４に示すように、スイッチング素子７を構成する薄膜トランジスタは、島状に形成された半導体層７ＳＣ、ゲート線Ｇに接続されたゲート電極７Ｇ、ソース線Ｓに接続されたソース電極７Ｓ、画素電極に接続されたドレイン電極７Ｄを有している。ゲート電極７Ｇは、ゲート絶縁膜ＩＬ１によって覆われている。半導体層７ＳＣは、ゲート絶縁膜ＩＬ１の上に配置されている。ソース電極７Ｓ及びドレイン電極７Ｄは、それぞれの一部が半導体層７ＳＣにコンタクトしている。これらのソース電極７Ｓ及びドレイン電極７Ｄは、有機絶縁膜ＩＬ２によって覆われている。画素電極８は、有機絶縁膜ＩＬ２の上に配置され、有機絶縁膜ＩＬ２に形成されたスルーホールを介してドレイン電極７Ｄにコンタクトしている。
【００３０】
ドレイン電極７Ｄは、ゲート電極７Ｇ上において（つまり、ゲート絶縁膜ＩＬ１を介してゲート電極７Ｇと重なる部分において）ソース電極７Ｓと対向する対向部７ＤＡと、画素電極８にコンタクトするコンタクト部７ＤＢと、を有している。対向部７ＤＡは、矩形状のエッジを有するように形成されている。つまり、この対向部７ＤＡは、丸みを持たず、直線状のエッジが交差した角を持つ長方形、正方形といった多角形状に形成されている。一方、コンタクト部７ＤＢは、曲線状のエッジを有するように形成されている。すなわち、このコンタクト部７ＤＢは、丸みを持った形状であり、２つの直線状のエッジが曲線状のエッジによって接続された部分や、複数の曲線が接続された部分を含んでいる。因みに、図３に示した例では、ソース電極７Ｓのドレイン電極７Ｄと対向する対向部７ＳＡや、半導体層７ＳＣ、ゲート電極７Ｇなどは、丸みを持った形状に形成されている。
【００３１】
このような構成のスイッチング素子７は、以下のような形成工程を経て製造可能である。
【００３２】
すなわち、図５Ａに示すように、半導体層７ＳＣが形成されたゲート絶縁膜ＩＬ１の上に導電層Ｍを成膜する。ここで、導電層Ｍとしては、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン（Ｔｉ）の積層体を用いた。続いて、図５Ｂに示すように、導電層Ｍの上に感光性樹脂材料からなるレジストＲを成膜する。ここでは、レジストＲとして、例えば、感光して可溶性となるポジタイプの感光性樹脂材料を適用している。
【００３３】
続いて、図５Ｃに示すように、フォトマスクＰＭを介してレジストＲを露光する。ここで、適用するフォトマスクＰＭは、少なくともソース電極７Ｓ及びドレイン電極７Ｄに対応したパターンを有している。続いて、図５Ｄに示すように、レジストＲを現像する。これにより、少なくともソース電極７Ｓ及びドレイン電極７Ｄに対応したパターンのレジストＲが残る。
【００３４】
続いて、図５Ｅに示すように、レジストＲから露出した導電層Ｍを除去する。この導電層Ｍの除去には、例えばウエットエッチングプロセスやドライエッチングプロセスなどを適用可能である。これにより、少なくともソース電極７Ｓ及びドレイン電極７Ｄに対応したパターンの導電層Ｍが残る。続いて、図５Ｆに示すように、導電層Ｍの上のレジストＲを除去して、ソース電極７Ｓ及びドレイン電極７Ｄが形成される。
【００３５】
このような一連のフォトリソグラフィプロセスにおいて、レジストＲの露光工程で適用されるフォトマスクＰＭは、ドレイン電極７Ｄのゲート電極７Ｇと重なる部分においてソース電極７Ｓと対向する対向部７ＤＡの製造プロセスにおける丸まりを補正する矩形状の補正パターンを有している。
【００３６】
すなわち、矩形状の対向部７ＤＡ及び矩形状のコンタクト部７ＤＢを有するようなドレイン電極７Ｄを形成しようとする場合、図６Ａに示すように、本来、ドレイン電極７Ｄとして形成すべき形状と同一のドレインパターンＰ１を有するフォトマスクを用いて一連のフォトリソグラフィプロセスを適用すると、レジスト露光工程での露光条件、レジスト現像工程での現像条件、導電層除去工程での除去条件などの影響を受けて、完成したドレイン電極７Ｄは、丸みを持った形状となる。
【００３７】
つまり、ゲート−ドレイン間の寄生容量Ｃｇｄを低減する目的で、ドレイン電極７Ｄのサイズを縮小した場合、特に、対向部７ＤＡが丸みを持つことにより、半導体層７ＳＣに重なる面積が小さくなり、レイヤー間の合わせずれが生じたときにトランジスタとしての機能が損なわれるおそれがある。また、トランジスタとしての性能を決めるひとつのファクタとしてソース−ドレイン間の距離が挙げられるが、ドレイン電極７Ｄの対向部７ＤＡが丸みを持つことにより、ソース−ドレイン間の距離が短い部分と長い部分とが混在することになり、安定した性能が得られないおそれがある。
【００３８】
そこで、この実施の形態では、図６Ｂに示すように、本来、ドレイン電極７Ｄとして形成すべき形状と同一のドレインパターンＰ１と、対向部７ＤＡの丸みを補正する補正パターンＰ２とを有するフォトマスクを用いて一連のフォトリソグラフィプロセスを適用する。これにより、完成したドレイン電極７Ｄにおいて、少なくとも対向部７ＤＡは、矩形状となり、また、補正パターンを配置しなかった他の部分、たとえばコンタクト部７ＤＢは丸みを持った形状となる。
【００３９】
このような構成により、たとえドレイン電極７Ｄのソース電極７Ｓとの対向部７ＤＡのサイズを縮小したとしても、半導体層７ＳＣに重なる面積を十分に確保することができ、レイヤー間の合わせずれが生じても、トランジスタとしての機能を維持することが可能となる。つまり、トランジスタの形成過程におけるレイヤー間の合わせずれに対するマージンを拡大することが可能となる。また、ソース−ドレイン間の距離が一定となり、トランジスタとして安定した性能を得ることが可能となる。
【００４０】
当然のことながら、当初の目的であるゲート−ドレイン間の寄生容量Ｃｇｄを低減でき、突き抜け電圧値の低減が可能となる。したがって、コストダウンが可能となるとともに、フリッカーの発生を抑え表示品位を改善することが可能となる。
【００４１】
上述した実施の形態において、ドレイン電極７Ｄのサイズの縮小について述べたが、図３に示した例では、ドレイン電極７Ｄの対向部７ＤＡがソース電極７Ｓの対向部７ＳＡよりも相対的に小さい場合に相当する。例えば、ドレイン電極７Ｄの対向部７ＤＡは半導体層７ＳＣに重なる幅Ｗ１が５〜６ミクロンであるのに対して、ソース電極７Ｓの対向部７ＳＡは半導体層７ＳＣに重なる幅Ｗ２が１０μｍ〜１２μｍである。このようなサイズの小さい対向部７ＤＡを有するドレイン電極７Ｄを適用することにより、ゲート−ドレイン間の寄生容量Ｃｇｄを低減できる。
【００４２】
矩形状の対向部７ＤＡを形成するに際して、フォトマスクＰＭに適用される補正パターンＰ２の最適なサイズについて、発明者は、種々検討した。これによると、補正パターンＰ２は、一辺が１〜２μｍの概略矩形であり、しかも、対向部のエッジから０．５μｍ〜１.５μｍの範囲で突出していることが望ましい、との結論に達した。
【００４３】
すなわち、図７に示すように、ドレインパターンＰ１は、対向部に相当する部分Ｐ１１と、コンタクト部に相当する部分Ｐ１２とを有している。補正パターンＰ２は、ドレインパターンＰ１の部分Ｐ１１のうちの角部を覆い、且つ、部分Ｐ１１のエッジから突出するように配置されている。このとき、発明者は、補正パターンＰ２の一辺の長さａ、及び、補正パターンＰ２の部分Ｐ１１のエッジからの突出量ｂを種々変更して同一条件でドレイン電極７Ｄをパターニングし、対向部７ＤＡが矩形状となる寸法の範囲を導き出した。
【００４４】
この結果、ａ：ｂ＝３：１または３：２の場合に概ね矩形状となることが確認され、特に、ａが１．５μｍで、且つ、ｂが０．５μｍの場合、ａが１．５μｍで、且つ、ｂが１．０μｍの場合などには、完成した対向部７ＤＡの角部が所望の直角となることが確認された。
【００４５】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【００４６】
この発明の表示装置は、上述した液晶表示装置に限定されるものではなく、自己発光素子を表示素子とする有機エレクトロルミネッセンス表示装置などであっても良い。有機エレクトロルミネッセンス表示装置の場合、スイッチング素子のドレイン電極に接続される電極部は、例えばアノードに相当する。
【図面の簡単な説明】
【００４７】
【図１】図１は、この発明の一実施の形態に係る液晶表示装置の構成例を概略的に示す図である。
【図２】図２は、この発明の一実施の形態に係る液晶表示パネルの断面構造を示す図である。
【図３】図３は、図２に示した液晶表示パネルに適用されるスイッチング素子（薄膜トランジスタ）の構造を概略的に示す平面図である。
【図４】図４は、図３に示したスイッチング素子の構造を概略的に示す断面図である。
【図５Ａ】図５Ａは、スイッチング素子の製造工程を説明するための図であり、導電層の成膜工程を説明するための図である。
【図５Ｂ】図５Ｂは、スイッチング素子の製造工程を説明するための図であり、レジストの成膜工程を説明するための図である。
【図５Ｃ】図５Ｃは、スイッチング素子の製造工程を説明するための図であり、レジストの露光工程を説明するための図である。
【図５Ｄ】図５Ｄは、スイッチング素子の製造工程を説明するための図であり、レジストの現像工程を説明するための図である。
【図５Ｅ】図５Ｅは、スイッチング素子の製造工程を説明するための図であり、導電層の除去工程を説明するための図である。
【図５Ｆ】図５Ｆは、スイッチング素子の製造工程を説明するための図であり、レジストの除去工程を説明するための図である。
【図６Ａ】図６Ａは、フォトマスクに適用されるドレインパターンと、このフォトマスクを用いてパターニングしたときに完成したドレイン電極との関係を説明するための図である。
【図６Ｂ】図６Ｂは、フォトマスクに適用されるドレインパターン及び補正パターンと、このフォトマスクを用いてパターニングしたときに完成したドレイン電極との関係を説明するための図である。
【図７】図７は、補正パターンの最適寸法を説明するための図である。
【符号の説明】
【００４８】
ＰＸ…画素  Ｇ…ゲート線  Ｓ…ソース線
１…液晶表示パネル  ３…アレイ基板  ４…対向基板  ５…液晶層  ６…アクティブエリア  ７…スイッチング素子  ７ＳＣ…半導体層  ７Ｇ…ゲート電極  ７Ｓ…ソース電極  ７Ｄ…ドレイン電極  ７ＤＡ…対向部  ７ＤＢ…コンタクト部  ８…画素電極  ９…対向電極  １０…外周部  １１…駆動ＩＣチップ
【図１】
2009105089.tif 000003
【図２】
2009105089.tif 000004
【図３】
2009105089.tif 000005
【図４】
2009105089.tif 000006
【図５Ａ】
2009105089.tif 000007
【図５Ｂ】
2009105089.tif 000008
【図５Ｃ】
2009105089.tif 000009
【図５Ｄ】
2009105089.tif 000010
【図５Ｅ】
2009105089.tif 000011
【図５Ｆ】
2009105089.tif 000012
【図６Ａ】
2009105089.tif 000013
【図６Ｂ】
2009105089.tif 000014
【図７】
2009105089.tif 000015