(57)【要約】【課題】高耐圧、高アバランシェ耐量、および低オン抵抗を実現できる半導体装置を提供する。【解決手段】第１導電型の第１の半導体ピラー層と第２導電型の第２の半導体ピラー層との周期的配列構造と、第１の半導体ピラー層の上に設けられ反転層が形成される第２導電型の第１の半導体領域と、第２の半導体ピラー層の上に設けられ表面からの深さが第１の半導体領域より深く、第２の半導体ピラー層よりも不純物濃度が高い第２導電型の第２の半導体領域と、第１の半導体領域の表層部に選択的に設けられた第１導電型の第３の半導体領域と、第１の半導体ピラー層と第２の半導体ピラー層との間、第１の半導体ピラー層と第２の半導体領域との間、第１の半導体領域と第２の半導体領域との間、および第３の半導体領域と第２の半導体領域との間に設けられた絶縁膜とを有する。【選択図】図１
2009105219.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造部と、前記半導体構造部の表面側に設けられた第１の主電極と、前記半導体構造部の裏面側に設けられた第２の主電極とを備え、前記第１の主電極と前記第２の主電極との間の縦方向に主電流経路が形成される半導体装置であって、
前記半導体構造部は、
前記第２の主電極の上に設けられた第１導電型の半導体層と、
前記半導体層の上で、前記縦方向に対して略垂直な横方向に交互に配列された第１導電型の第１の半導体ピラー層と第２導電型の第２の半導体ピラー層との周期的配列構造と、
前記第１の半導体ピラー層の上に設けられ、オン時に反転層が形成される第２導電型の第１の半導体領域と、
前記第２の半導体ピラー層の上に設けられ、前記半導体構造部の表面からの深さが前記第１の半導体領域より深く、前記第２の半導体ピラー層よりも不純物濃度が高い第２導電型の第２の半導体領域と、
前記第１の半導体領域の表層部に選択的に設けられ、前記第１の半導体ピラー層よりも不純物濃度が高い第１導電型の第３の半導体領域と、
前記第１の半導体ピラー層と前記第２の半導体ピラー層との間、前記第１の半導体ピラー層と前記第２の半導体領域との間、前記第１の半導体領域と前記第２の半導体領域との間、および前記第３の半導体領域と前記第２の半導体領域との間に設けられた絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の半導体ピラー層において、前記絶縁膜との界面近傍部分の不純物濃度は、前記横方向における中央部分よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁膜の膜厚は０．６μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の半導体領域を貫通して前記第１の半導体ピラー層に至るトレンチ内に設けられたゲート電極をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２の半導体領域はその表層部が前記第１の主電極に接し、
前記表層部は、前記第２の半導体領域における他の部分よりも不純物濃度が高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御等に広く用いられている。これら用途における小型化、高効率化、低消費電力化を達成するためには、オン状態での抵抗を低減する必要がある。
【０００３】
縦型半導体装置のオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物濃度は、ベース領域とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有る。
【０００４】
この問題を解決する一つの構造として、ドリフト層に、いわゆるスーパージャンクション構造と呼ばれるｐ型半導体ピラー層とｎ型半導体ピラー層との周期的配列構造を設けたものが知られている（例えば、特許文献１、２）。
【０００５】
特にパワーエレクトロニクス用途の半導体装置においては、耐圧低下を抑え、且つ高アバランシェ耐量を確保することが要求され、また、ピラー層の幅を小さくすることでオン抵抗の低減を図れるが、微細化が進むと、ドリフト層においてオン時に空乏化されずに残るキャリア領域の狭窄が無視できずオン抵抗低減効果が次第に飽和してしまう。
【特許文献１】特開２００３−２９８０５３号公報
【特許文献２】特開２００５−１７５２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高耐圧、高アバランシェ耐量、および低オン抵抗を実現できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体構造部と、前記半導体構造部の表面側に設けられた第１の主電極と、前記半導体構造部の裏面側に設けられた第２の主電極とを備え、前記第１の主電極と前記第２の主電極との間の縦方向に主電流経路が形成される半導体装置であって、前記半導体構造部は、前記第２の主電極の上に設けられた第１導電型の半導体層と、前記半導体層の上で、前記縦方向に対して略垂直な横方向に交互に配列された第１導電型の第１の半導体ピラー層と第２導電型の第２の半導体ピラー層との周期的配列構造と、前記第１の半導体ピラー層の上に設けられ、オン時に反転層が形成される第２導電型の第１の半導体領域と、前記第２の半導体ピラー層の上に設けられ、前記半導体構造部の表面からの深さが前記第１の半導体領域より深く、前記第２の半導体ピラー層よりも不純物濃度が高い第２導電型の第２の半導体領域と、前記第１の半導体領域の表層部に選択的に設けられ、前記第１の半導体ピラー層よりも不純物濃度が高い第１導電型の第３の半導体領域と、前記第１の半導体ピラー層と前記第２の半導体ピラー層との間、前記第１の半導体ピラー層と前記第２の半導体領域との間、前記第１の半導体領域と前記第２の半導体領域との間、および前記第３の半導体領域と前記第２の半導体領域との間に設けられた絶縁膜と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、高耐圧、高アバランシェ耐量、および低オン抵抗を実現できる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１０】
図１は、本発明の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図である。
【００１１】
本実施形態では、半導体材料として例えばシリコンが用いられた半導体構造部の表面側に設けられた第１の主電極としてのソース電極１０と、このソース電極１０が設けられた表面の反対側の裏面側に設けられた第２の主電極としてのドレイン電極１との間を結ぶ縦方向にゲートオン時に主電流経路が形成される縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。
【００１２】
半導体構造部の最下層としてｎ＋型のドレイン層（もしくはｎ＋型基板）２が設けられている。ドレイン層２の主面上には、第１の半導体ピラー層としてのｎ型ピラー層１１と、第２の半導体ピラー層としてのｐ型ピラー層１２とが設けられている。
【００１３】
ｎ型ピラー層１１とｐ型ピラー層１２とは、オン時に主電流経路が形成される縦方向に対して略垂直な横方向（ドレイン層２の主面に対して略平行な方向）に交互に周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。例えば、ｎ型ピラー層１１及びｐ型ピラー層１２の平面パターンはストライプ状である。
【００１４】
ｎ型ピラー層１１の上には、第１の半導体領域としてｐ型のベース領域４が設けられている。ベース領域４の表層部には、第３の半導体領域としてｎ＋型のソース領域５が選択的に設けられている。ソース領域５はｎ型ピラー層１１よりも不純物濃度が高い。
【００１５】
また、ｎ型ピラー層１１の上にはゲート電極６が設けられている。ゲート電極６は、半導体構造部の表面からベース領域４を貫通してｎ型ピラー層１１に至るトレンチ内に設けられ、ゲート電極６とトレンチ底部との間およびゲート電極６とトレンチ側壁との間には、ゲート絶縁膜（例えばシリコン酸化膜）７が設けられている。ベース領域４は、ゲート絶縁膜７を介してゲート電極６に対向している。ゲート電極６の上には層間絶縁膜（例えばシリコン酸化膜）８が設けられている。トレンチ及びゲート電極６は、ｎ型ピラー層１１及びｐ型ピラー層１２に対して略平行にストライプ状に形成されている。
【００１６】
ベース領域４の上（表層部）には、ソース領域５以外にも、ｐ＋型のコンタクト領域９が第４の半導体領域として選択的に形成されている。コンタクト領域９は、ベース領域４、ｐ型ピラー層１２よりも不純物濃度が高い。
【００１７】
ソース領域５とコンタクト領域９とは、ｎ型ピラー層１１、ｐ型ピラー層１２およびゲート電極６がストライプ状に延在する方向に、交互に配列されている。
【００１８】
ｐ型ピラー層１２の上には、ｐ型ピラー層１２よりも不純物濃度が高いｐ型半導体領域３が第２の半導体領域として設けられている。半導体構造部表面からの、ｐ型半導体領域３の深さは、ｎ型ピラー層１１の上に設けられたベース領域４の深さよりも深い。すなわち、ｐ型半導体領域３とｐ型ピラー層１２との境界もしくは不純物濃度遷移部は、ベース領域４とｎ型ピラー層１１とのｐｎ接合面よりも、半導体構造部表面側から深い位置にある。ｐ型半導体領域３の表層部３ａは、ｐ型半導体領域３における他の部分よりも不純物濃度が高い。
【００１９】
ｎ型ピラー層１１とｐ型ピラー層１２との間、およびｎ型ピラー層１１より上の部分ととｐ型ピラー層１２より上の部分との間には、絶縁膜（例えばシリコン酸化膜）１５が設けられている。すなわち、絶縁膜１５は、ｎ型ピラー層１１とｐ型ピラー層１２との間、ｎ型ピラー層１１とｐ型半導体領域３との間、ベース領域４とｐ型半導体領域３との間、およびソース領域５とｐ型半導体領域３（の表層部３ａ）との間に設けられている。絶縁膜１５は、ｎ型ピラー層１１及びｐ型ピラー層１２に対して略平行にストライプ状に形成されている。
【００２０】
半導体構造部の表面上には、第１の主電極としてのソース電極（メタル）１０が設けられている。ソース電極１０は、いずれも不純物濃度が比較的高いｎ＋型のソース領域５、ｐ＋型のコンタクト領域９およびｐ型半導体領域３におけるｐ＋型の表層部３ａとオーミックコンタクトしている。したがって、ソース領域５はソース電極１０と電気的に接続され、ベース領域４はコンタクト領域９を介してソース電位とされ、ｐ型半導体領域３はその表層部３ａを介してソース電位とされる。
【００２１】
半導体構造部の裏面、すなわちドレイン層２の裏面には、第２の主電極としてのドレイン電極（メタル）１が設けられている。ドレイン電極１とドレイン層２もオーミックコンタクトしている。なお、ゲート電極６は、図示しないゲート電極引き出し部を介してゲートパッドと接続されている。
【００２２】
以上説明したように構成される半導体装置において、ゲート電極６に所定のゲート電圧が印加されると、ゲート絶縁膜７を介してゲート電極６に対向しているベース領域４に反転層（チャネル）が形成され、ソース領域５、チャネル、ｎ型ピラー層１１、およびドレイン層２を介して、ソース電極１０とドレイン電極１との間の縦方向に主電流が流れる（オン状態となる）。
【００２３】
本実施形態に係る半導体装置は、オン時に電流が流れるドリフト層に相当する部分に、いわゆる「スーパージャンクション構造」と呼ばれるｎ型ピラー層１１とｐ型ピラー層１２との周期的配列構造が設けられている。オン時に電流経路となるｎ型ピラー層１１の不純物濃度を比較的高めにしても、オフ時にドレイン電極１に高電圧が印加されると、ｎ型ピラー層１１とｐ型ピラー層１２のそれぞれが絶縁膜１５に接する部分近傍から空乏化するため、オン抵抗の低減を図りつつ高耐圧を得ることができる。
【００２４】
また、ｐ型ピラー層１２の上に、ベース領域４よりも半導体構造部表面側からの深さが深く、ｐ型ピラー層１２よりも不純物濃度が高いｐ型半導体領域３を設けているため、半導体構造部においてソース電極１０側の上部の電界ピークを抑制して、アバランシェ耐量を高めることができる。
【００２５】
また、トレンチゲート構造においてその底部コーナー部は電界が集中しやすい箇所であるが、本実施形態では、ｐ型ピラー層１２の上にベース領域４よりも半導体構造部表面側からの深さが深く、ｐ型ピラー層１２よりも不純物濃度が高いｐ型半導体領域３を設けることで、トレンチゲート部近傍のｎ型ピラー層１１に空乏層が広がり易くなるため、トレンチゲート構造の底部コーナー部への電界集中を緩和できる。
【００２６】
次に、本実施形態に係る半導体装置の製造方法の一例について説明する。  
図２〜図４は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００２７】
まず、図２（ａ）に示すように、ドリフト層として機能するｎ＋型半導体基板２の主面上に、ｎ型半導体層２１をエピタキシャル成長させた後、そのｎ型半導体層２１の表面上にマスク材（例えばシリコン酸化膜）２２をストライプ状に選択的に形成する。
【００２８】
そして、そのマスク材２２をマスクとして、ｎ型半導体層２１を例えばＲＩＥ（Reactive Ion Etching）法で、半導体基板２の主面に達するまでエッチングする。これにより、図２（ｂ）に示すように、トレンチＴによって相互に分離された複数のｎ型ピラー層１１が半導体基板２の主面上に形成される。
【００２９】
次に、例えば熱酸化法により、ｎ型ピラー層１１における露出している上面及び側面（トレンチＴの側面）に、図２（ｃ）に示されるように絶縁膜（酸化膜）１５を形成する。なお、このとき、トレンチＴの底部における半導体基板２の主面上にも絶縁膜が形成されるがその絶縁膜は除去し、トレンチＴ底部の半導体基板２の主面は露出される。
【００３０】
その露出されたトレンチＴ底部の半導体基板２の主面上からトレンチＴ内を上方に向けて、図３（ａ）に示すようにｐ型ピラー層１２を選択的にエピタキシャル成長させる。
【００３１】
この後、例えばＣＭＰ（Chemical Mechanical Polishing）法等により、図３（ｂ）に示すように表面を平坦化すると共に、ｎ型ピラー層１１上の絶縁膜１５を除去して、ｎ型ピラー層１１の上面を露出させる。
【００３２】
次に、例えばイオン注入法等により、ｐ型ピラー層１２の表層部およびｎ型ピラー層１１の表層部にそれぞれｐ型不純物を導入し、その後熱処理を行って導入された不純物を拡散させ、図４（ａ）に示すように、ｐ型ピラー層１２の上（表層部）に同じｐ型であるがｐ型ピラー層１２よりも不純物濃度が高いｐ型半導体領域３が形成され、ｎ型ピラー層１１の上にこのｎ型ピラー層１１に対してｐｎ接合するｐ型のベース領域４が形成される。ここで、ｐ型半導体領域３の方がベース領域４よりも表面側からの深さが深く形成される。したがって、ｐ型ピラー層１２の表層部には、ｎ型ピラー層１１表層部への不純物注入よりも、加速電圧を高くしてより深い位置にまで不純物が打ち込まれる。
【００３３】
このようにｐ型半導体領域３は、ｎ型ピラー層１１の上に設けられたベース領域４よりも深く形成されるため、一部がｎ型ピラー層１１と深さ方向でオーバーラップする。この場合、ｐ型半導体領域３とｎ型ピラー層１１との間での相互の不純物拡散が懸念されるが、本実施形態では、絶縁膜１５がドレイン層２の主面上から半導体構造部の表面にまで延在して設けられているため、ｐ型半導体領域３の形成時にはｎ型ピラー層１１との間に絶縁膜１５が存在し、ｐ型半導体領域３とｎ型ピラー層１１との間の相互の不純物拡散を防止できる。もちろん、ｐ型半導体領域３とベース領域４との間の相互の不純物拡散も絶縁膜１５によって防止できる。この結果、各領域や各層の不純物濃度の変動による特性変動を防いで、安定した特性の半導体装置を提供できる。
【００３４】
次に、ｎ型ピラー層１１上のベース領域４を表面側から貫いてｎ型ピラー層１１に達するトレンチを形成した後、そのトレンチの内壁面に例えば熱酸化法により図４（ｂ）に示すようにゲート絶縁膜７を形成してから内部にゲート電極６を埋め込み、さらにゲート電極６の上には層間絶縁膜８を設け、トレンチゲート構造を形成する。
【００３５】
この後、例えばイオン注入法により、ベース領域４の表層部に選択的にｎ＋型のソース領域５及びｐ＋型のコンタクト領域９を形成する。また、コンタクト領域９形成のためのｐ型不純物導入時には、同時にｐ型半導体領域３の表層部３ａにもｐ型不純物が導入され、その表層部３ａはｐ＋型とされる。ここで、ｐ型半導体領域３の方が、細かく分割された個々のコンタクト領域９に比べて平面面積が広いことから、より深くにまで不純物が拡散しやすく、表面側からの深さが深くなる。
【００３６】
ソース領域５とコンタクト領域９が形成される前のベース領域４と、ｐ＋型の表層部３ａが形成される前のｐ型半導体領域３との間には、すでに絶縁膜１５が設けられているため、その絶縁膜１５によって、表層部３ａも含めたｐ型半導体領域３と、ソース領域５との間の不純物拡散が防止され、それら領域の不純物濃度の変動による特性変動を防げる。
【００３７】
この後、半導体構造部の表面上にソース電極（ソースメタル）１０を形成し、さらに、半導体基板２の裏面にドレイン電極（ドレインメタル）１を形成し、図１に示す構造が得られる。
【００３８】
スーパージャンクション構造において、ｐ型、ｎ型の各ピラー層の不純物濃度が高すぎるとオフ時に空乏化しにくくなり耐圧が低下してしまう。この場合、各ピラー層の幅を狭くすれば、不純物濃度が高く空乏層の伸びが小さくなっても各ピラー層の幅に対する相対的な空乏層が大きくなり高耐圧を保持できる。ピラー層の幅が狭いほど高不純物濃度化が可能になり、オン抵抗を低減することができるが、これによるオン抵抗の低減効果は次第に飽和する。ｐ型ピラー層とｎ型ピラー層とのｐｎ接合部のビルトインポテンシャル、あるいは、オン時に電流を流すために印加する電圧によりｐ型ピラー層とｎ型ピラー層との境界には空乏層が形成されるが、その幅が無視できないくらいにピラー層の幅が狭くなることで、オン時に空乏化されずに残るキャリア領域が狭まり、オン抵抗の低減が図れなくなる。
【００３９】
これに対して、本実施形態では、ｎ型ピラー層１１とｐ型ピラー層１２との間に絶縁膜１５を設けｐｎ接合させていないため、ビルトインポテンシャルやオン時の電圧印加によるｐ、ｎ各ピラー層１２、１１における空乏層の広がりを抑えることができる。この結果、オン時における主電流経路の狭窄を抑制して、オン抵抗の低減を図れる。
【００４０】
本発明者等は、絶縁膜（シリコン酸化膜）１５を介して隣り合う一対のｐ、ｎピラー層１２、１１とＭＯＳ構造部を一つのユニットとした単位セルのオン抵抗Ｒｏｎと素子の有効面積Ａとの積（ＲｏｎＡ）の、絶縁膜１５の膜厚依存性と、ｐ、ｎ各ピラー層１２、１１の不純物濃度依存性を計算した。その結果を図５〜７に示す。
【００４１】
ｎ型ピラー層１１及びｐ型ピラー層１２の縦方向の厚さは５０μｍとし、絶縁膜１５の膜厚（横方向の厚さ）Ｔｏｘは図５〜７の各グラフの横軸に示すように変動させた。また、図５は、ｎ型ピラー層１１及びｐ型ピラー層１２のそれぞれの横方向の幅（グラフ欄外におけるＷｐはピラー層幅の半分を示し、したがってピラー層幅は２×Ｗｐ）を２μｍとした場合を示す。図６は、ｎ型ピラー層１１及びｐ型ピラー層１２のそれぞれの横方向の幅（２×Ｗｐ）を４μｍとした場合を示し、図７は、ｎ型ピラー層１１及びｐ型ピラー層１２のそれぞれの横方向の幅（２×Ｗｐ）を６μｍとした場合を示す。ピラーピッチは、４×Ｗｐ＋Ｔｏｘで表される。
【００４２】
また、図５〜７の各グラフにおいて、ａはｎ型ピラー層１１及びｐ型ピラー層１２のそれぞれの不純物濃度Ｎｄを４×１０１５ｃｍ−３とした場合を示し、ｂはＮｄを６×１０１５ｃｍ−３とした場合を示し、ｃはＮｄを８×１０１５ｃｍ−３とした場合を示し、ｄはＮｄを１×１０１６ｃｍ−３とした場合を示し、ｅはＮｄを１．２×１０１６ｃｍ−３とした場合を示し、ｆはＮｄを１．４×１０１６ｃｍ−３とした場合を示す。
【００４３】
図５〜７の各グラフにおいて、絶縁膜１５の膜厚Ｔｏｘが０の場合は、絶縁膜１５を設けずに、ｎ型ピラー層１１とｐ型ピラー層１２とをｐｎ接合させた構造に対応する。図５のａ〜ｆ、図６のａ〜ｆ、図７のａ〜ｆの各グラフにおいて、絶縁膜１５の膜厚Ｔｏｘが０．６μｍ以下且つ０より大きい範囲内に、膜厚Ｔｏｘが０すなわち絶縁膜１５を設けなかった場合に比べてＲｏｎＡが小さくなる値（最小値も含む）が存在する。膜厚Ｔｏｘが０．６μｍより大きくなると、いずれのグラフにおいても膜厚増加に伴ってＲｏｎＡが徐々に増大する。したがって、オン抵抗の低減を図る観点から、絶縁膜１５の膜厚は０．６μｍ以下（０より大）とすることが望ましく、特にＲｏｎＡの最小値が得られる０．２μｍ近傍にすることが望ましい。
【００４４】
また、図５〜７の各グラフを比べると、ｎ型ピラー層１１及びｐ型ピラー層１２のそれぞれの幅（２×Ｗｐ）が小さいほど、絶縁膜１５が０の場合に対するオン抵抗低減の程度が大きいことがわかる。すなわち、絶縁膜１５を設けることは、ピラーピッチがより微細化した構造に特に有効である。
【００４５】
なお、ｐ型ピラー層１２と絶縁膜１５はオン時には電流が流れない領域であるため、それらの幅は、前述した本実施形態特有の効果を低下させない範囲内でなるべく小さな値を選択することが望ましい。また、前述した実施形態では、ｐ型ピラー層１２とｎ型ピラー層１１の幅を等しく、且つ両方のピラー層における不純物濃度を等しくしているが、ｎ型ピラー層１１に対して、ｐ型ピラー層１２の幅を狭く、高不純物濃度とすることで、ＲｏｎＡの低減を図ることも可能である。
【００４６】
次に、図８は、図１に示す周期的配列構造部におけるＡ−Ａ’方向のｎ型ピラー層１１とｐ型ピラー層１２の不純物濃度プロファイルを示す。
【００４７】
図８（ａ）に示すように、ｎ、ｐの両ピラー層１１、１２における不純物濃度を同じとすることで、高耐圧を得ることが可能となる。
【００４８】
また、図８（ｂ）には、ｎ型ピラー層１１において絶縁膜１５との界面近傍部分の不純物濃度を、ｎ型ピラー層１１の横方向における中央部分及びｐ型ピラー層１２よりも高くしたプロファイルを示す。
【００４９】
オン時に電流が流れるｎ型ピラー層１１をこのような不純物濃度プロファイルとすることで、ビルトインポテンシャルあるいはオン時の電圧印加時に、ｎ型ピラー層１１において絶縁膜１５界面近傍の高不純物濃度部分の空乏層の伸びを抑えて、ｎ型ピラー層１１の狭窄を抑制でき、高耐圧を保持しつつ、オン抵抗をより低減できる。高耐圧を得る観点から、図８（ｂ）における不純物濃度プロファイルの横方向の積分値（不純物量）はｐ型ピラー層１２とｎ型ピラー層１１とで略等しいことが望まれる。また、ｎ型ピラー層１１を図８（ｂ）に示すようなすり鉢状の不純物濃度プロファイルとすることで、比較的低不純物濃度の部分を形成することが可能であるために、その部分における不純物散乱に起因する電子移動度の低下を抑制でき、このこともオン抵抗の低減に寄与する。
【００５０】
図９は、ｎ＋型のドレイン層２と、ｎ型ピラー層１１とｐ型ピラー層１２とのスーパージャンクション構造との間に、ドレイン層２よりも低不純物濃度のｎ型のバッファ層３１を設けた、本発明の他の実施形態に係る半導体装置を示す。
【００５１】
この比較的低不純物濃度のバッファ層３１を設けることで、高電圧印加時にはバッファ層３１にも空乏層が伸びて、バッファ３１でも電圧を保持することができる。また、ドレイン電極１側の下部における電界ピークを緩和して、アバランシェ耐量を高めることができる。
【００５２】
本発明は、ＭＯＳＦＥＴに限らず、例えば、図１０に示すようなＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用可能である。
【００５３】
このＩＧＢＴでは、図１に示すＭＯＳＦＥＴにおけるｎ＋型半導体層（ドレイン層）２の代わりに、ｐ＋型半導体層（コレクタ層）３２が設けられ、その上に、ｎ型のバッファ層３３を介してスーパージャンクション構造が設けられている。
【００５４】
ＩＧＢＴでは、オン時、ｐ＋型半導体層３２から正孔がドリフト層（ｎ型ピラー層１１）に注入され、その部分の抵抗を低くする伝導度変調が起こるので、より低オン抵抗化を実現できる。
【００５５】
また、図１のｎ＋型半導体層２をすべてｐ＋型半導体層３２とするのではなく、図１１に示すように、ｐ＋型半導体層３２をｎ型ピラー層１１の下部に選択的に設け、ＩＧＢＴと逆導通用ダイオードとを１チップに集積したＲＣ（Reverse Conducting）−ＩＧＢＴ構造としてもよい。
【００５６】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００５７】
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００５８】
また、前述した実施形態ではトレンチゲート構造を説明したが、プレナーゲート構造であってもよい。
【００５９】
また、半導体としては、シリコンに限らず、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどを用いることもできる。
【００６０】
また、ＭＯＳゲート部やスーパージャンクション構造、絶縁膜１５の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。
【図２】同半導体装置の製造工程の要部を示す工程断面図。
【図３】図２に続く工程断面図。
【図４】図３に続く工程断面図。
【図５】本発明の実施形態に係る半導体装置において、単位セルのオン抵抗Ｒｏｎと素子の有効面積Ａとの積（ＲｏｎＡ）の、絶縁膜１５の膜厚依存性とｐ、ｎピラー層の不純物濃度依存性を示すグラフ図であり、ｐ、ｎの各ピラー層幅が２μｍの場合を示す。
【図６】図５と同様なグラフ図であり、ｐ、ｎの各ピラー層幅が４μｍの場合を示す。
【図７】同じく図５と同様なグラフ図であり、ｐ、ｎの各ピラー層幅が６μｍの場合を示す。
【図８】図１に示す周期的配列構造部におけるＡ−Ａ’方向のｎ型ピラー層１１とｐ型ピラー層１２の不純物濃度プロファイルを示す図。
【図９】本発明の他の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。
【図１０】本発明のさらに他の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。
【図１１】本発明のさらに他の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。
【符号の説明】
【００６２】
１…第２の主電極、２…第１導電型の半導体層、３…第２導電型の第２の半導体領域、４…第２導電型の第１の半導体領域、５…第１導電型の第３の半導体領域、６…ゲート電極、９…第２導電型の第４の半導体領域、１０…第１の主電極、１１…第１導電型の第１の半導体ピラー層、１２…第２導電型の第２の半導体ピラー層、１５…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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