(57)【要約】      （修正有）【課題】ワンタイム・プログラマブル・タイプのメモリ素子をプログラミングする方法および該メモリ素子を組み込む集積回路を提供する。【解決手段】第１の電極ＥＣ１と、少なくとも１つのアクセス・トランジスタＴＲを含むアクセス回路に電気的に結合された第２の電極ＥＣ２との間に配置された誘電体領域Ｃを備える少なくとも１つのメモリ・セルＣＥＬを有する、不可逆的に電気的にプログラマブルなタイプのメモリ素子ＤＭを備える。そのメモリ素子は、第１の電極と第１の電源端子との間で電気的に結合された補助トランジスタＴＲＸであって、アクセス・トランジスタがイネーブルにされるときにイネーブルにされるように補助トランジスタの補助制御電極は制御され、かつアクセス回路の飽和電流よりも低い飽和電流を呈するような様態で配置された補助トランジスタＴＲＸを有する補助回路ＣＡＸをさらに備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
不可逆的に電気的にプログラマブルなタイプのメモリ素子を備える集積回路であって、前記メモリ素子は、
第１の電源端子に電気的に結合された第１の電極と、少なくとも１つのアクセス・トランジスタを含むアクセス回路に電気的に結合された第２の電極との間に配置された誘電体領域を備える少なくとも１つのメモリ・セルと、
前記第１の電極と前記第１の電源端子との間で電気的に結合された補助トランジスタであって、前記アクセス回路がイネーブルにされるときにイネーブルにされるように、前記補助トランジスタの補助制御電極は制御され、かつ前記アクセス回路の飽和電流よりも低い飽和電流を呈する補助トランジスタを有する補助回路と、を備える集積回路。
【請求項２】
前記メモリ素子は、前記補助トランジスタに電気的に結合され、前記メモリ・セルの不可逆的なプログラミング時に、前記メモリ・セルの前記誘電体領域の劣化を検出できる検出手段をさらに備える、請求項１に記載の集積回路。
【請求項３】
前記補助トランジスタは、前記第１の電源端子に電気的に結合された第１の補助電極と、前記第１の電極に電気的に結合された第２の補助電極とを備え、
前記検出手段は、前記第２の補助電極と前記第１の電極との間に位置する点における電圧変動を検出する、請求項２に記載の集積回路。
【請求項４】
前記メモリ素子は、前記補助制御電極に電気的に結合されたバイアス回路であって、前記アクセス・トランジスタと同一である第１のトランジスタと、前記第１のトランジスタと前記第１の電源端子との間で電気的に結合され、前記補助トランジスタと、電流ミラーを形成する第２のトランジスタとを有するバイアス回路をさらに備え、
前記第２のトランジスタの比（Ｗ／Ｌ）は前記補助トランジスタの比（Ｗ／Ｌ）よりも大きく、ＷおよびＬは、それぞれ前記トランジスタのチャネルの幅および長さを示す、請求項１から３のいずれかに記載の集積回路。
【請求項５】
前記補助回路は、前記補助トランジスタと前記第１の電極との間で電気的に結合され、前記補助トランジスタと第１のカスコード配置を形成する第１の追加トランジスタをさらに備え、
前記バイアス回路は、前記第１のトランジスタと前記第２のトランジスタとの間で電気的に結合されて、前記第１のトランジスタと第２のカスコード配置を形成する第２の追加トランジスタをさらに備える、請求項４に記載の集積回路。
【請求項６】
前記メモリ素子は、第１の方向へ延びるメモリ・セルの第１の組と、第２の方向へ延びるメモリ・セルの第２の組とを有するメモリ・プレーンを備え、
前記メモリ・セルのすべての前記第１の電極は、前記第１の電源端子に電気的に結合され、前記補助回路がメモリ・セルのすべての前記第２の組に共通である、請求項１から５のいずれかに記載の集積回路。
【請求項７】
前記メモリ素子は、第１の方向へ延びるメモリ・セルの第１の組と、第２の方向へ延びるメモリ・セルの第２の組とを有するメモリ・プレーンを備え、
前記メモリ・セルのすべての前記第１の電極は、前記第１の電源端子に電気的に結合され、前記メモリ素子は、メモリ・セルの前記第２の組の各々に補助回路と、すべての前記補助回路のための単一のバイアス回路とを備える、請求項１から５のいずれかに記載の集積回路。
【請求項８】
前記メモリ素子は、第１の方向へ延びるメモリ・セルの第１の組と、第２の方向へ延びかつ第２の組のグループに振り分けられたメモリ・セルの第２の組とを有するメモリ・プレーンを備え、
前記メモリ・セルのすべての前記第１の電極は、前記第１の電源端子に電気的に結合され、前記メモリ素子は、メモリ・セルの前記第２の組の各グループに補助回路と、すべての前記補助回路のための単一のバイアス回路とを備える、請求項１から５のいずれかに記載の集積回路。
【請求項９】
少なくとも１つのアクセス・トランジスタを含むアクセス回路に電気的に結合された誘電体領域を備える少なくとも１つのメモリ・セルを有する、不可逆的に電気的にプログラマブルなタイプのメモリ素子をプログラミングする方法であって、
プログラミング電圧が、イネーブルにされた状態にある少なくとも１つの補助トランジスタを横切って前記誘電体領域に印加され、前記補助トランジスタの飽和電流は、前記アクセス回路を通過する飽和電流よりも小さい、方法。
【請求項１０】
前記メモリ・セルの不可逆的なプログラミング時に、前記メモリ・セルの前記誘電体領域の劣化が検出される、請求項９に記載の方法。
【請求項１１】
前記検出は、前記補助トランジスタと前記誘電体領域との間に位置する点における電圧変動の検出を含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、特に、「ＯＴＰ」メモリとしても知られる「ワンタイム・プログラマブル」タイプの集積メモリ素子に関する。
【背景技術】
【０００２】
このタイプのメモリは当業者によく知られている。それはコンデンサのような電気的に「とばされる」可融要素を含んで、すなわち、コンデンサの誘電体が不可逆的様態で電気的に損傷を受けて、その場合にこのコンデンサが、小さい値の抵抗として振る舞うようにするものである。
【０００３】
プログラミング・モードにおけるメモリ・セルの信頼性は重要な要素である。プログラミング時に選択されないセルに関して、この信頼性は、メモリ・セルのアクセス・トランジスタのゲート酸化層に対する応力によって影響を受ける。これらの応力は、「電界勾配」タイプのＭＯＳアクセス・トランジスタ（「ドリフト・トランジスタ」としても知られる）では許容可能である。
【０００４】
これらの応力はまた、カスコード配置を形成するアクセス・デバイスを使用するか、または他にメモリのワード線と平行に配置された高電圧スイッチを使用して制限可能である。
【０００５】
プログラミング時に選択されるセルに関して、それらの信頼性はホット・キャリアによる劣化現象によって影響を受ける。
【０００６】
この信頼性問題は、特に、アクセス・トランジスタを通過する強い電流が、強いドレイン／ソース電圧を呈することによって、特に、６５ナノメートル以下のＣＭＯＳ技術において生ずる。この強い電流を低減するための解決策は、長いチャネル長を有するアクセス・トランジスタを使用することにあるが、これはメモリ・セルの表面積に対してマイナスの影響を有する。
【０００７】
別の解決策はプログラミング電圧を低減することにあるが、これはプログラミング時間に対してマイナスの影響を有する。
【０００８】
しかもプログラミングの実際の時点、すなわち、誘電体領域が実際に「とばされる」瞬間を検出することが現在では困難である。したがって現在では、十分に長いプログラミング時間が決められ、その時間が満了すると、セルのプログラミングが擬似的にある一定の様態で実際に行われたものと考えられている。しかし、ほとんどの場合、この時間が終了するかなり前に誘電体の損傷が生じているので、この時間は最適化されていないことになる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した問題を解決して、「ＯＴＰ」メモリを含む集積回路のプログラミングの最適化、信頼性の向上を図ることを目的とする。
【課題を解決するための手段】
【００１０】
実施形態および実施の様式によれば、メモリ・セルが実際に選択されるときに、プログラミングの過程でこのメモリ・セルのアクセス・トランジスタの信頼性を向上させることを可能にする方法および集積回路が提案される。
【００１１】
別の実施形態および実施の様式によれば、メモリ・セルのプログラミングの実際の時点をより厳密に検出することを可能にする方法および集積回路も提案される。
【００１２】
１つの態様によれば、例えば、プログラミング電圧を受け取るように企図された第１の電源端子に電気的に結合された第１の電極と、少なくとも１つのアクセス・トランジスタを含むアクセス回路に電気的に結合された第２の電極との間に配置された誘電体領域を備える少なくとも１つのメモリ・セルを有する、不可逆的に電気的にプログラマブルなタイプのメモリ素子を備える集積回路が提案される。
【００１３】
本態様の一般的な特徴によれば、本メモリ素子は、該第１の電極と該第１の電源端子との間で電気的に結合された補助トランジスタであって、アクセス回路がイネーブルにされるときにイネーブルにされるような様態でこの補助トランジスタの補助制御電極に対して制御可能であり、かつアクセス回路の飽和電流よりも低い飽和電流を呈するような様態で配置された補助トランジスタを有する補助回路をさらに備える。
【００１４】
したがって、プログラミング時にメモリ・セルの中を流れる電流は、アクセス回路の飽和電流よりも低い補助トランジスタの飽和電流に等しい。さらには、メモリ・セルの１つまたは複数のアクセス・トランジスタのドレイン／ソース電圧は飽和ドレイン／ソース電圧よりも低く、この飽和ドレイン／ソース電圧自体が公称ドレイン／ソース電圧よりも低い。したがって、１つまたは複数のアクセス・トランジスタは公称スパン内で動作し、よってこれらの信頼性が向上する。
【００１５】
特に、メモリ・プレーンに対するプログラミング制御を容易にするために、補助トランジスタは、セルが実際に選択される前に、すなわち、アクセス回路自体がイネーブルにされる前に、イネーブルにされてもよいことに留意されたい。
【００１６】
一実施形態によれば、メモリ素子は、補助トランジスタに電気的に結合されて、メモリ・セルの不可逆的なプログラミング時に、該メモリ・セルの誘電体領域の劣化を検出できる検出手段をさらに備える。
【００１７】
一実施形態によれば、補助トランジスタは、該第１の電源端子に電気的に結合された第１の補助電極と、該第１の電極に電気的に結合された第２の補助電極とを備え、検出手段は、該第２の補助電極と該第１の電極との間に位置する点における電圧変動を検出することができる。
【００１８】
一実施形態によれば、メモリ素子は、該補助制御電極に電気的に結合されたバイアス回路であって、アクセス・トランジスタと同一である第１のトランジスタと、この第１のトランジスタと第１の電源端子との間で電気的に結合されて、該補助トランジスタと、電流ミラーを形成する第２のトランジスタとを有するバイアス回路をさらに備え、この第２のトランジスタの比（Ｗ／Ｌ）は補助トランジスタの比（Ｗ／Ｌ）よりも大きく、ＷおよびＬは、それぞれトランジスタのチャネルの幅および長さを示す。
【００１９】
このような実施形態は、アクセス・トランジスタの飽和電流よりも低い補助トランジスタの飽和電流の実現を容易に可能にする。
【００２０】
信頼性、特に補助トランジスタの信頼性をさらに向上させるように、かつ必要に応じて、電流をコピーする（電流ミラーを形成する）際の精度を高めるために、カスコード配置を使用することが特に有利である。
【００２１】
したがって一実施形態によれば、補助回路は、補助トランジスタと該第１の電極との間で電気的に結合されて、この補助トランジスタと第１のカスコード配置を形成する第１の追加的なトランジスタをさらに備える。バイアス回路は、第１のトランジスタと第２のトランジスタとの間で電気的に結合されて、この第１のトランジスタと第２のカスコード配置を形成する第２の追加的なトランジスタをさらに備える。
【００２２】
以上に述べたような補助回路の使用は、メモリ・プレーンの任意の編成およびメモリ・プレーンのプログラミングの任意のタイプと互換性がある。
【００２３】
したがって、メモリ素子が、メモリ・セルの第１の組、例えば、第１の方向へ延びるメモリ・セルの行と、メモリ・セルの第２の組、例えば、第２の方向へ延びるメモリ・セルの列とを有して、メモリ・セルのすべての第１の電極が該電源端子に電気的に結合されている、メモリ・プレーンを備える実施形態では、補助回路がメモリ・セルのすべての列に共通であることが可能であり、それによって、例えば、ビットごとのプログラミングが可能である。
【００２４】
変形として、メモリ・セルの各列に１つの補助回路と、すべての補助回路のための単一のバイアス回路とが設けられてもよい。これは、数ビットのワードによるプログラミングを可能にする。
【００２５】
列が互いにグループに、例えば、２列ずつにグループ化されるとき、列の各グループに１つの補助回路と、すべての補助回路のための単一のバイアス回路とを設けることも可能である。
【００２６】
別の態様によれば、少なくとも１つのアクセス・トランジスタを含むアクセス回路に電気的に結合された誘電体領域を備える少なくとも１つのメモリ・セルを有する、不可逆的に電気的にプログラマブルなタイプのメモリ素子をプログラミングする方法も提案される。
【００２７】
この別の態様の一般的な特徴によれば、プログラミング電圧が、イネーブルにされた状態にある補助トランジスタを横切って該誘電体領域に印加され、補助トランジスタの飽和電流は、アクセス回路の飽和電流よりも低い。
【００２８】
実施の一様式によれば、例えば、補助トランジスタと誘電体領域との間に位置する点における電圧変動を検出することによって、メモリ・セルの不可逆的なプログラミング時に、該メモリ・セルの誘電体領域の劣化が検出される。
【００２９】
本発明の他の利点および特徴は、すべてが非限定的である実施の様式および実施形態の詳細な説明と添付の図面とを検討すれば明白になろう。
【図面の簡単な説明】
【００３０】
【図１】補助回路が装備されたメモリ・セルの第１の実施形態を例示する概略図である。
【図２】プログラミング動作の過程におけるメモリ素子の電圧変動を例示する図である。
【図３】メモリ・セルのプログラミングを検出する手段を備える本発明に係るメモリ素子の実施形態を例示する概略図である。
【図４】補助回路が装備されたメモリ・セルの別の実施形態を例示する概略図である。
【図５】補助回路が装備されたメモリ・セルのさらに別の実施形態を例示する図である。
【図６】１つまたは複数の補助回路が装備されたメモリ・プレーンの典型的な編成を例示する概略図である。
【図７】１つまたは複数の補助回路が装備されたメモリ・プレーンの典型的な編成を例示する概略図である。
【図８】１つまたは複数の補助回路が装備されたメモリ・プレーンの典型的な編成を例示する概略図である。
【発明を実施するための形態】
【００３１】
図１では、参照符号ＣＥＬが、例えば、集積回路ＣＩ内部で具体化されるメモリ素子ＤＭに属する、「不可逆的な電気的プログラミング」タイプまたは「ワンタイム・プログラマブル」タイプのメモリ・セルを示す。
【００３２】
このセルＣＥＬは、本明細書では、第１の電極ＥＣ１および第２の電極ＥＣ２が側面に位置する誘電体ＯＸを有するコンデンサから形成された可融誘電体領域Ｃを備える。
【００３３】
このセルはまた、本明細書では、双極性トランジスタもしくは他にＭＯＳトランジスタ、または他に「電界勾配」タイプのトランジスタでもよい単一のアクセス・トランジスタＴＲを有するアクセス回路を備える。このアクセス回路はまた、例えば、２つのカスコード配置されたＭＯＳトランジスタを備えてもよい。
【００３４】
コンデンサの第１の電極ＥＣ１は、本明細書では、例えば、ＰＭＯＳタイプの補助トランジスタＴＲＸを備える補助回路ＣＡＸを介して第１の電源端子ＢＡに接続される。
【００３５】
この第１の電源端子、例えば、集積回路の金属被覆のレベルは、プログラミング・モードでは、例えば、７ボルト程度のプログラミング電圧Ｖｐｒｏｇに等しいバイアス電圧ＨＶでバイアスされるように企図されている。
【００３６】
このようなプログラミング・モードでは、アクセス・トランジスタＴＲがイネーブルにされなければならず、これは、例えば、そのゲート電圧を２．５ボルトに等しい値にすることによって、かつそのソース電圧をゼロ値にすることによって実現される。
【００３７】
プログラミングされるべきセルＣＥＬのコンデンサＣの第１の電極ＥＣ１に電圧Ｖｐｒｏｇを印加するために、補助トランジスタＴＲＸも、このトランジスタＴＲＸのゲート／ソース電圧がその閾電圧（例えば、−０．７ボルト程度の電圧）よりも低くなるように、電圧ＶｂＰをそのゲートに印加することによってイネーブルにされる。
【００３８】
さらに、トランジスタＴＲＸは、セルＣＥＬのアクセス・トランジスタＴＲの飽和電流Ｉｓａｔ（ＣＥＬ）よりも低い飽和電流Ｉｓａｔ（ＴＲＸ）を呈する。
【００３９】
当業者は、以下の公式によって表される飽和電流間のこの状況を実現するような様態で、トランジスタの様々なパラメータばかりでなく、印加されるべき様々な電圧も調整することができよう。
【数１】
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【００４０】
上式で
−  μｎは、トランジスタＴＲ（ＮＭＯＳトランジスタ）の電子移動度を示し、
−  μｐは、トランジスタＴＲＸの空孔移動度を示し、
−  （Ｗ／Ｌ）ｎは、トランジスタＴＲのチャネルの幅と長さとの比を示し、
−  （Ｗ／Ｌ）ｐは、トランジスタＴＲＸのチャネルの幅と長さとの比を示し、
−  Ｖｔｈｎは、トランジスタＴＲの閾電圧を示し、
−  Ｖｔｈｐは、トランジスタＴＲＸの閾電圧を示し、
−  Ｖｇｓｎは、トランジスタＴＲのゲート／ソース電圧差を示し、かつ
−  Ｖｇｓｐは、トランジスタＴＲＸのゲート／ソース電圧差を示す。
【００４１】
トランジスタＴＲＸの存在によって、かつこのトランジスタＴＲＸの飽和電流がアクセス・トランジスタＴＲの飽和電流よりも低いことによって、図２に例示された電圧のタイプの電圧移動がプログラミング時に実現される。
【００４２】
この図２では、曲線ＣＢ１が、トランジスタＴＲＸのドレインにおける、すなわち、本明細書ではコンデンサＣの第１の電極ＥＣ１における電圧の変化を例示し、他方では曲線ＣＢ２が、トランジスタＴＲのドレイン電圧、すなわち、本明細書ではコンデンサＣの第２の電極ＥＣ２における電圧の変化、または他にトランジスタＴＲのソース電圧がゼロに等しいので、このトランジスタのドレイン／ソース電圧Ｖｄｓの変化を例示する。
【００４３】
さらに厳密には、時点Ｔ０で、プログラミング電圧Ｖｐｒｏｇが電源端子ＢＡに印加される。ある一定の時間後に（その時間は時点Ｔ１で終了する）、誘電体がとび、すなわち、誘電体は欠陥の発生によって不可逆的に損傷を受けるが、それは誘電体に抵抗値を与える。これはセルＣＥＬの実際のプログラミングを明確に示す。その場合にセルは、例えば、論理「１」でプログラミングされると考えられ、他方で誘電体が「とばされ」なければ、セルは、例えば、論理「０」でプログラミングされた状態に留まる。
【００４４】
誘電体ＯＸがとぶとき、抵抗経路が、電源端子ＢＡと接地との間に創出され、これは、値ＨＶｉｎｔに達するように第１の電極ＥＣ１における電圧降下として現れる。
【００４５】
さらには、トランジスタＴＲのドレイン／ソース電圧Ｖｄｓが増大して値Ｖｄｓ０で安定する。
【００４６】
値ＨＶｉｎｔとＶｄｓ０との間の差は、電気的にとばされたコンデンサの端子間の電圧差Ｖｃａｐに等しい。
【００４７】
トランジスタＴＲＸの飽和電流はトランジスタＴＲの飽和電流よりも低いので、値Ｖｄｓ０は、この電圧の飽和値よりも低い状態に留まり、したがって公称電圧よりも低い状態に留まる。したがって、トランジスタＴＲは公称電圧範囲内で動作し、それによって適切な信頼性の保証を可能にする。
【００４８】
さらには、以下で理解されるように、トランジスタＴＲＸのドレインの電圧降下の検出は、セルＣＥＬのプログラミング時点の検出を可能にする。
【００４９】
図３は、より具体的には補助トランジスタＴＲＸと第１の電極ＥＣ１との間に位置する点における電圧降下を検出することによって、メモリ・セルの実際のプログラミング、すなわち、誘電体領域の劣化の検出を可能にする検出手段ＭＤの実施形態を例示する。
【００５０】
より具体的には、トランジスタＴＲＸが、プログラミング電圧Ｖｐｒｏｇを受け取るように構成された第１の補助電極ＥＸ１と、第１の電極ＥＣ１に結合された第２の補助電極ＥＸ２（本明細書ではドレイン）とを備えることが考慮される場合に、この検出手段は、本明細書では、トランジスタＴＲＤ、例えば、そのドレインが第１の補助電極ＥＸ１に、したがって実際には第１の電源端子ＢＡに接続されるＰＭＯＳトランジスタを備える。トランジスタＴＲＤのゲートは第２の補助電極ＥＸ２に接続され、かつトランジスタＴＲＤのソースは抵抗を介して接地に接続される。
【００５１】
したがって、プログラミング電圧Ｖｐｒｏｇ、例えば、７ボルトが、イネーブルにされた状態にある補助トランジスタＴＲＸを横切ってセルのコンデンサの誘電体領域に印加されるとき、この電圧Ｖｐｒｏｇは、誘電体領域が電気的にとばされていない限り、トランジスタＴＲＤのゲートに印加される。
【００５２】
他方で、図２に例示されたように、この誘電体領域が電気的にとばされるとき、トランジスタＴＲＸのドレインのレベルにおける電圧降下が存在し、これはトランジスタＴＲＤのゲートのレベルにおける電圧降下として現れる。その場合に電圧ＨＶｉｎｔは、例えば、５ボルトに等しくなる。したがって、トランジスタＴＲＤのゲート／ソース電圧は、このトランジスタの閾電圧よりも低い。トランジスタＴＲＤはイネーブル状態になり、これは次に容易に検出されうる抵抗Ｒを流れる電流を生じることになる。
【００５３】
当然のことであるが、この実施形態は１つの例にすぎず、数多くの変形が可能である。例えば、トランジスタＴＲＤに代えて、「マイナス」入力側で基準電圧を受け取り、かつその「プラス」入力がトランジスタＴＲＸの電極ＥＸ２に接続されているコンパレータを配置することも可能である。
【００５４】
図４に例示された実施形態は、セルＣＥＬのアクセス・トランジスタＴＲの飽和電流よりも低い飽和電流を呈する補助トランジスタＴＲＸを簡素に実現することを可能にする。
【００５５】
この点に関して、トランジスタＴＲＸの補助制御電極ＧＲＸ（ゲート）に電気的に結合されたバイアス回路ＣＰＬを集積回路の内部で具体化するように準備されており、このバイアス回路ＣＰＬは、アクセス・トランジスタと同一の、すなわち、アクセス・トランジスタＴＲの比（Ｗ１／Ｌ１）と同一の比（Ｗ１／Ｌ１）を呈する第１のトランジスタＴＲ１を備える。
【００５６】
バイアス回路ＣＰＬは、第２のトランジスタＴＲ２、この場合では、電源端子ＢＡとＮＭＯＳトランジスタＴＲ１のドレインとの間で電気的に結合されて、トランジスタＴＲＸと電流ミラーを形成するＰＭＯＳトランジスタをさらに備える。
【００５７】
さらに、トランジスタＴＲ２は、補助トランジスタＴＲＸの比（Ｗ３／Ｌ３）よりも大きい比Ｗ２／Ｌ２を呈するような様態で設計される。
【００５８】
プログラミング動作時、トランジスタＴＲ１に印加された電圧Ｖｗ１はこのトランジスタをイネーブルにし、それによってトランジスタＴＲＸのゲートＧＲＸに印加された電圧を低下させ、このトランジスタＴＲＸをイネーブルにし、かつアクセス・トランジスタＴＲ自体が電圧Ｖｗ１の印加によってイネーブルにされるときにセルＣＥＬのプログラミングを可能にする。しかし、トランジスタＴＲ１に対する電圧Ｖｗ１の印加は、この電圧をアクセス・トランジスタＴＲに印加する前に実行されてもよいことに留意されるべきである。
【００５９】
この動作時に、同一の電流がトランジスタＴＲ１およびＴＲ２を通過して流れる（ゲート電流も基板電流も存在しないものと想定する）。トランジスタＴＲ１およびＴＲ２は両方とも飽和領域内で動作しており、この同一の電流は、例えば、トランジスタＴＲ１の飽和電流に、すなわち、トランジスタＴＲ１およびＴＲは同一であるので、トランジスタＴＲの飽和電流Ｉｓａｔ（ＣＥＬ）に等しい。
【００６０】
さらに、電流ミラーのトランジスタＴＲ２およびＴＲＸが、同じ閾電圧、同じ移動度、および同じゲート／ソース電圧を有する。しかし、比（Ｗ２／Ｌ２）が比（Ｗ３／Ｌ３）よりも大きいので、トランジスタＴＲ２の飽和電流は、補助トランジスタＴＲＸの飽和電流Ｉｓａｔ（ＴＲＸ）よりも大きいことになる。その結果として、トランジスタＴＲＸの飽和電流は、トランジスタＴＲ２の飽和電流よりも低くなり、さらにその結果としてトランジスタＴＲ１の飽和電流よりも低く、かつトランジスタＴＲの飽和電流よりも低くなる。
【００６１】
図５に例示された実施形態では、補助回路ＣＡＸが、第１の追加的なトランジスタＴＲＳ１、例えば、トランジスタＴＲＸとコンデンサＣの電極ＥＣ１との間で電気的に結合されて、トランジスタＴＲＸと第１のカスコード配置を形成するＰＭＯＳトランジスタを備える。このトランジスタＴＲＳ１は、互いに電流ミラーを形成するように別のトランジスタＴＲＳ３に相関する。さらには、第２の追加的なトランジスタＴＲＳ２が、第２のカスコード配置を形成するために第１のトランジスタＴＲ１に電気的に結合される。
【００６２】
これらのカスコード配置は、トランジスタＴＲＸおよびトランジスタＴＲ１の信頼性の向上を可能にする。これらは、電流をコピーする（電流ミラーを形成する）際のより適切な精度も可能にする。
【００６３】
さらに図５には、トランジスタＴＲＸおよびＴＲＳ１のゲートのそれぞれに結合された２つのカスコード配置ＭＣ１およびＭＣ２を備える読出制御手段ＣＣＬも示されている。「読出アクティブ」論理信号の上昇時に、トランジスタＴＲＸおよびＴＲＳ１のゲートの電圧が接地に向かって引っ張られ、よってこれらのトランジスタがイネーブルにされることを可能にし、よって今度は遙かに低い読出電圧ＨＶ、例えば、２．５ボルト程度の電圧を印加することによって、選択されたセルＣＥＬの読出しを可能にする。Ｖｂｉａｓｎ１は、これらのトランジスタがそのゲートにおいて当該電圧を受け取ることを可能にするように選択される。
【００６４】
図６に、メモリ・セルのマトリックスからなるメモリ・プレーンＰＭを備えるメモリ素子ＤＭが示されている。
【００６５】
このマトリックスは、セルの第１の組、例えば、セルの行ＷＬｉを備える。これらの行は、メモリのワード線を形成する。さらに、メモリ・プレーンは、セルの第２の組、例えば、メモリのビット線を形成するセルの列ＢＬｉを備える。
【００６６】
図６に示されたアーキテクチャでは、単一の補助回路ＣＡＸおよびその関連バイアス回路が、電源端子ＢＡとメモリ・プレーンのそれぞれの列との間で接続される。したがって、これはメモリのビットごとのプログラミングを可能にする。例えば、図６では、セルＣＥＬ１３が論理「１」でプログラミングされる（コンデンサＣ１３の誘電体をとばす）。
【００６７】
図７の典型的なアーキテクチャでは、補助回路ＣＡＸｉがメモリのそれぞれの列に関連する。他方で、単一のバイアス回路ＣＰＬがすべての補助回路ＣＡＸｉに共通である。
【００６８】
これは、メモリの行のすべてのビットを同時にプログラミングすることを可能にする。図７の例では、セルＣＥＬ１１およびＣＥＬ１３が論理「１」でプログラミングされ、他方で行の他のセルは「０」でプログラミングされる。
【００６９】
最後に、列を２ｎ列のグループ（ｎは１以上）に互いにグループ化することが可能であるが、図８では、メモリ・プレーンの列が、列のそれぞれの対の末端におけるマルチプレクサで、互いに２列ずつグループ化される。また、補助回路ＣＡＸｉが列のそれぞれの対に関連する。この場合も、単一のバイアス回路がすべての補助回路ＣＡＸ１〜ＣＡＸ３２に関連する。このようなアーキテクチャは、形状係数ばかりでなく、ビット線が呈する浮遊容量も最適化することを可能にする。こうしてメモリ読出時間の最適化が可能である。
【００７０】
これまで説明してきた実施形態および実施態様は、特に以下の利点、すなわち、
−  プログラミングによって選択されたセルのアクセス・トランジスタに対する信頼性の向上、
−  可能なプログラミングの検出、
−  補助回路の設計の容易さ、
−  補助回路の大幅な表面密度、
−  アクセス・トランジスタのタイプの選択に関係なく、プログラミング電流を直接調整できるという利点を有する。
【００７１】
最後に、列の並行プログラミングおよび多重化が可能である。
【符号の説明】
【００７２】
ＢＡ  第１の電源端子
Ｃ  誘電体領域
ＣＡＸ  補助回路
ＣＥＬ  メモリ・セル
ＣＰＬ  バイアス回路
ＤＭ  メモリ素子
ＥＣ１、ＥＣ２  第１および第２の電極
ＥＸ１、ＥＸ２  第１および第２の補助電極
ＭＤ  検出手段
ＯＸ  誘電体領域
ＴＲ  アクセス・トランジスタ、アクセス回路
ＴＲ１、ＴＲ２  第１および第２のトランジスタ
ＴＲＳ１、ＴＲＳ２  第１および第２の追加的なトランジスタ
ＴＲＸ  補助トランジスタ
Ｖｐｒｏｇ  プログラミング電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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