(57)【要約】【課題】複数のメモリを有する半導体装置に関し、テスタとの間にＦＢＭデータ格納用の外部メモリを設けなくとも、搭載メモリの実動作速度（高速動作）でのＦＢＭデータを取得できるようにする。【解決手段】ＲＡＭ１−１のＦＢＭデータ取得時には、まず、ＲＡＭ１−１にデータを書き込む。次に、ＲＡＭ１−１からデータを読み出し、コンパレータ５−１でＲＡＭ１−１の出力値と出力期待値とを比較する。そして、コンパレータ５−１の出力値をセレクタ４−２を介してＲＡＭ１−２に書き込む。ＲＡＭ１−１の全セルについてのコンパレータ５−１の出力値（ＦＢＭデータ）のＲＡＭ１−２への書き込みが終了したときは、ＲＡＭ１−２からＦＢＭデータを読み出してセレクタ７−２を介してスキャンレジスタ８−２に与える。【選択図】図４
2009266330.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリと、
前記複数のメモリ中の試験対象メモリの出力値と出力期待値との比較結果を前記複数のメモリ中の他のメモリに書き込みデータとして伝送する伝送手段と、
を有することを特徴とする半導体装置。
【請求項２】
さらに前記複数のメモリ中の前記他のメモリの内容を読出す手段を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１のメモリと、
第２のメモリと、
前記第１のメモリに与える試験パターンを生成する第１のパターン生成器と、
前記第２のメモリに与える試験パターンを生成する第２のパターン生成器と、
前記第１のメモリの出力値と出力期待値とを比較する第１のコンパレータと、
前記第２のメモリの出力値と出力期待値とを比較する第２のコンパレータと、
前記第１のパターン生成器が出力する試験パターン又は前記第２のコンパレータの出力値を選択して前記第１のメモリのデータ入力部に与える第１のセレクタと、
前記第２のパターン生成器が出力する試験パターン又は前記第１のコンパレータの出力値を選択して前記第２のメモリのデータ入力部に与える第２のセレクタと、
を有することを特徴とする半導体装置。
【請求項４】
前記第１のメモリと前記第２のメモリは、同じ記憶容量を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のメモリと前記第２のメモリは、１つのメモリ素子に含まれることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリとＢＩＳＴ（built-in self-test：内蔵型自己テスト）回路とを搭載した半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（large scale integrated circuit）の高速化が進み、ＬＳＩを試験するテスタの動作周波数よりも試験対象ＬＳＩの動作周波数が高くなってきており、これに関連して、ＬＳＩ内の試験対象ＲＡＭ（random access memory）の実動作速度時の動作不具合解析のために、試験対象ＲＡＭの実動作速度時のＦＢＭ（fail bit map）取得が重要になっている。
【０００３】
ここで、例えば、ＲＡＭとＢＩＳＴ回路とを搭載し、ＢＩＳＴ結果をスキャンチェーンを介して外部に読み出すように構成されたＬＳＩにおいては、ＲＡＭのＦＢＭデータの取得は、通常、ＲＡＭからの出力値と出力期待値との比較結果が内部の比較器から１ビット出力される毎に比較動作を停止し、その都度、ＲＡＭからの出力値と出力期待値との比較結果をスキャンチェーンを介して外部に読み出すことにより行われる。このＦＢＭデータ取得方法では、ＲＡＭの実動作速度でのＦＢＭデータを取得することができないという問題点がある。
【０００４】
そこで、従来、ＤＲＡＭとＢＩＳＴ回路とを搭載した試験対象ＬＳＩと低速テスタとの間に、試験対象ＬＳＩ内のＤＲＡＭのＦＢＭデータを格納するための高速ＳＲＡＭを設けるようにしたＦＢＭデータ取得方法が提案されている（例えば、特許文献１参照）。このＦＢＭデータ取得方法は、試験対象ＬＳＩを実動作速度で動作させて、試験対象ＬＳＩ内のＤＲＡＭのＦＢＭデータを一旦、外部の高速ＳＲＡＭに格納し、その後、低速テスタで高速ＳＲＡＭの内容を読み出し、試験対象ＬＳＩ内のＤＲＡＭのＦＢＭデータを得るというものである。
【０００５】
しかしながら、このＦＢＭデータ取得方法は、試験対象ＬＳＩとテスタとの間に高速ＳＲＡＭを設ける必要があるのみならず、試験対象ＬＳＩに、ＦＢＭデータを高速ＳＲＡＭに高速伝送するためのテスト専用Ｉ／Ｏ端子が必要になると共に、試験対象ＬＳＩと高速ＳＲＡＭとの同期を図る仕組みが必要になる。
【０００６】
また、特に、複数のメモリを搭載する試験対象ＬＳＩについて、試験対象ＬＳＩ内の複数のメモリのＦＢＭデータを取得する場合には、試験対象ＬＳＩと低速テスタとの間に、各メモリに対応した複数の高速ＳＲＡＭを設けるか、又は、試験対象ＬＳＩ内の複数のメモリで１個の高速ＳＲＡＭを共用し、各メモリのＦＢＭデータを高速ＳＲＡＭに伝送するための切替回路を設けるようにする必要がある。
【特許文献１】特開２００２−２９８５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる点に鑑み、複数のメモリを有する半導体装置であって、テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速テスタを使用する場合であっても、搭載しているメモリの実動作速度である高速動作でのＦＢＭデータを取得することができるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
ここで開示する半導体装置は、複数のメモリと、前記複数のメモリ中の試験対象メモリの出力値と出力期待値との比較結果を前記複数のメモリ中の他のメモリに書き込みデータとして伝送する伝送手段とを有するものである。
【発明の効果】
【０００９】
開示した半導体装置においては、前記試験対象メモリへの試験パターンの書き込みと、前記試験対象メモリからの試験パターンの読み出しと、前記試験対象メモリの出力値と出力期待値との比較結果であるＦＢＭデータの前記他のメモリへの伝送は、開示した半導体装置の実動作速度で行う。これに対して、前記他のメモリからのＦＢＭデータの読み出し及び外部テスタへの伝送は、テスタの動作速度で行う。これにより、開示した半導体装置とテスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速テスタを使用する場合であっても、搭載しているメモリの実動作速度である高速動作でのＦＢＭデータを取得することができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の一実施形態の一部分を示す回路図である。図１中、１−１、１−２は記憶容量を同一とするＲＡＭ、２はＢＩＳＴコントローラ、３−１、３−２はパターン生成器、４−１、４−２はセレクタ、５−１、５−２はコンパレータ、６−１、６−２は結果レジスタ、７−１、７−２はセレクタ、８−１、８−２はスキャンレジスタである。
【００１１】
ＢＩＳＴコントローラ２は、ＲＡＭ１−１、１−２の試験制御回路をなすものであり、制御信号ＣＮＴとクロック信号ＣＬＫとを入力し、ＲＡＭ１−１、１−２の通常ＢＩＳＴ試験及びＲＡＭ１−１、１−２のＦＢＭデータ取得動作を制御するものである。
【００１２】
パターン生成器３−１は、ＲＡＭ１−１に与えるアドレス信号を生成するアドレス生成回路９−１と、ＲＡＭ１−１に与える試験パターンである書き込みデータを生成する書き込みデータ生成回路１０−１と、ＲＡＭ１−１の出力期待値を生成する期待値生成回路１１−１とを有している。これらアドレス生成回路９−１と、書き込みデータ生成回路１０−１と、期待値生成回路１１−１は、ＢＩＳＴコントローラ２により制御される。
【００１３】
セレクタ４−１は、書き込みデータ生成回路１０−１が出力する書き込みデータ又はコンパレータ５−２の出力値を選択してＲＡＭ１−１のデータ入力部に与えるものであり、ＢＩＳＴコントローラ２により制御される。コンパレータ５−１は、ＲＡＭ１−１の出力値と期待値生成回路１１−１が出力するＲＡＭ１−１の出力期待値とを比較し、一致する場合には“０”を出力し、不一致の場合には“１”を出力するものである。
【００１４】
結果レジスタ６−１はコンパレータ５−１の出力値を累積論理和処理するものである。セレクタ７−１は、結果レジスタ６−１の出力値又はＲＡＭ１−１の出力値を選択してスキャンレジスタ８−１に与えるものであり、ＢＩＳＴコントローラ２により制御される。スキャンレジスタ８−１はスキャンパスの一部分を構成するものである。
【００１５】
パターン生成器３−２は、ＲＡＭ１−２に与えるアドレス信号を生成するアドレス生成回路９−２と、ＲＡＭ１−２に与える試験パターンである書き込みデータを生成する書き込みデータ生成回路１０−２と、ＲＡＭ１−２の出力期待値を生成する期待値生成回路１１−２とを有している。これらアドレス生成回路９−２と、書き込みデータ生成回路１０−２と、期待値生成回路１１−２は、ＢＩＳＴコントローラ２により制御される。
【００１６】
セレクタ４−２は、書き込みデータ生成回路１０−２が出力する書き込みデータ又はコンパレータ５−１の出力値を選択してＲＡＭ１−２のデータ入力部に与えるものであり、ＢＩＳＴコントローラ２により制御される。コンパレータ５−２は、ＲＡＭ１−２の出力値と期待値生成回路１１−２が出力するＲＡＭ１−２の出力期待値とを比較し、一致する場合には“０”を出力し、不一致の場合には、“１”を出力するものである。
【００１７】
結果レジスタ６−２はコンパレータ５−２の出力値を累積論理和処理するものである。セレクタ７−２は、結果レジスタ６−２の出力値又はＲＡＭ１−２の出力値を選択してスキャンレジスタ８−２に与えるものであり、ＢＩＳＴコントローラ２により制御される。スキャンレジスタ８−２はスキャンパスの一部分を構成するものである。
【００１８】
図２は結果レジスタ６−１、６−２の構成を示す回路図である。結果レジスタ６−１はＯＲ回路１２−１と、Ｄフリップフロップ１３−１とを有している。ＯＲ回路１２−１は、コンパレータ５−１の出力値とＤフリップフロップ１３−１の出力値とをＯＲ処理するものである。Ｄフリップフロップ１３−１は、データ入力端子ＤにＯＲ回路１２−１の出力値が与えられ、クロック入力端子ＣＫにクロック信号ＣＬＫが与えられるように構成されている。
【００１９】
また、結果レジスタ６−２は、ＯＲ回路１２−２と、Ｄフリップフロップ１３−２とを有している。ＯＲ回路１２−２は、コンパレータ５−２の出力値とＤフリップフロップ１３−２の出力値とをＯＲ処理するものである。Ｄフリップフロップ１３−２は、データ入力端子ＤにＯＲ回路１２−２の出力値が与えられ、クロック入力端子ＣＫにクロック信号ＣＬＫが与えられるように構成されている。
【００２０】
図３はＲＡＭ１−１、１−２の通常ＢＩＳＴ試験時の信号の流れを示す回路図である。ＲＡＭ１−１、１−２の通常ＢＩＳＴ試験時には、セレクタ４−１は、書き込みデータ生成回路１０−１が出力する書き込みデータを選択するように制御され、セレクタ７−１は、結果レジスタ６−１の出力値を選択するように制御される。セレクタ４−２は、書き込みデータ生成回路１０−２が出力する書き込みデータを選択するように制御され、セレクタ７−２は、結果レジスタ６−２の出力値を選択するように制御される。
【００２１】
そして、ＲＡＭ１−１、１−２が書き込みモードとされ、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１に与えられると共に、書き込みデータ生成回路１０−１が出力する書き込みデータがセレクタ４−１を介してＲＡＭ１−１に与えられる。この結果、ＲＡＭ１−１では、アドレス生成回路９−１が指定するアドレスに対して、書き込みデータ生成回路１０−１が出力する書き込みデータの書き込みが行われる。
【００２２】
また、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２のアドレス信号入力部に与えられると共に、書き込みデータ生成回路１０−２が出力する書き込みデータがセレクタ４−２を介してＲＡＭ１−２のデータ入力部に与えられる。この結果、ＲＡＭ１−２では、アドレス生成回路９−２が指定するアドレスに対して、書き込みデータ生成回路１０−２が出力する書き込みデータの書き込みが行われる。
【００２３】
次に、ＲＡＭ１−１、１−２が読み出しモードとされる。そして、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１のアドレス信号入力部に与えられると共に、期待値生成回路１１−１が出力するＲＡＭ１−１の出力期待値がコンパレータ５−１に与えられる。コンパレータ５−１では、ＲＡＭ１−１の出力値と期待値生成回路１１−１が出力するＲＡＭ１−１の出力期待値とが比較される。また、結果レジスタ６−１では、コンパレータ５−１の出力値の累積論理和処理が行われ、結果レジスタ６−１の出力値がセレクタ７−１を介してスキャンレジスタ８−１に与えられる。
【００２４】
また、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２のアドレス信号入力部に与えられると共に、期待値生成回路１１−２が出力するＲＡＭ１−２の出力期待値がコンパレータ５−２に与えられる。コンパレータ５−２では、ＲＡＭ１−２の出力値と期待値生成回路１１−２が出力するＲＡＭ１−２の出力期待値とが比較される。また、結果レジスタ６−２では、コンパレータ５−２の出力値が累積論理和処理され、結果レジスタ６−２の出力値がセレクタ７−２を介してスキャンレジスタ８−２に与えられる。
【００２５】
図４はＲＡＭ１−１のＦＢＭデータ取得時の信号の流れを示す回路図である。ＲＡＭ１−１のＦＢＭデータの取得は、通常ＢＩＳＴ試験でＲＡＭ１−１が異常、ＲＡＭ１−２が正常と判断された場合に行われる。
【００２６】
ＲＡＭ１−１のＦＢＭデータ取得時には、セレクタ４−１は、書き込みデータ生成回路１０−１が出力する書き込みデータを選択するように制御される。結果レジスタ６−１及びセレクタ７−１は使用されない。セレクタ４−２はコンパレータ５−１の出力値を選択するように制御される。コンパレータ５−２及び結果レジスタ６−２は使用されない。セレクタ７−２はＲＡＭ１−２の出力値を選択するように制御される。
【００２７】
そして、ＲＡＭ１−１が書き込みモードとされ、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１のアドレス信号入力部に与えられると共に、書き込みデータ生成回路１０−１が出力する書き込みデータがセレクタ４−１を介してＲＡＭ１−１のデータ入力部に与えられる。この結果、ＲＡＭ１−１では、アドレス生成回路９−１が指定するアドレスに対して、書き込みデータ生成回路１０−１が出力する書き込みデータの書き込みが行われる。
【００２８】
次に、ＲＡＭ１−１が読み出しモード、ＲＡＭ１−２が書き込みモードとされる。そして、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１のアドレス信号入力部に与えられると共に、期待値生成回路１１−１が出力するＲＡＭ１−１の出力期待値がコンパレータ５−１に与えられる。コンパレータ５−１では、ＲＡＭ１−１の出力値と期待値生成回路１１−１が出力するＲＡＭ１−１の出力期待値とが比較される。
【００２９】
また、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２のアドレス信号入力部に与えられると共に、コンパレータ５−１の出力値がセレクタ４−２を介してＲＡＭ１−２のデータ入力部に書き込みデータとして与えられる。この結果、ＲＡＭ１−２では、アドレス生成回路９−２が指定するアドレスに対して、コンパレータ５−１の出力値の書き込みが行われる。
【００３０】
そして、ＲＡＭ１−１の全セルについてのコンパレータ５−１の出力値のＲＡＭ１−２への書き込みが終了すると、ＲＡＭ１−２が読み出しモードとされ、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２のアドレス信号入力部に与えられる。本例では、ＲＡＭ１−２の出力値は、セレクタ７−２を介してスキャンレジスタ８−２に与えられる。そして、スキャンレジスタ８−２に取り込まれたＲＡＭ１−２の出力値は、スキャンパスを介して外部に出力され、テスタに伝送される。
【００３１】
本例では、書き込みデータ生成回路１０−１が出力する書き込みデータのＲＡＭ１−１への書き込みと、ＲＡＭ１−１からのデータの読み出しと、コンパレータ５−１の出力値のＲＡＭ１−２への伝送及び書き込みは、ＲＡＭ１−１、１−２の実動作速度で行う。これに対して、ＲＡＭ１−２に格納したＲＡＭ１−１のＦＢＭデータの外部テスタへの伝送は、外部テスタの動作速度で行う。このようにすることにより、本発明の一実施形態と外部テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速のテスタを使用する場合であっても、ＲＡＭ１−１の実動作速度である高速動作でのＦＢＭデータを取得することができる。
【００３２】
図５はＲＡＭ１−２のＦＢＭデータ取得時の信号の流れを示す回路図である。ＲＡＭ１−２のＦＢＭデータの取得は、通常ＢＩＳＴ試験でＲＡＭ１−２が異常、ＲＡＭ１−１が正常と判断された場合に行われる。
【００３３】
ＲＡＭ１−２のＦＢＭデータ取得時には、セレクタ４−２は、書き込みデータ生成回路１０−２が出力する書き込みデータを選択するように制御される。結果レジスタ６−２及びセレクタ７−２は使用されない。セレクタ４−１はコンパレータ５−２の出力値を選択するように制御される。コンパレータ５−１及び結果レジスタ６−１は使用されない。セレクタ７−１はＲＡＭ１−１の出力値を選択するように制御される。
【００３４】
そして、ＲＡＭ１−２が書き込みモードとされ、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２に与えられると共に、書き込みデータ生成回路１０−２が出力する書き込みデータがセレクタ４−２を介してＲＡＭ１−２に与えられる。この結果、ＲＡＭ１−２では、アドレス生成回路９−２が指定するアドレスに対して、書き込みデータ生成回路１０−２が出力する書き込みデータの書き込みが行われる。
【００３５】
次に、ＲＡＭ１−２が読み出しモード、ＲＡＭ１−１が書き込みモードとされる。そして、アドレス生成回路９−２が出力するアドレス信号がＲＡＭ１−２のアドレス信号入力部に与えられると共に、期待値生成回路１１−２が出力するＲＡＭ１−２の出力期待値がコンパレータ５−２に与えられる。コンパレータ５−２では、ＲＡＭ１−２の出力値と期待値生成回路１１−２が出力するＲＡＭ１−２の出力期待値とが比較される。
【００３６】
また、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１のアドレス信号入力部に与えられると共に、コンパレータ５−２の出力値がセレクタ４−１を介してＲＡＭ１−１のデータ入力部に書き込みデータとして与えられる。この結果、ＲＡＭ１−１では、アドレス生成回路９−１が指定するアドレスに対して、コンパレータ５−２の出力値の書き込みが行われる。
【００３７】
そして、ＲＡＭ１−２の全セルについてのコンパレータ５−２の出力値のＲＡＭ１−１への書き込みが終了すると、ＲＡＭ１−１が読み出しモードとされ、アドレス生成回路９−１が出力するアドレス信号がＲＡＭ１−１のアドレス信号入力部に与えられる。本例では、ＲＡＭ１−１の出力値は、セレクタ７−１を介してスキャンレジスタ８−１に与えられる。そして、スキャンレジスタ８−１に取り込まれたＲＡＭ１−１の出力値は、スキャンパスを介して外部に出力され、テスタに伝送される。
【００３８】
本例では、書き込みデータ生成回路１０−２が出力する書き込みデータのＲＡＭ１−２への書き込みと、ＲＡＭ１−２からのデータの読み出しと、コンパレータ５−２の出力値のＲＡＭ１−１への伝送及び書き込みは、ＲＡＭ１−１、１−２の実動作速度で行う。これに対して、ＲＡＭ１−１に格納したＲＡＭ１−２のＦＢＭデータの外部テスタへの伝送は、外部テスタの動作速度で行う。このようにすることにより、本発明の一実施形態と外部テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速のテスタを使用する場合であっても、ＲＡＭ１−２の実動作速度である高速動作でのＦＢＭデータを取得することができる。
【００３９】
以上のように、本発明の一実施形態によれば、外部テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速のテスタを使用する場合であっても、ＲＡＭ１−１又はＲＡＭ１−２の実動作速度である高速動作でのＦＢＭデータを取得することができる。また、外部テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも良いことから、本発明の一実施形態に、ＲＡＭ１−１又はＲＡＭ１−２のＦＢＭデータをＦＢＭデータ格納用の高速メモリに高速伝送するためのテスト専用Ｉ／Ｏ端子や、本発明の一実施形態と高速ＳＲＡＭとの同期を図る仕組みを設ける必要がない。
【００４０】
なお、本発明の一実施形態においては、２個のＲＡＭを搭載した場合を例にして説明したが、３個以上のＲＡＭを搭載する場合においても、本発明を適用して、いずれか一のＲＡＭのＦＢＭデータ取得時に、他のメモリを前記いずれか一のＲＡＭのＦＢＭデータ格納用メモリとして使用することにより、外部テスタとの間にＦＢＭデータ格納用の高速メモリを設けなくとも、また、低速のテスタを使用する場合であっても、ＲＡＭの実動作速度である高速動作でのＦＢＭデータを取得することができる。
【００４１】
また、本発明の一実施形態においては、２個のＲＡＭを搭載した場合を例にして説明したが、これら２個のＲＡＭを１つのＲＡＭの一部分として本発明を適用するようにしても良い。
【００４２】
また、本発明の一実施形態においては、ＲＡＭを搭載する場合を例にして説明したが、本発明は、ＲＡＭを搭載する場合に限らず、書換え可能な２個以上のメモリを搭載する場合に広く適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態の一部分を示す回路図である。
【図２】本発明の一実施形態が有する結果レジスタの構成を示す回路図である。
【図３】本発明の一実施形態が有するＲＡＭの通常ＢＩＳＴ試験時の信号の流れを示す回路図である。
【図４】本発明の一実施形態が有するＲＡＭのＦＢＭデータ取得時の信号の流れを示す回路図である。
【図５】本発明の一実施形態が有するＲＡＭのＦＢＭデータ取得時の信号の流れを示す回路図である。
【符号の説明】
【００４４】
１−１、１−２…ＲＡＭ
２…ＢＩＳＴコントローラ
３−１、３−２…パターン生成器
４−１、４−２…セレクタ
５−１、５−２…コンパレータ
６−１、６−２…結果レジスタ
７−１、７−２…セレクタ
８−１、８−２…スキャンレジスタ
９−１、９−２…アドレス生成回路
１０−１、１０−２…書き込みデータ生成回路
１１−１、１１−２…期待値生成回路
１２−１、１２−２…ＯＲ回路
１３−１、１３−２…Ｄフリップフロップ
【図１】
2009266330.tif 000003
【図２】
2009266330.tif 000004
【図３】
2009266330.tif 000005
【図４】
2009266330.tif 000006
【図５】
2009266330.tif 000007