(57)【要約】【課題】出力ノイズを低減するために低耐圧トランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる演算増幅器を得る。【解決手段】スリープ時に、演算増幅器１の非反転入力端及び反転入力端における外部との接続を遮断し、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ７，Ｍ８の各ゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ２及びＭ３の各ソースと各サブストレートゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースをそれぞれ接地電圧ＧＮＤに接続してＮＭＯＳトランジスタＭ７及びＭ８の各ドレインをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ１１のドレインを電源電圧ＶＤＤに接続するようにした。【選択図】図１
2009105635.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタからなる入力トランジスタで構成された差動対を有する第１の差動段と、ＮＭＯＳトランジスタからなる入力トランジスタで構成された差動対を有する第２の差動段と、該各差動段に対応して設けられた第１及び第２の各カスコード増幅段と、該各カスコード増幅段のそれぞれの出力信号に応じた信号を生成して出力する出力段とを備えたフォールテッドカスコード型の演算増幅器において、
非反転入力端と、前記第１及び第２の各差動段における一方の各入力トランジスタの制御電極との接続制御を行うと共に、反転入力端と、前記第１及び第２の各差動段における他方の各入力トランジスタの制御電極との接続制御を行う第１の接続制御部と、
負側電源電圧と、前記第１及び第２の各差動段における各入力トランジスタのそれぞれの制御電極並びに前記第１の差動段における各入力トランジスタのそれぞれのサブストレートゲートとの接続制御を行う第２の接続制御部と、
を備え、
動作を停止するように外部から所定の制御信号が入力されると、前記第１の接続制御部は、非反転入力端と、前記第１及び第２の各差動段における一方の各入力トランジスタの制御電極との接続を遮断すると共に、反転入力端と、前記第１及び第２の各差動段における他方の各入力トランジスタの制御電極との接続を遮断し、前記第２の接続制御部は、前記第１及び第２の各差動段における各入力トランジスタのそれぞれの制御電極並びに前記第１の差動段における各入力トランジスタのそれぞれのサブストレートゲートを前記負側電源電圧にそれぞれ接続することを特徴とする演算増幅器。
【請求項２】
前記第２の差動段と、前記第２のカスコード増幅段との接続制御を行う切換部を備え、動作を停止するように外部から前記制御信号が入力されると、該切換部は、前記第２の差動段と前記第２のカスコード増幅段との接続を遮断すると共に、該第２の差動段における前記第２のカスコード増幅段との接続部を前記負側電源電圧に接続することを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第２のカスコード増幅段は、前記第２の差動段の各入力トランジスタと所定の正側電源電圧との間に接続されて対応する該入力トランジスタの負荷をなす各ＰＭＯＳトランジスタを備え、動作を停止するように外部から前記制御信号が入力されると、該ＰＭＯＳトランジスタのドレインとソースを接続してそれぞれ前記正側電源電圧になるようにする第３の接続制御部を備えることを特徴とする請求項１又は２記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に２つの差動対をなす各ＭＯＳトランジスタ、及びカスコード増幅段のソース接地トランジスタを低耐圧トランジスタにしたフォールデッドカスコード型の演算増幅器に関する。
【背景技術】
【０００２】
従来、演算増幅器としてレール・トゥ・レール入力フォールデットカスコード型のＡＢ級演算増幅器があった。
図３は、レール・トゥ・レール入力フォールデットカスコード型のＡＢ級演算増幅器の回路例を示した図である（例えば、特許文献１参照。）。
図３において、演算増幅器１００は、ＰＭＯＳトランジスタ入力部１０１、ＮＭＯＳトランジスタ入力部１０２、ＰＭＯＳトランジスタカスコード増幅部１０３、ＮＭＯＳトランジスタカスコード増幅部１０４及び出力部１０５で構成されている。
【０００３】
ＰＭＯＳトランジスタ入力部１０１は、バイアス電流用ＭＯＳトランジスタＭ１０１、差動対をなすＰＭＯＳトランジスタＭ１０２及びＭ１０３を備えており、バイアス電流用ＭＯＳトランジスタＭ１０１は、ゲートに所定のバイアス電圧ｂｉａｓ１が入力されることによって電流源をなしている。
ＮＭＯＳトランジスタ入力部１０２は、バイアス電流用ＭＯＳトランジスタＭ１０４、差動対をなすＮＭＯＳトランジスタＭ１０５及びＭ１０６を備えており、バイアス電流用ＭＯＳトランジスタＭ１０４は、ゲートに所定のバイアス電圧ｂｉａｓ２が入力されることによって電流源をなしている。
【０００４】
ＰＭＯＳトランジスタカスコード増幅部１０３は、負荷電流源ＭＯＳトランジスタＭ１０７，Ｍ１０８と、ゲート接地ＭＯＳトランジスタＭ１０９，Ｍ１１０とを備えている。負荷電流源ＭＯＳトランジスタＭ１０７，Ｍ１０８は、各ゲートに所定のバイアス電圧ｂｉａｓ３を入力されることによって電流源をなしている。負荷電流源ＭＯＳトランジスタＭ１０７，Ｍ１０８が、飽和領域で動作可能になるようにゲート接地ＭＯＳトランジスタＭ１０９，Ｍ１１０の各ゲートに所定のバイアス電圧ｂｉａｓ４が入力されている。
【０００５】
ＮＭＯＳトランジスタカスコード増幅部１０４は、負荷電流源ＭＯＳトランジスタＭ１１５，Ｍ１１６と、ゲート接地ＭＯＳトランジスタＭ１１３，Ｍ１１４とを備えている。負荷電流源ＭＯＳトランジスタＭ１１５，Ｍ１１６が飽和領域で動作可能になるようにゲート接地ＭＯＳトランジスタＭ１１３，Ｍ１１４の各ゲートに所定のバイアス電圧ｂｉａｓ７が入力されている。
演算増幅器１００は、出力部１０５における、ＮＭＯＳトランジスタＭ１１１のゲートに入力されるバイアス電圧ｂｉａｓ５と、ＰＭＯＳトランジスタＭ１１２のゲートに入力されるバイアス電圧ｂｉａｓ６によって、ＰＭＯＳトランジスタＭ１１７及びＮＭＯＳトランジスタＭ１１８の定常状態での電流が定まるＡＢ級演算増幅器をなしている。
【０００６】
このようなＡＢ級演算増幅器の出力ノイズを低減させるために、出力ノイズに大きく寄与するトランジスタ、例えば図３ではＰＭＯＳトランジスタＭ１０２，Ｍ１０３，Ｍ１０７，Ｍ１０８とＮＭＯＳトランジスタＭ１０５，Ｍ１０６，Ｍ１１５，Ｍ１１６をそれぞれ低耐圧トランジスタに変更して、トランスコンダクタンスｇｍが高くなるようにしていた。これらの各トランジスタを低耐圧トランジスタに変更した場合、図３は図４のようになる。図４では、通常動作時に低耐圧トランジスタを保護するためにＮＭＯＳトランジスタＭ１１９，Ｍ１２０及びＰＭＯＳトランジスタＭ１２１，Ｍ１２２を挿入している。
【特許文献１】特開２００７−２６７０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図４のＡＢ級演算増幅器をスリープ状態にすると図５のようになる。図５で示しているように、スリープ状態では、電流が流れないようするために、ＰＭＯＳトランジスタＭ１０１，Ｍ１０７〜Ｍ１１０，Ｍ１１７の各ゲートをそれぞれ電源電圧ＶＤＤに接続し、ＮＭＯＳトランジスタＭ１０４，Ｍ１１３，Ｍ１１４，Ｍ１１８の各ゲートをそれぞれ接地電圧ＧＮＤに接続している。このような状態では、ＰＭＯＳトランジスタＭ１０２，Ｍ１０３の各ソース、ＮＭＯＳトランジスタＭ１０５，Ｍ１０６の各ドレイン、及びＰＭＯＳトランジスタＭ１０７のドレインがそれぞれハイインピーダンスになることにより、場合によっては耐圧を超える電圧が加わり、トランジスタに不具合が発生する可能性があった。
【０００８】
本発明は、このような問題を解決するためになされたものであり、出力ノイズを低減するために低耐圧トランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる演算増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る演算増幅器は、ＰＭＯＳトランジスタからなる入力トランジスタで構成された差動対を有する第１の差動段と、ＮＭＯＳトランジスタからなる入力トランジスタで構成された差動対を有する第２の差動段と、該各差動段に対応して設けられた第１及び第２の各カスコード増幅段と、該各カスコード増幅段のそれぞれの出力信号に応じた信号を生成して出力する出力段とを備えたフォールテッドカスコード型の演算増幅器において、
非反転入力端と、前記第１及び第２の各差動段における一方の各入力トランジスタの制御電極との接続制御を行うと共に、反転入力端と、前記第１及び第２の各差動段における他方の各入力トランジスタの制御電極との接続制御を行う第１の接続制御部と、
負側電源電圧と、前記第１及び第２の各差動段における各入力トランジスタのそれぞれの制御電極並びに前記第１の差動段における各入力トランジスタのそれぞれのサブストレートゲートとの接続制御を行う第２の接続制御部と、
を備え、
動作を停止するように外部から所定の制御信号が入力されると、前記第１の接続制御部は、非反転入力端と、前記第１及び第２の各差動段における一方の各入力トランジスタの制御電極との接続を遮断すると共に、反転入力端と、前記第１及び第２の各差動段における他方の各入力トランジスタの制御電極との接続を遮断し、前記第２の接続制御部は、前記第１及び第２の各差動段における各入力トランジスタのそれぞれの制御電極並びに前記第１の差動段における各入力トランジスタのそれぞれのサブストレートゲートを前記負側電源電圧にそれぞれ接続するものである。
【００１０】
また、前記第２の差動段と、前記第２のカスコード増幅段との接続制御を行う切換部を備え、動作を停止するように外部から前記制御信号が入力されると、該切換部は、前記第２の差動段と前記第２のカスコード増幅段との接続を遮断すると共に、該第２の差動段における前記第２のカスコード増幅段との接続部を前記負側電源電圧に接続するようにした。
【００１１】
また、前記第２のカスコード増幅段は、前記第２の差動段の各入力トランジスタと所定の正側電源電圧との間に接続されて対応する該入力トランジスタの負荷をなす各ＰＭＯＳトランジスタを備え、動作を停止するように外部から前記制御信号が入力されると、該ＰＭＯＳトランジスタのドレインとソースを接続してそれぞれ前記正側電源電圧になるようにする第３の接続制御部を備えるようにした。
【発明の効果】
【００１２】
本発明の演算増幅器によれば、動作を停止するように外部から所定の制御信号が入力されると、前記第１の接続制御部は、非反転入力端と、前記第１及び第２の各差動段における一方の各入力トランジスタの制御電極との接続を遮断すると共に、反転入力端と、前記第１及び第２の各差動段における他方の各入力トランジスタの制御電極との接続を遮断し、前記第２の接続制御部は、前記第１及び第２の各差動段における各入力トランジスタのそれぞれの制御電極並びに前記第１の差動段における各入力トランジスタのそれぞれのサブストレートゲートを前記負側電源電圧にそれぞれ接続するようにした。このことから、演算増幅器の出力ノイズを低減させるために前記第１の差動段の各入力トランジスタに低耐圧のトランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる。
【００１３】
また、前記第２の差動段と前記第２のカスコード増幅段との接続を遮断すると共に、該第２の差動段における前記第２のカスコード増幅段との接続部を前記負側電源電圧に接続するようにした。このことから、演算増幅器の出力ノイズを低減させるために前記第２の差動段の各入力トランジスタに低耐圧のトランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる。
【００１４】
また、前記第２のカスコード増幅段は、前記第２の差動段の各入力トランジスタと所定の正側電源電圧との間に接続されて対応する該入力トランジスタの負荷をなす各ＰＭＯＳトランジスタを備え、動作を停止するように外部から前記制御信号が入力されると、該ＰＭＯＳトランジスタのドレインとソースを接続してそれぞれ前記正側電源電圧になるようにする第３の接続制御部を備えるようにした。このことから、第２のカスコード増幅段の前記ＰＭＯＳトランジスタに低耐圧トランジスタを使用しても、通常動作時及びスリープ状態時において該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における演算増幅器の回路例を示した図である。
図１において、演算増幅器１は、レール・トゥ・レール入力フォールデットカスコード型のＡＢ級演算増幅器をなしており、出力端ＯＵＴからの出力信号を反転入力端に入力すると共に非反転入力端を接地電圧ＧＮＤに接続することにより、ボルテージフォロア接続を実現することができ、反転入力端と、出力端ＯＵＴとの間に抵抗素子を接続することにより、反転入力接続を実現することができる。なお、この場合、非反転入力端に入力される接地電圧ＧＮＤは、入力電圧の許容範囲であるコモンモード電圧範囲とすることが好ましく、このようにすることにより高利得を実現することができる。
【００１６】
演算増幅器１は、ＰＭＯＳトランジスタ入力部２、ＮＭＯＳトランジスタ入力部３、ＰＭＯＳトランジスタカスコード増幅部４、ＮＭＯＳトランジスタカスコード増幅部５、出力部６、切換部７及びスイッチＳＷ１〜ＳＷ６で構成されている。なお、ＰＭＯＳトランジスタ入力部２は第１の差動段を、ＮＭＯＳトランジスタ入力部３は第２の差動段を、ＰＭＯＳトランジスタカスコード増幅部４は第２のカスコード増幅段を、ＮＭＯＳトランジスタカスコード増幅段５は第１のカスコード増幅段をそれぞれなす。また、スイッチＳＷ１及びＳＷ２は第１の接続制御部を、スイッチＳＷ３〜ＳＷ５は第２の接続制御部を、スイッチＳＷ６は第３の接続制御部をそれぞれなす。
【００１７】
ＰＭＯＳトランジスタ入力部２は、ＰＭＯＳトランジスタＭ１〜Ｍ３及びＮＭＯＳトランジスタＭ４，Ｍ５で構成され、ＰＭＯＳトランジスタＭ１は、ゲートにバイアス電圧Ｖｂ１が入力されることによって電流源をなす。ＰＭＯＳトランジスタＭ２及びＭ３は差動対をなしており、該各ソースは接続され、該接続部と電源電圧ＶＤＤとの間にＰＭＯＳトランジスタＭ１が接続されている。ＰＭＯＳトランジスタＭ２のゲートにはスイッチＳＷ１の一端が接続され、スイッチＳＷ１の他端が非反転入力端をなしている。
【００１８】
また、ＰＭＯＳトランジスタＭ３のゲートにはスイッチＳＷ２の一端が接続され、スイッチＳＷ２の他端が反転入力端をなしている。更に、ＰＭＯＳトランジスタＭ２のゲートはスイッチＳＷ３を介して接地電圧ＧＮＤに接続され、ＰＭＯＳトランジスタＭ３のゲートはスイッチＳＷ４を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ２及びＭ３の各サブストレートゲートは接続され、該接続部は、ＰＭＯＳトランジスタＭ２及びＭ３の各ソースの接続部に接続されると共にスイッチＳＷ５を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ２のドレインはＮＭＯＳトランジスタＭ４のドレインに接続され、該接続部にＮＭＯＳトランジスタＭ４のゲートが接続されている。また、ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ５のドレインに接続され、該接続部にＮＭＯＳトランジスタＭ５のゲートが接続されている。
【００１９】
ＮＭＯＳトランジスタ入力部３は、ＮＭＯＳトランジスタＭ６〜Ｍ８及びＰＭＯＳトランジスタＭ９，Ｍ１０で構成され、ＮＭＯＳトランジスタＭ６は、ゲートにバイアス電圧Ｖｂ２が入力されることによって電流源をなす。ＮＭＯＳトランジスタＭ７及びＭ８は差動対をなしており、該各ソースは接続され、該接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ６が接続されている。ＮＭＯＳトランジスタＭ７のゲートはＰＭＯＳトランジスタＭ２のゲートに接続され、ＮＭＯＳトランジスタＭ８のゲートはＰＭＯＳトランジスタＭ３のゲートに接続されている。ＮＭＯＳトランジスタＭ７のドレインはＰＭＯＳトランジスタＭ９のドレインに接続され、該接続部にＰＭＯＳトランジスタＭ９のゲートが接続されている。また、ＮＭＯＳトランジスタＭ８のドレインはＰＭＯＳトランジスタＭ１０のドレインに接続され、該接続部にＰＭＯＳトランジスタＭ１０のゲートが接続されている。ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースは、切換部７にそれぞれ接続されている。
【００２０】
ＰＭＯＳトランジスタカスコード増幅部４は、ＰＭＯＳトランジスタＭ１１〜Ｍ１４で構成され、ＰＭＯＳトランジスタＭ１１及びＭ１２は、各ソースがそれぞれ電源電圧ＶＤＤに接続され、各ゲートには所定のバイアス電圧Ｖｂ３がそれぞれ入力されて電流源をなしている。ＰＭＯＳトランジスタＭ１１のドレインはＰＭＯＳトランジスタＭ１３のソースに接続され、該接続部は切換部７に接続されている。同様に、ＰＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１４のソースに接続され、該接続部は切換部７に接続されている。ＰＭＯＳトランジスタＭ１３及びＭ１４の各ゲートには、ＰＭＯＳトランジスタＭ１１及びＭ１２が飽和領域で動作可能になるように所定のバイアス電圧Ｖｂ４がそれぞれ入力されている。また、ＰＭＯＳトランジスタＭ１１に並列にスイッチＳＷ６が接続されている。
【００２１】
ＮＭＯＳトランジスタカスコード増幅部５は、ＮＭＯＳトランジスタＭ１５〜Ｍ１８で構成され、ＮＭＯＳトランジスタＭ１５及びＭ１６は、各ソースがそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１５のドレインはＮＭＯＳトランジスタＭ１７のソースに接続され、該接続部はＮＭＯＳトランジスタＭ５のソースに接続されている。同様に、ＮＭＯＳトランジスタＭ１６のドレインはＮＭＯＳトランジスタＭ１８のソースに接続され、該接続部はＮＭＯＳトランジスタＭ４のソースに接続されている。ＮＭＯＳトランジスタＭ１７のドレインはＰＭＯＳトランジスタＭ１３のドレインに接続され、ＮＭＯＳトランジスタＭ１７及びＭ１８の各ゲートには、ＮＭＯＳトランジスタＭ１５及びＭ１６が飽和領域で動作可能になるように所定のバイアス電圧Ｖｂ７がそれぞれ入力されている。
【００２２】
出力部６は、ＰＭＯＳトランジスタＭ１９，Ｍ２２及びＮＭＯＳトランジスタＭ２０，Ｍ２１で構成され、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０が直列に接続されている。ＰＭＯＳトランジスタＭ１９のゲートはＰＭＯＳトランジスタＭ１４のドレインに接続され、ＮＭＯＳトランジスタＭ２０のゲートはＮＭＯＳトランジスタＭ１８のドレインに接続されている。また、ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０の各ゲートとの間には、ＮＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ２２が並列に接続され、ＮＭＯＳトランジスタＭ２１のゲートにはバイアス電圧Ｖｂ５が、ＰＭＯＳトランジスタＭ２２のゲートにはバイアス電圧Ｖｂ６がそれぞれ入力されている。ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０との接続部が演算増幅器１の出力端ＯＵＴをなし、バイアス電圧Ｖｂ５とＶｂ６で、ＰＭＯＳトランジスタＭ１９及びＮＭＯＳトランジスタＭ２０の定常状態での電流が定まる。
【００２３】
このような構成において、ＰＭＯＳトランジスタＭ２，Ｍ３，Ｍ１１，Ｍ１２及びＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ１５，Ｍ１６はそれぞれ低耐圧トランジスタであり、通常動作時において、これらの低耐圧トランジスタを保護するためにＮＭＯＳトランジスタＭ４，Ｍ５及びＰＭＯＳトランジスタＭ９，Ｍ１０が挿入されている。
通常動作時は、外部から入力された制御信号（図示せず）によって、スイッチＳＷ１及びＳＷ２はそれぞれオンして導通状態になると共に、スイッチＳＷ３〜ＳＷ６はそれぞれオフして遮断状態になり、切換部７は、ＰＭＯＳトランジスタＭ９のソースを、ＰＭＯＳトランジスタＭ１２とＭ１４との接続部に接続すると共に、ＰＭＯＳトランジスタＭ１０のソースを、ＰＭＯＳトランジスタＭ１１とＭ１３との接続部に接続する。
【００２４】
このような状態において、非反転入力端及び／又は反転入力端に入力された入力電圧が小さい場合は、ＰＭＯＳトランジスタ入力部２が作動すると共にＮＭＯＳトランジスタ入力部３は動作を停止し、ＰＭＯＳトランジスタ入力部２からの出力信号はＮＭＯＳトランジスタカスコード増幅部５に入力され、ＰＭＯＳトランジスタカスコード増幅部４及びＮＭＯＳトランジスタカスコード増幅部５によって増幅されて出力部６に出力される。出力部６に入力された信号は、出力部６のＰＭＯＳトランジスタＭ１９によって更に増幅されて出力端ＯＵＴから出力される。
【００２５】
これに対して、非反転入力端及び／又は反転入力端に入力された入力電圧が大きい場合は、ＰＭＯＳトランジスタ入力部２が動作を停止すると共にＮＭＯＳトランジスタ入力部３が作動し、ＮＭＯＳトランジスタ入力部３からの出力信号はＰＭＯＳトランジスタカスコード増幅部４に入力され、ＰＭＯＳトランジスタカスコード増幅部４及びＮＭＯＳトランジスタカスコード増幅部５によって増幅されて出力部６に出力される。出力部６に入力された信号は、出力部６のＮＭＯＳトランジスタＭ２０によって更に増幅されて出力端ＯＵＴから出力される。
【００２６】
次に、スリープ状態になると、図１の演算増幅器１は図２のようになり、電流が流れないようするために、ＰＭＯＳトランジスタＭ１，Ｍ１１〜Ｍ１４，Ｍ１９の各ゲートがそれぞれ電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＭ６，Ｍ１７，Ｍ１８，Ｍ２０の各ゲートがそれぞれ接地電圧ＧＮＤに接続されている。更に、外部から入力された制御信号（図示せず）によって、スイッチＳＷ１及びＳＷ２をそれぞれオフさせて遮断状態にし、演算増幅器１の非反転入力端及び反転入力端における外部との接続を遮断する。また、スイッチＳＷ３及びＳＷ４がそれぞれオンして導通状態になることにより、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ７，Ｍ８の各ゲートがそれぞれ接地電圧ＧＮＤに接続される。
【００２７】
更に、スイッチＳＷ５がオンして導通状態になることにより、ＰＭＯＳトランジスタＭ２及びＭ３の各ソースと各サブストレートゲートをそれぞれ接地電圧ＧＮＤに接続する。このようにすることにより、ＰＭＯＳトランジスタＭ２及びＭ３に耐圧を超えるような電圧がかかることを防止できる。
更に、切換部７は、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースをそれぞれ接地電圧ＧＮＤに接続するようにしたことから、ＮＭＯＳトランジスタＭ７及びＭ８の各ドレインがそれぞれ接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ７及びＭ８に耐圧を超えるような電圧がかかることを防止できる。
更に、スイッチＳＷ６をオンさせて導通状態になるようにしたことから、ＰＭＯＳトランジスタＭ１１のドレインを電源電圧ＶＤＤにすることができ、ＰＭＯＳトランジスタＭ７に耐圧を超えるような電圧がかかることを防止できる。
【００２８】
このように、本第１の実施の形態における演算増幅器は、スリープ時に、演算増幅器１の非反転入力端及び反転入力端における外部との接続を遮断し、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ７，Ｍ８の各ゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ２及びＭ３の各ソースと各サブストレートゲートをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースをそれぞれ接地電圧ＧＮＤに接続してＮＭＯＳトランジスタＭ７及びＭ８の各ドレインをそれぞれ接地電圧ＧＮＤに接続し、ＰＭＯＳトランジスタＭ１１のドレインを電源電圧ＶＤＤに接続するようにした。このことから、出力ノイズを低減するために低耐圧トランジスタを使用した場合に、スリープ状態時においても該低耐圧トランジスタに耐圧を超えるような電圧がかからないようにすることができ、不具合の発生を防止することができる。
【００２９】
なお、前記説明では、レール・トゥ・レール入力フォールデットカスコード型のＡＢ級演算増幅器を例にして示したが、本発明はこれに限定するものではなく、入力トランジスタをなす各ＭＯＳトランジスタ、及びカスコード増幅部の各ソース接地トランジスタにそれぞれ低耐圧トランジスタを使用したフォールデッドカスコード型の演算増幅器に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態における演算増幅器の回路例を示した図である。
【図２】図１の演算増幅器１におけるスリープ時の状態例を示した図である。
【図３】従来の演算増幅器の回路例を示した図である。
【図４】従来の演算増幅器の他の回路例を示した図である。
【図５】図４の演算増幅器におけるスリープ時の状態例を示した図である。
【符号の説明】
【００３１】
１  演算増幅器
２  ＰＭＯＳトランジスタ入力部
３  ＮＭＯＳトランジスタ入力部
４  ＰＭＯＳトランジスタカスコード増幅部
５  ＮＭＯＳトランジスタカスコード増幅部
６  出力部
７  切換部
ＳＷ１〜ＳＷ６  スイッチ
【図１】
2009105635.tif 000003
【図２】
2009105635.tif 000004
【図３】
2009105635.tif 000005
【図４】
2009105635.tif 000006
【図５】
2009105635.tif 000007