(57)【要約】【課題】解析対象回路の同時変化信号を夫々入力する位相差分を反映したシミュレーションを実現する。【解決手段】論理回路をブロック単位で複数の部分回路に分割するブロック分割部２１と、部分回路毎に部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部２２と、解析対象の部分回路を解析対象回路として指定すると、解析対象回路に対応するシミュレーション用パターンに基づき、入力端子毎に同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部２３と、解析対象回路の位相差設定情報に基づき、解析対象回路の入力端子毎に、位相差分を反映したシミュレーション信号波形を生成する信号波形生成部２５と、解析対象回路の入力端子毎に、シミュレーション信号波形を入力し、解析対象回路のタイミング解析結果を得るシミュレーション実行部２６とを有している。【選択図】図２
2009282904.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割手順と、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成手順と、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定手順と、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成手順と、
前記解析対象回路の入力端子毎に、前記信号波形生成手順にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行手順と
をコンピュータ装置に実行させることを特徴とする回路シミュレーションプログラム。
【請求項２】
所定操作に応じて、前記部分回路の入力端子毎に、前記同時変化信号を夫々入力する際の信号間の任意の位相差分を入力し、その同時変化信号を入力する入力端子の組合せ毎に、前記任意の位相差分を位相差指示情報として記憶する位相差指示記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路内の入力端子の組合せに該当する入力端子の組合せが前記位相差指示記憶手順にて記憶中の場合、前記位相差指示記憶手順にて記憶中の入力端子の組合せに対応する前記位相差指示情報を前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする請求項１記載の回路シミュレーションプログラム。
【請求項３】
経路構成を識別する経路識別パターン毎に、前記経路構成の入力から信号を複数出力する際の信号間の位相差分を設定した経路構成用位相差指示情報を記憶する経路構成用位相差記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前段経路構成に該当する経路構成の経路識別パターンが前記経路構成用位相差記憶手順にて記憶中の場合、前記経路構成用位相差記憶手順にて記憶中の前記経路識別パターンに対応する前記経路構成用位相差指示情報を、前記解析対象回路のシミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする請求項１又は２記載の回路シミュレーションプログラム。
【請求項４】
前記部分回路に関わる前記経路毎の遅延時間を記憶する遅延時間記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路の各入力端子に接続する経路毎の遅延時間を前記遅延時間記憶手順から読み出し、前記解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして信号間の位相差を算出し、算出した位相差を前記位相差設定情報として前記解析対象回路の入力端子毎に設定することを特徴とする請求項１，２又は３の何れか一に記載の回路シミュレーションプログラム。
【請求項５】
複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割部と、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部と、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部と、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成部と、
前記解析対象回路の入力端子毎に、前記信号波形生成部にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行部と
を有することを特徴とする回路シミュレーション装置。
【請求項６】
所定操作に応じて、前記部分回路の入力端子毎に、前記同時変化信号を夫々入力する際の信号間の任意の位相差分を入力し、その同時変化信号を入力する入力端子の組合せ毎に、前記任意の位相差分を位相差指示情報として記憶する位相差指示記憶部を有し、
前記位相差設定部は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路内の入力端子の組合せに該当する入力端子の組合せが前記位相差指示記憶部にある場合、前記位相差指示記憶部に記憶中の入力端子の組合せに対応する前記位相差指示情報を前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする請求項５記載の回路シミュレーション装置。
【請求項７】
経路構成を識別する経路識別パターン毎に、前記経路構成の入力から信号を複数出力する際の信号間の位相差分を設定した経路構成用位相差指示情報を記憶する経路構成用位相差記憶部を有し、
前記位相差設定部は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前段経路構成に該当する経路構成の経路識別パターンが前記経路構成用位相差記憶部にある場合、前記経路構成用位相差記憶部にて記憶中の前記経路識別パターンに対応する前記経路構成用位相差指示情報を、前記解析対象回路のシミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする請求項５又は６記載の回路シミュレーション装置。
【請求項８】
複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割ステップと、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成ステップと、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定ステップと、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成ステップと、
前記解析対象回路の入力端子毎に、前記信号波形生成ステップにて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行ステップと
を含むことを特徴とする回路シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）内部の回路に関わる入力信号のタイミング解析をシミュレーションする回路シミュレーションプログラム、回路シミュレーション装置及び回路シミュレーション方法に関する。
【背景技術】
【０００２】
近年、クロック周波数が数ギガヘルツを超えるような超高速ＬＳＩ内部で使用するカスタムマクロにおいては、非常に精度の高いタイミング解析が求められる。
【０００３】
そのタイミング解析の手法としては、業界標準のＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）のソフトウェアを使用したシミュレーションのタイミング解析が知られている。
【０００４】
しかしながら、ＳＰＩＣＥを使用したタイミング解析によれば、非常に長い処理時間を要し、超高速ＬＳＩの回路構成のような特定の巨大カスタムマクロに対しては、実用的な時間でタイミング解析を行うことは難しい。
【０００５】
そこで、有効な方法としては、超高速ＬＳＩの一部を構成する論理回路を小規模なブロック単位で複数の部分回路に分割し、ブロック単位の部分回路を解析対象回路とし、解析対象回路に対してＳＰＩＣＥシミュレーションを実行する。
【０００６】
そして、これら部分回路毎のシミュレーション結果をライブラリ化することで、その部分回路毎のシミュレーション結果に基づき、論理回路全体、さらには全体回路の静的タイミング解析処理を実行することで、カスタムマクロのタイミング解析を実行している。
【０００７】
従って、上記従来の回路シミュレーション方法によれば、超高速ＬＳＩの回路構成のような巨大カスタムマクロに対しても、実用的な時間でタイミング解析を実現することができる。  
【０００８】
【特許文献１】特開２００２−２１５７１０号公報
【特許文献２】特開平７−１６７９２５号公報
【特許文献３】特開２００６−１４６５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の回路シミュレーション方法では、解析対象回路毎にシミュレーションを実行する場合、解析対象回路の前段回路から一の信号が、異なる経路、例えば経由するパス回路の構成で変位又は通過するような同時変化信号を解析対象回路に夫々入力する際、同時変化信号間に遅延が発生して位相差が生じる。
【００１０】
しかも、超高速ＬＳＩの回路開発においては高精度のタイミング解析が求められるため、解析対象回路に入力する信号間の位相差を厳密にシミュレーションする必要がある。
【００１１】
しかしながら、上記従来の回路シミュレーション方法によれば、解析対象回路に対して同時変化信号を入力するにしても、実際に生じる位相差を考慮せず、その同時変化信号の信号波形は位相差なしの信号波形でシミュレーションを実行するようにしたので、高精度のタイミング解析を実現することが難しいのが現状である。
【００１２】
本発明は上記点に鑑みてなされたものであり、その目的とするところは、解析対象回路へ入力する同時変化信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができる回路シミュレーションプログラム、回路シミュレーション装置及び回路シミュレーション方法を提供することにある。
【課題を解決するための手段】
【００１３】
開示プログラムは、複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割手順と、前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成手順と、前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定手順と、前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成手順と、前記解析対象回路の入力端子毎に、前記信号波形生成手順にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行手順とをコンピュータ装置に実行させることを要件とする。
【００１４】
開示装置は、複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割部と、前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部と、前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部と、前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成部と、前記解析対象回路の入力端子毎に、前記信号波形生成部にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行部とを有することを要件とする。
【００１５】
開示方法は、複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割ステップと、前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成ステップと、前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定ステップと、前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成ステップと、前記解析対象回路の入力端子毎に、前記信号波形生成ステップにて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行ステップとを含むことを要件とする。
【発明の効果】
【００１６】
開示プログラムによれば、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の入力端子毎に、一の信号が異なる経路で通過又は変位した同時変化信号を入力する際の信号間の位相差分を位相差設定情報として設定し、前記解析対象回路の位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成して入力するようにした。その結果、開示プログラムでは、解析対象回路へ入力する同時変化信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができるという効果を奏する。
【００１７】
開示装置によれば、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の入力端子毎に、一の信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定し、前記解析対象回路の位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成して入力するようにした。その結果、開示装置では、解析対象回路へ入力する同時変化信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができるという効果を奏する。
【００１８】
開示方法によれば、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の入力端子毎に、一の信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定し、前記解析対象回路の位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成して入力するようにした。その結果、開示方法では、解析対象回路へ入力する同時変化信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、図面に基づき本発明の回路シミュレーションプログラム、回路シミュレーション装置及び回路シミュレーション方法に関わる実施例について詳細に説明する。
【００２０】
まず、最初に本実施例の概要を説明するとすれば、その概要は、超高速ＬＳＩのカスタムマクロに対するタイミング解析のシミュレーションを実行する際、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の入力端子毎に、一の信号が異なる経路で通過又は変位した同時変化信号を入力する信号間の位相差分を位相差設定情報として設定する。そして、前記解析対象回路の位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成して入力するようにした。その結果、解析対象回路へ入力する信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができるというものである。
【実施例】
【００２１】
図１は、本実施例の回路シミュレーション装置全体の概略構成を示すブロック図である。
【００２２】
図１に示す回路シミュレーション装置１は、ＳＰＩＣＥネットリストを作成するＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システム２と、ＬＳＩカスタムマクロを作成するＬＳＩカスタムマクロ作成用ＣＡＤシステム３と、ＬＳＩ内部の回路のタイミング解析を実行するタイミング解析装置４と、ＣＡＤシステム２、ＬＳＩカスタムマクロ作成用ＣＡＤシステム３及びタイミング解析装置４を通信接続するネットワーク５とを有している。
【００２３】
タイミング解析装置４は、ネットワーク５を通じてＣＡＤシステム２からＳＰＩＣＥネットリストを取得し、ＳＰＩＣＥネットリストに基づきタイミング解析処理を実行し、そのタイミング解析結果として遅延特性ライブラリを作成し、作成した遅延特性ライブラリをネットワーク５経由でＬＳＩカスタムマクロ作成用ＣＡＤシステム３に提供するものである。
【００２４】
タイミング解析装置４は、プログラム等の様々な情報を記憶する記憶部１１と、様々な情報を出力、例えば情報を表示出力する出力部１２と、様々な情報を入力する入力部１３と、周辺機器の通信インタフェースを司る周辺機器インタフェース（以下、単にＩ／Ｆと称する）１４とを有している。
【００２５】
また、タイミング解析装置４は、プログラムを展開するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１５と、タイミング解析装置４全体を制御すると共に、ＲＡＭ１５上に展開したプログラムを実行する制御部１６と、記憶部１１、出力部１２、入力部１３、周辺機器Ｉ／Ｆ１４、ＲＡＭ１５及び制御部１６間でデータを送受信するバス１７とを有している。
【００２６】
尚、タイミング解析装置４は、例えばパソコン、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）、サーバ等の情報処理装置に相当するものである。
【００２７】
制御部１６は、図示せぬＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に相当するものである。また、記憶部１１は、ハードディスク、光ディスク、磁気ディスク、フラッシュメモリ等の不揮発性の記憶手段に相当し、各種データやＲＡＭ１５へ読み出す前のオペレーティングシステム等のプログラムを格納するものである。
【００２８】
周辺機器Ｉ／Ｆ１４は、タイミング解析装置４に周辺機器を接続するためのインタフェースに相当し、パラレルポート、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）ポート、ＰＣＩカードスロット等である。
【００２９】
また、周辺機器は、プリンタ、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）機器、ドライブ装置、ネットワークインタフェースカード、キーボード、マウスやディスクプレイ装置等に相当するものである。
【００３０】
また、出力部１２は、例えばＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）や液晶ディスプレイ等のユーザに情報を提示する表示手段の他、音声で指示や情報を読み上げるスピーカ等の音声出力手段等に相当するものである。また、入力部１３は、キーボードやマウス等でユーザ要求の情報を入力する入力手段に相当するものである。
【００３１】
図２は、本実施例の要部であるタイミング解析装置４内部の制御部１６及び記憶部１１の概略構成を示すブロック図である。
【００３２】
図２に示す制御部１６は、全体回路内部の論理回路をブロック単位で複数の部分回路に分割するブロック分割部２１と、部分回路毎に、部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部２２とを有している。
【００３３】
また、制御部１６は、複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、解析対象回路に対応するシミュレーション用パターンに基づき、解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部２３を有している。
【００３４】
また、制御部１６は、位相差設定部２３にて設定する位相差設定情報の基になる位相差指示情報を作成する位相差指示部２４を有している。
【００３５】
また、制御部１６は、解析対象回路のシミュレーション用パターン及び、解析対象回路の位相差設定情報に基づき、解析対象回路の入力端子毎に、位相差分を反映したシミュレーション信号波形を生成する信号波形生成部２５を有している。
【００３６】
また、制御部１６は、解析対象回路の入力端子毎に、信号波形生成部２５にて生成した解析対象回路の入力端子毎のシミュレーション信号波形を夫々入力し、この入力結果に基づき、解析対象回路のタイミング解析結果、すなわち解析対象回路の入力端子に関わる遅延特性を得るシミュレーション実行部２６を有している。
【００３７】
さらに、制御部１６は、シミュレーション実行部２６にて解析対象回路の入力端子に関わる遅延特性を取得すると、解析対象回路の入力端子に関わる遅延特性を順次収集し、遅延特性ライブラリを作成する遅延特性ライブラリ作成部２７を有している。
【００３８】
また、記憶部１１は、ＣＡＤシステム２内部で管理する全体回路の回路情報を含むＳＰＩＣＥネットリストを取得して記憶するネットリスト記憶部３１と、パターン作成部２２に作成したシミュレーション用パターンを記憶するシミュレーション用パターン記憶部３２とを有している。
【００３９】
尚、シミュレーション用パターンは、部分回路毎に、部分回路の入力端子に対する入力情報、例えば入力信号のＬからＨへの信号変位、ＨからＬへの信号変位や変位タイミングや入力スルーの組合せに相当するものである。
【００４０】
また、記憶部１１は、位相差指示部２４にて作成した、後述する個別の位相差指示情報を記憶する位相差指示記憶部３３と、位相差指示部２４にて作成した、後述する経路構成用の位相差指示情報を記憶する経路構成用位相差指示記憶部３４と、測定済みの部分回路の経路毎の遅延時間を記憶する経路遅延時間記憶部３５とを有している。
【００４１】
また、記憶部１１は、位相差設定部２３にて位相差設定情報を設定すると、位相差設定情報を記憶する位相差設定情報記憶部３６を有している。
【００４２】
また、記憶部１１は、信号波形生成部２５にて作成したシミュレーション信号波形を記憶する信号波形記憶部３７と、シミュレーション実行部２６にて得た解析対象回路のタイミング解析結果を記憶するシミュレーション結果記憶部３８とを有している。
【００４３】
また、記憶部１１は、遅延特性ライブラリ作成部２７にて作成した遅延特性ライブラリを記憶する遅延特性ライブラリ記憶部３９を有している。
【００４４】
図３は、論理回路の一部を端的に示す説明図、図４は、論理回路の一部をブロック分割した部分回路を端的に示す説明図である。
【００４５】
図３に示す論理回路５０は、例えばインバータ５１とパストランジスタ５２とで構成している。尚、論理回路５０内部のインバータ５１は、詳細については図示しないが、例えば一乃至複数個のトランジスタで構成するものである。
【００４６】
ブロック分割部２１は、図３に示す論理回路５０の一部を、例えばトランジスタのゲート端子、パストランジスタのソース端子を基準にして、図４に示すように複数の部分回路にブロック単位で分割するものである。
【００４７】
図４に示す５個の部分回路Ａ，Ｂ，Ｃ，Ｄ，Ｅの内、部分回路Ｅに着目すると、部分回路Ｅは２個のパストランジスタ５２で構成し、部分回路Ｅの入力端子Ｅ１の入力信号は部分回路Ｂの出力端子Ｂ１から入力、部分回路Ｅの入力端子Ｅ２の入力信号は部分回路Ａの出力端子Ａ１から入力、部分回路Ｅの入力端子Ｅ３の入力信号は部分回路Ｄの出力端子Ｄ２から入力しているものである。
【００４８】
また、部分回路Ｅの入力端子Ｅ４の入力信号は部分回路Ｄの出力端子Ｄ３から入力、部分回路Ｅの入力端子Ｅ５の入力信号は部分回路Ｃの出力端子Ｃ１から入力、部分回路Ｅの入力端子Ｅ６の入力信号は部分回路Ｂの出力端子Ｂ３から入力するものである。
【００４９】
この際、例えば部分回路Ｅの入力端子Ｅ３の入力信号に着目すると、入力端子Ｅ３の入力信号は、部分回路Ｄを経由した部分回路Ｂの出力端子Ｂ２からの信号である。
【００５０】
言い換えれば、部分回路Ｂの出力信号は、出力端子Ｂ１及びＢ３を通じて部分回路Ｅの入力端子Ｅ１及び入力端子Ｅ６に入力すると共に、出力端子Ｂ２を通じて部分回路Ｄを経由して反転変位し、変位した信号を部分回路Ｅの入力端子Ｅ３及びＥ４に入力するものである。
【００５１】
尚、部分回路Ｂの出力信号が、異なる経路で反転変位又は通過して部分回路Ｅのパストランジスタ５２の入力端子Ｅ１及びＥ３に夫々入力し、その際に入力タイミングに差分が生じる信号を同時変化信号とする。
【００５２】
つまり、部分回路Ｅ内部のパストランジスタ５２では、入力端子Ｅ１の入力信号に比較して入力端子Ｅ３の入力信号に部分回路Ｄの経由分の遅延が発生し、入力端子Ｅ１及び入力端子Ｅ３に同時変化信号を入力する際、入力タイミングに差分が生じ、同時変化信号間に位相差が発生するものである。
【００５３】
そこで、位相差設定部２３は、部分回路Ｅの入力端子Ｅ１及び入力端子Ｅ３に同時変化信号を入力する際の位相差をタイミング解析のシミュレーションに反映すべく、位相差設定情報として部分回路（解析対象回路）の入力端子毎に設定するものである。
【００５４】
また、位相差設定部２３は、位相差指示記憶部３３の位相差指示情報に基づく第１位相差設定処理と、経路構成用位相差指示記憶部３４の経路構成用位相差指示情報に基づく第２位相差設定処理と、経路遅延時間記憶部３５の経路遅延時間に基づく第３位相差設定処理とを有している。
【００５５】
また、位相差指示部２４は、位相差設定情報の基礎となる位相差指示情報を作成するものである。
【００５６】
次に、第１位相差設定処理で使用する位相差指示記憶部３３の位相差指示情報を作成する方法及び、その第１位相差設定処理について説明する。図５は、第１位相差設定処理で使用する位相差指示情報の概念を端的に示す説明図、図６は、位相差指示記憶部３３に記憶中の位相差指示情報の内容を端的に示す説明図である。
【００５７】
第１位相差設定処理で使用する位相差指示情報は、例えばパストランジスタ５２の入力端子の組合せ毎に、ユーザ任意の遅延時間（位相差）を指定するものである。
【００５８】
まず、位相差指示部２４は、ユーザ操作に応じて、図６に示すようなファイル形式で同時変化信号が発生する入力端子を指定し、これら指定した入力端子の内、基準となる入力端子を指定する。尚、基準となる入力端子とは、遅延時間の基準となるため、遅延時間が０であることは言うまでもない。
【００５９】
そして、位相差指示部２４は、図６に示すようなファイル形式で、基準となる入力端子を指定すると、この基準となる入力端子へ入力する同時変化信号を基準にして、他の入力端子へ入力する同時変化信号の遅延時間を任意に指定するものである。
【００６０】
例えばパストランジスタ５２Ａの入力端子Ｘ１を基準にした場合、入力端子Ｘ１への同時変化信号の遅延時間は０ｐｓ、入力端子Ｘ２への同時変化信号の遅延時間を３ｐｓに指定すると共に、他のパストランジスタ５２Ｂの入力端子Ｘ４を基準にした場合、入力端子Ｘ４への同時変化信号の遅延時間は０ｐｓ、入力端子Ｘ３への同時変化信号の遅延時間を２ｐｓに指定するものである。
【００６１】
その結果、位相差指示部２４は、図６に示すようなファイル形式で指定すると、“入力端子Ｘ１、入力端子Ｘ２、０ｐｓ、３ｐｓ” “入力端子Ｘ３、入力端子Ｘ４、２ｐｓ、０ｐｓ”を位相差指示情報として位相差指示記憶部３３に記憶するものである。
【００６２】
従って、例えばパストランジスタ５２の入力端子の組合せ毎に、ユーザ任意の遅延時間を指定することができる。
【００６３】
位相差設定部２３は、第１位相差設定処理を実行する際、複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子の組合せに該当する入力端子の組合せが位相差指示記憶部３３の位相差指示情報内にあるか否かを判定するものである。
【００６４】
そして、位相差設定部２３は、該当する入力端子の組合せがある場合、位相差指示記憶部３３に記憶中の入力端子の組合せに対応する位相差指示情報を解析対象回路の入力端子毎に位相差設定情報として設定するものである。
【００６５】
次に、第２位相差設定処理で使用する経路構成用位相差指示記憶部３４の経路構成用位相差指示情報を作成する方法及び、その第２位相差設定処理について説明する。図７は、第２位相差設定処理で使用する経路構成用位相差指示情報の概念を端的に示す説明図、図８は、経路構成用位相差指示記憶部３４に記憶中の経路構成用位相差指示情報の内容を端的に示す説明図、図９は、第２位相差設定処理を実行した場合の解析対象回路に対する設定内容を端的に示す説明図である。
【００６６】
第２位相差設定処理で使用する経路構成用位相差指示情報は、部分回路の前段の経路構成毎に、経路構成を経て部分回路の入力端子への遅延時間を予め指定しておくものである。
【００６７】
図７に示す部分回路Ｆの入力端子Ｆ１及びＦ３の前段の経路構成に着目すると、その経路構成は、部分回路Ｇの出力端子Ｇ１及びＧ２と部分回路Ｈの出力端子Ｈ２とで構成し、この経路構成を経路構成パターンで識別するものである。尚、この経路構成パターンは、ＳＰＩＣＥネットリストを使用して識別可能である。
【００６８】
また、部分回路Ｆの入力端子Ｆ４及びＦ６の前段の経路構成は、部分回路Ｇの出力端子Ｇ２及びＧ３と部分回路Ｈの出力端子Ｈ３で構成し、その経路構成パターンは、部分回路Ｆの入力端子Ｆ１及びＦ３の前段の経路構成とパターン的には同一である。
【００６９】
位相差指示部２４は、図８に示すファイル形式で、経路構成内部の経路毎に遅延時間、例えばＹ１からＹ２までの経路の遅延時間“０ｐｓ”と、Ｙ１からＹ３までの経路の遅延時間“３ｐｓ”とを予め設定し、経路構成パターン単位で経路構成用位相差指示情報を経路構成用位相差指示記憶部３４に記憶しておくものである。
【００７０】
従って、経路構成用位相差指示情報では、部分回路の前段の経路構成毎に、この経路構成に続く部分回路の入力端子毎に遅延時間を指定するものである。
【００７１】
位相差設定部２３は、第２位相差設定処理を実行する際、複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の前段経路構成に該当する経路構成の経路構成パターンが経路構成用位相差指示記憶部３４にあるか否かを判定するものである。
【００７２】
そして、位相差設定部２３は、前段経路構成に該当する経路構成の経路構成パターンがある場合、経路構成用位相差指示記憶部３４にて記憶中の経路識別パターンに対応する経路構成用位相差指示情報を、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子毎に位相差設定情報として設定するものである。
【００７３】
その結果、位相差設定部２３は、部分回路Ｆを解析対象回路にした場合、図８に示す経路構成用位相差指示情報に基づき、図９に示すように、入力端子Ｆ１の遅延時間を０ｐｓ、入力端子Ｆ３の遅延時間を３ｐｓに設定するものである。
【００７４】
位相差設定部２３は、部分回路Ｆの入力端子Ｆ４及びＦ６の前段経路構成についても、入力端子Ｆ１及びＦ３の前段経路構成と同一の経路構成パターンであることから、図９に示すように、入力端子Ｆ４の遅延時間を３ｐｓ、入力端子Ｆ６の遅延時間を０ｐｓに設定するものである。
【００７５】
次に、第３位相差設定処理について説明する。図１０は、第３位相差設定処理の概念を端的に示す説明図である。
【００７６】
経路遅延時間記憶部３５には、既に測定済みの部分回路間の経路毎の遅延時間が記憶してある。
【００７７】
位相差設定部２３は、第３位相差設定処理を実行する際、解析対象の部分回路を解析対象回路として指定すると、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の各入力端子に接続する経路毎の遅延時間を経路遅延時間記憶部３５から読み出すものである。
【００７８】
位相差設定部２３は、解析対象回路の各入力端子に接続する経路毎の遅延時間を読み出すと、解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして同時変化信号間の位相差を算出し、算出した位相差を位相差設定情報として解析対象回路の入力端子毎に設定するものである。
【００７９】
尚、図１０では、解析対象の部分回路Ｅを解析対象回路にした場合、経路遅延時間記憶部３５には、少なくとも、部分回路Ｂの出力端子Ｂ１から部分回路Ｅの入力端子Ｅ１まで経路Ｒ１の遅延時間Ｔ１と、部分回路Ｂの出力端子Ｂ２から部分回路Ｄ経由で部分回路Ｅの入力端子Ｅ３までの経路Ｒ２の遅延時間Ｔ２とを記憶しているものである。
【００８０】
位相差設定部２３は、第３位相差設定処理を実行する際、部分回路Ｅを解析対象回路として指定して、解析対象回路の入力端子毎に異なる経路の遅延時間の内、例えば最も速い経路Ｒ１の遅延時間を基準にした場合、（経路Ｒ２の遅延時間Ｔ２）−（経路Ｒ１の遅延時間Ｔ１）で入力端子Ｅ１及びＥ３の同時変化信号間の位相差分を算出するものである。
【００８１】
位相差設定部２３は、入力端子Ｅ１及びＥ３の同時変化信号間の位相差分を算出すると、算出した位相差分を位相差設定情報として位相差設定情報記憶部３６に記憶するものである。
【００８２】
図１１は、位相差設定情報に基づき位相差分をシフトしたシミュレーション用信号波形を端的に示す説明図である。
【００８３】
また、信号波形生成部２５は、位相差設定部２３にて解析対象回路の位相差設定情報を設定すると、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子に夫々入力するシミュレーション信号波形をネットリスト記憶部３１から選択するものである。
【００８４】
信号波形生成部２５は、解析対象回路の入力端子に夫々入力するシミュレーション信号波形を選択すると、選択したシミュレーション信号波形に位相差設定情報に基づく位相差分を反映し、図１１に示すように、位相差分をシフトしたシミュレーション信号波形を生成し、生成したシミュレーション信号波形を信号波形記憶部３７に記憶するものである。
【００８５】
次に本実施例の回路シミュレーション装置１の動作について説明する。図１２は、タイミング解析装置４のタイミング解析処理に関わる制御部１６の処理動作を示すフローチャートである。
【００８６】
図１２において制御部１６内部のブロック分割部２１は、ネットリスト記憶部３１に記憶中の全体回路のＳＰＩＣＥネットリストに基づき、図３及び図４に示すように、全体回路の一部の論理回路をブロック単位で複数の部分回路に分割する（ステップＳ１１）。
【００８７】
パターン作成部２２は、部分回路毎に、部分回路の入力端子に対するシミュレーション用パターンを作成する（ステップＳ１２）。尚、パターン作成部２２は、シミュレーション用パターンをシミュレーション用パターン記憶部３２に記憶するものである。
【００８８】
位相差設定部２３は、複数の部分回路の内、解析対象の部分回路Ｅを解析対象回路として指定すると、第１位相差設定処理に基づく位相差設定であるか否かを判定する（ステップＳ１３）。尚、第１位相差設定処理に基づく位相差設定であるか否かは、ユーザの選択設定によるものである。
【００８９】
位相差設定部２３は、第１位相差設定処理に基づく位相差設定である場合（ステップＳ１３肯定）、位相差指示記憶部３３に記憶中の位相差指示情報を取り込み（ステップＳ１４）、解析対象回路のシミュレーション用パターンに基づき、取り込んだ位相差指示情報内に解析対象回路の入力端子の組合せに該当する入力端子の組合せがあるか否かを判定する（ステップＳ１５）。
【００９０】
位相差設定部２３は、解析対象回路の入力端子の組合せに該当する入力端子の組合せがある場合（ステップＳ１５肯定）、その入力端子の組合せに関わる位相差指示情報の位相差分を解析対象回路の入力端子に設定すべく、位相差指示情報を解析対象回路の位相差設定情報として設定する（ステップＳ１６）。尚、位相差設定部２３は、位相差指示情報を解析対象回路の位相差設定情報として設定すると、その位相差設定情報を位相差設定情報記憶部３６に記憶するものである。
【００９１】
信号波形生成部２５は、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子毎に入力するシミュレーション信号波形をネットリスト記憶部３１から選択し、位相差設定情報記憶部３６に記憶中の解析対象回路の位相差設定情報に基づき、図１１に示すように位相差分をシフトしたシミュレーション用信号波形を入力端子毎に生成する（ステップＳ１７）。尚、信号波形生成部２５は、入力端子毎に生成したシミュレーション信号波形を信号波形記憶部３７に記憶するものである。
【００９２】
シミュレーション実行部２６は、解析対象回路の入力端子毎に、信号波形記憶部３７に記憶中の位相差分を反映したシミュレーション信号波形を入力する（ステップＳ１８）。
【００９３】
シミュレーション実行部２６は、解析対象回路の入力端子毎に位相差分を反映したシミュレーション信号波形を入力すると、この入力結果に基づき、解析対象回路のタイミング解析結果を得る（ステップＳ１９）。尚、シミュレーション実行部２６は、解析対象回路のタイミング解析結果を取得すると、取得したタイミング解析結果をシミュレーション結果記憶部３８に記憶するものである。
【００９４】
そして、遅延特性ライブラリ作成部２７は、シミュレーション結果記憶部３８に記憶中の解析対象回路のタイミング解析結果と、測定済みの解析対象回路のタイミング解析結果とで回路全体の遅延特性ライブラリを順次作成し（ステップＳ２０）、図１２の処理動作を終了する。尚、遅延特性ライブラリ作成部２７は、順次作成した遅延特性ライブラリを遅延特性ライブラリ記憶部３９に順次記憶するものである。
【００９５】
また、位相差設定部２３は、第１位相差設定処理に基づく位相差設定でない場合（ステップＳ１３否定）、第２位相差設定処理に基づく位相差設定であるか否かを判定する（ステップＳ２１）。尚、第２位相差設定処理に基づく位相差設定であるか否かは、ユーザの選択設定によるものである。
【００９６】
位相差設定部２３は、第２位相差設定処理に基づく位相差設定の場合（ステップＳ２１肯定）、経路構成用位相差指示記憶部３４から経路構成用位相差指示情報を取り込み（ステップＳ２２）、取り込んだ経路構成用位相差指示情報内に解析対象回路の前段経路構成に該当する経路構成の経路識別パターンがあるか否かを判定する（ステップＳ２３）。
【００９７】
位相差設定部２３は、解析対象回路の前段経路構成に該当する経路構成の経路構成パターンがある場合（ステップＳ２３肯定）、その経路構成パターンに対応する経路構成用位相差指示情報を位相差設定情報として設定すべく、ステップＳ１６に移行する。
【００９８】
また、位相差設定部２３は、第２位相差設定処理に基づく位相差設定でない場合（ステップＳ２１否定）、第３位相差設定処理に基づく位相差設定であるか否かを判定する（ステップＳ２４）。尚、第３位相差設定処理に基づく位相差設定であるか否かは、ユーザの選択設定によるものである。
【００９９】
位相差設定部２３は、第３位相差設定処理に基づく位相差設定の場合（ステップＳ２４肯定）、経路遅延時間記憶部３５に記憶中の解析対象回路の前段回路の各経路の遅延時間に基づき位相差を算出し（ステップＳ２５）、算出した位相差を解析対象回路の入力端子毎の位相差設定情報として設定し（ステップＳ２６）、解析対象回路のシミュレーション信号波形を生成すべく、ステップＳ１７に移行する。尚、位相差設定部２３は、ステップＳ２６にて解析対象回路の位相差設定情報を設定すると、位相差設定情報を位相差設定情報記憶部３６に記憶するものである。  
【０１００】
また、位相差設定部２３は、第３位相差設定処理に基づく位相差設定でない場合（ステップＳ２４否定）、解析対象回路の位相差設定を実行することなく、シミュレーション用信号波形を生成すべく、ステップＳ１７に移行する。
【０１０１】
図１２に示すタイミング解析シミュレーション処理では、解析対象の部分回路を解析対象回路として指定して第１位相差設定処理を実行すると、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子の組合せに該当する入力端子の組合せに対応する位相差指示情報がある場合、位相差指示情報を解析対象回路の入力端子毎に位相差設定情報として設定するようにした。その結果、この位相差設定情報に基づき、解析対象回路に位相差分を反映したシミュレーション信号波形を入力することで、高精度のタイミング解析を実現することができる。また、第１位相差設定処理では、解析対象回路に対する同時変化信号のシミュレーション信号波形の位相差を個別に指示できることで、例えば設計変更時や未設計箇所の見積りなどで、使用者の任意で設定した位相差での解析が可能となる。
【０１０２】
また、タイミング解析シミュレーション処理では、解析対象の部分回路を解析対象回路として指定して第２位相差設定処理を実行すると、解析対象回路の前段経路構成に該当する経路構成の経路構成パターンが経路構成用位相差指示記憶部３４にある場合、経路識別パターンに対応する経路構成用位相差指示情報を、解析対象回路のシミュレーション用パターンに基づき、解析対象回路の入力端子毎に位相差設定情報として設定するようにした。その結果、この位相差設定情報に基づき、解析対象回路に位相差分を反映したシミュレーション信号波形を入力することで、高精度のタイミング解析を実現することができる。第２位相差設定処理では、同時変化信号を入力する経路構成に相当する適当な位相差を設定することで、人手設定による操作負担を大幅に軽減することができる。
【０１０３】
また、タイミング解析シミュレーション処理では、部分回路を解析対象回路として指定して、第３位相差設定処理を実行すると、経路遅延時間記憶部３５に記憶中の解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして信号間の位相差を算出し、算出した位相差を位相差設定情報として解析対象回路の入力端子毎に設定するようにした。その結果、この位相差設定情報に基づき、解析対象回路に位相差分を反映したシミュレーション信号波形を入力することで、高精度のタイミング解析を実現することができる。第３位相差設定処理では、同時変化信号を入力する経路の遅延時間から自動的に計算して位相差を設定することで、人手設定による操作負担を大幅に軽減することができる。
【０１０４】
本実施例によれば、解析対象の部分回路を解析対象回路として指定すると、解析対象回路の入力端子毎に、一の信号が異なる経路で通過又は変位した同時変化信号を入力する際の信号間の位相差分を位相差設定情報として設定し、解析対象回路の位相差設定情報に基づき、解析対象回路の入力端子毎に、位相差分を反映したシミュレーション信号波形を生成して入力するようにした。その結果、本実施例では、解析対象回路へ入力する同時変化信号間の位相差を反映したシミュレーションを実現することで、高精度のタイミング解析を実現することができる。
【０１０５】
また、本実施例では、一般的にパストランジスタの各チャネルをオンにするタイミングが同時の場合に遅延時間が最大となるが、本実施例のように各チャネルをオンにするタイミングに位相差を付与することで遅延時間を軽減することができるため、設計に際しての遅延時間の過大な見積もりを回避し、遅延時間の過大見積もりで発生するＬＳＩ回路の設計タイミング集約に要する時間を削減することができる。
【０１０６】
尚、上記実施例においては、図１２のタイミング解析処理に示すように、第１位相差設定処理→第２位相差設定処理→第３位相差設定処理の設定順位で択一的に位相差設定を実行するようにしたが、その設定順位については適宜変更可能であることは言うまでもない。
【０１０７】
また、上記実施例においては、第１位相差設定処理→第２位相差設定処理→第３位相差設定処理の設定順位で位相差設定を実行するようにしたが、第１位相差設定処理、第２位相差設定処理又は第３位相差設定処理の何れか一の処理をユーザ選択で位相差設定として適宜選択可能にしても良いことは言うまでもない。
【０１０８】
以上、本発明の実施例について説明したが、本実施例によって本発明の技術的思想の範囲が限定されるものではなく、特許請求の範囲に記載した技術的思想の範囲を逸脱しない限り、各種様々な実施例が実施可能であることは言うまでもない。また、本実施例に記載した効果は、これに限定されるものではない。
【０１０９】
また、本実施例で説明した各種処理の内、自動的に行われるものとして説明した処理の全部又は一部を手動で行うことも可能であることは勿論のこと、その逆に、手動で行われるものとして説明した処理の全部又は一部を自動で行うことも可能であることは言うまでもない。また、本実施例で説明した処理手順、制御手順、具体的名称、各種データやパラメータを含む情報についても、特記した場合を除き、適宜変更可能であることは言うまでもない。
【０１１０】
また、図示した各装置の各構成要素は機能概念的に記載したものであって、必ずしも物理的に図示のように構成されるものではなく、その各装置の具体的な態様は図示のものに限縮されるものでは到底ないことは言うまでもない。
【０１１１】
さらに、各装置で行われる各種処理機能は、ＣＰＵ（又はＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）等のマイクロ・コンピュータ）上、又は同ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。
【０１１２】
以上、本実施例を含む実施の形態に関し、更に以下の付記を開示する。
【０１１３】
（付記１）複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割手順と、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成手順と、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定手順と、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成手順と、
前記解析対象回路の入力端子毎に、前記信号波形生成手順にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行手順と
をコンピュータ装置に実行させることを特徴とする回路シミュレーションプログラム。
【０１１４】
（付記２）所定操作に応じて、前記部分回路の入力端子毎に、前記同時変化信号を夫々入力する際の信号間の任意の位相差分を入力し、その同時変化信号を入力する入力端子の組合せ毎に、前記任意の位相差分を位相差指示情報として記憶する位相差指示記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路内の入力端子の組合せに該当する入力端子の組合せが前記位相差指示記憶手順にて記憶中の場合、前記位相差指示記憶手順にて記憶中の入力端子の組合せに対応する前記位相差指示情報を前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記１記載の回路シミュレーションプログラム。
【０１１５】
（付記３）経路構成を識別する経路識別パターン毎に、前記経路構成の入力から信号を複数出力する際の信号間の位相差分を設定した経路構成用位相差指示情報を記憶する経路構成用位相差記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前段経路構成に該当する経路構成の経路識別パターンが前記経路構成用位相差記憶手順にて記憶中の場合、前記経路構成用位相差記憶手順にて記憶中の前記経路識別パターンに対応する前記経路構成用位相差指示情報を、前記解析対象回路のシミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記１又は２記載の回路シミュレーションプログラム。
【０１１６】
（付記４）前記部分回路に関わる前記経路毎の遅延時間を記憶する遅延時間記憶手順を前記コンピュータ装置に実行させ、
前記位相差設定手順は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路の各入力端子に接続する経路毎の遅延時間を前記遅延時間記憶手順から読み出し、前記解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして信号間の位相差を算出し、算出した位相差を前記位相差設定情報として前記解析対象回路の入力端子毎に設定することを特徴とする付記１、２又は３の何れか一に記載の回路シミュレーションプログラム。
【０１１７】
（付記５）複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割部と、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成部と、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定部と、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成部と、
前記解析対象回路の入力端子毎に、前記信号波形生成部にて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行部と
を有することを特徴とする回路シミュレーション装置。
【０１１８】
（付記６）所定操作に応じて、前記部分回路の入力端子毎に、前記同時変化信号を夫々入力する際の信号間の任意の位相差分を入力し、その同時変化信号を入力する入力端子の組合せ毎に、前記任意の位相差分を位相差指示情報として記憶する位相差指示記憶部を有し、
前記位相差設定部は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路内の入力端子の組合せに該当する入力端子の組合せが前記位相差指示記憶部にある場合、前記位相差指示記憶部に記憶中の入力端子の組合せに対応する前記位相差指示情報を前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記５記載の回路シミュレーション装置。
【０１１９】
（付記７）経路構成を識別する経路識別パターン毎に、前記経路構成の入力から信号を複数出力する際の信号間の位相差分を設定した経路構成用位相差指示情報を記憶する経路構成用位相差記憶部を有し、
前記位相差設定部は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前段経路構成に該当する経路構成の経路識別パターンが前記経路構成用位相差記憶部にある場合、前記経路構成用位相差記憶部にて記憶中の前記経路識別パターンに対応する前記経路構成用位相差指示情報を、前記解析対象回路のシミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記５又は６記載の回路シミュレーション装置。
【０１２０】
（付記８）前記部分回路に関わる前記経路毎の遅延時間を記憶する遅延時間記憶部を有し、
前記位相差設定部は、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路の各入力端子に接続する経路毎の遅延時間を前記遅延時間記憶部から読み出し、前記解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして信号間の位相差を算出し、算出した位相差を前記位相差設定情報として前記解析対象回路の入力端子毎に設定することを特徴とする付記５、６又は７の何れか一に記載の回路シミュレーション装置。
【０１２１】
（付記９）複数の回路を含む論理回路をブロック単位で複数の部分回路に分割するブロック分割ステップと、
前記部分回路毎に、前記部分回路の入力端子に対する入力情報を含むシミュレーション用パターンを作成するパターン作成ステップと、
前記複数の部分回路の内、解析対象の部分回路を解析対象回路として指定すると、前記解析対象回路に対応する前記シミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に、前段回路からの一つの信号が異なる経路で通過又は変位した同時変化信号を夫々入力する際の信号間の位相差分を位相差設定情報として設定する位相差設定ステップと、
前記解析対象回路の前記シミュレーション用パターン及び、前記解析対象回路の前記位相差設定情報に基づき、前記解析対象回路の入力端子毎に、前記位相差分を反映したシミュレーション信号波形を生成する信号波形生成ステップと、
前記解析対象回路の入力端子毎に、前記信号波形生成ステップにて生成した前記解析対象回路の入力端子毎の前記シミュレーション信号波形を入力し、この入力結果に基づき、前記解析対象回路のタイミング解析結果を得るシミュレーション実行ステップと
を含むことを特徴とする回路シミュレーション方法。
【０１２２】
（付記１０）所定操作に応じて、前記部分回路の入力端子毎に、前記同時変化信号を夫々入力する際の信号間の任意の位相差分を入力し、その同時変化信号を入力する入力端子の組合せ毎に、前記任意の位相差分を位相差指示情報として記憶する位相差指示記憶ステップを含み、
前記位相差設定ステップは、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路内の入力端子の組合せに該当する入力端子の組合せが前記位相差指示記憶ステップにて記憶中の場合、前記位相差指示記憶ステップにて記憶中の入力端子の組合せに対応する前記位相差指示情報を前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記９記載の回路シミュレーション方法。
【０１２３】
（付記１１）経路構成を識別する経路識別パターン毎に、前記経路構成の入力から信号を複数出力する際の信号間の位相差分を設定した経路構成用位相差指示情報を記憶する経路構成用位相差記憶ステップを含み、
前記位相差設定ステップは、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前段経路構成に該当する経路構成の経路識別パターンが前記経路構成用位相差記憶ステップにて記憶中の場合、前記経路構成用位相差記憶ステップにて記憶中の前記経路識別パターンに対応する前記経路構成用位相差指示情報を、前記解析対象回路のシミュレーション用パターンに基づき、前記解析対象回路の入力端子毎に前記位相差設定情報として設定することを特徴とする付記９又は１０記載の回路シミュレーション方法。
【０１２４】
（付記１２）前記部分回路に関わる前記経路毎の遅延時間を記憶する遅延時間記憶ステップを含み、
前記位相差設定ステップは、
前記解析対象の部分回路を前記解析対象回路として指定すると、前記解析対象回路の前記シミュレーション用パターンに基づき、前記解析対象回路の各入力端子に接続する経路毎の遅延時間を前記遅延時間記憶ステップから読み出し、前記解析対象回路の入力端子毎に異なる経路の遅延時間の内、一の経路の遅延時間を基準にして信号間の位相差を算出し、算出した位相差を前記位相差設定情報として前記解析対象回路の入力端子毎に設定することを特徴とする付記９，１０又は１１の何れか一に記載の回路シミュレーション方法。
【図面の簡単な説明】
【０１２５】
【図１】本実施例の回路シミュレーション装置全体の概略構成を示すブロック図である。
【図２】本実施例の要部であるタイミング解析装置内部の制御部及び記憶部の概略構成を示すブロック図である。
【図３】論理回路の一部を端的に示す説明図である。
【図４】論理回路の一部をブロック分割した部分回路を端的に示す説明図である。
【図５】第１位相差設定処理で使用する位相差指示情報の概念を端的に示す説明図である。
【図６】位相差指示記憶部に記憶中の位相差指示情報の内容を端的に示す説明図である。
【図７】第２位相差設定処理で使用する経路構成用位相差指示情報の概念を端的に示す説明図である。
【図８】経路構成用位相差指示記憶部に記憶中の経路構成用位相差指示情報の内容を端的に示す説明図である。
【図９】第２位相差設定処理を実行した場合の解析対象回路に対する設定内容を端的に示す説明図である。
【図１０】第３位相差設定処理の概念を端的に示す説明図である。
【図１１】位相差設定情報に基づき位相差分をシフトしたシミュレーション信号波形を端的に示す説明図である。
【図１２】タイミング解析装置のタイミング解析処理に関わる制御部の処理動作を示すフローチャートである。
【符号の説明】
【０１２６】
１  回路シミュレーション装置
４  タイミング解析装置
２１  ブロック分割部
２２  パターン作成部
２３  位相差設定部
２４  位相差指示部
２５  信号波形生成部
２６  シミュレーション実行部
２７  遅延特性ライブラリ作成部
３１  ネットリスト記憶部
３２  シミュレーション用パターン記憶部
３３  位相差指示記憶部
３４  経路構成用位相差指示記憶部
３５  経路遅延時間記憶部
３６  位相差設定情報記憶部
３７  信号波形記憶部
３８  シミュレーション結果記憶部
３９  遅延特性ライブラリ記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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