(57)【要約】【課題】メモリセル縮小化による効果を十分に確保しながら、書き込み特性を向上させることができる半導体記憶装置（ＳＲＡＭ）及びその駆動方法を提供する。【解決手段】半導体基板に形成された第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）が形成され、第１及び第２記憶ノード（ＮＤ，／ＮＤ）が構成される第１及び第２インバータを有し、第１転送トランジスタを介してビットラインＢＬに、第２転送トランジスタを介して反転ビットライン／ＢＬに接続するメモリセルＭＣが複数個集積されており、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング（浮遊）状態になるように制御する制御部が設けられている構成とする。【選択図】図１
2009093702.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置であって、
前記メモリセルにデータを書き込む際に、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように制御する制御部を有することを特徴とする
半導体記憶装置。
【請求項２】
前記第１転送トランジスタ及び前記第２転送トランジスタが前記半導体基板のウェル領域に形成されており、
前記制御部が、前記メモリセルにデータを書き込む際に、前記ウェル領域がフローティング状態になるように制御する
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分に、前記制御部に制御されるスイッチを介して電源ラインが接続されている
請求項１に記載の半導体記憶装置。
【請求項４】
複数個の前記メモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように制御される
請求項１に記載の半導体記憶装置。
【請求項５】
複数個の前記メモリセルから個々に選択されたメモリセルに対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように制御される
請求項１に記載の半導体記憶装置。
【請求項６】
複数個の前記メモリセルの全部に対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように制御される
請求項１に記載の半導体記憶装置。
【請求項７】
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の駆動方法であって、
前記メモリセルにデータを書き込む際に、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるようにして駆動することを特徴とする
半導体記憶装置の駆動方法。
【請求項８】
前記第１転送トランジスタ及び前記第２転送トランジスタが前記半導体基板のウェル領域に形成されており、
前記制御部が、前記メモリセルにデータを書き込む際に、前記ウェル領域がフローティング状態になるように駆動する
請求項７に記載の半導体記憶装置の駆動方法。
【請求項９】
前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分にスイッチを介して電源ラインが接続されており、
前記メモリセルにデータを書き込む際に前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように前記スイッチのオンオフを切り替える
請求項７に記載の半導体記憶装置の駆動方法。
【請求項１０】
複数個の前記メモリセルがマトリクス状に配置されており、同一の列における前記メモリセルの前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分にスイッチを介して電源ラインが接続されており、
前記列ごとに選択されたメモリセルに対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように駆動する
請求項７に記載の半導体記憶装置の駆動方法。
【請求項１１】
複数個の前記メモリセルのそれぞれの前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分にスイッチを介して電源ラインが接続されており、
複数個の前記メモリセルから個々に選択されたメモリセルに対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように駆動する
請求項７に記載の半導体記憶装置の駆動方法。
【請求項１２】
複数個の前記メモリセルの全部に対して、前記メモリセルの前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分にスイッチを介して電源ラインが接続されており、
複数個の前記メモリセルの全部に対して、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように駆動する
請求項７に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルを有する半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
【０００３】
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００４】
図１３は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）を有する。
【０００５】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが一方の記憶ノードＮＤに、ゲートが他方の記憶ノード／ＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧ＶＤに、第１ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノード／ＮＤを入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【０００６】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノード／ＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧ＶＤに、第２ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノード／ＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
【０００７】
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
【０００８】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードライン１２（ＷＬ）に、ドレインがビットライン１１（ＢＬ）に、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードライン１２（ＷＬ）に、ドレインが反転ビットライン１１（／ＢＬ）に、ソースが第２記憶ノード／ＮＤにそれぞれ接続されている。
【０００９】
近年、ＳＲＡＭにおいては、低い電源電圧での動作を目的とし、メモリセルの縮小化、低消費電力化が図られている。例えば、６５ｎｍルール世代において、ＳＲＡＭ動作電源電圧の下限値は、書き込み特性によって決定されている。
【００１０】
書き込み特性を向上させる方法の一つとして、ＳＲＡＭを構成するＮＭＯＳのしきい値電圧を下げ、オン電流を増やすという方法が考えられる。
【００１１】
トランジスタは、基板電位の変化に伴いしきい値電圧の値が変動する。これを、基板効果と呼ぶ。例えばＮＭＯＳの場合、基板に負の電位を印加するとしきい値電圧の値は増加し、基板に正の電位を印加するとしきい値電圧の値は低下する。
【００１２】
例えば、特許文献１では、ＳＲＡＭにおいて、データ書き込み時に、アクセストランジスタの基板にフォワードバイアスを印加することでアクセストランジスタのオン電流を増加させ、データ書き込み速度を高速化する方法が提案されている。
【００１３】
従来の技術では、アクセストランジスタの基板に印加するフォワードバイアスを発生させるため、新規に基板電位制御回路が必要となる。また、フォワードバイアスを供給するため、新規に基板電位供給回路が必要となる。
【００１４】
チップサイズの縮小化が望まれる中、新規回路の搭載が必要となると、メモリセルを縮小化することによる十分なチップサイズ縮小化の効果が得られない。
【特許文献１】特開２００５−８５３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする課題は、メモリセル縮小化による効果を十分に確保しながら、書き込み特性を向上させることが困難であることである。
【課題を解決するための手段】
【００１６】
本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置であって、前記メモリセルにデータを書き込む際に、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるように制御する制御部を有することを特徴とする。
【００１７】
上記の本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されている。
ここで、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング（浮遊）状態になるように制御する制御部が設けられている。
【００１８】
また、本発明の半導体記憶装置の駆動方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の駆動方法であって、前記メモリセルにデータを書き込む際に、前記第１転送トランジスタ及び前記第２転送トランジスタを構成する前記半導体基板の部分がフローティング状態になるようにして駆動することを特徴とする。
【００１９】
上記の本発明の半導体記憶装置の駆動方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の駆動方法であって、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング（浮遊）状態になるようにして駆動することを特徴とする。
【発明の効果】
【００２０】
本発明の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００２１】
本発明の半導体記憶装置の駆動方法によれば、データ書き込み時に転送トランジスタの基板をフローティング状態とするように駆動することで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体記憶装置及びその駆動方法について図面を参照して説明する。
【００２３】
第１実施形態
図１は本実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルＭＣの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
【００２４】
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノード／ＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧ＶＤに、第１ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノード／ＮＤを入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
【００２５】
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノード／ＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧ＶＤに、第２ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノード／ＮＤを出力とする第２ＣＭＯＳインバータが形成されている。
【００２６】
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
【００２７】
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットライン／ＢＬに、ソースが第２記憶ノード／ＮＤにそれぞれ接続されている。
【００２８】
第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２を構成する半導体基板の部分には、基板電位を制御する第１制御ライン１３が接続されており、また、第１転送トランジスタＴＴｒ１、第２転送トランジスタＴＴｒ２、第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２を構成する半導体基板の部分には、基板電位を制御する第２制御ライン１４が接続されている。
上記の第２制御ライン１４は、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分がフローティング（浮遊）状態になるように、制御部（不図示）によって制御される構成となっている。
より具体的には、後述のように、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２が半導体基板のウェル領域（Ｐ型ウェル２４）に形成されており、制御部（不図示）が、メモリセルにデータを書き込む際に、ウェル領域（Ｐ型ウェル２４）がフローティング状態になるように制御する構成である。
本実施形態においては、第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２の基板電位を第２制御ラインで制御されているので、メモリセルにデータを書き込む際には第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２を構成する半導体基板の部分もフローティング状態となる。
【００２９】
図２は、本実施形態の半導体記憶装置（ＳＲＡＭ）のメモリセルを構成するドライバトランジスタ（第１及び第２ドライバトランジスタ）、転送トランジスタ（第１及び第２転送トランジスタ）及びロードトランジスタ（第１及び第２ロードトランジスタ）の模式的断面図である。
半導体基板２０のＳＴＩ（shallow trench isolation）型の素子分離絶縁膜２１で区分された活性領域に、Ｎ型ウェル２２が形成されており、Ｎ型ウェル２２の領域内において、Ｎ型ウェル２３及びＰ型ウェル２４が形成されている。
Ｎ型ウェル２３上に、第１ロードトランジスタを構成するゲート絶縁膜３０とゲート電極３１が形成され、ゲート電極３１の両側部におけるＮ型ウェル２３中にＰ型のソースドレイン領域３２が形成されており、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）となるＰＭＯＳであるロードトランジスタＬＴｒが構成されている。ゲート電極３１の両側部にサイドウォールスペーサが形成され、ソースドレイン領域３２がエクステンション領域を有する構成であってもよい。
また、Ｐ型ウェル２４上に、第１ドライバトランジスタを構成するゲート絶縁膜３３とゲート電極３４が形成され、ゲート電極３４の両側部におけるＰ型ウェル２４中にＮ型のソースドレイン領域３５が形成されており、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）となるＮＭＯＳであるドライバトランジスタＤＴｒが構成されている。
さらに、Ｐ型ウェル２４上に、第１転送トランジスタを構成するゲート絶縁膜３６とゲート電極３７が形成され、ゲート電極３７の両側部におけるＰ型ウェル２４中にＮ型のソースドレイン領域３８が形成されており、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）となるＮＭＯＳである転送トランジスタＴＴｒが構成されている。上記のゲート電極（３４，３７）の両側部にサイドウォールスペーサが形成され、ソースドレイン領域（３５，３８）がエクステンション領域を有する構成であってもよい。
【００３０】
上記の転送トランジスタＴＴｒ、ドライバトランジスタＤＴｒ及びロードトランジスタＬＴｒを被覆して、酸化シリコンなどからなる層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ロードトランジスタＬＴｒを構成するＮ型ウェル２３の表面に達する開口部が形成されてプラグ４１が埋め込まれており、上層配線４２に接続されている。上層配線４２は、ロードトランジスタＬＴｒの基板電位を制御する第１制御ラインに接続されている。
また、層間絶縁膜４０には、ドライバトランジスタＤＴｒ及び転送トランジスタＴＴｒを構成するＰ型ウェル２４の表面に達する開口部が形成されてプラグ４３が埋め込まれており、上層配線４４に接続されている。上層配線４４は、ドライバトランジスタＤＴｒ及び転送トランジスタＴＴｒの基板電位を制御する第２制御ラインに接続されている。
【００３１】
本実施形態においては、上記の第２制御ライン１４は、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング（浮遊）状態になるように、制御部（不図示）によって制御される構成となっている。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）に、制御部（不図示）に制御されるスイッチングトランジスタなどのスイッチを介して、電源ラインが接続されている構成となっている。
上記の構成においては、メモリセルにデータを書き込む際にスイッチングトランジスタをオフにすることで、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２４）をフローティング状態にすることができる。
【００３２】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００３３】
例えば、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング状態になるように制御される構成であってもよい。
【００３４】
また、例えば、複数個のメモリセルから個々に選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング状態になるように制御される構成であってもよい。
【００３５】
また、例えば、複数個のメモリセルの全部に対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング状態になるように制御される構成であってもよい。
【００３６】
次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の駆動方法について説明する。
かかる半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタＤＴｒ１と第１ロードトランジスタＬＴｒ１を有して第１記憶ノードＮＤが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタＤＴｒ２と第２ロードトランジスタＬＴｒ２を有して第２記憶ノード／ＮＤが構成される第２インバータと、第１記憶ノードＮＤに接続する第１転送トランジスタＴＴｒ１と、第２記憶ノード／ＮＤに接続する第２転送トランジスタＴＴｒ２とを有し、第１転送トランジスタＴＴｒ１を介してビットラインＢＬに、第２転送トランジスタＴＴｒ２を介して反転ビットライン／ＢＬに接続するメモリセルが複数個集積された半導体記憶装置であり、上記半導体記憶装置の駆動方法である。
上記の半導体記憶装置を駆動するとき、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング状態になるようにして駆動する。
【００３７】
本実施形態においては、上記の第２制御ライン１４は、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２４）がフローティング（浮遊）状態になるように、制御部（不図示）によって制御して駆動する。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）にスイッチングトランジスタなどのスイッチを介して電源ラインが接続された構成において、メモリセルにデータを書き込む際に第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるようにスイッチのオンオフを切り替えるように駆動する。
【００３８】
本実施形態の半導体記憶装置の駆動方法によれば、データ書き込み時に転送トランジスタの基板をフローティング状態とするように駆動することで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００３９】
例えば、複数個のメモリセルがマトリクス状に配置されており、同一の列におけるメモリセルの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）にスイッチを介して電源ラインが接続された構成として、列ごとに選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動することができる。
【００４０】
また、例えば、複数個のメモリセルのそれぞれの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）にスイッチを介して電源ラインが接続された構成として、複数個のメモリセルから個々に選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。
【００４１】
また、例えば、複数個のメモリセルの全部に対して、メモリセルの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２４）にスイッチを介して電源ラインが接続された構成として、複数個のメモリセルの全部に対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。
【００４２】
（実施例１）
図３はＮＭＯＳトランジスタのゲート電極電位Ｖｇとドレイン電流Ｉｄの関係を示すＶｇ−Ｉｄ曲線の基板バイアス依存性である。曲線ａはソース電位Ｖｓ＝基板電位Ｖｓｕｂの場合であり、曲線ｂはソース電位Ｖｓ＜基板電位Ｖｓｕｂの場合である。
ゲート電極の電位ＶｇがＶｇ０のときのドレイン電流Ｉｄは、ソース電位Ｖｓ＜基板電位Ｖｓｕｂとしたとき（曲線ｂ）にドレイン電流Ｉｄ２となり、ソース電位Ｖｓ＝基板電位Ｖｓｕｂのとき（曲線ａ）のドレイン電流Ｉｄ１より大きくなる。即ち、ソース電位Ｖｓ＜基板電位Ｖｓｕｂの方がトランジスタのオン電流が大きいことを示す。
上記のように、ＳＲＡＭにおいて、データ書き込み時に、転送トランジスタの基板電位をフローティングにすることで転送トランジスタのオン電流を増加させ、データ書き込み速度を高速化することが可能となる。
【００４３】
第２実施形態
図４は、本実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルＭＣの等価回路図である。
各メモリセルＭＣに、ビットライン（または反転ビットライン）１１、ワードライン１２、第１制御ライン１３、第２制御ライン１４が接続されている。
【００４４】
ここで、本実施形態においては、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第２制御ライン１４により、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分に、制御部に制御されるスイッチを介して電源ラインが接続された構成であり、具体的には、第２制御ライン１４は、スイッチングトランジスタ１５を介して電源ライン１４ｓに接続されており、スイッチングトランジスタ１５のゲートに制御部からの信号ライン１６が接続された構成である。
【００４５】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００４６】
第３実施形態
図５は、本実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルＭＣの等価回路図である。
各メモリセルＭＣに、ビットライン（または反転ビットライン）１１、ワードライン１２、第１制御ライン１３、第２制御ライン１４が接続されている。
【００４７】
ここで、本実施形態においては、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第２制御ライン１４により、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分に、制御部に制御されるスイッチを介して電源ラインが接続された構成であり、具体的には、第２制御ライン１４は、メモリセルごとにスイッチングトランジスタ１５を介して電源ライン１４ｓに接続されており、同一の列となるメモリセルに接続するスイッチングトランジスタ１５のゲートに制御部からの信号ライン１６が接続された構成である。
【００４８】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００４９】
上記においては、同一の列となるメモリセルに接続するスイッチングトランジスタ１５のゲートに制御部からの信号が信号ライン１６を介して入力される構成について説明しているが、個々のメモリセルに対して、それぞれスイッチングトランジスタ１５のゲートに制御部からの信号ライン１６が接続された構成とすることで、個々に選択されたメモリセルに対して、第２制御ライン１４により、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される構成とすることも可能である。
【００５０】
第４実施形態
図６は本実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルＭＣａの等価回路図である。
第１実施形態と同様に、第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットライン／ＢＬに、ソースが第２記憶ノード／ＮＤにそれぞれ接続されている。
【００５１】
第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２を構成する半導体基板の部分には、基板電位を制御する第１制御ライン１３が接続されており、また、第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２を構成する半導体基板の部分には、基板電位を制御する第２制御ライン１４ａが接続され、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分には、基板電位を制御する第３制御ライン１４ｂが接続されている。
上記の第３制御ライン１４ｂは、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分がフローティング（浮遊）状態になるように、制御部（不図示）によって制御される構成となっている。
より具体的には、後述のように、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２が半導体基板のウェル領域（Ｐ型ウェル２６）に形成されており、制御部（不図示）が、メモリセルにデータを書き込む際に、ウェル領域（Ｐ型ウェル２６）がフローティング状態になるように制御する構成である。
【００５２】
図７は、本実施形態の半導体記憶装置（ＳＲＡＭ）のメモリセルを構成するドライバトランジスタ（第１及び第２ドライバトランジスタ）、転送トランジスタ（第１及び第２転送トランジスタ）及びロードトランジスタ（第１及び第２ロードトランジスタ）の模式的断面図である。
半導体基板２０のＳＴＩ型の素子分離絶縁膜２１で区分された活性領域に、Ｎ型ウェル２２が形成されており、Ｎ型ウェル２２の領域内において、Ｎ型ウェル２３、Ｐ型ウェル２５及びＰ型ウェル２６が形成されている。
Ｎ型ウェル２３上に、第１ロードトランジスタを構成するゲート絶縁膜３０とゲート電極３１が形成され、ゲート電極３１の両側部におけるＮ型ウェル２３中にＰ型のソースドレイン領域３２が形成されており、第１及び第２ロードトランジスタ（ＬＴｒ１，ＬＴｒ２）となるＰＭＯＳであるロードトランジスタＬＴｒが構成されている。ゲート電極３１の両側部にサイドウォールスペーサが形成され、ソースドレイン領域３２がエクステンション領域を有する構成であってもよい。
また、Ｐ型ウェル２５上に、第１ドライバトランジスタを構成するゲート絶縁膜３３とゲート電極３４が形成され、ゲート電極３４の両側部におけるＰ型ウェル２５中にＮ型のソースドレイン領域３５が形成されており、第１及び第２ドライバトランジスタ（ＤＴｒ１，ＤＴｒ２）となるＮＭＯＳであるドライバトランジスタＤＴｒが構成されている。上記のゲート電極３４の両側部にサイドウォールスペーサが形成され、ソースドレイン領域３５がエクステンション領域を有する構成であってもよい。
さらに、Ｐ型ウェル２６上に、第１転送トランジスタを構成するゲート絶縁膜３６とゲート電極３７が形成され、ゲート電極３７の両側部におけるＰ型ウェル２６中にＮ型のソースドレイン領域３８が形成されており、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）となるＮＭＯＳである転送トランジスタＴＴｒが構成されている。上記のゲート電極３７の両側部にサイドウォールスペーサが形成され、ソースドレイン領域３８がエクステンション領域を有する構成であってもよい。
【００５３】
上記の転送トランジスタＴＴｒ、ドライバトランジスタＤＴｒ及びロードトランジスタＬＴｒを被覆して、酸化シリコンなどからなる層間絶縁膜４０が形成されている。
層間絶縁膜４０には、ロードトランジスタＬＴｒを構成するＮ型ウェル２３の表面に達する開口部が形成されてプラグ４１が埋め込まれており、上層配線４２に接続されている。上層配線４２は、ロードトランジスタＬＴｒの基板電位を制御する第１制御ラインに接続されている。
また、層間絶縁膜４０には、ドライバトランジスタＤＴｒを構成するＰ型ウェル２５の表面に達する開口部が形成されてプラグ４５が埋め込まれており、上層配線４６に接続されている。上層配線４６は、ドライバトランジスタＤＴｒの基板電位を制御する第２制御ラインに接続されている。
さらに、層間絶縁膜４０には、転送トランジスタＴＴｒを構成するＰ型ウェル２６の表面に達する開口部が形成されてプラグ４７が埋め込まれており、上層配線４８に接続されている。上層配線４８は、転送トランジスタＴＴｒの基板電位を制御する第３制御ラインに接続されている。
【００５４】
本実施形態においては、上記の第３制御ライン１４ｂは、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング（浮遊）状態になるように、制御部（不図示）によって制御される構成となっている。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）に、制御部（不図示）に制御されるスイッチングトランジスタなどのスイッチを介して、電源ラインが接続されている構成となっている。
上記の構成においては、メモリセルにデータを書き込む際にスイッチングトランジスタをオフにすることで、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２６）をフローティング状態にすることができる。
【００５５】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００５６】
例えば、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング状態になるように制御される構成であってもよい。
【００５７】
また、例えば、複数個のメモリセルから個々に選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング状態になるように制御される構成であってもよい。
【００５８】
また、例えば、複数個のメモリセルの全部に対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング状態になるように制御される構成であってもよい。
【００５９】
次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の駆動方法について説明する。
半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の駆動方法である。
上記の半導体記憶装置を駆動するとき、メモリセルにデータを書き込む際に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング状態になるようにして駆動する。
【００６０】
本実施形態においては、上記の第３制御ライン１４ｂは、メモリセルにデータを書き込む際に第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を構成する半導体基板の部分（Ｐ型ウェル２６）がフローティング（浮遊）状態になるように、制御部（不図示）によって制御して駆動する。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）にスイッチングトランジスタなどのスイッチを介して電源ラインが接続された構成において、メモリセルにデータを書き込む際に第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるようにスイッチのオンオフを切り替えるように駆動する。
【００６１】
本実施形態の半導体記憶装置の駆動方法によれば、データ書き込み時に転送トランジスタの基板をフローティング状態とするように駆動することで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００６２】
例えば、複数個のメモリセルがマトリクス状に配置されており、同一の列におけるメモリセルの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）にスイッチを介して電源ラインが接続された構成として、列ごとに選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動することができる。
【００６３】
また、例えば、複数個のメモリセルのそれぞれの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）にスイッチを介して電源ラインが接続された構成として、複数個のメモリセルから個々に選択されたメモリセルに対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。
【００６４】
また、例えば、複数個のメモリセルの全部に対して、メモリセルの第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分（Ｐ型ウェル２６）にスイッチを介して電源ラインが接続された構成として、複数個のメモリセルの全部に対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。
【００６５】
第５実施形態
図８は、本実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルＭＣａの等価回路図である。
各メモリセルＭＣａに、ビットライン（または反転ビットライン）１１、ワードライン１２、第１制御ライン１３、第２制御ライン１４ａ、第３制御ライン１４ｂが接続されている。
【００６６】
上記において、本実施形態においては、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第２制御ライン１４ａにより、第１ドライバトランジスタ及び第２ドライバトランジスタの基板電位が制御される。
例えば、第２制御ライン１４ａは、スイッチングトランジスタ１５ａを介して電源ライン１４ｓａに接続されており、スイッチングトランジスタ１５ａのゲートに制御部からの信号ライン１６ａが接続されている。
【００６７】
ここで、第３制御ライン１４ｂにより、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分に、制御部に制御されるスイッチを介して電源ラインが接続された構成であり、具体的には、第３制御ライン１４ｂは、スイッチングトランジスタ１５ｂを介して電源ライン１４ｓｂに接続されており、スイッチングトランジスタ１５ｂのゲートに制御部からの信号ライン１６ｂが接続された構成である。
【００６８】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００６９】
第６実施形態
図９は、本実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルＭＣａの等価回路図である。
各メモリセルＭＣａに、ビットライン（または反転ビットライン）１１、ワードライン１２、第１制御ライン１３、第２制御ライン１４ａ、第３制御ライン１４ｂが接続されている。
【００７０】
ここで、本実施形態においては、複数個のメモリセルがマトリクス状に配置されており、列ごとに選択されたメモリセルに対して、第３制御ライン１４ｂにより、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される。
例えば、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分に、制御部に制御されるスイッチを介して電源ラインが接続された構成であり、具体的には、第３制御ライン１４ｂは、メモリセルごとにスイッチングトランジスタ１５ｂを介して電源ライン１４ｓｂに接続されており、同一の列となるメモリセルに接続するスイッチングトランジスタ１５ｂのゲートに制御部からの信号ライン１６ｂが接続された構成である。
【００７１】
同様に、第２制御ライン１４ａにより、第１ドライバトランジスタ及び第２ドライバトランジスタを構成する半導体基板の基板電位が制御される。
例えば、第２制御ライン１４ａは、メモリセルごとにスイッチングトランジスタ１５ａを介して電源ライン１４ｓａに接続されており、同一の列となるメモリセルに接続するスイッチングトランジスタ１５ａのゲートに制御部からの信号ライン１６ａが接続された構成である。
【００７２】
上記の本実施形態の半導体記憶装置によれば、制御部の制御によりデータ書き込み時に転送トランジスタの基板をフローティング状態とすることで、基板効果により転送トランジスタのオン電流（Ｉｏｎ）を増加させることができ、このような書き込み時の基板効果を利用することで、書き込み特性を向上することができる。
また、このように基板をフローティング状態にするには、転送トランジスタの基板と、基板電位を制御する回路の間にスイッチングトランジスタなどからなる制御部を設け、データ書き込み時にスイッチングトランジスタをオフとすることで実現でき、大きな面積を要する新規な回路は不要であり、メモリセル縮小化による効果を十分に確保して達成できる。
【００７３】
上記においては、同一の列となるメモリセルに接続するスイッチングトランジスタ１５ｂのゲートに制御部からの信号ライン１６ｂが接続された構成について説明しているが、個々のメモリセルに対して、それぞれスイッチングトランジスタ１５ｂのゲートに制御部からの信号ライン１６ｂが接続された構成とすることで、個々に選択されたメモリセルに対して、第３制御ライン１４ｂにより、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように制御される構成とすることも可能である。
【００７４】
第７実施形態
図１０は、第１及び第２転送トランジスタの基板電位を制御するためのスイッチングトランジスタのゲートに入力する制御信号を発生させる回路図である。本実施形態は、上記の各実施形態に適用できる。
書き込み制御信号ライン１８からの書き込み制御信号をインバータ１７に入力し、得られる反転信号をスイッチングトランジスタのゲートに入力する制御信号として、信号ライン１６（１６ｂ）に入力する。
例えば、書き込み動作時に、列ごとに選択されたメモリセルにおいて第１及び第２転送トランジスタの基板電位がフローティング状態となる。
【００７５】
図１１は、第１及び第２転送トランジスタの基板電位を制御するためのスイッチングトランジスタのゲートに入力する制御信号を発生させる回路図の他の例である。本実施形態は、上記の各実施形態に適用できる。
書き込み制御信号ライン１８からの書き込み制御信号とアドレスデコーダライン１９からのアドレスデコーダ信号をＮＡＮＤ回路１７ａに入力し、得られるＮＡＮＤ信号をスイッチングトランジスタのゲートに入力する制御信号として、信号ライン１６（１６ｂ）に入力する。
例えば、書き込み動作時に、列ごとに選択されたメモリセルにおいて第１及び第２転送トランジスタの基板電位がフローティング状態となる。書き込み対象外の列のメモリセルは、トランスファトランジスタのしきい値電圧に変動なく、不要なリークを抑えることができる。
【００７６】
第８実施形態
図１２は、本実施形態に係る半導体記憶装置の回路のレイアウトを示す平面図である。本実施形態は、上記の各実施形態に適用できる。
例えば、主制御回路６３、ローデコーダ６４、書き込み読み出し回路６５、カラム選択回路６６、基板電位制御回路６７、ＳＲＡＭセルアレイ６８がそれぞれ配置されている。
主制御回路６３には、クロック信号６１とアドレス信号６２などが入力される。
また、基板電位制御回路６７には、書き込み制御信号ライン１８からの書き込み制御信号とアドレスデコーダライン１９からのアドレスデコーダ信号が入力され、例えば第６実施形態のようにＮＡＮＤ回路などからなる基板電位制御回路６７において制御信号が生成され、信号ラインに入力される。
【００７７】
本実施形態は汎用メモリの場合について示しているが、上記の各実施形態に係る半導体記憶装置は、上記の各回路ブロックがロジックＩＣに組み込まれてなるＳｏＣ（システムオンチップ）と称せられる半導体装置にも適用できる。
（実施例２）
６５ｎｍルール世代のプロセスで試作したＳＲＡＭセルを使用し、転送ファトランジスタの基板電位を０Ｖまたはフローティングとしたときのしきい値電圧の変動量を確認した。
転送ファトランジスタの寸法は、ゲート長Ｌ＝６５ｎｍ、ゲート幅Ｗ＝１２０ｎｍである。１０個のサンプルに対して、しきい値電圧を測定した。
結果を表１にまとめた。基板電位０Ｖでのしきい値電圧Ｖｔｈ＿０、基板がフローティング状態でのしきい値電圧Ｖｔｈ＿ｆ、その差Δ（Ｖｔｈ＿０、−Ｖｔｈ＿ｆ）、比率Δ／Ｖｔｈ＿０をそれぞれ示す。
【００７８】
【表１】
2009093702.tif 000003
【００７９】
基板電位０Ｖでのしきい値電圧Ｖｔｈ＿０が２５６．７〜３９５．３ｍＶであったのに対し、基板がフローティング状態でのしきい値電圧Ｖｔｈ＿ｆは１８１．４〜３００．７ｍＶであった。
Ｖｔｈ＿０に対する比率から、２３．９〜３１．３％のしきい値電圧変動が確認された。
【００８０】
本発明は上記の実施形態に限定されない。
例えば、同一の列におけるメモリセルにおいて、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるような構成とするほか、複数個のメモリセルのそれぞれおいて個々に、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。また、複数個のメモリセルの全部に対して、第１転送トランジスタ及び第２転送トランジスタを構成する半導体基板の部分がフローティング状態になるように駆動してもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００８１】
本発明の半導体記憶装置は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭに適用できる。
【００８２】
本発明の半導体記憶装置の駆動方法は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭの駆動方法に適用できる。
【図面の簡単な説明】
【００８３】
【図１】図１は本発明の第１実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。
【図２】図２は本発明の第１実施形態の半導体記憶装置（ＳＲＡＭ）のメモリセルを構成するドライバトランジスタ、転送トランジスタ及びロードトランジスタの模式的断面図である。
【図３】図３はＮＭＯＳトランジスタのゲート電極電位とドレイン電流の関係を示すＶｇ−Ｉｄ曲線の基板バイアス依存性である。
【図４】図４は本発明の第２実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルの等価回路図である。
【図５】図５は本発明の第３実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルの等価回路図である。
【図６】図６は本発明の第４実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。
【図７】図７は本発明の第４実施形態の半導体記憶装置（ＳＲＡＭ）のメモリセルを構成するドライバトランジスタ、転送トランジスタ及びロードトランジスタの模式的断面図である。
【図８】図８は本発明の第５実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルの等価回路図である。
【図９】図９は本発明の第６実施形態に係る半導体記憶装置であるＳＲＡＭにおける８つのメモリセルの等価回路図である。
【図１０】図１０は本発明の第７実施形態に係る第１及び第２転送トランジスタの基板電位を制御するためのスイッチングトランジスタのゲートに入力する制御信号を発生させる回路図である。
【図１１】図１１は本発明の第７実施形態に係る第１及び第２転送トランジスタの基板電位を制御するためのスイッチングトランジスタのゲートに入力する制御信号を発生させる回路図の他の例である。
【図１２】図１２は本発明の第８実施形態に係る半導体記憶装置の回路のレイアウトを示す平面図である。
【図１３】図１３は従来例に係る６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
【符号の説明】
【００８４】
１１…ビットライン（反転ビットライン）、１２…ワードライン、１３…第１制御ライン、１４…第２制御ライン、１４ａ…第２制御ライン、１４ｂ…第３制御ライン、１４ｓ，１４ｓａ、１４ｓｂ…電源ライン、１５，１５ａ，１５ｂ…スイッチングトランジスタ、１６，１６ａ，１６ｂ…信号ライン、１７…インバータ、１７ａ…ＮＡＮＤ回路、１８…書き込み制御信号ライン、１９…アドレスデコーダライン、２０…半導体基板、２１…素子分離絶縁膜、２２，２３…Ｎ型ウェル、２４，２５，２６…Ｐ型ウェル、３０，３３，３６…ゲート絶縁膜、３１，３４，３７…ゲート電極、３２，３５，３８…ソースドレイン領域、４０…層間絶縁膜、４１，４３，４５，４７…プラグ、４２，４４，４６，４８…上層配線、６１…クロック信号、６２…アドレス信号、６３…主制御回路、６４…ローデコーダ、６５…書き込み読み出し回路、６６…カラム選択回路、６７…基板電位制御回路、６８…ＳＲＡＭセルアレイ、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、ＷＬ…ワードライン、ＢＬ…ビットライン、／ＢＬ…反転ビットライン、ＮＤ…第１記憶ノード、／ＮＤ…第２記憶ノード、ＭＣ…メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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