(57)【要約】【課題】レイアウト面積の増大を抑制しつつ、デュアルポートＳＲＡＭのビットセルの縦横のアスペクトの不均衡を低減する。【解決手段】Ａポート用伝送トランジスタＦＡ１、ＦＡ２を互いに隣接させてビットセルの一端に配置するとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２を互いに隣接させてビットセルの他端に配置し、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のゲート電極を共有させることで、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔを互いに隣接させて配置し、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のゲート電極を共有させることで、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔを互いに隣接させて配置する。【選択図】      図１
2009266942.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の駆動トランジスタと、第１および第２の負荷トランジスタと、第１および第２の伝送トランジスタとがビットセルに設けられた半導体記憶装置において、
前記第１および第２の駆動トランジスタと、前記第１および第２の負荷トランジスタと、前記第１および第２の伝送トランジスタのドレイン層を構成する拡散層は互いに分離され、
前記第１の駆動トランジスタのドレイン、前記第１の負荷トランジスタのドレインおよび前記第１の伝送トランジスタのドレインは第１の配線にて互いに接続され、
前記第２の駆動トランジスタのドレイン、前記第２の負荷トランジスタのドレインおよび前記第２の伝送トランジスタのドレインは第２の配線にて互いに接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の駆動トランジスタと前記第１の負荷トランジスタに共通に設けられた第１のゲート電極と、
前記第２の駆動トランジスタと前記第２の負荷トランジスタに共通に設けられた第２のゲート電極とを備え、
前記第１のゲート電極は、前記第１の駆動トランジスタの拡散層と前記第１の負荷トランジスタの拡散層の間から前記第１のゲート電極を同一面内で引き出した第１の引き出し電極を介して前記第２の負荷トランジスタのドレインに接続され、
前記第２のゲート電極は、前記第２の駆動トランジスタの拡散層と前記第２の負荷トランジスタの拡散層の間から前記第２のゲート電極を同一面内で引き出した第２の引き出し電極を介して前記第１の負荷トランジスタのドレインに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１および第２の駆動トランジスタと、第１および第２の負荷トランジスタと、第１および第２のＡポート用伝送トランジスタと、第１および第２のＢポート用伝送トランジスタとがビットセルに設けられた半導体記憶装置において、
前記第１および第２のＡポート用伝送トランジスタは互いに隣接して配置されるとともに、前記第１および第２のＢポート用伝送トランジスタは互いに隣接して配置されていることを特徴とする半導体記憶装置。
【請求項４】
前記第１および第２のＡポート用伝送トランジスタに共通に設けられた第１のゲート電極と、
前記第１および第２のＢポート用伝送トランジスタに共通に設けられた第２のゲート電極とを備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および第２のＡポート用伝送トランジスタのソースにそれぞれ接続され、互いに隣接して配置された第１および第２のＡポート用ビット線と、
前記第１および第２のＢポート用伝送トランジスタのソースにそれぞれ接続され、互いに隣接して配置された第１および第２のＢポート用ビット線とを備えることを特徴とする請求項３または４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、デュアルポートＳＲＡＭのビットセルのレイアウト方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。このようなＳＲＡＭに使用されるビットセルには、高抵抗型セルとＣＭＯＳ型セルがあり、ＣＭＯＳ型セルは、一対の伝送トランジスタ、一対の駆動トランジスタおよび一対の負荷トランジスタから構成される（特許文献１）。
ここで、画像処理や通信処理などで用いられるシステム・オン・チップにおいては、処理の高速化を図るために、２つのＡ、Ｂポートから同時にアクセスできるデュアルポートＳＲＡＭを搭載したいという要求がある。このデュアルポートＳＲＡＭは、シングルポートＳＲＡＭのビットセルにさらに一対の伝送トランジスタを付加することで実現されている。
【０００３】
しかしながら、従来のデュアルポートＳＲＡＭのビットセルでは、一対の負荷トランジスタが横方向に互いに隣接して配置された上で、異なるポート用の伝送トランジスタを横方向に互いに隣接して配置しつつ、４個の伝送トランジスタが負荷トランジスタの両側に２個ずつ並べて配置される。このため、ビットセルの縦横のアスペクトが１：４程度になり、横方向に配線されるワード線の長さが長くなる上に、幅も細くなることから、ワード線の抵抗が上昇する。この結果、ワード線の電位の立ち上がりの傾きがなだらかになり、ビットセルをマクロに組み上げた時に最大周波数がワード線の電位の立ち上がりの傾きで制限されることから、ＳＲＡＭの動作速度が低下するという問題があった。
【０００４】
また、従来のデュアルポートＳＲＡＭのビットセルでは、異なるポート用の伝送トランジスタが横方向に互いに隣接して配置されることから、異なるポート用のビット線が隣接して配置される。このため、ビット線のペア性が損なわれ、ビットセルのスタティックノイズマージンのばらつきが増大するという問題があった。
【０００５】
【特許文献１】特開２０００−３１２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、レイアウト面積の増大を抑制しつつ、デュアルポートＳＲＡＭのビットセルの縦横のアスペクトの不均衡を低減することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様によれば、第１および第２の駆動トランジスタと、第１および第２の負荷トランジスタと、第１および第２の伝送トランジスタとがビットセルに設けられた半導体記憶装置において、前記第１および第２の駆動トランジスタと、前記第１および第２の負荷トランジスタと、前記第１および第２の伝送トランジスタのドレイン層を構成する拡散層は互いに分離され、前記第１の駆動トランジスタのドレイン、前記第１の負荷トランジスタのドレインおよび前記第１の伝送トランジスタのドレインは第１の配線にて互いに接続され、前記第２の駆動トランジスタのドレイン、前記第２の負荷トランジスタのドレインおよび前記第２の伝送トランジスタのドレインは第２の配線にて互いに接続されていることを特徴とする半導体記憶装置を提供する。
【０００８】
また、本発明の一態様によれば、第１および第２の駆動トランジスタと、第１および第２の負荷トランジスタと、第１および第２のＡポート用伝送トランジスタと、第１および第２のＢポート用伝送トランジスタとがビットセルに設けられた半導体記憶装置において、前記第１および第２のＡポート用伝送トランジスタは互いに隣接して配置されるとともに、前記第１および第２のＢポート用伝送トランジスタは互いに隣接して配置されていることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、レイアウト面積の増大を抑制しつつ、デュアルポートＳＲＡＭのビットセルの縦横のアスペクトの不均衡を低減することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係るデュアルポートＳＲＡＭのビットセルの回路構成を示す図である。
図１において、ビットセルには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対のＡポート用伝送トランジスタＦＡ１、ＦＡ２、一対のＢポート用伝送トランジスタＦＢ１、ＦＢ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、Ａポート用伝送トランジスタＦＡ１、ＦＡ２およびＢポート用伝送トランジスタＦＢ１、ＦＢ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１２】
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、Ａポート用ワード線ＷＬＡは、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のゲートに接続され、Ｂポート用ワード線ＷＬＢは、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のゲートに接続されている。
【００１３】
また、Ａポート用ビット線ＢＬＡｃは、Ａポート用伝送トランジスタＦＡ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、Ａポート用ビット線ＢＬＡｔは、Ａポート用伝送トランジスタＦＡ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。
【００１４】
また、Ｂポート用ビット線ＢＬＢｃは、Ｂポート用伝送トランジスタＦＢ１を介して、駆動トランジスタＤ１のゲート、負荷トランジスタＬ１のゲート、駆動トランジスタＤ２のドレインおよび負荷トランジスタＬ２のドレインに接続されている。また、Ｂポート用ビット線ＢＬＢｔは、Ｂポート用伝送トランジスタＦＢ２を介して、駆動トランジスタＤ１のドレイン、負荷トランジスタＬ１のドレイン、駆動トランジスタＤ２のゲートおよび負荷トランジスタＬ２のゲートに接続されている。
【００１５】
そして、Ａポートからビットセルにアクセスする場合、Ａポート用ワード線ＷＬＡおよびＡポート用ビット線ＢＬＡｃ、ＢＬＡｔを介して、Ａポート用伝送トランジスタＦＡ１、ＦＡ２を動作させることでビットセルを選択することができ、Ｂポートからビットセルにアクセスする場合、Ｂポート用ワード線ＷＬＢおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔを介して、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２を動作させることでビットセルを選択することができる。
【００１６】
ここで、Ａポート用伝送トランジスタＦＡ１、ＦＡ２は互いに隣接させてビットセルの一端に配置するとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２は互いに隣接させてビットセルの他端に配置することができる。そして、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のゲート電極を共有させ、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔを互いに隣接させて配置することができる。また、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のゲート電極を共有させ、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔを互いに隣接させて配置することができる。
【００１７】
図２は、本発明の第１実施形態に係るデュアルポートＳＲＡＭのビットセルの概略構成を示す平面図である。
図２において、半導体基板Ｓ１上には、ゲート電極Ｇ１〜Ｇ４が配置されている。ここで、ゲート電極Ｇ１、Ｇ２は横方向に並べて配置されるとともに、ゲート電極Ｇ３、Ｇ４は横方向に並べて配置されている。また、ゲート電極Ｇ１、Ｇ２とゲート電極Ｇ３、Ｇ４とは互いに回転対称になるように縦方向に並べて配置されている。
【００１８】
そして、ゲート電極Ｇ１の両側にそれぞれ配置されるようにして拡散層Ｄ１、Ｄ１´が半導体基板Ｓ１に形成されることで、図１のＡポート用伝送トランジスタＦＡ２が構成されている。また、ゲート電極Ｇ１の両側にそれぞれ配置されるようにして拡散層Ｄ２、Ｄ２´が半導体基板Ｓ１に形成されることで、図１のＡポート用伝送トランジスタＦＡ２が構成されている。ここで、拡散層Ｄ１、Ｄ１´と拡散層Ｄ２、Ｄ２´とは横方向に並べて配置され、拡散層Ｄ１、Ｄ１´と拡散層Ｄ２、Ｄ２´とでゲート電極Ｇ１が共有されている。
【００１９】
また、ゲート電極Ｇ２の両側にそれぞれ配置されるようにして拡散層Ｄ３、Ｄ３´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ２の両側にそれぞれ配置されるようにして拡散層Ｄ４、Ｄ４´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ１が構成されている。ここで、拡散層Ｄ３、Ｄ３´と拡散層Ｄ４、Ｄ４´とは横方向に並べて配置され、拡散層Ｄ３、Ｄ３´と拡散層Ｄ４、Ｄ４´とでゲート電極Ｇ２が共有されている。
【００２０】
また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ５、Ｄ５´が半導体基板Ｓ１に形成されることで、図１のＢポート用伝送トランジスタＦＢ１が構成されている。また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ６、Ｄ６´が半導体基板Ｓ１に形成されることで、図１のＢポート用伝送トランジスタＦＢ２が構成されている。ここで、拡散層Ｄ５、Ｄ５´と拡散層Ｄ６、Ｄ６´とは横方向に並べて配置され、拡散層Ｄ５、Ｄ５´と拡散層Ｄ６、Ｄ６´とでゲート電極Ｇ３が共有されている。
【００２１】
また、ゲート電極Ｇ４の両側にそれぞれ配置されるようにして拡散層Ｄ７、Ｄ７´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ４の両側にそれぞれ配置されるようにして拡散層Ｄ８、Ｄ８´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ２が構成されている。ここで、拡散層Ｄ７、Ｄ７´と拡散層Ｄ８、Ｄ８´とは横方向に並べて配置され、拡散層Ｄ７、Ｄ７´と拡散層Ｄ８、Ｄ８´とでゲート電極Ｇ４が共有されている。
【００２２】
なお、拡散層Ｄ１、Ｄ１´〜拡散層Ｄ８、Ｄ８´は互いに素子分離領域を介して半導体基板Ｓ１上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造を用いるようにしてもよい。
【００２３】
そして、ゲート電極Ｇ１〜Ｇ４上には配線Ｈ１〜Ｈ１２が形成され、配線Ｈ１〜Ｈ１２上には、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔが形成され、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔ上には、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢが形成されている。なお、配線Ｈ１〜Ｈ１２は第１層目配線層、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔは第２層目配線層、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢは第３層目配線層を用いることができる。
【００２４】
ここで、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔは縦方向に並べて配置され、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢは横方向に並べて配置されている。また、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔは互いに隣接して配置され、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔは互いに隣接して配置されている。
【００２５】
また、拡散層Ｄ１はコンタクトＣ１を介して配線Ｈ１に接続され、拡散層Ｄ２はコンタクトＣ２を介して配線Ｈ２に接続され、拡散層Ｄ３はコンタクトＣ３を介して配線Ｈ３に接続され、拡散層Ｄ４はコンタクトＣ４を介して配線Ｈ４に接続され、拡散層Ｄ５はコンタクトＣ６を介して配線Ｈ６に接続され、拡散層Ｄ６はコンタクトＣ７を介して配線Ｈ７に接続され、拡散層Ｄ７はコンタクトＣ８を介して配線Ｈ８に接続され、拡散層Ｄ８はコンタクトＣ９を介して配線Ｈ９に接続されている。また、ゲート電極Ｇ１はコンタクトＣ１０を介して配線Ｈ１０に接続され、ゲート電極Ｇ３はコンタクトＣ５を介して配線Ｈ５に接続されている。
【００２６】
また、拡散層Ｄ２´は、コンタクトＣ１２、配線Ｈ１１およびコンタクトＣ１４を介して拡散層Ｄ４´に接続されるとともに、コンタクトＣ１２、配線Ｈ１１およびコンタクトＣ１５を介して拡散層Ｄ５´に接続されている。また、拡散層Ｄ６´は、コンタクトＣ１６、配線Ｈ１２およびコンタクトＣ１８を介して拡散層Ｄ８´に接続されるとともに、コンタクトＣ１２、配線Ｈ１１およびコンタクトＣ１１を介して拡散層Ｄ１´に接続されている。
【００２７】
また、拡散層Ｄ３´と拡散層Ｄ４´との間には、ゲート電極Ｇ２から引き出された引き出し電極Ｆ２が配置され、引き出し電極Ｆ２は、配線Ｈ１１下を潜るようにして半導体基板Ｓ１上に配置されている。そして、引き出し電極Ｆ２は、コンタクトＣ１７を介して拡散層Ｄ７´と接続されている。また、拡散層Ｄ７´と拡散層Ｄ８´との間には、ゲート電極Ｇ４から引き出された引き出し電極Ｆ４が配置され、引き出し電極Ｆ４は、配線Ｈ１２下を潜るようにして半導体基板Ｓ１上に配置されている。そして、引き出し電極Ｆ４は、コンタクトＣ１３を介して拡散層Ｄ３´と接続されている。
【００２８】
なお、コンタクトＣ１〜Ｃ１７は、コンタクトＣ１〜Ｃ１７内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ１〜Ｈ１２とともに一括して形成することができる。
【００２９】
また、Ａポート用ビット線ＢＬＡｃは、拡散層Ｄ２に接続され、Ａポート用ビット線ＢＬＡｔは、拡散層Ｄ１に接続されている。また、Ｂポート用ビット線ＢＬＢｃは、拡散層Ｄ６に接続され、Ｂポート用ビット線ＢＬＢｔは、拡散層Ｄ５に接続されている。また、Ａポート用ワード線ＷＬＡは、ゲート電極Ｇ１、Ｇ２に接続され、Ｂポート用ワード線ＷＬＢは、ゲート電極Ｇ３、Ｇ４に接続されている。
【００３０】
ここで、拡散層Ｄ１、Ｄ１´と拡散層Ｄ２、Ｄ２´とを隣接して配置することで、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔを互いに隣接させて配置することが可能となるとともに、拡散層Ｄ５、Ｄ５´と拡散層Ｄ６、Ｄ６´とを隣接して配置することで、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔを互いに隣接させて配置することが可能となる。このため、同一ポート用のビット線を互いに隣接して配置することが可能となり、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔとＢポート用ビット線ＢＬＢｃ、ＢＬＢｔとのペア性をそれぞれ維持することが可能となることから、同一ポート用のビット線間の線幅や容量のばらつきを低減することができ、ビットセルのスタティックノイズマージンのばらつきを低減することができる。
【００３１】
また、拡散層Ｄ１、Ｄ１´〜拡散層Ｄ８、Ｄ８´を半導体基板Ｓ１上で互いに素子分離し、拡散層Ｄ２´、Ｄ５´を配線Ｈ１１で接続するとともに、拡散層Ｄ１´、Ｄ６´を配線Ｈ１２で接続することで、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のアクティブ領域の形状を一致させつつ、ＳＴＩストレス依存性を増大させることが可能となるとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のアクティブ領域の形状を一致させつつ、ＳＴＩストレス依存性を増大させることが可能となる。このため、同一ポート用の伝送トランジスタ間でのＳＴＩストレス依存性のばらつきを低減させつつ、ＳＴＩストレス依存性によるしきい値電圧Ｖｔｈを上昇させることが可能となり、ビットセルのディスターブ特性（誤書き換えに対する耐性）を向上させることができる。
【００３２】
さらに、拡散層Ｄ１、Ｄ１´と拡散層Ｄ２、Ｄ２´とでゲート電極Ｇ１を共有させるとともに、拡散層Ｄ５、Ｄ５´と拡散層Ｄ６、Ｄ６´とでゲート電極Ｇ３を共有させることで、ゲート電極を別個に設けた場合に比べてゲート電極の突き当て回数を２．５回から１．５回に低減することが可能となるとともに、ゲートコンタクトの個数を減らすことができる。このため、ビットセルの横幅を短くすることができ、ビットセルの縦横のアスペクトを１：４程度から１：２程度にすることができ、ビットセルの縦横のアスペクトの不均衡を低減することができる。この結果、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢの長さを短くすることが可能となり、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢの抵抗を低下させることが可能となることから、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢの電位の立ち上がりの傾きを急峻化することがで
き、ＳＲＡＭの動作速度を向上させることができる。
【００３３】
また、ビットセルの縦横のアスペクトを１：２程度にすることで、ビットセルの縦幅を増大させることが可能となり、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢの形成に用いられる第３層目配線層にて高電位電源線ＶＤＤを横方向に形成するとともに、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔの形成に用いられる第２層目配線層にて低電位電源線ＶＳＳを縦方向に形成することが可能となることから、高電位電源線ＶＤＤおよび低電位電源線ＶＳＳの電位の低下を抑制することが可能となる。
【００３４】
なお、上述した第１実施形態では、デュアルポートＳＲＡＭを例にとって説明したが、シングルポートＳＲＡＭに適用するようにしてもよい。シングルポートＳＲＡＭに適用する場合、図２のレイアウトから図１のＡポート用伝送トランジスタＦＡ１、ＦＡ２、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＡポート用ワード線ＷＬＡを削除すればよい。
【００３５】
図３は、本発明の第２実施形態に係るデュアルポートＳＲＡＭのビットセルの回路構成を示す図である。
図３において、このビットセルの回路の構成要素およびその接続関係は、図１のビットセルの構成要素およびその接続関係と同様である。ただし、図１のビットセルでは、Ａポート用伝送トランジスタＦＡ１、ＦＡ２が互いに隣接して配置されるとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２が互いに隣接して配置されるのに対し、図３のビットセルでは、Ａポート用伝送トランジスタＦＡ１とＢポート用伝送トランジスタＦＢ１が互いに隣接して配置されるとともに、Ａポート用伝送トランジスタＦＡ２とＢポート用伝送トランジスタＦＢ２が互いに隣接して配置される。
【００３６】
また、図１のビットセルでは、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔが互いに隣接して配置されるとともに、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔが互いに隣接して配置されるのに対し、図３のビットセルでは、Ａポート用ビット線ＢＬＡｃとＢポート用ビット線ＢＬＢｃＢＬＡｔが互いに隣接して配置されるとともに、Ａポート用ビット線ＢＬＡｔとＢポート用ビット線ＢＬＢｔが互いに隣接して配置される。
【００３７】
図４は、本発明の第２実施形態に係るデュアルポートＳＲＡＭのビットセルの概略構成を示す平面図である。
図４において、半導体基板Ｓ２上には、ゲート電極Ｇ２１〜Ｇ２６が配置されている。ここで、ゲート電極Ｇ２１〜Ｇ２３は横方向に並べて配置されるとともに、ゲート電極Ｇ２４〜Ｇ２６は横方向に並べて配置されている。また、ゲート電極Ｇ２１〜Ｇ２３とゲート電極Ｇ２１〜Ｇ２３とは互いに回転対称になるように縦方向に並べて配置されている。
【００３８】
そして、ゲート電極Ｇ２１の両側にそれぞれ配置されるようにして拡散層Ｄ２１、Ｄ２１´が半導体基板Ｓ２に形成されることで、図３のＡポート用伝送トランジスタＦＡ１が構成されている。また、ゲート電極Ｇ２１の両側にそれぞれ配置されるようにして拡散層Ｄ２２、Ｄ２２´が半導体基板Ｓ２に形成されることで、図３のＢポート用伝送トランジスタＦＢ１が構成されている。ここで、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´とは横方向に並べて配置され、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´とでは、ゲート電極Ｇ２１、Ｇ２２がそれぞれ個別に設けられている。
【００３９】
また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２３、Ｄ２３´が半導体基板Ｓ２に形成されることで、図３の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２４、Ｄ２４´が半導体基板Ｓ２に形成されることで、図３の駆動トランジスタＤ２が構成されている。ここで、拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´とは横方向に並べて配置され、拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´とで、ゲート電極Ｇ２３が共有されている。
【００４０】
また、ゲート電極Ｇ２４の両側にそれぞれ配置されるようにして拡散層Ｄ２５、Ｄ２５´が半導体基板Ｓ２に形成されることで、図３のＡポート用伝送トランジスタＦＡ２が構成されている。また、ゲート電極Ｇ２５の両側にそれぞれ配置されるようにして拡散層Ｄ２６、Ｄ２６´が半導体基板Ｓ２に形成されることで、図３のＢポート用伝送トランジスタＦＢ２が構成されている。ここで、拡散層Ｄ２５、Ｄ２５´と拡散層Ｄ２６、Ｄ２６´とは横方向に並べて配置され、拡散層Ｄ２５、Ｄ２５´と拡散層Ｄ２６、Ｄ２６´とでは、ゲート電極Ｇ２４、Ｇ２５がそれぞれ個別に設けられている。
【００４１】
また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２７、Ｄ２７´が半導体基板Ｓ２に形成されることで、図３の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２８、Ｄ２８´が半導体基板Ｓ２に形成されることで、図３の駆動トランジスタＤ１が構成されている。ここで、拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８、Ｄ２８´とは横方向に並べて配置され、拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８Ｄ２８´とで、ゲート電極Ｇ２６が共有されている。
【００４２】
なお、拡散層Ｄ２１、Ｄ２１´〜拡散層Ｄ２８、Ｄ２８´は互いに素子分離領域を介して半導体基板Ｓ２上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。
【００４３】
そして、ゲート電極Ｇ２１〜Ｇ２６上には配線Ｈ２１〜Ｈ３４が形成され、配線Ｈ２１〜Ｈ３４上には、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔが形成され、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔ上には、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢが形成されている。なお、配線Ｈ２１〜Ｈ３４は第１層目配線層、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔは第２層目配線層、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢは第３層目配線層を用いることができる。
【００４４】
ここで、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＢポート用ビット線ＢＬＢｃ、ＢＬＢｔは縦方向に並べて配置され、Ａポート用ワード線ＷＬＡおよびＢポート用ワード線ＷＬＢは横方向に並べて配置されている。また、Ａポート用ビット線ＢＬＡｃとＢポート用ビット線ＢＬＢｃは互いに隣接して配置され、Ａポート用ビット線ＢＬＡｔとＢポート用ビット線ＢＬＢｔは互いに隣接して配置されている。
【００４５】
また、拡散層Ｄ２１はコンタクトＣ２１を介して配線Ｈ２１に接続され、拡散層Ｄ２２はコンタクトＣ２３を介して配線Ｈ２２に接続され、拡散層Ｄ２３はコンタクトＣ２４を介して配線Ｈ２３に接続され、拡散層Ｄ２４はコンタクトＣ２５、Ｃ２６を介して配線Ｈ２４に接続され、拡散層Ｄ２５はコンタクトＣ２７を介して配線Ｈ２６に接続され、拡散層Ｄ２６はコンタクトＣ２９を介して配線Ｈ２７に接続され、拡散層Ｄ２７はコンタクトＣ３０を介して配線Ｈ２８に接続され、拡散層Ｄ２８はコンタクトＣ３１、Ｃ３２を介して配線Ｈ２９に接続されている。また、ゲート電極Ｇ２１はコンタクトＣ４４を介して配線Ｈ３０に接続され、ゲート電極Ｇ２２はコンタクトＣ２２を介して配線Ｈ３４に接続され、ゲート電極Ｇ２４はコンタクトＣ４３を介して配線Ｈ２５に接続され、ゲート電極Ｇ２５はコンタクトＣ２８を介して配線Ｈ３１に接続されている。
【００４６】
また、拡散層Ｄ２１´は、コンタクトＣ３３、配線Ｈ３３およびコンタクトＣ４１、Ｃ４２を介して拡散層Ｄ２８´に接続されるとともに、コンタクトＣ３３、配線Ｈ３３およびコンタクトＣ３４を介して拡散層Ｄ２２´に接続され、さらにコンタクトＣ３３、配線Ｈ３３およびコンタクトＣ３５を介して拡散層Ｄ２７´に接続されている。また、拡散層Ｄ２５´は、コンタクトＣ３８、配線Ｈ３２およびコンタクトＣ３６、Ｃ３７を介して拡散層Ｄ２４´に接続されるとともに、コンタクトＣ３８、配線Ｈ３２およびコンタクトＣ３９を介して拡散層Ｄ２６´に接続され、さらにコンタクトＣ３８、配線Ｈ３２およびコンタクトＣ４０を介して拡散層Ｄ２３´に接続されている。また、ゲート電極Ｇ２３は、コンタクトＣ３５を介して配線Ｈ３３と接続され、ゲート電極Ｇ２６は、コンタクトＣ４０を介して配線Ｈ３２と接続されている。
【００４７】
なお、コンタクトＣ２１〜Ｃ４４は、コンタクトＣ２１〜Ｃ４４内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、Ｈ２１〜Ｈ３４とともに一括して形成することができる。
【００４８】
また、Ａポート用ビット線ＢＬＡｃは、拡散層Ｄ２５に接続され、Ａポート用ビット線ＢＬＡｔは、拡散層Ｄ２１に接続されている。また、Ｂポート用ビット線ＢＬＢｃは、拡散層Ｄ２６に接続され、Ｂポート用ビット線ＢＬＢｔは、拡散層Ｄ２２に接続されている。また、Ａポート用ワード線ＷＬＡは、ゲート電極Ｇ２１、Ｇ２４に接続され、Ｂポート用ワード線ＷＬＢは、ゲート電極Ｇ２２、Ｇ２５に接続されている。
【００４９】
ここで、拡散層Ｄ２１、Ｄ２１´〜拡散層Ｄ２８、Ｄ２８´を半導体基板Ｓ２上で互いに素子分離し、拡散層Ｄ２１´、Ｄ２２´、Ｄ２８´を配線Ｈ３３で接続するとともに、拡散層Ｄ２４´、Ｄ２５´、Ｄ２６´を配線Ｈ３２で接続することで、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のアクティブ領域の形状を一致させつつ、ＳＴＩストレス依存性を増大させることが可能となるとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のアクティブ領域の形状を一致させつつ、ＳＴＩストレス依存性を増大させることが可能となる。このため、同一ポート用の伝送トランジスタ間でのＳＴＩストレス依存性のばらつきを低減させつつ、ＳＴＩストレス依存性によるしきい値電圧Ｖｔｈを上昇させることが可能となり、ビットセルのディスターブ特性を向上させることができる。
【００５０】
なお、上述した第２実施形態では、デュアルポートＳＲＡＭを例にとって説明したが、シングルポートＳＲＡＭに適用するようにしてもよい。シングルポートＳＲＡＭに適用する場合、図４のレイアウトから図３のＡポート用伝送トランジスタＦＡ１、ＦＡ２、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔおよびＡポート用ワード線ＷＬＡを削除すればよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態に係るデュアルポートＳＲＡＭのビットセルの回路構成を示す図。
【図２】本発明の第１実施形態に係るデュアルポートＳＲＡＭのビットセルの概略構成を示す平面図。
【図３】本発明の第２実施形態に係るデュアルポートＳＲＡＭのビットセルの回路構成を示す図。
【図４】本発明の第２実施形態に係るデュアルポートＳＲＡＭのビットセルの概略構成を示す平面図。
【符号の説明】
【００５２】
Ｓ１、Ｓ２  半導体基板、ＦＡ１、ＦＡ２  Ａポート用伝送トランジスタ、ＦＢ１、ＦＢ２  Ｂポート用伝送トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｌ１、Ｌ２  負荷トランジスタ、ＷＬＡ  Ａポート用ワード線、ＷＬＢ  Ｂポート用ワード線、ＢＬＡｃ、ＢＬＡｔ  Ａポート用ビット線、ＢＬＢｃ、ＢＬＢｔ  Ｂポート用ビット線、Ｇ１〜Ｇ４、Ｇ２１〜Ｇ２６  ゲート電極、Ｄ１〜Ｄ８、Ｄ１´〜Ｄ８´、Ｄ２１〜Ｄ２８、Ｄ２１´〜Ｄ２８´  拡散層、Ｈ１〜Ｈ１２、Ｈ２１〜Ｈ３４  配線、Ｃ１〜Ｃ１８、Ｃ２１〜Ｃ４４  コンタクト、Ｆ２、Ｆ４  引き出し電極
【図１】
2009266942.tif 000003
【図２】
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【図３】
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【図４】
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