(57)【要約】【課題】本発明は、画像中の画素位置によってビット幅の異なる画像データを効率的にメモリに格納できる復号化装置及び復号化方法を提供することを目的とする。【解決手段】復号化装置は、着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各ｍビットからなる複数Ｍ個の第１の画素と各ｎビットからなる複数Ｎ個の第２の画素とを含む画像データを生成するオーバーラップ処理ユニットと、Ｎ個の第２の画素を纏めたｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データを生成し、圧縮データを分割することにより各ｍビットからなるＮ個の分割データを生成し、Ｍ個の第１の画素の画像データとＮ個の分割データとを各ｍビットのデータとしてメモリに格納するビット数変換ユニットを含むことを特徴とする。【選択図】図７
2009065536.tif 000002
【特許請求の範囲】
【請求項１】
着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各ｍ（ｍ：正の整数）ビットからなる複数Ｍ（Ｍ：正の整数）個の第１の画素と各ｎ（ｎ：ｍより大きい整数）ビットからなる複数Ｎ（Ｎ：正の整数）個の第２の画素とを含む画像データを生成するオーバーラップ処理ユニットと、
Ｎ個の該第２の画素を纏めたｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データを生成し、該圧縮データを分割することにより各ｍビットからなるＮ個の分割データを生成し、Ｍ個の該第１の画素の画像データとＮ個の該分割データとを各ｍビットのデータとしてメモリに格納するビット数変換ユニット
を含むことを特徴とする復号化装置。
【請求項２】
該ビット数変換ユニットは、該メモリから複数個の該第１の画素の画像データとＮ個の該分割データとを各ｍビットのデータとして読み出し、該メモリから読み出したＮ個の該分割データを纏めたｍ×Ｎビットの一塊のデータに対して該可逆圧縮処理の逆変換である伸長処理を適用してｎ×Ｎビットの該一塊のデータを復元し、該復元した一塊のデータを分割することにより各ｎビットからなるＮ個の該第２の画素を復元し、復元した該第２の画素を該オーバーラップ処理ユニットに供給することを特徴とする請求項１記載の復号化装置。
【請求項３】
該第２の画素は、該第１の方向のスムージング処理と該第２の方向のスムージング処理との両方の処理が施されるべき画素であるが、該着目マクロブロックのオーバーラップ処理の終了時点では、該第１の方向のスムージング処理のみが施され該第２の方向のスムージング処理が施されていない画素であることを特徴とする請求項１記載の復号化装置。
【請求項４】
着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各ｍ（ｍ：正の整数）ビットからなる複数Ｍ（Ｍ：正の整数）個の第１の画素と各ｎ（ｎ：ｍより大きい整数）ビットからなる複数Ｎ（Ｎ：正の整数）個の第２の画素とを含む画像データを生成し、
Ｎ個の該第２の画素を纏めたｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データを生成し、
該圧縮データを分割することにより各ｍビットからなるＮ個の分割データを生成し、
Ｍ個の該第１の画素の画像データとＮ個の該分割データとを各ｍビットのデータとしてメモリに格納する
各段階を含むことを特徴とする復号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に復号化装置及び復号化方法に関し、詳しくは動画像の復号化装置及び復号化方法に関する。
【背景技術】
【０００２】
復号処理に関する規格であるＶＣ−１は、マイクロソフトが開発した動画像圧縮方式を規格として標準化したものである。ＶＣ−１では、受信したビデオストリームに可変長復号化を適用することにより量子化後のＤＣＴ係数信号を復元し、復元した量子化後のＤＣＴ係数信号に逆量子化処理及び逆ＤＣＴ変換処理を施すことにより、元の画像を復号化する。また更に、この復号化された画像に対してオーバーラップ・スムージング処理を実行する。このオーバーラップ・スムージング処理とは、量子化処理に起因するブロック境界での画素データの歪みを軽減するために、ブロック境界をスムージングするフィルタ処理のことである。
【０００３】
図１は、オーバーラップ・スムージング処理を説明するための図である。図１で縦横に並んだ各正方形が画像の各画素を表し、太線は８ｘ８画素で構成されるブロックの境界を示す。Ｉブロックは斜線ハッチングで表示し、Ｐブロックは白で表示する。
【０００４】
オーバーラップ・スムージング処理は２つの隣り合うＩブロック間の境界に対して実行される。図中の梨地で示される画素が、オーバーラップ・スムージング処理の対象となる画素である。オーバーラップ・スムージング処理は、水平方向のフィルタにより画素ａ０，ａ１，ｂ０，ｂ１の値をフィルタすることにより垂直ブロック境界をスムージング（垂直エッジ処理）し、その後、垂直方向のフィルタにより画素ｐ０，ｐ１，ｑ１，ｑ０の値をフィルタすることにより水平ブロック境界をスムージング（水平エッジ処理）する。図中の黒丸は、水平方向及び垂直方向の両方向のフィルタリングが行われる２ｘ２ピクセル角のブロックを示している。
【０００５】
オーバーラップ・スムージング処理をＬＳＩで実現する場合、処理回路の規模が増大するのを避けるために、１６ｘ１６画素からなるマクロブロック単位で処理を行うのが一般的である。この場合、画像全体はＬＳＩ外部のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）上にあるフレームメモリ領域に格納しておき、処理の対象となる着目マクロブロックとその周辺の必要な分の画素だけをＳＤＲＡＭから読み出してＬＳＩ内部のメモリに格納し、この内部メモリに格納された画素に対してオーバーラップ・スムージング処理を実行する。オーバーラップ・スムージング処理後の画素データは、ＳＤＲＡＭ上のフレームメモリ領域に書き戻される。この処理をマクロブロック単位で繰り返していくことにより、１画面分のオーバーラップ・スムージング処理が完了する。なおこの場合、１画像を構成する縦横に並んだマクロブロックの処理の順番は、画像水平方向（行方向）を主走査方向とし、垂直方向（列方向）を副走査方向とするラスタ走査順である。即ち、ラスタ走査順に１つずつマクロブロックを着目マクロブロックとして選択し、選択したマクロブロックを１つずつ処理していく。
【０００６】
図２は、着目マクロブロックに対するオーバーラップ・スムージング処理の対象となる画素を示す図である。太枠で示す１６×１６の画素が着目マクロブロック１０を構成し、着目マクロブロック１０の外部にある上側及び左側の画素は、オーバーラップ・スムージング処理をするために必要となる周辺画素である。図２において、垂直線の入った丸は垂直エッジ処理の対象となる画素、水平線の入った丸は水平エッジ処理の対象となる画素、垂直線と水平線とが入った丸は垂直エッジ処理及び水平エッジ処理の対象となる画素である。
【０００７】
図２において、丸の中に"×"の記号で表した画素は、アルゴリズム的には垂直及び水平エッジ両方の処理対象となるべき画素であるが、着目マクロブロック１０の処理中には垂直エッジ処理のみが実行される。これらの画素に対して水平エッジ処理が行われるのは、着目マクロブロック１０の下に位置するマクロブロックを着目マクロブロックとして処理するときである。従って、現在の着目マクロブロック１０の処理が終わりＳＤＲＡＭに画素データが書き戻される際に、これらの画素については、水平エッジ処理が未実行であるために中間データとして１１ビットの精度を保持しておく必要がある。それに対して他の画素データについては８ビットの精度で保持される。
【０００８】
このようにＶＣ−１でマクロブロック毎の処理をする場合、画像中の画素位置によってビット幅の異なる画像データをＳＤＲＡＭ上に格納することになる。それに対して、ＶＣ−１以外の従来の画像圧縮規格等においては、画素位置に関わらず各画素あたり８ビット固定のデータ幅とすればよい。従って従来であれば、ＳＤＲＡＭのビット幅を８の倍数にして画像データを格納すれば、効率的なデータ格納を実現できる。図３は、ＳＤＲＡＭのビット幅を６４ビットとした場合のＳＤＲＡＭの１ワードあたりのデータ構成を示す図である。各画素が８ビット固定である場合、図３に示すように先頭画素からその７つ右の画素までの計８つの画素を、ＳＤＲＡＭの１ワードに過不足無く効率的に格納することができる。しかしＶＣ−１のように画素によってビット幅が異なる場合、画素整数個分のビット数がＳＤＲＡＭの１ワードのビット数（６４ビット）に等しくならないので、図３のように各画素のデータをＳＤＲＡＭの１ワードの中に隙間無く順番に詰めていくことはできない。仮に順番に詰めていくと、ワードの境界で１つの画素のデータが途中で切れてしまうことになる。またこれを避けようとすると、データ書き込み・読み出しの制御が複雑になる。
【０００９】
図４は、全ての画素を１６ビット幅として取り扱った場合のＳＤＲＡＭの１ワードあたりのデータ構成を示す図である。図４に示すようにＳＤＲＡＭのビット幅を６４ビットとし、１ワードを構成する６４ビットを各１６ビットずつの４つの部分に分け、各部分に１画素のデータを格納するようにすれば、８ビットのデータも１１ビットのデータも問題なく格納することができる。しかしこのような構成とした場合、データ書き込み・読み出しの制御は単純となるが、無駄な未使用ビットが生じ、必要なＳＤＲＡＭの容量が増えてしまう。１１ビットの画素は８ビットの画素よりも数が少ないことを考慮すると、図４のような構成は極めてデータ格納効率が悪い。このようにＶＣ−１において、画像中の画素位置によってビット幅の異なる画像データをＳＤＲＡＭ上に格納することは、非常に非効率なメモリ使用状況を引き起こすことになる。
【特許文献１】特開２０００−１４８５７９号公報
【特許文献２】特許第２８０４５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上を鑑みて本発明は、画像中の画素位置によってビット幅の異なる画像データを効率的にメモリに格納できる復号化装置及び復号化方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
復号化装置は、着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各ｍ（ｍ：正の整数）ビットからなる複数Ｍ（Ｍ：正の整数）個の第１の画素と各ｎ（ｎ：ｍより大きい整数）ビットからなる複数Ｎ（Ｎ：正の整数）個の第２の画素とを含む画像データを生成するオーバーラップ処理ユニットと、Ｎ個の該第２の画素を纏めたｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データを生成し、該圧縮データを分割することにより各ｍビットからなるＮ個の分割データを生成し、Ｍ個の該第１の画素の画像データとＮ個の該分割データとを各ｍビットのデータとしてメモリに格納するビット数変換ユニットを含むことを特徴とする。
【００１２】
また復号化方法は、着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各ｍ（ｍ：正の整数）ビットからなる複数Ｍ（Ｍ：正の整数）個の第１の画素と各ｎ（ｎ：ｍより大きい整数）ビットからなる複数Ｎ（Ｎ：正の整数）個の第２の画素とを含む画像データを生成し、Ｎ個の該第２の画素を纏めたｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データを生成し、該圧縮データを分割することにより各ｍビットからなるＮ個の分割データを生成し、Ｍ個の該第１の画素の画像データとＮ個の該分割データとを各ｍビットのデータとしてメモリに格納する各段階を含む。
【発明の効果】
【００１３】
本発明の少なくとも１つの実施例によれば、ｎ×Ｎビットの一塊のデータに対して可逆圧縮処理を適用してｍ×Ｎビットの圧縮データとし、この圧縮データを分割した各ｍビットからなるＮ個の分割データをメモリに格納する。このような構成により、効率的なデータ格納を実現できる。即ち、例えば各画素を８ビット固定とし、ＳＤＲＡＭの１ワードを８の倍数とすることにより、各画素のデータを１ワードに過不足無く効率的に格納することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図５は、本発明を適用するＶＣ−１方式に基づくビデオ復号装置の機能ブロック構成図である。図２のビデオ復号装置２０は、可変長復号化部２１、逆量子化部２２、逆ＤＣＴ部２３、動きベクトル予測部２４、動き補償部２５、ＡＣ／ＤＣ予測部２６、加算部２７、及びオーバーラップ処理部２８を含む。
【００１６】
ビデオ復号装置２０では、受信したビデオストリームを可変長復号化部２１による可変長復号化により量子化後のＤＣＴ係数信号に戻す。更に、ＡＣ／ＤＣ予測部２６により、隣接マクロブロックの情報に基づいて着目マクロブロックのＤＣ成分の予測値を求めると共に、隣接ブロックの値との差分に基づいて着目ブロックのＤＣＴ係数行列のＡＣ予測値を求める。その後、量子化後のＤＣＴ係数信号に対して、逆量子化部２２による逆量子化処理及び逆ＤＣＴ部２３による逆ＤＣＴ変換処理を施すことにより、デコードされた画像を復元する。この画像は差分画像である場合と、差分画像を構成する元となる参照画像の場合がある。オーバーラップ処理部２８は、図１及び図２に示されるようなオーバーラップ処理を実行することにより、復元画像のブロック境界をスムージングする。オーバーラップ処理部２８によるオーバーラップ処理後の画像が復号画像となる。
【００１７】
上記の処理と並行して、動きベクトル予測部２４が可変長復号化部２１による復号結果から動きベクトルを求め、動き補償部２５が、一時的にフレームメモリに保存されている復号画像を動きベクトル分だけ移動させて画像を再構築する。加算部２７は、動き補償部２５により動き補償された再構築画像と逆ＤＣＴ部２３により求めた差分画像とを加算することにより動き補償された画像を復元する。前述したように、オーバーラップ処理部２８は、加算部２７により求められた復元画像に対して図１及び図２に示されるようなオーバーラップ処理を実行することにより、復元画像のブロック境界をスムージングする。なおフレーム内符号化ピクチャは、そのピクチャの情報のみによって復号化され、動き補償処理の対象とはならない。
【００１８】
図６は、本発明によるビデオ復号装置２０の具体的なハードウェア構成を示す図である。図６において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１９】
図６に示されるビデオ復号装置２０は、図５で説明されたＶＣ−１復号処理のための各処理部に加え、ビット数変換部２９、ＣＰＵ３０、ＳＤＲＡＭコントローラ３１、ＣＬＫ生成器３２、ビデオ表示Ｉ／Ｆ部３３、及びビットストリームＩ／Ｆ部３４を含む。ＣＰＵ３０は、ビデオ復号装置２０全体の処理を制御する。ＣＬＫ生成器３２は、各処理に必要な複数のクロック信号を生成し、各処理部に供給する。ビデオ表示Ｉ／Ｆ部３３は、ＣＲＴや液晶ディスプレイ等の画像表示装置に復号画像を表示するためのインターフェースである。ビットストリームＩ／Ｆ部３４は、符号化されたビットストリームを受信するためのインターフェースである。
【００２０】
ビットストリームＩ／Ｆ部３４により受信されたビットストリームは、ＳＤＲＡＭコントローラ３１を介してＳＤＲＡＭ（図示せず）に格納される。ビットストリームが一定量蓄積されると、ビデオ復号装置２０がＳＤＲＡＭからビットストリームを読み出して、図５を用いて説明した復号処理を開始する。この復号処理は、画像中の各マクロブロックに対して順番に実行される。生成された復号画像は、ＳＤＲＡＭコントローラ３１を介してＳＤＲＡＭに格納される。復号処理が１画面分に対して終了すると、ビデオ復号装置２０が１画面分の復号画像データをＳＤＲＡＭから読み出して、ビデオ表示Ｉ／Ｆ部３３を介して表示装置に画像を表示する。
【００２１】
上記復号処理において、オーバーラップ処理部２８により生成された復号画像は、ビット数変換部２９によりビット数変換処理され、ＳＤＲＡＭコントローラ３１を介してＳＤＲＡＭに格納される。このビット数変換処理は、前述の１１ビットの画素データを８ビットに圧縮する処理である。また着目マクロブロックをオーバーラップ処理する際には、図２に関連して説明したように着目マクロブロックの周辺画素の値が必要となる。そこで必要に応じてＳＤＲＡＭから周辺画素の画像データを読み出すことになるが、この際、ビット数変換部２９によりＳＤＲＡＭから読み出した画像データをビット数変換処理し、オーバーラップ処理部２８に供給する。このビット数変換処理は、８ビットの圧縮画素データを１１ビットに伸長する処理である。
【００２２】
図７は、ビット数変換部２９のビット数変換処理によるデータ圧縮を説明するための図である。まずオーバーラップ処理部２８が、着目マクロブロックのブロック境界に対して第１の方向のスムージング処理と第２の方向のスムージング処理とを実行することにより、各８ビットからなる複数Ｍ個の第１の画素の画像データ４０と、各１１ビットからなる複数Ｎ個の第２の画素を含む画像データ４１とを生成する。画像データ４１の各１１ビットの第２の画素は、図２に示す丸の中にＸの記号で表した画素であり、着目マクロブロック１０の処理中には垂直エッジ処理のみが実行される画素である。これらの画素については、水平エッジ処理が未実行であるために中間データとして１１ビットの精度を保持しておく必要がある。画像データ４０の各８ビットの第１の画素は、上記の１１ビット精度が必要な画素以外の画素である。
【００２３】
ビット数変換部２９は、まずＮ個の第２の画素を纏めた１１×Ｎビットの一塊のデータ４２を生成する。ビット数変換部２９は、この一塊のデータ４２に対して可逆圧縮処理を適用して８×Ｎビットの圧縮データ４３を生成する。この可逆圧縮処理とは、圧縮する際に元の情報を失うことなく、再計算して展開（伸長）すれば元の情報が復元できる圧縮方法のことであり、例えば差分ＰＣＭ、ＺＩＰ、ハフマン符号化等を用いてよい。
【００２４】
ビット数変換部２９は、圧縮データ４３を分割することにより各８ビットからなるＮ個の分割データ４４を生成する。ビット数変換部２９は、ＳＤＲＡＭコントローラ３１を介して、Ｍ個の第１の画素の画像データ４０とＮ個の分割データ４４とを各８ビットのデータとしてメモリに格納する。このように構成すれば、図３に示すようにＳＤＲＡＭのビット幅を８の倍数（図３の例では６４ビット）にして画像データを格納すれば、効率的なデータ格納を実現できる。即ち、各画素が８ビット固定であるので、図３に示すように先頭画素からその７つ右の画素までの計８つの画素を、ＳＤＲＡＭの１ワードに過不足無く効率的に格納することができる。
【００２５】
図８は、ビット数変換部２９のビット数変換処理によるデータ伸長を説明するための図である。ＳＤＲＡＭには複数個（図８ではＭ個）の第１の画素の画像データ（非圧縮データ）４０とＮ個の分割データ（圧縮データ）４４とが、各８ビットのデータとして格納されている。これらのデータはＳＤＲＡＭコントローラ３１を介して読み出される。ビット数変換部２９は、ＳＤＲＡＭから読み出したＮ個の分割データ４４を纏めて８×Ｎビットの一塊のデータ（圧縮データ４３）を生成する。ビット数変換部２９は、圧縮データ４３に対して上記可逆圧縮処理の逆変換である伸長処理を適用して１１×Ｎビットの一塊のデータ４２を復元し、復元した一塊のデータ４２を分割することにより各１１ビットからなるＮ個の第２の画素の画像データ４１を復元する。復元した第２の画素の画像データ４１は、オーバーラップ処理部２８に供給されてよい。
【００２６】
上記のようにビット数変換部２９では、複数の画素のデータを纏めて一塊のデータとして可逆変換による圧縮又は伸長処理を行う。１１ビットからなる１つの画素を非可逆圧縮して８ビットにすることは非常に困難であるが、１１ビットからなる複数Ｎ個の画素を一纏めのデータ（１１×Ｎビットのデータ）として、非可逆圧縮により８×Ｎビットのデータに変換することは十分に可能である。またこの際、圧縮を容易にするために適宜画素の順番を入れ替えてもよい。
【００２７】
図９は、ビット数変換部２９によりビット数変換処理を適用する対象となる画素の位置を示す図である。図９において、１つの正方形のマス目は各々が４×４の画素ブロックを表している。
【００２８】
輝度信号Ｙに対する１６×１６画素のマクロブロック５１の場合、図９（ａ）に示されるような位置にある画素０乃至画素１５の計１６個の画素がビット数変換処理の対象となる。また色差信号Ｃｂに対する８×８画素のマクロブロック５２の場合、図９（ｂ）に示されるような位置にある画素０乃至画素７の計８個の画素がビット数変換処理の対象となる。同様に、色差信号Ｃｒに対する８×８画素のマクロブロック５３の場合、図９（ｃ）に示されるような位置にある画素０乃至画素７の計８個の画素がビット数変換処理の対象となる。このようにビット数変換処理の対象となる画素の位置は固定であるので、ビット数変換部２９はこれらの位置を予め記憶しておけばよい。
【００２９】
図１０は、オーバーラップ処理部２８によるデータ読み出し、オーバーラップ処理、データ書き込みの処理の流れを示すフローチャートである。図１１は、オーバーラップ処理部２８内部のワークメモリに格納されている着目マクロブロックを含むオーバーラップ処理の対象となる画像データを示す図である。図１０及び図１１を用いて、オーバーラップ処理に関連するデータの読み書き及びビット数変換処理の対象となる画素位置について、より詳細に説明する。
【００３０】
図１０のステップＳ０に示されるように、着目マクロブロックの隣接左画素データは内部ワークメモリに既に保持されている。この隣接左画素データは、現在の着目マクロブロックの直前の着目マクロブロック（左側のマクロブロック）の一部であり、直前のオーバーラップ処理の後にワークメモリに残された状態となっている。図１１（ａ）において、この隣接左画素が、丸の中に>が入った印で示されている。
【００３１】
図１０のステップＳ１で、着目マクロブロックの画素データが逆ＤＣＴ部２３からオーバーラップ処理部２８に入力される。ステップＳ２で、着目マクロブロック（現ＭＢ）の画素データが内部ワークメモリに格納される。図１１（ｂ）において、着目マクロブロックの画素が、丸の中に"・"が入った印で示されている。
【００３２】
図１０のステップＳ３で、隣接上画素データがＳＤＲＡＭから読み出されてオーバーラップ処理部２８に入力される。ステップＳ４で、隣接上画素データが内部ワークメモリに格納される。図１１（ｃ）において、この隣接上画素が、丸の中にＶが入った印で示されている。なおこの際、これら隣接上画素のデータのうち所定の位置の画素データについてはビット数変換部２９による伸長処理が施され、１１ビットの画素データとして入力される。
【００３３】
図１０のステップＳ５でオーバーラップ処理部２８がオーバーラップ処理を実行し、ステップＳ６でオーバーラップ処理により得られた結果をワークメモリに保持する。このオーバーラップ処理では、図１に示すように、水平方向のフィルタにより垂直ブロック境界をスムージング（垂直エッジ処理）し、その後、垂直方向のフィルタにより水平ブロック境界をスムージング（水平エッジ処理）する。
【００３４】
次にステップＳ７で、オーバーラップ処理の結果得られた画像データをＳＤＲＡＭに書き込む。この際、着目マクロブロックの画素データを格納するのではなく、図１１（ｄ）に示すように枠６０で囲まれた画素のデータをＳＤＲＡＭに格納する。また丸の中に"×"が入った印で示される画素は、１１ビットの中間データであり、ＳＤＲＡＭに格納される前にビット数変換部２９により８ビットのデータへの圧縮処理が施される。なお図１１（ｃ）に示す隣接上画素のうち所定の位置の画素のデータには伸長処理が施されると述べたが、この伸長処理が施される画素の位置は上記圧縮処理が施される画素の位置と同一である。
【００３５】
図１０のステップＳ８で、次の着目マクロブロックの隣接左画素データとなる画素データをワークメモリに保持する。即ち、図１１（ｅ）に示すように、現在の着目マクロブロックの右側部分の画素データ６１を、次の着目マクロブロックの隣接左画素データの画素位置６２にワ―クメモリの内部で移動させる。これにより図１１（ａ）に示すように隣接左画素データが保持されている状態となる。
【００３６】
以上のようにして、オーバーラップ処理部２８のオーバーラップ処理に関連して、データ読み出し処理、オーバーラップ処理、及びデータ書き込み処理が実行される。そのデータ書き込み処理の際には、垂直エッジ処理は終了したが水平エッジ処理が未了である画素データについては、１１ビットからなるＮ個の画素データをビット数変換部２９による可逆圧縮処理により８ビットからなるＮ個の圧縮データとし、圧縮後のデータをＳＤＲＡＭに書き込む。またＳＤＲＡＭに格納されている圧縮データをビデオ復号装置２０で使用するときには、ビット数変換部２９による伸長処理により、８ビットからなるＮ個の圧縮データを１１ビットからなるＮ個の画素データに復元する。このようにして、画素データの効率的なメモリ格納を実現することができる。
【００３７】
なお上記の説明では、中間データの画素が各１１ビット幅であり、圧縮により８ビット幅に変換される例を用いたが、画素のビット数はこの例に限定されるものではなく、任意のビット数であってよい。また上記の説明ではビデオ復号装置を例にとって説明したが、一般に符号化装置は復号化装置を含むものであり、その意味においてビデオ信号を符号化する符号化装置においても本発明を適用することができる。
【００３８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００３９】
【図１】オーバーラップ・スムージング処理を説明するための図である。
【図２】着目マクロブロックに対するオーバーラップ・スムージング処理の対象となる画素を示す図である。
【図３】ＳＤＲＡＭのビット幅を６４ビットとした場合のＳＤＲＡＭの１ワードあたりのデータ構成を示す図である。
【図４】全ての画素を１６ビット幅として取り扱った場合のＳＤＲＡＭの１ワードあたりのデータ構成を示す図である。
【図５】本発明を適用するＶＣ−１方式に基づくビデオ復号装置の機能ブロック構成図である。
【図６】本発明によるビデオ復号装置の具体的なハードウェア構成を示す図である。
【図７】ビット数変換部のビット数変換処理によるデータ圧縮を説明するための図である。
【図８】ビット数変換部のビット数変換処理によるデータ伸長を説明するための図である。
【図９】ビット数変換部によりビット数変換処理を適用する対象となる画素の位置を示す図である。
【図１０】オーバーラップ処理部によるデータ読み出し、オーバーラップ処理、データ書き込みの処理の流れを示すフローチャートである。
【図１１】着目マクロブロックを含むオーバーラップ処理の対象となる画像データを示す図である。
【符号の説明】
【００４０】
２０  ビデオ復号装置
２１  可変長復号化部
２２  逆量子化部
２３  逆ＤＣＴ部
２４  動きベクトル予測部
２５  動き補償部
２６  ＡＣ／ＤＣ予測部
２７  加算部
２８  オーバーラップ処理部
２９  ビット数変換部
３０  ＣＰＵ
３１  ＳＤＲＡＭコントローラ
３２  ＣＬＫ生成器
３３  ビデオ表示Ｉ／Ｆ部
３４  ビットストリームＩ／Ｆ部
【図１】
2009065536.tif 000003
【図２】
2009065536.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009065536.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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