(57)【要約】【課題】  高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適したしきい値電圧を有するＣＭＯＳＦＥＴを実現する。【解決手段】  潮解性のあるランタン酸化膜をキャップ膜として用いずに、ハフニウムを含有する絶縁膜１１１を形成する前にシリコン酸化膜１０４上にランタンを含有する絶縁膜を形成して、ハフニウムを含有する絶縁膜１１１で保護するとともに、エッチングによりダメージを受けたＰＭＯＳ領域にＳｉＧｅ層１０８をエピタキシャル成長させることによって、ＰＭＯＳ、ＮＭＯＳそれぞれに適したしきい値電圧を有する構造を形成する。【選択図】  図２
2009252895.tif 000002
【特許請求の範囲】
【請求項１】
絶縁分離されたＰ型及びＮ型領域を有する半導体基板と、
前記Ｐ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜、前記第一の絶縁膜上に形成されたハフニウムを含有せずランタンを含有する第二の絶縁膜、前記第二の絶縁膜上に形成されたハフニウム及びランタンを含有する第三の絶縁膜、前記第三の絶縁膜上に形成されたランタンを含有せずハフニウムを含有する第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と、
前記Ｎ型領域上に形成されたシリコンゲルマニウム層と、
前記シリコンゲルマニウム層上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜、前記第五の絶縁膜上に形成されたランタンを含有せずハフニウムを含有する第六の絶縁膜を有する積層構造の第二のゲート絶縁膜と、
前記第一及び第二のゲート絶縁膜上にそれぞれ形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、
前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上にランタン酸化膜、ハフニウムを含有するハフニウム絶縁膜を順次積層形成する工程と、
前記Ｎ型領域上の前記ハフニウム絶縁膜、前記ランタン酸化膜及び前記第一の絶縁膜を順次除去し、前記Ｎ型領域を露出する工程と、
前記Ｐ型領域上の前記ランタン酸化膜のランタン元素と前記ハフニウム絶縁膜のハフニウム元素を反応させてハフニウム及びランタンを含有する第三の絶縁膜を形成する工程と、
前記露出されたＮ型領域上にシリコンゲルマニウム層を形成した後、前記シリコンゲルマニウム層上にシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜を形成する工程と、
前記第三の絶縁膜上及び前記第五の絶縁膜上にハフニウムを含有する第四の絶縁膜を形成する工程と、
前記Ｐ型領域上の前記第一の絶縁膜と前記第三の絶縁膜との間にハフニウムを含有せずランタンを含有する第二の絶縁膜を形成する工程と、
前記第四の絶縁膜上にゲート電極材料を形成する工程と、
前記ゲート電極材料と前記第一乃至第五の絶縁膜とを加工して、前記P型領域上に前記第一乃至第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と前記第一のゲート絶縁膜上にゲート電極を形成すると共に、前記N型領域上に前記第五の絶縁膜と、前記第四の絶縁膜の加工による第六の絶縁膜とを有する積層構造の第二のゲート絶縁膜、及び前記第二の絶縁膜上にゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第二の絶縁膜は、前記第四の絶縁膜を形成する際の加熱工程により形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
半導体基板の主面に素子分離領域によって、絶縁分離されたP型及びN型領域を形成する工程と、
前記P型及びN型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上にハフニウム及びランタンを含有する第三の絶縁膜を形成する工程と、
前記N型領域上の前記第三の絶縁膜、及び前記第一の絶縁膜を順次除去し、前記N型領域を露出する工程と、
前記P型領域の前記第一の絶縁膜と前記第三の絶縁膜との間にハフニウムを含有せずランタンを含有する第二の絶縁膜を形成する工程と、
前記露出されたN型領域上にシリコンゲルマニウム層を形成した後、前記シリコンゲルマニウム層上にシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜を形成する工程と、
前記第三の絶縁膜上及び前記第五の絶縁膜上にハフニウムを含有する第四の絶縁膜を形成する工程と、
前記第四の絶縁膜上にゲート電極材料を形成する工程と、
前記ゲート電極材料と前記第一乃至第五の絶縁膜を加工して、前記P型領域上に前記第一乃至第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と前記第一のゲート絶縁膜上にゲート電極を形成すると共に、前記N型領域上に前記第五の絶縁膜と、前記第四の絶縁膜の加工による第六の絶縁膜とを有する積層構造の第二のゲート絶縁膜、及び前記第二の絶縁膜上にゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第二の絶縁膜は、前記第三の絶縁膜を形成した後、前記第三の絶縁膜を加熱処理することにより形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率ゲート絶縁膜を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の大規模集積回路の微細化に伴って、ＣＭＯＳＦＥＴトランジスタにおいてもゲート絶縁膜の薄膜化が要求されている。次世代のゲート絶縁膜には、高誘電率ゲート絶縁膜と呼ばれる、シリコン酸化膜やシリコン酸窒化膜よりも高い比誘電率を持つ金属酸化膜、金属シリケート膜、あるいはこれらの窒化膜を用いることにより、物理的な膜厚を厚くしてリーク電流を抑制しつつ、電気的な膜厚を薄くする提案がなされている。
【０００３】
特に、高誘電率ゲート絶縁膜として、ハフニウム酸化膜（ＨｆＯ２膜）、ハフニウム珪酸化膜（ＨｆＳｉＯ膜）、あるいはこれらに窒素を混入して耐熱性を向上させたハフニウム酸窒化膜（ＨｆＯＮ膜）やハフニウム珪酸窒化膜（ＨｆＳｉＯＮ膜）を用いることが盛んに検討されている。
【０００４】
また、微細化に伴って、従来の多結晶シリコンをゲート電極材料に用いたトランジスタでは、ゲート電極の空乏化により反転側の容量が小さくなるという問題があり、多結晶シリコンに代えて金属をゲート電極に用いる提案がなされている。この場合の金属とは、金属、金属窒化物、あるいは金属珪化物等を言う。
【０００５】
金属をゲート電極に用いる場合、仕事関数が最適な金属を用いることにより、しきい値電圧を制御できるメリットの他に、多結晶シリコンのゲート電極に比較して電極の空乏化が起こりにくいため、大きな反転容量を確保できるというメリットもある。
【０００６】
ただし、高い駆動力のＣＭＯＳＦＥＴを得るためには、しきい値電圧を下げる必要があり、ＮＭＯＳ（N Channel Metal Oxide Semiconductor）は４．０ｅＶ、ＰＭＯＳ（P Channel Metal Oxide Semiconductor）は５．１ｅＶ付近の実効仕事関数を持つゲート電極材料を選択するのが望ましい。
【０００７】
また、ゲート電極形成後にソース・ドレインを形成する場合、その活性化に１０００℃以上の熱工程が必要である。この熱工程に耐え、ハフニウムを含有する高誘電率ゲート絶縁膜上に形成して、実効仕事関数が高いゲート電極材料は、タングステン窒化膜（ＷＮ膜）やモリブデン窒化膜（ＭｏＮ膜）等があるが、今のところ、実効仕事関数が４．０ｅＶに近く、耐熱性のある材料は見つかっていない。
【０００８】
ところで、近年、４．０ｅＶ付近の実効仕事関数を得る方法として、ハフニウム酸化膜上にランタン酸化膜（Ｌａ２Ｏ３）をキャップする方法が提案されている（非特許文献１）。
【０００９】
この提案されたランタン酸化膜をキャップ膜として用いてＣＭＯＳＦＥＴを製造する場合、（１）シリコン基板のＮ型及びＰ型領域上にシリコン酸化膜の界面層を形成し、この界面層上にハフニウム酸化膜、及びランタン酸化膜を順次積層した後、（２）リソグラフィー工程によりＰ型領域にレジストを形成し、このレジストをマスクにしてＮ型領域のランタン酸化膜を除去し、次に（３）このレジストを除去した後、（４）Ｐ型領域のランタン酸化膜上及びＮ型領域のハフニウム酸化膜上にタングステン窒化膜の電極材料を形成し、（５）Ｎ型領域のタングステン窒化膜上にシリコン窒化膜を形成した後、このシリコン窒化膜をマスクにしてＰ型領域のタングステン窒化膜を除去し、次に（６）このシリコン窒化膜を除去した後、（７）タンタル炭化膜、及び多結晶シリコン膜等を積層した後、ゲート加工することになる。
【００１０】
しかしながら、上記（２）のレジストを形成する工程において、合わせズレ等が発生すると、一旦レジストを除去した後に、再度フォトリソグラフィー工程を繰り返すため、ランタン酸化膜が大気に晒される時間が長くなる他、ランタン酸化膜が溶剤に晒されることによる膜質の劣化が生じる。また、上記（６）のマスクとして形成したシリコン窒化膜を除去する工程においては、ランタン酸化膜がＷｅｔ処理液に晒されることによる膜質の劣化あるいはランタン酸化膜の消失等が生じる。
【００１１】
なお、上記（２）のレジストを除去する工程において、溶剤を用いずに酸素アッシング法を用いることで、ランタン酸化膜が溶剤に晒されることは防止できるが、酸素アッシングの際に界面層であるシリコン酸化膜の膜厚が増加し、トランジスタ特性が低下してしまうという問題があった。
【００１２】
上記したように、ランタン酸化膜の膜質が劣化することにより、ＮＭＯＳ領域においてしきい値電圧の変化が懸念されており、ランタン酸化膜の劣化を防ぐことが求められている。また、ＰＭＯＳ領域においても、材料の実効仕事関数が十分ではないため、よりしきい値電圧を低下させることが求められている。
【非特許文献１】V. Narayanan et al., 2006 Symposium On VLSI Technology Digest of Technical Papers, pp.224
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の問題に鑑みなされたもので、高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様による半導体装置は、絶縁分離されたＰ型及びＮ型領域を有する半導体基板と、前記Ｐ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜、前記第一の絶縁膜上に形成されたハフニウムを含有せずランタンを含有する第二の絶縁膜、前記第二の絶縁膜上に形成されたハフニウム及びランタンを含有する第三の絶縁膜、前記第三の絶縁膜上に形成されたランタンを含有せずハフニウムを含有する第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と、前記Ｎ型領域上に形成されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜、前記第五の絶縁膜上に形成されたランタンを含有せずハフニウムを含有する第六の絶縁膜を有する積層構造の第二のゲート絶縁膜と、前記第一及び第二のゲート絶縁膜上にそれぞれ形成されたゲート電極と、を備えることを特徴とする。
【００１５】
本発明の一態様による半導体装置の製造方法は、半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記第一の絶縁膜上にランタン酸化膜、ハフニウムを含有するハフニウム絶縁膜を順次積層形成する工程と、前記Ｎ型領域上の前記ハフニウム絶縁膜、前記ランタン酸化膜及び前記第一の絶縁膜を順次除去し、前記Ｎ型領域を露出する工程と、前記Ｐ型領域上の前記ランタン酸化膜のランタン元素と前記ハフニウム絶縁膜のハフニウム元素を反応させてハフニウム及びランタンを含有する第三の絶縁膜を形成する工程と、前記露出されたＮ型領域上にシリコンゲルマニウム層を形成した後、前記シリコンゲルマニウム層上にシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜を形成する工程と、前記第三の絶縁膜上及び前記第五の絶縁膜上にハフニウムを含有する第四の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜と前記第三の絶縁膜との間にハフニウムを含有せずランタンを含有する第二の絶縁膜を形成する工程と、前記第四の絶縁膜上にゲート電極材料を形成する工程と、前記ゲート電極材料と前記第一乃至第五の絶縁膜とを加工して、前記P型領域上に前記第一乃至第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と前記第一のゲート絶縁膜上にゲート電極を形成すると共に、前記N型領域上に前記第五の絶縁膜と、前記第四の絶縁膜の加工による第六の絶縁膜とを有する積層構造の第二のゲート絶縁膜、及び前記第二の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする。
【００１６】
また、本発明の別態様による半導体装置の製造方法は、半導体基板の主面に素子分離領域によって、絶縁分離されたP型及びN型領域を形成する工程と、前記P型及びN型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記第一の絶縁膜上にハフニウム及びランタンを含有する第三の絶縁膜を形成する工程と、前記N型領域上の前記第三の絶縁膜、及び前記第一の絶縁膜を順次除去し、前記N型領域を露出する工程と、前記P型領域の前記第一の絶縁膜と前記第三の絶縁膜との間にハフニウムを含有せずランタンを含有する第二の絶縁膜を形成する工程と、前記露出されたN型領域上にシリコンゲルマニウム層を形成した後、前記シリコンゲルマニウム層上にシリコン酸化膜或いはシリコン酸窒化膜からなる第五の絶縁膜を形成する工程と、前記第三の絶縁膜上及び前記第五の絶縁膜上にハフニウムを含有する第四の絶縁膜を形成する工程と、前記第四の絶縁膜上にゲート電極材料を形成する工程と、前記ゲート電極材料と前記第一乃至第五の絶縁膜を加工して、前記P型領域上に前記第一乃至第四の絶縁膜を有する積層構造の第一のゲート絶縁膜と前記第一のゲート絶縁膜上にゲート電極を形成すると共に、前記N型領域上に前記第五の絶縁膜と、前記第四の絶縁膜の加工による第六の絶縁膜とを有する積層構造の第二のゲート絶縁膜、及び前記第二の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１および図２は本発明の第１の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００２０】
はじめに、図１（ａ）に示すように、単結晶シリコン基板（以下、単にシリコン基板と称す）１００の主面に、素子分離１０１によって区画されたＰＭＯＳＦＥＴの形成領域（以下、単にＰＭＯＳ領域と称す）であるＮ型拡散領域１０２、及びＮＭＯＳＦＥＴの形成領域（以下、単にＮＭＯＳ領域と称す）であるＰ型拡散領域１０３を形成する。このシリコン基板１００上に、熱酸化法またはラジカル酸化法を用いて第一の絶縁膜であるシリコン酸化膜１０４を形成する。第一の絶縁膜は、シリコン酸化膜の他にシリコン酸窒化膜が考えられる。このシリコン酸化膜１０４上に、ＣＶＤ法等を用いてランタン酸化膜１０５、及びハフニウム酸化膜１０６を順次、積層形成する。ここで、ランタン酸化膜１０５は、吸湿性があり、長時間大気に晒されると膜質の劣化が生じるため、ハフニウム酸化膜１０６の形成は、ランタン酸化膜１０５を形成し大気開放してから、３時間以内、好ましくは３０分以内にすることが望ましい。さらには、ランタン酸化膜１０５とハフニウム酸化膜１０６は、真空を破らずに連続で形成することが望ましい。
【００２１】
次いで、図１（ｂ）に示すように、ＮＭＯＳ領域上にフォトリソグラフィー法等でレジスト１０７を形成する。この場合、リワークが発生しても、ランタン酸化膜１０５がハフニウム酸化膜１０６でカバーされているため、ランタン酸化膜１０５の膜質が劣化することはない。
【００２２】
その後、図１（ｃ）に示すように、レジスト１０７をマスクとして、ＰＭＯＳ領域のハフニウム酸化膜１０６、ランタン酸化膜１０５及びシリコン酸化膜１０４を順次、反応性イオンエッチングと希ＨＦ／希ＨＣｌ混合水溶液を用いたエッチングにより除去し、ＰＭＯＳ領域のシリコン基板１００の主面を露出させる。
【００２３】
続いて、図１（ｄ）に示すように、レジスト１０７を溶剤で除去する。この時、ランタン酸化膜１０５は、ハフニウム酸化膜１０６でカバーされているので、アッシャーを用いずに溶剤でレジスト１０７を除去することができ、界面層であるシリコン酸化膜１０４の膜厚増加を防止することができる。
【００２４】
次に、図１（ｅ）に示すように、例えば、窒素雰囲気中において１０００℃で５〜１０秒間加熱処理を行う。この加熱処理によってＮＭＯＳ領域のランタン酸化膜１０５とハフニウム酸化膜１０６とは、ランタン元素とハフニウムとが相互に拡散し、第三の絶縁膜となるハフニウムランタン酸化膜１０９になる。ここで、窒素雰囲気中には酸素が０．１〜１．０％程度含まれていても構わない。また、このハフニウムランタン酸化膜１０９は、スパイクアニールにより、極短時間に急激に加熱を行うことによって形成してもよい。
【００２５】
次に、ＰＭＯＳ領域のシリコン基板１０２上にシリコンゲルマニウム（ＳｉＧｅ）層１０８をエピタキシャル成長させる。これは、ＰＭＯＳ領域のハフニウム酸化膜１０６、ランタン酸化膜１０５、及びシリコン酸化膜１０４を反応性イオンエッチングにより除去した際に受けたシリコン基板１００のダメージを回復するためである。また、ＰＭＯＳ領域にＳｉＧｅ層１０８を成長させることによって、シリコン基板を用いる場合に比べて見かけ上の実効仕事関数を上昇させ、よりＰＭＯＳＦＥＴに適したしきい値電圧を得ることができる。なお、ＳｉＧｅ層１０８を成長させる際に、例えば、ボロン等の不純物をドープして、ＰＭＯＳＦＥＴのしきい値電圧の調整を行っても良い。
【００２６】
次いで、図２（ａ）に示すように、ＰＭＯＳ領域のＳｉＧｅ層１０８上に、例えば、熱酸化法やラジカル酸化法、あるいは、ＡＬＤ法等を用いて第五の絶縁膜であるシリコン酸化膜１１０を形成する。第五の絶縁膜も第一の絶縁膜と同様に、シリコン酸化膜の他にシリコン酸窒化膜が考えられる。ＳｉＧｅ層１０８を酸化させて第五の絶縁膜を形成する場合、第五の絶縁膜中にゲルマニウム元素が含有される可能性が考えられる。しかし、含有されるゲルマニウム元素が少量であり、デバイス特性に影響を与えない程度であるため、第五の絶縁膜中にゲルマニウム元素が含有されていても構わない。シリコン酸化膜１１０形成後、ＣＶＤ法等を用いてＮＭＯＳ領域のハフニウムランタン酸化膜１０９及びＰＭＯＳ領域のシリコン酸化膜１１０上にハフニウム珪酸化膜を形成する。
【００２７】
このハフニウム珪酸化膜形成後、例えば、室温〜４５０℃で３０〜１８０秒間プラズマ窒化を行うことにより、ハフニウム珪酸化膜中に窒素を混入させる。さらに、１０００〜１０５０℃の熱処理を行うことにより、第四の絶縁膜であるハフニウム珪酸窒化膜１１１を形成する。また、この時の加熱工程により、ＮＭＯＳ領域のハフニウムランタン酸化膜１０９とシリコン酸化膜１０４の間に第二の絶縁膜であるランタン珪酸化膜（ＬａＳｉＯｘ）１１２が形成される。
【００２８】
その後、図２（ｂ）に示すように、ＣＶＤ法等を用いてハフニウム珪酸窒化膜１１１上にゲート電極材料であるタングステン窒化膜１１３を形成し、さらにそのタングステン窒化膜１１３上にシリコン窒化膜１１４を形成し、フォトリソグラフィー法等でＰＭＯＳ領域にシリコン窒化膜１１４のマスクを形成する。
【００２９】
続いて、図２（ｃ）に示すように、シリコン窒化膜１１４のマスクを用いて、ＮＭＯＳ領域のタングステン窒化膜１１３を過酸化水素水等で除去する。さらに、加熱したリン酸でシリコン窒化膜１１４のマスクを除去する。
【００３０】
次に、図２（ｄ）に示すように、ＣＶＤ法等を用いてＰＭＯＳ領域のタングステン窒化膜１１３及びＮＭＯＳ領域のハフニウム珪酸窒化膜１１１上にゲート電極材料であるタンタル炭化膜１１５を形成し、さらにタンタル炭化膜１１５上に多結晶シリコン膜１１６及びシリコン窒化膜１１７を順次、積層形成する。
【００３１】
次いで、図２（ｅ）に示すように、多結晶シリコン膜１１６に対してヒ素やリン等をイオン注入した後、フォトリソグラフィー法、反応性イオンエッチング法、Ｗｅｔ処理法を用いて、ゲート電極及びゲート絶縁膜のパターニングを行う。
【００３２】
本実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜が、ゲート電極側から、ハフニウム珪酸窒化膜１１１／ハフニウムランタン酸化膜１０９／ランタン珪酸化膜１１２／シリコン酸化膜１０４の積層構造となり、ＰＭＯＳＦＥＴのゲート絶縁膜が、ハフニウム珪酸窒化膜１１１／シリコン酸化膜１１０の積層構造となる。
【００３３】
言い換えると、ＮＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板１００側から、第一の絶縁膜であるシリコン酸化膜／ハフニウム元素を含有せずランタン元素を含有する第二の絶縁膜／ハフニウム元素及びランタン元素を含有する第三の絶縁膜／ランタン元素を含有せずハフニウムを含有する第四の絶縁膜という構造になり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板１００側から、第五の絶縁膜であるシリコン酸化膜／ランタン元素を含有せずハフニウムを含有する第六の絶縁膜という構造になる。
【００３４】
また、ＮＭＯＳＦＥＴのゲート電極は、多結晶シリコン膜１１６及びタンタル炭化膜１１５の積層構造になり、ＰＭＯＳＦＥＴのゲート電極は、多結晶シリコン膜１１６、タンタル炭化膜１１５、及びタングステン窒化膜１１３の積層構造になる。
【００３５】
なお、本実施形態では、形成される膜自体が非常に薄い上、膜と膜との界面が不明確であり、界面領域において各膜の構成元素が相互に拡散しているため、第二の絶縁膜中にハフニウムが、また第四の絶縁膜中にランタンが少量存在していると考えられる。このような拡散による元素の浸透は構造上発生するものであり、当該浸透元素は含有元素とは考えない。
【００３６】
上記した本実施形態によれば、次のような効果が得られる。すなわち、ランタン酸化膜１０５上にハフニウム酸化膜１０６を形成することによって、ランタン酸化膜１０５が大気や溶剤に晒されることを防ぎ、ランタン酸化膜１０５の膜質劣化を防止することができる。また、ランタン元素をキャップ層から拡散させるのではなく、シリコン基板１００上に、しきい値低減に必要な量のランタン元素だけを含有する膜を形成するので、正確にしきい値電圧を調整することができる。さらに、エッチング工程でダメージを受けたＰＭＯＳ領域にＳｉＧｅ層１０８を成長させることによって、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに低しきい値電圧で形成することができる。
【００３７】
従来の製造方法では、ランタンを含有する絶縁膜をキャップ層として用い、シリコン酸化膜付近まで拡散させることで、しきい値電圧の調整を行っていたため、ゲート絶縁膜の全ての層にランタン元素が含まれていた上、ランタン元素の量を調整することが困難であった。
【００３８】
また、ランタン珪酸化膜１１２の比誘電率がシリコン酸化膜１０４よりも高いため、ＮＭＯＳＦＥＴの電気的なゲート絶縁膜を薄くすることができる。なお、ＰＭＯＳＦＥＴの界面層であるシリコン酸化膜１１０の膜厚とＮＭＯＳＦＥＴの界面層であるシリコン酸化膜１０４の膜厚を最適な膜厚比に選択すると、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで電気的なゲート絶縁膜の厚さを同じにすることが可能となる。
【００３９】
さらに、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴが同じ絶縁層構造だと、ＰＭＯＳＦＥＴのリーク電流がＮＭＯＳＦＥＴよりも低いため、ＰＭＯＳＦＥＴの電気的なゲート絶縁膜の厚さをＮＭＯＳＦＥＴの電気的なゲート絶縁膜の厚さよりも薄くすることで、リーク電流をＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで同じで、ＰＭＯＳＦＥＴの駆動力を従来よりも向上させることも可能となる。具体的なゲート絶縁膜の厚さは、所望のデバイスの要求に合わせて調整することができる。
【００４０】
なお、本実施形態において、ランタン酸化膜１０５を形成した後にハフニウム酸化膜１０６を形成したが、ランタン酸化膜１０５を保護するためにはハフニウム酸化膜１０６を連続膜にする必要があり、その場合、ハフニウム酸化膜１０６の膜厚は０．３ｎｍ以上であることが望ましい。
【００４１】
また、ランタン酸化膜１０５はしきい値を制御するために用いるため、デバイスの要求に合わせて膜厚を調整することができる。例えば、低いしきい値電圧が要求される場合は、ランタン酸化膜１０５を厚く形成すれば良く、それほど低いしきい値電圧が要求されないデバイスの場合は、膜ではなく、島状の状態でも良いし、金属ランタンの状態でも良い。
【００４２】
加えて、本実施形態において、ゲート電極と接するゲート絶縁膜部分には、ハフニウム珪酸窒化膜１１１を用いたが、ハフニウム酸窒化膜、ジルコニウム酸化膜、ジルコニウム酸窒化膜、ハフニウム珪酸化膜、ハフニウム酸化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウム酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等を用いてもよい。
【００４３】
なお、本実施形態では、ＮＭＯＳ領域のランタン酸化膜１０５とハフニウム酸化膜１０６を反応させ、ハフニウムランタン酸化膜１０９を形成するため、図１（ｅ）に示す工程において加熱工程を行ったが、ＳｉＧｅ層１０８をエピタキシャル成長させる際に、７００℃以上の熱処理でＳｉ基板表面の自然酸化膜を除去する。この高温熱処理時にＮＭＯＳ領域のランタン酸化膜１０５とハフニウム酸化膜１０６は相互に拡散し、ハフニウムランタン酸化膜１０９が形成されるため、省略しても構わない。
【００４４】
さらに、本実施形態ではランタン珪酸化膜１１２の形成をハフニウム珪酸窒化膜１１１の窒化工程時に行ったが、窒化を行わない材料の場合、例えば、１０００℃で５〜１０秒間加熱を行うことによって、ランタン珪酸化膜１１２を形成してもよい。
【００４５】
（第２の実施形態）
図３および図４は本発明の第２の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００４６】
はじめに、図３（ａ）に示すように、シリコン基板２００の主面に、素子分離２０１によって区画されたＰＭＯＳ領域であるＮ型拡散領域２０２、及びＮＭＯＳ領域であるＰ型拡散領域２０３を形成する。このシリコン基板２００上に、熱酸化法またはラジカル酸化法を用いて第一の絶縁膜であるシリコン酸化膜２０４を形成する。第一の絶縁膜は、シリコン酸化膜の他にシリコン酸窒化膜が考えられる。このシリコン酸化膜２０４上に、ＣＶＤ法等を用いて第三の絶縁膜であるハフニウムランタン酸化膜２０５を形成する。
【００４７】
次いで、図３（ｂ）に示すように、ＮＭＯＳ領域上にフォトリソグラフィー法等でレジスト２０６を形成する。その後、図３（ｃ）に示すように、レジスト２０６をマスクとして、ＰＭＯＳ領域のハフニウムランタン酸化膜２０５及びシリコン酸化膜２０４を反応性イオンエッチングと希ＨＦ水溶液を用いたエッチングにより除去し、ＰＭＯＳ領域のシリコン基板２００の主面を露出させる。
【００４８】
続いて、図３（ｄ）に示すように、レジスト２０６を溶剤で除去する。この時、酸素アッシャーを用いずに溶剤でレジスト２０６を除去することにより、シリコン酸化膜２０４の膜厚増加を防止することができる。次に、図３（ｅ）に示すように、例えば、１０００℃で５〜１０秒間加熱処理を行うことによって、ハフニウムランタン酸化膜２０５とシリコン酸化膜２０４の間に第二の絶縁膜であるランタン珪酸化膜２０７を形成する。
【００４９】
その後、ＰＭＯＳ領域のシリコン基板上にＳｉＧｅ層２０８をエピタキシャル成長させる。これは、ＰＭＯＳ領域のハフニウムランタン酸化膜２０５及びシリコン酸化膜２０４を反応性イオンエッチングにより除去した際に受けたシリコン基板２００のダメージを回復するためである。また、ＰＭＯＳ領域にＳｉＧｅ層２０８を成長させることによって、シリコン基板を用いる場合に比べて見かけ上の実効仕事関数を上昇させ、しきい値電圧を下げることができる。なお、ＳｉＧｅ層２０８を成長させる際に、例えば、ボロン等の不純物をドープして、ＰＭＯＳＦＥＴのしきい値電圧の調整を行っても良い。
【００５０】
次いで、図４（ａ）に示すように、ＰＭＯＳ領域のＳｉＧｅ層２０８上に例えば、熱酸化法やラジカル酸化法、あるいは、ＡＬＤ法等により第五の絶縁膜であるシリコン酸化膜２０９を形成する。第五の絶縁膜も第一の絶縁膜と同様に、シリコン酸化膜の他にシリコン酸窒化膜が考えられる。ＳｉＧｅ層１０８を酸化させて第五の絶縁膜を形成する場合、第五の絶縁膜中にゲルマニウム元素が含有される可能性が考えられる。しかし、含有されるゲルマニウム元素が少量であり、デバイス特性に影響を与えない程度であるため、第五の絶縁膜中にゲルマニウム元素が含有されていても構わない。続いてＮＭＯＳ領域のハフニウムランタン酸化膜２０５及びＰＭＯＳ領域のシリコン酸化膜２０９上に第四の絶縁膜であるハフニウム酸化膜２１０を形成する。
【００５１】
その後、図４（ｂ）に示すように、ＣＶＤ法等を用いてハフニウム酸化膜２１０上にゲート電極材料であるタングステン窒化膜２１１を形成し、さらにそのタングステン窒化膜２１１上にシリコン窒化膜２１２を形成し、フォトリソグラフィー法でＰＭＯＳ領域にシリコン窒化膜２１２のマスクを形成する。
【００５２】
続いて、図４（ｃ）に示すように、シリコン窒化膜２１２のマスクを用いて、ＮＭＯＳ領域のタングステン窒化膜２１１を過酸化水素水等で除去する。さらに、加熱したリン酸でシリコン窒化膜２１２を除去する。
【００５３】
次に、図４（ｄ）に示すように、ＣＶＤ法等を用いてＰＭＯＳ領域のタングステン窒化膜２１１及びＮＭＯＳ領域のハフニウムランタン酸化膜２０５上にゲート電極材料であるタンタル炭化膜２１３、さらにそのタンタル炭化膜２１３上に多結晶シリコン膜２１４及びシリコン窒化膜２１５を順次、積層形成する。
【００５４】
次いで、図４（ｅ）に示すように、多結晶シリコン膜２１４に対してヒ素やリン等をイオン注入した後、フォトリソグラフィー法、反応性イオンエッチング法、Ｗｅｔ処理法を用いて、ゲート電極及びゲート絶縁膜のパターニングを行う。
【００５５】
本実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜が、ゲート電極側から、ハフニウム酸化膜２１０／ハフニウムランタン酸化膜２０５／ランタン珪酸化膜２０７／シリコン酸化膜２０４の積層構造となり、ＰＭＯＳＦＥＴのゲート絶縁膜が、ハフニウム酸化膜２１０／シリコン酸化膜２０９の積層構造となる。
【００５６】
すなわち、ＮＭＯＳ領域のゲート絶縁膜が、シリコン基板２００側から、シリコン酸化膜の第一の絶縁膜／ハフニウムを含有せずランタンを含有する第二の絶縁膜／ハフニウム及びランタンを含有する第三の絶縁膜／ランタンを含有せずハフニウムを含有する第四の絶縁膜という構造になり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板２００側から、第五の絶縁膜であるシリコン酸化膜／ランタン元素を含有せずハフニウムを含有する第六の絶縁膜という構造になる。
【００５７】
また、ＮＭＯＳＦＥＴのゲート電極は、多結晶シリコン膜２１４及びタンタル炭化膜２１３の積層構造になり、ＰＭＯＳＦＥＴのゲート電極は、多結晶シリコン膜２１４、タンタル炭化膜２１３、及びタングステン窒化膜２１１の積層構造になる。
【００５８】
なお、本実施形態では、形成される膜自体が非常に薄い上、膜と膜との界面が不明確であり、界面領域において各膜の構成元素が相互に拡散しているため、第二の絶縁膜中にハフニウムが、また第四の絶縁膜中にランタンが少量存在していると考えられる。このような拡散による元素の浸透は構造上発生するものであり、当該浸透元素は含有元素とは考えない。
【００５９】
上記した実施形態の製造方法によれば、以下のような効果が得られる。すなわち、シリコン酸化膜２０４上に直接ハフニウムランタン酸化膜２０５を形成することによって、ランタン酸化膜を形成する場合に比べて膜質の劣化を回避することができる。本実施形態における製造工程中にランタン元素が最表面に露出している工程があるが、ランタン酸化膜と比較してハフニウムランタン酸化膜の吸湿性は少ないため、リワーク等を含めた通常の工程に要する処理時間において十分にハフニウムランタン酸化膜の膜質の劣化を回避することができる。加えて、本実施形態はシリコン酸化膜２０４上に直接ハフニウムランタン酸化膜２０５を形成するため、第１の実施形態と比べて工程数を減少させることができる。
【００６０】
また、ランタン元素をキャップ層から拡散させるのではなく、シリコン基板２００上に、しきい値低減に必要な量のランタン元素だけを含有する膜を形成するので、正確にしきい値電圧を調整することができる。さらに、エッチング工程でダメージを受けたＰＭＯＳ領域にＳｉＧｅ層２０８を成長させることによって、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに低しきい値電圧のトランジスタを形成することができる。
【００６１】
また、ハフニウムランタン酸化膜２０５の比誘電率がシリコン酸化膜２０４よりも高いため、ＰＭＯＳＦＥＴの界面層であるシリコン酸化膜２０８の膜厚をＮＭＯＳＦＥＴの界面層であるシリコン酸化膜２０４の膜厚よりも厚くして最適な膜厚比を選択すると、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで電気的なゲート絶縁膜の厚さを同じにすることが可能となる。
【００６２】
さらに、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴが同じ絶縁層構造だと、ＰＭＯＳＦＥＴのリーク電流がＮＭＯＳＦＥＴよりも低いため、ＰＭＯＳＦＥＴの電気的なゲート絶縁膜の厚さをＮＭＯＳＦＥＴの電気的なゲート絶縁膜の厚さよりも薄くすることで、リーク電流をＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで同じで、ＰＭＯＳＦＥＴの駆動力を従来よりも向上させることも可能となる。具体的なゲート絶縁膜の厚さは、所望のデバイスの要求に合わせて調整することができる。
【００６３】
また、本実施形態において、ゲート電極と接するゲート絶縁膜部分にハフニウム酸化膜２１０を用いたが、ハフニウム酸窒化膜、ジルコニウム酸化膜、ジルコニウム酸窒化膜、ハフニウム珪酸化膜、ハフニウム珪酸窒化膜、ジルコニウム珪酸化膜、ジルコニウム珪酸窒化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウム酸窒化膜、ハフニウムジルコニウム珪酸化膜、ハフニウムジルコニウム珪酸窒化膜等を用いてもよい。
【００６４】
なお、本実施形態では、ＮＭＯＳ領域のハフニウムランタン酸化膜２０５とシリコン酸化膜２０４の間にランタン珪酸化膜２０７を形成するため、図４（ａ）に示す工程において加熱工程を行ったが、ＳｉＧｅ層２０８をエピタキシャル成長させる際に、ＮＭＯＳ領域のハフニウムランタン酸化膜２０５とシリコン酸化膜２０４が反応し、ランタン珪酸化膜２０７が形成されるため、省略しても構わない。
【００６５】
（第３の実施形態）
本発明の第３の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造方法について説明する。本実施形態は、前記した第１の実施形態においてＮＭＯＳＦＥＴの仕事関数制御用のゲート電極とＰＭＯＳＦＥＴの仕事関数制御用のゲート電極を同じ材料で形成することを特徴とする。また、第１の実施形態のタングステン窒化膜１１３を形成する工程までは第１の実施形態と同様の製造方法であるため、同様の構成である部分には同じ符号を付し説明は省略する。
【００６６】
図５は本発明の第３の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。図５（ａ）はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの仕事関数制御用のゲート電極としてタングステン窒化膜１１３を形成する工程を示している。タングステン窒化膜１１３形成後、図５（ｂ）に示すように、ＣＶＤ法等を用いてタングステン窒化膜１１３上に多結晶シリコン膜３１６及びシリコン窒化膜３１７を順次、積層形成する。次いで、図５（ｃ）に示すように、多結晶シリコン膜３１６に対してヒ素やリン等をイオン注入した後、フォトリソグラフィー法、反応性イオンエッチング法、Ｗｅｔ処理法を用いて、ゲート電極及びゲート絶縁膜のパターニングを行う。
【００６７】
本実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜が、ゲート電極側から、ハフニウム珪酸窒化膜１１１／ハフニウムランタン酸化膜１０９／ランタン珪酸化膜１１２／シリコン酸化膜１０４の積層構造となり、ＰＭＯＳＦＥＴのゲート絶縁膜が、ハフニウム珪酸窒化膜１１１／シリコン酸化膜１１０の積層構造となる。
【００６８】
言い換えると、ＮＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板１００側から、第一の絶縁膜であるシリコン酸化膜／ハフニウム元素を含有せずランタン元素を含有する第二の絶縁膜／ハフニウム元素及びランタン元素を含有する第三の絶縁膜／ランタン元素を含有せずハフニウムを含有する第四の絶縁膜という構造になり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板１００側から、第五の絶縁膜であるシリコン酸化膜／ランタン元素を含有せずハフニウムを含有する第六の絶縁膜という構造になる。
【００６９】
また、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極はいずれも、多結晶シリコン膜３１６及びタングステン窒化膜１１３の積層構造になる。
【００７０】
なお、本実施形態では、形成される膜自体が非常に薄い上、膜と膜との界面が不明確であり、界面領域において各膜の構成元素が相互に拡散しているため、第二の絶縁膜中にハフニウムが、また第四の絶縁膜中にランタンが少量存在していると考えられる。このような拡散による元素の浸透は構造上発生するものであり、当該浸透元素は含有元素とは考えない。
【００７１】
また、本実施形態において、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの仕事関数制御用のゲート電極としてタングステン窒化膜を用いたが、タングステン窒化膜の他にタンタル炭化膜、チタン窒化膜等を用いても構わない。
【００７２】
上記した本実施形態の製造方法によれば、以下のような効果が得られる。ＮＭＯＳＦＥＴの仕事関数制御用のゲート電極とＰＭＯＳＦＥＴの仕事関数制御用のゲート電極を同じ材料で形成することによって、それぞれの電極材料の作り分けが不要となる。そのため、第１の実施形態の効果に加え、第１の実施形態と比較して製造工程数を減少させることができる。
【００７３】
（第４の実施形態）
本発明の第４の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造方法について説明する。本実施形態は、前記した第２の実施形態においてＮＭＯＳＦＥＴの仕事関数制御用のゲート電極とＰＭＯＳＦＥＴの仕事関数制御用のゲート電極を同じ材料で形成することを特徴とする。また、第２の実施形態のタングステン窒化膜２１１を形成する工程までは第１の実施形態と同様の製造方法であるため、同様の構成である部分には同じ符号を付し説明は省略する。
【００７４】
図６は本発明の第４の実施形態に係るＣＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。図６（ａ）はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの仕事関数制御用のゲート電極としてタングステン窒化膜２１１を形成する工程を示している。タングステン窒化膜２１１形成後、図６（ｂ）に示すように、ＣＶＤ法等を用いてタングステン窒化膜２１１上に多結晶シリコン膜４１４及びシリコン窒化膜４１５を順次、積層形成する。次いで、図６（ｃ）に示すように、多結晶シリコン膜４１４に対してヒ素やリン等をイオン注入した後、フォトリソグラフィー法、反応性イオンエッチング法、Ｗｅｔ処理法を用いて、ゲート電極及びゲート絶縁膜のパターニングを行う。
【００７５】
本実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜が、ゲート電極側から、ハフニウム酸化膜２１０／ハフニウムランタン酸化膜２０５／ランタン珪酸化膜２０７／シリコン酸化膜２０４の積層構造となり、ＰＭＯＳＦＥＴのゲート絶縁膜が、ハフニウム酸化膜２１０／シリコン酸化膜２０９の積層構造となる。
【００７６】
すなわち、ＮＭＯＳ領域のゲート絶縁膜が、シリコン基板２００側から、シリコン酸化膜の第一の絶縁膜／ハフニウムを含有せずランタンを含有する第二の絶縁膜／ハフニウム及びランタンを含有する第三の絶縁膜／ランタンを含有せずハフニウムを含有する第四の絶縁膜という構造になり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン基板２００側から、第五の絶縁膜であるシリコン酸化膜／ランタン元素を含有せずハフニウムを含有する第六の絶縁膜という構造になる。
【００７７】
また、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極はいずれも、多結晶シリコン膜４１４及びタングステン窒化膜２１１の積層構造になる。
【００７８】
なお、本実施形態では、形成される膜自体が非常に薄い上、膜と膜との界面が不明確であり、界面領域において各膜の構成元素が相互に拡散しているため、第二の絶縁膜中にハフニウムが、また第四の絶縁膜中にランタンが少量存在していると考えられる。このような拡散による元素の浸透は構造上発生するものであり、当該浸透元素は含有元素とは考えない。
【００７９】
また、本実施形態において、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴそれぞれの仕事関数制御用のゲート電極としてタングステン窒化膜を用いたが、タングステン窒化膜の他にタンタル炭化膜、チタン窒化膜等を用いても構わない。
【００８０】
上記した本実施形態の製造方法によれば、以下のような効果が得られる。ＮＭＯＳＦＥＴの仕事関数制御用のゲート電極とＰＭＯＳＦＥＴの仕事関数制御用のゲート電極を同じ材料で形成することによって、それぞれの電極材料の作り分けが不要となる。そのため、第２の実施形態の効果に加え、第２の実施形態と比較して製造工程数を減少させることができる。
【００８１】
本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【図６】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図。
【符号の説明】
【００８３】
１００、２００    単結晶シリコン基板
１０１、２０１    素子分離
１０２、２０２    Ｎ型拡散領域
１０３、２０３    Ｐ型拡散領域
１０４、１１０、２０４、２０９    シリコン酸化膜
１０５    ランタン酸化膜
１０６、２１０    ハフニウム酸化膜
１０７、２０６    レジスト
１０８、２０８    単結晶ＳｉＧｅ層
１０９、２０５    ハフニウムランタン酸化膜
１１１    ハフニウム珪酸窒化膜
１１２、２０７    ランタン珪酸化膜
１１３、２１１    タングステン窒化膜
１１４、１１７、２１２、２１５、３１７、４１５    シリコン窒化膜
１１５、２１３    タンタル炭化膜
１１６、２１４、３１６、４１４    多結晶シリコン膜
【図１】
2009252895.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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