(57)【要約】      （修正有）【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。【選択図】図３
2009252924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面に設けられ、前記半導体基板とは逆導電型の半導体層と、
前記半導体層上に設けられた絶縁膜及び第１の層間絶縁膜を貫通し、前記半導体層表面を露出するように設けられた第１のコンタクト開口部に埋設された第１の導電プラグと、
前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれて配置され、互いに離間形成されたｎ個（ただし、ｎは２以上）のコンタクト開口部にそれぞれ埋設されたｎ個の導電プラグと、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板の第１主面に設けられ、前記半導体基板とは逆導電型の半導体層と、
前記半導体層上に設けられた絶縁膜及び第１の層間絶縁膜を貫通し、前記半導体層表面を露出するように設けられた第１のコンタクト開口部に埋設された第１の導電プラグと、
前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれて配置された第２のコンタクト開口部に埋設された第２の導電プラグと、
前記第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれ、前記第２のコンタクト開口部と相対向するように配置された第３のコンタクト開口部に埋設された第３の導電プラグと、
を具備することを特徴とする半導体装置。
【請求項３】
前記第１の導電プラグは、Ｕ字型形状を有し、Ｕ字型の凹部には層間絶縁膜が埋設されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導電プラグは、金属プラグであり、下部及び端部にはバリアメタル膜が設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
スタックドコンタクト構造を有する半導体装置の製造方法であって、
半導体基板上に形成されたトランジスタのゲートの間に、絶縁膜及び第１の層間絶縁膜を貫通し、前記トランジスタのソース或いはドレインを露出するように第１のコンタクト開口部を形成する工程と、
前記第１のコンタクト開口部に第１の導電プラグを埋設する工程と、
前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグの上部の左端を露出するように第２のコンタクト開口部を形成し、前記第２の層間絶縁膜を貫通し、前記第１の導電プラグの上部の右端を露出するように、前記第２のコンタクト開口部と離間する第３のコンタクト開口部を形成する工程と、
前記第２のコンタクト開口部に第２の導電プラグを埋設し、前記第３のコンタクト開口部に第３の導電プラグを埋設する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックドコンタクト構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、高集積度化の進展に伴い、半導体装置としてのＤＡＲＭ（Dynamic  Random  Access  Memory）やフラッシュメモリ等では、セル面積の縮小化が進行している。セル面積の縮小化に対応するために、例えば複数のコンタクトを積層配置するスタックドコンタクト構造が多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるスタックドコンタクト構造を有する半導体装置では、微細化が進行してコンタクト径が小さくなり、且つアスペクト比（コンタクト断面での高さ／径）が大きくなると、下層コンタクト開口部に埋設される導電プラグの中央部にシーム（未充填部分或いは空洞と呼称される）が発生しやすくなる。シームが発生すると上層コンタクト開口部に埋設される導電プラグと下層コンタクト開口部に埋設される導電プラグとのコンタクト抵抗が所定の値以上になるという問題点がある。更に、シームの径が大きくなると上層コンタクト開口部に埋設される導電プラグと下層コンタクト開口部に埋設される導電プラグとのコンタクトが取れなくなるという問題点が生じる。
【特許文献１】特開平８−２９８２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高いコンタクト歩留を達成することができるスタックドコンタクト構造を有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、半導体基板の第１主面に設けられ、前記半導体基板とは逆導電型の半導体層と、前記半導体層上に設けられた絶縁膜及び第１の層間絶縁膜を貫通し、前記半導体層表面を露出するように設けられた第１のコンタクト開口部に埋設された第１の導電プラグと、前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれて配置され、互いに離間形成されたｎ個（ただし、ｎは２以上）のコンタクト開口部にそれぞれ埋設されたｎ個の導電プラグとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体装置の製造方法は、スタックドコンタクト構造を有する半導体装置の製造方法であって、半導体基板上に形成されたトランジスタのゲートの間に、絶縁膜及び第１の層間絶縁膜を貫通し、前記トランジスタのソース或いはドレインを露出するように第１のコンタクト開口部を形成する工程と、前記第１のコンタクト開口部に第１の導電プラグを埋設する工程と、前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグの上部の左端を露出するように第２のコンタクト開口部を形成し、前記第２の層間絶縁膜を貫通し、前記第１の導電プラグの上部の右端を露出するように、前記第２のコンタクト開口部と離間する第３のコンタクト開口部を形成する工程と、前記第２のコンタクト開口部に第２の導電プラグを埋設し、前記第３のコンタクト開口部に第３の導電プラグを埋設する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、高いコンタクト歩留を達成することができるスタックドコンタクト構造を有する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す平面図、図２はビット線コンタクト部を示す平面図、図３は図１のＡ−Ａ線に沿う半導体装置の断面図である。本実施例では、ＮＡＮＤ型フラッシュメモリのビット線コンタクト部の下層コンタクト上に２つの上層コンタクトを配置している。
【００１０】
図１に示すように、半導体装置７０はＮＡＮＤ型フラッシュメモリである。半導体装置７０には、複数のユニットメモリセル部が設けられ、素子分離領域で分離されたビット線ＢＬ１乃至３が図中横方向に並列配置される。ビット線ＢＬ１乃至３と交差するソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、・・・、ワード線ＷＬｎ、制御線ＳＧＤ、制御線ＳＧＤａ、及びワード線ＷＬｎａが図中縦方向に並列配置される。
【００１１】
制御線ＳＧＤと制御線ＳＧＤａの間には、ビット線ＢＬと選択トランジスタのソース或いはドレインとを接続するためのビット線コンタクトＢＬＣが設けられる。
【００１２】
例えば、図中破線で表示されるユニットメモリセル部には、ビット線ＢＬ３とソース線ＳＬの交差部分にソース線コンタクト部が設けられ、ビット線ＢＬ３と制御線ＳＧＳの交差部分に選択トランジスタが設けられ、ビット線ＢＬ３とワード線ＷＬ１の交差部分にメモリセルトランジスタが設けられ、ビット線ＢＬ３とワード線ＷＬｎの交差部分にメモリセルトランジスタが設けられ、ビット線ＢＬ３と制御線ＳＧＤの交差部分に選択トランジスタが設けられ、ビット線ＢＬと選択トランジスタのソース或いはドレインとを接続するためのビット線コンタクトＢＬＣが設けられる。
【００１３】
つまり、ビット線ＢＬ３と制御線ＳＧＳの交差部分の選択トランジスタとビット線ＢＬ３と制御線ＳＧＤの交差部分の選択トランジスタとの間には、ｎ個のメモリセルトランジスタが縦続接続される。
【００１４】
図２に示すように、ビット線コンタクトＢＬＣには、第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１と上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂとはスタックドコンタクトを構成する。
【００１５】
第１のコンタクト開口部ＣＨ１は、ビット線コンタクトＢＬＣの中央部に配置され、横方向寸法がＸ１で縦方向寸法がＹ１の長方形を有し、コンタクト開口部の中心位置ＣＣＨ１がビット線コンタクトＢＬＣの中心位置に配置される。
【００１６】
第２のコンタクト開口部ＣＨ２ａは、ビット線コンタクトＢＬＣの左部に配置され、横方向寸法がＸ２で縦方向寸法がＹ２の長方形を有し、コンタクト開口部の中心位置ＣＣＨ２ａがビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）に対して第２のコンタクト開口部のズレ量ΔＸ１だけ左方向に配置される。コンタクト開口部の中心位置ＣＣＨ２ａが第１のコンタクト開口部ＣＨ１の左端に配置される。
【００１７】
第３のコンタクト開口部ＣＨ２ｂは、ビット線コンタクトＢＬＣの右部に配置され、横方向寸法がＸ３で縦方向寸法がＹ３の長方形を有し、コンタクト開口部の中心位置ＣＣＨ２ｂがビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）に対して第３のコンタクト開口部のズレ量ΔＸ２だけ右方向に配置される。コンタクト開口部の中心位置ＣＣＨ２ｂが第１のコンタクト開口部ＣＨ１の右端に配置される。
【００１８】
ここで、横方向寸法Ｘ１、Ｘ２、Ｘ３と、縦方向寸法Ｙ１、Ｙ２、Ｙ３と、第２のコンタクト開口部のズレ量ΔＸ１と、第３のコンタクト開口部のズレ量ΔＸ２との関係を、
X1＜X2＝X3・・・・・・・・・・・・・・・式（１）
ΔX1＞(X2)／２・・・・・・・・・・・・・式（２）
ΔX2＞(X3)／２・・・・・・・・・・・・・式（３）
X1＝2(ΔX1)＝2(ΔX2)・・・・・・・・・・式（４）
Y1＜Y2＝Y3・・・・・・・・・・・・・・・式（５）
と設定している。
【００１９】
ビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）と第２のコンタクト開口部ＣＨ２ａの右端部との距離Ｌ１は、
L1＝ΔX1−{(X2)／２}＞0・・・・・・・・・式（６）
となり、
ビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）と第３のコンタクト開口部ＣＨ２ｂの左端部との距離Ｌ２は、
L2＝L1=ΔX2−{(X3)／２}＞0・・・・・・・式（７）
となる。
【００２０】
このため、第１のコンタクト開口部ＣＨ１に対して、第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの合わせズレが発生しても、下層の第１のコンタクト開口部ＣＨ１と上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂとのコンタクト面積を一定に保つことができる。
【００２１】
また、第２のコンタクト開口部ＣＨ２ａの右端を第１のコンタクト開口部ＣＨ１の中心位置であるコンタクト開口部の中心位置ＣＣＨ１に対して距離Ｌ１だけずらし、第３のコンタクト開口部ＣＨ２ｂの左端を第１のコンタクト開口部ＣＨ１の中心位置であるコンタクト開口部の中心位置ＣＣＨ１に対して距離Ｌ２だけずらしている。
【００２２】
このため、第１のコンタクト開口部ＣＨ１が微細化され、且つ第１のコンタクト開口部ＣＨ１のアスペクト比（コンタクト断面での高さ／径）が大きな場合、第１のコンタクト開口部ＣＨ１に埋設される導電プラグの中央部にシーム（未充填部分或いは空洞とも呼称される）が発生しても、シーム径の（１／２）よりも距離Ｌ１及びＬ２を大きく設定することにより、シームの影響による下層導電プラグと上層導電プラグのコンタクト抵抗異常やコンタクト不良を回避することができる。
【００２３】
図３に示すように、半導体装置７０には、P型シリコンである半導体基板１の第１主面（表面）に、メモリセルトランジスタや選択トランジスタのソース或いはドレイン領域となる半導体基板１とは逆導電型のＮ型半導体層２が設けられる。ビット線コンタクト部の半導体層２には、半導体層２よりも深く、半導体層２と同じ導電型のＮ型半導体層３が設けられる。半導体基板１及び半導体層２の端部上にはメモリセルトランジスタのフローティングゲート絶縁膜及び選択トランジスタのゲート絶縁膜となる第１のゲート絶縁膜４が設けられる。
【００２４】
メモリセルトランジスタ部では、半導体層２間の半導体基板１上及び半導体層２端部上に第１のゲート絶縁膜４を介して、フローティングゲート電極膜５、コントロールゲート絶縁膜である第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が積層形成される。
【００２５】
選択トランジスタ部では、半導体層２間の半導体基板１上及び半導体層２端部上に第１のゲート絶縁膜４を介して、フローティングゲート電極膜５、第２のゲート絶縁膜６、コントロールゲート電極膜７、及び金属シリサイド膜８が選択的に積層形成され、第２のゲート絶縁膜６の中央部がエッチング除去されフローティングゲート電極膜５とコントロールゲート電極膜７とが接続される。フローティングゲート電極膜５はフローティングゲート電極となり、コントロールゲート電極膜７及び金属シリサイド膜８はコントロールゲート電極となる。
【００２６】
選択トランジスタのゲートの一方端には絶縁膜９が設けられる。メモリセルトランジスタのゲートの両端及び選択トランジスタのゲートの他方端には側壁絶縁膜としての絶縁膜１０が設けられる。メモリセルトランジスタのゲートの間には、絶縁膜１０を介して絶縁膜１１が埋設される。選択トランジスタのゲートの間には、絶縁膜９を介して絶縁膜１２が設けられ、絶縁膜１２上には絶縁膜１３が埋設される。
【００２７】
メモリセルトランジスタのゲート、選択トランジスタのゲート、絶縁膜１１、及び絶縁膜１３上には、絶縁膜１４及び層間絶縁膜１５が積層形成される。ビット線コンタクト部には、層間絶縁膜１５、絶縁膜１４、絶縁膜１３、及び絶縁膜１２を貫通し、半導体層２を露出するように第１のコンタクト開口部ＣＨ１が設けられる。第１のコンタクト開口部ＣＨ１には、第１の導電プラグ１７が埋設される。第１の導電プラグ１７の下部及び端部にはバリアメタル膜１６が設けられる。
【００２８】
層間絶縁膜１５及び第１の導電プラグ１７上には層間絶縁膜１８が設けられる。第１の導電プラグ１７上には、層間絶縁膜１８を貫通し、第１の導電プラグ１７を露出するように第２のコンタクト開口部ＣＨ２ａと第３のコンタクト開口部ＣＨ２ｂが互いに離間して形成される。第２のコンタクト開口部ＣＨ２ａには第２の導電プラグ２０が埋設される。第３のコンタクト開口部ＣＨ２ｂには第３の導電プラグ２１が埋設される。第２の導電プラグ２０及び第３の導電プラグ２１の下部及び端部にはバリアメタル膜１９が設けられる。
【００２９】
層間絶縁膜１８、第２の導電プラグ２０、及び第３の導電プラグ２１上には、ビット線ＢＬとしての金属配線２３が設けられる。金属配線２３の下部にはバリアメタル膜２２が設けられる。金属配線２３上には絶縁膜２４が設けられる。
【００３０】
次に、下層の導電プラグで発生するシームについて図４を参照して説明する。図４はコンタクト開口部の径とシーム径の関係を示す図である。
【００３１】
図４に示すように、コンタクト開口部の径とシーム径の関係では、コンタク開口部の径が小さくなってもシーム径の大きさ及びバラツキ幅の増加は比較的少ない。それに対して、コンタクト開口部のアスペクト比が大きく（例えば、７から１０）なるとシーム径の大きさ及びバラツキ幅が大幅に増加する。なお、シーム径は、埋設する導電プラグの材料及び形成方法により変化するが、コンタクト開口部のアスペクト比が例えば５以上になると発生しやすくなる。
【００３２】
次に、スタックドコンタクトの歩留について図５を参照して説明する。図５は上層コンタクトのズレ量に対するコンタクトチェーン歩留を示す図である。ここで、コンタクトチェーンの数は１０６個である。下層コンタクト開口部上には１個の上層コンタクト開口部が設けられる。下層コンタクト開口部のアスペクト比が１０で、下層コンタクト開口部の上部径が６０ｎｍ、上層コンタクト開口部の下部径が４０ｎｍである。
【００３３】
図５に示すように、下層コンタクトに対する上層コンタクトのズレがない場合（上層コンタクトのズレ量が０（ゼロ）の場合）、下層導電プラグで発生するシームの影響によりコンタクトチェーン歩留が低下する。下層コンタクトに対する上層コンタクトのズレが増加すると、下層導電プラグで発生するシームと上層コンタクト開口部に埋設される導電プラグが離間し始めるので、コンタクトチェーン歩留が上昇する。シームの影響がなくなる、例えば上層コンタクトのズレ量が２０ｎｍのときにコンタクトチェーン歩留が最大値となる。更に、下層コンタクトに対する上層コンタクトのズレ量が増加すると、シームの影響がなくなるが下層コンタクトと上層コンタクトの接触面積が減少することによりコンタクトチェーン歩留が減少する。
【００３４】
本実施例では、図４及び図５で判明した事実に基づいて、下層の第１のコンタクト開口部ＣＨ１に埋設される第１の導電プラグ１７で発生するシーム径の大きさを考慮して、上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの形状と、ビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）と第２のコンタクト開口部ＣＨ２ａの右端部との距離Ｌ１と、ビット線コンタクトＢＬＣの中心位置（コンタクト開口部の中心位置ＣＣＨ１）と第３のコンタクト開口部ＣＨ２ｂの左端部との距離Ｌ２とを最適な値に設定している。
【００３５】
次に、半導体装置の製造方法について、図６乃至図９を参照して説明する。図６乃至図９は半導体装置の製造工程を示す断面図である。
【００３６】
図６に示すように、まず、半導体基板１上に、第１のゲート絶縁膜４、フローティングゲート電極膜５、及び第２のゲート絶縁膜６を形成後、選択トランジスタ部の中央部の第２のゲート絶縁膜６を選択的にエッチングする。選択的に第２のゲート絶縁膜６をエッチングする理由は、フローティングゲート電極膜５とコントロールゲート電極膜７を接続し選択トランジスタのゲートを単層ゲートにするためである。
【００３７】
ここで、半導体基板１に形成されるウエル、チャネル領域などを図示及び説明を省略している。第１のゲート絶縁膜４をトンネル酸化膜として、例えば８ｎｍ形成している。フローティングゲート電極膜５をフローティングゲートとして、例えば多結晶シリコン膜を８０ｎｍ形成している。第２のゲート絶縁膜６をインターポリ絶縁膜として、例えばＯＮＯ膜を１２ｎｍ形成している。
【００３８】
第２のゲート絶縁膜６上にコントロールゲート電極膜７及び図示しない絶縁膜を形成後、周知のリソグラフィー法を用いて、図示しないレジストパターンを形成する。このレジストパターンをマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法により絶縁膜、コントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５を連続的にエッチングしてメモリセルトランジスタ及び選択トランジスタのゲートを形成する。
【００３９】
なお、このレジストパターンをマスクに絶縁膜をエッチング後、絶縁膜をマスクにコントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５をエッチングしてもよい。ここで、コントロールゲート電極膜７をコントロールゲートとして、例えば多結晶シリコン膜を１００ｎｍ形成している。絶縁膜をゲート加工時のマスク材として、例えばシリコン窒化膜（ＳｉＮ膜）を８０ｎｍ形成している。
【００４０】
絶縁膜、コントロールゲート電極膜７、第２のゲート絶縁膜６、及びフローティングゲート電極膜５をマスクにして、例えば砒素イオン注入及び熱処理により半導体基板１とは逆導電型のＮ型半導体層２を形成する。選択トランジスタの間には、更に、例えば砒素イオン注入及び熱処理により半導体基板１とは逆導電型のＮ半導体層３を半導体基板１表面に形成する。この半導体層２は、メモリセルトランジスタ及び選択トランジスタのソース或いはドレインとなる。
【００４１】
メモリセルトランジスタのゲートの側面及び選択トランジスタのゲートの一側面に側壁絶縁膜となる絶縁膜１０を形成する。メモリセルトランジスタのゲートの間とメモリセルトランジスタのゲートと選択トランジスタのゲートの間に、絶縁膜１０を介して絶縁膜１１を埋設する。選択トランジスタのゲートの他側面（選択トランジスタのゲートの間）に絶縁膜１２を形成する。選択トランジスタのゲートの間に、絶縁膜１２を介して絶縁膜１３を埋設する。
【００４２】
コントロールゲート電極膜７が露出するまで、コントロールゲート電極膜７上の絶縁膜を選択的に除去後、コバルト（Ｃｏ）膜を、例えばスパッタ法を用いて堆積後、窒素雰囲気で８００℃程度の熱処理を実施してコントロールゲート電極膜７上に金属シリサイド膜８を形成する。この金属シリサイド膜８によりワード線ＷＬのシート抵抗を、例えば１０Ω／□以下にする。ここでは、コバルト（Ｃｏ）を用いているが、他の金属（例えば、ニッケル（Ｎｉ））などを用いてもよい。
【００４３】
絶縁膜１１、絶縁膜１２、絶縁膜１３、及び金属シリサイド膜８を上に絶縁膜１４及び層間絶縁膜１５を積層形成する。周知のリソグラフィー法を用いて、層間絶縁膜１５上に第１のコンタクト開口部ＣＨ１形成用としてレジスト膜３１を設ける。
【００４４】
次に、図７に示すように、レジスト膜３１をマスクとして、例えばＲＩＥ法により層間絶縁膜１５、絶縁膜１４、絶縁膜１３、及び絶縁膜１２をエッチングし第１のコンタクト開口部ＣＨ１を形成する。レジスト膜３１の剥離及びＲＩＥダメージの除去後、第１のコンタクト開口部ＣＨ１及び層間絶縁膜１５上にバリアメタル膜１６及び第１の導電プラグ１７を積層形成する。バリアメタル膜１６及び第１の導電プラグ１７の積層形成後、層間絶縁膜１５が露出するまでバリアメタル膜１６及び第１の導電プラグ１７を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨し、平坦化する。
【００４５】
続いて、図８に示すように、ＣＭＰ後処理後、層間絶縁膜１５及び第１の導電プラグ１７上に層間絶縁膜１８を形成する。周知のリソグラフィー法を用いて、層間絶縁膜１８上に、第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂ形成用としてレジスト膜３２を設ける。
【００４６】
そして、図９に示すように、レジスト膜３２をマスクとして、例えばＲＩＥ法により層間絶縁膜１８をエッチングして第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂを形成する。レジスト膜３１の剥離後、第２のコンタクト開口部ＣＨ２ａ、第３のコンタクト開口部ＣＨ２ｂ、及び層間絶縁膜１８上にバリアメタル膜１９及び導電プラグを積層形成する。
【００４７】
バリアメタル膜１９及び導電プラグの積層形成後、層間絶縁膜１８が露出するまでバリアメタル膜１９及び導電プラグを、例えばＣＭＰ法により研磨し、平坦化する。この結果、第２のコンタクト開口部ＣＨ２ａに第２の導電プラグ２０が埋設され、第３のコンタクト開口部ＣＨ２ｂに第３の導電プラグ２１が埋設される。
【００４８】
バリアメタル膜２２、金属配線２３、及び絶縁膜２４を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＮＡＮＤ型フラッシュメモリとしての半導体装置７０が完成する。
【００４９】
ここで、バリアメタル膜１６、１９、２２にはＴｉＮ（窒化チタン）を用いているが、代わりにＴａＮ（窒化タンタル）、Ｔｉ（チタン）、Ｔａ（タンタル）、或いはＮｂ（ニオブ）などを用いてもよい。また、単層の金属膜の代わりに積層された金属膜を用いてもよい。第１の導電プラグ１７には、Ｗ（タングステン）を用いているが、代わりにＡｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、或いは多結晶ポリシリコン膜などを用いてもよい。第２の導電プラグ２０及び第３の導電プラグ２１には、Ｗ（タングステン）を用いているが、代わりにＣｕ（銅）、Ａｌ（アルミニウム）、Ａｕ（金）、或いはＡｇ（銀）などを用いてもよい。
【００５０】
上述したように、本実施例の半導体装置及びその製造方法では、ＮＡＮＤ型フラッシュメモリのビット線コンタクトＢＬＣには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１は、ビット線コンタクトＢＬＣの中央部に配置され、横方向寸法がＸ１で縦方向寸法がＹ１の長方形を有し、ビット線コンタクトＢＬＣの中心位置に配置される。上層の第２のコンタクト開口部ＣＨ２ａは、ビット線コンタクトＢＬＣの左部に配置され、横方向寸法がＸ２で縦方向寸法がＹ２の長方形を有し、コンタクト開口部の中心位置ＣＣＨ２ａがビット線コンタクトＢＬＣの中心位置に対して第２のコンタクト開口部のズレ量ΔＸ１だけ左方向に配置される。上層の第３のコンタクト開口部ＣＨ２ｂは、ビット線コンタクトＢＬＣの右部に配置され、横方向寸法がＸ３で縦方向寸法がＹ３の長方形を有し、コンタクト開口部の中心位置ＣＣＨ２ｂがビット線コンタクトＢＬＣの中心位置に対して第３のコンタクト開口部のズレ量ΔＸ２だけ右方向に配置される。第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの縦方向の寸法を第１のコンタクト開口部ＣＨ１の縦方向の寸法よりも大きくしている。第１のコンタクト開口部ＣＨ１には第１の導電プラグ１７が埋設される。第１の導電プラグ１７の下部及び端部にはバリアメタル膜１６が設けられる。第２のコンタクト開口部ＣＨ２ａには第２の導電プラグ２０が埋設される。第３のコンタクト開口部ＣＨ２ｂには第３の導電プラグ２１が埋設される。第２の導電プラグ２０及び第３の導電プラグ２１の下部及び端部にはバリアメタル膜１９が設けられる。
【００５１】
このため、第１のコンタクト開口部ＣＨ１が微細化され、第１のコンタクト開口部ＣＨ１のアスペクト比が大きくなり、第１のコンタクト開口部ＣＨ１に埋設される第１の導電プラグ１７の中央部にシームが発生しても、第２のコンタクト開口部ＣＨ２ａの右端をコンタクト開口部の中心位置ＣＣＨ１に対して距離Ｌ１だけずらし、第３のコンタクト開口部ＣＨ２ｂの左端をコンタクト開口部の中心位置ＣＣＨ１に対して距離Ｌ２だけずらしているので、シームの影響による下層導電プラグと上層導電プラグのコンタクト抵抗異常やコンタクト不良の発生を防止することができる。また、第１のコンタクト開口部ＣＨ１に対して、第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの合わせズレが発生しても、下層の第１のコンタクト開口部ＣＨ１と上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂとのコンタクト面積を一定に保つことができるので、下層導電プラグと上層導電プラグのコンタクト抵抗を一定に保つことができる
本実施例では、上層のコンタクト開口部である第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂをビット線ＢＬに沿うように配置形成しているが、必ずしもこれに限定されるものではない。例えば、ビット線ＢＬに対して直行するように並列配置してもよい。また、第１のコンタクト開口部ＣＨ１上に２個の上層コンタクト開口部を設けているが、中心位置が第１のコンタクト開口部ＣＨ１の中心位置に対してずれ、互いに離間形成された３個以上の上層コンタクト開口部を設けてもよい。更に、コンタクト開口部の形状を長方形にしているが、必ずしもこれに限定されるものではない。例えば、正方形や丸型などの形状にしてもよい。
【実施例２】
【００５２】
次に、本発明の実施例２に係る半導体装置及びその製造方法について、図面を参照して説明する。図１０は半導体装置を示す断面図、図１１は半導体装置の製造工程を示す断面図である。本実施例では、ＤＲＡＭのビット線コンタクト部の下層のコンタクト開口部にＵ字型形状を有する導電プラグを設けている。
【００５３】
図１０に示すように、半導体装置７１には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７１は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭ（Dynamic  Random  Access  Memory）である。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。なお、ＭＩＳトランジスタの代わりにＭＯＳトランジスタを使用してもよい。
【００５４】
ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタは、ＭＩＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタ及びＭＯＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００５５】
半導体装置７１では、P型シリコンである半導体基板１上にゲート絶縁膜４３、ゲート電極膜４４、金属シリサイド膜４５、絶縁膜４６が積層形成される。ゲート絶縁膜４３、ゲート電極膜４４、及び金属シリサイド膜４５は、メモリセルトランジスタのゲートを構成する。半導体基板１の第１主面（表面）に埋設されたシャロートレンチアイソレーション（ＳＴＩ）４１上にゲート絶縁膜４３、ゲート電極膜４４、金属シリサイド膜４５、絶縁膜４６が積層形成され、ゲート電極膜４４及び金属シリサイド膜４５が配線として使用される。
【００５６】
ゲート絶縁膜４３との間、及びゲート絶縁膜４３とシャロートレンチアイソレーション（ＳＴＩ）４１との間の半導体基板１の表面に、半導体基板１とは逆導電型のＮ型半導体層４２が設けられる。積層形成されるゲート絶縁膜４３、ゲート電極膜４４、金属シリサイド膜４５、及び絶縁膜４６の側面には側壁絶縁膜としての絶縁膜４７が設けられる。Ｎ型半導体層４２、シャロートレンチアイソレーション（ＳＴＩ）４１、及び絶縁膜４６上と、絶縁膜４７の側面とには絶縁膜４８が形成される。絶縁膜４８上には層間絶縁膜４９が設けられる。
【００５７】
メモリセルトランジスタのゲートの間のビット線コンタクト部には、層間絶縁膜４９及び絶縁膜４８を貫通し、Ｎ型半導体層４２が露出するように第１のコンタクト開口部ＣＨ１が設けられる。第１のコンタクト開口部ＣＨ１には、Ｕ字型形状を有する第１の導電プラグ５１が設けられる。第１の導電プラグ５１の下部及び外側端部には、バリアメタル膜５０が設けられる。
【００５８】
第１の導電プラグ５１及び層間絶縁膜４９上には、層間絶縁膜５２が形成される。メモリセルトランジスタのゲートの間のビット線コンタクト部には、層間絶縁膜５２を貫通し、第１の導電プラグ５１が露出するように第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂが設けられる。第２のコンタクト開口部ＣＨ２ａは、第１の導電プラグ５１のＵ字型の左部上に設けられる。第３のコンタクト開口部ＣＨ２ｂは、第１の導電プラグ５１のＵ字型の右部上に設けられる。
【００５９】
第２のコンタクト開口部ＣＨ２ａには第２の導電プラグ５４が埋設され、第３のコンタクト開口部ＣＨ２ｂには第３の導電プラグ５５が埋設される。第２の導電プラグ５４及び第３の導電プラグ５５の下部及び端部にはバリアメタル膜５３が設けられる。
【００６０】
第２の導電プラグ５４及び第３の導電プラグ５５上には、ビット線に接続される金属配線５７が設けられる。金属配線５７の下部には、バリアメタル膜５６が設けられる。金属配線５７及び層間絶縁膜５２上には、絶縁膜５８が設けられる。
【００６１】
ここで、本実施例の第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂの形状及び位置関係は、実施例１と同様である。第１のコンタクト開口部ＣＨ１に埋設されるＵ型形状を有する第１の導電プラグ５１の左部上に設けられる第２のコンタクト開口部ＣＨ２ａと、第１のコンタクト開口部ＣＨ１に埋設されるＵ型形状を有する第１の導電プラグ５１の右部上に設けられる第３のコンタクト開口部ＣＨ２ｂとが、第１のコンタクト開口部ＣＨ１の中央位置に対して対称に配置される。
【００６２】
このため、第１のコンタクト開口部ＣＨ１に対して、第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの合わせズレが発生しても、下層の第１のコンタクト開口部ＣＨ１と上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂとのコンタクト面積を一定に保つことができる。
【００６３】
次に、半導体装置の製造方法について、図１１を参照して説明する。図１１は半導体装置の製造工程を示す断面図である。
【００６４】
図１１に示すように、まず、Ｐ型シリコンである半導体基板１の表面に、シャロートレンチアイソレーション（ＳＴＩ）４１を埋設する。半導体基板１及びシャロートレンチアイソレーション（ＳＴＩ）４１上に、ゲート絶縁膜４３、ゲート電極膜４４、金属シリサイド膜４５、及び絶縁膜４６を積層形成する。ゲート絶縁膜４３との間、及びゲート絶縁膜４３とシャロートレンチアイソレーション（ＳＴＩ）４１の間の半導体基板１の表面に逆導電型のＮ型半導体層４２を形成する。ゲート絶縁膜４３、ゲート電極膜４４、金属シリサイド膜４５、及び絶縁膜４６の側面に側壁絶縁膜としての絶縁膜４７を形成する。Ｎ型半導体層４２、絶縁膜４６、及びシャロートレンチアイソレーション（ＳＴＩ）４１上と、絶縁膜４７の側面に絶縁膜４８を形成し、絶縁膜４８上に上部が平坦な形状になるように層間絶縁膜４９を形成する。
【００６５】
ここで、絶縁膜４６はゲート加工用のマスク材として用いられる。絶縁膜４６、絶縁膜４７、及び絶縁膜４８には、例えばシリコン窒化（ＳｉＮ）膜を用いている。層間絶縁膜４９には、ＴＥＯＳ膜を用いているが、代わりにＰ−ＳｉＯＣ膜などを用いてもよい。
【００６６】
層間絶縁膜４９形成後、レジスト膜をマスクとして、例えばＲＩＥ法により層間絶縁膜４９及び絶縁膜４８をエッチングし第１のコンタクト開口部ＣＨ１を形成する。第１のコンタクト開口部ＣＨ１及び層間絶縁膜４９上に、バリアメタル膜５０及び第１の導電プラグ５１を積層形成する。
【００６７】
バリアメタル膜５０及び第１の導電プラグ５１の積層形成後、層間絶縁膜４９が露出するまでバリアメタル膜５０及び第１の導電プラグ５１を、例えばＣＭＰ法により研磨し、平坦化する。その結果、Ｕ字型形状の第１の導電プラグ５１が第１のコンタクト開口部ＣＨ１に埋設される。
【００６８】
次に、第１の導電プラグ５１及び層間絶縁膜４９上に、層間絶縁膜５２を形成する。レジスト膜をマスクとして、例えばＲＩＥ法により層間絶縁膜５２をエッチングし、第１の導電プラグ５１のＵ字型の左部上に第２のコンタクト開口部ＣＨ２ａを形成し、第１の導電プラグ５１のＵ字型の右部上に第３のコンタクト開口部ＣＨ２ｂを形成する。これ以降は、実施例１と同様な工程なので図示及び説明を省略する。
【００６９】
上述したように、本実施例の半導体装置及びその製造方法では、ＤＲＡＭのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１は、ビット線コンタクトＢＬＣの中央部に配置され、ビット線コンタクトの中心位置に配置される。上層の第２のコンタクト開口部ＣＨ２ａは、ビット線コンタクトＢＬＣの左部に配置され、ビット線コンタクトの中心位置に対して左方向にずれて配置される。上層の第３のコンタクト開口部ＣＨ２ｂは、ビット線コンタクトの右部に配置され、ビット線コンタクトの中心位置に対して右方向にずれて配置される。第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの縦方向の寸法を第１のコンタクト開口部ＣＨ１の縦方向の寸法よりも大きくしている。第１のコンタクト開口部ＣＨ１には第１の導電プラグ５１が埋設される。第１の導電プラグ５１の下部及び端部にはバリアメタル膜５０が設けられる。第２のコンタクト開口部ＣＨ２ａには第２の導電プラグ５４が埋設される。第３のコンタクト開口部ＣＨ２ｂには第３の導電プラグ５５が埋設される。第２の導電プラグ５４及び第３の導電プラグ５５の下部及び端部にはバリアメタル膜５３が設けられる。
【００７０】
このため、第１のコンタクト開口部ＣＨ１に対して、第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂの合わせズレが発生しても、下層の第１のコンタクト開口部ＣＨ１と上層の第２のコンタクト開口部ＣＨ２ａ及び第３のコンタクト開口部ＣＨ２ｂとのコンタクト面積を一定に保つことができるので、下層導電プラグと上層導電プラグのコンタクト抵抗を一定に保つことができる。
【００７１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７２】
例えば、実施例１では、ＮＡＮＤ型フラッシュメモリのビット線コンタクト部に適用し、実施例２ではＤＲＡＭのビット線コンタクト部に適用しているが、必ずしもこれに限定されるものではない。例えば、メモリよりも多層配線数が多い、システムＬＳＩやＳｏＣ（System  on  a  Chip）のロジック部などに適用してもよい。また、実施例２では上層コンタクト開口部を２つ設けているが、３つ以上上層コンタクト開口部を設けてもよい。
【００７３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板の第１主面に設けられ、前記半導体基板とは逆導電型の半導体層と、前記半導体層上に設けられた絶縁膜及び第１の層間絶縁膜を貫通し、前記半導体層表面を露出するように設けられた第１のコンタクト開口部に埋設された第１の導電プラグと、前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれて配置された第２のコンタクト開口部に埋設された第２の導電プラグと、前記第２の層間絶縁膜を貫通し、前記第１の導電プラグ表面を露出するように設けられ、中心位置が前記第１のコンタクト開口部の中心位置に対して端部方向にずれ、前記第２のコンタクト開口部と相対向するように配置された第３のコンタクト開口部に埋設された第３の導電プラグとを具備し、前記第１乃至３のコンタクト開口部の中心を結ぶ方向がＸ方向とした場合、前記第２及び第３のコンタクト寸法のＹ方向の最大寸法が前記第１のコンタクト寸法のＹ方向の最大寸法よりも大きい半導体装置。
【００７４】
（付記２）  前記第１乃至３のコンタクト開口部の形状は、長方形或いは正方形である付記１に記載の半導体装置。
【００７５】
（付記３）  スタックドコンタクト構造を有する半導体装置の製造方法であって、半導体基板上に形成されたトランジスタのゲートの間に、絶縁膜及び第１の層間絶縁膜を貫通し、前記トランジスタのソース或いはドレインを露出するように第１のコンタクト開口部を形成する工程と、前記第１のコンタクト開口部にＵ字型形状を有する第１の導電プラグを埋設する工程と、前記第１の導電プラグ及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜を貫通し、前記第１の導電プラグのＵ字型形状の上部の左端を露出するように第２のコンタクト開口部を形成し、前記第２の層間絶縁膜を貫通し、前記第１の導電プラグのＵ字型形状の上部の右端を露出するように、前記第２のコンタクト開口部と離間する第３のコンタクト開口部を形成する工程と、前記第２のコンタクト開口部に第２の導電プラグを埋設し、前記第３のコンタクト開口部に第３の導電プラグを埋設する工程とを具備する半導体装置の製造方法。
【００７６】
（付記４）  前記第１乃至３の導電プラグの下部及び端部にはバリアメタル膜が設けられる付記３に記載の半導体装置の製造方法。
【００７７】
（付記５）  前記第１の導電プラグは、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、或いは多結晶ポリシリコン膜であり、前記第２及び第３の導電プラグは、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ａｕ（金）、或いはＡｇ（銀）である付記４に記載の半導体装置の製造方法。
【００７８】
（付記６）  前記バリアメタル膜は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）、Ｔａ（タンタル）、或いはＮｂ（ニオブ）である付記５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係る半導体装置を示す平面図。
【図２】本発明の実施例１に係るビット線コンタクト部を示す平面図。
【図３】図１のＡ−Ａ線に沿う半導体装置の断面図。
【図４】本発明の実施例１に係るコンタクト開口部の径とシーム径の関係を示す図。
【図５】本発明の実施例１に係る上層コンタクトのズレ量に対するコンタクトチェーン歩留を示す図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例２に係る半導体装置を示す平面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００８０】
１  半導体基板
２、３、４２  半導体層
４  第１のゲート絶縁膜
５  フローティングゲート電極膜
６  第２のゲート絶縁膜
７  コントロールゲート電極膜
８、４５  金属シリサイド膜
９〜１４、２４、４６〜４８、５８  絶縁膜
１５、１８、４９、５２  層間絶縁膜
１６、１９、２２、５０、５３、５６  バリアメタル膜
１７、５１  第１の導電プラグ
２０、５４  第２の導電プラグ
２１、５５  第３の導電プラグ
２３、５７  金属配線
３１、３２  レジスト膜
４１  シャロートレンチアイソレーション（ＳＴＩ）
４３  ゲート絶縁膜
４４  ゲート電極膜
７０、７１  半導体装置
ＢＬ１〜３  ビット線
ＢＬＣ  ビット線コンタクト
ＣＨ１  第１のコンタクト開口部
ＣＨ２ａ  第２のコンタクト開口部
ＣＨ２ｂ  第３のコンタクト開口部
ＣＣＨ１、ＣＣＨ２ａ、ＣＣＨ２ｂ  コンタクト開口部の中心位置
ＳＧＤ、ＳＧＳ  制御線
ＳＬ  ソース線
ＷＬ１、ＷＬｎ、ＷＬｎａ  ワード線
Ｘ１、Ｘ２、Ｘ３  横方向寸法
Ｙ１、Ｙ２、Ｙ３  縦方向寸法
ΔＸ１  第２のコンタクト開口部のズレ量
ΔＸ２  第３のコンタクト開口部のズレ量
【図１】
2009252924.tif 000003
【図２】
2009252924.tif 000004
【図３】
2009252924.tif 000005
【図４】
2009252924.tif 000006
【図５】
2009252924.tif 000007
【図６】
2009252924.tif 000008
【図７】
2009252924.tif 000009
【図８】
2009252924.tif 000010
【図９】
2009252924.tif 000011
【図１０】
2009252924.tif 000012
【図１１】
2009252924.tif 000013