(57)【要約】      （修正有）【課題】センスアンプの安定動作を可能とする半導体記憶装置及び制御方法を提供する。【解決手段】電源電圧が１．２Ｖ以下であって、ビット線対間の電位差を増幅するセンスアンプと、前記センスアンプに前記電源電圧を供給する第１のトランジスタと、前記センスアンプに低電位側電圧を供給する第２のトランジスタと、前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態に制御する制御回路とを有する。【選択図】図１
2009123272.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が１．２Ｖ以下であって、ビット線対間の電位差を増幅するセンスアンプと、
前記センスアンプに前記電源電圧を供給する第１のトランジスタと、
前記センスアンプに低電位側電圧を供給する第２のトランジスタと、
前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態に制御する制御回路と、
を有する半導体記憶装置。
【請求項２】
前記第１のトランジスタと並列に接続され、前記電源電圧よりも高い電圧を供給する第３のトランジスタを更に有し、
前記第３のトランジスタは、前記第１のトランジスタと同時に導通状態になるよう前記制御回路によって制御される請求項１に記載の半導体記憶装置。
【請求項３】
前記第３のトランジスタは、前記ビット線対の一方のビット線の電位が前記電源電圧に達する前に非導通状態になるよう前記制御回路に制御される請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のトランジスタと並列に接続され、前記低電位側電源よりも低い電圧を供給する第４のトランジスタを更に有し、
前記第４のトランジスタは、前記第２のトランジスタと同時に導通状態になるよう前記制御回路に制御される請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第４のトランジスタは、前記ビット線対の一方のビット線の電位が前記低電位側電源の電圧に達する前に非導通状態になるよう前記制御回路によって制御される請求項４に記載の半導体記憶装置。
【請求項６】
相補ビット線にそれぞれ結合するメモリセルと、
前記メモリセルに結合するワード線と、
前記相補ビット線の間に結合するセンスアンプと、
前記センスアンプに１．２Ｖ以下の第１の電圧を選択的に印加する第１のスイッチ回路と、
前記センスアンプに前記第１の電圧よりも低い第２の電圧を選択的に印加する第２のスイッチ回路と、
前記第１のスイッチ回路を前記第２のスイッチ回路よりも先行、または同時に活性化する制御回路と、
を備える半導体記憶装置。
【請求項７】
前記ワード線を駆動する駆動回路を更に備え、
前記制御回路はワード線を活性化するタイミングを前記第１のスイッチ回路が活性化するタイミングよりも先行するように前記駆動回路を制御する請求項６に記載の半導体記憶装置。
【請求項８】
電源電圧が１．２Ｖ以下であって、ビット線間の電位差を増幅するセンスアンプと、前記センスアンプに前記電源電圧を供給する第１のトランジスタと、前記センスアンプに低電位側電圧を供給する第２のトランジスタとを有する半導体記憶装置の制御方法であって、
前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態とする半導体記憶装置の制御方法。
【請求項９】
前記第１のトランジスタと並列に接続され、前記電源電圧よりも高い電圧を供給する第３のトランジスタを更に有し、
前記第３のトランジスタを、前記第１のトランジスタと同時に導通状態にする請求項８に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にセンスアンプの安定動作を可能とする半導体記憶装置及び制御方法に関する。
【背景技術】
【０００２】
通常、コンピュータ等の電子機器は、データを格納するデータ格納手段を備える。このデータ格納手段として用いられる半導体記憶装置の一つにＤＲＡＭ（Direct Random Access Memory）がある。ＤＲＡＭは構造が比較的簡単であるため、高集積化が可能である利点を有する。
【０００３】
図１０にＤＲＡＭの回路の一例を示す。同図に示すように、ＤＲＡＭ１は、ビット線ＤＴ、ＤＢで構成されるビット線対にメモリセル１０と、センスアンプ２０が接続される。また、センスアンプ２０と電源電圧端子３０との間にＰＭＯＳトランジスタ２５が接続され、センスアンプ２０と接地端子３１との間にＮＭＯＳトランジスタ２６が接続される。
【０００４】
ＰＭＯＳトランジスタ２５のゲートには制御信号ＳＡＰを伝達する信号線５２が接続される。ＮＭＯＳトランジスタ２６のゲートには制御信号ＳＡＮを伝達する信号線５３が接続される。
【０００５】
メモリセル１０は、ゲートトランジスタ１１とデータの記憶用のキャパシタ１２を有する。ゲートトランジスタ１１は、ビット線ＤＴとキャパシタ１２の間に接続され、ゲートにはワード選択信号ＷＬを伝達するワード線ＷＬ５１が接続される。
【０００６】
センスアンプ２０は、ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４を有する。ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４は、ノードＡ１とＡ２の間に直列に接続される。また、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３のそれぞれのドレインがビット線ＤＴに接続され、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４のそれぞれのドレインがビット線ＤＢに接続される。ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３のそれぞれのゲートがビット線ＤＢに接続され、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４のそれぞれのゲートがビット線ＤＴに接続される。
【０００７】
ワード選択信号ＷＬが立ち上がると、ゲートトランジスタ１１がオンとなり、ビット線ＤＴとキャパシタ１２が電気的に接続され、電荷がビット線ＤＴに供給される。このことにより、ビット線ＤＴとＤＢに微小な電位差が生じ、活性化したセンスアンプ２０がその電位差を電源電圧と接地電圧まで増幅する。その後、この増幅された電位差によってキャパシタ１２が記憶するデータの読み出しが行われる。
【０００８】
センスアンプ２０が活性化すると、ビット線ＤＴ、ＤＢのうち高電位の方をＰＭＯＳトランジスタ２１、２２を介して電源電圧ＶＤＤに引き上げ、低電位の方をＮＭＯＳトランジスタ１３、２４を介して接地電圧ＶＳＳへ引き下げる。この電源電圧ＶＤＤへの引き上げはＰＭＯＳトランジスタ２５がオン、接地電位ＶＳＳへの引き下げはＮＭＯＳトランジスタ２６がオンになること開始される。
【０００９】
ここで、一般的にセンスアンプ２０の活性化のタイミングとして、ＮＭＯＳトランジスタ２６をＰＭＯＳトランジスタ２５より先にオンにし、ＮＭＯＳトランジスタ２３、２４をＰＭＯＳトランジスタ２１、２２より先行して動作させている。このＮＭＯＳトランジスタを先行させる動作は、センスアンプ２０の動作を安定させるために有効である。
【００１０】
なぜなら、センスアンプの感度を決定する重要な要因にセンスアンプを構成するトランジスタのしきい値電圧の釣り合いや電流駆動能力が影響するためである。例えばしきい値電圧の釣り合いの影響について述べると、センスアンプ２０を構成するトランジスタ２１、２２、２３、２４のしきい値電圧の差が１００ｍＶあれば、センスアンプの感度は１００ｍＶ低下することになるからである。従来、一般的にＰＭＯＳトランジスタの方がＮＭＯＳトランジスタより電流駆動能力が低く、更にしきい値電圧Ｖｔｈが高くばらつきも大きい。このため、より電流駆動能力が高く、しきい値電圧Ｖｔｈが相対的に低く、ばらつきが小さいＮＭＯＳトランジスタを先行して動作させることがセンスアンプ２０の安定した動作に必要であった。
【００１１】
ここで、電源電圧が３．３Ｖ程度まで低下すると、センスアンプ２０と電源電圧端子３０間に接続されるＰＭＯＳトランジスタ２５の電流駆動能力が低下し、ビット線ＤＴ、ＤＢの電位差の増幅動作が遅れてしまう。このため、３．３Ｖ程度の電源電圧において、センスアンプによるビット線ＤＴ、ＤＢの電位差の増幅動作の遅れを回避する技術が特許文献１に開示されている。特許文献１の回路を図１１に示す。また、この回路のタイミングチャートを図１２に示す。特許文献１では電源電圧ＶＤＤより高電圧のＶＰＰを用いてセンスアンプ２０をオーバードライブさせている。この高電圧ＶＰＰとセンスアンプ間のトランジスタ２５を、接地電圧とセンスアンプ間のトランジスタ２６よりも先にオンにしている。これにより、電源電圧ＶＤＤが３．３Ｖ程度で、ＰＭＯＳトランジスタの電流駆動能力が低下した場合であっても、センスアンプ２０によるビット線ＤＴ、ＤＢの電位差の増幅動作の速度低下が起こらない。しかし、特許文献１のセンスアンプ２０は、時刻ｔ２からｔ３の期間、高電圧のＶＰＰによりオーバードライブさせているが、あくまでＮＭＯＳトランジスタの動作開始時刻ｔ３の方が電源電圧ＶＤＤへの引き上げ時刻ｔ４より先行している。
【００１２】
ここで、近年の製造プロセスの微細化、高度化に伴い、製造プロセスの世代によっては、ＰＭＯＳトランジスタのしきい値電圧のばらつきがＮＭＯＳトランジスタのしきい値電圧のばらつきと同程度か、より低くなりつつある。
【００１３】
更に、電源電圧の低電圧化が進み、電源電圧が３．３Ｖ以下になってきた。最近ではＤＲＡＭ内蔵システムＬＳＩのように電源電圧が１．２Ｖ以下程度まで下がっている。このように電源電圧が低電圧化している一方で、トランジスタのしきい値電圧は大きくは変わっていない。このため、電源電圧に対するしきい値電圧の比率が以前に比べ大きくなっている。
【００１４】
よって、このような低電圧下でセンスアンプが安定して高速に動作するためには、上述したようなトランジスタの電流駆動能力の要素よりも、しきい値電圧の要素の方が大きくなった。よって、製造プロセスによるトランジスタのしきい値電圧のばらつきがセンスアンプの安定した高速動作にダイレクトに影響するようになった。
【００１５】
このため、センスアンプの高速性、安定性を確保するためには、可能な限りしきい値電圧のばらつきの少ないトランジスタを使用する必要性がでてきている。よって従来のまま、センスアンプのＮＭＯＳトランジスタをＰＭＯＳトランジスタより先行して動作させることに問題が出てきた。
【特許文献１】特開平１０−２６９７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来では、センスアンプのＮＭＯＳトランジスタをＰＭＯＳトランジスタより先行して動作させていた。１．２Ｖ以下のような電源電圧の低電圧化では、電源電圧に対するセンスアンプのトランジスタのしきい値電圧の比率が大きくなった。このため、トランジスタのしきい値電圧のばらつきによって、センスアンプの動作の安定性に影響がでており、しきい値電圧のばらつきの低減化が進んだＰＭＯＳトランジスタをＮＭＯＳトランジスタに対して同時または先行して動作させるセンスアンプが求められている。
【課題を解決するための手段】
【００１７】
本発明の一態様は、電源電圧が１．２Ｖ以下であって、ビット線対間の電位差を増幅するセンスアンプと、前記センスアンプに前記電源電圧を供給する第１のトランジスタと、前記センスアンプに低電位側電圧を供給する第２のトランジスタと、前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態に制御する制御回路とを有する半導体記憶装置である。
【００１８】
本発明の別の態様は、電源電圧が１．２Ｖ以下であって、ビット線間の電位差を増幅するセンスアンプと、前記センスアンプに前記電源電圧を供給する第１のトランジスタと、前記センスアンプに低電位側電圧を供給する第２のトランジスタとを有する半導体記憶装置の制御方法であって、前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態とする半導体記憶装置の制御方法である。
【００１９】
本発明にかかる半導体記憶装置及び制御方法は、センスアンプを構成する、一方のビット線を電源電圧に引き上げる、しきい値電圧のばらつきの低減されたＰＭＯＳトランジスタがＮＭＯＳトランジスタよりも先、もしくは同時に動作するためセンスアンプが安定に動作する。
【発明の効果】
【００２０】
本発明にかかる半導体記憶装置及び制御方法は、センスアンプの動作を安定化させる。
【発明を実施するための最良の形態】
【００２１】
発明の実施の形態１
【００２２】
以下、図面を参照して本発明の実施の形態１について説明する。本実施の形態では、半導体記憶装置の一例としてＤＲＡＭについて説明する。図１にＤＲＡＭ１の回路図を示す。図１に示すようにＤＲＡＭ１は、メモリセル１０と、ビット線ＤＴ、ＤＢによって構成されるビット線対と、センスアンプ２０と、ＰＭＯＳトランジスタ２５（第１のトランジスタ）と、ＮＭＯＳトランジスタ２６（第２のトランジスタ）と、電源電圧端子３０と、接地電圧端子３１と、制御回路４０と、駆動回路４１とを有する。メモリセル１０は、ビット線ＤＴへ接続される。センスアンプ２０は、ビット線ＤＴ、ＤＢの間に接続される。ＰＭＯＳトランジスタ２５は、センスアンプ２０と電源電圧端子３０との間に接続される。ＮＭＯＳトランジスタ２６は、センスアンプ２０と接地端子３１との間に接続される。
【００２３】
メモリセル１０は、ゲートトランジスタ１１と、データの記憶用のキャパシタ１２を有する。ゲートトランジスタ１１は、ビット線ＤＴとキャパシタ１２の間に接続され、ゲートにはワード線５１が接続される。
【００２４】
駆動回路４１は、ワード線５１を駆動し、ゲートトランジスタ１１の導通状態を制御するワード選択信号ＷＬを生成する。ワード線５１は、ゲートトランジスタ１１の導通状態を制御するワード選択信号ＷＬを伝達する。よって、ワード選択信号ＷＬがハイレベルになると、ゲートトランジスタ１１が導通状態となり、ビット線ＤＴとキャパシタ１２が電気的に接続される。よって、キャパシタ１２の記憶しているデータがビット線ＤＴへ伝達される。
【００２５】
ここで、図が煩雑になるのを避けるため同図ではメモリセル１０とセンスアンプ２０を１つのみ記載しているが、ＤＲＡＭ１は行方向に複数のメモリセルを有している。また、ＤＲＡＭ１は列方向にも同図と同様にビット線ＤＴ、ＤＢとそれに接続されたセンスアンプ２０を複数有している。
【００２６】
センスアンプ２０は、ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４を有する。ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４は、ノードＡ１とノードＡ２の間に直列に接続される。ＰＭＯＳトランジスタ２１のソースがノードＡ１に、ドレインがビット線ＤＴに、ゲートがビット線ＤＢに接続される。ＰＭＯＳトランジスタ２２のソースがノードＡ１に、ドレインがビット線ＤＢに、ゲートがビット線ＤＴに接続される。ＮＭＯＳトランジスタ２３のソースがノードＡ２に、ドレインがビット線ＤＴに、ゲートがビット線ＤＢに接続される。ＮＭＯＳトランジスタ２４のソースがノードＡ２に、ドレインがビット線ＤＢに、ゲートがビット線ＤＴに接続される。センスアンプ２０は、ビット線ＤＴ、ＤＢの電位差を電源電圧ＶＤＤと接地電圧ＶＳＳに増幅する。
【００２７】
ＰＭＯＳトランジスタ２５のソースが電源電圧端子３０に、ドレインがノードＡ１に、ゲートが制御線５２に接続される。ＮＭＯＳトランジスタ２６のソースが接地端子３１に、ドレインがノードＡ２に、ゲートが制御線５３に接続される。
【００２８】
制御回路４０は、制御信号ＳＡＰを制御線５２により伝達することでＰＭＯＳトランジスタ２５の導通状態を制御する。また、制御信号ＳＡＮを制御線５３により伝達することでＮＭＯＳトランジスタ２６の導通状態を制御する。ここで、制御回路４０は、制御線５２、５３に伝達する制御信号ＳＡＰ、ＳＡＮによりＰＭＯＳトランジスタ２５をＮＭＯＳトランジスタ２６よりも先、もしくは同時に導通状態にさせる。また、制御回路４０は、駆動回路４１に制御信号Ｃｎｔｌを送る。この制御信号Ｃｎｔｌにより、駆動回路４１は、ワード選択信号ＷＬをハイレベルにする。ワード選択信号ＷＬをハイレベルにするタイミングは、制御信号ＳＡＰ、ＳＡＮによってＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２６が導通状態となる前になるように制御回路４０によって制御されている。
【００２９】
電源電圧端子３０は、電源電圧ＶＤＤとして１．２Ｖ以下を供給する。または、電源電圧ＶＤＤとして、センスアンプ２０を構成するＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２のしきい値電圧の和の略１．４２倍以下になるようにしてもよい。これは、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２のしきい値電圧の和が、電源電圧ＶＤＤに対して略７０パーセント程度以上ということである。接地端子３１は、接地電圧ＶＳＳを出力する。
【００３０】
ここで図２（ａ）に示すように以前は電源電圧が５Ｖ程度であった。しかし、近年、電源電圧の低電圧化が進んでおり、ＤＲＡＭ内蔵システムＬＳＩのように電源電圧が１．２Ｖ以下程度まで下がってきている。このように電源電圧が低電圧化している一方で、トランジスタのしきい値電圧Ｖｔｈは０．５Ｖ程度から０．３Ｖ程度とほぼ変わっていない。よって、電源電圧ＶＤＤに対するしきい値電圧Ｖｔｈの比率が以前に比べ大きくなっている。このことは、製造プロセスによるトランジスタ２１、２２、２３、２４のしきい値電圧Ｖｔｈのばらつきがダイレクトにセンスアンプ２０の感度に影響し、延いてはセンスアンプの動作の高速性や安定性に対して影響することになる。よって、可能な限りしきい値電圧のばらつきの少ないトランジスタを使用し、動作開始の制御をする必要性がでてきた。
【００３１】
また近年、製造プロセスの微細化、高度化が進んでいる。よって、図２（ｂ）に示すように、同図(ａ)の電源電圧ＶＤＤの低下と同時に、ＰＭＯＳトランジスタのしきい値電圧のばらつきΔＶｔｈの低減化が進んでいる。ＮＭＯＳトランジスタに対するＰＭＯＳトランジスタのしきい値電圧の低減化の理由の例を以下に示す。
【００３２】
まず、ＰＭＯＳトランジスタではキャリアのモビリティが小さいため、トランジスタの幅をＮＭＯＳトランジスタよりも大きくしている。ここでしきい値電圧のばらつきΔＶｔｈはトランジスタの幅や長さに反比例することは広く知られている。このため、トランジスタの幅が大きいＰＭＯＳトランジスタの方がＮＭＯＳトランジスタよりしきい値電圧のばらつきの低減化に対し有利である。
【００３３】
また、チャンネルを形成するためＰＭＯＳトランジスタは不純物のドープに砒素（Ａｓ）を使用する。同様にＮＭＯＳトランジスタは不純物のドープにボロン（Ｂ）を使用する。ここで、ボロンは砒素と比較して拡散係数が非常に大きく、熱処理等のプロセスによりチャンネルにおける濃度の変化（ばらつき）が起こりやすい。反対に砒素は熱処理等のプロセスでもチャンネルにおける濃度の変化が小さい。このため、ＰＭＯＳトランジスタの方がより安定的にチャンネルを形成しやすく、ＮＭＯＳトランジスタよりしきい値電圧のばらつきの低減化に対し有利である。
【００３４】
ここで、前述したチャネル領域でのドーパントとは逆に、ＰＭＯＳトランジスタは拡散領域（ドレイン、ソース領域）ではボロンを注入する。したがって、ＮＭＯＳトランジスタのチャネル領域で起こっていたボロン濃度の変化（ばらつき）が、ＰＭＯＳトランジスタの拡散領域で発生してしまう。つまり、拡散領域での不純物濃度のばらつきという点では、ＰＭＯＳトランジスタの方がＮＭＯＳトランジスタに比べて不利である。しかしながら、センスアンプは形状のばらつきを受けにくくするため、最小設計基準では設計されず、少し余裕をもったＬ寸法で設計される。よって、前述したような拡散領域での濃度ばらつきのゲート長方向への（Ｌｍｉｎ）影響は低い。以上のような理由により、ＰＭＯＳトランジスタのしきい値電圧のばらつきが、ＮＭＯＳトランジスタに比して同程度か、より低くなりつつある。
【００３５】
よって、本実施の形態１で用いるセンスアンプ２０のＰＭＯＳトランジスタ２１、２２は、同じくセンスアンプ２０を構成するＮＭＯＳトランジスタ２３、２４よりもしきい値電圧のばらつきが少なくとも同程度か、もしくはより少ない場合を想定する。
【００３６】
次に、本実施の形態にかかるＤＲＡＭ１における動作について説明する。ここでは、メモリセル１０がハイレベルのデータを記憶している場合を説明する。図３にＤＲＡＭ１の動作を説明するタイミングチャートを示す。なお、ＤＲＡＭ１はメモリセル１０へのアクセスが行われない期間、つまりワード線５１に伝達されるワード選択信号ＷＬがロウレベルの期間は、プリチャージ回路（不図示）とイコライザ（不図示）により、ビット線ＤＴ、ＤＢがＨＶＤＤ（ＶＤＤ／２）にチャージされる。
【００３７】
時刻ｔ１において、ワード線５１に伝達されるワード選択信号ＷＬはハイレベルとなり、ゲートトランジスタ１１が導通状態となる。メモリセル１０のキャパシタ１２の保持する電荷がビット線ＤＴへ伝達し、ビット線ＤＴの電位が僅かに上昇する。
【００３８】
時刻ｔ２において、制御回路４０から制御線５２に伝達される制御信号ＳＡＰがロウレベルに立ち下がる。また同時に制御回路４０から制御線５３に伝達される制御信号ＳＡＮがハイレベルに立ち上がる。よって、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６が同時に導通状態となり、ノードＡ１と電源電圧端子３０、ノードＡ２と接地電圧端子３１が電気的に接続され、センスアンプ２０が活性化する。このため、ビット線ＤＢより僅かに高いビット線ＤＴの電位がセンスアンプ２０のＰＭＯＳトランジスタ２１、２２を介して電源電圧ＶＤＤに引き上げられる。また同時に、ビット線ＤＴより僅かに低いビット線ＤＢの電位がセンスアンプ２０のＮＭＯＳトランジスタ２３、２４を介して接地電圧ＶＳＳに引き下げられる。
【００３９】
よって、上記一連の動作によりメモリセル１０の記憶するデータが増幅されて、ビット線ＤＴ、ＤＢの電位が外部出力装置へ出力される。この後はワード選択信号ＷＬがロウレベルに立ち下がり、センスアンプ２０も動作を停止し、プリチャージ回路とイコライザによりビット線ＤＴ、ＤＢの電位が再びＨＶＤＤ（ＶＤＤ／２）とされる。
【００４０】
上記説明より、本実施の形態１にかかるＤＲＡＭ１では、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下において、センスアンプ２０の活性化時にＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を同時に動作させる。これは、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６を同時に導通状態にすることで行われる。
【００４１】
ここで、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下では、センスアンプ２０を構成するトランジスタのしきい値電圧と電源電圧ＶＤＤが近く、トランジスタが動作しづらくセンスアンプ２０の活性化が難しい。よって、センスアンプ２０に形成されるトランジスタのしきい値電圧のばらつきが大きければ、センスアンプ２０の動作の安定性に影響し問題となっていた。
【００４２】
しかし近年、上述したようにセンスアンプ２０を構成するＰＭＯＳトランジスタ２１、２２は製造プロセスの高度化によりＮＭＯＳトランジスタ２３、２４よりしきい値電圧のばらつきが同程度になっている。よって、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下においても、少なくともＮＭＯＳトランジスタ２３、２４と同程度にＰＭＯＳトランジスタ２１、２２はばらつきの少ない安定したしきい値電圧で導通、非導通の動作を行える。よって、図３の時刻ｔ２にＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６を同時にオンにし、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を同時に動作させてもセンスアンプ２０の動作の安定性に問題が無い。このため、ＤＲＡＭ１の動作の安定性にも問題が生じない。
【００４３】
また、従来のようにセンスアンプを構成するＮＭＯＳトランジスタの動作を先行させる必要がなく、ＰＭＯＳトランジスタを同時に動作させることができる。このため、センスアンプの増幅動作が速くなる。このような効果は、電源電圧ＶＤＤが１．０Ｖ以下でより顕著となる。
【００４４】
またここで、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を同時に動作させることにより、センスアンプ２０に貫通電流が流れ、消費電流やノイズの悪影響が生じることが懸念される。しかし、本実施の形態１では、従来のように電源電圧ＶＤＤが高くなく１．２Ｖ以下の低電圧であるため、センスアンプ２０を構成するトランジスタのしきい値電圧と電源電圧ＶＤＤが近くセンスアンプ２０が動作しにくい。このため、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６が同時に導通状態となり、センスアンプの２０が活性化されても、従来のように貫通電流が流れにくい。このため、図３のように、ＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６を同時にオンにして、センスアンプ２０のＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を動作させても問題が生じない。
【００４５】
ここで、図３のタイミングチャートによるＤＲＡＭ１の動作は、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２のしきい値電圧のばらつきが同程度である場合に適用できる。さらに、ＰＭＯＳトランジスタのしきい値電圧のばらつきの低減が進み、ＮＭＯＳトランジスタのしきい値電圧のばらつきよりも小さくなった場合、センスアンプ２０の活性化時にＰＭＯＳトランジスタをＮＭＯＳトランジスタに先行して動作させてもよい。よって、この場合のタイミングチャートを図４に示す。
【００４６】
以下、図４に示すタイミングチャートに従って、ＤＲＡＭ１の動作を説明する。図３と同様にメモリセル１０がハイレベルのデータを記憶しているとする。
【００４７】
時刻ｔ１において、ワード線５１に伝達されるワード選択信号ＷＬはハイレベルとなり、ゲートトランジスタ１１が導通状態となる。このため、メモリセル１０のキャパシタ１２の保持する電荷がビット線ＤＴへ伝達し、ビット線ＤＴの電位が僅かに上昇する。
【００４８】
時刻ｔ２において、制御回路４０から制御線５２に伝達される制御信号ＳＡＰがロウレベルに立ち下がる。よって、ＰＭＯＳトランジスタ２５が導通状態となり、ノードＡ１と電源電圧端子３０が電気的に接続されセンスアンプ２０が活性化する。このため、ビット線ＤＢより僅かに高いビット線ＤＴの電位がセンスアンプ２０のＰＭＯＳトランジスタ２１、２２を介して電源電圧ＶＤＤに引き上げられる。
【００４９】
時刻ｔ３において、制御回路４０から制御線５３に伝達される制御信号ＳＡＮがハイレベルに立ち上がる。よって、ＮＭＯＳトランジスタ２６が導通状態となり、ノードＡ２と接地電圧端子３１が電気的に接続される。このため、ビット線ＤＴより低いビット線ＤＢの電位がセンスアンプ２０のＮＭＯＳトランジスタ２３、２４を介して接地電圧ＶＳＳに引き下げられる。
【００５０】
よって、上記一連の動作によりメモリセル１０の記憶するデータが増幅されて、ビット線ＤＴ、ＤＢの電位が外部出力装置へ出力される。この後はワード選択信号ＷＬがロウレベルに立ち下がり、センスアンプ２０も動作を停止し、プリチャージ回路とイコライザによりビット線ＤＴ、ＤＢの電位が再びＨＶＤＤ（ＶＤＤ／２）とされる。
【００５１】
上記説明より、図４のタイミングチャートで動作するＤＲＡＭ１では、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下において、センスアンプ２０の活性化時にＮＭＯＳトランジスタ２３、２４より先にＰＭＯＳトランジスタ２１、２２を動作させる。これは、ＰＭＯＳトランジスタ２５をＮＭＯＳトランジスタ２６より先行して導通状態にすることで行われる。
【００５２】
本実施の形態１のセンスアンプ２０を構成するＰＭＯＳトランジスタ２１、２２は、製造プロセスの高度化によりＮＭＯＳトランジスタ２３、２４よりしきい値電圧のばらつきが少ない。よって、例えば電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下においても、ＰＭＯＳトランジスタ２１、２２はばらつきの少ない安定したしきい値電圧で導通、非導通の動作を行える。このため、上述したようにＰＭＯＳトランジスタ２５をＮＭＯＳトランジスタ２６より先に導通状態とし、センスアンプ２０のＰＭＯＳトランジスタ２１、２２を先行して動作させることで、従来のＮＭＯＳトランジスタ２３、２４を先行させる場合と比較して、安定した動作を得ることができる。このような効果は、電源電圧ＶＤＤが１．０Ｖ以下でより顕著となる。
【００５３】
発明の実施の形態２
【００５４】
実施の形態２にかかるＤＲＡＭ２の回路図を図５に示す。図５に示すように、ＤＲＡＭ２は、センスアンプ２０と、電源電圧ＶＤＤより高電圧のＶＰＰを供給する端子３２（以後、ＶＰＰ電圧端子とする）との間にＰＭＯＳトランジスタ２７を更に有する。また、ＰＭＯＳトランジスタ２７と制御回路４０とを制御線５４で接続する。
【００５５】
ＰＭＯＳトランジスタ２７は、ソースがＶＰＰ電圧端子３２に、ドレインがノードＡ１に、ゲートが制御線５４に接続される。また、ＰＭＯＳトランジスタ２５は、ソースが電源電圧端子３０に、ドレインがノードＡ１に、ゲートが制御線５５に接続される。
【００５６】
制御回路４０は、制御信号ＳＡＰ１を制御線５４により伝達することでＰＭＯＳトランジスタ２７の導通状態を制御する。制御信号ＳＡＰ２を制御線５５により伝達することでＰＭＯＳトランジスタ２５の導通状態を制御する。また、制御信号ＳＡＮを制御線５３により伝達することでＮＭＯＳトランジスタ２６の導通状態を制御する。ここで、制御回路４０は、制御線ＳＡＰ１、ＳＡＰ２、ＳＡＮに伝達する制御信号によりセンスアンプ２０の活性化時においてＰＭＯＳトランジスタ２５、２７をＮＭＯＳトランジスタ２６と同時、もしくは先に導通状態にさせる。
【００５７】
次に、本実施の形態にかかるＤＲＡＭ２における動作について説明する。ここでは、メモリセル１０がハイレベルのデータを記憶している場合を説明する。図６にＤＲＡＭ２の動作を説明するタイミングチャートを示す。なお、ＤＲＡＭ２はメモリセル１０へのアクセスが行われない期間、つまりワード線５１に伝達されるワード選択信号ＷＬがロウレベルの期間は、プリチャージ回路（不図示）とイコライザ（不図示）により、ビット線ＤＴ、ＤＢがＨＶＤＤ（ＶＤＤ／２）にプリチャージされる。
【００５８】
時刻ｔ１において、ワード線５１に伝達されるワード選択信号ＷＬはハイレベルとなり、ゲートトランジスタ１１が導通状態となる。このため、メモリセル１０のキャパシタ１２の保持する電荷がビット線ＤＴへ伝達し、ビット線ＤＴの電位が僅かに上昇する。
【００５９】
時刻ｔ２において、制御回路４０から制御線５４、５５に伝達される制御信号ＳＡＰ１、ＳＡＰ２がロウレベルに立ち下がる。また同時に制御回路４０から制御線５３に伝達される制御信号ＳＡＮがハイレベルに立ち上がる。よって、ＰＭＯＳトランジスタ２７、２５とＮＭＯＳトランジスタ２６が同時に導通状態となり、ノードＡ１とＶＰＰ電圧端子３２、電源電圧端子３０、ノードＡ２と接地電圧端子３１が電気的に接続され、センスアンプ２０が活性化する。このため、ビット線ＤＢより僅かに高いビット線ＤＴの電位がセンスアンプ２０のＰＭＯＳトランジスタ２１、２２を介して電源電圧ＶＤＤに引き上げられる。また同時に、ビット線ＤＴより僅かに低いビット線ＤＢの電位がセンスアンプ２０のＮＭＯＳトランジスタ２３、２４を介して接地電圧ＶＳＳに引き下げられる。
【００６０】
時刻ｔ３において、制御回路４０から制御線５４に伝達される制御信号ＳＡＰ１がロウレベルに立ち上がる。よって、ＰＭＯＳトランジスタ２７が非導通状態となり、ビット線ＤＴに対するＰＭＯＳトランジスタ２１、２２を介した高電位ＶＰＰ側への引き下げは終了する。しかし、制御信号ＳＡＰ２はハイレベルのままなので、センスアンプ２０は引き続きＰＭＯＳトランジスタ２１、２２を介してビット線ＤＴを電源電圧ＶＤＤへ引き上げる。
【００６１】
よって、上記一連の動作によりメモリセル１０の記憶するデータが増幅されて、ビット線ＤＴ、ＤＢの電位が外部出力装置へ出力される。この後はワード選択信号ＷＬがロウレベルに立ち下がり、センスアンプ２０も動作を停止し、プリチャージ回路とイコライザによりビット線ＤＴ、ＤＢの電位が再びＨＶＤＤ（ＶＤＤ／２）とされる。
【００６２】
ここで、時刻ｔ２からｔ３までの期間Ｔａの間、ノードＡ１が電源電圧ＶＤＤより高電位の電圧ＶＰＰを供給するＶＰＰ電圧端子３２と電気的に接続される。このため、期間Ｔａの間、ビット線ＤＴの電位の高電位側への引き上げは、ＶＤＤとＶＰＰを供給する２つの電源が行う。よって、実施の形態１のようにノードＡ１が電源電圧端子３０とでしか接続されない場合と比較して、ビット線ＤＴの電位を素早く高電位側に引き上げることができる。ただし、期間Ｔａが必要以上に長い場合、ノードＡ１の電位が電源電圧ＶＤＤ以上に上昇し、ＶＰＰ電圧端子３２から電源電圧端子３０へ貫通電流が流れてしまう。このため、制御信号ＳＡＰ１により、ＰＭＯＳトランジスタ２７が導通状態となる期間Ｔａは、ビット線ＤＴが電源電圧ＶＤＤに引き上げられる少し手前で終了するよう制御回路４０でコントロールされる。
【００６３】
上記説明より、図６のタイミングチャートで動作するＤＲＡＭ２では、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下において、センスアンプ２０の活性化時にＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を同時に動作させる。これは、ＰＭＯＳトランジスタ２５、２７とＮＭＯＳトランジスタ２６を同時に導通状態にすることで行われる。
【００６４】
ここで、実施の形態１と同様に、センスアンプ２０を構成するＰＭＯＳトランジスタ２１、２２は製造プロセスの高度化によりＮＭＯＳトランジスタ２３、２４よりしきい値電圧のばらつきが同程度になっている。よって、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下においても、少なくともＮＭＯＳトランジスタ２３、２４と同程度にＰＭＯＳトランジスタ２１、２２はばらつきの少ない安定したしきい値電圧で導通、非導通の動作を行える。よって、図６の時刻ｔ２にＰＭＯＳトランジスタ２５、２７とＮＭＯＳトランジスタ２６を同時にオンにし、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２を同時に動作させてもセンスアンプ２０の動作の安定性に問題が無い。このため、ＤＲＡＭ１の動作の安定性にも問題が生じない。
【００６５】
また、従来のようにセンスアンプを構成するＮＭＯＳトランジスタの動作を先行させる必要がなく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同時に動作させることができる。このため、センスアンプの増幅動作が速くなる。更に、期間Ｔａの間はＶＤＤとＶＰＰの電位を供給する２つの電源がビット線の一方の電位を高電位側に引き上げるため、センスアンプ２０の増幅速度を更に上げることができる。このような効果は、電源電圧ＶＤＤが１．０Ｖ以下でより顕著となる。
【００６６】
ここで、図６のタイミングチャートによるＤＲＡＭ２の動作は、ＮＭＯＳトランジスタ２３、２４とＰＭＯＳトランジスタ２１、２２のしきい値電圧のばらつきが同程度である場合に適用できる。さらに、ＰＭＯＳトランジスタのしきい値電圧のばらつきの低減が進み、ＮＭＯＳトランジスタのしきい値電圧のばらつきよりも小さくなった場合、センスアンプ２０の活性化時にＰＭＯＳトランジスタをＮＭＯＳトランジスタに先行して動作させてもよい。よって、この場合のタイミングチャートを図７に示す。
【００６７】
以下、図７に示すタイミングチャートに従って、ＤＲＡＭ２の動作を説明する。図６と同様にメモリセル１０がハイレベルのデータを記憶しているとする。
【００６８】
時刻ｔ１において、ワード線５１に伝達されるワード選択信号ＷＬはハイレベルとなり、ゲートトランジスタ１１が導通状態となる。このため、メモリセル１０のキャパシタ１２の保持する電荷がビット線ＤＴへ伝達し、ビット線ＤＴの電位が僅かに上昇する。
【００６９】
時刻ｔ２において、制御回路４０から制御線５４、５５に伝達される制御信号ＳＡＰ１、ＳＡＰ２がロウレベルに立ち下がる。よって、ＰＭＯＳトランジスタ２７、２５が導通状態となり、ノードＡ１と電源電圧端子３０とＶＰＰ電圧端子３２が電気的に接続されセンスアンプ２０が活性化する。このため、ビット線ＤＢより僅かに高いビット線ＤＴの電位がセンスアンプ２０のＰＭＯＳトランジスタ２１、２２を介して高電位ＶＰＰ側に引き上げられる。
【００７０】
時刻ｔ３において、制御回路４０から制御線５３に伝達される制御信号ＳＡＮがハイレベルに立ち上がる。よって、ＮＭＯＳトランジスタ２６が導通状態となり、ノードＡ２と接地電圧端子３１が電気的に接続される。このため、ビット線ＤＴより低いビット線ＤＢの電位がセンスアンプ２０のＮＭＯＳトランジスタ２３、２４を介して接地電圧ＶＳＳに引き下げられる。
【００７１】
時刻ｔ４において、制御回路４０から制御線５４に伝達される制御信号ＳＡＰ１がロウレベルに立ち上がる。よって、ＰＭＯＳトランジスタ２７が非導通状態となり、ビット線ＤＴに対するＰＭＯＳトランジスタ２１、２２を介した高電圧ＶＰＰ側への引き下げは終了する。しかし、制御信号ＳＡＰ２はハイレベルのままなので、センスアンプ２０は引き続きＰＭＯＳトランジスタ２１、２２を介してビット線ＤＴを電源電圧ＶＤＤへ引き上げる。
【００７２】
よって、上記一連の動作によりメモリセル１０の記憶するデータが増幅されて、ビット線ＤＴ、ＤＢの電位が外部出力装置へ出力される。この後はワード選択信号ＷＬがロウレベルに立ち下がり、センスアンプ２０も動作を停止し、プリチャージ回路とイコライザによりビット線ＤＴ、ＤＢの電位が再びＨＶＤＤ（ＶＤＤ／２）とされる。
【００７３】
上記説明より、図７のタイミングチャートで動作するＤＲＡＭ２では、電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下において、センスアンプ２０の活性化時にＮＭＯＳトランジスタ２３、２４より先にＰＭＯＳトランジスタ２１、２２を動作させる。これは、ＰＭＯＳトランジスタ２７、２５をＮＭＯＳトランジスタ２６より先行して導通状態にすることで行われる。
【００７４】
実施の形態１と同様、本実施の形態２のセンスアンプ２０を構成するＰＭＯＳトランジスタ２１、２２は、製造プロセスの高度化によりＮＭＯＳトランジスタ２３、２４よりしきい値電圧のばらつきが少ない。よって、例えば電源電圧ＶＤＤが１．２Ｖ以下の低電源電圧下においても、ＰＭＯＳトランジスタ２１、２２はばらつきの少ない安定したしきい値電圧で導通、非導通の動作を行える。このため、上述したようにＰＭＯＳトランジスタ２５をＮＭＯＳトランジスタ２６より先に導通状態とし、センスアンプ２０のＰＭＯＳトランジスタ２１、２２を先行して動作させることで、従来のようにＮＭＯＳトランジスタ２３、２４を先行させる場合と比較して、安定した動作を得ることができる。このような効果は、電源電圧ＶＤＤが１．０Ｖ以下でより顕著となる。更に、期間Ｔａの間はＶＤＤとＶＰＰの電位を供給する２つの電源がビット線の一方の電位を高電位側に引き上げるため、センスアンプ２０の動作速度を上げることができる。
【００７５】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図８のＤＲＡＭ３に示すように、ノードＡ２と接地電圧ＶＳＳより低電圧のＶＫＫを供給する端子３３（以後、ＶＫＫ電圧端子とする）との間にＮＭＯＳトランジスタ２８を更に有するようにしてもよい。ＮＭＯＳトランジスタ２８は、制御線５７とゲートが接続され、制御回路４０からの制御信号ＳＮＡ１により導通、非導通が制御される。
【００７６】
また、ＤＲＡＭ３のタイミングチャートを図９に示す。ここで、メモリセル１０がハイレベルのデータを記憶しているとする。図９に示すように、時刻ｔ２において制御信号ＳＡＰを立ち下げ、制御信号ＳＡＮ１、ＳＡＮ２を立ち上げる。よって、期間Ｔｂの間はビット線ＤＢの電位が素早く低電位ＶＰＰ側に引き下げられ、センスアンプ２０の動作速度を上げることができる。この場合でも、センスアンプ２０のＮＭＯＳトランジスタ２３、２４を先行させて動作させる場合と比較して、センスアンプ２０の安定した動作を得ることができる。ただし、期間Ｔｂが必要以上に長い場合、接地電圧端子３１からＶＫＫ電圧端子３３へ貫通電流が流れてしまう。このため、制御回路４０は制御信号ＳＡＮ１により、ビット線ＤＢが接地電圧ＶＳＳに引き下げられる少し手前で終了するようコントロールする。
【００７７】
また、図８の回路構成と図５の回路構成を組み合わせて用いてもかまわない。
【図面の簡単な説明】
【００７８】
【図１】実施形態１にかかるＤＲＡＭの回路構成である。
【図２】製造プロセスの世代による電源電圧、しきい値電圧、しきい値電圧のばらつきの関係を示すグラフである。
【図３】実施形態１にかかるＤＲＡＭにおける動作のタイミングチャートである。
【図４】実施形態１にかかるＤＲＡＭにおける動作の別のタイミングチャートである。
【図５】実施形態２にかかるＤＲＡＭの回路構成である。
【図６】実施形態２にかかるＤＲＡＭにおける動作のタイミングチャートである。
【図７】実施形態２にかかるＤＲＡＭにおける動作の別のタイミングチャートである。
【図８】その他の実施形態にかかるＤＲＡＭの回路構成である。
【図９】その他の実施形態にかかるＤＲＡＭにおける動作のタイミングチャートである。
【図１０】一般的なＤＲＡＭの回路構成である。
【図１１】従来技術にかかるＤＲＡＭの回路構成である。
【図１２】従来技術にかかるＤＲＡＭにおける動作の別のタイミングチャートである。
【符号の説明】
【００７９】
１  ＤＲＡＭ
１０  メモリセル
１１  ゲートトランジスタ
１２  キャパシタ
２０  センスアンプ
２１、２２、２５  ＰＭＯＳトランジスタ
２３、２４、２６  ＮＭＯＳトランジスタ
３０  電源電圧端子
３１  接地電圧端子
４０  制御回路
５１  ワード線
５２、５３  制御線
【図１】
2009123272.tif 000003
【図２】
2009123272.tif 000004
【図３】
2009123272.tif 000005
【図４】
2009123272.tif 000006
【図５】
2009123272.tif 000007
【図６】
2009123272.tif 000008
【図７】
2009123272.tif 000009
【図８】
2009123272.tif 000010
【図９】
2009123272.tif 000011
【図１０】
2009123272.tif 000012
【図１１】
2009123272.tif 000013
【図１２】
2009123272.tif 000014