(57)【要約】【課題】  イオン注入時のチャネリングを防止することが可能な半導体装置の製造方法を提供する。【解決手段】  キャパシタを有する半導体装置の製造工程において、キャパシタの誘電膜となる絶縁膜とゲート電極上のチャネリング防止膜を同時に形成する。製造工程の簡略化および熱工程の削減が可能となる。【選択図】  図２
2009252865.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
レジスト膜を介して前記ゲート電極に対して自己整合的に不純物をイオン注入する工程と、
前記レジスト膜を除去した後に、前記絶縁膜上に多結晶シリコンを堆積して、前記キャパシタ下部電極と重なるようにキャパシタ上部電極を形成する工程と、からなる半導体装置の製造方法。
【請求項２】
素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に第１の多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
前記絶縁膜上に第２の多結晶シリコンを堆積する工程と、
レジスト膜を介して前記第２の多結晶シリコンの下となる半導体基板に不純物をイオン注入する工程と、
前記キャパシタ下部電極と重なるようにキャパシタ上部電極を形成する工程と、からなる半導体装置の製造方法。
【請求項３】
素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に第１の多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
前記絶縁膜上に第２の多結晶シリコンを堆積する工程と、
レジスト膜をキャパシタ下部電極に重なるように形成する工程と、
前記レジスト膜を介して前記第２の多結晶シリコンの下となる半導体基板に不純物をイオン注入する工程と、
前記レジスト膜をマスクとしてキャパシタ上部電極を形成する工程と、からなる半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程が熱酸化工程であることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する工程が熱酸化工程および窒化工程であることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にはイオン注入用マスクに関する製造方法である。
【背景技術】
【０００２】
半導体装置においては、例えばソースドレイン領域やチャネル領域を形成するために不純物をイオン注入する際、被注入領域に単結晶が露出していると、一般に、チャネリングという現象が発生する。単結晶では原子が整然と配列しているため、原子列に平行に入射したイオンが単結晶基板深くまで到達するためにこのような現象が起こる。これは単結晶に限ることではなく、多結晶シリコンなどでも同様である。（例えば、非特許文献１参照）
ＭＯＳトランジスタのソースドレイン領域を形成する場合には、予め形成した多結晶シリコン膜からなるゲート電極をマスクとして自己整合的にソースドレインとなる領域にイオンを注入するが、ゲート電極の表面には様々な結晶面が露出しており、そのいくつかはイオン注入するに際してチャネリングを生じる可能性が高い。チャネリングが生じるとゲート電極下部のゲート絶縁膜がダメージを受けてしまう。これを回避するためにゲート電極を酸化膜で被覆してからイオン注入することが行われる。
【非特許文献１】「超ＬＳＩ材料・プロセスの基礎」オーム社、１９８７年、１３４頁
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ゲート電極を被覆する酸化膜形成工程を追加することは工程の複雑化を招くという問題点がある。さらには熱工程の追加により、半導体基板中の不純物プロファイルに影響を及ぼすという問題点もある。
【０００４】
本発明は、上記課題に鑑み、工程の複雑化を招くことなく、チャネリング現象を防止することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明では下記のような手段を用いた。
【０００６】
（１）素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
レジスト膜を介して不純物をイオン注入する工程と、
前記レジスト膜を除去した後に、前記絶縁膜上に多結晶シリコンを堆積して、前記キャパシタ下部電極と重なるようにキャパシタ上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法とした。
【０００７】
（２）素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコンを堆積する工程と、
レジスト膜を介して不純物をイオン注入する工程と、
前記キャパシタ下部電極と重なるようにキャパシタ上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法とした。
【０００８】
（３）素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、
少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコンを堆積する工程と、
レジスト膜をキャパシタ下部電極に重なるように形成する工程と、
前記レジスト膜を介して不純物をイオン注入する工程と、
前記レジスト膜をマスクとしてキャパシタ上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法とした。
【０００９】
（４）前記絶縁膜を形成する工程が熱酸化工程であることを特徴とする半導体装置の製造方法とした。
【００１０】
（５）前記絶縁膜を形成する工程が熱酸化工程および窒化工程であることを特徴とする半導体装置の製造方法とした。
【発明の効果】
【００１１】
上述したように、本発明では、キャパシタ下部電極と上部電極に挟まれた絶縁膜をイオン注入時のチャネリング防止膜として用いることでチャネリング防止膜とキャパシタ誘電膜が同時工程で形成可能となるため工程数削減になる。さらには、熱工程の削減にもなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図1乃至図4に基づいて説明する。まず、図１、図２      （ａ）、図３、図４を使って本発明の第1の実施例について説明する。
【００１３】
図１は、次に示す工程を経た後の半導体基板の断面図である。半導体基板５はその表面にロコス酸化によって形成された素子分離領域６が設けられており、次に半導体基板５表面を熱酸化することでゲート酸化膜４が形成されている。次いで、半導体基板全面に第1の多結晶シリコンを堆積した後、第1の多結晶シリコンに不純物を導入し、レジスト膜をマスクとして第1の多結晶シリコンをエッチングして、ゲート酸化膜４上にはゲート電極３を形成する。同時に、素子分離領域６上にはキャパシタ下部電極２を形成する。このようにして図１に示す構造を得ることができる。
【００１４】
次に、熱酸化を施しゲート電極３表面やキャパシタ下部電極２の上表面や側面に絶縁膜１を設ける。キャパシタ下部電極２上の絶縁膜１は後にキャパシタ電極に挟まれた誘電膜となり、ゲート電極３表面の絶縁膜はイオン注入時のチャネリング防止膜として働く。なお、絶縁膜１は熱酸化のみによって形成しても良いし、熱酸化後に窒化してさらに熱酸化するという方法で形成しても良い。
【００１５】
図２（ａ）は、少なくともキャパシタ下部電極上の絶縁膜１を覆うように形成されたレジスト膜７をマスクとして、ゲート電極３に対して自己整合的に不純物８をイオン注入法にて導入する工程を示す断面図である。イオン注入された不純物は多結晶シリコンの無い部分を通過し、半導体基板５に導入される。ゲート電極３の表面には絶縁膜１が存在するため、ゲート電極表面でチャネリングは発生せず、ゲート電極３の下のゲート酸化膜４にダメージを与えることはない。イオン注入で利用したレジスト膜を剥離した後に熱処理を施すことで不純物領域９がゲート電極３に対して自己整合的に半導体基板５の表面近傍に形成される。
【００１６】
次いで、図３の断面図に示すように、半導体基板全面に第２の多結晶シリコンを堆積した後に、第２の多結晶シリコン全面に不純物を導入し、キャパシタ下部電極領域上に下部電極よりも小さいレジスト膜１１を形成する。
【００１７】
次に、図４に示すように、レジスト膜１１をマスクとして第２の多結晶ポリシリコンをエッチングしてキャパシタ上部電極１０を形成する。下地のキャパシタ絶縁膜１とキャパシタ下部電極２も同一のマスクでエッチングして図４の構造を得る。
【００１８】
上述の工程を経ることにより、簡素な工程でゲート電極のチャネリング防止ができる。
【００１９】
本発明の第２の実施例について、図２（ａ）に代えて、図２（ｂ）を使って説明する。
【００２０】
図２（ａ）では、絶縁膜１を形成した後に不純物８のイオン注入を行っているが、図２（ｂ）に示すように、不純物のイオン注入を図２（ａ）よりも後の工程で行うという製造方法でも良い。図１に示すように絶縁膜１を設けた後に、キャパシタ上部電極１０となる第２の多結晶シリコンを絶縁膜上に堆積し、第２の多結晶シリコン前面に不純物を導入する。次いで、少なくともキャパシタ下部電極領域が覆われるようにレジスト膜７を形成し、それをマスクとして不純物領域９を形成するための不純物８をイオン注入法にて導入する。このときのイオン注入するエネルギーは図２（ａ）の場合よりも大きく設定する。不純物が第２の多結晶シリコンを通過するが、その下の第1の多結晶シリコンを通過しない程度のイオン注入エネルギーとする必要がある。
【００２１】
次いで、キャパシタ下部電極領域上に下部電極より小さいレジスト膜１１を形成し（図３）、レジスト膜１１をマスクとして第２の多結晶ポリシリコンをエッチングしてキャパシタ上部電極１０を形成する。次いで下地のキャパシタ絶縁膜１とキャパシタ下部電極２も同一のマスクでエッチングして図４に示す構造を得る。
【００２２】
以上説明したように、本発明によれば、キャパシタ下部電極上の絶縁膜形成を、ゲート電極の表面にも同時に形成することで製造工程を簡素化することが可能となる。更には熱工程の削減にもなる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態を工程順に示す断面図である。
【図２】図１に続く、本発明の実施形態を工程順に示す断面図である。
【図３】図２に続く、本発明の実施形態を工程順に示す断面図である。
【図４】図３に続く、本発明の実施形態を工程順に示す断面図である。
【符号の説明】
【００２４】
１    絶縁膜
２    キャパシタ下部電極
３    ゲート電極
４    ゲート酸化膜
５    半導体基板
６    素子分離領域
７    レジスト膜
８    イオン注入される不純物
９    不純物領域
１０  キャパシタ上部電極
１１  レジスト膜
【図１】
2009252865.tif 000003
【図２】
2009252865.tif 000004
【図３】
2009252865.tif 000005
【図４】
2009252865.tif 000006