(57)【要約】【課題】暗電流特性を改善することができるイメージセンサの製造方法を提供する。【解決手段】実施の形態によるイメージセンサは、読み出し回路を含む第１基板１００上に形成される層間絶縁層１６０と、前記層間絶縁層１６０を貫通して前記読み出し回路と連結されるように単位ピクセル毎に形成される配線１５０と、前記配線１５０を含む層間絶縁層上に形成される結晶半導体層２００と、前記結晶半導体層２００の内部に形成され前記配線と電気的に連結されるフォトダイオード２３０と、前記フォトダイオード２３０が単位ピクセル毎に分離されるように前記結晶半導体層２００の内部に形成され導電型不純物からなる素子分離領域２４０と、を含む。【選択図】図１１
2009065160.tif 000002
【特許請求の範囲】
【請求項１】
読み出し回路を含む第１基板上に形成される層間絶縁層と、
前記層間絶縁層を貫通して前記読み出し回路と連結されるように単位ピクセル毎に形成される配線と、
前記配線を含む層間絶縁層上に形成される結晶半導体層と、
前記結晶半導体層の内部に形成され、前記配線と電気的に連結されるフォトダイオードと、
前記フォトダイオードが単位ピクセル毎に分離されるように前記結晶半導体層の内部に形成され、導電型不純物からなる素子分離領域と、を含むことを特徴とするイメージセンサ。
【請求項２】
前記読み出し回路は、前記第１基板に形成される電気接合領域を含み、
前記電気接合領域は、
前記第１基板に形成される第１導電型イオン注入領域と、
前記第１導電型イオン注入領域上に形成される第２導電型イオン注入領域と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記電気接合領域の上部に前記配線と電気的に連結されて形成される第１導電型連結領域をさらに含むことを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記読み出し回路は、トランジスタの両側のソース／ドレイン間に電位差（Ｐｏｔｅｎｔｉａｌ  Ｄｉｆｆｅｒｅｎｃｅ）を有することを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記トランジスタはトランスファトランジスタであって、
前記トランジスタのソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記フォトダイオードの上部に絶縁膜からなる保護層をさらに含み、
前記保護層には前記フォトダイオードを選択的に露出させるようにトレンチが形成され、
前記トレンチを通じて前記フォトダイオードと連結されるように、前記保護層上に上部電極が形成されることを特徴とする請求項１に記載のイメージセンサ。
【請求項７】
前記フォトダイオードは、
前記結晶半導体層の下部に配置され前記配線と連結される第１不純物領域と、
前記第１不純物領域の上部に配置される第２不純物領域と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記素子分離領域と前記第２不純物領域は同一の物質からなることを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記第１不純物領域の下部には高濃度のＮ型不純物からなるオーミックコンタクト層が形成されることを特徴とする請求項７に記載のイメージセンサ。
【請求項１０】
第１基板に読み出し回路を形成するステップと、
前記読み出し回路を含む第１基板上に層間絶縁層を形成するステップと、
前記層間絶縁層に前記読み出し回路と連結される配線を形成するステップと、
結晶半導体層を含む第２基板を準備するステップと、
前記結晶半導体層の内部にフォトダイオードを形成するステップと、
前記結晶半導体層に前記フォトダイオードが単位ピクセル毎に分離されるように導電型不純物を注入して素子分離領域を形成するステップと、
前記第１基板の配線と前記結晶半導体層のフォトダイオードが電気的に連結されるように前記第１基板と第２基板をボンディングするステップと、
前記第１基板上に前記結晶半導体層が残るように前記第２基板を除去するステップと、を含むことを特徴とするイメージセンサの製造方法。
【請求項１１】
前記読み出し回路を形成するステップは、前記第１基板に電気接合領域を形成するステップを含み、
前記第１基板に電気接合領域を形成するステップは、
前記第１基板に第１導電型イオン注入領域を形成するステップと、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成するステップと、を含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１２】
前記電気接合領域の上部に前記配線と連結される第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記第１導電型連結領域を形成するステップは、
前記配線に対するコンタクトエッチング後に行うことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記フォトダイオード上に保護層を形成するステップをさらに含み、
前記フォトダイオードが選択的に露出されるように前記保護層にトレンチを形成するステップと、
前記フォトダイオードと電気的に連結されるように前記トレンチに上部電極を形成するステップと、を含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１５】
前記フォトダイオードを形成するステップは、
前記結晶半導体層の内部に配線と連結される第１不純物領域を形成するステップと、
前記結晶半導体層内の前記第１不純物領域の一方の側に前記素子分離領域と同一物質からなる第２不純物領域を形成するステップと、を含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
【請求項１６】
前記第１不純物領域の他方の側にオーミックコンタクト層を形成するステップをさらに含むことを特徴とする請求項１５に記載のイメージセンサの製造方法。
【請求項１７】
前記上部電極は前記フォトダイオードの一部または全体領域と接触することを特徴とする請求項１４に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサ（Ｉｍａｇｅ  ｓｅｎｓｏｒ）は光学映像（ｏｐｔｉｃａｌ  ｉｍａｇｅ）を電気信号に変換する半導体素子であって、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサ（ＣＩＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）に区分される。
【０００３】
イメージセンサにおいて、基板にフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）がイオン注入法により形成される。ところが、チップサイズ（Ｃｈｉｐ  Ｓｉｚｅ）を増加させずにピクセル(Ｐｉｘｅｌ)数を増加させるためにフォトダイオードのサイズが次第に減少することにより、受光部の面積が縮小して画像特性(Ｉｍａｇｅ  Ｑｕａｌｉｔｙ)が低下する傾向にある。
【０００４】
また、受光部面積の縮小に応じて積層高さ（Ｓｔａｃｋ  Ｈｅｉｇｈｔ）が減少しないため、エアリーディスク（Ａｉｒｙ  Ｄｉｓｋ）と呼ばれる光の回折現象により受光部に入射するフォトン（Ｐｈｏｔｏｎ）の数も減少する傾向にある。
【０００５】
上記問題を克服する対策の一つとして、フォトダイオードを非晶質シリコン（ａｍｏｒｐｈｏｕｓ  Ｓｉ）で蒸着するか、ウェーハ対ウェーハボンディング（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ）などの方法により、読み出し回路（Ｒｅａｄｏｕｔ  Ｃｉｒｃｕｉｔｒｙ）はシリコン基板（Ｓｉ  Ｓｕｂｓｔｒａｔｅ）に形成し、フォトダイオードは読み出し回路の上部に形成する試み(以下、「３次元イメージセンサ」と称する)がなされている。フォトダイオードと読み出し回路は配線（Ｍｅｔａｌ  Ｌｉｎｅ）を介して連結される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術によれば、前記フォトダイオードを単位ピクセル毎に形成させるためにエッチング工程でトレンチを形成して隔離領域を形成するが、前記エッチング工程によってフォトダイオードの表面に欠陥が発生して暗電流の発生を招く可能性がある。
【０００７】
一方、従来技術によれば、光によってフォトダイオードの表面電圧が低くなると電圧感知部の表面電圧も共に低くなる。その後、トランスファトランジスタ（Ｔｘ）がオン／オフすると、トランスファトランジスタのソース／ドレイン電圧が同一となり、ドレインの電位差はドライブトランジスタによって増幅される。ところが、従来技術によれば、トランスファトランジスタの両端のソース／ドレインはどちらも高濃度Ｎ型不純物でドーピング（Ｄｏｐｉｎｇ）されているため、電荷共有（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）現象が発生する問題がある。電荷共有現象が発生すれば出力画像の感度が低下し、画像エラーを引き起こす可能性もある。
【０００８】
また、従来技術によれば、フォトダイオードと読み出し回路との間に光電荷（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）が円滑に移動できなくなって暗電流が発生するか、サチュレーション（Ｓａｔｕｒａｔｉｏｎ）及び感度の低下が発生する。
【０００９】
本発明は上述の問題点に鑑みてなされたもので、その目的は、フィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を増加させながら、フォトダイオードを単位ピクセル毎に分離させるための素子分離領域を不純物の注入により形成することで、暗電流特性を改善することができるイメージセンサ及びその製造方法を提供することにある。
【００１０】
実施の形態の他の目的は、フィルファクタを増加させながら電荷共有（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）現象の発生を防止できるイメージセンサ及びその製造方法を提供することにある。
【００１１】
実施の形態のまた他の目的は、フォトダイオードと読み出し回路との間に光電荷（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）の円滑な移動経路を形成することによって暗電流の原因を最小化し、サチュレーション及び感度の低下を防止できるイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成すべく、本発明の実施の形態によるイメージセンサは、読み出し回路を含む第１基板上に形成される層間絶縁層と、前記層間絶縁層を貫通して前記読み出し回路と連結されるように単位ピクセル毎に形成される配線と、前記配線を含む層間絶縁層上に形成される結晶半導体層と、前記結晶半導体層の内部に形成され、前記配線と電気的に連結されるフォトダイオードと、前記フォトダイオードが単位ピクセル毎に分離されるように前記結晶半導体層の内部に形成され、導電型不純物からなる素子分離領域と、を含む。
【００１３】
本発明の実施の形態によるイメージセンサの製造方法は、第１基板に読み出し回路を形成するステップと、前記読み出し回路を含む第１基板上に層間絶縁層を形成するステップと、前記層間絶縁層に前記読み出し回路と連結される配線を形成するステップと、結晶半導体層を含む第２基板を準備するステップと、前記結晶半導体層の内部にフォトダイオードを形成するステップと、前記結晶半導体層に前記フォトダイオードが単位ピクセル毎に分離されるように導電型不純物を注入して素子分離領域を形成するステップと、前記第１基板の配線と前記結晶半導体層のフォトダイオードが電気的に連結されるように前記第１基板と第２基板をボンディングするステップと、前記第１基板上に前記結晶半導体層が残るように前記第２基板を除去するステップと、を含む。
【発明の効果】
【００１４】
本発明によれば、フォトダイオードと読み出し回路との間に第１導電型連結領域を形成して光電荷の円滑な移動経路を形成することによって暗電流の原因を最小化し、サチュレーション及び感度の低下を防止できる。
【００１５】
また、本発明によれば、Ｓｉ表面の電場が発生しなくなり、３次元集積（３−Ｄ  Ｉｎｔｅｇｒａｔｅｄ）ＣＭＯＳイメージセンサの暗電流の減少に寄与できる。
【発明を実施するための最良の形態】
【００１６】
以下、実施の形態によるイメージセンサ及びその製造方法を添付図面に基づき詳細に説明する。
【００１７】
＜第１実施の形態＞
図１１は、第１実施の形態によるイメージセンサを示す断面図である。
【００１８】
図１１に示すように、前記イメージセンサは、読み出し回路１２０を含む第１基板１００上に形成される層間絶縁層１６０と、前記層間絶縁層１６０を貫通して前記読み出し回路１２０と連結されるように単位ピクセル毎に形成される配線１５０と、前記配線１５０を含む層間絶縁層１６０上に形成される結晶半導体層２００と、前記結晶半導体層２００の内部に形成され、前記配線１５０と電気的に連結されるフォトダイオード２３０と、前記フォトダイオード２３０が単位ピクセル毎に分離されるように前記結晶半導体層２００の内部に形成され、導電型不純物からなる素子分離領域２４０と、を含む。
【００１９】
前記第１基板１００の読み出し回路１２０は、前記第１基板１００に形成される電気接合領域１４０、及び前記電気接合領域１４０の上部に前記配線１５０と連結されて形成される第１導電型連結領域１４７を含み得る。
【００２０】
前記結晶半導体層２００の内部には第１不純物領域２１０（Ｎ型）及び第２不純物領域２２０（Ｐ型）を含むフォトダイオード２３０が形成される。
【００２１】
前記素子分離領域２４０は前記フォトダイオード２３０の両側に配置され得る。例えば、前記素子分離領域２４０は高濃度のＰ型不純物（Ｐ＋）からなり得る。
【００２２】
前記フォトダイオード２３０の上部には第１トレンチ２５３を有する第１保護層２５０が配置される。そして、前記フォトダイオード２３０の上部には前記フォトダイオード２３０と連結される上部電極２６０が配置される。前記上部電極２６０は前記第１トレンチ２５３を通じて前記フォトダイオード２３０の一部領域上に配置されるので、前記フォトダイオード２３０の受光領域を最大限確保することができる。
【００２３】
前記フォトダイオード２３０及び上部電極２６０上に第２保護層２７０が配置される。前記フォトダイオード２３０に対応する前記第２保護層２７０上にカラーフィルタ２８０が配置される。
【００２４】
第１実施の形態は、前記フォトダイオード２３０が結晶半導体層（ｃｒｙｓｔａｌｌｉｎｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｌａｙｅｒ)２００に形成される例を示す。従って、第１実施の形態によればフォトダイオード２３０が読み出し回路１２０の上側に位置する３次元イメージセンサを用いてフィルファクタを増加させることができる。また、前記フォトダイオード２３０が結晶半導体層２００内に形成されるので、フォトダイオード２３０の欠陥を防止できる。
【００２５】
さらに、前記フォトダイオード２３０を単位ピクセル毎に分離する素子分離領域２４０はＰ型不純物を注入して形成されるため、フォトダイオード２３０内の欠陥発生を防止して暗電流を防止することができる。
【００２６】
次に、第１実施の形態によれば、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差（Ｐｏｔｅｎｔｉａｌ  Ｄｉｆｆｅｒｅｎｃｅ）が発生するように素子を設計して光電荷のフルダンプ（Ｆｕｌｌｙ  Ｄｕｍｐｉｎｇ）を可能とする。これにより、フォトダイオードで発生した光電荷がフローティングディフュージョン領域にダンプされて出力画像の感度を高めることができる。
【００２７】
即ち、前記読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差が発生するようにして光電荷のフルダンプを可能とする。前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ(Ｓｘ)１２７を含むことができる。
【００２８】
以下、第１実施の形態による光電荷のダンプ構造について具体的に説明する。
【００２９】
第１実施の形態による電気接合領域１４０は、第２導電型ウェル１４１又は第２導電型エピ層（図示せず）上に形成される第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成される第２導電型イオン注入層１４５を含むことができる。例えば、前記電気接合領域１４０は、ＰＮ接合（ｊｕｎｃｔｉｏｎ）又はＰＮＰ接合であり得るが、これに限定されない。
【００３０】
Ｎ＋接合であるフローティングディフュージョン（ＦＤ）１３１ノード（Ｎｏｄｅ）と異なって、電気接合領域１４０であるＰ／Ｎ／Ｐ接合１４０は印加電圧がすべて伝達されず、所定電圧でピンチオフ（Ｐｉｎｃｈ−ｏｆｆ）される。この電圧をピニング電圧（Ｐｉｎｎｉｎｇ  Ｖｏｌｔａｇｅ）と呼び、ピニング電圧はＰ０１４５及びＮ−１４３ドーピング濃度に依存する。
【００３１】
具体的に、フォトダイオード２３０で生成される電子はＰＮＰ接合１４０に移動して、トランスファトランジスタ１２１がターンオンされる場合、ＦＤ１３１ノードに伝達されて電圧に変換される。
【００３２】
Ｐ０／Ｎ−／Ｐ−接合１４０の最大電圧値はピニング電圧となり、ＦＤ１３１ノードの最大電圧値は、Ｖｄｄ−Ｒｘ１２３のＶｔｈ（しきい値電圧）となるので、トランスファトランジスタ１２１の両端間の電位差により電荷共有現象が発生せず、チップ（Ｃｈｉｐ）上のフォトダイオード２３０で発生した電子がＦＤ１３１ノードにフルダンプされることができる。
【００３３】
即ち、実施の形態によれば、第１基板１００であるシリコン基板（Ｓｉ  Ｓｕｂｓｔｒａｔｅ）にＮ＋／Ｐウェル接合でなく、Ｐ０／Ｎ−／Ｐウェル接合を形成する理由は、４−Ｔｒ  ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）リセット動作時、Ｐ０／Ｎ−／Ｐウェル接合のＮ−１４３に＋電圧が印加され、Ｐ０１４５及びＰウェル１４１には接地電圧が印加されるため、所定電圧以上ではバイポーラ接合トランジスタ（ＢＪＴ）構造の場合と同様にＰ０／Ｎ−／Ｐウェル二重接合（ｄｏｕｂｌｅ  ｊｕｎｃｔｉｏｎ）にピンチオフが発生する。これをピニング電圧と称する。従って、トランスファトランジスタ１２１の両端ソース／ドレイン間に電位差が生じ、トランスファトランジスタのオン／オフ動作時における電荷共有現象を防止できる。
【００３４】
従って、従来技術のように単にフォトダイオードがＮ＋接合で連結される場合と異なって、第１実施の形態によれば、サチュレーション及び感度の低下などの問題を回避できる。
【００３５】
次に、第１実施の形態によれば、フォトダイオードと読み出し回路の間に第１導電型連結領域１４７を形成して光電荷の円滑な移動経路を形成することによって暗電流の原因を最小化し、サチュレーション及び感度の低下を防止できる。
【００３６】
このために、第１実施の形態はＰ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクト（Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ）のために第１導電型連結領域１４７を形成できる。一方、このような第１導電型連結領域１４７がリークの原因（Ｌｅａｋａｇｅ  Ｓｏｕｒｃｅ）となることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。これにより３次元イメージセンサの暗電流（Ｄａｒｋ  Ｃｕｒｒｅｎｔ）の減少に寄与できる。
【００３７】
即ち、第１実施の形態のようにコンタクト（Ｃｏｎｔａｃｔ）形成部にのみ局所的にＮ＋ドーピングを行う理由は、暗信号（Ｄａｒｋ  Ｓｉｇｎａｌ）を最小化しながらオーミックコンタクトを円滑に形成するためである。トランスファトランジスタ（Ｔｘ  Ｓｏｕｒｃｅ）部全体をＮ＋ドーピングする場合、基板表面のダングリングボンド（Ｓｉ  Ｓｕｒｆａｃｅ  Ｄａｎｇｌｉｎｇ  Ｂｏｎｄ）によって暗信号が増加し得る。
【００３８】
図１1の参照符号のうち説明していない参照符号については、以下の製造方法において説明する。
【００３９】
図１乃至図１１を参照して実施の形態によるイメージセンサの製造方法について説明する。
【００４０】
図１に示すように、第１基板１００に読み出し回路１２０が形成される。
【００４１】
前記第１基板１００にはアクティブ領域及びフィールド領域を定義する素子分離膜１１０が形成され得る。前記第１基板１００のアクティブ領域にはトランジスタを含む読み出し回路１２０が形成される。例えば、前記読み出し回路１２０はトランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、及びセレクトトランジスタ１２７を有して形成され得る。その後、ＦＤ領域１３１及び前記各トランジスタに対するソース/ドレイン領域を含むイオン注入領域１３０を形成できる。
【００４２】
前記第１基板１００に読み出し回路１２０を形成するステップは、前記第１基板１００に電気接合領域１４０を形成するステップ、及び前記電気接合領域１４０の上部に前記配線１５０と連結される第１導電型連結領域１４７を形成するステップを含み得る。
【００４３】
例えば、前記電気接合領域１４０はＰＮ接合１４０であり得るが、これに限定されない。例えば、前記電気接合領域１４０は第２導電型ウェル１４１又は第２導電型エピ層上に形成される第１導電型イオン注入層１４３、及び前記第１導電型イオン注入層１４３上に形成される第２導電型イオン注入層１４５を含み得る。例えば、前記ＰＮ接合１４０は図１と同様にＰ０１４５／Ｎ−１４３／Ｐ−１４１接合であり得るが、これに限定されない。前記第１基板１００は第２導電型で形成され得るが、これに限定されない。
【００４４】
第１実施の形態によれば、図１のように読み出し回路１２０が形成された第１基板１００に電気接合領域１４０を形成して、トランスファトランジスタ１２１の両端のソース／ドレイン間に電位差を生じさせることにより、光電荷のフルダンプを可能とする。
【００４５】
即ち、実施の形態によれば、トランスファトランジスタの両端のソース/ドレイン間に電位差があるように素子を設計して光電荷のフルダンプを可能とすることができる。例えば、Ｎ−１４３領域のドーピング濃度をＦＤ１３１のドーピング濃度より低くすることにより、トランスファトランジスタの両端のソース／ドレイン間に電位差が生じるように素子を設計することができる。
【００４６】
次に、第１実施の形態では、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。例えば、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのためにＮ＋領域１４７を形成できる。前記Ｎ＋領域１４７は前記Ｐ０１４５を貫通してＮ−１４３に接触するように形成できる。
【００４７】
一方、このような第１導電型連結領域１４７がリークの原因となることを最小化するために第１導電型連結領域１４７の幅を最小化できる。このために、実施の形態では第１メタルコンタクト１５１ａをエッチング（Ｅｔｃｈ）した後、プラグインプラント（Ｐｌｕｇ  Ｉｍｐｌａｎｔ）を行えるが、これに限定されない。例えば、イオン注入パターン（図示せず）を形成しこれをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００４８】
その後、前記第１基板１００上に層間絶縁層１６０を形成し配線１５０を形成できる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３及び第４メタルコンタクト１５４ａとを含み得るが、これに限定されない。
【００４９】
前記配線１５０は単位ピクセル毎に形成され、後述のフォトダイオード２３０と前記読み出し回路１２０とを連結してフォトダイオード２３０の光電荷を伝送することができる。前記読み出し回路１２０と連結される配線１５０を形成する時、信号処理のための周辺回路領域（図示せず）と連結される配線１７０も共に形成され得る。
【００５０】
前記配線１５０は金属、合金、又はシリサイドを含む多様な伝導性物質で形成され得る。例えば、前記配線１５０はアルミニウム、銅、コバルト、又はタングステンで形成され得る。
【００５１】
図２に示すように、結晶半導体層２００を含む第２基板２０を準備する。前記第２基板２０は単結晶又は多結晶のシリコン基板であって、Ｐ型不純物又はＮ型不純物がドーピングされる基板であり得る。前記第２基板２０の上部又は下部には結晶半導体層２００が形成される。例えば、前記結晶半導体層２００はエピタキシーによって第２基板２０に形成され得る。
【００５２】
その後、図面には示していないが、前記第２基板２０と結晶半導体層２００との境界に水素イオンを注入して水素イオン注入層を形成することができる。前記水素イオンの注入はフォトダイオードを形成する目的のイオン注入の後にも行うことができる。
【００５３】
図３に示すように、前記結晶半導体層２００の内部にフォトダイオード２３０が形成される。前記フォトダイオード２３０は第１不純物領域２１０及び第２不純物領域２２０を含むことができる。
【００５４】
前記第１不純物領域２１０は前記結晶半導体層２００の深い領域にＮ型不純物を注入して形成され得る。前記第２不純物領域２２０は前記結晶半導体層２００の浅い領域にＰ型不純物を注入して形成され得る。前記第１不純物領域２１０上に第２不純物領域２２０が形成されてＰＮ接合構造を形成し得る。従って、前記フォトダイオード２３０で生成される光電子は前記配線１５０を介して前記読み出し回路１２０に伝達され得る。
【００５５】
図４に示すように、前記第１不純物領域２１０の下部にオーミックコンタクト層２０５が追加的に形成され得る。前記オーミックコンタクト層２０５は高濃度のＮ型不純物（Ｎ＋）を注入して形成され得る。前記オーミックコンタクト層２０５は前記フォトダイオード２３０と前記配線１５０の接触抵抗を減少させることができる。以下では、前記フォトダイオード２３０の下部にオーミックコンタクト層２０５が省略される場合を例に挙げて説明する。
【００５６】
図５に示すように、前記結晶半導体層２００の内部に素子分離領域２４０が形成されて前記フォトダイオード２３０が単位ピクセル毎に分離される。前記素子分離領域２４０は前記結晶半導体層２００にイオン注入マスク（図示せず）を形成した後、イオン注入工程を行って形成され得る。前記素子分離領域２４０に注入されるイオンは高濃度のＰ型不純物であり得る。前記素子分離領域２４０がイオン注入工程で形成されるため、フォトダイオード２３０内の欠陥発生を防止して暗電流特性を改善できる。
【００５７】
図６に示すように、前記第１基板１００と前記結晶半導体層２００を含む第２基板２０をボンディング（ｂｏｎｄｉｎｇ）する。特に、単位ピクセル毎に分離された前記フォトダイオード２３０と前記配線１５０とが対応するように前記第１基板１００と前記第２基板２０をボンディングできる。この時、前記第１基板１００と前記第２基板２０をボンディングする前にプラズマ活性化によってボンディングされる面の表面エネルギーを高めて、ボンディングを行うことができる。一方、ボンディング力を向上させるためにボンディング界面に絶縁層又は金属層などを形成してボンディングを行える。
【００５８】
前記第１基板１００と第２基板２０とが結合すると、前記第４メタルコンタクト１５４ａと前記フォトダイオード２３０の第１不純物領域２１０とが連結される。
【００５９】
特に、前記素子分離領域２４０によって単位ピクセル毎に分離されたフォトダイオード２３０は、前記第１基板１００に単位ピクセル毎に配置された第４メタルコンタクト１５４ａとそれぞれ連結され得る。
【００６０】
その後、図面には示していないが、前記第２基板２０に熱処理を行って水素イオン注入層を水素気体層に変化させることができる。
【００６１】
図７に示すように、前記第１基板１００上に前記結晶半導体層２００が残るように前記第２基板２０が除去される。即ち、水素気体層（図示せず）を基準に前記フォトダイオード２３０を残して前記第２基板２０の一部をブレードなどで除去してフォトダイオード２３０を露出させることができる。
【００６２】
従って、前記第１基板１００上にはフォトダイオード２３０及び素子分離領域２４０を含む前記結晶半導体層２００が残るようになる。
【００６３】
図８に示すように、前記結晶半導体層２００の一部を除去して前記層間絶縁層１６０及び配線１７０の一部を露出させる露出部１１５が形成される。この時、チップの周縁領域に位置するフォトダイオード２３０の側面も露出され得る。
【００６４】
図９に示すように、前記結晶半導体層２００及び露出部１１５が形成された層間絶縁層１６０上に第１トレンチ２５３を有する第１保護層２５０が形成される。前記第１保護層２５０はフォトダイオード２３０が形成される層間絶縁層１６０上に酸化膜又は窒化膜を蒸着して形成され得る。
【００６５】
そして、前記フォトダイオード２３０の表面を選択的に露出させるために、フォトリソグラフィ工程及びエッチング工程を用いて前記第１保護層２５０に第１トレンチ２５３を形成する。前記第１トレンチ２５３は前記フォトダイオード２３０の受光領域を覆わないように一部領域に形成され得る。また、前記第１トレンチ２５３を形成する際、前記周辺回路領域の配線１７０が露出されるように第２トレンチ２５５が共に形成され得る。
【００６６】
図１０に示すように、前記第１トレンチ２５３を含む第１保護層２５０上に上部電極２６０が形成される。前記上部電極２６０は前記第１トレンチ２５３の内部を満たすように形成され、前記フォトダイオード２３０と電気的に連結され得る。
【００６７】
前記上部電極２６０は前記第１トレンチ２５３を介してフォトダイオード２３０の一部領域と選択的に連結されるため、前記フォトダイオード２３０に入射する光を遮らないように形成され得る。また、前記上部電極２６０は前記第２トレンチ２５５を通じて前記周辺回路領域の配線１７０とも連結され得る。また、前記上部電極２６０は前記フォトダイオード２３０の側面を覆うため、光を遮断することができる。例えば、前記上部電極２６０はアルミニウム、銅、チタン、タングステンなどを含む導電性物質で形成され得る。
【００６８】
図１１に示すように、前記第１保護層２５０及び上部電極２６０上に第２保護層２７０が形成される。例えば、前記第２保護層２７０は窒化膜または酸化膜で形成され得る。
【００６９】
そして、単位ピクセルのフォトダイオード２３０に対応するように前記第２保護層２７０上にカラーフィルタ２８０が形成される。
【００７０】
＜第２実施の形態＞
図１２は、第２実施の形態によるイメージセンサの断面図である。
【００７１】
第２実施の形態によるイメージセンサは、配線１５０と、読み出し回路１２０が形成される第１基板１００と、前記読み出し回路１２０の上側に形成され、フォトダイオード及び素子分離領域を含む結晶半導体層２００と、を含む。第１基板１００の読み出し回路１２０は、前記第１基板１００に形成される電気接合領域１４０、及び前記電気接合領域の一方の側に前記配線１５０と連結されて形成される第１導電型連結領域１４８を含み得る。
【００７２】
第２実施の形態は、前記第１実施の形態の技術的な特徴を採用できる。
【００７３】
実施の形態によれば、トランスファトランジスタ（Ｔｘ）の両端のソース／ドレイン間に電位差が生じるように素子を設計して、光電荷のフルダンプを可能とする。これにより、フォトダイオードで発生する光電荷がフローティングディフュージョン領域にダンプされることによって出力画像に対する感度を高めることができる。
【００７４】
また、実施の形態によれば、フォトダイオードと読み出し回路１２０との間に電荷連結領域を形成して光電荷の円滑な移動経路を形成することによって暗電流の原因を最小化し、サチュレーション及び感度の低下を防止できる。
【００７５】
一方、第２実施の形態は第１実施の形態と異なって、電気接合領域１４０の一方の側に第１導電型連結領域１４８が形成される場合を例に挙げている。
【００７６】
実施の形態によれば、Ｐ０／Ｎ−／Ｐ−接合１４０にオーミックコンタクトのためにＮ＋連結領域１４８を形成できるが、この時、Ｎ＋連結領域１４８及びＭ１Ｃコンタクト１５１ａを形成する工程はリークの原因となる可能性がある。なぜなら、Ｐ０／Ｎ−／Ｐ−接合１４０に逆方向バイアスが印加されたまま動作するため、基板表面に電場（ＥＦ）が発生する可能性がある。このような電場の内部でコンタクト形成工程中に発生する結晶欠陥はリークの原因となる。
【００７７】
また、実施の形態によればＮ＋連結領域１４８をＰ０／Ｎ−／Ｐ−接合１４０表面に形成する場合、Ｎ＋／Ｐ０接合１４８／１４５による電場が加えられるので、これもリークの原因となる。
【００７８】
従って、実施の形態ではＰ０層でドーピングされず、Ｎ＋連結領域１４８からなるアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−接合１４３と連結する構成を提示する。
【図面の簡単な説明】
【００７９】
【図１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図２】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図３】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図４】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図５】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図６】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図７】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図８】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図９】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１０】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１１】第１実施の形態によるイメージセンサの製造工程を示す断面図である。
【図１２】第２実施の形態によるイメージセンサを示す断面図である。
【符号の説明】
【００８０】
１００  第１基板、１１０  素子分離膜、１２０  読み出し回路、１２１  トランスファトランジスタ、１２３  リセットトランジスタ、１２５  ドライブトランジスタ、１２７  セレクトトランジスタ、１３０  イオン注入領域、１３１  ＦＤノード、１４０  電気接合領域、１４１  第２導電型ウェル、１４３  第１導電型イオン注入層、１４５  第２導電型イオン注入層、１４７  第１導電型連結領域、１５０  配線、１５１  第１メタル、１５１ａ  第１メタルコンタクト、１５２  第２メタル、１５３  第３メタル、１５４ａ  第４メタルコンタクト、１６０  層間絶縁層、２００  結晶半導体層、２１０  第１不純物領域、２２０  第２不純物領域、２３０  フォトダイオード、２４０  素子分離領域、２５０  第１保護層、２６０  上部電極、２７０  第２保護層、２８０  カラーフィルタ    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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