(57)【要約】【課題】高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を提供する。【解決手段】この半導体装置１は、Ｐ型の半導体層６と、半導体層６の主表面上の所定領域にゲート絶縁膜４を介して配置されたゲート電極５とを備え、半導体層６は、ゲート電極５の下側を覆うように形成されたＮ-型ウェル領域１１と、Ｎ-型ウェル領域１１内の主表面側に形成されたＰ-型ボディ領域１２と、Ｐ-型ボディ領域１２内の主表面側で、かつ、ゲート電極５の一方（矢印Ａ方向）側に形成されたＮ+型ソース領域１３と、Ｎ-型ウェル領域１１内の主表面側で、かつ、ゲート電極５の他方（矢印Ｂ方向）側に形成されたＮ+型ドレイン領域１５と、Ｐ-型ボディ領域１２の真下でない位置で、かつ、少なくともＮ+型ドレイン領域１５の真下の位置に形成され、Ｎ+型ドレイン領域１５に接続されたＮ+型埋め込み領域１６とを含む。【選択図】図１
2009105374.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主表面上の所定領域に絶縁膜を介して配置されたゲート電極とを備え、
前記半導体層は、
前記ゲート電極の下側を覆うように形成された第２導電型のドリフト領域と、
前記ドリフト領域内の主表面側に形成された前記第１導電型のボディ領域と、
前記ボディ領域内の主表面側で、かつ、前記ゲート電極の一方側に形成された前記第２導電型のソース領域と、
前記ドリフト領域内の主表面側で、かつ、前記ゲート電極の他方側に形成された前記第２導電型のドレイン領域と、
前記ボディ領域の真下でない位置で、かつ、少なくとも前記ドレイン領域の真下の位置に形成され、前記ドレイン領域に接続された前記第２導電型の埋め込み領域とを含み、
前記半導体層は、前記第１導電型の半導体基板と、前記半導体基板上に形成された前記第１導電型のエピタキシャル層とを含み、
前記埋め込み領域は、前記半導体基板の上部から前記エピタキシャル層の下部にかけて形成されていることを特徴とする半導体装置。
【請求項２】
前記埋め込み領域の前記ボディ領域側の端部は、前記ドレイン領域の前記ボディ領域側の端部よりも、前記ボディ領域側に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域および前記埋め込み領域における深さ方向の前記第２導電型の不純物濃度プロファイルは、前記ドレイン領域による不純物濃度ピークと、前記埋め込み領域による不純物濃度ピークとの少なくとも２つの不純物濃度ピークを有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ボディ領域から前記埋め込み領域までの距離は、前記ボディ領域から前記ドレイン領域までの距離と略同じであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ドレイン領域は、前記ボディ領域と略同じ深さ、または、前記ボディ領域よりも大きい深さに形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ドレイン領域の形成に用いられるＮ型の不純物は、リンであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記埋め込み領域の形成に用いられるＮ型の不純物は、アンチモンまたは砒素であることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記エピタキシャル層は、前記ドレイン領域を形成する際における不純物の、前記エピタキシャル層の主表面からの深さ方向への拡散距離と、前記埋め込み領域を形成する際における不純物の前記ドレイン領域側への拡散距離とを足した距離よりも小さい厚みを有することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ドレイン領域と前記埋め込み領域との接続部分は、１×１０18ａｔｏｍｓ／ｃｍ3以上で、かつ、前記ドレイン領域の不純物濃度の最大値および前記埋め込み領域の不純物濃度の最大値以下の不純物濃度を有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記埋め込み領域の不純物濃度の最大値は、１×１０19ａｔｏｍｓ／ｃｍ3以上で、かつ、１×１０20ａｔｏｍｓ／ｃｍ3以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記半導体基板および前記エピタキシャル層は、互いに略同じ不純物濃度を有することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記エピタキシャル層は、３μｍ以上で、かつ、７μｍ以下の厚みを有することを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
バイポーラトランジスタを構成するコレクタ補償領域およびコレクタ埋め込み領域をさらに備え、
前記ドレイン領域は、前記バイポーラトランジスタのコレクタ補償領域と同時に形成され、
前記埋め込み領域は、前記バイポーラトランジスタのコレクタ埋め込み領域と同時に形成されていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、ＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
従来、数十ボルト程度の比較的低い電圧で用いられるＬＤＭＯＳ(Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ)ＦＥＴ（以下、ＬＤＭＯＳという）を含む半導体装置が知られている。
【０００３】
図６は、従来のＬＤＭＯＳを含む半導体装置の構造を示した断面図である。従来のＬＤＭＯＳを含む半導体装置１０１は、図６に示すように、Ｎチャネル型のＭＯＳトランジスタであり、Ｐ型半導体基板１０２と、Ｐ型半導体基板１０２の主表面上に形成されたゲート酸化膜１０３と、ゲート酸化膜１０３上の所定領域に形成されたゲート電極１０４とを備えている。このＰ型半導体基板１０２には、ゲート電極１０４の下方を覆うように形成されたドリフト領域としてのＮ-型ウェル領域１１１と、Ｎ-型ウェル領域１１１内の主表面側に形成されたＰ-型ボディ領域１１２とが設けられている。また、ゲート電極１０４は、Ｎ-型ウェル領域１１１とＰ-型ボディ領域１１２とに跨るように配置されている。そして、Ｐ-型ボディ領域１１２内の主表面側で、かつ、ゲート電極１０４の一方（矢印Ａ方向）側の領域には、ゲート電極１０４側から順に、Ｎ+型ソース領域１１３およびＰ+型バックゲート領域１１４が設けられている。このＰ+型バックゲート領域１１４は、バックゲート電位を制御するために設けられている。また、Ｎ-型ウェル領域１１１内の主表面側で、かつ、ゲート電極１０４の他方（矢印Ｂ方向）側の領域には、Ｐ-型ボディ領域１１２よりも小さい深さを有するＮ+型ドレイン領域１１５が設けられている。
【０００４】
上記のようなＬＤＭＯＳを含む半導体装置１０１は、高耐圧で、かつ、低オン抵抗であることが要求される。
【０００５】
半導体装置１０１の耐圧は、Ｎ-型ウェル領域１１１およびＰ-型ボディ領域１１２の濃度と、Ｐ-型ボディ領域１１２およびＮ+型ドレイン領域１１５の間の距離Ｌ１０１とが大きく影響する。具体的には、Ｎ-型ウェル領域１１１およびＰ-型ボディ領域１１２の濃度が低くなるほど、耐圧が高くなる。また、Ｐ-型ボディ領域１１２とＮ+型ドレイン領域１１５との間の距離Ｌ１０１が大きくなるほど、耐圧が高くなる。
【０００６】
また、半導体装置１０１のオン抵抗は、ゲート部分（ゲート電極１０４下のＮ+型ソース領域１１３とドリフト領域（Ｎ-型ウェル領域１１１）との間の部分）１２０の抵抗と、ドリフト部分（ゲート電極１０４下のＰ-型ボディ領域１１２とＮ+型ドレイン領域１１５との間の部分）１２１の抵抗とが大きく影響する。このゲート部分１２０の抵抗を小さくするために、ゲート長さＬ１０２を小さくしようとしたとしても、ゲート長さＬ１０２は、加工する際の製造装置の加工精度によるので、ゲート長さＬ１０２を加工精度よりも小さくすることが困難である。すなわち、ゲート部分１２０の抵抗を小さくするのは限界がある。そこで、ドリフト部分１２１の抵抗を小さくするために、例えば、ドリフト部分１２１の長さＬ１０１を小さくしたり、Ｎ-型ウェル領域１１１の濃度を高くすることが考えられる。しかしながら、ドリフト部分１２１の長さＬ１０１を小さくしたり、Ｎ-型ウェル領域１１１の濃度を高くした場合、耐圧が低下するという不都合が生じる。
【０００７】
そこで、ドリフト部分１２１の長さＬ１０１を小さくしたり、Ｎ-型ウェル領域１１１の濃度を高くすることなく、ドリフト部分１２１の抵抗を小さくする構造が提案されている（例えば、特許文献１参照）。
【０００８】
図７は、上記特許文献１のＬＤＭＯＳを含む半導体装置の構造を示した断面図である。図８は、図７の２００−２００線に沿った不純物濃度プロファイルを示した図である。図９は、図７に示した上記特許文献１のＬＤＭＯＳを含む半導体装置における電流パスを示した断面図である。上記特許文献１のＬＤＭＯＳを含む半導体装置２０１は、図７に示すように、Ｎチャネル型のＭＯＳトランジスタであり、Ｐ型半導体基板２０２と、Ｐ型半導体基板２０２の主表面上に形成されたゲート酸化膜２０３と、ゲート酸化膜２０３上の所定領域に形成されたゲート電極２０４とを備えている。このＰ型半導体基板２０２には、ゲート電極２０４の下方を覆うように形成されたドリフト領域としてのＮ-型ウェル領域２１１と、Ｎ-型ウェル領域２１１内の主表面側に形成されたＰ-型ボディ領域２１２とが設けられている。また、ゲート電極２０４は、Ｎ-型ウェル領域２１１とＰ-型ボディ領域２１２とに跨るように配置されている。そして、Ｐ-型ボディ領域２１２内の主表面側で、かつ、ゲート電極２０４の一方（矢印Ａ方向）側の領域には、ゲート電極２０４側から順に、Ｎ+型ソース領域２１３およびＰ+型バックゲート領域２１４が設けられている。このＰ+型バックゲート領域２１４は、バックゲート電位を制御するために設けられている。また、Ｎ-型ウェル領域２１１内の主表面側で、かつ、ゲート電極２０４の他方（矢印Ｂ方向）側の領域には、Ｎ+型ドレイン領域２１５が設けられている。
【０００９】
上記特許文献１のＬＤＭＯＳを含む半導体装置２０１では、Ｎ+型ドレイン領域２１５は、Ｎ-型ウェル領域２１１と略同じ深さに形成されている。これにより、Ｐ-型ボディ領域２１２とＮ+型ドレイン領域２１５との間の電流パスを、従来の半導体装置１０１に比べて、大きく形成することが可能であるので、ドリフト部分の抵抗を小さくすることが可能である。その結果、上記特許文献１の半導体装置２０１では、従来の半導体装置１０１に比べて、オン抵抗をある程度小さくすることが可能である。
【特許文献１】特開２００６−２０２８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１の半導体装置２０１では、イオン注入などにより不純物をＰ型半導体基板２０２に導入することによりＮ+型ドレイン領域２１５を形成するので、図８に示すように、Ｎ+型ドレイン領域２１５の表面側の不純物濃度が高くなる。そこで、Ｎ+型ドレイン領域２１５をＮ-型ウェル領域２１１と略同じ深さに形成した構造において、シミュレーションにより電流パスの解析を行った。
【００１１】
Ｎ+型ドレイン領域２１５をＮ-型ウェル領域２１１と略同じ深さに形成した上記特許文献１の構造では、図９に示すように、電流パス２２０（斜線部分）は、Ｐ-型ボディ領域２１２とＮ+型ドレイン領域２１５との間に円弧状に拡がるように形成されることが判明した。すなわち、Ｎ+型ドレイン領域２１５の不純物濃度の高い領域（表面側の部分）は、電流パスとして機能する一方、不純物濃度の低い領域は、電流パスとして機能しないことが判明した。このため、上記特許文献１の半導体装置２０１では、オン抵抗を十分に小さくすることが困難であるという問題点がある。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、この発明の一の局面による半導体装置は、第１導電型の半導体層と、半導体層の主表面上の所定領域に絶縁膜を介して配置されたゲート電極とを備え、半導体層は、ゲート電極の下側を覆うように形成された第２導電型のドリフト領域と、ドリフト領域内の主表面側に形成された第１導電型のボディ領域と、ボディ領域内の主表面側で、かつ、ゲート電極の一方側に形成された第２導電型のソース領域と、ドリフト領域内の主表面側で、かつ、ゲート電極の他方側に形成された第２導電型のドレイン領域と、ボディ領域の真下でない位置で、かつ、少なくともドレイン領域の真下の位置に形成され、ドレイン領域に接続された第２導電型の埋め込み領域とを含み、半導体層は、第１導電型の半導体基板と、半導体基板上に形成された第１導電型のエピタキシャル層とを含み、埋め込み領域は、半導体基板の上部からエピタキシャル層の下部にかけて形成されている。
【００１４】
この一の局面による半導体装置では、上記のように、半導体層に、少なくともドレイン領域の真下の位置に形成され、ドレイン領域に接続された第２導電型の埋め込み領域を設けることによって、ボディ領域とドレイン領域との間のみならず、ボディ領域と埋め込み領域との間も電流パスとして機能させることができる。これにより、電流パスを十分に大きくすることができるので、電流パスの抵抗を十分に小さくすることができる。その結果、半導体装置のオン抵抗を十分に小さくすることができる。また、埋め込み領域を、ボディ領域の真下でない位置に形成することによって、ボディ領域と埋め込み領域との間の距離が小さくなるのを抑制することができる。これにより、半導体装置の耐圧が低下するのを抑制することができる。
【００１５】
また、一の局面による半導体装置では、上記のように、埋め込み領域を、半導体基板の上部からエピタキシャル層の下部にかけて形成することによって、半導体層（エピタキシャル層）の主表面から離れた位置（深い位置）に、容易に、高濃度の不純物濃度を有する埋め込み領域を形成することができる。これにより、電流パスを、容易に深さ方向に大きく形成することができるので、電流パスの抵抗を、容易に十分に小さくすることができる。その結果、半導体装置のオン抵抗を、容易に十分に小さくすることができる。
【００１６】
上記一の局面による半導体装置において、好ましくは、埋め込み領域のボディ領域側の端部は、ドレイン領域のボディ領域側の端部よりも、ボディ領域側に配置されている。このように構成すれば、埋め込み領域を、ボディ領域の真下の位置にならない範囲で、ボディ領域に近づけることができる。これにより、半導体装置のオン抵抗を、より十分に小さくすることができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、ドレイン領域および埋め込み領域における深さ方向の第２導電型の不純物濃度プロファイルは、ドレイン領域による不純物濃度ピークと、埋め込み領域による不純物濃度ピークとの少なくとも２つの不純物濃度ピークを有する。このように構成すれば、半導体層（エピタキシャル層）の主表面から十分に離れた位置（深い位置）に、高濃度の不純物濃度を有する埋め込み領域を形成することができる。これにより、電流パスを、深さ方向に十分に大きく形成することができるので、電流パスの抵抗を、より十分に小さくすることができる。
【００１８】
上記一の局面による半導体装置において、好ましくは、ボディ領域から埋め込み領域までの距離は、ボディ領域からドレイン領域までの距離と略同じである。このように構成すれば、埋め込み領域およびドレイン領域のいずれか一方が、埋め込み領域およびドレイン領域の他方よりもボディ領域の近くに配置されるのを抑制することができる。これにより、埋め込み領域およびドレイン領域のいずれか一方により半導体装置の耐圧が低下するのを抑制することができる。
【００１９】
上記一の局面による半導体装置において、好ましくは、ドレイン領域は、ボディ領域と略同じ深さ、または、ボディ領域よりも大きい深さに形成されている。このように構成すれば、ドレイン領域および埋め込み領域を、容易に、半導体層の主表面から離れた位置（深い位置）に配置することができるので、ドレイン領域および埋め込み領域とボディ領域との間に形成される電流パスを、容易に、大きくすることができる。
【００２０】
上記一の局面による半導体装置において、好ましくは、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である。このように構成すれば、ドレイン領域および埋め込み領域の多数キャリアが電子となるので、多数キャリアがホール（正孔）の場合に比べて、半導体装置のオン抵抗を、容易に小さくすることができる。
【００２１】
上記第１導電型がＰ型であり、第２導電型がＮ型である半導体装置において、好ましくは、ドレイン領域の形成に用いられるＮ型の不純物は、リンである。このように構成すれば、リンは、例えばアンチモンや砒素よりも拡散速度が大きいので、ドレイン領域の形成にアンチモンや砒素を用いる場合に比べて、ドレイン領域を、より少ない熱処理で所望の深さに形成することができる。これにより、半導体装置の生産性を向上させることができる。
【００２２】
上記第１導電型がＰ型であり、第２導電型がＮ型である半導体装置において、好ましくは、埋め込み領域の形成に用いられるＮ型の不純物は、アンチモンまたは砒素である。このように構成すれば、アンチモンや砒素は、例えばリンよりも拡散速度が小さいので、埋め込み領域の形成にリンを用いる場合に比べて、埋め込み領域形成後の熱処理により、不純物が拡散しすぎて埋め込み領域が大きくなりすぎるのを抑制することができる。これにより、埋め込み領域を、容易に所望の大きさに形成することができる。
【００２３】
上記一の局面による半導体装置において、好ましくは、エピタキシャル層は、ドレイン領域を形成する際における不純物の、エピタキシャル層の主表面からの深さ方向への拡散距離と、埋め込み領域を形成する際における不純物のドレイン領域側への拡散距離とを足した距離よりも小さい厚みを有する。このように構成すれば、ドレイン領域と埋め込み領域とを容易に接続することができるので、ボディ領域とドレイン領域との間のみならず、ボディ領域と埋め込み領域との間も、容易に電流パスとして機能させることができる。
【００２４】
上記一の局面による半導体装置において、好ましくは、ドレイン領域と埋め込み領域との接続部分は、１×１０18ａｔｏｍｓ／ｃｍ3以上で、かつ、ドレイン領域の不純物濃度の最大値および埋め込み領域の不純物濃度の最大値以下の不純物濃度を有する。このように、ドレイン領域と埋め込み領域との接続部分を、１×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有するように構成することによって、ドレイン領域と埋め込み領域との接続部分の抵抗を十分に小さくすることができるので、ドレイン領域と埋め込み領域との間をキャリアが移動しにくくなるのを抑制することができる。これにより、ボディ領域とドレイン領域との間のみならず、ボディ領域と埋め込み領域との間も、容易に電流パスとして機能させることができる。その結果、半導体装置のオン抵抗を、容易に十分に小さくすることができる。また、ドレイン領域と埋め込み領域との接続部分を、ドレイン領域の不純物濃度の最大値および埋め込み領域の不純物濃度の最大値以下の不純物濃度を有するように構成することによって、ドレイン領域および埋め込み領域における深さ方向の第２導電型の不純物濃度プロファイルは、ドレイン領域による不純物濃度ピークと、埋め込み領域による不純物濃度ピークとの少なくとも２つの不純物濃度ピークを有することになる。これにより、半導体層（エピタキシャル層）の主表面から十分に離れた位置（深い位置）に、高濃度の不純物濃度を有する埋め込み領域を形成することができる。その結果、電流パスを、深さ方向に十分に大きく形成することができるので、電流パスの抵抗を、より十分に小さくすることができる。
【００２５】
上記ドレイン領域と埋め込み領域との接続部分が１×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有する半導体装置において、好ましくは、埋め込み領域の不純物濃度の最大値は、１×１０19ａｔｏｍｓ／ｃｍ3以上で、かつ、１×１０20ａｔｏｍｓ／ｃｍ3以下である。このように、埋め込み領域の不純物濃度の最大値を、１×１０19ａｔｏｍｓ／ｃｍ3以上にすることによって、ドレイン領域と埋め込み領域との接続部分を、容易に、１×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有するように形成することができる。また、埋め込み領域の不純物濃度の最大値を、１×１０20ａｔｏｍｓ／ｃｍ3以下にすることによって、熱処理により埋め込み領域の不純物が拡散しすぎて、埋め込み領域が大きくなりすぎるのを抑制することができる。これにより、埋め込み領域を、容易に所望の大きさに形成することができる。
【００２６】
上記一の局面による半導体装置において、好ましくは、半導体基板およびエピタキシャル層は、互いに略同じ不純物濃度を有する。このように構成すれば、ボディ領域に電圧を印加した際にボディ領域の周囲に形成される空乏層が、半導体基板とエピタキシャル層とにおいて異なる厚み（幅）に形成されるのを抑制することができる。これにより、埋め込み領域およびボディ領域の間の耐圧と、ドレイン領域およびボディ領域の間の耐圧とを、容易に、同じ大きさにすることができる。
【００２７】
上記一の局面による半導体装置において、好ましくは、エピタキシャル層は、３μｍ以上で、かつ、７μｍ以下の厚みを有する。このように、エピタキシャル層を、３μｍ以上の厚みを有するように構成することによって、埋め込み領域がボディ領域の近くに配置されるのを抑制することができるので、半導体装置の耐圧が低下するのを抑制することができる。また、エピタキシャル層を、７μｍ以下の厚みを有するように構成することによって、埋め込み領域に接続させるためにドレイン領域を深くまで形成する必要がないので、ドレイン領域の埋め込み領域との接続部分の不純物濃度が低くなりすぎるのを抑制することができる。これにより、埋め込み領域とドレイン領域との間の抵抗が大きくなるのを抑制することができる。
【００２８】
上記一の局面による半導体装置において、バイポーラトランジスタを構成するコレクタ補償領域およびコレクタ埋め込み領域をさらに備え、ドレイン領域は、バイポーラトランジスタのコレクタ補償領域と同時に形成され、埋め込み領域は、バイポーラトランジスタのコレクタ埋め込み領域と同時に形成されている。このように構成すれば、ドレイン領域および埋め込み領域を、それぞれ、バイポーラトランジスタのコレクタ補償領域およびコレクタ埋め込み領域とは別の工程で形成する場合に比べて、生産性を向上させることができる。
【発明の効果】
【００２９】
以上のように、本発明によれば、高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００３０】
図１は、本発明の一実施形態によるＬＤＭＯＳを含む半導体装置の構造を示した断面図である。図２は、図１に示した一実施形態によるＬＤＭＯＳを含む半導体装置のＮ-型ウェル領域に形成される空乏層の構造を示した断面図である。図３は、図１の１００−１００線に沿った不純物濃度プロファイルを示した図である。図４は、図１に示した一実施形態によるＬＤＭＯＳを含む半導体装置における電流パスを示した断面図である。まず、図１〜図４を参照して、本発明の一実施形態によるＬＤＭＯＳ１０を含む半導体装置１の構造について説明する。
【００３１】
本発明の一実施形態による半導体装置１は、図１に示すように、Ｐ型半導体基板２と、Ｐ型半導体基板２の主表面上に形成されたＰ型エピタキシャル層３と、Ｐ型エピタキシャル層３の主表面上に形成されたゲート酸化膜４と、ゲート酸化膜４上の所定領域に形成されたゲート電極５とを備えている。そして、Ｐ型半導体基板２およびＰ型エピタキシャル層３によって、半導体層６が構成されている。なお、Ｐ型半導体基板２は、本発明の「半導体基板」の一例であり、Ｐ型エピタキシャル層３は、本発明の「エピタキシャル層」の一例である。また、ゲート酸化膜４は、本発明の「絶縁膜」の一例である。また、Ｐ型（Ｐ+型、Ｐ-型）は、本発明の「第１導電型」の一例である。
【００３２】
ここで、本実施形態では、半導体装置１は、Ｎチャネル型のＭＯＳトランジスタであるＬＤＭＯＳ１０が形成されたＬＤＭＯＳ形成領域１ａと、バイポーラトランジスタ２０が形成されたバイポーラトランジスタ形成領域１ｂとを含んでいる。
【００３３】
Ｐ型半導体基板２は、＜１００＞の結晶軸と、約２０Ωｃｍの比抵抗とを有する。Ｐ型エピタキシャル層３は、約２０Ωｃｍの比抵抗を有する。また、Ｐ型エピタキシャル層３は、約５μｍ〜約７μｍの厚みに形成されている。具体的には、Ｐ型エピタキシャル層３は、後述するＮ+型ドレイン領域１５を形成する際における不純物の、Ｐ型エピタキシャル層３（半導体層６）の主表面からの下方向（深さ方向）への拡散距離と、Ｎ+型埋め込み領域１６を形成する際における不純物の上方向（Ｎ+型ドレイン領域１５側）への拡散距離とを足した距離よりも小さい厚みに形成されている。また、Ｐ型半導体基板２およびＰ型エピタキシャル層３は、略同じ大きさの不純物濃度を有する。
【００３４】
ゲート酸化膜４は、約３０ｎｍの厚みを有するシリコン酸化膜からなる。ゲート電極５は、ポリシリコンからなるとともに、後述するＮ-型ウェル領域１１とＰ-型ボディ領域１２とに跨るようにＬＤＭＯＳ形成領域１ａのみに配置されている。
【００３５】
ＬＤＭＯＳ形成領域１ａにおいて、半導体層６には、Ｐ型エピタキシャル層３の表面からＰ型半導体基板２の途中の深さまで、ゲート電極５の下方を覆うように形成されたドリフト領域としてのＮ-型ウェル領域１１が形成されている。このＮ-型ウェル領域１１には、Ｎ型の不純物としてリン（Ｐ）が導入されている。なお、Ｎ-型ウェル領域１１は、本発明の「ドリフト領域」の一例である。また、Ｎ型（Ｎ+型、Ｎ-型）は、本発明の「第２導電型」の一例である。
【００３６】
Ｎ-型ウェル領域１１には、主表面側に形成された約１．５μｍ〜約２．０μｍの深さを有するＰ-型ボディ領域１２が設けられている。このＰ-型ボディ領域１２には、Ｐ型の不純物としてボロン（Ｂ）が導入されている。なお、Ｐ-型ボディ領域１２は、本発明の「ボディ領域」の一例である。
【００３７】
また、Ｎ-型ウェル領域１１とＰ-型ボディ領域１２との境界領域には、図２に示すように、空乏層３０が形成されている。この空乏層３０は、後述するＮ+型ドレイン領域１５に電圧を印加した場合、Ｎ-型ウェル領域１１とＰ-型ボディ領域１２との境界面１０ａから略均等な距離Ｗだけ拡がるように形成される。
【００３８】
また、図１に示すように、Ｐ-型ボディ領域１２内の主表面側で、かつ、ゲート電極５の一方（矢印Ａ方向）側の領域には、ゲート電極５側から順に、Ｎ+型ソース領域１３およびＰ+型バックゲート領域１４が設けられている。また、Ｐ-型ボディ領域１２は、Ｐ+型バックゲート領域１４および図示しない配線を介して、Ｎ+型ソース領域１３と短絡している。これにより、寄生ＮＰＮトランジスタが動作するのを防止することが可能となる。なお、Ｎ+型ソース領域１３は、本発明の「ソース領域」の一例である。
【００３９】
また、ゲート電極５の下方で、かつ、Ｎ+型ソース領域１３とＮ-型ウェル領域１１との間のＰ-型ボディ領域１２の表面部分１２ａは、チャネルとなる。
【００４０】
また、Ｎ+型ソース領域１３は、約０．２μｍの深さを有する。また、Ｎ+型ソース領域１３は、Ｎ型の不純物としてリン（Ｐ）が導入されており、約１×１０20ａｔｏｍｓ／ｃｍ3の不純物濃度を有する。
【００４１】
また、Ｎ-型ウェル領域１１内の主表面側で、かつ、ゲート電極５の他方（矢印Ｂ方向）側の領域には、Ｎ+型ドレイン領域１５が設けられている。なお、Ｎ+型ドレイン領域１５は、本発明の「ドレイン領域」の一例である。
【００４２】
また、本実施形態では、Ｎ+型ドレイン領域１５は、Ｎ型の不純物としてリン（Ｐ）が導入されている。そして、図３に示すように、Ｎ+型ドレイン領域１５の表面部分１５ａ以外の部分は、約２×１０19ａｔｏｍｓ／ｃｍ3の不純物濃度を有する。また、表面部分１５ａは、ピーク値（最大値）が約２×１０20ａｔｏｍｓ／ｃｍ3の高い不純物濃度を有する。
【００４３】
また、本実施形態では、図１に示すように、Ｎ+型ドレイン領域１５は、Ｐ-型ボディ領域１２と略同じ深さ、または、Ｎ-型ウェル領域１１よりも少しだけ大きい深さに形成されている。
【００４４】
また、本実施形態では、Ｐ-型ボディ領域１２の真下でない位置（Ｐ-型ボディ領域１２よりも他方（矢印Ｂ方向）側の位置）で、かつ、Ｎ+型ドレイン領域１５の真下の位置には、Ｎ+型ドレイン領域１５に接続するように、Ｎ+型埋め込み領域１６が形成されている。このＮ+型埋め込み領域１６は、Ｐ型半導体基板２の上部からＰ型エピタキシャル層３の下部にかけて配置されている。なお、Ｎ+型埋め込み領域１６は、本発明の「埋め込み領域」の一例である。
【００４５】
また、本実施形態では、Ｎ+型埋め込み領域１６は、Ｎ型の不純物としてアンチモン（Ｓｂ）が導入されており、図３に示すように、Ｎ+型埋め込み領域１６の不純物濃度の最大値（ピーク値）は、約２×１０19ａｔｏｍｓ／ｃｍ3である。
【００４６】
このように、Ｎ+型埋め込み領域１６は、Ｎ+型ドレイン領域１５の表面部分１５ａ以外の部分と略同じ不純物濃度を有する。ここで、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における耐圧は、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６の不純物濃度と、Ｐ型半導体基板２およびＰ型エピタキシャル層３の不純物濃度とによって決まる。このため、上記したように、Ｐ型半導体基板２の不純物濃度とＰ型エピタキシャル層３の不純物濃度とを略同じ大きさにするとともに、Ｎ+型ドレイン領域１５の不純物濃度とＮ+型埋め込み領域１６の不純物濃度とを略同じ大きさにすることによって、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における耐圧が、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６の一方により制限されたり、Ｐ型半導体基板２およびＰ型エピタキシャル層３の一方により制限されるのを抑制することが可能である。なお、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における耐圧は、通常、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６と、Ｐ-型ボディ領域１２との間の耐圧に比べて高くなるように設定されている。しかしながら、本実施形態では、半導体装置１（ＬＤＭＯＳ１０）のオン抵抗を小さくするために、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６の不純物濃度を高くしているので、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における耐圧が小さくなる傾向にある。このため、上記のように構成するのは、有効である。
【００４７】
また、本実施形態では、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分は、約２×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有する。
【００４８】
また、本実施形態では、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における深さ方向のＮ型の不純物濃度プロファイルは、Ｎ+型ドレイン領域１５による不純物濃度ピークと、Ｎ+型埋め込み領域１６による不純物濃度ピークとの２つの不純物濃度ピークを有する。
【００４９】
また、本実施形態では、図１に示すように、Ｎ+型埋め込み領域１６は、Ｎ+型ドレイン領域１５の真下の位置以外の位置にも形成されている。具体的には、Ｎ+型埋め込み領域１６のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部は、Ｎ+型ドレイン領域１５のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部の真下の位置よりもＰ-型ボディ領域１２側（矢印Ａ方向側）に配置されている。すなわち、Ｎ+型埋め込み領域１６は、平面的に見て、Ｎ+型ドレイン領域１５よりもＰ-型ボディ領域１２側の位置にまで形成されている。また、Ｎ+型ドレイン領域１５とＰ-型ボディ領域１２との間の距離Ｌ１と、Ｎ+型埋め込み領域１６とＰ-型ボディ領域１２との間の距離Ｌ２とが、略同じ大きさになるように形成されている。
【００５０】
なお、上記した本実施形態によるＬＤＭＯＳ１０の構造において、シミュレーションにより電流パスの解析を行った結果によると、図４に示すように、Ｎ-型ウェル領域１１に形成される電流パス３１（斜線部分）は、Ｎ+型ドレイン領域１５の上端からＮ+型埋め込み領域１６の下部にまで拡がるように形成された。これは、以下の理由による。すなわち、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分を約２×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有するように構成することによって、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分の抵抗を十分に小さくすることが可能であり、Ｎ+型埋め込み領域１６とＰ-型ボディ領域１２との間も、電流パス３１として機能させることが可能であるためである。
【００５１】
一方、バイポーラトランジスタ形成領域１ｂにおいて、図１に示すように、ゲート酸化膜４上には、ゲート電極５は形成されていない。
【００５２】
また、バイポーラトランジスタ形成領域１ｂにおいて、半導体層６には、上記ＬＤＭＯＳ形成領域１ａのＮ-型ウェル領域１１、Ｐ-型ボディ領域１２、Ｎ+型ソース領域１３、Ｐ+型バックゲート領域１４およびＮ+型ドレイン領域１５（表面部分１５ａ）と、それぞれ同様の構造で、かつ、同時に形成されたＮ-型ウェル領域２１、Ｐ-型ボディ領域２２、Ｎ+型エミッタ領域２３、Ｐ+型ベース領域２４およびＮ+型コレクタ補償領域２５（Ｎ+型コレクタ領域２７）が設けられている。なお、Ｎ+型コレクタ補償領域２５は、本発明の「コレクタ補償領域」の一例である。
【００５３】
また、Ｐ-型ボディ領域２２の真下の位置からＮ+型コレクタ補償領域２５の真下の位置まで、Ｎ+型コレクタ補償領域２５に接続するように、Ｎ+型コレクタ埋め込み領域２６が形成されている。このＮ+型コレクタ埋め込み領域２６のその他の構造は、上記Ｎ+型埋め込み領域１６と同様であるとともに、Ｎ+型コレクタ埋め込み領域２６は、Ｎ+型埋め込み領域１６と同時に形成されている。なお、バイポーラトランジスタ２０にＮ+型コレクタ補償領域２５およびＮ+型コレクタ埋め込み領域２６を設けることにより、コレクタ抵抗を小さくすることが可能となるので、飽和電圧の低減やバイポーラトランジスタ２０の高速化を行うことが可能となる。なお、Ｎ+型コレクタ埋め込み領域２６は、本発明の「コレクタ埋め込み領域」の一例である。
【００５４】
次に、図１を参照して、本発明の一実施形態による半導体装置１の製造プロセスについて説明する。
【００５５】
まず、図１に示すように、＜１００＞の結晶軸と、約２０Ωｃｍの比抵抗とを有するＰ型半導体基板２の主表面の所定領域に、Ｎ型の不純物としてのアンチモン（Ｓｂ）をイオン注入または塗布拡散により導入する。そして、約１２００℃の温度で約６０分間熱処理を行うことにより、Ｎ型の不純物としてのアンチモン（Ｓｂ）をドライブインさせてＮ+型埋め込み領域１６およびＮ+型コレクタ埋め込み領域２６を形成する。
【００５６】
その後、Ｐ型半導体基板２の表面の酸化膜を除去した後、Ｐ型半導体基板２の主表面上に、約２０Ωｃｍの比抵抗を有するＰ型エピタキシャル層３を、約５μｍ〜約７μｍの厚みに形成する。そして、Ｐ型半導体基板２およびＰ型エピタキシャル層３の不純物濃度が、略同じ大きさになるように、Ｐ型エピタキシャル層３の主表面から所定領域にＰ型の不純物を約４×１０12ａｔｏｍｓ／ｃｍ2程度イオン注入する。
【００５７】
その後、Ｐ型エピタキシャル層３の主表面からＮ型の不純物としてのリン（Ｐ）を約１×１０13ａｔｏｍｓ／ｃｍ2程度イオン注入した後、約１２００℃の温度で約４００分間熱処理（ドライブイン）を行う。これにより、Ｐ型エピタキシャル層３の表面からＰ型半導体基板２の途中の深さまで、Ｎ-型ウェル領域１１および２１を形成する。このとき、Ｎ+型埋め込み領域１６およびＮ+型コレクタ埋め込み領域２６が、熱拡散してＰ型半導体基板２の上部からＰ型エピタキシャル層３の下部にかけて形成される。また、このとき、Ｎ+型埋め込み領域１６およびＮ+型コレクタ埋め込み領域２６の不純物濃度の最大値が、約２×１０19ａｔｏｍｓ／ｃｍ3になる。
【００５８】
そして、Ｎ-型ウェル領域１１および２１の所定領域に、それぞれ、Ｐ型の不純物としてのボロン（Ｂ）を約１×１０13ａｔｏｍｓ／ｃｍ2程度イオン注入することにより、約１．５μｍ〜約２．０μｍの深さを有するＰ-型ボディ領域１２および２２を形成する。
【００５９】
このとき、本実施形態では、Ｎ+型埋め込み領域１６の真上でない位置（Ｎ+型埋め込み領域１６よりも矢印Ａ方向側の位置）に、Ｐ-型ボディ領域１２を形成する。
【００６０】
次に、Ｐ型エピタキシャル層３（半導体層６）の主表面上に、約３０ｎｍの厚みを有するシリコン酸化膜からなるゲート酸化膜４を形成する。そして、ゲート酸化膜４上にポリシリコンを形成するとともに、形成したポリシリコンをパターニングすることにより、ゲート電極５を形成する。このとき、ゲート電極５を、Ｎ-型ウェル領域１１とＰ-型ボディ領域１２とに跨るように形成する。そして、ＬＤＭＯＳ１０の動作時には、ゲート電極５の下方で、かつ、Ｎ+型ソース領域１３とＮ-型ウェル領域１１との間のＰ-型ボディ領域１２の表面部分１２ａが、チャネルとなる。
【００６１】
その後、ゲート電極５に対してＰ-型ボディ領域１２とは反対側（矢印Ｂ方向側）のＮ-型ウェル領域１１に、ゲート電極５に対して自己整合的に、Ｎ型の不純物としてのリン（Ｐ）を約６×１０15ａｔｏｍｓ／ｃｍ2程度イオン注入する。それと同時に、Ｎ-型ウェル領域２１の矢印Ｂ方向側の部分にも、Ｎ型の不純物としてのリン（Ｐ）を約６×１０15ａｔｏｍｓ／ｃｍ2程度イオン注入する。そして、約１０００℃の温度で約６０分間アニールを行うことにより、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５を形成する。
【００６２】
このとき、本実施形態では、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５は、Ｐ-型ボディ領域１２および２２と略同じ深さ（約１．５μｍ〜約２．０μｍ）、または、Ｐ-型ボディ領域１２および２２よりも少しだけ大きい深さに形成される。そして、Ｎ+型ドレイン領域１５の不純物が下方向（深さ方向）に拡散するとともに、Ｎ+型埋め込み領域１６の不純物が上方向（Ｎ+型ドレイン領域１５側）に拡散することにより、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６とが接続される。また、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分、および、Ｎ+型コレクタ補償領域２５とＮ+型コレクタ埋め込み領域２６との接続部分は、約２×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度になる。
【００６３】
また、このとき、Ｎ+型埋め込み領域１６は、Ｎ+型ドレイン領域１５の真下の位置以外の位置にも形成される。具体的には、Ｎ+型埋め込み領域１６は、Ｎ+型埋め込み領域１６のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部が、Ｎ+型ドレイン領域１５のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部の真下の位置よりもＰ-型ボディ領域１２側（矢印Ａ方向側）に位置するように形成される。
【００６４】
そして、Ｐ-型ボディ領域１２およびＮ+型ドレイン領域１５に、ゲート電極５に対して自己整合的に、Ｎ型の不純物としてのリン（Ｐ）を約４×１０15ａｔｏｍｓ／ｃｍ2程度イオン注入する。それと同時に、Ｐ-型ボディ領域２２およびＮ+型コレクタ補償領域２５にも、Ｎ型の不純物としてのリン（Ｐ）を約４×１０15ａｔｏｍｓ／ｃｍ2程度イオン注入する。これにより、Ｐ-型ボディ領域１２内の主表面側で、かつ、ゲート電極５の一方（矢印Ａ方向）側の領域に、約０．２μｍの深さを有するＮ+型ソース領域１３が形成されるとともに、Ｎ+型ドレイン領域１５の表面部分１５ａは、ピーク値（最大値）が約２×１０20ａｔｏｍｓ／ｃｍ3の不純物濃度になる。また、Ｐ-型ボディ領域２２内の主表面側に、約０．２μｍの深さを有するＮ+型エミッタ領域２３が形成されるとともに、Ｎ+型コレクタ補償領域２５の表面部分に、ピーク値（最大値）が約２×１０20ａｔｏｍｓ／ｃｍ3の不純物濃度を有するＮ+型コレクタ領域２７が形成される。
【００６５】
このように、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５にイオン注入を行い、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５の表面部分の不純物濃度をさらに高くすることによって、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５のコンタクト抵抗が高くなるのを抑制することが可能である。すなわち、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５を形成する際に、Ｎ+型埋め込み領域１６およびＮ+型コレクタ埋め込み領域２６にそれぞれ接続させるために、半導体層６の深い位置にイオン注入を行うことに起因して、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５の表面部分の不純物濃度が低くなる場合がある。この場合にも、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５にイオン注入を行うことによって、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５の表面部分の不純物濃度を高くすることが可能である。これにより、Ｎ+型ドレイン領域１５およびＮ+型コレクタ補償領域２５のコンタクト抵抗が高くなるのを抑制することが可能である。
【００６６】
その後、Ｐ-型ボディ領域１２および２２の一方（矢印Ａ方向）側の位置に、Ｐ+型バックゲート領域１４およびＰ+型ベース領域２４を形成する。
【００６７】
以上のようにして、半導体装置１が製造される。
【００６８】
本実施形態では、上記のように、半導体層６に、少なくともＮ+型ドレイン領域１５の真下の位置に形成され、Ｎ+型ドレイン領域１５に接続されたＮ+型埋め込み領域１６を設けることによって、Ｐ-型ボディ領域１２とＮ+型ドレイン領域１５との間のみならず、Ｐ-型ボディ領域１２とＮ+型埋め込み領域１６との間も電流パス３１として機能させることができる。これにより、電流パス３１を十分に大きく形成することができるので、電流パス３１の抵抗を十分に小さくすることができる。その結果、半導体装置１のオン抵抗を十分に小さくすることができる。また、Ｎ+型埋め込み領域１６を、Ｐ-型ボディ領域１２の真下でない位置に形成することによって、Ｐ-型ボディ領域１２とＮ+型埋め込み領域１６との間の距離Ｌ２が小さくなるのを抑制することができる。これにより、半導体装置１の耐圧が低下するのを抑制することができる。
【００６９】
また、本実施形態では、Ｎ+型埋め込み領域１６を、Ｐ型半導体基板２の上部からＰ型エピタキシャル層３の下部にかけて形成することによって、半導体層６（Ｐ型エピタキシャル層３）の主表面から離れた位置（深い位置）に、容易に、高濃度の不純物濃度を有するＮ+型埋め込み領域１６を形成することができる。これにより、電流パス３１を、容易に深さ方向に大きく形成することができる。その結果、電流パス３１の抵抗を、容易に十分に小さくすることができるので、半導体装置１のオン抵抗を、容易に十分に小さくすることができる。
【００７０】
また、本実施形態では、Ｎ+型埋め込み領域１６のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部を、Ｎ+型ドレイン領域１５のＰ-型ボディ領域１２側（矢印Ａ方向側）の端部の真下の位置よりもＰ-型ボディ領域１２側（矢印Ａ方向側）に配置することによって、Ｎ+型埋め込み領域１６を、Ｐ-型ボディ領域１２の真下の位置にならない範囲で、Ｐ-型ボディ領域１２に近づけることができる。これにより、半導体装置１のオン抵抗を、より十分に小さくすることができる。
【００７１】
また、本実施形態では、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における深さ方向のＮ型の不純物濃度プロファイルは、Ｎ+型ドレイン領域１５の表面部分１５ａによる不純物濃度ピークと、Ｎ+型埋め込み領域１６による不純物濃度ピークとの２つの不純物濃度ピークを有する。これにより、半導体層６（Ｐ型エピタキシャル層３）の主表面から十分に離れた位置（深い位置）に、高濃度の不純物濃度を有するＮ+型埋め込み領域１６を形成することができる。これにより、電流パス３１を、深さ方向に十分に大きく形成することができるので、電流パス３１の抵抗を、より十分に小さくすることができる。
【００７２】
また、本実施形態では、Ｐ-型ボディ領域１２からＮ+型埋め込み領域１６までの距離Ｌ２を、Ｐ-型ボディ領域１２からＮ+型ドレイン領域１５までの距離Ｌ１と略同じにすることによって、Ｎ+型埋め込み領域１６およびＮ+型ドレイン領域１５のいずれか一方が、Ｎ+型埋め込み領域１６およびＮ+型ドレイン領域１５の他方よりもＰ-型ボディ領域１２の近くに配置されるのを抑制することができる。これにより、Ｎ+型埋め込み領域１６およびＮ+型ドレイン領域１５のいずれか一方により半導体装置１の耐圧が低下する（制限される）のを抑制することができる。
【００７３】
また、本実施形態では、Ｎ+型ドレイン領域１５を、Ｐ-型ボディ領域１２と略同じ深さ、または、Ｐ-型ボディ領域１２よりも大きい深さに形成することによって、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６を、容易に、半導体層６（Ｐ型エピタキシャル層３）の主表面から離れた位置（深い位置）に配置することができる。これにより、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６とＰ-型ボディ領域１２との間に形成される電流パス３１を、容易に、大きくすることができる。
【００７４】
また、本実施形態では、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６の多数キャリアが電子となるように構成することによって、多数キャリアがホール（正孔）の場合に比べて、半導体装置１のオン抵抗を、容易に小さくすることができる。
【００７５】
また、本実施形態では、Ｎ+型ドレイン領域１５の形成に不純物としてリン（Ｐ）を用いることによって、リン（Ｐ）は、例えばアンチモン（Ｓｂ）や砒素（Ａｓ）よりも拡散速度が大きいので、Ｎ+型ドレイン領域１５の形成にアンチモン（Ｓｂ）や砒素（Ａｓ）を用いる場合に比べて、Ｎ+型ドレイン領域１５を、より少ない熱処理で所望の深さに形成することができる。これにより、半導体装置１の生産性を向上させることができる。
【００７６】
また、本実施形態では、Ｎ+型埋め込み領域１６の形成に不純物としてアンチモン（Ｓｂ）を用いることによって、アンチモン（Ｓｂ）は、例えばリン（Ｐ）よりも拡散速度が小さいので、Ｎ+型埋め込み領域１６の形成にリン（Ｐ）を用いる場合に比べて、Ｎ+型埋め込み領域１６形成後の熱処理により、不純物が拡散しすぎてＮ+型埋め込み領域１６が大きくなりすぎるのを抑制することができる。これにより、Ｎ+型埋め込み領域１６を、容易に所望の大きさに形成することができる。その結果、Ｎ+型埋め込み領域１６がＰ-型ボディ領域１２の近くにまで形成されるのを抑制することができるので、半導体装置１の耐圧が低下するのを抑制することができる。
【００７７】
また、本実施形態では、Ｐ型エピタキシャル層３は、Ｎ+型ドレイン領域１５を形成する際における不純物の、Ｐ型エピタキシャル層３（半導体層６）の主表面からの下方向（深さ方向）への拡散距離と、Ｎ+型埋め込み領域１６を形成する際における不純物の上方向（Ｎ+型ドレイン領域１５側）への拡散距離とを足した距離よりも小さい厚みを有する。これにより、Ｎ+型ドレイン領域１５の不純物が下方向（深さ方向）に拡散するとともに、Ｎ+型埋め込み領域１６の不純物が上方向（Ｎ+型ドレイン領域１５側）に拡散することにより、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６とを容易に接続することができる。その結果、Ｐ-型ボディ領域１２とＮ+型ドレイン領域１５との間のみならず、Ｐ-型ボディ領域１２とＮ+型埋め込み領域１６との間も、容易に電流パス３１として機能させることができる。
【００７８】
また、本実施形態では、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分を、約２×１０18ａｔｏｍｓ／ｃｍ3（１×１０18ａｔｏｍｓ／ｃｍ3以上）の不純物濃度を有するように構成することによって、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分の抵抗を十分に小さくすることができるので、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との間をキャリアが移動しにくくなるのを抑制することができる。これにより、Ｐ-型ボディ領域１２とＮ+型ドレイン領域１５との間のみならず、Ｐ-型ボディ領域１２とＮ+型埋め込み領域１６との間も、容易に電流パス３１として機能させることができる。その結果、半導体装置１のオン抵抗を、容易に十分に小さくすることができる。
【００７９】
また、本実施形態では、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分を、Ｎ+型ドレイン領域１５の不純物濃度の最大値（約２×１０20ａｔｏｍｓ／ｃｍ3）、および、Ｎ+型埋め込み領域１６の不純物濃度の最大値（約２×１０19ａｔｏｍｓ／ｃｍ3）以下の不純物濃度を有するように構成することによって、容易に、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６における深さ方向のＮ型の不純物濃度プロファイルが、Ｎ+型ドレイン領域１５による不純物濃度ピークと、Ｎ+型埋め込み領域１６による不純物濃度ピークとの２つの不純物濃度ピークを有するように構成することができる。
【００８０】
また、本実施形態では、Ｎ+型埋め込み領域１６の不純物濃度の最大値を、約２×１０19ａｔｏｍｓ／ｃｍ3（１×１０19ａｔｏｍｓ／ｃｍ3以上）にすることによって、Ｎ+型ドレイン領域１５とＮ+型埋め込み領域１６との接続部分の抵抗を、容易に十分に小さくすることができる。
【００８１】
また、本実施形態では、Ｎ+型埋め込み領域１６の不純物濃度の最大値を、約２×１０19ａｔｏｍｓ／ｃｍ3（１×１０20ａｔｏｍｓ／ｃｍ3以下）にすることによって、熱処理によりＮ+型埋め込み領域１６の不純物が拡散しすぎて、Ｎ+型埋め込み領域１６が大きくなりすぎるのを抑制することができる。これにより、Ｎ+型埋め込み領域１６を、より容易に所望の大きさに形成することができる。その結果、Ｎ+型埋め込み領域１６がＰ-型ボディ領域１２の近くにまで形成されるのをより抑制することができるので、半導体装置１の耐圧が低下するのをより抑制することができる。
【００８２】
また、本実施形態では、Ｐ型半導体基板２およびＰ型エピタキシャル層３を、互いに略同じ不純物濃度を有するように構成することによって、Ｐ-型ボディ領域１２に電圧を印加した際にＰ-型ボディ領域１２の周囲に形成される空乏層３０を、Ｐ型半導体基板２とＰ型エピタキシャル層３とにおいて略均等な距離Ｗだけ拡がるように形成することができる。これにより、Ｐ-型ボディ領域１２からＮ+型埋め込み領域１６までの距離Ｌ２を、Ｐ-型ボディ領域１２からＮ+型ドレイン領域１５までの距離Ｌ１と略同じにすることにより、Ｎ+型埋め込み領域１６およびＰ-型ボディ領域１２の間の耐圧と、Ｎ+型ドレイン領域１５およびＰ-型ボディ領域１２の間の耐圧とを、容易に、同じ大きさにすることができる。すなわち、Ｎ+型埋め込み領域１６およびＰ-型ボディ領域１２の間の耐圧と、Ｎ+型ドレイン領域１５およびＰ-型ボディ領域１２の間の耐圧とのどちらか一方の耐圧で、半導体装置１（ＬＤＭＯＳ１０）の耐圧が制限されるのを抑制することができる。
【００８３】
また、本実施形態では、Ｐ型エピタキシャル層３を、約５μｍ〜約７μｍ（３μｍ以上）の厚みに形成することによって、Ｎ+型埋め込み領域１６がＰ-型ボディ領域１２の近くに配置されるのを抑制することができるので、半導体装置１の耐圧が低下するのを抑制することができる。
【００８４】
また、本実施形態では、Ｐ型エピタキシャル層３を、約５μｍ〜約７μｍ（７μｍ以下）の厚みに形成することによって、Ｎ+型埋め込み領域１６に接続させるためにＮ+型ドレイン領域１５を深くまで形成する必要がないので、Ｎ+型ドレイン領域１５のＮ+型埋め込み領域１６との接続部分の不純物濃度が低くなりすぎるのを抑制することができる。これにより、Ｎ+型埋め込み領域１６とＮ+型ドレイン領域１５との間の抵抗が大きくなるのを抑制することができる。
【００８５】
また、本実施形態では、Ｎ+型ドレイン領域１５を、バイポーラトランジスタ２０のＮ+型コレクタ補償領域２５と同時に形成し、Ｎ+型埋め込み領域１６を、バイポーラトランジスタ２０のＮ+型コレクタ埋め込み領域２６と同時に形成することによって、Ｎ+型ドレイン領域１５およびＮ+型埋め込み領域１６を、それぞれ、バイポーラトランジスタ２０のＮ+型コレクタ補償領域２５およびＮ+型コレクタ埋め込み領域２６とは別の工程で形成する場合に比べて、生産性を向上させることができる。
【００８６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８７】
たとえば、上記実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする例について示したが、本発明はこれに限らず、第１導電型をＮ型とし、第２導電型をＰ型としてもよい。この場合にも、高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を得ることができる。
【００８８】
また、上記実施形態では、Ｎ+型ドレイン領域およびＮ+型埋め込み領域における深さ方向のＮ型の不純物濃度プロファイルを、２つの不純物濃度ピークを有するように構成した例について示したが、本発明はこれに限らず、図５に示した本発明の変形例のように、Ｎ+型ドレイン領域およびＮ+型埋め込み領域における深さ方向のＮ型の不純物濃度プロファイルを、３つ以上の不純物濃度ピークを有するように構成してもよい。具体的には、Ｎ+型ドレイン領域を形成する際のイオン注入のエネルギーを大きくすることによって、Ｎ+型ドレイン領域がより深い位置にまで形成される。これにより、Ｎ+型ドレイン領域には、表面部分と、表面部分以外の部分とに不純物濃度ピークが形成される。なお、イオン注入のエネルギーを大きくしても、最大で約１μｍ〜約２μｍの深さまでしか不純物領域を形成することができないとともに、形成する深さを一定にするのが困難であり、かつ、不純物濃度を大きくすることができない。このため、Ｎ+型ドレイン領域１５の真下の位置に、不純物領域（Ｎ+型埋め込み領域）を、イオン注入により形成するのは困難である。
【００８９】
また、上記実施形態では、Ｐ-型ボディ領域からＮ+型埋め込み領域までの距離を、Ｐ-型ボディ領域からＮ+型ドレイン領域までの距離と略同じにした例について示したが、本発明はこれに限らず、Ｐ-型ボディ領域からＮ+型埋め込み領域までの距離を、Ｐ-型ボディ領域からＮ+型ドレイン領域までの距離と異なるようにしてもよい。
【００９０】
また、上記実施形態では、Ｎ+型ドレイン領域を、Ｐ-型ボディ領域と略同じ深さ、または、Ｐ-型ボディ領域よりも大きい深さに形成した例について示したが、本発明はこれに限らず、Ｎ+型ドレイン領域を、Ｐ-型ボディ領域よりも小さい深さに形成してもよい。
【００９１】
また、上記実施形態では、Ｎ+型ドレイン領域とＮ+型埋め込み領域との形成に、それぞれ、リン（Ｐ）とアンチモン（Ｓｂ）とを用いた例について示したが、本発明はこれに限らず、Ｎ+型ドレイン領域とＮ+型埋め込み領域との形成に、それぞれ、砒素（Ａｓ）やその他の材料を用いてもよい。
【００９２】
また、上記実施形態では、Ｐ型エピタキシャル層を、約５μｍ〜約７μｍの厚みに形成した例について示したが、本発明はこれに限らず、Ｐ型エピタキシャル層を、５μｍ未満の厚み、または、７μｍよりも大きい厚みに形成してもよい。この場合、Ｎ+型埋め込み領域がＰ-型ボディ領域の近くに配置されて半導体装置の耐圧が低下するのを抑制するために、Ｐ型エピタキシャル層を、約３μｍ以上の厚みに形成するのが望ましい。
【００９３】
また、上記実施形態では、Ｎ+型ドレイン領域とＮ+型埋め込み領域との接続部分を、約２×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有するように構成した例について示したが、本発明はこれに限らず、Ｎ+型ドレイン領域とＮ+型埋め込み領域との接続部分を、約２×１０18ａｔｏｍｓ／ｃｍ3よりも小さい不純物濃度を有するように構成してもよい。この場合、Ｎ+型ドレイン領域とＮ+型埋め込み領域との接続部分の抵抗を十分に小さくするために、Ｎ+型ドレイン領域とＮ+型埋め込み領域との接続部分を、約１×１０18ａｔｏｍｓ／ｃｍ3以上の不純物濃度を有するように構成することが望ましい。
【００９４】
また、上記実施形態では、半導体装置に、ＬＤＭＯＳと、バイポーラトランジスタとを設けた例について示したが、本発明はこれに限らず、半導体装置に、バイポーラトランジスタを設けなくてもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態によるＬＤＭＯＳを含む半導体装置の構造を示した断面図である。
【図２】図１に示した一実施形態によるＬＤＭＯＳを含む半導体装置のＮ-型ウェル領域に形成される空乏層の構造を示した断面図である。
【図３】図１の１００−１００線に沿った不純物濃度プロファイルを示した図である。
【図４】図１に示した一実施形態によるＬＤＭＯＳを含む半導体装置における電流パスを示した断面図である。
【図５】本発明の変形例による半導体装置の不純物濃度プロファイルを示した図である。
【図６】従来のＬＤＭＯＳを含む半導体装置の構造を示した断面図である。
【図７】特許文献１のＬＤＭＯＳを含む半導体装置の構造を示した断面図である。
【図８】図７の２００−２００線に沿った不純物濃度プロファイルを示した図である。
【図９】図７に示した特許文献１のＬＤＭＯＳを含む半導体装置における電流パスを示した断面図である。
【符号の説明】
【００９６】
１  半導体装置
２  Ｐ型半導体基板（半導体基板）
３  Ｐ型エピタキシャル層（エピタキシャル層）
４  ゲート酸化膜（絶縁膜）
５  ゲート電極
６  半導体層
１１  Ｎ-型ウェル領域（ドリフト領域）
１２  Ｐ-型ボディ領域（ボディ領域）
１３  Ｎ+型ソース領域（ソース領域）
１５  Ｎ+型ドレイン領域（ドレイン領域）
１６  Ｎ+型埋め込み領域（埋め込み領域）
２０  バイポーラトランジスタ
２５  Ｎ+型コレクタ補償領域（コレクタ補償領域）
２６  Ｎ+型コレクタ埋め込み領域（コレクタ埋め込み領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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