(57)【要約】【課題】バスを共有しつつもメモリに対するアクセス性能を向上させることが可能なマルチプロセッサ装置を提供すること。【解決手段】ＣＰＵ０（１−０）およびＣＰＵ１（１−１）と、フラッシュメモリ０〜３（２−０〜２−３）とが、共通バスによって接続される。ＣＰＵ０（１−０）およびＣＰＵ１（１−１）には、位相シフトされたクロック信号が供給される。たとえば、フラッシュメモリ０（２−０）は、ＣＰＵ０（１−０）からの読み出し要求に応答して、ＣＰＵ０（１−０）に供給される位相シフトされたクロック信号に同期してメモリマットから読み出したデータを共通バスに出力する。したがって、バスを共有しつつもメモリに対するアクセス性能を向上させることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のプロセッサと複数のメモリとが共通バスによって接続されたマルチプロセッサ装置であって、
前記複数のプロセッサのそれぞれには、位相シフトされたクロック信号が供給され、
前記複数のメモリのそれぞれは、データを記憶する記憶手段と、
前記複数のプロセッサからの読み出し要求に応答して、前記複数のプロセッサに供給される位相シフトされたクロック信号に同期して前記記憶手段から読み出したデータを前記共通バスに出力する出力バッファ手段とを含む、マルチプロセッサ装置。
【請求項２】
前記複数のプロセッサに供給されるクロックの位相シフト量は、３６０°をプロセッサ数で割った値である、請求項１記載のマルチプロセッサ装置。
【請求項３】
前記出力バッファ手段は、位相シフトされたクロックの位相シフト量以下の時間だけデータをドライブする、請求項１記載のマルチプロセッサ装置。
【請求項４】
前記メモリはさらに、前記出力バッファ手段が前記共通バスに有効データを出力していることを示すストローブ信号を、読み出し要求を出力したプロセッサに対して出力する出力手段を含む、請求項１記載のマルチプロセッサ装置。
【請求項５】
前記出力手段は、前記出力バッファ手段が前記共通バスに有効データを出力する期間だけ前記ストローブ信号を活性する、請求項４記載のマルチプロセッサ装置。
【請求項６】
前記プロセッサのそれぞれは、前記ストローブ信号の立ち上がりエッジで共通バスからデータを取得する、請求項４または５記載のマルチプロセッサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプロセッサコアを同一チップ内に収めたマルチプロセッサ装置に関し、特に、複数のプロセッサコアがそれぞれ異なるメモリにアクセスするときに、バスを共有しつつもメモリに対するアクセス性能を向上させることが可能なマルチプロセッサ装置に関する。
【背景技術】
【０００２】
近年、マイコンの処理性能の向上に関する研究、開発が盛んに行なわれている。このようなマイコンの性能向上の１手法として、複数のプロセッサコアを同一チップ内に収めたマルチコアＣＰＵ（Central Processing Unit）というアーキテクチャがある。
【０００３】
マルチコアＣＰＵにおいては、フラッシュメモリなどのメモリに対するアクセス性能の向上を図るために、複数のＣＰＵが同時にアクセスできるように複数のＲＯＭを配置することが行なわれている。
【０００４】
また、ＲＯＭ内をマルチバンク化して、複数のＣＰＵから同時にアクセスできるようにすることも行われている。これに関連する技術として、下記の特許文献１および特許文献２に開示された発明がある。
【０００５】
特許文献１に開示されたマルチフェーズ、マルチアクセスパイプラインメモリシステムは、ｎ個のプロセッサ、ラッチを含むパイプラインメモリ、プロセッサとパイプラインメモリとを接続するバス、およびクロック回路によって構成される。クロック回路は、システムクロック信号に応答してｎ個の位相に分割してシステムクロック信号のｎ個の位相に対応する多数のクロック信号を供給してそれぞれのプロセッサを作動させる。そして、所定の位相の間のみデータおよびアドレスを転送し、それによって各システムクロック信号周期にメモリにｎ回アクセスさせ、各プロセッサに１アクセスさせながらメモリと各プロセッサとをシステムクロック速度で作動させる。
【０００６】
特許文献２に開示された発明は、複数のＣＰＵを備えこれらＣＰＵにて周辺装置を共用する場合に必要となる複数ＣＰＵの制御装置である。それぞれのＣＰＵへ供給するそれぞれのタイミングクロックにおける所定信号レベル期間が重複することのない複数相のタイミングクロックを発生するタイミングクロック発生手段を備える。さらに、複数相のタイミングクロックが供給され、タイミングクロックにおける所定信号レベル期間のみ同じタイミングで同相のタイミングクロックが供給されているＣＰＵと共通バスとを接続するバス選択手段を備える。
【特許文献１】特表平８−５０９０８２号公報
【特許文献２】特開平６−５２１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の複数のＲＯＭを配置したり、ＲＯＭ内をマルチバンク化したりする方法において、複数のＣＰＵが同時にＲＯＭにアクセスできるようにするためには、それぞれのＣＰＵ毎に、ＣＰＵとＲＯＭとを接続するバスを設ける必要がある。したがって、バスを共有してチップ面積を減らすことができない。
【０００８】
また、特許文献１においては、システムクロック信号をｎ個の位相に分割してシステムクロック信号のｎ個の位相に対応する多数のクロック信号をｎ個のプロセッサに供給して動作させるものである。したがって、１個のシステムクロックの間に同一のメモリにｎ回アクセスするものであり、複数のＣＰＵが複数のＲＯＭに同時にアクセスするアーキテクチャには適用できない。
【０００９】
また、特許文献２においては、所定信号レベル期間が重複することのない複数相のタイミングクロックを発生して複数のＣＰＵに供給し、それぞれのＣＰＵが所定信号レベル期間にメモリにアクセスするものである。したがって、特許文献１と同様に、１個のタイミングクロックの間にそれぞれのＣＰＵが同一のメモリに１回ずつアクセスするものであり、複数のＣＰＵが複数のＲＯＭに同時にアクセスするアーキテクチャには適用できない。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、その目的は、バスを共有しつつもメモリに対するアクセス性能を向上させることが可能なマルチプロセッサ装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、複数のＣＰＵと複数のフラッシュメモリとが共通バスによって接続されたマルチプロセッサ装置が提供される。複数のＣＰＵのそれぞれには、位相シフトされたクロック信号が供給される。複数のフラッシュメモリのそれぞれは、データを記憶するメモリマットと、複数のＣＰＵからの読み出し要求に応答して、複数のＣＰＵに供給される位相シフトされたクロック信号に同期してメモリマットから読み出したデータを共通バスに出力する出力バッファとを含む。
【発明の効果】
【００１２】
この実施例によれば、出力バッファが、複数のＣＰＵからの読み出し要求に応答して、複数のＣＰＵに供給される位相シフトされたクロック信号に同期してメモリマットから読み出したデータを共通バスに出力するので、バスを共有しつつもフラッシュメモリに対するアクセス性能を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態におけるマルチプロセッサ装置の構成例およびそれぞれのＣＰＵに供給されるバスクロックの位相を示す図である。図１（ａ）は、マルチプロセッサ装置の構成例を示しており、ＣＰＵ０（１−０）と、ＣＰＵ１（１−１）と、フラッシュメモリ０〜３（２−０〜２−３）とを含む。ＣＰＵ０（１−０）およびＣＰＵ１（１−１）と、フラッシュメモリ０〜３（２−０〜２−３）とは、共通バスによって接続される。本実施の形態においては、メモリとしてフラッシュメモリが使用される場合について説明するが、それ以外のＲＯＭやＲＡＭ（Random Access Memory）などを使用可能であることは言うまでもない。
【００１４】
図１（ｂ）は、それぞれのＣＰＵに供給されるバスクロックの位相を示している。ＣＰＵ０バスｃｌｋはＣＰＵ０（１−０）に供給されるバスクロック信号を示し、ＣＰＵ１バスｃｌｋはＣＰＵ１（１−１）に供給されるバスクロック信号を示している。
【００１５】
図１においてはＣＰＵの数が２個であるため、位相シフト量が１８０°となっている。しかしながら、ＣＰＵの数は２個に限られるものではなく、ＣＰＵの数が３個以上の場合にも対応可能である。この場合、ＣＰＵ数の増加に応じてバスクロックの位相シフト量が小さくなり、具体的には、各バスクロックの位相シフト量が３６０°／ＣＰＵ数となる。
【００１６】
図２は、それぞれのＣＰＵに供給されるバスクロックの位相と、データバスに出力されるデータとの関係を示すタイミングチャートである。ＤＱＳ＿ＣＰＵ０はＣＰＵ０（１−０）に対するデータが有効となっていることを示すデータストローブ信号であり、ＤＱＳ＿ＣＰＵ１はＣＰＵ１（１−１）に対するデータが有効となっていることを示すデータストローブ信号である。これらの信号は、フラッシュメモリ０〜３（２−０〜２−３）から出力される。
【００１７】
ＤＱは、共通データバスを示している。図２に示すように、ＤＱＳ＿ＣＰＵ０信号がハイレベル（以下、Ｈレベルと略す。）またはＤＱＳ＿ＣＰＵ１信号がＨレベルの期間だけデータが出力される。したがって、図２に示す（＊）の期間はデータバスがドライブされていない。
【００１８】
なお、ＣＰＵ０（１−０）は、ＣＰＵ０バスｃｌｋ信号がＨレベルであり、かつＤＱＳ＿ＣＰＵ０信号がＨレベルのときにデータを読み込む。同様に、ＣＰＵ１（１−１）は、ＣＰＵ１バスｃｌｋ信号がＨレベルであり、かつＤＱＳ＿ＣＰＵ１信号がＨレベルのときにデータを読み込む。
【００１９】
図３は、本発明の第１の実施の形態におけるマルチプロセッサ装置の構成をさらに詳細に説明するための図である。ＤＱ［Ｎ：０］は、共通データバスであり、Ｎ＋１ビット幅を有する。ＩＡＢ［ｎ：０］は、共通アドレスバスであり、ｎ＋１ビット幅を有する。
【００２０】
ＣＳＥＮ＿ｆ０は、フラッシュメモリ０（２−０）の選択信号であり、ロウレベル（以下、Ｌレベルと略す。）のときに活性される。同様に、ＣＳＥＮ＿ｆ１〜ＣＳＥＮ＿ｆ３は、それぞれフラッシュメモリ１〜３（２−１〜２−３）の選択信号であり、Ｌレベルのときに活性される。ＣＳＥＮ＿ｆ０〜ＣＳＥＮ＿ｆ３信号は、ＣＰＵ０（１−０）およびＣＰＵ１（１−１）から出力される。
【００２１】
ＣＰＵ０＿ＲＥＡＤは、ＣＰＵ０（１−０）から出力されるリードコマンド信号であり、ＨレベルのときにＣＰＵ０（１−０）からフラッシュメモリ０〜３（２−０〜２−３）のいずれかに対するリードアクセスが発生したことを示す。同様に、ＣＰＵ１＿ＲＥＡＤは、ＣＰＵ１（１−１）から出力されるリードコマンド信号であり、ＨレベルのときにＣＰＵ１（１−１）からフラッシュメモリ０〜３（２−０〜２−３）のいずれかに対するリードアクセスが発生したことを示す。
【００２２】
図４は、ＣＰＵの内部構成の一例を示す図である。なお、図４においては、ＣＰＵ１（１−１）の内部構成を示しているが、ＣＰＵ０（１−０）の内部構成も同様である。ＣＰＵ１（１−１）は、ＣＰＵ（コア）１１と、入力バッファ１２と、出力バッファ１３とを含む。
【００２３】
入力バッファ１２は、外部から入力した信号をドライブしてＣＰＵ１１に出力する。また、出力バッファ１３は、ＣＰＵ１１から入力した各種信号をドライブして外部に出力する。なお、入力バッファ１２に入力される信号および出力バッファ１３から出力される信号の詳細は上述の通りである。
【００２４】
なお、図４においては、ＣＰＵ１１がデータを読み出す場合を想定しているため入力バッファ１２としているが、入力バッファ１２を入出力バッファとすることによりＣＰＵ１１がフラッシュメモリにデータを書き込む場合にも対応可能である。
【００２５】
図５は、フラッシュメモリの内部構成の一例を示す図である。なお、図５においては、フラッシュメモリ０（２−０）の内部構成を示しているが、フラッシュメモリ１〜３（２−１〜２−３）の内部構成も同様である。フラッシュメモリ０（２−０）は、メモリマット２１と、入力バッファ２２と、アドレスデコード回路２３と、ＤＱＳ選択回路２４と、ＤＱＳ出力バッファ２５と、出力バッファ２６とを含む。
【００２６】
入力バッファ２２は、外部から入力した各種信号をドライブして、アドレスデコード回路２３、ＤＱＳ選択回路２４および出力バッファ２６に出力する。
【００２７】
アドレスデコード回路２３は、入力バッファ２２から受けたＩＡＢ［ｎ：０］をデコードし、デコード結果をメモリマット２１に出力する。メモリマット２１は、アドレスデコード回路２３から受けたデコード結果に応じて、対応するメモリセルからデータを読み出し、ＤＡＴＡ［Ｎ：０］として出力バッファ２６に出力する。
【００２８】
ＤＱＳ選択回路２４は、入力バッファ２２からＣＳＥＮ＿ｆ０信号、ＣＰＵ０＿ＲＥＡＤ信号およびＣＰＵ１＿ＲＥＡＤ信号を受け、ＤＱＳ＿ＣＰＵ０信号およびＤＱＳ＿ＣＰＵ１信号を生成してＤＱＳ出力バッファ２５に出力する。ＤＱＳ出力バッファ２５は、ＤＱＳ選択回路２４から受けた信号をドライブして外部に出力する。
【００２９】
出力バッファ２６は、入力バッファ２２からＣＰＵ０＿ＣＬＫ信号およびＣＰＵ１＿ＣＬＫ信号を受け、共通データバスＤＱ［Ｎ：０］にデータを出力するタイミングを生成し、メモリマット２１から受けたＤＡＴＡ［Ｎ：０］をドライブして外部に出力する。
【００３０】
なお、図５においては、ＣＰＵ１１がデータを読み出す場合を想定しているため出力バッファ２６としているが、出力バッファ２６を入出力バッファとすることによりＣＰＵ１１がフラッシュメモリにデータを書き込む場合にも対応可能である。
【００３１】
図６は、本発明の第１の実施の形態におけるマルチプロセッサ装置の動作を説明するためのタイミングチャートである。Ｔ１において、ＣＰＵ０（１−０）がフラッシュメモリ０（２−０）のアドレスａｄｒ０からデータを読み出すために、ＣＳＥＮ＿ｆ０信号にＬレベルを出力し、ＣＰＵ０＿ＲＥＡＤ信号にＨレベルを出力し、共通アドレスバスＩＡＢ［ｎ：０］にアドレスａｄｒ０を出力する。
【００３２】
Ｔ２において、フラッシュメモリ０（２−０）が、ＣＰＵ０＿ＣＬＫ信号の立ち上がりでＣＳＥＮ＿ｆ０信号がＬレベルであり、ＣＰＵ０＿ＲＥＡＤ信号がＨレベルであることを検出すると、メモリマット２１からのデータ読み出しを開始する。このとき、フラッシュメモリ０（２−０）において、アドレスデコード回路２３は、ＩＡＢ［ｎ：０］のアドレスａｄｒ０をデコードし、デコード結果をメモリマット２１に出力する。
【００３３】
Ｔ３において、ＣＰＵ１（１−１）がフラッシュメモリ１（２−１）のアドレスａｄｒ１からデータを読み出すために、ＣＳＥＮ＿ｆ１信号にＬレベルを出力し、ＣＰＵ１＿ＲＥＡＤ信号にＨレベルを出力し、共通アドレスバスＩＡＢ［ｎ：０］にアドレスａｄｒ１を出力する。
【００３４】
Ｔ４において、フラッシュメモリ１（２−１）が、ＣＰＵ１＿ＣＬＫ信号の立ち上がりでＣＳＥＮ＿ｆ１信号がＬレベルであり、ＣＰＵ１＿ＲＥＡＤ信号がＨレベルであることを検出すると、メモリマット２１からのデータ読み出しを開始する。このとき、フラッシュメモリ１（２−１）において、アドレスデコード回路２３は、ＩＡＢ［ｎ：０］のアドレスａｄｒ１をデコードし、デコード結果をメモリマット２１に出力する。
【００３５】
また、Ｔ４において、フラッシュメモリ０（２−０）内のメモリマット２１からのＤＡＴＡ０［Ｎ：０］が有効となり、読み出しデータＤ０として出力される。
【００３６】
Ｔ６において、フラッシュメモリ０（２−０）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ０信号にＨレベルを出力すると共に、出力バッファ２６がメモリマット２１から出力されている読み出しデータＤ０を共通データバスＤＱ［Ｎ：０］に出力する。
【００３７】
また、Ｔ６において、フラッシュメモリ１（２−１）内のメモリマット２１からのＤＡＴＡ１［Ｎ：０］が有効となり、読み出しデータＤ１として出力される。
【００３８】
Ｔ７において、フラッシュメモリ０（２−０）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ０信号にＬレベルを出力すると共に、出力バッファ２６がメモリマット２１からの読み出しデータＤ０の出力を終了する。
【００３９】
Ｔ８において、フラッシュメモリ１（２−１）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ１信号にＨレベルを出力すると共に、出力バッファ２６がメモリマット２１から出力されている読み出しデータＤ１を共通データバスＤＱ［Ｎ：０］に出力する。
【００４０】
Ｔ９において、フラッシュメモリ１（２−１）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ１信号にＬレベルを出力すると共に、出力バッファ２６がメモリマット２１からの読み出しデータＤ１の出力を終了する。
【００４１】
図２および図６に示すように、フラッシュメモリ０〜３（２−０〜２−３）の出力バッファ２６は、位相シフト量以下の時間だけ共通データバスＤＱ［Ｎ：０］にデータを出力するようにしている。これによって、読み出し対象のＣＰＵのバスクロックが活性中にのみ必要データが共通データバスにドライブされる。
【００４２】
また、以上の説明において、ＣＰＵ０（１−０）は、ＣＰＵ０バスｃｌｋ信号がＨレベルであり、かつＤＱＳ＿ＣＰＵ０信号がＨレベルのときにデータを読み込むとして説明した。しかしながら、データバスが高速動作すると、フラッシュメモリから離れるにつれてフラッシュメモリから出力されたデータに遅延差が生じる。このとき、ＣＰＵ側において、フラッシュメモリから出力されたデータとＣＰＵバスクロックとの間にずれが生じることがある。これを防止するために、ＣＰＵ０（１−０）は、ＤＱＳ＿ＣＰＵ０信号活性時に共通データバスＤＱ［Ｎ：０］にドライブされているデータが有効データであると認識し、ＤＱＳ＿ＣＰＵ０信号の立ち上がりエッジでデータを読み込むようにしてもよい。ＣＰＵ１（１−１）についても同様である。
【００４３】
以上説明したように、本実施の形態におけるマルチプロセッサ装置によれば、ＣＰＵ０〜１（１−０〜１−１）のそれぞれに位相シフトされたバスクロックを与え、フラッシュメモリ０〜３（２−０〜２−３）がＣＰＵ毎のバスクロックに同期してデータを共通データバスＤＱ［Ｎ：０］にドライブするようにしたので、ＣＰＵ毎のバス配線が不要となり、チップ面積を削減することが可能となった。また、ＣＰＵ毎に優先順位を設定してウェイトサイクルを挿入する必要がないため、マルチプロセッサ装置を高速に動作させることが可能となった。
【００４４】
また、フラッシュメモリ０〜３（２−０〜２−３）の出力バッファ２６は、位相シフト量以下の時間だけ共通データバスＤＱ［Ｎ：０］にデータを出力するようにしたので、他のフラッシュメモリから出力されるデータとバス衝突することを防止することが可能となった。また、バスを調停するためのバス調停回路が不要となった。
【００４５】
また、ＣＰＵ０（１−０）は、ＤＱＳ＿ＣＰＵ０信号の立ち上がりエッジでデータを読み込むようにしたので、バスのスキューや、バスとバスクロックとの間のスキューによる影響を防止でき、データを効率よく読み込むことが可能となった。
【００４６】
（第２の実施の形態）
図７は、本発明の第２の実施の形態におけるマルチプロセッサ装置の構成を説明するための図である。図３に示す第１の実施の形態におけるマルチプロセッサ装置の構成と比較して、ＣＰＵの内部構成が異なる点、フラッシュメモリの内部構成が異なる点、およびそれぞれのフラッシュメモリに対応してアドレスバスＩＡＢ０［ｎ：０］〜ＩＡＢ３［ｎ：０］を設けた点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００４７】
図８は、本発明の第２の実施の形態におけるＣＰＵの内部構成を示す図である。このＣＰＵ１（１−１’）は、ＣＰＵ１１’と、入力バッファ１２と、出力バッファ１３’とを含む。なお、図４に示す第１の実施の形態におけるＣＰＵと同じ構成および機能を有する部分についての詳細な説明は繰り返さない。
【００４８】
ＣＰＵ１１’は、フラッシュメモリ０〜３（２−０’〜２−３’）のそれぞれに対応するアドレスＩＡＢ０［ｎ：０］〜ＩＡＢ３［ｎ：０］を出力する。出力バッファ１３’は、ＣＰＵ１１’から入力した各種信号をドライブして外部に出力する。
【００４９】
図９は、本発明の第２の実施の形態におけるフラッシュメモリの内部構成を示す図である。フラッシュメモリ０（２−０’）は、メモリマット２１と、入力バッファ２２’と、アドレスデコード回路２３と、ＤＱＳ選択回路２４と、ＤＱＳ出力バッファ２５と、出力バッファ２６とを含む。なお、図５に示す第１の実施の形態におけるフラッシュメモリと同じ構成および機能を有する部分についての詳細な説明は繰り返さない。
【００５０】
入力バッファ２２’は、外部から入力した各種信号をドライブして、アドレスデコード回路２３、ＤＱＳ選択回路２４および出力バッファ２６に出力するが、ＩＡＢ０［ｎ：０］からのアドレスをアドレスデコード回路２３に出力する。
【００５１】
図１０は、本発明の第２の実施の形態におけるマルチプロセッサ装置の動作を説明するためのタイミングチャートである。Ｔ１１において、ＣＰＵ０（１−０’）がフラッシュメモリ０（２−０’）のアドレスａｄｒ０からデータを読み出すために、ＣＰＵ０＿ＲＥＡＤ信号にＨレベルを出力し、アドレスバスＩＡＢ０［ｎ：０］にアドレスａｄｒ０を出力する。
【００５２】
Ｔ１２において、ＣＰＵ０（１−０’）がＣＳＥＮ＿ｆ０信号にＬレベルを出力する。
Ｔ１３において、フラッシュメモリ０（２−０’）が、ＣＰＵ０＿ＣＬＫ信号の立ち上がりでＣＳＥＮ＿ｆ０信号がＬレベルであり、ＣＰＵ０＿ＲＥＡＤ信号がＨレベルであることを検出すると、メモリマット２１からのデータ読み出しを開始する。このとき、フラッシュメモリ０（２−０’）において、アドレスデコード回路２３は、ＩＡＢ０［ｎ：０］のアドレスａｄｒ０をデコードし、デコード結果をメモリマット２１に出力する。
【００５３】
また、Ｔ１３において、ＣＰＵ１（１−１’）がフラッシュメモリ１（２−１’）のアドレスａｄｒ１からデータを読み出すために、ＣＰＵ１＿ＲＥＡＤ信号にＨレベルを出力し、アドレスバスＩＡＢ１［ｎ：０］にアドレスａｄｒ１を出力する。
【００５４】
Ｔ１４において、ＣＰＵ１（１−１’）がＣＳＥＮ＿ｆ１信号にＬレベルを出力する。
Ｔ１５において、フラッシュメモリ１（２−１’）が、ＣＰＵ１＿ＣＬＫ信号の立ち上がりでＣＳＥＮ＿ｆ１信号がＬレベルであり、ＣＰＵ１＿ＲＥＡＤ信号がＨレベルであることを検出すると、メモリマット２１からのデータ読み出しを開始する。このとき、フラッシュメモリ１（２−１’）において、アドレスデコード回路２３は、ＩＡＢ１［ｎ：０］のアドレスａｄｒ１をデコードし、デコード結果をメモリマット２１に出力する。
【００５５】
また、Ｔ１５において、フラッシュメモリ０（２−０’）内のメモリマット２１からのＤＡＴＡ０［Ｎ：０］が有効となり、読み出しデータＤ０として出力される。
【００５６】
Ｔ１７において、フラッシュメモリ０（２−０’）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ０信号にＨレベルを出力すると共に、出力バッファ２６がメモリマット２１から出力されている読み出しデータＤ０を共通データバスＤＱ［Ｎ：０］に出力する。
【００５７】
また、Ｔ１７において、フラッシュメモリ１（２−１’）内のメモリマット２１からのＤＡＴＡ１［Ｎ：０］が有効となり、読み出しデータＤ１として出力される。
【００５８】
Ｔ１８において、フラッシュメモリ０（２−０’）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ０信号にＬレベルを出力すると共に、出力バッファ２６がメモリマット２１からの読み出しデータＤ０の出力を終了する。
【００５９】
Ｔ１９において、フラッシュメモリ１（２−１’）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ１信号にＨレベルを出力すると共に、出力バッファ２６がメモリマット２１から出力されている読み出しデータＤ１を共通データバスＤＱ［Ｎ：０］に出力する。
【００６０】
Ｔ２０において、フラッシュメモリ１（２−１’）内のＤＱＳ出力バッファ２５がＤＱＳ＿ＣＰＵ１信号にＬレベルを出力すると共に、出力バッファ２６がメモリマット２１からの読み出しデータＤ１の出力を終了する。
【００６１】
以上説明したように、本実施の形態におけるマルチプロセッサ装置によれば、第１の実施の形態において説明した効果と同様の効果を奏することが可能となった。
【００６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態におけるマルチプロセッサ装置の構成例およびそれぞれのＣＰＵに供給されるバスクロックの位相を示す図である。
【図２】それぞれのＣＰＵに供給されるバスクロックの位相と、データバスに出力されるデータとの関係を示すタイミングチャートである。
【図３】本発明の第１の実施の形態におけるマルチプロセッサ装置の構成をさらに詳細に説明するための図である。
【図４】ＣＰＵの内部構成の一例を示す図である。
【図５】フラッシュメモリの内部構成の一例を示す図である。
【図６】本発明の第１の実施の形態におけるマルチプロセッサ装置の動作を説明するためのタイミングチャートである。
【図７】本発明の第２の実施の形態におけるマルチプロセッサ装置の構成を説明するための図である。
【図８】本発明の第２の実施の形態におけるＣＰＵの内部構成を示す図である。
【図９】本発明の第２の実施の形態におけるフラッシュメモリの内部構成を示す図である。
【図１０】本発明の第２の実施の形態におけるマルチプロセッサ装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６４】
１−０〜１−１  ＣＰＵ、２−０〜２−３  フラッシュメモリ、１１  ＣＰＵ、１２  入力バッファ、１３  出力バッファ、２１  メモリマット、２２  入力バッファ、２３  アドレスデコード回路、２４  ＤＱＳ選択回路、２５  ＤＱＳ出力バッファ、２６  出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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