(57)【要約】      （修正有）【課題】フラッシュメモリ素子の効率を増大させる。【解決手段】多数のメモリセルを含み、上記多数のメモリセルは、ストリング構造で連結されるメモリセルアレイと、上記メモリセルアレイのビットラインに連結され、プログラム動作時に、プログラムデータを臨時格納した後、上記メモリセルのいずれか一つに伝送する多数の頁バッファを含む頁バッファ部と、上記頁バッファ部とデータラインの間に連結され、プログラム動作時に上記プログラムデータを上記頁バッファ部から選択された頁バッファに出力し、検証動作時に上記頁バッファを通じて検証データの送信を受けるデータラインマックス部、及び上記検証データをカウントし、カウントされたフェイルビットとECC許容ビット数を比較してプログラム動作のパスまたはフェイル信号を出力するフェイルビットカウンタ部を含むフラッシュメモリ素子及びそのプログラム方法を開示する。【選択図】図３
2009134849.tif 000002
【特許請求の範囲】
【請求項１】
多数のメモリセルを含むメモリセルアレイ;
上記メモリセルアレイのビットラインに連結された多数の頁バッファを含む頁バッファ部;
上記頁バッファ部とデータラインの間に連結され、検証動作時に上記頁バッファを通じて検証データの送信を受けるデータラインマックス部;及び
上記検証データをカウントし、カウントされたフェイルビットとECC許容ビット数を比較してプログラム動作のパスまたはフェイル信号を出力するフェイルビットカウンタ部を含むフラッシュメモリ素子。
【請求項２】
上記頁バッファ部は、上記検証動作時に上記メモリセルにプログラムされたデータを読み出して上記検証データで格納する請求項1に記載のフラッシュメモリ素子。
【請求項３】
上記フェイルビットカウンタ部は、検証データとプログラム動作時に入力された入力データを比較する第1の比較器;
上記第1の比較器出力信号をカウントしてカウント信号に出力するカウンタ;
ECC許容フェイルビット数を格納するレジスタ;及び
上記ECC許容フェイルビット数と上記カウント信号を比較して上記パス/フェイル信号を出力する第2の比較器を含む請求項１に記載のフラッシュメモリ素子。
【請求項４】
上記データラインマックス部は、
上記検証動作時にカラムアドレスに応答して上記多数の頁バッファのいずれか一つを選択するカラムデコーダー部;及び
上記検証動作時に上記検証データを上記カラムデコーダー部から送信を受けて上記フェイルビットカウンタ部に出力するデータラインマックス部を含む請求項１に記載のフラッシュメモリ素子。
【請求項５】
多数のプログラムデータをメモリセルアレイに連結された多数の頁バッファにそれぞれ入力する段階;
上記多数のプログラムデータを上記メモリセルアレイにプログラムする段階;
上記メモリセルアレイにプログラムされた多数のデータを検証して多数の検証データを出力する段階;
上記多数の上記検証データを用いてフェイルビットをカウントする段階;及び
カウントされた上記フェイルビット数と許容ビット数を比較してプログラムパスまたはフェイル信号を出力する段階を含むフラッシュメモリ素子のプログラム方法。
【請求項６】
上記プログラムパスまたはフェイル信号を出力する段階は、カウントされた上記フェイルビット数が上記許容ビット数より大きい場合、上記フェイル信号を出力し、カウントされた上記フェイルビット数が上記許容ビット数と同一、または小さい場合、上記パス信号を出力する請求項5に記載のフラッシュメモリ素子のプログラム方法。
【請求項７】
第1のプログラムデータを頁バッファに連結されたメモリセルアレイにプログラムすると同時に第2のプログラムデータを上記頁バッファに入力する段階;
上記メモリセルアレイにプログラムされた第1のプログラムデータを検証して検証データを出力する段階
上記検証データを用いてフェイルビットをカウントする段階;及び
カウントされた上記フェイルビット数と許容ビット数を比較してプログラムパスまたはフェイル信号を出力する段階を含むフラッシュメモリ素子のプログラム方法。
【請求項８】
上記プログラムパスまたはフェイル信号を出力する段階は、カウントされた上記フェイルビット数が上記許容ビット数より大きい場合、上記フェイル信号を出力し、カウントされた上記フェイルビット数が上記許容ビット数と同一、または小さい場合、上記パス信号を出力する請求項７に記載のフラッシュメモリ素子のプログラム方法。
【請求項９】
上記第1のプログラムデータの入力段階は、上記第1のプログラムデータをカラムアドレスに応答し、選択されたデータラインを通じて上記頁バッファに入力する請求項７に記載のフラッシュメモリ素子のプログラム方法。
【請求項１０】
上記フェイルビットをカウントする段階は、
上記カラムアドレスを順に増加させて最後のカラムアドレスに該当する上記検証データまで出力し、上記プログラム動作が正常に実行されないデータを上記フェイルビットとしてカウントする請求項９に記載のフラッシュメモリ素子のプログラム方法。
【請求項１１】
上記プログラムパスまたはフェイル信号を出力する段階は、上記第2のプログラムデータが上記頁バッファに入力される動作が完了した後に行う請求項７に記載のフラッシュメモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子及びそのプログラム方法に関するものであり、特に、プログラム動作時の検証動作を進行することができるフラッシュメモリ素子及びそのプログラム方法に関するものである。
【背景技術】
【０００２】
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成しなければならないリフレッシュ(refresh)機能が必要でない半導体メモリ素子の需要が増加している。そしてさらに多くの容量のデータが格納し得る大容量メモリ素子の開発のために、メモリ素子の高集積化に対する技術研究が活発に研究されている。
【０００３】
メモリセルの高集積化のために、複数個のメモリセル(memory cell)が直列に接続され、ストリング(string)を構成するNAND型フラッシュメモリ素子(NAND type flash memory device)が開発された。NAND型フラッシュメモリ素子のフローティングゲート(floating gate)にファウラーノルドハイムトンネリング(Fowler-Nordheim Tunneling)の方法で電子を注入または抜き取ることにより、NAND型フラッシュメモリ素子がプログラム及び消去状態になる。
【０００４】
NAND型フラッシュメモリ素子は、短時間内に大容量の情報を格納し、正常なプログラム及び消去可否を検証するために、頁バッファ(page buffer)を用いる。通常の頁バッファは、データを臨時格納するために、単一のレジスタで構成されたが、最近データプログラムの速度を増加させるために、デュアルレジスタ(dual register)で構成されている。
【０００５】
図１（ａ）は、一般的なNAND型フラッシュメモリ素子のデュアルレジスタ構造を有する頁バッファの構成図であり、メインレジスタ(24)とキャッシュレジスタ(25)を用いてプログラム動作、コピーバック動作を行う。読み取り及びプログラム消去検証の動作を行うためには、メインレジスタ(24)のみを用いる。プログラム検証時に頁バッファの動作を簡略に説明すれば、次の通りである。
【０００６】
検証信号供給部(21)にディスチャージ信号(DISCHe及びDISCHo)が印加され、イーブン及びオッドビットライン(BLe, BLo)のいずれか一つのビットラインに0Vの電位を維持する検証信号(VIRPWR)が印加される。メインレジスタ(24)はラッチ(27)を含むが、リセット信号に応答してラッチ(27)の出力ノードが初期化される。プリチャージ部(23)にプリチャージ信号がロウレベルに印加されれば、電源電圧(Vcc)が感知ノード(SO)に印加され、感知ノード(SO)がハイレベルに維持される。その後、ビットライン選択部(22)にイーブンビットライン選択信号(BSLe)が第1電圧(V1)の電位に印加され、イーブンビットライン(BLe)がV1-Vtにプリチャージされる。その後、ビットライン選択部(22)にイーブンビットライン選択信号(BSLe)がロウレベルに印加され、セルがエバリュエーション(evaluation)される。プリチャージ部(23)にプリチャージ信号がハイレベルに印加され、感知ノード(SO)に電源電圧(Vcc)を印加したノードが遮断される。この時、ビットライン選択部(22)にイーブンビットライン選択信号(BSLe)が第2の電圧(V2)の電位に印加される。その後、メインレジスタ(24)に読み出し信号が印加され、セルのプログラムや消去状態により変わる感知ノード(SO)電位によりラッチ(27)の入力ノードと出力ノードの電位が変わる。すなわち、プログラムセルの場合、感知ノード(SO)はハイレベルの電位を維持し、消去セルの場合、感知ノード(SO)はロウレベルにディスチャージされる。したがって、感知ノード(SO)がハイレベルを維持する場合、入力ノードの電位はロウレベルとなり、出力ノードはハイレベルとなる。そして、ハイレベルの出力ノード電位により検出信号端子はフローティングされる。一方、感知ノード(SO)がロウレベルを維持する場合、入力ノードと出力ノードの電位は変わらないため、出力ノードはロウレベルを維持する。ロウレベルの出力ノード電位により検出信号電位はハイレベルとなる。したがって、プログラムセルの場合、検出信号電位はフローティングされ、消去セルの場合、検出信号電位はハイレベルとなる。
【０００７】
上記のように構成された頁バッファは、フラッシュメモリ素子の一つのビットライン対(イーブンビットライン及びオッドビットライン)当り一つが連結されている。また、図１（ｂ）のように、各頁バッファの検出信号ノード(nWDO_L)は、一つのラインにして出力される。すなわち、512個のビットラインで構成されたフラッシュメモリ素子の場合、512個の頁バッファから出る512個の検出信号ノード(nWDO_L)は、一つのラインに統合されて出力される。したがって、512個の頁バッファごとに1ビットの検出信号(nWDO)が出力されるため、最終的に16ビットの検出信号(nWDO)を用いてパス/フェイルビットを作る。
【０００８】
上述の従来の技術によるフラッシュメモリ素子の検証方法は、パスまたはフェイル状態のみがチェックできるだけであり、何個のフェイルビットが発生したかは確認することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明がなそうとする技術的課題は、フラッシュメモリ素子のプログラム動作時に、データをプログラムした後、データを検証するためのカラムスキャニング動作を行ってプログラムフェイルが発生したビットをチェックし、フェイルビットの数を数えてECC(Error correction code)を通じて訂正してパスまたはフェイル処理し、フラッシュメモリ素子の効率を増大させることができるフラッシュメモリ素子及びこのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の実施例によるフラッシュメモリ素子は、多数のメモリセルを含み、上記多数のメモリセルはストリング構造で連結されるメモリセルアレイと、上記メモリセルアレイのビットラインに連結され、プログラム動作時にプログラムデータを臨時格納した後、上記メモリセルのいずれか一つに伝送する多数の頁バッファを含む頁バッファ部と、上記頁バッファ部とデータラインの間に連結され、プログラム動作時に上記プログラムデータを上記頁バッファ部から選択された頁バッファに出力し、検証動作時に上記頁バッファを通じて検証データの送信を受けるデータラインマックス部、及び上記検証データをカウントし、カウントされたフェイルビットとECC許容ビット数を比較してキャッシュプログラム動作のパスまたはフェイル信号を出力するフェイルビットカウンタ部を含む。
【００１１】
上記データラインマックス部は、上記プログラムまたは検証動作時にカラムアドレスに応答し、上記多数の頁バッファのいずれか一つを選択するカラムデコーダー部、及び上記プログラム動作時に上記プログラムデータを上記カラムデコーダー部に出力し、上記検証動作時に上記検証データを上記カラムデコーダー部から送信を受けて上記フェイルビットカウンタ部に出力するデータラインマックス部を含む。
【００１２】
上記頁バッファ部は、上記検証動作時に上記メモリセルにプログラムされたデータを読み出して上記検証データに格納する。
【００１３】
上記カラムデコーダー部と上記データラインマックス部それぞれは、上記キャッシュプログラム動作の上記第2のデータが上記キャッシュレジスタに入力が完了した後、上記検証データの送信を受ける。
【００１４】
上記フェイルビットカウンタ部は、検証データとプログラム動作時に入力された入力データを比較する第1の比較器と、上記第1の比較器の出力信号をカウントしてカウント信号に出力するカウンタと、ECC許容フェイルビット数を格納するレジスタ、及び上記ECC許容フェイルビット数と上記カウント信号を比較して上記パス/フェイル信号を出力する第2の比較器を含む。
【００１５】
本発明の実施例によるフラッシュメモリ素子のプログラム方法は、多数のプログラムデータをメモリセルアレイに連結された多数の頁バッファにそれぞれ入力する段階と、上記多数のプログラムデータを上記メモリセルアレイにプログラムする段階と、上記メモリセルアレイにプログラムされた多数のデータを読み出して上記多数の頁バッファに検証データをそれぞれ格納する段階と、多数の上記検証データを出力してプログラム動作を検証した後、フェイルビットをカウントする段階、及びカウントされた上記フェイルビット数と許容ビット数を比較してプログラムパスまたはフェイル信号を出力する段階を含む。
【００１６】
本発明の他の実施例によるフラッシュメモリ素子のプログラム方法は、第1のプログラムデータを入出力端子からキャッシュレジスタに臨時格納した後、メモリセルアレイに連結された頁バッファに入力する段階と、上記第1のプログラムデータを上記メモリセルアレイにプログラムすると共に第2のプログラムデータを上記キャッシュレジスタに入力する段階と、上記メモリセルアレイにプログラムされた第1のプログラムデータを読み出して上記頁バッファに検証データを格納する段階と、カラムアドレスに応答し、上記検証データを出力してプログラム動作を検証した後、フェイルビットをカウントする段階、及びカウントされた上記フェイルビット数と許容ビット数を比較してプログラムパスまたはフェイル信号を出力する段階を含む。
【００１７】
上記プログラムパスまたはフェイル信号を出力する段階は、カウントされた上記フェイルビット数が上記許容ビット数より大きい場合、上記フェイル信号を出力し、カウントされた上記フェイルビット数が上記許容ビット数と同一、または小さい場合、上記パス信号を出力する。
【００１８】
上記パス信号が出力される場合、上記プログラム動作がフェイルされたメモリセルのエラーを訂正する段階をさらに含む。
【００１９】
上記第1のプログラムデータの入力段階は、上記キャッシュレジスタに臨時格納された上記第1のプログラムデータを上記カラムアドレスに応答して選択されたデータラインを通じて上記頁バッファに入力する。
【００２０】
上記フェイルビットをカウントする段階は、上記カラムアドレスを順に増加させて最後のカラムアドレスに該当する上記検証データまで出力し、上記プログラム動作が正常に実行されないデータを上記フェイルビットとしてカウントする。
【００２１】
上記プログラムパスまたはフェイル信号を出力する段階は、上記第2のプログラムデータが上記キャッシュレジスタに入力される動作が完了した後に行う。
【発明の効果】
【００２２】
本発明の実施例によれば、フラッシュメモリ素子のプログラム動作時、データをプログラムした後、データを検証するためのカラムスキャニング動作を行い、プログラムフェイルが発生したビットをチェックし、フェイルビットの数を数えてECC(Error correction code)を通じて訂正し、パスまたはフェイル処理してフラッシュメモリ素子の効率を増大させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２４】
図２（ａ）は、本発明の実施例によるフラッシュメモリ素子の構成図である。
【００２５】
図２（ａ）を参照すれば、フラッシュメモリ素子は、メモリセルアレイ(110)、頁バッファ部(120)、カラムデコーダー部(130)、データラインマックス部(140)、及びフェイルビットカウンタ部(160)を含む。
【００２６】
メモリセルアレイ(110)は、多数のメモリセルが直列に連結された多数のストリングで構成され、一つのストリングは16個または32個のメモリセル、ドレイン選択トランジスタ及びソース選択トランジスタで構成される。ドレイン選択トランジスタのドレイン領域は、ビットライン(BLe, BLo)と接続され、ソース選択トランジスタのソース領域は、共通ソースラインと接続される。
【００２７】
頁バッファ部(120)は、多数の頁バッファ(頁バッファ1〜頁バッファn)で構成され、各頁バッファは、メモリセルアレイ(110)のビットライン(Ble, BLo)対に一つずつ連結される。
【００２８】
カラムデコーダー部(130)は、頁バッファ部(120)に連結され、カラムアドレス(CA)に応答してデータライン(DL)と多数の頁バッファ(頁バッファ1〜頁バッファn)のいずれか一つを連結する。
【００２９】
データラインマックス部(140)は、素子のプログラムまたは読み出し動作時にグローバルデータライン(GDL)とデータライン(DL)を連結させ、素子の検証動作時にデータライン(DL)を通じて入力された検証データ(VD<31:0>)をフェイルビットカウンタ部(160)に出力する。
【００３０】
フェイルビットカウンタ部(160)は、フラッシュメモリ素子の検証動作時にデータラインマックス部(140)から入力される検証データ(VD<31;0>)のうち、フェイルビットをカウントし、カウントされたフェイルビット数とECC部で許容されるフェイルビット数を比較してカウントされたフェイルビット数がECC部で許容されるフェイルビット数より大きい場合、フェイル信号(FAIL)を出力し、カウントされたフェイルビット数がECC部で許容されるフェイルビット数と同一、または小さい場合、パス信号(PASS)を出力する。
【００３１】
図２（ｂ）は、図２（ａ）に示されたフェイルビットカウンタ部(160)の詳細構成図である。
【００３２】
図２（ｂ）を参照すれば、フェイルビットカウンタ部(160)は、検証データ(VD<31:0>)とプログラム動作時に入力された入力データ(IN_DATA<31:0>)を比較する第1の比較器(161)、第1の比較器(161)の出力信号(FD<31:0>)をカウントしてカウント信号(FN<3:0>)に出力するカウンタ(162)、ECC許容フェイルビット数を格納するレジスタ(163)、及びレジスタ(163)に格納されたECC許容フェイルビット数(EFN<3:0>)とカウント信号(FN<3:0>)を比較してパス/フェイル信号(PASS/FAIL)を出力する第2の比較器(164)を含む。
【００３３】
レジスタ(163)は、ヒューズセットを用いて構成することができ、ヒューズのカット状態によりECC許容フェイルビット数を格納することができる。
【００３４】
図３は、本発明の実施例によるフラッシュメモリ素子の検証動作を説明するための順序図である。
【００３５】
図２〜図３を参照してフラッシュメモリ素子の検証動作を説明すれば、次の通りである。
【００３６】
1)データ入力段階(510)
フラッシュメモリ素子のプログラム時にグローバルデータライン(GDL)とデータライン(DL)を通じてプログラムデータがカラムデコーダー部(130)に入力される。この時、プログラムするカラムのカラムアドレスが入力され、頁バッファ部(120)のいずれか一つの頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)とデータライン(DL)が連結されてプログラムデータが頁バッファ部(120)に入力される。
【００３７】
2)データプログラム段階(520)
頁バッファ部(120)に入力されたプログラムデータは、選択されたビットライン(BLe, BLoのいずれか一つ)を通じて伝達する。この時、メモリセルアレイ(110)の選択されたメモリセルに連結されたワードラインにプログラム電圧が印加され、プログラムデータが選択メモリセルにプログラムされる。
【００３８】
3)カラムスキャニング段階(530)
プログラムされたメモリセルの検証動作を行うために、メモリセルの状態(検証データ)を読み出して頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)に格納する。
【００３９】
その後、プログラムデータの入力時に印加されたカラムアドレスをカラムデコーダー部(130)に印加し、検証データをデータラインマックス部(140)に出力する。データラインマックス部(140)は、検証データのパス/フェイルを判断し、フェイル時に検証データ(VD<31:0>)をフェイルビットカウンタ部(160)に出力する。
【００４０】
4)フェイルビットカウント(540)
フェイルビットカウンタ部(160)の第1の比較器(161)は、上述したカラムスキャニング動作時に入力される検証データ(VD<31:0>)とプログラム動作時に入力される入力データ(IN_DATA)を比較して互いに不一致する、すなわち、プログラム動作が正常に実行されないデータ情報を比較信号(FD<31:0>)に出力する。
【００４１】
カウンタ(162)は、比較信号(FD<31:0>)の入力を受けてプログラム動作が正常に実行されないデータをカウントし、カウント信号(FN<3:0>)を出力する。第2の比較器(164)は、レジスタ(163)に格納されているECC許容フェイルビット数(EFN<3:0>)とカウント信号(FN<3:0>)を比較してパス/フェイル信号(PASS/FAIL)を出力する。
【００４２】
上述したように、プログラムデータをメモリセルにプログラムした後、これを読み出してカラムスキャニング方式でプログラム動作を検証することにより、多数のメモリセルのプログラム動作時にフェイルビット数をカウントしてパス/フェイル信号(PASS/FAIL)を出力する。
【００４３】
本発明の他の実施例は、フラッシュメモリ素子のプログラム動作のうち、キャッシュプログラムを一例として説明する。
【００４４】
図４は、本発明の他の実施例によるフラッシュメモリ素子のキャッシュプログラム動作の検証動作を説明するための順序図である。
【００４５】
1)第1のデータ入力段階(610)
フラッシュメモリ素子のキャッシュプログラムの時、第1のデータがグローバルデータライン(GDL)とデータライン(DL)を通じてカラムデコーダー部(130)に入力される。この時、プログラムするカラムのカラムアドレスが入力され、頁バッファ部(120)のいずれか一つの頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)とデータライン(DL)が連結されて第1のデータが頁バッファ部(120)に入力される。
【００４６】
2)第1のデータプログラム及び第2のデータ入力段階(620)
頁バッファ部(120)のいずれか一つの頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)に入力された第1のデータは、メモリセルアレイ(110)のビットライン(BLeまたはBLo)を通じてプログラムされるメモリセルに伝達される。この時、プログラムされるメモリセルのワードラインにプログラム電圧が印加され、メモリセルがプログラムされる。これと同時に第2のデータは、第1のデータが入力される方式と同様に頁バッファ部(120)に入力される。
【００４７】
3)第1のデータプログラム終了(630)
一定時間の間、プログラム電圧が印加されてメモリセルがプログラムされれば、プログラム電圧を遮断し、セルのプログラム動作を終了する。
【００４８】
4)カラムスキャニング段階(640)
プログラムされたメモリセルの検証動作を行うために、メモリセルの状態(検証データ)を読み出して頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)に格納する。
【００４９】
その後、第1のデータ入力時に印加されたカラムアドレスをカラムデコーダー部(130)に印加し、検証データをデータラインマックス部(140)に出力する。データラインマックス部(140)は、検証データのパス/フェイルを判断し、フェイル時に検証データ(VD<31:0>)をフェイルビットカウンタ部(160)に出力する。
【００５０】
5)フェイルビットカウント(650)
フェイルビットカウンタ部(160)の第1の比較器(161)は、上述したカラムスキャニング動作時に入力される検証データ(VD<31:0>)とプログラム動作時に入力される入力データ(IN_DATA)を比較して互いに不一致する、すなわち、プログラム動作が正常に実行されないデータ情報を比較信号(FD<31:0>)に出力する。
【００５１】
カウンタ(162)は、比較信号(FD<31:0>)の入力を受けてプログラム動作が正常に実行されないデータをカウントし、カウント信号(FN<3:0>)を出力する。第2の比較器(164)は、レジスタ(163)に格納されているECC許容フェイルビット数(EFN<3:0>)とカウント信号(FN<3:0>)を比較してパス/フェイル信号(PASS/FAIL)を出力する。
【００５２】
パス信号(PASS)が出力される場合、ECC回路を用いてフラッシュメモリ素子のプログラムフェイルセルのエラーを訂正することができる。
【００５３】
その後、第1のカラムスキャニングを終了した後、第2のデータがグローバルデータライン(GDL)とデータライン(DL)を通じてカラムデコーダー部(130)に入力される。この時、プログラムするカラムのカラムアドレスが入力され、頁バッファ部(120)のいずれか一つの頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)とデータライン(DL)が連結されて第2のデータが頁バッファ部(120)に入力される。
【００５４】
頁バッファ部(120)のいずれか一つの頁バッファ(頁バッファ1〜頁バッファnのいずれか一つ)に入力された第2のデータは、メモリセルアレイ(110)のビットライン(BLeまたはBLo)を通じてプログラムされるメモリセルに伝達する。この時、プログラムされるメモリセルのワードラインにプログラム電圧が印加され、メモリセルがプログラムされる。これと同時に、第3のデータは、第1または第2のデータが入力される方式と同様に頁バッファ部(120)に格納される。
【００５５】
その後、第2のデータの検証動作を行い、第2のカラムスキャニング動作を行う。上述したカラムスキャニング動作は、最後のカラムまでアドレスを増加させて順に行う。
【００５６】
本発明の技術思想は、上記好ましい実施例により具体的に記述されたが、上記の実施例は、その説明のためのものであり、その制限のためではないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００５７】
【図１】従来の技術によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための構成図である。
【図２】（ａ）は本発明の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための構成図である。（ｂ）は（ａ）に示されたカウンタ部の詳細回路図である。
【図３】本発明の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための順序図である。
【図６】本発明の他の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための順序図である。
【符号の説明】
【００５８】
110:メモリセルアレイ
120:頁バッファ部
130:カラムデコーダー部
140:データラインマックス部
160:フェイルビットカウンタ部
161:第1の比較器
162:カウンタ 
163:レジスタ
164:第2の比較器
【図１】
2009134849.tif 000003
【図２】
2009134849.tif 000004
【図３】
2009134849.tif 000005
【図６】
2009134849.tif 000006
【手続補正書】
【提出日】平成20年6月27日(2008.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
【図１】従来の技術によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための構成図である。
【図２】（ａ）は本発明の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための構成図である。（ｂ）は（ａ）に示されたカウンタ部の詳細回路図である。
【図３】本発明の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための順序図である。
【図４】本発明の他の実施例によるフラッシュメモリ素子のパス/フェイル検証動作を説明するための順序図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009134849.tif 000007
【図２】
2009134849.tif 000008
【図３】
2009134849.tif 000009
【図４】
2009134849.tif 000010