(57)【要約】【課題】絶縁膜上に形成した素子に対する寄生容量の影響を低減することが可能な技術を提供することを目的とする。【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３の表面にはＮ−不純物層４が形成されている。Ｎ−不純物層４上にはフィールド絶縁膜５が形成され、当該フィールド絶縁膜５上には下部電極６が形成されている。下部電極６上には絶縁膜７を介して上部電極８が形成され、容量９が形成されている。絶縁膜７や上部電極８上には絶縁膜１０が形成されている。絶縁膜１０には、上部電極８及び下部電極６のそれぞれに至るコンタクトホール１１ａ，１１ｂが形成され、各コンタクトホール内には配線層１２ａ，１２ｂが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された容量とを備え、
前記容量は、前記第１の絶縁膜上に形成された下部電極と、
前記下部電極を被覆する第２の絶縁膜と、
前記第２の絶縁膜を介して前記下部電極上に形成された上部電極とを備えることを特徴とする半導体装置。
【請求項２】
前記下部電極の全体が前記第２の半導体層と重畳していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層の表面に、第１導電型の第３の半導体層が前記下部電極と重畳して形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された絶縁膜と、
前記第２の半導体層上に前記絶縁膜を介して形成されたインダクタとを備えることを特徴とする半導体装置。
【請求項５】
前記インダクタの全体が前記第２の半導体層と重畳していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の半導体層の表面に、第１導電型の第３の半導体層が前記インダクタと重畳して形成されていることを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜上に容量やインダクタ等の素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板に形成した絶縁膜上には、例えば高周波フィルタを構成する容量やインダクタ等の受動素子を形成することがある。
【０００３】
容量を備える従来の半導体装置について図７を参照しながら説明する。Ｐ型の半導体基板１００の表面には、ボロン等のＰ型不純物が注入及び拡散されてＰ＋ウェル層１０１が形成されている。Ｐ＋ウェル層１０１の一部上には、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法によって形成されたフィールド絶縁膜１０２が形成されている。フィールド絶縁膜１０２上には、例えばアルミニウム層やポリシリコン層等の導電層から成る下部電極１０３と、下部電極１０３及びＰ＋ウェル層１０１を被覆するシリコン酸化膜等の絶縁膜１０４と、下部電極１０３と同様の導電層から成る上部電極１０５とから成る容量１０６が形成されている。
【０００４】
また、絶縁膜１０４や上部電極１０５を被覆してシリコン窒化膜等の絶縁膜１０７が形成されている。絶縁膜１０７には、下部電極１０３及び上部電極１０５のそれぞれに到達するコンタクトホール１０８ａ，１０８ｂが形成され、各コンタクトホール内にはアルミニウム等の導電材料から成る配線層１０９ａ，１０９ｂが形成されている。
【０００５】
また、図示しないが、半導体基板１００上には容量以外にも様々な素子が形成されている。例えば、半導体基板１００上に絶縁膜が形成され、当該絶縁膜上にアルミニウム等から成る導電層が渦巻状に設けられることでインダクタ（不図示）が形成される。
【０００６】
上述した従来技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開平１０−２４２３９８号公報
【特許文献２】特開平１１−０８７６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来構成において絶縁膜上に容量やインダクタ等の素子を形成すると、これらの素子と半導体基板との間で当該絶縁膜を誘電体とする寄生容量が発生し、この影響によって所望の動作特性を有する半導体装置が得られないという問題があった。具体的には、所望の容量値を有する容量１０６を動作上得ることができないという問題や、インダクタのＱ値が低くなって高周波動作が困難になるという問題である。
【０００８】
そこで本発明は、絶縁膜上に形成した素子の特性（容量値やＱ値）に対する寄生容量の影響を低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の絶縁膜と、前記第２の半導体層上に前記第１の絶縁膜を介して形成された容量とを備え、前記容量は、前記第１の絶縁膜上に形成された下部電極と、前記下部電極を被覆する第２の絶縁膜と、前記第２の絶縁膜を介して前記下部電極上に形成された上部電極とを備えることを特徴とする。
【００１０】
また、本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された絶縁膜と、前記第２の半導体層上に前記絶縁膜を介して形成されたインダクタとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置では、絶縁膜上に形成された素子（容量やインダクタ等）の下方の半導体層の表面に逆導電型の半導体層を形成することで、従来構造（図７参照）に比して多くの寄生容量を上記素子と半導体基板間に直列接続した構成になっている。かかる構成によれば、全体としての寄生容量の容量値は従来構造に比して小さくなり、つまりは素子に対する寄生容量の影響が抑えられる。そのため、従来に比して所望の動作特性を持つ素子を形成することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１Ａは第１の実施形態に係る半導体装置を示す平面図の概略であり、図１Ｂは、図１ＡのＸ−Ｘ線に沿った断面図である。
【００１３】
Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。また、半導体基板１には、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層３が形成されている。Ｐ＋分離層３は、例えばエピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を拡散することにより形成される。Ｐ＋分離層３によって隣り合うエピタキシャル層２同士は電気的に分離されるため、図１Ａで示したＰ＋分離層３の両側のエピタキシャル層２上には、図示しないが様々な素子（例えば、ＭＯＳトランジスタ，バイポーラトランジスタ，ダイオード，入出力パッド等）が形成されていてもよい。また、Ｐ＋分離層３は不図示の接地電圧を供給する配線（接地配線）と接続され、半導体基板１は接地電位に固定される。
【００１４】
Ｐ＋分離層３の表面には、Ｎ−不純物層４が電気的に浮遊状態で形成されている。Ｎ−不純物層４は、例えばリン（Ｐ）等のＮ型不純物をＰ＋分離層３に部分的に注入し、熱拡散させることで形成される。なお、ＭＯＳトランジスタやバイポーラトランジスタ等の素子を他の領域（例えばエピタキシャル層２上）に形成する場合には、当該素子形成に必要なイオン注入と同時にＮ−不純物層４を形成しても良い。
【００１５】
Ｐ＋分離層３及びＮ−不純物層４上には、例えばＬＯＣＯＳ法によるフィールド絶縁膜５が形成されている。なお、図１Ａでは、フィールド絶縁膜５の図示を便宜上省略しているが、フィールド絶縁膜５はＰ＋分離層３に沿って形成され、隣り合うエピタキシャル層２の島領域はフィールド絶縁膜５及びＰ＋分離層３によって分離されている。なお、フィールド絶縁膜５はＬＯＣＯＳ法以外にＳＴＩ(Shallow Trench Isolation)法を用いて形成してもよい。
【００１６】
フィールド絶縁膜５上には、例えばポリシリコン層やアルミニウム層等の導電層から成る下部電極６が形成されている。なお、下部電極６を、図１Ａに示すようにその全体がＮ−不純物層４と重畳するようにして形成することが、容量９に対する寄生容量の影響を抑える上で好ましい。
【００１７】
また、例えばＣＶＤ法によるシリコン酸化膜やシリコン窒化膜等の絶縁膜７が下部電極６やフィールド絶縁膜５等を被覆するようにして形成されている。そして、下部電極６上には絶縁膜７を介して下部電極６と同様の導電層から成る上部電極８が形成され、絶縁膜７を誘電体とする容量９が形成されている。
【００１８】
絶縁膜７や上部電極８上には半導体基板１の全体を覆うようにして絶縁膜１０（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）が形成されている。当該絶縁膜１０には、上部電極８及び下部電極６のそれぞれに至るコンタクトホール１１ａ，１１ｂが形成されている。各コンタクトホール１１ａ，１１ｂ内にはアルミニウムや銅等の導電材料から成る配線層１２ａ，１２ｂが形成されている。
【００１９】
従来の半導体装置（図７参照）では、下部電極１０３とＰ＋ウェル層１０１との間にフィールド絶縁膜１０２を誘電体とする寄生容量Ｃａを有する。これに対して、以上説明した第１の実施形態の構成では、下部電極６とＮ−不純物層４との間にフィールド絶縁膜５を誘電体とする寄生容量Ｃ１が生じ、Ｎ−不純物層４とＰ＋分離層３とのＰＮ接合部に空乏層を誘電体とする寄生容量Ｃ２が生じる。
【００２０】
各寄生容量（Ｃ１，Ｃ２）は容量９の一方の端子（配線層１２ｂ）と半導体基板１との間に直列接続した構成になっており、従来構造（図７参照）に比して多くの寄生容量を容量９と半導体基板１との間に直列接続した構成になっている。そのため、下部電極６に接続される寄生容量の全体としての容量値は従来構造に比して小さくなり、つまりは容量９に対する寄生容量の影響を小さくすることができ、動作上において目的の容量値を有する容量９を得ることができる。
【００２１】
なお、図２Ａ及び図２Ｂに示すように、Ｎ−不純物層４の表面に、下部電極６の全体と重畳するようにＰ型不純物から成るＰ−不純物層１５を電気的に浮遊状態で形成することでＰＮ接合による寄生容量Ｃ３を設け、下部電極６と半導体基板１との間に直列接続される寄生容量を更に増設した構成を採用することもできる。図２Ｂは、図２ＡのＹ−Ｙ線に沿った断面図である。
【００２２】
かかる構成によれば、図１Ａ及び図１Ｂで示した構成に比べて直列接続される寄生容量が増えるため、下部電極６に接続される寄生容量の全体としての容量値は更に減少する。なお、図２Ｂに示すＣ１´は、下部電極６，Ｐ−不純物層１５，フィールド絶縁膜５とから成る寄生容量である。
【００２３】
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同様の構成については同一符号を示して、その説明を省略するか簡略する。図３Ａは第２の実施形態に係る半導体装置を示す平面図であり、図３Ｂは、図３ＡのＺ−Ｚ線に沿った断面図である。
【００２４】
Ｐ型の半導体基板１の表面には、Ｎ型のエピタキシャル層２とＰ＋分離層３が形成されている。Ｐ＋分離層３の表面にはＮ−不純物層４が形成され、Ｐ＋分離層３及びＮ−不純物層４上には、ＬＯＣＯＳ法やＳＴＩ法によるフィールド絶縁膜５が形成されている。
【００２５】
フィールド絶縁膜５上には、ポリシリコン層やアルミニウム層等の導電層が渦巻状に形成され、インダクタ２０を構成している。なお、インダクタ２０を図３Ａに示すようにその全体がＮ−不純物層４と重畳するようにして形成することが、インダクタ２０に対する寄生容量の影響を抑える上で好ましい。
【００２６】
また、例えばＣＶＤ法によるシリコン酸化膜やシリコン窒化膜等の絶縁膜２１がエピタキシャル層２を被覆している。また、インダクタ２０や絶縁膜２１上には、半導体基板１の表面全体を覆うようにして絶縁膜１０が形成されている。絶縁膜１０には、インダクタ２０の両端のそれぞれに至るコンタクトホール２２ａ，２２ｂが形成されている。コンタクトホール２２ａ，２２ｂ内にはアルミニウムや銅等の導電材料から成る配線層２３ａ，２３ｂが形成されている。
【００２７】
以上説明した第２の実施形態の構成では、インダクタ２０とＮ−不純物層４との間にフィールド絶縁膜５を誘電体とする寄生容量Ｃ４が生じ、Ｎ−不純物層４とＰ＋分離層３との間に寄生容量Ｃ５が生じる。
【００２８】
第２の実施形態に係る半導体装置では、従来に比して多くの寄生容量をインダクタ２０と半導体基板１との間に直列接続した構成になっている。そのため、インダクタに接続される寄生容量の全体としての容量値は従来よりも小さくなり、インダクタの動作特性に対する寄生容量の影響を小さくすることができる。従って、本実施形態の構成によれば、Ｑ値が良好なインダクタを得ることができる。
【００２９】
なお、図示はしないが、図２Ａ及び図２Ｂで示したように、Ｎ−不純物層４の表面に、インダクタ２０の全体と重畳するようにＰ型不純物から成るＰ−不純物層を形成し、インダクタ２０と半導体基板１との間に直列接続される寄生容量を更に増設した構成を採用することも可能である。
【００３０】
次に、本発明の第３の実施形態について説明する。なお、第１及び第２の実施形態と同様の構成については同一符号を示して、その説明を省略するか簡略する。図４は第３の実施形態に係る半導体装置を示す断面図である。
【００３１】
Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成されている。また、半導体基板１には、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層２５が形成されている。Ｐ＋分離層２５は、容量９を囲むようにして形成されており、Ｐ型不純物から成る上分離層２５ａの一部と下分離層２５ｂの一部とが重畳して一体化した構成になっている。上分離層２５ａは、エピタキシャル層２の上面からボロン（Ｂ）等のＰ型不純物を下方拡散することにより形成される。一方、下分離層２５ｂは、エピタキシャル層２の底部側からボロン（Ｂ）等のＰ型不純物を上方拡散することにより形成される。Ｐ＋分離層２５によって隣り合う素子は電気的に分離される。また、Ｐ＋分離層２５は不図示の接地配線と接続されている。
【００３２】
Ｐ＋分離層２５で囲まれたエピタキシャル層２上には絶縁膜（本実施形態ではフィールド絶縁膜５）を介して容量９が形成されている。
【００３３】
以上説明した第３の実施形態の構成では、容量９とエピタキシャル層２との間にフィールド絶縁膜５を誘電体とする寄生容量Ｃ６が生じ、エピタキシャル層２と半導体基板１とのＰＮ接合部に寄生容量Ｃ７が生じる。
【００３４】
第１及び第２の実施形態と同様に第３の実施形態では、従来構造（図７参照）に比して多くの寄生容量を容量９と半導体基板１との間に直列接続した構成になっている。そのため、容量９に対する寄生容量の影響を小さくすることができ、動作上において目的の容量値を有する容量９を得ることができる。
【００３５】
なお、図５に示すように、エピタキシャル層２の表面に、逆導電型（Ｐ型）のＰ−不純物層２６を下部電極６の全体と重畳するように形成することで寄生容量Ｃ８を設け、下部電極６と半導体基板１との間に直列接続される寄生容量を更に増設した構成を採用することもできる。なお、図５に示すＣ６´は、下部電極６，Ｐ−不純物層２６，フィールド絶縁膜５とで構成される寄生容量である。
【００３６】
また、図６に示すように、エピタキシャル層２の表面上に絶縁膜（本実施形態ではフィールド絶縁膜５）を介して第２の実施形態で説明したインダクタ２０を配置することも当然可能である。かかる構成では、インダクタ２０とエピタキシャル層２との間にフィールド絶縁膜５を誘電体とする寄生容量Ｃ９が生じ、エピタキシャル層２と半導体基板１との間に寄生容量Ｃ１０が生じる。そのため、従来に比して多くの寄生容量をインダクタと半導体基板との間に直列接続した構成になり、インダクタの動作特性に対する寄生容量の影響を小さくすることができる。なお、図示しないが、エピタキシャル層２の表面上に、Ｐ型の不純物層をインダクタ２０の全体と重畳するように形成することで、インダクタ２０と半導体基板１との間に直列接続される寄生容量を更に増設した構成を採用することもできる。
【００３７】
以上説明したように、本発明では、絶縁膜上に形成された素子（容量やインダクタ等）と半導体基板との間に、従来に比して多くの寄生容量を直列接続した構成になっている。かかる構成によれば、寄生容量の影響を抑えることができ、所望の特性を持った半導体装置を得ることができる。
【００３８】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更することが可能である。例えば、Ｐ型の半導体基板１に代えてＮ型の半導体基板を用いる場合には、上記第１乃至第３の実施形態等で示した構成を逆導電型で構成すればよい。また、絶縁膜上に形成する素子は、容量やインダクタに限られず、抵抗（例えばポリシリコン抵抗層）や素子間を接続する配線層であってもよい。本発明は、絶縁膜上に形成する素子に対する寄生容量の影響を抑える技術として広く適用できるものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図及び断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図及び断面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す平面図及び断面図である。
【図４】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の他の実施形態に係る半導体装置を説明する断面図である。
【図６】本発明の他の実施形態に係る半導体装置を説明する断面図である。
【図７】従来の半導体装置を説明する断面図である。
【符号の説明】
【００４０】
１  半導体基板    ２  エピタキシャル層    ３  Ｐ＋分離層    ４  Ｎ−不純物層
５  フィールド絶縁膜    ６  下部電極    ７  絶縁膜    ８  上部電極
９  容量    １０  絶縁膜    １１ａ，１１ｂ  コンタクトホール
１２ａ，１２ｂ  配線層    １５  Ｐ−不純物層    
２０  インダクタ    ２１  絶縁膜    ２２ａ，２２ｂ  コンタクトホール
２３ａ，２３ｂ  配線層    ２５  Ｐ＋分離層    ２５ａ  上分離層    
２５ｂ  下分離層    ２６  Ｐ−不純物層    １００  半導体基板
１０１  Ｐ＋ウェル層    １０２  フィールド絶縁膜    １０３  下部電極
１０４  絶縁膜    １０５  上部電極    １０６  容量    １０７  絶縁膜
１０８ａ，１０８ｂ  コンタクトホール    １０９ａ、１０９ｂ  配線層    
Ｃ１,Ｃ１´,Ｃ２,Ｃ３,Ｃ４,Ｃ５,Ｃ６,Ｃ６´,Ｃ７,Ｃ８,Ｃ９,Ｃ１０,Ｃａ  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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