(57)【要約】【課題】強誘電体キャパシタを備えた半導体装置の歩留まりを改善することが可能な半導体装置の製造方法を提供すること。【解決手段】シリコン基板２０の上方に第１層間絶縁膜３１を形成する工程と、第１層間絶縁膜３１の上に、下部電極４１ａ、強誘電体材料よりなるキャパシタ誘電体膜４２ａ、及び導電性酸化物よりなる上部電極４３ａをこの順に積層してなるキャパシタQを形成する工程と、キャパシタQを覆う第２層間絶縁膜５４を形成する工程と、上部電極４３ａの上の第２層間絶縁膜５４に、該上部電極４３ａが露出するホール５４ａを形成する工程と、ホール５４ａ内に、上部電極４３ａと接続された導電性窒化物よりなる単層のグルー膜５８をスパッタ法で形成する工程と、グルー膜５８をアニールする工程と、ホール５４ａ内のグルー膜５８上に導電性プラグ５９ａを形成する工程とを有する半導体装置の製造方法による。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び導電性酸化物よりなる上部電極をこの順に積層してなるキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記上部電極の上の前記第２絶縁膜に、該上部電極が露出するホールを形成する工程と、
前記ホール内に、前記上部電極と接続された導電性窒化物よりなるグルー膜を形成する工程と、
前記グルー膜を窒素を含む雰囲気中でアニールする工程と、
前記アニールの後、前記ホール内の前記グルー膜上に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記グルー膜をアニールする工程において、基板温度の上限を４００℃以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記雰囲気は、N2Oを含むプラズマ雰囲気であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記グルー膜を構成する前記導電性窒化物として、窒化チタン、窒化タンタル、及び窒化チタンアルミニウムのいずれかを使用することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記グルー膜を形成する工程は、スパッタ法により行われることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存することが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００５】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
【０００６】
そのようなFeRAMは、ICカード等の一部の分野において既に実用化され、その高い性能については既に実証されているが、更なる信頼性の向上と歩留まりの改善が求められている。
【０００７】
なお、本願に関連する技術が、下記の特許文献１〜３に開示されている。
【特許文献１】特開２００６−２０２８４８号公報
【特許文献２】特開２００６−１０８６２５号公報
【特許文献３】特開平１１−３０７７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、強誘電体キャパシタを備えた半導体装置の歩留まりを改善することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び導電性酸化物よりなる上部電極をこの順に積層してなるキャパシタを形成する工程と、前記キャパシタを覆う第２絶縁膜を形成する工程と、前記上部電極の上の前記第２絶縁膜に、該上部電極が露出するホールを形成する工程と、前記ホール内に、前記上部電極と接続された導電性窒化物よりなるグルー膜を形成する工程と、前記グルー膜を窒素を含む雰囲気中でアニールする工程と、前記アニールの後、前記ホール内の前記グルー膜上に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
本発明によれば、導電性窒化物よりなるグルー膜に対してアニールを行うので、グルー膜において窒化が不十分であった部分が窒化若しくは酸化される。これにより、窒化が不十分な導電性窒化物に起因して導電性プラグに欠陥が入るのが防止され、導電性プラグが緻密となり、導電性プラグを介した水素や水分等の還元性物質の侵入経路が生じ難くなる。そのため、製造途中でキャパシタ誘電体膜に還元性物質が侵入し難くなり、キャパシタ誘電体膜の劣化が防止され、半導体装置の歩留まりが改善される。
【００１１】
更に、そのグルー膜が導電性窒化物よりなるので、グルー膜として純粋な金属膜を形成する場合と比較して、導電性酸化物よりなる上部電極によってグルー膜が酸化され難くなり、導電性プラグと上部電極とのコンタクト抵抗が向上する。
【００１２】
しかも、このように上部電極を導電性酸化物で構成することにより、強誘電体材料よりなるキャパシタ誘電体膜の強誘電体特性が製造途中で劣化するのを防ぎ易くなる。
【００１３】
また、グルー膜に対する上記のアニールを４００℃以下の基板温度で行うことにより、アニールによって強誘電体キャパシタQが劣化するのを抑制することができる。
【発明の効果】
【００１４】
本発明によれば、グルー膜に対してアニールを行うので、グルー膜上に形成される導電性プラグに欠陥が入り難くなり、半導体装置の歩留まりを改善することが可能となる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１６】
図１〜図１０は、本実施形態に係る半導体装置の製造途中の断面図である。
【００１７】
その半導体装置は、キャパシタ下部電極のコンタクト領域上に導電性プラグが形成されるプレーナ型のFeRAMである
まず、図１（ａ）に示す断面構造を得るまでの工程を説明する。
【００１８】
最初に、n型又はp型のシリコン（半導体）基板２０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２１を形成してもよい。
【００１９】
次いで、シリコン基板２０の活性領域にp型不純物を導入してpウェル２２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜２８となる熱酸化膜を形成する。
【００２０】
続いて、シリコン基板２０の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングしてゲート電極２５ａ、２５ｂを形成する。
【００２１】
pウェル２２上には、上記の２つのゲート電極２５ａ、２５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極２５ａ、２５ｂはワード線の一部を構成する。
【００２２】
次いで、ゲート電極２５ａ、２５ｂをマスクにするイオン注入により、各ゲート電極２５ａ、２５ｂの横のシリコン基板２０にn型不純物を導入し、第１〜第３ソース／ドレインエクステンション２４ａ〜２４ｃを形成する。
【００２３】
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極２５ａ、２５ｂの横に絶縁性サイドウォール２６として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００２４】
続いて、絶縁性サイドウォール２６とゲート電極２５ａ、２５ｂをマスクにしながら、シリコン基板２０にn型不純物を再度イオン注入することにより、各ゲート電極２５ａ、２５ｂの側方のシリコン基板２０に第１〜第３ソース／ドレイン領域２３ａ〜２３ｃを形成する。
【００２５】
ここまでの工程により、シリコン基板２０の活性領域には、ゲート絶縁膜２８、ゲート電極２５ａ、２５ｂ、及び第１〜第３ソース／ドレイン領域２３ａ〜２３ｃによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００２６】
次に、シリコン基板２０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板２０上に高融点金属シリサイド層２７を形成する。その高融点金属シリサイド層２７はゲート電極２５ａ、２５ｂの表層部分にも形成され、それにより各ゲート電極２５ａ、２５ｂが低抵抗化されることになる。
【００２７】
その後、素子分離絶縁膜２１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００２８】
続いて、図１（ｂ）に示すように、厚さ約２０nmの酸化シリコン膜と厚さ約８０nmの窒化シリコン（SiN）膜とをこの順にプラズマCVD法により形成し、これらの積層膜をカバー絶縁膜２９とする。次いで、このカバー絶縁膜２９の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜３０として酸化シリコン膜を約１０００nmに形成する。
【００２９】
そして、その第１絶縁膜３０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、残された第１絶縁膜３０とカバー絶縁膜２９とを第１層間絶縁膜３１とする。上記のCMPの結果、第１層間絶縁膜３１の厚さは、シリコン基板２０の平坦面上で約７００nmとなる。
【００３０】
次に、図１（ｃ）に示すように、フォトリソグラフィにより第１層間絶縁膜３１をパターニングして、第１〜第３ソース／ドレイン領域２３ａ〜２３ｃのそれぞれの上にコンタクトホール３１ａ〜３１ｃを形成する。
【００３１】
これらのコンタクトホール３１ａ〜３１ｃの直径は特に限定されないが、本実施形態では約０．２５μmとする。
【００３２】
そして、図２（ａ）に示すように、そのコンタクトホール３１ａ〜３１ｃの内面と第１層間絶縁膜３１の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。更に、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホール３１ａ〜３１ｃを完全に埋め込む。
【００３３】
その後に、第１層間絶縁膜３１上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、上記の膜をコンタクトホール３１ａ〜３１ｃの中に第１〜第３導電性プラグ３２ａ〜３２ｃとして残す。これら第１〜第３コンタクトプラグ３２ａ〜３２ｃは、その下の第１〜第３ソース／ドレイン領域２３ａ〜２３ｃと電気的に接続されることになる。
【００３４】
ところで、その第１〜第３コンタクトプラグ３２ａ〜３２ｃは、タングステンを主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
【００３５】
そこで、次の工程では、図２（ｂ）に示すように、上記の第１〜第３コンタクトプラグ３２ａ〜３２ｃを酸化雰囲気から保護するための酸化防止膜３６として、プラズマCVD法により酸窒化シリコン(SiON)膜３６ａと酸化シリコン膜３６ｂとをこの順に形成する。その酸窒化シリコン膜３６ａの厚さは例えば１００nmであり、酸化シリコン膜３６ｂの厚さは約１３０nmである。また、酸化シリコン膜３６ｂの成膜ガスとしてはTEOSが採用される。
【００３６】
次いで、図２（ｃ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、酸化防止膜３６の上にスパッタ法により第１アルミナ膜３７を厚さ約２０nmに形成する。
【００３７】
次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００３８】
まず、スパッタ法により、プラチナ膜を厚さ約１５０nmに形成し、それを下部電極用導電膜４１とする。
【００３９】
次いで、強誘電体膜４２として、PZT膜をスパッタ法により下部電極用導電膜４１上に厚さ約１５０nmに形成する。その強誘電体膜４２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜４２を構成してもよい。
【００４０】
続いて、強誘電体膜４２を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Anneal)により軽く結晶化する。このようなアニールは結晶化アニールと呼ばれる。この結晶化アニールの条件は、例えば、基板温度５６０℃、処理時間９０秒である。
【００４１】
その後に、強誘電体膜４２の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、その酸化イリジウム膜を第１導電性酸化金属膜４３ｂとする。
【００４２】
そして、このように第１導電性酸化金属膜４３ｂで覆われた状態で強誘電体膜４２に対して再度結晶化アニールを行い、強誘電体膜４２を完全に結晶化させる。この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を７００℃とし、処理時間を１２０秒とする。
【００４３】
更に、この第１導電性酸化金属膜４３ｂの上に、第２導電性酸化金属膜４３ｃとしてスパッタ法により酸化イリジウム膜を厚さ約２００nmに形成する。これにより、強誘電体膜４２の上に、第１、第２導電性酸化金属膜４３ｂ、４３ｃで構成される上部電極用導電膜４３が形成されたことになる。
【００４４】
本実施形態ではこのように酸化イリジウムにより上部電極用導電膜４３を構成したが、酸化イリジウム以外の導電性酸化物、例えばルテニウム酸ストロンチウム(SrRuO3）により上部電極用導電膜４３を構成するようにしてもよい。
【００４５】
続いて、図３（ｂ）に示すように、下部電極用導電膜４１、強誘電体膜４２、及び上部電極用導電膜４３を別々にパターニングして、下部電極４１ａ、キャパシタ誘電体膜４２ａ、及び上部電極４３ａで構成されるキャパシタQを形成する。このパターニングでは下部電極４１ａで覆われていない部分の第１アルミナ膜３７もパターニングされて除去される。
【００４６】
キャパシタQを構成するキャパシタ誘電体膜４２ａは、PZTのような酸化物強誘電体材料よりなるため、この後の製造工程において水素等の還元性物質に触れると、容易に還元されてその強誘電体特性が劣化し易い。
【００４７】
ところが、本実施形態のように上部電極４３ａを酸化イリジウムのような導電性酸化物で構成すると、製造工程中にキャパシタ誘電体膜４２ａが還元されるのを防止し易くすることができる。これは、上部電極４３ａの導電性酸化物が還元性物質をトラップし、還元性物質がキャパシタ誘電体膜４２ａに到達し難くなるためと推測される。
【００４８】
次に、図４（ａ）に示すように、水分や水素等の還元性物質からキャパシタQを保護し、キャパシタ誘電体膜４２ａの劣化を防止するための第２アルミナ膜５０をシリコン基板２０の上側全面に形成する。その第２アルミナ膜５０は、例えばスパッタ法により厚さ約５０nmに形成する。
【００４９】
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜４２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分の条件で、キャパシタ誘電体膜４２ａに対して回復アニールを行う。
【００５０】
次いで、図４（ｂ）に示すように、第２アルミナ膜５０をパターニングして、第１〜第３コンタクトプラグ３２ａ〜３２ｃの上の第２アルミナ膜５０を選択的に除去する。
【００５１】
その後に、図５（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVD法により、第２アルミナ膜５０の上に第２層間絶縁膜５４として酸化シリコン膜を厚さ約１５００nmに形成する。その第２層間絶縁膜５４の上面には、キャパシタQを反映した凹凸が形成される。そこで、この凹凸を無くすために、第２層間絶縁膜５４の上面をCMP法により研磨して平坦化し、第２アルミナ膜５０の平坦面上での第２層間絶縁膜５４の厚さを約１０００nmにする。
【００５２】
その後、この第２層間絶縁膜５４の脱水処理として、第２層間絶縁膜５４の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で第２層間絶縁膜５４をアニールして脱水してもよい。
【００５３】
次いで、図５（ｂ）に示すように、第２層間絶縁膜５４の上にフォトレジストを塗布し、それを現像することにより、ホール形状の第１、第２窓５５ａ、５５ｂを備えた第１レジストパターン５５を形成する。
【００５４】
そして、上記の第１、第２窓５５ａ、５５ｂを通じて第２層間絶縁膜５４とその下の第２アルミナ膜５０をエッチングする。これにより、上部電極４３ａの上の第２層間絶縁膜５４に、該上部電極４３ａが露出する第１ホール５４ａが形成されると共に、下部電極４１ａのコンタクト領域上に第２ホール５４ｂが形成される。
【００５５】
この後に、第１レジストパターン５５は除去される。
【００５６】
次いで、図６（ａ）に示すように、第２層間絶縁膜５４の上にフォトレジストを再び塗布し、それを現像して、第１〜第３コンタクトプラグ３２ａ〜３２ｃのそれぞれの上に第３〜第５窓５７ｃ〜５７ｅを備えた第２レジストパターン５７を形成する。
【００５７】
更に、第３〜第５窓５７ｃ〜５７ｅを通じて第２層間絶縁膜５４と酸化シリコン膜３６ｂとをエッチングすることにより、各コンタクトプラグ３２ａ〜３２ｃの上に第３〜第５ホール５４ｃ〜５４ｅを形成する。
【００５８】
このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸窒化シリコン膜３６ａがこのエッチングにおけるストッパ膜となる。
【００５９】
また、図４（ｂ）の工程において、各コンタクトプラグ３２ａ〜３２ｃの上の第２アルミナ膜５０を予め除去しておいたので、化学的にエッチングするのが困難な第２アルミナ膜５０を本工程においてエッチングする必要が無く、エッチングによる各ホール５４ｃ〜５４ｅの形成が容易となる。
【００６０】
この後に、第５レジストパターン５７は除去される。
【００６１】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６２】
まず、平行平板プラズマエッチング装置内にシリコン基板２０を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第３〜第５ホール５４ｃ〜５４ｅの下の酸窒化シリコン膜３６ａがエッチングされ、これらのホールに第１〜第３コンタクトプラグ３２ａ〜３２ｃが露出すると共に、第１、第２ホール５４ａ、５４ｂ内の異物が除去されて、上部電極４３ａと下部電極４１ａの上面が清浄化される。
【００６３】
第１〜第３コンタクトプラグ３２ａ〜３２ｃは、本工程が終了するまで、酸化防止膜３６を構成する酸窒化シリコン膜３６ａによって覆われているので、各コンタクトプラグ３２ａ〜３２ｃを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【００６４】
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００６５】
まず、第１〜第５ホール５４ａ〜５４ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール５４ａ〜５４ｅの内面を曝し、その内面をスパッタエッチングする。そのエッチング量は、例えば１０nm程度である。
【００６６】
次いで、第１〜第５ホール５４ａ〜５４ｅの内面と第２層間絶縁膜５４の上面とに、スパッタ法によりグルー膜５８として窒化チタン膜を厚さ約１００nmに形成する。
【００６７】
そのグルー膜５８は、バリアメタル膜としての役割に加え、後述のタングステン膜と第２層間絶縁膜５４との密着性を高める役割も果たす。また、第１ホール５４ａにおいては、グルー膜５８は上部電極４３ａと接続される。
【００６８】
グルー膜５８の形成条件は特に限定されない。本実施形態では、窒素ガスとアルゴンガスとの混合雰囲気よりなるスパッタ雰囲気中においてチタンターゲットをスパッタし、チタンターゲットから飛散したチタンをスパッタ雰囲気中において窒化して窒化チタン膜を形成する。また、グルー膜５８の成膜時の基板温度は、例えば２００℃である。
【００６９】
ここで、スパッタ法に変えて、MOCVD法により窒化チタン膜を形成することも考えられる。しかし、MOCVD法による窒化チタンの成膜は、膜中に残留する炭素を除くための水素・窒素プラズマ処理を伴うため、成膜中にキャパシタ誘電体膜４２ａが容易に還元されて劣化してしまう。
【００７０】
特に、グルー膜５８は、第１ホール５４ａ内においてキャパシタ誘電体膜４２ａの極近くに形成されるので、他の部位に形成されるグルー膜と比較して、CVD法で形成された場合にキャパシタ誘電体膜４２ａに与える影響の度合いが著しい。従って、水素によるキャパシタ誘電体膜４２ａの劣化を防止するという観点からすると、本実施形態のようにスパッタ法でグルー膜５８を形成するのが好ましい。
【００７１】
ところで、ソース／ドレイン領域２３ａ、２３ｂ上のコンタクトプラグ３２ａ〜３２ｃでは、図２（ａ）を参照して説明したように、そのグルー膜としてチタン膜と窒化チタン膜との積層膜を形成した。
【００７２】
しかしながら、第１ホール５４ａ内に形成されるグルー膜５８の最下層としてチタン膜を形成すると、上部電極４３ａとチタン膜とが接触することにより、上部電極４３ａを構成する導電性酸化物中の酸素によってチタンが酸化され、グルー膜５８と上部電極４３ａとの間に絶縁性の酸化チタンが形成されて、上部電極４３ａとグルー膜５８とのコンタクト抵抗が上昇してしまう。
【００７３】
したがって、上部電極４３ａを導電性酸化物で構成する場合には、グルー膜５８の最下層にチタン膜を形成するのは好ましくなく、本実施形態のように窒化チタン膜の単層膜でグルー膜５８を構成するのが好ましい。
【００７４】
なお、グルー膜５８は窒化チタン膜に限定されない。グルー膜５８としては、導電性窒化物よりなる単層膜を使用することができる。そのような導電性窒化物としては、窒化チタンの他に、窒化タンタル(TaN)や窒化チタンアルミニウム(TiAlN)もある。
【００７５】
ここで、スパッタ法により形成されたグルー膜５８では、窒化チタンのような導電性窒化物が完全に窒化しているとは限らず、窒化が不十分なチタンが僅かに表出している可能性がある。
【００７６】
窒化が不十分なチタンは、グルー膜５８上に形成されるタングステン膜に異常成長を引き起こし、そのタングステン膜に小さな「す」のような微小欠陥を引き起こす可能性がある。
【００７７】
そこで、次の工程では、図７（ｂ）に示すように、窒素を含む雰囲気中でグルー膜５８をアニールすることにより、グルー膜５８中に存在すると思われる窒化が不十分なチタンを窒化する。
【００７８】
そのアニール条件は特に限定されないが、本実施形態では窒素が１００％の雰囲気において、３００℃〜４００℃の基板温度、例えば３５０℃で炉の中で約１０分間アニールを行う。
【００７９】
この場合、アニール雰囲気から酸素を排除した１００％の窒素雰囲気中でアニールを行うことにより、アニール中にチタンが酸化して絶縁性の酸化チタンとなるのが防止され、グルー膜５８と上部電極４３ａとのコンタクト抵抗が上昇するのを防ぐことができる。
【００８０】
また、アニール雰囲気に水素が含まれていると、水素によってキャパシタ誘電体膜４２ａが還元されて劣化する恐れがあるので、水素が排除された雰囲気でこのアニールを行うのが好ましい。
【００８１】
或いは、上記に代えて、N2Oを含むプラズマ雰囲気においてアニールを行ってもよい。その場合のアニール条件は特に限定されにないが、N2Oガスと窒素ガスとの流量比を４：１とし、３００℃〜４００℃の基板温度、例えば３５０℃で１分間アニールを行えばよい。また、プラズマ雰囲気の圧力は例えば３．０Torrとされ、プラズマ化のためのパワーは５２５Wとされる。
【００８２】
更に、上記のように窒素を含む雰囲気でのアニールに代えて、アルゴン等の希ガス雰囲気中でこのアニールを行うようにしてもよい。
【００８３】
その場合、アニールを終了した後に、アニールチャンバからシリコン基板２０を取り出してグルー膜５８が大気に曝される際に、グルー膜５８において窒化が不十分であったチタンが、シリコン基板２０に残っているアニールの余熱によって酸化されるので、未反応のチタンがグルー膜５８に表出した状態を回避することができる。このような余熱による酸化であれば、グルー膜５８が過度に酸化されることはなく、絶縁性の酸化チタンによってグルー膜５８の抵抗が大幅に上昇することもない。
【００８４】
このような希ガス雰囲気でのアニールの条件は特に限定されない。例えば、１００％のアルゴン雰囲気となっている炉の中において、３００℃〜４００℃の基板温度、例えば３５０℃で約１０分間そのアニールを行い得る。
【００８５】
更に、窒素雰囲気でのアニールと同様に、希ガス雰囲気から酸素を排除することで、アニールによってグルー膜５８が過度に酸化してその抵抗値が上昇するのを防止できる。
【００８６】
また、希ガスと窒素との混合雰囲気でこのアニールを行ってもよい。
【００８７】
続いて、図８（ａ）に示すように、グルー膜５８の上に、プラグ用導電膜５９としてタングステン膜を形成し、そのプラグ用導電膜５９で第３〜第５ホール５４ｃ〜５４ｅを完全に埋め込む。そのタングステン膜は、六フッ化タングステン(WF6)と水素とを反応ガスとして使用するCVD法により形成される。
【００８８】
ここで、図７（ｂ）の工程においてグルー膜５８に対して予めアニールを行い、未反応のチタンがグルー膜５８に表出しないようにしたので、タングステンよりなるプラグ用導電膜５９が未反応のチタンによって異常成長するのが防止され、プラグ用導電膜５９に「す」のような微小欠陥が形成されるのを防ぐことができる。
【００８９】
これにより、タングステン膜用の反応ガスに含まれる水素が微小欠陥を通ってキャパシタ誘電体膜４２ａに至るのを抑制することができ、水素の還元作用によってキャパシタ誘電体膜４２ａの強誘電体特性が劣化するのを防止できる。
【００９０】
次いで、図８（ｂ）に示すように、第２層間絶縁膜５４上の余分なプラグ用導電膜５９をCMP法により研磨して除去し、第１〜第５ホール５４ａ〜５４ｅ内にのみプラグ用導電膜５９を第１〜第５導電性プラグ５９ａ〜５９ｅとして残す。
【００９１】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００９２】
まず、第１〜第５導電性プラグ５９ａ〜５９ｅとグルー膜５８のそれぞれの上に、スパッタ法により金属積層膜を形成する。その金属積層膜は、下から厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
【００９３】
更に、その金属積層膜の上に反射防止膜として不図示の酸窒化シリコン(SiON)膜を形成する。そして、フォトリソグラフィにより金属積層膜とグルー膜５８とをパターニングすることにより、図示のような一層目金属配線６２を形成する。
【００９４】
続いて、図１０に示すように、第３層間絶縁膜６５としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第３層間絶縁膜６５を平坦化する。
【００９５】
次に、フォトリソグラフィにより第３層間絶縁膜６５をパターニングして一層目金属配線６２の上にホールを形成し、そのホール内にタングステン膜を主に構成される第６導電性プラグ６７を形成する。
【００９６】
そして、第３層間絶縁膜６５の上に、二層目金属配線６８、酸化シリコン膜よりなる第４層間絶縁膜６９、及びタングステンを主にして構成される第７導電性プラグ７０を図示のように形成する。
【００９７】
ここで、第１導電性プラグ５９ａと異なり、第６、第７導電性プラグ６７、７０は、上部電極４３ａのような導電性酸化物の上に形成されないので、これらのプラグを構成するグルー膜の酸化を気にする必要はなく、チタン膜をグルー膜として形成し得る。本実施形態では、厚さが１０nmのチタン膜と厚さが１４nmの窒化チタン膜とをこの順に積層し、これらの膜を第６、第７導電性プラグ６７、７０用のグルー膜とする。
【００９８】
このうち、窒化チタン膜については、キャパシタQから離れているため、MOCVD法で形成しても反応ガス中の水素でキャパシタQが劣化する恐れはない。従って、スパッタ法よりもカバレッジに優れたMOCVD法でその窒化チタン膜を形成するのが好ましい。
【００９９】
この後は、更に金属配線と層間絶縁膜の形成工程を繰り返し、全部で５層の金属配線を形成する。そして、最上層の金属配線の上に、酸化シリコン膜と窒化シリコン膜との積層膜よりなるパッシベーション膜（不図示）を形成する。その後に、最上層の金属配線に形成されたボンディングパッドを露出させる窓をパッシベーション膜に形成し、本実施形態に係る半導体装置の基本構造を完成させる。
【０１００】
以上説明した本実施形態によれば、図７（ｂ）を参照して説明したように、窒化チタン等の導電性窒化物よりなる単層のグルー膜５８に対してアニールを行った。
【０１０１】
窒素を含む雰囲気中でこのアニールを行うことにより、スパッタ法で形成された窒化チタン膜に発生しがちな未反応のチタンを窒化することができる。
【０１０２】
一方、希ガス雰囲気中でこのアニールを行う場合は、アニール終了後に窒化チタン膜を大気に曝すことで、アニールの余熱によって未反応のチタンを酸化することができる。
【０１０３】
これにより、プラグ用導電膜５９としてタングステン膜を形成する際（図８（ａ））、未反応のチタンに起因してタングステンが異常成長するのが防止されるので、第１導電性プラグ５９ａが緻密となる。そのため、第１導電性プラグ５９ａを介した水素や水分等の還元性物質の侵入経路が生じ難くなり、製造途中でキャパシタ誘電体膜４２ａに還元性物質が侵入し難くなる。その結果、キャパシタ誘電体膜４２ａの劣化が防止され、ひいては強誘電体キャパシタQを備えた半導体装置の歩留まりを改善することができる。
【０１０４】
このような歩留まり改善の効果は、上部電極４３ａと接続された第１導電性プラグ５９ａのように、キャパシタQに近い部位の導電性プラグを構成するグルー膜にアニールを行うことで特に発揮され易い。
【０１０５】
図１１は、グルー膜５８にアニールを行った場合と行わなかった場合の良品率を調査して得られたグラフである。
【０１０６】
この調査では、２枚のシリコン基板に対して上記のアニールを行ったが、３枚のシリコン基板に対しては比較のためにアニールを行わなかった。そして、それぞれのシリコン基板に形成されたキャパシタQについて、３種類の試験PT1〜PT3をこの順に行った。このうち、PT1はトランジスタとキャパシタQの機能試験であり、PT2とPT3はキャパシタQに書き込んだデータが熱を加えた後に読み出せるかを調べる試験である
図１１に示されるように、グルー膜５８に対してアニールを行わなかった場合は、最後のPT3試験における良品率の低下が著しい。
【０１０７】
これに対し、本実施形態のようにアニールを行った場合は、全試験PT1〜PT3において良品率が高い値を維持している。
【０１０８】
このことから、強誘電体キャパシタQを備えた半導体装置では、グルー膜５８に対してアニールを行うことにより、歩留まりが向上することが実際に確認された。
【０１０９】
図１２は、このようなアニールを省いた場合のキャパシタQ付近の拡大断面図である。
【０１１０】
これに示されるように、アニールを省くと、タングステンの異常成長によって導電性プラグ５９ａに「す」５９ｘが形成されてしまう。水素等の還元性物質は「す」５９ａを通ってキャパシタ誘電体膜４２ａに至り易くなり、キャパシタ誘電体膜４２ａが還元され易くなる。図１１の調査結果において、アニールを省いた場合に良品率が低下したのは、このような「す」５９ｘに一因があると考えられる。
【０１１１】
ところで、キャパシタ誘電体膜４２ａは熱に弱いため、図７（ｂ）のアニールを高温で行うとFeRAMの歩留まりがかえって低下する恐れがある。
【０１１２】
そこで、本願発明者は、そのアニールで許容される基板温度を調査した。その調査結果を図１３及び図１４に示す。なお、図１３及び図１４のいずれの調査においても、窒素が１００％となっている炉においてアニールを行った。
【０１１３】
図１３の調査では、グルー膜５８に対するアニール時の基板温度を３００℃から４５０℃までの範囲において５０℃きざみで変化させた。その後、キャパシタ誘電体膜４２ａのスイッチング電荷量について、シリコン基板２０の面内４８点で調査を行った。なお、この調査は、参考のために、アニールをしない場合についても行われた。また、スイッチング電荷量については、下部電極４１ａと上部電極４３ａとの電位差が１．８Vの場合と３．０Vの場合について調査した。
【０１１４】
これに示されるように、基板温度が３００℃〜４００℃の間では、スイッチング電荷量はアニールをしない場合と同程度に高い値を示した。
【０１１５】
一方、その基板温度が４００℃を超えて４５０℃となると、スイッチング電荷量が急激に低下することが明らかとなった。図示のように、測定ポイントの中には、アニールをしない場合よりもスイッチング電荷量が５桁も低下するものが現れた。
【０１１６】
また、図１４の調査では、図１３と同じ基板温度でグルー膜５８に対してアニールを行った後、下部電極４１ａと上部電極４３ａとの間のリーク電流について、シリコン基板２０の面内４８点で調査を行った。なお、リーク電流については、下部電極４１ａに対する上部電極４３ａの電位が＋５Vの場合と−５Vの場合について調査した。
【０１１７】
図１４に示されるように、基板温度が３００℃〜４００℃では、アニールをしない場合と同程度に低いリーク電流となった。
【０１１８】
しかし、基板温度が４００℃を超えて４５０℃となるとリーク電流が急激に上昇し、測定ポイントの中にはリーク電流が４桁も増大するものが現れた。
【０１１９】
図１３及び図１４から明らかなように、強誘電体キャパシタQを備えた半導体装置では、強誘電体キャパシタQの劣化を防止するために、グルー膜５８のアニール時の基板温度の上限を４００℃とする必要がある。この温度は、強誘電体キャパシタQを備えない通常のロジック品種で許容される温度よりも低いものであって、FeRAMではアニール温度の条件が厳しいことがこの調査によって見出された。
【０１２０】
このように、本実施形態においては、強誘電体キャパシタQの上部電極４３ａに接続されたグルー膜５８に対し、４００℃以下の基板温度でアニールを行うことで、第１導電性プラグ５９ａに発生する微小欠陥を抑制しつつ、図１３及び図１４のような強誘電体キャパシタQの劣化を防止することができ、半導体装置の歩留まりを改善することが可能となる。
【図面の簡単な説明】
【０１２１】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。
【図１１】図１１は、グルー膜にアニールを行った場合と行わなかった場合の良品率を調査して得られたグラフである。
【図１２】図１２は、グルー膜に対するアニールを省いたときに発生する導電性プラグの微小欠陥について示す断面図である。
【図１３】図１３は、グルー膜に対するアニール時の基板温度を変化させた場合における、キャパシタ誘電体膜のスイッチング電荷量についての調査結果を示す図である。
【図１４】図１４は、グルー膜に対するアニール時の基板温度を変化させた場合における、キャパシタのリーク電流についての調査結果を示す図である。
【符号の説明】
【０１２２】
２０…シリコン基板、２１…素子分離絶縁膜、２２…pウェル、２３ａ〜２３ｃ…第１〜第３ソース／ドレイン領域、２４ａ〜２４ｃ…第１〜第３ソース／ドレインエクステンション、２５ａ、２５ｂ…ゲート電極、２６…絶縁性サイドウォール、２７…高融点金属シリサイド層、２８…ゲート絶縁膜、２９…カバー絶縁膜、３０…第１絶縁膜、３１…第１層間絶縁膜、３２ａ〜３２ｃ…第１〜第３導電性プラグ、３６…酸化防止膜、３６ａ…酸窒化シリコン膜、３６ｂ…酸化シリコン膜、３７…第１アルミナ膜、４１…下部電極用導電膜、４１ａ…下部電極、４２…強誘電体膜、４２ａ…キャパシタ誘電体膜、４３…上部電極用導電膜、４３ａ…上部電極、４３ｂ、４３ｃ…第１、第２導電性酸化金属膜、５０…第２アルミナ膜、５４…第２層間絶縁膜、５４ａ〜５４ｅ…第１〜第５ホール、５５…第１レジストパターン、５５ａ、５５ｂ…第１、第２窓、５７…第２レジストパターン、５７ｃ〜５７ｅ…第３〜第５窓、５８…グルー膜、５９…プラグ用導電膜、５９ａ〜５９ｅ…第１〜第５導電性プラグ、６２…一層目金属配線、６５…第３層間絶縁膜、６７…第６導電性プラグ、６８…二層目金属配線、６９…第４層間絶縁膜、７０…第７導電性プラグ。
【図１】
2009105332.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009105332.tif 000009
【図８】
2009105332.tif 000010
【図９】
2009105332.tif 000011
【図１０】
2009105332.tif 000012
【図１１】
2009105332.tif 000013
【図１２】
2009105332.tif 000014
【図１３】
2009105332.tif 000015
【図１４】
2009105332.tif 000016