(57)【要約】【課題】誤り訂正のための回路の検査をメモリセルの影響を受けずに行う。【解決手段】半導体記憶装置であって、入力データに対応するパリティデータを生成するパリティ生成回路と、入力データ又はノーマルメモリセルアレイから読み出されたデータをラッチするノーマルデータラッチ部と、入力データ又は前記パリティデータを選択して出力する入力選択回路と、前記入力選択回路の出力又はパリティメモリセルアレイから読み出されたデータをラッチし、出力するパリティデータラッチ部と、前記パリティデータラッチ部でラッチされたデータを用いて、前記ノーマルデータラッチ部でラッチされたデータに対して誤り検出を行い、誤りが検出された場合には誤り訂正を行って、得られた結果を出力する誤り訂正回路とを有し、前記パリティデータラッチ部の出力を当該半導体記憶装置の外部へ出力することができるように構成されている。【選択図】図１
2009093714.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
入力データに対応するパリティデータを生成するパリティ生成回路と、
前記入力データを記憶するノーマルメモリセルアレイと、
前記パリティデータを記憶するパリティメモリセルアレイと、
入力データ又は前記ノーマルメモリセルアレイから読み出されたデータをラッチするノーマルデータラッチ部と、
入力データ又は前記パリティデータを選択して出力する入力選択回路と、
前記入力選択回路の出力又は前記パリティメモリセルアレイから読み出されたデータをラッチし、出力するパリティデータラッチ部と、
前記パリティデータラッチ部でラッチされたデータを用いて、前記ノーマルデータラッチ部でラッチされたデータに対して誤り検出を行い、誤りが検出された場合には誤り訂正を行って、得られた結果を出力する誤り訂正回路とを備え、
前記パリティデータラッチ部の出力を当該半導体記憶装置の外部へ出力することができるように構成されている
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ノーマルデータラッチ部及び前記パリティデータラッチ部は、
ラッチ動作をするか否かが制御可能であり、制御信号に従って前記ラッチ動作を継続して行う
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記入力データを前記ノーマルデータラッチ部に出力するか否かを制御する書き込み制御回路を更に備え、
前記ノーマルデータラッチ部は、
前記書き込み制御回路を経由して前記入力データを受け取る
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記入力選択回路の出力を前記パリティデータラッチ部に出力するか否かを制御する書き込み制御回路を更に備え、
前記パリティデータラッチ部は、
前記書き込み制御回路を経由して前記入力選択回路の出力を受け取る
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記入力データを前記ノーマルデータラッチ部に出力するか否かを制御する第１の書き込み制御回路と、
前記入力選択回路の出力を前記パリティデータラッチ部に出力するか否かを制御する第２の書き込み制御回路とを更に備え、
前記ノーマルデータラッチ部は、
前記第１の書き込み制御回路を経由して前記入力データを受け取り、
前記パリティデータラッチ部は、
前記第２の書き込み制御回路を経由して前記入力選択回路の出力を受け取る
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記第１及び第２の書き込み制御回路は、
前記ノーマルデータラッチ部及びパリティデータラッチ部がラッチ動作を行う期間において、出力を行うか否かを切り替える
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記ノーマルメモリセルアレイと前記ノーマルデータラッチ部との間、及び前記パリティメモリセルアレイと前記パリティデータラッチ部との間を電気的に切り離すことが可能な回路を更に備える
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記ノーマルデータラッチ部は、
ラッチ動作を行うノーマルデータラッチ回路と、
前記ノーマルメモリセルアレイから読み出されたデータを増幅するノーマルセンスアンプ列とを有し、
前記パリティデータラッチ部は、
ラッチ動作を行うパリティデータラッチ回路と、
前記パリティメモリセルアレイから読み出されたデータを増幅するパリティセンスアンプ列とを有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記ノーマルデータラッチ部は、
前記ノーマルセンスアンプ列と前記ノーマルデータラッチ回路との間を電気的に切り離すことが可能な第１のスイッチ回路を更に有し、
前記パリティデータラッチ部は、
前記パリティセンスアンプ列と前記パリティデータラッチ回路との間を電気的に切り離すことが可能な第２のスイッチ回路を更に有する
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記ノーマルデータラッチ回路及び前記パリティデータラッチ回路は、リードアンプとしての機能も有する
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９に記載の半導体記憶装置において、
前記第１及び第２のスイッチ回路は、
通常動作時には導通し、前記誤り訂正回路の検査時及び前記パリティ生成回路の検査時には非導通となる
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置において、
前記誤り訂正回路から出力されたデータが当該半導体記憶装置の外部に出力される端子は、前記パリティデータラッチ部でラッチされたデータが当該半導体記憶装置の外部に出力される端子を兼ねている
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記誤り訂正回路の出力又は前記パリティデータラッチ部でラッチされたデータを選択して出力する出力選択回路を更に備える
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１に記載の半導体記憶装置において、
前記ノーマルデータラッチ部への入力データが入力される端子は、前記入力選択回路への入力データが入力される端子を兼ねている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１に記載の半導体記憶装置において、
前記ノーマルメモリセルアレイ及びパリティメモリセルアレイは、
複数のＳＲＡＭ（static random-access memory）セルで構成されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正機能付き半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の分野においては回路の微細化が進んできており、それに伴い、ソフトエラー等のエラーの発生頻度が高くなってきている。この対策として、誤り訂正機能を有する半導体記憶装置が開発されてきている。
【０００３】
特許文献１には、誤り訂正機能付き半導体記憶装置の例が開示されている。特許文献１によると、半導体記憶装置のテストを行うためには、メモリセルの検査と、誤り訂正のための回路の検査とを独立に実施できることが必要とされている。
【特許文献１】特開昭６２−１１９８号公報（第２頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された、半導体記憶装置における誤り訂正のための符号化回路及び復号回路の検査の手順は次の通りである。外部よりメモリセルアレイにビット誤りを含んだデータを書き込み、かつ、このデータを訂正可能な検査ビットをメモリセルアレイに書き込む。次に、復号回路を有効にしてメモリセルアレイからデータを読み出し、誤り訂正ができたか否かを調べる。
【０００５】
また、符号化回路の検査を行う場合には、符号化回路により生成されたデータをメモリセルアレイに書き込む。次に、その書き込まれたデータを直接外部に読み出して、符号化回路が所望の動作を行っているか否かを調べる。
【０００６】
このように、誤り訂正のための回路の検査を行う場合には、メモリセルにデータを書き込み、その後、書き込まれたデータを読み出す必要があった。メモリセルアレイに不良メモリセルが存在する場合であっても、その半導体記憶装置は不良品であると判断したり、冗長救済手法を用いて不良メモリセルを良品メモリセルと置き換えることによって全メモリセルに物理的な欠陥がない状態にすれば、前述のようなメモリセルを利用した検査を行うことができた。
【０００７】
しかし、物理的に不良であるメモリセルも用いることとし、このようなメモリセルのデータを含めて誤り訂正を行う場合がある。この場合、不良なメモリセルが存在すると、外部から入力されたデータと、このデータが書き込まれたメモリセルから読み出されたデータとが異なる可能性があるので、符号化回路及び復号回路が正常に動作していても、これらの回路は不良であるという検査結果が得られてしまう。すなわち、誤り訂正により正常なデータが出力される場合には、半導体記憶装置は良品であると判断されるべきであるのに、不良品と判定されてしまい、正しく検査することができないという問題があった。
【０００８】
本発明は、誤り訂正機能付き半導体記憶装置において、誤り訂正のための回路の検査をメモリセルの影響を受けずに行うことを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するため、本発明が講じた手段は、半導体記憶装置として、入力データに対応するパリティデータを生成するパリティ生成回路と、前記入力データを記憶するノーマルメモリセルアレイと、前記パリティデータを記憶するパリティメモリセルアレイと、入力データ又は前記ノーマルメモリセルアレイから読み出されたデータをラッチするノーマルデータラッチ部と、入力データ又は前記パリティデータを選択して出力する入力選択回路と、前記入力選択回路の出力又は前記パリティメモリセルアレイから読み出されたデータをラッチし、出力するパリティデータラッチ部と、前記パリティデータラッチ部でラッチされたデータを用いて、前記ノーマルデータラッチ部でラッチされたデータに対して誤り検出を行い、誤りが検出された場合には誤り訂正を行って、得られた結果を出力する誤り訂正回路とを有するものである。前記半導体記憶装置は、前記パリティデータラッチ部の出力を当該半導体記憶装置の外部へ出力することができるように構成されている。
【００１０】
これによると、誤り訂正回路に、ノーマルデータラッチ部から入力データを、パリティデータラッチ部からパリティデータを与えることができるので、ノーマルメモリセルアレイ及びパリティメモリセルアレイに関係なく、誤り訂正回路の検査を行うことができる。また、パリティ生成回路で得られたパリティデータをパリティデータラッチ部から出力するので、パリティメモリセルアレイに関係なく、パリティ生成回路の検査を行うことができる。
【発明の効果】
【００１１】
本発明によれば、不良なメモリセルの有無に関係なく、誤り訂正回路及びパリティ生成回路の検査を正確に行うことができる。特に、ソフトエラー等の一時的に発生するエラーを訂正するのみではなく、メモリセルアレイに物理的な不良が含まれていることを許し、誤り訂正を行うことを前提として構成された半導体記憶装置において、品質及び歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１の半導体記憶装置は、誤り訂正機能を有しており、ノーマルメモリセルアレイ１２と、パリティメモリセルアレイ１４と、ノーマルデータラッチ部１６と、パリティデータラッチ部１８と、書き込み制御回路としてのライトバッファ２２，２４と、誤り訂正回路２６と、パリティ生成回路２８と、入力選択回路３２と、ライト制御回路３４と、出力選択回路３６と、ＯＲゲート３８とを有している。ノーマルメモリセルアレイ１２及びパリティメモリセルアレイ１４は、それぞれ複数のメモリセルを有している。メモリセルは、例えばＳＲＡＭ（static random-access memory）セルである。入力データＤＩが、図１の半導体記憶装置の外部から端子２に入力されている。
【００１４】
−  通常動作時  −
まず、図１の半導体記憶装置の通常動作に関する説明を行う。ライト動作は次のように行われる。
【００１５】
外部から与えられたライトコマンドに従って生成されたライトイネーブル信号ＷＥが、ライト制御回路３４に入力される。ライト制御回路３４は、ライト制御信号ＮＷＣ及びＰＷＣをイネーブルにする。パリティ生成回路２８は、入力データＤＩに対応するパリティデータＰＲを生成し、出力する。
【００１６】
ノーマルデータ用のライトバッファ２２は、入力データＤＩをノーマルデータラッチ部１６に出力する。入力選択回路３２は、パリティ生成回路２８から出力されたパリティデータＰＲを選択し、パリティデータ用のライトバッファ２４に出力する。ライトバッファ２４は、入力選択回路３２の出力ＰＩをパリティデータラッチ部１８に出力する。
【００１７】
ノーマルデータラッチ部１６は、入力データＤＩを一時的にラッチする。パリティデータラッチ部１８は、入力選択回路３２の出力ＰＩ（パリティデータ）をラッチする。ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、ラッチされたデータをノーマルメモリセルアレイ１２及びパリティメモリセルアレイ１４に書き込む。以上でライト動作が完了する。
【００１８】
リード動作は次のように行われる。外部から与えられたリードコマンドに従って、ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、それぞれノーマルメモリセルアレイ１２及びパリティメモリセルアレイ１４からデータを読み出してラッチし、誤り訂正回路２６に出力する。
【００１９】
誤り訂正回路２６は、パリティデータラッチ部１８でラッチされたデータを用いて、ノーマルデータラッチ部１６でラッチされたデータに対して誤り検出を行う。誤りが検出された場合には、誤り訂正回路２６は、パリティデータラッチ部１８でラッチされたデータを用いて、ノーマルデータラッチ部１６でラッチされたデータに誤り訂正を行い、得られた訂正後のデータを出力選択回路３６に出力する。出力選択回路３６は、パリティ回路検査信号ＰＣＩに従って、誤り訂正回路２６の出力を選択し、出力データＤＯとして出力する。出力データＤＯは、図１の半導体記憶装置の外部へ端子４から出力される。以上でリード動作が完了する。
【００２０】
図２は、図１のノーマルデータラッチ部１６及びライトバッファ２２の構成例を示す回路図である。ノーマルデータラッチ部１６は、データラッチ回路１６Ａを有し、データラッチ回路１６Ａは、アンプ５２と、ＰＭＯＳトランジスタ５３と、ＮＭＯＳトランジスタ５４と、インバータ５５と、バッファ５６と、プリチャージ回路５７と、ゲート５８，５９とを有している。
【００２１】
ノーマルデータラッチ部１６は、データラッチ回路１６Ａと同様に構成された回路をｎ個（ｎは２以上の整数）有している。ライトバッファ２２は、バッファ２２Ａと同様に構成された回路をｎ個有している。ここでは、例として、ノーマルデータラッチ部１６及びライトバッファ２２の入出力データのうちの１ビットを処理するデータラッチ回路１６Ａ及びバッファ２２Ａについて説明する。データラッチ回路１６Ａ及びバッファ２２Ａと同様に構成された回路についても、それぞれの回路に対応する他のビットを処理する点の他は同様である。
【００２２】
まず、動作していないとき（スタンバイ状態であるとき）には、データラッチイネーブル信号ＬＥ及びデータラッチ信号ＬＦは低電位“Ｌ”であり、信号ＲＡＰは高電位“Ｈ”、信号ＲＡＮは“Ｌ”である。ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４はオフであるので、アンプ５２は動作しない。プリチャージ信号ＬＰがイネーブル（“Ｈ”）になっているので、プリチャージ回路５７の全てのトランジスタがオンになる。ノーマルメモリセルアレイ１２との間でデータＤＮＬ［０］を伝送するビット線ＤＬ，／ＤＬは、電位ＶＤＤ／２にプリチャージされている。
【００２３】
ライト動作時には、データラッチ回路１６Ａは次のように動作する。まず、プリチャージ信号ＬＰがディスイネーブル（“Ｌ”）になり、プリチャージ回路５７が停止する。また、データラッチイネーブル信号ＬＥが“Ｈ”になり、信号ＲＡＰが“Ｌ”、信号ＲＡＮが“Ｈ”になるので、アンプ５２がアンプ及びラッチ回路として動作する。
【００２４】
次に、ライトイネーブル信号ＷＥに従って、ライト制御回路３４がライト制御信号ＮＷＣをイネーブルにするので、バッファ２２Ａは、入力データＤＩ［０］をデータラッチ回路１６Ａに出力し、アンプ５２は、外部からの入力データＤＩ［０］をラッチする。ラッチされたデータはノーマルメモリセルアレイ１２に書き込まれる。ここで、バッファ２２Ａの駆動能力の方がアンプ５２の駆動能力より高いことが必要である。
【００２５】
メモリセルアレイ１２へのライト動作が完了すると、データラッチイネーブル信号ＬＥをディスイネーブル（“Ｌ”）にし、プリチャージ信号ＬＰをイネーブル（“Ｈ”）にする。プリチャージ回路５７は、再びビット線ＤＬ，／ＤＬをプリチャージする。
【００２６】
リード動作時には、データラッチ回路１６Ａは、次のように動作する。まずリードコマンドに応じて、プリチャージ信号ＬＰがディスイネーブル（“Ｌ”）になる。次に、メモリセルからのデータがＤＬ及び／ＤＬに伝播される。十分にデータが伝播した後、データラッチイネーブル信号ＬＥをイネーブル（“Ｈ”）にすることにより、アンプ５２は、リードアンプ及びラッチ回路として動作し、メモリセルから読み出されたデータをデータＤＮＤ［０］（信号ＤＤ又は信号ＤＤ，／ＤＤで表された差動信号）として誤り訂正回路２６に出力する。
【００２７】
リード動作が完了すると、データラッチイネーブル信号ＬＥをディスイネーブル（“Ｌ”）にし、プリチャージ信号ＬＰをイネーブル（“Ｈ”）にする。プリチャージ回路５７は、再びビット線ＤＬ，／ＤＬをプリチャージする。
【００２８】
このように、ノーマルデータラッチ部１６は、双方向のラッチ、すなわち、ライトデータ及びリードデータのラッチを行う。
【００２９】
パリティデータラッチ部１８は、データラッチ回路１６Ａと同様に構成された回路を、データラッチ回路１８Ａを含めてｍ個（ｍは２以上の整数）有している。ライトバッファ２４は、バッファ２２Ａと同様に構成された回路を、バッファ２４Ａを含めてｍ個有している。
【００３０】
パリティデータラッチ部１８は、データＤＰＬ，ＤＰＤ及びライトバッファ２４の出力を、データＤＮＬ，ＤＮＤ及びライトバッファ２２の出力に代えて扱う点の他は、ノーマルデータラッチ部１６と同様である。また、ライトバッファ２４は、入力選択回路３２の出力ＰＩ及びライト制御信号ＰＷＣを、入力データＤＩ及びライト制御信号ＮＷＣに代えて扱う点の他は、ライトバッファ２２と同様であるので、パリティデータラッチ部１８及びライトバッファ２４についての詳細な説明は省略する。
【００３１】
−  誤り訂正回路検査時  −
図１の半導体記憶装置は、誤り訂正回路検査信号ＥＣＩをイネーブル（“Ｈ”）にすることにより、誤り訂正回路検査モードに設定される。データラッチ信号ＬＦが“Ｈ”になるので、プリチャージ回路５７は動作せず、アンプ５２が動作し、ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、常時ラッチ回路としてラッチ動作を継続する。このとき、入力選択回路３２は、外部からの入力データＤＩを選択して出力する。また、入力データＤＩをノーマルデータラッチ部１６に書き込むために、ノーマルデータラッチ部１６を選択すべきことをノーマル／パリティライト選択信号ＮＰＳＥＬが示すようにする。
【００３２】
次に、外部から入力されたライトコマンドにより、ライト動作が行われる。ライトイネーブル信号ＷＥ、誤り訂正回路検査信号ＥＣＩ、及びノーマル／パリティライト制御信号ＮＰＳＥＬの論理に従って、ライト制御回路３４は、ライト制御信号ＮＷＣのみをイネーブルにし、ライトバッファ２２を有効にする。この動作により、ノーマルデータラッチ部１６にのみ入力データＤＩが書き込まれる。
【００３３】
次に、パリティデータラッチ部１８に書き込みを行うために、パリティデータラッチ部１８を選択すべきことをノーマル／パリティライト選択信号ＮＰＳＥＬが示すようにする。続いて外部から入力されたライトコマンドにより、ライト動作が行われる。ライトイネーブル信号ＷＥ、誤り訂正回路検査信号ＥＣＩ、及びノーマル／パリティライト制御信号ＮＰＳＥＬの論理に従って、ライト制御回路３４は、ライト制御信号ＰＷＣのみをイネーブルにし、ライトバッファ２４を有効にする。この動作により、パリティデータラッチ部１８にのみ入力データＤＩが書き込まれる。
【００３４】
以上により、ノーマルデータラッチ部１６及びパリティデータラッチ部１８には、任意の外部データを書き込むことができる。ノーマルメモリセルアレイ１２及びパリティメモリセルアレイ１４にも同様のデータが書き込まれる。
【００３５】
次に、外部よりリードコマンドが入力される。ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、通常動作時には、メモリセルからのデータをラッチできるようにメモリセルからのデータ読み出し期間はプリチャージを行うことが必要だが、誤り訂正回路検査時には、常時ラッチ回路として動作する。このため、ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、メモリセルから読み出されたデータには関係なく、前回ラッチしたデータを保持している。つまり、ノーマルデータラッチ部１６及びパリティデータラッチ部１８には、これらへのライト動作時の入力データＤＩが保持されていることになる。
【００３６】
これらのノーマルデータラッチ部１６及びパリティデータラッチ部１８に保持されているデータが、データＤＮＤ，ＤＰＤとして誤り訂正回路２６に出力される。誤り訂正回路２６は、データＤＮＤ，ＤＰＤに基づいて誤り検出を行い、誤りが検出された場合には更に誤り訂正を行い、得られた結果を出力選択回路３６に出力する。出力選択回路３６は、誤り訂正回路２６の出力を選択して出力する。
【００３７】
ノーマルデータラッチ部１６への入力データ、及びパリティデータラッチ部１８への入力データから、誤り訂正回路２６の出力として得られるべき期待値はわかっている。したがって、実際に誤り訂正回路２６から出力された値と期待値とを比較することにより、誤り訂正回路自体の検査が、不良なメモリセルの有無に関係なく可能となる。
【００３８】
なお、ノーマルデータラッチ部１６への書き込みと、パリティデータラッチ部１８への書き込みとは、どちらを先に行ってもよい。
【００３９】
−  パリティ生成回路検査時  −
図１の半導体記憶装置は、パリティ回路検査信号ＰＣＩをイネーブル（“Ｈ”）にすることにより、パリティ回路検査モードに設定される。データラッチ信号ＬＦが“Ｈ”になるので、プリチャージ回路５７は動作せず、アンプ５２が動作し、ノーマルデータラッチ部１６及びパリティデータラッチ部１８は、常時ラッチ回路としてラッチ動作を継続する。このとき、入力選択回路３２は、パリティ生成回路２８が出力するパリティデータＰＲを選択して出力する。
【００４０】
次に、外部から入力されたライトコマンドにより、ライト動作が行われる。ライトイネーブル信号ＷＥ、誤り訂正回路検査信号ＥＣＩ、及びノーマル／パリティライト制御信号ＮＰＳＥＬの論理に従って、ライト制御回路３４は、ライト制御信号ＰＷＣをイネーブルにし、ライトバッファ２４を有効にする。この動作により、パリティデータラッチ部１８にパリティデータＰＲが書き込まれる。パリティメモリセルアレイ１４にも同様のデータが書き込まれる。ここで、ノーマルデータラッチ部１６のデータは使用しないので、ライトバッファ２２は、有効／無効のどちらでも構わない。
【００４１】
次に、外部よりリードコマンドが入力される。パリティ生成回路検査時においても、前述のようにパリティデータラッチ部１８は常時ラッチ回路として動作する。このため、パリティデータラッチ部１８は、メモリセルから読み出されたデータには関係なく、前回ラッチしたデータを保持している。つまり、パリティデータラッチ部１８には、パリティデータＰＲが保持されていることになる。
【００４２】
パリティデータラッチ部１８に保持されているデータが、データＤＰＤとして出力選択回路３６に出力される。出力選択回路３６は、パリティ回路検査信号ＰＣＩに従ってパリティデータラッチ部１８の出力データＤＰＤを選択し、出力データＤＯとして出力する。出力データＤＯは、図１の半導体記憶装置の外部へ端子４から出力される。
【００４３】
パリティデータラッチ部１８への入力データから、パリティデータとして得られるべき期待値はわかっている。したがって、実際にパリティ生成回路２８で生成され、パリティデータラッチ部１８を経由して出力されたパリティデータと、期待値とを比較することにより、パリティ生成回路自体の検査が、不良なメモリセルの有無に関係なく可能となる。
【００４４】
（第２の実施形態）
図３は、第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図３の半導体記憶装置は、ノーマルデータラッチ部２１６と、パリティデータラッチ部２１８と、書き込み制御回路としてのライトバッファ２２２，２２４とを、ノーマルデータラッチ部１６、パリティデータラッチ部１８、及びライトバッファ２２，２４に代えて有している点の他は、図１の半導体記憶装置と同様である。ノーマルデータラッチ部２１６は、ノーマルセンスアンプ列２４２と、スイッチ回路２４６と、ノーマルデータラッチ回路２６２とを有している。パリティデータラッチ部２１８は、パリティセンスアンプ列２４４と、スイッチ回路２４８と、パリティデータラッチ回路２６４とを有している。
【００４５】
図４は、図３のスイッチ回路２４６、ノーマルデータラッチ回路２６２、及びライトバッファ２２２の構成例を示す回路図である。ノーマルデータラッチ回路２６２は、データラッチ回路２６２Ａを有し、データラッチ回路２６２Ａは、入力と出力とが互いに接続された２つのインバータを有している。
【００４６】
ノーマルデータラッチ回路２６２は、データラッチ回路２６２Ａと同様に構成された回路をｎ個有している。ライトバッファ２２２は、バッファ２２２Ａと同様に構成された回路をｎ個有している。スイッチ回路２４６は、スイッチ２４６Ａと同様に構成された回路をｎ個有している。
【００４７】
ここでは、例として、ノーマルデータラッチ回路２６２、ライトバッファ２２２及びスイッチ回路２４６の入出力データのうちの１ビットを処理するデータラッチ回路２６２Ａ、バッファ２２２Ａ及びスイッチ２４６Ａについて説明する。データラッチ回路２６２Ａ、バッファ２２２Ａ及びスイッチ２４６Ａと同様に構成された回路についても、それぞれの回路に対応する他のビットを処理する点の他は同様である。
【００４８】
パリティデータラッチ回路２６４は、データラッチ回路２６２Ａと同様に構成された回路を、データラッチ回路２６４Ａを含めてｍ個有している。ライトバッファ２２４は、バッファ２２２Ａと同様に構成された回路を、バッファ２２４Ａを含めてｍ個有している。スイッチ回路２４８は、スイッチ２４６Ａと同様に構成された回路をｍ個有している。
【００４９】
パリティデータラッチ回路２６４、ライトバッファ２２４及びスイッチ回路２４８は、それぞれに対応するデータを扱う点の他は、ノーマルデータラッチ回路２６２、ライトバッファ２２２及びスイッチ回路２４６と同様である。
【００５０】
−  通常動作時  −
通常動作時においては、ＯＲゲート３８が出力するスイッチ制御信号ＳＣ（図１のデータラッチ信号ＬＦと同じ）は“Ｌ”であるので、スイッチ回路２４６，２４８のスイッチ２４６Ａ等は常にオンとなる。これにより、ノーマルセンスアンプ列２４２とノーマルデータラッチ回路２６２との間、及びパリティセンスアンプ列２４４とパリティデータラッチ回路２６４との間は、導通状態となる。
【００５１】
リード動作時には、ノーマルセンスアンプ列２４２及びパリティセンスアンプ列２４４は、それぞれ、ノーマルメモリセルアレイ１２及びパリティメモリセルアレイ１４から読み出されたデータを増幅し、スイッチ回路２４６，２４８に出力する。データラッチ回路２６２Ａ，２６４Ａ等は、リードアンプ及びラッチ回路として動作する。ライト動作及びリード動作時におけるその他の動作については、第１の実施形態と同様である。
【００５２】
ここで、データラッチ回路２６２Ａ，２６４Ａ等は、読み出されたデータを増幅する必要はないので、図４のような単純なインバータラッチ回路でよい。ただし、ノーマルセンスアンプ列２４２及びパリティセンスアンプ列２４４が有するセンスアンプの駆動能力の方が、データラッチ回路２６２Ａ，２６４Ａ等の駆動能力より大きいことが必要である。すなわち、センスアンプにより、データラッチ回路２６２Ａ，２６４Ａ等のデータを反転可能であることが必要である。
【００５３】
−  誤り訂正回路検査時及びパリティ生成回路検査時  −
誤り訂正回路２６の検査時及びパリティ生成回路２８の検査時には、スイッチ制御信号ＳＣは“Ｈ”になるので、スイッチ回路２４６，２４８はオフになる。ノーマルセンスアンプ列２４２とノーマルデータラッチ回路２６２との間、及びパリティセンスアンプ列２４４とパリティデータラッチ回路２６４との間は、非導通状態になり、電気的に切り離されることになる。このため、センスアンプ出力によりノーマルデータラッチ回路２６２やパリティデータラッチ回路２６４のデータが書き換えられることがなくなる。したがって、図１の半導体記憶装置と同様にノーマルデータラッチ部２１６及びパリティデータラッチ部２１８にデータを書き込むことにより、誤り訂正回路２６やパリティ生成回路２８の検査が、不良なメモリセルの有無に関係なく可能となる。
【００５４】
なお、スイッチ回路２４６，２４８は、誤り訂正回路検査時及びパリティ生成回路検査時に常時オフ状態である必要はない。すなわち、ライト動作時には、スイッチ回路２４６，２４８はオンになってもよく、この場合にはセンスアンプ２４２，２４４及びメモリセルアレイ１２，１４にデータが書き込まれる。リード動作時にのみ、スイッチ回路２４６，２４８はオフである必要がある。これにより、不良メモリセルからの誤ったデータがノーマルデータラッチ回路２６２やパリティデータラッチ回路２６４に伝播することを防止することができ、誤り訂正回路２６及びパリティ生成回路２８の正確な検査が実現可能となる。
【００５５】
図１の半導体記憶装置では、データラッチ回路１６Ａ等の駆動能力は、通常、メモリセルからの読み出しデータによる駆動能力より十分に大きいので、メモリセルのデータに依存せずデータラッチ回路はデータを保持し続けることができる。このため、メモリセルとデータラッチ回路１６Ａとの間を切り離すスイッチは必要ない。ただし、データラッチ回路にプリチャージ機能が必要になる。
【００５６】
図３の半導体記憶装置では、データラッチ回路２６２Ａ等の駆動能力が小さいので、センスアンプ出力や、メモリセルからの読み出しデータによっても、データラッチ回路２６２Ａ等のデータは反転してしまう。このため、メモリセルアレイ又はセンスアンプと、データラッチ回路２６２Ａ等との間を電気的に切り離すスイッチ回路２４６，２４８を設けることとしている。これにより、メモリセルアレイ又はセンスアンプの出力データによってデータラッチ回路のデータが破壊されることを防ぐことができる。
【産業上の利用可能性】
【００５７】
以上説明したように、本発明は、メモリセルアレイが有する不良に依存することなく、誤り訂正回路等を検査することが可能であるので、誤り訂正機能を有する半導体記憶装置等に有用である。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１のノーマルデータラッチ部及びライトバッファの構成例を示す回路図である。
【図３】第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図４】図３のスイッチ回路、ノーマルデータラッチ回路、及びライトバッファの構成例を示す回路図である。
【符号の説明】
【００５９】
１２  ノーマルメモリセルアレイ
１４  パリティメモリセルアレイ
１６，２１６  ノーマルデータラッチ部
１８，２１８  パリティデータラッチ部
２２，２４，２２２，２２４  ライトバッファ
２６  誤り訂正回路
２８  パリティ生成回路
３２  入力選択回路
３４  ライト制御回路
３６  出力選択回路
２４６，２４８  スイッチ回路
【図１】
2009093714.tif 000003
【図２】
2009093714.tif 000004
【図３】
2009093714.tif 000005
【図４】
2009093714.tif 000006