(57)【要約】【課題】支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止する。【解決手段】支持基板２の不純物濃度を１×１０14ｃｍ-3以下とし、かつ、支持基板２の電位をＧＮＤにする。これにより、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜３との合成容量を小さくすることで変位電流を抑制できる。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。したがって、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。【選択図】図１
2009266934.tif 000002
【特許請求の範囲】
【請求項１】
活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、
前記ＳＯＩ基板（４）における前記活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、前記第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、前記低電位基準回路部（ＬＶ）と前記高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、
前記支持基板（２）は、不純物濃度が１×１０14ｃｍ-3以下に設定されていると共に、接地されていることを特徴とする半導体装置。
【請求項２】
前記支持基板（２）における前記低電位基準回路部（ＬＶ）と対応する部分の前記埋込絶縁膜（３）側の表面部には、前記支持基板（２）と同導電型で、かつ、前記支持基板（２）よりも高不純物濃度となる不純物層（３１）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低電位基準回路部（ＬＶ）側の前記活性層（１）と前記埋込絶縁膜（３）とを貫通して前記不純物層（３１）に達するトレンチ（３４）と、前記トレンチ（３４）の内壁を覆うように形成された内壁絶縁膜（３５）と、前記内壁絶縁膜（３５）内において前記トレンチ（３４）を埋め込みかつ前記不純物層（３１）と電気的に接続された貫通電極（３３）とを備え、
前記貫通電極（３３）が前記低電位基準回路部（ＬＶ）内に備えられる接地配線に電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記支持基板（２）における前記埋込絶縁膜（３）と反対側となる裏面部のうち前記低電位基準回路部（ＬＶ）と対応する部分には、前記支持基板（２）と同導電型で、かつ、前記支持基板（２）よりも高不純物濃度となる不純物層（３２）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷を駆動させるためのインバータ制御用の素子等に用いられる半導体装置として、ＨＶＩＣ（High Voltage Integrated Circuit）がある。このＨＶＩＣにより、負荷を駆動するためのインバータ内に備えられるパワーデバイスを制御する。
【０００３】
従来、インバータの駆動には、図９に示すように、モータ１００の駆動を行うインバータ回路１０１のハイサイド側のＩＧＢＴ１０２ａを駆動する高電位基準回路に相当する高電位基準ゲート駆動回路が形成された素子１０３とローサイド側のＩＧＢＴ１０２ｂを駆動する低電位基準回路に相当する低電位基準ゲート駆動回路が形成された素子１０４を別チップで構成し、これら２チップの間にフォトカプラ１０５ａ、１０５ｂおよび制御回路１０６を備えた回路が用いられていた。この回路では、フォトカプラ１０５ａ、１０５ｂを通じて信号伝達を行うことにより高電位基準回路と低電位基準回路における基準電圧のレベルシフトを行っている。
【０００４】
近年、インバータの小型化の為に、１チップ化（ＨＶＩＣ化）が進められており、図１０に示すように、モータ２００の駆動を行うインバータ回路２０１に備えられるＩＧＢＴ２０２ａ、２０２ｂを制御する高電位基準回路２０３と低電位基準回路２０４に加えて高耐圧のレベルシフト素子２０５（例えばＬＤＭＯＳ）を備えた半導体装置（ＨＶＩＣ）２０６が用いられている。
【０００５】
しかしながら、このように１チップ化した半導体装置２０６では、高電位基準回路２０３と低電位基準回路２０４との間で電位の干渉が発生し、回路を誤動作させるという問題があった。このため、従来では、ＪＩ分離構造、誘電体分離構造、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造（例えば、特許文献１参照）などにより素子分離を行っているが、いずれもレベルシフトにおける低電位（例えば０Ｖ）から高電位（例えば７５０Ｖ）に切り替えるときに高電圧（例えば１２００Ｖを超える電圧）が数十ｋＶ／μｓｅｃという早い立ち上がり速度で生じることから、この立ち上がりの早い高電圧サージ（以下、立上がり時間に対する電圧上昇が高いことからｄｖ／ｄｔサージという）を回路の誤動作無く扱うことが難しい。特に、ノイズに敏感なアナログ素子を含む回路を使用する場合はロジック回路よりも誤動作が顕著に発生し、問題となる。
【０００６】
上述した素子分離手法の中では、ＳＯＩ基板を用いたトレンチ分離構造が最もノイズに強く、素子分離としては最もポテンシャルが高いと考えられる。ところが、この構造を用いて高耐圧のレベルシフト素子を開発してきたところ、ＳＯＩ基板を用いたトレンチ分離構造のＨＶＩＣにおいても、ｄｖ／ｄｔサージが印加された際に支持基板を介して電位が干渉し、支持基板と活性層（ＳＯＩ層）との間に配置された埋込酸化膜（ＢＯＸ：Buried Oxide）にて形成される寄生容量を充放電する変位電流が発生し、回路を誤動作させてしまうという問題が生じた。
【０００７】
ここで、基準電位を複数持たない高耐圧素子における電位干渉抑制の従来技術としては、支持基板を介した電位干渉を抑制する方法があり、特許文献２に開示されている。具体的には、支持基板の内部抵抗が低い場合（比抵抗＜１．５Ωｃｍ）は支持基板の電位をＧＮＤに固定（接地）し、支持基板の内部抵抗が高い場合（比抵抗＞１５Ωｃｍ）は支持基板の電位をフローティングにするという手法である。
【０００８】
前者は支持基板の電位を確実にＧＮＤ電位に固定することで活性層側と支持基板の電位差をなくして埋込酸化膜による寄生容量を無効化する方法であり、後者は支持基板の内部抵抗を高くしてサージの伝播を抑制するという手法である。このような手法をＨＶＩＣを備える半導体装置に対して適用すれば、ＨＶＩＣを備える半導体装置においても電位干渉抑制を行うことが可能になる。
【特許文献１】特開２００６−９３２２９号公報
【特許文献２】特開２００２‐３４３９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＨＶＩＣのように基準電位を複数持つ素子においては、前者の方法では、支持基板がＧＮＤになるため、高電位基準回路側の埋込酸化膜に高電圧が印加されてしまい、埋込酸化膜による寄生容量に起因する変位電流が発生する。後者の方法では、支持基板の電位が低電位基準回路と高電位基準回路の中間の電位になるため、低電位、高電位側それぞれの埋込酸化膜に高電圧が印加されてしまい、埋込酸化膜による寄生容量に起因する変位電流が発生する。さらに、従来の高耐圧ＩＣではせいぜい数１００Ｖであったのに対して、ＨＶＩＣでは６００〜１２００Ｖもの高電圧を扱うため、支持基板を介した電位干渉の影響がさらに大きくなる。
【００１０】
本発明は上記点に鑑みて、ＨＶＩＣを備える半導体装置において、支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、活性層（１）と支持基板（２）とが埋込絶縁膜（３）を介して貼り合わされたＳＯＩ基板（４）を有し、ＳＯＩ基板（４）における活性層（１）に、第１の電位を基準電位として動作する低電位基準回路部（ＬＶ）と、第１の電位よりも高電位な第２の電位を基準電位として動作する高電位基準回路部（ＨＶ）と、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）との間での基準電位のレベルシフトを行うためのレベルシフト素子（２０）が備えられたレベルシフト素子形成部（ＬＳ）とが形成されてなる半導体装置において、支持基板（２）を不純物濃度が１×１０14ｃｍ-3以下に設定すると共に、接地することを特徴としている。
【００１２】
このように、支持基板（２）の不純物濃度を低濃度、具体的には１×１０14ｃｍ-3以下とし、かつ、支持基板（２）の電位を接地にすることにより、低電位基準回路部（ＬＶ）と高電位基準回路部（ＨＶ）の双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。
【００１３】
請求項２に記載の発明では、支持基板（２）における低電位基準回路部（ＬＶ）と対応する部分の埋込絶縁膜（３）側の表面部には、支持基板（２）と同導電型で、かつ、支持基板（２）よりも高不純物濃度となる不純物層（３１）が形成されていることを特徴としている。
【００１４】
このように、支持基板（２）の内部抵抗を下げる不純物層（３１）を支持基板（２）の表面部に配置することにより、低電位基準回路部（ＬＶ）における埋込絶縁膜（３）の直下の電位をより確実に接地することができる。これにより、埋込絶縁膜（３）に掛かる電圧をより低減することが可能となり、低電位基準回路部（ＬＶ）側の変位電流を抑制することが可能となる。
【００１５】
請求項３に記載の発明では、低電位基準回路部（ＬＶ）側の活性層（１）と埋込絶縁膜（３）とを貫通して不純物層（３１）に達するトレンチ（３４）と、トレンチ（３４）の内壁を覆うように形成された内壁絶縁膜（３５）と、内壁絶縁膜（３５）内においてトレンチ（３４）を埋め込みかつ不純物層（３１）と電気的に接続された貫通電極（３３）とを備え、貫通電極（３３）が低電位基準回路部（ＬＶ）内に備えられる接地配線に電気的に接続されていることを特徴としている。
【００１６】
このような構成によれば、貫通電極（３３）を通じて、不純物層（３１）の電位をより確実に接地することができる。このため、さらに埋込絶縁膜（３）に掛かる電圧を低減することが可能となり、低電位基準回路部（ＬＶ）側の変位電流をより一層抑制することが可能となる。
【００１７】
請求項４に記載の発明では、支持基板（２）における埋込絶縁膜（３）と反対側となる裏面部のうち低電位基準回路部（ＬＶ）と対応する部分には、支持基板（２）と同導電型で、かつ、支持基板（２）よりも高不純物濃度となる不純物層（３２）が形成されていることを特徴としている。
【００１８】
このように、支持基板（２）における低電位基準回路部（ＬＶ）側の裏面部に不純物層（３２）を備えることで、さらに埋込絶縁膜（３）に掛かる電圧を低減することが可能となり、低電位基準回路部（ＬＶ）側の変位電流をより一層抑制することが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。また、図２は、図１に示す半導体装置を上面側から見た時のレイアウト図である。なお、図１は、本図のＡ−Ａ断面図に相当する図である。
【００２２】
以下、これらの図を参照して、本実施形態の半導体装置の構成について説明する。なお、以下の説明では、図１の紙面上方を半導体装置の表面側、紙面下方を半導体装置の裏面側として説明する。
【００２３】
図１に示すように、本実施形態の半導体装置は、例えばｎ型シリコンにて構成されたＳＯＩ層１と支持基板２とが埋込酸化膜３を介して接合されたＳＯＩ基板４を用いて形成されている。
【００２４】
ＳＯＩ層１は、半導体装置の表面側に配置され、シリコン基板を所定膜厚に研削することにより構成されている。このＳＯＩ層１は、複数のトレンチ分離部５により素子分離されている。各トレンチ分離部５は、ＳＯＩ層１の表面から埋込酸化膜３に達するトレンチ６とトレンチ６内に配置された絶縁膜７によって構成されており、例えば同等幅にて構成されている。
【００２５】
複数のトレンチ分離部５は多重リング構造とされており、最も外側とそれよりも１つ内側のトレンチ分離部５の間に形成される領域（つまり図１、図２の紙面左側の領域）が低電位基準回路部ＬＶ、最も内側のトレンチ分離部５内の領域（つまり紙面右側の領域）が高電位基準回路部ＨＶ、これら低電位基準回路部ＬＶと高電位基準回路部ＨＶの間に形成される領域がレベルシフト素子形成部ＬＳとされている。
【００２６】
ＳＯＩ層１における低電位基準回路部ＬＶには、小電位にて駆動されるロジック回路などの信号処理回路が構成されており、これらは０Ｖ（第１の電位）を基準電位として動作する。低電位基準回路部ＬＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この低電位基準回路部ＬＶには、ＣＭＯＳ１０などのように信号処理回路を構成する各種素子が備えられている。具体的には、ＳＯＩ層１内がＳＴＩ（Shallow  Trench  Isolation）やＬＯＣＯＳ酸化膜等の素子分離用の絶縁膜１１にて素子分離されており、素子分離された各領域はｎウェル層１２ａもしくはｐウェル層１２ｂとされている。ｎウェル層１２ａ内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐウェル層１２ｂ内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎウェル層１２ａの表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐウェル層１２ｂの表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
【００２７】
なお、ＳＯＩ層１の表面側には、ＣＭＯＳ１０を構成するゲート電極１６ａ、１６ｂや各ソース領域１３ａ、１３ｂもしくは各ドレイン領域１４ａ、１４ｂと電気的に接続される配線部や層間絶縁膜などが形成されているが、ここでは図示を省略してある。また、ＣＭＯＳ１０の他にも、バイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられるが、これらの構造は周知であるため、ここでは代表してＣＭＯＳ１０のみを示してある。
【００２８】
ＳＯＩ層１における高電位基準回路部ＨＶには、高電位にて駆動されるロジック回路などの信号処理回路が構成されている。これらは低電位基準回路部ＬＶの基準電位よりも高い電位（第２の電位）を基準電位として動作する。高電位基準回路部ＨＶは、トレンチ分離部５にて半導体装置の他の部分から素子分離されている。この高電位基準回路部ＨＶにも、低電位基準回路部ＬＶと同様の構造のＣＭＯＳ１０が備えられており、図示しないがバイポーラトランジスタや拡散抵抗、さらにはメモリなども備えられている。
【００２９】
また、ＳＯＩ層１におけるレベルシフト素子形成部ＬＳには、レベルシフト素子として高耐圧ＬＤＭＯＳ２０が形成されている。高耐圧ＬＤＭＯＳ２０は、ＳＯＩ層１の表層にそれぞれ位置するｎ型ドレイン領域２１、ｐ型チャネル領域２２、ｎ+型ソース領域２３を有している。ｎ型ドレイン領域２１の表層にはｎ+型コンタクト層２４が形成されており、ｐ型チャネル領域２２の表層にはｐ+型コンタクト層２５が形成されている。また、ｎ型ドレイン領域２１とｐ型チャネル領域２２は、いわゆるＬＯＣＯＳ酸化膜２６により、分離されている。そして、ｐ型チャネル領域２２上には、ゲート絶縁膜２７を介して、ゲート電極２８が配置されている。これにより、高耐圧ＬＤＭＯＳ２０が構成されている。
【００３０】
なお、ＳＯＩ層１の表面側には、ゲート電極２８、ｎ+型ソース領域２３およびｐ+型コンタクト層２５、もしくは、ｎ+型コンタクト層２４と電気的に接続される配線部や層間絶縁膜が形成されているが、ここでは図示を省略してある。
【００３１】
このような構造の高耐圧ＬＤＭＯＳ２０は複数セル形成されており、低電位基準回路部ＬＶと高電位基準回路部ＨＶとの間において複数セルが配置されると共に、各セルがトレンチ分離部５によって素子分離されている。
【００３２】
一方、支持基板２は、ｐ型不純物がドーピングされたｐ-型シリコン基板にて構成されている。支持基板２は、ｐ型不純物の不純物濃度が１×１０14ｃｍ-3以下に設定されている。このため、支持基板２の内部抵抗が高抵抗（比抵抗が１００Ωｃｍ以上）となっている。
【００３３】
また、図１に示されるように、低電位基準回路部ＬＶから高電位基準回路部ＨＶを含むように、支持基板２の裏面全面に裏面電極３０が配置されている。この裏面電極３０は、ＧＮＤに接続（接地）されている。このため、支持基板２は、低電位基準回路部ＬＶから高電位基準回路部ＨＶにわたる全域において、電位がＧＮＤとされている。
【００３４】
このように構成された半導体装置では、支持基板２を高抵抗（比抵抗が１００Ωｃｍ以上）にしつつ、支持基板２の電位をＧＮＤに固定（接地）している。このため、以下のような効果を得ることができる。これについて、図３〜図５を参照して説明する。
【００３５】
図３は、低電位基準回路部ＬＶ側と高電位基準回路部ＨＶ側それぞれについて、変位電流の支持基板濃度依存性をシミュレーションによって調べた結果を示したグラフである。具体的には、ｄｖ／ｄｔサージが印加された際に流れる変位電流が支持基板２の不純物濃度を変化させた場合にどのように変化するかについて、本実施形態のように支持基板２の電位をＧＮＤに固定した場合とフローティングとした場合それぞれについて調べた。その結果、図３に示されるように、低電位基準回路部ＬＶでは、支持基板２の電位をＧＮＤに固定すると、フローティングにした場合と比較して、不純物濃度が変化しても全体的に変位電流を小さくすることができるが、高電位基準回路部ＨＶでは、支持基板２の電位をＧＮＤに固定すると、フローティングにした場合と比較して、不純物濃度が１×１０14ｃｍ-3以下であれば変位電流はほぼ同等であるが、不純物濃度が１×１０14ｃｍ-3以上であれば変位電流が大きくなることが確認された。このことから、支持基板２の不純物濃度を１×１０14ｃｍ-3以下とし、かつ、支持基板２の電位をＧＮＤにすることにより、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することができる。
【００３６】
また、図４および図５は、支持基板２の不純物濃度を４．４×１０14ｃｍ-3と２×１０13ｃｍ-3とした場合について、支持基板２の電位をＧＮＤに固定した場合とフローティングにした場合それぞれの場合のｄｖ／ｄｔサージ（１０ｋＶ／μｓｅｃ、１３００Ｖ）が印加された時の電位分布および空乏層の広がり方をシミュレーションにより調べた結果を示した図である。
【００３７】
ｄｖ／ｄｔサージが印加されると、支持基板２のうち高電位基準回路部ＨＶと対応する場所に空乏層が広がる。このとき、サージ電圧は埋込酸化膜３による寄生容量と支持基板２における空乏層による容量（以下、空乏層容量）の合成容量に印加されることになる。このとき、空乏層容量が大きい方が埋込酸化膜３による寄生容量に印加される電圧分が小さくなり、変位電流を抑制できる。つまり、印加されるサージ電圧が同じ場合、支持基板２が低濃度の場合の方が空乏層が大きく広がるため、埋込酸化膜３に印加される電圧分が小さくなり、変位電流を抑制できる。
【００３８】
支持基板２の不純物濃度を４．４×１０14ｃｍ-3という高濃度にした場合には、比抵抗ρが３０Ωｃｍ程度となる。
このとき、低電位基準回路部ＬＶの基準電位を０Ｖ、高電位基準回路部ＨＶの基準電位を１３００Ｖのｄｖ／ｄｔサージとした場合、支持基板２の電位をＧＮＤに固定すると、図４に示すように、支持基板２のうち低電位基準回路部ＬＶと対応する場所の電位は、支持基板２の表面側（埋込酸化膜３側）と裏面側共に０Ｖとなるが、高電位基準回路部ＨＶと対応する場所の電位は、支持基板２の表面側が４００Ｖ、裏面側が０Ｖとなる。つまり、低電位基準回路部ＬＶ側の埋込酸化膜３には殆ど電圧が掛からないが、高電位基準回路部ＨＶ側では、空乏層容量が小さいため、サージ電圧の大部分（１３００−４００Ｖ）が埋込酸化膜３に印加されてしまう。
【００３９】
一方、支持基板２の電位をフローティングにすると、支持基板２の電位をＧＮＤに固定する場合と比べて支持基板２の電位が高くなるため、ｄｖ／ｄｔサージが印加された際に高電位基準回路部ＨＶ側の埋込酸化膜３に掛かる電圧（１３００−１００４Ｖ）は小さくなるものの、低電位基準回路部ＬＶ側の埋込酸化膜３にも高い電圧（５８８Ｖ）がかかってしまう。
【００４０】
支持基板２の不純物濃度を２×１０13ｃｍ-3という低濃度にした場合には、比抵抗ρが７００Ωｃｍ程度となる。
【００４１】
このとき、低電位基準回路部ＬＶの基準電位を０Ｖ、高電位基準回路部ＨＶの基準電位を１３００Ｖのｄｖ／ｄｔサージとした場合、支持基板２の不純物濃度を４．４×１０14ｃｍ-3にした場合と比べて空乏層が大きく広がるため、空乏層容量が大きくなる。このため、支持基板２の電位をＧＮＤに固定すると、図５に示すように低電位基準回路部ＬＶと対応する場所の電位は、支持基板２の表面側（埋込酸化膜３側）と裏面側共にほぼ０Ｖとなり、高電位基準回路部ＨＶと対応する場所の電位は、支持基板２の表面側が１１７１Ｖ、裏面側が０Ｖとなる。つまり、低電位基準回路部ＬＶ側の埋込酸化膜３には殆ど電圧がかからず、高電位基準回路部ＨＶ側の埋込酸化膜３にかかる電圧（１３００−１１７１Ｖ）も支持基板２の濃度が４．４×１０14ｃｍ-3の場合と比較して大幅に小さくできる。
【００４２】
一方、支持基板２の電位をフローティングにした場合には、高電位基準回路部ＨＶ側では、支持基板２をＧＮＤにした場合と同様に埋込酸化膜３にかかる電圧（１３００−１２１１Ｖ）を大幅に抑制することができるが、低電位基準回路部ＬＶ側では、支持基板２の不純物濃度を４．４×１０14ｃｍ-3にした場合と同様に埋込酸化膜３に高い電圧（５５９Ｖ）が掛かってしまう。
【００４３】
したがって、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜による寄生容量にかかる電圧を小さくすることで変位電流を抑制できると言える。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができると言える。
【００４４】
このように、支持基板２の不純物濃度を低濃度、具体的には１×１０14ｃｍ-3以下とし、かつ、支持基板２の電位をＧＮＤにすることにより、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。
【００４５】
以上説明したように、本実施形態では、支持基板２の不純物濃度を１×１０14ｃｍ-3以下とし、かつ、支持基板２の電位をＧＮＤにしている。これにより、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。
【００４６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して低電位基準回路部ＬＶ側の支持基板２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４７】
図６は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、支持基板２における低電位基準回路部ＬＶ側の表面部にｐ型不純物層３１を備えている。このｐ型不純物層３１は、支持基板２における低電位基準回路部ＬＶと対応する部分全域に形成されており、支持基板２を構成するｐ-型シリコン基板よりもｐ型不純物濃度が高くされている。
【００４８】
上述したように、低電位基準回路部ＬＶ側においては、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。このため、低電位基準回路部ＬＶでは、埋込酸化膜３の直下の電位をより確実にＧＮＤにするために、支持基板２の内部抵抗を下げるｐ型不純物層３１を配置している。これにより、埋込酸化膜３に掛かる電圧をより低減することが可能となり、更に低電位基準回路部ＬＶ側の変位電流を抑制することが可能となる。
【００４９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して更に低電位基準回路部ＬＶ側の支持基板２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５０】
図７は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、第２実施形態で示したｐ型不純物層３１に加えて、さらに、支持基板２における低電位基準回路部ＬＶ側の裏面部にｐ型不純物層３２を備えている。このｐ型不純物層３２も、支持基板２における低電位基準回路部ＬＶと対応する部分全域に形成されており、支持基板２を構成するｐ-型シリコン基板よりもｐ型不純物濃度が高くされている。
【００５１】
支持基板２にける低電位基準回路部ＬＶ側をより確実にＧＮＤにするためには、支持基板２のうち低電位基準回路部ＬＶと対応する部分全域においてｐ型不純物の濃度を高くしてやれば良い。しかしながら、支持基板２の厚み分の深さのイオン注入を行うことは困難であるため、支持基板２のうち低電位基準回路部ＬＶと対応する部分全域にｐ型不純物を注入することは容易ではない。したがって、本実施形態のように、支持基板２における低電位基準回路部ＬＶ側の裏面部にｐ型不純物層３２を備えることで、さらに埋込酸化膜３に掛かる電圧を低減することが可能となり、低電位基準回路部ＬＶ側の変位電流をより一層抑制することが可能となる。
【００５２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対してｐ型不純物層３１の電位をより確実にＧＮＤにできる構造としたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５３】
図８は、本実施形態にかかる半導体装置の断面図である。この図に示されるように、本実施形態では、第２実施形態で示したｐ型不純物層３１を備えるのに加え、低電位基準回路部ＬＶ側のＳＯＩ層１内に、低電位基準回路部ＬＶ内のＧＮＤ配線（接地配線）と電気的に接続される貫通電極３３を形成している。具体的には、低電位基準回路部ＬＶ側において、ＳＯＩ層１および埋込酸化膜３を貫通してｐ型不純物層３１に達するトレンチ３４が形成されていると共に、トレンチ３４の内壁に熱酸化等で形成された内壁絶縁膜３５が備えられ、その中に貫通電極３３が形成されている。
【００５４】
このような構成によれば、貫通電極３３を通じて、ｐ型不純物層３１の電位をより確実にＧＮＤにできる。このため、さらに埋込酸化膜３に掛かる電圧を低減することが可能となり、低電位基準回路部ＬＶ側の変位電流をより一層抑制することが可能となる。
【００５５】
（他の実施形態）
上記第１〜第４実施形態では、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳを構成する素子の一例を記載しているが、これらを構成する素子の種類に関しては適宜変更可能である。また、低電位基準回路部ＬＶや高電位基準回路部ＨＶおよびレベルシフト素子形成部ＬＳのレイアウト等に関しても、適宜変更可能である。
【００５６】
また、上記第３実施形態と第４実施形態とを組み合わせること、つまり第３実施形態に示したｐ型不純物層３２を第４実施形態のように貫通電極３３を備える構造に適用することも可能である。さらに、第３実施形態で示したｐ型不純物層３１、３２のうちｐ型不純物層３２のみを備えるような構造とすることもできる。
【００５７】
なお、ここでは支持基板２をｐ型で構成する場合について説明したが、ｎ型とする場合であっても同様に本発明を適用することができる。その場合において、第２〜第４実施形態の構造を適用する場合には、支持基板２には、ｐ型不純物層３１、３２に代えて支持基板２と同導電型となるｎ型不純物層を形成すれば良い。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図２】図１に示す半導体装置を上面側から見た時のレイアウト図である。
【図３】変位電流の支持基板濃度依存性をシミュレーションによって調べた結果を示したグラフである。
【図４】支持基板２の不純物濃度を４．４×１０14ｃｍ-3とした場合について、支持基板２の電位をＧＮＤに固定した場合とフローティングにした場合それぞれの場合のｄｖ／ｄｔサージが印加された時の電位分布および空乏層の広がり方を示した図である。
【図５】支持基板２の不純物濃度を２×１０13ｃｍ-3とした場合について、支持基板２の電位をＧＮＤに固定した場合とフローティングにした場合それぞれの場合のｄｖ／ｄｔサージが印加された時の電位分布および空乏層の広がり方を示した図である。
【図６】本発明の第２実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図７】本発明の第３実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図８】本発明の第４実施形態にかかる半導体装置（ＨＶＩＣ）の断面図である。
【図９】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【図１０】従来のモータを駆動するインバータ回路を駆動するための回路構成を示した図である。
【符号の説明】
【００５９】
１  ＳＯＩ層
２  支持基板
３  埋込酸化膜
４  ＳＯＩ基板
５  トレンチ分離部
１０  ＣＭＯＳ
２０  ＬＤＭＯＳ
３０  裏面電極
３１  ｐ型不純物層
３２  ｐ型不純物層
３３  貫通電極
３４  トレンチ
３５  内壁絶縁膜
ＬＳ  レベルシフト素子形成部
ＬＶ  低電位基準回路部
ＨＶ  高電位基準回路部
【図１】
2009266934.tif 000003
【図２】
2009266934.tif 000004
【図３】
2009266934.tif 000005
【図４】
2009266934.tif 000006
【図５】
2009266934.tif 000007
【図６】
2009266934.tif 000008
【図７】
2009266934.tif 000009
【図８】
2009266934.tif 000010
【図９】
2009266934.tif 000011
【図１０】
2009266934.tif 000012