(57)【要約】【課題】記録可能な情報量の増加とデータ信頼性の向上との両立を実現する。【解決手段】メモリシステム１は、閾値電圧に応じてｎ値（ｎは、３以上の自然数）を記憶可能なメモリセルを複数個有する不揮発性メモリ１１と、ビット列からなる入力データを符号化して不揮発性メモリ１１に記録し、かつ隣接するメモリセル同士の取り得る値の差をｎ値より小さい所定値以下に制限する変換回路２７とを含む。【選択図】      図５
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【特許請求の範囲】
【請求項１】
閾値電圧に応じてｎ値（ｎは、３以上の自然数）を記憶可能なメモリセルを複数個有する不揮発性メモリと、
ビット列からなる入力データを符号化して前記不揮発性メモリに記録し、かつ隣接するメモリセル同士の取り得る値の差をｎ値より小さい所定値以下に制限する変換回路と、
を具備することを特徴とするメモリシステム。
【請求項２】
前記変換回路は、前記入力データを符号化する際に、各メモリセルに記録するビット数を変化させることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記不揮発性メモリは、隣接する第１及び第２のメモリセルを含み、
前記変換回路は、前記第１のメモリセルに記録した値に基づいて、前記第２のメモリセルに記録するビット数を決定することを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記変換回路は、前記不揮発性メモリから読み出された値をビット列に復号化することを特徴とする請求項１乃至３のいずれかに記載のメモリシステム。
【請求項５】
前記変換回路は、読み出し対象のメモリセルの直前のメモリセルに記録された値に基づいて、前記読み出し対象のメモリセルから読み出された値のビット数を決定することを特徴とする請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに係り、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリを備えたメモリシステムに関する。
【背景技術】
【０００２】
近年、デジタルカメラや携帯型オーディオプレーヤ等の急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。そして、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが広く使用されている。さらには、大容量のＮＡＮＤ型フラッシュメモリを実現するために、１つのメモリセルトランジスタに複数ビットデータを記憶する多値ＮＡＮＤ型フラッシュメモリが提案されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、データは、メモリセルトランジスタの閾値電圧により規定される。よって、多値記録を実現するためには、複数の閾値電圧が用いられる。近年、素子の微細化が進み、メモリセルトランジスタ間の距離が短くなっている。このため、隣接するメモリセルトランジスタ同士で、これらに含まれる浮遊ゲート電極間の容量（浮遊ゲート間容量）の影響が大きくなっている。具体的には、メモリセルトランジスタの閾値電圧が、このメモリセルトランジスタと隣接し、後にデータが書き込まれるメモリセルトランジスタの閾値電圧によって変動するという問題が生じている。
【０００４】
特に、多値メモリに用いられるメモリセルトランジスタは複数の閾値電圧を有するため、１データあたりの閾値電圧分布を非常に狭くする必要がある。このため、多値メモリでは、隣接セルのデータに応じて閾値電圧が変動するという問題が顕著になっている。さらに、閾値電圧の変動が大きくなると、記録データが１レベル分ずれてしまい（データドリフトが発生し）、データの信頼性が得られない。
【０００５】
また、この種の関連技術として、データの信頼性向上を可能とする半導体記憶装置のデータ書き込み方法が開示されている（特許文献１参照）。
【特許文献１】特開２００６−２２８３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、記録可能な情報量の増加とデータ信頼性の向上との両立が可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点に係るメモリシステムは、閾値電圧に応じてｎ値（ｎは、３以上の自然数）を記憶可能なメモリセルを複数個有する不揮発性メモリと、ビット列からなる入力データを符号化して前記不揮発性メモリに記録し、かつ隣接するメモリセル同士の取り得る値の差をｎ値より小さい所定値以下に制限する変換回路とを具備する。
【発明の効果】
【０００８】
本発明によれば、記録可能な情報量の増加とデータ信頼性の向上との両立が可能なメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
本実施形態では、メモリシステムとしてメモリカードを一例に説明する。メモリカードは、例えば、ホスト装置に対して着脱可能なように構成される。しかし、本発明はメモリカードに限定されるものではなく、メモリシステム及びホスト装置を１つのＬＳＩ（Large-Scale Integrated Circuit）として構成してもよい。すなわち、ホスト装置が実装されたプリント基板上に、メモリシステムを構成するコントローラ及び不揮発性半導体メモリが実装されるように構成されていてもよい。
【００１１】
図１は、本発明の一実施形態に係るメモリシステム（メモリカード）１の構成を示すブロック図である。メモリカード１は、ホスト装置２に接続された時に電源供給を受けて動作し、ホスト装置２からの要求に応じたアクセス処理を行う。ホスト装置２は、バスインターフェースを介して接続されるメモリカード１に対してアクセスを行うためのハードウェア及びソフトウェアを備えている。
【００１２】
メモリカード１は、ホスト装置２との間でバスインターフェースを介してデータの授受を行う。メモリカード１は、不揮発性メモリの一種であるＮＡＮＤ型フラッシュメモリ１１、ＮＡＮＤ型フラッシュメモリ１１を制御するコントローラ１２を備えている。なお、不揮発性メモリとしては、ＮＡＮＤ型フラッシュメモリ１１に限定されず、本実施形態に沿う様々な種類の不揮発性メモリを使用することが可能である。
【００１３】
コントローラ１２は、ＮＡＮＤ型フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスのデータが含まれているか、或いは、何処のブロックが消去状態であるか）を管理する。コントローラ１２は、ホストインターフェース回路（ホストＩ／Ｆ）２１、メモリインターフェース回路（メモリＩ／Ｆ）２２、ＭＰＵ（Micro processing unit）２３、ＲＯＭ（Read-only memory）２４、ＲＡＭ（Random access memory）２５、バッファ２６、及びデータ変換回路２７を備えている。
【００１４】
ホストインターフェース回路２１は、コントローラ１２とホスト装置２との間のインターフェース処理を行う。
【００１５】
ＭＰＵ２３は、メモリカード１全体の動作を制御する。ＭＰＵ２３は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。また、ＭＰＵ２３は、ホスト装置２から書き込みコマンド、読み出しコマンド、消去コマンド等を受け取り、ＮＡＮＤ型フラッシュメモリ１１に対して所定の処理を実行したり、バッファ２６を通じたデータ転送処理を制御したりする。
【００１６】
ＲＯＭ２４は、ＭＰＵ２３により制御される制御プログラム等を格納する。ＲＡＭ２５は、ＭＰＵ２３の作業エリアとして使用され、ＲＯＭ２４からロードされた制御プログラムや各種のテーブルを記憶する。メモリインターフェース回路２２は、コントローラ１２とＮＡＮＤ型フラッシュメモリ１１との間のインターフェース処理を行う。
【００１７】
バッファ２６は、ホスト装置２から送られる入力データをＮＡＮＤ型フラッシュメモリ１１に書き込む際に、ホストインターフェースに基づく一定量のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモリ１１から読み出される読み出しデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
【００１８】
データ変換回路２７は、ホスト装置２から送られる入力データを、ＮＡＮＤ型フラッシュメモリ１１への記録に最適な情報に符号化する。また、データ変換回路２７は、ＮＡＮＤ型フラッシュメモリ１１から送られる読み出しデータを、ホスト装置２へ送る情報として最適な情報に復号化する。データ変換回路２７の動作についての詳細は後述する。
【００１９】
ＮＡＮＤ型フラッシュメモリ１１は、データ消去単位である複数のブロックを備えている。各ブロックは、データ書き込み単位（或いは、データ読み出し単位）である複数のページから構成される。
【００２０】
図２は、ＮＡＮＤ型フラッシュメモリ１１の記憶領域３１の構造を示す概略図である。各ページは、例えば２１１２バイト（Ｂ）（５１２Ｂ分のデータ領域×４＋１０Ｂ分のＥＣＣ領域×４＋２４Ｂ分の管理データ領域）を有しており、例えば１２８ページ分がデータ消去単位であるブロック（２５６ｋＢ＋８ｋＢ（ここで、ｋは１０２４））を構成している。また、ＮＡＮＤ型フラッシュメモリ１１は、ページ単位でデータを保持するページバッファ３２を備えており、本実施形態では、ページバッファ３２の記憶容量は、２１１２Ｂ（２０４８Ｂ＋６４Ｂ）である。
【００２１】
図３は、ＮＡＮＤ型フラッシュメモリ１１に含まれる１個のブロックの構成を示す等価回路図である。
【００２２】
ブロックは、Ｘ方向に沿って順に配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び（ｎ＋１）個のメモリセルトランジスタＭＴを備えている（ｎは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２３】
各メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。積層ゲート構造は、ゲート絶縁膜上に形成された電荷蓄積層（浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に注入される電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。
【００２４】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００２５】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００２７】
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２８】
ところで、本実施形態に係るＮＡＮＤ型フラッシュメモリ１１（具体的には、メモリセルトランジスタＭＴ）は、多値（２ビット以上のデータ）を保持する。なお、多値とは、３値以上であることを意味している。本実施形態では、ＮＡＮＤ型フラッシュメモリ１１が保持可能な多値として１６値（４ビットのデータ）を一例として説明するが、勿論、これに限定されるものではなく、１６値以外の多値を保持するＮＡＮＤ型フラッシュメモリに適用することも可能である。
【００２９】
図４は、メモリセルトランジスタＭＴの閾値電圧分布を示す図である。図４において、横軸が閾値電圧Ｖｔｈを示し、縦軸がセル数を示す。
【００３０】
メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に、１（１ｈ）、２（２ｈ）、３（３ｈ）、４（４ｈ）、５（５ｈ）、６（６ｈ）、７（７ｈ）、８（８ｈ）、９（９ｈ）、１０（Ａｈ）、１１（Ｂｈ）、１２（Ｃｈ）、１３（Ｄｈ）、１４（Ｅｈ）、１５（Ｆｈ）、の１６値を保持することができる。“ｈ”は、１６進数を意味している。
【００３１】
“０”データを保持するメモリセルトランジスタＭＴは、電子が注入されていない消去状態であり、それの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｒ１に設定される。“１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｒ１＜Ｖｔｈ＜Ｒ２に設定される。“１４”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｒ１４＜Ｖｔｈ＜Ｒ１５に設定される。“１５”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ＞Ｒ１５に設定される。
【００３２】
データの読み出しに用いられる上述の読み出し電圧（Ｒ１〜Ｒ１５）は、選択ワード線に与えられる電圧である。選択ブロック内の非選択ワード線、選択ゲート線には、全データ閾値電圧分布の上限値より高い読み出しパス電圧Ｖreadが与えられる。この読み出しパス電圧Ｖreadを用いることによって非選択セルをデータによらずオンさせることができるので、選択ワード線のデータによりビット線電流が流れるか否かを検知して、データを判定することができる。
【００３３】
ところで、前述したように、１個のメモリセルトランジスタＭＴは、１６値を記憶することができる。すなわち、メモリセルトランジスタＭＴは、取り得る値が０〜１５の自由度を有する。メモリセルトランジスタＭＴは、１６値に応じた複数の閾値電圧に設定されるため、１データあたりの閾値電圧分布が非常に狭くなっている。
【００３４】
従って、隣接するメモリセルトランジスタ同士では、浮遊ゲート電極間の容量（浮遊ゲート間容量）により、それらの閾値電圧がデータに応じて変動してしまう。この変動が大きい場合には、記録データが１レベル分ずれてしまい（データドリフトが発生し）、データの信頼性が得られない。また、閾値電圧の変動は、隣接するメモリセルトランジスタ同士の記録データの差が大きいほど顕著になる。
【００３５】
そこで、本実施形態では、各メモリセルトランジスタの自由度を１６に保ちつつ、隣接するメモリセルトランジスタ同士において、値の差に制限を設けるようにしている。すなわち、隣接するメモリセルトランジスタ同士は、取り得る値の差が“±１１”の範囲内に規定される。なお、この取り得る値の差は、エラーが発生する、すなわち、記録データが１レベル分ずれてしまう値に設定される。データドリフトが発生する条件は、メモリセルトランジスタＭＴの特性、サイズ、或いはデータの記録に使用される電圧等に応じて変化する。このため、隣接するメモリセルトランジスタ同士が取り得る値の差は、上記条件に応じて任意に設定可能である。
【００３６】
隣接するメモリセルトランジスタ同士で、このような取り得る値の差を設けるために、各メモリセルトランジスタは、隣接セルのデータに応じて、１６値（４ビットデータ）が記録される場合と、８値（３ビットデータ）が記録される場合とに分けられる。
【００３７】
具体的には、
（１）“０〜１５”の自由度のうち、あるセルに“０〜３”の値が記録されたとすると、次のセルには、０を最小値として８値（３ビットデータ）が記録され、すなわち“０〜７”の値が記録される。
【００３８】
（２）“０〜１５”の自由度のうち、あるセルに“４〜１１”の値が記録されたとすると、次のセルには、１６値（４ビットデータ）が記録され、すなわち“０〜１５”の値が記録される。
【００３９】
（３）“０〜１５”の自由度のうち、あるセルに“１２〜１５”の値が記録されたとすると、次のセルには、８を最小値として８値（３ビットデータ）が記録され、すなわち“８〜１５”の値が記録される。
【００４０】
このような制御をすることで、各メモリセルトランジスタの自由度を１６に保ちつつ、隣接するメモリセルトランジスタ同士が取り得る値の差を“±１１”の範囲内に制限することが可能となる。
【００４１】
次に、このように構成されたメモリカード１（コントローラ１２）の動作について説明する。まず、コントローラ１２のデータ書き込み（記録）動作について説明する。図５は、コントローラ１２のデータ記録動作を示すフローチャートである。
【００４２】
ホスト装置２は、メモリカード１に記録するべきデータを入力データとしてメモリカード１に送る。この入力データは、複数のビットからなるビット列である。コントローラ１２は、ホスト装置２から入力データを受ける（ステップＳ１０１）。そして、コントローラ１２は、この入力データをバッファ２６に格納する（ステップＳ１０２）。図６は、入力データ列の一例を示す図である。入力データは、図６に示したＬＳＢ（least significant bit）から順にメモリカード１に送られる。すなわち、入力データは、ＬＳＢを先頭にしてＭＳＢ（most significant bit）まで続くビット列である。
【００４３】
続いて、データ変換回路２７は、最初のメモリセルトランジスタ（セル１）へのデータの記録を行う。この場合、隣接セルにデータが記録されていないため、データ変換回路２７は、入力データ列のうち先頭から４ビットデータを取り込み、この４ビットデータを０を最小値とした１６進に変換した（符号化した）値をセル１に記録する（ステップＳ１０３）。図６の例では、４ビットデータが“００１０”であるので、２（２ｈ）の値がセル１に記録される。
【００４４】
続いて、コントローラ１２は、全ての入力データをＮＡＮＤ型フラッシュメモリ１１に記録したか否かを判定する（ステップＳ１０４）。全ての入力データを記録していない場合、コントローラ１２は、次のセルへのデータ記録を行う。
【００４５】
すなわち、データ変換回路２７は、前のセル（記録対象のセルの直前のセル）の記録値が“０〜３”、“４〜１１”、“１２−１５”の３つの範囲のうちいずれに該当するかを判定する（ステップＳ１０５〜Ｓ１０７）。
【００４６】
ステップＳ１０５において前のセルの記録値が“０〜３”の範囲であると判定された場合、データ変換回路２７は、次の３ビットデータを取り込む。そして、データ変換回路２７は、３ビットデータを、０を最小値として８進（すなわち“０〜７”）に変換し（符号化し）、この変換した値を次のセルに記録する（ステップＳ１０８）。図６の例では、セル１の記録値が２ｈであるので、ステップＳ１０８が実行される。すなわち、次の３ビットデータが“０１１”であるので、３（３ｈ）の値がセル２に記録される。
【００４７】
ステップＳ１０６において前のセルの記録値が“４〜１１”の範囲であると判定された場合、データ変換回路２７は、次の４ビットデータを取り込む。そして、データ変換回路２７は、４ビットデータを、０を最小値として１６進（すなわち“０〜１５”）に変換し、この変換した値を次のセルに記録する（ステップＳ１０９）。
【００４８】
ステップＳ１０７において前のセルの記録値が“１２〜１５”の範囲であると判定された場合、データ変換回路２７は、次の３ビットデータを取り込む。そして、データ変換回路２７は、３ビットデータを、８を最小値として８進（すなわち“８〜１５”）に変換し、この変換した値を次のセルに記録する（ステップＳ１１０）。
【００４９】
以後、ステップＳ１０４において全ての入力データをＮＡＮＤ型フラッシュメモリ１１に記録したと判定されるまで、ステップＳ１０５〜Ｓ１１０の動作を繰り返す。
【００５０】
図６の例では、セル２の記録値が３ｈであるので、次のセル（セル３）には、３ビットデータを、０を最小値として８進（すなわち“０〜７”）に変換した値が記録される。すなわち、次の３ビットデータが“１０１”であるので、５（５ｈ）の値がセル３に記録される。
【００５１】
続いて、セル３の記録値が５ｈであるので、次のセル（セル４）には、４ビットデータを、０を最小値として１６進（すなわち“０〜１５”）に変換した値が記録される。すなわち、次の４ビットデータが“０１１１”であるので、７（７ｈ）の値がセル４に記録される。
【００５２】
続いて、セル４の記録値が７ｈであるので、次のセル（セル５）には、４ビットデータを、０を最小値として１６進（すなわち“０〜１５”）に変換した値が記録される。すなわち、次の４ビットデータが“１１１０”であるので、１４（Ｅｈ）の値がセル５に記録される。
【００５３】
続いて、セル５の記録値がＥｈであるので、次のセル（セル６）には、３ビットデータを、８を最小値として８進（すなわち“８〜１５”）に変換した値が記録される。すなわち、次の３ビットデータが“１００”であるので、１２（Ｃｈ）の値がセル６に記録される。
【００５４】
このような制限を設けて記録動作を行うことで、隣接するメモリセルトランジスタ同士が取り得る値の差が“±１１”の範囲に設定される。これにより、浮遊ゲート間容量に起因するエラーの発生を抑制することができ、かつ、データの信頼性を向上させることができる。
【００５５】
次に、コントローラ１２のデータ読み出し動作について説明する。図７は、コントローラ１２のデータ読み出し動作を示すフローチャートである。
【００５６】
ホスト装置２は、メモリカード１に対してデータの読み出し要求を行う。これに応答して、ＮＡＮＤ型フラッシュメモリ１１は、ページバッファ３２を介してコントローラ１２に読み出しデータを送る。
【００５７】
データ変換回路２７は、最初のセルの記録値（１６進）を４ビットデータに変換（復号化）する（ステップＳ２０１）。この変換された４ビットデータは、バッファ２６に格納される。続いて、コントローラ１２は、読み出し対象である全てのセルのデータを読み出したか否かを判定する（ステップＳ２０２）。全てのセルのデータを読み出していない場合、コントローラ１２は、次のセルのデータ読み出しを実行する。
【００５８】
すなわち、データ変換回路２７は、前のセル（読み出し対象のセルの直前のセル）の記録値が“０〜３”、“４〜１１”、“１２−１５”の３つのうちいずれの範囲に該当するかを判定する（ステップＳ２０３〜Ｓ２０５）。
【００５９】
ステップＳ２０３において前のセルの記録値が“０〜３”の範囲であると判定された場合、データ変換回路２７は、読み出し対象のセルの記録値が、０を最小値とした８進の値であると判定する。よって、データ変換回路２７は、読み出し対象のセルの記録値を３ビットデータに変換（復号化）する。この変換された３ビットデータは、バッファ２６に格納される。
【００６０】
ステップＳ２０４において前のセルの記録値が“４〜１１”の範囲であると判定された場合、データ変換回路２７は、読み出し対象のセルの記録値が、０を最小値とした１６進の値であると判定する。よって、データ変換回路２７は、読み出し対象のセルの記録値を４ビットデータに変換する。この変換された４ビットデータは、バッファ２６に格納される。
【００６１】
ステップＳ２０５において前のセルの記録値が“１２〜１５”の範囲であると判定された場合、データ変換回路２７は、読み出し対象のセルの記録値が、８を最小値とした８進の値であると判定する。よって、データ変換回路２７は、読み出し対象のセルの記録値から８を引いた値を、３ビットデータに変換する。この変換された３ビットデータは、バッファ２６に格納される。
【００６２】
以後、ステップＳ２０２において読み出し対象である全てのセルのデータをＮＡＮＤ型フラッシュメモリ１１から読み出すまで、ステップＳ２０３〜Ｓ２０８の動作を繰り返す。そして、バッファ２６に格納されたビット列は、出力データとしてホスト装置２に送られる。
【００６３】
以上詳述したように本実施形態では、各メモリセルトランジスタＭＴに多値（複数ビット）を記録可能なＮＡＮＤ型フラッシュメモリ１１を備え、ホスト装置２から送られる、ビット列からなる入力データを、多値情報に変換（符号化）してＮＡＮＤ型フラッシュメモリ１１に記録する。さらに、隣接するメモリセルトランジスタ同士では、取り得る値の差を所定値以下に制限するようにしている。
【００６４】
従って本実施形態によれば、各メモリセルトランジスタＭＴに記録できる多値としては耐圧等の物理的な条件で決まる自由度を保ちながら、浮遊ゲート間容量による閾値電圧の変動を低減することができる。これにより、浮遊ゲート間容量に起因するエラーの発生を抑制することができ、かつ、データの信頼性を向上させることができる。
【００６５】
また、本実施形態のメモリシステムでは、各メモリセルトランジスタＭＴが記憶できる情報量を増加させることができる。これにより、この情報量の増加と、データ信頼性の向上との両立を実現することができる。
【００６６】
また、隣接するメモリセルトランジスタ同士で取り得る値の差を所定値以下に制限することによって閾値電圧の変動を低減することができるため、ＮＡＮＤ型フラッシュメモリ１１の記録密度を向上させることができる。これにより、ＮＡＮＤ型フラッシュメモリ１１の微細化が可能となる。
【００６７】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係るメモリカード１の構成を示すブロック図。
【図２】ＮＡＮＤ型フラッシュメモリ１１の記憶領域３１の構造を示す概略図。
【図３】ＮＡＮＤ型フラッシュメモリ１１に含まれる１個のブロックの構成を示す等価回路図。
【図４】メモリセルトランジスタＭＴの閾値電圧分布を示す図。
【図５】コントローラ１２のデータ記録動作を示すフローチャート。
【図６】入力データ列の一例を示す図。
【図７】コントローラ１２のデータ読み出し動作を示すフローチャート。
【符号の説明】
【００６９】
１…メモリシステム（メモリカード）、２…ホスト装置、１１…ＮＡＮＤ型フラッシュメモリ、１２…コントローラ、２１…ホストインターフェース回路（ホストＩ／Ｆ）、２２…メモリインターフェース回路（メモリＩ／Ｆ）、２３…ＭＰＵ、２４…ＲＯＭ、２５…ＲＡＭ、２６…バッファ、２７…データ変換回路、３１…記憶領域、３２…ページバッファ、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＧＤ、ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＷＬ…ワード線、ＢＬ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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