(57)【要約】【課題】ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減し且つ未開口部分を低減する。【解決手段】半導体基板上にゲート絶縁膜１０２、第１の電極１０３、第２の電極１０７及び第１のストッパ絶縁膜１０８を形成し且つ前記半導体基板１０１の表面に拡散層領域１０６を形成する工程と、前記拡散層領域１０６上の前記第１のストッパ絶縁膜１０８、前記第２の電極１０７及び前記第１の電極１０３をエッチングして開口部１１１及びコンタクト用ゲート１１０を形成する工程と、メモリセルゲート形成領域にインターポリ絶縁膜１１９及びコントロールゲート１２０を形成する工程と、前記コンタクト用ゲートを繋ぐようなソース線１２１及び個々の選択ゲートを繋ぐ配線層１２２を形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。【選択図】図１２
2009105214.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、第１の電極、第２の電極及び第１のストッパ絶縁膜を形成し且つ前記半導体基板の表面に拡散層領域を形成する工程と、
前記拡散層領域上の前記第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして開口部及びコンタクト用ゲートを形成する工程と、
メモリセルゲート形成領域にインターポリ絶縁膜及びコントロールゲートを形成する工程と、
前記コンタクト用ゲートを繋ぐようなソース線及び個々の選択ゲートを繋ぐような配線層を形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の電極を形成する工程と、
第１のレジストパターンを用いて、前記第１の電極をエッチングして第１の開口部を形成する工程と、
前記第１の開口部を通じて前記半導体基板の表面に不純物を導入して拡散層領域を形成する工程と、
前記第１の開口部の前記ゲート絶縁膜をエッチングする工程と、
前記第１の電極上及び前記第１の開口部に第２の電極を形成する工程と、
前記第２の電極上に第１のストッパ絶縁膜を形成する工程と、
第２のレジストパターンを用いて、前記第１のストッパ絶縁膜、前記第２の電極、前記第１の電極、前記ゲート絶縁膜及び前記半導体基板の一部をエッチングして第２の開口部を形成する工程と、
前記第２の開口部に素子分離絶縁膜を形成する工程と、
第３のレジストパターンを用いて、前記第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして第３の開口部及びコンタクト用ゲートを形成する工程と、
前記コンタクト用ゲートをマスクにして前記半導体基板の表面に不純物を導入し、エクステンション領域を形成する工程と、
前記第３の開口部の側壁部分に側壁絶縁膜を形成し、当該側壁絶縁膜をマスクにして前記半導体基板の表面に不純物を導入して拡散層を形成する工程と、
前記第３の開口部に第２のストッパ絶縁膜を形成する工程と、
第４のレジストパターンを用いて、メモリセルゲート形成領域の前記第２のストッパ絶縁膜、第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして第４の開口部を形成する工程と、
前記第４の開口部にインターポリ絶縁膜を形成し、当該インターポリ絶縁膜上にコントロールゲートを形成する工程と、
第５のレジストパターンを用いて、ソースとなるコンタクト用ゲート上及び選択ゲート上の第２のストッパ絶縁膜、前記第１のストッパ絶縁膜及び前記第２の電極の一部をエッチングして第５の開口部を形成する工程と、
前記第５の開口部に、前記コンタクト用ゲートを繋ぐようなソース線及び個々の選択ゲートを繋ぐような配線層を形成する工程と、
層間絶縁膜を形成する工程と、
第６のレジストパターンを用いて、ビット線コンタクトとなる領域の前記コンタクト用ゲート上の層間絶縁膜、前記第２のストッパ絶縁膜、前記第１のストッパ絶縁膜及び前記第２の電極の一部をエッチングして第６の開口部を形成する工程と、
前記第６の開口部にビット線コンタクトを形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ソース線を形成する工程において、前記選択ゲート及び前記配線層の形成と同時に前記ソース線を形成することを特徴とする請求項１又は２に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ソース線を形成する工程の後に、前記ビット線コンタクトを形成する工程をさらに具備したことを特徴とする請求項１乃至３の何れか１項に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項５】
複数の選択ゲート及びビット線コンタクトを具備するＮＡＮＤ型不揮発性半導体記憶装置において、
少なくとも１つの前記ビット線コンタクト又はソース線は、前記選択ゲートのゲート及び当該ゲート上に形成されるメタル配線と同じ材料を含むことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置の製造方法及びＮＡＮＤ型不揮発性半導体記憶装置に関し、特に、メモリセルアレイ領域のビット線コンタクトの構造に特徴を有するＮＡＮＤ型不揮発性半導体記憶装置の製造方法及びＮＡＮＤ型不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、微細加工技術が進歩し、５０ｎｍを下回る最小加工寸法の技術開発が進められている。ＮＡＮＤ型不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造プロセスにおいても、微細化が進むにつれて、リソグラフィ技術の解像限界に近付き、ビット線を繋ぐビット線コンタクトの露光裕度の確保や、微細な穴の加工技術等の製造プロセスが技術的に一層困難になっている。
【０００３】
従来では、ビット線コンタクトは通常のコンタクトプラグを形成していた。一般的には、高集積化のために、ビット線は最小加工寸法で形成されている。
【０００４】
しかし、互いに隣接するビット線コンタクト間の配線間隔距離、ビット線コンタクトと隣接ビット線の下部配線層（拡散層）との距離、ビット線コンタクトと隣接ビット線の上部配線層との距離及びビット線コンタクトと選択ゲートとの距離などが短くなり、リーク不良を招くという問題があった。
【０００５】
一方、ＮＡＮＤ型不揮発性半導体記憶装置の製造プロセスにおいては、動作電圧やリソグラフィによる合わせズレを考慮した上で、デザインや配置を決める必要性がある。このため、コンタクトプラグを配置する場合には、合せズレを考慮して微細な穴を加工しなければならない。
【０００６】
しかし、微細な穴の加工の技術は難易度が高いために、高精度な穴を加工することは困難であった。その結果、ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を招き、製品歩留りの低下が顕在化してきたという問題があった。
【０００７】
また、コンタクトプラグの穴のアスペクト比が高かったので、未開口部分が多数生じるという問題があった。
【特許文献１】特開２００５−４５２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減し且つ未開口部分を低減するためのＮＡＮＤ型不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、半導体基板上にゲート絶縁膜、第１の電極、第２の電極及び第１のストッパ絶縁膜を形成し且つ前記半導体基板の表面に拡散層領域を形成する工程と、前記拡散層領域上の前記第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして開口部及びコンタクト用ゲートを形成する工程と、メモリセルゲート形成領域にインターポリ絶縁膜及びコントロールゲートを形成する工程と、前記コンタクト用ゲートを繋ぐようなソース線及び個々の選択ゲートを繋ぐような配線層を形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法が提供される。
【００１０】
本発明の第２の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の電極を形成する工程と、第１のレジストパターンを用いて、前記第１の電極をエッチングして第１の開口部を形成する工程と、前記第１の開口部を通じて前記半導体基板の表面に不純物を導入して拡散層領域を形成する工程と、前記第１の開口部の前記ゲート絶縁膜をエッチングする工程と、前記第１の電極上及び前記第１の開口部に第２の電極を形成する工程と、前記第２の電極上に第１のストッパ絶縁膜を形成する工程と、第２のレジストパターンを用いて、前記第１のストッパ絶縁膜、前記第２の電極、前記第１の電極、前記ゲート絶縁膜及び前記半導体基板の一部をエッチングして第２の開口部を形成する工程と、前記第２の開口部に素子分離絶縁膜を形成する工程と、第３のレジストパターンを用いて、前記第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして第３の開口部及びコンタクト用ゲートを形成する工程と、前記コンタクト用ゲートをマスクにして前記半導体基板の表面に不純物を導入し、エクステンション領域を形成する工程と、前記第３の開口部の側壁部分に側壁絶縁膜を形成し、当該側壁絶縁膜をマスクにして前記半導体基板の表面に不純物を導入して拡散層を形成する工程と、前記第３の開口部に第２のストッパ絶縁膜を形成する工程と、第４のレジストパターンを用いて、メモリセルゲート形成領域の前記第２のストッパ絶縁膜、第１のストッパ絶縁膜、前記第２の電極及び前記第１の電極をエッチングして第４の開口部を形成する工程と、  前記第４の開口部にインターポリ絶縁膜を形成し、当該インターポリ絶縁膜上にコントロールゲートを形成する工程と、第５のレジストパターンを用いて、ソースとなるコンタクト用ゲート上及び選択ゲート上の第２のストッパ絶縁膜、前記第１のストッパ絶縁膜及び前記第２の電極の一部をエッチングして第５の開口部を形成する工程と、前記第５の開口部に、前記コンタクト用ゲートを繋ぐようなソース線及び個々の選択ゲートを繋ぐような配線層を形成する工程と、層間絶縁膜を形成する工程と、第６のレジストパターンを用いて、ビット線コンタクトとなる領域の前記コンタクト用ゲート上の層間絶縁膜、前記第２のストッパ絶縁膜、前記第１のストッパ絶縁膜及び前記第２の電極の一部をエッチングして第６の開口部を形成する工程と、前記第６の開口部にビット線コンタクトを形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法が提供される。
【００１１】
本発明の第３の態様によれば、複数の選択ゲート及びビット線コンタクトを具備するＮＡＮＤ型不揮発性半導体記憶装置において、少なくとも１つの前記ビット線コンタクト又はソース線は、前記選択ゲートのゲート及び当該ゲート上に形成されるメタル配線と同じ材料を含むことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減し且つ未開口部分を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１４】
はじめに、本発明の実施例１について説明する。
【００１５】
図１〜１４は、それぞれ本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の各工程を示す断面図並びに周辺回路（Ｔｒ）及び破線（Ｉ），（II）の切り口を示す断面図である。
【００１６】
はじめに、図１の構造を形成する工程について説明する。
【００１７】
半導体基板１０１（例えば、シリコン基板）のメモリセル領域及び周辺回路（Ｔｒ）領域に所望のウェル領域やチャネル領域を形成した後に、半導体基板１０１上にゲート絶縁膜（トンネル絶縁膜）１０２を形成する。ゲート絶縁膜１０２は、例えば、シリコン酸化膜やシリコン酸窒化膜（オキシナイトライド膜）が一般的であるが、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニア酸化膜又はこれらの積層膜でも良い。なお、メモリセル領域と周辺回路（Ｔｒ）領域とで異なる膜厚を持つゲート絶縁膜１０２が形成されるように、作り分けを行っても良い。
【００１８】
次に、減圧化学気相成長（以下「ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）」という）技術を用いて、ゲート絶縁膜１０２上にメモリセルのフローティングゲートの一部又は周辺回路（Ｔｒ）のゲート電極の一部となる第１の電極１０３を形成する。第１の電極１０３は、例えば、不純物としてリンがドープされたアモルファスシリコン膜であって、厚さは１０ｎｍである。
【００１９】
次に、リソグラフィ技術を用いて、ソース線及びビット線コンタクトが配置される領域（以下「コンタクト領域」という）を開口するための第１のレジストパターン１０４を形成する。
【００２０】
次に、反応性イオンエッチング（以下「ＲＩＥ」という）技術を用いて、第１のレジストパターン１０４をマスクとして第１の電極１０３をエッチングして第１の開口部１０５を形成する。
【００２１】
次に、イオン注入技術を用いて、第１の開口部１０５を通じて半導体基板１０１の表面に不純物（例えば、砒素）を導入して拡散層領域１０６を形成する。この不純物の導入は、第１の電極１０３と拡散層領域１０６との接触抵抗を下げるために行われる。
【００２２】
次に、必要に応じて、ＲＴＡ（Rapid Thermal Anneal）技術を用いて、不純物の活性化のための熱処理を行う。
【００２３】
次に、Ｗｅｔエッチング技術を用いて、例えば、バッファード弗酸の薬液で第１の開口部１０５の底のゲート絶縁膜１０２をエッチングして除去する。以上の工程によって、図１の構造を得る。
【００２４】
なお、不純物の導入とゲート絶縁膜１０２のＷｅｔエッチングの順番は、どちらが先であっても良い。
【００２５】
次に、図２の構造を形成する工程について説明する。
【００２６】
図１の構造に対して、アッシング技術及びＷｅｔ洗浄技術を用いて、第１のレジストパターン１０４を除去する。以上の工程によって、図２の構造を得る。
【００２７】
次に、図３の構造を形成する工程について説明する。
【００２８】
図２の構造に対して、ＬＰＣＶＤ技術を用いて、第１の電極１０３上及び第１の開口部１０５にメモリセルのフローティングゲートの一部又は周辺回路（Ｔｒ）のゲート電極の一部となる第２の電極１０７を形成する。第２の電極１０７は、例えば、不純物としてリンがドープされたアモルファスシリコン膜であって、厚さは５０ｎｍである。
【００２９】
次に、ＬＰＣＶＤ技術を用いて、第２の電極１０７上に第１のストッパ絶縁膜１０８を形成する。第１のストッパ絶縁膜１０８は、例えば、シリコン窒化膜であって、厚さは５０ｎｍである。
【００３０】
第２の電極１０７は、半導体基板１０１の表面に形成された拡散層領域１０６に電気的に接続される。また、第２の電極１０７を形成する工程の前洗浄工程として、例えば、Ｗｅｔ洗浄技術を用いて、希釈弗酸の薬液で第１のレジストパターン１０４を除去する工程の際に形成されたシリコン酸化膜層を除去しても良い。これは、目的とする電気抵抗となるように最適化するために行われる。
【００３１】
次に、リソグラフィ技術を用いて、素子分離絶縁膜１０９が配置される領域を開口するための図示されない第２のレジストパターンを形成する。
【００３２】
次に、ＲＩＥ技術を用いて、第２のレジストパターンをマスクとして第１のストッパ絶縁膜１０８、第２の電極１０７、第１の電極１０３、ゲート絶縁膜１０２及び半導体基板１０１の一部をエッチングして図示されない第２の開口部を形成する。
【００３３】
次に、ＳＴＩ（Shallow Trench Isolation）技術を用いて、第２の開口部に素子分離絶縁膜１０９を形成する。続いて、ＣＭＰ技術を用いて、第１のストッパ絶縁膜1０８をストッパとして、素子分離絶縁膜１０９を平坦化する。以上の工程によって、図３の構造を得る。
【００３４】
次に、図４の構造を形成する工程について説明する。
【００３５】
図３の構造に対して、リソグラフィ技術を用いて、コンタクト用ゲート１１０の両側を開口するための図示されない第３のレジストパターンを形成する。また、このときに、周辺回路や他の受動素子領域のパターンを、同時に形成しても良い。
【００３６】
次に、ＲＩＥ技術を用いて、コンタクト用ゲート１１０の両側の第１のストッパ絶縁膜１０８、第２の電極１０７及び第１の電極１０３をエッチングして第３の開口部１１１を形成する。
【００３７】
次に、イオン注入技術を用いて、ビット線コンタクト用ゲート１１０をマスクにして半導体基板１０１の表面に不純物（例えば、砒素）を導入し、周辺回路（Ｔｒ）のエクステンション領域１１２を形成する。以上の工程によって、図４の構造を得る。また、このときに、周辺回路のＴｒに対しても、拡散層を順次形成しても良い。
【００３８】
次に、図５の構造を形成する工程について説明する。
【００３９】
図４の構造に対して、ＬＤＤ（Lightly Doped Drain）構造を形成するために、ＬＰＣＶＤ技術及びＲＩＥエッチバック技術を用いて、第３の開口部１１１の側面に側壁絶縁膜（スペーサ）１１３を形成する。側壁絶縁膜１１３は、例えば、シリコン酸化膜である。
【００４０】
次に、イオン注入技術を用いて、側壁絶縁膜１１３をマスクにして半導体基板１０１の表面に不純物（例えば、砒素）を導入して拡散層１１４を形成する。ここでは、意図的に拡散層１１４を形成するために側壁絶縁膜１１３の間を空けているが、拡散層１１４が無くても目的とする選択ゲートの電気特性が満足する場合には、側壁絶縁膜１１３の間を埋めても良い。なお、この拡散層１１４の形成は、選択ゲート又は周辺回路Ｔｒの電気特性の最適化のために行われる。以上の工程によって、図５の構造を得る。
【００４１】
次に、図６の構造を形成する工程について説明する。
【００４２】
ＬＰＣＶＤ技術を用いて、２つの側壁絶縁膜１１３の間に残された第３の開口部１１１並びに第１のストッパ絶縁膜１０８及び側壁絶縁膜１１３上に第２のストッパ絶縁膜１１５を形成する。第２のストッパ絶縁膜１１５は、例えば、シリコン窒化膜であって、厚さは２０ｎｍである。第２のストッパ絶縁膜１１５は、後述のコンタクトプラグを形成するための開口部の形成プロセスにおいてエッチングストッパーの役目をする。
【００４３】
次に、図示されない第３の開口部１１１の第２のストッパ絶縁膜１１５を形成した後にできる隙間や、周辺回路Ｔｒのゲート電極間の隙間を埋め込むために、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）膜１１６を堆積し、必要に応じて、熱処理を加えてリフローを行い、化学的機械的研磨（以下「ＣＭＰ（Chemical Mechanical Polish）」という）技術を用いて平坦化する。以上の工程によって、図６の構造を得る。
【００４４】
次に、図７の構造を形成する工程について説明する。
【００４５】
図６の構造に対して、リソグラフィ技術を用いて、後段の工程においてメモリセルゲートが形成される領域（以下「メモリセルゲート形成領域」という）を開口するための図示されない第４のレジストパターンを形成する。
【００４６】
次に、ＲＩＥ技術を用いて、メモリセルゲート形成領域の第２のストッパ絶縁膜１１５、第１のストッパ絶縁膜１０８、第２の電極１０７及び第１の電極１０３をエッチングして第４の開口部１１７を形成する。以上の工程によって、図７の構造を得る。
【００４７】
次に、図８の構造を形成する工程について説明する。
【００４８】
図７の構造に対して、第４の開口部１１７に不純物イオン（例えば、砒素）を導入し、ＲＴＡ技術を用いて、不純物の活性化のための熱処理を行うことによって、拡散層１１８を形成する。
【００４９】
次に、ＬＰＣＶＤ技術を用いて、第４の開口部１１７にインターポリ絶縁膜１１９を形成する。例えば、インターポリ絶縁膜１１９は、ＯＮＯ膜が一般的であるが、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニア酸化膜等の積層膜でも良い。
【００５０】
次に、ＬＰＣＶＤ技術を用いて、ワード線（以下「コントロールゲート」という）１２０を形成する。コントロールゲート１２０は、例えば、不純物としてリンがドープされたアモルファスシリコン膜である。次に、不純物を活性化させるためにＲＴＡ技術を用いて熱処理を行う。
【００５１】
次に、ＣＭＰ技術を用いて、上面の余剰なコントロールゲート１２０及びインターポリ絶縁膜１１９を除去する。以上の工程によって、図８の構造を得る。
【００５２】
次に、図９の構造を形成する工程について説明する。
【００５３】
図８の構造に対して、リソグラフィ技術を用いて、ソース線となるコンタクト用ゲート及び選択ゲートの上方を開口するための図示されない第５のレジストパターンを形成する。
【００５４】
次に、第５のレジストパターンをマスクとして、ソース線となるコンタクト用ゲート１１０及び選択ゲートの上方の第２のストッパ絶縁膜１１５、第１のストッパ絶縁膜１０８及び第２の電極１０７の一部をエッチングして、図示されない第５の開口部を形成する。このとき、周辺回路（Ｔｒ）領域にゲート配線の一部となる開口部を形成しても良い。
【００５５】
次に、ダマシン配線技術を用いて、ソース線となるコンタクト用ゲート１１０上の第５の開口部にゲートを繋ぐようなソース線１２１を形成し、選択ゲート上の第５の開口部に個々の選択ゲートを繋ぐような配線層１２２を形成し、周辺回路（Ｔｒ）にゲート配線の一部１２３を形成する。ソース線１２１、配線層１２２及びゲート配線の一部１２３は、選択ゲートの接続配線及び周辺回路（Ｔｒ）のゲート配線となる配線層（メタル配線）である。以上の工程によって、図９の構造を得る。
【００５６】
次に、図１０の構造を形成する工程について説明する。
【００５７】
図９の構造に対して、ＬＰＣＶＤ技術を用いて、図９の構造上に層間絶縁膜１２４を形成する。
【００５８】
次に、リソグラフィ技術を用いて、ビット線コンタクト領域を開口するための図示されない第６のレジストパターンを形成する。このときに、周辺回路（Ｔｒ）のコンタクトパターンを同時に形成しても良い。
【００５９】
次に、ＲＩＥ技術を用いて、第６のレジストパターンをマスクにして、層間絶縁膜１２４、第２のストッパ絶縁膜１１５、第１のストッパ絶縁膜１０８及び第２の電極１０７の一部をエッチングして第６の開口部１２５を形成する。以上の工程によって、図１０の構造を得る。
【００６０】
次に、図１１の構造を形成する工程について説明する。
【００６１】
図１０の構造に対して、タングステンを使用する一般的なデュアルダマシン配線技術を用いて、コンタクトプラグ及び配線層を形成する。例えば、物理気相成長（以下「ＰＶＤ（Physical Vapor Deposition）」という）技術を用いて、図示されないバリアメタルを形成する。例えば、バリアメタルは、チタン及び窒化チタン層である。
【００６２】
次に、ＣＶＤ技術を用いて、バリア上にタングステンを形成し、ＣＭＰ技術を用いて、上面の余剰なタングステンを除去し、ビット線コンタクト１２６を形成する。以上の工程によって図１１の構造を得る。
【００６３】
次に、図１２の構造を形成する工程について説明する。
【００６４】
図１１の構造に対して、一般的なプロセスを用いて、図１１の構造上に層間絶縁膜となるシリコン酸化膜１２８を形成し、ビット線コンタクト１２６上にタングステンプラグ１２７及び上層の配線層１２９を形成する。このときに、前述のソース線１２１、配線層１２２及びゲート配線の一部１２３と同じように、周辺回路（Ｔｒ）の上層の配線層を同時に形成しても良い。
【００６５】
以上の工程によって、図１２の構造を得る。
【００６６】
上記の工程によって、図１２に示されるように、複数の選択ゲート及びビット線コンタクトを具備するＮＡＮＤ型不揮発性半導体記憶装置であって、少なくとも１つのビット線コンタクト又はソース線が選択ゲートのゲート及び当該ゲート上に形成されるメタル配線と同じ材料を含むＮＡＮＤ型不揮発性半導体記憶装置が製造される。
【００６７】
なお、本発明の範囲は、上記の実施例１に限定されるものではなく、その要旨を逸脱しない範囲で変形しても良い。
【００６８】
例えば、上記の実施例１では、ポリシリコン（アモルファスシリコン膜）によってコントロールゲート１２０を形成する例について説明したが、ＰＶＤ技術やＲＴＡ技術を用いて、ＣｏＳｉなどのシリサイド材料によって形成しても良い。
【００６９】
また、上記の実施例１では、ソース線１２１及びビット線コンタクト１２６の形成は、他のコンタクトプラグの形成と同時に加工する例について説明したが、各々のコンタクトプラグ毎に分割して加工しても良い。
【比較例】
【００７０】
次に、本発明の比較例について説明する。
【００７１】
図１３は、本発明の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の構造を示す断面図である。
【００７２】
図１３（Ｉ）に示されるように、本発明の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置では、ビット線コンタクト２２６と隣接するビット線の拡散層領域２０６との間の距離Ａ´が小さいので、ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良の原因となる。
【００７３】
これに対して、本発明の実施例１によれば、図１２（Ｉ）に示されるように、ビット線コンタクト１２６と隣接するビット線の拡散層領域１０６との間の距離Ａが十分に大きいので、ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減することができる。
【００７４】
このことは、従来では、素子分離領域に対して別の加工でコンタクトを形成するために、必ずミスアライメント（リソグラフィ時の合せズレ）が生じるので、ビット線コンタクト２２６と隣接するビット線の拡散層領域２０６とが接触し易いのに対して、本発明の実施例１では、ＳＴＩの加工と同時にビット線コンタクトの一部となるフローティングゲート及び選択ゲートのためのシリコン膜を加工するので、ビット線コンタクト１２６と隣接するビット線の拡散層領域１０６とが接触することを回避できることによる。
【００７５】
また、図１３（Ｉ）に示されるように、一般的なＮＡＮＤ型不揮発性半導体記憶装置では、ビット線コンタクト２２６の長さＢ´が長く、微細加工が必要な開口部の深さが深いので、未開口部分が発生する原因となる。
【００７６】
これに対して、本発明の実施例１によれば、図１２（Ｉ）に示されるように、ビット線コンタクト１２６の長さＢが短く、微細加工が必要な開口部の深さが浅いので、低減加工の難易度が下がり、未開口の発生を抑制することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の工程を示す断面図である。
【図２】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図１に続く工程を示す断面図である。
【図３】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図２に続く工程を示す断面図である。
【図４】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図３に続く工程を示す断面図である。
【図５】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図４に続く工程を示す断面図である。
【図６】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図５に続く工程を示す断面図である。
【図７】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図６に続く工程を示す断面図である。
【図８】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図７に続く工程を示す断面図である。
【図９】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図８に続く工程を示す断面図である。
【図１０】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図９に続く工程を示す断面図である。
【図１１】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図１０に続く工程を示す断面図である。
【図１２】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法の図１１に続く工程を示す断面図である。
【図１３】本発明の比較例に係るＮＡＮＤ型不揮発性半導体記憶装置の構造を示す断面図である。
【符号の説明】
【００７８】
１０１  半導体基板
１０２  ゲート絶縁膜（トンネル絶縁膜）
１０３  第１の電極
１０４  第１のレジストパターン
１０５  第１の開口部
１０６，２０６  拡散層領域
１０７  第２の電極
１０８  第１のストッパ絶縁膜
１０９  素子分離絶縁膜
１１０  コンタクト用ゲート
１１１  第３の開口部
１１２  エクステンション領域
１１３  側壁絶縁膜（スペーサ）
１１４，１１８  拡散層
１１５  第２のストッパ絶縁膜
１１６  ＢＰＳＧ膜
１１７  第４の開口部
１１９  インターポリ絶縁膜
１２０  ワード線（コントロールゲート）
１２１  ソース線
１２２  配線層（選択ゲート配線の一部）
１２３  ゲート配線の一部
１２４  層間絶縁膜
１２５  第６の開口部
１２６，２２６  ビット線コンタクト
１２７  タングステンプラグ
１２８  シリコン酸化膜
１２９  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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