(57)【要約】      （修正有）【課題】積分回路の充電が開始されるときのオフセット電圧を抑制することにより、適切なパルス幅変調信号を出力する。【解決手段】パルス幅変調回路１は、入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間Ｔ１において第１積分回路Ｃ１を充電させ、一定のバイアス電流に基づいて第２期間Ｔ２において第１積分回路Ｃ１で蓄積された充電電圧を放電バイアス電流源１３に向けて放電させ、第２期間Ｔ２が開始されてから第１積分回路Ｃ１における電圧が所定の基準電圧に到達するまでの時間を検出し、クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するものである。【選択図】図２
2009065611.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分手段を充電させるとともに、前記入力信号に基づく電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分手段とは異なる第２積分手段を充電させる充電制御手段と、
一定のバイアス電流に基づいて前記第２期間において前記第１積分手段で蓄積された充電電圧を放電バイアス電流源に向けて放電させるとともに、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分手段で蓄積された充電電圧を前記放電バイアス電流源に向けて放電させる放電制御手段と、
前記第２期間が開始されてから前記第１積分手段における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出手段と、
前記第３期間が開始されてから前記第２積分手段における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出手段と、
前記第１検出手段及び前記第２検出手段から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成手段と、
前記第１積分手段に並列に接続された第１スイッチ手段を有し、前記第１検出手段の出力に基づいて前記第１スイッチ手段をオン動作させることにより、前記第１積分手段において蓄積された充電電圧を前記第１スイッチ手段を通じてグランド電位に強制的に放電させる第１放電手段と、
前記第２積分手段に並列に接続された第２スイッチ手段を有し、前記第２検出手段の出力に基づいて前記第２スイッチ手段をオン動作させることにより、前記第２積分手段において蓄積された充電電圧を前記第２スイッチ手段を通じてグランド電位に強制的に放電させる第２放電手段と、
前記第１放電手段による放電時に前記第１積分手段から前記放電バイアス電流源に流れる電流を阻止する第１電流阻止手段と、
前記第２放電手段による放電時に前記第２積分手段から前記放電バイアス電流源に流れる電流を阻止する第２電流阻止手段と、
を備えることを特徴とするパルス幅変調回路。
【請求項２】
前記放電制御手段は、
前記第１積分手段と前記放電バイアス電流源との間に設けられた第３スイッチ手段と、前記第２積分手段と前記放電バイアス電流源との間に設けられた第４スイッチ手段とを有し、
前記第１電流阻止手段は、
前記第１放電手段による放電時に前記第３スイッチ手段をオフ動作させることにより前記第１積分手段と前記放電バイアス電流源との間を遮断するものであり、
前記第２電流阻止手段は、
前記第２放電手段による放電時に前記第４スイッチ手段をオフ動作させることにより前記第２積分手段と前記放電バイアス電流源との間を遮断するものである、請求項１に記載のパルス幅変調回路。
【請求項３】
前記第１検出手段は、
前記第１期間において前記第１積分手段に蓄積された充電電圧と所定の基準電圧とを比較する第１比較手段を有し、
前記第２検出手段は、
前記第２期間において前記第２積分手段に蓄積された充電電圧と所定の基準電圧とを比較する第２比較手段を有し、
前記第１電流阻止手段は、
前記第１比較手段の出力と、前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号とに基づいて、前記第３スイッチ手段をオフ動作させ、
前記第２電流阻止手段は、
前記第２比較手段の出力と前記切換信号とに基づいて、前記第４スイッチ手段をオフ動作させる、請求項２に記載のパルス幅変調回路。
【請求項４】
前記パルス信号生成手段は、
前記第１比較手段の出力と、前記第２比較手段の出力とに基づいて前記パルス信号を生成する、請求項３に記載のパルス幅変調回路。
【請求項５】
前記積分制御手段は、
前記入力信号に基づく電圧を電流に変換する電圧電流変換手段を含み、
前記電圧電流変換手段によって変換された電流に基づいて前記第１期間において前記第１積分手段を充電させるとともに、前記電圧電流変換手段によって変換された電流に基づいて前記第２期間において前記第２積分手段を充電させる、請求項１ないし４のいずれかに記載のパルス幅変調回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載のパルス幅変調回路と、
所定の電源電圧を出力する電圧源と、
前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
を備えたことを特徴とする、スイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。
【背景技術】
【０００２】
従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調し、その変調信号を出力するパルス幅変調回路（例えば特許文献１参照）が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。
【０００３】
【特許文献１】特開２００４−３２００９７号公報
【０００４】
図７は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅSは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１と、変調信号ＯＵＴ１と逆位相の変調信号ＯＵＴ２とがスイッチング回路５２に出力される。
【０００５】
スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋ＶD，−ＶDがスイッチＳＷ−ａ，ＳＷ−ｂによって交互にスイッチングされる。スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ0として図示しない負荷に供給される。
【０００６】
図８は、図７に示すパルス幅変調回路５１の概略構成を示す回路図である。図９は、図８に示すパルス幅変調回路５１の各信号の電圧波形を示すタイミングチャートである。パルス幅変調回路５１は、入力信号としての例えばオーディオ信号ｅSをパルス幅変調して変調信号ＯＵＴ１を生成、出力するものである。このパルス幅変調回路５１では、オーディオ信号ｅSに基づく電流によって２つの充電用コンデンサ（後述）を交互に充電し、一定の放電量で放電させたときの時間を検出することによりパルス幅を生成している。
【０００７】
パルス幅変調回路５１は、図８に示すように、クロック生成回路５４と、電圧電流変換回路５５と、放電用バイアス電流源５６と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、充電用コンデンサで構成される第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２比較回路５７，５８と、第１及び第２リセット回路５９，６０と、信号出力回路６１とによって構成されている。
【０００８】
このパルス幅変調回路５１では、図９（ａ）に示すように、第１期間Ｔ１においてクロック生成回路５４からの第１切換信号φ１がハイレベルのとき第１スイッチＳＷ１がオン動作し、これにより、電圧電流変換回路５５において電圧−電流変換されたオーディオ信号ｅSと充電用バイアス電流源（図略）が発生する充電バイアス電流Ｉｃとの和に相当する電流（Ｉｃ＋Δｉ）が第１積分回路Ｃ１に供給される。第１積分回路Ｃ１は、第１スイッチＳＷ１がオフ動作するまでこの電流（Ｉｃ＋Δｉ）によって充電される（図９（ｃ）のア点波形参照）。
【０００９】
次いで、第２期間Ｔ２において第１切換信号φ１がローレベルになるとともに第２切換信号φ２がハイレベルになると（図９（ｂ）参照）、第１スイッチＳＷ１がオフ動作するとともに第３スイッチＳＷ３がオン動作する。これによって、第１積分回路Ｃ１における電荷は放電用バイアス電流源５６に流れ、第１積分回路Ｃ１は一定の放電量で放電される（ア点波形参照）。
【００１０】
この場合、第１積分回路Ｃ１における充電電圧が第１比較回路５７の基準電圧Ｖｒｅｆに到達すると、第１比較回路５７の出力が反転され（図９（ｄ）のイ点波形参照）、第１リセット回路５９のＡＮＤ回路６２の出力もローレベルからハイレベルに反転される（図９（ｅ）のウ点波形参照）。その結果、第５スイッチＳＷ５がオン動作し、これにより、第１積分回路Ｃ１で放電されていた電荷が第５スイッチＳＷ５を通じて一気にグランド電位に放電される。
【００１１】
第１比較回路５７の出力は、信号出力回路６１のＮＡＮＤ回路６４を通じてパルス幅変調信号ＰＷＭｏｕｔの一部として出力される。すなわち、パルス幅変調信号ＰＷＭｏｕｔは、第２期間Ｔ２に移行し第１積分回路Ｃ１の放電が開始されてから第５スイッチＳＷ５がオン動作して第１積分回路Ｃ１が一気に放電されるまでの時間ｔを検出することにより取得される（図９（ｆ）のエ点波形参照）。
【００１２】
第２積分回路Ｃ２についても、半周期ずれて第１積分回路Ｃ１と同様の動作が行われるため、信号出力回路６１のＯＲ回路６６で第１ＮＯＲ回路６４の出力と第２ＮＯＲ回路６５の出力とが合成されてパルス幅変調信号ＰＷＭｏｕｔとして出力される（図９（ｇ）のオ点波形参照）。
【００１３】
図１０は、図９のア点における波形を一部拡大した図である。図１０に示す一点鎖線は理想的な動作時の波形であり、同じく実線は後述するオフセット電圧が生じたときの波形である。なお、図１０に示す波形は、第１積分回路Ｃ１における波形を示しており、以下、第１積分回路Ｃ１について説明するが、第２積分回路Ｃ２についても同様である。
【００１４】
上記理想的な動作時の波形によると、第１積分回路Ｃ１は基準電位（グランド電位）から徐々に充電されていき、第１及び第２切換信号φ１，φ２のレベルが切り換えられるとき、最大充電電圧Ｖａに到達し、その後放電が開始される。そして、第１積分回路Ｃ１は、その充電電圧が基準電圧Ｖｒｅｆに到達すれば第５スイッチＳＷ５によって一気に放電され、充電電圧は基準電位になる。その後、第１及び第２切換信号φ１，φ２のレベルが切り換えられるとき、再度、第１積分回路Ｃ１の充電が基準電位（０［Ｖ］）から開始される。換言すれば、理想的な動作時の波形では、第１積分回路Ｃ１における新たな充電開始電圧は常に基準電位の０［Ｖ］となる。
【００１５】
上記パルス幅変調回路５１においては、上述したように第１及び第２積分回路Ｃ１，Ｃ２が一定量で放電され、第１及び第２積分回路Ｃ１，Ｃ２の充電電圧がそれぞれ基準電圧Ｖｒｅｆに到達するまでの時間ｔ１に基づいてパルス幅変調信号ＰＷＭｏｕｔが生成される。
【００１６】
ここで、第１積分回路Ｃ１の充電期間をＴとし、第１積分回路Ｃ１の容量をＣとすれば、最大充電電圧Ｖａは数式１で表される。
【００１７】
【数１】
2009065611.tif 000003
【００１８】
放電用バイアス電流源５６による放電バイアス電流をＩｄとし、電圧電流変換回路５５の充電バイアス電流Ｉｃを（３／２）Ｉｄに等しくなるように設定すると、数式１は数式２に変形される。
【００１９】
【数２】
2009065611.tif 000004
【００２０】
第１積分回路Ｃ１で放電が開始されてから充電電圧が基準電圧Ｖｒｅｆに到達するまでの時間をｔ１とすれば、ｔ１は数式３で表される。
【００２１】
【数３】
2009065611.tif 000005
【００２２】
基準電圧Ｖｒｅｆを（２／３）Ｖａになるように設定し、数式２のＶａを代入すれば、数式３は数式４に変形される。
【００２３】
【数４】
2009065611.tif 000006
【００２４】
また、第１積分回路Ｃ１の充電電圧が基準電圧Ｖｒｅｆに到達してから次の充電が開始されるまでの時間をｔ２とすれば、このパルス幅変調回路５１における変調度ｍは数式５によって表すことができる。
【００２５】
【数５】
2009065611.tif 000007
【００２６】
第１積分回路の放電期間Ｔは、Ｔ＝ｔ１＋ｔ２なので、これに基づいて数式５を変形して数式４のｔ１を代入すれば、変調度ｍは数式６で表される。
【００２７】
【数６】
2009065611.tif 000008
【００２８】
このように、変調度ｍは、オーディオ信号ｅSの大きさΔｉに比例することがわかる。
【００２９】
ところで、上記パルス幅変調回路５１の第５スイッチＳＷ５は例えばＭＯＳＦＥＴ等の素子の組み合わせによって構成されるが、そのような第５スイッチＳＷ５では、オフ動作からオン動作されるとき通常、オン抵抗を生じる。
【００３０】
オン抵抗が生じると、オン抵抗から放電用バイアス電流源５６に電流が流れることになり、この電流によってオフセット電圧ΔＶ（ただしΔＶは基準電位に対してマイナスの電圧）が生じる。ここで、オン抵抗をＲｏｎとすると、オン抵抗Ｒｏｎと放電電流Ｉｄとにより、充電開始時の電圧は、Ｉｄ×Ｒｏｎで表されることになる。この場合、オン抵抗Ｒｏｎがばらつくと、充電開始時の電圧は、Ｉｄ×（Ｒｏｎ＋ΔＲｏｎ）となり（ΔＲｏｎは、オン抵抗Ｒｏｎのばらつき分を示す。）、Ｉｄ×ΔＲｏｎの分だけ充電開始電圧が変動する。また、オン抵抗Ｒｏｎと第１積分回路Ｃ１との時定数により、充電開始時の電圧に達するまでの時間にばらつきが生じる。
【００３１】
例えば図１０の実線で示す波形のように、第１積分回路Ｃ１の新たな充電開始時にオフセット電圧ΔＶが生じると、最大充電電圧がＶａに対してオフセット電圧ΔＶ分ずれたＶａ′となり、放電が開始されてから充電電圧が基準電圧Ｖｒｅｆに到達するまでの時間ｔ１が適切に検出されないことが生じ（図１０では時間ｔ１より短い時間ｔ１′が検出される）、結果的にパルス幅変調信号ＰＷＭｏｕｔが歪むことになる。また、パルス幅変調回路５１の動作中にこのパルス幅変調回路５１を含むスイッチングアンプといった機器の内部温度が上昇すると、この温度変化によって、上記のオン抵抗にばらつきが生じ、オフセット電圧ΔＶが発生する。
【００３２】
オフセット電圧ΔＶが生じると、最大充電電圧Ｖａ′＝Ｖａ＋ΔＶとなり、この場合のｔ１′は数式７で表されるようになる。
【００３３】
【数７】
2009065611.tif 000009
【００３４】
また、この場合の変調度ｍ′は数式８で表される。
【００３５】
【数８】
2009065611.tif 000010
【００３６】
数式８を変形し、数式７のｔ１′を代入すれば、変調度ｍ′は数式９で表される。
【００３７】
【数９】
2009065611.tif 000011
【００３８】
数式９と数式６を比較すれば、明らかなように、数式９において最終行の右辺第２項の（２Ｃ／ＩｄＴ）ΔＶはノイズとなってパルス幅変調信号ＰＷＭｏｕｔに重畳され、信号波形の歪みを生じる原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００３９】
本願発明は、上記した事情のもとで考え出されたものであって、積分回路の充電が開始されるときのオフセット電圧を抑制することにより、適切なパルス幅変調信号を出力することのできるパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。
【課題を解決するための手段】
【００４０】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００４１】
本願発明の第１の側面によって提供されるパルス幅変調回路は、入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分手段を充電させるとともに、前記入力信号に基づく電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分手段とは異なる第２積分手段を充電させる充電制御手段と、一定のバイアス電流に基づいて前記第２期間において前記第１積分手段で蓄積された充電電圧を放電バイアス電流源に向けて放電させるとともに、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分手段で蓄積された充電電圧を前記放電バイアス電流源に向けて放電させる放電制御手段と、前記第２期間が開始されてから前記第１積分手段における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出手段と、前記第３期間が開始されてから前記第２積分手段における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出手段と、前記第１検出手段及び前記第２検出手段から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成手段と、前記第１積分手段に並列に接続された第１スイッチ手段を有し、前記第１検出手段の出力に基づいて前記第１スイッチ手段をオン動作させることにより、前記第１積分手段において蓄積された充電電圧を前記第１スイッチ手段を通じてグランド電位に強制的に放電させる第１放電手段と、前記第２積分手段に並列に接続された第２スイッチ手段を有し、前記第２検出手段の出力に基づいて前記第２スイッチ手段をオン動作させることにより、前記第２積分手段において蓄積された充電電圧を前記第２スイッチ手段を通じてグランド電位に強制的に放電させる第２放電手段と、前記第１放電手段による放電時に前記第１積分手段から前記放電バイアス電流源に流れる電流を阻止する第１電流阻止手段と、前記第２放電手段による放電時に前記第２積分手段から前記放電バイアス電流源に流れる電流を阻止する第２電流阻止手段と、を備えることを特徴としている（請求項１）。
【００４２】
この構成によれば、クロック信号の半周期である第１期間においては、入力信号（例えばオーディオ信号）に基づく電流に基づいて第１積分手段が充電される。続く第２期間においては、一定のバイアス電流に基づいて第１積分手段の充電電圧が放電される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分手段が充電され、続く第３期間においては、一定のバイアス電流に基づいて第２積分手段の充電電圧が放電される。
【００４３】
第２期間においては、この第２期間が開始されてから第１積分手段における電圧が所定の基準電圧に到達するまでの時間が検出され、第３期間においては、この第３期間が開始されてから第２積分手段における電圧が所定の基準電圧に到達するまでの時間が検出される。これら検出された時間は、クロック信号の半周期ごとに交互に繰り返し出力され、これらの時間に基づいて当該時間のパルス幅を有するパルス信号が生成される。
【００４４】
そして、第２期間においては、第１検出手段の出力に基づいて、第１積分手段に並列に接続された第１スイッチ手段をオン動作させることにより、第１積分手段の充電電圧が第１スイッチ手段を通じてグランド電位に強制的に放電される。この放電時に第１積分手段から放電バイアス電流源に流れる電流が阻止される。また、第３期間においては、第２検出手段の出力に基づいて、第２積分手段に並列に接続された第２スイッチ手段をオン動作させることにより、第２積分手段の充電電圧が第２スイッチ手段を通じてグランド電位に強制的に放電される。この放電時に第２積分手段から放電バイアス電流源に流れる電流が阻止される。
【００４５】
ここで、第１スイッチ手段（又は第２スイッチ手段）が例えばオン抵抗を有する素子で構成されている場合、そのオン抵抗によって第１積分手段（又は第２積分手段）から放電バイアス電流源に電流が流れ、第１積分手段が次の期間において新たに充電される際、オフセット電圧が生じることがある。また、このパルス幅変調回路の動作中にパルス幅変調回路を含むスイッチングアンプの内部温度が上昇すると、同様にオフセット電圧が生じることがある。本願発明によれば、第１積分手段の充電電圧が第１スイッチ手段を通じてグランド電位に強制的に放電されるときに、第１積分手段から放電バイアス電流源に流れる電流が阻止されるので、第１積分手段が次の期間において新たに充電される際、温度上昇によって第１スイッチ手段のオン抵抗にばらつきが生じ、オフセット電圧が生じることが抑制される。そのため、新たな充電を０［Ｖ］から開始させることができ、適切なパルス幅変調信号を出力することができる。
【００４６】
本願発明のパルス幅変調回路において、前記放電制御手段は、前記第１積分手段と前記放電バイアス電流源との間に設けられた第３スイッチ手段と、前記第２積分手段と前記放電バイアス電流源との間に設けられた第４スイッチ手段とを有し、前記第１電流阻止手段は、前記第１放電手段による放電時に前記第３スイッチ手段をオフ動作させることにより前記第１積分手段と前記放電バイアス電流源との間を遮断するものであり、前記第２電流阻止手段は、前記第２放電手段による放電時に前記第４スイッチ手段をオフ動作させることにより前記第２積分手段と前記放電バイアス電流源との間を遮断するものであるとよい（請求項２）。
【００４７】
本願発明のパルス幅変調回路において、前記第１検出手段は、前記第１期間において前記第１積分手段に蓄積された充電電圧と所定の基準電圧とを比較する第１比較手段を有し、前記第２検出手段は、前記第２期間において前記第２積分手段に蓄積された充電電圧と所定の基準電圧とを比較する第２比較手段を有し、前記第１電流阻止手段は、前記第１比較手段の出力と、前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号とに基づいて、前記第３スイッチ手段をオフ動作させ、前記第２電流阻止手段は、前記第２比較手段の出力と前記切換信号とに基づいて、前記第４スイッチ手段をオフ動作させるとよい（請求項３）。
【００４８】
本願発明のパルス幅変調回路において、前記パルス信号生成手段は、前記第１比較手段の出力と、前記第２比較手段の出力とに基づいて前記パルス信号を生成するとよい（請求項４）。
【００４９】
本願発明のパルス幅変調回路において、前記積分制御手段は、前記入力信号に基づく電圧を電流に変換する電圧電流変換手段を含み、前記電圧電流変換手段によって変換された電流に基づいて前記第１期間において前記第１積分手段を充電させるとともに、前記電圧電流変換手段によって変換された電流に基づいて前記第２期間において前記第２積分手段を充電させるとよい（請求項５）。
【００５０】
本願発明の第２の側面によって提供されるスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴としている（請求項６）。
【００５１】
この構成によれば、このスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路を備えているので、第１の側面によって提供されるパルス幅変調回路と同様の作用効果を奏する。
【００５２】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００５３】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００５４】
図１は、本願発明に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋ＥB，−ＥBを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。
【００５５】
パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅSをパルス幅変調して変調信号ＰＷＭｏｕｔを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭｏｕｔは、スイッチング回路２に入力される。
【００５６】
スイッチング回路２では、第１電源４及び第２電源５から正負の電源電圧＋ＥB，−ＥBが供給され、変調された変調信号ＰＷＭｏｕｔに基づいて、電源電圧＋ＥB，−ＥBが交互にスイッチングされる。すなわち、スイッチング回路２は、変調信号ＰＷＭｏｕｔに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、パルス幅変調回路１から出力される変調信号ＰＷＭｏｕｔの位相を反転させるインバータ２ａと、このインバータ２ａによって変調信号ＰＷＭｏｕｔが反転された変調信号ＰＷＭｏｕｔ′に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。
【００５７】
両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭｏｕｔと、反転された変調信号ＰＷＭｏｕｔ′とによって交互にオン、オフ動作し、スイッチングされた正負の電源電圧＋ＥB，−ＥBをローパスフィルタ回路３及び負荷ＲＬに対して供給する。
【００５８】
ローパスフィルタ回路３は、コイルＬ0及びコンデンサＣ0によるＬＣ回路によって構成されている。ローパスフィルタ回路３は、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋ＥB，−ＥBの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。
【００５９】
パルス幅変調回路１は、図２に示すように、クロック生成回路１１と、電圧電流変換回路１２と、放電用バイアス電流源１３と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２比較回路１５，１６と、第１及び第２リセット回路１７，１８と、第１及び第２放電制御回路１９，２０と、信号出力回路２１とによって構成されている。
【００６０】
クロック生成回路１１は、クロック信号発生器１１ａの出力に基づいて、第１及び第２スイッチＳＷ１，ＳＷ２を切り換えるための第１及び第２切換信号φ１，φ２を生成する回路である。クロック信号発生器１１ａは、デューティ比がほぼ５０％のクロック信号である第１切換信号φ１を出力するものである。クロック信号発生器１１ａの出力は、ＮＯＴ回路１１ｂによって反転され、第１切換信号φ１に対して逆位相の関係を有する第２切換信号φ２が生成される。
【００６１】
なお、クロック生成回路１１は、パルス幅変調回路１の外部に設けられ、外部からクロック信号をパルス幅変調回路１に対して与えるように構成されていてもよい。また、クロック生成回路１１の後段には、図示しないデッドタイム生成回路が設けられていてもよい。デッドタイム生成回路は、第１及び第２切換信号φ１，φ２の出力レベルが同時に一致しないように、第１及び第２切換信号φ１，φ２のレベル反転時を所定時間だけそれぞれ遅らせる回路である。
【００６２】
また、以下の説明では、便宜上、図３及び図４に示すように、第１切換信号φ１が最初にハイレベルになる期間を第１期間Ｔ１、続くローレベルの期間を第２期間Ｔ２、続くハイレベルの期間を第３期間Ｔ３とそれぞれ言うことにする。
【００６３】
図２に戻り、電圧電流変換回路１２は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅSを電圧−電流変換する回路である。また、電圧電流変換回路１２は、充電用バイアス電流源（図略）を有しており、第１及び第２積分回路Ｃ１，Ｃ２を充電する回路である。電圧電流変換回路１２は、後述するように、第１及び第２スイッチＳＷ１，２を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第１及び第２スイッチＳＷ１，２がオン動作するタイミングで第１及び第２積分回路Ｃ１，Ｃ２をそれぞれ充電する。
【００６４】
ここで、電圧電流変換回路１２における変換コンダクタンスをＧｍとすると、オーディオ信号ｅSが電圧電流変換回路１２で変換される電流Δｉは、Δｉ＝Ｇｍ・ｅSで表すことができる。また、充電用バイアス電流源における充電バイアス電流をＩｃとすると、第１及び第２積分回路Ｃ１，Ｃ２に供給される電流は、Ｉｃ＋Ｇｍ・ｅS＝Ｉｃ＋Δｉで表すことができる。この電流（Ｉｃ＋Δｉ）の大きさは、オーディオ信号ｅSの正負の方向及び振幅の大きさに依存する。
【００６５】
放電用バイアス電流源１３は、負の電源電圧［−Ｖ］に接続され、第１又は第２積分回路Ｃ１，Ｃ２が放電されるときに、一定電流である放電バイアス電流Ｉｂを流すためのものである。すなわち、放電用バイアス電流源１３は、後述するように、第３及び第４スイッチＳＷ３，４を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第３及び第４スイッチＳＷ３，４がオン動作するタイミングで、第１及び第２積分回路Ｃ１，Ｃ２に蓄積された充電電圧を、放電バイアス電流Ｉｄとして引き込むことにより、第１及び第２積分回路Ｃ１，Ｃ２を一定の放電量で放電させるものである。
【００６６】
第１及び第２スイッチＳＷ１，ＳＷ２は、第１及び第２積分回路Ｃ１，Ｃ２を充電させるためにオン動作されるものである。第１及び第２スイッチＳＷ１，ＳＷ２は、クロック生成回路１１から出力される第１及び第２切換信号φ１，φ２に基づいてオン、オフ動作される。すなわち、第１スイッチＳＷ１は、図３（ａ）に示すように、第１切換信号φ１がハイレベルの状態でオン動作し、第１切換信号φ１がローレベルの状態でオフ動作する。また、第２スイッチＳＷ２は、図３（ｂ）に示すように、第２切換信号φ２がハイレベルの状態でオン動作し、第２切換信号φ２がローレベルの状態でオフ動作する。
【００６７】
第３及び第４スイッチＳＷ３，ＳＷ４は、放電用バイアス電流源１３によって供給される放電バイアス電流Ｉｄを用いて第１及び第２積分回路Ｃ１，Ｃ２に蓄積された電荷を放電させるためにオン動作されるものである。第３及び第４スイッチＳＷ３，ＳＷ４は、後述する第１及び第２放電制御回路１９，２０からの制御信号φ３，φ４に基づいてオン、オフ動作される。すなわち、第３スイッチＳＷ３は、制御信号φ３がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。また、第４スイッチＳＷ４は、制御信号φ４がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。制御信号φ３，φ４は、第１及び第２放電制御回路１９，２０の後述する第１及び第２ＡＮＤ回路１９ａ，２０ａから出力される。
【００６８】
第１及び第２積分回路Ｃ１，Ｃ２は、それぞれ充電用コンデンサによって構成されており、所定の電荷を蓄えることにより充電し、電荷が放出されることにより放電する回路である。具体的には、第１積分回路Ｃ１は、第１期間Ｔ１において、第１スイッチＳＷ１がオン動作（このとき、第３スイッチＳＷ３はオフ動作）することにより、電圧電流変換回路１２からの電流（Ｉｃ＋Δｉ）で充電される。また、第１積分回路Ｃ１は、次の第２期間Ｔ２中において第３スイッチＳＷ３がオン動作（このとき、第１スイッチＳＷ１はオフ動作）することにより、第１積分回路Ｃ１で蓄積された電荷が放電用バイアス電流源１３に流れ、放電される。
【００６９】
一方、第２積分回路Ｃ２は、第１積分回路Ｃ１が放電される第２期間Ｔ２において、第２スイッチＳＷ２がオン動作（このとき、第４スイッチＳＷ４はオフ動作）することにより、電圧電流変換回路１２からの電流（Ｉｃ＋Δｉ）で充電される。また、第２積分回路Ｃ２は、次の第３期間Ｔ３中において第４スイッチＳＷ４がオン動作（この場合、第２スイッチＳＷ２はオフ動作）することにより、第２積分回路Ｃ２で蓄積された電荷が放電用バイアス電流源１３に流れ、放電される。
【００７０】
このように、第１及び第２積分回路Ｃ１，Ｃ２では、第１及び第２切換信号φ１，φ２のレベルが維持される単位期間（例えば図３に示す第１期間Ｔ１又は第２期間Ｔ２）ごとにおいて、交互に充電及び放電が行われる。
【００７１】
ここで、第１及び第２積分回路Ｃ１，Ｃ２の充放電に関する回路接続構成を説明すると、電圧電流変換回路１２には、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端は、第１積分回路Ｃ１の一端（図２のＡ点参照）に接続されており、これにより、第１積分回路Ｃ１の充電経路が形成される。なお、第１積分回路Ｃ１の他端はグランド電位に接続されている。第１積分回路Ｃ１の一端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１３に接続されており、これにより、第１積分回路Ｃ１の放電経路が形成される。
【００７２】
一方、第２スイッチＳＷ２の他端は、第２積分回路Ｃ２の一端（図２のＡ′点参照）に接続されており、これにより、第２積分回路Ｃ２の充電経路が形成される。なお、第２積分回路Ｃ２の他端はグランド電位に接続されている。第２積分回路Ｃ２の一端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１３に接続されており、これにより、第２積分回路Ｃ２の放電経路が形成される。
【００７３】
第１及び第２比較回路１５，１６は、第１及び第２積分回路Ｃ１，Ｃ２において蓄積される電圧と、所定の基準電圧Ｖｒｅｆとを比較することにより、その出力においてパルス幅変調信号ＰＷＭｏｕｔのパルス幅を規定して出力するための回路である。なお、第１及び第２比較回路１５，１６が例えばＣＭＯＳインバータ素子で構成される場合、基準電圧Ｖｒｅｆは、ＣＭＯＳインバータ素子のハイレベルとローレベルとで規定される閾値に相当し、通常、この閾値はそのＣＭＯＳインバータ素子の電源電圧の約１／２に設定される。例えば、ＣＭＯＳインバータ素子の電源電圧が約５Ｖであるとすると、基準電圧Ｖｒｅｆは、その半分の約２．５Ｖとなる。
【００７４】
第１及び第２比較回路１５，１６の正（＋）側入力端子には、基準電圧Ｖｒｅｆがそれぞれ入力され、負（−）側入力端子には、第１及び第２積分回路Ｃ１，Ｃ２の一端がそれぞれ接続されている。
【００７５】
第１及び第２比較回路１５，１６の出力（図２のＢ点及びＢ′点参照）は、通常ハイレベルであり、各負側入力端子における電圧（第１及び第２積分回路Ｃ１，Ｃ２による充電電圧）が基準電圧Ｖｒｅｆより高くなると、出力端子からローレベルの信号が出力される。
【００７６】
第１及び第２リセット回路１７，１８は、第１及び第２積分回路Ｃ１，Ｃ２がそれぞれ放電されている期間において、第１及び第２積分回路Ｃ１，Ｃ２における放電を強制的に終了させる（リセットする）ための回路である。第１リセット回路１７は、第１ＮＡＮＤ回路１７ａ、第１ＮＯＴ回路１７ｂ及び第５スイッチＳＷ５からなり、第２リセット回路１８は、第２ＮＡＮＤ回路１８ａ、第２ＮＯＴ回路１８ｂ及び第６スイッチＳＷ６からなる。
【００７７】
第１ＮＡＮＤ回路１７ａは、その一方の入力端子が第１比較回路１５の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。第１ＮＡＮＤ回路１７ａの出力（図２のＣ点参照）は、第１ＮＯＴ回路１７ｂの入力端子に接続され、第１ＮＯＴ回路１７ｂの出力（図２のＥ点参照）は第５スイッチＳＷ５に接続され、第１ＮＡＮＤ回路１７ａ及び第１ＮＯＴ回路１７ｂによって、第５スイッチＳＷ５のオン、オフ動作が制御される。
【００７８】
一方、第２ＮＡＮＤ回路１８ａは、その一方の入力端子が第２比較回路１６の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。第２ＮＡＮＤ回路１８ａの出力（図２のＣ′点参照）は、第２ＮＯＴ回路１８ｂの入力端子に接続され、第２ＮＯＴ回路１８ｂの出力（図２のＥ′点参照）は第６スイッチＳＷ６に接続され、第２ＮＡＮＤ回路１８ａ及び第２ＮＯＴ回路１８ｂによって、第６スイッチＳＷ６のオン、オフ動作が制御される。
【００７９】
第１及び第２放電制御回路１９，２０は、それぞれ第１及び第２ＡＮＤ回路１９ａ，２０ａからなる。第１及び第２放電制御回路１９，２０は、第３及び第４スイッチＳＷ３，ＳＷ４に制御信号φ３，φ４を出力して第３及び第４スイッチＳＷ３，ＳＷ４をオン、オフ動作させることにより、第１及び第２積分回路Ｃ１，Ｃ２における放電動作を制御する。また、第１及び第２放電制御回路１９，２０は、後述するように、所定のタイミングで第３及び第４スイッチＳＷ３，ＳＷ４をオフ動作させることにより、第５及び第６スイッチＳＷ５，ＳＷ６のオン抵抗によるオフセット電圧を生じさせないようにする。
【００８０】
第１ＡＮＤ回路１９ａは、その一方の入力端子が第１ＮＡＮＤ回路１７ａの出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。第１ＡＮＤ回路１９ａの出力（図２のＤ点参照）は、第３スイッチＳＷ３に接続され、第１ＡＮＤ回路１９ａは、第１ＮＡＮＤ回路１７ａの出力と第２切換信号φ２との論理積を演算することにより、第３スイッチＳＷ３のオン、オフ動作を制御する。
【００８１】
第２ＡＮＤ回路２０ａは、その一方の入力端子が第２ＮＡＮＤ回路１８ａの出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。第２ＡＮＤ回路２０ａの出力（図２のＤ′点参照）は、第４スイッチＳＷ４に接続され、第２ＡＮＤ回路２０ａは、第２ＮＡＮＤ回路１８ａの出力と第１切換信号φ１との論理積を演算することにより、第４スイッチＳＷ４のオン、オフ動作を制御する。
【００８２】
信号出力回路２１は、第１及び第２ＮＯＲ回路２１ａ，２１ｂと、ＯＲ回路２１ｃとによって構成されている。第１ＮＯＲ回路２１ａは、その一方の入力端子が第１比較回路１５の出力端子に接続され（図２のＢ点参照）、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。一方、第２ＮＯＲ回路２１ｂは、その一方の入力端子が第２比較回路１６の出力端子に接続され（図２のＢ′点参照）、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。
【００８３】
第１ＮＯＲ回路２１ａの出力端子（図２のＦ点参照）及び第２ＮＯＲ回路２１ｂの出力端子（図２のＦ′点参照）は、ＯＲ回路２１ｃの各入力端子に接続され、ＯＲ回路２１ｃの出力端子（図２のＧ点参照）は、パルス幅変調信号ＰＷＭｏｕｔとして後段のスイッチング回路２（図１参照）に接続される。
【００８４】
第１ＮＯＲ回路２１ａは、第１切換信号φ１と、第１比較回路１５の出力との否定論理和を演算することにより、第１積分回路Ｃ１による放電が開始されてから、第１積分回路Ｃ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。第２ＮＯＲ回路２１ｂは、第２切換信号φ２と、第２比較回路１６の出力との否定論理和を演算することにより、第２積分回路Ｃ２による放電が開始されてから、第２積分回路Ｃ２の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。
【００８５】
ＯＲ回路２１ｃは、第１及び第２ＮＯＲ回路２１ａ，２１ｂの各出力の論理和を演算し、第１及び第２ＮＯＲ回路２１ａ，２１ｂの各出力を一つのパルス幅変調信号ＰＷＭｏｕｔにしてスイッチング回路２に出力するものである。
【００８６】
図３及び図４は、上記パルス幅変調回路１における各信号のタイミングチャートを示す図であり、図３は、主として第１積分回路Ｃ１における充放電動作に関する各信号を示し、図４は、主として第２積分回路Ｃ２における充放電動作に関する各信号を示す。図３及び図４は、オーディオ信号ｅSが無信号の場合（Ｇ・ｅS＝０）を示している。
【００８７】
図３における第１期間Ｔ１では、クロック発生回路１１からの第１切換信号φ１がハイレベル（第２切換信号φ２がローレベル）であり（図３（ａ）参照）、これによって第１スイッチＳＷ１がオン動作（第３スイッチＳＷ３はオフ動作）する。そのため、第１積分回路Ｃ１には、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）が供給され、第１積分回路Ｃ１は充電される（図３（ｃ）のＡ点波形参照）。
【００８８】
第１積分回路Ｃ１が充電されているときのＡ点波形に示す傾きは、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）の大きさに比例する。すなわち、電流（Ｉｃ＋Δｉ）が大きいとＡ点波形に示す傾きは急になり、電流（Ｉｃ＋Δｉ）が小さいとＡ点波形に示す傾きは緩やかになる。
【００８９】
第１期間Ｔ１では、第１比較回路１５において第１積分回路Ｃ１が充電されたことによる電圧が基準電圧Ｖｒｅｆを上回ると、第１比較回路１５の出力がハイレベルからローレベルになる（図３（ｄ）のＢ点波形参照）。このとき、第１ＮＡＮＤ回路１７ａには、第１比較回路１５の出力が入力されるが、第２切換信号φ２がローレベルを維持しているので、第１ＮＡＮＤ回路１７ａの出力は、ハイレベルに維持される（図３（ｅ）のＣ点波形参照）。
【００９０】
また、第１期間Ｔ１においては第２切換信号φ２がローレベルであるので、第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２では、第１期間Ｔ１の半周期前の期間Ｔ０において充電された電荷が放電用バイアス電流源１３に流れ、一定の放電量で放電されている（図４（ｃ）のＡ′点波形参照）。
【００９１】
第１積分回路Ｃ１における充電動作は、第１切換信号φ１のレベルが反転するまで継続され、第１切換信号φ１が反転してローレベルになると（第２期間Ｔ２参照）、第１スイッチＳＷ１がオフ動作し、第１積分回路Ｃ１における充電動作が終了する。
【００９２】
したがって、第１積分回路Ｃ１における充電は、第１切換信号φ１のレベルが反転するときに最大となり、図３（ｃ）に示すように最大充電電圧Ｖａとなる。なお、オーディオ信号ｅSが無信号のときの最大充電電圧Ｖａは、基準電圧Ｖｒｅｆの約２倍の値になるように、回路定数で設定されている。
【００９３】
次に、第２期間Ｔ２においては、第２切換信号φ２がローレベルからハイレベルになる。このとき、第１ＮＡＮＤ回路１７ａには、第１比較回路１５の出力と第２切換信号φ２とが入力されるので、第１ＮＡＮＤ回路１７ａの出力はハイレベルのままである（Ｃ点波形参照）。第１ＡＮＤ回路１９ａには、第１ＮＡＮＤ回路１７ａの出力と第２切換信号φ２とが入力されるので、第１ＡＮＤ回路１９ａの出力（制御信号φ３）は、第２切換信号φ２のレベルが変化するとともに、ローレベルからハイレベルに変化する（図３（ｆ）のＤ点波形参照）。この制御信号φ３により、第３スイッチＳＷ３がオン動作する。
【００９４】
この第３スイッチＳＷ３のオン動作により、第１積分回路Ｃ１で第１期間Ｔ１において充電された電荷が第３スイッチＳＷ３を通じて放電用バイアス電流源１３に流れる。この場合、放電バイアス電流Ｉｄが一定であるので、第１積分回路Ｃ１は一定の放電量で放電される（Ａ点波形参照）。
【００９５】
第２期間Ｔ２において、第１比較回路１５で第１積分回路Ｃ１の充電電圧が基準電圧Ｖｒｅｆを下回ると、第１比較回路１９の出力がローレベルからハイレベルになる（Ｂ点波形参照）。これにより、第１ＮＡＮＤ回路１７ａの出力は、ハイレベルからローレベルになる（Ｃ点波形参照）。第１ＮＡＮＤ回路１７ａの出力は、第１ＮＯＴ回路１７ｂで反転され、これがリセット信号として第５スイッチＳＷ５に出力される（図３（ｇ）のＥ点波形参照）。
【００９６】
すなわち、第５スイッチＳＷ５がオフ状態からオン状態になり、第１積分回路Ｃ１から放電用バイアス電流源１３に放電されていた電荷は、第５スイッチＳＷ５を通じてグランド端子に流れ、強制的にかつ一気に放電が行われる。
【００９７】
一方、第１ＡＮＤ回路１９ａの出力は、第１ＮＡＮＤ回路１７ａの出力がハイレベルからローレベルになることにより（Ｃ点波形参照）、ハイレベルからローレベルになり、これにより、第３スイッチＳＷ３がオフ動作となる。この第３スイッチＳＷ３のオフ動作により、第１積分回路Ｃ１における第５スイッチＳＷ５によるオン抵抗の影響を抑制することができる。
【００９８】
すなわち、第５スイッチＳＷ５がオン動作することにより、第１積分回路Ｃ１における充電電圧は、第５スイッチＳＷ５を介して一気にグランド電位に向けて放電されるのであるが、従来構成では、第５スイッチＳＷ５のオン抵抗を介して放電用バイアス電流源１３に向けて電流が流れるようになり、第１積分回路Ｃ１において新たに充電が開始されるとき、第１積分回路Ｃ１にオフセット電圧ΔＶが生じるようになり、オフセット電圧の影響で充放電波形（Ａ点波形）に歪みが生じる。
【００９９】
しかしながら、本実施形態のように、第１積分回路Ｃ１が第５スイッチＳＷ５においてリセットされた後に、第３スイッチＳＷ３がオフ動作されることにより、第５スイッチＳＷ５のオン抵抗による電流の、第３スイッチＳＷ３を経由して放電用バイアス電流源１３に至る放電経路を遮断することができ、第１積分回路Ｃ１における電圧は、再び第５スイッチＳＷ５を通じてグランド端子に向けて放電されることになる。そのため、続く第３期間Ｔ３においては、第１スイッチＳＷ１が第１切換信号φ１によってオン動作することにより新たに第１積分回路Ｃ１で充電が開始されるが（Ａ点波形参照）、第１積分回路Ｃ１から第５スイッチＳＷ５に流れる放電電流がゼロとなっており、すなわち第１積分回路Ｃ１においてオフセット電圧ΔＶが生じなくなり、基準電位の０［Ｖ］から充電が開始されるので、適切なパルス幅変調信号を出力することができる。
【０１００】
図５は、本実施形態を適用した場合の第１積分回路Ｃ１における充放電波形を示す図である。図５によると、第５スイッチＳＷ５のリセット後の第１積分回路Ｃ１の充電電圧が基準電位の０［Ｖ］になっている。そのため、新たに充電が開始された場合でも、良好なパルス幅変調を行うことができる。
【０１０１】
図３に戻り、信号出力回路２１の第１ＮＯＲ回路２１ａには、第１切換信号φ１と第１比較回路１５の出力とが入力されるため、第１ＮＯＲ回路２１ａは、第１期間Ｔ１において第１積分回路１７が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（図３（ｈ）のＦ点波形参照）。
【０１０２】
次に、図４を参照して第２積分回路Ｃ２における充放電動作を説明すると、第２積分回路Ｃ２では、第１積分回路Ｃ１における充放電動作と比べ、単位期間（半周期）だけ充放電動作がずれている点で異なる。
【０１０３】
すなわち、第１積分回路Ｃ１では第１期間Ｔ１において充電が開始され、第２期間Ｔ２において放電が行われるが、第２積分回路Ｃ２では第２期間Ｔ２において充電が開始され、第３期間Ｔ３において放電が行われる。このように、第１積分回路Ｃ１及び第２積分回路Ｃ２では、半周期ずれて充放電動作が行われる。
【０１０４】
第２積分回路Ｃ２では、第２期間Ｔ２において第２スイッチＳＷ２がオン動作することにより、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）が第２スイッチＳＷ２を介して供給されて充電される。
【０１０５】
第３期間Ｔ３において第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２が放電され、第２積分回路Ｃ２の充電電圧が基準電圧Ｖｒｅｆを到達したとき、リセット信号によって第６スイッチＳＷ６がオン動作して、第２積分回路Ｃ２の充電電圧が一気に放電される。その直後に、第４スイッチＳＷ４がオフ動作するので、第６スイッチＳＷ６のオン抵抗による電流が放電用バイアス電流源１３に流れるのが阻止される。したがって、第１積分回路Ｃ１と同様に、第２積分回路Ｃ２で新たに充電が開始されるとき、第２積分回路Ｃ２におけるオフセット電圧ΔＶが抑制され、適切なパルス幅変調信号を出力することができる。
【０１０６】
また、信号出力回路２１の第２ＮＯＲ回路２１ｂには、第１切換信号φ１と第２比較回路２０の出力とが入力されるが、第２ＮＯＲ回路２１ｂの出力は、ローレベルを維持する（図４（ｈ）のＦ′点波形参照）。したがって、ＯＲ回路２１ｃの出力（図４（ｉ）のＧ点波形参照）は、第１ＮＯＲ回路２１ａの出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭｏｕｔとして出力される。
【０１０７】
このように、本実施形態では、第３スイッチＳＷ３をオン動作させることにより第１積分回路Ｃ１で蓄積された電荷を一定の放電量で放電させ、その放電中に第５スイッチＳＷ５をオン動作させることにより、第１積分回路Ｃ１を一気にかつ強制的に放電させる。そして、その直後に、オン動作していた第３スイッチＳＷ３をオフ動作させるので、第３スイッチＳＷ３を経由して放電用バイアス電流源１３に至る第１積分回路Ｃ１の放電経路を遮断することができ、第５スイッチＳＷ５のオン抵抗によるオフセット電圧ΔＶを抑制することができ、適切なパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
【０１０８】
また、同様に、第２積分回路Ｃ２においても、第６スイッチＳＷ６のオン抵抗によるオフセット電圧ΔＶが抑制され、適切なパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
【０１０９】
なお、上記実施形態においては、第５スイッチＳＷ５による第１積分回路Ｃ１のリセット動作とほぼ同時に第３スイッチＳＷ３をオフ動作させていたが、第３スイッチＳＷ３をオフ動作させるタイミングは、第５スイッチＳＷ５によるリセット動作の後であって新たに充電が開始されるまでの間（図３の期間ＴＡ参照）であればいつでもよい。第１積分回路Ｃ１において新たに充電が開始されるときに、第１積分回路Ｃ１の一端における電位がゼロになっておればよいからである。
【０１１０】
図６は、図２に示したパルス幅変調回路１の変形例に係るパルス幅変調回路１Ａを示す図である。図２に示したパルス幅変調回路１は、第１及び第２放電制御回路１９，２０が、それぞれ第１及び第２ＡＮＤ回路１９ａ，２０ａによって構成されたが、第１放電制御回路１９Ａは、ＮＡＮＤ回路１９ｂとその出力に接続されたＮＯＴ回路１９ｃとによって構成されてもよい。また、第２放電制御回路２０Ａも、ＮＡＮＤ回路２０ｂとその出力に接続されたＮＯＴ回路２０ｃとによって構成されてもよい。このパルス幅変調回路１Ａによっても、図２に示したパルス幅変調回路１と同様の作用効果を奏する。
【０１１１】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１及び第２実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。
【図面の簡単な説明】
【０１１２】
【図１】本願発明に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。
【図２】図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。
【図３】各信号の電圧波形を示すタイミングチャートであり、主に第１積分回路における充放電動作を示す図である。
【図４】各信号の電圧波形を示すタイミングチャートであり、主に第２積分回路における充放電動作を示す図である。
【図５】本実施形態に係る積分回路における充放電波形を示す図である。
【図６】図２に示したパルス幅変調回路の変形例を示す図である。
【図７】従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。
【図８】従来のパルス幅変調回路を示す回路図である。
【図９】従来のパルス幅変調回路における各信号の電圧波形を示すタイミングチャートである。
【図１０】従来の積分回路における充放電波形を示す図である。
【符号の説明】
【０１１３】
１  パルス幅変調回路
２  スイッチング回路
３  ローパスフィルタ回路
４  第１電源
５  第２電源
１１  クロック生成回路
１２  電圧電流変換回路
１３  放電用バイアス電流源
１５  第１比較回路
１６  第２比較回路
１７  第１リセット回路
１８  第２リセット回路
１９  第１放電制御回路
２０  第２放電制御回路
２１  信号出力回路
Ｃ１  第１積分回路
Ｃ２  第２積分回路
ｅS  オーディオ信号
Ｉｃ  充電バイアス電流
Ｉｄ  放電バイアス電流
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＳＷ３  第３スイッチ
ＳＷ４  第４スイッチ
ＳＷ５  第５スイッチ
ＳＷ６  第６スイッチ
Ｔ１  第１期間
Ｔ２  第２期間
Ｔ３  第３期間
Ｖｒｅｆ  基準電圧
φ１  第１切換信号
φ２  第２切換信号
φ３  制御信号
φ４  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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