(57)【要約】【課題】外付けの検出用素子や検出用の端子を余分に設けることなく、電源回路の故障を検出できる電源制御回路を提供する。【解決手段】制御用ＩＣ２に内蔵される誤差増幅器２５が、外付けのトランジスタ１５及び８に対して制御信号を印加するための電源制御端子１１に、電源電圧Ｖccと基準電圧との差に応じた制御信号を出力する構成において、異常検出回路２６は、電源制御端子１１の信号レベルが正常時と異なるＧＮＤレベルに変化した場合に電源異常を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外付けの降圧トランジスタを制御することで、所定レベルの電源電圧を生成する電源制御回路において、
前記降圧トランジスタに制御信号を印加するための電源制御端子に、前記電源電圧と基準電圧との差に応じた制御信号を出力する誤差増幅器と、
前記電源制御端子の信号レベルが正常時と異なる状態に変化した場合に、電源異常を検出する異常検出回路とを備えたことを特徴とする電源制御回路。
【請求項２】
前記異常検出回路は、前記誤差増幅器内部の出力信号レベルが正常時と異なる状態に変化した場合に、電源異常を検出することを特徴とする請求項１記載の電源制御回路。
【請求項３】
前記誤差増幅器は、
前記電源電圧と基準電圧との差に応じた増幅信号を出力するオペアンプと、
前記電源制御端子とグランドとの間に接続され、前記オペアンプの出力信号によって制御される内部トランジスタとで構成され、
前記異常検出回路は、前記オペアンプの出力信号レベルが正常時と異なる状態に変化した場合に、電源異常を検出することを特徴とする請求項２記載の電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外付けの降圧トランジスタを制御することで、所定レベルの電源電圧を生成する電源制御回路に関する。
【背景技術】
【０００２】
車両に搭載されるＥＣＵ（Electronic Control Unit）では、１２Ｖ程度のバッテリ電源よりトランジスタを制御して５Ｖ電源を生成し、ＥＣＵを構成するマイクロコンピュータの動作用電源として供給する。この場合、バッテリ電源との間にショート故障が発生すると、５Ｖ電源の生成は不能となる。そのようなショート故障を検出する技術として、外付けの抵抗素子を介して過電流が流れた場合の電圧降下を検出するものがある（特許文献１）。
また、特許文献２には、ＥＣＵの低消費電力化が進んだ結果、その消費電流を上回って外部から入力保護回路を介して電源出力線に流れ込む電流が発生する場合に、過剰な電流分をシンクする構成を設けた電源回路が開示されている。
【特許文献１】特開２００６−２５４６５７号公報
【特許文献２】特開２００５−７１３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１の構成では、外付けの抵抗素子と、その抵抗素子の端子電圧をモニタするための端子とが余分に必要となる問題がある。また、特許文献２は、元々ショート故障のような異常状態を検出する目的で構成されたものではないため、ショート故障が発生した結果として過剰な電流が流れた場合でも、その電流を吸収してしまうことで故障が検出できなくなるおそれがある。
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、外付けの検出用素子や検出用の端子を余分に設けることなく、電源回路の故障を検出できる電源制御回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の電源制御回路によれば、当該回路に内蔵される誤差増幅器が、外付けの降圧トランジスタに対して制御信号を印加するための電源制御端子に、電源電圧と基準電圧との差に応じた制御信号を出力する構成において、異常検出回路は、電源制御端子の信号レベルが正常時と異なる状態に変化した場合に電源異常を検出する。すなわち、降圧トランジスタに短絡故障が発生すると電源電圧が上昇するため、基準電圧との差が大きくなり、誤差増幅器は、降圧トランジスタをＯＦＦさせる方向に制御信号を変化させる。その結果、誤差増幅器の出力信号レベル，つまり電源制御端子の制御信号レベルは、制御状態が正常な場合に示すレベルから変化する。したがって、異常検出用の外付け素子や端子を余分に必要とすることなく、電源の異常を検出することができる。
【０００６】
請求項２記載の電源制御回路によれば、異常検出回路は、誤差増幅器内部の出力信号レベルが正常時と異なる状態に変化した場合に、電源異常を検出する。すなわち、降圧した電源の出力端子が地絡したり、或いは、電源制御回路と降圧トランジスタを含む外付け回路との接続の一部が断線した場合には、電源電圧が低下するため、誤差増幅器は、降圧トランジスタをＯＮさせる方向に制御信号を変化させる。ここで、降圧トランジスタを電流制御する場合には、電流が増加しても電源制御端子の電圧レベルは変化しない構成となるので、誤差増幅器内部の出力信号レベルが正常状態から変化したか否かを監視することで、請求項１と同様に電源異常を検出することができる。
【０００７】
請求項３記載の電源制御回路によれば、誤差増幅器を、電源電圧と基準電圧との差に応じた増幅信号を出力するオペアンプと、電源制御端子とグランドとの間に接続され、オペアンプの出力信号によって制御される内部トランジスタとで構成し、異常検出回路を、オペアンプの出力信号レベルが正常時と異なる状態に変化した場合に、電源異常を検出するように構成する。この場合、請求項２で述べたような故障が発生すると、オペアンプの出力信号レベルはグランドレベルとなるように変化するので、その信号変化を捉えることで電源異常を検出することができる。
【発明を実施するための最良の形態】
【０００８】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、車両の電子制御ユニット（ＥＣＵ）で用いられる電源回路を示している。電源回路１は、制御用ＩＣ（電源制御回路）２と、外付け回路部３とで構成されている。電源回路１は、バッテリ電圧ＶＢ（１２Ｖ）を入力電圧とし、電源電圧Ｖcc（５Ｖ）を生成するシリーズレギュレータ方式の定電圧電源回路である。電源電圧Ｖccは、例えば制御用ＩＣ２に内蔵されている図示しないマイクロコンピュータのＩ／Ｏ部分の電源として供給され、ＣＰＵコア部に対しては、更に低い電源電圧（例えば３．３Ｖ）が生成されて供給される。
【０００９】
ＩＣ２の外部において、バッテリ電源線４には、ダイオード５が挿入されている。また、バッテリ電源線４（ダイオード５のアノード側）とＩＣ２の電源端子６との間には、抵抗素子７とＰＮＰ形トランジスタ（降圧用トランジスタ）８とが直列に接続されており、電源端子６とグランドとの間には、平滑用のコンデンサ９が接続されている。ＩＣ２の制御電流供給端子１０と電源制御端子１１は、ＩＣ２の内部において接続されている。このうち制御電流供給端子１０とバッテリ電源線４との間には、抵抗素子１２が接続されている。また、バッテリ電源線４とグランドとの間には抵抗素子１３，１４およびＮＰＮ形トランジスタ１５が直列に接続されており、そのトランジスタ１５のベースは電源制御端子１１に接続されている。
【００１０】
尚、制御電流供給端子１０と電源供給端子１１とを別個に設けているのは、バッテリ電源線４と制御電流供給端子１０との間が断線したり、ＩＣ２の内部で端子１０，１１間が断線することで電源制御が不能となった場合に、トランジスタ１５及び８を確実にＯＦＦするためである。
【００１１】
一方、ＩＣ２の内部において、電源端子６とグランドとの間には、抵抗素子１６，１７の直列回路からなる分圧回路が接続されており、その抵抗素子１６，１７の共通接続点はオペアンプ１８の非反転入力端子に接続されている。オペアンプ１８の反転入力端子には、バンドギャップ基準電圧回路などの基準電圧発生回路（ＢＧＲ）１９から基準電圧Ｖｒが与えられるようになっている。
【００１２】
オペアンプ１８の出力端子は、Ｎチャネル型ＭＯＳトランジスタ（内部トランジスタ）２０のゲートに接続されており、そのトランジスタ２０のドレインとソースは、それぞれ端子１０，１１とグランドに接続されている。また、トランジスタ２０のドレインは、ローパスフィルタ（Filter）２１及び論理反転機能を有するレベルシフト回路（ＬＳＦＴ）２２を介してＡＮＤゲート２３の一方の入力端子に接続されている。ＡＮＤゲート２３の他方の入力端子には、図示しないスタートアップ回路からスタートアップ信号（startup sig.）が与えられるようになっており、ＡＮＤゲート２３の出力端子は、レジスタ（若しくはフリップフロップ）２４のデータ入力端子に接続されている。
【００１３】
フィルタ２１はノイズ除去用であり、レベルシフト回路２２は、トランジスタ２０のドレイン電位をＡＮＤゲート２３のロジックレベル（ハイ）にシフトするために配置されている。スタートアップ信号は、ＩＣ２の電源起動時に各信号の状態が不安定になるが、それに伴いレジスタ２４に異常検出を示すデータが格納されるのを防止するための信号である。また、オペアンプ１８及びトランジスタ２０は誤差増幅器２５し、ローパスフィルタ２１,レベルシフト回路２２,ＡＮＤゲート２３,レジスタ２４は異常検出回路２６を構成している。
【００１４】
次に、本実施例の作用について図２も参照して説明する。図２は、ＩＣ２に対して電源＋Ｂが投入されて起動する場合の各部の信号状態を示すタイミングチャートである。電源＋Ｂが投入されると、最初はＩＣ２の端子１０，１１を経由してトランジスタ１５にベース電流が供給され、トランジスタ１５がＯＮするとトランジスタ８がＯＮする。したがって、端子１０，１１（Ａ点）の電位は、トランジスタ１５のベース−エミッタ間電圧ＶBEとなる。そして、電源端子６における電圧レベルは上昇する。
【００１５】
すると、内部のオペアンプ１８に供給される電源電圧も上昇するが、その上昇過程ではオペアンプ１８の動作は不安定であり、出力端子（Ｂ点）のレベルは過渡的に変動する。その結果、ＡＮＤゲート２２の入力端子（Ｃ点）のレベルは一時的にハイになる場合もあるが、スタートアップ信号はその期間にロウレベルを維持し、所定時間が経過して電源電圧が安定するとハイレベルに変化する。また、レジスタ２４に供給されるクロック信号ＣＬＫは電源投入直後に発振動作を開始するので、レジスタ２４に格納されるデータは最初に００ｈとなる。
【００１６】
電源電圧が安定した＜正常時＞において、オペアンプ１８は、抵抗素子１６及び１７の分圧回路により検出される電源電圧と、基準電圧発生回路１９より与えられる基準電圧との差に応じたゲート信号をトランジスタ２０のゲートに出力する。すると、トランジスタ２０のＯＮ状態に応じてトランジスタ１５のベース電流が調整され（前記ＯＮ状態が深くなるとベース電流は減少する）、それに伴いトランジスタ８のベース，コレクタ電流が調整される。したがって、降圧された電源電圧Ｖccは、トランジスタ８のコレクタ電流に応じて抵抗素子７に発生する電圧降下量により決定される。
【００１７】
この状態から、トランジスタ８のエミッタ−コレクタ間に短絡故障が発生すると、電源端子６に異常電流が流入するため、電圧Ｖccは、コンデンサ９の容量（例えば１００μＦ）と異常電流との時定数に応じて上昇しようとする。オペアンプ１８は、電圧Ｖccが上昇することに伴いトランジスタ２０をフルＯＮさせるので（トランジスタ８をＯＦＦさせる動作）、電源制御端子１１（Ａ点）はＧＮＤレベルとなる。
【００１８】
すると、ＡＮＤゲート２３の入力端子（Ｃ点）のレベルがハイに反転するので、ＡＮＤゲート２３の出力端子（Ｄ点）はハイレベルに変化する。それに伴い、レジスタ２４にはデータ０１ｈが格納される。したがって、例えばＩＣ２内部のマイコンがレジスタ２４を参照することでデータ値が０１ｈに変化したことを検出すれば、トランジスタ８が短絡故障したことによる過電流の発生を検出できる。その結果、例えば電源＋Ｂの入力を制御する図示しないトランジスタをＯＦＦして、電源を遮断するなどの異常処理を行うことが可能となる。
上記のような異常処理を行うための時間を確保するように、コンデンサ９の容量やローパスフィルタ２１，レベルシフト回路２２等の時定数を決定すれば良い。また、例えばロードダンプによる過電圧の印加等も想定する場合は、その影響も考慮して時定数を決定したり、必要に応じてクランプ用のツェナーダイオードを設けるようにする。
【００１９】
以上のように本実施例によれば、制御用ＩＣ２に内蔵される誤差増幅器２５が、外付けのトランジスタ１５及び８に対して制御信号を印加するための電源制御端子１１に、電源電圧Ｖccと基準電圧との差に応じた制御信号を出力する構成において、異常検出回路２６は、電源制御端子１１の制御信号レベルが正常時と異なるＧＮＤレベルに変化した場合に電源異常を検出するようにした。したがって、異常検出用の外付け素子や端子を余分に必要とすることなく、トランジスタ８の短絡故障に伴う過電流の発生を検出することができる。
【００２０】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の制御用ＩＣ（電源制御回路）３１は、第１実施例のレベルシフト回路２２及びＡＮＤゲート２３に替えて、コンパレータ３２を配置したものである。コンパレータ３２の反転入力端子はフィルタ２１の出力端子に接続され、非反転入力端子には基準電圧回路３３により基準電圧が与えられている。また、スタートアップ信号は、コンパレータ３２のイネーブル信号（若しくは動作用電源）として与えられている。そして、コンパレータ３２, 基準電圧回路３３及びレジスタ２４が異常検出回路３４を構成している。
【００２１】
以上のように構成される第２実施例によれば、第１実施例と同様にトランジスタ８に短絡故障が発生し、電源端子６に異常電流が流入することで電源制御端子１１（Ａ点）がＧＮＤレベルになると、コンパレータ３２の出力端子（Ｄ点）はハイレベルに変化するので、レジスタ２４にはデータ０１ｈが格納される。したがって、第１実施例と同様に短絡故障を検出することができる。
【００２２】
（第３実施例）
図４は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の制御用ＩＣ（電源制御回路）３５は、第１実施例のレジスタ２４に替えてタイマ３６を配置したものであり、それらが異常検出回路３７を構成している。タイマ３６は、ＡＮＤゲート２３の出力信号レベルがロウの場合はゼロクリアされ、トランジスタ８に短絡故障が発生して前記出力信号レベルがハイになると、クロック信号ＣＬＫの入力パルス数をカウントし、そのカウント値が所定値を超えると異常検出出力を行う。したがって、その異常検出出力を監視することで、トランジスタ８の短絡故障を検出できる。
【００２３】
（第４実施例）
図５は本発明の第４実施例を示すものである。第４実施例の制御用ＩＣ（電源制御回路）３８は、第２実施例のコンパレータ３２と、第３実施例のタイマ３６とを組み合わせた構成であり、それらが異常検出回路３９を構成している。したがって、トランジスタ８に短絡故障が発生するとコンパレータ３２の出力端子（Ｄ点）がハイレベルに変化して、タイマ３６がカウント動作を開始するようになる。
【００２４】
（第５実施例）
図６は本発明の第５実施例を示すものである。第５実施例の制御用ＩＣ（電源制御回路）４０は、第１実施例のＡＮＤゲート２３の出力信号をレジスタ２４に入力することに替えて、ＩＣ４０内部の図示しないリセット検出部に出力する構成であり、これらが異常検出回路２６Ａを構成している。ここで、リセット検出部は、例えばスタートアップ信号を出力するためのロジック回路をリセットするものである。
すなわち、電源電圧が正常であっても、スタートアップ信号がロウレベルに変化したことで異常検出となる場合も想定される。そのような場合に上記ロジック回路をリセットすれば、ステータスを＜正常＞に復帰させることが可能となる。
【００２５】
（第６実施例）
図７は本発明の第６実施例を示すものである。第６実施例の制御用ＩＣ（電源制御回路）４１も、第２実施例のコンパレータ３２の出力信号をレジスタ２４に入力することに替えて、ＩＣ４１内部の図示しないリセット検出部に出力する構成であり、これらが異常検出回路３４Ａを構成している。したがって、第２実施例の構成について第６実施例と同様の効果が得られる。
【００２６】
（第７実施例）
図８は本発明の第７実施例を示すものである。第７実施例の制御用ＩＣ（電源制御回路）４２は、第５実施例のＡＮＤゲート２３の出力信号を、リセット検出部に替えて、フィルタ４３を介してＩＣ４２の出力端子である過電流検出端子に出力する構成であり、これらが異常検出回路２６Ｂを構成している。この場合、ＩＣ４２における過電流検出を、外部端子を介して他のＩＣなどに伝達することで異常処理を行わせることができる。
【００２７】
（第８実施例）
図９は本発明の第８実施例を示すものである。第８実施例の制御用ＩＣ（電源制御回路）４４も、第６実施例のコンパレータ３２の出力信号を、リセット検出部に替えて、フィルタ４３を介してＩＣ４４の過電流検出端子に出力する構成であり、これらが異常検出回路３４Ｂを構成している。したがって、第２実施例の構成について第７実施例と同様の効果が得られる。
【００２８】
（第９実施例）
図１０は本発明の第９実施例を示すものであり、第１実施例と異なる部分について説明する。第９実施例の制御用ＩＣ（電源制御回路）４５は、ＡＮＤゲート２３の入力端子の一方に、ＯＲゲート４６の出力端子を接続している。そのＯＲゲート４６の入力端子の一方はレベルシフト回路２２の出力端子に接続され、入力端子の他方は、論理反転機能を有するレベルシフト回路４７及びフィルタ４８を介してオペアンプ１８の出力端子に接続されている。これらが異常検出回路４９を構成している。
【００２９】
次に、第９実施例の作用について説明する。電源端子６に接続されているコンデンサ９が短絡（地絡）したり、或いは電源端子６と外付け回路部３との接続が断線した場合を想定すると、オペアンプ１８の検出電圧はＧＮＤレベルになる。すると、誤差増幅器２５は、電源電圧Ｖccを上昇させる方向に作用する。すなわち、オペアンプ１８の出力信号がＧＮＤレベルになることでトランジスタ２０が完全に遮断され、トランジスタ１５のベース電流を増加させるが、電源制御端子１１の電位はＶBEのままである。
【００３０】
しかし、オペアンプ１８の出力端子Ｂ点がグランドレベルになれば、ＯＲゲート４６を介してＡＮＤゲート２３の出力信号がハイレベルになるので、第１実施例の過電流と同様に、電圧異常若しくは断線状態を検出できる。尚、バッテリ電源線４と制御電流供給端子１０との間，電源制御端子１１とトランジスタ１５のベースとの間，ＩＣ４５の内部で端子１０と端子１１との間が断線した場合もトランジスタ８がＯＦＦするので、コンデンサ９の充電電荷が抵抗素子１６及び１７を介して放電され電源端子６の電圧が低下する結果、上記と同様の作用になる。
【００３１】
以上のように第９実施例によれば、異常検出回路４９は、誤差増幅器２５内部の出力信号レベル、すなわち、オペアンプ１８の出力信号レベルが正常時と異なる状態であるほぼＧＮＤレベルに変化した場合に電源異常を検出するようにした。したがって、コンデンサ９の短絡故障やＩＣ４５の各端子部における断線などを、外付けの検出用素子や検出用の端子を設けることなく検出することができる。
【００３２】
（第１０実施例）
図１１は本発明の第１０実施例を示すものであり、第９実施例と異なる部分について説明する。第１０実施例の制御用ＩＣ（電源制御回路）５０は、ＡＮＤゲート２３を除去して、ＯＲゲート４６の出力端子をレジスタ２４のデータ入力端子に直接接続している。そして、電源制御端子１１側のフィルタ２１には、第２実施例と同様にコンパレータ３２が接続され、そのコンパレータ３２の出力端子はＯＲゲート４６の一方の入力端子に接続されている。
【００３３】
そして、フィルタ４８の出力側には、コンパレータ５１の反転入力端子が接続されており、コンパレータ５１の非反転入力端子には基準電圧回路５２が接続されている。コンパレータ５１の出力端子は、ＯＲゲート４６の他方の入力端子に接続されており、コンパレータ５１のイネーブル信号として、スタートアップ信号が与えられている。これらが異常検出回路５３を構成している。
以上の構成によれば、第９実施例と同様にトランジスタ８の短絡故障やコンデンサ９の短絡故障等が発生すると、コンパレータ３３，５１の出力信号レベルがそれぞれハイレベルに変化するので、各検出信号がＯＲゲート４６を介してレジスタ２４に出力される。したがって、第９実施例と同様に電源異常を検出することができる。
【００３４】
（第１１実施例）
図１２は本発明の第１１実施例を示すものであり、第９実施例と異なる部分について説明する。第１１実施例の制御用ＩＣ（電源制御回路）５４は、第９実施例のレジスタ２４に替えてタイマ３６を配置したもので、これらが異常検出回路５５を構成している。以上のように構成される第１１実施例によれば、トランジスタ８の短絡故障やコンデンサ９の短絡故障等が発生することで、ＯＲゲート４６の出力信号がハイレベルに変化すると、タイマ３６が第３実施例と同様にカウント動作を開始する。したがって、第３実施例と同様にして電源異常を検出することができる。
【００３５】
（第１２実施例）
図１３は本発明の第１２実施例を示すものである。第１２実施例の制御用ＩＣ（電源制御回路）５６は、第１０実施例の異常検出回路５３におけるレジスタ２４をタイマ３６に置き換えたものであり、これらが異常検出回路５７を構成している。以上のように構成される第１２実施例によれば、トランジスタ８の短絡故障やコンデンサ９の短絡故障等が発生することで、コンパレータ３３，５１の出力信号レベルがそれぞれハイレベルに変化すると、ＯＲゲート４６を介してタイマ３６がカウント動作を開始する。したがって、第１１実施例と同様にして電源異常を検出することができる。
【００３６】
（第１３実施例）
図１４は本発明の第１３実施例を示すものである。第１３実施例の制御用ＩＣ（電源制御回路）５８は、第９実施例の異常検出回路４９におけるＡＮＤゲート２３の出力信号をレジスタ２４に入力することに替えて、ＩＣ５８内部の図示しないリセット検出部に出力する構成であり、これらが異常検出回路４９Ａを構成している。したがって、第５実施例と同様に、電源電圧が正常であっても、スタートアップ信号の出力ロジックが誤動作したような場合に、そのロジック回路をリセットすることでステータスを＜正常＞に復帰させることが可能となる。
【００３７】
（第１４実施例）
図１５は本発明の第１４実施例を示すものである。第１４実施例の制御用ＩＣ（電源制御回路）５９は、第１０実施例の異常検出回路５３におけるＯＲゲート４６の出力信号をレジスタ２４に入力することに替えて、第１３実施例と同様にＩＣ５９内部の図示しないリセット検出部に出力する構成であり、これらが異常検出回路５３Ａを構成している。したがって、第１０実施例の構成について第１３実施例と同様の効果が得られる。
【００３８】
（第１５実施例）
図１６は本発明の第１５実施例を示すものである。第１５実施例の制御用ＩＣ（電源制御回路）５９は、第１３実施例のＡＮＤゲート２３の出力信号を、リセット検出部に替えて、ＩＣ５９の外部出力端子である過電流検出端子に出力する構成であり、これらが異常検出回路４９Ｂを構成している。この場合、ＩＣ５９における過電流検出を、第７実施例と同様に外部端子を介して他のＩＣなどに伝達することで異常処理を行わせることができる。
【００３９】
（第１６実施例）
図１７は本発明の第１６実施例を示すものである。第１６実施例の制御用ＩＣ（電源制御回路）６０は、第１４実施例のＯＲゲート４６の出力信号を、リセット検出部に替えて、ＩＣ６０の外部出力端子である過電流検出端子に出力する構成であり、これらが異常検出回路５３Ｂを構成している。この場合、ＩＣ６０における過電流検出を、第１５実施例と同様に外部端子を介して他のＩＣなどに伝達することで異常処理を行わせることができる。
【００４０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
電源制御回路の外部に構成される回路構成は、外付け回路部３に限ることはない。
誤差増幅器も、オペアンプ１８及びトランジスタ２０で構成されるものに限らない。
車両の電子制御ユニットの電源回路に限ることなく、降圧型の電源回路であれば広く適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施例であり、車両の電子制御ユニットで用いられる電源回路の構成を示す図
【図２】制御用ＩＣに電源＋Ｂが投入された場合の各部の信号状態を示すタイミングチャート
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】本発明の第４実施例を示す図１相当図
【図６】本発明の第５実施例を示す図１相当図
【図７】本発明の第６実施例を示す図１相当図
【図８】本発明の第７実施例を示す図１相当図
【図９】本発明の第８実施例を示す図１相当図
【図１０】本発明の第９実施例を示す図１相当図
【図１１】本発明の第１０実施例を示す図１相当図
【図１２】本発明の第１１実施例を示す図１相当図
【図１３】本発明の第１２実施例を示す図１相当図
【図１４】本発明の第１３実施例を示す図１相当図
【図１５】本発明の第１４実施例を示す図１相当図
【図１６】本発明の第１５実施例を示す図１相当図
【図１７】本発明の第１６実施例を示す図１相当図
【符号の説明】
【００４２】
図面中、１は電源回路、２は制御用ＩＣ（電源制御回路）、８は降圧用トランジスタ、１１は電源制御端子、１８はオペアンプ、２０はＮチャネル型ＭＯＳトランジスタ（内部トランジスタ）、２５は誤差増幅器、２６は異常検出回路、３１は制御用ＩＣ（電源制御回路）、３４は異常検出回路、３５は制御用ＩＣ（電源制御回路）、３７は異常検出回路、３８は制御用ＩＣ（電源制御回路）、３９は異常検出回路、４０〜４２，４４，４５は制御用ＩＣ（電源制御回路）、４９は異常検出回路、５０は制御用ＩＣ（電源制御回路）、５３は異常検出回路、５４は制御用ＩＣ（電源制御回路）、５５は異常検出回路、５６は制御用ＩＣ（電源制御回路）、５７は異常検出回路、５８〜６１は制御用ＩＣ（電源制御回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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