(57)【要約】【課題】メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリは、第１のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第１のメモリセルと、第１のメモリセルに隣接し、第２のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、第１のメモリセルにデータが書き込まれた後にデータが書き込まれる第２のメモリセルと、ビット線に接続された第１のセンスアンプ回路と、ビット線および第１のセンスアンプ回路に接続された第２のセンスアンプ回路と、を備える。【選択図】図１
2009134787.tif 000002
【特許請求の範囲】
【請求項１】
第１のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第１のメモリセルと、
前記第１のメモリセルに隣接し、第２のワード線および前記ビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、前記第１のメモリセルにデータが書き込まれた後にデータが書き込まれる第２のメモリセルと、
前記ビット線に接続された第１のセンスアンプ回路と、
前記ビット線および前記第１のセンスアンプ回路に接続された第２のセンスアンプ回路と、を備え、
第１のセンスアンプ回路は、
前記ビット線を介して、前記第２のメモリセルに記憶されたデータを読み出して保持し、
前記第２のセンスアンプ回路は、
前記第１のセンスアンプ回路に保持されたデータが、読み出し電圧よりもメモリセルのしきい値が高い状態に対応する第１の論理値の場合において、
第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが、前記第１の論理値であり、前記第１の読み出し電圧よりも高い第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータが前記第２の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第２の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第２のセンスアンプ回路は、
前記第１のセンスアンプ回路に保持されたデータが、前記第２の論理値の場合において、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータが前記第２の論理値であるとして保持する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記ＮＡＮＤ型フラッシュメモリは、
前記ビット線と前記第２のセンスアンプ回路との間を電気的に遮断し、
データを伝送する共通バス線と前記第２のセンスアンプ回路との間を電気的に接続し、
前記第２のセンスアンプ回路は、
前記第１のセンスアンプ回路に保持されたデータとは無関係に、前記共通バス線を介して入力されたデータを保持する
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記第１のセンスアンプ回路は、前記第１、２のメモリセルにデータを書き込み、または、ベリファイ動作を行う
ことを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記ＮＡＮＤ型フラッシュメモリは、
前記ビット線と前記第２のセンスアンプ回路との間を電気的に接続し、
前記第２のセンスアンプ回路から、データを、前記ビット線を介して、前記第１のセンスアンプ回路に伝送する
ことを特徴とする請求項２または３に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記第１のメモリセルおよび第２のメモリセルは、しきい値電圧が設定されることにより多値のデータを記憶する
ことを特徴とする請求項１ないし４の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプ装置を備えたＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの１つであるＮＡＮＤ型フラッシュメモリでは、微細化に伴い、設定されたしきい値電圧が見かけ上変動する現象が顕著になってきている。
【０００３】
このしきい値の変動には、隣接セル間のカップリングによりしきい値が上昇する隣接セルの干渉効果や、電子蓄積量が減少ししきい値変動する電荷抜けや、酸化膜にトラップができそこに電子が捕獲されてしきい値電圧が変動するＲＴＮ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ）等がある。
【０００４】
上記メモリセル間の相互干渉の影響を抑えるためには、例えば、メモリセルのしきい値電圧分布をできるだけ狭くするように、書き込むという対策が必要になる。
【０００５】
しかし、この対策は、ＮＡＮＤ型フラッシュメモリの書き込み時間を長くしてしまう。すなわち、ＮＡＮＤ型フラッシュメモリでは、データ書き込みは、書き込み電圧印加動作とその後の書き込みベリファイ動作を、書き込み電圧を少しずつ上げながら繰り返し実行される。これは、メモリセルの書き込み特性のばらつきを考慮した結果である。しきい値電圧の分布を狭くするためには、書き込み電圧の上昇分を小さくする必要がある。これにより、書き込みサイクル数が増加し、ＮＡＮＤ型フラッシュメモリの書き込み時間が増加することになる。
【０００６】
ここで、従来の不揮発性半導体メモリは、例えば、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有する。該センスアンプ回路は、該メモリセルアレイから選択された第１のメモリセルについて、これに隣接し且つ第１のより後に書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下で、記憶されたセルデータをセンスするものがある（例えば、特許文献１参照。）。
【０００７】
これにより、上記従来の不揮発性半導体メモリは、読み出し条件によってメモリセル間の干渉の影響を低減する。
【０００８】
しかし、上記従来の不揮発性半導体メモリは、該センスアンプ回路を制御するための多くの制御信号線（例えば、１５本）を必要とする。
【特許文献１】特開２００４−３２６８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
第１のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第１のメモリセルと、
前記第１のメモリセルに隣接し、第２のワード線および前記ビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、前記第１のメモリセルにデータが書き込まれた後にデータが書き込まれる第２のメモリセルと、
前記ビット線に接続された第１のセンスアンプ回路と、
前記ビット線および前記第１のセンスアンプ回路に接続された第２のセンスアンプ回路と、を備え、
第１のセンスアンプ回路は、
前記ビット線を介して、前記第２のメモリセルに記憶されたデータを読み出して保持し、
前記第２のセンスアンプ回路は、
前記第１のセンスアンプ回路に保持されたデータが、読み出し電圧よりもメモリセルのしきい値が高い状態に対応する第１の論理値の場合において、
第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが、前記第１の論理値であり、前記第１の読み出し電圧よりも高い第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータが前記第２の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第２の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第２のセンスアンプ回路は、
前記第１のセンスアンプ回路に保持されたデータが、前記第２の論理値の場合において、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第１の論理値であるときには、前記第１のメモリセルに記憶されていたデータを前記第１の論理値であるとして保持し、
前記第１の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であり、前記第２の読み出し電圧で前記第１のメモリセルから読み出されたデータが前記第２の論理値であるときには、前記第１のメモリセルに記憶されていたデータが前記第２の論理値であるとして保持する
ことを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示す図である。
【００１４】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、充電回路１と、第１のメモリセル２と、第２のメモリセル３と、第１のセンスアンプ回路４と、第２のセンスアンプ回路５と、を備える。
【００１５】
充電回路１は、例えば、電源とビット線ＢＬとの間に接続されたＭＯＳトランジスタで構成される。このＭＯＳトランジスタがオンすることにより、ビット線ＢＬに所定の電圧（例えば、電源電圧）が印加されるようになっている。
【００１６】
第１のメモリセル２は、第１のワード線ＷＬｎおよびビット線ＢＬに接続された不揮発性トランジスタ（例えば、ＥＥＰＲＯＭセル）により構成されている。この第１のメモリセル２は、しきい値電圧が設定されることにより多値のデータを記憶するようになっている。
【００１７】
第２のメモリセル３は、第１のメモリセル２に隣接し、第２のワード線ＷＬｎ＋１およびビット線ＢＬに接続された不揮発性トランジスタ（例えば、ＥＥＰＲＯＭセル）により構成されている。この第２のメモリセル３は、しきい値電圧が設定されることにより多値のデータを記憶するようになっている。
【００１８】
さらに、この第２のメモリセル３は、第１のメモリセル２にデータが書き込まれた後にデータが書き込まれるようになっている。また、この第２のメモリセル３に記憶されたデータを読み出した後、第１のメモリセル２に記憶されたデータを読み出されるようになっている。
【００１９】
第１のセンスアンプ回路４は、ビット線ＢＬに接続されている。この第１のセンスアンプ回路４は、第１、第２のメモリセル２、３に記憶されたデータを、ビット線ＢＬの電位に応じて、保持、出力するようになっている。
【００２０】
この第１のセンスアンプ回路４は、第１のラッチ回路４ａと、第１のＭＯＳトランジスタ４ｂと、第２のＭＯＳトランジスタ４ｃと、第３のＭＯＳトランジスタ４ｄと、第４のＭＯＳトランジスタ４ｅと、を有する。
【００２１】
第１のラッチ回路４ａは、第１のデータ端子４ａ１とこの第１のデータ端子４ａ１とは反転したデータを出力する第２のデータ端子４ａ２を有する。
【００２２】
第１のＭＯＳトランジスタ４ｂは、第１のデータ端子４ａ１と第１、第２のメモリセル２、３が接続されたビット線ＢＬとの間に接続されたｎＭＯＳトランジスタである。
【００２３】
第２のＭＯＳトランジスタ４ｃは、第１のデータ端子４ａ１と接地との間に接続されたｎＭＯＳトランジスタである。
【００２４】
第３のＭＯＳトランジスタ４ｄは、第２のデータ端子４ａ２と接地との間に接続されたｎＭＯＳトランジスタである。
【００２５】
第４のＭＯＳトランジスタ４ｅは、第２のデータ端子４ａ２と接地との間で、第３のＭＯＳトランジスタ４ｄと直列に接続され、ビット線ＢＬにゲートが接続されたｎＭＯＳトランジスタである。
【００２６】
第２のセンスアンプ回路５は、ビット線ＢＬおよび第１のセンスアンプ回路４に接続されている。
【００２７】
この第２のセンスアンプ回路５は、第２のラッチ回路５ａと、第５のＭＯＳトランジスタ５ｂと、第６のＭＯＳトランジスタ５ｃと、第７のＭＯＳトランジスタ５ｄと、第８のＭＯＳトランジスタ５ｅと、第９のＭＯＳトランジスタ５ｆと、第１０のＭＯＳトランジスタ５ｇと、第１１のＭＯＳトランジスタ５ｈと、第１２のＭＯＳトランジスタ５ｉと、第１３のＭＯＳトランジスタ５ｊと、第１４のＭＯＳトランジスタ５ｋと、第１５のＭＯＳトランジスタ５ｌと、を有する。
【００２８】
第２のラッチ回路５ａは、第３のデータ端子５ａ１と、この第３のデータ端子５ａ１とは反転したデータを出力する第４のデータ端子５ａ２と、を有する。
【００２９】
第５のＭＯＳトランジスタ５ｂは、ビット線ＢＬと第３のデータ端子５ａ１と間に接続されたｎＭＯＳトランジスタである。
【００３０】
第６のＭＯＳトランジスタ５ｃは、第４のデータ端子５ａ２と接地との間に接続され、ビット線ＢＬにゲートが接続されたｎＭＯＳトランジスタである。
【００３１】
第７のＭＯＳトランジスタ５ｄは、第４のデータ端子５ａ２と接地との間で、第６のＭＯＳトランジスタ５ｃと直列に接続され、第２のデータ端子４ａ２にゲートが接続されたｎＭＯＳトランジスタである。
【００３２】
第８のＭＯＳトランジスタ５ｅは、第４のデータ端子５ａ２と接地との間で、第６のＭＯＳトランジスタ５ｃおよび第７のＭＯＳトランジスタ５ｄと直列に接続されたｎＭＯＳトランジスタである。
【００３３】
第９のＭＯＳトランジスタ５ｆは、第３のデータ端子５ａ１と接地との間に接続され、第２のデータ端子４ａ２にゲートが接続されたｎＭＯＳトランジスタである。
【００３４】
第１０のＭＯＳトランジスタ５ｇは、第３のデータ端子５ａ１と接地との間で、第９のＭＯＳトランジスタ５ｆと直列に接続されたｎＭＯＳトランジスタである。
【００３５】
第１１のＭＯＳトランジスタ５ｈは、第４のデータ端子５ａ２と電源との間に接続され、ビット線ＢＬ（第４のＭＯＳトランジスタのゲート）にゲートが接続されたｐＭＯＳトランジスタである。
【００３６】
第１２のＭＯＳトランジスタ５ｉは、第４のデータ端子５ａ２と電源との間で、第１１のＭＯＳトランジスタ５ｈと直列に接続され、第２のデータ端子４ａ２にゲートが接続されたｐＭＯＳトランジスタである。
【００３７】
第１３のＭＯＳトランジスタ５ｊは、第４のデータ端子５ａ２と電源との間で、第１１のＭＯＳトランジスタ５ｈおよび第１２のＭＯＳトランジスタ５ｉと直列に接続されたｐＭＯＳトランジスタである。
【００３８】
第１４のＭＯＳトランジスタ５ｋは、第３のデータ端子５ａ１と電源との間に接続され、第２のデータ端子４ａ２にゲートが接続されたｐＭＯＳトランジスタである。
【００３９】
第１５のＭＯＳトランジスタ５ｌは、第３のデータ端子５ａ１と電源との間で、第１４のＭＯＳトランジスタ５ｋと直列に接続されたｐＭＯＳトランジスタである。
【００４０】
また、ＮＡＮＤ型フラッシュメモリ１００は、第４のデータ端子５ａ２と共通バス線８との間に接続された第１６のＭＯＳトランジスタ（スイッチ回路）６と、第３のデータ端子５ａ１と共通バス線９との間に接続された第１７のＭＯＳトランジスタ（スイッチ回路）７と、を備える。
【００４１】
Ｓｅｌ＿ｉが“Ｈｉｇｈ”になることにより、各スイッチ回路６、７がオンし、共通バス線８、９に第３、第４のデータ端子５ａ１、５ａ２からデータが供給されるようになっている。
【００４２】
なお、図１に示すΦＴ０＝“０”（“Ｌｏｗ”）、ΦＴ１＝“０”（“Ｌｏｗ”）の状態で、第１、第５のＭＯＳトランジスタ４ｂ、５ｂは、オフである。したがって、この状態では、ビット線ＢＬと、第１のデータ端子４ａ１および第３のデータ端子５ａ１との間は、遮断されている。また、必要に応じて、ΦＴ０＝“１”（“Ｈｉｇｈ”）またはΦＴ１＝“１”（“Ｈｉｇｈ”）の状態になり、ビット線ＢＬの電位が、第１のデータ端子４ａ１または第３のデータ端子５ａ１に、入力されるようになっている。
【００４３】
ここで、図２は、図１に示す第１、第２のメモリセル２、３が適用されるＮＡＮＤ型フラッシュメモリのセル構造を示す回路図である。また、図３は、図１に示すメモリセルのしきい値電圧の個数分布を示す分布図である。
【００４４】
図２に示すように、浮遊ゲートを有するＭＯＳトランジスタからなる複数のメモリセルが直列に接続されている。この直列に接続されたメモリセルは、一端が第１の選択トランジスタ１ａ（図１では省略）を介してビット線ＢＬに接続され、他端が第２の選択トランジスタ１ｂ（図１では省略）を介して共通ソース線に接続されている。
【００４５】
それぞれのメモリセルのゲートは、ワード線ＷＬ１〜ＷＬ４に接続されている。第１の選択トランジスタ１ａのゲートは、選択線ＳＬ１に接続されている。第２の選択トランジスタ１ｂのゲートは、選択線ＳＬ２に接続されている。
【００４６】
図３に示すように、各メモリセルは、記憶する情報に応じたしきい値電圧を有する。このしきい値電圧は、例えば”０”データを記憶している場合には、所定の電圧（例えば、０Ｖ）以上に設定され、”１”データを記憶している場合には、該所定の電圧未満に設定される。
【００４７】
情報の読み出し動作時には、ビット線ＢＬを始めに充電回路１により、第１の設定電位Ｖｓｅｔ１に充電（プリチャージ）し、さらに、ビット線ＢＬを浮遊状態にする。これに引き続いて、選択線ＳＬ１、ＳＬ２に電圧を印加して第１、第２の選択トランジスタ１ａ、１ｂをオン状態にする。さらに、選択されたメモリセルのワード線ＷＬ３に選択ワード線電圧ＶＲ（ベリファイ時のワード線電位と異なってもよい）を印加し、選択されていないメモリセルのワード線ＷＬ１、２、４に非選択ワード線電圧Ｖｒｅａｄを印加し、共通ソース線を０Ｖする。
【００４８】
これにより、選択されたメモリセル以外のメモリセルがすべてオンする。
【００４９】
したがって、選択されたメモリセルに”０”が記憶されている場合は、このメモリセル１は非導通となり、ビット線ＢＬの電位は第１の設定電位Ｖｓｅｔ１に維持される。
【００５０】
一方、選択されたメモリセルに”１”が記憶されている場合は、この選択されたメモリセルは導通し、ビット線ＢＬが放電し、ビット線ＢＬの電位が低下する。
【００５１】
したがって、読み出し時のビット線ＢＬの電位を検出することにより、記憶された情報（データ）を取得することができる。
【００５２】
なお、本実施例では、読み出し電圧（選択ワード線電圧）よりもメモリセルのしきい値が高い状態に対応する第１の論理値を“０”と定義する。また、本実施例では、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第２の論理値を“１”と定義する。
【００５３】
ここで、図４Ａは、電荷抜け、隣接セルの干渉効果、ＲＴＮ等により、メモリセルのしきい値電圧がシフトする例を示す図である。
【００５４】
図４Ａに示すように、既述のように、デバイスの微細化に伴い、設定されたしきい値電圧が変動する場合がある。
【００５５】
既述のように、本実施例では、図１の第１のメモリセル２から第２のメモリセル３の順にデータが書き込まれ、第２のメモリセル３から第１のメモリセル２の順に記憶されたデータが読み出される。
【００５６】
この場合、第１のメモリセル２のしきい値が変動し得る。特に、隣接セルの干渉効果の影響がある場合、第１のメモリセル２のしきい値は上昇する。
【００５７】
ここで、図４Ｂは、隣接セルの干渉効果の影響を説明するための図である。
【００５８】
図４Ｂにおいては、簡単のために、Ｃｃが支配的で、第１のメモリセル２に対する斜め方向の隣接セルの干渉効果は少ないと仮定する。
【００５９】
第１のメモリセル２から読み出されたデータの論理は、以下のように決められる。
【００６０】
読み出し電圧（選択ワード線電圧）ＶＲの印加により読み出されたデータと、読み出し電圧ＶＲよりも高い読み出し電圧（選択ワード線電圧）ＶＲ＋Δの印加により読み出されたデータとが一致している場合、隣接セルの干渉効果は読み出しデータに影響を与えないとみなす。そして、一致した該データを最終的に読み出されたデータとする。
【００６１】
一方、読み出し電圧ＶＲの印加により読み出されたデータと、読み出し電圧ＶＲ＋Δの印加により読み出されたデータとが異なっている場合、読み出し電圧ＶＲの印加により読み出されたデータが“１”で、読み出し電圧ＶＲ＋Δの印加により読み出されたデータが“０”である場合はありえない。
【００６２】
したがって、ここでは、読み出し電圧ＶＲの印加により読み出されたデータが“０”で、読み出し電圧ＶＲ＋Δの印加により読み出されたデータが“１”である場合を考える。この場合、以下の二通りのケースが考えられる。
【００６３】
ケース１．もともと第１のメモリセル２のしきい値がデータ“０”に対応するしきい値分布の端に存在し、読み出し電圧をＶＲ＋Δにしたことにより“１”に化けてしまった場合。
【００６４】
ケース２．もともと第１のメモリセル２のしきい値がデータ“１”に対応するものであったが、隣接セルの干渉効果により、読み出し電圧ＶＲの印加により“０”と読めてしまった場合。
【００６５】
本発明では、上記2つのケースを予め読んでおいた第２のメモリセル３のデータによって判定する。
【００６６】
すなわち、第２のメモリセル３から読み出されたデータが“０”であれば、これはケース２と想定し、最終的に第１のメモリセル２に記憶されたデータを“１”として読み出す。
【００６７】
一方、第２のメモリセル３から読み出されたデータが“１”であれば、隣接セルの干渉効果は無いので、ケース１と想定し、最終的に第１のメモリセル２に記憶されたデータを“０”として読み出す。
【００６８】
ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作について説明する。なお、既述のように、本実施例では、図１の第１のメモリセル２から第２のメモリセル３の順にデータが書き込まれ、第２のメモリセル３から第１のメモリセル２の順に記憶されたデータが読み出されるものとする。
【００６９】
先ず、第１のセンスアンプ回路４が、第２のメモリセル３に記憶されたデータを読み出して保持する動作について説明する。
【００７０】
図５は、図１に示すＮＡＮＤ型フラッシュメモリ１００の第１のセンスアンプ回路４により第２のメモリセル３に記憶されたデータを読み出すための信号波形を示す波形図である。なお、選択ワード線電圧（読み出し電圧）ＶＲが第２のメモリセル３のワード線に印加されているものとする。
【００７１】
図５に示すように、ΦＰｒｅ＿ｃｈａｒｇｅおよびΦＲｅｓｅｔ＿０が“Ｈｉｇｈ”になることにより、ビット線ＢＬが充電されるとともに、第２のデータ端子４ａ２のｎ０が“Ｈｉｇｈ”になる。
【００７２】
そして、ΦＰｒｅ＿ｃｈａｒｇｅおよびΦＲｅｓｅｔ＿０が“Ｌｏｗ”になる。これにより、第２のメモリセル３に記憶されているデータが“１”の場合は、ビット線ＢＬが放電され電位が低下する。一方、第２のメモリセル３に記憶されているデータが“０”の場合は、ビット線ＢＬの電位は維持される。
【００７３】
そして、時間ｔ０の経過後、ΦＲｅａｄ＿０が“Ｈｉｇｈ”になる。これにより、第３のＭＯＳトランジスタ４ｄは、オンする。
【００７４】
したがって、第２のメモリセル３に記憶されているデータが“１”の場合は、ビット線ＢＬの電位が低下し、第４のＭＯＳトランジスタ４ｅがオフするので、第２のデータ端子４ａ２のｎ０は“Ｈｉｇｈ”に維持される。
【００７５】
一方、第２のメモリセル３に記憶されているデータが“０”の場合は、ビット線ＢＬの電位が維持され、第４のＭＯＳトランジスタ４ｅがオンするので、第２のデータ端子４ａ２のｎ０は“Ｌｏｗ”（接地）になる。
【００７６】
すなわち、第１のセンスアンプ回路４は、ビット線ＢＬを介して、第２のメモリセル３に記憶されたデータを読み出して保持する。
【００７７】
次に、第２のセンスアンプ回路５が、第２のメモリセル３に記憶されたデータに応じて、第１のメモリセル２に記憶されたデータを読み出して保持する動作について説明する。既述のように、第２のセンスアンプ回路５は、２つの読み出し電圧ＶＲ、ＶＲ＋Δの第１のメモリセルへの印加により読み出されたデータに基づいて、最終的に第１のメモリセル２に記憶されていたデータを判別する。
【００７８】
ここでは、第１のセンスアンプ回路４に保持されたデータが、第２の論理値“１”（ｎ０＝“Ｈｉｇｈ”）の場合について述べる。
【００７９】
１）先ず、読み出し電圧ＶＲで第１のメモリセル２のデータを読み出す。
【００８０】
図６は、図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“１”の場合に、選択ワード線電圧（読み出し電圧）ＶＲを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【００８１】
ここで、ｎ０＝“Ｈｉｇｈ”であるので、第７のＭＯＳトランジスタ５ｄと第９のＭＯＳトランジスタ５ｆとがオンし、第１２のＭＯＳトランジスタ５ｊと第１４のＭＯＳトランジスタ５ｋとがオフしている。
【００８２】
図６に示すように、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｈｉｇｈ”になることにより、ビット線ＢＬが充電される。さらに、ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”（/ΦＲｅｓｅｔ＿１が“Ｌｏｗ”）になることにより、第４のデータ端子５ａ２のｎ１が“Ｈｉｇｈ”になる。
【００８３】
そして、ΦＰｒｅ＿ｃｈａｒｇｅおよびΦＲｅｓｅｔ＿１が“Ｌｏｗ”になる。これにより、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬが放電され電位が低下する。一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位は維持される。
【００８４】
そして、時間ｔ１の経過後、ΦＲｅａｄ＿１が“Ｈｉｇｈ”（/ΦＲｅａｄ＿１が“Ｌｏｗ”）になる。これにより、第８のＭＯＳトランジスタ５ｅがオンするとともに、第１３のＭＯＳトランジスタ５ｉがオンする。
【００８５】
したがって、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬの電位が低下し、第６のＭＯＳトランジスタ５ｃがオフし、第１１のＭＯＳトランジスタ５ｈがオンする。これにより、第４のデータ端子５ａ２のｎ１は“Ｈｉｇｈ”に維持される。
【００８６】
一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位が維持され、第６のＭＯＳトランジスタ５ｃがオンし、第１１のＭＯＳトランジスタ５ｈがオフする。これにより、第４のデータ端子５ａ２のｎ１は“Ｌｏｗ”（接地）になる。
【００８７】
２）続けて、読み出し電圧ＶＲ＋Δで第１のメモリセル２のデータを読み出す。
【００８８】
図７は、図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“１”の場合に、選択ワード線電圧（読み出し電圧）ＶＲ＋Δを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【００８９】
図７に示すように、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｈｉｇｈ”になることにより、ビット線ＢＬが充電される。また、ΦＲｅｓｅｔ＿１は“Ｌｏｗ”（/ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”）に維持されることにより、第４のデータ端子５ａ２のｎ１は電位を維持する。
【００９０】
そして、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｌｏｗ”になる。これにより、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬが放電され電位が低下する。
【００９１】
一方、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位は維持される。
【００９２】
そして、時間ｔ１の経過後、ΦＲｅａｄ＿１が“Ｈｉｇｈ”（/ΦＲｅａｄ＿１が“Ｌｏｗ”）になる。これにより、第８のＭＯＳトランジスタ５ｅがオンするとともに、第１３のＭＯＳトランジスタ５ｉがオンする。
【００９３】
既述のように、ｎ０＝“Ｈｉｇｈ”であるので、第７のＭＯＳトランジスタ５ｄと第９のＭＯＳトランジスタ５ｆとがオンし、第１２のＭＯＳトランジスタ５ｊと第１４のＭＯＳトランジスタ５ｋとがオフしている。また、既述のように、ΦＲｅｓｅｔ＿１は“Ｌｏｗ”（/ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”）に維持されることにより、第４のデータ端子５ａ２のｎ１は電位を維持する。
【００９４】
したがって、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”か“０”であるかに拘わらず、第４のデータ端子５ａ２のｎ１は“Ｌｏｗ”に維持される。
【００９５】
すなわち、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが第１の論理値“０”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが第２の論理値“１”であるときには、第１のメモリセル２に記憶されていたデータを第１の論理値“０”であるとして保持する。
【００９６】
また、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが第１の論理値“０”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが第１の論理値“０”であるときには、第１のメモリセル２に記憶されていたデータを第１の論理値“０”であるとして保持する。
【００９７】
一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”のとき、第４のデータ端子５ａ２のｎ１は“Ｈｉｇｈ”に維持される。
【００９８】
すなわち、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが第２の論理値“１”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが第２の論理値“１”であるときには、第１のメモリセル２に記憶されていたデータが第２の論理値“１”であるとして保持する。
【００９９】
なお、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合に、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“０”になることはない。これは、ＭＯＳトランジスタのゲート電圧を上昇させた場合に、コンダクタンスが減少することがないためである。
【０１００】
次に、第１のセンスアンプ回路４に保持されたデータが、第１の論理値“０”の場合について述べる。
【０１０１】
１）先ず、読み出し電圧ＶＲで第１のメモリセル２のデータを読み出す。
【０１０２】
図８は、図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“０”の場合に、選択ワード線電圧（読み出し電圧）ＶＲを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【０１０３】
ここで、ｎ０＝“Ｌｏｗ”であるので、第７のＭＯＳトランジスタ５ｄと第９のＭＯＳトランジスタ５ｆとがオフし、第１２のＭＯＳトランジスタ５ｊと第１４のＭＯＳトランジスタ５ｋとがオンしている。
【０１０４】
図８に示すように、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｈｉｇｈ”になることにより、ビット線ＢＬが充電される。さらに、ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”（/ΦＲｅｓｅｔ＿１が“Ｌｏｗ”）になることにより、第４のデータ端子５ａ２のｎ１が“Ｌｏｗ”になる。
【０１０５】
そして、ΦＰｒｅ＿ｃｈａｒｇｅおよびΦＲｅｓｅｔ＿１が“Ｌｏｗ”になる。これにより、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬが放電され電位が低下する。一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位は維持される。
【０１０６】
そして、時間ｔ１の経過後、ΦＲｅａｄ＿１が“Ｈｉｇｈ”（/ΦＲｅａｄ＿１が“Ｌｏｗ”）になる。これにより、第８のＭＯＳトランジスタ５ｅがオンするとともに、第１３のＭＯＳトランジスタ５ｉがオンする。
【０１０７】
したがって、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬの電位が低下し、第６のＭＯＳトランジスタ５ｃがオフし、第１１のＭＯＳトランジスタ５ｈがオンする。これにより、第４のデータ端子５ａ２のｎ１は“Ｈｉｇｈ”になる。
【０１０８】
一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位が維持され、第６のＭＯＳトランジスタ５ｃがオンし、第１１のＭＯＳトランジスタ５ｈがオフする。これにより、第４のデータ端子５ａ２のｎ１は“Ｌｏｗ”（接地）に維持される。
【０１０９】
２）続けて、読み出し電圧ＶＲ＋Δで第１のメモリセル２のデータを読み出す。
【０１１０】
図９は、図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“０”の場合に、選択ワード線電圧（読み出し電圧）ＶＲ＋Δを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【０１１１】
図９に示すように、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｈｉｇｈ”になることにより、ビット線ＢＬが充電される。また、ΦＲｅｓｅｔ＿１は“Ｌｏｗ”（/ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”）に維持されることにより、第４のデータ端子５ａ２のｎ１は電位を維持する。
【０１１２】
そして、ΦＰｒｅ＿ｃｈａｒｇｅが“Ｌｏｗ”になる。これにより、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”の場合は、ビット線ＢＬが放電され電位が低下する。
【０１１３】
一方、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“０”の場合は、ビット線ＢＬの電位は維持される。
【０１１４】
そして、時間ｔ１の経過後、ΦＲｅａｄ＿１が“Ｈｉｇｈ”（/ΦＲｅａｄ＿１が“Ｌｏｗ”）になる。これにより、第８のＭＯＳトランジスタ５ｅがオンするとともに、第１３のＭＯＳトランジスタ５ｉがオンする。
【０１１５】
既述のように、ｎ０＝“Ｌｏｗ”であるので、第７のＭＯＳトランジスタ５ｄと第９のＭＯＳトランジスタ５ｆとがオフし、第１２のＭＯＳトランジスタ５ｊと第１４のＭＯＳトランジスタ５ｋとがオンしている。また、既述のように、ΦＲｅｓｅｔ＿１は“Ｌｏｗ”（/ΦＲｅｓｅｔ＿１が“Ｈｉｇｈ”）に維持されることにより、第１０のＭＯＳトランジスタ５ｇと第１５のＭＯＳトランジスタ５ｌとはオフしている。
【０１１６】
したがって、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”のとき、第６のＭＯＳトランジスタ５ｃはオフし、第１１のＭＯＳトランジスタ５ｈがオンする。これにより、第４のデータ端子５ａ２のｎ１は“Ｈｉｇｈ”に遷移する。
【０１１７】
このように、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが、第１の論理値“０”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが、第２の論理値“１”であるときには、第１のメモリセル２に記憶されていたデータが第２の論理値“１”であるとして保持する。
【０１１８】
また、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“０”の場合は、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“０”のとき、第６のＭＯＳトランジスタ５ｃがオンし、第１１のＭＯＳトランジスタ５ｈがオフする。  これにより、第４のデータ端子５ａ２のｎ１は“Ｌｏｗ”に維持される。
【０１１９】
このように、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが第１の論理値“０”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが第１の論理値“０”であるときには、第１のメモリセル２に記憶されていたデータを第１の論理値“０”であるとして保持する。
【０１２０】
一方、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合は、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“１”のとき、第６のＭＯＳトランジスタ５ｃはオフし、第１１のＭＯＳトランジスタ５ｈがオンする。これにより、第４のデータ端子５ａ２のｎ１は“Ｈｉｇｈ”に維持される。
【０１２１】
このように、第２のセンスアンプ回路５は、第１の読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが第２の論理値“１”であり、第２の読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが第２の論理値“１”であるときには、第１のメモリセル２に記憶されていたデータを第２の論理値“１”であるとして保持する。
【０１２２】
既述のように、読み出し電圧ＶＲで第１のメモリセル２から読み出されたデータが“１”の場合に、読み出し電圧ＶＲ＋Δで第１のメモリセル２から読み出されたデータが“０”になることはない。これは、ＭＯＳトランジスタのゲート電圧を上昇させた場合に、コンダクタンスが減少することがないためである。
【０１２３】
以上のＮＡＮＤ型フラッシュメモリ１００の動作により、隣接セル間の干渉効果の影響を低減した状態で、第１のメモリセル２に記憶されたデータを読み出し、第２のセンスアンプ回路３に保持することができる。
【０１２４】
また、以上の動作により得られる第１のセンスアンプ回路４と第２のセンスアンプ回路５の出力（ｎ０、ｎ１の電位）に基づいて、既述のケース１とケース２を判断することができる。
【０１２５】
ここで、共通バス線８、９から入力されたデータを第２のセンスアンプ回路３に保持させ、この保持されたデータを第１のセンスアンプ回路２にロードする動作について説明する。
【０１２６】
図１０Ａおよび図１０Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００が第２のセンスアンプ回路３に保持されたデータを第１のセンスアンプ回路２にロードするための各信号波形を示す波形図である。なお、図１０Ａの時間ｔａと図１０Ｂの時間ｔａは、同じ時間である。
【０１２７】
図１０Ａに示すように、ΦＳｅｌ＿ｉが“Ｈｉｇｈ”になることにより、第１６、第１７のＭＯＳトランジスタ６、７がオンする（時間ｔａ１）。これにより、共通バス線６、７からデータが転送され、第２のセンスアンプ回路５の第２のラッチ回路５ａのｎ１の電位が確定する。
【０１２８】
そして、ΦＳｅｌ＿ｉが“Ｌｏｗ”に遷移した後、ΦＰｒｅｃｈａｒｇｅが“Ｈｉｇｈ”になりビット線ＢＬが充電される（時間ｔａ２）。
【０１２９】
ここで、ΦＴ１が“Ｈｉｇｈ”になることにより、第２のラッチ回路５ａの第３のデータ端子５ａ１の電位がビット線ＢＬの電位に転送される（時間ｔａ）。
【０１３０】
その後、図１０Ｂに示すように、ΦＲｅｓｅｔ＿０が“Ｈｉｇｈ”になり、第２のＭＯＳトランジスタ４ｃがオンする。これにより、第１のラッチ回路４ａのｎ０が“Ｈｉｇｈ”になる。
【０１３１】
そして、ΦＲｅｓｅｔ＿０が“Ｌｏｗ”に遷移した後、ΦＲｅａｄ＿０が“Ｈｉｇｈ”になり、第３のＭＯＳトランジスタ４ｄがオンする。これにより、ビット線ＢＬの電位に応じて、第４のＭＯＳトランジスタ４ｅがオン/オフし、第１のラッチ回路４ａのｎ０の電位が確定する（時間ｔａ４）。
【０１３２】
このように、ＮＡＮＤ型フラッシュメモリ１００は、ビット線ＢＬと第２のセンスアンプ回路５との間を電気的に接続する。そして、ＮＡＮＤ型フラッシュメモリ１００は、第２のセンスアンプ回路５から、データを、ビット線ＢＬを介して、第１のセンスアンプ回路４に伝送する。
【０１３３】
以上のＮＡＮＤ型フラッシュメモリ１００の動作により、共通バス線８、９から入力されたデータを第２のセンスアンプ回路３に保持させ、この保持されたデータを第１のセンスアンプ回路２にロードすることができる。
【０１３４】
なお、図１において、ΦＴ１＝“０”（“Ｌｏｗ”）、ΦＲｅｓｅｔ＿１＝“０”（“Ｌｏｗ”）、ΦＲｅａｄ＿１＝“０”（“Ｌｏｗ”）に設定すると、第１のセンスアンプ回路４と第２のセンスアンプ回路５とは、電気的に分離される。したがって、第１のセンスアンプ回路４と第２のセンスアンプ回路５とは、干渉することない。
【０１３５】
すなわち、ＮＡＮＤ型フラッシュメモリ１００は、ビット線ＢＬと第２のセンスアンプ回路５との間を電気的に遮断する。さらに、ＮＡＮＤ型フラッシュメモリ１００は、データを伝送する共通バス線８、９と第２のセンスアンプ回路５との間を電気的に接続する。
【０１３６】
そして、第２のセンスアンプ回路５は、第１のセンスアンプ回路４に保持されたデータとは無関係に、前記共通バス線を介して入力されたデータを保持する。このとき、第１のセンスアンプ回路４は、第１、２のメモリセル２、３にデータを書き込み、または、ベリファイ動作を行う。
【０１３７】
すなわち、第１のセンスアンプ回路４が第１、２のメモリセル２、３に書き込み・ベリファイ動作を行っているとき、第２のセンスアンプ回路５は共通バス線８、９からのデータロードを並行に行うことができる。この並行動作により、データロードの時間を削減することが可能となる。
【０１３８】
同様に、読み出し動作についても、第２のセンスアンプ回路５を使用した読み出し動作をしないのならば、第１のセンスアンプ回路４でメモリセルのデータをセンスし、既述のローディング方法で第２のセンスアンプ回路５にデータを格納する。
【０１３９】
そして、次のワード線のセルデータをセンスしている間に、第２のセンスアンプ回路５からデータを外部に読み出す。
【０１４０】
この動作により、外部からのデータ転送時間分だけ、読み出しのスループットを向上することができる。
【０１４１】
上述のように、第２のセンスアンプ回路５は、ΦＲｅａｄ＿１＝“０”（“Ｌｏｗ”）であれば、センスアンプとしての機能は無く、そのままデータキャッシュとして使用可能である。
【０１４２】
ここで、図１１は、ビット線ＢＬの電位と、第１のセンスアンプ回路および第２のセンスアンプ回路のフリップ電位と、の関係を示す図である。
【０１４３】
図１１に示すように、ベリファイ直後のビット線ＢＬの電位（１）は、ｔ＿sense後の第１のセンスアンプ回路４のフリップ電位Ｖ０に等しくなる。
【０１４４】
また、例えば、ｎ０＝“Ｈｉｇｈ”の場合の第２のセンスアンプ回路３のフリップ電位Ｖ１はフリップ電位Ｖ０よりも高く設定される。これにより、第２のセンスアンプ回路５は、より優先的にデータ“０”と判定し易くなる。ｔ＿sense後のビット線ＢＬの電位（２）は、リップ電位Ｖ１よりも高い。すなわち、十分なマージンがある。
【０１４５】
また、例えば、ｎ０＝“Ｌｏｗ”の場合の第２のセンスアンプ回路３のフリップ電位Ｖ２はフリップ電位Ｖ０よりも低く設定される。これにより、第２のセンスアンプ回路５は、より優先的にデータ“１”と判定し易くなる。ｔ＿sense後のビット線ＢＬの電位（３）は、リップ電位Ｖ２よりも低い。すなわち、十分なマージンがある。
【０１４６】
なお、フリップ電位Ｖ１、Ｖ２は、例えば、第２のセンスアンプ回路５の第６、第１１のＭＯＳトランジスタ５ｃ、５ｈのしきい値電圧を調整することにより、調整される。
【０１４７】
例えば、コントローラ（図示せず）で、第１、２のセンスアンプ回路４、５に保持されるｎ０、ｎ１の電位を解析し、十分なマージンが有るか否かをチェックすることができる。
【０１４８】
さらに、このチェック結果に基づいて、該コントローラが、データのＥＣＣ訂正をすることができる。これにより、ＥＣＣ救済が不可能となったブロックについても、再度マージンをチェックすることにより、救済可能となる場合がある。
【０１４９】
これらの機能は、特に多値のデータを記憶するＮＡＮＤ型フラッシュメモリにおいて有効である。
【０１５０】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示す図である。
【図２】図１に示す第１、第２のメモリセル２、３が適用されるＮＡＮＤ型フラッシュメモリのセル構造を示す回路図である。
【図３】図１に示すメモリセルのしきい値電圧の個数分布を示す分布図である。
【図４Ａ】電荷抜け、隣接セルの干渉効果、ＲＴＮ等により、メモリセルのしきい値電圧がシフトする例を示す図である。
【図４Ｂ】隣接セルの干渉効果の影響を説明するための図である。
【図５】図１に示すＮＡＮＤ型フラッシュメモリ１００の第１のセンスアンプ回路４により第２のメモリセル３に記憶されたデータを読み出すための信号波形を示す波形図である。
【図６】図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“１”の場合に、選択ワード線電圧（読み出し電圧）ＶＲを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【図７】図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“１”の場合に、選択ワード線電圧（読み出し電圧）ＶＲ＋Δを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【図８】図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“０”の場合に、選択ワード線電圧（読み出し電圧）ＶＲを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【図９】図１に示すＮＡＮＤ型フラッシュメモリ１００の第２のメモリセル３に記憶されているデータが“０”の場合に、選択ワード線電圧（読み出し電圧）ＶＲ＋Δを第１のメモリセル２のワード線に印加し、第１のメモリセル２に記憶されたデータを読み出すための信号波形を示す波形図である。
【図１０Ａ】図１に示すＮＡＮＤ型フラッシュメモリ１００が第２のセンスアンプ回路３に保持されたデータを第１のセンスアンプ回路２にロードするための各信号波形を示す波形図である。
【図１０Ｂ】図１に示すＮＡＮＤ型フラッシュメモリ１００が第２のセンスアンプ回路３に保持されたデータを第１のセンスアンプ回路２にロードするための各信号波形を示す波形図である。
【図１１】ビット線ＢＬの電位と、第１のセンスアンプ回路および第２のセンスアンプ回路のフリップ電位と、の関係を示す図である。
【符号の説明】
【０１５２】
１  充電回路
２  第１のメモリセル
３  第２のメモリセル
４  第１のセンスアンプ回路
４ａ  第１のラッチ回路
４ａ１  第１のデータ端子
４ａ２  第２のデータ端子
４ｂ  第１のＭＯＳトランジスタ
４ｃ  第２のＭＯＳトランジスタ
４ｄ  第３のＭＯＳトランジスタ  
４ｅ  第４のＭＯＳトランジスタ
５  第２のセンスアンプ回路  
５ａ  第２のラッチ回路  
５ａ１  第３のデータ端子
５ａ２  第４のデータ端子
５ｂ  第５のＭＯＳトランジスタ
５ｃ  第６のＭＯＳトランジスタ
５ｄ  第７のＭＯＳトランジスタ
５ｅ  第８のＭＯＳトランジスタ
５ｆ  第９のＭＯＳトランジスタ
５ｇ  第１０のＭＯＳトランジスタ
５ｈ  第１１のＭＯＳトランジスタ
５ｉ  第１２のＭＯＳトランジスタ
５ｊ  第１３のＭＯＳトランジスタ
５ｋ  第１４のＭＯＳトランジスタ
５ｌ  第１５のＭＯＳトランジスタ
６  第１６のＭＯＳトランジスタ
７  第１７のＭＯＳトランジスタ
８、９  共通バス線
１００  ＮＡＮＤ型フラッシュメモリ
【図１】
2009134787.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
2009134787.tif 000013
【図１０Ｂ】
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【図１１】
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