(57)【要約】【課題】生産性を大幅に低下させることなく、表示特性の良好な表示装置及びその製造方法を提供すること。【解決手段】本発明にかかる表示装置は、ゲート絶縁膜５、ＴＦＴ１０８、及び保持容量１０９を有する。ゲート絶縁膜５は、薄膜部及び厚膜部を有する。ＴＦＴ１０８は、表示領域１０１に配置され、ゲート電極６及び多結晶半導体膜４を有し、ゲート電極６と多結晶半導体膜４とによってゲート絶縁膜５の厚膜部を挟むように形成されている。保持容量１０９は、上部電極７及び下部電極４ｄを有し、上部電極７と下部電極４ｄとによってゲート絶縁膜５の薄膜部を挟むように形成されている。【選択図】図２
2009210681.tif 000002
【特許請求の範囲】
【請求項１】
薄膜部及び厚膜部を有する絶縁膜と、
表示領域に配置され、ゲート電極及び半導体膜を有し、前記ゲート電極と前記半導体膜とによって前記絶縁膜の前記厚膜部を挟むように形成された第１ＴＦＴと、
上部電極及び下部電極を有し、前記上部電極と前記下部電極とによって前記絶縁膜の前記薄膜部を挟むように形成された保持容量とを有する表示装置。
【請求項２】
前記表示領域の外側に配置され、ゲート電極及び半導体膜を有し、当該ゲート電極と当該半導体膜とによって前記絶縁膜の前記薄膜部を挟むように形成された第２ＴＦＴをさらに有し、
前記保持容量及び前記第２ＴＦＴにおける前記絶縁膜の膜厚が同一である請求項１に記載の表示装置。
【請求項３】
表示領域に第１ＴＦＴを有する表示装置の製造方法であって、
前記第１ＴＦＴの半導体膜を形成する工程と、
前記半導体膜上に絶縁膜を成膜する工程と、
前記絶縁膜を介して、一部の前記半導体膜上にレジストを形成する工程と、
前記レジストをマスクとして、前記半導体膜に不純物元素を導入して下部電極を形成する工程と、
前記レジストをマスクとして、前記絶縁膜をエッチングし、前記絶縁膜に厚膜部及び薄膜部を形成する工程と、
前記レジストを除去し、前記薄膜部を介して前記下部電極上に上部電極、及び前記厚膜部上にゲート電極を形成する工程とを有する表示装置の製造方法。
【請求項４】
前記第１ＴＦＴ及び前記表示領域の外側に配置された第２ＴＦＴを有するＴＦＴ基板の製造方法であって、
前記半導体膜を形成する工程では、前記第１ＴＦＴ及び前記第２ＴＦＴの前記半導体膜をそれぞれ形成し、
前記レジストを形成する工程では、前記第１ＴＦＴにおける前記レジストより前記第２ＴＦＴにおける前記レジストの膜厚が薄くなるように形成し、
前記不純物を導入する工程後、前記絶縁膜をエッチングする工程前に、前記第２ＴＦＴにおける前記レジストを除去する請求項３に記載のＴＦＴ基板の製造方法。
【請求項５】
前記レジストを形成する工程では、多階調マスクを用いて、膜厚差を有する前記レジストを形成する請求項４に記載のＴＦＴ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の一般的な薄型パネルのひとつである液晶表示装置（以下、ＬＣＤと称す）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータのモニタや携帯情報端末機器のモニタなどに広く用いられている。また、近年では、ブラウン管に代わってＴＶ用としても広く用いられるようになっている。さらに、ＥＬ素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も次世代の薄型パネル用デバイスとして用いられるようになってきている。電界発光型ＥＬ表示装置は、ＬＣＤで問題となる視野角やコントラストの制限や、動画対応の高速応答への追従が困難といった問題点をクリアした自発光型で広視野角、高コントラスト、高速応答等、ＬＣＤにはない特徴を有する。
【０００３】
このような表示装置に用いられる薄膜トランジスタ（以下、ＴＦＴと称す）としては、半導体膜を用いたＭＯＳ構造が多用される。ＴＦＴには、逆スタガ型やトップゲート型といった種類があり、半導体膜にも非晶質半導体膜や多結晶半導体膜がある。これらは、表示装置の用途や性能により適宜選択される。特に、移動度の大きな多結晶半導体膜を用いたＴＦＴを用いた場合、基板上に駆動回路を形成することができる。このため、単結晶半導体を用いた外付けのＩＣ点数を減らすことができる利点がある。
【０００４】
上記のＴＦＴが形成されたアレイ基板には、信号線から供給される信号を一定期間保持するために、保持容量が設けられている。保持容量は、対向配置される電極間に誘電体絶縁膜を形成して構成される。保持容量の電極としては、遮光性を有する金属材料からなる電極、及びＴＦＴのドレイン領域の一部が用いられる。保持容量の誘電体絶縁膜としては、ゲート絶縁膜が用いられる。
【０００５】
この保持容量は、液晶表示装置のフリッカやクロストークを防止するという観点から、容量を大きくする必要がある。保持容量は、ゲート絶縁膜の比誘電率と膜厚、保持容量面積により決定される。このため、保持容量を大きくする方法としては、保持容量面積を大きくする方法や誘電体であるゲート絶縁膜を薄くする方法、あるいは保持容量用にゲート絶縁膜とは別に比誘電率の高い絶縁膜を形成する方法がある（例えば特許文献１）。
【特許文献１】特開２００１−１３５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、保持容量面積を大きくする方法では、表示領域の画素開口率が小さくなるため、バックライトユニットからの光透過量が低下する。これにより、表示性能を向上することが困難となる。また、ゲート絶縁膜を薄くする方法では、表示領域に配置されるＴＦＴのゲート電極／半導体層間に印加される電圧に対する電気的絶縁性を維持することが困難となる。そして、ゲート絶縁膜とは別に絶縁膜を形成する方法では、保持容量部に形成したゲート絶縁膜を一旦除去してから絶縁膜を再度成膜する必要があるため、生産性が低下するという問題を有する。
【０００７】
本発明は、上記の問題を鑑みるためになされたものであり、生産性を大幅に低下させることなく、表示特性の良好な表示装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる表示装置は、薄膜部及び厚膜部を有する絶縁膜と、表示領域に配置され、ゲート電極及び半導体膜を有し、前記ゲート電極と前記半導体膜とによって前記絶縁膜の前記厚膜部を挟むように形成された第１ＴＦＴと、上部電極及び下部電極を有し、前記上部電極と前記下部電極とによって前記絶縁膜の前記薄膜部を挟むように形成された保持容量とを有するものである。
【０００９】
また、本発明にかかる表示装置の製造方法は、表示領域に第１ＴＦＴを有する表示装置の製造方法であって、前記第１ＴＦＴの半導体膜を形成する工程と、前記半導体膜上に絶縁膜を成膜する工程と、前記絶縁膜を介して、一部の前記半導体膜上にレジストを形成する工程と、前記レジストをマスクとして、前記半導体膜に不純物元素を導入して下部電極を形成する工程と、前記レジストをマスクとして、前記絶縁膜をエッチングし、前記絶縁膜に厚膜部及び薄膜部を形成する工程と、前記レジストを除去し、前記厚膜部上にゲート電極、及び前記薄膜部を介して前記下部電極上に上部電極を形成する工程とを有する方法である。
【発明の効果】
【００１０】
本発明によれば、生産性を大幅に低下させることなく、表示特性の良好な表示装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
始めに、本実施の形態にかかる表示装置について図１を用いて説明する。図１は、表示装置に用いられるＴＦＴ基板の構成を示す正面模式図である。以下、表示装置としては、液晶表示装置を例として説明するが、あくまでも例示的なものである。もちろん、表示装置として、有機ＥＬ表示装置等の他の平面型表示装置（フラットパネルディスプレイ）等に用いることも可能である。
【００１２】
液晶表示装置は、ＴＦＴ基板１００を有している。ＴＦＴ基板１００は、例えば、薄膜トランジスタ（ＴＦＴ）１０８がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の保持容量配線（不図示）、及び複数のソース配線（表示信号線）１１１が形成されている。複数のゲート配線１１０及び複数の保持容量配線は、平行に設けられている。保持容量配線は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と保持容量配線とは、交互に配置されている。そして、複数のソース配線１１１は平行に設けられている。ゲート配線１１０及び保持容量配線と、ソース配線１１１とは、互いに交差するように形成されている。ゲート配線１１０及び保持容量配線と、ソース配線１１１とは直交している。そして、隣接するゲート配線１１０と隣接するソース配線１１１とで囲まれた領域が画素１０５となる。すなわち、保持容量配線は、画素１０５を横断するように形成されている。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。
【００１３】
さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００１４】
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
【００１５】
画素１０５内には、少なくとも１つのＴＦＴ１０８と、ＴＦＴ１０８と接続された保持容量１０９とが形成されている。画素１０５内において、ＴＦＴ１０８と保持容量１０９は直列に接続されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧を印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。
【００１６】
一方、保持容量１０９は、ＴＦＴ１０８だけでなく、保持容量配線を介して対向電極とも電気的に接続されている。従って、保持容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。保持容量１０９は、対向配置される電極間に誘電体絶縁膜を形成して構成される。そして、保持容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１００は、以上のように構成される。
【００１７】
さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。そして、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００１８】
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００１９】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。また、ＴＦＴ基板１００上に形成された素子面積が小さいほど、バックライトユニットからの光を透過することができる。このため、精度が高く、またバックライトユニットの光量を低減することができ、消費電力の低減にもつながる。なお、これら一連の動作で、保持容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。
【００２０】
次に、ＴＦＴ基板１００の表示領域に設けられた画素スイッチング用のＴＦＴ１０８と保持容量１０９の構成について図２を用いて説明する。図２は、本実施の形態にかかる表示装置における画素スイッチング用のＴＦＴ１０８と保持容量１０９の断面模式図である。
【００２１】
絶縁性基板１上に、透過性の無機絶縁膜であるシリコン窒化膜（ＳｉＮ膜）２、シリコン酸化膜（ＳｉＯ膜）３が順次形成される。絶縁性基板１としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。そして、ＳｉＯ膜３の上には、島状の多結晶半導体膜４が形成される。多結晶半導体膜４としては、ポリシリコン（ｐ−Ｓｉ）膜を用いることができる。多結晶半導体膜４には、不純物を含む導電性領域があり、これがソース領域４ａ、ドレイン領域４ｂである。さらに、多結晶半導体膜４は、不純物を含む導電性領域の一部に下部電極４ｄを有する。ソース・ドレイン領域４ａ、４ｂは、多結晶半導体膜４の両端に形成され、ソース・ドレイン領域４ａ、４ｂに挟まれる領域がチャネル領域４ｃである。具体的には、ＴＦＴ１０８の多結晶半導体膜４には、ソース領域４ａ、ドレイン領域４ｂ、及びチャネル領域４ｃが形成されている。また、保持容量１０９の多結晶半導体膜４には、下部電極４ｄが形成されている。ソース・ドレイン領域４ａ、４ｂ及び下部電極４ｄは、チャネル領域４ｃより低抵抗となっている。
【００２２】
そして、多結晶半導体膜４及びＳｉＯ膜３を覆うように、ゲート絶縁膜５が形成される。ゲート絶縁膜５の一部は、その他の部分より厚く形成される。すなわち、絶縁膜としてのゲート絶縁膜５は、膜厚が厚い厚膜部と、膜厚が薄い薄膜部とを有する。第１ＴＦＴとしてのＴＦＴ１０８は、ゲート絶縁膜５の厚膜部を有する。具体的には、ＴＦＴ１０８のチャネル領域４ｃと対向する領域に、ゲート絶縁膜５の厚膜部を有する。そして、保持容量１０９を含むその他の領域は、ゲート絶縁膜５の薄膜部を有する。従って、チャネル領域４ｃの外側に、厚膜部と薄膜部の境界がある。すなわち、ソース・ドレイン領域４ａ、４ｂ上では、厚膜部と薄膜部の間の段差が形成されている。より詳細には、チャネル領域４ｃと後述するコンタクトホール９の間、及びチャネル領域４ｃと後述するコンタクトホール１０の間にゲート絶縁膜５の段差が形成される。ゲート絶縁膜５は、例えばＳｉＯ膜によって形成される。
【００２３】
そして、チャネル領域４ｃと対向して、ゲート絶縁膜５上にゲート電極６が形成される。すなわち、ゲート電極６及び半導体膜（ここでは多結晶半導体膜４）によって、ゲート絶縁膜５の厚膜部が挟まれている。ゲート電極６は、ゲート配線１１０から多結晶半導体膜４の上部まで延設されている。そして、ゲート配線１１０を介して、ゲート電極６にゲート信号が入力され、ＴＦＴ１０８のＯＮとＯＦＦとを制御している。
【００２４】
また、ゲート絶縁膜５を介して、下部電極４ｄ上に上部電極７が形成される。すなわち、下部電極４ｄと上部電極７とがゲート絶縁膜５を介して対向配置される。換言すると、上部電極７及び下部電極４ｄによって、ゲート絶縁膜５の薄膜部が挟まれている。そして、ゲート絶縁膜５を誘電体絶縁膜として、下部電極４ｄと上部電極７とがコンデンサを形成する。このように、ゲート絶縁膜５、下部電極４ｄ、及び上部電極７は、保持容量１０９を構成する。上部電極７は、保持容量配線から多結晶半導体膜４の上部まで延設されている。そして、保持容量配線を介して、上部電極７に共通電位が供給される。これにより、後述する画素電極１５に印加される電圧を一定時間保持することができる。
【００２５】
ゲート電極６及び上部電極７を覆うように、第１層間絶縁膜８が形成される。ソース領域４ａ上のゲート絶縁膜５及び第１層間絶縁膜８には、コンタクトホール９が形成される。同様に、ドレイン領域４ｂ上のゲート絶縁膜５及び第１層間絶縁膜８には、コンタクトホール１０が形成される。第１層間絶縁膜８上には、ソース電極１１及びドレイン電極１２が形成される。ソース電極１１は、ゲート絶縁膜５及び第１層間絶縁膜８を介して、ソース領域４ａ上に形成される。ドレイン電極１２は、ゲート絶縁膜５及び第１層間絶縁膜８を介して、ドレイン領域４ｂ上に形成される。
【００２６】
ソース電極１１は、コンタクトホール９に充填され、ソース領域４ａと接続される。すなわち、コンタクトホール９を介して、ソース電極１１とソース領域４ａとが電気的に接続される。また、ドレイン電極１２は、コンタクトホール１０に充填され、ドレイン領域４ｂと接続される。すなわち、コンタクトホール１０を介して、ドレイン電極１２とドレイン領域４ｂとが電気的に接続される。ここで、ソース電極１１は、ソース配線と一体となって形成されてもよい。
【００２７】
ソース電極１１とドレイン電極１２を覆うように、第２層間絶縁膜１３が形成される。ドレイン電極１２上の第２層間絶縁膜１３には、コンタクトホール１４が形成される。第２層間絶縁膜１３上には、画素電極１５が形成される。画素電極１５は、第２層間絶縁膜１３を介して、ドレイン電極１２及び上部電極７上に形成される。画素電極１５は、コンタクトホール１４に充填され、ドレイン電極１２と接続される。すなわち、コンタクトホール１４を介して、画素電極１５とドレイン電極１２とが電気的に接続される。そして、画素電極１５によって、液晶や自発光材料等の電気光学材料（不図示）に電圧が印加されることにより表示が行われる。本実施の形態にかかるＴＦＴ基板１００のＴＦＴ１０８及び保持容量１０９は、以上のような構成である。
【００２８】
上記のＴＦＴ基板１００によれば、保持容量１０９では、ゲート絶縁膜５の薄膜部を有する。すなわち、保持容量１０９において、ゲート絶縁膜５の膜厚は、薄く形成されている。このため、単位面積あたりの容量を大きくすることができる。従って、本実施の形態にかかるＴＦＴ基板１００を表示装置に用いた場合、クロストークやフリッカといった表示品質の低下を抑制しながら、保持容量１０９の面積を小さくすることができる。これにより、画素開口率の大きな表示装置を得ることができる。また、ＴＦＴ１０８では、ゲート絶縁膜５の厚膜部を有する。すなわち、ＴＦＴ１０８において、ゲート絶縁膜５の膜厚は、保持容量１０９のゲート絶縁膜５よりも厚く形成されている。このため、ゲート電極６と多結晶半導体膜４間の電気的絶縁性が保たれる。このように、本実施の形態にかかるＴＦＴ基板１００によれば、特性を向上させることができる。そして、このＴＦＴ基板１００を表示装置に用いることにより、表示性能を向上させることができる。
【００２９】
なお、本実施の形態では、ＴＦＴ１０８の多結晶半導体膜４とゲート電極６との間のみ、ゲート絶縁膜５を厚く形成したがこれに限らない。少なくとも、ＴＦＴ１０８の多結晶半導体膜４とゲート電極６との間ではゲート絶縁膜５を厚くし、下部電極４ｄと上部電極７との間ではゲート絶縁膜５を薄く形成すればよい。換言すると、保持容量１０９におけるゲート絶縁膜５の膜厚は、ＴＦＴ１０８のゲート絶縁膜５の膜厚より薄く形成すればよい。その他の領域では、ゲート絶縁膜５は、どのような厚みになっていてもよい。
【００３０】
次に、上記の構成のＴＦＴ１０８及び保持容量１０９の製造方法について図３及び図４を用いて説明する。図３及び図４は、ＴＦＴ１０８及び保持容量１０９の製造方法を示す断面模式図である。
【００３１】
まず、第１絶縁性基板１上に、プラズマＣＶＤ（Chemical vapor deposition）等の各種ＣＶＤ法を用いて下地膜を成膜する。絶縁性基板１としては、ガラスや石英等の光透過性を有する材料からなる絶縁性基板を用いることができる。下地膜としては、光透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ膜）等を用いることができる。これを、後に成膜される半導体膜の下地として成膜する。本実施の形態では、ガラス基板上に、ＳｉＮ膜２を４０〜６０ｎｍの膜厚に成膜し、さらにＳｉＯ膜３を１５０〜３００ｎｍの膜厚で順次成膜する。つまり、下地膜がＳｉＮ膜２とＳｉＯ膜３の積層構造となっている。このような下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体膜へ拡散することを防止する目的で設けられる。また、下地膜は、上記の膜構成や膜厚に限るものではない。
【００３２】
次に、プラズマＣＶＤ等の各種ＣＶＤ法を用いて、下地膜の上に非晶質半導体膜２０を成膜する。すなわち、ＳｉＯ膜３の上に、非晶質半導体膜２０を成膜する。本実施の形態では、非晶質半導体膜２０としてアモルファスシリコン膜（ａ−Ｓｉ膜）を用い、３０〜１００ｎｍ、好ましくは４０〜６０ｎｍの膜厚に成膜する。また、ＳｉＮ膜２、ＳｉＯ膜３、及び非晶質半導体膜２０は、同一装置あるいは同一チャンバ内にて連続的に成膜することが望ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。そして、特性ばらつきの要因の１つを取り除くことができる。
【００３３】
なお、非晶質半導体膜２０の成膜後に、高温中でアニール（熱処理）を行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体膜２０の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜２０を成膜した基板を４５分間保持する。このような処理を行っておくことにより、非晶質半導体膜２０を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。すなわち、非晶質半導体膜２０を結晶化する際に、非晶質半導体膜２０中の水素突沸によるクラックが発生することを抑制することができ、非晶質半導体薄膜表面の荒れを抑制することができる。
【００３４】
そして、非晶質半導体膜２０表面に形成された自然酸化膜をフッ酸などでエッチング除去する。次に、非晶質半導体膜２０に対して窒素などのガスを吹き付けながら、図３（ａ）に示されるように、レーザー光２１を照射する。レーザー光２１は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜２０に照射される。本実施の形態では、レーザー光２１としてエキシマレーザーを用いる。そして、線状ビームの長方向に対して垂直に、絶縁性基板１上を走査する。そして、レーザー光２１が照射された非晶質半導体膜２０は結晶化されて多結晶半導体膜４が形成される。本実施の形態では、非晶質半導体膜２０としてａ−Ｓｉ膜を用いたので、レーザアニール工程によって、ｐ−Ｓｉ膜が形成される。
【００３５】
次に、多結晶半導体膜４上に感光性樹脂であるフォトレジストをスピンコート法によって塗布する。そして、塗布したフォトレジストを露光、現像する写真製版法（フォトリソグラフィ法）を行う。これにより、ＴＦＴ１０８を構成するための形状にフォトレジストをパターニングする。その後、フォトレジストをマスクとして多結晶半導体膜４をエッチングし、多結晶半導体膜４を所定形状とする。そして、フォトレジストを除去する。これにより、所望の形状に多結晶半導体膜４がパターニングされる。本実施の形態では、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により島状に多結晶半導体膜４を加工する。また、エッチングガスにＯ２を混合しているため、写真製版法により形成したフォトレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体膜４は、端部にテーパー形状を有する構造とすることができる。
【００３６】
次に、基板表面全体を覆うように、ゲート絶縁膜５を成膜する。つまり、多結晶半導体膜４の上に、ゲート絶縁膜５を成膜する。ゲート絶縁膜５としては、ＳｉＮ膜、ＳｉＯ膜等が用いられる。本実施の形態では、ゲート絶縁膜５としてＳｉＯ膜を用いる。そして、ＣＶＤ法によって、ＳｉＯ膜をおよそ１１０ｎｍの膜厚に成膜する。また、多結晶半導体膜４パターンの端部をテーパー形状としているため、ゲート絶縁膜５の被覆性が高く、初期故障を大幅に低減することができる。
【００３７】
そして、ゲート絶縁膜５を介して、多結晶半導体膜４上に、レジストとしてのフォトレジスト２２を形成する。フォトレジスト２２は、公知の写真製版法を用いて、所望の形状にパターニングされる。具体的には、ゲート絶縁膜５を介して、チャネル領域４ｃの形成領域上に、フォトレジスト２２を形成する。そして、フォトレジスト２２をマスクとして、多結晶半導体膜４に不純物元素２３を導入する。不純物元素２３は、ゲート絶縁膜５を介して多結晶半導体膜４に注入される。これにより、フォトレジスト２２を形成していない領域に対応する多結晶半導体膜４に不純物元素２３が注入される。ここでは、多結晶半導体膜４のソース領域４ａ、ドレイン領域４ｂ、下部電極４ｄの形成領域に不純物元素２３が注入される。本実施の形態では、不純物元素２３としてリン（Ｐ）を用いる。そして、多結晶半導体膜４にＰが高濃度に注入されることによって多結晶半導体膜４は抵抗値の低いドープ半導体となる。形成されたドープ半導体は、保持容量１０９の下部電極４ｄとして用いられる。以上の工程により、図３（ｂ）に示すような構成となる。
【００３８】
次に、フォトレジスト２２をマスクとして、ハーフエッチングする。このように、フォトレジスト２２は、不純物元素導入マスク及びゲート絶縁膜５のエッチングマスクとして用いられる。具体的には、フォトレジスト２２が形成されていない領域のゲート絶縁膜５をドライエッチングにより減厚する。すなわち、ゲート絶縁膜５は、２段階の膜厚を有する。そして、ゲート絶縁膜５に、厚膜部及び薄膜部が形成される。具体的には、ＴＦＴ１０８におけるチャネル領域４ｃの形成領域は、ゲート絶縁膜５の厚膜部を有する。そして、保持容量１０９の形成領域を含むその他の領域は、ゲート絶縁膜５の薄膜部を有する。本実施の形態では、エッチングガスとして、ＣＨＦ３とＯ２の混合ガスを用いる。また、ここでのゲート絶縁膜５のエッチング量は３０ｎｍとする。すなわち、フォトレジスト２２が形成されていない領域のゲート絶縁膜５の膜厚はおよそ８０ｎｍとなる。従って、ＴＦＴ１０８におけるチャネル領域４ｃの形成領域ではゲート絶縁膜５はおよそ１１０ｎｍとなり、保持容量１０９の形成領域を含むその他の領域ではゲート絶縁膜５はおよそ８０ｎｍとなる。すなわち、ゲート絶縁膜５の厚膜部の膜厚はおよそ１１０ｎｍ、ゲート絶縁膜５の薄膜部の膜厚はおよそ８０ｎｍとなる。以上の工程により、図３（ｃ）に示すような構成となる。
【００３９】
その後、フォトレジスト２２を除去する。次に、スパッタリング法を用いて、ゲート電極６、上部電極７、及びゲート配線１１０を形成するための第１の導電膜を成膜する。第１の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。本実施の形態では、第１の導電膜としてＭｏ膜を用いる。そして、ＤＣマグネトロンを用いたスパッタリング法によって、Ｍｏ膜を２００〜３００ｎｍの膜厚に成膜する。そして、公知の写真製版法、エッチングを用いて、第１の導電膜を所望の形状にパターニングする。これにより、ゲート電極６、上部電極７、及びゲート配線１１０を形成する。本実施の形態では、第１の導電膜のエッチングは、リン酸系のエッチング液を用いたウェットエッチング法によって行う。なお、ゲート電極６は、ゲート絶縁膜５を介して、チャネル領域４ｃ上に形成される。すなわち、ゲート絶縁膜５の厚膜部上に、ゲート電極６が形成される。また、上部電極７は、ゲート絶縁膜５を介して、下部電極４ｄ上に形成される。すなわち、ゲート絶縁膜５の薄膜部上に、上部電極７が形成される。
【００４０】
そして、形成したゲート電極６をマスクとして、多結晶半導体膜４に不純物元素を導入する。すなわち、ゲート電極６を形成していない領域に対応する多結晶半導体膜４に不純物元素が注入される。そして、不純物元素がドーピングされていないチャネル領域４ｃと、高濃度の不純物元素がドーピングされたソース・ドレイン領域４ａ、４ｂが形成される。従って、多結晶半導体膜４において、ゲート電極６下に存在する領域がチャネル領域４ｃとなる。これにより、ソース・ドレイン領域４ａ、４ｂがゲート電極６に対して自己整合的に形成される。
【００４１】
ここで導入する不純物元素としては、ＰあるいはＢを用いることができる。また、本実施の形態では、ＰやＢの不純物元素の導入には、イオンドーピング法を用いて行う。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すればｐ型のＴＦＴを形成することができる。また、ゲート電極６の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。従って、各ゲート配線１１０及び各ソース配線１１１を任意に選択するためのＣＭＯＳで構成された駆動回路を絶縁性基板１上に作成することが可能である。以上の工程により、図３（ｄ）に示す構成となる。
【００４２】
なお、ここでは、ゲート電極６をマスクとして用いたが、ゲート電極６を形成するために用いたエッチングマスク用のレジストを用いてもよい。この場合、第１の導電膜をエッチングした後、レジストを除去する前に、高濃度の不純物元素の導入を行う。さらに、レジストを除去した後に低濃度の不純物元素を導入してもよい。これにより、ゲート電極６両端部に対向する多結晶半導体膜４には低濃度の不純物がドーピングされ、ソース・ドレイン領域４ａ、４ｂには高濃度の不純物がドーピングされる。すなわち、チャネル領域４ｃからソース・ドレイン領域４ａ、４ｂまでにおいて、不純物濃度勾配が形成され、いわゆるＬＤＤ構造を有するＴＦＴ１０８を形成することができる。そして、信頼性を向上させることが可能となる。
【００４３】
また、上記説明のように、２回に分けた不純物元素の導入工程を行わない場合にも、低濃度に不純物元素がドーピングされた領域（ＬＤＤ領域）を形成することができる。図３（ｄ）の構成では、ゲート電極６近傍にゲート絶縁膜５の厚膜部が形成されている。すなわち、ゲート絶縁膜５の厚膜部と薄膜部の間の段差は、ゲート電極６の外側に形成される。このため、ゲート電極６をマスクとして不純物元素を注入した場合、ゲート絶縁膜５の厚膜部の下に位置するチャネル領域４ｃ以外の多結晶半導体膜４には、薄膜部の下に位置する多結晶半導体膜４よりも低濃度の不純物元素がドーピングされる。すなわち、ゲート電極６両側に対応する多結晶半導体膜４には、低濃度の不純物元素がドーピングされる。
【００４４】
また、薄膜部の下に位置する多結晶半導体膜４には、図３（ｂ）で説明したフォトレジスト２２をマスクとした不純物元素注入時にも不純物元素がドーピングされる。すなわち、薄膜部の下に位置する多結晶半導体膜４には、２度にわたり不純物元素がドーピングされる。このため、厚膜部の下に位置する多結晶半導体膜４と比較して、薄膜部の下に位置する多結晶半導体膜４には、相対的に高濃度の不純物元素がドーピングされる。以上のことから、フォトレジスト２２のサイズとゲート電極６の位置を調整し、ゲート電極６の両側に所定の距離の厚膜部を形成することにより、所定の距離のＬＤＤ領域を形成することができる。さらに、ゲート電極６をマスクとする不純物元素導入の際に注入する不純物濃度をゲート絶縁膜の厚膜部の厚さに対応して調整する。これにより、ＬＤＤ領域の不純物濃度は、ＬＤＤ領域としての効果を有するために必要な所定の低濃度とすることが可能である。このように形成することにより、ゲート絶縁膜５の薄膜部の下に位置する多結晶半導体膜４と比較して、ゲート絶縁膜５の厚膜部の下に位置する多結晶半導体膜４中の不純物濃度が相対的に低いＬＤＤ構造を有するＴＦＴ１０８を形成することができる。
【００４５】
次に、第１層間絶縁膜８を基板表面全体を覆うように成膜する。つまり、ゲート電極６、上部電極７、及びゲート配線１１０を覆うように、ゲート絶縁膜５上に第１層間絶縁膜８を成膜する。そして、多結晶半導体膜４のソース・ドレイン領域４ａ、４ｂに導入した不純物元素を活性化させるために熱処理を施す。本実施の形態では、第１層間絶縁膜８としてＳｉＯ膜を用いる。そして、ＣＶＤ法によって、ＳｉＯ膜を５００〜１０００ｎｍの膜厚に成膜する。その後、窒素雰囲気中で４５０℃程度に加熱したアニール炉に１時間程度保持する。なお、第１層間絶縁膜８は、ＳｉＯ膜に限らず、ＳｉＮ膜やこれら積層膜を用いてもよい。
【００４６】
次に、公知の写真製版法、エッチングを用いて、成膜したゲート絶縁膜５及び第１層間絶縁膜８を所望の形状にパターニングする。ここでは、多結晶半導体膜４のソース領域４ａに到達するコンタクトホール９、及びドレイン領域４ｂに到達するコンタクトホール１０を形成する。つまり、コンタクトホール９、１０では、ゲート絶縁膜５及び第１層間絶縁膜８が除去され、多結晶半導体膜４のソース・ドレイン領域４ａ、４ｂが露出している。以上の工程により、図４（ｅ）に示す構成となる。
【００４７】
次に、ソース電極１１、ドレイン電極１２、及びソース配線１１１を形成するための第２の導電膜を成膜する。第２の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施の形態では、第２の導電膜をＭｏ／Ａｌ／Ｍｏの３層構造とする。また、それぞれの膜厚は、Ａｌ膜では２００〜４００ｎｍ、Ａｌ膜上層及び下層のＭｏ膜では膜厚５０〜１５０ｎｍとする。これらの膜は、ＤＣマグネトロンを用いたスパッタリング法により形成される。
【００４８】
そして、公知の写真製版法、エッチングを用いて、第２の導電膜を所望の形状にパターニングする。これにより、ソース電極１１、ドレイン電極１２、及びソース配線１１１を形成する。具体的には、図４（ｅ）に示されるコンタクトホール９では、ソース電極１１が充填される。これにより、ソース電極１１と多結晶半導体膜４のソース領域４ａとが電気的に接続される。また、図４（ｅ）に示されるコンタクトホール１０では、ドレイン電極１２が充填される。これにより、ドレイン電極１２と多結晶半導体膜４のドレイン領域４ｂとが電気的に接続される。以上の工程により、図４（ｆ）に示す構成となる。これら一連の工程を経ることで、ＴＦＴ１０８及び保持容量１０９を形成することができる。
【００４９】
上記のように形成されたＴＦＴ１０８をアクティブマトリクス型の表示装置に適用する際には、ドレイン電極１２と電気的に接続する画素電極１５を形成する。まず、第２層間絶縁膜１３を基板表面全体を覆うように成膜する。すなわち、ソース・ドレイン電極１１、１２を覆うように、第１層間絶縁膜８上に第２層間絶縁膜１３を成膜する。本実施の形態では、第２層間絶縁膜１３としてＳｉＮ膜を用いる。そして、ＣＶＤ法によって、ＳｉＮ膜を２００〜３００ｎｍの膜厚に成膜する。その後、公知の写真製版法、エッチングを用いて、第２層間絶縁膜１３を所望の形状にパターニングする。ここでは、ドレイン電極１２に到達するコンタクトホール１４を形成する。つまり、コンタクトホール１４では、第２層間絶縁膜１３が除去され、ドレイン電極１２が露出している。本実施の形態では、第２層間絶縁膜１３のエッチングは、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法によって行う。これにより、コンタクトホール１４が開口する。
【００５０】
次に、第２層間絶縁膜１３上に、画素電極１５を形成するための第３の導電膜を成膜する。第３の導電膜としては、ＩＴＯやＩＺＯなどの透明性を有する導電膜を用いることができる。本実施の形態では、スパッタリング法によって、加工性に優れた非晶質の透明導電膜を第３の導電膜として成膜する。ここでは、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したガスを使用したＤＣマグネトロンによってスパッタリング法を行う。そして、公知の写真製版法、エッチングを用いて、第３の導電膜を所望の形状にパターニングする。これにより、画素電極１５を形成する。具体的には、コンタクトホール１４では、画素電極１５が充填される。これにより、画素電極１５とドレイン電極１２とが電気的に接続される。本実施の形態では、第３の導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウェットエッチング法によって行う。その後、不要なレジストを除去して、アニールを行う。これにより、非晶質性透明導電膜からなる画素電極１５を結晶化させる。以上の工程により、図４（ｇ）に示す構成となり、表示装置に用いられるＴＦＴ基板１００が完成する。
【００５１】
本実施の形態にかかるＴＦＴ基板１００の製造方法では、不純物元素導入を行うためのフォトレジスト２２を用いて、少なくとも保持容量１０９におけるゲート絶縁膜５を薄膜化している。すなわち、写真製版工程数を増加させることなく、ゲート絶縁膜５を薄膜化させている。そして、ＴＦＴ１０８におけるゲート絶縁膜５の膜厚と比較して、保持容量１０９におけるゲート絶縁膜５の膜厚を薄膜化させる。従って、ゲート絶縁膜５をなんら処理せず、保持容量用の絶縁膜として使用した場合と比較して、単位面積あたりの容量を大きくすることが可能となる。これにより、保持容量占有面積を小さくすることができ、画素開口率を向上させることができる。また、ＴＦＴ１０８では、ゲート絶縁膜５の膜厚を厚く形成する。このため、ゲート電極６／多結晶半導体膜４間の電気的絶縁性が保たれる。すなわち、生産性を大幅に低下させることなく、特性を向上させることができる。また、このように製造されたＴＦＴ基板１００を表示装置に用いることにより、表示特性を向上させることができる。
【００５２】
実施の形態２．
表示領域１０１に限らず、表示領域周辺、すなわち額縁領域１０２の駆動回路にも、ＴＦＴが使用される。表示領域１０１に使用されるＴＦＴ１０８と比較して、表示領域周辺の駆動回路（以下、周辺駆動回路と称す）に使用するＴＦＴは、ゲート電極６／多結晶半導体膜４間に印加される電圧が小さい。このため、本実施の形態では、周辺駆動回路に使用されるＴＦＴ（以下、周辺駆動回路用ＴＦＴと称す）のゲート絶縁膜５を薄膜化する。また、第２ＴＦＴとしての周辺駆動回路用ＴＦＴのゲート絶縁膜５を薄膜化するという以外は実施の形態１と同じである。このため、ここでは、実施の形態１と共通する説明を省略し、周辺駆動回路用ＴＦＴについて詳細に説明する。
【００５３】
まず、本実施の形態にかかるＴＦＴ３０、１０８及び保持容量１０９について図５を用いて説明する。図５は、ＴＦＴ３０、１０８及び保持容量１０９の構成を示す断面模式図である。
【００５４】
ＴＦＴ基板１００は、表示領域１０１の外側、すなわち額縁領域１０２に周辺駆動回路を有する。周辺駆動回路は、表示領域１０１に形成されたスイッチング用のＴＦＴ１０８と基本的構成が共通する周辺駆動回路用ＴＦＴ３０を有する。また、実施の形態１と同様、ゲート絶縁膜５は、厚膜部及び薄膜部を有する。ＴＦＴ１０８は、ゲート絶縁膜５の厚膜部を有する。保持容量１０９及び周辺駆動回路用ＴＦＴ３０を含むその他の領域は、ゲート絶縁膜５の薄膜部を有する。すなわち、周辺駆動回路用ＴＦＴ３０では、ゲート電極６及び半導体膜（ここでは、多結晶半導体膜４）によって、ゲート絶縁膜５の薄膜部が挟まれている。換言すると、周辺駆動回路用ＴＦＴ３０におけるゲート絶縁膜５は、スイッチング用のＴＦＴ１０８のゲート絶縁膜５より薄く形成される。また、厚膜部は、略均一の厚さを有する。同様に、薄膜部は、略均一の厚さを有する。従って、保持容量１０９及び周辺回路用ＴＦＴ３０のゲート絶縁膜５は、略同一の膜厚を有する。
【００５５】
本実施の形態にかかるＴＦＴ基板１００によっても、実施の形態１と同様の効果を得ることができる。また、上記のように、移動度の大きく、高い駆動能力を有する多結晶半導体膜４を用いる場合、基板上に周辺駆動回路を形成することができる。すなわち、駆動回路一体型のＴＦＴ基板１００を得ることができる。このため、単結晶半導体を用いた外付けのＩＣ点数を減らすことができ、コスト削減を図ることができる。また、周辺駆動回路用ＴＦＴ３０は、ゲート絶縁膜５の薄膜部を有する。すなわち、周辺駆動回路用ＴＦＴ３０の多結晶半導体膜４とゲート電極６との間において、ゲート絶縁膜５の膜厚は、薄く形成されている。このため、表示領域１０１に使用されるＴＦＴ１０８の閾値電圧と比較して、周辺駆動回路用ＴＦＴ３０の閾値電圧を低減することができる。このため、周辺駆動回路を駆動させるための電源電圧を小さくし、消費電力を抑制することができる。また、上記のように、周辺駆動回路用ＴＦＴ３０には、スイッチング用のＴＦＴ１０８と比較して、印加される電圧が小さい。このため、ゲート絶縁膜５の膜厚を薄くしても、ゲート電極６／多結晶半導体膜４間の電気的絶縁性を保つことができる。
【００５６】
次に、本実施の形態にかかるＴＦＴ３０、１０８及び保持容量１０９の製造方法について図６、７を用いて説明する。図６、７は、ＴＦＴ３０、１０８及び保持容量１０９の製造方法を示す断面模式図である。
【００５７】
まず、実施の形態１と同様、絶縁性基板１上に、ＳｉＮ膜２、ＳｉＯ膜３、非晶質半導体膜を順次成膜する。そして、非晶質半導体膜を結晶化して、多結晶半導体膜４とする。また、スイッチング用のＴＦＴ１０８と同様、周辺駆動回路用ＴＦＴ形成領域においても、多結晶半導体膜４を島状に形成する。このように、ＴＦＴ１０８及び周辺駆動回路用ＴＦＴ３０の多結晶半導体膜４をそれぞれ形成する。そして、これらを覆うように、ゲート絶縁膜５を成膜する。実施の形態１と同様、本実施の形態でも、ゲート絶縁膜５は、およそ１１０ｎｍの膜厚に成膜する。この後、実施の形態１では、公知の写真製版法にて、図３（ｂ）に示されるように略一定の膜厚を有する不純物元素導入マスク用のフォトレジスト２２を形成した。これに対して、本実施の形態では、２段階の膜厚を有するフォトレジスト２２を所望の形状にパターニングする。
【００５８】
フォトレジスト２２は、ゲート絶縁膜５を介して、周辺駆動回路用ＴＦＴ３０におけるチャネル領域４ｃの形成領域上に形成される。同様に、フォトレジスト２２は、ゲート絶縁膜５を介して、ＴＦＴ１０８におけるチャネル領域４ｃの形成領域上に形成される。また、ＴＦＴ１０８におけるフォトレジスト２２の膜厚より、周辺駆動回路用ＴＦＴ３０におけるフォトレジスト２２の膜厚のほうが薄く形成される。
【００５９】
ここで、２段階の膜厚を有するフォトレジスト２２の形成方法について説明する。本実施の形態では、公知のハーフトーンマスクを用いて１回の写真製版工程にてフォトレジスト２２を形成する。なお、ここでは、ハーフトーンマスクを用いたが、グレイトーンマスクといった他の多階調マスクを用いてもよい。多階調マスク上からフォトレジスト２２を露光することにより、例えば露光領域、中間露光領域、未露光領域の３段階の露光レベルを実現でき、ハーフ露光が可能となる。また、本実施の形態では、フォトレジスト２２としてポジ型レジストを用いる。ポジ型レジストは、光可溶化（分解）するため、露光量が多いほど、現像後に残存するポジ型レジストの膜厚が薄くなる。
【００６０】
そして、少なくとも周辺駆動回路用ＴＦＴ３０におけるチャネル領域４ｃの形成領域上（以下、領域Ａと称す）のフォトレジスト２２をハーフ露光する。そして、ＴＦＴ１０８におけるチャネル領域４ｃの形成領域上（以下、領域Ｂと称す）のフォトレジスト２２は露光しない。また、保持容量１０９の形成領域（以下、領域Ｃと称す）のフォトレジスト２２は完全に露光する。なお、ここでは、領域Ｃのみならず、領域Ａ及び領域Ｂ以外の領域のフォトレジスト２２も完全に露光する。その後、現像することによって、領域Ａでは、フォトレジスト２２が薄く形成される。そして、領域Ｂでは、フォトレジスト２２が厚く形成される。また、領域Ｃのフォトレジスト２２は除去される。もちろん、領域Ｃのみならず、領域Ａ及び領域Ｂ以外の領域のフォトレジスト２２も除去される。
【００６１】
このように、領域Ａへの露光量（照射光量）が、領域Ｂへの露光量より大きく、領域Ｃへの露光より小さくなるように、多階調マスクによって露光する。すなわち、露光部位ごとに露光量が調整されるように、透過光量が少なくとも２段階で異なる領域を有する多階調マスクを用いて露光を行う。このような多階調マスクを用いることにより、露光回数を１回で行うことが可能である。
【００６２】
本実施の形態では、上記のように、露光回数を１回として、ポジ型レジストをパターン形成したがこれに限らない。例えば、領域Ｃに強い光量で照射を行う露光工程と、領域Ａに弱い光量で照射を行う露光工程とに分けてもよい。この場合、露光工程が２回必要となるが、透過光量が少なくとも２段階で異なる多階調マスクは不要であり、通常のフォトマスクを用いることが可能となる。また、本実施の形態では、ポジ型レジストを用いたが、ネガ型レジストを用いてもよい。この場合、露光時の露光量の大小関係は逆になるのは言うまでもない。
【００６３】
このように形成された膜厚差を有するフォトレジスト２２をマスクとして、多結晶半導体膜４に不純物元素２３を導入する。これにより、フォトレジスト２２を形成していない領域に対応する多結晶半導体膜４に不純物元素２３が注入される。すなわち、領域Ａ及び領域Ｂ以外に対応する多結晶半導体膜４に不純物元素２３が注入される。ここでは、多結晶半導体膜４のソース領域４ａ、ドレイン領域４ｂ、下部電極４ｄの形成領域に不純物元素２３が注入される。本実施の形態では、イオンドーピング法を用いて、不純物元素２３としてリン（Ｐ）を注入する。そして、多結晶半導体膜４にＰが高濃度に注入されることによって多結晶半導体膜４は抵抗値の低いドープ半導体となる。形成されたドープ半導体は、保持容量１０９の下部電極４ｄとして用いられる。以上の工程により、図６（ａ）に示す構成となる。
【００６４】
次に、アッシングガス２４としてＯ２を用いたアッシング処理によってフォトレジスト２２の膜厚を予め薄く形成した部分、すなわち領域Ａのフォトレジスト２２を除去する。すなわち、周辺駆動回路用ＴＦＴ３０におけるフォトレジスト２２を除去する。そして、領域Ｂのフォトレジスト２２のみを残存させる。すなわち、ＴＦＴ１０８におけるフォトレジスト２２のみを残存させる。以上の工程により、図６（ｂ）に示す構成となる。
【００６５】
次に、残したフォトレジスト２２をマスクとして、フォトレジスト２２が形成されていない領域のゲート絶縁膜５をドライエッチングにより減厚する。このように、残したフォトレジスト２２は、不純物元素導入マスク及びゲート絶縁膜５のエッチングマスクとして用いられる。すなわち、領域Ｂ以外のゲート絶縁膜５を減厚する。これにより、２段階の膜厚を有するゲート絶縁膜５となる。本実施の形態では、エッチングガス２５として、ＣＨＦ３とＯ２の混合ガスを用いる。また、ここでのゲート絶縁膜５のエッチング量は３０ｎｍとする。すなわち、領域Ｂ以外のゲート絶縁膜５の膜厚はおよそ８０ｎｍとなる。従って、領域Ｂにおいて、ゲート絶縁膜５はおよそ１１０ｎｍとなり、領域Ａ及び領域Ｃを含むその他の領域において、ゲート絶縁膜５はおよそ８０ｎｍとなる。具体的には、予め、ゲート絶縁膜５のエッチングレートを測定しておき、所定の膜厚となるまでエッチング時間を決めてエッチングすればよい。以上のように、１回の写真製版工程により図６（ｃ）に示す構成となる。
【００６６】
次に、フォトレジスト２２を除去する。その後、実施の形態１と同様、ＴＦＴ１０８のゲート電極６、及び周辺回路用ＴＦＴ３０のゲート電極６、及びゲート配線１１０等を形成する。そして、形成したゲート電極６をマスクとして、多結晶半導体膜４に不純物元素を導入する。これにより、ＴＦＴ１０８及び周辺回路用ＴＦＴ３０のそれぞれの多結晶半導体膜４に、ソース領域４ａ、ドレイン領域４ｂ、及びチャネル領域４ｃが形成される。以上の工程により、図７（ｄ）に示す構成となる。
【００６７】
次に、実施の形態１と同様、第１層間絶縁膜８を形成して、ソース電極１１、ドレイン電極１２を形成する。その後、第２層間絶縁膜１３を形成して、画素電極１５を形成することにより、図７（ｅ）に示されるようなＴＦＴ基板１００が製造される。なお、ここでは、説明を簡略化したが、ＴＦＴ１０８及び周辺回路用ＴＦＴ３０において、同一の構成要素は、同一の材料、同一の工程により同時に形成される。
【００６８】
このように、本実施の形態にかかるＴＦＴ基板１００は、ＴＦＴ１０８を構成するゲート絶縁膜５と比較して、保持容量１０９及び周辺回路用ＴＦＴ３０を構成するゲート絶縁膜５が薄膜化された構成を有する。すなわち、領域Ｂのゲート絶縁膜５と比較して、領域Ａ及び領域Ｃのゲート絶縁膜５が薄膜化された構成を有する。このため、実施の形態１と同様の効果を得ることができる。さらには、周辺駆動回路を駆動させるための電源電圧を小さくし、消費電力を抑制することができる。また、不純物元素導入のマスクとして用いたフォトレジスト２２を利用して、絶縁膜の薄膜化を実施している。すなわち、ゲート絶縁膜５のエッチングマスクとしても、フォトレジスト２２を用いる。このため、生産性を大きく低下させることはない。また、多階調マスクを用いることにより、生産性を向上させることができる。
【００６９】
なお、本実施の形態でも、実施の形態１と同様の方法により、ＴＦＴ１０８ではＬＤＤ構造とすることが可能である。表示領域内のＴＦＴ１０８のゲート電極６両端部には、厚膜部が形成される。これにより、ＴＦＴ１０８は、ＬＤＤ構造を有する。すなわち、ＴＦＴ１０８としては、オフ電流の小さいＴＦＴが形成される。表示領域内のＴＦＴ１０８は、電荷保持が主目的であり、オン特性よりもオフ特性が重要である。このため、オフ電流の小さいＴＦＴを形成することにより表示に有利となる。
【００７０】
一方、周辺回路用ＴＦＴ３０では、ゲート絶縁膜５に厚膜部５が形成されない。すなわち、周辺回路用ＴＦＴ３０では、ＴＦＴ１０８の厚膜部下に形成されるようなＬＤＤ領域が形成されない。すなわち、駆動回路用ＴＦＴ３０としては、ゲート絶縁膜５が薄いことに加えて、ＬＤＤ領域も形成されないので、オン特性の高いＴＦＴが形成される。これにより、消費電力を抑制することができる。このように、ゲート絶縁膜５が厚膜部と薄膜部を有することにより、用途に応じたＴＦＴを容易に作り分けることができる。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１にかかるＴＦＴ基板の構成を示す正面模式図である。
【図２】実施の形態１にかかるＴＦＴと保持容量の断面模式図である。
【図３】実施の形態１にかかるＴＦＴ及び保持容量の製造方法を示す断面模式図である。
【図４】実施の形態１にかかるＴＦＴ及び保持容量の製造方法を示す断面模式図である。
【図５】実施の形態２にかかるＴＦＴ及び保持容量の構成を示す断面模式図である。
【図６】実施の形態２にかかるＴＦＴ及び保持容量の製造方法を示す断面模式図である。
【図７】実施の形態２にかかるＴＦＴ及び保持容量の製造方法を示す断面模式図である。
【符号の説明】
【００７２】
１  絶縁性基板、２  ＳｉＮ膜、３  ＳｉＯ膜、４  多結晶半導体膜、
４ａ  ソース領域、４ｂ  ドレイン領域、４ｃ  チャネル領域、４ｄ  下部電極、
５  ゲート絶縁膜、６  ゲート電極、７  上部電極、８  第１層間絶縁膜、
９  コンタクトホール、１０  コンタクトホール、１１  ソース電極、
１２  ドレイン電極、１３  第２層間絶縁膜、１４  コンタクトホール、
１５  画素電極、２０  非晶質半導体膜、２１  レーザー光、２２  フォトレジスト、
２３  不純物元素、２４  アッシングガス、２５  エッチングガス、
３０  周辺駆動回路用ＴＦＴ、１００  ＴＦＴ基板、１０１  表示領域、
１０２  額縁領域、１０３  走査信号駆動回路、１０４  表示信号駆動回路、
１０５  画素、１０６  外部配線、１０７  外部配線、１０８  ＴＦＴ、
１０９  保持容量、１１０  ゲート配線、１１１  ソース配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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