(57)【要約】【課題】画素間のリーク電流を抑え、信頼性を向上させた電気泳動表示装置、及び電子機器を提供する。【解決手段】本発明の電気泳動表示装置は、画素２０ごとに、画素スイッチング素子２４と、画素スイッチング素子２４と画素電極２１との間に順方向に接続されたダイオード１０と、画素電極２１と低電位電源線５７（定電位配線）との間に接続されたスイッチングトランジスタ１５と、を有することを特徴とする。【選択図】図２
2009134244.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に共通の共通電極が形成された電気泳動表示装置であって、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に順方向に接続されたダイオードと、前記画素電極と定電位配線との間に接続されたスイッチングトランジスタと、を有することを特徴とする電気泳動表示装置。
【請求項２】
請求項１に記載の電気泳動表示装置であって、
前記画素スイッチング素子と前記ダイオードとの間にメモリ回路が設けられていることを特徴とする電気泳動表示装置。
【請求項３】
請求項２に記載の電気泳動表示装置であって、
前記メモリ回路が複数の電界効果トランジスタを有するラッチ回路であり、
前記スイッチングトランジスタのオン抵抗が前記メモリ回路を構成する前記電界効果トランジスタのオン抵抗より大きいことを特徴とする電気泳動表示装置。
【請求項４】
請求項３に記載の電気泳動表示装置であって、
前記スイッチングトランジスタのゲート端子が、前記メモリ回路の入力端子に接続されていることを特徴とする電気泳動表示装置。
【請求項５】
請求項１から３のいずれか１項に記載の電気泳動表示装置であって、
前記スイッチングトランジスタのゲート端子が、前記画素スイッチング素子のゲート端子と共通の走査線に接続されていることを特徴とする電気泳動表示装置。
【請求項６】
請求項１から３のいずれか１項に記載の電気泳動表示装置であって、
前記スイッチングトランジスタのゲート端子と接続されたリセット線を有することを特徴とする電気泳動表示装置。
【請求項７】
請求項２から６のいずれか１項に記載の電気泳動表示装置であって、
前記メモリ回路と前記ダイオードとの間に、第１及び第２の制御線と接続された電位制御用スイッチ回路が設けられていることを特徴とする電気泳動表示装置。
【請求項８】
請求項７に記載の電気泳動表示装置であって、
前記電位制御用スイッチ回路は第１及び第２のトランスミッションゲートを有し、
前記第１のトランスミッションゲートに前記第１の制御線が接続され、前記第２のトランスミッションゲートには前記第２の制御線が接続されており、
前記第１及び第２のトランスミッションゲートのそれぞれに対応して前記ダイオードが設けられていることを特徴とする電気泳動表示装置。
【請求項９】
請求項３から８のいずれか１項に記載の電気泳動表示装置であって、
前記画素スイッチング素子を介して前記メモリ回路に画像データを入力するデータ入力期間と、前記メモリ回路の出力に基づき前記電気泳動素子を駆動して画像を表示する画像表示期間とを有しており、
前記メモリ回路に電源電圧を供給する高電位電源線と低電位電源線とが接続されており、
前記画像表示期間における前記低電位電源線の電位が前記データ入力期間における電位よりも高く設定されていることを特徴とする電気泳動表示装置。
【請求項１０】
請求項１から９のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置、及び電子機器に関する。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された素子基板上に、帯電粒子を内蔵した複数のマイクロカプセルを備えた電気泳動素子が接着されており、対向電極が設けられた対向基板と素子基板との間に電気泳動素子を挟持していた。
そして、マイクロカプセルを挟持する複数の画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示していた。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の電気泳動表示装置では、電気泳動素子が複数の画素電極の上に接着剤層を介して配置されていたため、隣接する画素電極間に電位差が生じると接着剤層を介してリーク電流が発生するという問題があった。このリーク電流は、１経路あたりのリーク電流は小さいが、複数の画素を備えたアクティブマトリクス型電気泳動表示装置などの場合には複数の経路が存在するため、電気泳動表示装置全体としてのリーク電流が大きくなり、消費電力の増大につながっていた。
【０００４】
ここで、従来の電気泳動表示装置の画素回路におけるリーク電流の経路について、具体的に説明する。
図１９は、従来の電気泳動表示装置における画素１０２０の回路構成の一態様を示す図である。
図１９に示す画素１０２０には、画素スイッチング素子２４と、ラッチ回路２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とが設けられている。
画素スイッチング素子２４のゲート端子に走査線４０が接続されている。画素スイッチング素子２４のソース端子にデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。ラッチ回路２５の出力端子Ｎ２は画素電極２１と接続されている。高電位電源線５８及び低電位電源線５７はラッチ回路２５に電源電圧を供給する配線である。
なお、これらの構成要素の個別具体的な構成については、後述する実施の形態において図２等を参照して説明しており、図１９に示す構成要素のうち、図２と同一符号の構成要素は共通の構成である。
【０００５】
図２０は、画素１０２０を有する電気泳動表示装置における隣接画素間のリーク経路を示す説明図である。図２０には、黒表示の画素１０２０Ｂと白表示の画素１０２０Ｗとが隣接している場合におけるリーク経路ＬＰが示されている。
なお、図２０における各構成要素の符号に付した「Ｂ」「Ｗ」の添字は、当該構成要素が黒表示の画素１０２０Ｂと白表示の画素１０２０Ｗのいずれに属するのかを明確にするものであって他意はない。
【０００６】
黒表示画素である画素１０２０Ｂでは、ラッチ回路２５Ｂにローレベル（低電位）の画像データが入力されている。したがってラッチ回路２５の出力端子Ｎ２Ｂからハイレベル（高電位）が出力されており、画素電極２１Ｂにハイレベルが入力されている。
一方、白表示画素である画素１０２０Ｗでは、ラッチ回路２５Ｗにハイレベルの画像データが入力されている。したがってラッチ回路２５の出力端子Ｎ２Ｗからローレベルが出力されており、画素電極２１Ｗにローレベルが入力されている。
【０００７】
図２０に示したように、黒表示の画素１０２０Ｂと白表示の画素１０２０Ｗとが隣接していると、画素電極２１Ｂ、２１Ｗ間の電位差による横方向の電界が生じ、画素電極２１Ｂ、２１Ｗと電気泳動素子２３とを固着している接着剤層３０に含まれるわずかな水分などの影響によって、矢印で示すようなリーク経路ＬＰが形成される。すなわち、高電位電源線５８から、ラッチ回路２５Ｂ（Ｐ型トランジスタ５２Ｂ）、画素電極２１Ｂ、接着剤層３０、画素電極２１Ｗ、ラッチ回路２５Ｗ（Ｎ型トランジスタ５１Ｗ）、低電位電源線５７をリーク経路とするリーク電流が発生する。
【０００８】
また、上述したリーク経路ＬＰは、ラッチ回路２５と画素電極２１との間にスイッチ回路が設けられた構成の画素においても発生する。
図２１は、スイッチ回路である２つのトラスミッションゲートを備えた画素１１２０の回路構成を示す図である。
図２１に示す画素１１２０は、画素スイッチング素子２４と、ラッチ回路２５と、トランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。トランスミッションゲートＴＧ１は、第１の制御線Ｓ１と画素電極２１との間に設けられた電位制御用スイッチ回路であり、ラッチ回路２５の入力端子Ｎ１及び出力端子Ｎ２からの出力に基づいて第１の制御線Ｓ１と画素電極２１との接続状態をスイッチングする。トランスミッションゲートＴＧ２は、第２の制御線Ｓ２と画素電極２１との間に設けられた電位制御用スイッチ回路であり、ラッチ回路２５の入力端子Ｎ１及び出力端子Ｎ２からの出力に基づいて第２の制御線Ｓ２と画素電極２１との接続状態をスイッチングする。
なお、これらの構成要素の個別具体的な構成については、後述する実施の形態において図１４等を参照して説明しており、図２１に示す構成要素のうち、図１４と同一符号の構成要素は共通の構成である。
【０００９】
図２２は、画素１１２０を有する電気泳動表示装置における隣接画素間のリーク経路を示す説明図である。図２２には、隣接して配置された黒表示の画素１１２０Ｂと白表示の画素１１２０Ｗとの間のリーク経路ＬＰが示されている。
なお、以下の説明では第１の制御線Ｓ１にハイレベル（高電位）が入力され、第２の制御線Ｓ２にローレベル（低電位）が入力されているものとする。また、図２２において構成要素の符号に付した添字「Ｂ」「Ｗ」は、図２０における添字と同様のものである。
【００１０】
黒表示の画素１１２０Ｂでは、ラッチ回路２５にローレベルの画像データが入力されている。この場合、ラッチ回路２５の入力端子Ｎ１がローレベル、出力端子Ｎ２がハイレベルとなるので、トランスミッションゲートＴＧ１Ｂがオンする。これにより、画素電極２１に第１の制御線Ｓ１からハイレベルが入力されている。
一方、白表示の画素１１２０Ｗでは、ラッチ回路２５にハイレベルの画像データが入力されている。この場合、ラッチ回路２５の入力端子Ｎ１がハイレベル、出力端子Ｎ２がローレベルとなるので、トランスミッションゲートＴＧ２Ｗがオンする。これにより、画素電極２１に第２の制御線Ｓ２からローレベルが入力されている。
【００１１】
図２２に示すように、ハイレベルの画素電極２１Ｂとローレベルの画素電極２１Ｗとが隣接していると、これらの電位差による横方向の電界が生じ、画素１１２０Ｂ、１１２０Ｗの間に矢印で示すリーク経路ＬＰが形成される。すなわち、画素１１２０Ｂ側の第１の制御線Ｓ１から、トランスミッションゲートＴＧ１Ｂ、画素電極２１Ｂ、接着剤層３０、画素電極２１Ｗ、及びトランスミッションゲートＴＧ２Ｗを経由して、第２の制御線Ｓ２に至る経路のリーク電流が発生する。
なお、第１の制御線Ｓ１の電位と第２の制御線Ｓ２の電位とを入れ替えると、リーク経路は逆向きになる。
【００１２】
以上説明したように、図１９及び図２１に示した２種類の画素構成のいずれにおいても接着剤層３０を介した画素間のリーク電流が生じる。そして、わずかな水分などの影響によりリーク電流が生じるということは、画素電極２１と接着剤層３０との間において電気化学的反応が生じる可能性を示す。すなわち、画素電極の信頼性を損なうイオン性マイグレーションや腐食が発生してしまう恐れがあった。画素電極の形成材料に金、白金などの貴金属を用いれば信頼性は向上するが、貴金属を用いることはコストの増大、製造工程の複雑化を招くため、信頼性を高めながら製造コストを抑制することが困難であった。
【００１３】
本発明は、上記の問題点に鑑みなされたものであって、画素間のリーク電流を抑え、信頼性を向上させた電気泳動表示装置、及び電子機器を提供することを目的の１つとする。
【課題を解決するための手段】
【００１４】
本発明の電気泳動表示装置は、上記課題を解決するために、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に共通の共通電極が形成された電気泳動表示装置であって、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に順方向に接続されたダイオードと、前記画素電極と定電位配線との間に接続されたスイッチングトランジスタと、を有することを特徴とする。
この構成によれば、画素電極に向かって順方向のダイオードが設けられているので、画素電極から画素スイッチング素子への逆電流をダイオードによって遮断することができる。なお、この場合には、画素電極から画素スイッチング素子を介して配線等に通じるリーク経路が遮断されるため、リーク経路は、画素電極からスイッチングトランジスタを介して定電位配線に通じる経路となる。しかし、スイッチングトランジスタは画素電極に対する低電位の供給や画素電極からの電荷の引き抜きに用いられるものであるため、高抵抗のものを用いることができる。よって、本発明の構成では、従来の画素回路におけるラッチ回路やトランスミッションゲートを介したリーク経路よりも高抵抗のリーク経路となるので、リーク電流が低減される。また、リーク電流の低減によってリーク電流に起因する画素電極の信頼性低下を防止することができる。
したがって本発明によれば、消費電力を低減でき、信頼性にも優れた電気泳動表示装置を提供することができる。
【００１５】
前記画素スイッチング素子と前記ダイオードとの間にメモリ回路が設けられていることが好ましい。
この構成によれば、画素に入力された画像データをメモリ回路に保持することができるので、画素に対するデータ入力を行わなくても画素電極への電位の供給を継続させることができる。また、メモリ回路と画素電極との間にダイオードが配置されるので、画素電極からメモリ回路への逆電流をダイオードによって遮断することができ、逆電流がメモリ回路の保持データに影響するのを防止することができる。
【００１６】
前記メモリ回路が複数の電界効果トランジスタを有するラッチ回路であり、前記スイッチングトランジスタのオン抵抗が前記メモリ回路を構成する前記電界効果トランジスタのオン抵抗より大きいことが好ましい。
メモリ回路と画素電極との間にダイオードを備えていない従来の回路構成（図１９）では、メモリ回路が隣接画素間のリーク経路となる。これに対して、本発明の電気泳動表示装置では、メモリ回路と画素電極との間のダイオードにより逆電流が遮断されるため、スイッチングトランジスタが隣接画素間のリーク経路となる。
そこで、本構成のように、リセットトランジスタのオン抵抗を、メモリ回路の電界効果トランジスタのオン抵抗より大きくすれば、少なくとも従来の電気泳動表示装置よりもリーク電流は低減される。本発明では、スイッチングトランジスタは、低電位入力又は電荷引き抜きに用いられるため、メモリ回路を構成する電界効果トランジスタよりも設計の自由度が大きく、オン抵抗を大きくしやすいという利点もある。
【００１７】
前記スイッチングトランジスタのゲート端子が、前記メモリ回路の入力端子に接続されている構成とすることができる。
メモリ回路としてラッチ回路を備えた構成では、メモリ回路は入力信号の反転信号を出力する。すなわち、メモリ回路の入力端子にローレベルが入力された場合には、出力端子からハイレベルが出力され、ハイレベルが入力された場合にはローレベルが出力される。そこで、本構成のようにスイッチングトランジスタのゲート端子をメモリ回路の入力端子と接続しておくことで、メモリ回路からローレベルが出力されるときにスイッチングトランジスタがオンされ、メモリ回路からハイレベルが出力されるときにはスイッチングトランジスタがオフされるように動作させることができる。
これにより、画素電極にハイレベルを入力する際には、スイッチングトランジスタがオフ状態となるので、メモリ回路の出力端子からダイオードを介して画素電極に確実にハイレベルを入力することができる。一方、画素電極にローレベルを入力する際には、スイッチングトランジスタがオン状態となるので、画素電極と定電位配線とが接続され、画素電極にローレベルを入力することがきる。
したがって本発明によれば、画素スイッチング素子を介してメモリ回路に入力された画像データに基づいた電位を確実に画素電極に入力することができる。
【００１８】
前記スイッチングトランジスタのゲート端子が、前記画素スイッチング素子のゲート端子と共通の走査線に接続されている構成とすることもできる。
この構成によれば、スイッチングトランジスタと画素スイッチング素子は走査線を介した選択信号の入力によって同期して動作することになる。すなわち、スイッチングトランジスタは、画素スイッチング素子を介して画像データが入力される期間（データ入力期間）以外はオフ状態となる。
したがって、本発明の構成によれば、ダイオードによって画素回路へのリーク経路が遮断されるのに加えて、画素電極から定電位配線に至るリーク経路も、データ入力期間以外はオフ状態に保持されるスイッチングトランジスタによって遮断されることになる。このように本発明によれば、隣接画素間のリーク電流をなくすことができ、消費電力を低減するとともに、信頼性を向上させた電気泳動表示装置を提供することができる。
【００１９】
また、前記スイッチングトランジスタのゲート端子と接続されたリセット線を有する構成とすることもできる。
この構成によれば、スイッチングトランジスタは走査線とは独立したリセット線に接続されるため、スイッチングトランジスタを画素スイッチング素子とは独立に制御することができる。したがって、スイッチングトランジスタによって画素電極から電荷を引き抜く動作を確実に実行することができ、入力された画像データに基づく電位を画素電極に対して確実に入力することができる。よって本発明によれば、動作信頼性にも優れた電気泳動表示装置を提供することができる。
【００２０】
前記メモリ回路と前記ダイオードとの間に、第１及び第２の制御線と接続された電位制御用スイッチ回路が設けられている構成とすることもできる。
この構成によれば、画素スイッチング素子を介して入力された画像データに基づいて電位制御用スイッチ回路を動作させることで、画素電極と電気的に接続する第１の制御線又は第２の制御線を選択できる。これにより、画素電極の電位を容易に制御できる電気泳動表示装置とすることができる。
そして、電位制御用スイッチ回路と画素電極との間にダイオードが配置されるので、画素電極から電位制御用スイッチ回路を経由して第１又は第２の制御線に至る逆電流の経路を遮断することができる。したがって、隣接画素間のリーク電流を低減し、信頼性も向上させた電気泳動表示装置を提供することができる。
【００２１】
前記電位制御用スイッチ回路は第１及び第２のトランスミッションゲートを有し、前記第１のトランスミッションゲートに前記第１の制御線が接続され、前記第２のトランスミッションゲートには前記第２の制御線が接続されており、前記第１及び第２のトランスミッションゲートのそれぞれに対応して前記ダイオードが設けられていることが好ましい。
この構成によれば、画素電極に対して接続された第１及び第２のトランスミッションゲートを備える場合に、一方のトランスミッションゲートから他方のトランスミッションゲートへの逆電流を防止することができるので、同一画素内のリーク経路を遮断することができ、消費電力を抑えることができる。
【００２２】
前記画素スイッチング素子を介して前記メモリ回路に画像データを入力するデータ入力期間と、前記メモリ回路の出力に基づき前記電気泳動素子を駆動して画像を表示する画像表示期間とを有しており、前記メモリ回路に電源電圧を供給する高電位電源線と低電位電源線とが接続されており、前記画像表示期間における前記低電位電源線の電位が前記データ入力期間における電位よりも高く設定されていることが好ましい。
本発明に係る電気泳動表示装置では、メモリ回路と画素電極との間にダイオードが設けられているため、メモリ回路から出力される電位がダイオードのしきい電圧以下であるとダイオードが動作せず、画素電極の電位がメモリ回路の出力に応じた電位とならない。そこで、画像表示期間における低電位電源線の電位を上昇させることで、ダイオードが確実に動作するようなるので、メモリ回路に保持されている画像データに対応する電位を画素電極に入力することができる。
【００２３】
本発明の電子機器は、前記電気泳動表示装置を備えたことを特徴とする。かかる構成によれば、消費電力が小さく、信頼性にも優れた表示部を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。
なお、本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。また以下の各実施形態は、それぞれ本発明の一態様を示すものであって、本発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る電気泳動表示装置１の概略を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。
表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。走査線４０とデータ線５０との交差部に対応して、これらの配線と接続された画素２０が設けられている。
【００２６】
図２は、画素２０の回路構成を示す図である。
図２に示すように、画素２０には、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、ダイオード１０と、スイッチングトランジスタ１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とが設けられている。
なお、図１９に示した画素１０２０は、図２に示す画素２０からダイオード１０とスイッチングトランジスタ１５とを省略したものに相当する。
【００２７】
画素スイッチング素子２４は、電界効果型のＮ型トランジスタである。画素スイッチング素子２４のゲート端子に走査線４０が接続され、ソース端子にデータ線５０が接続されている。画素スイッチング素子２４のドレイン端子に、ラッチ回路２５の入力端子Ｎ１が接続されている。
【００２８】
ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。すなわち本実施形態に係る画素２０は、ラッチ回路２５に画像データを電位として保持するＳＲＡＭ方式の構成である。
転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子と接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子と接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。
そして、転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）がラッチ回路２５の入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５の出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子Ｎ３は高電位電源線５８と接続され、低電位電源端子Ｎ４は低電位電源線５７と接続されている。
【００２９】
転送インバータ２５ａは、Ｎ型トランジスタ５１とＰ型トランジスタ５２とを有している。Ｎ型トランジスタ５１及びＰ型トランジスタ５２のゲート端子は、ラッチ回路２５の入力端子Ｎ１と接続されている。Ｎ型トランジスタ５１のソース端子は低電位電源線５７と接続され、ドレイン端子は出力端子Ｎ２と接続されている。Ｐ型トランジスタのソース端子は高電位電源線５８と接続され、ドレイン端子は出力端子Ｎ２と接続されている。
【００３０】
帰還インバータ２５ｂは、Ｎ型トランジスタ５３とＰ型トランジスタ５４とを有している。Ｎ型トランジスタ５３及びＰ型トランジスタ５４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ５１及びＰ型トランジスタ５２のドレイン端子）と接続されている。Ｎ型トランジスタ５３のソース端子は低電位電源線５７と接続され、ドレイン端子は入力端子Ｎ１と接続されている。Ｐ型トランジスタ５４のソース端子は高電位電源線５８と接続され、ドレイン端子は入力端子Ｎ１と接続されている。
【００３１】
ダイオード１０は、ラッチ回路２５と画素電極２１との間に接続されている。具体的には、ラッチ回路２５の出力端子Ｎ２とダイオード１０のアノード端子が接続され、ダイオードのカソード端子と画素電極２１とが接続されている。したがってダイオード１０は、ラッチ回路２５から画素電極２１へ順方向に接続されている。
【００３２】
スイッチングトランジスタ１５は電界効果型のＮ型トランジスタである。スイッチングトランジスタのソース端子は低電位電源線５７と接続され、ドレイン端子は画素電極２１と接続されている。スイッチングトランジスタ１５のゲート端子はラッチ回路２５の入力端子Ｎ１と接続されている。また本実施形態において、スイッチングトランジスタ１５のオン抵抗は、画素電極２１の電位制御に支障を生じない範囲で、ラッチ回路２５を構成するＮ型トランジスタ５１のオン抵抗よりも大きく設定されている。
【００３３】
以上の構成を有する画素２０において、ラッチ回路２５にローレベルが入力されると、入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。出力端子Ｎ２と接続されたダイオード１０は、出力端子Ｎ２から画素電極２１に向かって順方向に接続されているので、ダイオード１０に電流が流れて画素電極２１にハイレベルが入力される。
このとき、スイッチングトランジスタ１５のゲート端子には、入力端子Ｎ１からローレベルが入力されるので、スイッチングトランジスタ１５はオフ状態となっている。したがって、画素電極２１と低電位電源線５７が接続されることはなく、画素電極２１の電位はハイレベルに保持される。
【００３４】
一方、ラッチ回路２５にハイレベルが入力されると、入力端子Ｎ１はハイレベル、出力端子Ｎ２はローレベルとなる。したがって、出力端子Ｎ２と接続されたダイオード１０のアノード端子にローレベルが入力され、カソード端子との電位差が生じない状態となるので、ダイオード１０はオフ状態となる。その一方で、スイッチングトランジスタ１５のゲート端子には、出力端子Ｎ２からハイレベルが入力されるので、スイッチングトランジスタ１５がオン状態となる。したがって、画素電極２１には、スイッチングトランジスタ１５を介して低電位電源線５７からローレベルが入力される。
以上説明したように、画素電極２１には、ラッチ回路２５に入力された画像データに基づいた電位が入力される。
【００３５】
図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。
表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。
【００３６】
素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、画素スイッチング素子２４、ラッチ回路２５、ダイオード１０、及びスイッチングトランジスタ１５などが形成されている。
【００３７】
対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。
【００３８】
図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。
【００３９】
マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
【００４０】
分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４１】
白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００４２】
次に、本発明の電気泳動表示装置１の駆動方法と、電気泳動素子２３の動作について説明する。
図５は、電気泳動表示装置１の駆動方法を示すタイミングチャートである。図６は、図５に示した駆動方法における白色粒子８２、黒色粒子８３の具体的動作を説明する図である。
【００４３】
なお、以下の説明では、表示部３に配列された画素２０のうち、黒表示される画素２０Ｂと、白表示される画素２０Ｗとについて説明する。したがって、図５及び図６では、説明の都合上、各符号に「Ｂ」「Ｗ」の添字を付して示すが、これらの添字は、当該構成要素が画素２０Ｂ、２０Ｗのいずれに属するのかを明確にするものであって他意はない。
【００４４】
図５には、図２に示した走査線４０、データ線５０、高電位電源線５８、低電位電源線５７、共通電極２２、画素２０Ｂの画素電極２１Ｂ、及び、画素２０Ｗの画素電極２１Ｗの経時的な電位変化を示している。図５における「ＨｉＺ」は、電気的に切断されたハイインピーダンス状態となっていることを表している。
また図６には、黒表示の画素２０Ｂと白表示の画素２０Ｗのそれぞれにおける白色粒子８２及び黒色粒子８３の運動態様を示している。
なお、以下ではハイレベル及びローレベルの電位を具体的に示しつつ説明するが、これらの電位値は一例であり、適宜変更することができる。
【００４５】
まず、図５に示すステップＳ１１において、画素２０の各配線を駆動回路と電気的に接続し、信号入力可能な状態とする。具体的には、走査線４０にローレベル（０Ｖ）が入力され、高電位電源線５８にハイレベル（５Ｖ）、低電位電源線５７にローレベル（０Ｖ）がそれぞれ供給される。これにより、ラッチ回路２５Ｗ、２５Ｂが電源オン状態となり、データ線５０から入力される画像データを記憶できる状態となる。
【００４６】
次に、ステップＳ１２において、走査線４０に選択信号（７Ｖのハイレベル）を入力する。これにより、画素スイッチング素子２４がオンされ、データ線５０からラッチ回路２５に画像データが入力され、ラッチ回路２５は入力された画像データを記憶する。
黒表示される画素２０Ｂでは、画像データとしてローレベルが入力され、ラッチ回路２５の出力端子Ｎ２Ｂから画素電極２１Ｂにハイレベル（５Ｖ）が入力される。一方、白表示される画素２０Ｗでは、画像データとしてハイレベルが入力され、ラッチ回路２５の出力端子Ｎ２Ｗから画素電極２１Ｗにローレベル（０Ｖ）が入力される。
なお、出力端子Ｎ２Ｗから出力されるローレベルの電位が、画素電極２１Ｗの電位と同電位、あるいは画素電極２１Ｗよりも低い電位である場合、リセットトランジスタ１５がオフ状態となって出力端子Ｎ２Ｗからの出力がリセットトランジスタ１５により遮断される場合がある。しかしこの場合にも、ラッチ回路２５の入力端子Ｎ１Ｗから出力されるハイレベルの信号によってリセットトランジスタ１５がオン状態となり、画素電極２１Ｗと低電位電源線５７とが同電位となるため、画素電極２１Ｗはローレベルの電位となる。
【００４７】
その後、ステップＳ１３において、高電位電源線５８の電位を５Ｖから１５Ｖに引き上げる。低電位電源線５７の電位は０Ｖのままである。これにより、黒表示される画素２０Ｂにおいて、ラッチ回路２５Ｂの出力端子Ｎ２Ｂから出力される電位がハイレベル（１５Ｖ）に上昇するので、画素電極２１Ｂの電位も５Ｖから１５Ｖのハイレベルに上昇する。なお、白表示される画素２０Ｗにおいて電位の変動は生じない。
【００４８】
次に、ステップＳ１４において、共通電極２２には、ローレベル（０Ｖ）の期間とハイレベル（１５Ｖ）の期間とを繰り返す矩形状の基準パルスを複数周期分（図では４周期分）入力する。
このような駆動方法を本願においては「コモン振り駆動」と呼ぶ。また、コモン振り駆動の定義としては、表示画像を書き替える期間において、共通電極２２にハイレベル（Ｈ）の期間とローレベル（Ｌ）の期間とを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。
このコモン振り駆動方法によれば、画素電極と共通電極とに印加する電位をハイレベル（Ｈ）とローレベル（Ｌ）との２値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、各画素電極２１（２１Ｂ、２１Ｗ）のスイッチング素子としてＴＦＴ（Thin Film Transistor）を用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
【００４９】
ここで、図６を参照してコモン振り駆動における画素２０Ｂ、２０Ｗの動作について説明する。
図６（ａ）は、共通電極２２にコモン振り駆動における一周期目のパルスのローレベル（Ｌ；０Ｖ）が印加されたときの態様を示している。
画素２０Ｂにおいて、画素電極２１Ｂにはハイレベル（Ｈ；１５Ｖ）が印加され、共通電極２２にローレベル（Ｌ；０Ｖ）が印加されている。したがって、画素電極２１Ｂと共通電極２２との間に縦方向の電界が形成され、正に帯電した黒色粒子８３が共通電極２２に引き寄せられる。その一方で、負に帯電した白色粒子８２は画素電極２１Ｂに引き寄せられる。
このとき、画素２０Ｗでは、共通電極２２と画素電極２１Ｗがともにローレベル（Ｌ；０Ｖ）であるため、これらの電極間に電界は形成されず、したがって各粒子は移動しない。
【００５０】
図６（ｂ）は、共通電極２２に一周期目のパルスにおけるハイレベル（Ｈ；１５Ｖ）が印加されたときの態様を示している。
画素２０Ｗにおいて、画素電極２１Ｗにはローレベル（０Ｖ）が印加され、共通電極２２にハイレベル（１５Ｖ）が印加されている。したがって、画素電極２１Ｗと共通電極２２との間に縦方向の電界が形成され、負に帯電した白色粒子８２が共通電極２２に引き寄せられる。その一方で、正に帯電した黒色粒子８３は画素電極２１Ｗに引き寄せられる。
このとき、画素２０Ｂでは、共通電極２２と画素電極２１Ｂがともにハイレベル（１５Ｖ）であるため、これらの電極間に電界は形成されず、したがって各粒子は移動しない。
【００５１】
図６（ｃ）は、コモン振り駆動における一周期のパルスが印加された直後の態様を示している。
画素２０Ｂにおいては、共通電極２２側に黒色粒子８３が集まり、画素電極２１Ｂ側に白色粒子８２が集まっているため、表示面となる共通電極２２側の黒表示が観察される。
画素２０Ｗにおいては、共通電極２２側に白色粒子８２が集まり、画素電極２１Ｗ側に黒色粒子８３が集まっているため、表示面となる共通電極２２側の白表示が観察される。
以上が、一周期のパルスにおける駆動態様であるが、これを複数周期行なうことにより、白色粒子８２、および黒色粒子８３の移動が、より確実になされるため、コントラストを高めることができる。なお、コモン振り駆動の周期数、および周波数は、電気泳動素子の仕様や特性に応じて適宜定めることが好ましい。
【００５２】
なお、白色粒子８２、黒色粒子８３に用いる顔料を、例えば赤色、緑色、青色などの顔料に代えることで、表示部３に赤色、緑色、青色などを表示することができる。
【００５３】
以上のステップＳ１４における画像表示動作が終了すると、図５に示すように、ステップＳ１５に移行する。ステップＳ１５では、高電位電源線５８と、低電位電源線５７と、走査線４０とがハイインピーダンス状態となって、各回路がオフ状態となる。したがって、画素電極２１Ｗ、２１Ｂもハイインピーダンス状態となる。
【００５４】
以上のステップＳ１１からＳ１５により、各画素２０における白表示及び黒表示を行うことができる。そして、ステップＳ１１〜Ｓ１５を繰り返すことで、表示画像を順次更新することができる。
【００５５】
（リーク電流）
次に、電気泳動表示装置１における隣接画素間のリーク電流について説明する。
図７は、隣接画素間のリーク経路の説明図である。図７には、黒表示の画素２０Ｂと白表示の画素２０Ｗとが隣接して配置された場合におけるリーク経路が示されている。
なお、図７において、各符号に付した「Ｂ」「Ｗ」の添字は、当該構成要素が画素２０Ｂ、２０Ｗのいずれに属するのかを明確にするものであって他意はない。
【００５６】
黒表示の画素２０Ｂの画素電極２１Ｂにはハイレベルが入力されている。このとき、ラッチ回路２５Ｂの入力端子Ｎ１Ｂにはローレベルが画像データとして入力されているので、Ｐ型トランジスタ５２Ｂがオンしており、出力端子Ｎ２Ｂはハイレベルとなっている。したがって、出力端子Ｎ２Ｂからダイオード１０Ｂを介して画素電極２１Ｂにハイレベルが入力されている。
また、スイッチングトランジスタ１５Ｂのゲート端子に入力端子Ｎ１Ｂからローレベルが入力されるので、スイッチングトランジスタ１５Ｂがオフ状態となって、低電位電源線５７と画素電極２１Ｂとが電気的に切断されている。
【００５７】
一方、白表示の画素２０Ｗの画素電極２１Ｗにはローレベルが入力されている。このとき、ラッチ回路２５Ｗの入力端子Ｎ１Ｗにはハイレベルが画像データとして入力されているので、Ｎ型トランジスタ５１Ｗがオンしており、出力端子Ｎ２Ｗはローレベルとなっている。また、スイッチングトランジスタ１５Ｗのゲート端子にハイレベルが入力されるので、スイッチングトランジスタ１５Ｗがオン状態となって、低電位電源線５７と画素電極２１Ｗとが電気的に接続されている。
【００５８】
このような条件においても、画素電極２１Ｂ、２１Ｗの電位差により横方向の電界が形成されると、接着剤層３０に含まれるわずかな水分などの影響により、接着剤層３０を介して画素２０Ｂから画素２０Ｗへ流れる電流が発生する。この電流は、画素２０Ｂ側の高電位電源線５８から、Ｐ型トランジスタ５２Ｂ、ダイオード１０Ｂ、画素電極２１Ｂ、接着剤層３０、画素電極２１Ｗ、スイッチングトランジスタ１５Ｗを介して、画素２０Ｗ側の低電位電源線５７へ流れるリーク経路ＬＰをたどる電流である。
【００５９】
スイッチングトランジスタ１５Ｗがリーク経路となるのは、画素電極２１Ｗとラッチ回路２５Ｗとの間にダイオード１０Ｗが設けられているからである。つまり、画素電極２１Ｗからラッチ回路２５Ｗへ向かう方向は、ダイオード１０Ｗの逆方向であるため電流が流れず、オン状態となっているスイッチングトランジスタ１５Ｗにリーク電流が流れるのである。
【００６０】
しかし本実施形態では、スイッチングトランジスタ１５のオン抵抗が、ラッチ回路２５を形成するＮ型トランジスタ５１、５３のオン抵抗よりも高く設定されていることで、図１９及び図２０に示した場合よりもリーク電流が低減される。すなわち、図２０に示したリーク経路では、ラッチ回路２５ＷのＮ型トランジスタ５１Ｗを介してリーク電流が流れるが、本実施形態ではこのＮ型トランジスタ５１Ｗよりも高抵抗のスイッチングトランジスタ１５Ｗがリーク経路となるので、抵抗が高い分リーク電流が低減されるのである。
なお、本実施形態において、スイッチングトランジスタ１５は、画素電極２１に対してローレベルの電位を供給するだけのものであるから、オン抵抗を高くしても動作に不具合を生じにくい。したがって、画素電極２１への電圧印加が十分に行える範囲でスイッチングトランジスタ１５のオン抵抗を大きくすれば、さらなるリーク電流の低減を図ることができる。
【００６１】
以上詳細に説明したように、本実施形態の電気泳動表示装置１によれば、以下の作用効果を得ることができる。
まず、ラッチ回路２５と画素電極２１との間にダイオード１０を設けたことで、画素電極２１からラッチ回路２５へ逆電流が流れないようにすることができる。したがって、図１９及び図２０に示した従来の画素回路における、ラッチ回路２５を介した隣接画素間のリーク経路を遮断することができる。
一方、ラッチ回路２５へのリーク経路を遮断したことで、スイッチングトランジスタ１５がリーク経路になるが、本実施形態ではスイッチングトランジスタ１５のオン抵抗を、ラッチ回路２５のＮ型トランジスタ５１のオン抵抗よりも大きくしている。したがって、本実施形態では、少なくともラッチ回路２５のＮ型トランジスタ５１を介したリーク経路が形成される従来構成よりもリーク電流を低減することができる。
以上から、本実施形態の電気泳動表示装置１によれば画素間のリーク電流を低減することができ、表示装置全体の消費電力を低減することができる。また、接着剤層３０に電流が流れることによる画素電極２１でのイオン性マイグレーションや腐食の発生を抑えることができるので、信頼性を向上させることができる。
【００６２】
また、本実施形態によれば、ダイオード１０を設けたことで、画素電極２１からラッチ回路２５への逆電流をダイオード１０で遮断することができるので、逆電流がラッチ回路２５の保持データや動作に影響を与えるのを防止することができる。
【００６３】
また本実施形態では、画像データを保持するラッチ回路２５を備えているので、リフレッシュ動作を行わなくても画像データに基づいた一定の電位を継続して画素電極２１に入力することができる。なお、ラッチ回路２５の出力端子Ｎ２からローレベルが出力される場合にはダイオード１０は動作しないが、この場合には、ラッチ回路２５の入力端子Ｎ１からの出力によりスイッチングトランジスタ１５をオンさせて低電位電源線５７と画素電極２１とを接続するので、表示動作に支障をきたすことはない。
【００６４】
［第２の実施形態］
次に第２の実施形態について説明する。第２の実施形態は、第１の実施形態におけるスイッチングトランジスタ１５の配線形態を変更するとともに、その駆動方法を工夫したものである。
【００６５】
図８は、本発明の第２の実施形態に係る電気泳動表示装置に備えられる画素１２０の回路構成を示す図である。なお、第２の実施形態の電気泳動表示装置の基本構成は第１の実施形態と同様であるから、以下で参照する図面において、図１から図７と共通の構成要素には同一の符号を付して詳細な説明は省略する。
【００６６】
図８に示すように、画素１２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、ダイオード１０と、リセットトランジスタ（スイッチングトランジスタ）１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。これらの構成要素のうち、画素スイッチング素子２４、ラッチ回路２５、ダイオード１０、画素電極２１、共通電極２２、及び電気泳動素子２３は、図２に示した画素２０と同様の構成である。
【００６７】
リセットトランジスタ１１５は電界効果型のＮ型トランジスタである。リセットトランジスタ１１５のソース端子は低電位電源線５７と接続され、ドレイン端子は画素電極２１と接続され、ゲート端子は走査線４０と接続されている。
【００６８】
画素１２０では、画素スイッチング素子２４のゲート端子と、リセットトランジスタ１１５のゲート端子が同一の走査線４０に接続されている。そのため、画素スイッチング素子２４とリセットトランジスタ１１５のオン、オフの切り替えは、走査線４０を介して入力される選択信号に同期して行なわれる。
したがって、走査線４０を介して選択信号が入力されると、画素スイッチング素子２４がオンしてデータ線５０からラッチ回路２５に画像データが入力される動作と、リセットトランジスタ１１５がオンして画素電極２１と低電位電源線５７とが接続され、画素電極２１にローレベルが入力される動作が並行して行われる。
つまり、画素１２０では、画像データの入力動作が行われるたびに、リセットトランジスタ１１５が動作して画素電極２１の電位をローレベルに戻す（リセットする）。そして、画像データの入力が終了して画素スイッチング素子２４がオフ状態になると、リセットトランジスタ１１５もオフ状態となって画素電極２１と低電位電源線５７とが切断され、画素電極２１に対して画像データに対応する電位を入力できるようになる。
【００６９】
このようにして画素電極２１がローレベルに戻された後、ラッチ回路２５から画素電極２１への電位入力が行われる。
まず、ラッチ回路２５に画像データとしてローレベルが入力された場合、ラッチ回路２５の入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。これにより、ダイオード１０のアノード端子にハイレベルが入力され、ダイオード１０を介して画素電極２１にハイレベルが入力される。このとき、リセットトランジスタ１１５はオフしているので、画素電極２１に入力したハイレベルの電位が低下することはない。
【００７０】
一方、ラッチ回路２５に画像データとしてハイレベルが入力された場合、入力端子Ｎ１はハイレベル、出力端子Ｎ２はローレベルとなる。このとき、ダイオード１０のアノード端子には出力端子Ｎ２からローレベルが入力されるので、アノード端子とカソード端子はいずれもローレベルとなる。そうすると、アノード端子とカソード端子との間に電位差がないためダイオード１０はオフ状態であり、電流は流れない。
そこで本実施形態では、画像データの入力後に低電位電源線５７の電位を引き上げることによって、ダイオード１０のアノード端子とカソード端子との間に電位差を発生させ、ダイオード１０を確実にオンさせるようにしている。これにより、画素電極２１に所望の電位を入力できるようにしている。このような動作に関しては、以下の駆動方法の説明において詳細に述べる。
【００７１】
（電気泳動表示装置の駆動方法）
図９は、第２の実施形態の画像書き換えに係るシーケンスを示す図である。図１０は、第２の実施形態の画像表示に係るタイミングチャートを示す図である。図１１は、画素電極２１への電位入力に係る説明図である。図１２は、隣接する黒表示画素と白表示画素とを示す説明図である。
【００７２】
以下、図９から図１１を参照して駆動方法の詳細について説明するが、以下の説明では、図１２に示すように、同一の走査線４０に接続された２つの画素１２０のうち、一方の画素を白表示、他方の画素を黒表示させる場合について説明する。なお、図５に示した第１実施形態における駆動方法と共通の部分については、適宜説明を省略することとする。
【００７３】
また、白表示される画素１２０の構成要素と黒表示される画素１２０の構成要素とを明確に区別する必要がある場合に、図１２に示すように、白表示画素の構成要素を示す符号に添字「Ｗ」を付し、黒表示画素の構成要素を示す符に添字「Ｂ」を付して説明する。
すなわち、白表示される画素１２０を画素１２０Ｗと表記し、同様に、ラッチ回路２５Ｗ、リセットトランジスタ１１５Ｗ、ダイオード１０Ｗなどと表記する。一方、黒表示される画素１２０については、画素１２０Ｂ、ラッチ回路２５Ｂ、リセットトランジスタ１１５Ｂ、ダイオード１０Ｂなどと表記する。
【００７４】
図９に示すように、本実施形態の駆動方法は、各回路の電源をオンにするステップＳ１０１と、ラッチ回路２５Ｗ、２５Ｂへの画像データの入力、及び画素電極２１Ｗ、２１Ｂの電荷の除去とを行うステップＳ１０２と、高電位電源線５８の電位を１５Ｖ、低電位電源線５７の電位を１Ｖに引き上げるステップＳ１０３と、共通電極２２に１Ｖの期間と１５Ｖの期間とを繰り返す基準パルスを複数回入力するステップＳ１０４と、各回路の電源をオフにするステップＳ１０５とを有している。
なお、図９及び図１０における印加電圧値は一例であり、これらに限定されるものではない。
【００７５】
図１０には、白表示される画素１２０Ｗと黒表示される画素１２０Ｂとに関するタイミングチャートが示されている。具体的には、図９のシーケンスに対応して、走査線４０と、高電位電源線５８と、低電位電源線５７と、共通電極２２と、黒表示される画素の画素電極２１Ｂと、白表示される画素の画素電極２１Ｗとに入力される波形が示されている。「ＨｉＺ」は、電気的に切断されたハイインピーダンス状態を示す。
【００７６】
まず、ステップＳ１０１では、図５に示したステップＳ１１と同様に、電気泳動表示装置１の各回路が表示部３の各配線と接続され、信号を供給できる状態となる。このとき、走査線４０はローレベル（０Ｖ）であるから、リセットトランジスタ１１５Ｗ、１１５Ｂはオフ状態である。
【００７７】
次に、データ入力期間であるステップＳ１０２に移行する。
ステップＳ１０２において、高電位電源線５８の電位はハイレベル（５Ｖ）に保持され、低電位電源線５７の電位はローレベル（０Ｖ）に保持される。そして、走査線４０を介して画素スイッチング素子２４Ｗ、２４Ｂのゲート端子、及びリセットトランジスタ１１５Ｗ、１１５Ｂのゲート端子にハイレベル（７Ｖ）の電位が入力される。これにより、画素スイッチング素子２４Ｗ、２４Ｂ及びリセットトランジスタ１１５Ｗ、１１５Ｂがオン状態となる。
【００７８】
ここで、リセットトランジスタ１１５Ｗ、１１５Ｂがオンされることで、図１１（ｂ）に示すように、画素電極２１Ｗ、２１Ｂと低電位電源線５７とが接続され、画素電極２１Ｗ、２１Ｂの電荷が低電位電源線５７に引き抜かれる。これにより、図１０に示すように、白表示画素の画素電極２１Ｗ、及び黒表示画素の画素電極２１Ｂの電位は、いずれも低電位電源線５７と同じローレベル（０Ｖ）となる。
【００７９】
また、選択信号の入力により画素スイッチング素子２４Ｗ、２４Ｂがオンされると、画素１２０Ｗ、１２０Ｂのそれぞれでデータ線５０からラッチ回路２５Ｗ、２５Ｂに画像データに基づいた電位が入力される。
これにより、白表示される画素１２０Ｗのラッチ回路２５Ｗには、画像データとしてハイレベル（５Ｖ）が入力され、ラッチ回路２５Ｗの出力端子Ｎ２Ｗからはローレベル（０Ｖ）が出力される。
一方、黒表示される画素１２０Ｂのラッチ回路２５Ｂには、画像データとしてローレベル（０Ｖ）が入力され、ラッチ回路２５Ｂの出力端子Ｎ２Ｂからはハイレベル（５Ｖ）が出力される。
【００８０】
なお、画素スイッチング素子２４Ｗ、２４Ｂの選択期間中は、リセットトランジスタ１１５Ｗ、１１５Ｂもオン状態となっているので、図１０に示すように、ラッチ回路２５Ｗ、２５Ｂの保持データによらず画素電極２１Ｗ、２１Ｂの電位はローレベル（０Ｖ）のままである。
【００８１】
その後、所定期間の経過後、走査線４０の電位はハイレベル（７Ｖ）からローレベル（０Ｖ）に移行する。これにより、画素スイッチング素子２４Ｗ、２４Ｂ、及びリセットトランジスタ１１５Ｗ、１１５Ｂはオフ状態となる。
【００８２】
この期間において、白表示される画素１２０Ｗでは、ラッチ回路２５Ｗの出力端子Ｎ２Ｗと画素電極２１Ｗの電位がいずれもローレベル（０Ｖ）であるから、ダイオード１０Ｗのアノード端子とカソード端子に電位差が生じず、ダイオード１０Ｗがオフ状態である。したがって、図１０に示すように、画素電極２１Ｗは、他の回路や配線から電気的に切断されたハイインピーダンス状態となる。
一方、黒表示される画素１２０Ｂでは、ラッチ回路２５Ｂの出力端子Ｎ２Ｂから出力されるハイレベル（５Ｖ）がダイオード１０Ｂを介して画素電極２１Ｂに入力される。すなわち、図１１（ａ）に示すように、リセットトランジスタ１１５Ｂがオフされた後、ラッチ回路２５Ｂからダイオード１０Ｂを介して画素電極２１Ｂにハイレベル（５Ｖ）が入力される。これにより、図１０に示すように画素電極２１Ｂの電位がハイレベル（５Ｖ）に上昇する。
【００８３】
次に、ステップＳ１０３に移行する。
ステップＳ１０３では、高電位電源線５８の電位を５Ｖから１５Ｖに引き上げ、低電位電源線５７の電位を０Ｖから１Ｖに引き上げる。
【００８４】
すると、白表示される画素１２０Ｗでは、ラッチ回路２５Ｗの出力端子Ｎ２Ｗから出力される電位が上昇し、図１０に示すように、ローレベル（１Ｖ）となる。これにより、ダイオード１０Ｗのアノード端子とカソード端子との電位差が１Ｖとなってダイオード１０Ｗがオン状態となり、ダイオード１０Ｗを介して画素電極２１Ｗにローレベル（１Ｖ）が入力される。
一方、黒表示される画素１２０Ｂでは、ラッチ回路２５Ｂの出力端子Ｎ２Ｂから出力される電位がハイレベル（１５Ｖ）に上昇するので、図１１（ａ）に示したように、ダイオード１０Ｂを介して画素電極２１Ｂにこの電位が入力される。これにより、図１０に示すように、画素電極２１Ｂの電位がハイレベル（１５Ｖ）に上昇する。
【００８５】
次に、画像表示期間であるステップＳ１０４に移行する。
ステップＳ１０４では、図１０に示すように、高電位電源線５８の電位をハイレベル（１５Ｖ）に保持し、低電位電源線５７の電位をローレベル（１Ｖ）に保持する。そして、共通電極２２に、ローレベル（１Ｖ）の期間とハイレベル（１５Ｖ）の期間とを繰り返す矩形状のパルスを複数周期分（図では４周期分）入力する。（コモン振り駆動）
【００８６】
これにより、白表示される画素１２０Ｗでは、画素電極２１Ｗと共通電極２２との間で利用できる最大限の電位差（本実施形態では１４Ｖ）で、電気泳動素子２３が駆動される。
具体的には、画素電極２１Ｗにローレベル（１Ｖ）が入力されているので、共通電極２２がハイレベル（１５Ｖ）となる期間に電極間に電位差が生じる。この電位差によって、白色粒子８２が共通電極２２側に移動し、黒色粒子８３が画素電極２１Ｗ側に移動することで、画素１２０Ｗが白表示される。
なお、本実施形態では共通電極２２に入力されるパルスのローレベルを１Ｖとしている。これは、画素電極２１Ｗのローレベル電位が１Ｖに設定されているため、共通電極２２のローレベルを０Ｖに設定すると、ローレベル期間に共通電極２２の電位が画素電極２１Ｗよりも低電位になってしまい、画素１２０Ｗが一時的に黒表示動作することになるからである。
【００８７】
一方、黒表示される画素１２０Ｂにおいても、画素電極２１Ｂと共通電極２２との間に利用できる最大限の電位差（本例では１４Ｖ）で電気泳動素子２３が駆動される。
具体的には、画素電極２１Ｂにハイレベル（１５Ｖ）が入力されているので、共通電極２２がローレベル（１Ｖ）となる期間に電極間に電位差が生じる。この電位差によって、黒色粒子８３が共通電極２２側に移動し、白色粒子８２が画素電極２１Ｂ側に移動することで、画素１２０Ｂが黒表示される。
【００８８】
次に、画像保持期間であるステップＳ１０５に移行する。
ステップＳ１０５では、図５に示したＳ１５と同様に、各回路がオフ状態となり、画素電極２１Ｗ、２１Ｂもハイインピーダンス状態となる。
さらに、以上のステップＳ１０１からステップＳ１０５を繰り返すことによって、表示画像を順次更新することができる。
【００８９】
なお、本実施形態では、低電位電源線５７の電位を０Ｖから１Ｖに上昇させる動作を、ステップＳ１０３において高電位電源線５８の電位を５Ｖから１５Ｖに上昇させる動作とともに実行しているが、この低電位電源線５７の電位を上昇させる動作は、高電位電源線５８の電位を上昇させるタイミングとは独立して任意に設定することができる。具体的には、ラッチ回路２５への画像データの入力が終了した後、共通電極２２への基準パルスの入力が開始されるまでの間であれば任意のタイミングで実行することができる。
【００９０】
（リーク電流）
次に、本実施形態に係る電気泳動表示装置におけるリーク電流について図１２を参照して説明する。図１２には、隣接して配置された黒表示の画素１２０Ｂと白表示の画素１２０Ｗとが示されており、併せて想定されるリーク経路も示されている。
【００９１】
図１２において、画素１２０Ｂのラッチ回路２５Ｂにローレベルの画像データが入力され、ラッチ回路２５Ｂの出力端子Ｎ２Ｂから出力されたハイレベルが、ダイオード１０Ｂを介して画素電極２１Ｂに入力されている。また、走査線４０はローレベルであるので、リセットトランジスタ１１５Ｂはオフ状態である。
一方、画素１２０Ｗのラッチ回路２５Ｗにはハイレベルの画像データが入力され、ラッチ回路２５Ｗの出力端子からダイオード１０Ｗを介して画素電極２１Ｗにローレベルが入力されている。また、走査線４０はローレベルであるので、リセットトランジスタ１１５Ｗはオフ状態である。
【００９２】
以上に説明した状態におけるリーク経路としては、図１２に点線で示す経路を想定することができる。すなわち、黒表示の画素１２０Ｂ側の高電位電源線５８から、Ｐ型トランジスタ５２Ｂ、ダイオード１０Ｂ、画素電極２１Ｂ、接着剤層３０、及び画素電極２１Ｗを経由して、リセットトランジスタ１１５Ｗに達する経路である。
しかし、画素１２０Ｗでは、リセットトランジスタ１１５Ｗがオフ状態であるためリーク経路は遮断されている。また、ラッチ回路２５Ｗに向かう電流もダイオード１０Ｗによって遮断されている。したがって、本実施形態の電気泳動表示装置では、隣接画素間のリーク電流は発生しない。
【００９３】
以上詳細に説明したように、本実施形態の電気泳動表示装置では、リセットトランジスタ１１５のゲート端子を走査線４０に接続しているので、リセットトランジスタ１１５は画素スイッチング素子２４と同期して動作する。すなわち、リセットトランジスタ１１５は、ラッチ回路２５へ画像データを入力する期間以外はオフ状態を保持し、画素電極２１と低電位電源線５７とを切断状態に保持するようになっている。したがって、ラッチ回路２５と画素電極２１との間に設けられたダイオード１０とリセットトランジスタ１１５とによって、リーク経路を全く遮断することができる。よって本実施形態の電気泳動表示装置によれば、隣接画素間のリーク電流をなくすことができ、さらなる消費電力の低減を実現することができる。また、リーク経路がなくなることで、画素電極２１におけるイオン性マイグレーションや腐食の可能性が低減されるので、信頼性を向上させることができる。
【００９４】
また本実施形態では、ラッチ回路２５に画像データを入力した後、低電位電源線５７の電位を上昇させ、ラッチ回路２５から出力されるローレベルを１Ｖとしている。これにより、ラッチ回路２５からローレベルが出力される際にもダイオード１０を確実にオンすることができ、所定の電位を確実に画素電極２１に入力することができる。
【００９５】
一方、低電位電源線５７の電位を上昇させると、画素電極２１に入力されるローレベルの電位も上昇するため、第１実施形態と同様に０−１５Ｖの基準パルスを入力してコモン振り駆動を行うと、表示に不具合が生じるおそれがある。そこで本実施形態では、共通電極２２に入力する基準パルスのローレベルを１Ｖに設定することで、共通電極２２のローレベル電位が画素電極２１のローレベル電位を下回らないようにし、画像書き換えにおける誤動作を防止している。
【００９６】
（変形例）
次に、第２の実施形態の変形例について図１３を参照しつつ説明する。図１３は、本変形例に係る画素２２０の回路構成を示す図である。
本変形例の電気泳動表示装置における画素回路構成は、図８の画素１２０におけるラッチ回路２５に代えてキャパシタを設けたものである。なお、図８の画素１２０と共通の構成要素には同一の符号を付して詳細な説明を省略する。
【００９７】
画素２２０は、図１３に示すように、画素スイッチング素子２４と、キャパシタ２２５と、ダイオード１０と、リセットトランジスタ１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。上記の構成要素のうち、画素スイッチング素子２４、ダイオード１０、リセットトランジスタ１１５、画素電極２１、共通電極２２、及び電気泳動素子２３の構成は、図８に示した画素１２０と同様である。
【００９８】
キャパシタ２２５の一方の電極は、画素スイッチング素子２４のドレイン端子、及びダイオード１０のアノード端子と接続されている。また、キャパシタ２２５の他方の電極は、図示略の容量線と接続されている。画素２２０では、データ線５０から画素スイッチング素子２４を介して入力された画像データに基づく電位を、キャパシタ２２５に一定期間保持するようになっている。
なお、キャパシタ２２５の他方の電極は、低電位電源線５７と接続されていてもよい。
【００９９】
上記構成を有する画素２２０においても、リセットトランジスタ１１５のゲート端子が走査線４０と接続されていることで、リセットトランジスタ１１５のオン、オフを、画素スイッチング素子２４と同期させることができる。そして、リセットトランジスタ１１５のオン、オフの切り替えによって、画素１２０と同様に、画素電極２１の電位を制御することができる。
【０１００】
また、画素スイッチング素子２４を介してキャパシタ２２５及び画素電極２１に画像データが書き込まれる期間以外は、リセットトランジスタ１１５がオフになっているため、画素電極２１から低電位電源線５７に向かう電流は遮断される。また、キャパシタ２２５と画素電極２１との間にダイオード１０が設けられているので、画素電極２１からキャパシタ２２５に向かう電流も遮断される。
したがって、本例の電気泳動表示装置においても、隣接画素間の電位差に起因するリーク電流をなくすことができ、消費電力を低減することができる。また、リーク経路がなくなることで、画素電極２１におけるイオン性マイグレーションや腐食の可能性が低減されるので、信頼性を向上させることができる。
【０１０１】
［第３の実施形態］
次に、本発明の第３の実施形態について図１４及び図１５を参照して説明する。
図１４は、第３の実施形態に係る画素３２０の回路構成を示す図であり、図１５は、第３の実施形態に係る電気泳動表示装置の作用説明図である。
第３の実施形態の電気泳動表示装置は、図８に示した第２実施形態に係る画素１２０に、電位制御用スイッチ回路としてのトランスミッションゲートを設けたものである。したがって、以下で参照する図面において、図８の画素１２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
なお、図２１に示した画素１１２０は、図１４に示す画素３２０からダイオードとリセットトランジスタとを省略したものに相当する。
【０１０２】
図１４に示すように、画素３２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、ダイオード３３１、３３２と、リセットトランジスタ（スイッチングトランジスタ）１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
【０１０３】
上記の構成要素のうち、画素スイッチング素子２４、ラッチ回路２５、画素電極２１、共通電極２２、電気泳動素子２３、及びリセットトランジスタ１１５は、図８の画素１２０と同様の構成である。
【０１０４】
トランスミッションゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１及びＮ型トランジスタＴ１２のソース端子が互いに接続され、これらが第１の制御線Ｓ１と接続されている。Ｐ型トランジスタＴ１１及びＮ型トランジスタＴ１２のドレイン端子が互いに接続され、これらがダイオード３３１と接続されている。
また、Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１と接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２と接続されている。
【０１０５】
トランスミッションゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１及びＮ型トランジスタＴ２２のソース端子が互いに接続され、これらが第２の制御線Ｓ２と接続されている。Ｐ型トランジスタＴ２１及びＮ型トランジスタＴ２２のドレイン端子が互いに接続され、これらがダイオード３３２と接続されている。
また、Ｐ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。
【０１０６】
ダイオード３３１は、トランスミッションゲートＴＧ１と画素電極２１との間に順方向に接続されている。すなわち、ダイオード３３１のアノード端子が、Ｐ型トランジスタＴ１１及びＮ型トランジスタＴ１２のドレイン端子に接続されており、カソード端子は、画素電極２１及びリセットトランジスタ１１５のドレイン端子に接続されている。
【０１０７】
ダイオード３３２は、トランスミッションゲートＴＧ２と画素電極２１との間に順方向に接続されている。すなわち、ダイオード３３２のアノード端子は、Ｐ型トランジスタＴ２１及びＮ型トランジスタＴ２２のドレイン端子に接続されており、カソード端子は、画素電極２１及びリセットトランジスタ１１５のドレイン端子に接続されている。
【０１０８】
以上の構成を有する画素３２０において、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、ダイオード３３１のアノード端子が第１の制御線Ｓ１と電気的に接続される。
【０１０９】
一方、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、ダイオード３３２のアノード端子が第２の制御線Ｓ２と電気的に接続される。
【０１１０】
なお、本実施形態においても、画像データをラッチ回路２５に入力する期間は、画素スイッチング素子２４とともにリセットトランジスタ１１５がオン状態となるので、図１１（ｂ）に示したように、画素電極２１と低電位電源線５７とが接続され、画素電極２１にローレベルが入力される。
【０１１１】
その後、第１の制御線Ｓ１にハイレベル（１５Ｖ）、第２の制御線Ｓ２にローレベル（１Ｖ）を入力することで、電気泳動素子２３を駆動して画素ごとに所望の表示を行うことができる。
ラッチ回路２５にローレベルが入力された画素３２０では、トランスミッションゲートＴＧ１がオン状態となってダイオード３３１のアノード端子にハイレベル（１５Ｖ）が入力され、これによりダイオード３３１に電流が流れて画素電極２１にハイレベル（１５Ｖ）が入力される。
一方、ラッチ回路２５にハイレベルが入力された画素３２０では、トランスミッションゲートＴＧ２がオン状態となってダイオード３３２のアノード端子にローレベル（１Ｖ）が入力され、これによりダイオード３３２がオン状態となって画素電極２１にローレベル（１Ｖ）が入力される。
なお、第２の制御線Ｓ２のローレベル電位を１Ｖとしているのは、先の第２の実施形態と同様に、このローレベル電位が０Ｖであると、ダイオード３３２のアノード端子が０Ｖとなってダイオード３３２がオフ状態となり、第２の制御線Ｓ２と画素電極２１とが接続されないからである。
【０１１２】
そして、第１の制御線Ｓ１又は第２の制御線Ｓ２から画素電極２１に所定の電位が入力されている状態で、共通電極２２にローレベル（１Ｖ）とハイレベル（１５Ｖ）とを繰り返す基準パルスを入力することで、画素３２０に所定の黒表示又は白表示を行わせることができる（コモン振り駆動）。
【０１１３】
なお、本実施形態では、第１の制御線Ｓ１にハイレベル、第２の制御線Ｓ２にローレベルを入力する場合について説明したが、ラッチ回路２５に入力される画像データの態様（正画像データ、反転画像データ、階調画像データ）に応じて、第１の制御線Ｓ１及び第２の制御線Ｓ２の電位レベルを変更することができる。
【０１１４】
また、ラッチ回路２５に画像データを保持している期間に、第１の制御線Ｓ１と第２の制御線Ｓ２の電位レベルを入れ替え、共通電極２２に基準パルスを入力すれば、ラッチ回路２５の画像データを更新することなく反転画像表示を行うことができる。
さらに、第１の制御線Ｓ１と第２の制御線Ｓ２とを同一電位とした状態で共通電極２２に基準パルスを入力すれば、ラッチ回路２５に保持されている画像データによらず、全白表示又は全黒表示を容易に行うことができる。
【０１１５】
（リーク電流）
このような回路構成を有する画素３２０では、隣接する画素３２０の画素電極２１間に電位差が生じたときのリーク経路をなくすことができる。
図１５には、隣接して配置された黒表示の画素３２０Ｂと白表示の画素３２０Ｗとが示されている。なお、図１５において、画素３２０の構成要素に付した添字「Ｂ」「Ｗ」は、当該構成要素が画素３２０Ｂ、３２０Ｗのいずれに属するのかを明確にするためのものであって他意はない。
【０１１６】
画素３２０Ｂでは、トランスミッションゲートＴＧ１Ｂがオン状態であり、第１の制御線Ｓ１のハイレベルが画素電極２１Ｂに入力されている。一方、隣接する画素３２０Ｗでは、トランスミッションゲートＴＧ２Ｗがオン状態であり、第２の制御線Ｓ２のローレベルが画素電極２１Ｗに入力されている。
【０１１７】
このような状態において、隣接する画素電極２１Ｂ、２１Ｗ間に形成される横方向の電界により、接着剤層３０にリーク電流が生じる場合を想定すると、そのリーク経路は、画素３２０ＢのトランスミッションゲートＴＧ１Ｂから、画素電極２１Ｂ、接着剤層３０、及び画素電極２１Ｗを経由して、画素３２０ＷのトランスミッションゲートＴＧ２Ｗに至る経路である。
しかし、本実施形態では、画素電極２１ＷとトランスミッションゲートＴＧ２Ｗとの間にダイオード３３２Ｗが設けられており、画素電極２１ＷからトランスミッションゲートＴＧ２Ｗに向かう方向はダイオード３３２Ｗの逆方向であるため、上述したリーク経路はダイオード３３２Ｗにより遮断される。またこのとき、画素３２０Ｗのリセットトランジスタ１１５はオフしているので、リセットトランジスタ１１５を介したリーク経路も遮断される。
【０１１８】
したがって、本実施形態の電気泳動表示装置では、隣接画素間のリーク経路はダイオード３３２及びリセットトランジスタ１１５により遮断されることとなる。つまり、図２１及び図２２に示した従来の画素回路のようなリーク経路は存在せず、隣接画素間のリーク電流が流れないものとなっている。
【０１１９】
以上詳細に説明したように、本実施形態の電気泳動表示装置によれば、画素電極２１とトランスミッションゲートＴＧ１、ＴＧ２の間にダイオード３３１、３３２を備えたことで、トランスミッションゲートＴＧ１、ＴＧ２を介した隣接画素間のリーク経路を遮断することができるので、隣接画素間のリーク電流をなくし、消費電力を低減することができる。またこれにより、画素電極２１におけるイオン性マイグレーションや腐食の可能性を低減できるので、信頼性を向上させることができる。
【０１２０】
また本実施形態では、ダイオード３３１，３３２がトランスミッションゲートＴＧ１、ＴＧ２のそれぞれに対応して設けられている。これにより、オフ状態のトランスミッションゲートのドレイン端子側を、常にハイインピーダンス状態にすることができる。したがって、ラッチ回路２５に新しい画像データを入力する場合や、低電位電源線５７の電位及び高電位電源線５８の電位が変動した場合において、トランスミッションゲートＴＧ１、ＴＧ２が同時にオンしたとしても、トランスミッションゲートＴＧ１、ＴＧ２を介した同一画素内におけるリーク電流の発生を防止することができる。
【０１２１】
［第４の実施形態］
次に、本発明の第４の実施形態について図２３を参照して説明する。
図２３は、第４の実施形態に係る画素１２０Ａの回路構成を示す図である。
第４の実施形態の電気泳動表示装置は、図８に示した第２実施形態に係る画素１２０に、リセットトランジスタ１１５をオンオフ制御するリセット線４１を設けたものである。したがって、以下で参照する図面において、図８の画素１２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【０１２２】
画素１２０Ａには、画素スイッチング素子２４と、ラッチ回路２５と、ダイオード１０と、リセットトランジスタ１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３と、が設けられている。また、走査線４０に沿う位置にリセット線４１が設けられている。そして、図８に示した画素１２０では走査線４０と接続されていたリセットトランジスタ１１５のゲート端子が、本実施形態ではリセット線４１に接続されている。本実施形態の場合、リセット線４１は走査線駆動回路６０に接続されており、走査線駆動回路６０から出力されるリセット信号をリセットトランジスタ１１５に入力する。あるいは、リセット線４１用の駆動回路を設けてもよい。
【０１２３】
本実施形態に係る電気泳動表示装置では、走査線４０とは独立したリセット線４１が設けられているので、リセット線４１を介して入力されるリセット信号により、リセットトランジスタ１１５を任意のタイミングで動作させることができる。したがって、画素電極２１の電荷を確実に開放することができ、ラッチ回路２５及びダイオード１０を介して画素電極２１に入力される電位が、画素電極２１に保持されている電位と競合するのを防止でき、意図しない表示がされてしまうのを防止することができる。
【０１２４】
（駆動方法）
以下、図２４から図２６を参照しつつ、本実施形態の電気泳動表示装置の駆動方法について説明する。
図２４は、第４の実施形態の電気泳動表示装置における画像書き換えに係るシーケンスを示す図である。図２５は、第２の実施形態の画像表示に係るタイミングチャートを示す図である。図２６は、黒表示画素と白表示画素とを示す説明図である。図２４から図２６は、第２実施形態で説明に用いた図９から図１１にそれぞれ対応する図である。
なお、第２実施形態における駆動方法と共通の部分については適宜説明を省略することとする。
【０１２５】
まず、図２６には、説明の対象とする同一の走査線４０に接続された２つの画素１２０Ａが示されている。白表示される画素１２０Ａの構成要素と黒表示される画素１２０Ａの構成要素とを明確に区別する必要がある場合に、図１２と同様に、白表示画素の構成要素を示す符号に添字「Ｗ」を付し、黒表示画素の構成要素を示す符に添字「Ｂ」を付して説明する。すなわち、白表示される画素１２０Ａを画素１２０Ｗと表記し、同様に、ラッチ回路２５Ｗ、リセットトランジスタ１１５Ｗ、ダイオード１０Ｗなどと表記する。一方、黒表示される画素１２０Ａについては、画素１２０Ｂ、ラッチ回路２５Ｂ、リセットトランジスタ１１５Ｂ、ダイオード１０Ｂなどと表記する。
【０１２６】
図２４に示すように、本実施形態の駆動方法は、各回路の電源をオンにするステップＳ２０１と、画素電極２１Ｗ、２１Ｂの電荷の除去を行うステップＳ２０２と、ラッチ回路２５Ｗ、２５Ｂへの画像データの入力を行うステップＳ２０３と、高電位電源線５８の電位を１５Ｖ、低電位電源線５７の電位を１Ｖに引き上げるステップＳ２０４と、共通電極２２に１Ｖの期間と１５Ｖの期間とを繰り返す基準パルスを複数回入力するステップＳ２０５と、各回路を電源オフするステップＳ２０６とを有している。
なお、図２４及び図２５における印加電圧値は一例であり、これらに限定されるものではない。
【０１２７】
図２５には、白表示される画素１２０Ｗ（１２０Ａ）と黒表示される画素１２０Ｂ（１２０Ａ）とに関するタイミングチャートが示されている。具体的には、図２４のシーケンスに対応して、走査線４０と、リセット線４１と、高電位電源線５８と、低電位電源線５７と、共通電極２２と、黒表示される画素の画素電極２１Ｂと、白表示される画素の画素電極２１Ｗと、に入力される波形が示されている。「ＨｉＺ」は、電気的に切断されたハイインピーダンス状態を示す。
【０１２８】
まず、ステップＳ２０１では、図１０に示したステップＳ１０１と同様に、電気泳動表示装置の各回路が表示部３の各配線と接続され、信号を供給できる状態となる。このとき、リセット線４１はローレベル（０Ｖ）であるから、リセットトランジスタ１１５Ｗ、１１５Ｂはオフ状態である。
【０１２９】
次に、ステップＳ２０２に移行すると、図２５に示すように、リセット線４１にリセット信号としてのハイレベル（７Ｖ）のパルスが供給され、リセットトランジスタ１１５Ｗ、１１５Ｂのゲート端子に入力される。これにより、リセットトランジスタ１１５Ｗ、１１５Ｂがオン状態となる。
リセットトランジスタ１１５Ｗ、１１５Ｂがオンされることで、図１１（ｂ）に示したように、画素電極２１Ｗ、２１Ｂと低電位電源線５７とが接続され、画素電極２１Ｗ、２１Ｂの電荷が低電位電源線５７に引き抜かれる。これにより、白表示画素の画素電極２１Ｗ、及び黒表示画素の画素電極２１Ｂの電位は、いずれも低電位電源線５７と同じローレベル（０Ｖ）となる。
【０１３０】
次に、データ入力期間であるステップＳ２０３に移行し、図１０に示したステップＳ１０２と同様の動作により、画素１２０Ｗのラッチ回路２５Ｗに、画像データとしてハイレベル（５Ｖ）が入力され、画素１２０Ｂのラッチ回路２５Ｂには、画像データとしてローレベル（０Ｖ）が入力される。
【０１３１】
なお、本実施形態では、画素スイッチング素子２４Ｗ、２４Ｂの選択期間中は、リセットトランジスタ１１５Ｗ、１１５Ｂはオフ状態となっているので、ラッチ回路２５Ｗ、２５Ｂの保持データに基づく出力がダイオード１０を介して画素電極２１Ｗ、２１Ｂに入力される。これにより、画素電極２１Ｂの電位はハイレベル（５Ｖ）となる。また、画素電極２１Ｗの電位は、リセットトランジスタ１１５を介して低電位電源線５７と接続されたときの電位（ローレベル（０Ｖ））を保持する。
【０１３２】
次に、ステップＳ２０４に移行すると、図１０に示したステップＳ１０３と同様の動作により、画素電極２１Ｗにローレベル（１Ｖ）の電位がダイオード１０Ｗを介して入力され、画素電極２１Ｂにはハイレベル（１５Ｖ）の電位がダイオード１０Ｗを介して入力される。
【０１３３】
その後、画像表示期間であるステップＳ２０５に移行すると、図１０に示したステップＳ１０４と同様に、共通電極２２に、ローレベル（１Ｖ）の期間とハイレベル（１５Ｖ）の期間とを繰り返す矩形状のパルスが複数周期分（図では４周期分）入力される（コモン振り駆動）。これにより、画素１２０Ｗが白表示され、画素１２０Ｂは黒表示される。
【０１３４】
そして、画像保持期間であるステップＳ２０６では、各回路がオフ状態とされ、画素電極２１Ｗ、２１Ｂもハイインピーダンス状態とされる結果、電力を消費することなく表示画像が保持される。
さらに、以上のステップＳ２０１からステップＳ２０６を繰り返すことによって、表示画像を順次更新することができる。
【０１３５】
以上詳細に説明したように、本実施形態の駆動方法では、ラッチ回路２５に画像データを入力するステップＳ２０３に先立って、画素電極２１の電荷を開放するステップＳ２０２を設けている。これにより、ラッチ回路２５に画像データを入力するときには、画素電極２１は一度低電位電源線５７と同電位とされた後の状態となる。したがって、ラッチ回路２５への画像データ入力のタイミング（画素スイッチング素子２４の選択タイミング）によらず、ラッチ回路２５から出力される電位を確実に画素電極２１に入力することができ、優れた動作信頼性を得ることができる。
また、本実施形態の電気泳動表示装置においても、先の第２実施形態に係る電気泳動表示装置と同様の作用効果を得られるのはもちろんである。
【０１３６】
（変形例）
次に、第４の実施形態の変形例について図２７を参照しつつ説明する。図２７は、本変形例に係る画素２２０Ａの回路構成を示す図であって、第２実施形態における図１３に対応する図である。
本変形例の電気泳動表示装置における画素回路構成は、図２３の画素１２０Ａにおけるラッチ回路２５に代えてキャパシタを設けたものである。以下の説明では、図２３の画素１２０Ａと共通の構成要素には同一の符号を付して詳細な説明を省略する。
【０１３７】
画素２２０Ａは、画素スイッチング素子２４と、キャパシタ２２５と、ダイオード１０と、リセットトランジスタ１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。そして、走査線４０に沿って延びるリセット線４１に、リセットトランジスタ１１５のゲート端子が接続されている。走査線４０には、画素スイッチング素子２４のゲート端子のみが接続されている。
【０１３８】
上記構成を有する画素２２０Ａにおいても、リセットトランジスタ１１５のゲート端子がリセット線４１と接続されていることで、リセットトランジスタ１１５のオン、オフを、画素スイッチング素子２４とは独立して制御することができる。そして、リセットトランジスタ１１５のオン、オフの切り替えによって、画素１２０Ａと同様に、画素電極２１の電位を制御することができる。したがって、本例の電気泳動表示装置においても、画素電極２１の電荷の開放を確実に行うことができ、優れた動作信頼性を得ることができる。
また、本例の電気泳動表示装置においても、第２実施形態の変形例に係る電気泳動表示装置と同様の作用効果を得られるのはもちろんである。
【０１３９】
［第５の実施形態］
次に、本発明の第５の実施形態について、図２８を参照しつつ説明する。
図２８は、第５の実施形態に係る画素３２０Ａの回路構成を示す図である。
第５の実施形態の電気泳動表示装置は、図１４に示した第３実施形態に係る画素３２０に、リセットトランジスタ１１５をオンオフ制御するリセット線４１を設けたものである。したがって、以下で参照する図面において、図１４の画素３２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【０１４０】
画素３２０Ａは、画素スイッチング素子２４と、ラッチ回路２５と、トランスミッションゲートＴＧ１、ＴＧ２と、ダイオード３３１、３３２と、リセットトランジスタ１１５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。そして、図１４に示した画素３２０では走査線４０と接続されていたリセットトランジスタ１１５のゲート端子が、本実施形態ではリセット線４１に接続されている。
【０１４１】
本実施形態に係る電気泳動表示装置では、走査線４０とは独立したリセット線４１が設けられているので、リセット線４１を介して入力されるリセット信号により、リセットトランジスタ１１５を任意のタイミングで動作させることができる。したがって、画素電極２１の電荷を確実に開放することができ、トランスミッションゲートＴＧ１、ＴＧ２、及びダイオード３３１、３３２を介して画素電極２１に入力される電位が、画素電極２１に保持されている電位と競合するのを防止できる。これにより、意図しない表示がされてしまうのを防止することができ、優れた動作信頼性を得ることができる。
【０１４２】
［電子機器］
次に、本発明の電気泳動表示装置を備えた電子機器について説明する。
【０１４３】
まず、図１６は、腕時計４００の正面図である。腕時計４００は、時計ケース４０２と、時計ケース４０２に連結された一対のバンド４０３とを備えている。
時計ケース４０２の正面には、表示体４０５と、秒針４２１と、分針４２２と、時針４２３とが設けられ、時計ケース４０２の側面には、操作子としての竜頭４１０と操作ボタン４１１とが設けられている。竜頭４１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。
表示体４０５は、本発明に係る電気泳動表示装置からなるものであり、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。そして、腕時計４００は、本発明の電気泳動表示装置を備えたことで、低消費電力であり、かつ信頼性にも優れた表自体を備えたものとなっている。
【０１４４】
図１７は、電子ペーパー５００を示す斜視図である。
電子ペーパー５００は、本発明の電気泳動表示装置を表示手段５０１として備えている。電子ペーパー５００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体５０２を備えて構成されている。
【０１４５】
図１８は、電子ノート６００を示す斜視図である。
電子ノート６００は、図１７に示した電子ペーパー５００が複数枚束ねられ、カバー６０１に挟まれているものである。カバー６０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１４６】
電子ペーパー５００、及び電子ノート６００は、本発明の電気泳動表示装置を備えたことで、低消費電力であり、かつ信頼性に優れた表示手段を備えたものとなっている。
なお、本発明の電気泳動表示装置は、上記に例示した電子機器に限らず、例えば携帯電話、携帯用オーディオ機器などの表示手段として用いることができ、いずれの電子機器においても、低消費電力で信頼性に優れた表示手段として機能する。
【図面の簡単な説明】
【０１４７】
【図１】第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】画素の回路構成図。
【図３】電気泳動表示装置の部分断面図。
【図４】マイクロカプセルの断面構成図。
【図５】電気泳動表示装置の駆動方法を示すタイミングチャート。
【図６】マイクロカプセルの動作説明図。
【図７】リーク経路の説明図。
【図８】第２実施形態に係る電気泳動表示装置の画素の回路構成図。
【図９】電気泳動表示装置に係るシーケンス図。
【図１０】電気泳動表示装置の駆動方法を示すタイミングチャート。
【図１１】画素電極への電位入力を示す説明図。
【図１２】リーク経路を示す説明図。
【図１３】第２実施形態の変形例に係る画素の回路構成図。
【図１４】第３実施形態に係る電気泳動表示装置の画素の回路構成図。
【図１５】リーク経路を示す説明図。
【図１６】腕時計の正面図。
【図１７】電子ペーパーの斜視図。
【図１８】電子ノートの斜視図。
【図１９】従来の電気泳動表示装置における画素の回路構成図。
【図２０】リーク経路の説明図。
【図２１】従来の電気泳動表示装置における画素の回路構成図。
【図２２】リーク経路の説明図。
【図２３】第４実施形態に係る画素の回路構成図。
【図２４】第４実施形態に係る駆動方法を示すフローチャート。
【図２５】第４実施形態に係る駆動方法におけるタイミングチャート。
【図２６】隣接する２画素における電位状態を示す図。
【図２７】第４実施形態の変形例に係る画素の回路構成図。
【図２８】第５実施形態に係る画素の回路構成図。
【符号の説明】
【０１４８】
１…電気泳動表示装置、３…表示部、１０…ダイオード、１５…リセットトランジスタ、２０…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング素子、２５…ラッチ回路、３０…接着剤層、４０…走査線、４１…リセット線、５０…データ線、５７…低電位電源線、５８…高電位電源線、６０…走査線駆動回路、７０…データ線駆動回路、８０…マイクロカプセル、８２…白色粒子、８３…黒色粒子、１１５…リセットトランジスタ、１２０，１２０Ａ…画素、２２０，２２０Ａ…画素、２２５…キャパシタ、３２０，３２０Ａ…画素、３３１，３３２…ダイオード、４００…腕時計、５００…電子ペーパー、６００…電子ノート、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｓ１…第１の制御線、Ｓ２…第２の制御線
【図１】
2009134244.tif 000003
【図２】
2009134244.tif 000004
【図３】
2009134244.tif 000005
【図４】
2009134244.tif 000006
【図５】
2009134244.tif 000007
【図６】
2009134244.tif 000008
【図７】
2009134244.tif 000009
【図８】
2009134244.tif 000010
【図９】
2009134244.tif 000011
【図１０】
2009134244.tif 000012
【図１１】
2009134244.tif 000013
【図１２】
2009134244.tif 000014
【図１３】
2009134244.tif 000015
【図１４】
2009134244.tif 000016
【図１５】
2009134244.tif 000017
【図１６】
2009134244.tif 000018
【図１７】
2009134244.tif 000019
【図１８】
2009134244.tif 000020
【図１９】
2009134244.tif 000021
【図２０】
2009134244.tif 000022
【図２１】
2009134244.tif 000023
【図２２】
2009134244.tif 000024
【図２３】
2009134244.tif 000025
【図２４】
2009134244.tif 000026
【図２５】
2009134244.tif 000027
【図２６】
2009134244.tif 000028
【図２７】
2009134244.tif 000029
【図２８】
2009134244.tif 000030