(57)【要約】【課題】コスト低減が可能な素子分離溝を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０と、半導体基板１０の表面に、第１のゲート絶縁膜１１ａを介して、浮遊ゲート膜２１、ゲート間絶縁膜１５、及び、制御ゲート膜２３の順に積層されたゲート構造を備え、浮遊ゲート膜２１の上面から第１の距離ｄ１にある半導体基板１０内に底面を有し、少なくとも半導体基板１０内を充填する素子分離絶縁膜３３aを備えたメモリセル領域５と、半導体基板１０の表面に、第２のゲート絶縁膜１１ｂを介して形成された積層構造をなすゲート電極膜２５を備え、ゲート電極膜２５の浮遊ゲート膜２１より薄い最下層の第２の多結晶シリコン膜１４の上面から第１の距離ｄ１と実質的に同じである第２の距離ｄ２にある半導体基板１０内に底面を有し、少なくとも半導体基板１０内を充填する素子分離絶縁膜３３ｂを備えた周辺回路素子部６とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に、第１のゲート絶縁膜を介して、浮遊ゲート膜、ゲート間絶縁膜、及び、制御ゲート膜の順に積層されたゲート構造を備え、前記浮遊ゲート膜の上面から第１の距離にある前記半導体基板内に底面を有し、少なくとも前記半導体基板内を充填する第１の素子分離絶縁膜を備えたメモリセル領域と、
前記半導体基板の表面に、第２のゲート絶縁膜を介して形成された積層構造をなすゲート電極膜を備え、前記ゲート電極膜の前記浮遊ゲート膜より薄い最下層膜の上面から前記第１の距離と実質的に同じである第２の距離にある前記半導体基板内に底面を有し、少なくとも前記半導体基板内を充填する第２の素子分離絶縁膜を備えた周辺回路素子部と、
を具備していること特徴とする半導体装置。
【請求項２】
前記浮遊ゲート膜は積層構造をなし、前記浮遊ゲート膜の最上層膜は、前記ゲート電極膜の最下層膜と、実質的に同じ膜厚を有していること特徴とする請求項１に記載の半導体装置。
【請求項３】
前記浮遊ゲート膜の全膜及び前記ゲート電極膜の最下層膜は、多結晶シリコンであること特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板のメモリセル領域の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、及び、第２の多結晶シリコン膜を形成する工程と、
前記半導体基板の周辺回路領域の表面に、第２のゲート絶縁膜、及び、前記第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜上に形成され、パターニングされた絶縁膜をマスクとして、一度に、前記メモリセル領域及び前記周辺回路領域の前記半導体基板内部に底面を有する素子分離溝を加工し、その後、前記素子分離溝を絶縁膜で埋めて素子分離絶縁膜を形成する工程と、
前記メモリセル領域の前記第２の多結晶シリコン膜の上に、ゲート間絶縁膜、及び、第３の多結晶シリコン膜を含む制御ゲート膜を形成する工程と、
前記周辺回路領域の前記第２の多結晶シリコン膜の上に、第４の多結晶シリコン膜を堆積して、前記第２及び第４の多結晶シリコン膜を含むゲート電極膜を形成する工程と、
を備えていること特徴とする半導体装置の製造方法。
【請求項５】
半導体基板のメモリセル領域の表面を、前記半導体基板の周辺回路領域の表面に対して低くなるように段差を形成する工程と、
前記メモリセル領域の表面に、第１のゲート絶縁膜、前記段差と実質的に同じ厚さの第１の多結晶シリコン膜、及び、第２の多結晶シリコン膜を形成する工程と、
前記半導体基板の周辺回路領域の表面に、第２のゲート絶縁膜、及び、前記第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜上に形成され、パターニングされた絶縁膜をマスクとして、一度に、前記メモリセル領域及び前記周辺回路領域の前記半導体基板内部に底面を有する素子分離溝を加工し、その後、前記素子分離溝を絶縁膜で埋めて素子分離絶縁膜を形成する工程と、
前記メモリセル領域の前記第２の多結晶シリコン膜の上に、ゲート間絶縁膜、及び、第３の多結晶シリコン膜を含む制御ゲート膜を形成する工程と、
前記周辺回路領域の前記第２の多結晶シリコン膜の上に、第４の多結晶シリコン膜を堆積して、前記第２及び第４の多結晶シリコン膜を含むゲート電極膜を形成する工程と、
を備えていること特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリ回路とその周囲に配置される周辺回路を有する半導体装置において、メモリ回路に必要なトランジスタの素子特性と周辺回路に必要なトランジスタの素子特性が異なる場合が多い。そのため、素子構造はそれぞれ個別に設計され、一方、製造工程は出来るだけ共通化されて、コストの低減が追求されている。
【０００３】
近年、トランジスタ相互の電気的分離を図る素子分離領域の形成工程には、浅いトレンチ分離（ＳＴＩ、Shallow Trench Isolation）法が用いられる。この方法を用いて素子分離領域を形成する場合、高耐圧が求められる周辺回路領域のＳＴＩ層をメモリセル領域のＳＴＩ層よりも深く作り込むことが行われている。
【０００４】
例えば、ＳＴＩ領域及びＳＴＩ領域より深いＤＴＩ（Deep Trench Isolation）領域が画定された半導体基板に、第１の絶縁膜と第２の絶縁膜を順に形成し、第２の絶縁膜と第１の絶縁膜と半導体基板を選択的にエッチングして、ＳＴＩ領域用トレンチ、及び、ＤＴＩ領域用トレンチを形成するためのＳＴＩ領域形トレンチを形成し、ＳＴＩ領域用トレンチの形成域を覆うフォトレジスト膜を形成した後、フォトレジスト膜の表層部をイオン注入によって硬化させ、硬化させたフォトレジスト膜と第２の絶縁膜をマスクとして、ＤＴＩ領域用トレンチを形成する処理を含む半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
【０００５】
この開示された半導体装置の製造方法では、まず、半導体基板の表面から浅いＳＴＩ領域用トレンチ（溝）を形成し、次に、浅いＳＴＩ領域用溝を更にエッチングしてＤＴＩ領域用溝を形成している。つまり、半導体基板の表面からエッチングするために、フォトリソグラフィ工程及びエッチング工程がそれぞれ２回必要であり、製造コストが高くなるという問題を有している。また、ＤＴＩ領域用溝は、２回のエッチングを行うために、境界部分に段差ができて、素子特性の劣化を起こすことがあるという問題を有している。また、硬化させたフォトレジスト膜を完全に除去することが難しい場合が生じるという問題を有している。
【特許文献１】特開２００３−７８００２号公報（第４、５頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、コスト低減が可能な素子分離溝を有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面に、第１のゲート絶縁膜を介して、浮遊ゲート膜、ゲート間絶縁膜、及び、制御ゲート膜の順に積層されたゲート構造を備え、前記浮遊ゲート膜の上面から第１の距離にある前記半導体基板内に底面を有し、少なくとも前記半導体基板内を充填する第１の素子分離絶縁膜を備えたメモリセル領域と、前記半導体基板の表面に、第２のゲート絶縁膜を介して形成された積層構造をなすゲート電極膜を備え、前記ゲート電極膜の前記浮遊ゲート膜より薄い最下層膜の上面から前記第１の距離と実質的に同じである第２の距離にある前記半導体基板内に底面を有し、少なくとも前記半導体基板内を充填する第２の素子分離絶縁膜を備えた周辺回路素子部とを具備していること特徴とする。
【０００８】
また、本発明の別態様の半導体装置の製造方法は、半導体基板のメモリセル領域の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、及び、第２の多結晶シリコン膜を形成する工程と、前記半導体基板の周辺回路領域の表面に、第２のゲート絶縁膜、及び、前記第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜上に形成され、パターニングされた絶縁膜をマスクとして、一度に、前記メモリセル領域及び前記周辺回路領域の前記半導体基板内部に底面を有する素子分離溝を加工し、その後、前記素子分離溝を絶縁膜で埋めて素子分離絶縁膜を形成する工程と、前記メモリセル領域の前記第２の多結晶シリコン膜の上に、ゲート間絶縁膜、及び、第３の多結晶シリコン膜を含む制御ゲート膜を形成する工程と、前記周辺回路領域の前記第２の多結晶シリコン膜の上に、第４の多結晶シリコン膜を堆積して、前記第２及び第４の多結晶シリコン膜を含むゲート電極膜を形成する工程とを備えていること特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、半導体基板のメモリセル領域の表面を、前記半導体基板の周辺回路領域の表面に対して低くなるように段差を形成する工程と、前記メモリセル領域の表面に、第１のゲート絶縁膜、前記段差と実質的に同じ厚さの第１の多結晶シリコン膜、及び、第２の多結晶シリコン膜を形成する工程と、前記半導体基板の周辺回路領域の表面に、第２のゲート絶縁膜、及び、前記第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜上に形成され、パターニングされた絶縁膜をマスクとして、一度に、前記メモリセル領域及び前記周辺回路領域の前記半導体基板内部に底面を有する素子分離溝を加工し、その後、前記素子分離溝を絶縁膜で埋めて素子分離絶縁膜を形成する工程と、前記メモリセル領域の前記第２の多結晶シリコン膜の上に、ゲート間絶縁膜、及び、第３の多結晶シリコン膜を含む制御ゲート膜を形成する工程と、前記周辺回路領域の前記第２の多結晶シリコン膜の上に、第４の多結晶シリコン膜を堆積して、前記第２及び第４の多結晶シリコン膜を含むゲート電極膜を形成する工程とを備えていること特徴とする。
【発明の効果】
【００１０】
本発明によれば、コスト低減が可能な素子分離溝を有する半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１２】
本発明の実施例１に係る半導体装置及び半導体装置の製造方法について、図１乃至図３を参照しながら説明する。図１は半導体装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）はそれぞれ図１（ａ）のＡ−Ａ線及びＢ−Ｂ線に沿った断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
【００１３】
図１に示すように、半導体装置１は、半導体基板１０と、半導体基板１０の表面に、第１のゲート絶縁膜１１ａを介して、浮遊ゲート膜２１、ゲート間絶縁膜１５、及び、制御ゲート膜２３の順に積層されたゲート構造を備え、浮遊ゲート膜２１の上面から第１の距離ｄ１にある半導体基板１０内に底面を有し、少なくとも半導体基板１０内を充填する第１の素子分離絶縁膜である素子分離絶縁膜３３aを備えたメモリセル領域５と、半導体基板１０の表面に、第２のゲート絶縁膜１１ｂを介して形成された積層構造をなすゲート電極膜２５を備え、ゲート電極膜２５の浮遊ゲート膜２１より薄い最下層の第２の多結晶シリコン膜１４の上面から第１の距離ｄ１と実質的に同じである第２の距離ｄ２にある半導体基板１０内に底面を有し、少なくとも半導体基板１０内を充填する第２の素子分離絶縁膜である素子分離絶縁膜３３ｂを備えた周辺回路素子部６とを具備している。なお、半導体基板１０の表面から内部方向に向かっては、下及び深さ等で表わし、逆方向に向かっては、上及び高さ等で表わす。
【００１４】
半導体装置１のメモリセル領域５は、例えば、ＮＯＲ等のフラッシュメモリを構成するメモリセルを有し、トランジスタ相互の電気的分離を図るために、素子分離絶縁膜３３ａを有している。図１（ｂ）に示す断面図は、図１（ａ）に示す平面図において、活性化領域２７が素子分離絶縁膜３３ａを介して接する２点鎖線で示す２つの単位セル８に跨った部分を示す。なお、単位セル８は、対向する端部に、溝状のソース配線２９ａ及びドレインコンタクト２９ｂをそれぞれ有している。
【００１５】
半導体装置１の周辺回路領域６は、メモリセルより高耐圧が求められ、トランジスタ相互の電気的分離を図るために、素子分離絶縁膜３３ａより底面位置が深い素子分離絶縁膜３３ｂを有している。図１（ｂ）に示す断面図は、図１（ａ）に示す平面図において、素子分離絶縁膜３３ｂを介して接する破線で示す２つのトランジスタの活性化領域２８に跨った部分を示す。
【００１６】
浮遊ゲート膜２１は、第１の多結晶シリコン膜１３及び第２の多結晶シリコン膜１４で構成され、制御ゲート膜２３は、第３の多結晶シリコン膜１６、第４の多結晶シリコン膜１７、及び、シリサイド膜１８で構成され、ゲート電極膜２５は、第２の多結晶シリコン膜１４、第４の多結晶シリコン膜１７、及び、シリサイド膜１８で構成されている。なお、メモリセル領域５及び周辺回路領域６の第１及び第２のゲート絶縁膜１１ａ、１１ｂより上部のゲート構造、及び、素子分離絶縁膜３３ａ、３３ｂの構造等については、次の、製造工程の中で説明する。
【００１７】
図２及び図３に示す半導体装置１の製造工程は、左側にメモリセル領域５及び右側に周辺回路領域６の断面が並列に示され、半導体基板１０の表面の高さがほぼ対応している。メモリセル領域５は、図１（ｂ）に示された断面図にほぼ対応する領域が示され、一方、周辺回路領域６は、図１（ｂ）に示された断面図の素子分離絶縁膜３３ｂ及びその近傍の領域が示される。図２（ａ）に示すように、メモリセル領域５及び周辺回路領域６で同一の平面をなすシリコンからなる半導体基板１０が用意され、メモリセル領域５及び周辺回路領域６に必要なｎ型ウェル及びｐ型ウェル、並びに、チャネル等が予め形成され、トンネル酸化膜となる膜厚約１０ｎｍの第１のゲート絶縁膜１１ａが、熱酸化法により、半導体基板１０の表面に形成される。なお、第１のゲート絶縁膜１１ａは、熱酸化法に引き続いて、窒素が存在する雰囲気で熱処理を実施されてもよい。
【００１８】
図２（ｂ）に示すように、第１のゲート絶縁膜１１ａの上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚約１４０ｎｍの第１の多結晶シリコン膜１３が堆積され、その後、フォトリソグラフィ法及びエッチング法等により、周辺回路領域６の第１の多結晶シリコン膜１３及び第１のゲート絶縁膜１１ａが選択的に除去される。
【００１９】
図２（ｃ）に示すように、周辺回路領域６の半導体基板１０の表面に、熱酸化により、膜厚約１５ｎｍの第２のゲート絶縁膜１１ｂが形成され、次に、周辺回路領域６にチャネル不純物濃度制御のためのイオン注入を行い、次に、膜厚約４０ｎｍの第２の多結晶シリコン膜１４を全面に形成する。
【００２０】
図３（ａ）に示すように、全面に形成された第２の多結晶シリコン膜１４の上に、ＣＶＤ法により、マスクとするためのシリコン窒化膜からなる第１のマスク膜４１を堆積し、次に、シリコン酸化膜からなる第２のマスク膜４２を堆積し、次に、フォトリソグラフィ法により、積層された第１及び第２のマスク膜４１、４２の素子分離溝を形成予定の部分に開口を有するパターニングを行う。半導体基板１０の表面から、第２の多結晶シリコン膜１４の上面までの膜厚は、メモリセル領域５で約１９０ｎｍ、周辺回路領域６で約５５ｎｍである。
【００２１】
図３（ｂ）に示すように、パターニングされた第１及び第２のマスク膜４１、４２をマスクとして、例えば、フッ素系のガス等を使用して、ＲＩＥ（Reactive Ion Etching）法により、メモリセル領域５及び周辺回路領域６を、同時に、半導体基板１０の表面に対してほぼ垂直方向にエッチングする。メモリセル領域５では、第２及び第１の多結晶シリコン膜１４、１３、第１のゲート絶縁膜１１ａ、及び半導体基板１０の順にエッチングされ、一方、周辺回路領域６では、第２の多結晶シリコン膜１４、第２のゲート絶縁膜１１ｂ、及び半導体基板１０の順にエッチングされる。第１及び第２の多結晶シリコン膜１３、１４及び半導体基板１０のエッチングレートは、ほぼ同様に設定されることにより、また、第１及び第２のゲート絶縁膜１１ａ、１１ｂのエッチング時期はずれるものの、メモリセル領域５及び周辺回路領域６における素子分離溝３１ａ、３１ｂは、第２の多結晶シリコン膜１４の表面からほぼ同じ第１及び第２の距離ｄ１、ｄ２となる深さを有するように加工される。
【００２２】
素子分離溝３１ａ、３１ｂの底面の位置は、例えば、第２の多結晶シリコン膜１４の表面から約３２０ｎｍ、すなわち、第１及び第２の距離ｄ１、ｄ２は約３２０ｎｍである。その結果、素子分離溝３１ａ、３１ｂの半導体基板１０の表面からの深さは、メモリセル領域５で約１３０ｎｍ、より高耐圧が要求される周辺回路領域６で約２６５ｎｍとなる。素子分離溝３１ａ、３１ｂの深さは、要求される耐圧等により、変更することが可能であり、深さ、すなわち、第１及び第２の距離ｄ１、ｄ２の比率は、第１及び第２の多結晶シリコン膜１３、１４の膜厚を変更することにより可能である。なお、第２のマスク膜４２は、素子分離溝３１ａ、３１ｂを形成時にエッチングされる。その後、残った第２のマスク膜４２は選択的に除去される。
【００２３】
この後、周知の方法により、メモリセル領域５では、例えば、図１に示すように、素子分離絶縁膜３３ａは、上面が第１のゲート絶縁膜１１ａの下面と第２の多結晶シリコン膜１４の上面との間に位置するように形成され、その後、第２の多結晶シリコン膜１４及び素子分離絶縁膜３３ａの上にゲート間絶縁膜１５が形成される。以降、第３の多結晶シリコン膜１６、第４の多結晶シリコン膜１７、シリサイド膜１８膜が順次形成される。
【００２４】
一方、周辺回路領域６では、例えば、図１に示すように、素子分離絶縁膜３３ｂは、上面が半導体基板１０の表面と第２の多結晶シリコン膜１４の上面との間に位置するように形成され、その上に、ゲート電極２５の内の第４の多結晶シリコン膜１７、シリサイド膜１８膜が順次形成される。
【００２５】
更に、ソース及びドレイン領域の形成、層間絶縁膜の形成、コンタクトの形成、配線及び層間絶縁膜の形成、並びに、表面保護膜の形成及びパッド部の開口等が行われる。
【００２６】
上述したように、半導体装置１は、メモリセル領域５に相対的に厚い第１及び第２の多結晶シリコン膜１３、１４、周辺回路領域６に相対的に薄い第２の多結晶シリコン膜１４が形成され、第２の多結晶シリコン膜１４を起点に、１回のエッチングで同時に、素子分離溝３１ａ、３１ｂが形成され、第２の多結晶シリコン膜１４の表面からは、ほぼ同じ深さとなる第１及び第２の距離ｄ１、ｄ２に底面を有する素子分離絶縁膜３３ａ、３３ｂが形成される。第２の距離ｄ２にある底面は、第１の多結晶シリコン膜１３の膜厚に相当する分だけ深い位置となる。
【００２７】
その結果、半導体装置１は、耐圧に寄与する半導体基板１０の表面からの深さにおいて、メモリセル領域５で浅い素子分離絶縁膜３３ａ、周辺回路領域６で深い素子分離絶縁膜３３ｂを有している。従って、半導体装置１は、メモリセル領域５の耐圧に比較して、より高い耐圧を有する周辺回路領域６を有することが可能となる。
【００２８】
また、素子分離絶縁膜の底面を異なる深さに形成しようとすると、従来、それぞれの深さに対応する素子分離溝を別々に加工したり、先に浅い素子分離溝を加工し、次に深い素子分離溝を追加して加工する等の工程が必要となるが、半導体装置１は、１回のＲＩＥ法により加工することが可能となる。そして、１回のＲＩＥ法により形成するために、素子分離溝３１ａ、３１ｂの壁面等を滑らかに形成することができる。従って、半導体装置１は、製造工程の簡略化が図られ、製造コストの低減が図られ、素子特性の劣化が抑制され得る。
【実施例２】
【００２９】
本発明の実施例２に係る半導体装置及びその製造方法について、図４乃至図６を参照しながら説明する。図４は半導体装置の構造を模式的に示す断面図である。図５は、半導体装置の製造方法の１工程を模式的に示す構造断面図である。図６は、半導体装置の製造方法の１工程を模式的に示す構造断面図である。実施例１の半導体装置１とは、メモリセル領域と周辺回路領域との半導体基板の表面に段差があることが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３０】
図４に示すように、半導体装置２は、メモリセル領域５５が、実施例１の半導体装置１のメモリセル領域５と同様な構成であり、周辺回路領域５６が、半導体装置１の周辺回路領域５と同様な構成である。しかしながら、メモリセル領域５５の半導体基板６０の表面と周辺回路領域５６の半導体基板６０の表面との間には、第１の多結晶シリコン膜１３の膜厚に相当する段差ｄ３が存在する。そのため、深さ方向の第１及び第２の距離ｄ１、ｄ２は実質的に同じなので、素子分離絶縁膜３３ａ、３３ｂの底面もほぼ同じ高さにある。ゲート構造の最上面をなすシリサイド１８の位置は、半導体装置１とは逆に、周辺回路領域５６と比較して、ゲート間絶縁膜１５及び第３の多結晶シリコン膜１６の膜厚分、例えば、約４０ｎｍだけメモリセル領域５５の方が高い。
【００３１】
次に、製造工程について、実施例１の半導体装置１との違いについて説明する。図５に示すように、メモリセル領域５５において、第１の多結晶シリコン膜１３の膜厚に相当する段差ｄ３だけ、予め、ウェットまたはドライエッチング法により、エッチングされ、その後、段差ｄ３のある表面に、メモリセル領域５５及び周辺回路領域５６に必要なｎ型ウェル及びｐ型ウェル、並びに、チャネル等が予め形成されているシリコンからなる半導体基板１０を用い、トンネル酸化膜となる膜厚約１０ｎｍの第１のゲート絶縁膜１１ａが、熱酸化法により、半導体基板１０の表面に形成される。
【００３２】
そして、実施例１の半導体装置１と同様な製造工程を経て、図６に示すように、高さがほぼ等しい第２の多結晶シリコン膜１４の上に、ＣＶＤ法により、マスクとするためのシリコン窒化膜からなる第１のマスク膜４１を堆積し、次に、シリコン酸化膜からなる第２のマスク膜４２を堆積し、次に、フォトリソグラフィ法により、積層された第１及び第２のマスク膜４１、４２の素子分離溝を形成予定の部分に開口を有するパターニングを行う。従って、次工程で、素子分離溝のためのエッチング開始は、高さがほぼ等しい第２の多結晶シリコン膜１４となる。
【００３３】
そして、実施例１の半導体装置１と同様な製造工程を経て、半導体装置２が完成する。なお、シリサイド膜１８のメモリセル領域５５及び周辺回路領域５６における段差は、半導体装置１に比較して小さくなり、層間絶縁膜３４ａ、３５ｂの平坦化等が容易となる。
【００３４】
上述したように、半導体装置２は、実施例１の半導体装置１とは、メモリセル領域５５と周辺回路領域５６との、相対的な高さが異なるだけで、メモリセル領域５５と周辺回路領域５６の構成は同様である。
【００３５】
その結果、半導体装置２は、実施例１の半導体装置１が有する効果を同様に有している。その他に、第２の多結晶シリコン膜１４を形成した後は、メモリセル領域５５と周辺回路領域５６において、素子分離溝３１ａ、３１ｂの加工工程等を、ほぼ同一平面で実行可能となるので、素子分離溝３１ａ、３１ｂの加工形状、及び、素子分離絶縁膜３３ａ、３３ｂの精度及び均一性等が向上し、加工歩留をより高めることが可能となる。
【００３６】
また、半導体装置２のシリサイド膜１８の段差は、実施例１の半導体装置１のシリサイド膜１８の段差より小さくなるので、層間絶縁膜３４ａ、３５ｂの平坦化において、加工歩留をより高めることが可能となる。
【００３７】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３８】
例えば、実施例では、メモリセル領域及び周辺回路領域において、半導体基板の表面の位置を同じ高さにする例、及び、素子分離溝を加工開始する面を同じ高さにする例を示したが、同じ高さに位置付ける面は、半導体基板の表面、ゲート最上層膜の上面、及びこれらの中間の面であってもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１に係る半導体装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）はそれぞれ図１（ａ）のＡ−Ａ線及びＢ−Ｂ線に沿った断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例２に係る半導体装置の構造を模式的に示す断面図。
【図５】本発明の実施例２に係る半導体装置の製造方法の工程を模式的に示す構造断面図。
【図６】本発明の実施例２に係る半導体装置の製造方法の工程を模式的に示す構造断面図。
【符号の説明】
【００４０】
１、２  半導体装置
５、５５  メモリセル領域
６、５６  周辺回路領域
８  単位セル
１０、６０  半導体基板
１１ａ  第１のゲート絶縁膜
１１ｂ  第２のゲート絶縁膜
１３  第１の多結晶シリコン膜
１４  第２の多結晶シリコン膜
１５  ゲート間絶縁膜
１６  第３の多結晶シリコン膜
１７  第４の多結晶シリコン膜
１８  シリサイド膜
２１  浮遊ゲート膜
２３  制御ゲート膜
２５  ゲート電極膜
２７、２８  活性化領域
２９ａ  ソース配線
２９ｂ  ドレインコンタクト
３１ａ、３１ｂ  素子分離溝
３３ａ、３３ｂ  素子分離絶縁膜
３４ａ、３４ｂ  層間絶縁膜
４１  第１のマスク膜
４２  第２のマスク膜
ｄ１  第１の距離
ｄ２  第２の距離
ｄ３  段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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