(57)【要約】【課題】ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】複数の第１のワード線１２に交差して複数のビット線２２が配置されている。第１のダイオードＤは、複数の第１のワード線と複数のビット線の交差部にそれぞれ配置され、第１のダイオードＤのカソードは、複数の第１のワード線の１つに接続される。第１のダイオードＤを構成する。第１の可変抵抗膜２０は、複数の第１のダイオードのアノードと複数のビット線の間に設けられ、各第１のダイオードとともに第１のメモリセルを構成し、複数の第１のダイオードに共通とされている。【選択図】図２
2009252974.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のワード線と、
複数の前記第１のワード線に交差して配置された複数のビット線と、
第１、第２の端子を有し、複数の前記第１のワード線と複数の前記ビット線の交差部にそれぞれ配置され、複数の前記第１のワード線の１つに前記第１の端子が接続された複数の第１のダイオードと、
複数の前記第１のダイオードの前記第２の端子と複数の前記ビット線の間に設けられ、各第１のダイオードとともに第１のメモリセルを構成し、複数の第１のダイオードに共通の第１の可変抵抗膜と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記ビット線に交差して配置された複数の第２のワード線と、
複数の前記ビット線に接続された複数の第２のメモリセルに共通の第２の可変抵抗膜と、
第１、第２の端子を有し、複数の前記ビット線と複数の前記第２のワード線の交差部において、前記第２の端子が前記第２の可変抵抗膜に接続され、前記第１の端子が複数の前記第２のワード線の１つに接続された複数の第２のダイオードと、
をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記第１のメモリセル間の最小距離は、１０ｎｍであることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
第１の絶縁膜上に複数の第１のワード線を形成し、
複数の前記第１のワード線を覆う第２の絶縁膜を形成し、
前記第２の絶縁膜に、複数の前記第１のワード線と後に形成される複数のビット線との交差部に対応して複数の前記ワード線を露出する複数の第１の開口部を形成し、
前記各第１の開口部内に第１導電型の第１の半導体層を形成し、
前記各第１の開口部内の前記第１の半導体層上に第１の真性半導体層を形成し、
前記各第１の開口部内の前記第１の真性半導体層上に第２の導電型の第２の半導体層を形成し、
前記第２の絶縁膜上の全面に前記各第１の開口部内の前記第２の半導体層にそれぞれ接続される第１の可変抵抗膜を形成し、
前記第１の可変抵抗膜上に複数の前記第１のワード線と交差する複数のビット線を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
複数の前記ビット線上に第２の可変抵抗膜を形成し、
前記第２の可変抵抗膜の上に第３の絶縁膜を形成し、
前記第３の絶縁膜に、複数の前記ビット線と後に形成される複数の第２のワード線との交差部に対応して前記第２の可変抵抗膜を露出する複数の第２の開口部を形成し、
前記各第２の開口部内に第２の導電型の第３の半導体層を形成し、
前記各第２の開口部内の前記第３の半導体層上に第２の真性半導体層を形成し、
前記各第２の開口部内の前記第２の真性半導体層上に第１導電型の第４の半導体層を形成し、
複数の前記ビット線に交差して、前記各第２の開口部内の前記第４の半導体層に接続された複数の第２のワード線を形成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗膜を用いた不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとしてフラッシュメモリが知られている。近時、メモリセルの更なる高性能化、微細化を図るため、クロスポイント型セルが種々開発されている。その１つとして、ビット線とワード線の交差部に整流素子としてのダイオードと、絶縁膜からなるフューズを直列接続されたメモリセルが開発されている（例えば非特許文献１参照）。しかし、このメモリセルは、破壊型のセルであるため、データを書き換えることができない。
【０００３】
書き換え可能なクロスポイント型セルとしてＲｅＲＡＭ（Resistive Random Access Memory）が種々開発されている。ＲｅＲＡＭとしては、例えば可変抵抗素子と、ダイオード及びスイッチング素子の直列回路によりメモリセルを構成したＲｅＲＡＭ（例えば特許文献１参照）や、可変抵抗素子とダイオードの直列回路によりメモリセルを構成したＲｅＲＡＭ（例えば特許文献２参照）がある。可変抵抗素子とダイオードの直列回路によりメモリセルを構成したＲｅＲＡＭの場合、ワード線とビット線の交差部にメモリセルを配置してクロスポイント型セルアレイを容易に構成することができるため、注目されている。
【０００４】
ク口スポイント型セルアレイを形成する場合、ダイオードを構成する材料や、可変抵抗素子を構成する抵抗変化材料を順次積層して形成した後、これらを反応性イオンエッチング（ＲＩＥ）によりパターニングしてメモリセルが形成される。ダイオードの逆バイアスリーク耐性を確保するためには空乏層の伸びを考慮して厚い膜厚を有するダイオードが必要である。このため、素子の微細化とともにエッチング後のメモリセルのパターンは高アスペクト化し、パターンが倒れるという問題があった。
【０００５】
また、ＲＩＥで加工した場合、ダイオードの側壁の界面準位に起因して、上部電極、ダイオード及び下部電極の側面でリークが発生することも問題となっていた。さらに、可変抵抗素子もＲＩＥで加工しているため、側壁において、組成の崩れやダングリングボンドといったＲＩＥによるダメージに起因して素子特性が劣化するという問題を有していた。
【非特許文献１】S.B. Herner et ai., “Vertical p-i-n polysilicon diode With Antifuse for Stackable Field-Programmable ROM”, IEEE Electron Device Letters, Vol. 25, No. 5, May 2004
【特許文献１】特開２００６−３５１７７９号公報
【特許文献２】特開２００６−２９５１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置の態様は、複数の第１のワード線と、複数の前記第１のワード線に交差して配置された複数のビット線と、第１、第２の端子を有し、複数の前記第１のワード線と複数の前記ビット線の交差部にそれぞれ配置され、複数の前記第１のワード線の１つに前記第１の端子が接続された複数の第１のダイオードと、複数の前記第１のダイオードの前記第２の端子と複数の前記ビット線の間に設けられ、各第１のダイオードとともに第１のメモリセルを構成し、複数の第１のダイオードに共通の第１の可変抵抗膜とを具備することを特徴とする。
【０００８】
本発明の不揮発性半導体記憶装置の製造方法の態様は、第１の絶縁膜上に複数の第１のワード線を形成し、複数の前記第１のワード線を覆う第２の絶縁膜を形成し、前記第２の絶縁膜に複数の前記第１のワード線と後に形成される複数のビット線との交差部に対応して複数の前記ワード線を露出する複数の第１の開口部を形成し、前記各第１の開口部内に第１導電型の第１の半導体層を形成し、前記各第１の開口部内の前記第１の半導体層上に第１の真性半導体層を形成し、前記各第１の開口部内の前記第１の真性半導体層上に第２の導電型の第２の半導体層を形成し、前記第２の絶縁膜上の全面に前記各第１の開口部内の前記第２の半導体層にそれぞれ接続される第１の可変抵抗膜を形成し、前記第１の可変抵抗膜上に複数の前記第１のワード線と交差する複数のビット線を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ダイオード及び可変抵抗素子の特性劣化を防止することが可能な不揮発性半導体記憶装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１、図２（ａ）（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置としてのＲｅＲＡＭの装置構成を示している。
【００１２】
図１、図２（ａ）（ｂ）において、例えばシリコン基板１０上には、図示せぬＭＯＳトランジスタが形成されている。シリコン基板１０上には例えばシリコン酸化膜からなる層間絶縁膜１１が形成され、この層間絶縁膜１１上に複数のワード線１２（ＷＬ）、複数のビット線２２（ＢＬ）及び複数のメモリセルＭＣ、を含むメモリセルアレイが形成される。これらワード線１２、ビット線２２と前記ＭＯＳトランジスタとは層間絶縁膜１１内に形成された図示せぬコンタクトにより接続される。各メモリセルＭＣは、ワード線１２とビット線２２の交差部に配置され、例えばＰＩＮダイオード（Ｄ）と可変抵抗膜２０（ＶＲ）により構成されている。
【００１３】
図２（ａ）（ｂ）に示すように、層間絶縁膜１１上には、例えばタングステン（Ｗ）からなる複数のワード線１２が並行して配置されている。各ワード線１２上には、例えばＴｉＮからなるバリアメタル１３が形成されている。これらワード線１２は、例えばシリコン酸化膜からなる絶縁膜１４により覆われている。絶縁膜１４の各ワード線１２とビット線２２の交差部に対応して開口部１５がそれぞれ設けられている。各開口部１５内にＰＩＮダイオードＤが形成される。すなわち、バリアメタル１３上にＮ＋型ポリシリコン層１６が設けられ、このポリシリコン層１６上にポリシリコンからなる真性(intrinsic)層１７が設けられ、真性層１７上にＰ＋型ポリシリコン層１８が設けられている。これらポリシリコン層１６、１７、１８によりＰＩＮダイオードＤが形成されている。ポリシリコン層１８の上には、例えばＴｉＮからなるダイオードの電極１９が設けられている。
【００１４】
これらダイオード上に可変抵抗膜２０（ＶＲ）が設けられている。この可変抵抗膜２０は、ＲＩＥなどでＲｅＲＡＭ毎に分断されておらず、複数の各ダイオードに対して共通であり、電極１９に接続されている部分が可変抵抗素子として機能する。可変抵抗膜２０の上には、ワード線１２と交差してバリアメタルを兼ねる例えばＴｉＮからなる電極２１が形成され、この電極２１上にビット線２２がワード線１２と交差して配置されている。
【００１５】
（製造方法）
図３乃至図１９は、上記不揮発性半導体記憶装置の製造方法を示している。図３乃至図１９において、図１、図２と同一部分には同一符号を付している。尚、シリコン基板１０は省略している。
【００１６】
図３に示すように、層間絶縁膜１１上に、例えばタングステン等の金属を用いてワード線１２が形成される。このワード線１２は、タングステン膜をエッチングしたり、ダマシン法及びＣＭＰ（Chemical Mechanical Polishing）を用いたりして形成できる。ワード線１２上に、例えばＴｉＮからなるバリアメタルが形成される。
【００１７】
次に、図４に示すように、層間絶縁膜１１上に、例えばシリコン酸化膜からなる絶縁膜１４が形成される。この絶縁膜１４の膜厚は、後にワード線１２上に形成されるダイオードを構成する複数の膜の膜厚と、ダイオードの電極の膜厚と、ＣＭＰにより研磨される膜厚分を合計した厚さに設定されている。
【００１８】
この後、図５に示すように、絶縁膜１４上にメモリセルの形成位置に対応したレジストパターン２３が形成される。このレジストパターン２３をマスクとして、絶縁膜１４がＲＩＥによりエッチングされ、バリアメタル１２を露出する複数の開口部１５が形成される。すなわち、これら開口部１５は、ワード線１２と、後に形成されるビット線２２との交差部に対応して形成される。
【００１９】
次いで、図６に示すように、アッシングにより絶縁膜１４上のレジストパターン２３が除去される。
【００２０】
図７は、絶縁膜１４に形成された開口部１５とワード線１２との関係を示している。
【００２１】
この後、図８に示すように、基板全面にシリコンイオンが注入される。すなわち、バリアメタルが形成されたタングステンからなるワード線１２上にシリコンを選択的に成長させるため、成長の種としてのシリコンイオンがワード線１２に注入される。このとき、絶縁膜１４にもシリコンが注入され、絶縁膜１４の上部にシリコンが注入されたシリコンリッチな変質層２４が形成される。
【００２２】
次に、図９に示すように、開口部１５内を含む絶縁膜１４の全面にレジスト２５が塗布される。
【００２３】
この後、図１０に示すように、絶縁膜１４をストッパーとして、ＣＭＰによりレジスト２５が除去され、これとともに、変質層２４も除去される。
【００２４】
次いで、図１１に示すように、アッシングにより開口部１５内のレジストが除去される。
【００２５】
この後、図１２に示すように、ワード線１２上のシリコンリッチなバリアメタル１３上に選択的にシリコンがＣＶＤ（Chemical Vapor Deposition）により成長される。このシリコンの成膜時にヒ素（Ａｓ）やリン（Ｐ）を含むガスを供給することにより、シリコンに不純物をドープし、ダイオードを構成するＮ＋型ポリシリコン層１６が形成される。
【００２６】
続いて、図１３に示すように、ＡｓやＰを含むガスの供給を止めてシリコンを成長させることにより、Ｎ＋型ポリシリコン層１６上にポリシリコンの真性層１７が形成される。
【００２７】
この後、図１４に示すように、ボロン（Ｂ）を含むガスを供給しながらシリコンを成長させることにより、真性層１７上にＰ＋型ポリシリコン層１８が形成される。このとき、Ｐ＋型ポリシリコン層１８の上面が、絶縁膜１４の上面から例えば１０〜１００ｎｍ低い位置で成膜が停止される。このようにして、ＰＩＮダイオードが開口部１５内に形成される。
【００２８】
次いで、基板の全面、すなわち、絶縁膜１４及びＰ＋型ポリシリコン層１８上に例えばＴｉＮ膜１９ａが形成される。
【００２９】
この後、図１６に示すように、絶縁膜１４をストッパーとしてＴｉＮ膜１９ａがＣＰＭにより平坦化され、開口部１５内のＰ＋型ポリシリコン層１８上にダイオードの電極１９が形成される。
【００３０】
次に、図１７に示すように、基板の全面、すなわち、絶縁膜１４と電極１９上に可変抵抗膜２０が成膜される。この可変抵抗膜２０は、電圧が印加されることにより、電流、熱化学エネルギー等を介して抵抗値を変化させることができる材料が適用される。可変抵抗膜２０の材料は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭ○２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。この可変抵抗膜２０上に電極２１となる例えばＴｉＮ膜２１ａが形成される。
【００３１】
この後、図１８に示すように、ＴｉＮ膜２１ａ上に例えばタングステン膜２２ａが形成される。
【００３２】
次いで、図１９（ａ）（ｂ）に示すように、タングステン膜２２ａ上に、ビット線に対応するレジストパターン２６が形成される。このレジストパテーン２６をマスクとしてタングステン膜２２ａとＴｉＮ膜２１ａがＲＩＥによりエッチングされ、図２（ａ）（ｂ）に示すように、ビット線２２が形成される。この時、可変抵抗膜２０はＲＩＥしない。
【００３３】
尚、可変抵抗膜２０、電極１９、２１の材料は、上記例に限定されるものではなく、変形実施可能である。
【００３４】
また、メモリセル間の最小寸法は、ビット線間の絶縁膜の耐圧で規定される。隣接セル間にかかる最大電圧は３Ｖ程度であり、ビット線間の絶縁膜としてのシリコン酸化膜がリークを起こさない電界を３ＭＶ／ｃｍとすると、セル間の距離は次式で表される。
【００３５】
３Ｖ  ÷  ３ＭＶ／ｃｍ  ＝  １０ｎｍ
このため、最小デザイン寸法（ハーフピッチ）は１０ｎｍとなる。
【００３６】
また、最大寸法は各ビット線からダイオードに流れる電流により発生するジュール熱による温度上昇によって規定される。シミュレーションによれば、セルサイズが４０ｎｍ世代の場合、あるビット線が動作することによりダイオードが発熱すると、隣接セルは１００℃程度温度が上昇すると見込まれる。セル自体の破壊を考慮し、１００℃の１０倍＝１０００℃を限界とする。ジュール熱は電流の２乗、つまりセル断面積の２乗に比例する。このため、温度が１０００℃に上昇するほど電流が流れてしまうセルの場合、セルの断面形状を正方形と仮定すると、１辺の長さは、次式により求められる。
【００３７】
（４０×４０×（１０００／１００）１／２）１／２＝７１ｎｍ
しかし、上記温度上昇シミュレーションは概略的な計算に基づいたものであり、最大デザイン寸法の最適値はほぼ１００ｎｍとなる。
【００３８】
上記第１の実施形態によれば、複数のダイオードに対して１つの可変抵抗膜２０を設け、この可変抵抗膜２０とダイオードによりメモリセルを構成している。このため、可変抵抗膜２０をＲＩＥで形成していないため、素子の側壁にダングリングボンドといったダメージの発生を防止できる。したがって、素子特性の劣化を防止できる。
【００３９】
また、絶縁膜１４に開口部１５を形成し、この開口部１５内にＰＩＮダイオードを構成するＮ＋ポリシリコン層１６、真性層１７、Ｐ＋ポリシリコン層１８を成長させ形成している。このため、ダイオードのアスペクト比が高くてもパターンが倒れることがない。
【００４０】
さらに、従来のＰＩＮダイオードをＲＩＥにより柱状に形成した後、セル間に絶縁膜を埋めるプ口セスの場合、問題となるダイオードのパターンの寸法が細ることを防止できる。したがって、ダイオードの順方向側の電流を大きくすることができる。
【００４１】
また、ダイオードをＲＩＥにより形成しないため、ダイオードの側壁に形成される界面準位が少なく、界面リークを低減できる。
【００４２】
さらに、抵抗変化材料膜をＲＩＥしないため、ダイオードの側壁にＲＩＥによるダメージ層が形成されない。したがって、抵抗変化特性の劣化を防止でき、素子特性の劣化を防止できる。
【００４３】
図２０は、第１の実施形態のメモリセルを用いた不揮発性半導体記憶装置の回路構成の一例を示しており、図１、図２と同一部分には同一符号を付している。
【００４４】
メモリセルアレイＭＣＡにおいて、各メモリセルＭＣを構成するダイオードＤのカソードはワード線ＷＬ０〜ＷＬ２に接続され、アノードは可変抵抗素子ＶＲを介してビット線ＢＬ０〜ＢＬ２に接続されている。各ビット線ＢＬ０〜ＢＬ２の一端はカラム制御回路の一部を構成する選択回路３１に接続されている。また、各ワード線ＷＬ０〜ＷＬ２の一端はロウ制御回路の一部を構成する選択回路３２に接続されている。
【００４５】
選択回路３１は、ビット線ＢＬ０〜ＢＬ２毎に設けられたＰＭ○ＳトランジスタＱＰ０及びＮＭＯＳトランジスタＱＮ０により構成され、これらＰＭ○ＳトランジスタＱＰ０及びＮＭＯＳトランジスタＱＮ０のゲート及びドレインは共通接続されている。ＰＭ○ＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続され、ＮＭＯＳトランジスタＱＮ０のソースは、書き込み時に書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ビット線ＢＬ０〜ＢＬ２にそれぞれ接続され、共通ゲートには、各ビット線ＢＬ０〜ＢＬ２を選択するビット線選択信号ＢＳ０〜ＢＳ２が供給されている。
【００４６】
また、選択回路３２は、ワード線ＷＬ０〜ＷＬ２毎に設けられたＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１により構成されている。これらＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１は、ゲート及びドレインが共通接続されている。ＰＭＯＳトランジスクＱＰ１のソースは、書き込み時に書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。ＰＭＯＳトランジスクＱＰＩとＮＭＯＳトランジスタＱＮ１の共通ドレインは、ワード線ＷＬ０〜ＷＬ２にそれぞれ接続され、共通ゲートには、各ワード線ＷＬ０〜ＷＬ２を選択するワード線選択信号／ＷＳ０〜／ＷＳ２がそれぞれ供給されている。
【００４７】
なお、図２０は、メモリセルが個別に選択されるのに適した回路例を示している。しかし、選択されたワード線ＷＬに接続された複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳ０〜ＢＳ２により、選択回路３１を介して個別にセンスアンプに接続される。
【００４８】
（第２の実施形態）
上記第１の実施形態は、ワード線とビット線の交差部にメモリセルが配置された一層構造の不揮発性半導体記憶装置としてのメモリセルアレイについて説明した。これに対して、第２の実施形態は、二層構造のメモリセルアレイを有している。すなわち、第２の実施形態のメモリセルアレイは、第１の実施形態に示したメモリセルアレイ（第１のメモリセルアレイ）の上方にビット線を共有して第１の実施形態に示したメモリセルアレイとほぼ同様の構成の第２のメモリセルアレイが設けられている。
【００４９】
図２１（ａ）（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の構成を示しており、図２２は、図２１の等価回路を示している。図２１、図２２において、第１の実施形態と同一部分には同一符号を付している。
【００５０】
図２１、図２２において、第１のメモリセルアレイＭＣＡ１の上方には２のメモリセルアレイＭＣＡ２が設けられている。第１のメモリセルアレイＭＣＡ１において、複数の第１のワード線１２（ＷＬ１）上には、電極１３がそれぞれ設けられている。電極１３上には絶縁膜１４が設けられ、絶縁膜１４には複数の開口部１５が設けられている。これら開口部１５は、複数の第１のワード線１２（ＷＬ１）と複数のビット線２２（ＢＬ）の交差部に対応して配置されている。これら開口部１５内には第１のダイオードＤ１が設けられている。第１のダイオードＤ１はＰＩＮダイオードであり、Ｎ＋層１６、真性層１７、Ｐ＋層１８により構成されている。第１のダイオードＤ１上には電極１９を介して第１の可変抵抗膜２０（ＶＲ１）が設けられている。第１の可変抵抗膜２０（ＶＲ１）上には、電極２１を介して複数のビット線２２（ＢＬ）が設けられている。
【００５１】
第２のメモリセルアレイＭＣＡ２において、ビット線２２上には、それぞれ電極４０が設けられている。これら電極４０上には、第２の可変抵抗膜４１（ＶＲ２）が設けられている。第２の可変抵抗膜４１上には第２の絶縁膜４２が形成されている。第２の絶縁膜４２には、複数の第２の開口部４３が設けられている。これら第２の開口部４３は、複数のビット線２２と直交して配置された複数の第２のワード線４９（ＷＬ２）との交差部に対応して設けられている。これら第２の開口部４３内には、第２の可変抵抗膜４１（ＶＲ２）と接続されたバリアメタルを兼ねる電極４４が凹状に設けられている。さらに、第２の開口部４３内には、第２のダイオードＤ２がそれぞれ設けられている。第２のダイオードＤ２は、例えばＰＩＮダイオードであり、Ｐ＋層４５、真性層４６（Ｉ）、Ｎ＋層４７により構成されている。第２のダイオードＤ２上には電極４８がそれぞれ設けられ、これら電極４８上に複数のビット線４９（ＷＬ）が設けられている。
【００５２】
（製造方法）
図２３乃至図３７は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。第２の実施形態において、第１のメモリセルアレイＭＣＡ１の製造方法は第１の実施形態と同様であるが、第１の可変抵抗膜２０上の電極形成以降の製造方法が相違する。
【００５３】
図２３（ａ）（ｂ）に示すように、第１の可変抵抗膜２０の上には、例えばＴｉＮ膜２１ａ、タングステン膜２２ａ、ＴｉＮ膜４０ａが順次堆積される。
【００５４】
この後、図２４（ａ）（ｂ）に示すように、レジスト５１が塗布され、このレジスト５１がビット線に対応してパターニングされる。このパターニングされたレジスト５１をマスクとしてＴＩＮ膜２１ａ、タングステン膜２２ａ、ＴｉＮ膜４０ａがエッチングされ、複数の電極２１、ビット線２２（ＢＬ）及び電極４０が形成される。
【００５５】
次いで、図２５（ａ）（ｂ）に示すように、第１の可変抵抗膜２０の上には、絶縁膜５０が形成され、複数のビット線２２の相互間に絶縁膜５０が埋め込まれる。この絶縁膜５０は、例えばシリコン酸化膜であり、ＣＶＤによりシリコン酸化膜が第１の可変抵抗膜２０とビット線２２を覆って形成される。
【００５６】
この後、図２６（ａ）（ｂ）に示すように、ＴｉＮ膜４０をストッパーとして、ＣＭＰによりシリコン酸化膜が平坦化される。このようにして、絶縁膜５０が形成される。
【００５７】
次に、図２７（ａ）（ｂ）に示すように、複数のＴｉＮ膜４０と絶縁膜５０上に第２の可変抵抗膜４１が形成される。第２の可変抵抗膜４１の材料は、第１の可変抵抗膜２０の材料と同様である。
【００５８】
次いで、図２８（ａ）（ｂ）に示すように、第２の可変抵抗膜４１上に第２の絶縁膜４２が形成される。第２の絶縁膜４２の膜厚は、第１の絶縁膜１４と同様に、第２のダイオードを構成する複数の膜の膜厚と、第２のダイオードの両端に形成される電極の膜厚と、ＣＭＰによる研磨される膜厚分を合計した厚さに設定される。
【００５９】
この後、図２９（ａ）（ｂ）に示すように、第２の絶縁膜４２がエッチングされ、第２の可変抵抗膜４１を露出する複数の第２の開口部４３が形成される。第２の開口部４３は、複数のビット線２２と、後に形成される複数の第２のワード線との交差部に対応して形成される。
【００６０】
続いて、図３０（ａ）（ｂ）に示すように、複数の第２の開口部４３内に、例えばＣＶＤ又はＰＶＤ（Physical Vapor Deposition）により、例えばＴｉＮ膜４４ａが形成される。このＴｉＮ膜４４ａは、例えば２０ｎｍ程度の膜厚を有している。
【００６１】
この後、図３１（ａ）（ｂ）に示すように、複数の第２の開口部４３内がレジスト５２により埋め込まれる。
【００６２】
次いで、図３２（ａ）（ｂ）に示すように、第２の絶縁膜４２をストッパーとしてＣＭＰにより、レジスト５２及びフィールド部のＴｉＮ膜４４ａが除去される。
【００６３】
この後、図３３（ａ）（ｂ）に示すように、光露光やＣＤＥ（Chemical Dry Etching）、ＲＩＥ等を用いて第２の開口部４３内のレジスト５２がリセスされ、第２の開口部４３の底部に形成されたＴｉＮ膜４４ａの表面から例えば１０〜３０ｎｍの膜厚でレジスト５２が残される。
【００６４】
次いで、図３４（ａ）（ｂ）に示すように、例えばＣＤＥにより選択的に第２の開口部４３の側壁に形成されたＴｉＮ膜４４ａが除去され、第２の開口部４３の底部のみにＴｉＮ膜が電極４４として凹状の形で残される。
【００６５】
この後、図３５（ａ）（ｂ）に示すように、第２の開口部４３に残ったレジストがアッシングにより完全に除去される。
【００６６】
次に、図３６（ａ）（ｂ）に示すように、電極４４にシリコン（Ｓｉ）がイオン注入される。このとき、第２の絶縁膜４２の表面部にシリコンリッチな変質層５３が形成される。
【００６７】
続いて、図３７（ａ）（ｂ）に示すように、第２の絶縁膜４２上の変質層５３が、例えばＣＭＰによって除去された後、第２の開口部４３内に第２のダイオードＤ２が形成される。すなわち、シリコンリッチな電極４４上に選択的にシリコンがＣＶＤにより成長される。このシリコンの成膜時にボロン（Ｂ）を含むガスを供給しながらシリコンを成長させることにより、Ｐ＋型ポリシリコン層４５が形成される。次いで、ボロンの供給を停止してシリコンを成長させることにより、Ｐ＋型ポリシリコン層４５上に真性層４６が形成される。この後、シリコンにヒ素（Ａｓ）やリン（Ｐ）を含むガスを供給することにより、真性層４６上にＮ＋型ポリシリコン層４７が形成される。Ｎ＋型ポリシリコン層４７の上面が、第２の絶縁膜４２の上面から例えば１０〜１００ｎｍ低い位置で成膜が停止される。このようにして、第２の開口部４３内に第２の（ＰＩＮ）ダイオードＤ２が形成される。次に、例えばＴｉＮ膜が第２の絶縁膜４２の全面上に堆積され、第２の絶縁膜４２上のＴｉＮ膜がＣＭＰにより除去されることにより、第２の開口部４３内にＴｉＮ膜からなる電極４８が形成される。
【００６８】
この後、図３８（ａ）（ｂ）に示すように、第２の絶縁膜４２上にビット線と交差する複数の第２のワード線４９（ＷＬ２）が形成される。すなわち、第２の絶縁膜４２の全面上に例えばタングステン膜が形成され、このタングステン膜上にレジスト５４が形成され、このレジスト５４がワード線に対応してパターニングされる。このパターニングされたレジスト５４を用いてタングステン膜がエッチングされ、複数のワード線４９が形成される。
【００６９】
上記第２の実施形態によれば、複数のビット線２２（ＢＬ）を共有して第１、第２のメモリセルアレイＭＣＡ１、ＭＣＡ２を積層して形成することができる。このため、第１のダイオードＤ１と第１の可変抵抗層２０（ＶＲ１）と第２のダイオードＤ２と第２の可変抵抗層４１を有するＲｅＲＡＭを高密度に実装することが可能である。
【００７０】
しかも、第１、第２のダイオードＤ１、Ｄ２は、第１、第２の絶縁膜１４、４２に形成された複数の第１、第２の開口部１５、４３内に形成されている。このため、第１、第２のダイオードＤ１、Ｄ２をエッチングにより形成する必要がないため、第１、第２のダイオードＤ１、Ｄ２のアスペクト比が高くなった場合においても、第１、第２のダイオードＤ１、Ｄ２が倒れることを防止できる。
【００７１】
さらに、第１、第２のダイオードＤ１、Ｄ２をエッチングにより形成する必要がないため、第１、第２のダイオードＤ１、Ｄ２がエッチグによるダメージを受けることがない。したがって、素子の特性劣化を防止することが可能である。
【００７２】
また、ビット線を第１、第２のメモリセルアレイＭＣＡ１、ＭＡＣ２で共有することにより、配線の本数をセル層数＋１の最小数で形成することができる。したがって、製造工程を容易化することが可能である。
【００７３】
さらに、メモリセルを構成するダイオードをエッチングにより柱状に残してから、セル間に絶縁膜を埋めるプ口セス場合、ダイオードを構成するＮ＋ポリシリコン層の寸法が細くなることがあるが、第２の実施形態のように、第１、第２の開口部１５、４３内に第１、第２のダイオードＤ１，Ｄ２を構成する複数のポリシリコン層を成長させる場合、Ｎ＋ポリシリコン層の寸法が細くなることを防止できる。このため、第１、第２のダイオードＤ１，Ｄ２の順方向側の電流を大きくすることができる。
【００７４】
また、電極４４は、凹状に形成されているため、平坦に形成した場合に比べてダイオードを構成するＰ＋層４５との接触面積を増加できる。したがって、ダイオードから発生された熱を効率良く放熱することができる。
【００７５】
図３９は、本発明の変形例を示すものである。第１、第２の実施形態において、可変抵抗膜ＶＲは、ダイオードＤとビット線ＢＬの間に設けたが、図３９に示すように、ダイオードＤとワード線ＷＬとの間に可変抵抗膜ＶＲを設けてもよい。この構成としても第１の実施形態と同様の効果を得ることができる。
【００７６】
図４０は、第２の実施形態の変形例を概略的に示すものである。第２の実施形態は、第１、第２のメモリセルアレイに対してビット線を共有した。しかし、これに限定されるものではない。
【００７７】
図４０（ａ）は、第１の実施形態に示すセル構造を２つ用いたものであり、第１のメモリセルアレイＭＣＡ１の上に例えばシリコン酸化膜からなる絶縁膜６１を設け、この絶縁膜６１の上に第２のメモリセルアレイＭＣＡ２を形成している。
【００７８】
図４０（ｂ）は、図３９に示すメモリセルアレイを２つ用いたものである。第１のメモリセルアレイＭＣＡ１の上に例えばシリコン酸化膜からなる絶縁膜６１を設け、この絶縁膜６１の上に第２のメモリセルアレイＭＣＡ２を形成している。
【００７９】
図４１は、第２の実施形態の変形例を示すものであり、図２２に示すメモリセルアレイを２つ用いたものである。すなわち、積層された２つのメモリセルアレイの間に例えばシリコン酸化膜からなる絶縁膜６１が設けられている。このような構成とすることにより、３つ以上のメモリセルアレイを積層することができる。
【００８０】
図４２は、第２の実施形態のさらなる変形例を示すものである。この変形例は、積層されたメモリセルアレイのワード線又はビット線を互いに共有する構成とされている。この構成によれば、図４１に示す変形例のように、メモリセルアレイ間の絶縁膜６１を省略できる。このような構成によっても、３つ以上のメモリセルアレイを積層することが可能である。
【００８１】
その他、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００８２】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の平面図。
【図２】図２（ａ）は、図１のＩＩａ−ＩＩａ線に沿った断面図、図２（ｂ）は、図１のＩＩｂ−ＩＩｂ線に沿った断面図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】図３に続く製造方法を示す断面図。
【図５】図４に続く製造方法を示す断面図。
【図６】図５に続く製造方法を示す断面図。
【図７】図６に示す開口部を示す平面図。
【図８】図６、図７に続く製造方法を示す断面図。
【図９】図８に続く製造方法を示す断面図。
【図１０】図９に続く製造方法を示す断面図。
【図１１】図１０に続く製造方法を示す断面図。
【図１２】図１１に続く製造方法を示す断面図。
【図１３】図１２に続く製造方法を示す断面図。
【図１４】図１３に続く製造方法を示す断面図。
【図１５】図１４に続く製造方法を示す断面図。
【図１６】図１５に続く製造方法を示す断面図。
【図１７】図１６に続く製造方法を示す断面図。
【図１８】図１７に続く製造方法を示す断面図。
【図１９】図１９（ａ）（ｂ）は、図１８に続く製造方法を示す断面図。
【図２０】第１の実施形態のメモリセルを用いた不揮発性半導体記憶装置の構成の一例を示す回路図。
【図２１】第２の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２２】第２の実施形態に係る不揮発性半導体記憶装置の一部を示す等価回路図。
【図２３】図２３（ａ）（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２４】図２４（ａ）（ｂ）は、図２３（ａ）（ｂ）に続く製造方法を示す断面図。
【図２５】図２５（ａ）（ｂ）は、図２４（ａ）（ｂ）に続く製造方法を示す断面図。
【図２６】図２６（ａ）（ｂ）は、図２５（ａ）（ｂ）に続く製造方法を示す断面図。
【図２７】図２７（ａ）（ｂ）は、図２６（ａ）（ｂ）に続く製造方法を示す断面図。
【図２８】図２８（ａ）（ｂ）は、図２７（ａ）（ｂ）に続く製造方法を示す断面図。
【図２９】図２９（ａ）（ｂ）は、図２８（ａ）（ｂ）に続く製造方法を示す断面図。
【図３０】図３０（ａ）（ｂ）は、図２９（ａ）（ｂ）に続く製造方法を示す断面図。
【図３１】図３１（ａ）（ｂ）は、図３０（ａ）（ｂ）に続く製造方法を示す断面図。
【図３２】図３２（ａ）（ｂ）は、図３１（ａ）（ｂ）に続く製造方法を示す断面図。
【図３３】図３３（ａ）（ｂ）は、図３２（ａ）（ｂ）に続く製造方法を示す断面図。
【図３４】図３４（ａ）（ｂ）は、図３３（ａ）（ｂ）に続く製造方法を示す断面図。
【図３５】図３５（ａ）（ｂ）は、図３４（ａ）（ｂ）に続く製造方法を示す断面図。
【図３６】図３６（ａ）（ｂ）は、図３５（ａ）（ｂ）に続く製造方法を示す断面図。
【図３７】図３７（ａ）（ｂ）は、図３６（ａ）（ｂ）に続く製造方法を示す断面図。
【図３８】図３８（ａ）（ｂ）は、図３７（ａ）（ｂ）に続く製造方法を示す断面図。
【図３９】メモリセルアレイの変形例を示す等価回路図。
【図４０】第２の実施形態の変形例を概略的に示す等価回路図。
【図４１】第２の実施形態の変形例を概略的に示す等価回路図。
【図４２】第２の実施形態の変形例を概略的に示す等価回路図。
【符号の説明】
【００８３】
１０…シリコン基板、１１…層間絶縁膜、１２…ワード線（ＷＬ）（第１のワード線（ＷＬ１））、１４…絶縁膜（第１の絶縁膜）、１５…開口部（第１の開口部）、２２…ビット線（ＢＬ）、ＭＣ…メモリセル、ＭＣＡ１、ＭＣＡ２…第１、第２のメモリセルアレイ、Ｄ…ＰＩＮダイオード、Ｄ１、Ｄ２…第１、第２のダイオード、２０…可変抵抗膜（ＶＲ）（第１の可変抵抗膜）、４１…第２の可変抵抗膜、４２…第２の絶縁膜、４３…第２の開口部、４９…第１のワード線（ＷＬ２）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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