(57)【要約】【課題】装置の実質面積を増やさずにコース・ディジタル・アナログ変換器の特定領域の分解能を向上する。【解決手段】コース・ディジタル・アナログ変換器３０の基準電圧生成回路２０で生成する上位基準電圧の中の少なくとも１個の特定領域に１ビット分解能を増やすための電圧を生成し、下位ディジタルデータによりスイッチを切り替えて追加した１ビットの領域を切り替えて下位ディジタル・アナログ変換器４０に出力して下位のディジタル・アナログ変換を行うことにより、上位ビットの精度を向上する。【選択図】図１
2009065481.tif 000002
【特許請求の範囲】
【請求項１】
入力ディジタルデータの上位ディジタルデータにより上位ビット精度のアナログ信号を出力するコース・ディジタル・アナログ変換器と、該コース・ディジタル・アナログ変換器から出力されたアナログ信号を用いて上記入力ディジタルデータの下位ディジタルデータにより下位ビット精度のアナログ信号を出力するファイン・ディジタル・アナログ変換器とを有し、
上記コース・ディジタル・アナログ変換器は、
上位ディジタル・アナログ変換のための上位基準電圧と、該上位基準電圧を生成する特定領域内に分解能を増やすための電圧を生成する基準電圧生成回路と、
上記入力ディジタルデータの上位ディジタルデータに対応する上位基準電圧を出力し、上記入力ディジタルデータの下位ディジタルデータにより上記上位基準電圧または分解能を増やすための電圧を選択する選択回路と
を有する
ディジタル・アナログ変換器。
【請求項２】
上記選択回路は、複数のスイッチを有し、該スイッチを上記入力ディジタルデータの上位ディジタルデータと下位ディジタルデータにより切り替えて、上記基準電圧生成回路の基準電圧を選択する
請求項１記載のディジタル・アナログ変換器。
【請求項３】
上記基準電圧生成回路は、分解能を増やすために２個の電圧を生成し、該２個の電圧の一方を上記入力ディジタルデータの下位ディジタルデータのＭＳＢにより上記スイッチを切り替えて上記ファイン・ディジタル・アナログ変換器に出力する
請求項２記載のディジタル・アナログ変換器。
【請求項４】
上記２個の電圧Ｖａ，Ｖｂは、
（Ｖｉ＋１−Ｖａｄｄ）＊２＝Ｖｉ＋１−Ｖｂ
（Ｖａｄｄ−Ｖｉ）＊２＝Ｖａ−Ｖｉ
とする
（ここで、Ｖｉ，Ｖｉ＋１は上位の上記基準電圧、Ｖａｄｄは分解能を増やすための基準電圧、＊印は乗算記号をそれぞれ表す。）
請求項３記載のディジタル・アナログ変換器。
【請求項５】
上記ファイン・ディジタル・アナログ変換器は、直列抵抗又は並列容量を有し、上記下位ディジタルデータによりコース・ディジタル・アナログ変換器から出力される電圧から下位ビット精度のアナログ電圧を生成する
請求項１記載のディジタル・アナログ変換器。
【請求項６】
垂直駆動回路で液晶画素を垂直方向に駆動し、選択された液晶画素列を水平方向に駆動しディジタル・アナログ変換器でディジタルデータからアナログ電圧に変換された入力電圧が上記液晶画素に供給されて選択された画素が駆動される液晶表示装置であって、
上記ディジタル・アナログ変換器は、
入力ディジタルデータの上位ディジタルデータにより上位ビット精度のアナログ信号を出力するコース・ディジタル・アナログ変換器と、該コース・ディジタル・アナログ変換器から出力されたアナログ信号を用いて上記入力ディジタルデータの下位ディジタルデータにより下位ビット精度のアナログ信号を出力するファイン・ディジタル・アナログ変換器とを有し、
上記コース・ディジタル・アナログ変換器は、
上位ディジタル・アナログ変換のための上位基準電圧と、該上位基準電圧を生成する特定領域内に分解能を増やすための電圧を生成する基準電圧生成回路と、
上記入力ディジタルデータの上位ディジタルデータに対応する上位基準電圧を出力し、上記入力ディジタルデータの下位ディジタルデータにより上記上位基準電圧または分解能を増やすための電圧を選択する選択回路と
を有する
液晶表示装置。
【請求項７】
上記選択回路は、複数のスイッチを有し、該スイッチを上記入力ディジタルデータの上位ディジタルデータと下位ディジタルデータにより切り替えて、上記基準電圧生成回路の基準電圧を選択する
請求項６記載の液晶表示装置。
【請求項８】
上記基準電圧生成回路は、分解能を増やすために２個の電圧を生成し、該２個の電圧の一方を上記入力ディジタルデータの下位ディジタルデータのＭＳＢにより上記スイッチを切り替えて上記ファイン・ディジタル・アナログ変換器に出力する
請求項７記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル・アナログ変換器およびこれを用いた液晶表示装置に関し、特に疎（コース；Ｃｏａｒｓｅ）と精（ファイン；Ｆｉｎｅ）の複数個のディジタル・アナログ変換器で構成され、疎ディジタル・アナログ変換器の特定電圧領域のビット精度を向上させたディジタル・アナログ変換器およびこれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
図８に、液晶表示装置などに用いられるディジタル・アナログ変換器（ＤＡＣ）３００のブロック構成例を示す。
このディジタル・アナログ変換器３００は、上位ｎ−ｍビットのコース（疎）・ディジタル・アナログ変換器と下位ｍビットのファイン（精）・ディジタル・アナログ変換器４０で構成される。なお、ｎとｍは正の整数でｎはｍより大きく設定される。
上位ｎ−ｍビットのコース・ディジタル・アナログ変換器は、たとえば基準電圧生成回路２０Ｃ、スイッチＳＷ２ｎ−ｍｘ，ＳＷ２ｎ−ｍ−１ｘ，ＳＷ２ｎ−ｍ−１ｙ，・・・，ＳＷ１ｘ，ＳＷ１ｙ，ＳＷ０ｙで構成される。またスイッチＳＷ０ｙ，ＳＷ１ｙ，ＳＷ０ｘ，・・・，ＳＷ２ｎ−ｍ−１ｙ，ＳＷ２ｎ−ｍ−１で選択された電圧Ｖｘ，Ｖｙが下位ｍビット用の精・ディジタル・アナログ変換器（ファイン・ディジタル・アナログ変換器；Ｆｉｎｅ  ＤＡＣ）４０に入力され、下位ビットのアナログ電圧が発生し出力される。
【０００３】
図９に、従来の上位ｎ−ｍビットのコース・ディジタル・アナログ変換器の基準電圧生成回路２０Ｃの具体回路例を示す。基準電圧生成回路２０Ｃは、基準電圧Ｖ０からＶ２ｎ−ｍ間に抵抗Ｒ０，Ｒ１，Ｒ２，・・・，Ｒ２ｎ−ｍ−１を直列に接続したラダー抵抗（回路）で構成される。そして、各抵抗の接続点から基準電圧Ｖ１，Ｖ２，Ｖ３，・・・，Ｖ２ｎ−ｍ−１が生成される。この各基準電圧Ｖ１，Ｖ２，Ｖ３，・・・，Ｖ２ｎ−ｍ−１は上位ｎ−ｍビットのＬＳＢ（Ｌｅｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の電圧に相当する。なお、各抵抗Ｒ０，Ｒ１，Ｒ２，・・・，Ｒ２ｎ−ｍ−１の抵抗値は等しくする。
【０００４】
図１０，１１に下位ｍビットのファイン・ディジタル・アナログ変換器３５０，４００の例を示す。
図１０に抵抗で構成されたラダー型のファイン・ディジタル・アナログ変換器３５０の例を示す。この下位ｍビット用のファイン・ディジタル・アナログ変換器３５０は、電圧Ｖｘ，Ｖｙが出力される端子Ｔ１，Ｔ２間に抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，・・・，Ｒｍａが直列接続される。各抵抗の接続点にスイッチＳＷ０ａ，ＳＷ０１ａ，ＳＷ０２ａ，・・・，ＳＷｍａの一方の端子が接続され、各スイッチの他方の端子が全て共通接続され、１個の選択されたスイッチを介して基準電圧がアナログ電圧（ＤＡＣｏｕｔ）として出力される。なお、抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，・・・，Ｒｍａの値は等くする。
【０００５】
図１１に容量で構成されたファイン・ディジタル・アナログ変換器４００の例を示す。上位ｎ−ｍビットのコース・ディジタル・アナログ変換器から電圧Ｖｘ，Ｖｙが導出される。出力電圧ＤＣＡｏｕｔが出力される端子Ｔ３と電圧Ｖｙが供給される端子Ｔ２間に容量Ｃ０が接続され、端子Ｔ３にＣ１の一方の端子が接続され、他方の端子にスイッチＳＷＣ１ｙの一方の端子が接続される。このスイッチＳＷＣ１ｙの他方は端子Ｔ２に接続される。また、容量Ｃ１の他方の端子にスイッチＳＷＣ１ｘの一方の端子が接続され、このスイッチＳＷＣ１ｘの他方の端子はＶｘが供給される端子Ｔ１に接続される。
端子Ｔ３にＣ２の一方の端子が接続され、他方の端子にスイッチＳＷＣ２ｙの一方の端子が接続される。このスイッチＳＷＣ２ｙの他方は端子Ｔ２に接続される。また、容量Ｃ１の他方の端子にスイッチＳＷＣ１ｘの一方の端子が接続され、このスイッチＳＷＣ１ｘの他方の端子は端子Ｔ１に接続される。
同様な接続構成が容量ＣｍとスイッチＳＷＣｍｙ，ＳＷＣｍｘまで繰り返される。なお、各容量の値を、Ｃ１＝Ｃ０，Ｃ２＝２Ｃ０，・・・，Ｃｍ−１＝２ｍ−２Ｃ０，Ｃｍ＝２ｍ−１Ｃ０と設定する。
【０００６】
図８に示す、従来のディジタル・アナログ変換器３００は入力されたディジタルデータＤｎ，Ｄｎ−１，・・・，Ｄｎ−ｍ＋１により、１個のスイッチをオン・オフする。例えば、隣接する基準電圧Ｖ２，Ｖ３が選択された場合、基準電圧Ｖ２は電圧Ｖｙとして出力され，Ｖ３はＶｘとして出力される。この例では一般に基準電圧ＶｉとＶｉ＋１が選択されるとき、基準電圧Ｖｉは電圧Ｖｙ、基準電圧Ｖｉ＋１は電圧Ｖｘとして下位の基準電圧として出力される。
図１０，１１に示すように、下位ｍビットのファイン・ディジタル・アナログ変換器３５０，４００に電圧Ｖｘ，Ｖｙが供給されると、この電圧ＶｘとＶｙ間の電圧をディジタルデータＤｎ−ｍ，Ｄｎ−ｍ−１，・・・，Ｄ１によりスイッチを切り替えて、線形変換し下位の精度を有するアナログ電圧を出力する。
なお、図１０のファイン・ディジタル・アナログ変換器３５０では、抵抗素子の抵抗値がＲ１＝Ｒ２＝・・・＝Ｒｍとされ、また図１１のファイン・ディジタル・アナログ変換器４００では、各容量値は、Ｃ１＝Ｃ０，Ｃ２＝２Ｃ０，・・・，Ｃｍ−１＝２ｍ−２Ｃ０，Ｃｍ＝２ｍ−１Ｃ０と設定される。
【０００７】
図１２に、従来のディジタル・アナログ変換器３００を用いた液晶表示装置の透過率特性を示す。実線は液晶の電圧−透過率特性を表し、菱形印は従来のディジタル・アナログ変換器３００で実現される特性を示す。
図１２（ａ）に示す特性図において、縦軸に液晶の透過率、横軸に印加電圧を示す。菱形印を結ぶ実線は液晶の透過率特性を示し、液晶に印加する電圧が低いとき透過率は高く、印加電圧を増加するにしたがって徐々に透過率は低くなり、ある印加電圧を過ぎると透過率は急激に減少し、さらに印加電圧が増加すると今度は徐々に透過率は減少する。
従来のディジタル・アナログ変換器３００で実現される電圧に対する透過率特性で、透過率が減少し始める領域を破線領域ｈで示す。
この破線で囲んだ破線領域ｈを拡大した特性図を図１２（ｂ）に示す。印加電圧（基準電圧）Ｖ０からＶ１，Ｖ２の領域で実線は液晶の電圧−透過率特性を示し、破線は従来のディジタル・アナログ変換器３００で実現される特性を示す。例えば、基準電圧Ｖ０とＶ１の非線形領域では、液晶の透過率特性とディジタル・アナログ変換器３００で実現される特性とはかなり異なってくる。しかし、透過率の変化が大きく線形領域になると、基準電圧Ｖ１からＶ２の領域では、実際の液晶の透過率特性とディジタル・アナログ変換器で実現される特性は近づくようになる。
【０００８】
このように、液晶の電圧−透過率特性（ＶＴ特性）は線形性を保っている領域が多く、ディジタル・アナログ変換器３００の分解能が低いと、高透過率と低透過率近傍の非線形部（領域）付近で液晶の電圧−透過率特性と差が発生する。そのために、ファイン・ディジタル・アナログ変換器４０では、線形補間できるように素子サイズを設定することが多い。
【０００９】
上述したように、従来のディジタル・アナログ変換器３００において、素子数を少なくできるが、ファイン・ディジタル・アナログ変換器４００で一定の比率でしかＤＡ変換できないという不利益がある。
また、従来のディジタル・アナログ変換器３００をそのまま液晶表示装置に用いると、液晶の電圧−透過率特性の非線形領域（主に白寄り・黒寄り）に対しても一定の比率で線形変換することになり、実際の電圧−透過率特性に追従しきれず、画質の劣化を生じる。
この回避策としてコース・ディジタル・アナログ変換器の分解能を増やすことが考えられるが、たとえば１ｂｉｔ（ビット）増やすと素子数が２倍となるため、実装面積が増加しまたコストが上昇するために不利益となる。
【００１０】
【特許文献１】特開平１−２９６８２３号公報
【特許文献２】特開２０００−１３２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上位ビットを任意のアナログ電圧に変換するコース・ディジタル・アナログ変換器と、下位ビットを一定の比率で線形補間するファイン・ディジタル・アナログ変換器を備え、コース・ディジタル・アナログ変換器の基準電圧の任意の領域内に基準電圧を追加して、分解能を向上することにある。また、本発明の、ディジタル・アナログ変換器を液晶表示装置などに用いて、液晶の電圧−透過率特性の非線形領域をコース・ディジタル・アナログ変換器で分解能を向上させて、画質を向上させることにある。
【課題を解決するための手段】
【００１２】
本発明のディジタル・アナログ変換器は、入力ディジタルデータの上位ディジタルデータにより上位ビット精度のアナログ信号を出力するコース・ディジタル・アナログ変換器と、該コース・ディジタル・アナログ変換器から出力されたアナログ信号を用いて上記入力ディジタルデータの下位ディジタルデータにより下位ビット精度のアナログ信号を出力するファイン・ディジタル・アナログ変換器とを有し、上記コース・ディジタル・アナログ変換器は、上位ディジタル・アナログ変換のための上位基準電圧と、該上位基準電圧を生成する特定領域内に分解能を増やすための電圧を生成する基準電圧生成回路と、上記入力ディジタルデータの上位ディジタルデータに対応する上位基準電圧を出力し、上記入力ディジタルデータの下位ディジタルデータにより上記上位基準電圧または分解能を増やすための電圧を選択する選択回路とを有する。
【００１３】
本発明の液晶表示装置は、垂直駆動回路で液晶画素を垂直方向に駆動し、選択された液晶画素列を水平方向に駆動しディジタル・アナログ変換器でディジタルデータからアナログ電圧に変換された入力電圧が上記液晶画素に供給されて選択された画素が駆動される液晶表示装置であって、上記ディジタル・アナログ変換器は、入力ディジタルデータの上位ディジタルデータにより上位ビット精度のアナログ信号を出力するコース・ディジタル・アナログ変換器と、該コース・ディジタル・アナログ変換器から出力されたアナログ信号を用いて上記入力ディジタルデータの下位ディジタルデータにより下位ビット精度のアナログ信号を出力するファイン・ディジタル・アナログ変換器とを有し、上記コース・ディジタル・アナログ変換器は、上位ディジタル・アナログ変換のための上位基準電圧と、該上位基準電圧を生成する特定領域内に分解能を増やすための電圧を生成する基準電圧生成回路と、上記入力ディジタルデータの上位ディジタルデータに対応する上位基準電圧を出力し、上記入力ディジタルデータの下位ディジタルデータにより上記上位基準電圧または分解能を増やすための電圧を選択する選択回路とを有する。
【００１４】
本発明のディジタル・アナログ変換器およびこれを用いた液晶表示装置は、入力ディジタルデータにより基準電圧を選択して上位の基準電圧を生成し、この基準電圧を用いてさらに下位ディジタルデータでアナログ電圧を生成する。コース・ディジタル・アナログ変換器の上位基準電圧内の少なくとも１個の特定領域に１ビット分解能を増やすための電圧を生成し、下位ディジタルデータによりこの追加した１ビット追加した領域を切り替えて下位のファイン・ディジタル・アナログ変換器によりアナログ電圧を発生する。
【発明の効果】
【００１５】
本発明のディジタル・アナログ変換器およびこれを用いた液晶表示装置は、コース・ディジタル・アナログ変換器の特定領域の分解能を向上することができる。
【発明を実施するための最良の形態】
【００１６】
図１に本発明の実施形態例であるディジタル・アナログ変換器１０の回路構成を示す。
ディジタル・アナログ変換器１０は、上位（ｎ−ｍ）ビットのコース・ディジタル・アナログ変換器（Ｃｏａｒｓｅ  ＤＡＣ）３０と下位ｍビットのファイン・ディジタル・アナログ変換器（Ｆｉｎｅ  ＤＡＣ）４０で構成される。なお、ｎとｍは正の整数でｎはｍより大きく設定される。以後、同じ機能ブロックには同一符号を付与する。
また、コース・ディジタル・アナログ変換器３０を構成するスイッチＳＷＤ０ｙ，ＳＷＤ１ｙ，ＳＷＤ０ｘ，・・・，ＳＷＤ２ｎ−ｍ−１ｙ，ＳＷＤ２ｎ−ｍ−１で選択された電圧Ｖｘ，Ｖｙは下位ｍビットのファイン・ディジタル・アナログ変換器４０の入力端子に供給される。ファイン・ディジタル・アナログ変換器４０は、例えば、図１０に示したラダー抵抗とスイッチ群で構成されたファイン・ディジタル・アナログ変換器３５０で構成される。また、これ以外に、図１１に示す並列容量型のファイン・ディジタル・アナログ変換器４００で構成されても良い。なお、本発明のディジタル・アナログ変換器１０，１０Ａ，１０Ｂにおいて、ファイン・ディジタル・アナログ変換器の変換方式や回路構成は特に限定されない。
【００１７】
図１に示すｎビットのディジタル・アナログ変換器１０のブロック構成に付いて説明する。上位ｎ−ｍビットのコース・ディジタル・アナログ変換器３０の基準電圧生成回路２０は、従来の基準電圧生成回路２０Ｃの生成される基準電圧以外に、新たに電圧Ｖａ，Ｖｂを生成する。
本発明の基準電圧生成回路２０において、基準電圧Ｖ０からＶ１間に電圧Ｖｂを発生し、また基準電圧Ｖ１とＶ２間に電圧Ｖａを発生する。下位ディジタルデータにより出力電圧の任意の領域（例えばＶ１とＶ０間）でスイッチを切り替えてＶｏ，Ｖｂ，Ｖ１，Ｖａから２個の基準電圧を選択して下位のファイン・ディジタル・アナログ変換器の基準電圧として出力し、等価的に基準電圧Ｖａｄｄを発生させて分解能を増やす。
【００１８】
図１に示すｎビットのコース・ディジタル・アナログ変換器３０の回路構成例について説明する。
基準電圧生成回路２０は、例えば基準電圧Ｖ０とＶ２ｎ−ｍ間に抵抗Ｒ０，Ｒ１，Ｒ２，・・・，Ｒ２ｎ−ｍ−１を直列接続し、さらに抵抗Ｒ０を２個の抵抗に分割して電圧Ｖｂと基準電圧Ｖ１を発生する。また抵抗Ｒ１を２個の抵抗に分割して電圧Ｖａと基準電圧Ｖ２を発生する。ここで、直列接続される抵抗Ｒ０，Ｒ１，Ｒ２，・・・，Ｒ２ｎ−ｍ−１の値は等しく設定する。
その結果、各抵抗の接続点から基準電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，・・・，Ｖ２ｎ−ｍと電圧Ｖａ，Ｖｂを生成する。この各基準電圧Ｖ１，Ｖ２，Ｖ３，・・・，Ｖ２ｎ−ｍは上位ｎ−ｍビットのＬＳＢ（Ｌｅｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の電圧に相当する。また、電圧Ｖａ，ＶｂとＶ０，Ｖ１を用いて等価的に基準電圧Ｖ０とＶ１間に基準電圧Ｖａｄｄを生成し、上位ビットを増やしている。
【００１９】
各基準電圧の出力端子にスイッチが接続される。基準電圧Ｖ２ｎ−ｍが出力される端子にスイッチＳＷＤ２ｎ−ｍの一方の端子が接続され、このスイッチＳＷＤ２ｎ−ｍの他方の端子は下位のファイン・ディジタル・アナログ変換器４０の端子Ｔ１に接続される。基準電圧Ｖ２ｎ−ｍ−１が出力される端子にスイッチＳＷＤ２ｎ−ｍ−１ｘの一方の端子が接続され、このスイッチＳＷＤ２ｎ−ｍ−１ｘの他方の端子はファイン・ディジタル・アナログ変換器４０の端子Ｔ１に接続される。また、基準電圧Ｖ２ｎ−ｍ−１が出力される端子にスイッチＳＷＤ２ｎ−ｍ−１ｙの一方の端子が接続され、このスイッチＳＷＤ２ｎ−ｍ−１ｙの他方の端子はファイン・ディジタル・アナログ変換器４０の端子Ｔ２に接続される。以下同様に基準電圧Ｖ２を出力するスイッチＳＷＤ２ｘ，ＳＷ２Ｄｙまで繰り返される。
【００２０】
電圧Ｖａの出力端子は、スイッチＳＷ１の一方の端子に接続され、スイッチＳＷ１の他方の端子はスイッチＳＷＤ１ｘの一方の端子に接続される。基準電圧Ｖ１の出力端子は、スイッチＳＷ２の一方の端子と、スイッチＳＷＤ１ｙの一方の端子に接続される。スイッチＳＷ１とＳＷ２の他方の端子は共通接続されスイッチＳＷＤ１ｘの一方の端子に接続される。スイッチＳＷＤ１ｘの他方に端子は端子Ｔ１に接続される。スイッチＳＷＤ１ｙの一方の端子は、基準電圧Ｖ１が出力される端子に接続され、他方の端子は端子Ｔ２に接続される。
電圧Ｖｂを発生する端子はスイッチＳＷ３の一方の端子に接続され、このスイッチＳＷ３の他方の端子はスイッチＳＷＤ０ｙの一方の端子に接続される。基準電圧Ｖ０を発生する端子はスイッチＳＷ４の一方の端子に接続され、スイッチＳＷ４の他方の端子はスイッチＳＷＤ０ｙの一方の端子に接続される。スイッチＳＷＤ０ｙの他方の端子は端子Ｔ２に接続される。
なお、スイッチＳＷＤ２ｎ−ｍｘ，ＳＷＤ２ｎ−ｍｙ，・・・，ＳＷＤ１ｘ，ＳＷＤ１ｙ，ＳＷＤ０ｙはディジタルデータＤｎ，Ｄｎ−１，・・・，Ｄｎ−ｍ＋１（のデコードされた制御信号）で制御され、スイッチＳＷ１〜ＳＷ４はディジタルデータＤｎ−ｍ（下位ビットのＭＳＢ）で制御される。
【００２１】
次に、上述した電圧Ｖａ，Ｖｂから基準電圧Ｖａｄｄを発生する原理について説明する。ここでは、図１，２に示すように、基準電圧Ｖ０とＶ１間に１ｂｉｔ増やす回路例を示す。
図２に示すように、増やしたい階調に対する基準電圧をＶａｄｄとすると、上述した電圧Ｖａ，Ｖｂは、
【００２２】
［数１］
（Ｖ１−Ｖａｄｄ）＊２＝Ｖ１−Ｖｂ              ・・・（１）
【００２３】
［数２］
（Ｖａｄｄ−Ｖ０）＊２＝Ｖａ−Ｖ０              ・・・（２）
となるように、基準電圧生成回路２０において設定する。ここで、＊印は乗算記号を表す。
【００２４】
図２に示すように、基準電圧Ｖ１とＶａｄｄの範囲ｆでいずれかの範囲を選択する場合は、スイッチＳＷ２とＳＷ３をオン（ショート）させて２種類の基準電圧Ｖ１と電圧Ｖｂを選択する。また基準電圧ＶａｄｄとＶ０の範囲ｇでいずれかの範囲を選択する場合は、スイッチＳＷ１とＳＷ４をオンさせて基準電圧Ｖ０と電圧Ｖａを選択する。この選択された基準電圧Ｖ１と電圧Ｖｂまたは基準電圧Ｖ０と電圧Ｖａを次段のファイン・ディジタル・アナログ変換器４０の端子Ｔ１に電圧Ｖｘとして、また端子Ｔ２に電圧Ｖｙとして供給し、そこで線形補間を行う。
【００２５】
なお、下位ｍｂｉｔ用のファイン・ディジタル・アナログ変換器４０の回路構成は限定されない。このディジタル・アナログ変換器１０のファイン・ディジタル・アナログ変換器４０は、例えば、図１０，１１に示す回路構成を用いる。
【００２６】
次に、ディジタル・アナログ変換器１０の動作について図１と図２を参照しながら説明する。基準電圧生成回路２０を例えば抵抗値の等しいラダー抵抗で構成すると、このラダー抵抗の接続点から基準電圧は、ディジタルデータＤｎ，Ｄｎ−１，・・・，Ｄｎ−ｍ＋１をデコードした制御信号で１個のスイッチのみを介して取り出す必要がある。
ディジタルデータＤｎがデコードされ、そのデコードされた信号がスイッチ群に供給されると、スイッチＳＷＤ２ｎ−ｍｘとＳＷＤ２ｎ−ｍ−１ｙがオン（ショート）して基準電圧生成回路２０から基準電圧Ｖ２ｎ−ｍが端子Ｔ１にまたＶ２ｎ−ｍ−１が端子Ｔ２に供給される。ファイン・ディジタル・アナログ変換器４０は、この基準電圧Ｖ２ｎ−ｍとＶ２ｎ−ｍ−１を用いて下位ｍビットのディジタル・アナログ変換を行う。
ディジタルデータＤｎ−１がデコードされ、そのデコードされた信号がスイッチ群に供給されると、スイッチＳＷＤ２ｎ−ｍ−１ｘとＳＷＤ２ｎ−ｍ−２ｙがオンする。基準電圧生成回路２０から出力される基準電圧Ｖ２ｎ−ｍ−１がスイッチＳＷＤ２ｎ−ｍ−１ｘを介して端子Ｔ１に供給され、基準電圧Ｖ２ｎ−ｍ−２がスイッチＳＷＤ２ｎ−ｍ−２ｙを介して端子Ｔ２に供給され、ファイン・ディジタル・アナログ変換器４０で下位ｍビットのファイン・ディジタル・アナログ変換が行われる。
【００２７】
以下同様にＤｎ−ｍ＋２まで行われる。ディジタル・アナログ変換が行われ、入力のディジタルデータがＤｎ−ｍ＋１になるとスイッチＳＷＤ１ｘとＳＷＤ０ｙがオンする。このとき、下位のディジタルデータＤｎ−ｍでスイッチＳＷ１〜ＳＷ４が制御される。
例えば、ファイン・ディジタル・アナログ変換器４０のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のディジタルデータＤｎ−ｍが“１”（ハイレベル）のときスイッチＳＷ２とＳＷ３がオンし、基準電圧Ｖ１がスイッチＳＷ２とＳＷＤ１ｘを介して端子Ｔ１に下位の（基準）電圧Ｖｘとして供給される。また電圧ＶｂがスイッチＳＷ３とＳＷＤ０ｙを介して端子Ｔ２に電圧Ｖｙとして供給される。
このときの基準電圧Ｖ１と電圧Ｖｂが、例えば図１０に示す下位の（基準）電圧ＶｘとＶｙとして入力されると、下位のディジタルデータＤｎ−ｍ，Ｄｎ−ｍ−１，・・・，Ｄ１またはこのデコードされた信号に基づいてスイッチＳＷｍａ，ＳＷｍａ−１，・・・，ＳＷｍ０１のスイッチがオン・オフ制御され、選択された１個のスイッチを介してアナログ電圧（ＤＡＣｏｕｔ）が出力される。
【００２８】
次に、ファイン・ディジタル・アナログ変換器４０を図１０に示すラダー抵抗型のファイン・ディジタル・アナログ変換器３５０を用いた例を示す。なお、このファイン・ディジタル・アナログ変換器３５０を４ビットで構成であるとする。すなわち、ｍ＝１５とし、Ｒ１５ａ＝Ｒ１４ａ，・・・，Ｒ２ａ＝Ｒ１ａとする。
下位のディジタルデータＤ４，Ｄ３，・・・，Ｄ１のＤ４が“１”でＤ３〜Ｄ１が“０”のとき、スイッチＳＷ１５ａがオンすると、抵抗Ｒ１５ａとＲ１４ａの共通接続点で発生する基準電圧Ｖ１５ｍがＤＡＣｏｕｔとし出力される。Ｄ４とＤ１が“１”でＤ３，Ｄ２が“０”のとき、スイッチＳＷ９ａがオンし基準電圧Ｖ９ｍがＤＣＡｏｕｔとして出力される。以下同様に動作し、Ｄ４が“１”でＤ３，Ｄ２，Ｄ１が“０”のとき、スイッチＳＷ８ａがオンし基準電圧Ｖ８ｍ（Ｖａｄｄ）がＤＣＡｏｕｔとして出力される。
ファイン・ディジタル・アナログ変換器４０から出力されるアナログ電圧に対する液晶の透過率の関係を図２の範囲ｆに示す。
【００２９】
次に、上述したディジタルデータＤｎ−ｍが“０”（ローレベル）になると、スイッチＳＷ１からＳＷ４が制御され、スイッチＳＷ２とＳＷ３はオフしＳＷ１とＳＷ４がオンする。基準電圧生成回路２０から出力される電圧ＶａはスイッチＳＷ１とＳＷＤ１ｘを介して端子Ｔ１に供給され、また、基準電圧Ｖ０はスイッチＳＷ４とＳＷＤ０ｙを介して端子Ｔ２に供給される。
例えば、ディジタルデータＤ４が“０”でＤ３，Ｄ２，Ｄ１が“１”のとき、スイッチＳＷ７ａがオンし、基準電圧Ｖ７ｍがＤＣＡｏｕｔとして出力される。以下同様に動作し、Ｄ４、Ｄ３，Ｄ２，Ｄ１が“０”になると、基準電圧Ｖ０（Ｖｙ）がＤＣＡｏｕｔとして出力される。このアナログ電圧に対する液晶の透過率の関係を図２の範囲ｇに示す。
動作を図２の範囲ｇに示す。
【００３０】
次に他のファイン・ディジタル・アナログ変換器４００を用いたときのディジタル・アナログ変換器１０の動作について説明する。
ディジタルデータＤｎからＤｎ−ｍ＋１までのスイッチ動作は、ディジタル・アナログ変換器１０と同様である。ただし、ファイン・ディジタル・アナログ変換器４０の動作が異なり、これについては後述する。
【００３１】
コース・ディジタル・アナログ変換器３０に入力されるディジタルデータがＤｎ−ｍ＋１になるとスイッチＳＷＤ１ｘとＳＷＤ０ｙがオンする。このとき、下位のディジタルデータＤｎ−ｍでスイッチＳＷ１〜ＳＷ４が制御される。
例えば、ファイン・ディジタル・アナログ変換器４０のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のディジタルデータＤｎ−ｍが“１”（ハイレベル）のとき基準電圧Ｖ１がスイッチＳＷ２とＳＷＤ１ｘを介して端子Ｔ１に供給される。また電圧ＶｂがスイッチＳＷ３とＳＷＤ０ｙを介して端子Ｔ２に供給される。
このときの基準電圧Ｖ１と電圧Ｖｂが、例えば図１１に示す端子Ｔ１とＴ２に入力されると、下位のディジタルデータＤｎ−ｍがスイッチＳＷＣｍｘ，ＳＷＣｍｙに、Ｄｎ−ｍ−１がスイッチＳＷＣｍ−１ｍｘ，ＳＷＣｍｙに、・・・、またＤ１がスイッチＳＷＣ１ｘ，ＳＷＣ１ｙにそれぞれ供給される。
さらに、ディジタルデータＤｎ−ｍが“０”（ローレベル）のとき電圧ＶａがスイッチＳＷ１とＳＷＤ１ｘを介して端子Ｔ１に供給される。また基準電圧Ｖ０がスイッチＳＷ４とＳＷＤ０ｙを介して端子Ｔ２に供給される。
そして、下位のディジタルデータＤｎ−ｍ，Ｄｎ−ｍ−１，・・・，Ｄ１に応じて各スイッチがオン・オフ制御され、選択されたスイッチを介して容量Ｃｍ，Ｃｍ−１，・・・，Ｃ１，Ｃ０に電圧ＶｙとＶｘの差電圧が供給される。
【００３２】
図１１に示すファイン・ディジタル・アナログ変換器４００の動作は、電荷保存の法則を用いて以下の式が導出される。
【００３３】
［数３］
ＤＣＡｏｕｔ＝［（１／２）＊Ｄｎ−ｍ＋（１／２２）＊Ｄｎ−ｍ−１＋・・・
＋（１／２ｍ）＊Ｄ０］＊（Ｖｘ−Ｖｙ）＋Ｖｙ
・・・（３）
ここで、＊印は乗算記号を表し、Ｄｎ−ｍからＤ０はディジタルデータで“１”または“０”である。
【００３４】
例えば、図１１に示すファイン・ディジタル・アナログ変換器４００を４ビット構成とする。下位のディジタルデータＤ４とＤ３が“１”でディジタルデータＤ２，Ｄ１が“０”のとき、出力電圧は式（３）を参照すると、
ＤＣＡｏｕｔ＝（３／４）＊（Ｖｘ−Ｖｙ）＋Ｖｙ
となり、図２のＶ１２ｍに相当する。
ディジタルデータＤ４が“１”でＤ３，Ｄ２，Ｄ１が“０”のとき、
ＤＣＡｏｕｔ＝（１／２）＊（Ｖｘ−Ｖｙ）＋Ｖｙ
となり、図２の電圧Ｖ８ｍ（Ｖａｄｄ）に相当する。
また、ディジタルデータＤ４が“０”でＤ３，Ｄ２，Ｄ１が“１”のとき、
ＤＣＡｏｕｔ＝（７／１６）＊（Ｖｘ−Ｖｙ）＋Ｖｙ
となり、図２の電圧Ｖ７ｍに相当する。
以下同様に繰り返し、ディジタルデータＤ４，Ｄ３，Ｄ２，Ｄ１が“０”のとき、
ＤＣＡｏｕｔ＝Ｖｙ
となり、図２の基準電圧Ｖ０に相当する。
【００３５】
このように、下位のディジタルデータＤｎ−ｍ（Ｄ４）が“１”（ハイレベル）と“０”（ローレベル）に応じて、スイッチＳＷ１〜ＳＷ４が制御され、電圧ＶａはスイッチＳＷ１とＳＷＤ１ｘを介して端子Ｔ１に供給され、また、電圧ＶｂはスイッチＳＷ４とＳＷＤ０ｙを介して端子Ｔ２に供給される。そして、端子Ｔ１，Ｔ２に供給された電圧を用いてファイン・ディジタル・アナログ変換の動作が行われる。
【００３６】
図３，４に本発明の実施形態例であるディジタル・アナログ変換器１０を用いた液晶表示装置１００，２００のブロック構成を示す。
図３は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いてガラス基板に一体形成した液晶表示装置１００の例を示す。液晶表示装置１００は、垂直駆動回路１１１、水平駆動回路１１２、液晶ドライバ１１３、表示部１１４、バッファ回路１１５，１１６などで構成され、この水平駆動回路１１２内に図１に示したディジタル・アナログ変換器（ＤＡＣ）１０が構成される。
【００３７】
入力信号がバッファ回路１１５，１１６を介して液晶ドライバ１１３に供給される。液晶ドライバ１１３から出力されたディジタルデータは水平駆動回路１１２の各ラインに対応するディジタル・アナログ変換器（ＤＡＣ）に供給される。一方、垂直駆動回路１１１により、表示部１１４の不図示の水平方向の画素部を駆動するための水平ラインを順次選択する。
水平駆動回路１１２により、垂直駆動回路１１１で選択された水平ラインの画素部を水平方向に順次選択し、それに伴い選択された画素部にディジタル・アナログ変換器から出力されたアナログ電圧（ＤＣＡｏｕｔ）を供給し、この供給されたアナログ電圧に応じて液晶を駆動する。
【００３８】
図４に、他の液晶表示装置２００のブロック構成例を示す。この液晶表示装置２００は、ＩＣ駆動回路２１３は液晶表示部と別に形成され、このＩＣ駆動回路（２１３）内にディジタル・アナログ変換器（ＤＡＣ）を設けた例を示す。基本動作は図３の液晶表示装置と同じであるので、詳細な説明は省略する。
【００３９】
図５に、図３または図４に示した液晶表示装置１００，２００の液晶に印加される電圧とそれに対する透過率の特性を示す。
電圧−透過率特性図において、縦軸に透過率を示し、横軸に液晶に印加する電圧を示す。
図５（ａ）は、液晶に低電圧から高電圧まで印加したときの、透過率を示す。実線は液晶の透過率特性を示し、菱形印は本発明のディジタル・アナログ変換器を用いたときの透過率特性を示す。図５（ａ）に示すように、本発明で得られた液晶の透過率は、破線の領域ｅで示す非線形領域において透過率特性との差は小さい。
【００４０】
図５（ｂ）は、図５（ａ）に示す破線で示した領域ｅを拡大した特性図である。液晶に印加する電圧を基準電圧Ｖ０，Ｖａｄｄ，Ｖ１，Ｖ２の範囲に拡大し、それに対応した透過率を示す。本発明の液晶表示装置１００，２００における液晶の透過率は、基準電圧Ｖ０とＶ１間にＶａｄｄを設けたことにより、Ｖ０とＶａｄｄまたＶａｄｄとＶ１を破線で結んだ特性を示し、分解能が増加している。ここで、実線は、実際の液晶の透過率特性を示す。
すなわち、本発明の液晶表示装置１００，２００で得られた透過率データは、印加電圧（基準電圧）Ｖ０とＶ１の範囲において、実際の液晶の透過率特性にかなり近似したデータが得られる。
【００４１】
一方、図１２（ｂ）に示すように、従来のディジタル・アナログ変換器３００を用いて液晶を駆動して得られた破線データは基準電圧Ｖ０とＶ１間を直線で近似しているため、この範囲において実際の液晶の透過率の特性と異なる。
したがって、本発明の液晶表示装置１００，２００は、図１２（ｂ）に示す従来のディジタル・アナログ変換器を用いて液晶を駆動して得られた破線データと比較すると、実際の液晶の透過率の特性にかなり近似した特性が得られる。
【００４２】
以上述べたように、従来のディジタル・アナログ変換器で再現しきれなかった高階調側でコース・ディジタル・アナログ変換器の分解能を１ｂｉｔ増やすことができ、液晶表示装置の液晶の電圧−透過率特性に近いディジタル・アナログ出力特性を得ることができ、画質の改善を図ることができる。
また、本発明のディジタル・アナログ変換器は、従来のディジタル・アナログ変換器と比較して、１ｂｉｔ分解能を増すときは、コース・ディジタル・アナログ変換器において、スイッチを４個、基準電圧を出力する配線を２個増加するのみで、ファイン・ディジタル・アナログ変換器の素子数や配線は増加しない。
【００４３】
図６に本発明の実施形態の変形例を示す。図６に示すディジタル・アナログ変換器１０Ａは、基準電圧生成回路２０Ａ、スイッチＳＷ２ｎ−ｍｘ，ＳＷ２−ｎ−ｍ−１ｘ，ＳＷ２ｎ−ｍ−１ｙ，・・・，ＳＷ０ｙ，ＳＷ５〜ＳＷ８と、ファイン・ディジタル・アナログ変換器４０で構成される。なお、本発明の基準電圧生成回路２０Ａでは、基準電圧Ｖ２ｎ−ｍ，Ｖ２ｎ−ｍ−１，・・・，Ｖ０を発生し、さらに電圧Ｖｃ，Ｖｄを発生する。
例えば、図６に示すようにスイッチを追加すれば、基準電圧Ｖ２ｎ−ｍ−１〜Ｖ２ｎ−ｍでも１ｂｉｔ追加できる。このとき、基準電圧Ｖｄ、Ｖｃは以下のように設定する。
【００４４】
［数４］
（Ｖ２ｎ−ｍ−Ｖａｄｄ）＊２＝Ｖ２ｎ−ｍ−Ｖｃ・・・（４）
【００４５】
［数５］
（Ｖａｄｄ−Ｖ２ｎ−ｍ−１）＊２＝Ｖｄ−Ｖ２ｎ−ｍ−１
・・・（５）
ただし、Ｖａｄｄは増やした階調（追加ビットに対応する）の電圧を表す。
【００４６】
このように、基準電圧生成回路２０Ａでは、基準電圧Ｖ２ｎ−ｍ，Ｖ２ｎ−ｍ−１間に分解能を増やすための電圧ＶｃとＶｄを発生する。ディジタル・アナログ変換器１０は、液晶の高透過率付近の非線形領域の分解能を増加したが、図６に示すディジタル・アナログ変換器１０Ａでは、液晶の低透過率近傍の非線形領域の分解能を増加することができる。
【００４７】
図７に本発明の実施形態例の他の変形例を示す。図７に示すディジタル・アナログ変換器１０Ｂは、基準電圧生成回路２０Ｂ、スイッチＳＷ２ｎ−ｍｘ，ＳＷ２−ｎ−ｍ−１ｘ，ＳＷ２ｎ−ｍ−１ｙ，・・・，ＳＷ０ｙ，ＳＷ１〜ＳＷ４とＳＷ５〜ＳＷ８と、下位ｍビットのファイン・ディジタル・アナログ変換器４０で構成される。なお、本発明の基準電圧生成回路２０Ｂでは、基準電圧Ｖ２ｎ−ｍ，Ｖ２ｎ−ｍ−１，・・・，Ｖ０を発生し、さらに電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄを発生する。
この基準電圧生成回路２０Ｂでは、基準電圧Ｖ０とＶ１間に分解能を増やすために電圧Ｖａ，Ｖｂ、また基準電圧Ｖ２ｎ−ｍ，Ｖ２ｎ−ｍ−１間に分解能を増やすための電圧ＶｃとＶｄを発生する。
【００４８】
上述したように、図１のディジタル・アナログ変換器１０では、液晶の高透過率付近の非線形領域の分解能を増加させ、また、図６に示すディジタル・アナログ変換器１０Ａでは、低透過率近傍の非線形領域の分解能を増加させることができた。さらに、図７に示すディジタル・アナログ変換器１０Ｂでは高透過率近傍の非線形領域と低透過率近傍の非線形領域の分解能を増加することができる
【００４９】
以上述べたように、本発明のディジタル・アナログ変換器は、１ｂｉｔ増やす領域は、上述した基準電圧Ｖ０〜Ｖ１に限定されず、Ｖ１〜Ｖ２、Ｖ２〜Ｖ３、・・・、Ｖ２ｎ−ｍ−１〜Ｖ２ｎ−ｍのいずれであっても良い。
したがって、本発明のディジタル・アナログ変換器は、任意の基準電位間の分解能を増やすことができ、さらに実質面積を殆ど増やさずに実現することができる。
【００５０】
ディジタル・アナログ変換器は図１に示すように、上位ディジタル・アナログ変換のための上位基準電圧と、該上位基準電圧を生成する特定領域内に分解能を増やすための電圧を生成する基準電圧生成回路は基準電圧生成回路２０に対応し、入力ディジタルデータの上位ディジタルデータで該上位ディジタルデータに対応する上位基準電圧を出力し、上記入力ディジタルデータの下位ディジタルデータにより上記基準電圧または分解能を増やすための電圧を選択する選択回路は、スイッチＳＷＤ０ｙ，ＳＷＤ１ｙ，ＳＷＤ１ｘ，・・・，ＳＷＤ２ｎ−ｍ−１ｙ，ＳＷＤ２ｎ−ｍ−１とＳＷ１〜４、ＳＷ５〜ＳＷ８に対応し、上記選択回路で選択して得られた電圧を上記下位ディジタルデータに応じてさらにディジタル・アナログ変換するファイン・ディジタル・アナログ変換器は下位ｍｂｉｔ用ＦｉｎｅＤＡＣ（ファイン・ディジタル・アナログ変換器）４０に対応する。
【図面の簡単な説明】
【００５１】
【図１】ディジタル・アナログ変換器のブロックの回路構成図である。
【図２】図１に示したディジタル・アナログ変換器の特性を示す図である。
【図３】本発明のディジタル・アナログ変換器を用いた液晶表示装置のブロック構成図である。
【図４】本発明のディジタル・アナログ変換器を用いた他の液晶表示装置のブロック構成図である。
【図５】図３，４に示す液晶表示装置の液晶の透過率を示す特性図である。
【図６】他のディジタル・アナログ変換器のブロックの回路構成図である。
【図７】他のディジタル・アナログ変換器のブロックの回路構成図である。
【図８】従来のディジタル・アナログ変換器のブロックの回路構成図である。
【図９】図８のディジタル・アナログ変換器の基準電圧生成回路の回路構成図である。
【図１０】下位ビットのファイン・ディジタル・アナログ変換器のブロックの回路構成図である。
【図１１】下位ビットの他のファイン・ディジタル・アナログ変換器のブロックの回路構成図である。
【図１２】従来の液晶表示装置の液晶の透過率を示す特性図である。
【符号の説明】
【００５２】
１０，１０Ａ，１０Ｂ，３００…ディジタル・アナログ変換器、２０，２０Ａ，２０Ｂ，２０Ｃ…基準電圧生成回路、３０…コース・ディジタル・アナログ変換器、４０，３５０，４００…ファイン・ディジタル・アナログ変換器、１００，２００…液晶表示装置、１１１，２１１…垂直駆動回路、１１３…液晶ドライバ、１１４，２１４…表示部、１１５，１１６…バッファ回路、２１３…ＩＣ駆動回路。
【図１】
2009065481.tif 000003
【図２】
2009065481.tif 000004
【図３】
2009065481.tif 000005
【図４】
2009065481.tif 000006
【図５】
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【図６】
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【図７】
2009065481.tif 000009
【図８】
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【図９】
2009065481.tif 000011
【図１０】
2009065481.tif 000012
【図１１】
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【図１２】
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