(57)【要約】【課題】テスタなどのホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能な半導体装置を提供すること。【解決手段】乱数パターン発生器２１は、スキャンイン信号を生成して、スキャン化タイマ０（２２−１）と、スキャン化タイマ０（２２−１）と同一の機能を有するスキャン化タイマ１（２２−２）とに出力する。比較器２３は、スキャン化タイマ０（２２−１）から出力されるスキャンアウト信号と、スキャン化タイマ１（２２−２）から出力されるスキャンアウト信号とを比較し、比較結果をテストＩ／Ｆ３０に出力する。したがって、期待値およびスキャンアウト値を記憶する記憶部が不要となり、ホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能になる。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のモジュールをテストするテスト回路を搭載した半導体装置であって、
第１のモジュールと、
前記第１のモジュールと同一の機能を有する第２のモジュールと、
前記第１のモジュールおよび前記第２のモジュールに入力するスキャンイン信号を発生する発生手段と、
前記第１のモジュールから出力されるスキャンアウト信号と前記第２のモジュールから出力されるスキャンアウト信号とを比較し、比較結果を出力する比較手段とを含む、半導体装置。
【請求項２】
前記第２のモジュールは、プログラミング可能な回路によって構成され、前記第１のモジュールと同じ機能がプログラミングされる、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路を搭載した半導体装置に関し、特に、同一機能を有する複数のモジュールをテストするためのテスト回路を搭載した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多機能化が進み、それに伴って半導体装置のテスト手法も様々なものが開発されている。たとえば、ＬＢＩＳＴ（Logic Built In Self Test）を用いたテスト手法などがある。
【０００３】
下記の特許文献１に開示された発明は、ＬＢＩＳＴ機能を備えた半導体集積回路に関するものであり、乱数パターン発生器のＦＦ（Flip Flop）において、テスタからのデータ入力によりＦＦにデータを設定でき、全てのＦＦにデータが設定された時に、ロジック部のスキャンパスに対してスキャンインする機能を持つ回路構成とすることにより、フルスキャンテストと同等の故障検出率を確保するものである。
【特許文献１】特開２００３−２３４４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の特許文献１に開示されたＬＢＩＳＴ機能を備えた半導体集積回路においては、出力パターン圧縮器がスキャンアウトされたデータを圧縮して出力する。そして、その出力値と期待値とを比較することによって故障検出を行なう。したがって、半導体集積回路の規模が大きくなる程、出力値および期待値を保持するための記憶部に必要となる記憶容量が大きくなり、テスタなどのホスト側のコストが高くなるといった問題点があった。
【０００５】
また、テスタに出力値と期待値とを比較する手段を設ける必要があり、テスタなどのホスト側の構成が複雑になるといった問題点があった。
【０００６】
本発明は、上記問題点を解決するためになされたものであり、その目的は、テスタなどのホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例によれば、複数のモジュールをテストするテスト回路を搭載した半導体装置が提供される。乱数パターン発生器はスキャンイン信号を生成して、スキャン化タイマ０と、スキャン化タイマ０と同一の機能を有するスキャン化タイマ１とに出力する。比較器は、スキャン化タイマ０から出力されるスキャンアウト信号と、スキャン化タイマ１から出力されるスキャンアウト信号とを比較し、比較結果をテスタなどのホストに出力する。
【発明の効果】
【０００８】
この実施例によれば、比較器が、スキャン化タイマ０から出力されるスキャンアウト信号と、スキャン化タイマ１から出力されるスキャンアウト信号とを比較し、比較結果をテスタなどのホストに出力するので、期待値およびスキャンアウト値を記憶する記憶部が不要となり、ホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
図１は、テスト回路を搭載した半導体装置をテストするときの一般的なシステム構成例を示す図である。このシステムは、半導体装置１００と、半導体装置１００から出力されるスキャン結果を参照して半導体装置１００の良否を判定するテスタ２００とを含む。
【００１０】
半導体装置１００は、乱数パターン発生器１０１と、テスト対象となる回路部１０２と、出力パターン圧縮器１０３とを含む。また、回路部１０２は、機能モジュール１１１〜１１３を含む。
【００１１】
乱数パターン発生器１０１は、ランダムにテストパターンを発生し、スキャンイン信号として回路部１０２内の機能モジュール１１１〜１１３に出力する。
【００１２】
機能モジュール１１１〜１１３は、乱数パターン発生器１０１からのスキャンイン信号が入力されると、スキャンイン信号に応じた動作を行ない、スキャンアウト信号を出力パターン圧縮器１０３に出力する。
【００１３】
出力パターン圧縮器１０３は、回路部１０２から出力されたスキャンアウト信号に対してデータ圧縮を行ない、スキャン結果としてテスタ２００に出力する。
【００１４】
テスタ２００は、出力値ファイル２０１および期待値ファイル２０２を有しており、出力パターン圧縮器１０３からのスキャン結果を出力値ファイル２０１に格納する。そして、出力値ファイル２０１に格納された出力値と、予め期待値ファイル２０２に格納されている期待値とを比較することによって半導体装置１００の良否を判定する。
【００１５】
このように、テスタ２００内に出力値ファイル２０１および期待値ファイル２０２が必要であるため、テスタ２００の記憶部の記憶容量が大きくなるとともに、コストが高くなる。
【００１６】
（第１の実施の形態）
図２は、本発明の第１の実施の形態における半導体装置の構成例を示す図である。半導体装置１０は、乱数パターン発生器１１と、テスト対象となる回路部１２と、比較器１３とを含む。また、回路部１２は、機能モジュール１４−１〜１４−３を含む。機能モジュール１４−１〜１４−３は、それぞれ同じ機能を有している。
【００１７】
乱数パターン発生器１１は、ランダムにテストパターンを発生し、スキャンイン信号として回路部１２内の機能モジュール１４−１〜１４−３に出力する。
【００１８】
機能モジュール１４−１〜１４−３は、乱数パターン発生器１１からのスキャンイン信号が入力されると、スキャンイン信号に応じて同じ動作を行ない、スキャンアウト信号を比較器１３に出力する。機能モジュール１４−１〜１４−３が正常であれば、機能モジュール１４−１〜１４−３から同じスキャンアウト信号が出力される。
【００１９】
比較器１３は、機能モジュール１４−１〜１４−３から出力されるスキャンアウト信号を比較し、比較結果を外部のテスタなどのホストに出力する。外部のホストは、比較器１３から出力される比較結果を参照して、回路部１２が正常であるか否かを判定する。
【００２０】
図３は、本発明の第１の実施の形態における半導体装置の構成をさらに詳細に説明するための図である。図３においては、図２に示す機能ブロックの一例として、タイマが使用される場合を示している。なお、機能ブロックはタイマに限られず、シリアルＩ／Ｆ（Interface）などのように、１つの半導体装置内に設けられる同一機能を有する複数のモジュールであれば適用可能である。
【００２１】
テストＩ／Ｆ３０は、図示しないパーソナルコンピュータなどのホストが接続されており、ホストからの指示に応じて半導体装置２０のテストを制御する。テストＩ／Ｆ３０は、半導体装置２０のテストを開始するときに、乱数パターン発生器２１にスタート信号を出力する。このとき、テストＩ／Ｆ３０は、テストモードを示すモード設定信号を乱数パターン発生器２１に出力する。
【００２２】
乱数パターン発生器２１は、テストＩ／Ｆ３０からスタート信号が入力されると、モード設定信号に応じてランダムにテストパターンを発生し、スキャンイン信号としてスキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）に出力する。
【００２３】
スキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）は、通常の手法によりタイマの内部回路の状態をスキャン可能となるようにテスト回路が追加されている。スキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）は、クロック信号に同期してスキャンイン信号に応じた動作を行ない、スキャンイネーブル信号が出力されたときに内部回路の状態を示すスキャンアウト０信号およびスキャンアウト１信号をそれぞれ比較器２３に出力する。
【００２４】
比較器２３は、スキャン化タイマ０（２２−１）から出力されるスキャンアウト０信号と、スキャン化タイマ１（２２−２）から出力されるスキャンアウト１信号とを比較し、一致すれば比較結果にロウレベル（以下、Ｌレベルと略す。）を出力し、一致しなければ比較結果にハイレベル（以下、Ｈレベルと略す。）を出力する。
【００２５】
テストＩ／Ｆ３０は、比較器２３から出力された比較結果をホストに出力する。ホストは、比較結果を参照することによって半導体装置２０の良否を判定する。
【００２６】
図４は、本発明の第１の実施の形態における半導体装置の動作を説明するためのタイミングチャートである。図４（ａ）は半導体装置２０に故障がないときのタイミングチャートであり、図４（ｂ）は半導体装置２０に故障があるときのタイミングチャートである。
【００２７】
Ｔ１に示すクロック信号の立ち下がりでスタート信号がＨレベルになると、乱数パターン発生器２１はスキャンイン信号の生成を開始する。
【００２８】
Ｔ２において、乱数パターン発生器２１がスキャンイン信号に“ＤＩ＿Ａ”を出力すると、スキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）は、スキャンアウト０信号およびスキャンアウト１信号にそれぞれ“ＤＯ＿Ａ”を出力する。
【００２９】
Ｔ３において、乱数パターン発生器２１がスキャンイン信号に“ＤＩ＿Ｙ”を出力すると、スキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）は、スキャンアウト０信号およびスキャンアウト１信号にそれぞれ“ＤＯ＿Ｙ”を出力する。
【００３０】
Ｔ４において、乱数パターン発生器２１がスキャンイネーブル信号にＨレベルを出力すると、スキャン化タイマ０（２２−１）はスキャンアウト０信号に“ＤＯ＿Ｙ０”を出力する。図４（ａ）において、スキャン化タイマ１（２２−２）はスキャンアウト１信号に“ＤＯ＿Ｙ０”を出力する。このとき、比較器２３は、スキャンアウト０信号とスキャンアウト１信号とが一致するので、比較結果としてＬレベルを出力する。
【００３１】
図４（ｂ）においては、Ｔ４でスキャン化タイマ１（２２−２）がスキャンアウト１信号に“ＤＯ＿Ｙ１”を出力する。このとき、比較器２３は、スキャンアウト０信号とスキャンアウト１信号とが一致しないので、比較結果としてＨレベルを出力する。
【００３２】
ホストは、テストＩ／Ｆ３０を介して比較結果を取得することに半導体装置２０の良否を判定する。すなわち、スキャン化タイマ１（２２−２）から、図４（ａ）に示すスキャンアウト１信号が出力される場合には、半導体装置２０が良品であると判定する。また、スキャン化タイマ１（２２−２）から、図４（ｂ）に示すスキャンアウト１信号が出力される場合には、半導体装置２０が不良品であると判定する。
【００３３】
なお、以上の説明においては、同一の機能を有するモジュールからのスキャンアウト信号を比較する場合について説明したが、モジュールの一方をＦＰＧＡ（Field Programmable Gate Array）としてもよい。この場合、検査対象のモジュールと同じ機能を有するようにＦＰＧＡをプログラミングする。そして、検査対象のモジュールからのスキャンアウト信号とＦＰＧＡからのスキャンアウト信号とを比較して、検査対象のモジュールの良否を判定する。
【００３４】
また、乱数パターン発生器２１がスキャンイン信号およびスキャンイネーブル信号を生成するとして説明したが、乱数パターン発生器２１を設けずに、テストＩ／Ｆ３０が直接スキャンイン信号およびスキャンイネーブル信号をスキャン化タイマ０（２２−１）およびスキャン化タイマ１（２２−２）に出力するようにしてもよい。
【００３５】
以上説明したように、本実施の形態における半導体装置によれば、同じ機能を有するモジュールに同じスキャンイン信号を与え、それらのモジュールから出力されるスキャンアウト信号を比較して半導体装置の良否を判定するようにしたので、期待値およびモジュールから出力されるスキャンアウト値を記憶する記憶部が不要となり、ホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能となった。
【００３６】
（第２の実施の形態）
図５は、本発明の実施の形態における半導体装置をテストするときのシステム構成の他の一例を示す図である。図３に示すシステム構成例と比較して、テストＩ／Ｆ３０がテスタ４０に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００３７】
テスタ４０は、半導体装置２０のテストを開始するときに、乱数パターン発生器２１にスタート信号を出力する。このとき、テスタ４０は、テストモードを示すモード設定信号を乱数パターン発生器２１に出力する。そして、テスタ４０は、比較器２３から出力される比較結果を参照することによって半導体装置２０の良否を判定する。
【００３８】
以上説明したように、本実施の形態における半導体装置によれば、期待値およびモジュールから出力されるスキャンアウト値を記憶する記憶部が不要となり、テスタのコストを削減することができるとともに、テスタの構成を簡略化することが可能となった。
【００３９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４０】
【図１】テスト回路を搭載した半導体装置をテストするときの一般的なシステム構成例を示す図である。
【図２】本発明の第１の実施の形態における半導体装置の構成例を示す図である。
【図３】本発明の第１の実施の形態における半導体装置の構成をさらに詳細に説明するための図である。
【図４】本発明の第１の実施の形態における半導体装置の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態における半導体装置をテストするときのシステム構成の他の一例を示す図である。
【符号の説明】
【００４１】
１０，２０，１００  半導体装置、１１，２１，１０１  乱数パターン発生器、１２，１０２  回路部、１３，２３  比較器、１４−１〜１４−３，１１１〜１１３  機能モジュール、２２−１，２２−２  スキャン化タイマ、３０  テストＩ／Ｆ、４０，２００  テスタ、１０３  出力パターン圧縮器、２０１  出力値ファイル、２０２  期待値ファイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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