(57)【要約】【課題】ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にある入力電圧ＶＤＤ１，ＶＳＳ１を入力してＶＤＤ２，ＶＳＳ２にレベルシフトする際に、ＶＳＳ１＞ＶＳＳ２になったときであってもラッチアップ現象の発生を回避する。【解決手段】信号出力端子ＯＵＴとなるノードＮ１とノードＮ２の間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路３と、信号入力端子ＩＮとノードＮ３の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータ１と、ノードＮ３とノードＮ４の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータ２と、ノードＮ１，Ｎ２，Ｎ３に接続された第１の反転駆動回路４と、ノードＮ１，Ｎ２，Ｎ４に接続された第２の反転駆動回路５と、電圧ＶＳＳ１の端子側をアノード、電圧ＶＳＳ２の端子側をカソードとするダイオードＤ１とを設ける。【選択図】図１
2009105721.tif 000002
【特許請求の範囲】
【請求項１】
信号出力端子となる第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、
入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、
前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、
前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備するレベルシフト回路において、
前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、
前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなり、
且つ前記電圧ＶＳＳ２の端子と前記電圧ＶＳＳ１の端子の間に、前記電圧ＶＳＳ２の端子がカソードとなり、前記ＶＳＳ１の端子がアノードとなるように、第１のダイオードが接続されている、
ことを特徴とするレベルシフト回路。
【請求項２】
信号出力端子となる第１１のノードと第１２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ１とＶＳＳ１で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第１３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第３のインバータと、
入力側が該第１３のノードに接続され出力側が第１４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第４のインバータと、
前記第１１、第１２および第１３のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、
前記第１１、第１２および第１４のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路とを具備するレベルシフト回路において、
前記第３の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１３のノードに接続されドレインが第１５のノードに接続された第１１のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１５のノードに接続されソースが前記第１１のノードに接続された第１１のＮＭＯＳトランジスタと、ゲートとドレインが前記第１１のノードに接続されソースが第１７のノードに接続された第１５のＮＭＯＳトランジスタと、ドレインが前記第１７のノードに接続されゲートが前記第１２のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１３のＮＭＯＳトランジスタとからなり、
前記第４の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１４のノードに接続されドレインが第１６のノードに接続された第１２のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１６のノードに接続されソースが前記第１２のノードに接続された第１２のＮＭＯＳトランジスタと、ゲートとドレインが前記第１２のノードに接続されソースが第１８のノードに接続された第１６のＮＭＯＳトランジスタと、ドレインが前記第１８のノードに接続されゲートが前記第１１のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１４のＮＭＯＳトランジスタとからなり、
且つ前記電圧ＶＤＤ２の端子と前記電圧ＶＤＤ１の端子の間に、前記電圧ＶＤＤ２の端子がカソードとなり、前記ＶＤＤ１の端子がアノードとなるように、第２のダイオードが接続されている、
ことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路に関するものである。
【背景技術】
【０００２】
図６は従来のレベルシフト回路（例えば、特許文献１参照）の構成を示す回路図である。なお、以下の説明ではＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で表すこととする。「＊」は番号である。
【０００３】
１はトランジスタＭＰ９，ＭＮ５からなる第１のインバータ、２はトランジスタＭＰ１０，ＭＮ６からなる第２のインバータである。３は第１のラッチ回路であり、ノードＮ１とＮ２の間に、トランジスタＭＰ７，ＭＮ３からなるインバータとトランジスタＭＰ８，ＭＮ４からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。
【０００４】
４はノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＤＤ２→ＶＳＳ２に反転、ノードＮ２をＶＳＳ２→ＶＤＤ２に反転）させるための第１の反転駆動回路であり、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ５から構成されている。なお、トランジスタＭＮ１，ＭＰ１の導通抵抗はトランジスタＭＰ３，ＭＰ５の導通抵抗より小さく設定されている。
【０００５】
５はノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＳＳ２→ＶＤＤ２に反転、ノードＮ２をＶＤＤ２→ＶＳＳ２に反転）させるための第２の反転駆動回路であり、トランジスタＭＮ２，ＭＰ２，ＭＰ４，ＭＰ６から構成されている。なお、トランジスタＭＮ２，ＭＰ２の導通抵抗はトランジスタＭＰ４，ＭＰ６の導通抵抗より小さく設定されている。そして、信号入力端子ＩＮは第１のインバータ１の入力側に接続され、信号出力端子ＯＵＴはノードＮ１に接続されている。各電源電圧は、ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にある。
【０００６】
さて、いま、信号入力端子ＩＮの電圧がＶＤＤ１であるときは、ノードＮ３の電圧はＶＳＳ１、ノードＮ４の電圧はＶＤＤ１となっている。また、ノードＮ１の電圧はＶＤＤ２、ノードＮ２の電圧はＶＳＳ２になっている。
【０００７】
この状態において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化したときは、次のように動作する。まず、ノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ１が導通し、ノードＮ４の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ２が遮断する。トランジスタＭＮ１が導通することで、ノードＮ５が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ１のソース、つまりノードＮ１の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ１」（Ｖｔｈ１はトランジスタＭＰ１のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ８，ＭＮ４からなるインバータが駆動され、ノードＮ２の電圧がＶＤＤ２に、ノードＮ１の電圧がＶＳＳ２になる方向に変化し、反転する。
【０００８】
この遷移時に、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ４は遮断状態から導通状態に移行し、トランジスタＭＰ６は導通状態から遮断状態に移行するが、トランジスタＭＰ４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ２を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ２の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。
【０００９】
なお、このとき、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ３が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ１，ＭＰ１が先に導通しており、しかもその導通抵抗がトランジスタＭＰ３，ＭＰ５よりも小さく設定されているので、ノードＮ１の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ１を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。
【００１０】
次に、信号入力端子ＩＮの電圧がＶＳＳ１→ＶＤＤ１に変化したときは、ノードＮ３の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ１が遮断し、ノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ２が導通する。トランジスタＭＮ２が導通することで、ノードＮ６が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ２のソース、つまりノードＮ２の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ２」（Ｖｔｈ２はトランジスタＭＰ２のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ７，ＭＮ３からなるインバータが駆動され、ノードＮ１の電圧がＶＤＤ２に、ノードＮ２の電圧がＶＳＳ２になる方向に変化し、反転する。
【００１１】
この遷移時に、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ３は遮断状態から導通状態に移行し、トランジスタＭＰ５は導通状態から遮断状態に移行するが、トランジスタＭＰ３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ１の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。
【００１２】
なお、このとき、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ４が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ２、ＭＰ２が先に導通しており、しかもその導通抵抗がトランジスタＭＰ４，ＭＰ６よりも小さく設定されているので、ノードＮ２の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ２を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。
【００１３】
このように、図６のレベルシフト回路によれば、ＶＤＤ１，ＶＳＳ１の電圧を入力して、ＶＤＤ２，ＶＳＳ２にレベルシフトされた出力信号を得ることができる。また、遷移時に、ＶＤＤ２方向に遷移するノードＮ１又はＮ２とＶＤＤ２の端子側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。
【特許文献１】特開２００５−１５０９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、このレベルシフト回路では、本来は上記したように、ＶＳＳ２＞ＶＳＳ１であるが、何かの理由によって、これが反転して、ＶＳＳ１＞ＶＳＳ２になると、ＣＭＯＳ回路部分に形成される寄生のＰＮＰトランジスタとＮＰＮトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。
【００１５】
図７はこれを説明するための要部の断面図である。図７(a)はトランジスタＭＮ３が導通したとき（ノードＮ１＝ＶＳＳ２）の説明図であり、トランジスタＭＮ５はＰ型不純物低濃度基板１１に直接形成され、トランジスタＭＰ９はＮ型不純物低濃度領域の島１２内に形成され、トランジスタＭＰ１はＮ型不純物高濃度領域の島１３内のＮ型不純物低濃度領域の島１４内に形成され、トランジスタＭＮ３はＮ型不純物高濃度領域の島１５内のＰ型不純物低濃度領域の島１６内に形成されている。ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２は寄生サイリスタを構成する寄生トランジスタ、Ｒ１，Ｒ２，Ｒ３は寄生抵抗である。
【００１６】
図７(b)はトランジスタＭＮ４が導通したとき（ノードＮ２＝ＶＳＳ２）の説明図であり、トランジスタＭＮ６はＰ型不純物低濃度基板１１に直接形成され、トランジスタＭＰ１０はＮ型不純物低濃度領域の島１７内に形成され、トランジスタＭＰ２はＮ型不純物高濃度領域の島１８内のＮ型不純物低濃度領域の島１９内に形成され、トランジスタＭＮ４はＮ型不純物高濃度領域の島２０内のＰ型不純物低濃度領域の島２１内に形成されている。ＰＮＰトランジスタＱ３、ＮＰＮトランジスタＱ４は寄生サイリスタを構成する寄生トランジスタ、Ｒ４，Ｒ５，Ｒ６は寄生抵抗である。
【００１７】
図７(a)では、ＶＳＳ１＞（ＶＳＳ２＋ＶBEQ2）になった時（ＶBEQ2はトランジスタＱ２のベース・エミッタ間電圧）に、ＶＳＳ１→Ｒ２→Ｑ２のベース・エミッタ→Ｎ１→ＭＮ３→ＶＳＳ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ２が導通してトランジスタＱ１にベース電流が流れる。このため、抵抗Ｒ１とトランジスタＱ２を経由するＶＤＤ１→ＶＳＳ２間の大電流、ＶＤＤ１→ＶＳＳ１間の大電流、トランジスタＱ１と抵抗Ｒ３を経由するＶＤＤ１→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【００１８】
図７(b)でも、ＶＳＳ１＞（ＶＳＳ２＋ＶBEQ4）になった時（ＶBEQ4はトランジスタＱ４のベース・エミッタ間電圧）に、ＶＳＳ１→Ｒ５→Ｑ４のベース・エミッタ→Ｎ２→ＭＮ４→ＶＳＳ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ４が導通してトランジスタＱ３にベース電流が流れる。このため、抵抗Ｒ４とトランジスタＱ４を経由するＶＤＤ１→ＶＳＳ２間の大電流、ＶＤＤ１→ＶＳＳ１間の大電流、トランジスタＱ３と抵抗Ｒ６を経由するＶＤＤ１→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【００１９】
本発明の目的は、上記のように電源電圧の高低の関係が所定の関係から崩れた場合であっても、ラッチアップ現象が発生しないようにしたレベルシフト回路を提供することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、請求項１に係る発明のレベルシフト回路は、信号出力端子となる第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備するレベルシフト回路において、前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなり、且つ前記電圧ＶＳＳ２の端子と前記電圧ＶＳＳ１の端子の間に、前記電圧ＶＳＳ２の端子がカソードとなり、前記ＶＳＳ１の端子がアノードとなるように、第１のダイオードが接続されている、ことを特徴とする。
請求項２にかかる発明のレベルシフト回路は、信号出力端子となる第１１のノードと第１２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ１とＶＳＳ１で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第１３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第３のインバータと、入力側が該第１３のノードに接続され出力側が第１４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第４のインバータと、前記第１１、第１２および第１３のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、前記第１１、第１２および第１４のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路とを具備するレベルシフト回路において、前記第３の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１３のノードに接続されドレインが第１５のノードに接続された第１１のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１５のノードに接続されソースが前記第１１のノードに接続された第１１のＮＭＯＳトランジスタと、ゲートとドレインが前記第１１のノードに接続されソースが第１７のノードに接続された第１５のＮＭＯＳトランジスタと、ドレインが前記第１７のノードに接続されゲートが前記第１２のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１３のＮＭＯＳトランジスタとからなり、前記第４の反転駆動回路は、ソースが前記電圧ＶＤＤ２の端子に接続されゲートが前記第１４のノードに接続されドレインが第１６のノードに接続された第１２のＰＭＯＳトランジスタと、ゲートが前記電圧ＶＤＤ１の端子に接続されドレインが前記第１６のノードに接続されソースが前記第１２のノードに接続された第１２のＮＭＯＳトランジスタと、ゲートとドレインが前記第１２のノードに接続されソースが第１８のノードに接続された第１６のＮＭＯＳトランジスタと、ドレインが前記第１８のノードに接続されゲートが前記第１１のノードに接続されソースが前記電圧ＶＳＳ１の端子に接続された第１４のＮＭＯＳトランジスタとからなり、且つ前記電圧ＶＤＤ２の端子と前記電圧ＶＤＤ１の端子の間に、前記電圧ＶＤＤ２の端子がカソードとなり、前記ＶＤＤ１の端子がアノードとなるように、第２のダイオードが接続されている、ことを特徴とする。
【発明の効果】
【００２１】
請求項１にかかる発明のレベルシフト回路によれば、電圧がＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にあるとき、ＶＤＤ１，ＶＳＳ１の電圧を入力して、ＶＤＤ２，ＶＳＳ２の電圧を出力することができる他に、電圧ＶＳＳ１，ＶＳＳ２が正規の電圧関係ＶＳＳ２＞ＶＳＳ１から反転して、ＶＳＳ１＞ＶＳＳ２になっても、第１のダイオードによってバイパス路が形成されているので、寄生のＰＮＰトランジスタと寄生のＮＰＮトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。
請求項２にかかる発明のレベルシフト回路によれば、電圧がＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係にあるとき、電圧ＶＤＤ１，ＶＤＤ２が正規の電圧関係ＶＤＤ２＞ＶＤＤ１から反転して、ＶＤＤ１＞ＶＤＤ２になっても、第２のダイオードによってバイパス路が形成されているので、寄生のＰＮＰトランジスタと寄生のＮＰＮトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。また、請求項１にかかる発明と反対に、ＶＤＤ２，ＶＳＳ２の電圧を入力して、ＶＤＤ１，ＶＳＳ１の電圧を出力することができる。
【発明を実施するための最良の形態】
【００２２】
＜実施例１＞
図１は実施例１のレベルシフト回路の構成を示す回路図である。図６に示した従来のレベルシフト回路とは、電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間に、第１のダイオードＤ１を、電圧ＶＳＳ１の端子側がアノード、電圧ＶＳＳ２の端子側がカソードとなるように接続した点が異なる。
【００２３】
図２(a)は、第１のダイオードＤ１の断面を示す図である。このダイオードＤ１はＰ型不純物低濃度の基板１１に直接形成されている。ＶＳＳ１＞ＶＳＳ２になった時、このダイオードＤ１が導通して電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間にバイパス路を形成するので、寄生のＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２に対してトリガ電流が供給されることはなく、それらトランジスタＱ１，Ｑ２からなる寄生サイリスタがターンオンすることが回避される。
【００２４】
図２(b)は、第１のダイオードＤ１の別の例の断面図を示す図である。このダイオードＤ１は、Ｐ型不純物低濃度の基板１１にＮ型不純物高濃度領域の島２２を形成し、その領域２２内にＰ型不純物低濃度領域の島２３を形成して、その島２３内にＮＰＮトランジスタＱ５を形成し、このトランジスタＱ５をダイオード接続することで、形成されている。
【００２５】
このように、実施例１のレベルシフト回路では、本来の電源電圧が、ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係で使用されるべきであるときに、何らかの理由によって、ＶＳＳ１＞ＶＳＳ２となる事態が発生したとしても、ダイオードＤ１によって、予め電圧ＶＳＳ１の端子と電圧ＶＳＳ２の端子の間にバイパス路が形成されているので、寄生のＰＮＰトランジスタ、ＮＰＮトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。
【００２６】
＜実施例２＞
図３は第２の実施例のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、電源電圧はＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係であり、図１で説明したレベルシフト回路と同じであるが、入力電圧がＶＤＤ２，ＶＳＳ２、出力電圧がＶＤＤ１，ＶＳＳ１であり、回路構成が図１の回路とは素子極性を反転した構成となっている。そして、本実施例では、電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間に、第２のダイオードＤ２を、電圧ＶＤＤ１の端子側がアノード、電圧ＶＤＤ２の端子側がカソードとなるように接続している。
【００２７】
３１はトランジスタＭＰ１５，ＭＮ１９からなる第３のインバータ、３２はトランジスタＭＰ１６，ＭＮ２０からなる第４のインバータである。３３は第２のラッチ回路であり、ノードＮ１１とＮ１２の間に、トランジスタＭＰ１３，ＭＮ１７からなるインバータとトランジスタＭＰ１４，ＭＮ１８からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。
【００２８】
３４はノードＮ１３の電圧がＶＤＤ２→ＶＳＳ２に反転するとき、ノードＮ１１，Ｎ１２の電圧を反転（ノードＮ１１をＶＳＳ１→ＶＤＤ１に反転、ノードＮ１２をＶＤＤ１→ＶＳＳ１に反転）させるための第３の反転駆動回路であり、トランジスタＭＮ１３，ＭＮ１５，ＭＮ１１，ＮＰ１１から構成されている。なお、トランジスタＭＮ１１，ＭＰ１１の導通抵抗はトランジスタＭＮ１３，ＭＮ１５の導通抵抗より小さく設定されている。
【００２９】
３５はノードＮ１４の電圧がＶＤＤ２→ＶＳＳ２に反転するとき、ノードＮ１１，Ｎ１２の電圧を反転（ノードＮ１１をＶＤＤ１→ＶＳＳ１に反転、ノードＮ１２をＶＳＳ１→ＶＤＤ１に反転）させるための第４の反転駆動回路であり、トランジスタＭＮ１４，ＭＮ１６，ＭＮ１２，ＭＰ１２から構成されている。なお、トランジスタＭＮ１２，ＭＰ１２の導通抵抗はトランジスタＭＮ１４，ＭＮ１６の導通抵抗より小さく設定されている。そして、信号入力端子ＩＮは第３のインバータ３１の入力側に接続され、信号出力端子ＯＵＴはノードＮ１１に接続されている。
【００３０】
さて、いま、信号入力端子ＩＮの電圧がＶＳＳ２であるときは、ノードＮ１３の電圧はＶＤＤ２、ノードＮ１４の電圧はＶＳＳ２となっている。また、ノードＮ１１の電圧はＶＳＳ１、ノードＮ１２の電圧はＶＤＤ１になっている。
【００３１】
この状態において、信号入力端子ＩＮの電圧がＶＳＳ２→ＶＤＤ２に変化したときは、次のように動作する。まず、ノードＮ１３の電圧がＶＤＤ２→ＶＳＳ２に変化することによりトランジスタＭＰ１１が導通し、ノードＮ１４の電圧がＶＳＳ２→ＶＤＤ２に変化することによりトランジスタＭＰ１２が遮断する。トランジスタＭＰ１１が導通することで、ノードＮ１５が電圧ＶＤＤ２の端子に対して低インピーダンス化するので、トランジスタＭＮ１１のソース、つまりノードＮ１１の電圧がＶＳＳ１から「ＶＤＤ１−Ｖｔｈ１１」（Ｖｔｈ１１はトランジスタＭＮ１１のしきい値電圧）の電圧に上昇する。この結果、ラッチ回路１３のトランジスタＭＮ１８，ＭＰ１４からなるインバータが駆動され、ノードＮ１２の電圧がＶＳＳ１に、ノードＮ１１の電圧がＶＤＤ１になる方向に変化し、反転する。
【００３２】
この遷移時に、第４の反転駆動回路３５の側のトランジスタＭＮ１４，ＭＮ１６については、トランジスタＭＮ１４は遮断状態から導通状態に移行し、トランジスタＭＮ１６は導通状態から遮断状態に移行するが、トランジスタＭＮ１４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１２を電圧ＶＳＳ１の端子に対して低インピーダンス化し、ノードＮ１２の電圧がＶＤＤ１→ＶＳＳ１に遷移する時間を短縮化させ、反転動作を高速化させる。
【００３３】
なお、このとき、第３の反転駆動回路３４の側のトランジスタＭＮ１３，ＭＮ１５については、トランジスタＭＮ１５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＮ１３が導通状態から遮断状態に変化するが、このときはトランジスタＭＰ１１，ＭＮ１１が先に導通しており、しかもその導通抵抗がトランジスタＭＮ１３，ＭＮ１５よりも小さく設定されているので、ノードＮ１１の電圧ＶＳＳ１方向への持ち下げ量はわずかであり、そのノードＮ１１を電圧ＶＤＤ１に反転させる動作に影響を与えることはない。
【００３４】
次に、信号入力端子ＩＮの電圧がＶＤＤ２→ＶＳＳ２に変化したときは、ノードＮ１３の電圧がＶＳＳ２→ＶＤＤ２に変化することによりトランジスタＭＰ１１が遮断し、ノードＮ４の電圧がＶＤＤ２→ＶＳＳ２に変化することによりトランジスタＭＰ１２が導通する。トランジスタＭＰ１２が導通することで、ノードＮ１６が電圧ＶＤＤ２の端子に対して低インピーダンス化するので、トランジスタＭＮ１２のソース、つまりノードＮ１２の電圧がＶＳＳ１から「ＶＤＤ１−Ｖｔｈ１２」（Ｖｔｈ１２はトランジスタＭＮ１２のしきい値電圧）の電圧に上昇する。この結果、ラッチ回路３３のトランジスタＭＮ１７，ＭＰ１３からなるインバータが駆動され、ノードＮ１１の電圧がＶＳＳ１に、ノードＮ１２の電圧がＶＤＤ１になる方向に変化し、反転する。
【００３５】
この遷移時に、第３の反転駆動回路３４の側のトランジスタＭＮ１３，ＭＮ１５については、トランジスタＭＮ１３は遮断状態から導通状態に移行し、トランジスタＭＮ１５は導通状態から遮断状態に移行するが、トランジスタＭＮ１３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１１を電圧ＶＳＳ１の端子に対して低インピーダンス化し、ノードＮ１１の電圧がＶＤＤ１→ＶＳＳ１に遷移する時間を短縮化させ、反転動作を高速化させる。
【００３６】
なお、このとき、第４の反転駆動回路３５の側のトランジスタＭＮ１４，ＭＮ１６については、トランジスタＭＮ１６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＮ１４が導通状態から遮断状態に変化するが、このときはトランジスタＭＰ１２、ＭＮ１２が先に導通しており、しかもその導通抵抗がトランジスタＭＮ１４，ＭＮ１６よりも小さく設定されているので、ノードＮ１２の電圧ＶＳＳ１の端子方向への持ち下げ量はわずかであり、そのノードＮ１２を電圧ＶＤＤ１に反転させる動作に影響を与えることはない。
【００３７】
このように、図３のレベルシフト回路によれば、ＶＤＤ２，ＶＳＳ２の電圧を入力して、ＶＤＤ１，ＶＳＳ１にレベルシフトされた出力信号を得ることができる。また、遷移時に、ＶＳＳ１方向に遷移するノードＮ１１又はＮ１２とＶＳＳ１側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。
【００３８】
ところが、この図３のレベルシフト回路では、第２のダイオードＤ２が接続されていないとき、何かの理由によって、電源関係がＶＤＤ１＞ＶＤＤ２になると、ＣＭＯＳ回路部分に形成される寄生のＰＮＰトランジスタとＮＰＮトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。
【００３９】
図４はこれを説明するための要部の断面図である。図４(a)はトランジスタＭＰ１３が導通したとき（ノードＮ１１＝ＶＤＤ１）の説明図であり、トランジスタＭＮ１７はＰ型不純物低濃度基板４１に直接形成され、トランジスタＭＰ１３はＮ型不純物低濃度領域の島４２内に形成され、トランジスタＭＮ１１はＮ型不純物高濃度領域の島４３内のＮ型不純物低濃度領域の島４４内に形成され、トランジスタＭＰ１１はＮ型不純物低濃度領域の島４５内に形成されている。ＰＮＰトランジスタＱ１１，Ｑ１２、ＮＰＮトランジスタＱ１３は寄生サイリスタを構成する寄生トランジスタ、Ｒ１１，Ｒ１２は寄生抵抗、Ｄ２１は寄生ダイオードである。
【００４０】
図４(b)はトランジスタＭＰ１４が導通したとき（ノードＮ１２＝ＶＤＤ１）の説明図であり、トランジスタＭＮ１８はＰ型不純物低濃度基板４１に直接形成され、トランジスタＭＰ１４はＮ型不純物低濃度領域の島４６内に形成され、トランジスタＭＮ１２はＮ型不純物高濃度領域の島４７内のＮ型不純物低濃度領域の島４８内に形成され、トランジスタＭＰ１２はＮ型不純物低濃度領域の島４９内に形成されている。ＰＮＰトランジスタＱ１４，Ｑ１５、ＮＰＮトランジスタＱ１６は寄生サイリスタを構成する寄生トランジスタ、Ｒ１３，Ｒ１４は寄生抵抗、Ｄ２２は寄生ダイオードである。
【００４１】
図４(a)では、ＶＤＤ１＞（ＶＤＤ２＋ＶD21＋ＶBEQ11 ）になった時（ＶD21はダイオードＤ２１の順方向電圧、ＶBEQ11はトランジスタＱ１１のベース・エミッタ間電圧）に、ＶＤＤ１→ＭＰ１３→Ｄ２１→Ｎ１５→Ｑ１１のベース・エミッタ→Ｒ１１→ＶＤＤ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ１１が導通してトランジスタＱ１３にベース電流が流れる。このため、抵抗Ｒ１１とトランジスタＱ１３を経由するＶＤＤ２→ＶＳＳ１間の大電流、トランジスタＱ１２と抵抗Ｒ１２を経由するＶＤＤ２→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【００４２】
図４(b)でも、ＶＤＤ１＞（ＶＤＤ２＋ＶD22＋ＶBEQ14 ）になった時（ＶD22はダイオードＤ２２の順方向電圧、ＶBEQ14はトランジスタＱ１４のベース・エミッタ間電圧）に、ＶＤＤ１→ＭＰ１４→Ｄ２２→Ｎ１６→Ｑ１４のベース・エミッタ→Ｒ１３→ＶＤＤ２のルートでトリガ電流I_triggerが流れ、これにより、トランジスタＱ１４が導通してトランジスタＱ１６にベース電流が流れる。このため、抵抗Ｒ１３とトランジスタＱ１６を経由するＶＤＤ２→ＶＳＳ１間の大電流、トランジスタＱ１５と抵抗Ｒ１４を経由するＶＤＤ２→ＶＳＳ１間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【００４３】
しかし、本実施例では、前記したように、電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間に、第２のダイオードＤ２を、電圧ＶＤＤ１の端子側がアノード、電圧ＶＤＤ２の端子側がカソードとなるように接続しているので、ラッチアップ現象の発生を回避できる。
【００４４】
図５は、第２のダイオードＤ２の断面図を示す図である。このダイオードＤ２は、Ｐ型不純物低濃度の基板４１にＮ型不純物高濃度領域の島４９を形成し、その領域４９内にＮ型不純物低濃度領域の島５０を形成して、その島５０内に形成されている。なお、このダイオードＤ２は、図２(a)に示したダイオードＤ１のように基板に直接形成しても、また図２(b)に示したトランジスタＱ５のようにダイオード接続トランジスタで形成してもよい。
【００４５】
このように、実施例２のレベルシフト回路では、本来の電源電圧が、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳ１、且つＶＤＤ２＞ＶＳＳ２の関係で使用されるべきであるときに、何らかの理由によって、ＶＤＤ１＞ＶＤＤ２となる事態が発生したとしても、ダイオードＤ２によって、予め電圧ＶＤＤ１の端子と電圧ＶＤＤ２の端子の間にバイパス路が形成されているので、寄生のＰＮＰトランジスタ、ＮＰＮトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。また、実施例１ではＶＤＤ１，ＶＳＳ１を入力してＶＤＤ２，ＶＳＳ２にレベルシフトすることはできなかったが、実施例２ではそのレベルシフトが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１のレベルシフト回路の回路図である。
【図２】(a)は実施例１のレベルシフト回路の要部の一例の断面図、(b)は同要部の別の一例の断面図である。
【図３】本発明の実施例２のレベルシフト回路の回路図である。
【図４】(a)、(b)は図３のレベルシフト回路からダイオードＤ２を除去したときに発生するラッチアップの説明用の断面図である。
【図５】実施例２のレベルシフト回路の要部の一例の断面図である。
【図６】従来のレベルシフト回路の回路図である。
【図７】(a)は図６のレベルシフト回路のラッチアップ発生の説明用の断面図、(b)は同ラッチアップ発生の説明用の別の断面図である。
【符号の説明】
【００４７】
１：第１のインバータ、２：第２のインバータ、３：第１のラッチ回路、４：第１の反転駆動回路、５：第２の反転駆動回路
３１：第３のインバータ、３２：第４のインバータ、３３：第２のラッチ回路、３４：第３の反転駆動回路、３５：第４の反転駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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