(57)【要約】【課題】本発明は、クロックを数多く変更可能で、ＬＳＩのクロック入力用のピン数を大幅に削減でき、クロックが安定したら自動的に信号入力用のピンに変更できる入出力端子共用クロック周波数選択発振回路を提供することを目的とする。【解決手段】選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示すロック信号を出力するＰＬＬ発振回路２と、入力手段を介して入力される入力信号を保持しＰＬＬ発振回路２に選択信号として出力するフリップフロップと、入力手段とフリップフロップとの間に設けられ該入力手段からの入力信号をフリップフロップへ伝達すると共に、ＰＬＬ発振回路２からのロック信号が入力されると入力手段からの信号をＩ／Ｏ制御回路４へ伝達するよう切換えるＩ／Ｏ切換え回路３とを備えたことを特徴とする。【選択図】図１
2009187258.tif 000002
【特許請求の範囲】
【請求項１】
選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力する発振手段と、
入力手段を介して入力される入力信号を保持し前記発振手段に選択信号として出力する保持手段と、
前記入力手段と前記保持手段との間に設けられ該入力手段からの入力信号を該保持手段へ伝達すると共に、前記発振手段からの安定信号が入力されると前記入力手段からの信号を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路。
【請求項２】
選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力する発振手段と、
入力手段を介して入力される入力信号を保持すると共に、安定信号が入力されることにより保持された内容を固定し前記発振手段に選択信号として出力する保持手段と、
前記入力手段に接続された前記発振手段とは異なる制御手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路。
【請求項３】
複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、
外部へ接続される複数の入力端子と、
前記入力端子のプルアップ／プルダウンの状態を各々保持し前記ＰＬＬ発振回路の入力信号線の各々に出力すると共に、クロックの入力により保持情報を更新する複数のラッチ回路と、
前記ＰＬＬ発振回路からの安定信号が入力されることによりラッチ回路へのクロックの供給を停止するクロック供給停止回路と、
前記入力端子に接続された前記発振手段とは異なる制御手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路。
【請求項４】
複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、
外部へ接続される複数の入力端子と、
前記入力端子のプルアップ／プルダウンの状態を各々保持し前記ＰＬＬ発振回路の入力信号線の各々に出力する複数のラッチ回路と、
前記入力端子と前記ラッチ回路との間に設けられ該入力端子の状態を該ラッチ回路へ伝達すると共に、前記ＰＬＬ発振回路からの安定信号が入力されると前記入力端子の状態を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路。
【請求項５】
複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、
外部へ接続される複数の入力端子と、
前記入力端子のプルアップ／プルダウンの状態を各々保持し前記ＰＬＬ発振回路の入力信号線の各々に出力すると共に、クロックの入力により保持情報を更新する複数のラッチ回路と、
前記ＰＬＬ発振回路からの安定信号が入力されることによりラッチ回路へのクロックの供給を停止するクロック供給停止回路と、
前記入力端子と前記ラッチ回路との間に設けられ該入力端子の状態を該ラッチ回路へ伝達すると共に、前記ＰＬＬ発振回路からの安定信号が入力されると前記入力端子の状態を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のクロック選択のために必要となる端子の数を削減でき、半導体集積回路に加えるクロック周波数が安定したら自動的にこの端子を半導体集積回路内の他の回路の入出力端子などに転用することができる入出力端子共用クロック周波数選択発振回路に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサの動作クロックなどからも分るように、半導体集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｃｉｒｃｕｉｔ、以下ＬＳＩ）の動作クロックは高速化しており、既にＧＨｚクラスのマイクロプロセッサが普及しつつある。
【０００３】
しかし、ＬＳＩの入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、以下Ｉ／Ｏ）端子を通して入出力される外部機器の信号はＧＨｚクラスにまでは及ばず、ＬＳＩの品質検査を行うときには、オンチップメモリを使い、Ｉ／Ｏ端子の入出力信号が低速であっても動作可能とすることで検査を行っている。なお、このオンチップメモリをＬＳＩに搭載するのは消費電力、サイズ、コストの面で課題を残すものである。しかし、このような環境でオンチップメモリを搭載せずにＬＳＩの通常の動作速度より遅い速度で検査を行った場合、高速動作における検査結果が適切であるかどうかは分らない。
【０００４】
すなわち、５００ＭＨｚの動作速度のＬＳＩに対して、仮にＬＳＩが不良品である場合、２００ＭＨｚのクロック周波数で検査したときは正常に動作するが、３００ＭＨｚ、５００ＭＨｚでは正常に動作しない可能性がある。このため、検査時にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、高速バス、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の高速動作部の周波数が通常時のクロック周波数より高くなるように、第２ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を設け、逓倍率を変更することによりクロック数を上げるクロック生成回路が提案されている（特許文献１参照）。これにより、クロック周波数を高めた状態で検査ができるようになる。そして、オンチップメモリを搭載する必要がなくなる可能性もある。
【０００５】
さらに、ＬＳＩの検査に限られないが、システムに応じて動作クロックの周波数を変更するとき、予め内部発振回路の逓倍数や分周数などをセレクタなどで切換えられるようにしておき、それを必要数の外部専用端子によって選択できるようにすることも考えられる。しかし、システムとして専用端子に割り当てられる数が限られるため、選択できる周波数の組み合わせも限られてしまい、実用性に課題を残す。
【０００６】
また、例えば、ＬＳＩの動作モードにも低消費電力モードなどの複数の動作モードがあり、各モードにおいて正常に動作しなければならない。また、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）対策でクロック周波数をずらさなければならない場合もある。しかし、複数の動作モードに応じて単純に動作クロックを可変にするためには、複数のクロック入力に割り当てられる端子数がモードの数に比例して増加し、セレクタを使用しても選択できる周波数の組み合わせも限られてしまう。
【０００７】
これに関連するものとして、例えばエミュレータに関するものではあるが、低消費電力モードにおいてブレークが発生したとき、ブレーク中はマイクロコンピュータを高速で動作させ、ブレークが終了したときはマイクロコンピュータを正確に元の低消費電力モードで動作できるようにするスイッチを備えたクロック制御回路が提案されている（特許文献２参照）。
【０００８】
これは、クロック信号の周波数を設定する設定手段と、クロック制御回路により発生されるクロック信号の周波数に関する情報をリアルタイムに保持する状態保持手段とを設け、低い周波数のクロック信号によってマイクロコンピュータが動作しているときにブレークが発生した場合には、スイッチを切換えて、ブレーク中はクロック制御回路により高い周波数のクロック信号を発生させてマイクロコンピュータを高速で動作させ、ブレーク処理終了後に上記状態保持手段の内容を上記設定手段に設定して、クロック信号の周波数を元に戻して動作を再開させるようにするものである。
【０００９】
この状態保持手段は、実行中の動作モードに関する情報や、分周比等最新の状態に関する情報を保持するステータスレジスタであり、ブレーク時、このレジスタの値をスタックエリアに退避しておき、復帰時コントロールレジスタに設定するものである。
【００１０】
このほか、ＬＳＩの端子を検査用の端子と通常の信号用の入出力端子とで共用する入出力回路も提案されている。すなわち、入出力回路は切換え用のセレクタとフリップフロップを設けた構成を備えている（特許文献３参照）。
【００１１】
以上説明したのはＬＳＩの検査を行う場合やＥＭＣ対策などの理由であるが、同一のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を同種のシステムに搭載できたら製造コスト低減になるという理由もある。共通のＡＳＩＣのクロック周波数を選択可能にして複数のシステムに搭載し、その選択に利用した端子を各システムでＩ／Ｏ端子として利用したいという理由である。多機能のシステム、例えば複合機（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｐｒｏｄｕｃｔ、ＭＦＰ）などでは特定用途の多数のＡＳＩＣが搭載されているが、現状をいえば、このＡＳＩＣは仕様の異なるＭＦＰごとにそれぞれ個別に開発、製造されている。このようなシステムにおいて、１個のＡＳＩＣを同じシリーズにおいて共用できれば、システムの開発費用を大きくコストダウンさせることができる。
【特許文献１】特開２００５−２１４９３９号公報
【特許文献２】特開２００１−０８４１５９号公報
【特許文献３】特開２０００−１９３７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上説明したようにＬＳＩの検査を行うときには、ＬＳＩの通常の動作速度より遅い速度で入出力を行った場合、高速動作での検査が適切に行われない場合がある。（特許文献１）のクロック生成回路は第２ＰＬＬを設け、逓倍率を変更するだけで、端子数の削減には結びつかない。そして、（特許文献１）のクロック生成回路は接続先の回路に対する入力クロックを切換えるものである。また、ＬＳＩテスターによる検査でＰＬＬを使うと、ＰＬＬが安定するまで時間がかかりすぎるため、テストベクタが長くなり、途中どんな周波数が出力されるかも不明なので、実現性に疑問が残る。実際の検査では、第１ＰＬＬはスルーモードにするなどして直接任意のクロックを入力するのが普通である。
【００１３】
また、（特許文献２）のクロック制御回路は、低い周波数のクロック信号によってマイクロコンピュータが動作しているときにブレークが発生した場合には、スイッチを切換えて、高い周波数のクロック信号を発生させてマイクロコンピュータを高速で動作させ、ブレーク処理終了後に状態保持手段の内容を上記設定手段に設定してクロック信号の周波数を元に戻して動作を再開させる。そして、状態保持手段は実行中の動作モードに関する情報や分周比等最新の状態に関する情報を保持するステータスレジスタであり、再開時にコントロールレジスタに設定される。従って、ソフトウェア的な処理であって、クロック入力回路と、通常の信号を入力する演算回路とを分離して、クロック入力を続けながら、通常の信号に対してマイクロコンピュータで処理させるハードウェア的なものではない。そして、端子数の削減にはつながらないものである。
【００１４】
この点、（特許文献３）の入出力回路は、ＬＳＩの端子を検査用の端子と通常の信号用の端子とで共用することができる。しかし、（特許文献３）の入出力回路は共用する端子の対象が特定（検査用）の１本の端子にすぎない。すなわち、テストモードにしたときに、テスターから対象の回路に任意の値を入力したり、回路の出力をテスターに取り出したりするための特定の端子（回路への入り口）を、同じ回路に対して通常の信号を入力できるように切換えるものである。
【００１５】
これはＬＳＩに対して複数の周波数の中から１個の周波数のクロックを選び、その選択をするために使用し、その後自由になった複数のクロック選択端子をそのまま汎用の信号用の端子として共用するものではない。また、これは１つのＡＳＩＣを共用化するためのハードウェア的な回路でもないし、例えばＭＦＰなどのシステムで、低電力消費モード、通常モードなどのモードに対応してそれぞれに必要な周波数のクロックを入力できるものでもない。そして、何よりも（特許文献３）の入出力回路は、クロックの周波数の変更を行ったときに自動的にクロック入力用の端子を信号入力用の端子に切換えるものではない。
【００１６】
そこで本発明は、クロック周波数を多数変更することができ、ＬＳＩの端子数を大幅に削減でき、クロックが安定したら周波数選択のために使用した端子を自動的に信号入力用の端子に利用できる入出力端子共用クロック周波数選択発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
このような問題を解決するために本発明の入出力端子共用クロック周波数選択発振回路は、選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力する発振手段と、入力手段を介して入力される入力信号を保持し発振手段に選択信号として出力する保持手段と、入力手段と保持手段との間に設けられ該入力手段からの入力信号を該保持手段へ伝達すると共に、発振手段からの安定信号が入力されると入力手段からの信号を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする。
【発明の効果】
【００１８】
本発明の入出力端子共用クロック周波数選択発振回路によれば、選択信号を入力することによってクロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したら選択信号を入力した端子を自動的に所定の制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【発明を実施するための最良の形態】
【００１９】
上記課題を解決するために本発明の請求項１の発明は、選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力する発振手段と、入力手段を介して入力される入力信号を保持し発振手段に選択信号として出力する保持手段と、入力手段と保持手段との間に設けられ該入力手段からの入力信号を該保持手段へ伝達すると共に、発振手段からの安定信号が入力されると入力手段からの信号を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路である。
【００２０】
この構成によって、選択信号を入力することによってクロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したら選択信号を入力した端子を自動的に所定の制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【００２１】
本発明の請求項２の発明は、選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力する発振手段と、入力手段を介して入力される入力信号を保持すると共に、安定信号が入力されることにより保持された内容を固定し発振手段に選択信号として出力する保持手段と、入力手段に接続された発振手段とは異なる制御手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路である。
【００２２】
この構成によって、選択信号を入力することによってクロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したら選択信号を入力した端子を自動的に発振手段とは異なる制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【００２３】
本発明の請求項３の発明は、複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、外部へ接続される複数の入力端子と、入力端子のプルアップ／プルダウンの状態を各々保持しＰＬＬ発振回路の入力信号線の各々に出力すると共に、クロックの入力により保持情報を更新する複数のラッチ回路と、ＰＬＬ発振回路からの安定信号が入力されることによりラッチ回路へのクロックの供給を停止するクロック供給停止回路と、入力端子に接続されたＰＬＬ発振回路とは異なる制御手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路である。
【００２４】
この構成によって、複数の入力信号線から選択信号をＰＬＬ発振回路に入力することによって、クロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したらＰＬＬ発振回路から安定信号をクロック供給停止回路に出力してラッチ回路へのクロック信号の供給を停止して、選択信号を入力した端子を自動的に発振手段とは異なる制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【００２５】
本発明の請求項４の発明は、複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、外部へ接続される複数の入力端子と、入力端子のプルアップ／プルダウンの状態を各々保持しＰＬＬ発振回路の入力信号線の各々に出力する複数のラッチ回路と、入力端子とラッチ回路との間に設けられ該入力端子の状態を該ラッチ回路へ伝達すると共に、ＰＬＬ発振回路からの安定信号が入力されると入力端子の状態を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路である。
【００２６】
この構成によって、複数の入力信号線から選択信号をＰＬＬ発振回路に入力することによって、クロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したらＰＬＬ発振回路から安定信号をクロック供給停止回路に出力してラッチ回路へのクロック信号の供給を停止して、選択信号を入力した端子を自動的にＰＬＬ発振回路とは異なる制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【００２７】
本発明の請求項５の発明は、複数の入力信号線を有し、該入力信号線の各々の状態に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示す安定信号を出力するＰＬＬ発振回路と、外部へ接続される複数の入力端子と、入力端子のプルアップ／プルダウンの状態を各々保持しＰＬＬ発振回路の入力信号線の各々に出力すると共に、クロックの入力により保持情報を更新する複数のラッチ回路と、ＰＬＬ発振手段からの安定信号が入力されることによりラッチ回路へのクロックの供給を停止するクロック供給停止回路と、入力端子とラッチ回路との間に設けられ該入力端子の状態を該ラッチ回路へ伝達すると共に、ＰＬＬ発振回路からの安定信号が入力されると入力端子の状態を所定の制御手段へ伝達するよう切換える切換え手段とを備えたことを特徴とする入出力端子共用クロック周波数選択発振回路である。
【００２８】
この構成によって、複数の入力信号線から選択信号をＰＬＬ発振回路に入力することによって、クロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したらＰＬＬ発振回路から安定信号をクロック供給停止回路に出力して保持情報を更新するラッチ回路へのクロック信号の供給を停止して、選択信号を入力した端子を自動的にＰＬＬ発振回路とは異なる制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【００２９】
（実施の形態１）
本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路の全体の構成について説明する。図１は本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路の全体のブロック図を示す。図１において、１はＬＳＩのクロック周波数を選択するための入出力端子共用クロック周波数選択発振回路であって、所定の周波数でクロックの発振が安定した後は、この周波数選択のために使用した端子Ｐ０，Ｐ１，Ｐ２、Ｄ０，Ｄ１，Ｄ２を、特別に操作，入力などせずに自動的に入出力制御回路（以下、Ｉ／Ｏ制御回路）の汎用のＩ／Ｏ端子（スリーステート端子などを含む）として利用することができるクロック周波数選択発振回路である。
【００３０】
次に、２はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）発振回路（本発明における発振手段）であり、入力信号と出力信号との位相差を検出し、ＶＣＯ（Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒｓ、電圧制御発振回路）とフィードバックループから構成され、選択された周波数で正確に同期がとれた出力クロック信号（本発明における選択信号に応じた所定の周波数のクロック信号）を出力することができる。３は入出力端子共用クロック周波数選択発振回路１のクロック周波数選択発振回路としてのクロック周波数を選択するときに用いる各端子Ｐ０，Ｐ１，Ｐ２、Ｄ０，Ｄ１，Ｄ２をクロック安定化後に、Ｉ／Ｏ制御回路に接続するためのＩ／Ｏ切換え回路（本発明における切換え手段）である。
【００３１】
図１に示す４は、ＬＳＩと外部周辺機器などとのインターフェイスであるＩ／Ｏ制御回路（本発明における発振手段とは異なる制御手段）である。このＩ／Ｏ制御回路４とＩ／Ｏ切換え回路３との間は、実施の形態１の場合６本の信号線４１，４２，４３，４４，４５，４６で接続されている。同様に、Ｉ／Ｏ切換え回路３とＰＬＬ発振回路２との間は６本のクロック選択信号入力線７１，７２，７３，７４，７５，７６（本発明における複数の入力信号線）で接続されている。
【００３２】
また、５は入出力端子共用クロック周波数選択発振回路１にクロック信号を入力するための入力クロック端子（ＣＬＫＩＮ端子）であり、６は入出力端子共用クロック周波数選択発振回路１において周波数が変更された出力クロック信号を出力するための出力クロック端子（ＣＬＫＯＵＴ端子）である。
【００３３】
また、７は本実施の形態１における入出力端子共用クロック周波数選択発振回路１のクロック選択端子であり、端子Ｐ０，Ｐ１，Ｐ２、Ｄ０，Ｄ１，Ｄ２からなる。このクロック選択端子７は各端子に個別にクロック選択信号の入力を行うことができる選択手段（例えば物理的なスイッチでもよい）に接続される。後で詳述もするが、クロック選択端子７にはそれぞれプルアップ電圧、プルダウン電圧が印加（本発明における入力端子のプルアップ／プルダウン）されており、周波数変更するときには選択手段によってそれぞれでプルアップ／プルダウン電圧が交換的に切換えられ、これによりＨ信号，Ｌ信号が入出力端子共用クロック周波数選択発振回路１に加えられる。なお、以下「１」はＨ信号、「０」はＬ信号を意味するものとして説明するが、逆に「１」はＬ信号、「０」はＨ信号を意味するものとしてもよい。
【００３４】
ここで、図１に示す端子Ｐ０，Ｐ１，Ｐ２はＰＬＬ発振回路２のクロック周波数を逓倍するための逓倍数ｎを指定するための信号を入力するもので、例えば選択手段からＰ０＝１，Ｐ１＝１，Ｐ２＝０のクロック選択信号の入力を行った場合、逓倍数ｎ＝８が割り当てられる。
【００３５】
また、端子Ｄ０，Ｄ１，Ｄ２はＰＬＬ発振回路２のクロック周波数を分周するための分周数ｍを指定するための信号を入力するもので、例えば選択手段からＤ０＝１，Ｄ１＝１，Ｄ２＝０のクロック選択信号の入力を行った場合、分周数ｍ＝４が割り当てられる。なお、上述したとおり端子Ｐ０，Ｐ１，Ｐ２、Ｄ０，Ｄ１，Ｄ２はプルアップされるのでも、プルダウンされるのでもよく、これは適宜決定されればよい。図１においては、１，０，１，０，１，０で決定される値を常用するため、Ｐ０，Ｐ２，Ｄ１はプルアップ、Ｐ１，Ｄ０，Ｄ２はプルダウンされている。
【００３６】
従って、出力クロック信号の周波数選択を行うとき、６本の端子Ｐ０，Ｐ１，Ｐ２、Ｄ０，Ｄ１，Ｄ２に選択手段を使って例えば順にそれぞれ１，１，０，１，１，０のクロック選択信号が加わるように入力を行うと、入出力端子共用クロック周波数選択発振回路１に加えられる入力クロック信号が例えば１２ＭＨｚであった場合、その出力クロックは１２×８／４＝２４ＭＨｚにすることができる。なお、逓倍、分周の詳細は後述する。
【００３７】
さて、この端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０はいずれもクロック周波数を選択するときに用いるが、一旦その出力クロックの周波数が安定したら、Ｉ／Ｏ切換え回路３によって端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０の接続先が切換えられ、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０はＰＬＬ発振回路２から切り離され、６本の信号線４１，４２，４３，４４，４５，４６によってＩ／Ｏ制御回路４と接続される。そして、この切換えを行うときには後述するフリップフロップ３７への入力クロック信号の供給は停止され、かつこの端子の選択状態（プルアップ／プルダウンの状態）はＩ／Ｏ切換え回路３に設けられたフリップフロップ３７に保持されるため、ＰＬＬ発振回路２で端子状態に応じて周波数が変更されて出力クロック端子６から出力クロック信号としてＬＳＩなどに出力される。
【００３８】
図１において、８はロック信号（本発明における安定信号）を出力するロック信号出力端子（ＬＯＣＫ端子）である。ＰＬＬ発振回路２での出力クロック信号が安定したとき、Ｉ／Ｏ切換え回路３にクロック選択端子７のクロック選択系からの切り離しを命じるためにＰＬＬ発振回路２から出力される信号であり、ＰＬＬ発振回路２は出力クロックの周波数が安定した場合に安定信号を出力する機能が備わっているためこの安定信号をロック信号として用いる。このロック信号が出力されると、この信号を受けて、クロック選択端子７の端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０はクロック選択信号入力線７１，７２，７３，７４，７５，７６を使ったクロック選択系からフリーの状態となり、Ｉ／Ｏ切換え回路３が各端子を信号線４１，４２，４３，４４，４５，４６経由でＩ／Ｏ制御回路４と接続することにより、それ以降は端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０は汎用のＩ／Ｏ端子として機能する。
【００３９】
次に、実施の形態１におけるＰＬＬ発振回路２の内部構成について説明する。図２は本発明の実施の形態１におけるＰＬＬ発振回路のブロック図である。ＰＬＬ発振回路２の機能は入力クロックを逓倍、分周して任意の出力クロックとして出力すると共に、出力クロックが安定してからはこの出力クロックで継続して発振できるように、フリップフロップにクロック選択端子７の端子状態を記憶するためロック信号を出力するものである。
【００４０】
図２において、２１はＰＬＬ回路であり、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を構成するフィードバックループによって入力信号と出力信号との位相差を検出し、この位相差の電圧によってＰＬＬ回路２１内部のＶＣＯを制御し、正確に同期した周波数のクロック信号を出力する。なお、ＰＬＬは通常フィードバックループ、位相比較器、フィルタ、ＶＣＯ、分周回路などからなる。図２に示したＰＬＬ回路２１はこの位相比較器、フィルタ、ＶＣＯなどで構成される。
【００４１】
次に、図２に示す２２は分周回路、２３は分周回路である。分周回路２２は端子Ｐ０，Ｐ１，Ｐ２から入力手段によってクロック選択信号入力線７１，７２，７３経由で逓倍数ｎ倍を決定する選択信号が入力されると、ＰＬＬ回路２１の出力信号に対して分周数ｎの周波数をＰＬＬ回路２１に帰還させる。このフィードバックされた周波数と入力信号の周波数が比較され、ＰＬＬ回路２１からはＶＣＯの作用で正確に逓倍数ｎ倍の周波数の出力信号が出力される。この出力信号は、端子Ｄ０，Ｄ１，Ｄ２からクロック選択信号入力線７４，７５，７６経由で分周数ｍを決定する選択信号が入力された場合、分周回路２３において分周数ｍで分周され、この分周された周波数の信号が出力クロック端子６から出力クロック信号として出力される。
【００４２】
図２では、端子Ｐ０，Ｐ１，Ｐ２が分周回路２２に接続され、端子Ｄ０，Ｄ１，Ｄ２が分周回路２３に接続されているが、実際には端子Ｐ０，Ｐ１，Ｐ２及び端子Ｄ０，Ｄ１，Ｄ２と、分周回路２２及び分周回路２３との間にはそれぞれクロック選択信号入力線７１，７２，７３、クロック選択信号入力線７４，７５，７６、Ｉ／Ｏ切換え回路３が設けられている。しかし、図２においてはこれらは図示されていない。
【００４３】
図３は本発明の実施の形態１におけるＰＬＬ発振回路における分周回路の逓倍数及び分周回路の分周数とクロック選択端から入力される選択信号との関係を示す図で、この逓倍数ｎ及び分周数ｍによって決定される出力クロック信号の周波数について示している。逓倍数ｎ、分周数ｍの場合に、入力クロック（ＣＬＫＩＮ）と出力クロック（ＣＬＫＯＵＴ）の関係は、ＣＬＫＯＵＴ＝（ｎ／ｍ）×ＣＬＫＩＮで表される関係となる。単位はＨｚである。一例として、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０の選択信号が順に１，０，１，０，１，０だとすると、図３に示すようにｎ＝３２、ｍ＝３となり、ＣＬＫＩＮ＝１２ＭＨｚの場合には、ＣＬＫＯＵＴ＝１２８ＭＨｚとなる。
【００４４】
続いて、Ｉ／Ｏ切換え回路３の詳細について説明する。図４は本発明の実施の形態１におけるＩ／Ｏ切換え回路のブロック図を示している。図４において、３１はＰＬＬ発振回路２の発振周波数が安定したときＰＬＬ発振回路２からロック信号が出力されると、入力クロック信号のフリップフロップ３７への入力を遮断（停止）し、周波数が不安定な状態では入力クロック信号をフリップフロップ３７に入力させるクロック入力セレクタ（本発明におけるクロック供給停止回路）である。３２はＩ／Ｏバッファ・周波数選択切換え回路であって、各端子における入出力とクロックの周波数選択を切換えるための回路である。
【００４５】
また、３３はＩ／Ｏバッファ・周波数選択切換え回路３２に設けられた出力バッファであり、３４はＩ／Ｏバッファ・周波数選択切換え回路３２に設けられた入力バッファである。この出力バッファ３３と入力バッファ３４にはそれぞれ制御端子（一方が反転端子）が設けられており、クロック選択端子７をＩ／Ｏ端子、クロック周波数選択の端子の入力端子として使用する場合には、この制御端子にＩ／Ｏ制御回路４からイネーブル信号（例えば、Ｌレベル）を加えると、入力バッファ３４をＯＮ状態、出力バッファ３３をＯＦＦ状態にすることができ、クロック選択端子７、例えば端子Ｐ０からの入力を後述するセレクタ３５に入力することができる。そして、このとき同時に、このセレクタ３５の制御端子にロック信号を入力すれば、セレクタ３５の接続先をＰＬＬ発振回路２側からＩ／Ｏ制御回路４側に切換えることができる。すなわち、ロック信号が入力されない状態ではセレクタ３５はＰＬＬ発振回路２に接続されているが、ロック信号が入力された状態になるとＩ／Ｏ制御回路４に接続される。
【００４６】
クロック選択端子７をＩ／Ｏ端子の出力端子として使用する場合には、上記したようにセレクタ３５にロック信号が入力されると共に、入力バッファ３４と出力バッファ３３の制御端子にイネーブル信号（例えば、Ｈレベル）が加えられる必要がある。このとき、出力バッファ３３がＯＮ状態、入力バッファ３４がＯＦＦ状態となって、Ｉ／Ｏ制御回路４からの信号はセレクタ３５、出力バッファ３３を介してクロック選択端子７に接続され、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０からそれぞれクロック選択信号以外の信号を出力することができる。このとき、ＰＬＬ発振回路２は後述するフリップフロップ３７の作用で独自に出力クロックを継続して発振し続ける。
【００４７】
従って、実施の形態1の入出力端子共用クロック周波数選択発振回路１を使うと、クロック選択端子７を本来の周波数選択のための選択用の端子に使用する場合と、また、Ｉ／Ｏ端子の信号入出力用の入力端子として転用する場合の、いずれの場合においても使用することができる。
【００４８】
なお、出力バッファ３３と入力バッファ３４の制御端子にイネーブル信号を伝送する制御線４１ｂ，４２ｂ，４３ｂ，・・，４６ｂをそれぞれ別の２線にしてもよく、この場合、出力バッファ３３と入力バッファ３４の一方をＯＮ状態、他方をＯＦＦ状態とするだけでなく、両者を独立に動作でき、出力バッファ３３と入力バッファ３４を同時に共にＯＦＦ状態とすることが可能になる。このときクロック選択端子７を入出力のための端子のほかにハイインピーダンスの状態にすることができ、クロック選択端子７をスリーステート端子として利用することが可能になる。
【００４９】
そして図４において、３５は、クロック選択端子７を（ａ）発振周波数の選択のために使用するか、（ｂ）出力クロック信号が安定した後にＰＬＬ発振回路２からロック信号が入力されるとフリップフロップ３７（本発明における保持手段、ラッチ回路）への入力クロック信号の供給を停止すると共に、Ｉ／Ｏ制御回路４と端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０間にバッファ回路を構成してクロック選択端子７をＩ／Ｏ端子として使用可能にするか、のいずれかを選択するためのセレクタ（本発明におけるクロック供給停止回路）である。これはすべての端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０にそれぞれ設けられており、上記（ａ），（ｂ）を選択できる。
【００５０】
さらに、３７は発振する周波数が安定した後に、入力クロックをＰＬＬ発振回路２に出力し継続して所定周波数の入力クロックを発振させるためのフリップフロップ（本発明における保持手段、ラッチ回路）である。図４のフリップフロップ３７はＤフリップフロップであって、セレクタ３５にＰＬＬ発振回路２からのロック信号が入力されず、セレクタ３５の接続先がフリップフロップ３７になっている状態では、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０からの各入力に従い、Ｄ端子入力＝１または０となる。
【００５１】
例えば、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０の入力が例えば順に１，０，１，０，１，０であったとすると、フリップフロップ３７のＤ端子入力＝１，０，１，０，１，０となり、各フリップフロップ３７のＱ端子からの出力は１クロックだけ遅延して出力することになるが、Ｑ端子出力＝１，０，１，０，１，０が出力される。入力クロックごとに各端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０のプルアップ／プルダウンの状態がラッチされ、クロック選択信号入力線７１，７２，７３，７４，７５，７６を使ってＰＬＬ発振回路２に入力クロック選択信号ｐ２，ｐ１，ｐ０，ｄ２，ｄ１，ｄ０として出力される。なお、フリップフロップ３７はＤフリップフロップに限られないのは当然である。
【００５２】
これに対し、セレクタ３５がＰＬＬ発振回路２からのロック信号で、セレクタ３５の接続先がＩ／Ｏ制御回路４側になっている場合には入力バッファ３４とＩ／Ｏ制御回路４とが接続される。そして、このときフリップフロップ３７への入力クロック信号の供給が停止されるため、セレクタ３５にロック信号が入力される前の端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０のプルアップ／プルダウンの状態が保持（記憶）され、セレクタ３５にロック信号が入力された後は入力クロック選択信号ｐ２，ｐ１，ｐ０，ｄ２，ｄ１，ｄ０が継続してフリップフロップ３７よりＰＬＬ発振回路２に出力される。
【００５３】
図４の４１，４２，４３，・・，４６はＩ／Ｏ制御回路４とＩ／Ｏバッファ・周波数選択切換え回路３２との間をつなぐ２種類の信号線であり、４１ａ，４２ａ，４３ａ，・・，４６ａは端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０をＩ／Ｏ端子として使用するときＩ／Ｏバッファ・周波数選択切換え回路３２とＩ／Ｏ制御回路４とを接続する入出力信号線である。そして、４１ｂ，４２ｂ，４３ｂ，・・，４６ｂは出力バッファ３３と入力バッファ３４の動作状態を切換えるための制御線である。上述したようにクロック選択端子７をスリーステート端子として利用するときは、制御線４１ｂ，４２ｂ，４３ｂ，・・，４６ｂを別々の２線とし、入力バッファ３４と出力バッファ３３をＩ／Ｏ制御回路４にそれぞれ独立して接続すればよい。
【００５４】
続いて、端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０がクロック選択入力端子として使用でき、クロックの周波数が安定した後にＩ／Ｏ端子などとして転用可能になることを、タイミングチャートに基づいて説明する。図５は本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路の動作のタイミングチャートである。
【００５５】
図５（ａ）のタイミングチャートのように、所定周波数の入力クロック（ＣＬＫＩＮ）が入力クロック端子５から入力される。この状態で、端子Ｐ２，Ｐ１，Ｐ０から逓倍数ｎの選択信号、Ｄ２，Ｄ１，Ｄ０から分周数ｍの選択信号が入力され、この設定がなされることによって、ＰＬＬ発振回路２からロック信号が入力されるまでは、フリップフロップ３７は、各クロック選択端子７のそれぞれの端子状態に従い、１クロックの遅延はあるものの、Ｑ端子から同一信号を出力する。
【００５６】
すなわち、フリップフロップ３７に各クロック選択端子７の状態がラッチされ、入力クロック選択信号ｐ２，ｐ１，ｐ０が分周回路２２に、また、入力クロック選択信号ｄ２，ｄ１，ｄ０が分周回路２３に出力される。そして、ロック信号でフリップフロップ３７への入力クロック信号の供給が停止されると、そのままＱ端子出力（端子状態）が固定される。
【００５７】
ＰＬＬ発振回路２はフィードバックループによって発振周波数を安定させるために時間がかかり、どうしてもクロック不安定期間が存在する。これを示すのが図５（ｂ）のタイミングチャートである。その後、ＰＬＬ発振回路２の発振周波数がクロック数をカウントするカウンタ（図示しない）によりＣＬＫＯＵＴ＝（ｎ／ｍ）×ＣＬＫＩＮの状態に安定したと判断されたときは、ＰＬＬ発振回路２は図５（ｃ）のようにロック信号出力端子８からロック信号を出力する。
【００５８】
従って、クロック不安定期間は図５（ｄ）のように端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０をクロック選択端子として利用せざるをえないが、ロック信号を出力してからはこれらの端子はフリー状態になり汎用Ｉ／Ｏ端子としてクロック選択端子７を利用することができる。このとき、図５（ｅ）のようにフリップフロップ３７はラッチを停止しているため、汎用Ｉ／Ｏ端子としてクロック選択端子７を利用しても、フリップフロップの状態は変化しない。
【００５９】
すなわち、ロック信号が出力されるまでは、クロック信号ごとに入力クロック選択信号ｐ２，ｐ１，ｐ０，ｄ２，ｄ１，ｄ０をフリップフロップ３７のＱ端子から出力するが、ロック信号が出力された後はフリップフロップ３７はラッチを停止し、セレクタ３５によって入力バッファ３４とＩ／Ｏ制御回路４の間を接続し、フリップフロップ３７のＱ端子からの出力は固定される。これによりＰＬＬ発振回路２からは所定の周波数の出力クロック信号を出力し続ける。従って、ロック信号が出力された後のクロック選択端子７は汎用のＩ／Ｏ端子として、若しくはスリーステート端子として利用が可能になる。
【００６０】
そこで、本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路のシステム動作についてフローチャートに基づいて説明する。図６は本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路のシステム動作についてのタイミングチャートである。
【００６１】
入出力端子共用クロック周波数選択発振回路１をパワーオンすると、入出力端子共用クロック周波数選択発振回路１に入力クロック信号が入力され、クロック選択端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０の端子状態、すなわち各端子のプルアップ／プルダウンの状態がフリップフロップ３７にラッチされる（ｓｔｅｐ１）。このラッチされた端子Ｐ２，Ｐ１，Ｐ０の状態から逓倍数ｎが、また、端子Ｄ２，Ｄ１，Ｄ０の状態から分周数ｍが定まり、入力クロック（ＣＬＫＩＮ）を基に出力クロックＣＬＫＯＵＴ＝（ｎ／ｍ）×ＣＬＫＩＮが生成される（ｓｔｅｐ２）。
【００６２】
ＰＬＬ発振回路２からの出力クロックが安定するのを待ち、これが安定したら、ＰＬＬ発振回路２はロック信号を発生し（ｓｔｅｐ３）、Ｉ／Ｏ切換え回路３を制御するためロック信号出力端子８からこれを出力する。
【００６３】
このロック信号がクロック入力セレクタ３１の制御端子に加えられると、クロック入力セレクタ３１は各Ｉ／Ｏバッファ・周波数選択切換え回路３２のフリップフロップ３７に対して行っている入力クロック（ＣＬＫＩＮ）の供給を停止する。このとき同時に、このロック信号はセレクタ３５の制御端子にも加えられ、フリップフロップ３７のＤ端子と出力バッファ３３の間は切り離されて、フリップフロップ３７のラッチ動作は停止される（ｓｔｅｐ４）。
【００６４】
ラッチ動作の停止と共に、各Ｉ／Ｏバッファ・周波数選択切換え回路３２の入力バッファ３４はＩ／Ｏ制御回路４側へ切換えられて接続され（ｓｔｅｐ５）、出力バッファ３３と入力バッファ３４が端子Ｐ２，Ｐ１，Ｐ０，Ｄ２，Ｄ１，Ｄ０とＩ／Ｏ制御回路４との間において並行して配置された状態となる。このときセレクタ３５の制御端子にＩ／Ｏ制御回路４からイネーブル信号を入力すると、信号の入出力制御が行え、各端子は汎用のＩ／Ｏ端子として利用できることになる。
【００６５】
このように本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路によれば、複数の入力信号線から選択信号をＰＬＬ発振回路に入力することによって、クロック周波数を多数の中のどれかの周波数に変更して、所定の周波数のクロック信号を発生させることができ、発生させたクロック信号が安定したらＰＬＬ発振回路から安定信号をクロック供給停止回路に出力して保持情報を更新するラッチ回路へのクロック信号の供給を停止して、選択信号を入力した端子を自動的にＰＬＬ発振回路とは異なる制御手段との間の信号入力用の端子に転用することができる。これによってＬＳＩの端子数を大幅に削減でき、１個のＡＳＩＣなどを共用することでシステムの開発費用を大きくコストダウンさせることができる。
【産業上の利用可能性】
【００６６】
本発明は、ＬＳＩのクロック発振装置とＩ／Ｏ制御回路を共用する入出力端子共用クロック周波数選択発振回路に適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路の全体のブロック図
【図２】本発明の実施の形態１におけるＰＬＬ発振回路のブロック図
【図３】本発明の実施の形態１におけるＰＬＬ発振回路における分周回路の逓倍数及び分周回路の分周数とクロック選択端から入力される選択信号との関係を示す図
【図４】本発明の実施の形態１におけるＩ／Ｏ切換え回路のブロック図
【図５】本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路の動作のタイミングチャート
【図６】本発明の実施の形態１における入出力端子共用クロック周波数選択発振回路のシステム動作についてのフローチャート
【符号の説明】
【００６８】
１    入出力端子共用クロック周波数選択発振回路
２    ＰＬＬ発振回路
３    Ｉ／Ｏ切換え回路
４    Ｉ／Ｏ制御回路
５    入力クロック端子
６    出力クロック端子
７    クロック選択端子
８    ロック信号出力端子
２１    ＰＬＬ回路
２２    分周回路
２３    分周回路
３１    クロック入力セレクタ
３２    Ｉ／Ｏバッファ・周波数選択切換え回路
３３    出力バッファ
３４    入力バッファ
３５    セレクタ
３７    フリップフロップ
４１，４２，４３，４４，４５，４６    信号線
４１ａ，４２ａ，４３ａ，４６ａ    入出力信号線
４１ｂ，４２ｂ，４３ｂ，４６ｂ    制御線
７１，７２，７３，７４，７５，７６    クロック選択信号入力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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