(57)【要約】【課題】ボンディングパッドと半導体基板との間生じる浮遊容量の低減を図ることのできる半導体装置及び同装置の製造方法を提供する。【解決手段】半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造する際に、少なくとも一の絶縁膜形成工程後に、半導体基板の所定領域に形成する半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成し、このダミーパッド上に絶縁膜を形成した後、その絶縁膜を、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成し、このダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、
前記絶縁層を形成するための複数の絶縁膜形成工程と、
前記絶縁膜の表面を平坦化する平坦化工程と、
前記半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、
前記複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、前記半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、前記ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、
前記ダミーパッドの形成後に形成された絶縁膜を、前記平坦化工程により、前記ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、
前記ダミーパターン層上に、絶縁膜を介して前記ボンディングパッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーパッド形成工程において、前記ダミーパターン層における前記ダミーパッド同士の間隔を５マイクロメートルよりも長く形成したことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミーパッドが複数段積層するように、前記ダミーパターン層を複数層積層して形成する工程を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ダミーパターン層を形成する前記平坦化工程では、ＣＭＰにより前記絶縁膜の平坦化を行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ダミーパターン層を形成する前記平坦化工程では、エッチバックにより前記絶縁膜の平坦化を行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、
前記ボンディングパッド下方の前記絶縁層の内部に、
前記半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボンディングパッドを有する半導体装置及び同装置の製造方法に関するものであり、特に、ボンディングパッドと半導体基板との間に生じる浮遊容量の低減を図ることのできる半導体装置及び同装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置上には、ワイヤーボンディングにより外部回路との接続をとるために金属等の導電体により構成された複数のボンディングバッドが設けられている。
【０００３】
図７は、従来の一般的なボンディングパッドの構造を示す断面図である。図７に示すように、ボンディングパッド１００は、半導体基板１０１上に形成された素子分離用のＬＯＣＯＳ（local oxidation of silicon）酸化膜１０２や、層間絶縁膜１０３等の複数の酸化膜を積層して形成された絶縁層１０４の表面に形成されるものであり、半導体装置が動作する際に、各種信号の入出力端子として機能するものである。なお、図中の符号１０５は、半導体装置における表面保護用のナイトライド膜である。
【０００４】
このように形成されたボンディングパッドは、半導体装置が動作する際の各種信号の入出力により所定の電圧が印加される。
【０００５】
図７に示したように、ボンディングパッド１００部分の断面構造は、下層側から順に導電体である半導体基板１０１と、絶縁体である絶縁層１０４と、導電体であるボンディングパッド１００とが順次積層された構造をしているため、ボンディングパッド１００に電圧が印加されると、ボンディングパッド１００と半導体基板１０１との間には、絶縁層１０４を誘電体とする浮遊容量Ｃが発生する。
【０００６】
このようにボンディングパッド１００部分に浮遊容量Ｃが発生すると、たとえば、そのボンディングパッド１００に高周波信号が入力された場合、浮遊容量Ｃに電荷が蓄積されることによって、信号の遅延が生じるという問題があった。
【０００７】
特に、そのボンディングパッド１００がギガヘルツ帯以上で動作する超高周波トランジスタのゲート電極（図示略）に接続されている場合には、入力信号の遅延により超高周波トランジスタにおける（POWER GAIN）特性等の高周波特性が低下してしまう恐れがある。
【０００８】
このような問題を解決する半導体装置の製造方法として、特許文献１には、半導体基の所定位置にストライプ状の深い溝を予め形成しておき、その深い溝の部分を酸化して、溝の深さ相当する厚みの酸化膜を形成し、その上部にボンディングパッドを形成して、ボンディングパッドの下面と、その下方における半導体基板の上面との間の絶縁層を厚く形成することにより、ボンディングパッド部分における浮遊容量を低減する半導体装置の製造方法が記載されている。
【特許文献１】特許第３１６２９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に記載の半導体装置の製造方法では、ボンディングパッド部分の浮遊容量を低減することはできるが、そのためだけに、半導体基板の所定位置に深い溝を形成する工程が必要となり、半導体装置の製造工程数が増加して製造コストの増大につながるおそれがあった。
【００１０】
しかも、深い溝の表面を酸化して、溝の深さに相当する厚さの絶縁膜を形成するためには、半導体装置を製造する際の通常の熱酸化工程に加えて、さらに長時間の熱酸化工程を要するため、この長時間の熱酸化に伴う欠陥が発生する恐れがあった。
【課題を解決するための手段】
【００１１】
そこで、請求項１に係る本発明では、半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、絶縁層を形成するための複数の絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程と、半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、半導体素子の導電部と同一材料からなるダミーパッドを、導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、ダミーパッドの形成後に形成された絶縁膜を、平坦化工程により、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、ダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する工程とを有することを特徴とする。
【００１２】
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、ダミーパッド形成工程で、ダミーパターン層におけるダミーパッド同士の間隔を５マイクロメートルよりも長く形成したことを特徴とする。
【００１３】
また、請求項３に係る本発明では、請求項１又は請求項２に記載の半導体装置の製造方法において、ダミーパッドが複数段積層するように、ダミーパターン層を複数層積層して形成する工程を有することを特徴とする。
【００１４】
また、請求項４に係る本発明では、請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、ＣＭＰにより絶縁膜の平坦化を行うことを特徴とする。
【００１５】
また、請求項５に係る本発明では、請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、エッチバックにより絶縁膜の平坦化を行うことを特徴とする。
【００１６】
また、請求項６に係る本発明では、半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、ボンディングパッド下方の絶縁層の内部に、半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有することを特徴とする。
【発明の効果】
【００１７】
請求項１に係る本発明では、半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、絶縁層を形成するための複数の絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程と、半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、半導体素子の導電部と同一材料からなるダミーパッドを、導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、ダミーパッドの形成後に形成された絶縁膜を、平坦化工程により、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、ダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する工程とを有するため、ボンディングパッドの下方において、ダミーパッドを形成していない領域では、ボンディングパッドと半導体基板との間における絶縁層の膜厚をダミーパッドの厚み分だけ厚く形成することができるので、この領域における浮遊容量を製造工程数を増加させることなく低減することができ、しかも、浮遊容量を低減するために、特別に長時間の熱酸化処理を行う必要がないため、長時間の熱酸化による欠陥が発生することもない。
【００１８】
また、請求項２に係る本発明では、請求項１に記載の半導体装置の製造方法において、ダミーパッド形成工程で、ダミーパターン層におけるダミーパッド同士の間隔を５マイクロメートルよりも長く形成したため、平坦化工程による絶縁膜表面の平坦化精度は多少低下するものの、ボンディングパッドの下方においては、ダミーパッドを形成していない領域がその分広くなり、ボンディングパッド部分の浮遊容量を確実に低減することができる。
【００１９】
また、請求項３に係る本発明では、請求項１又は請求項２に記載の半導体装置の製造方法において、ダミーパッドが複数段積層するように、ダミーパターン層を複数層積層して形成する工程を有するため、半導体基板上に配線層を多層に形成する場合に、その配線層の数だけダミーパッドを積層して形成することができるので、ボンディングパッドの下方において、ダミーパッドを形成していない領域では、積層したダミーパッドの厚みの分だけ絶縁層を厚く形成することができ、ボンディングパッド部分の浮遊容量をより一層低減することができる。
【００２０】
また、請求項４に係る本発明では、請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、ＣＭＰにより絶縁膜の平坦化を行うため、ダミーパッド間の絶縁膜が除去され難く、除去されず残った絶縁膜厚みの分だけ、ボンディングパッドと半導体基板との間における絶縁層の厚さが増大するので、その領域における浮遊容量を好適に低減することができる。
【００２１】
また、請求項５に係る本発明では、請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、エッチバックにより絶縁膜の平坦化を行うため、ダミーパッドの周囲には、絶縁膜からなるサイドウォールが形成され、このサイドウォール部分では、サイドウォールの厚みの分だけボンディングパッドと半導体基板との間における絶縁層の厚さが増大するので、その領域における浮遊容量を好適に低減することができる。
【００２２】
また、請求項６に係る本発明では、半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、ボンディングパッド下方の絶縁層の内部に、半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有するため、製造工程数を増加させることなく、浮遊容量を低減することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態について、図面を参照して具体的に説明する。ここでは、同一の半導体基板上にトランジスタ等の能動素子、ポリシリコン抵抗等の受動素子といった複数の半導体素子を有する半導体装置の製造方法に本発明を適用してボンディングパッドを形成する場合を例に挙げて説明する。なお、以下の説明においては、ボンディングパッド部分の形成工程についてのみ説明することとし、半導体素子部分の形成工程については、任意の形成工程を用いることができるので、その詳細な説明は省略する。
【００２４】
図１及び図２は本実施形態に係る半導体装置のボンディングパッド部分の形成工程を示す断面説明図である。
【００２５】
本実施形態のボンディングパッドを形成する際には、図１（ａ）に示すように、まず、半導体基板（以下、「Ｓｉ（シリコン）基板１」という。）の表面の所定位置にＬＯＣＯＳ（local oxidation of silicon）法を用いて形成した酸化シリコン膜（以下、「ＬＯＣＯＳ酸化膜２」という。）を積層する。
【００２６】
ここで積層するＬＯＣＯＳ酸化膜２は、Ｓｉ基板１の図示しない所定領域に形成する各半導体素子同士を互いに素子分離するためのＬＯＣＯＳ酸化膜２を形成する工程（絶縁膜形成工程）において、素子分離用のＬＯＣＯＳ酸化膜２と同時に形成するものである。なお、このＬＯＣＯＳ酸化膜２を形成した後には、ＣＭＰ（Chemical Mechanical Polishing）によりＬＯＣＯＳ酸化膜２の表面を平坦化する処理（平坦化工程）を行う。
【００２７】
次に、このＬＯＣＯＳ酸化膜２の表面に、酸化シリコン膜からなるフィールド酸化膜３を形成する。このフィールド酸化膜３は、Ｓｉ基板１上の図示しない所定領域に形成する各半導体素子の表面保護等のためにフィールド酸化膜３を形成する工程（絶縁膜形成工程）において、同時に形成されるものである。なお、このフィールド酸化膜３を形成した後にも、ＣＭＰによりフィールド酸化膜３の表面を平坦化する処理（平坦化工程）を行う。
【００２８】
次に、このフィールド酸化膜３の表面に、スパッタ法を用いてアルミ合金からなるメタル層を形成した後、このメタル層の表面に、フォトリソグラフィー技術を用いて所定のパターニングを施したレジストマスク（図示略）を形成し、その後、このレジストマスク（図示略）を用いた異方性エッチングにより不要な部分のメタル層を除去することによって、フィールド酸化膜３の表面にアルミ合金からなるダミーパッド４をドット状に形成する。
【００２９】
ここで形成する各ダミーパッド４は、Ｓｉ基板１上の図示しない所定領域に形成する半導体素子の電極等の導電部やメタル配線層を形成する工程（導電部形成工程）において、半導体素子の電極やメタル配線と同時に、電極やメタル配線等と同一の材料によって形成されるものである。
【００３０】
特に、本実施形態では、フィールド酸化膜３上に、各ダミーパッド４の幅よりも広い間隔を空けて、各ダミーパッド４をドット状に形成することによって、後に、これらダミーパッド４の上方に絶縁膜を介して形成するボンディングパッド１００部分（図２（ｂ）参照）に電圧が印加された際に発生する浮遊容量（以下、「ボンディングパッド８部分の浮遊容量」ともいう。）を効率よく低減するように構成している。
【００３１】
本実施形態では、各ダミーパッド４の幅を１マイクロメートルとし、各ダミーパッド４同士の間隔が５マイクロメートルよりも長くなるように形成している。
【００３２】
次に、図１（ｂ）に示すように、フィールド酸化膜３と各ダミーパッド４の表面全体を被覆するように、ＣＶＤ（化学的気相成長）法により酸化シリコン膜からなる第１の層間絶縁膜５を形成する。
【００３３】
この第１の層間絶縁膜５は、Ｓｉ基板１上の図示しない所定領域に形成する半導体素子を含む当該半導体装置の表面保護等のために形成するものであり、製造過程の半導体装置の表面全体に形成されるものである。
【００３４】
こうして、各ダミーパッド４の表面全体を被覆するように第１の層間絶縁膜５を形成することによって、各ダミーパッド４同士を電気的に独立させる。
【００３５】
次に、図１（ｃ）に示すように、第１の層間絶縁膜５の表面全体をＣＭＰにより研磨して平坦化する処理（平坦化工程）を行うことにより、第１の層間絶縁膜５の内部に複数のダミーパッド４が埋め込まれたダミーパターン層６を形成する。
【００３６】
このとき、Ｓｉ基板１上の図示しない半導体素子の形成領域においては、当該半導体装置の表面全体を平坦化するために、第１の層間絶縁膜５がフィールド酸化膜３の表面近傍まで研磨されるところもあるが、図１（ｃ）に示す領域においては、各ダミーパッド４がＣＭＰによる研磨のストッパとして機能するため、第１の層間絶縁膜５は、ダミーパッドの厚み分までしか研磨されずに平坦化される。
【００３７】
そのため、図１（ｃ）に示す領域においては、ダミーパッド４がなければフィールド酸化膜３の表面近傍まで研磨される第１の層間絶縁膜５が、ダミーパッド４の厚みの分だけ研磨されずに確実に残存することとなる。
【００３８】
すなわち、図１（ｃ）に示す領域では、ダミーパッド４同士の間、及び、ダミーパッド４の周囲部分において、特別な絶縁膜形成工程を追加することなく、ダミーパッド４を設けない場合に比べて第１の層間絶縁膜５の厚さを厚く形成することができる。
【００３９】
しかも、上記のように、ダミーパッド４は、半導体素子の導電部を形成するときに、その導電部と同一の材料により同時に形成することができるので、ダミーパッド４を形成するために新たに製造工程を追加する必要もない。
【００４０】
次に、図２（ａ）に示すように、ダミーパターン層６の表面に、ＣＶＤ法により酸化シリコンからなる第２の層間絶縁膜７を形成する。
【００４１】
この第２の層間絶縁膜７は、Ｓｉ基板１上の図示しない所定領域に形成する半導体素子を含む当該半導体装置の表面保護等のために形成するものであり、製造過程の半導体装置の表面全体に形成されるものである。なお、この第２の層間絶縁膜７を形成した後にも、ＣＭＰにより第２の層間絶縁膜７の表面を平坦化する処理（平坦化工程）を行う。
【００４２】
次に、図２（ｂ）に示すように、ダミーパターン層６上方における第２の層間絶縁膜７の表面にボンディングパッド８を形成する。
【００４３】
ここでは、第２の層間絶縁膜７の表面に、スパッタ法によりアルミ合金からなるメタル層を形成した後、このメタル層の表面に、フォトリソグラフィー技術を用いてダミーパターン層６の上方における第２の層間絶縁膜７の表面が開口されたレジストマスク（図示略）を形成し、その後、このレジストマスク（図示略）を用いた異方性エッチングにより不要な部分のメタル層を除去することによって、ボンディングパッド８を形成する。
【００４４】
最後に、当該半導体装置の表面全体に、表面保護用のナイトライド膜９を形成した後、このナイトライド膜９の表面に、フォトリソグラフィー技術を用いて所定のパターニングを施したレジストマスク（図示略）形成し、その後、このレジストマスク（図示略）を用いた異方性エッチングにより、ボンディングパッド８上部分のナイトライド膜９を除去することによってボンディングパッド８の表面を露出させて、当該半導体装置のボンディングパッド８部分が形成される。
【００４５】
このようにしてボンディングパッド８を形成した半導体装置は、図２（ｂ）に示すように、ボンディングパッド８下方のＬＯＣＯＳ酸化膜２、フィールド酸化膜３、第１の層間絶縁膜５、ダミーパターン層６からなる絶縁層の内部に、Ｓｉ基板１上の図示しない所定領域に形成された半導体素子の導電部と同一材料により同時形成されたダミーパッド４が、当該ダミーパッド４の幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層６を有する構成となる。
【００４６】
このように構成した半導体装置のボンディングパッド８に電圧が印加された場合には、図２（ｂ）に示すように、ボンディングパッド８と各ダミーパッド４との間に第２の層間絶縁膜７を誘電体とする浮遊容量Ｃ１が生じ、各ダミーパッド４とＳｉ基板１との間にフィールド酸化膜３及びＬＯＣＯＳ酸化膜２を誘電体とする浮遊容量Ｃ２が生じ、ボンディングパッド８とＳｉ基板１との間には、第２の層間絶縁膜７と第１の層間絶縁膜５とフィールド酸化膜３とＬＯＣＯＳ酸化膜２とを誘電体とする浮遊容量Ｃ３が生じる。
【００４７】
このとき、直列接続的に生じる２つの浮遊容量Ｃ１、Ｃ２部分では、誘電体（絶縁層）の厚さの合計が、図７に示した従来のボンディングパッド１００と半導体基板１０１との間の絶縁層１０４の厚さ、すなわち、半導体装置を製造する際に複数回形成と研磨とを繰り返した結果残される絶縁膜の厚さの合計と等しいので、この部分だけに関しては、浮遊容量が図５に示した従来生じていた浮遊容量Ｃと同等となる。
【００４８】
しかし、本実施形態の半導体装置では、ダミーパッド４が形成されていない領域において、ボンディングパッド８とＳｉ基板１との間に生じる浮遊容量Ｃ３では、誘電体となる絶縁層の厚さが、研磨されずにダミーパッド４の厚み分残存した第１の層間絶縁膜５の厚さだけ従来の絶縁層１０４（図７参照）よりも厚く形成されているので、その分、浮遊容量を低減することができる。
【００４９】
さらに、本実施形態では、上記のようにダミーパッド４同士の間隔を、ダミーパッド４の幅より広く形成しており、具体的には、ダミーパッド４の幅を１マイクロメートルとし、各ダミーパッド４の間隔を５マイクロメートルよりも広く空けて、各ダミーパッド４をドット状に設けているため、浮遊容量が低減される領域（浮遊容量Ｃ３が生じる領域）の広さを、浮遊容量が従来と変わらない領域（浮遊容量Ｃ１、Ｃ２が生じる領域）の広さの５倍以上とすることができるので、ボンディングパッド８部分の浮遊容量を、従来のボンディングパッド１００部分の浮遊容量Ｃに比べて、大幅に低減することができる。
【００５０】
また、本実施形態では、上記のように、各ダミーパッド４の間隔を５マイクロメートルよりも広くしているため、ＣＭＰによるダミーパターン層６表面の平坦化精度が多少劣化する場合も想定されるが、ダミーパターン層６上には、図２（ａ）に示したように、第２の層間絶縁膜７が形成され、その後、第２の層間絶縁膜７の表面をＣＭＰにより再度平坦化するので、第２の層間絶縁膜７の表面は適切に平坦化される。その結果、ダミーパターン層６表面の平坦化精度の劣化により、その後の製造工程に支障をきたす可能性が低くなる。
【００５１】
また、本実施形態では、ダミーパッド４の形成後に形成した第１の層間絶縁膜５を、ＣＭＰにより研磨して平坦化しているが、この平坦化工程はＣＭＰに限定するものではなく、エッチバックを用いて第１の層間絶縁膜５の表面を平坦化してもよい。
【００５２】
図３は、ダミーパッド４の形成後に形成した第１の層間絶縁膜５を、エッチバックにより平坦化したときのダミーパッド４部分を示す断面説明図である。
【００５３】
第１の層間絶縁膜５をエッチバックにより平坦化した場合には、図３に示すように、ダミーパッド４の周囲にサイドウォール状に第１の層間絶縁膜５が残存することとなる。
【００５４】
このように、ダミーパッド４の周囲に第１の層間絶縁膜５を残存させることにより、その後、上記した製造工程と同様に第２の層間絶縁膜７とボンディングパッド８とナイトライド膜９とを順次形成すれば、サイドウォール状に残存させた第１の層間絶縁膜５の領域については、ボンディングパッド８とＳｉ基板１との間における絶縁層の厚さが、前記サイドウォール状に残存させた第１の層間絶縁膜５の厚み（高さ）の分だけ、厚く形成されることになり、結果として、この部分に生じる浮遊容量を低減することができる。
【００５５】
また、上記実施形態の製造方法では、メタル配線層が単層の半導体装置を製造する場合について説明したが、本発明は、多層のメタル配線層を有する半導体装置の製造方法に対しても適用することができる。
【００５６】
図４は、多層のメタル配線層を有する半導体装置の製造方法に対して、本発明を適用した場合のボンディングパッド８部分を示す断面説明図である。
【００５７】
多層のメタル配線層を有する半導体装置を有する半導体装置を製造する場合には、ＬＯＣＯＳ酸化膜２上に、メタル配線層を形成するためのメタル層を形成する工程と、当該形成したメタル層を所定形状にパターニングしてメタル配線を形成する工程と、メタル配線上に層間絶縁膜を形成する工程と、形成した層間絶縁膜を平坦化する工程とが、順次複数回繰り返し行われる。
【００５８】
すなわち、多層のメタル配線層を有する半導体装置を製造する工程中には、図２（ａ）〜（ｃ）に示した工程が複数回含まれているのである。
【００５９】
これを利用すれば、メタル配線層を一層形成する度毎に、ダミーパターン層６を一層形成することができるので、図４に示すように、ボンディングパッド８とＳｉ基板１との間に、ダミーパターン層６を複数層積層した半導体装置を製造することができる。
【００６０】
このように、ボンディングパッド８とＳｉ基板１との間に、ダミーパターン層６を複数層積層することにより、ダミーパッド４が形成されていない領域においては、順次積層したダミーパターン層６の厚みの分だけ、ボンディングパッド８とＳｉ基板１との間における絶縁層の厚さを厚く形成することができるので、ボンディングパッド８部分の浮遊容量をより一層低減することができる。
【００６１】
また、ダミーパターン層６を複数層積層する場合には、図４に示すように、異なるダミーパターン層６の各ダミーパッド４同士が第２の層間絶縁膜７を介して、それぞれ上下に複数段積層するように、各ダミーパターン層６を形成する。
【００６２】
このように複数のダミーパターン層６を積層すれば、仮に、同一のダミーパターン層６内において、各ダミーパッド４同士の間隔を広げ過ぎたことにより、図５（ａ）に示すように、第１の層間絶縁膜５の表面をＣＭＰにより研磨した際、各ダミーパッド４間の第１の層間絶縁膜５がダミーパッド４高さよりも下方側まで研磨されたとしても、その後、フィールド酸化膜３及びダミーパッド４の上面に、第２の層間絶縁膜７を形成することによって、各ダミーパッド４間には、形成した第２の層間絶縁膜７の厚みＡの分だけ、第２の層間絶縁膜７が形成されるので、ダミーパッド４同士の間に、厚さがＡの第２の層間絶縁膜７を残存させることができ、浮遊容量を効率的に低減することができる。
【００６３】
これに対して、異なるダミーパターン層６の各ダミーパッド４同士が第２の層間絶縁膜７を介して、それぞれ上下に複数段積層しないように位置をずらして各ダミーパターン層６を形成した場合には、図５（ｂ）に示すように、上層に形成されるダミーパッド４と下層に形成されるダミーパッド４との間における第２の層間絶縁膜７の膜厚が、図５（ａ）に示した第２の層間絶縁膜７の厚みＡよりも薄いＢとなる。
【００６４】
そのため、各ダミーパッド４を上下に複数段積層しないように位置をずらした場合には、各ダミーパッド４を上下に複数段積層した場合よりも、ボンディングパッド８部分の浮遊容量がやや増大する。
【００６５】
ただし、ボンディングパッド８を形成する最上層の第２の層間絶縁膜７の平坦化精度を重視する場合には、図５（ｂ）に示すように各ダミーパターン層６を形成することによって、その平坦化精度を向上させることができる。
【００６６】
この場合、上記のように、図５（ａ）に示すごとく各ダミーパターン層６を形成したときよりもボンディングパッド８部分における浮遊容量はやや増大するが、ボンディングパッド８の下方にダミーパッド４を有しない従来の半導体装置に比べれば、上層のダミーパッド４と下層のダミーパッド４との間には、厚さがＢの第２の層間絶縁膜７が形成されているので、その分、浮遊容量が低減される。
【００６７】
また、本実施形態では、全てのダミーパッド４をアルミ合金等の金属により構成しているが、ダミーパッド４の材料はこれに限定するものではなく、当該半導体装置の製造工程において用いられる導電性を有する材料であれば任意の材料を用いることができ、たとえば、Ｓｉ基板１上にポリシリコン抵抗や、トランジスタのアクティブ領域を形成する場合には、これらポリシリコン抵抗やトランジスタのアクティブ領域を形成する材料と同じ材料によって、同時に、ダミーパッド４を形成してもよい。
【００６８】
また、各ダミーパッド４の平面視におけるレイアウトは、図６に示すように構成することが望ましい。
【００６９】
図６は、ダミーパターン層６の平面断面視による説明図である。この図６（ａ）に示すように、ダミーパッド４は、ボンディングパッド８の下方において、第１の層間絶縁膜５中に鹿の子状のドットパターンとなるように配設することが望ましい。
【００７０】
このようにダミーパッド４を配設する場合、各ダミーパッド４同士の間隔が５マイクロメートルよりも広くなるように（ここでは、６マイクロメートル離して）、各ダミーパッド４を配設する。
【００７１】
このようなレイアウトでダミーパッド４を配設することにより、ボンディングパッド８を形成する最上層の第２の層間絶縁膜７の平坦化精度の低下を防止しながら、好適にボンディングパッド８部分の浮遊容量を低減することができる。
【００７２】
また、ボンディングパッド８の面積が図６（ａ）に示したものに比べて小さい場合や、ボンディングパッド８を形成する最上層の第２の層間絶縁膜７の平坦化精度よりもボンディングパッド８部分の浮遊容量の低減を重視する場合には、図６（ｂ）に示すように、ボンディングパッド８の下方における第１の層間絶縁膜５の四隅及び中央にダミーパッド４を配設するか、若しくは、ボンディングパッド８の下方における第１の層間絶縁膜５の四隅にのみ、又は、ボンディングパッド８の下方における第１の層間絶縁膜５の中央にのみダミーパッド４を配設する。
【００７３】
このようにダミーパッド４を配設すれば、ボンディングパッド８とＳｉ基板１との間において、ダミーパッド４が形成されていない絶縁層の領域をさらに拡張することができるので、ボンディングパッド８部分の浮遊容量をより一層低減させることができる。
【００７４】
また、本実施形態では、ボンディングパッド８とＳｉ基板１との間における絶縁膜を全て酸化シリコン膜により構成したが、この絶縁膜は酸化シリコン膜に限定するものではなく、当該半導体装置の製造工程において形成する絶縁膜であれば、任意の絶縁膜を用いることができ、たとえば、ナイトライド膜を絶縁膜として用いてもよい。
【図面の簡単な説明】
【００７５】
【図１】本実施形態に係る半導体装置のボンディングパッド部分の形成工程を示す断面説明図である。
【図２】本実施形態に係る半導体装置のボンディングパッド部分の形成工程を示す断面説明図である。
【図３】第１の層間絶縁膜をエッチバックにより平坦化したときのダミーパッド部分を示す断面説明図である。
【図４】多層のメタル配線層を有する半導体装置の製造方法に対して、本発明を適用した場合のボンディングパッド８部分を示す断面説明図である。
【図５】多層のメタル配線層を有する半導体装置の製造方法に対して、本発明を適用した場合のボンディングパッド８部分を示す断面説明図である。
【図６】図６は、ダミーパターン層の平面断面視による説明図である。
【図７】従来のボンディングパッドの構造を示す断面説明図である。
【符号の説明】
【００７６】
１  Ｓｉ基板
２  ＬＯＣＯＳ酸化膜
３  フィールド酸化膜
４  ダミーパッド
５  第１の層間絶縁膜
６  ダミーパターン層
７  第２の層間絶縁膜
８  ボンディングパッド
９  ナイトライド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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