(57)【要約】【課題】  半導体メモリの動作状態およびメモリコントローラの動作状態に合わせて、常に最適なタイミングでメモリアクセスを実行する。【解決手段】  半導体メモリは、メモリコントローラからの読み出し要求に基づいて、第1読み出しデータの取り込みに使用される第1読み出しストローブ信号をメモリコントローラに送信する。半導体メモリは、第1読み出しストローブ信号に基づいてメモリコントローラから出力される読み出しストローブ信号に基づいて、第2読み出しデータの取り込みに使用される第2読み出しストローブ信号をメモリコントローラに出力する。半導体メモリとメモリコントローラとの間で、読み出しデータの出力毎にストローブ信号を授受することで、読み出しデータを常に最適なタイミングでメモリからメモリコントローラに出力できる。【選択図】    図８
2009266286.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラからのアクセス要求に基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
前記半導体メモリは、
前記メモリコントローラからの読み出し要求に基づいて、第1読み出しデータの取り込みに使用される第1読み出しストローブ信号を前記メモリコントローラに送信し、
前記第1読み出しストローブ信号に基づいてメモリコントローラから出力される読み出しストローブ信号に基づいて、第2読み出しデータの取り込みに使用される第2読み出しストローブ信号を前記メモリコントローラに出力すること
を特徴とする半導体メモリ。
【請求項２】
前記半導体メモリは、
前記アクセス要求に基づいてアクセスを許可する許可信号を前記メモリコントローラに出力すること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
メモリコントローラからのアクセス要求に基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
前記半導体メモリは、
前記メモリコントローラからの第1書き込みストローブ信号に基づいて書き込みストローブ信号をメモリコントローラに送信するとともに、前記第1書き込みストローブ信号に基づいて第1書き込みデータを取り込み、
前記書き込みストローブ信号に基づいてメモリコントローラから出力される第2書き込みストローブ信号に基づいて第2書き込みデータを取り込むこと
を特徴とする半導体メモリ。
【請求項４】
半導体メモリのデータの読み出し又は書き込みを行うアクセス要求を出力するメモリコントローラにおいて、
前記メモリコントローラは、
読み出し要求に基づいて前記半導体メモリから出力される第１読み出しストローブ信号に基づいて第１データを取り込むとともに、前記第１読み出しストローブ信号に基づいて読み出しストローブ信号を生成して前記半導体メモリに出力し、
前記読み出しストローブ信号に基づいて生成され、前記半導体メモリから出力される第２読み出しストローブ信号に基づいて第２読み出しデータを取り込むこと
を特徴とするメモリコントローラ。
【請求項５】
半導体メモリのデータの読み出し又は書き込みを行うアクセス要求を出力するメモリコントローラにおいて、
前記メモリコントローラは、
前記半導体メモリが第１データを取り込むための第1書き込みストローブ信号を前記半導体メモリに出力し、
前記第１書き込みストローブ信号に基づいて生成され、前記半導体メモリから出力される書き込みストローブ信号に基づいて、前記半導体メモリが第２データを取り込むための第２書き込みストローブ信号を前記半導体メモリに出力すること
を特徴とするメモリコントローラ。
＜コメント＞
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、およびこの半導体メモリアクセスするメモリコントローラに関する。
【背景技術】
【０００２】
一般に、半導体メモリは、ＥＤＯ−ＤＲＡＭ等のクロック非同期タイプと、ＳＤＲＡＭ等のクロック同期タイプとに分類される。クロック非同期タイプのメモリは、内部回路のワースト動作タイミングに合わせてデータ入出力回路を動作するため、アクセス時間が遅く、データ転送レートは低い。クロック同期タイプのメモリは、データ転送レートは高いが、クロック信号に同期して動作する回路の充放電電流が大きい。特に、半導体メモリが高い周波数で動作するときに、消費電力は大きくなる。さらに、クロック同期タイプの半導体メモリは、電磁放射ノイズ（ＥＭＩ；Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を発生する。また、内部回路のアクセス動作時間が所定のクロックサイクル時間より長いとき、その半導体メモリは、不良品として除去する必要がある。
【０００３】
一方、メモリアクセスの終了をレディー信号としてコントローラに伝えるハンドシェイクタイプの半導体メモリが提案されている（例えば、特許文献１参照）。
【特許文献１】特表２００２−５２６８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したハンドシェイクタイプの半導体メモリでは、メモリアクセス動作は、クロック信号に同期して実行される。このため、消費電力は増加し、電磁放射ノイズも発生する。
【０００５】
本発明の目的は、半導体メモリの動作状態および半導体メモリをアクセスするメモリコントローラの動作状態に合わせて、常に最適なタイミングでメモリアクセスを実行することである。特に、半導体メモリの消費電力を増加することなく、常に最適なタイミングでメモリアクセスを実行することである。
【課題を解決するための手段】
【０００６】
半導体メモリは、メモリコントローラからのアクセス要求に基づいてデータの読み出し又は書き込みを行う。半導体メモリは、メモリコントローラからの読み出し要求に基づいて、第1読み出しデータの取り込みに使用される第1読み出しストローブ信号をメモリコントローラに送信する。半導体メモリは、第1読み出しストローブ信号に基づいてメモリコントローラから出力される読み出しストローブ信号に基づいて、第2読み出しデータの取り込みに使用される第2読み出しストローブ信号をメモリコントローラに出力する。第1および第２読み出しストローブ信号は、半導体メモリの動作状態に応じてメモリコントローラに出力される。読み出しストローブ信号は、メモリコントローラの動作状態に応じてメモリに出力される。
【発明の効果】
【０００７】
半導体メモリとメモリコントローラとの間で、読み出しデータの出力毎にストローブ信号を授受することで、読み出しデータを常に最適なタイミングでメモリからメモリコントローラに出力できる。すなわち、メモリおよびメモリコントローラの動作状態にそれぞれ応じて、常に最適なタイミングでメモリアクセスを実行できる。クロック信号を用いることなく読み出しデータに対応して生成されるストローブ信号を用いるため、半導体メモリの消費電力を増加することなく、常に最適なタイミングでメモリアクセスを実行できる。
【発明を実施するための最良の形態】
【０００８】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路である。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態におけるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、携帯機器（携帯型のゲーム機器または携帯電話等）である。システムＳＹＳは、半導体メモリＭＥＭと、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴと、メモリコントローラＭＣＮＴを制御するマイクロコントローラＭＰＵを有している。メモリコントローラＭＣＮＴは、システムバスＳＢＵＳを介してマイクロコントローラＭＰＵに接続されている。マイクロコントローラＭＰＵおよびメモリコントローラＭＣＮＴは、例えば、システムオンチップＳＯＣとして１つの半導体基板上に形成されている。なお、メモリコントローラＭＣＮＴの機能は、ＭＰＵにより実現されてもよい。
【００１０】
メモリコントローラＭＣＮＴの一部の回路（メモリＭＥＭのインタフェース回路）は、電源電圧ＶＤＤにより動作する。メモリコントローラＭＣＮＴの残りの回路と、マイクロコントローラＭＰＵは、電源電圧ＶＤＤＥにより動作する。例えば、電圧ＶＤＤは、電圧ＶＤＤＥより高い。
【００１１】
メモリＭＥＭは、例えば、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、メモリコントローラＭＣＮＴからのアクセス要求に基づいてデータの読み出しまたは書き込みを行う。メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。メモリＭＥＭは、メモリバスＭＢＵＳを介してメモリコントローラＭＣＮＴに接続されている。メモリバスＭＢＵＳの各信号の詳細は、図２で説明する。
【００１２】
図２は、図1に示したメモリＭＥＭの例を示している。メモリＭＥＭは、アドレスラッチ１０、コマンドデコーダ１２、ステートマシン１４、バスコントローラ１６およびメモリコア１８を有している。図中の三角印は、バッファ回路ＢＵＦを示している。特に図示していないが、メモリＭＥＭは、リフレッシュ動作を周期的に実行するために、内部リフレッシュ要求を周期的に生成するリフレッシュタイマ、およびリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタ等を有している。
【００１３】
アドレスラッチ１０は、アドレス信号ＡＤＤをラッチ信号ＬＴＺに同期してラッチし、ラッチアドレス信号ＬＡＤＤとして出力する。アドレス信号ＡＤＤは、ロウデコーダＲＤＥＣに供給されるロウアドレス信号とコラムデコーダＣＤＥＣに供給されるコラムアドレス信号とを含む。ロウアドレス信号およびコラムアドレス信号は、異なるアドレス端子ＡＤＤに同時に供給される。すなわち、メモリＭＥＭは、アドレスノンマルチプレクスタイプである。
【００１４】
コマンドデコーダ１２は、コマンド信号ＣＭＤをラッチ信号ＬＴＺに同期してラッチしてデコードし、デコード結果に応じて読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを活性化する。例えば、コマンド信号ＣＭＤは、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺは、プリチャージ信号ＰＲＥＺに同期して非活性化される。
【００１５】
ステートマシン１４は、アクセス要求信号ＲＥＱ（読み出しコマンドまたは書き込みコマンド）に応答してメモリコア１８のアクセス動作（読み出しアクセス動作または書き込みアクセス動作）を制御する。具体的には、ステートマシン１４は、アクセス動作が可能なときに、アクセス要求信号ＲＥＱの低レベルへの活性化に応答して許可信号ＡＣＫを低レベルに活性化する。アクセス要求信号ＲＥＱの立ち下がりエッジは、アクセス要求を示す。許可信号ＡＣＫの立ち下がりエッジは、アクセス動作の許可を示す。
【００１６】
ステートマシン１４は、アクセス動作が可能なときに、アクセス要求信号ＲＥＱの高レベルへの非活性化に応答してメモリコア１８をアクセスするための制御信号ＣＮＴを出力する。アクセス要求信号ＲＥＱの立ち上がりエッジは、メモリコントローラＭＣＮＴからメモリＭＥＭへのアクセス開始通知を示す。また、ステートマシン１４は、ラストバーストクロック信号ＬＢＣＬＫＺに同期してプリチャージ信号ＰＲＥＺを出力する。ラストバーストクロック信号ＬＢＣＬＫＺは、後述するように、最終のバーストクロック信号ＢＣＬＫＺに同期して出力され、アクセス動作の終了を示す。ステートマシン１４は、プリチャージ信号ＰＲＥＺに応答して許可信号ＡＣＫを高レベルに非活性化する。許可信号ＡＣＫの立ち上がりエッジは、メモリＭＥＭからメモリコントローラＭＣＮＴへのアクセス終了通知を示す。また、許可信号ＡＣＫの低レベル期間は、メモリＭＥＭのアクセス動作期間を示す。
【００１７】
アクセス要求信号ＲＥＱにより、メモリＭＥＭは、メモリコントローラＭＣＮＴからのアクセス要求を受けた後、さらにアクセス開始通知を受けてからアクセス動作を開始できる。これにより、メモリＭＥＭは、アクセス要求からアクセス動作の開始までの余裕時間を確保でき、アドレス信号ＡＤＤ等を確実に受信できる。一方、許可信号ＡＣＫにより、メモリＭＥＭは、アクセス要求信号ＲＥＱを受けた後に、アクセス動作の開始を遅らせることができる。例えば、直前のアクセス動作サイクルの終了処理中（プリチャージ動作など）にアクセス要求信号ＲＥＱを受けたとき、許可信号ＡＣＫの出力を遅らせることで、アクセス動作サイクルが衝突することを防止できる。メモリコントローラＭＣＮＴも、内部回路の動作状況に応じて、アクセス要求信号ＲＥＱの立ち上がりエッジタイミングを遅らせることができる。このように、アクセス要求信号ＲＥＱおよび許可信号ＡＣＫにより、メモリコントローラＭＣＮＴは、自身の動作状況およびメモリＭＥＭの動作状況に応じてメモリＭＥＭをアクセスでき、メモリＭＥＭは、内部回路の動作状況に応じてアクセス動作を開始できる。
【００１８】
制御信号ＣＮＴは、ビットリセット信号ＢＲＳＺ、ビット制御信号ＢＴＺ、ワード制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺ、コラム制御信号ＣＬＺ、プリチャージ制御信号ＰＲＥＺ、リードアンプ制御信号ＲＡＥＺおよびライトアンプ制御信号ＷＡＥＺを含む。ビットリセット信号ＢＲＳＺは、ビット線ＢＬ、／ＢＬをプリチャージする期間を示すタイミング信号である。ビット制御信号ＢＴＺは、接続スイッチＢＴを制御するタイミング信号である。ワード制御信号ＷＬＺは、ワード線ＷＬを活性化するためのタイミング信号である。センスアンプ制御信号ＬＥＺは、センスアンプＳＡを活性化するためのタイミング信号である。コラム制御信号ＣＬＺは、コラムスイッチＣＳＷをオンするためのタイミング信号である。プリチャージ制御信号ＰＲＥＺは、ビット線ＢＬ、／ＢＬのプリチャージを開始するためのタイミング信号であり、アクセス動作の終了を示す信号である。リードアンプ制御信号ＲＡＥＺは、リードアンプＲＡを活性化するためのタイミング信号である。ライトアンプ制御信号ＷＡＥＺは、ライトアンプＷＡを活性化するためのタイミング信号である。
【００１９】
バスコントローラ１６は、読み出しアクセス動作中に、データバスＤＢを介してメモリコア１８から出力される読み出しデータをデータ端子ＤＱに出力し、書き込みアクセス動作中に、データ端子ＤＱに供給される書き込みデータをデータバスＤＢを介してメモリコア１８に出力する。読み出しデータの出力タイミングは、読み出しデータ転送要求信号ＲＤＡＴＡ、読み出しデータ転送許可信号ＷＤＡＴＡ、読み出しストローブ転送要求信号ＲＤＱＳ、読み出しストローブ転送許可信号ＷＤＱＳに応じて変化する。書き込みデータのラッチタイミングは、書き込みデータ転送許可信号ＲＤＡＴＡ、書き込みデータ転送要求信号ＷＤＡＴＡ、書き込みストローブ転送許可信号ＲＤＱＳ、書き込みストローブ転送要求信号ＷＤＱＳに応じて変化する。このように、信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳは、読み出しアクセス動作および書き込みアクセス動作によって、要求信号または許可信号の意味を持つ。ステートマシン１４およびバスコントローラ１６の詳細は、図３に示す。
【００２０】
メモリコア１８は、複数のメモリブロックＲＢＬＫ（ＲＢＬＫ０−１）、各メモリブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、メモリブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、ロウデコーダＲＤＥＣの間に配置されたセンスアンプ制御部ＳＣＮＴ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。なお、メモリブロックＲＢＬＫの数は、４個、８個あるいは１６個等（２のｎ乗個；ｎは２以上の整数）、または１個でもよい。メモリブロックＲＢＬＫが１個のとき、ビットスイッチＢＴは不要である。
【００２１】
各メモリブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲ（図７）と同じであり、図示しない内部電圧生成回路により生成される。
【００２２】
センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。センスアンプ制御部ＳＣＮＴは、制御信号ＣＮＴに応答して、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作を制御するためのコア制御信号を生成する。
【００２３】
ロウデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、アドレス信号ＬＡＤＤ（ロウアドレス信号）をデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数、またはその数の整数倍のビット線対ＢＬ、／ＢＬを選択するために、アドレス信号ＬＡＤＤ（コラムアドレス信号）をデコードする。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２４】
図３は、図１に示したステートマシン１４およびバスコントローラ１６の例を示している。ステートマシン１４およびバスコントローラ１６の動作は、図８および図９に示す。ステートマシン１４は、エッジ検出回路ＥＧＤＥＴおよび信号生成回路ＡＣＫＧＥＮ、ＢＲＳＧＥＮ、ＷＬＧＥＮ、ＬＥＧＥＮ、ＣＬＧＥＮ、ＲＡＧＥＮ、ＷＡＧＥＮ、ＰＲＥＧＥＮを有している。
【００２５】
エッジ検出回路ＥＧＤＥＴは、要求信号ＲＥＱの立ち上がりエッジに同期してラッチ信号ＬＴＺを生成する。信号生成回路ＡＣＫＧＥＮは、要求信号ＲＥＱの立ち下がりエッジに応答して許可信号ＡＣＫを低レベルに設定し、ビットリセット信号ＢＲＳＺの立ち上がりエッジに応答して許可信号ＡＣＫを高レベルに設定する。
【００２６】
信号生成回路ＢＲＳＧＥＮは、要求信号ＲＥＱの立ち上がりエッジに同期してビットリセット信号ＢＲＳＺおよびビット制御信号ＢＴＺを生成する。信号生成回路ＷＬＧＥＮは、ビットリセット信号ＢＲＳＺに同期してワード線制御信号ＷＬＺを活性化し、プリチャージ制御信号ＰＲＥＺに同期してワード線制御信号ＷＬＺを非活性化する。信号生成回路ＬＥＧＥＮは、ワード線制御信号ＷＬＺに応答してセンスアンプ制御信号ＬＥＺを生成する。信号生成回路ＣＬＧＥＮは、センスアンプ制御信号ＬＥＺに応答してコラム制御信号ＣＬＺを生成する。
【００２７】
信号生成回路ＲＡＧＥＮは、読み出しアクセス動作中（ＲＤＺ＝高レベル）に、センスアンプ制御信号ＬＥＺに応答してリードアンプ制御信号ＲＡＥＺ信号を生成する。信号生成回路ＷＡＧＥＮは、書き込みアクセス動作中（ＷＲＺ＝高レベル）に、センスアンプ制御信号ＬＥＺに応答してライトアンプ制御信号ＷＡＥＺを生成する。信号生成回路ＰＲＥＧＥＮは、ラストバーストクロック信号ＬＢＣＬＫＺに同期してプリチャージ信号ＰＲＥＺを生成する。
【００２８】
バスコントローラ１６は、信号生成回路ＲＤＡＴＡＧＥＮ、ＲＤＳＧＥＮ、ＢＣＬＫＧＥＮ、データ出力制御回路ＤＯＵＴＣＮＴおよびデータ入力制御回路ＤＩＮＣＮＴを有している。
【００２９】
信号生成回路ＲＤＡＴＡＧＥＮは、読み出しアクセス動作中に、コラム制御信号ＣＬＺの活性化に応答して読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを反転し、この後、読み出しストローブ転送許可信号ＷＤＱＳに応答して読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを反転する。読み出しストローブ転送許可信号ＷＤＱＳは、メモリコントローラＭＣＮＴによる読み出しデータの受け付け完了を示すとともに、次の読み出しデータの転送許可を示す。読み出しデータ転送要求信号ＲＤＡＴＡは、メモリＭＥＭから出力される読み出しデータの出力開始タイミングを示す。
【００３０】
また、信号生成回路ＲＤＡＴＡＧＥＮは、書き込みアクセス動作中に、書き込みデータ転送要求信号ＷＤＡＴＡに応答して書き込みデータ転送許可信号ＲＤＡＴＡの論理レベルを反転する。書き込みデータ転送要求信号ＷＤＡＴＡは、メモリコントローラＭＣＮＴからの書き込みデータの出力開始タイミングを示す。書き込みデータ転送許可信号ＲＤＡＴＡは、書き込みデータの受け付けが可能であることを示す。
【００３１】
信号生成回路ＲＤＳＧＥＮは、読み出しアクセス動作中に、読み出しデータ転送許可信号ＷＤＡＴＡに応答して読み出しストローブ転送要求信号ＲＤＱＳ（読み出しストローブ信号）の論理レベルを反転する。読み出しデータ転送許可信号ＷＤＡＴＡは、メモリコントローラＭＣＮＴによりデータの受け付けが可能であることを示す。読み出しストローブ転送要求信号ＲＤＱＳは、メモリコントローラＭＣＮＴへの読み出しデータの取り込みタイミングを示す。
【００３２】
また、信号生成回路ＲＤＳＧＥＮは、書き込みアクセス動作中に、書き込みストローブ転送要求信号ＷＤＱＳに応答して書き込みストローブ転送許可信号ＲＤＱＳの論理レベルを反転する。書き込みストローブ転送要求信号ＷＤＱＳは、メモリＭＥＭへの書き込みデータの受け付けタイミングを示すとともに、次の書き込みデータの転送要求を示す。書き込みストローブ転送許可信号ＲＤＱＳは、書き込みデータの受け付け完了を示すとともに、次の書き込みデータの転送許可を示す。
【００３３】
信号生成回路ＢＣＬＫＧＥＮは、読み出しアクセス動作中に、コラム制御信号ＣＬＺに応答して、最初のバーストクロック信号ＢＣＬＫＺ（ＢＣＬＫ０Ｚ−ＢＣＬＫ３Ｚのいずれか）を活性化する。信号生成回路ＢＣＬＫＧＥＮは、読み出しアクセス動作中に、読み出しストローブ転送許可信号ＷＤＱＳに応答してバーストクロック信号ＢＣＬＫＺ（残りのＢＣＬＫ０Ｚ−ＢＣＬＫ３Ｚのいずれか）を活性化する。信号生成回路ＢＣＬＫＧＥＮは、読み出しストローブ転送要求信号ＲＤＱＳに応答してバーストクロック信号ＢＣＬＫＺを非活性化する。
【００３４】
また、信号生成回路ＢＣＬＫＧＥＮは、書き込みアクセス動作中に、書き込みストローブ転送要求信号ＷＤＱＳに応答してバーストクロック信号ＢＣＬＫＺを活性化する。信号生成回路ＢＣＬＫＧＥＮは、書き込みアクセス動作中に、書き込みデータ転送許可信号ＲＤＡＴＡに応答してバーストクロック信号ＢＣＬＫＺを非活性化する。但し、バーストアクセス動作における最後のバーストクロック信号ＢＣＬＫＺの非活性化は、このバーストクロック信号ＢＣＬＫＺの活性化から所定時間後に行われる。バーストアクセス動作では、１つのアクセス要求ＲＥＱに応答して複数のデータ信号が連続して入力または出力される。
【００３５】
この実施形態では、バースト長の最大値は、”４”であり、信号生成回路ＢＣＬＫＧＥＮは、最大で４つのバーストクロック信号ＢＣＬＫ０Ｚ−ＢＣＬＫ３Ｚを生成する。バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。バースト長は、メモリＭＥＭ内のモードレジスタ（図示せず）またはコンフィギュレーションレジスタ（図示せず）により設定される。メモリコントローラＭＣＮＴは、バースト長を変更するとき、モードレジスタ設定コマンドをメモリＭＥＭに供給し、モードレジスタの値を書き換える。バーストクロック信号ＢＣＬＫ０−３Ｚは、コラムアドレス信号に応じた順序で出力される。例えば、バースト長が”２”に設定されているとき、コラムアドレス信号に応じて２つのバーストクロック信号ＢＣＬＫＺが順次に出力される。なお、バースト長の最大値が”８”のとき、最大で８つのバーストクロック信号ＢＣＬＫ０Ｚ−ＢＣＬＫ７Ｚが生成される。後述する実施形態においても、最大のバースト長は、”４”でなく”８”でもよい。
【００３６】
データ出力制御回路ＤＯＵＴＣＮＴは、読み出しアクセス動作中に、バーストクロック信号ＢＣＬＫ０Ｚ−３Ｚにそれぞれ同期してデータバスＤＢ上の並列の読み出しデータ群（サブデータバス）のいずれかを選択し、選択した読み出しデータ群を出力データ線ＤＯＵＴに転送する。データ入力制御回路ＤＩＮＣＮＴは、データバスＤＢ上の並列のデータ群に対応するラッチ回路（図示せず）を有している。データ入力制御回路ＤＩＮＣＮＴは、書き込みアクセス動作中に、バーストクロック信号ＢＣＬＫ０Ｚ−３Ｚにそれぞれ同期して入力データ線ＤＩＮ上の書き込みデータを、対応するラッチ回路にラッチし、ラッチした書き込みデータをデータバスＤＢの対応するサブデータバスに転送する。この実施形態では、データバスＤＢに伝達されるデータのビット数は、データ端子ＤＱのビット数の４倍である。
【００３７】
図４は、図１に示したメモリコントローラＭＣＮＴの例を示している。メモリコントローラＭＣＮＴは、信号生成回路ＡＤＤＧＥＮ、ＣＭＤＧＥＮ、ＲＥＱＧＥＮ、ＷＤＡＴＡＧＥＮ、ＷＤＱＳＧＥＮ、データ制御回路ＤＴＣＮＴおよびアクセス制御回路ＡＣＣＮＴを有している。
【００３８】
信号生成回路ＡＤＤＧＥＮ、ＣＭＤＧＥＮは、ＭＰＵ等のメモリマスタからのアクセス要求ＡＲＥＱに応答して、アドレス信号ＡＤＤおよびコマンド信号ＣＭＤをそれぞれ生成する。信号生成回路ＲＥＱＧＥＮは、アクセス要求ＡＲＥＱに応答して、アクセス要求信号ＲＥＱを低レベルに変化し、メモリＭＥＭからの許可信号ＡＣＫに応答してアクセス要求信号ＲＥＱを高レベルに変化する。例えば、アクセス要求ＡＲＥＱは、読み出しアクセス動作／書き込みアクセス動作の識別情報、アドレス情報、データ転送数情報、書き込みデータ情報等を含んでいる。
【００３９】
信号生成回路ＷＤＡＴＡＧＥＮは、読み出しアクセス動作中に、読み出しデータ転送要求信号ＲＤＡＴＡに応答して読み出しデータ転送許可信号ＷＤＡＴＡを生成する。信号生成回路ＷＤＡＴＡＧＥＮは、書き込みアクセス動作中に、書き込み制御信号ＷＲＣＮＴに応答して最初の書き込みデータ転送要求信号ＷＤＡＴＡを生成し、書き込みストローブ転送許可信号ＲＤＱＳに応答して次の書き込みデータ転送要求信号ＷＤＡＴＡを生成する。
【００４０】
信号生成回路ＷＤＱＳＧＥＮは、読み出しアクセス動作中に、読み出しストローブ転送要求信号ＲＤＱＳに応答して読み出しストローブ転送許可信号ＷＤＱＳを生成する。信号生成回路ＷＤＱＳＧＥＮは、書き込みアクセス動作中に、書き込みデータ転送許可信号ＲＤＡＴＡに応答して書き込みストローブ転送要求信号ＷＤＱＳを生成する。
【００４１】
データ制御回路ＤＴＣＮＴは、読み出しアクセス動作中に、メモリＭＥＭから読み出される読み出しデータＤＱを読み出しストローブ転送要求信号ＲＤＱＳに同期してラッチし、読み出しデータＲＤＴとして出力する。データ制御回路ＤＴＣＮＴは、書き込みアクセス動作中に、ＭＰＵ等のメモリマスタから供給される書き込みデータＷＤＴを書き込みデータ転送要求信号ＷＤＡＴＡに同期してメモリＭＥＭのデータ端子ＤＱに出力する。
【００４２】
アクセス制御回路ＡＣＣＮＴは、メモリＭＥＭからの許可信号ＡＣＫに応答して読み出し制御信号ＲＤＣＮＴまたは書き込み制御信号ＷＲＣＮＴを出力する。読み出し制御信号ＲＤＣＮＴは、メモリＭＥＭの読み出しアクセス動作を実行するために生成される。書き込み制御信号ＷＲＣＮＴは、メモリＭＥＭの書き込みアクセス動作を実行するために生成される。信号生成回路ＷＤＡＴＡＧＥＮ、信号生成回路ＷＤＱＳＧＥＮおよびデータ制御回路ＤＴＣＮＴは、読み出し制御信号ＲＤＣＮＴおよび書き込み制御信号ＷＲＣＮＴに応じて読み出しアクセス動作および書き込みアクセス動作を認識する。
【００４３】
図５は、図１に示したメモリＭＥＭの状態遷移を示している。図中の実線は、状態が信号のトリガに基づいて遷移することを示している。図中の破線は、状態が自動的に遷移することを示している。信号に付した下向きの矢印は、立ち下がりエッジを示している。信号に付した上向きの矢印は、立ち上がりエッジを示している。
【００４４】
メモリＭＥＭは、アクセス要求信号ＲＥＱを受けるまでスタンバイ状態を保持する（図５（ａ））。メモリＭＥＭは、アクセス要求信号ＲＥＱの立ち下がりエッジに応答してスタンバイ状態からアクセス許可状態に遷移し、許可信号ＡＣＫを低レベルに変化する（図５（ｂ））。アクセス許可状態において、メモリＭＥＭは、アクセス要求信号ＲＥＱの立ち上がりエッジを検出すると、アクセス開始状態に遷移し、アドレス信号ＡＤＤをラッチし、コマンド信号ＣＭＤをデコードする（図５（ｃ））。
【００４５】
コマンド信号ＣＭＤが読み出しコマンドＲＤを示すとき、メモリＭＥＭは、読み出しデータ転送要求状態に遷移し、読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを反転する（図５（ｄ））。読み出しデータ転送要求状態において、メモリＭＥＭは、読み出しデータ転送許可信号ＷＤＡＴＡの遷移エッジを検出すると、読み出しストローブ転送要求状態に遷移し、読み出しストローブ転送要求信号ＲＤＱＳの論理レベルを反転する（図５（ｅ））。読み出しストローブ転送供給状態において、メモリＭＥＭは、読み出しストローブ転送許可信号ＷＤＱＳの遷移エッジを検出すると、読み出しデータ転送要求状態に再び遷移する。但し、メモリＭＥＭは、最終の読み出しストローブ転送許可信号ＷＤＱＳの遷移エッジを検出したとき、リセット状態に遷移し、読み出しデータ転送要求信号ＲＤＡＴＡおよび読み出しストローブ転送要求信号ＲＤＱＳを高レベルにリセットする（図５（ｆ））。この後、メモリＭＥＭは、アクセス終了通知状態に遷移し（図５（ｇ））、許可信号ＡＣＫを高レベルに変化した後、スタンバイ状態に戻る。
【００４６】
一方、コマンド信号ＣＭＤが書き込みコマンドＷＲを示すとき、メモリＭＥＭは、書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジを検出すると、アクセス開始状態から書き込みデータ転送許可状態に遷移し、書き込みデータ転送許可信号ＲＤＡＴＡの論理レベルを反転する（図５（ｈ））。書き込みデータ転送許可状態状態において、メモリＭＥＭは、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジを検出すると、書き込みデータラッチ状態に遷移し、メモリコントローラＭＣＮＴからの書き込みデータをラッチする（図５（ｉ））。この後、メモリＭＥＭは、書き込みストローブ転送許可状態に遷移し、書き込みストローブ転送許可信号ＲＤＱＳの論理レベルを反転する（図５（ｊ））。書き込みストローブ転送許可状態において、メモリＭＥＭは、次の書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジを検出すると、書き込みデータ転送許可状態に再び遷移する。但し、メモリＭＥＭは、最終の書き込みストローブ転送許可信号ＲＤＱＳを論理レベルを反転したとき、リセット状態に遷移し、書き込みデータ転送許可信号ＲＤＡＴＡおよび書き込みストローブ転送許可信号ＲＤＱＳを高レベルにリセットする（図５（ｋ））。この後、メモリＭＥＭは、アクセス終了通知状態に遷移し（図５（ｌ））、許可信号ＡＣＫを高レベルに変化した後、スタンバイ状態に戻る。なお、リセット状態（図５（ｆ、ｋ））を設けることなく、スタンバイ状態に戻ってもよい。
【００４７】
図６は、図１に示したメモリコントローラＭＣＮＴの状態遷移を示している。実線、破線等の表記は、図５と同じである。メモリコントローラＭＣＮＴは、メモリマスタからのアクセス要求ＡＲＥＱを受けるまでスタンバイ状態を保持する（図６（ａ））。メモリコントローラＭＣＮＴは、アクセス要求ＡＲＥＱに応答してスタンバイ状態からアクセス要求状態に遷移し、アクセス要求信号ＲＥＱを低レベルに変化する（図６（ｂ））。アクセス要求状態において、メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち下がりエッジを検出すると、アクセス開始要求状態に遷移し、アクセス要求信号ＲＥＱを高レベルに変化する（図６（ｃ））。
【００４８】
アクセス要求ＡＲＥＱが読み出しアクセス要求ＲＤを示すとき、メモリコントローラＭＣＮＴは、読み出しデータ転送要求信号ＲＤＡＴＡの遷移エッジを検出すると、読み出しデータ転送許可状態に遷移し、読み出しデータ転送許可信号ＷＤＡＴＡの論理レベルを反転する（図６（ｄ））。読み出しデータ転送許可状態において、メモリコントローラＭＣＮＴは、読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジを検出すると、読み出しデータラッチ状態に遷移し、メモリＭＥＭからの読み出しデータをラッチする（図６（ｅ））。この後、メモリコントローラＭＣＮＴは、読み出しストローブ転送許可状態に遷移し、読み出しストローブ転送許可信号ＷＤＱＳの論理レベルを反転する（図６（ｆ））。読み出しストローブ転送許可状態において、メモリコントローラＭＣＮＴは、次の読み出しデータ転送要求信号ＲＤＡＴＡの遷移エッジを検出すると、読み出しデータ転送許可状態に再び遷移する。但し、メモリコントローラＭＣＮＴは、最終の読み出しストローブ転送許可信号ＷＤＱＳを論理レベルを反転したとき、リセット状態に遷移し、読み出しデータ転送許可信号ＷＤＡＴＡおよび読み出しストローブ転送許可信号ＷＤＱＳを高レベルにリセットする（図６（ｇ））。この後、メモリコントローラＭＣＮＴは、スタンバイ状態に戻る。
【００４９】
一方、アクセス要求ＡＲＥＱが書き込みアクセス要求ＷＲを示すとき、メモリコントローラＭＣＮＴは、アクセス開始要求状態から書き込みデータ転送要求状態に遷移し、書き込みデータ転送要求信号ＷＤＡＴＡの論理レベルを反転し、書き込みデータをメモリＭＥＭに出力する（図６（ｈ））。書き込みデータ転送要求状態において、メモリコントローラＭＣＮＴは、書き込みデータ転送許可信号ＲＤＡＴＡの遷移エッジを検出すると、書き込みストローブ転送要求状態に遷移し、書き込みストローブ転送要求信号ＷＤＱＳの論理レベルを反転する（図６（ｉ））。書き込みストローブ転送要求状態において、メモリコントローラＭＣＮＴは、書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジを検出すると、書き込みデータ転送要求状態に再び遷移する。但し、メモリコントローラＭＣＮＴは、最終の書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジを検出したとき、リセット状態に遷移し、書き込みデータ転送要求信号ＷＤＡＴＡおよび書き込みストローブ転送要求信号ＷＤＱＳを高レベルにリセットする（図６（ｊ））。この後、メモリコントローラＭＣＮＴは、スタンバイ状態に戻る。図５および図６に示したように、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳを用いてハンドシェイク制御を行い、読み出しアクセス動作および書き込みアクセス動作を実行する。
【００５０】
図７は、図２に示したセンスアンプ領域ＳＡＡの詳細を示している。図は、例えば、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、図７のセンスアンプ領域ＳＡＡは、データ端子ＤＱ毎に形成される。センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
【００５１】
プリチャージ回路ＰＲＥを制御するプリチャージ制御信号ＢＲＳ（ＢＲＳ０−１）は、ビットリセット信号ＢＲＳＺの非活性化に同期して低レベルに変化し、ビットリセット信号ＢＲＳＺの活性化に同期して高レベルに変化する。なお、アクセスされないメモリブロックＲＢＬＫでは、高レベルのプリチャージ制御信号ＢＲＳがプリチャージ回路ＰＲＥに供給される。
【００５２】
接続スイッチＢＴは、各メモリブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬをセンスアンプＳＡのビット線ＳＢＬ、／ＳＢＬに選択的に接続する。アクセスされるメモリブロックＲＬＢＫに対応する接続スイッチＢＴは、ビット制御信号ＢＴＺの高レベル期間に高レベルに変化するビット制御信号ＢＴ（ＢＴ０−１）を受ける。
【００５３】
各コラムスイッチＣＳＷは、コラム選択信号ＣＬ（ＣＬ０−２）が高レベルのときにオンし、センスアンプＳＡおよびビット線対ＢＬ、／ＢＬをローカルデータ線ＬＤＱ、／ＬＤＱに接続する。コラム選択信号ＣＬ０−２は、コラム制御信号ＣＬＺの高レベル期間に生成される。センスアンプＳＡを制御するセンスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ制御信号ＬＥＺの高レベル期間に、高レベルおよび低レベルにそれぞれ変化する。
【００５４】
各メモリブロックＲＢＬＫ０−１において、メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬまたは／ＢＬに接続される。ロウアドレス信号により選択されるワード線ＷＬは、ワード制御信号ＷＬＺの高レベル期間に高レベルに変化する。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成である。
【００５５】
図８は、図１に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作については、詳細な説明は省略する。この例では、バースト長ＢＬ１は”４”に設定されている。信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳに付けた”ＩＮ”、”ＯＵＴ”は、メモリＭＥＭへの入力信号およびメモリＭＥＭからの出力信号をそれぞれ示している。
【００５６】
まず、メモリコントローラＭＣＮＴは、アクセス要求信号ＲＥＱの立ち下がりエッジに同期してアドレス信号ＡＤＤおよびコマンド信号ＣＭＤ（読み出しコマンドＲＤ）を出力する（図８（ａ））。読み出しコマンドＲＤは、高レベル（Ｈ）のライトイネーブル信号／ＷＥおよび低レベル（Ｌ）のアウトプットイネーブル信号／ＯＥにより認識される。
【００５７】
メモリＭＥＭは、要求信号ＲＥＱの立ち下がりエッジに応答して許可信号ＡＣＫを低レベルに変化する（図８（ｂ））。許可信号ＡＣＫの立ち下がりエッジは、メモリＭＥＭの動作状況に応じて遅らせることができる。メモリＭＥＭは、要求信号ＲＥＱの立ち上がりエッジに同期してラッチ信号ＬＴＺを生成する。要求信号ＲＥＱの立ち上がりエッジは、メモリコントローラＭＣＮＴの動作状況に応じて遅らせることができる。メモリコントローラＭＣＮＴは、要求信号ＲＥＱの立ち上がりエッジから所定時間アドレス信号ＡＤＤおよびコマンド信号ＣＭＤを保持する。
【００５８】
メモリＭＥＭは、ラッチ信号ＬＴＺに同期してアドレス信号ＡＤＤおよびコマンド信号ＣＭＤをラッチし、読み出し制御信号ＲＤＺを活性化し、読み出しアクセス動作を開始する（図８（ｃ））。アドレス信号ＡＤＤおよびコマンド信号ＣＭＤは、要求信号ＲＥＱに同期してラッチされる。このため、要求信号ＲＥＱの低レベル期間を信号ＡＤＤ、ＣＭＤのセットアップ時間に使用でき、信号ＡＤＤ、ＣＭＤを確実にラッチできる。
【００５９】
この後、ビットリセット信号ＢＲＳＺ、ビット制御信号ＢＴＺ、ワード制御信号ＷＬＺが順次生成され、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出される（図８（ｄ））。なお、読み出しデータＤ０−Ｄ３の出力タイミングは、信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳに応じて可変である。このため、要求信号ＲＥＱの立ち上がりエッジから読み出しアクセス動作を開始するまでの時間は、メモリＭＥＭの動作状況に応じて延ばすことができる。
【００６０】
センスアンプ制御信号ＬＥＺが活性化され、ビット線ＢＬ、／ＢＬの電圧差が増幅される（図８（ｅ））。センスアンプ制御信号ＬＥＺに応答してコラム制御信号ＣＬＺおよびリードアンプ制御信号ＲＡＥＺが活性化され、ビット線ＢＬ、／ＢＬに読み出された読み出しデータは、リードアンプＲＡからデータバスＤＢに出力される（図８（ｆ））。なお、コラム選択信号ＣＬ（コラム制御信号ＣＬＺ）は、読み出しデータがリードアンプＲＡにラッチされた後、非活性化されてもよい。また、コラム選択信号ＣＬ（コラム制御信号ＣＬＺ）は、バーストクロック信号ＢＣＬＫＺと同様に、読み出しデータ毎に活性化されてもよい。
【００６１】
次に、コラム制御信号ＣＬＺに同期して最初のバーストクロック信号ＢＣＬＫＺ（ＢＣＬＫ０−３Ｚのいずれか）が活性化され（図８（ｇ））、最初の読み出しデータＤ０がデータ端子ＤＱに出力される（図８（ｈ））。図では、バーストクロック信号ＢＣＬＫ０−３Ｚは１つの信号で示しているが、実際には、バーストクロック信号ＢＣＬＫ０−３Ｚは独立した信号線に伝達される。コラム制御信号ＣＬＺに同期して読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルが反転する（図８（ｉ））。読み出しデータ転送要求信号ＲＤＡＴＡは、読み出しデータのメモリコントローラＭＣＮＴへの転送を要求する信号である。メモリＭＥＭ内の回路は、読み出し制御信号ＲＤＺの活性化から読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルの変化まで、途切れることなく連続して動作する。
【００６２】
メモリコントローラＭＣＮＴは、読み出しデータ転送要求信号ＲＤＡＴＡの遷移エッジに応答して読み出しデータ転送許可信号ＷＤＡＴＡの論理レベルを変化する（図８（ｊ））。読み出しデータ転送許可信号ＷＤＡＴＡは、メモリコントローラＭＣＮＴが読み出しデータを取り込む準備ができたことを示す信号であり、読み出しデータのメモリＭＥＭからの転送を許可する信号である。読み出しデータ転送許可信号ＷＤＡＴＡの遷移エッジの出力タイミングは、メモリコントローラＭＣＮＴの動作状況に応じて遅らせることができる。メモリＭＥＭは、読み出しデータ転送許可信号ＷＤＡＴＡの遷移エッジに応答して読み出しストローブ転送要求信号ＲＤＱＳの論理レベルを変化する（図８（ｋ））。読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジの出力タイミングは、メモリＭＥＭの動作状況に応じて遅らせることができる。メモリコントローラＭＣＮＴは、読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジに同期して読み出しデータＤ０を取り込む。読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジから所定時間後にバーストクロック信号ＢＣＬＫＺが非活性化される（図８（ｌ））。データ端子ＤＱへの読み出しデータは、読み出しデータの出力期間中（コラム制御信号ＣＬＺの活性化期間にほぼ等しい）に保持（ラッチ）される。このため、読み出しデータＤ０は、次のバーストクロック信号ＢＣＬＫＺが活性化されるまで保持される（図８（ｍ））。
【００６３】
メモリコントローラＭＣＮＴは、読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジに応答して読み出しストローブ転送許可信号ＷＤＱＳの論理レベルを変化する（図８（ｎ））。読み出しストローブ転送許可信号ＷＤＱＳの遷移エッジの出力タイミングは、メモリコントローラＭＣＮＴの動作状況に応じて遅らせることができる。読み出しストローブ転送許可信号ＷＤＱＳの論理レベルの変化により、最初の読み出しデータのメモリＭＥＭからメモリコントローラＭＣＮＴへの転送が完了する。
【００６４】
次に、メモリＭＥＭは、読み出しストローブ転送許可信号ＷＤＱＳの遷移エッジに応答して、次のバーストクロック信号ＢＣＬＫＺを活性化し、次の読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを変化する（図８（ｏ、ｐ））。読み出しデータ転送要求信号ＲＤＡＴＡの遷移エッジの出力タイミングは、メモリＭＥＭの動作状況に応じて遅らせることができる。この後、上述した動作が繰り返され、読み出しデータＤ１−Ｄ３がメモリコントローラＭＣＮＴに転送される。２回目の読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジは、１回目の読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジに基づいて生成される。この例では、読み出しデータＤ０−Ｄ３の転送サイクルＤＣＹＣＬ１は、互いに等しい。しかし、転送サイクルＤＣＹＣＬ１は、メモリＭＥＭおよびメモリコントローラＭＣＮＴの動作状況に応じて変化する。
【００６５】
ラストバーストクロック信号ＬＢＣＬＫＺの立ち下がりエッジに同期してプリチャージ信号ＰＲＥＺが活性化され、図３で説明したように、ワード線制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺ、コラム制御信号ＣＬＺ、リードアンプ制御信号ＲＡＥＺ信号、ビットリセット信号ＢＲＳＺ、ビット制御信号ＢＴＺが順次変化する（図８（ｑ））。そして、ビット線ＢＬ、／ＢＬがプリチャージされ、アクセス要求信号ＲＥＱに応答するバースト読み出しアクセス動作が完了する。メモリＭＥＭは、プリチャージ制御信号ＰＲＥＺの非活性化に同期して許可信号ＡＣＫを高レベルに変化し、読み出し制御信号ＲＤＺを非活性化する（図８（ｒ））。
【００６６】
図９は、図１に示したメモリＭＥＭの書き込みアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この例では、バースト長ＢＬ１は”４”に設定されている。アクセス要求信号ＲＥＱからセンスアンプ活性化信号ＰＳＡ（センスアンプ制御信号ＬＥＺ）までの波形は、コマンド信号ＣＭＤ（書き込みコマンドＷＲ）が異なることを除きほぼ同じである。
【００６７】
メモリＭＥＭは、ラッチ信号ＬＴＺに同期してアドレス信号ＡＤＤおよびコマンド信号ＣＭＤをラッチし、書き込み制御信号ＷＲＺを活性化し、書き込みアクセス動作を開始する（図９（ａ））。メモリコントローラＭＣＮＴは、要求信号ＲＥＱの立ち上がりエッジから所定時間Ｔ１後に書き込みデータ転送要求信号ＷＤＡＴＡの論理レベルを変化し、書き込みデータＤ０をメモリＭＥＭに出力する（図９（ｂ、ｃ））。書き込みデータ転送要求信号ＷＤＡＴＡは、書き込みデータのメモリＭＥＭへの転送を要求する信号である。
【００６８】
例えば、所定時間Ｔ１は、メモリＭＥＭがアクセス動作を開始してからビット線ＢＬ、／ＢＬ上のデータ信号が増幅されるまでの時間に設定される。但し、書き込みデータ転送要求信号ＷＤＡＴＡは、要求信号ＲＥＱに同期して直ちに出力されてもよい。このとき、メモリＭＥＭにより書き込みデータ転送許可信号ＲＤＡＴＡの出力を遅らせることで、正常な書き込みアクセス動作を実行できる。したがって、書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジの出力タイミングは、メモリコントローラＭＣＮＴの動作状況に応じて設定できる。
【００６９】
メモリＭＥＭは、書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジに応答して書き込みデータ転送許可信号ＲＤＡＴＡの論理レベルを変化する（図９（ｄ））。書き込みデータ転送許可信号ＲＤＡＴＡの遷移エッジの出力タイミングは、メモリＭＥＭの動作状況に応じて遅らせることができる。書き込みデータ転送許可信号ＲＤＡＴＡは、書き込みデータのメモリコントローラＭＣＮＴからの転送を許可する信号である。メモリコントローラＭＣＮＴは、書き込みデータ転送許可信号ＲＤＡＴＡの遷移エッジに応答して書き込みストローブ転送要求信号ＷＤＱＳの論理レベルを変化する（図９（ｅ））。書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジの出力タイミングは、メモリコントローラＭＣＮＴの動作状況に応じて遅らせることができる。メモリＭＥＭは、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジに同期してバーストクロック信号ＢＣＬＫＺ（ＢＣＬＫ０−３Ｚのいずれか）を活性化する（図９（ｆ））。これにより、データ端子ＤＱに供給された書き込みデータＤ０は、データバスＤＢに転送される（図９（ｇ））。すなわち、メモリＭＥＭは、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジに同期して書き込みデータＤ０を取り込む。コラム選択信号ＣＬ（コラム制御信号ＣＬＺ）が活性化されているため、書き込みデータはビット線ＢＬ、／ＢＬに伝達される（図９（ｈ））。なお、コラム選択信号ＣＬ（コラム制御信号ＣＬＺ）は、バーストクロック信号ＢＣＬＫＺと同様に、書き込みデータの入力毎に活性化してもよい。このとき、２回目以降のコラム制御信号ＣＬＺは、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジに同期して活性化される。
【００７０】
メモリＭＥＭは、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジに応答して書き込みストローブ転送許可信号ＲＤＱＳの論理レベルを変化する（図９（ｉ））。書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジの出力タイミングは、メモリＭＥＭの動作状況に応じて遅らせることができる。書き込みストローブ転送許可信号ＲＤＱＳの論理レベルの変化により、最初の書き込みデータのメモリコントローラＭＣＮＴからメモリＭＥＭへの転送が完了する。
【００７１】
メモリコントローラＭＣＮＴは、書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジに応答して、次の書き込みデータ転送要求信号ＷＤＡＴＡの論理レベルを変化する（図９（ｊ））。書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジの出力タイミングは、メモリコントローラＭＣＮＴの動作状況に応じて遅らせることができる。メモリＭＥＭは、書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジに応答して書き込みデータ転送許可信号ＲＤＡＴＡの論理レベルを変化し、バーストクロック信号ＢＣＬＫＺを非活性化する（図９（ｋ、ｌ））。これにより、最初の書き込みデータＤ０のメモリセルＭＣへの書き込みが完了する。
【００７２】
この後、上述した動作が繰り返され、書き込みデータＤ１−Ｄ３がメモリセルＭＣに書き込まれる。例えば、書き込みストローブ転送要求信号ＷＤＱＳの２番目の遷移エッジに同期して、書き込みデータＤ１がメモリＭＥＭに取り込まれる。この例では、書き込みデータＤ０−Ｄ３の転送サイクルＤＣＹＣＬ１は、互いに等しい。しかし、転送サイクルＤＣＹＣＬ１は、メモリＭＥＭおよびメモリコントローラＭＣＮＴの動作状況に応じて変化する。
【００７３】
そして、ラストバーストクロック信号ＬＢＣＬＫＺの立ち下がりエッジに同期してプリチャージ信号ＰＲＥＺが活性化され、ビット線ＢＬ、／ＢＬのプリチャージ動作が実行される（図９（ｍ））。メモリＭＥＭは、プリチャージ制御信号ＰＲＥＺの非活性化に同期して許可信号ＡＣＫを高レベルに変化し、書き込み制御信号ＷＲＺを非活性化する（図９（ｎ））。
【００７４】
図１０は、図１のメモリＭＥＭとＤＤＲ−ＳＤＲＡＭの読み出しアクセス動作の比較を示している。一般に、半導体デバイスは、チップ毎、ウエハ毎あるいは製造ロット毎に電気的特性が異なる。例えば、メモリＭＥＭにおいて、読み出しコマンドＲＤを受けてから読み出しデータが出力されるまでのメモリ動作期間ＭＯＰ（最小値）は、チップ毎（Ｃｈｉｐ−Ａ、Ｃｈｉｐ−Ｂ、Ｃｈｉｐ−Ｃ）に異なる。この実施形態では、アクセス要求信号ＲＥＱと許可信号ＡＣＫだけでなく信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳを用いて、メモリＭＥＭとメモリコントローラＭＣＮＴとの間で読み出しデータの出力毎にハンドシェイク制御を繰り返す。これにより、各チップのメモリ動作期間ＭＯＰに応じた最小のデータサイクルで読み出しデータを出力できる。この結果、製造条件の変動等により生じたメモリ動作期間ＭＯＰの長いＣｈｉｐ−Ｃを含む全てのメモリチップを良品として出荷できる。長いメモリ動作期間ＭＯＰは、電源ノイズ等によっても発生する。
【００７５】
一方、一般的なＤＤＲ−ＳＤＲＡＭでは、最初の読み出しデータＤ０を出力するクロックサイクル数（リードレイテンシＲＬ）は、内部回路のワースト動作に基づいて決められる。このため、リードレイテンシＲＬより短いメモリ動作期間ＭＯＰを有するＣｈｉｐ−Ｄ、Ｃｈｉｐ−Ｅは、無駄な待ち時間ＷＡＩＴが生じる。さらに、最初の読み出しデータＤ０の出力がリードレイテンシＲＬを超えるＣｈｉｐ−Ｆは、不良品として扱われる。このように、この実施形態のメモリＭＥＭでは、製造条件が変動しても歩留が低下することを防止できる。
【００７６】
以上、この実施形態では、信号ＲＤＡＴＡ、ＷＤＡＴＡ、ＲＤＱＳ、ＷＤＱＳを用いて、メモリＭＥＭとメモリコントローラＭＣＮＴとの間で読み出しデータの出力毎または書き込みデータの入力毎にハンドシェイク制御を行う。これにより、メモリＭＥＭの動作状態およびメモリコントローラＭＣＮＴの動作状態にそれぞれ合わせて、常に最短または最適なタイミングでメモリアクセス動作を実行できる。特に、メモリＭＥＭとメモリコントローラＭＣＮＴは、異なる半導体チップに搭載されるため、製造条件が互いに異なり、電気的特性が互いに異なる。このような場合にも、メモリＭＥＭの性能とメモリコントローラＭＣＮＴの性能とにそれぞれ応じて常に最適なタイミングでメモリアクセス動作を実行できる。また、製造条件の変動、電源電圧ＶＤＤ、ＶＤＤＥの変動、温度の変動の少なくともいずれかがあるときにも、常に最適なタイミングでメモリアクセス動作を実行できる。さらに、クロック信号を用いることなくストローブ信号ＲＤＱＳ、ＷＤＱＳ等を用いてデータの授受を制御するため、メモリＭＥＭの消費電力を増加することなく、常に最適なタイミングでメモリアクセス動作を実行できる。
【００７７】
図１１は、別の実施形態における半導体メモリＭＥＭのステートマシン１４Ａおよびバスコントローラ１６Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。メモリＭＥＭは、アクセス動作中（ＡＣＫ＝低レベル）に供給されるアクセス要求信号ＲＥＱ（割り込み要求）を受けたときに、実行中のアクセス動作を中断し、割り込み要求に応答するアクセス動作を実行する機能を有している。割り込み機能の詳細は、図１３から図１５に示す。ステートマシン１４Ａおよびバスコントローラ１６Ａを除く構成は、図２のメモリＭＥＭと同じである。メモリＭＥＭは、図１に示したように、ＭＰＵおよびメモリコントローラＭＣＮＴとともにシステムＳＹＳに搭載される。
【００７８】
ステートマシン１４Ａの信号生成回路ＡＣＫＧＥＮは、許可信号ＡＣＫの低レベル中にアクセス要求信号ＲＥＱの立ち下がりエッジを検出したときに、強制終了信号ＦＥＮＤＺを出力する。また、信号生成回路ＡＣＫＧＥＮは、アクセス要求信号ＲＥＱの低レベル期間に許可信号ＡＣＫを高レベルに変化するとき、高レベルに変化した許可信号ＡＣＫを再び低レベルに戻す。信号生成回路ＡＣＫＧＥＮのその他の機能は、図３の信号生成回路ＡＣＫＧＥＮと同じである。また、ステートマシン１４Ａは、ラストバーストクロック信号ＬＢＣＬＫＺまたはリセット信号ＲＳＴＺを信号生成回路ＰＲＥＧＥＮの入力に供給するためのオア回路ＯＲを有している。ステートマシン１４Ａのその他の機能は、図３のステートマシン１４と同じである。
【００７９】
バスコントローラ１６Ａの信号生成回路ＲＤＳＧＥＮは、エッジ検出回路ＥＧＤＥＴを有している。エッジ検出回路ＥＧＤＥＴは、強制終了信号ＦＥＮＤＺの立ち上がりエッジを検出したときに、読み出しストローブ転送要求信号ＲＤＱＳ（または書き込みストローブ転送許可信号ＲＤＱＳ）の遷移エッジに同期してリセット信号ＲＳＴＺを出力する。また、信号生成回路ＲＤＳＧＥＮは、リセット信号ＲＳＴＺに同期して読み出しストローブ転送要求信号ＲＤＱＳ（または書き込みストローブ転送許可信号ＲＤＱＳ）を高レベルにリセットする。信号生成回路ＲＤＳＧＥＮのその他の機能は、図３の信号生成回路ＲＤＳＧＥＮと同じである。信号生成回路ＲＤＡＴＡＧＥＮは、リセット信号ＲＳＴＺに同期して読み出しデータ転送要求信号ＲＤＡＴＡ（または書き込みデータ転送許可信号ＲＤＡＴＡ）を高レベルにリセットする。信号生成回路ＲＤＡＴＡＧＥＮのその他の機能は、図３の信号生成回路ＲＤＡＴＡＧＥＮと同じである。
【００８０】
図１２は、図１１に示したメモリＭＥＭおよびこのメモリＭＥＭをアクセスするメモリコントローラＭＣＮＴの状態遷移の例を示している。実線、破線等の表記は、図５と同じである。メモリコントローラＭＣＮＴは、メモリＭＥＭがアクセス動作を実行中（ＡＣＫ＝低レベル）に、メモリＭＥＭに別のアクセス動作を実行させるときに、割り込み要求状態に遷移し、割り込み要求（ＲＥＱ＝低レベル）を発行する（図１２（ａ））。
【００８１】
メモリＭＥＭは、アクセス動作中に割り込み要求を受けると、アクセス状態（ＡＣＫ＝低レベル）からアクセス強制終了状態に遷移し、許可信号ＡＣＫを高レベルに変化する（図１２（ｂ））。ここで、アクセス状態は、図５に示した状態（ｄ）、（ｅ）、（ｈ）、（ｉ）、（ｊ）を含む。メモリＭＥＭは、アクセス強制終了状態からリセット状態に自動的に遷移し、信号ＲＤＡＴＡ、ＲＤＱＳを高レベルにリセットする（図１２（ｃ））。この後、メモリＭＥＭは、図５に示したアクセス許可状態に遷移する。
【００８２】
一方、メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち上がりエッジを検出すると、リセット状態に遷移し、信号ＷＤＡＴＡ、ＷＤＱＳを高レベルにリセットする（図１２（ｄ））。この後、メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち下がりエッジを検出すると、図６のアクセス開始要求状態に遷移する。
【００８３】
図１３は、図１１に示したメモリＭＥＭの割り込みアクセス動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、メモリコントローラＭＣＮＴは、メモリＭＥＭが３つ目の読み出しデータＤ２を出力中（ＡＣＫ＝低レベル）にアクセス要求信号ＲＥＱ（割り込み要求）を出力する（図１３（ａ））。メモリコントローラＭＣＮＴは、割り込み要求ＲＥＱとともにアドレス信号ＡＤＤおよびコマンド信号ＣＭＤ（読み出しコマンドＲＤ）をメモリＭＥＭに出力する（図１３（ｂ））。
【００８４】
メモリＭＥＭは、割り込み要求ＲＥＱに応答して、強制終了信号ＦＥＮＤＺを出力し、読み出しストローブ転送要求信号ＲＤＱＳに同期してリセット信号ＲＳＴＺを出力する（図１３（ｃ、ｄ））。メモリＭＥＭは、リセット信号ＲＳＴＺの立ち上がりエッジに同期して読み出しデータ転送要求信号ＲＤＡＴＡおよび読み出しストローブ転送要求信号ＲＤＱＳを高レベルにリセットする（図１３（ｅ、ｆ））。すなわち、読み出しデータ転送要求信号ＲＤＡＴＡおよび読み出しストローブ転送要求信号ＲＤＱＳは、割り込み要求ＲＥＱに基づいてリセットされる。
【００８５】
リセット信号ＲＳＴＺに同期してプリチャージ制御信号ＰＲＥＺが出力され、読み出しアクセス動作が中断する（図１３（ｇ））。メモリコントローラＭＣＮＴは、読み出しストローブ転送要求信号ＲＤＱＳに同期して読み出しデータを受信する。このため、読み出しストローブ転送要求信号ＲＤＱＳに同期して読み出しアクセス動作を中断することで、メモリコントローラＭＣＮＴは、読み出しデータＤ２を確実に受信できる。なお、メモリＭＥＭは、読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジタイミングを遅らせるだけで、読み出しアクセス動作の中断を遅らせることができる。
【００８６】
メモリＭＥＭは、読み出しアクセス動作の完了に応答して許可信号ＡＣＫを一時的に高レベルに変化する（図１３（ｈ））。メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち上がりエッジに同期して読み出しデータ転送許可信号ＷＤＡＴＡおよび読み出しストローブ転送許可信号ＷＤＱＳを高レベルにリセットする（図１３（ｉ、ｊ））。すなわち、読み出しデータ転送許可信号ＷＤＡＴＡおよび読み出しストローブ転送許可信号ＷＤＱＳは、割り込み要求ＲＥＱに基づいてリセットされる。メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち下がりエッジに同期してアクセス要求信号ＲＥＱを高レベルに変化する（図１３（ｋ））。メモリＭＥＭは、図８と同様に、アクセス要求信号ＲＥＱの立ち上がりエッジに同期して読み出しアクセス動作を開始する。すなわち、割り込み要求ＲＥＱに対応するアクセス読み出し動作が開始される。
【００８７】
図１４は、図１１に示したメモリＭＥＭの割り込みアクセス動作の別の例を示している。図８および図１３と同じ動作については、詳細な説明は省略する。この例では、図１３の割り込み要求ＲＥＱ（読み出しコマンドＲＤ）の代わりに割り込み要求ＲＥＱ（書き込みコマンドＷＲ）が供給され、書き込みアクセス動作が実行される（図１４（ａ、ｂ））。書き込みアクセス動作は、図９と同じである。その他の動作は、図１３と同じである。
【００８８】
図１５は、図１１に示したメモリＭＥＭの割り込みアクセス動作の別の例を示している。図9および図１３と同じ動作については、詳細な説明は省略する。この例では、書き込みアクセス動作中に割り込み要求ＲＥＱが発生する。具体的には、メモリコントローラＭＣＮＴは、３つ目の書き込みデータＤ２を出力中（ＡＣＫ＝低レベル）にアクセス要求信号ＲＥＱ（割り込み要求）を出力する（図１５（ａ））。また、メモリコントローラＭＣＮＴは、割り込み要求ＲＥＱとともにアドレス信号ＡＤＤおよび読み出しコマンドＲＤをメモリＭＥＭに出力する（図１５（ｂ））。割り込み要求ＲＥＱに応答する書き込みアクセス動作の中断動作は、図１３の読み出しアクセス動作の中断動作と同じである。なお、図１３と同様に、メモリＭＥＭは、書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジタイミングを遅らせるだけで、書き込みアクセス動作の中断を遅らせることができる。
【００８９】
書き込みアクセス動作においても、リセット信号ＲＳＴＺは、書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジに同期して出力される（図１５（ｃ））。そして、リセット信号ＲＳＴＺに同期して、書き込みデータ転送許可信号ＲＤＡＴＡおよび書き込みストローブ転送許可信号ＲＤＱＳは、高レベルにリセットされる（図１５（ｄ、ｅ））。書き込みデータ転送要求信号ＷＤＡＴＡおよび書き込みストローブ転送要求信号ＷＤＱＳは、許可信号ＡＣＫの立ち上がりエッジに同期して高レベルにリセットされる（図１５（ｆ、ｇ））。
【００９０】
メモリＭＥＭは、書き込みストローブ転送要求信号ＷＤＱＳに同期してバーストクロック信号ＢＣＬＫＺ（ＢＣＬＫ０−３Ｚのいずれか）を生成し、書き込みデータをメモリセルＭＣに書き込む。書き込みストローブ転送許可信号ＲＤＱＳは、書き込みストローブ転送要求信号ＷＤＱＳに応答して生成される。このため、書き込みストローブ転送許可信号ＲＤＱＳに同期して書き込みアクセス動作を中断することで、メモリＭＥＭは、書き込みデータＤ２を確実に受信でき、確実にメモリセルＭＣに書き込むことができる。割り込み要求ＲＥＱに応答して開始される読み出しアクセス動作は、図１３と同じである。
【００９１】
図１６は、図１１に示したメモリＭＥＭのアクセス動作の別の例を示している。図９、図１３、図１４、図１５と同じ動作については、詳細な説明は省略する。この例では、図１５の割り込み要求ＲＥＱ（読み出しコマンドＲＤ）の代わりに割り込み要求ＲＥＱ（書き込みコマンドＷＲ）が供給され、書き込みアクセス動作が実行される（図１６（ａ、ｂ））。その他の動作は、図１５と同じである。
【００９２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセス要求ＲＥＱの割り込み機能を有するメモリＭＥＭにおいても、メモリＭＥＭの動作状態およびメモリコントローラＭＣＮＴの動作状態にそれぞれ合わせて、常に最適なタイミングでメモリアクセス動作を実行できる。特に、データの出力毎または入力毎にハンドシェイク制御を行うため、どのようなタイミングで割り込み要求ＲＥＱが発生しても、誤動作することなく、常に最適なタイミングでメモリアクセス動作を実行できる。
【００９３】
図１７は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２のコマンドデコーダ１２およびバスコントローラ１６の代わりにコマンドデコーダ１２Ｂおよびバスコントローラ１６Ｂを有している。また、メモリＭＥＭは、モードレジスタ２０Ｂを有している。その他の構成は、図２と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。メモリＭＥＭは、図１に示したように、ＭＰＵおよびメモリコントローラＭＣＮＴとともにシステムＳＹＳに搭載される。
【００９４】
コマンドデコーダ１２Ｂは、モードレジスタ設定コマンドを受けたときに、モードレジスタ設定信号ＭＲＳＺを活性化する。例えば、モードレジスタ設定コマンドは、アクセス要求信号ＲＥＱが高レベルのときに、低レベルのライトイネーブル信号／ＷＥおよび低レベルのアウトプットイネーブル信号／ＯＥに応答して生成される。コマンドデコーダ１２Ｂのその他の機能は、図２のコマンドデコーダ１２と同じである。なお、コマンドデコーダ１２Ｂは、所定のアドレス信号ＡＤＤとともに、所定の組み合わせの読み出しコマンドおよび書き込みコマンドを受けたときにモードレジスタ設定信号ＭＲＳＺを生成してもよい。
【００９５】
モードレジスタ２０Ｂは、モードレジスタ設定信号ＭＲＳＺに同期して受けるラッチアドレス信号ＬＡＤＤの値に応じて設定される複数のレジスタを有している。具体的には、モードレジスタ２０Ｂは、バースト長ＢＬ１を設定するバーストレジスタと、バスコントローラ１６Ｂ内の可変遅延回路の遅延時間を調整するための複数の遅延レジスタを有している。各遅延レジスタは、設定された値に応じて遅延制御信号ＤＬＹＣＮＴ１−２を出力する。すなわち、遅延制御信号ＤＬＹＣＮＴ１−２は、図１に示したＭＰＵからの指示に基づいてメモリコントローラＭＣＮＴがモードレジスタをアクセスすることにより設定される。なお、モードレジスタ２０Ｂは、コンフィギュレーションレジスタとも称される。バスコントローラ１６Ｂは、図２および図３で説明した機能に加えて、信号ＲＤＡＴＡ、ＲＤＱＳの出力タイミングを遅延制御信号ＤＬＹＣＮＴ１−２に応じて調整する機能を有している。
【００９６】
図１８は、図１７に示したステートマシン１４およびバスコントローラ１６Ｂの例を示している。ステートマシン１４は、図３と同じである。バスコントローラ１６Ｂは、信号生成回路ＲＤＡＴＡＧＥＮ、ＲＤＳＧＥＮが図３と相違している。その他の構成は、図３と同じである。
【００９７】
信号生成回路ＲＤＡＴＡＧＥＮは、遅延制御信号ＤＬＹＣＮＴ１に応じて遅延時間が変更される可変遅延回路ＤＬＹ１を有している。可変遅延回路ＤＬＹ１は、読み出しアクセス動作中に、読み出しストローブ転送許可信号ＷＤＱＳの遷移エッジを受けてから読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを変化するまでの時間を調整する。また、可変遅延回路ＤＬＹ１は、書き込みアクセス動作中に、書き込みデータ転送要求信号ＷＤＡＴＡの遷移エッジを受けてから読み出しデータ転送要求信号ＲＤＡＴＡの論理レベルを変化するまでの時間を調整する。
【００９８】
信号生成回路ＲＤＳＧＥＮは、遅延制御信号ＤＬＹＣＮＴ２に応じて遅延時間が変更される可変遅延回路ＤＬＹ２を有している。可変遅延回路ＤＬＹ２は、読み出しアクセス動作中に、読み出しデータ転送許可信号ＷＤＡＴＡの遷移エッジを受けてから読み出しストローブ転送要求信号ＲＤＱＳの論理レベルを変化するまでの時間を調整する。また、可変遅延回路ＤＬＹ２は、書き込みアクセス動作中に、書き込みストローブ転送要求信号ＷＤＱＳの遷移エッジを受けてから読み出しストローブ転送要求信号ＲＤＱＳの論理レベルを変化するまでの時間を調整する。信号生成回路ＲＤＡＴＡＧＥＮ、ＲＤＳＧＥＮのその他の機能は、図３と同じである。
【００９９】
図１９は、図１７に示したメモリＭＥＭをアクセスするメモリコントローラＭＣＮＴの例を示している。メモリコントローラＭＣＮＴは、信号生成回路ＷＤＡＴＡＧＥＮ、ＷＤＱＳＧＥＮが図４と相違している。その他の構成は、図４と同じである。
【０１００】
信号生成回路ＷＤＡＴＡＧＥＮは、遅延制御信号ＤＬＹＣＮＴ３に応じて遅延時間が変更される可変遅延回路ＤＬＹ３を有している。可変遅延回路ＤＬＹ３は、読み出しアクセス動作中に、読み出しデータ転送要求信号ＲＤＡＴＡの遷移エッジを受けてから読み出しデータ転送許可信号ＷＤＡＴＡの論理レベルを変化するまでの時間を調整する。また、可変遅延回路ＤＬＹ３は、書き込みアクセス動作中に、書き込みストローブ転送許可信号ＲＤＱＳの遷移エッジを受けてから書き込みデータ転送要求信号ＷＤＡＴＡの論理レベルを変化するまでの時間を調整する。
【０１０１】
信号生成回路ＷＤＱＳＧＥＮは、遅延制御信号ＤＬＹＣＮＴ４に応じて遅延時間が変更される可変遅延回路ＤＬＹ４を有している。可変遅延回路ＤＬＹ４は、読み出しアクセス動作中に、読み出しストローブ転送要求信号ＲＤＱＳの遷移エッジを受けてから読み出しストローブ転送許可信号ＷＤＱＳの論理レベルを変化するまでの時間を調整する。また、可変遅延回路ＤＬＹ４は、書き込みアクセス動作中に、書き込みデータ転送許可信号ＲＤＡＴＡの遷移エッジを受けてから書き込みストローブ転送要求信号ＷＤＱＳの論理レベルを変化するまでの時間を調整する。信号生成回路ＷＤＡＴＡＧＥＮ、ＷＤＱＳＧＥＮのその他の機能は、図４と同じである。
【０１０２】
遅延制御信号ＤＬＹＣＮＴ３−４は、図１に示したＭＰＵからの指示に基づいてメモリコントローラＭＣＮＴにより設定される。ＭＰＵは、システムＳＹＳの動作状況に応じて、メモリＭＥＭに対する高いデータ転送レートが必要なときに、可変遅延回路ＤＬＹ１−４の少なくともいずれかの遅延時間の減少をメモリコントローラＭＣＮＴに指示する。ＭＰＵは、低いデータ転送レートでよいときに、可変遅延回路ＤＬＹ１−４の少なくともいずれかの遅延時間の増加をメモリコントローラＭＣＮＴに指示する。例えば、高いデータ転送レートは、動画データをメモリＭＥＭに入出力するときに設定される。低いデータ転送レートは、ユーザによるキー入力待ちのときに設定される。低いデータ転送レートでは、メモリＭＥＭの消費電力を削減できる。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、例えば、システムＳＹＳの動作状況に応じて、メモリＭＥＭに対するデータ転送レートを変更することで、メモリＭＥＭの消費電力を下げることができる。特に、この実施形態では、可変遅延回路ＤＬＹ１−４の少なくともいずれかの遅延時間を長くすることで、アクセス要求ＲＥＱの頻度を下げるだけでなく、メモリＭＥＭのアクセス動作速度を下げることができる。すなわち、メモリＭＥＭの動作状態およびメモリコントローラＭＣＮＴの動作状態にそれぞれ合わせて、常に最適なタイミングでメモリアクセス動作を実行できる。さらに、メモリＭＥＭの消費電流のピーク値を下げることができ、かつ電源ノイズ等を小さくできる。
【０１０４】
図２０は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２のバスコントローラ１６の代わりに図１７に示したバスコントローラ１６Ｂを有している。また、メモリＭＥＭは、遅延制御信号ＤＬＹＣＮＴ１−２を受ける遅延制御端子ＤＬＹＣＮＴ１−２を有している。その他の構成は、図２と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。メモリＭＥＭは、図１に示したように、ＭＰＵおよびメモリコントローラＭＣＮＴとともにシステムＳＹＳに搭載される。メモリコントローラＭＣＮＴは、図１９と同じである。
【０１０５】
図２１は、図２０に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この例では、ＭＰＵは、メモリＭＥＭが１つ目の読み出しデータＤ０を出力中に可変遅延回路ＤＬＹ１−４の遅延時間を長くするために、遅延制御信号ＤＬＹＣＮＴ１−４の値を変更する（図示せず）。これにより、信号ＲＤＡＴＡの変化から信号ＷＤＡＴＡの変化までの遅延時間、信号ＷＤＡＴＡの変化から信号ＲＤＱＳの変化までの遅延時間、信号ＲＤＱＳの変化から信号ＷＤＱＳの変化までの遅延時間、および信号ＷＤＱＳの変化から信号ＲＤＡＴＡの変化までの遅延時間が長くなる（図２１（ａ、ｂ、ｃ、ｄ））。可変遅延回路ＤＬＹ１−４の遅延時間が増加するため、読み出しデータＤ１−Ｄ３の転送サイクルＤＣＹＣＬ２は、読み出しデータの転送サイクルＤＣＹＣＬ１より長くなる。
【０１０６】
これにより、メモリＭＥＭの消費電力およびピーク電流を削減できる。特に、モードレジスタ等を使用することなく、可変遅延回路ＤＬＹ１−２の遅延時間を外部端子を介して直接変更できる。このため、バーストアクセス動作中にデータの転送サイクルを自在に変更できる。モードレジスタの設定の必要がないため、アクセス動作を中断することなく消費電力を調整できる。なお、可変遅延回路ＤＬＹ１−４の少なくともいずれかの遅延時間を長くすることでも上述と同様の効果を得ることができる。また、書き込みアクセス動作においても、図２１と同様の動作を実現できる。
【０１０７】
図２２は、図２０に示したメモリＭＥＭの読み出しアクセス動作の別の例を示している。図２１と同じ動作については、詳細な説明は省略する。この例では、ＭＰＵまたはメモリコントローラＭＣＮＴは、メモリＭＥＭが１つ目の読み出しデータＤ０を出力後に、メモリアクセス動作と別の処理ＡＰを実行する（図２２（ａ））。処理ＡＰの間、メモリコントローラＭＣＮＴは、読み出しデータＤ１を受信できない。
【０１０８】
メモリコントローラＭＣＮＴは、ＭＰＵからの指示に基づいて、図１９に示した可変遅延回路ＤＬＹ３の遅延時間を長くする。これにより、信号ＲＤＡＴＡの変化から信号ＷＤＡＴＡの変化までの遅延時間は長くなる（図２２（ｂ））。処理ＡＰの間、メモリＭＥＭは、読み出しデータＤ１を出力し続ける（図２２（ｃ））。処理ＡＰの完了に合わせて、メモリコントローラＭＣＮＴは、信号ＷＤＡＴＡの論理レベルを変化し、ホールドしている読み出しアクセス動作を再開する（図２２（ｄ））。読み出しデータＤ１の転送サイクルＤＣＹＣＬ３は、読み出しデータＤ０の転送サイクルＤＣＹＣＬ１に比べて大幅に長くなる。この後、可変遅延回路ＤＬＹ３の遅延時間が元の値に戻され、図８と同様に、読み出しデータＤ２−３が転送される（図２３（ｅ、ｆ））。なお、処理ＡＰの時間がさらに長いとき、可変遅延回路ＤＬＹ３だけでなく、可変遅延回路ＤＬＹ２の遅延時間を長くしてもよい。
【０１０９】
図２３は、図２０に示したメモリＭＥＭの書き込みアクセス動作の例を示している。図３から図６で説明した動作および図９と同じ動作については、詳細な説明は省略する。この例では、図２２と同様に、ＭＰＵまたはメモリコントローラＭＣＮＴは、メモリＭＥＭが１つ目の書き込みしデータＤ０を出力後に、メモリアクセス動作と別の処理ＡＰを実行する（図２３（ａ））。
【０１１０】
メモリコントローラＭＣＮＴは、ＭＰＵからの指示に基づいて、図１９に示した可変遅延回路ＤＬＹ４の遅延時間を長くする。これにより、信号ＲＤＡＴＡの変化から信号ＷＤＱＳの変化までの遅延時間は長くなる（図２３（ｂ））。処理ＡＰの間、メモリコントローラＭＣＮＴは、書き込みデータＤ１を出力し続ける（図２３（ｃ））。処理ＡＰの完了に合わせて、メモリコントローラＭＣＮＴは、信号ＷＤＳの論理レベルを変化し、ホールドしている書き込みアクセス動作を再開する（図２３（ｄ））。書き込みデータＤ１の転送サイクルＤＣＹＣＬ４は、書き込みデータＤ０の転送サイクルＤＣＹＣＬ１に比べて大幅に長くなる。この後、可変遅延回路ＤＬＹ４の遅延時間が元の値に戻され、図８と同様に、書き込みデータＤ２−３が転送される（図２３（ｅ、ｆ））。なお、処理ＡＰの時間がさらに長いとき、可変遅延回路ＤＬＹ４だけでなく、可変遅延回路ＤＬＹ２の遅延時間を長くしてもよい。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＭＰＵまたはメモリコントローラＭＣＮＴは、バーストアクセス動作中に、バーストアクセス動作を中断することなく、別の処理ＡＰを実行できる。この結果、メモリＭＥＭの動作状態およびメモリコントローラＭＣＮＴの動作状態にそれぞれ合わせて、常に最適なタイミングでメモリアクセス動作を実行できる。さらに、バーストアクセス動作は、処理ＡＰの開始を妨げないため、システムＳＹＳの性能を向上できる。
【０１１２】
図２４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２のステートマシン１４の代わりにステートマシン１４Ｃを有している。また、メモリＭＥＭは、リフレッシュ制御回路２２Ｃおよびアドレス選択回路２４Ｃを有している。その他の構成は、図２と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。メモリＭＥＭは、図１に示したように、ＭＰＵおよびメモリコントローラＭＣＮＴとともにシステムＳＹＳに搭載される。メモリコントローラＭＣＮＴは、図４と同じである。
【０１１３】
ステートマシン１４Ｃは、リフレッシュ動作の実行を示すリフレッシュ信号ＲＥＦＺの活性化中に許可信号ＡＣＫの低レベルの変化を禁止する機能を有している。ステートマシン１４Ｃのその他の機能は、図３のステートマシン１４と同じである。
【０１１４】
リフレッシュ制御回路２２Ｃは、内部リフレッシュ要求ＲＲＥＱを周期的に生成するタイマＴＭＲおよび内部リフレッシュ要求ＲＲＥＱと外部アクセス要求信号ＲＥＱとの優先順を決定するアービタＡＲＢを有している。アービタＡＲＢは、内部リフレッシュ要求ＲＲＥＱを優先するときに、リフレッシュ信号ＲＥＦＺを所定の期間活性化する。また、リフレッシュ制御回路２２Ｃは、リフレッシュ動作を実行するメモリセルＭＣを示すリフレッシュアドレス信号ＲＡＤＤを順次に生成するリフレッシュアドレス生成回路（図示せず）を有している。
【０１１５】
アドレス選択回路２４Ｃは、リフレッシュ動作中にリフレッシュアドレス信号ＲＡＤＤを選択し、リフレッシュ動作以外ではラッチロウアドレス信号ＬＲＡＤを選択し、選択した信号をロウデコーダＲＤＥＣに出力する。
【０１１６】
図２５は、図２４に示したステートマシン１４Ｃおよびバスコントローラ１６の例を示している。バスコントローラ１６は、図３と同じである。ステートマシン１４Ｃは、信号生成回路ＡＣＫＧＥＮ、ＢＲＳＧＥＮ、ＰＲＥＧＥＮが図３と相違している。信号生成回路ＢＲＳＧＥＮは、リフレッシュ信号ＲＥＦＺの活性化に同期してビットリセット信号ＢＲＳＺを非活性化し、ビット制御信号ＢＴＺを活性化し、ワード制御信号ＷＬＺを活性化するための制御信号を信号生成回路ＷＬＧＥＮに出力する。これにより、リフレッシュ動作を実行するための制御信号ＷＬＺ、ＬＥＺ、ＣＬＺ等が順次に生成される。
【０１１７】
信号生成回路ＡＣＫＧＥＮは、リフレッシュ信号ＲＥＦＺが活性化中にアクセス要求信号ＲＥＱの立ち下がりエッジを検出したときに、リフレッシュ信号ＲＥＦＺが非活性化されるまで、許可信号ＡＣＫの低レベルへの変化を禁止する。信号生成回路ＡＣＫＧＥＮのその他の機能は、図３と同じである。信号生成回路ＰＲＥＧＥＮは、リフレッシュ信号ＲＥＦＺの活性化から所定時間後にプリチャージ制御信号ＰＲＥＺを活性化する。信号生成回路ＰＲＥＧＥＮのその他の機能は、図３と同じである。
【０１１８】
図２６は、図２４に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この例では、アクセス要求信号ＲＥＱが低レベルに変化する前に、内部リフレッシュ要求ＲＲＥＱが発生し、リフレッシュ信号ＲＥＦＺが活性化され、リフレッシュ動作が実行される（図２６（ａ、ｂ、ｃ））。リフレッシュ信号ＲＥＦＺの活性化から所定時間後にプリチャージ制御信号ＰＲＥＺが活性化され、リフレッシュ動作が完了する（図２６（ｄ））。
【０１１９】
メモリコントローラＭＣＮＴは、リフレッシュ信号ＲＥＦＺの非活性化に同期して低レベルに変化する許可信号ＡＣＫに応答して、アクセス要求信号ＲＥＱを高レベルに変化する（図２６（ｅ））。すなわち、リフレッシュ動作中、メモリコントローラＭＣＮＴは、許可信号ＡＣＫの立ち下がりエッジを受けない。この後、図８と同様に、バースト読み出しアクセス動作が実行される。このように、内部リフレッシュ要求ＲＲＥＱがアクセス要求ＲＥＱの直前に発生したとき、バースト読み出しアクセス動作の前にリフレッシュ動作が実行される。なお、アクセス要求信号ＲＥＱとともに書き込みコマンドＷＲが供給されるときも、メモリＭＥＭは、図２６と同様に動作する。
【０１２０】
図２７は、図２４に示したメモリＭＥＭの読み出しアクセス動作の別の例を示している。図８と同じ動作については、詳細な説明は省略する。この例ではアクセス要求信号ＲＥＱが低レベルに変化した後に、内部リフレッシュ要求ＲＲＥＱが発生する（図２７（ａ））。このため、バースト読み出しアクセス動作は、図８と同様に実行される。図２４に示したリフレッシュ制御回路２２Ｃは、読み出し制御信号ＲＤＺの非活性化に同期して、リフレッシュ信号ＲＥＦＺを活性化する（図２７（ａ））。そして、図２６と同様にリフレッシュ動作が実行される（図２７（ｃ））。このように、内部リフレッシュ要求ＲＲＥＱがアクセス要求信号ＲＥＱの低レベル中、または読み出しアクセス動作の実行中に発生したときに、読み出しアクセス動作後にリフレッシュ動作が実行される。なお、アクセス要求信号ＲＥＱとともに書き込みコマンドＷＲが供給されるときも、メモリＭＥＭは、図２７と同様に動作する。
【０１２１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部リフレッシュ要求ＲＲＥＱとアクセス要求ＲＥＱが競合したときに、メモリＭＥＭは誤動作することなく動作できる。特に、内部リフレッシュ要求ＲＲＥＱが発生したときに、許可信号ＡＣＫの出力を遅らせることで、内部リフレッシュ動作と読み出しアクセス動作が衝突することを容易に防止できる。すなわち、メモリコントローラＭＣＮＴは、メモリＭＥＭの動作状況に合わせて、常に最適なタイミングでメモリアクセスを実行できる。
【０１２２】
図２８は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、システムＳＹＳは、携帯機器（携帯型のゲーム機器または携帯電話等）である。図２８では、通信機能を実現するための要素を省略している。
【０１２３】
システムＳＹＳは、バッテリーＢＡＴ、システムコントローラＳＣＮＴ、電源コントローラＰＷＲＩＣ、マイクロコントローラＭＰＵ、ダイナミックメモリアクセスコントローラＤＭＡＣ、メモリコントローラＭＣＮＴ、ＦＣＮＴ、メモリＭＥＭ、フラッシュメモリＦＬＡＳＨ、ＵＳＢインタフェースＵＳＢＩＦ、カードインタフェースＣＡＲＤＩＦ、液晶コントローラＬＣＤＣ、液晶表示装置ＬＣＤ、入出力インタフェースＩ／ＯＩＦ、スピーカＳＰＫおよびキー入力デバイスＫＥＹ等を有している。メモリＭＥＭおよびメモリコントローラＭＣＮＴは、図１と同じである。
【０１２４】
ＭＰＵ、ＤＭＡＣ、メモリコントローラＭＣＮＴ、ＦＣＮＴは、システムオンチップＳＯＣとして１チップで構成されている。この例では、システムコントローラＳＣＮＴ、電源コントローラＰＷＲＩＣ、メモリＭＥＭ、フラッシュメモリＦＬＡＳＨおよび液晶コントローラＬＣＤＣは、それぞれ単一の半導体チップで構成されている。なお、これ等チップＳＣＮＴ、ＰＷＲＩＣ、ＭＥＭ、ＦＬＡＳＨ、ＬＣＤＣの少なくともいずれかは、ＳＯＣに搭載されてもよい。さらに、システムコントローラＳＣＮＴの機能は、ＭＰＵにより実現されてもよい。
【０１２５】
システムコントローラＳＣＮＴは、例えばＰＭＢｕｓ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｂｕｓ）等を介して電源コントローラＰＷＲＩＣおよびＭＰＵに接続されている。システムコントローラＳＣＮＴは、メモリＭＥＭのデータ転送レートおよび消費電力を最適に調整するために、メモリＭＥＭのアクセス状況（システムＳＹＳまたはメモリコントローラＭＣＮＴの動作状況）に応じて電源コントローラＰＷＲＩＣおよびＭＰＵを制御する。電源コントローラＰＷＲＩＣは、バッテリーＢＡＴから電源を受け、システムコントローラＳＣＮＴからの指示を受けて、ＳＯＣに電源電圧ＶＤＤＥを供給し、メモリＭＥＭに電源電圧ＶＤＤを供給する。電源電圧ＶＤＤＥ、ＶＤＤは可変である。なお、電源電圧ＶＤＤをメモリコントローラＭＣＮＴの一部の回路（メモリＭＥＭのインタフェース回路）に供給してもよい。また、電源コントローラＰＷＲＩＣは、システムＳＹＳの外部から外部電源を受けてもよい。
【０１２６】
電源電圧ＶＤＤＥは、ＳＯＣ用の電源電圧であり、ＭＰＵ、ＤＭＡＣ、ＭＣＮＴ、ＦＣＮＴ等は、電源電圧ＶＤＤＥにより動作する。なお、電源電圧ＶＤＤＥ、ＶＤＤは、他のチップに供給されてもよい。また、電源コントローラＰＷＲＩＣは、例えば、液晶コントローラＬＣＤＣ等に図示しない別の電源電圧を供給しても良い。
【０１２７】
ＭＰＵ、ＤＭＡＣ、ＭＣＮＴ、ＦＣＮＴ、ＵＳＢＩＦ、ＣＡＲＤＩＦ、ＬＣＤＣおよびＩ／ＯＩＦは、システムバスＳＢＵＳに接続されている。例えば、ＭＰＵは、メモリＭＥＭに保持されているプログラムを実行することで、システムＳＹＳ全体の動作を制御する。例えば、ＤＭＡＣは、システムＳＹＳのパワーオン時に、ＦＬＡＳＨに格納されたプログラムおよび各種パラメータをメモリＭＥＭに転送し、システムＳＹＳのパワーオフ時に、メモリＭＥＭに保持されている各種パラメータをＦＬＡＳＨに転送する。メモリコントローラＭＣＮＴは、ＭＰＵまたはＤＭＡＣからメモリＭＥＭのアクセス要求（書き込み要求、読み出し要求、モードレジスタ設定要求等）を受け、メモリＭＥＭをアクセスする。なお、メモリＭＥＭがＤＲＡＭのとき、メモリコントローラＭＣＮＴは、所定の頻度でリフレッシュ動作を実行するためのリフレッシュ要求をＤＲＡＭに出力する。
【０１２８】
メモリコントローラＦＬＡＳＨＣは、ＭＰＵまたはＤＭＡＣからＦＬＡＳＨのアクセス要求（読み出し要求、プログラム要求、消去要求等）を受け、ＦＬＡＳＨをアクセスする。ＵＳＢインタフェースＵＳＢＩＦは、ＵＳＢインタフェースを有するデバイスが接続されたときに、このデバイスに対してデータを入出力する。カードインタフェースＣＡＲＤＩＦは、カードインタフェースを有するデバイスが接続されたときに、このデバイスに対してデータを入出力する。液晶コントローラＬＣＤＣは、ＬＣＤに画像を表示するために、システムバスＳＢＵＳ介して供給される画像データをＬＣＤに出力する。画像データは、メモリＭＥＭに保持されてもよく、図示しない画像メモリに保持されてもよい。入出力インタフェースＩ／ＯＩＦは、例えば、デジタルの音声データをアナログに変換し、スピーカＳＰＫに出力する。また、入出力インタフェースＩ／ＯＩＦは、キー入力デバイスＫＥＹからキー入力情報を受けたときに、ＭＰＵにキー入力用の割り込みを出力する。キー入力デバイスＫＥＹは、例えば、入力ボタンやタッチセンサを有する。
【０１２９】
図２９は、図２８に示したシステムＳＹＳに搭載されたメモリＭＥＭの性能を示している。図の”性能”は、データ転送レートまたは消費電力である。メモリＭＥＭの性能は、データ転送レートが高いほど高い。あるいは、メモリＭＥＭの性能は、消費電力が小さいほど高い。この実施形態では、図２８に示した電源コントローラＰＷＲＩＣは、システムコントローラＳＣＮＴからの指示に基づいて、電源電圧ＶＤＤを変更する。すなわち、この実施形態は、メモリＭＥＭの性能を動的に変更するために電源電圧ＶＤＤを変更するＤＶＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ）機能を有している。
【０１３０】
電源電圧ＶＤＤが低いとき、メモリＭＥＭの内部回路の動作速度は、相対的に遅くなる。これにより、データ転送レートは低くなり、消費電力は小さくなる。これに対して、電源電圧ＶＤＤが高いとき、メモリＭＥＭの内部回路の動作速度は、相対的に早くなる。これにより、データ転送レートは高くなり、消費電力は大きくなる。メモリＭＥＭの性能は、電源電圧ＶＤＤの変化に応じて自動的に変化する。したがって、図の上側に示したように、メモリＭＥＭの実際の性能を、網掛けで示したシステムＳＹＳの要求性能に正確に追従して変更できる。
【０１３１】
図の下側は、本実施形態が提案される前の半導体メモリの性能の変化を示している。この半導体メモリでは、電源電圧ＶＤＤを変化するときに、電源電圧ＶＤＤが安定するまでアクセス要求を半導体メモリに供給できない。これは、電源電圧ＶＤＤの変動による誤動作を防止するためである。このため、半導体メモリの実際の性能は、破線で示したように、要求性能に対してタイムラグを生じる。また、メモリ動作は、電源電圧ＶＤＤの細かい変化に追従できない。
【０１３２】
図３０は、図２８に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この例では、図２８に示した電源コントローラＰＷＲＩＣの制御により電源電圧ＶＤＤは徐々に下がる（図３０（ａ））。メモリＭＥＭは、電源電圧ＶＤＤが下がっている最中にバースト読み出しアクセス動作を実行する（図３０（ｂ））。
【０１３３】
メモリＭＥＭ内のトランジスタの動作速度は、電源電圧ＶＤＤの低下とともに遅くなる。このため、信号ＷＤＡＴＡの変化から信号ＲＤＱＳの変化までの遅延時間と、信号ＷＤＱＳの変化から信号ＲＤＡＴＡの変化までの遅延時間は、徐々に長くなる（図３０（ｃ、ｄ））。メモリコントローラＭＣＮＴに供給される電源電圧ＶＤＤＥは変化しない。このため、信号ＲＤＡＴＡの変化から信号ＷＤＡＴＡの変化までの遅延時間と、信号ＲＤＱＳの変化から信号ＷＤＱＳの変化までの遅延時間は変化しない（図３０（ｅ、ｆ））。この結果、読み出しデータＤ０−３の転送サイクルＤＣＹＣＬは、徐々に長くなり、メモリＭＥＭの消費電力は、徐々に小さくなる。この実施形態では、図２９に下側に示した半導体メモリにおいてアクセス動作が禁止されていた期間ＡＤＩＳに、アクセス動作を実行できる。なお、メモリＭＥＭは、電源電圧ＶＤＤが下がっている最中にバースト書き込み動作アクセス動作も実行できる。さらに、メモリＭＥＭは、電源電圧ＶＤＤが上がっている最中に、読み出しアクセス動作または書き込み動作アクセス動作を実行できる。
【０１３４】
図３１は、図２８に示したメモリＭＥＭの読み出しアクセス動作の別の例を示している。図３０と同じ動作については、詳細な説明は省略する。この例では、図２８に示した電源コントローラＰＷＲＩＣの制御により電源電圧ＶＤＤ、ＶＤＤＥは徐々に下がる（図３１（ａ））。このため、信号ＲＤＡＴＡの変化から信号ＷＤＡＴＡの変化までの遅延時間と、信号ＲＤＱＳの変化から信号ＷＤＱＳの変化までの遅延時間は、徐々に長くなる（図３１（ｂ、ｃ））。その他の動作は、図３０と同じである。すなわち、読み出しデータＤ０−３の転送サイクルＤＣＹＣＬは、さらに長くなり、メモリＭＥＭの消費電力は、さらに小さくなる。なお、メモリＭＥＭは、電源電圧ＶＤＤ、ＶＤＤＥが下がっている最中にバースト書き込み動作アクセス動作も実行できる。さらに、メモリＭＥＭは、電源電圧ＶＤＤ、ＶＤＤＥが上がっている最中に、読み出しアクセス動作または書き込み動作アクセス動作を実行できる。
【０１３５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭのアクセス動作を遅くするために電源電圧ＶＤＤを変化している最中に、メモリＭＥＭは、バーストアクセス動作を実行できる。すなわち、メモリコントローラＭＣＮＴは、メモリＭＥＭの動作状況に合わせて、常に最適なタイミングでバーストアクセス動作を実行できる。さらに、メモリＭＥＭの消費電力を増加することなく、常に最適なタイミングでバーストアクセス動作を実行できる。
【０１３６】
図３２は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコントローラＭＣＮＴは、アクセス要求信号ＲＥＱ０−１を出力し、メモリＭＥＭは、許可信号ＡＣＫ０−１を出力する。その他の構成は、図１と同じである。
【０１３７】
図３３は、図３２に示したメモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図２のステートマシン１４の代わりにステートマシン１４Ｄを有している。また、メモリＭＥＭのメモリコアは、２つのバンクＢＫ０−１を有している。その他の構成は、図２と同じである。
【０１３８】
ステートマシン１４Ｄは、バンクＢＫ０−１にそれぞれ対応してアクセス要求信号ＲＥＱ０−１を受け、許可信号ＡＣＫ０−１を出力する。また、ステートマシン１４Ｄは、バンクＢＫ０−１を選択するためのバンク選択信号ＢＫＳＥＬ０−１を、バンクＢＫ０−１にそれぞれ出力する。ステートマシン１４Ｄは、図３に示した信号生成回路ＢＲＳＧＥＮ、ＷＬＧＥＮ、ＬＥＧＥＮ、ＣＬＧＥＮ、ＲＡＧＥＮ、ＷＡＧＥＮおよびＰＲＥＧＥＮをバンクＢＫ０−１毎に有している。
【０１３９】
図３４は、図３３に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この例では、アクセス要求信号ＲＥＱ０の立ち下がりエッジに応答して、バンクＢＫ０の読み出しアクセス動作が開始される（図３４（ａ、ｂ））。
【０１４０】
最初の読み出しデータＤ０が出力されているときに、バンクＢＫ１に対するアクセス要求信号ＲＥＱ１と、アドレス信号ＡＤＤ、コマンド信号ＣＭＤが出力される（図３４（ｃ））。メモリＭＥＭは、図８と同様に、アクセス要求信号ＲＥＱ１の立ち下がりエッジに応答して許可信号ＡＣＫ１を低レベルに変化する（図３４（ｄ））。メモリコントローラＭＣＮＴは、許可信号ＡＣＫ１の立ち下がりエッジに同期してアクセス要求信号ＲＥＱ１を高レベルに変化する（図３４（ｅ））。
【０１４１】
メモリＭＥＭは、アクセス要求信号ＲＥＱ１の立ち上がりエッジに同期してアドレス信号ＡＤＤおよびコマンド信号ＣＭＤをラッチし、バンクＢＫ１の読み出しアクセス動作を開始する（図３４（ｆ））。この際、図示しない制御信号ＢＲＳＺ、ＢＴＺ、ＷＬＺ、ＬＥＺが順次出力される。制御信号ＣＬＺは活性化されないため、バンクＢＫ１のビット線ＢＬ、／ＢＬに読み出されたデータＤ４−Ｄ７はデータバスＤＢに出力されない。また、メモリＭＥＭは、バンクＢＫ１からの読み出しデータを出力できないことを示すために許可信号ＡＣＫ１を再び高レベルに変化する（図３４（ｇ））。
【０１４２】
バンクＢＫ０の読み出しアクセス動作が完了し、許可信号ＡＣＫ０が高レベルに変化すると、ステートマシン１４Ｄは、許可信号ＡＣＫ１を低レベルに変化する（図３４（ｈ））。ステートマシン１４Ｄは、読み出しデータＤ４−Ｄ７をデータバスＤＢに出力するために、許可信号ＡＣＫ１の立ち下がりエッジに同期してバンクＢＫ１に対応する制御信号ＣＬＺを活性化する。この後、図８と同様に、バンクＢＫ１の読み出しデータＤ４−Ｄ７の転送サイクルＤＣＹＣＬ１が順次実行される（図３４（ｉ））。
【０１４３】
図３５は、図３２に示したメモリＭＥＭの書き込みアクセス動作の例を示している。図３から図６で説明した動作および図９、図３４と同じ動作については、詳細な説明は省略する。書き込みアクセス動作においても、バンクＢＫ０のアクセス動作中に、バンクＢＫ１のアクセス動作が開始される（図３５（ａ））。メモリコントローラＭＣＮＴは、許可信号ＡＣＫ１の立ち下がりエッジに応答して信号ＷＤＡＴＡを低レベルに変化する（図３５（ｂ））。但し、許可信号ＡＣＫ１がアクセス要求ＲＥＱ後に高レベルに変化したとき、メモリコントローラＭＣＮＴは、許可信号ＡＣＫ１の立ち下がりエッジに同期して信号ＷＤＡＴＡを直ぐに低レベルに変化する。そして、図９と同様に、バンクＢＫ１に対する書き込みデータＤ４−Ｄ７が順次に出力される（図３５（ｃ））。
【０１４４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭが複数のバンクＢＫ０−１を有するときにも、常に最適なタイミングでバーストアクセス動作を実行できる。
【０１４５】
図３６は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１のアドレス信号線ＡＤＤおよびデータ信号線ＤＱの代わりにアドレスデータ信号線ＡＤＱが設けられている。すなわち、この実施形態では、アドレス信号ＡＤＤとデータ信号ＤＱが共通の信号線を用いてメモリＭＥＭに伝達される。その他の構成は、図１と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【０１４６】
図３７は、図３６に示したメモリＭＥＭの読み出しアクセス動作の例を示している。アドレス信号ＡＤＤがアドレスデータ信号線ＡＤＱに伝達されることを除き、図８と同じである。
【０１４７】
図３８は、図３６に示したメモリＭＥＭの書き込みアクセス動作の例を示している。アドレス信号ＡＤＤがアドレスデータ信号線ＡＤＱに伝達されることを除き、図９と同じである。
【０１４８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス信号ＡＤＤとデータ信号ＤＱが共通の信号線ＡＤＱに伝達されるメモリＭＥＭにおいても、メモリＭＥＭの動作状態およびメモリコントローラＭＣＮＴの動作状態に合わせて、常に最適なタイミングでメモリアクセス動作を実行できる。
【０１４９】
図３９は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリＭＥＭからの信号ＲＤＡＴＡと信号ＲＤＱＳは、共通の信号線ＲＤＱＳ／ＲＤＡＴＡに伝達される。メモリコントローラＭＣＮＴからの信号ＷＤＡＴＡと信号ＷＤＱＳは、共通の信号線ＷＤＱＳ／ＷＤＡＴＡに伝達される。その他の構成は、図１と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【０１５０】
図４０は、図３９に示したメモリＭＥＭの読み出しアクセス動作の例を示している。この実施形態では、信号ＲＤＱＳ／ＲＤＡＴＡの立ち上がりエッジは、信号ＲＤＱＳの遷移エッジを示す。信号ＲＤＱＳ／ＲＤＡＴＡの立ち下がりエッジは、信号ＲＤＡＴＡの遷移エッジを示す。同様に、信号ＷＤＱＳ／ＷＤＡＴＡの立ち上がりエッジは、信号ＷＤＱＳの遷移エッジを示す。信号ＷＤＱＳ／ＷＤＡＴＡの立ち下がりエッジは、信号ＷＤＡＴＡの遷移エッジを示す。その他の動作は図８と同じである。
【０１５１】
図４１は、図３９に示したメモリＭＥＭの書き込みアクセス動作の例を示している。信号ＲＤＱＳ／ＲＤＡＴＡおよび信号ＷＤＱＳ／ＷＤＡＴＡの意味は、図４０と同じである。信号ＲＤＱＳ／ＲＤＡＴＡおよび信号ＷＤＱＳ／ＷＤＡＴＡ以外の動作は図８と同じである。
【０１５２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、信号ＲＤＱＳ／ＲＤＡＴＡが共通の信号線に伝達され、信号ＷＤＱＳ／ＷＤＡＴＡが共通の信号線に伝達されるときにも、常に最適なタイミングでバーストアクセス動作を実行できる。
【０１５３】
図４２は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリＭＥＭは、読み出しデータを不正と判定したときに、エラー信号ＥＲＲＺを出力する機能を有している。
【０１５４】
読み出しデータの判定は、例えば、メモリＭＥＭ内に設けられるエラー検出回路（ＥＣＣ回路など）より実行される。エラー検出回路は、電圧の変動や、ノイズの発生により、読み出しデータおよび書き込みデータが期待値と異なる値に変化したことを検出する。このとき、エラー信号ＥＲＲＺが活性化される。あるいは、リフレッシュ要求が読み出し動作中に発生し、読み出し動作を中断するために読み出しデータおよび書き込みデータが保証できないときに、エラー信号ＥＲＲＺが出力される。メモリコントローラＭＣＮＴは、エラー信号ＥＲＲＺを受けたときに、読み出しデータが無効であることを認識する機能を有している。その他の構成は、図１と同じである。メモリＭＥＭは、図２と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
【０１５５】
図４３は、図４２に示したメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。メモリＭＥＭは、２番目の読み出しデータＤ２の出力するときに、読み出しデータＤ２が不正であることを検出し、エラー信号ＥＲＲＺを高レベルに活性化する（図４３（ａ））。メモリコントローラＭＣＮＴは、エラー信号ＥＲＲＺの活性化中に受け取る網掛けの読み出しデータＤ２−Ｄ３を無効データとして扱う（図４３（ｂ、ｃ））。なお、メモリＭＥＭは、エラーの有無に拘わらず、バースト長ＢＬ１に対応する数だけ読み出しデータＤ０−Ｄ３を出力する。この後、メモリコントローラＭＣＮＴは、正しい読み出しデータＤ２−Ｄ３を受けるために、再びアクセス要求信号ＲＥＱを出力する（図示せず）。なお、メモリＭＥＭは、書き込みアクセス動作においても、図４３と同様にエラー信号ＥＲＲＺを出力する。
【０１５６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭが読み出しデータおよび書き込みデータのエラーを通知するエラー信号端子ＥＲＲＺを有するときにも、常に最適なタイミングでバーストアクセス動作を実行できる。
【０１５７】
図４４は、別の実施形態におけるメモリＭＥＭの読み出しアクセス動作の例を示している。図３から図６で説明した動作および図８と同じ動作については、詳細な説明は省略する。この実施形態では、読み出しアクセス動作中に、許可信号ＡＣＫが高レベルに変化することにより、読み出しデータＤ２−Ｄ３の無効が示される（図４４（ａ））。書き込みアクセス動作においても、同様に、許可信号ＡＣＫが高レベルに変化したとき、不正な書き込みデータがメモリセルＭＣに書き込まれたことを示す。
【０１５８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、許可信号ＡＣＫにエラー信号ＥＲＲＺの論理を含ませるメモリＭＥＭにおいても、常に最適なタイミングでバーストアクセス動作を実行できる。
【０１５９】
なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＤＲＡＭ、ＳＲＡＭあるいは強誘電体メモリ等に適用してもよい。上述した実施形態は、データのバースト転送機能を有する半導体メモリに適用することが望ましいが、アクセス要求ＲＥＱ毎にデータを入出力する半導体メモリに適用しても、上述と同様の効果を得ることができる。
【０１６０】
上述した実施形態は、アドレスノンマルチプレクスタイプのメモリＭＥＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ロウアドレス信号およびコラムアドレス信号を共通の端子で順次に受けるアドレスマルチプレクスタイプの半導体メモリに適用しても良い。
【０１６１】
図１７および図２０に示した実施形態において、可変遅延回路ＤＬＹ１−２（ＭＥＭ）または可変遅延回路ＤＬＹ３−４（ＭＣＮＴ）のいずれかを削除しても、これ等実施形態と同じ効果を得ることができる。
【０１６２】
図２９に示したメモリＭＥＭの性能の制御は、図２０に示したメモリＭＥＭおよび図１９に示したメモリコントローラＭＣＮＴの少なくともいずれかを用いることでも実現できる。具体的には、メモリコントローラＭＣＮＴは、システムＳＹＳからのデータ転送レートまたは消費電力の要求に応じて、遅延制御信号ＤＬＹＣＮＴ１−２または遅延制御信号ＤＬＹＣＮＴ３−４を制御すればよい。これにより、図２１から図２３に示したように、電源電圧ＶＤＤを変更することなく、読み出しデータの転送サイクルおよび書き込みデータの転送サイクルを自在かつ迅速に変更できる。
【０１６３】
図１７、２０、２４、２８、３６、３９、４２の実施形態のメモリＭＥＭに複数のバンクＢＫ０−１を形成してもよい。さらに、バンクＢＫの数は、２つ以上であればよい。
【０１６４】
図１から図４４に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリコントローラからのアクセス要求に基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
前記半導体メモリは、
前記メモリコントローラからの読み出し要求に基づいて、第1読み出しデータの取り込みに使用される第1読み出しストローブ信号を前記メモリコントローラに送信し、
前記第1読み出しストローブ信号に基づいてメモリコントローラから出力される読み出しストローブ信号に基づいて、第2読み出しデータの取り込みに使用される第2読み出しストローブ信号を前記メモリコントローラに出力すること
を特徴とする半導体メモリ。
（付記２）
前記半導体メモリは、
前記アクセス要求に基づいてアクセスを許可する許可信号を前記メモリコントローラに出力すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記半導体メモリは、
前記アクセス要求に基づいて前記メモリコントローラに読み出しデータの転送を要求する信号を出力し、前記信号に基づいてメモリコントローラから出力される読み出しデータの転送を許可する信号に基づいて、前記第１読み出しストローブ信号を出力すること
を特徴とする付記1又は付記2に記載の半導体メモリ。
（付記４）
前記半導体メモリは、
前記第1および第２読み出しストローブ信号と、前記読み出しデータの転送を要求する信号とを、共通の信号線を介してメモリコントローラに出力すること
を特徴とする付記３記載の半導体メモリ。
（付記５）
前記半導体メモリは、
前記メモリコントローラからの割り込み要求に基づいて、前記第１読み出しストローブ信号又は前記第２読み出しストローブ信号をリセットすること
を特徴とする付記１、付記２、付記３又は付記４に記載の半導体メモリ。
（付記６）
前記半導体メモリは、
メモリコントローラから出力される読み出しストローブ信号から前記第2読み出しストローブ信号を出力するまでの遅延時間を、メモリコントローラからの指示に応じて変更すること
を特徴とする付記１、付記２、付記３、付記４又は付記５に記載の半導体メモリ。
（付記７）
値が変更される電源電圧を受ける電源端子を備え、
前記半導体メモリは、
前記電源電圧が降下中および上昇中の少なくともいずれかの間に、前記第１読み出しストローブ信号および前記第２読み出しストローブ信号をメモリコントローラに出力すること
を特徴とする付記１、付記２、付記３、付記４、付記５又は付記６に記載の半導体メモリ。
（付記８）
メモリコントローラからのアクセス要求に基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
前記半導体メモリは、
前記メモリコントローラからの第1書き込みストローブ信号に基づいて書き込みストローブ信号をメモリコントローラに送信するとともに、前記第1書き込みストローブ信号に基づいて第1書き込みデータを取り込み、
前記書き込みストローブ信号に基づいてメモリコントローラから出力される第2書き込みストローブ信号に基づいて第2書き込みデータを取り込むこと
を特徴とする半導体メモリ。
（付記９）
前記半導体メモリは、
前記アクセス要求に基づいてアクセスを許可する許可信号を前記メモリコントローラに出力すること
を特徴とする付記８に記載の半導体メモリ。
（付記１０）
前記半導体メモリは、
前記アクセス要求に基づいて生成される書き込みデータの転送を要求する信号を入力し、前記信号に基づいて書き込みデータの転送を許可する信号をメモリコントローラに出力し、前記書き込みしデータの転送を許可する信号に基づいて生成される前記第1書き込みストローブ信号を入力すること
を特徴とする付記８又は付記９に記載の半導体メモリ。
（付記１１）
前記半導体メモリは、
第1および第２書き込みストローブ信号と、前記書き込みデータの転送を要求する信号とを、共通の信号線を介してメモリコントローラから受けること
を特徴とする付記１０記載の半導体メモリ。
（付記１２）
前記半導体メモリは、
前記メモリコントローラからの割り込み要求に基づいて、前記書き込みストローブ信号をリセットすること
を特徴とする付記８、付記９、付記１０又は付記１１に記載の半導体メモリ。
（付記１３）
前記半導体メモリは、
前記第1書き込みストローブ信号から前記書き込みストローブ信号を出力するまでの遅延時間を、メモリコントローラからの指示に応じて変更すること
を特徴とする付記８、付記９、付記１０、付記１１又は付記１２に記載の半導体メモリ。
（付記１４）
値が変更される電源電圧を受ける電源端子を備え、
前記半導体メモリは、
前記電源電圧が降下中および上昇中の少なくともいずれかの間に、前記第1書き込みデータおよび前記第２書き込みデータを取り込むこと
を特徴とする付記８、付記９、付記１０、付記１１、付記１２又は付記１３に記載の半導体メモリ。
（付記１５）
半導体メモリのデータの読み出し又は書き込みを行うアクセス要求を出力するメモリコントローラにおいて、
前記メモリコントローラは、
読み出し要求に基づいて前記半導体メモリから出力される第１読み出しストローブ信号に基づいて第１データを取り込むとともに、前記第１読み出しストローブ信号に基づいて読み出しストローブ信号を生成して前記半導体メモリに出力し、
前記読み出しストローブ信号に基づいて生成され、前記半導体メモリから出力される第２読み出しストローブ信号に基づいて第２読み出しデータを取り込むこと
を特徴とするメモリコントローラ。
（付記１６）
前記メモリコントローラは、
前記第１読み出しストローブ信号から前記読み出しストローブ信号を出力するまでの遅延時間を変更すること
を特徴とする付記１５に記載のメモリコントローラ。
（付記１７）
半導体メモリのデータの読み出し又は書き込みを行うアクセス要求を出力するメモリコントローラにおいて、
前記メモリコントローラは、
前記半導体メモリが第１データを取り込むための第1書き込みストローブ信号を前記半導体メモリに出力し、
前記第１書き込みストローブ信号に基づいて生成され、前記半導体メモリから出力される書き込みストローブ信号に基づいて、前記半導体メモリが第２データを取り込むための第２書き込みストローブ信号を前記半導体メモリに出力すること
を特徴とするメモリコントローラ。
（付記１８）
前記メモリコントローラは、
前記半導体メモリからの書き込みストローブ信号から前記第２書き込みストローブ信号を出力するまでの遅延時間を変更すること
を特徴とする付記１７に記載のメモリコントローラ。
【０１６５】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【０１６６】
【図１】一実施形態におけるシステムの例を示している。
【図２】図1に示したメモリの例を示している。
【図３】図１に示したステートマシンおよびバスコントローラの例を示している。
【図４】図１に示したメモリコントローラの例を示している。
【図５】図１に示したメモリの状態遷移を示している。
【図６】図１に示したメモリコントローラの状態遷移を示している。
【図７】図２に示したセンスアンプ領域Ｓの詳細を示している。
【図８】図１に示したメモリの読み出しアクセス動作の例を示している。
【図９】図１に示したメモリの書き込みアクセス動作の例を示している。
【図１０】図１のメモリとＤＤＲ−ＳＤＲＡＭの読み出しアクセス動作の比較を示している。
【図１１】別の実施形態における半導体メモリのステートマシンおよびバスコントローラの例を示している。
【図１２】図１１に示したメモリおよびこのメモリをアクセスするメモリコントローラの状態遷移の例を示している。
【図１３】図１１に示したメモリの割り込みアクセス動作の例を示している。
【図１４】図１１に示したメモリの割り込みアクセス動作の別の例を示している。
【図１５】図１１に示したメモリの割り込みアクセス動作の別の例を示している。
【図１６】図１１に示したメモリの割り込みアクセス動作の別の例を示している。
【図１７】別の実施形態における半導体メモリの例を示している。
【図１８】図１７に示したステートマシンおよびバスコントローラの例を示している。
【図１９】図１７に示したメモリをアクセスするメモリコントローラの例を示している。
【図２０】別の実施形態における半導体メモリの例を示している。
【図２１】図２０に示したメモリの読み出しアクセス動作の例を示している。
【図２２】図２０に示したメモリの読み出しアクセス動作の別の例を示している。
【図２３】図２０に示したメモリの書き込みアクセス動作の例を示している。
【図２４】別の実施形態における半導体メモリの例を示している。
【図２５】図２４に示したステートマシンおよびバスコントローラの例を示している。
【図２６】図２４に示したメモリの読み出しアクセス動作の例を示している。
【図２７】図２４に示したメモリの読み出しアクセス動作の別の例を示している。
【図２８】別の実施形態におけるシステムの例を示している。
【図２９】図２８に示したシステムに搭載されたメモリの性能を示している。
【図３０】図２８に示したメモリの読み出しアクセス動作の例を示している。
【図３１】図２８に示したメモリの読み出しアクセス動作の別の例を示している。
【図３２】別の実施形態におけるシステムの例を示している。
【図３３】図３２に示したメモリの例を示している。
【図３４】図３３に示したメモリの読み出しアクセス動作の例を示している。
【図３５】図３２に示したメモリの書き込みアクセス動作の例を示している。
【図３６】別の実施形態におけるシステムの例を示している。
【図３７】図３６に示したメモリの読み出しアクセス動作の例を示している。
【図３８】図３６に示したメモリの書き込みアクセス動作の例を示している。
【図３９】別の実施形態におけるシステムの例を示している。
【図４０】図３９に示したメモリの読み出しアクセス動作の例を示している。
【図４１】図３９に示したメモリの書き込みアクセス動作の例を示している。
【図４２】別の実施形態におけるシステムの例を示している。
【図４３】図４２に示したメモリの読み出しアクセス動作の例を示している。
【図４４】別の実施形態におけるメモリの読み出しアクセス動作の例を示している。
【符号の説明】
【０１６７】
１０‥アドレスラッチ；１２、１２Ｂ‥コマンドデコーダ；１４、１４Ａ、１４Ｃ、１４Ｄ‥ステートマシン；１６、１６Ａ、１６Ｂ‥バスコントローラ；１８‥メモリコア；２０Ｂ‥モードレジスタ；２２Ｃ‥リフレッシュ制御回路；２４Ｃ‥アドレス選択回路；ＡＣＫ‥許可信号；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＭＰＵ‥マイクロコントローラ；ＲＤＡＴＡ‥読み出しデータ転送要求信号、書き込みデータ転送許可信号；ＲＤＱＳ‥読み出しストローブ転送要求信号、書き込みストローブ転送許可信号；ＲＥＱ‥アクセス要求信号；ＳＹＳ‥システム；ＷＤＡＴＡ‥読み出しデータ転送許可信号、書き込みデータ転送要求信号；ＷＤＱＳ‥読み出しストローブ転送許可信号、書き込みストローブ転送要求信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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