(57)【要約】【課題】平坦化工程またはエッチング工程でのパターン依存性に起因した工程不良を改善する効果に優れたダミーパターンを含む半導体素子及びその製造方法を提供する。【解決手段】基板に形成されたデバイスパターンと、前記デバイスパターンの一側に互いに異なる大きさの垂直断面積を有して複数個形成されたダミーパターンとを含んで半導体素子を構成する。【選択図】図１
2009065151.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されたデバイスパターンと、
前記デバイスパターンの一つの側に互いに異なる大きさの垂直断面積を有して複数個形成されたダミーパターンとを含むことを特徴とする半導体素子。
【請求項２】
前記デバイスパターンは、前記基板内に形成された素子分離膜パターンであり、
前記ダミーパターンは、
前記デバイスパターンの一つの側に形成された第１深さの第１ダミーパターンと、
前記第１深さより深い第２深さで形成された第２ダミーパターンとを含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記デバイスパターンは、前記基板上に形成されたポリパターンであり、
前記ダミーパターンは、
前記デバイスパターンの一つの側に第３高さで形成された第３ダミーパターンと、
前記第３高さより低い第４高さで形成された第４ダミーパターンとを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記デバイスパターンは、前記基板上に形成されたメタルパターンであり、
前記ダミーパターンは、
前記デバイスパターンの一つの側に第３高さで形成された第３ダミーパターンと、
前記第３高さより低い第４高さで形成された第４ダミーパターンとを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記ダミーパターンは、同一の大きさの平面積を有することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記ダミーパターンは、互いに異なる大きさの平面積を有することを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ダミーパターンは、規則的かつ反復的に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項８】
基板上にデバイスパターンを形成する段階と、
前記デバイスパターンの一つの側に互いに異なる大きさの垂直断面積を有する複数のダミーパターンを形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記基板内に素子分離膜パターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第１深さの第１トレンチを形成する段階と、
前記第１深さより深い第２深さの第２トレンチを形成する段階と、
前記第１トレンチ及び第２トレンチを埋め立てることで、第１深さの第１ダミーパターン及び第２深さの第２ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記基板内に素子分離膜パターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第１深さの複数個の第１トレンチを形成する段階と、
前記第１トレンチのうち一部を追加的にエッチングし、前記第１深さより深い第２深さの第２トレンチを形成する段階と、
前記第１トレンチ及び第２トレンチを埋め立てることで、第１深さの第１ダミーパターン及び第２深さの第２ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記基板上にポリパターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第３高さの第３ダミーパターンを形成する段階と、
前記第３高さより低い第４高さの第４ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記基板上にポリパターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第３高さの複数個の第３ダミーパターンを形成する段階と、
前記第３ダミーパターンのうち一部を追加的にエッチングし、前記第３高さより低い第４高さの第４ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１３】
前記基板上にメタルパターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第３高さの第３ダミーパターンを形成する段階と、
前記第３高さより低い第４高さの第４ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１４】
前記基板上にメタルパターンを前記デバイスパターンとして形成し、
前記ダミーパターンを形成する段階は、
前記デバイスパターンの一つの側に第３高さの複数個の第３ダミーパターンを形成する段階と、
前記第３ダミーパターンのうち一部を追加的にエッチングし、前記第３高さより低い第４高さの第４ダミーパターンを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１５】
前記第１ダミーパターン及び前記第２ダミーパターンは、相互間に格子形態で配置されたことを特徴とする請求項９または１０に記載の半導体素子の製造方法。
【請求項１６】
前記第３ダミーパターン及び前記第４ダミーパターンは、相互間に格子形態で配置されたことを特徴とする請求項１１乃至１４のうち何れか１項に記載の半導体素子の製造方法。
【請求項１７】
前記ダミーパターンは、互いに同一の大きさの平面積を有することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１８】
前記ダミーパターンは、互いに異なる大きさの平面積を有することを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子は、一般的に多層構造をなしており、このような多層構造の各層は、スパッタリング、化学気相蒸着などの方法によって形成され、リソグラフィ工程を経てパターニングされる。
【０００３】
しかしながら、半導体素子の基板上でのパターンの大きさ、パターン密度などの差によって多様な問題が発生する場合があり、ダミーパターンをメーンパターンと一緒に形成する技術が発展してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、平坦化工程（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌａｒｉｚａｔｉｏｎ：ＣＭＰ）またはエッチング工程でのパターン依存性に起因した工程不良を改善する効果に優れたダミーパターンを含む半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記のような技術的課題を解決するための本発明による半導体素子は、基板に形成されたデバイスパターンと、前記デバイスパターンの一側に互いに異なる大きさの垂直断面積を有して複数個形成されたダミーパターンとを含む。
【０００６】
また、本発明による半導体素子の製造方法は、基板上にデバイスパターンを形成する段階と、前記デバイスパターンの一側に互いに異なる大きさの垂直断面積を有する複数のダミーパターンを形成する段階とを含む。
【発明の効果】
【０００７】
本発明によると、平坦化工程（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌａｒｉｚａｔｉｏｎ：ＣＭＰ）またはエッチング工程でのパターン依存性に起因した工程不良を改善する効果に優れたダミーパターンを含む半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例に係る半導体素子及びその製造方法を、添付された図面に基づいて詳細に説明する。
【０００９】
本発明の説明において、各層の"上／下（ｏｎ／ｕｎｄｅｒ）"に形成されると記載される場合、上／下は、直接に形成されるか、他の層を介在して形成される場合を全て含む。
【００１０】
図１は、本発明の実施例による半導体素子の平面図を示している。
【００１１】
図１を参照すると、本発明による半導体素子は、デバイスパターン１００及びダミーパターン２００を含んで構成される。デバイスパターン１００は、基板５０に形成されており、ダミーパターン２００は、デバイスパターン１００の一側に異なる大きさの垂直断面積を有して複数個形成されている。上述したダミーパターン２００は、図１及び図２に示すように、同一の大きさの平面積を有するか、図１に示した場合と異なり、互いに異なる大きさの平面積を有する。
【００１２】
したがって、本発明に係る半導体素子及びその製造方法によると、平面上での大きさが同一であるとしても、３次元構造で互いに異なる大きさの垂直断面積を有するダミーパターンを形成するので、平坦化工程（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ：ＣＭＰ）またはエッチング工程でのパターンの依存性に起因した工程不良を改善する効果に優れている。
【００１３】
図２は、本発明の一実施例による半導体素子の断面図で、図１に示したＩ−Ｉ'線断面図である。
【００１４】
まず、本発明の一実施例によると、デバイスパターン１００は、メーンパターンとして素子分離膜（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  ＩｓｏｌａＴｉｏｎ：ＳＴＩ）パターンである。素子分離膜パターンは、通常の方法によって基板５０の内部に形成される。
【００１５】
この場合、ダミーパターン２００は、デバイスパターン１００一側に形成された第１深さの第１ダミーパターン２１０と、第１深さより深い第２深さで形成された第２ダミーパターン２２０とを含むことができる。
【００１６】
本発明の一様相によると、ダミーパターン２００を形成する段階は、デバイスパターン１００の一側の基板５０内部に第１深さの複数の第１トレンチ（Ｔ１）を形成する。その後、前記第１深さより深い第２深さの第２トレンチ（Ｔ２）を基板５０の内部に形成する。このように、第１トレンチ（Ｔ１）と第２トレンチ（Ｔ２）は別個に形成される。
【００１７】
本発明の他の様相によると、デバイスパターン１００の一側の基板５０内部に第１深さの複数の第１トレンチ（Ｔ１）を形成する。その後、第１トレンチ（Ｔ１）のうち一部を追加的にエッチングし、第２深さの第２トレンチ（Ｔ２）を形成することができる。
【００１８】
上述した第１トレンチ（Ｔ１）及び第２トレンチ（Ｔ２）を形成する過程及び第２トレンチを追加的にエッチングする過程は、通常的に感光膜を用いた写真及びエッチング工程によって行われるので、それに対する詳細な説明を省略する。
【００１９】
次に、前記第１トレンチ（Ｔ１）と第２トレンチ（Ｔ２）を埋め立てることで、第１深さの第１ダミーパターン２１０及び第２深さの第２ダミーパターン２２０を形成することができる。
【００２０】
このとき、一つの大きさのダミーパターン２００を使用しながらも二つ以上のダミーパターン２００を使用する場合と同一の効果を出すために、ダミーパターン２００を互いに異なる大きさの垂直断面積で３次元的に形成することができる。
【００２１】
すなわち、図２に示すように、デバイスパターンがＳＴＩである場合、ダミーパターンに対して格子配置などの形態で浅いトレンチ（Ｔ１）及び深いトレンチ（Ｔ２）を形成する。したがって、各トレンチ（Ｔ１及びＴ２）にギャップフィルされるオキサイドの表面プロファイルが調整される。このために、全体的に規則的かつ反復的なダミーパターン２１０及び２２０を設けることができる。したがって、トレンチエッチングまたはＣＭＰ工程でのパターン依存性を除去することができる。
【００２２】
図３は、本発明の他の実施例による半導体素子を示した断面図で、図１のＩＩ−ＩＩ'線断面図である。
【００２３】
図３に示した他の実施例には、図２に示した一実施例で言及した技術的な特徴を採用することができる。
【００２４】
図２に示した一実施例のデバイスパターンが素子分離膜である場合と異なり、図３に示した本発明による半導体素子におけるデバイスパターン３００は、ポリパターンであるが、これに限定されることはなく、例えば、メタルパターンでもある。ポリパターンやメタルパターンは、通常の工程によって形成される。すなわち、ポリ層やメタル層を基板５０上に蒸着して形成した後、これら層をパターニングすることで、ポリパターンやメタルパターンをデバイスパターン３００として形成することができる。
【００２５】
このとき、ダミーパターン２００は、デバイスパターン３００の一側に第３高さで形成された第３ダミーパターン２３０と、第３高さより低い第４高さで形成された第４ダミーパターン２４０とを含むことができる。
【００２６】
本発明の一様相によると、ダミーパターン２００を形成する段階では、デバイスパターン３００の一側の基板５０上に第３高さの第３ダミーパターン２３０を形成する。その後、第３高さより低い第４高さの第４ダミーパターン２４０を基板５０上に形成することができる。このように、第３ダミーパターン２３０及び第４ダミーパターン２４０は別個に形成される。
【００２７】
本発明の他の様相によると、ダミーパターン２００を形成する段階では、デバイスパターン３００の一側の基板５０上に第３高さの複数個の第３ダミーパターン２３０を形成する。その後、第３ダミーパターン２３０のうち一部を追加的にエッチングし、第３高さより低い第４高さの第４ダミーパターン２４０を基板５０上に形成することができる。
【００２８】
例えば、基板５０上に第３及び第４ダミーパターン２３０及び２４０用物質層を蒸着して形成し、通常のマスクを用いたエッチング工程によって第３及び第４ダミーパターン２３０及び２４０を上述したように形成することができる。
【００２９】
本発明によると、図１及び図３に示したダミーパターンは、互いに同一の大きさの平面積を有するか、互いに異なる大きさの平面積を有する。
【００３０】
このとき、一つの大きさのダミーパターンを使用しながらも二つ以上のダミーパターンを使用する場合と同一の効果を出すために、互いに異なる垂直断面積で３次元的にダミーパターンを形成することができる。
【００３１】
すなわち、図３に示すように、デバイスパターン３００がメタルパターンまたはポリパターンである場合、ダミーパターン２００のうち一部２３０を高く形成し、残り２４０を低く形成する。したがって、各ダミーパターン２３０及び２４０の上部に蒸着される層間絶縁膜（ＩＭＤ）の表面プロファイルが調整される。このために、全体的に規則的かつ反復的なダミーパターン２３０及び２４０を設けることができる。したがって、後ほどの層間絶縁膜（ＩＭＤ）の平坦化工程（ＣＭＰ）時におけるパターン依存性を除去することができる。
【００３２】
本発明の実施例に係る半導体素子及びその製造方法によると、同一の大きさの平面積を有するダミーパターンを使用するとしても、３次元構造で互いに異なる大きさのダミーパターンを形成することで、平坦化工程（ＣＭＰ）またはエッチング工程でのパターンの依存性に起因した工程不良を改善する効果に優れている。
【００３３】
本発明は、上述した実施例及び図面によって限定されるものでなく、特許請求の範囲の権利範囲に属する範囲内で多様な他の実施例が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例に係る半導体素子の平面図である。
【図２】本発明の一実施例に係る半導体素子の断面図である。
【図３】本発明の他の実施例に係る半導体素子の断面図である。
【符号の説明】
【００３５】
５０  基板
１００  デバイスパターン
２００  ダミーパターン
３００  デバイスパターン
【図１】
2009065151.tif 000003
【図２】
2009065151.tif 000004
【図３】
2009065151.tif 000005