(57)【要約】【課題】強誘電体キャパシタの特性ばらつきを低減する。【解決手段】本発明の製造方法は、基体上に第１電極３２と強誘電体膜３３と第２電極３４とが順次積層された強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３及び前記基体を覆って第１層間絶縁膜５を形成する工程と、第１層間絶縁膜５を覆って第２層間絶縁膜６の材料膜６１を形成する工程と、材料膜６１の上面側をＣＭＰ法で研磨することにより、強誘電体キャパシタ３上に位置する第１層間絶縁膜５を露出させる工程と、第１層間絶縁膜５を露出させる工程の後に、第１層間絶縁膜５を貫通して第２電極３４を露出させるコンタクトホール７０を形成する工程と、コンタクトホール７０内に、第２電極３４と導通するプラグ導電部を形成する工程と、を有する。第１層間絶縁膜５は、第２層間絶縁膜６と比して、ＣＭＰ法による研磨速度が遅くなるようにする。【選択図】図４
2009065089.tif 000002
【特許請求の範囲】
【請求項１】
基体上に、第１電極と強誘電体膜と第２電極とが順次積層された強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ及び前記基体を覆って第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を覆って第２層間絶縁膜の材料膜を形成する工程と、
前記第２層間絶縁膜の材料膜の上面側をＣＭＰ法で研磨することにより、前記強誘電体キャパシタ上に位置する第１層間絶縁膜を露出させる工程と、
前記第１層間絶縁膜を露出させる工程の後に、前記第１層間絶縁膜を貫通して前記第２電極を露出させるコンタクトホールを形成する工程と、  
前記コンタクトホール内に、前記第２電極と導通するプラグ導電部を形成する工程と、を有し、
前記第１層間絶縁膜は、前記第２層間絶縁膜と比して、前記ＣＭＰ法による研磨速度が遅いことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層間絶縁膜は、水素バリア性を有する材料で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜をシリコン窒化物で形成するとともに、前記第２層間絶縁膜の材料膜をシリコン酸化物で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１層間絶縁膜を、２０ｎｍ以上４０ｎｍ以下の厚さに形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクトホールを形成する工程と前記プラグ導電部を形成する工程との間に、前記コンタクトホール内に露出した前記第２電極の上面と、前記コンタクトホールの内壁と、を覆って水素バリア性の導電材料でバリアメタルを形成する工程を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記強誘電体キャパシタを形成する工程と前記第１層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタの側面及び上面を覆って水素バリア膜を設ける工程を有することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
基体上に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、
前記強誘電体キャパシタ及び前記基体を覆って形成された第１層間絶縁膜と、
前記強誘電体キャパシタ上を除いて前記第１強誘電体膜を覆って形成された第２層間絶縁膜と、
前記第１層間絶縁膜を貫通して前記第２電極を露出させるコンタクトホールと、
前記コンタクトホール内に形成され、前記第２電極と導通するプラグ導電部と、を備え、前記第１層間絶縁膜は、前記第２層間絶縁膜と比して、ＣＭＰ法による研磨速度が遅くなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
【０００３】
このような強誘電体メモリ装置の構造としては、プレーナ型（例えば、特許文献１）やスタック型等が挙げられる。いずれの構造の強誘電体メモリ装置も、一対の電極間に強誘電体膜を有した強誘電体キャパシタを備えており、一対の電極のうち一方の電極はトランジスタを介してビット線等の配線に接続され、他方の電極はグランド線等の配線に接続されている。一般に、これら電気的な接続は、タングステン等からなるプラグを介して行われている。
【０００４】
先述の強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３）等からなっている。このように強誘電体材料は酸化物であるので、これが還元されて劣化しないように留意する必要がある。
【０００５】
そのため、特許文献１では、強誘電体キャパシタ上にこれと接続するプラグを形成する際に、プラグを形成するコンタクトホール内に水素バリア性を有する窒化チタン膜（バリアメタル）を形成しており、還元雰囲気でプラグを形成しても強誘電体膜が還元されないようにしている。
【特許文献１】特開２００３−３４７５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、強誘電体メモリ装置では、コンタクトホールの形状がばらつくことにより、強誘電体キャパシタ間で特性のばらつきを生じることがあった。すなわち、層間絶縁膜は十分な厚さに成膜した後にＣＭＰ法等で研磨して薄厚化し所望の厚さにするが、下地の凹凸に起因する研磨量のばらつきにより、厚さがばらついたものとなっている。そのため、層間絶縁膜をエッチングすると、その厚い部分ではエッチング量が過小となり、その薄い部分ではエッチング量が過大となる。すると、エッチング量に大きく影響されて、コンタクトホールは特にその底部の形状がばらついてしまう。
【０００７】
このように、コンタクトホールの底部の形状がばらついていると、強誘電体キャパシタの特性を均一にすることが困難となる。例えば、特許文献１のようにコンタクトホール内にバリアメタルを形成すると、形成されたバリアメタルは、コンタクトホールの底部の形状によって良好であったり不良であったりして、バリアメタルの機能性にばらつきが生じてしまう。そのため、強誘電体膜の劣化抑制効果がばらついてしまい、強誘電体キャパシタの特性がばらつくことによって強誘電体メモリ装置の特性低下の原因となっていた。
【０００８】
本発明は、前記事情に鑑み成されたものであって、強誘電体キャパシタの特性ばらつきを低減した良好な特性の強誘電体メモリ装置と、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、基体上に、第１電極と強誘電体膜と第２電極とが順次積層された強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ及び前記基体を覆って第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を覆って第２層間絶縁膜の材料膜を形成する工程と、前記第２層間絶縁膜の材料膜の上面側をＣＭＰ法で研磨することにより、前記強誘電体キャパシタ上に位置する第１層間絶縁膜を露出させる工程と、前記第１層間絶縁膜を露出させる工程の後に、前記第１層間絶縁膜を貫通して前記第２電極を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に、前記第２電極と導通するプラグ導電部を形成する工程と、を有し、前記第１層間絶縁膜は、前記第２層間絶縁膜と比して、前記ＣＭＰ法による研磨速度が遅いことを特徴とする。
【００１０】
このようにすれば、第１層間絶縁膜を露出させる工程において第１層間絶縁膜をＣＭＰ法による研磨のストッパーとして機能させることができるので、第１層間絶縁膜が過度に研磨されることが防止され、第１層間絶縁膜を所望の厚さとすることができる。したがって、通常と同様にウエハ等に複数の強誘電体キャパシタを形成すると、複数の強誘電体キャパシタ上の第１層間絶縁膜を所望の厚さ、すなわち均一な厚さとすることができる。よって、コンタクトホールを形成する工程では、均一な厚さとされた第１層間絶縁膜が均一にエッチングされ、複数のコンタクトホールを均一な形状に形成することができる。このようにして、複数の強誘電体キャパシタ間での特性ばらつきが低減され、安定した特性の良好な強誘電体メモリ装置を製造することができる。
【００１１】
また、前記第１層間絶縁膜は、水素バリア性を有する材料で形成することが好ましい。
このようにすれば、第２層間絶縁膜の材料膜を形成する工程やその後の工程、あるいは使用状態において、水素や水蒸気等の還元ガスが第２層間絶縁膜あるいはその材料膜側から第１層間絶縁膜を透過して強誘電体キャパシタ側に侵入することが防止される。したがって、強誘電体膜の劣化を防止することができる。
【００１２】
前記第１層間絶縁膜をシリコン窒化物で形成するとともに、前記第２層間絶縁膜の材料膜をシリコン酸化物で形成することもでき、この場合には、前記第１層間絶縁膜を２０ｎｍ以上４０ｎｍ以下の厚さに形成することが好ましい。
このようにすれば、第１層間絶縁膜は、前記ＣＭＰ法による研磨の研磨速度が第２層間絶縁膜の材料膜よりも十分に遅くなるので、研磨のストッパーとして十分に機能させることができる。また、第１層間絶縁膜を２０ｎｍ以上の厚さに形成すれば、ストッパーとして機能させている間にこれが研磨に薄厚化されても、研磨後に必要な厚さを残すことができる。また、４０ｎｍ以下の厚さに形成すれば、第１層間絶縁膜の成膜時の厚さばらつきを十分に小さくすることができる。なお、ここで言う第１層間絶縁膜の厚さとは、成膜時における強誘電体キャパシタ上の第１層間絶縁膜の厚さを意味するものとする。
【００１３】
前記コンタクトホールを形成する工程と前記プラグ導電部を形成する工程との間に、前記コンタクトホール内に露出した前記第２電極の上面と、前記コンタクトホールの内壁と、を覆って水素バリア性の導電材料でバリアメタルを形成する工程を有することが好ましい。
このようにすれば、先述したように複数のコンタクトホールを均一な形状に形成しているので、いずれのコンタクトホール内にも同様のバリアメタルを形成することができる。また、良好なバリアメタルを形成可能な形状にコンタクトホールを形成するためのエッチング条件は、予め調べておくことができ、このようなエッチング条件により形成した複数のコンタクトホールには、そのいずれにも良好なバリアメタルを形成することができる。よって、いずれの強誘電体キャパシタにおいても強誘電体膜の劣化を良好に防止することができ、優れたヒステリシス特性を有し、かつ特性ばらつきが低減された強誘電体キャパシタを形成することができる。
【００１４】
前記強誘電体キャパシタを形成する工程と前記第１層間絶縁膜を形成する工程との間に、前記強誘電体キャパシタの側面及び上面を覆って水素バリア膜を設ける工程を有することが好ましい。
このようにすれば、第１層間絶縁膜を形成する工程やその後の工程、あるいは使用状態において、水素や水蒸気等の還元ガスが第１層間絶縁膜側から強誘電体キャパシタ側に侵入することが防止され、強誘電体膜の劣化を防止することができる。また、第１層間絶縁膜を水素バリア性の材料で形成した場合には、その水素バリア性を強めることができる。
【００１５】
本発明の半導体装置は、基体上に設けられた第１電極と該第１電極上に設けられた強誘電体膜と該強誘電体膜上に設けられた第２電極とを有してなる強誘電体キャパシタと、前記強誘電体キャパシタ及び前記基体を覆って形成された第１層間絶縁膜と、前記強誘電体キャパシタ上を除いて前記第１強誘電体膜を覆って形成された第２層間絶縁膜と、前記第１層間絶縁膜を貫通して前記第２電極を露出させるコンタクトホールと、前記コンタクトホール内に形成され、前記第２電極と導通するプラグ導電部と、を備え、前記第１層間絶縁膜は、前記第２層間絶縁膜と比して、ＣＭＰ法による研磨速度が遅くなっていることを特徴とする。
【００１６】
このようにすれば、先述のように複数の強誘電体キャパシタ上の第１層間絶縁膜の厚さを均一にすることができるので、複数のコンタクトホールの形状を均一にすることができる。したがって、複数の強誘電体キャパシタ間の特性が均一となり、安定した特性の良好な強誘電体キャパシタとなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。なお、以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００１８】
図１は、本実施形態の半導体装置（強誘電体メモリ装置）１の要部を示す側断面構成図である。なお、強誘電体メモリ装置１は、複数のメモリセルを備えているが、図１では、その１つを拡大して示している。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、基体２上に設けられた強誘電体キャパシタ３と、強誘電体キャパシタ３及び基体２を覆って設けられた第１層間絶縁膜５と、強誘電体キャパシタ３上を除いて第１層間絶縁膜５を覆って設けられた第２層間絶縁膜６と、を備えて構成されている。また、本実施形態では、強誘電体キャパシタ３と第１層間絶縁膜５との間に設けられた水素バリア膜４と、第１層間絶縁膜５上に設けられたアルミニウムからなるビット線８１と、第２層間絶縁膜６上に設けられたアルミニウムからなるグランド線８２と、を備えている。
【００１９】
前記基体２は、例えばシリコン基板２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる第１下地絶縁膜２３と、第１下地絶縁膜２３を覆って設けられたＳｉＮからなる第２下地絶縁膜２４と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２５が設けられており、素子分離領域２５の間が１つのメモリセルと対応している。
【００２０】
前記トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本実施形態では、ソース領域２２３上にこれと導通するタングステンからなる第１プラグ２６が設けられており、ドレイン領域２２４上にこれと導通するタングステンからなる第２プラグ２７が設けられている。第１プラグ２６は、第１層間絶縁膜５及び第２層間絶縁膜６を貫通して設けられたタングステンからなる第３プラグ６５と電気的に接続されており、第３プラグ６５はビット線８１と電気的に接続されている。すなわち、トランジスタ２２のソース領域２２３は、ビット線８１と電気的に接続されている。
【００２１】
前記強誘電体キャパシタ３は、第２プラグ２７上に設けられており、下部電極（第１電極）３２と、強誘電体膜３３と、上部電極（第２電極）３４と、から構成されている。また、本実施形態では、第２プラグ２７と強誘電体キャパシタ３との間にＴｉＡｌＮからなる下地導電部３１が設けられている。
【００２２】
本実施形態では、下部電極３２は下地導電部３１上に順次設けられたＩｒ（イリジウム）膜、ＩｒＯｘ（イリジウム酸化物）膜、Ｐｔ（プラチナ）膜から構成されており、下地導電部３１及び第２プラグ２７を介してドレイン領域２２４に電気的に接続されている。
強誘電体膜３３は、下部電極３２上に設けられており、強誘電体材料からなるものである。代表的な強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する材料、具体的にはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、これらにニオブ（Ｎｂ）等の金属が加えられたもの等が挙げられる。本実施形態では強誘電体材料として、ＰＺＴを用いている。
上部電極３４は、強誘電体膜３３上に順次設けられたＰｔ膜、ＩｒＯｘ膜、Ｉｒ膜から構成されており、後述する第４プラグ（プラグ導電部）７と電気的に接続されている。
【００２３】
このように、上部電極３４及び下部電極３２は、互いに異なる材料からなる膜が複数積層されたものとしてもよい。このようにすれば、上部電極３４や下部電極３２に機能性を付与することができる。例えば、強誘電体膜３３と上部電極３４と、あるいは強誘電体膜３３と下部電極３２との間の密着性を高める機能や、酸素バリア膜や水素バリア膜としての機能、強誘電体膜３３の結晶配向性を高める機能等を付与することが考えられる。
【００２４】
前記水素バリア膜４は、水素バリア性を有する絶縁材料からなるものであり、本実施形態ではその材料としてＡｌＯｘ（アルミニウム酸化物）を用いている。前記強誘電体キャパシタ３の強誘電体膜３３は、先述のように酸化物からなっているので、水素ガス等の還元ガスに曝されると還元され劣化してしまうが、強誘電体キャパシタ３を水素バリア膜４で覆うことによりその劣化を防止できるようになっている。
【００２５】
前記第２層間絶縁膜６は、例えばＳｉＯ２からなるものである。また、前記第１層間絶縁膜５は、第２層間絶縁膜６よりもＣＭＰ法による研磨速度が遅くなるような絶縁材料からなるものであり、ＣＭＰ法による研磨においてストッパーとして機能させることができるようになっている。ストッパーとして機能させるために、第１層間絶縁膜５は、第２層間絶縁膜６に対して研磨速度が１／５以下となるものが好ましく、１／１０以下となるものがより好ましい。また、水素バリア性を有する材料からなるものが好ましく、このようにすれば第２層間絶縁膜６側から強誘電体キャパシタ３側へ還元ガスが侵入することを防止することができる。具体的な第１層間絶縁膜５の材料例としては、ＳｉＮやＳｉＯＮ等のシリコン窒化物等が挙げられ、特にＳｉＮが好適である。
【００２６】
また、前記強誘電体キャパシタ３上には、第１層間絶縁膜５及び水素バリア膜４を貫通して強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０が形成されている。このコンタクトホール７０は開口形状を円形とするもので、その内部には、コンタクトホール７０内に露出した上部電極３４の上面と、コンタクトホール７０の内壁面７１と、を覆ってバリアメタル７５が設けられている。また、コンタクトホール７０内におけるバリアメタル７５の内側には、第４プラグ（プラグ導電部）７が埋設されている。第４プラグ７は、本実施形態ではタングステンからなるものであり、バリアメタル７５を介して上部電極３４と導通するようになっており、また前記グランド線８２と電気的に接続されている。すなわち、強誘電体キャパシタ３の上部電極３４は、バリアメタル７５及び第４プラグ７を介してグランド線８２と電気的に接続されている。
【００２７】
前記バリアメタル７５は、水素バリア性を有する導電材料からなるものであり、上部電極３４上面を覆う部分は、還元ガスがコンタクトホール７０側から前記強誘電体キャパシタ３側に侵入することを防止できるようになっている。また、コンタクトホール７０の内壁面７１を覆う部分は、前記第４プラグ７とコンタクトホール７０の内壁面７１側との密着性を高めることができるようになっている。本実施形態では、バリアメタル７５は、Ｔｉ膜（図示略）及びＴｉＮ膜（図示略）が順次積層された２層構造となっている。また、バリアメタル７５は、上部電極３４付近におけるコンタクトホール７０の内壁面７１、すなわち本実施形態では水素バリア膜４の開口部における内壁面の形状が以下に述べるように良好になっていることから、その材料のカバレッジ性が改善されており、ウィークポイントがないものとなっている。以下、水素バリア膜４の内壁面の形状について、詳しく説明する。
【００２８】
図２（ａ）は、前記コンタクトホール７０の底面付近を拡大して示す断面図であり、図２（ｂ）は、前記内壁面４１の形状表現に係るいくつかのパラメータを説明するための模式図である。また、図２（ｃ）、（ｄ）は、内壁面４１の形状における前記パラメータ間の相互関係を示すグラフである。
【００２９】
図２（ａ）に示すように、水素バリア膜４の内壁面４ａは、コンタクトホール７０の内側に向かって凹となる湾曲面となっている。また、コンタクトホール７０の内径（内寸）は前記上部電極３４側に向かうにつれて縮径（縮寸）している。すなわち、水素バリア膜４の内壁面４１の形状は、パラメータを用いると以下のように表現できる。
図２（ｂ）に示すように、コンタクトホール７０の深さ方向Ｈにおける水素バリア膜４の上面４２からの距離を深さｈと定義する。また、水素バリア膜４内の深さｈにおいて水素バリア膜４の内壁面４１に接する接線を接線Ｌとし、接線Ｌと上部電極３４の上面３４１とがなす角のうち鋭角となる角度を角度αとする。また、深さｈにおいて深さ方向Ｈと直交する方向のコンタクトホール７０の寸法を内径ｄとする。以上のようにパラメータを設定すると、図２（ｃ）に示すように、角度αは、深さｈが増加するにつれて単調に減少するようになっており、かつ図２（ｄ）に示すように、内径ｄは、深さｈが増加するにつれて単調に減少するようになっている。
【００３０】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線８１からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された前記強誘電体キャパシタ３の下部電極３２に伝達される。そして、強誘電体キャパシタ３の上部電極３４と下部電極３２との間に電圧を印加することができ、強誘電体膜３３に電荷（データ）を蓄積させることができる。このように、強誘電体キャパシタ３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００３１】
次に、本発明に係る半導体装置の製造方法の一実施形態を、前記強誘電体メモリ装置１を製造する方法を例として説明する。
【００３２】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態の強誘電体メモリ装置１の製造方法を示す断面工程図である。なお、本実施形態の製造方法では、シリコンウエハ（シリコン基板２１）に複数のメモリセルを形成するが、以下の説明に用いる図ではその要部のみを示している。
【００３３】
まず、図３（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２５を形成し、素子分離領域２５の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２５とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００３４】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して第１下地絶縁膜２３を形成し、この上に例えばＣＶＤ法でＳｉＮを成膜して第２下地絶縁膜２４を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける第１下地絶縁膜２３及び第２下地絶縁膜２４をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順次成膜して、密着層（図示略）を形成する。
【００３５】
そして、前記貫通孔内を含む第２下地絶縁膜２４上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、第２下地絶縁膜２４上をＣＭＰ法等で研磨することにより、第２下地絶縁膜２４上のタングステンを除去する。このようにして前記貫通孔内にそれぞれ第１プラグ２６、第２プラグ２７を埋設する。ＳｉＮからなる第２下地絶縁膜２４は、ＳｉＯ２からなる第１下地絶縁膜２３よりもＣＭＰ法における研磨速度が低いので、第１下地絶縁膜２３上がＣＭＰ法で過剰に研磨されることを防止することができる。
【００３６】
次に、図３（ｂ）に示すように、基体２の第２下地絶縁膜２４上に下地導電部３１及び強誘電体キャパシタ３を形成する。具体的には、まず第２下地絶縁膜２４上に、下地導電部３１の材料として、例えばＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。そして、この上に下部電極３２の材料として、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜３３の材料として、例えばＰＺＴ（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３、チタン酸ジルコン酸鉛）をゾルゲル法やスパッタリング法、ＭＯＣＶＤ法等で成膜する。そして、この上に上部電極３４の材料として、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。
【００３７】
そして、これら材料膜の上面、すなわち上部電極３４となる膜上に、例えば公知のレジスト技術及びフォトリソグラフィ法等によりレジストパターン（図示略）を形成し、これをマスクとして前記材料膜をエッチングして、下地導電部３１と、この上に下部電極３２、強誘電体膜３３、上部電極３４が順次積層された強誘電体キャパシタ３とを形成する。
【００３８】
次に、強誘電体キャパシタ３を含む第２下地絶縁膜２４上の全面に、水素バリア膜４の材料として例えばＡｌＯｘをスパッタリング法で成膜する。そして、このＡｌＯｘ膜を公知のレジスト技術及びエッチング技術等を用いてパターニングし、図３（ｃ）に示すように、強誘電体キャパシタ３の上面及び側面、さらに本実施形態では下地導電部３１の側面、及び強誘電体キャパシタ３周辺の第２下地絶縁膜２４を覆う水素バリア膜４を形成する。なお、ＡｌＯｘ膜は、スパッタリング法とＣＶＤ法とを組み合わせた方法等で形成してもよい。
【００３９】
次に、図３（ｄ）に示すように、水素バリア膜４及び基体２の第２下地絶縁膜２４を覆って、例えばＣＶＤ法でＳｉＮを２０〜４０ｎｍ（２０００〜４０００Å）程度の厚さに成膜し、第１層間絶縁膜５を形成する。なお、ＣＶＤ法によれば均一な厚さで成膜できることが知られており、本実施形態においても、第１層間絶縁膜５は強誘電体キャパシタ３上に均一な膜厚で形成されている。
【００４０】
本実施形態では、第１層間絶縁膜５の形成に先立ち、強誘電体キャパシタ３の上面及び側面を覆って水素バリア膜４を形成しているので、第１層間絶縁膜５を還元雰囲気で形成しても、強誘電体キャパシタ３が還元雰囲気に曝されないのでその劣化が防止される。また、ＳｉＮは水素バリア性を有する材料であるので、第１層間絶縁膜５をＳｉＮで形成することにより、水素バリア膜４の水素バリア性を補強することができる。
【００４１】
また、水素バリア膜４を形成せずに第１層間絶縁膜５を形成することもできる。例えば強誘電体キャパシタ３の上面及び側面を覆うＳｉＮ膜を非還元雰囲気、例えばスパッタリング法を用いて形成しておき、このＳｉＮ膜及び第２下地絶縁膜２４を覆って、本実施形態と同様にＣＶＤ法でＳｉＮを成膜し、スパッタリング法によるＳｉＮ膜とＣＶＤ法によるＳｉＮ膜とからなる第１層間絶縁膜５を形成してもよい。
【００４２】
次に、図４（ａ）に示すように、第１層間絶縁膜５を覆って、例えばＣＶＤ法でＳｉＯ２を６０〜１００ｎｍ（６０００〜１００００Å）程度の厚さに成膜し、第２層間絶縁膜６の材料膜６１を形成する。先述のように本実施形態では、水素バリア膜４を形成し、かつ第１層間絶縁膜５をＳｉＮで形成することによりその水素バリア性を補強しているので、第２層間絶縁膜６の材料膜６１を形成する際に発生する水蒸気や水素ガス等の還元ガスが強誘電体キャパシタ３に侵入して強誘電体膜３３を劣化させることが防止される。なお、第１層間絶縁膜５と同様に、第２層間絶縁膜６の材料膜６１も第２下地絶縁膜２４上でほぼ均一な膜厚に形成されており、強誘電体キャパシタ３上において第１層間絶縁膜６の材料膜６１は、隆起部６２となっている。
【００４３】
次に、図４（ｂ）に示すように、第２層間絶縁膜６の材料膜６１の上面側をＣＭＰ法で研磨して薄厚化し、強誘電体キャパシタ３上の第１層間絶縁膜５を露出させる。先述したように、本実施形態の製造方法ではシリコンウエハに複数の強誘電体キャパシタ３を形成しているが、ＣＭＰ法による研磨の研磨速度は、シリコンウエハ上で面内ばらつきを有している。
【００４４】
すなわち、隆起部６２は強誘電体キャパシタ３上に生じるため、当然ながら強誘電体キャパシタ３が密な領域では密に分布し、強誘電体キャパシタ３が疎な領域では疎に分布する。したがって、第２層間絶縁膜６の材料膜６１の上面側、すなわち隆起部６２を研磨する際には、例えばシリコンウエハ中心部のように強誘電体キャパシタ３が密な領域の方が、シリコンウエハ外周部のように疎な領域よりも研磨速度が低くなる。
【００４５】
そのため、従来の方法では、強誘電体キャパシタ上における層間絶縁膜の厚さを均一にすることが困難であった。
ところが、本発明の方法では、第２層間絶縁膜６の材料膜６１（本実施形態ではＳｉＯ２）よりも前記ＣＭＰ法による研磨速度が遅くなる材料（本実施形態ではＳｉＮ）で第１層間絶縁膜５を形成しているので、強誘電体キャパシタ３上における第１層間絶縁膜５の厚さを均一にすることができる。
【００４６】
より詳しくは、強誘電体キャパシタ３が密な領域において第１層間絶縁膜５が露出するように研磨時間等の条件を設定して研磨すると、密な領域よりも先に疎な領域において第１層間絶縁膜５が露出し、これが過剰に研磨される。ところが、第１層間絶縁膜５の研磨速度は、第２層間絶縁膜６の材料膜６１よりも格段に低いので、過剰に研磨されたことによる第１層間絶縁膜５の膜減りは極めて小さくなる。このようにして、第２層間絶縁膜６の厚さばらつきを第１層間絶縁膜５に吸収させることができ、強誘電体キャパシタ３が密な領域と疎な領域との間で、第１層間絶縁膜５の厚さをほとんど同じにすることができる。なお、第２層間絶縁膜６の材料膜６１は、第１層間絶縁膜５に比べて厚く形成するので、成膜法に起因して例えばシリコンウエハの周縁部及び中心部の間で、比較的大きな厚さばらつきが生じる。しかし、この厚さばらつきも第１層間絶縁膜５に吸収させることができ、シリコンウエハ上で第１層間絶縁膜５の厚さをほとんど同じにすることができる。
【００４７】
次に、図４（ｃ）に示すように、強誘電体キャパシタ３上の第１層間絶縁膜５及び水素バリア膜４を貫通して強誘電体キャパシタ３の上部電極３４を露出させるコンタクトホール７０を形成する。具体的には、第１層間絶縁膜５上において強誘電体キャパシタ３と対応する位置に、例えば公知のレジスト技術やフォトリソグラフィ法等を用いてレジストパターン（図示略）を形成する。そして、これをマスクとし、第１層間絶縁膜５及び水素バリア膜４を一括してあるいは別々にエッチングして、コンタクトホール７０を形成する。
【００４８】
第１層間絶縁膜５は、先述したようにその厚さが均一となっているので、均一にエッチングされ、コンタクトホール７０を均一な形状に形成することができる。本実施形態では、コンタクトホール７０を良好な形状に形成するためのエッチング条件を予め調べておき、このようなエッチング条件でエッチングすることにより、複数の強誘電体キャパシタ３のそれぞれ上に良好な形状のコンタクトホール７０を形成している。
【００４９】
なお、コンタクトホール７０の良好な形状とは、図２（ａ）に示したように前記上部電極３４側、本実施形態では水素バリア膜４の開口部における内壁面４１においてコンタクトホール７０の内壁面７１がコンタクトホール７０の内側に向かって凹となる湾曲面となっており、かつ上部電極３４側に向うにつれてコンタクトホール７０の内径が縮径している形状のことである。
従来の方法では、層間絶縁膜が厚さばらつきを有しているので、コンタクトホールの底部の形状が良好であったり、不良あったりばらつきを有していた。例えば強誘電体キャパシタ上の層間絶縁膜が薄い部分では、エッチング量が過大となり、コンタクトホールの底面、すなわち強誘電体キャパシタの上部電極付近では、コンタクトホールの内壁面が上部電極の上面に対して切り立った形状となる。また、例えば強誘電体キャパシタ上の層間絶縁膜が厚い部分では、エッチング量が過小となり、コンタクトホールの内壁面がコンタクトホールの内側に凸となる段差形状となる。このようにエッチング量が過大であっても過小であっても、ここにバリアメタルを良好に形成することが困難になる。
【００５０】
次に、図５（ａ）に示すように、コンタクトホール７０内に露出した上部電極３４の上面とコンタクトホール７０の内壁面７１とを覆って、水素バリア性を有する導電材料でバリアメタル７５を形成する。本実施形態では、Ｔｉ及びＴｉＮをスパッタリング法で順次成膜し、Ｔｉ膜とＴｉＮ膜とからなる２層構造のバリアメタル７５を形成する。コンタクトホール７０は先述のような良好な形状に形成されており、上部電極３４の上面とコンタクトホール７０の内壁面７１との間に切り立った段差等がないので、段差の隅においてバリアメタル７５の材料のカバレッジ性が損なわれることがない。したがって、局所的に薄く形成された部分やクラック状に形成された部分等のウィークポイントを生じることなく、良好にバリアメタル７５を形成することができる。
【００５１】
次に、図５（ｂ）に示すように、コンタクトホール７０内にバリアメタル７５と導通する第４プラグ７（プラグ導電部）を埋設する。具体的には、コンタクトホール７０内を含む層間絶縁膜６の全面に、例えばＣＶＤ法でタングステンを成膜してコンタクトホール７０内にタングステンを埋め込む。そして、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去して、第４プラグ７をコンタクトホール７０内に埋設する。
【００５２】
一般に、ＣＶＤ法は還元雰囲気で成膜を行うが、本実施形態では上部電極３４を覆って水素バリア性のバリアメタル７５を形成しており、かつバリアメタル７５にウィークポイントを生じていないので、水蒸気や水素ガス等の還元ガスがウィークポイントを通って強誘電体キャパシタ３側に侵入することがなく強誘電体膜３３が還元され劣化することが防止されている。
【００５３】
次に、第１層間絶縁膜５及び第２層間絶縁膜６を貫通して前記第１プラグ２６を露出させる貫通孔を形成する。そして、この貫通孔内に例えばＴｉとＴｉＮを順次スパッタリング法で成膜して、密着層（図示略）を形成する。そして、前記貫通孔内を含む層間絶縁膜６上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込み、層間絶縁膜６上をＣＭＰ法等で研磨することにより、層間絶縁膜６上のタングステンを除去する。このようにして前記貫通孔内に、第１プラグ２６と導通する第３プラグ６５を埋設する。
【００５４】
そして、第１層間絶縁膜５及び第２層間絶縁膜６を覆って、例えばアルミニウムをスパッタリング法等で成膜し、この膜を公知のレジスト技術及びエッチング技術等を用いてパターニングして、第３プラグ６５と導通するビット線８１と、第４プラグ７と導通するグランド線８２と、を形成する。このようにして、強誘電体メモリ装置１を製造することができる。
【００５５】
以上のような本発明の半導体装置の製造方法によれば、第１層間絶縁膜５をストッパーとして機能させているので、複数の強誘電体キャパシタ３上において第１層間絶縁膜５の厚さを均一にすることができ、コンタクトホール７０を均一にすることができる。したがって、例えばそれぞれのコンタクトホール７０内に同様のバリアメタル７５を形成することができ、バリアメタル７５がそれぞれの強誘電体キャパシタ３上で均一に水素バリア性を発現することにより、均一な特性の強誘電体キャパシタ３を形成することができる。よって、均一な特性の強誘電体キャパシタ３を備え、安定した特性の良質な強誘電体メモリ装置（半導体装置）１を製造することができる。
【００５６】
また、本発明の製造方法により得られた強誘電体メモリ装置（半導体装置）１は、強誘電体キャパシタ３の特性ばらつきが低減されているので、安定した特性の良好なものとなっている。
【００５７】
また、本実施形態のように、バリアメタル７５の材料のカバレッジ性が良好となる形状にコンタクトホール７０を形成すれば、還元雰囲気で第４プラグ７を形成した場合にも強誘電体キャパシタ３の強誘電体膜３３が劣化されないので、優れたヒステリシス特性の強誘電体キャパシタを形成することができる。また、第２下地絶縁膜２４及び第１層間絶縁膜５を同じ材料（本実施形態ではＳｉＮ）で形成すれば、これらの間の密着性を良好にすることができ、例えば水素バリア膜４が第２下地絶縁膜２４や強誘電体キャパシタ３等から剥離することを防止することができる。
【００５８】
なお、本実施形態では、スタック型の強誘電体メモリ装置１を採用したが、プレーナ型等を採用してもよい。また、ビット線８１とグランド線８２とを、入れ替えた構成、すなわち強誘電体キャパシタ３の上部電極３４がビット線と導通するような構成としてもよいし、多層配線等の他の配線構成としてもよい。
【００５９】
また、本実施形態では水素バリア膜４を形成しており、水素バリア膜４におけるコンタクトホール７０の内壁面７１、すなわち水素バリア膜４の開口部における内壁面４１が良好な形状とされているが、水素バリア膜４を形成しない場合には、第１層間絶縁膜５における上部電極３４側を良好な形状とすることができ、これにより良好なバリアメタルを形成することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の半導体装置の構成を示す側断面図である。
【図２】（ａ）〜（ｄ）は、要部の形状を説明するための模式図及びグラフである。
【図３】（ａ）〜（ｄ）は、半導体装置の製造方法を示す断面工程図である。
【図４】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面工程図である。
【図５】（ａ）〜（ｃ）は、半導体装置の製造方法を示す断面工程図である。
【符号の説明】
【００６１】
１・・・強誘電体メモリ装置（半導体装置）、２・・・基体、３・・・強誘電体キャパシタ、３２・・・下部電極（第１電極）、３３・・・強誘電体膜、３４・・・上部電極（第２電極）、４・・・水素バリア膜、５・・・第１層間絶縁膜、６・・・第２層間絶縁膜、７・・・第４プラグ（プラグ導電部）、７０・・・コンタクトホール、７１・・・コンタクトホールの内壁面、７５・・・バリアメタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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