(57)【要約】【課題】チップコストの増加を抑制しつつ、突入電流の最大値を一定の設計値以下に納めることが可能な電源回路を提供する。【解決手段】突入電流が流れるときに制御信号（ＣＯ）を出力する制御回路（１３）と、容量性負荷（１５）に電流を供給する電源抵抗制御回路（１４）とを具備する電源回路（１１）を構成する。ここで、電源抵抗制御回路（１４）は、電源と容量性負荷（１５）との間の電流経路に備えられ、制御信号（ＣＯ）に応答して電流経路の抵抗値を大きくし、制御信号（ＣＯ）の停止に応答して電流経路の抵抗値を小さくし、突入電流が一定値以下になるように制御信号（ＣＯ）を出力または停止する。【選択図】図５
2009178004.tif 000002
【特許請求の範囲】
【請求項１】
突入電流が流れるときに制御信号を出力する制御回路と、
容量性負荷に電流を供給する電源抵抗制御回路と
を具備し、
前記電源抵抗制御回路は、
電源と前記容量性負荷との間の電流経路に備えられ、
前記制御信号に応答して前記電流経路の抵抗値を大きくし、
前記制御信号の停止に応答して前記電流経路の抵抗値を小さくし、
前記突入電流が一定値以下になるように前記制御信号を出力または停止する
電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記電源抵抗制御回路は、
前記電源と前記容量性負荷との間に備えられた抵抗素子を有する第１電流供給路と、
前記第１電流供給路に並列に接続された第２電流供給路と
を含み、
前記制御信号に応答して、前記第２電流供給路を遮断する
電源回路。
【請求項３】
請求項２に記載の電源回路において、
前記電源抵抗制御回路は、
前記抵抗素子の入力端と出力端とを短絡させるスイッチを有し、
前記スイッチは、
前記制御信号に応答して、前記第２電流供給路を遮断し、
前記制御信号の出力停止に応答して、前記入力端と前記出力端とを短絡させる
電源回路。
【請求項４】
請求項１に記載の電源回路において、
前記制御回路は、
前記制御信号の出力の開始から一定時間経過した後に、前記制御信号の出力を停止する
電源回路。
【請求項５】
請求項１に記載の電源回路において、
前記制御回路は、
前記突入電流の値が、予め設定された閾値を超えたときに前記制御信号を出力し、
前記突入電流の値が、前記閾値を超えなくなったときに前記制御信号の出力を停止する
電源回路。
【請求項６】
請求項５に記載の電源回路において、
前記制御回路は、
前記制御信号を生成する制御信号生成回路と、
前記制御信号生成回路から出力される前記制御信号を保持し、前記制御信号を一定時間継続して出力するホールド回路と
を備え、
前記ホールド回路は、
前記制御信号の出力を停止して前記電源抵抗が小さくなることにより再び前記突入電流が前記閾値を越えている間、前記制御信号を保持する
電源回路。
【請求項７】
請求項５に記載の電源回路において、
前記突入電流の値を測定する電流測定回路を具備し、
前記電流測定回路は、
測定した前記突入電流の値を示す測定信号を前記制御回路に供給し、
前記制御信号生成回路は、
前記測定信号と基準値とを比較した比較結果に基づいて、前記制御信号を生成する
電源回路。
【請求項８】
請求項４に記載の電源回路において、
前記制御回路は、
外部電源回路を起動する起動信号を受け、前記起動信号に基づいて、前記制御信号を生成する
電源回路。
【請求項９】
請求項８に記載の電源回路において、
前記制御回路は、
制御信号生成回路と、
前記起動信号を遅延させて遅延起動信号を生成する遅延回路と
を備え、
前記制御信号生成回路は、
前記起動信号を受ける第１入力端と、
前記遅延起動信号を受ける第２入力端と
を有し、
前記起動信号を受けてから前記遅延起動信号を受けるまでの時間に、前記制御信号を出力する
電源回路。
【請求項１０】
請求項１に記載の電源回路において、
前記電源抵抗制御回路の出力電圧を検出し、前記出力電圧を示す検出信号を出力する内部生成電圧検出回路を備え、
前記制御回路は、
外部電源回路を起動する起動信号を受け、前記起動信号と前記検出信号とに基づいて前記制御信号を生成する
電源回路。
【請求項１１】
請求項１に記載の電源回路において、
前記突入電流の値を測定し、測定した前記突入電流の値を示す測定信号を前記制御回路に供給する電流測定回路と、
前記電源抵抗制御回路の出力電圧を検出し、前記出力電圧を示す検出信号を出力する内部生成電圧検出回路と、
前記制御回路は、セレクタを含み、
前記セレクタは、モード選択信号に基づいて、前記測定信号と基準値とを比較した比較結果信号と、外部電源回路を起動する起動信号と、前記検出信号とから選択される信号を前記制御信号として出力する
電源回路。
【請求項１２】
請求項１に記載の電源回路において、
前記制御信号は、
第１制御信号と第２制御信号とを含み、
前記第１制御信号または前記第２制御信号に応答して、前記電流経路の抵抗値を大きくし、
前記第１制御信号または前記第２制御信号の停止に応答して、前記電流経路の抵抗値を小さくする
電源回路。
【請求項１３】
請求項１２に記載の電源回路において、
前記電源抵抗制御回路は、
第１抵抗と、
中間ノードを介して前記第１抵抗に直列に接続された第２抵抗と
前記第１抵抗の入力端と前記第２抵抗の出力端とを短絡させる第１スイッチと、
前記第１抵抗の入力端と前記中間ノードとを短絡させる第２スイッチと
を含み、
前記第１スイッチは、
前記第１制御信号に応答して、前記第１抵抗の前記入力端と前記第２抵抗の前記出力端との短絡を禁止し、
前記第１制御信号の出力停止に応答して、前記第１抵抗の前記入力端と前記第２抵抗の前記出力端とを短絡させ、
前記第２スイッチは、
前記第２制御信号に応答して、前記第１抵抗の前記入力端と前記中間ノードとの短絡を禁止し、
前記第２制御信号の出力停止に応答して、前記第１抵抗の前記入力端と前記中間ノードを短絡させる
電源回路。
【請求項１４】
請求項１３に記載の電源回路において、さらに、
前記突入電流の値を測定し、測定した前記突入電流の値を示す測定信号を前記制御回路に供給する電流測定回路を備え、
前記制御回路は、
前記測定信号と第１参照電圧とを比較した比較結果に基づいて、前記第１制御信号を生成する第１コンパレータと、
前記第１コンパレータから出力される前記第１制御信号を保持し、前記第１制御信号を一定時間継続して出力する第１ホールド回路と、
前記測定信号と第２参照電圧とを比較した比較結果に基づいて、前記第２制御信号を生成する第２コンパレータと、
前記第２コンパレータから出力される前記第２制御信号を保持し、前記第２制御信号を一定時間継続して出力する第２ホールド回路と
を含み、
前記第１ホールド回路は、
前記制御信号の出力を停止することにより再び前記突入電流が閾値を越えている間前記第１制御信号を保持し、
前記第２ホールド回路は、
前記制御信号の出力を停止することにより再び前記突入電流が閾値を越えている間前記第２制御信号を保持する
電源回路。
【請求項１５】
請求項１３に記載の電源回路において、
前記制御回路は、外部電源回路を起動する起動信号を受け、
前記起動信号に基づいて、前記第１制御信号を生成し、前記第１制御信号を第１の期間に継続的に出力する第１制御信号生成回路と、
前記起動信号に基づいて、前記第２制御信号を生成し、前記第２制御信号を第２の期間に継続的に出力する第２制御信号生成回路と
を含む
電源回路。
【請求項１６】
請求項１５に記載の電源回路において、
前記第１制御信号生成回路は、
第１論理回路と、
前記起動信号を遅延させて第１遅延起動信号を生成する第１遅延回路と
を備え、
前記第１論理回路は、
前記起動信号を受ける第１入力端と、
前記第１遅延起動信号を受ける第２入力端と
を有し、
前記起動信号を受けてから前記第１遅延起動信号を受けるまでの時間に、前記第１制御信号を出力し、
前記第２制御信号生成回路は、
第２論理回路と、
前記起動信号を遅延させて第２遅延起動信号を生成する第２遅延回路と
を備え、
前記第２論理回路は、
前記起動信号を受ける第３入力端と、
前記第２遅延起動信号を受ける第４入力端と
を有し、
前記起動信号を受けてから前記第２遅延起動信号を受けるまでの時間に、前記制御信号を出力する
電源回路。
【請求項１７】
請求項１３に記載の電源回路において、さらに、
前記電源抵抗制御回路から出力される出力電圧を検出し、前記出力電圧を示す検出信号を出力する内部生成電圧検出回路を備え、
前記制御回路は、
外部電源回路を起動する起動信号を受け、前記起動信号と前記検出信号とに基づいて前記第１制御信号と前記第２制御信号とを生成する
電源回路。
【請求項１８】
請求項１に記載の電源回路を搭載する
表示装置の駆動回路。
【請求項１９】
請求項１に記載の電源回路を搭載する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に表示装置の駆動回路に適用可能な電源回路に関する。
【背景技術】
【０００２】
近年の携帯電話機やＰＤＡなどの携帯機器などに搭載される表示装置において、大画面化や高精細化の要求が高まってきている。表示装置の画面が大きくなることに伴って、表示パネル上のデータ線が長くなる。そのため、表示パネル上のデータ線の寄生容量値が大きくなる。表示装置が高精細になることに伴って、表示パネル上のデータ線に接続される画素制御用スイッチの数が増加する。また、表示装置が高精細になることに伴って、データ線の本数が増加する。そのため、表示パネルの寄生容量の合計値が大きくなる。
【０００３】
寄生容量を有する表示パネルを正常に駆動するためには、出力電流供給能力の大きな駆動回路が要求される。一般的に、表示装置用駆動回路にはＭＯＳトランジスタが使用されている。そのような駆動回路においては、出力電流供給能力の増大は、電源線に接続する駆動回路全体の寄生容量の値が大きくなることを意味する。
【０００４】
容量値の大きな負荷を駆動する場合、電源を立上げる時に負荷に突入電流が流れることがある。この突入電流の値は、電源から見た容量値が大きいほど、またその容量までの抵抗値が小さいほど大きくなる。突入電流が流れると、以下の式（１）で表される逆起電圧が発生する場合がある。
Ｅ＝−Ｌ・ｄｉ／ｄｔ  ・・・（１）
ここでＥは逆起電圧（Ｖ）、Ｌは電源から見た誘導の値（インダクタンス；Ｈ）、ｉは電源電流（Ａ）を表す。この（１）式から分かる通り逆起電圧は、電源と逆の極性の電圧が励起される。そのため、その値が大きいと電源自身や電源の負荷である装置に不具合を起こす可能性がある。
【０００５】
また、突入電流が流れると、配線寿命が短くなる場合がある。突入電流は、通常の動作電流の数倍から数十倍の電流値になるのが一般的である。このため、特に頻繁に立ち上げを行なう装置の場合は、この突入電流値が電源線の配線寿命に影響を及ぼす可能性が高くなる。携帯機器用の表示装置など、電源線が半導体装置上に実現されている装置においては、その電源線の配線膜厚が薄い。そのため、携帯機器に搭載される表示装置における突入電流値による配線寿命への影響は、非常に重視されている。
【０００６】
一般的に、携帯機器ではシステムの主電源として電池（蓄電池）が使用されている。電池は、一定の電圧を供給する。このため、携帯機器用の表示装置の駆動回路を有する半導体集積回路では、その半導体装置内に昇圧電源回路を内蔵し、表示装置に必要な複数の電圧を、その内部で発生させている。昇圧電源回路は、主電源の電圧より高い昇圧電源または負電圧を発生する降圧電源（降圧は昇圧の一種であるため、以下「昇圧」と総称する）を発生する回路である。例えば、入力電圧で充電した昇圧用コンデンサをその入力電圧と直列に繋ぎ変えて時分割駆動で昇圧を実現する、チャージポンプ型昇圧電源回路がある。
【０００７】
このチャージポンプ型昇圧電源回路は、充電と放電を繰り返す時分割駆動で必要な電圧源を実現するために、短時間に昇圧用コンデンサを充電する必要がある。そのため、入力電源に低抵抗でその昇圧用コンデンサを接続する。また、その電圧で動作する駆動回路全体の電流値を時分割駆動でかつ電圧のドロップを規格内にして供給するために、その昇圧用コンデンサは、負荷の通常動作時の電流値に対してじゅうぶんな大容量であることを要求される。つまりチャージポンプ型昇圧回路は、電源から見た場合に低抵抗で接続された大容量ということになり、電源立上げ時の突入電流を大きくする原因になる。
【０００８】
さらに、携帯用表示装置では、バッテリーの持ち時間を長くするために低消費電力を実現する必要があり、頻繁に表示装置の電源を入り切りする。そのため、突入電流が発生する頻度が高くなる。突入電流を抑制するための技術が知られている（例えば、特許文献１、２参照。）。
【０００９】
図１は、特許文献１（特開２００２−１１６８２８号公報）に記載の技術を示すブロック図である。図１に示されているように、特許文献１に記載の回路では、電源供給パスに直列に突入電流抑制トランジスタ１１１が接続されている。突入電流抑制トランジスタ１１１は、電源電流を制御する。特許文献１に記載の回路は、電源立上げ時にその抵抗値が最大になり、突入電流がなくなったと判断した段階でその抵抗値が最小値になるように構成されている。図２は、特許文献１に記載の回路の動作を示す波形図である。図２の（ａ）は、突入電流抑制トランジスタ１１１のゲート・ソース間電圧を示している。図２の（ｂ）は、突入電流抑制トランジスタ１１１のドレインソース間電圧を示している。図２の（ｃ）は、ＤＣ／ＤＣコンバータの入力電流を示している。
【００１０】
図２の（ｂ）に示されているように、特許文献１の回路では、電源立ち上がり時の電源電流の増加率を非常に小さくし、徐々に電源電流を大きくして、突入電流がなくなったと判断した時点、つまり負荷に供給する電圧が規定値近くになった時に電源電流値を通常電流値に急激に戻している。特許文献１に記載の回路は、この波形に示されているように動作することで、初期の逆起電圧を最小にしている。
【００１１】
図３は、特許文献２（特開２００２−０９１５８４号公報）の動作を示す波形図である。図３に示されているように、特許文献２に記載の技術では、電源電流Ｉｏｕｔを電源投入時から常に増やしていき、出力電圧が規定の値近くになった時点で急激に通常の電源電流値に戻している。この波形に示されているように動作することによって、逆起電圧を一定の値に押さえている。
【００１２】
【特許文献１】特開２００２−１１６８２８号公報
【特許文献２】特開２００２−０９１５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の技術において、頻繁に発生する電源の立ち上げに対応する突入電流を許容するように電源配線の寿命を設計することは、半導体装置内の電源配線の幅を広くすることになる。幅の広い電源配線は、半導体装置のチップのレイアウト面積を増大させ、そのチップコストを上げる原因になる場合がある。
【００１４】
例えば、特許文献１の回路では、時刻ｔ１から電源電流が増加し始め、規定の出力電圧になる時刻ｔ２まで電源電流を常に増加させている。頻繁に電源の立ち上げを行なう装置では、電源電流が流れる装置全体の電源配線をこの時刻ｔ２の最大電流値に合わせて寿命設計をする必要がある。特に半導体装置内でこれを実現する場合は、配線幅を大きく取る必要があり、チップ面積を増加し、コストが増大するという問題点があった。
【００１５】
また、特許文献２の技術では、一定の増加率で電源電流を増加させている。そのために、ソフト立ち上げの終了時、つまり、電源電圧が規定に達し、突入電流がなくなったと判断した時点に最大の電源電流が流れる。特許文献２に記載の技術においても、電源配線設計の上では、この最大の電源電流にあわせる必要がある。したがって、半導体装置内でこれを実現する場合は、配線幅を大きく取る必要があり、チップ面積を増加し、コストが増大するという問題点があった。
【００１６】
また、図１に示す特許文献１の回路では、定電圧ダイオード１１６、定電圧ダイオード１１４が必須の構成である。また、コンデンサ１１８を必須の構成としている。これらの構成要素を半導体装置に搭載すると、面積が大きくなりコストが増大してしまう。例えば、コンデンサ１１８は、半導体装置の外に別部品として搭載するのが妥当だが、外付けのコンデンサは部品費用、部品在庫管理費用および基板代や基板への搭載費用等の増加を招き、装置全体の費用を増加させる。つまり、これらはいずれも半導体装置を含む装置のコストを増加させるという問題点があった。
【００１７】
また、電源の立ち上げが頻繁にあるため、短時間に電源を規定の電圧に立上げる必要がある。しかしながら、従来の一定の最大許容突入電流の回路では、電源の立ち上げ時間を短くすることができないという問題点があった。
【００１８】
チップコストの増加を抑制しつつ、突入電流の最大値を一定の設計値以下に納めることが可能な表示装置の駆動回路用の電源回路が求められている。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の課題を解決するために、
突入電流が流れるときに制御信号（ＣＯ）を出力する制御回路（１３）と、容量性負荷（１５）に電流を供給する電源抵抗制御回路（１４）とを具備する電源回路（１１）を構成する。ここで、前記電源抵抗制御回路（１４）は、電源と前記容量性負荷（１５）との間の電流経路に備えられ、前記制御信号（ＣＯ）に応答して前記電流経路の抵抗値を大きくし、前記制御信号（ＣＯ）の停止に応答して前記電流経路の抵抗値を小さくし、前記突入電流が一定値以下になるように前記制御信号（ＣＯ）を出力または停止する。
電源回路は、突入電流が流れているときには抵抗値が大きく、そうでないときには抵抗値が小さい電源供給路を介して電力を供給する。これによって、容量性負荷に流れる電流の最大値を、一定の設計値以下に納めるように作用する。
【発明の効果】
【００２１】
本発明によると、電源回路の立上げ時に発生する突入電流を、一定の突入電流値以下にしつつ、より短時間に電源を立ち上げることができる電源回路を構成することができる。
【００２２】
これにより、チップコストの増加を抑制しつつ、突入電流の最大値を一定の設計値以下に納めることが可能な表示装置の駆動回路を実現することができ、ミリメートル単位でサイズを、グラム単位で重さを競っている携帯端末において、外付け部品によるサイズ増加や重量増加を行うこと無く、表示装置の駆動回路用の半導体装置を構成することが可能となる。
【発明を実施するための最良の形態】
【００２３】
［第１実施形態］
以下に、図面を参照して本発明を実施するための第１実施形態について説明を行う。図４は、本実施形態の電源回路１１を適用可能な装置の構成を例示するブロック図である。以下の実施形態においては、電源回路１１を適用する装置が携帯電話機１である場合を例示する。なお、以下の説明は、電源回路１１を適用する装置が、携帯電話機１に限定されることを意味するものではない。
【００２４】
図１を参照すると、携帯電話機１は、制御部２と、表示部３とを含んでいる。制御部２と表示部３との各々は、電池１８から電力が供給されている。また、制御部２と表示部３とは、データ通信が可能なように構成されている。
【００２５】
制御部２は、ＣＰＵ４と、メモリ５と、表示コントローラ６と、画像メモリ７と、電源ＩＣ８とを備え、それらは、バス１７を介して接続されている。
【００２６】
ＣＰＵ４は、携帯電話機１の備えられた各種装置の制御やデータ処理を行う。ＣＰＵ４は、入力装置（図示されず）などから受け取ったデータを解釈して演算し、結果を出力装置（例えば、表示部３）などで出力する。メモリ５は、ＣＰＵ４が演算処理を実行するときに使用されるデータを記憶する。表示コントローラ６は、画像メモリ７に保持されている画像データを、表示用データにして表示部３に供給する。画像メモリ７は、表示部３に表示するための画像データを保持する。電源ＩＣ８は、制御部２の各機能ブロック、必要な電力を供給する。
【００２７】
表示部３は、タイミングコントローラ９と、ＬＣＤモジュール１０と、電源回路１１とを備えている。タイミングコントローラ９は、表示コントローラ６から供給される表示用データを受け取り、ＬＣＤモジュール１０に供給する。ＬＣＤモジュール１０は、表示用データに基づいて画像を表示する。電源回路１１は、複数の電圧を生成し、ＬＣＤモジュール１０に供給する。
【００２８】
図５は、第１実施形態の電源回路１１の構成を例示するブロック図である。電源回路１１は、電源電流測定回路１２と、コントロール回路１３と、電源抵抗制御回路１４とを含んでいる。また、図５に示されているように、第１端子Ｖｄｄｉｎに接続される容量と、第２端子Ｖｏｕｔに接続される信号線と、昇圧回路１６とによって、容量性負荷１５が構成されている。第２端子Ｖｏｕｔは、昇圧回路１６から出力される電圧をうける。なお、本実施例における容量性負荷１５の構成は、本願発明の理解を容易にするためのものであり、容量性負荷１５が、第１端子Ｖｄｄｉｎに接続される容量と、第２端子Ｖｏｕｔ接続される容量とに限定されることを意味するものではない。
【００２９】
電源電流測定回路１２は、外部からの入力電源電圧Ｖｉｎを、電源抵抗制御回路１４に供給する。また、電源電流測定回路１２は、電源電流Ｉｖｉｎの大きさに応じて信号電圧ＶＡＭを生成し、その信号電圧ＶＡＭをコントロール回路１３に出力している。コントロール回路１３は、電源電流測定回路１２からの信号電圧ＶＡＭを受け、制御信号ＣＯを電源抵抗制御回路１４に出力する。電源抵抗制御回路１４は、電源電流測定回路１２からの電源入力と、コントロール回路１３からの制御信号ＣＯを受け、電源抵抗値を制御して容量性負荷に電力を供給する。
【００３０】
図６は、電源電流測定回路１２の具体的な構成を例示するブロック図である。図６に示す通りである。電源電流測定回路１２は、電流計２１を備えている。電源電流測定回路１２は、入力電源電圧Ｖｉｎを次段に出力する。電源電流測定回路１２の電源配線経路に直列接続された電流計２１は、電流値に応じた信号電圧ＶＡＭを出力する。本実施形態における電流計２１の構成に制限は無い。したがって、以下の実施形態では、電流計２１の具体的な回路構成に関する説明を省略する。
【００３１】
図７は、コントロール回路１３の構成を例示するブロック図である。コントロール回路１３は、コンパレータ２２と、ホールド回路２３とを備えている。ホールド回路２３は、入力された信号電圧ＶＡＭの電圧値を、基準電源Ｖｓから供給される参照電圧と比較する。ホールド回路２３は、そのコンパレータ２２の出力が変化した場合に、その値を一定時間保持する。コントロール回路１３は、ホールド回路２３の出力値を、制御信号ＣＯとして出力する。また、基準電源Ｖｓは、信号電圧ＶＡＭの電圧が、突入電流制限レベル（突入電流制限レベルに関しては、後述する。）になった時の電圧値と同じ電圧値に設定する。コンパレータ２２は、ノイズマージンを確保するためにヒステリシス特性をもつ。
【００３２】
図８は、ホールド回路２３の構成を例示するブロック図である。ホールド回路２３は、パルス発生回路３１と、記憶回路３２とを含んでいる。記憶回路３２は、端子Ｄと端子Ｇを備えている。端子Ｄは、コンパレータ２２から供給される信号を受ける。端子Ｇは、パルス発生回路３１から供給される信号を受ける。
【００３３】
パルス発生回路３１は、第１入力端子と第２入力端子とを有するＥＸＯＲ回路３４と、その第２入力端子に接続される遅延回路３３とを含んでいる。ＥＸＯＲ回路３４の第２入力端子は、コンパレータ２２から供給される信号を受け、第２入力端子は、その信号を遅延回路３３により一定時間遅延して変化する遅延信号と受ける。ＥＸＯＲ回路３４は、入力された信号を演算した演算結果を記憶回路３２の端子Ｇに供給する。
【００３４】
入力信号が変化すると、ＥＸＯＲ回路３４の出力は、遅延回路３３の遅延時間に相当する一定時間Ｈｉｇｈレベルになる。記憶回路３２は、端子ＧがＬｏｗレベルの時は、端子Ｄの値をそのまま端子Ｑに出力する。端子ＧがＨｉｇｈレベルの間は、端子ＧがＬｏｗレベルからＨｉｇｈレベルに変わった時の端子Ｄの値を保持する。つまり、ホールド回路２３は、入力信号が変化した後の一定時間、その入力信号の値を保持して出力する機能を備えている。
【００３５】
本実施形態において、ホールド回路２３を構成するパルス発生回路３１の遅延回路３３は、システム内のクロックによって遅延時間が制御できる同期回路で構成することができる。また、回路定数で遅延値が決定する非同期回路で構成することもできる。遅延回路３３を同期回路で構成した場合は、外部から遅延値の設定をすることができるようになる。このように、本実施形態における遅延回路３３の構成に制限は無い。したがって、以下の実施形態では、遅延回路３３の具体的な回路構成に関する説明を省略する。
【００３６】
図９は、電源抵抗制御回路１４の構成を例示するブロック図である。電源抵抗制御回路１４は、抵抗成分２７を含んでいる。抵抗成分２７は、電源配線経路に直列に接続された抵抗２５と、その抵抗２５に並列に接続されたスイッチ２６で構成されている。スイッチ２６は、制御信号ＣＯの値がＨｉｇｈレベルの時にＯｆｆになり、制御信号ＣＯの値がＬｏｗレベルの時にＯｎになる。つまり、制御信号ＣＯがＨｉｇｈレベルの時は、電源配線経路に直列に抵抗２５が入り、制御信号ＣＯがＬｏｗレベルの時には、電源配線経路に直列に接続された抵抗２５が見えなくなる。このスイッチ２６は、例えば、Ｐ−ｃｈのＭＯＳトランジスタで構成するトランスファーゲートまたはＣＭＯＳトランスファーゲートなどで構成することができる。
【００３７】
以下に、第１実施形態の動作について説明を行う。図１０は、第１実施形態の動作を例示する信号波形図である。図１０の（ａ）は、入力電源電圧Ｖｉｎの時間変化を例示している。図１０の（ｂ）は、制御信号ＣＯの信号波形を例示している。図１０の（ｃ）は、電源電流Ｉｖｉｎの時間変化を例示している。図１０の（ｄ）は、第１端子Ｖｄｄｉｎから出力される電圧（１倍出力電圧）の時間変化を例示している。図１０の（ｅ）は、第２端子Ｖｏｕｔから出力される電圧（２倍出力電圧）の時間変化を例示している。
【００３８】
図１０の（ｃ）に示されている最大突入電流設定レベルは、電源電流の最大値として設計された電流値である。突入電流制限レベルは実施形態において適用する電源電流レベルであり突入電流レベルより大きな値を持つ。突入電流レベルは、従来の電源回路が突入電流か通常電流かを判別するレベルである。最大動作電流レベルは、通常動作電流の最大値である。本実施形態において、突入電流レベルが、最大動作電流レベルの２倍程度に設定されている場合を例示する。
【００３９】
立上げ時の電源電圧出力の電圧値つまり容量性負荷（１５）の電圧をＶＬ（Ｖ）、電源から見た負荷容量をＣ（Ｆ）、その電荷をＱ（Ｃ）、負荷に流れる電流をｉ（Ａ）とすると、次の式（２）が成立する。
ＶＬ＝Ｑ／Ｃ，Ｑ＝Ｑ０＋∫ｉｄｔ  ・・・（２） 
ここで、Ｑ０は電源立上げ時に負荷に充電されている初期電荷、電流ｉの時間積分は電源立上げ時から観測時までの定積分である。
【００４０】
コントロール回路１３は、電源電流Ｉｖｉｎの値が、突入電流制限レベルを超えたときに突入電流が発生したことを検知し、制御信号ＣＯをＨｉｇｈレベルにセットする。この時、電源抵抗制御回路１４では、抵抗２５が直列に接続された状態になる。そのため、電源電流Ｉｖｉｎの最大値は、最大突入電流設定レベル以下の値に立ち上がる。容量性負荷１５は、上記の（２）式に従って、電源電流Ｉｖｉｎの電流によって、徐々に充電される。そのため、電源電流Ｉｖｉｎは徐々に値が小さくなっていく。その値は次の（３）式で近似できる。
Ｉｖｉｎ≒（Ｖｉｎ−ＶＬ）／Ｒ  ・・・（３） 
電源電流Ｉｖｉｎが、突入電流制限レベルまで下がると、コントロール回路１３は出力の制御信号ＣＯをＬｏｗレベルにセットする。そうすると、電源抵抗制御回路１４のスイッチ２６は、抵抗２５の入力端と出力端とを短絡する。そのため、電源配線経路の直列抵抗がなくなり、（３）式に従って、電源電流Ｉｖｉｎは再び大きくなる。
【００４１】
この時、電源電流Ｉｖｉｎの最大値を、最大突入電流設定レベル以下になるように、突入電流制限レベル、基準電源Ｖｓの電圧を設定している。この基準電源Ｖｓの電圧値は、特定の表示装置に関しては、計算（シミュレーション）または実測によって設計することができる。
【００４２】
また、ホールド回路２３は、再び大きくなった電源電流Ｉｖｉｎを突入電流の始まりと判断することを抑制する。ホールド回路２３のパルス発生回路３１において、遅延回路３３で決まる遅延値を時刻ｔｃと時刻ｔｅの時間より大きく、かつ時刻ｔｓと時刻ｔｃの時間より小さく設定することで、電源電流Ｉｖｉｎが電源電流測定回路１２で計測されて、コントロール回路１３が突入電流の始まりと判断して電源抵抗制御回路１４の抵抗値を再び大きくしてしまわないように作用する。
【００４３】
上述のように、本実施形態の電源回路１１は、電源立上げ時に最大突入電流として許容される最大電流値の定電流源で負荷を充電し、規定の電圧に負荷が充電された段階で定電流源の機能を停止してその入力と出力を短絡している。これによって、本実施形態の電源回路１１では、突入電流制限レベルまで下がった電源電流Ｉｖｉｎが、一定時間後に再び大きくなるため、それまでより早く容量性負荷は充電され、第１端子Ｖｄｄｉｎの出力電圧は規定の電圧値に早く近づいていく。
【００４４】
図１０を参照すると、出力電圧の規定値を最終電圧の９０％とする時、時刻ｔｅ０は本発明を使用しない場合の出力電圧が９０％に到達する時刻であり、時刻ｔｅは本発明を使用した場合の出力電圧が９０％に到達する時刻である。本発明を使用した場合は、ｔｅ０−ｔｅの時間だけ早く出力電圧が規定値に達する。
【００４５】
［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。図１１は、第２実施形態における電源回路１１を含む電源システムの構成を例示するブロック図である。第２実施形態における電源システムは、外部電源回路（システム電源）と、電源回路１１とを含んでいる。第２実施形態における外部電源回路（システム電源）は、例えば、上述の電源ＩＣ８のように、電源回路１１の外部に構成されている。その外部電源回路（システム電源）は、ＣＰＵ４から出力される電源立ち上げ信号Ｓｐｗに応答して起動する。また、その外部電源回路（システム電源）は、起動したあとに第２実施形態の電源回路１１へ入力電源電圧Ｖｉｎを供給する。
【００４６】
第２実施形態において、その電源立ち上げ信号Ｓｐｗは、電源回路１１にも入力されている。この時、外部電源回路（システム電源）は、電源立ち上げ信号Ｓｐｗを受信してから入力電源電圧Ｖｉｎの供給を開始するまでに、一定の時間を費やす。そのため、第２実施形態の電源回路１１は、入力電源電圧Ｖｉｎが供給される前に、電源立ち上げ信号Ｓｐｗを受け取る。
【００４７】
図１２は、第２実施形態の電源回路１１の構成を例示するブロック図である。第２実施形態のコントロール回路１３には、外部から入力された電源立ち上げ信号Ｓｐｗが入力される。
【００４８】
図１３は、第２実施形態のコントロール回路１３の構成を例示するブロック図である。コントロール回路１３は、パルス発生回路３５を備えている。パルス発生回路３５は、第１入力端子と第２入力端子とを有するＥＸＯＲ回路３７と、その第２入力端子に接続される遅延回路３６とを含んでいる。ＥＸＯＲ回路３７の第２入力端子は、電源立ち上げ信号Ｓｐｗを受け、第２入力端子は、電源立ち上げ信号Ｓｐｗを遅延回路３６により一定時間遅延して変化する遅延ＳＰＷ信号と受ける。パルス発生回路３５は、遅延回路３６の遅延値と同じ幅のパルスを発生し制御信号ＣＯとして出力する。
【００４９】
遅延回路３６の遅延値は、システム内のクロックによって遅延時間が制御できる同期回路で構成することもできるし、回路定数で遅延値が決定する非同期回路で構成することもできる。同期回路で構成した場合は、外部から遅延値の設定をすることができるようになる。本実施形態における遅延回路３６の構成に制限は無く、したがって、遅延回路３６の具体的な回路構成に関する説明は省略する。なお、遅延回路３６の値は、電源抵抗制御回路１４の抵抗値が小さくなった時に、電源電流Ｉｖｉｎが最大突入電流設定レベル以下になるように、計算（シミュレーション）または実測によって設計することが好ましい。
【００５０】
図１４は、第２実施形態の動作を例示する信号波形図である。図１４に示されているように、この第２実施形態の電源回路１１は、第１実施形態の電源回路１１と同様の突入電流の制御をしつつ、出力電圧を早く規定値にすることができる。
【００５１】
第２実施形態の電源回路１１のように、外部から電源立ち上げ信号Ｓｐｗをもらえる場合は、より簡単な回路で本発明の機能を実現することができる。また、第２実施形態の電源回路１１は、入力電源電圧Ｖｉｎの立ち上げより先に、電源立ち上げ信号Ｓｐｗに基いてコントロール回路１３と電源抵抗制御回路１４を動作させて、電源抵抗を高くしておくことができる。そのため、電源立ち上げ直後の短時間の突入電流も制御することが可能になる。
【００５２】
［第３実施形態］
以下に、図面を参照して本発明の第３実施形態について説明を行う。図１５は、第３実施形態の電源回路１１の構成を例示するブロック図である。第３実施形態の電源回路１１は、第２実施形態の電源回路１１の構成に加え、さらに、内部生成電圧検出回路４１を備えている。内部生成電圧検出回路４１は、容量性負荷である２つのコンデンサの電圧（第１電圧Ｖ１、第２電圧Ｖ２）を観測・処理し、その結果に基づいた検出信号ＩＩＶをコントロール回路１３に入力する。コントロール回路１３が、電源立ち上げ信号Ｓｐｗで入力Ｖｉｎの立ち上り前に電源抵抗値を高くしておく動作は第２実施形態と同様である。
【００５３】
図１６は、第３実施形態のコントロール回路１３の構成を例示するブロック図である。コントロール回路１３は、ＥＸＯＲ回路４２を備えている。そのＥＸＯＲ回路４２は、電源立ち上げ信号Ｓｐｗと内部生成電圧検出回路４１の出力である検出信号ＩＩＶとを２つの入力とする。コントロール回路１３は、ＥＸＯＲ回路４２の出力を制御信号ＣＯとして出力する。
【００５４】
図１７は、内部生成電圧検出回路４１の構成を例示するブロック図である。内部生成電圧検出回路４１は、第１端子Ｖｄｄｉｎと第２端子Ｖｏｕｔに接続されている。内部生成電圧検出回路４１は、第１コンパレータ４３と、第２コンパレータ４４と、ＡＮＤ回路４５とを備えている。第１コンパレータ４３は、第１端子Ｖｄｄｉｎに接続される容量の充電電圧（第１電圧Ｖ１）と、第１電圧源４６から供給される基準電圧ＶＣ１とを比較した比較結果をＡＮＤ回路４５に供給する。第２コンパレータ４４は、第２端子Ｖｏｕｔに接続される容量の充電電圧（第２電圧Ｖ２）と、第２電圧源４７から供給される基準電圧ＶＣ２とを比較した比較結果をＡＮＤ回路４５に供給する。ＡＮＤ回路４５は、第１電圧Ｖ１が基準電圧ＶＣ１以上でかつ、第２電圧Ｖ２が基準電圧ＶＣ２以上になった時に、内部生成電圧検出回路４１の検出信号ＩＩＶとしてＨｉｇｈレベルを出力する。基準電圧ＶＣ１と基準電圧ＶＣ２は、それぞれ電源抵抗制御回路１４の抵抗値が下がった時に、電源電流Ｉｖｉｎの最大値が、最大突入電流設定レベル以下になるように、計算（シミュレーション）によって設計する。または実測によってその電圧値を外部から設定しても良い。
【００５５】
図１８は、第３実施形態の動作を例示する信号波形図である。図１８に示されているように、第３実施形態の電源回路１１は、第１実施形態の電源回路１１や第２実施形態の電源回路１１と同様に、電源電流Ｉｖｉｎを最大突入電流設定レベル以下にしつつ、第１端子Ｖｄｄｉｎの電圧や第２端子Ｖｏｕｔの電圧から、電源抵抗制御回路１４の電源抵抗値を小さくするタイミングを得ることで、早く出力電圧を規定の値にすることができる。
【００５６】
第３実施形態の電源回路１１では、電源抵抗制御回路１４の抵抗値の切換えタイミングを、より実際に即した内部生成電圧（第１端子Ｖｄｄｉｎの電圧や第２端子Ｖｏｕｔの電圧）で判断することにより、より精度の良い電源抵抗切換えを行なうことができる。
【００５７】
［第４実施形態］
以下に、図面を参照して、本発明の第４実施形態について説明を行う。図１９は、本発明の第４実施形態の電源回路１１の構成を例示するブロック図である。図１９を参照すると、第４実施形態の電源回路１１は、電源電流測定回路１２と、コントロール回路１３と、電源抵抗制御回路１４と、内部生成電圧検出回路４１とを含んでいる。電源電流測定回路１２と電源抵抗制御回路１４は、第１実施形態の電源電流測定回路１２、電源抵抗制御回路１４と同様の構成である。ＣＰＵ４１は、第３実施形態と同様の構成である。第４実施形態において、コントロール回路１３には、外部からモード選択信号Ｍｏｄｅが供給されている。
【００５８】
図２０は、第４実施形態のコントロール回路１３の構成を例示するブロック図である。第４実施形態のコントロール回路１３は、セレクタ４８（３ｉｎ１セレクタ）を備えている。また、コントロール回路１３は、コンパレータ２２と、ホールド回路２３と、電圧源２４とを含む第１回路ブロックと、遅延回路３６とＥＸＯＲ回路３７とを含む第２回路ブロックと、ＥＸＯＲ回路４２を含む第３回路ブロックとを備えている。
【００５９】
セレクタ４８には、ホールド回路２３の出力と、ＥＸＯＲ回路３７の出力と、ＥＸＯＲ回路４２の出力が供給される。セレクタ４８は、モード選択信号Ｍｏｄｅにより、どの出力を制御信号ＣＯとして電源抵抗制御回路１４に出力するかを選択する。この制御信号ＣＯの応答した電源回路１１の動作は、第１〜第３実施形態の動作と同様である。この第４実施形態では、電源回路１１は、装置に最適な動作モードを選択することができるようになる。
【００６０】
［第５実施形態］
以下に、図面を参照して、本発明の第５実施形態について説明を行う。図２１は、第５実施形態の電源回路１１の構成を例示するブロック図である。第５実施形態のコントロール回路１３は、第１制御信号ＣＯ１と第２制御信号ＣＯ２とを電源抵抗制御回路１４に供給している。第５実施形態の電源抵抗制御回路１４は、第１制御信号ＣＯ１と、第２制御信号ＣＯ２とに応答して、段階的に抵抗値を変化させている。
【００６１】
図２２は、第５実施形態のコントロール回路１３の構成を例示するブロック図である。第５実施形態のコントロール回路１３は、第１制御信号ＣＯ１を生成する第１制御信号生成回路５１と、第２制御信号ＣＯ２を生成する第２制御信号生成回路５２とを含んでいる。第１制御信号生成回路５１は、第１コンパレータ５３と、第１ホールド回路５４とを備えている。第２制御信号生成回路５２は、第２コンパレータ５６と、第２ホールド回路５７とを備えている。
【００６２】
第１コンパレータ５３は、電源電流測定回路１２の出力である信号電圧ＶＡＭを受け、第１電圧源５５の基準電圧Ｖｓ１と比較した比較結果を第１ホールド回路５４に供給する。第１ホールド回路５４は、第１コンパレータ５３から供給される比較結果に基づいて、第１制御信号ＣＯ１を出力する。同様に、第２コンパレータ５６は、電源電流測定回路１２の出力である信号電圧ＶＡＭを受け、第２電圧源５８の基準電圧Ｖｓ２と比較した比較結果を第２ホールド回路５７に供給する。第２ホールド回路５７は、第２コンパレータ５６から供給される比較結果に基づいて、第２制御信号ＣＯ２を出力する。
【００６３】
図２３は、第５実施形態の電源抵抗制御回路１４の構成を例示するブロック図である。電源抵抗制御回路１４は、抵抗成分２７を備えている。その抵抗成分２７は、第１抵抗６１と、第２抵抗６２と、第１スイッチ６３と、第２スイッチ６４とを含んでいる。図２３に示されているように、電源抵抗制御回路１４は、第１制御信号ＣＯ１、第２制御信号ＣＯ２に応じて電源抵抗をＲ１＋Ｒ２、Ｒ２、ほぼ０（スイッチのオン抵抗が残る）の３段階に設定することができる。
【００６４】
図２４は、第５実施形態の動作を例示する信号波形図である。第５実施形態の電源回路１１は、電源抵抗値を２段階に切り替える場合と比較して、より早く出力電圧を規定の値にすることができる。
【００６５】
［第６実施形態］
以下に、図面を参照して本発明の第６実施形態について説明を行う。図２５は、第６実施形態の電源回路１１の構成を例示するブロック図である。第６実施形態の電源回路１１の基本的な構成は第２実施形態の電源回路１１の構成と同様である。第６実施形態のコントロール回路１３は、信号電圧ＶＡＭに依存することなく電源抵抗制御回路１４の抵抗値を２段階に小さくすることができる。
【００６６】
図２６は、第６実施形態のコントロール回路１３の構成を例示するブロック図である。第６実施形態のコントロール回路１３は、第１制御信号生成回路７１と、第２制御信号生成回路７２とを備えている。第１制御信号生成回路７１は、第１ＥＸＯＲ回路７３と第１遅延回路７４とを含み、第１遅延回路７４の遅延値を最適に設定することで、第５実施形態の第１制御信号ＣＯ１と同様の信号を出力する。また、第２制御信号生成回路７２は、第２ＥＸＯＲ回路７５と第２遅延回路７６とを含み、第２遅延回路７６の遅延値を最適に設定することで、第５実施形態の第２制御信号ＣＯ２と同様の信号を出力する。
【００６７】
［第７実施形態］
以下に、図面を参照して本発明の第７実施形態について説明を行う。図２７は、第７実施形態の電源回路１１の構成を例示するブロック図である。第７実施形態の電源回路１１の基本的な構成は、第３実施形態の電源回路１１の構成と同様である。第７実施形態における電源回路１１は、信号電圧ＶＡＭに依存することなく電源抵抗制御回路１４の抵抗値を２段階に小さくすることができる。第７実施形態の内部生成電圧検出回路４１は、２種類の検出信号（第１検出信号ＩＩＶ１と第２検出信号ＩＩＶ２）を出力している。
【００６８】
図２８は、第７実施形態のコントロール回路１３の構成を例示するブロック図である。コントロール回路１３は、第１ＥＸＯＲ回路７７と第２ＥＸＯＲ回路７８とを備えている。第１ＥＸＯＲ回路７７は、電源立ち上げ信号Ｓｐｗと第１検出信号ＩＩＶ１とに応答して第１制御信号ＣＯ１を生成する。第２ＥＸＯＲ回路７８は、電源立ち上げ信号Ｓｐｗと第２検出信号ＩＩＶ２に応答して第２制御信号ＣＯ２を生成する。
【００６９】
図２９は、第７実施形態の内部生成電圧検出回路４１の構成を例示するブロック図である。第７実施形態の内部生成電圧検出回路４１は、第１検出信号生成回路８１と第２検出信号生成回路８２とを備えている。第２検出信号生成回路８２は、第１コンパレータ８３と、第２コンパレータ８４と、第１ＡＮＤ回路８５とを含んでいる。第２検出信号生成回路８２は、第３コンパレータ８６と、第４コンパレータ８７と、第２ＡＮＤ回路８８とを含んでいる。
【００７０】
第１検出信号生成回路８１は、第１の内部生成電圧（第１端子Ｖｄｄｉｎの電圧）と基準電圧ＶＣ１１との比較結果と、第２の内部生成電圧（第２端子Ｖｏｕｔの電圧）と基準電圧ＶＣ２１との比較結果との論理積に基づいて第１検出信号ＩＩＶ１を出力する。
【００７１】
第２検出信号生成回路８２は、第１の内部生成電圧（第１端子Ｖｄｄｉｎの電圧）と基準電圧ＶＣ１２との比較結果と、第２の内部生成電圧（第２端子Ｖｏｕｔの電圧）と基準電圧ＶＣ２２との比較結果との論理積に基づいて第２検出信号ＩＩＶ２を生成する。これによって、第７実施形態の電源回路１１は、第５実施形態と同様な信号波形図を実現することができる。
【００７２】
また、第４実施形態において、電源抵抗制御回路１４の抵抗値を２段階に小さくする回路も同様に設計可能である。上述の実施形態においては、１段階と２段階の電源電圧制御を例示したが、様にして３段階以上の制御を行なう回路も設計可能である。
【図面の簡単な説明】
【００７３】
【図１】図１は、従来の突入電流抑制回路の技術を示すブロック図である。
【図２】図２は、従来の突入電流抑制回路の動作を示す波形図である。
【図３】図３は、従来の電気機器の動作を示す波形図である。
【図４】図４は、本実施形態の電源回路を適用可能な装置の構成を例示するブロック図である。
【図５】図５は、第１実施形態の電源回路１１の構成を例示するブロック図である。
【図６】図６は、第１実施形態の電源電流測定回路１２の具体的な構成を例示するブロック図である。
【図７】図７は、第１実施形態のコントロール回路１３の構成を例示するブロック図である。
【図８】図８は、第１実施形態のホールド回路２３の構成を例示するブロック図である。
【図９】図９は、第１実施形態の電源抵抗制御回路１４の構成を例示するブロック図である。
【図１０】図１０は、第１実施形態の電源回路１１の動作を例示する信号波形図である。
【図１１】図１１は、第２実施形態における、電源回路１１を含む電源システムの構成を例示するブロック図である。
【図１２】図１２は、第２実施形態の電源回路１１の構成を例示するブロック図である。
【図１３】図１３は、第２実施形態のコントロール回路１３の構成を例示するブロック図である。
【図１４】図１４は、第２実施形態の動作を例示する信号波形図である。
【図１５】図１５は、第３実施形態の電源回路１１の構成を例示するブロック図である。
【図１６】図１６は、第３実施形態のコントロール回路１３の構成を例示するブロック図である。
【図１７】図１７は、内部生成電圧検出回路４１の構成を例示するブロック図である。
【図１８】図１８は、第３実施形態の動作を例示する信号波形図である。
【図１９】図１９は、第４実施形態の電源回路１１の構成を例示するブロック図である。
【図２０】図２０は、第４実施形態のコントロール回路１３の構成を例示するブロック図である。
【図２１】図２１は、第５実施形態の電源回路１１の構成を例示するブロック図である。
【図２２】図２２は、第５実施形態のコントロール回路１３の構成を例示するブロック図である。
【図２３】図２３は、第５実施形態の電源抵抗制御回路１４の構成を例示するブロック図である。
【図２４】図２４は、第５実施形態の動作を例示する信号波形図である。
【図２５】図２５は、第６実施形態の電源回路１１の構成を例示するブロック図である。
【図２６】図２６は、第６実施形態のコントロール回路１３の構成を例示するブロック図である。
【図２７】図２７は、第７実施形態の電源回路１１の構成を例示するブロック図である。
【図２８】図２８は、第７実施形態のコントロール回路１３の構成を例示するブロック図である。
【図２９】図２９は、第７実施形態の内部生成電圧検出回路４１の構成を例示するブロック図である。
【符号の説明】
【００７４】
１…携帯電話機
２…制御部
３…表示部
４…ＣＰＵ
５…メモリ
６…表示コントローラ
７…画像メモリ
８…電源ＩＣ
９…タイミングコントローラ
１０…ＬＣＤモジュール
１１…電源回路
１２…電源電流測定回路
１３…コントロール回路
１４…電源抵抗制御回路
１５…容量性負荷
１６…昇圧回路
１７…バス
１８…電池
２１…電流計
２２…コンパレータ
２３…ホールド回路
２４…電圧源
２５…抵抗
２６…スイッチ
２７…抵抗成分
３１…パルス発生回路
３２…記憶回路
３３…遅延回路
３４…ＥＸＯＲ回路
３５…パルス発生回路
３６…遅延回路
３７…ＥＸＯＲ回路
４１…内部生成電圧検出回路
４２…ＥＸＯＲ回路
４３…第１コンパレータ
４４…第２コンパレータ
４５…ＡＮＤ回路
４６…第１電圧源
４７…第２電圧源
４８…セレクタ
５１…第１制御信号生成回路
５２…第２制御信号生成回路
５３…第１コンパレータ
５４…第１ホールド回路
５５…第１電圧源
５６…第２コンパレータ
５７…第２ホールド回路
５８…第２電圧源
６１…第１抵抗
６２…第２抵抗
６３…第１スイッチ
６４…第２スイッチ
７１…第１制御信号生成回路
７２…第２制御信号生成回路
７３…第１ＥＸＯＲ回路
７４…第１遅延回路
７５…第２ＥＸＯＲ回路
７６…第２遅延回路
７７…第１ＥＸＯＲ回路
７８…第２ＥＸＯＲ回路
８１…第１検出信号生成回路
８２…第２検出信号生成回路
８３…第１コンパレータ
８４…第２コンパレータ
８５…第１ＡＮＤ回路
８６…第３コンパレータ
８７…第４コンパレータ
８８…第２ＡＮＤ回路
ＣＯ…制御信号
ＣＯ１…第１制御信号
ＣＯ２…第２制御信号
Ｖｉｎ…入力電源電圧
Ｉｖｉｎ…電源電流
ＶＡＭ…信号電圧
Ｖｄｄｉｎ…第１端子
Ｖｏｕｔ…第２端子
Ｖｓ…基準電源
Ｖｓ１…基準電圧
Ｖｓ２…基準電圧
Ｖ１…第１電圧
Ｖ２…第２電圧
ＩＩＶ…検出信号
ＩＩＶ１…第１検出信号
ＩＩＶ２…第２検出信号
Ｓｐｗ…電源立ち上げ信号
１１１…突入電流抑制トランジスタ
１１４…定電圧ダイオード
１１６…定電圧ダイオード
１１８…コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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