(57)【要約】【課題】データマスク信号用の外部入力端子を増加させずに、データ信号のバースト読み出し又はバースト書き込みにおけるそれぞれのデータ信号ごとにマスクするか否かを選択し、それぞれのデータ信号のビットごとに異なるマスクをすることを可能とする。【解決手段】アドレス信号用の外部入力端子１７を介して入力されるマスク指示信号に基づき、マスクレジスタ回路１１に記憶されるマスクパターン信号を用い、リードデータコンバータ回路１６ａ及びライトデータコンバータ回路１６ｃは、バースト読み出し又はバースト書き込みのそれぞれのデータ信号ごとにマスクするか否かを選択し、データ信号を変換する。変換されたデータ信号は、書き込み時はメモリセル５００へ出力し記憶され、読み出し時はデータ信号用の外部入出力端子１７へ出力される。【選択図】図７
2009187615.tif 000002
【特許請求の範囲】
【請求項１】
外部のクロック信号に同期してデータの読み出しと書き込みを行なう半導体記憶装置において、
ライトデータ信号又はリードデータ信号の各ビットのマスクに用いられる複数のマスクパターン信号を記憶するマスクレジスタ回路と、
前記マスクレジスタ回路が記憶する複数のマスクパターン信号からマスクに用いるマスクパターンを、入力されるマスク指示信号に基づき、選択するアドレス信号入力バッファ回路と、
前記アドレス信号入力バッファ回路により選択された前記マスクレジスタ回路が記憶するマスクパターン信号を用いて、前記ライトデータ信号又は前記リードデータ信号をマスクするデータコンバータ回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前期マスクレジスタ回路は、リードデータ信号又はライトデータ信号が複数ビットで構成される場合、リードデータ信号又はライトデータ信号をビットごとにマスクするか否かが定められたマスクパターン信号を記憶する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データのバースト読み出し又はバースト書き込みを行なう場合、リードコマンド又はライトコマンドと共に入力されるデータマスク信号に基づいて、連続するそれぞれのデータごとにマスクするか否かを選択するデータマスク信号ラッチ回路備える
ことを特徴とする請求項１から請求項２のいずれか１項に記載の半導体記憶装置。
【請求項４】
前期アドレス信号入力バッファは、データのバースト読み出し又はバースト書き込みを行なう場合、連続するそれぞれのデータごとにマスクするか否かを、前期マスク指示信号に基づいて選択する
ことを特徴とする請求項１から請求項２のいずれかに１項に記載の半導体記憶装置。
【請求項５】
前記マスク指示信号は、ライトコマンド入力後又はリードコマンド入力後にアドレス信号用の外部入力端子を介して入力される、
ことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体記憶装置に関し、特にデータマスク機能を備える半導体記憶装置に関する。
【背景技術】
【０００２】
図１１は、従来例のライト時のデータマスク動作を備える記憶装置の一部分の内部構成及び接続構成を示す概略ブロック図である。データマスク部７００は、データマスク用ＤＭ０、…、ＤＭ１５の外部入力端子に接続され、１２８ビット幅のデータ信号ＤＱ０、…、ＤＱ１２７用の外部入出力端子に接続されている。また、データマスク部７００は、内部にデータマスク信号ラッチ回路７１をデータマスク信号ＤＭ０、…、ＤＭ１５用の外部入力端子ごとに一つ備え、データ信号入出力バッファ回路７２をデータ信号用の外部入出力端子の８ビット分を一組として、当該組ごとに一つ備えている。また、それぞれのデータマスク信号ラッチ回路７１と、データ信号入出力バッファ回路７２とは、クロック信号ＣＬＫを入力としている。
【０００３】
図１１に示すように、データ信号を数ビットごとにグループ化し、マスクをするか否かを制御することで、マスクに必要な外部入力端子を減らしており、グループでマスクすることが固定されているため、ビットごとに異なるマスクを行うことは困難であるという問題点があった。例えば、図１１において、データマスク部７００は、８ビットごとにグループを作り一つのデータマスク信号ラッチ回路７１備える構成のため、同一グループのビットに異なるマスクをすることができない。
【０００４】
また、図１１の従来例において、データ信号ＤＱ０〜ＤＱ１２７用の外部入出力端子から入力されるデータ信号ＤＱ０〜ＤＱ１２７は、データ信号入出力バッファ回路７２に入力される。データマスク信号ＤＭ０〜ＤＭ１５用の外部入力端子から入力されるデータマスク信号ＤＭ０〜ＤＭ１５は、データマスク信号ラッチ回路７１に入力される。データ信号入出力バッファ回路７２及びデータマスク信号ラッチ回路７１は、クロック信号ＣＬＫに同期して同サイクルでそれぞれ入力される信号をラッチし、ラッチした信号をメモリセル８００へ出力される。メモリセル８００は、データマスク信号ラッチ回路７１から入力されたデータマスク信号に基づき、データ信号入出力バッファ回路７２から出力されるデータ信号を記憶する。
【０００５】
従来例の動作においては、クロック信号ＣＬＫに同期して、データ信号とデータマスク信号を同じクロックサイクルで入力している。データ信号入出力バッファ回路７２は、データ信号ＤＱ０、…、ＤＱ１２７用の外部入出力端子から入力されたデータ信号ＤＱ０、…、ＤＱ１２７をラッチし、ラッチしたデータ信号ＤＱ０、…、ＤＱ１２７を増幅し、メモリセル８００へ出力する。また、データマスク信号ラッチ回路７１は、データマスク信号ＤＭ０、…、ＤＭ１５用の外部入力端子から入力されたデータマスク信号ＤＭ０、…、ＤＭ１５をラッチし、ラッチしたデータマスク信号ＤＭ０、…、ＤＭ１５をメモリセル８００へ出力する。従来例では、ライト動作において、データ信号をマスクするために、データマスク信号はデータ信号より早くメモリセル８００へ到達させ、データマスク信号によりライト動作を停止させる手法がとられていた。このため、クロック信号ＣＬＫの周波数を高くする場合、データマスク信号がデータ信号よりも早くメモリセル８００に到達させる必要があることから、動作周波数の高速化が制限されていた。（例えば、特許文献１、２、３参照）
【特許文献１】特開２００１−３５１３７７号公報
【特許文献２】特開２００３−１５１３００号公報
【特許文献３】特開２００２−０５０１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、依然としてデータマスク信号用の外部入力端子は必要であり、データ信号をグループ化して制御していることにより、グループ内のデータ信号をビットごとに制御することは困難であるという問題がある。
【０００７】
本発明は、上記問題を解決すべくなされたもので、その目的は、データマスク信号用の外部入力端子を増加させずに、データ信号のバースト読み出し又はバースト書き込みにおける連続するそれぞれのデータ信号ごとにマスクするか否かを選択し、それぞれのデータ信号のビットごとに異なるマスクを行える半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記問題を解決するために、本発明は、外部のクロック信号に同期してデータの読み出しと書き込みを行なう半導体記憶装置において、ライトデータ信号又はリードデータ信号の各ビットのマスクに用いられる複数のマスクパターン信号を記憶するマスクレジスタ回路と、前記マスクレジスタ回路が記憶する複数のマスクパターン信号からマスクに用いるマスクパターンを、入力されるマスク指示信号に基づき、選択するアドレス信号入力バッファ回路と、前記アドレス信号入力バッファ回路により選択された前記マスクレジスタ回路が記憶するマスクパターン信号を用いて、前記ライトデータ信号又は前記リードデータ信号をマスクするデータコンバータ回路と、を備えることを特徴とする半導体記憶装置。
【０００９】
また、本発明は、上記に記載の発明において、前期マスクレジスタ回路は、リードデータ信号又はライトデータ信号が複数ビットで構成される場合、リードデータ信号又はライトデータ信号をビットごとにマスクするか否かが定められたマスクパターン信号を記憶することを特徴とする。
【００１０】
また、本発明は、上記に記載の発明において、データ信号のバースト読み出し又はバースト書き込みを行なう場合、リードコマンド又はライトコマンドと共に入力されるデータマスク信号に基づいて、連続するそれぞれのデータ信号ごとにマスクするか否かを選択するデータマスク信号ラッチ回路備えることを特徴とする。
【００１１】
また、本発明は、上記に記載の発明において、前期アドレス信号入力バッファは、データ信号のバースト読み出し又はバースト書き込みを行なう場合、連続するそれぞれのデータ信号ごとにマスクするか否かを、前期マスク指示信号に基づいて選択することを特徴とする。
【００１２】
また、本発明は、上記に記載の発明において、前記マスク指示信号は、前記ライトコマンド入力後又は前記リードコマンド入力後にアドレス信号用の外部入力端子を介して入力される、ことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、データマスク信号用の外部入力端子を増加させずに、データ信号のバースト読み出し又はバースト書き込みにおける連続するそれぞれのデータ信号ごとにマスクするか否かを選択し、それぞれのデータ信号のビットごとに異なるマスクを行える半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図１〜図１０を参照して、本発明の半導体記憶装置としてＤＤＲ−ＳＤＲＡＭ(Double−Data−Rate Synchronous Dynamic Random Access Memory)に適用した例について説明する。なお、入出力するデータ信号は１６ビット幅、アドレス信号は１５ビット幅、バースト長は４とする。
図１は、第１実施形態のＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関するデータマスク部１００の内部構成及びメモリセル５００との接続構成を示す概略ブロック図である。
【００１５】
クロック入力バッファ回路１０は、クロック信号ＣＬＫ用の外部入力端子及びクロック信号／ＣＬＫ用の外部入力端子から入力されるクロック信号を増幅し、データマスク信号ラッチ回路１５と、アドレス信号入力バッファ回路１４と、マスクレジスタ回路１１と、データ入力バッファ回路１２ａと、リードデータバッファ回路１２ｂと、データドライバー回路１２ｃと、ライトデータコンバータ回路１６ａと、ライトデータバッファ回路１６ｂと、リードデータコンバータ回路１６ｃと、データマスク部１００の外部とへ増幅したクロック信号を出力する。
【００１６】
マスクレジスタ回路１１は、マスク動作において、内部に備えるレジスタに記録されたマスクパターン信号ＤＭ０、…、ＤＭ１５を、ライトデータコンバータ回路１６ａ及びリードデータコンバータ回路１６ｃへ、アドレス信号入力バッファ回路１４から入力されるマスクレジスタ選択信号に基づき出力する。また、マスクレジスタ回路１１は、内部に備えるマスクレジスタの更新動作において、データ入力バッファ回路１２ａから入力されるデータ信号ＤＱ０、…、ＤＱ１５をマスクパターン信号ＤＭ０、…、ＤＭ１５として、アドレス信号入力バッファ回路１４から入力されるマスクレジスタ選択信号に基づき選択されたマスクレジスタに記憶する。また、マスクレジスタ回路１１は、１６ビット幅のマスクレジスタ０、マスクレジスタ１、マスクレジスタ２及びマスクレジスタ３を内部に備える。
【００１７】
データ入出力バッファ回路１２は、データ入力バッファ回路１２ａと、リードデータバッファ回路１２ｂと、データドライバー回路１２ｃとを備えている。
データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３から入力されるデータストローブ信号の遷移に同期して、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７からデータ信号ＤＱ０、…、ＤＱ１５を読み取り、読み取ったデータ信号ＤＱ０、…、ＤＱ１５をライトデータコンバータ回路１６ａ及びマスクレジスタ回路１１へ増幅して出力する。
リードデータバッファ回路１２ｂは、リードデータコンバータ回路１６ｃからデータ信号ＤＱ０、…、ＤＱ１５が入力され、入力されたデータ信号ＤＱ０、…、ＤＱ１５を増幅してデータドライバー回路１２ｃへ出力する。
【００１８】
データドライバー回路１２ｃは、データストローブ信号入力バッファ回路１３から入力されるデータストローブ信号の遷移に同期して、リードデータバッファ回路１２ｂからデータ信号ＤＱ０、…、ＤＱ１５を読み取り、読み取ったデータ信号ＤＱ０、…、ＤＱ１５をデータ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７へ増幅して出力する。
データストローブ信号入力バッファ回路１３は、データストローブ信号ＤＱＳ用の入力端子からのデータストローブ信号を増幅し、データ入力バッファ回路１２ａ及びデータドライバー回路１２ｃへストローブ信号を出力する。
【００１９】
アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から入力されるアドレス信号を増幅し、増幅したアドレス信号をデータマスク部１００の外へ出力する。また、ＤＤＲ−ＳＤＲＡＭにクロック信号ＣＬＫの遷移に同期して、ＭＲＳコマンドとアドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に“Ｈ”が入力される場合、アドレス信号入力バッファ回路１４は、入力されるマスク指示信号の下位２ビット信号をデコードする。ここで、マスク指示信号の下位２ビット信号は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ０及びＡＤ１に該当する外部入力端子から入力される信号である。
【００２０】
また、アドレス信号入力バッファ回路１４は、当該デコード結果よりマスクレジスタ回路１１が備えるマスクレジスタを選択するマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
また、ＤＤＲ−ＳＤＲＡＭにライトコマンド又はリードコマンドが入力後のクロックサイクルで、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から入力されるマスク指示信号の下位２ビット信号をデコードする。アドレス信号入力バッファ回路１４は、当該デコード結果より、マスクレジスタ回路１１が備えるマスクレジスタを選択するマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
【００２１】
データマスク信号ラッチ回路１５は、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９から入力されるデータマスク信号をラッチする。また、ラッチしたデータマスク信号ＬＤＭ０、…、ＬＤＭ３に基づき、マスクを制御する信号（以下、マスク制御信号という）をライトデータコンバータ回路１６ａ及びリードデータコンバータ回路１６ｃへ出力する。
ここで、ＬＤＭ０、ＬＤＭ１、ＬＤＭ２及びＬＤＭ３は、バースト長が４であるときの１番目、２番目、３番目及び４番目のデータ信号ＤＱ０、…、ＤＱ１５に対するマスクをするか否かの選択を指示する信号である。ＬＤＭ０が“Ｈ”のとき１番目のデータ信号ＤＱ０、…、ＤＱ１５はマスクされ、ＬＤＭ０が“Ｌ”のとき１番目のデータ信号ＤＱ０、…、ＤＱ１５はマスクされない。同様に、ＬＤＭ１は２番目のデータに、ＬＤＭ２は３番目のデータに、ＬＤＭ３は４番目のデータに対応し、マスクをするか否かの選択を指示する。
【００２２】
データコンバータ回路１６は、ライトデータコンバータ回路１６ａと、ライトデータバッファ回路１６ｂと、リードデータコンバータ回路１６ｃを備えている。
ライトデータコンバータ回路１６ａは、データマスク信号ラッチ回路１５からマスク制御信号が入力され、マスクレジスタ回路１１からマスクパターン信号ＤＭ０、…、ＤＭ１５が入力され、データ入力バッファ回路１２ａからデータ信号ＤＱ０、…、ＤＱ１５が入力される。また、ライトデータコンバータ回路１６ａは、入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、入力されたデータ信号ＤＱ０、…、ＤＱ１５を入力されたマスク制御信号に基づき変換する。また、ライトデータコンバータ回路１６ａは、変換したデータ信号をライトデータバッファ回路１６ｂへデータ信号ＤＱ０、…、ＤＱ１５として出力する。
【００２３】
ここで、ライトデータコンバータ回路１６ａの行う変換において、入力はデータ信号ＤＱ０、…、ＤＱ１５であり、出力はマスクされたデータ信号ＤＱ０、…、ＤＱ１５又はデータ信号ＤＱ０、…、ＤＱ１５である。当該変換の出力の選択は、データマスク信号ラッチ回路１５から入力されるマスク制御信号で定められる。
また、マスクは、マスクパターン信号ＤＭ０、…、ＤＭ１５の値により、ビットごとに行われる。マスクパターン信号はそれぞれ、ＤＭ０はＤＱ０に、ＤＭ１はＤＱ１に、ＤＭ２はＤＱ２に、…、ＤＭ１５はＤＱ１５に対応している。ＤＭｎ（ｎ＝０，１，…，１５）が“Ｈ”の場合は対応するＤＱｎ（ｎ＝０，１，…，１５）がマスクされ、ＤＭｎ（ｎ＝０，１，…，１５）が“Ｌ”の場合は対応するＤＱｎ（ｎ＝０，１，…，１５）はマスクされない。
【００２４】
ライトデータバッファ回路１６ｂは、ライトデータコンバータ回路１６ａからデータ信号ＤＱ０、…、ＤＱ１５が入力され、入力されたデータ信号ＤＱ０、…、ＤＱ１５を増幅してメモリセル５００へ出力する。
リードデータコンバータ回路１６ｃは、データマスク信号ラッチ回路１５からマスク制御信号が入力され、マスクレジスタ回路１１からマスクパターン信号ＤＭ０、…、ＤＭ１５が入力され、メモリセル５００からデータ信号ＤＱ０、…、ＱＤ１５が入力される。また、リードデータコンバータ回路１６ｃは、入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、入力されたデータ信号ＤＱ０、…、ＤＱ１５を、入力されマスク制御信号に基づき変換する。また、リードデータコンバータ回路１６ｃは、ライトデータコンバータ回路１６ａと同様の変換をしたデータ信号をリードデータバッファ回路１２ｂへデータ信号ＤＱ０、…、ＤＱ１５として出力する。
【００２５】
メモリセル５００は、ＤＤＲ−ＳＤＲＡＭが備える他の外部入力端子から入力される制御信号に基づき、ライト動作時には、ライトデータバッファ回路１６ｂから入力されたデータ信号を記憶し、リード動作時には、記憶するデータ信号をリードデータコンバータ回路１６ｃへ出力する。
【００２６】
図２は、本第１実施形態のデータマスク部１００がデータ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７ごとにマスクレジスタ回路１１ａを備えることを示す図である。
マスクレジスタ回路１１は、図２において示すように、内部にマスクレジスタ回路１１ａを１６個備え、データ信号用ＤＱ０、…、ＤＱ１５用の外部入力端子ごとに配置されている。また、マスクレジスタ回路１１ａは、マスク動作において、内部に備えるマスクレジスタに記録された信号を、入力されるマスクレジスタ選択信号に基づきマスクパターン信号ＤＭとして出力する。また、マスクレジスタ回路１１ａは、内部に備えるマスクレジスタの更新動作において、入力されるデータ信号ＤＱを記憶し、アドレス信号入力バッファ回路１４から入力されるマスクレジスタ選択信号に基づき選択されたマスクレジスタに記憶する。また、マスクレジスタ回路１１ａは、４ビットのマスクレジスタを備え、それぞれに０番、１番、２番及び３番と識別される。マスクレジスタ回路１１ａが備えるマスクレジスタは同じ識別子を持つマスクレジスタ１６個を一組として、０番の組がマスクレジスタ０を構成し、１番の組がマスクレジスタ１を構成し、２番の組がマスクレジスタ２を構成し、３番の組がマスクレジスタ３を構成する。
【００２７】
図３は、本第１実施形態に係るマスクパターン信号ＤＭ０、…、ＤＭ１５を記憶する動作を説明するためのタイミングチャートである。
なお、信号のレベルを“Ｈ”及び“Ｌ”を用いて表記する。“Ｈ”は信号がＨｉｇｈレベルであることを示し、“Ｌ”は信号がＬｏｗレベルであることを示す。
【００２８】
（マスクレジスタの記憶動作例１）
タイミング１で、ＭＲＳコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に該当する外部入力端子に“ＨＨ”とが入力される。アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から読み取ったマスク指示信号の下位２ビット信号をデコードする。タイミング１では、（ＡＤ０，ＡＤ１）＝（Ｌ，Ｌ）であり、マスクレジスタ回路１１が備えるマスクレジスタ０を示している。アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ０の更新を示すマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
【００２９】
タイミング３で、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７に、マスクパターンを示す信号“ＨＨＨＨＨＨＨＨ…”が入力される。データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期して、当該信号を増幅し、マスクレジスタ回路１１へ増幅したデータ信号を出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号と、データ入力バッファ回路１２ａから入力されたデータ信号とに基づき、内部に備えるマスクレジスタ０に“ＨＨＨＨＨＨＨＨ…”を記憶させる。
【００３０】
（マスクレジスタの記憶動作例２）
タイミング５で、ＭＲＳコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に該当する外部入力端子に“ＨＨ”とが入力される。アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から読み取ったマスク指示信号の下位２ビット信号をデコードする。（ＡＤ０，ＡＤ１）＝（Ｈ，Ｌ）であり、マスクレジスタ回路１１が備えるマスクレジスタ１を示している。アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１の更新を示すマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
【００３１】
タイミング７で、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７に、マスクパターンを示す信号“ＨＬＨＬＨＬＨＬ…”が入力される。データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期して、当該信号を増幅し、マスクレジスタ回路１１へ増幅したデータ信号を出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号と、データ入力バッファ回路１２ａから入力されたデータ信号とに基づき、内部に備えるマスクレジスタ１に“ＨＬＨＬＨＬＨＬ…”を記憶させる。
【００３２】
（マスクレジスタの記憶動作例３）
タイミング９で、ＭＲＳコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に該当する外部入力端子に“ＨＨ”とが入力される。アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から読み取ったマスク指示信号の下位２ビット信号をデコードする。（ＡＤ０，ＡＤ１）＝（Ｌ，Ｈ）であり、マスクレジスタ回路１１が備えるマスクレジスタ２を示している。アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ２の更新を示すマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
【００３３】
タイミング１１で、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７に、マスクパターンを示す信号“ＬＬＬＬＬＬＬＬ…”が入力される。データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期して、当該信号を増幅し、マスクレジスタ回路１１へ増幅したデータ信号を出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号と、データ入力バッファ回路１２ａから入力されたデータ信号とに基づき、内部に備えるマスクレジスタ２に“ＬＬＬＬＬＬＬＬ…”を記憶させる。
【００３４】
（マスクレジスタの記憶動作例４）
タイミング１３で、ＭＲＳコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に該当する外部入力端子に“ＨＨ”とが入力される。アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から読み取ったマスク指示信号の下位２ビット信号をデコードする。（ＡＤ０，ＡＤ１）＝（Ｈ，Ｈ）であり、マスクレジスタ回路１１が備えるマスクレジスタ３を示している。アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ３の更新を示すマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
【００３５】
タイミング１５で、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７に、マスクパターンを示す信号“ＨＨＬＬＬＨＨＨ…”が入力される。データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期して、当該信号を増幅し、マスクレジスタ回路１１へ増幅したデータ信号を出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号と、データ入力バッファ回路１２ａから入力されたデータ信号とに基づき、内部に備えるマスクレジスタ３に“ＨＨＬＬＬＨＨＨ…”を記憶させる。
【００３６】
次いで、図４は本第１実施形態に係るライト動作のマスクを説明するためのタイミングチャートである。また、当該動作においては、図５で示すように、予めマスクレジスタ回路１１の備えるマスクレジスタは、値を記憶しているものとする。
【００３７】
（ライト動作のマスク例１）
タイミング１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング３で、ライトコマンド（図４においては、ＷＲＩＴと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号と、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９からデータマスク信号が入力される。このとき、（ＬＤＭ０，ＬＤＭ１，ＬＤＭ２，ＬＤＭ３）＝（Ｈ，Ｌ，Ｈ，Ｌ）は、当該ライトコマンドに対応する、１番目のライトデータ信号Ｄ１（タイミング５）と３番目のライトデータ信号Ｄ３（タイミング７）とがマスクされることを示している。データマスク信号ラッチ回路１５は、タイミング３で読み取ったデータマスク信号ＬＤＭ０、…、ＬＤＭ３に従い、当該ライトコマンドの１番目と３番目のライトデータにマスクをすることを示すマスク制御信号を生成し、生成したマスク制御信号をライトデータコンバータ回路１６ａへ出力する。
【００３８】
タイミング４で、アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路１４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるマスクレジスタを選択する信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｌ）は、マスクレジスタ１に記憶されているマスクパターン信号をマスクに用いることを示している。
【００３９】
アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をライトデータコンバータ回路１６ａへ出力する。図５に示すように、マスクレジスタ１は“ＨＬＨＬＨＬＨＬＨＬＨＬＨＬＨＬ”を記憶しており、対応するＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８、ＤＱ１０、ＤＱ１２及びＤＱ１４がマスクされることを示している。
【００４０】
タイミング５、タイミング６、タイミング７及びタイミング８で、データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期してデータ信号ＤＱ０、…、ＤＱ１５を読み込み、増幅し、ライトデータコンバータ回路１６ａへ出力する。
ライトデータコンバータ回路１６ａは、データマスク信号ラッチ回路１５から入力されたマスク制御信号に基づき、マスクレジスタ回路１１から入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、データ入力バッファ回路１２ａから入力されるデータ信号を変換する。また、ライトデータコンバータ回路１６ａは、変換したデータ信号を、ライトデータバッファ回路１６ｂへ出力する。ライトデータバッファ回路１６ｂは、ライトデータコンバータ回路１６ａから入力されたデータ信号を増幅し、増幅したデータ信号をメモリセル５００へ出力する。
【００４１】
したがって、マスクされたライトデータ信号Ｄ１と、ライトデータ信号Ｄ２と、マスクされたライトデータ信号Ｄ３と、ライトデータ信号Ｄ４とがメモリセル５００に記録される。
【００４２】
（ライト動作のマスク例２）
タイミング１１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング１３で、ライトコマンド（図４においては、ＷＲＩＴと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号と、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９からデータマスク信号が入力される。このとき、（ＬＤＭ０，ＬＤＭ１，ＬＤＭ２，ＬＤＭ３）＝（Ｌ，Ｈ，Ｌ，Ｈ）は、当該ライトコマンドに対応する、２番目のライトデータ信号Ｄ６（タイミング１６）と４番目のライトデータ信号Ｄ８（タイミング１８）とがマスクされることを示している。データマスク信号ラッチ回路１５は、タイミング１３で読み取ったデータマスク信号ＬＤＭ０、…、ＬＤＭ３に従い、当該ライトコマンドの２番目と４番目のライトデータにマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をライトデータコンバータ回路１６ａへ出力する。
【００４３】
タイミング１４で、アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路１４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｈ）は、マスクレジスタ３に記憶されているマスクパターン信号をマスクに用いることを示している。
【００４４】
アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ３のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ３に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をライトデータコンバータ回路１６ａへ出力する。図５に示すように、マスクレジスタ３は“ＨＨＬＬＬＨＨＨＨＨＬＬＬＨＨＨ”を記憶しており、対応するＤＱ０、ＤＱ１、ＤＱ５、ＤＱ６、ＤＱ７、ＤＱ８、ＤＱ９、ＤＱ１３、ＤＱ１４及びＤＱ１５がマスクされる。
【００４５】
タイミング１５、タイミング１６、タイミング１７及びタイミング１８で、データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期してデータ信号ＤＱ０、…、ＤＱ１５を読み込み、増幅し、ライトデータコンバータ回路１６ａへ出力する。
ライトデータコンバータ回路１６ａは、データマスク信号ラッチ回路１５から入力されたマスク制御信号に基づき、マスクレジスタ回路１１から入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、データ入力バッファ回路１２ａから入力されるデータ信号を変換する。また、ライトデータコンバータ回路１６ａは、変換したデータ信号を、ライトデータバッファ回路１６ｂへ出力する。ライトデータバッファ回路１６ｂは、ライトデータコンバータ回路１６ａから入力されたデータ信号を増幅し、増幅したデータ信号をメモリセル５００へ出力する。
【００４６】
したがって、ライトデータ信号Ｄ５と、マスクされたライトデータ信号Ｄ６と、ライトデータ信号Ｄ７と、マスクされたライトデータ信号Ｄ８とがメモリセル５００に記録される。
【００４７】
次いで、図６は本第１実施形態に係るリード動作のマスクを説明するためのタイミングチャートである。また、当該動作においては、予めマスクレジスタ回路１１の備えるマスクレジスタは、図５で示す値を記憶しているものとする。
【００４８】
（リード動作のマスク例１）
タイミング１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング３で、リードコマンド（図６においては、ＲＥＡＤと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号と、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９からデータマスク信号が入力される。このとき、（ＬＤＭ０，ＬＤＭ１，ＬＤＭ２，ＬＤＭ３）＝（Ｈ，Ｌ，Ｈ，Ｌ）は、当該リードコマンドの１番目のリードデータ信号Ｄ１（タイミング７）と３番目のリードデータ信号Ｄ３（タイミング９）とがマスクされることを示している。データマスク信号ラッチ回路１５は、タイミング３で読み取ったデータマスク信号ＬＤＭ０、…、ＬＤＭ３に従い、当該リードコマンドの１番目と３番目のリードデータにマスクすることを示すマスク制御信号をリードデータコンバータ回路１６ｃへ出力する。
【００４９】
タイミング４で、アドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路１４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｌ）は、マスクレジスタ１に記憶されているマスクパターン信号をマスクに用いることを示している。
【００５０】
アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をリードデータコンバータ回路１６ｃへ出力する。図５に示すように、マスクレジスタ１は“ＨＬＨＬＨＬＨＬＨＬＨＬＨＬＨＬ”を記憶しており、対応するＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８、ＤＱ１０、ＤＱ１２及びＤＱ１４がマスクされることを示している。
【００５１】
リードデータコンバータ回路１６ｃは、データマスク信号ラッチ回路１５から入力されたマスク制御信号に基づき、メモリセル５００から入力されるデータ信号を変換し、変換したデータ信号をリードデータバッファ回路１２ｂへ出力する。リードデータバッファ回路１２ｂは、リードデータコンバータ回路１６ｃから入力されたデータ信号をラッチし、ラッチしたデータ信号を増幅し、データドライバー回路１２ｃへ出力する。データドライバー回路１２ｃは、データストローブ信号入力バッファ回路１３を介して入力されるストローブ信号ＤＱＳの遷移に同期して、リードデータバッファ回路１２ｂから入力されるデータ信号を読み取り、読み取ったデータを増幅し、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７へ出力する。
【００５２】
したがって、ＤＤＲ−ＳＤＲＡＭは、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７からタイミング７でマスクされたリードデータ信号Ｄ１を、タイミング８でリードデータ信号Ｄ２を、タイミング９でマスクされたリードデータ信号Ｄ３を、タイミング１０でリードデータ信号Ｄ４を出力する。
【００５３】
（リード動作のマスク例２）
タイミング１１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング１３で、リードコマンド（図６においては、ＲＥＡＤと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号と、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９からデータマスク信号が入力される。このとき、（ＬＤＭ０，ＬＤＭ１，ＬＤＭ２，ＬＤＭ３）＝（Ｌ，Ｈ，Ｌ，Ｈ）は、当該リードコマンドの２番目のリードデータ信号Ｄ６（タイミング１８）と４番目のリードデータ信号Ｄ８（タイミング２０）とがマスクされることを示している。データマスク信号ラッチ回路１５は、タイミング１３で読み取ったデータマスク信号ＬＤＭ０、…、ＬＤＭ３に従い、２番目と４番目のリードデータにマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をリードデータコンバータ回路１６ｃへ出力する。
【００５４】
タイミング１４でアドレス信号入力バッファ回路１４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路１４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択するマスクレジスタ選択信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｈ）は、マスクレジスタ３に記憶されているマスクパターン信号をマスクに用いることを示している。
【００５５】
アドレス信号入力バッファ回路１４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ３のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。マスクレジスタ回路１１は、アドレス信号入力バッファ回路１４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ３に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をリードデータコンバータ回路１６ｃへ出力する。図５に示すように、マスクレジスタ３は“ＨＨＬＬＬＨＨＨＨＨＬＬＬＨＨＨ”を記憶しており、対応するＤＱ０、ＤＱ１、ＤＱ５、ＤＱ６、ＤＱ７、ＤＱ８、ＤＱ９、ＤＱ１３、ＤＱ１４及びＤＱ１５がマスクされることを示している。
【００５６】
リードデータコンバータ回路１６ｃは、データマスク信号ラッチ回路１５から入力されるマスク制御信号に基づき、メモリセル５００から入力されるデータ信号を変換し、変換したデータ信号をリードデータバッファ回路１２ｂへ出力する。リードデータバッファ回路１２ｂは、リードデータコンバータ回路１６ｃから入力されたデータ信号をラッチし、ラッチしたデータ信号を増幅し、データドライバー回路１２ｃへ出力する。データドライバー回路１２ｃは、データストローブ信号入力バッファ回路１３を介して入力されるストローブ信号ＤＱＳの遷移に同期して、リードデータバッファ回路１２ｂから入力されるデータ信号を読み取り、読み取ったデータを増幅し、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７へ出力する。
【００５７】
したがって、ＤＤＲ−ＳＤＲＡＭは、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７からタイミング１７でリードデータ信号Ｄ５を、タイミング１８でマスクされたリードデータ信号Ｄ６を、タイミング１９でリードデータ信号Ｄ７を、タイミング２０でマスクされたリードデータ信号Ｄ８を出力する。
【００５８】
このように、第１実施形態によれば、マスクレジスタ回路１１を備え、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７を介してマスクレジスタ回路１１へ記憶するマスクパターン信号ＤＭ０、…、ＤＭ１５を記憶することにより、マスクパターン信号ＤＭ０、…、ＤＭ１５を入力するための外部入力端子を追加することなく、リード動作及びライト動作のデータ信号ＤＱ０、…、ＤＱ１５のそれぞれビットに対してマスクをするか否か使い分けることができる半導体記憶装置を提供することができる。また、予めマスクレジスタ回路１１に複数のマスクパターン信号ＤＭ０、…、ＤＭ１５を記憶させておくことで、リード動作又はライト動作において複数のマスクパターン信号ＤＭ０、…、ＤＭ１５を使い分けマスクすることができる。
【００５９】
（第２実施形態）
以下、図５及び図７から図９を参照して、本発明の第２実施形態について説明する。本第２実施形態の構成は、第１実施形態からマスクをするか否かの選択のために備えていたデータマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９を備えずに、マスクを行うことができる構成である。
図７は、本発明に係る第２実施形態においてＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関するデータマスク部２００の内部構成及びメモリセル５００との接続構成を示す概略ブロック図である。
【００６０】
第２実施形態は、第１実施形態からデータマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９を除いた構成となっている。
また、図７において、データマスク部２００は、第１実施形態からデータマスク信号ラッチ回路１５を除き、アドレス信号入力バッファ回路１４がアドレス信号入力バッファ回路２４に置き換えられた構成となっている。また、データマスク部２００は、第１実施形態でデータマスク信号ラッチ回路１５が出力していたデータ信号にマスクすることを示すマスク制御信号を、アドレス信号入力バッファ回路２４から出力するという構成になっている。それ以外の他の回路や他の接続構成は、第１実施形態と同じ構成となっている。
【００６１】
アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から入力されるアドレス信号を増幅し、増幅したアドレス信号をデータマスク部２００の外へ出力する。また、ＤＤＲ−ＳＤＲＡＭにクロック信号ＣＬＫの遷移に同期して、ＭＲＳコマンドとアドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からアドレス信号ＡＤ１３及びＡＤ１４に“Ｈ”が入力される場合、アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から入力されるマスク指示信号の下位２ビット信号をデコードする。アドレス信号入力バッファ回路２４は、当該デコード結果よりマスクレジスタ回路１１が備えるマスクレジスタを選択するマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。
なお、マスク指示信号の下位２ビット信号は、アドレス信号ＡＤ０及びＡＤ１用の外部入力端子１８から入力される信号である。
【００６２】
また、ＤＤＲ−ＳＤＲＡＭにライトコマンド又はリードコマンドが入力される次のクロックサイクルで、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８から入力されるマスク指示信号をデコードする。アドレス信号入力バッファ回路２４は、マスク指示信号の下位２ビット信号のデコード結果より、マスクレジスタ回路１１が備えるマスクレジスタを選択するマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。また、アドレス信号入力バッファ回路２４は、マスク指示信号の上位２ビット信号のデコード結果より、マスク制御信号を生成し、生成したマスク制御信号をライトデータコンバータ回路１６ａ及びリードデータコンバータ回路１６ｃへ出力する。
なお、当該マスク制御信号は、第１実施形態においてデータマスク信号ラッチ回路１５が生成するマスク制御信号と同様の信号であり、データ信号にマスクするか否かを選択する信号である。また、マスク指示信号の上位２ビット信号は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８のＡＤ１３及びＡＤ１４に該当する端子から入力される信号である。
【００６３】
図８は、本第２実施形態のデータマスク部２００がデータ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７ごとにマスクレジスタ回路１１ａを備えることを示す図である。
マスクレジスタ回路１１は、図２において示すように、内部にマスクレジスタ回路１１ａを１６個備え、データ信号用ＤＱ０、…、ＤＱ１５用の外部入力端子ごとに配置されている。また、マスクレジスタ回路１１ａは、マスク動作において、内部に備えるマスクレジスタに記録された信号を、入力されるマスクレジスタ選択信号に基づきマスクパターン信号ＤＭとして出力する。また、マスクレジスタ回路１１ａは、内部に備えるマスクレジスタの更新動作において、アドレス信号入力バッファ回路２４から入力されるマスクレジスタ選択信号に基づき選択されたマスクレジスタに、入力されるデータ信号ＤＱを記憶する。また、マスクレジスタ回路１１ａは、４ビットのマスクレジスタを備え、それぞれに０番、１番、２番及び３番と識別される。マスクレジスタ回路１１ａが備えるマスクレジスタは同じ識別子を持つマスクレジスタ１６個を一組として、０番の組がマスクレジスタ０を構成し、１番の組がマスクレジスタ１を構成し、２番の組がマスクレジスタ２を構成し、３番の組がマスクレジスタ３を構成する。
【００６４】
次いで、図９は本第２実施形態に係るライト動作のマスク動作を説明するためのタイミングチャートである。
なお、マスクレジスタ回路１１が備えるマスクレジスタには、図５に示すように、予めマスクレジスタ回路１１の備えるマスクレジスタは、値を記憶しているものとする。
【００６５】
（ライト動作のマスク例３）
タイミング１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング３で、ライトコマンド（図９においては、ＷＲＩＴと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号とが入力される。
【００６６】
タイミング４で、アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の上位２ビット信号をデコードして、マスク制御信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｌ）は、マスクレジスタ１に記憶されているマスクパターン信号をマスクに用いることを示している。また、（ＡＤ１３，ＡＤ１４）＝（Ｌ，Ｌ）は、当該ライトコマンドの１番目のライトデータ信号Ｄ１（タイミング５）と３番目のライトデータ信号Ｄ３（タイミング７）とをマスクすることを示している。
【００６７】
アドレス信号入力バッファ回路２４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。また、アドレス信号入力バッファ回路２４は、当該デコード結果から、当該ライトコマンドの１番目と３番目のライトデータ信号にマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をライトデータコンバータ回路１６ａへ出力する。
【００６８】
マスクレジスタ回路１１は、アドレス信号入力バッファ回路２４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をライトデータコンバータ回路１６ａへ出力する。図５に示すように、マスクレジスタ１は“ＨＬＨＬＨＬＨＬＨＬＨＬＨＬＨＬ”を記憶しており、対応するＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８、ＤＱ１０、ＤＱ１２及びＤＱ１４がマスクされることを示している。
【００６９】
タイミング５、タイミング６、タイミング７及びタイミング８で、データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期してデータ信号ＤＱ０、…、ＤＱ１５を読み込み、増幅し、ライトデータコンバータ回路１６ａへ出力する。
ライトデータコンバータ回路１６ａは、アドレス信号入力バッファ回路２４から入力されたマスク制御信号に基づき、マスクレジスタ回路１１から入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、データ入力バッファ回路１２ａから入力されるデータ信号を変換する。また、ライトデータコンバータ回路１６ａは、変換したデータ信号を、ライトデータバッファ回路１６ｂへ出力する。ライトデータバッファ回路１６ｂは、ライトデータコンバータ回路１６ａから入力されたデータ信号を増幅し、増幅したデータ信号をメモリセル５００へ出力する。
【００７０】
したがって、マスクされたライトデータ信号Ｄ１と、ライトデータ信号Ｄ２と、マスクされたライトデータ信号Ｄ３と、ライトデータ信号Ｄ４とがメモリセル５００に記録される。
【００７１】
（ライト動作のマスク例４）
タイミング１１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング１３で、ライトコマンド（図９においては、ＷＲＩＴと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号が入力される。
【００７２】
タイミング１４で、アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の上位２ビット信号をデコードして、マスク制御信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｈ）は、マスクレジスタ３に記憶されているマスクパターン信号をマスクに用いることを示している。また、（ＡＤ１３，ＡＤ１４）＝（Ｌ，Ｈ）は、当該ライトコマンドに対応する２番目のライトデータ信号Ｄ６（タイミング１６）と４番目のライトデータ信号Ｄ８（タイミング１８）とをマスクすることを示している。
【００７３】
アドレス信号入力バッファ回路２４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ３のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。また、アドレス信号入力バッファ回路２４は、当該デコード結果から、当該ライトコマンドの２番目のライトデータ信号Ｄ６（タイミング１６）と４番目のライトデータ信号Ｄ８（タイミング１８）にマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をライトデータコンバータ回路１６ａへ出力する。
【００７４】
マスクレジスタ回路１１は、アドレス信号入力バッファ回路２４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をライトデータコンバータ回路１６ａへ出力する。図５に示すように、マスクレジスタ３は“ＨＨＬＬＬＨＨＨＨＨＬＬＬＨＨＨ”を記憶しており、対応するＤＱ０、ＤＱ１、ＤＱ５、ＤＱ６、ＤＱ７、ＤＱ８、ＤＱ９、ＤＱ１３、ＤＱ１４及びＤＱ１５がマスクされることを示している。
【００７５】
タイミング１５、タイミング１６、タイミング１７及びタイミング１８で、データ入力バッファ回路１２ａは、データストローブ信号入力バッファ回路１３を介して入力されるデータストローブ信号ＤＱＳの遷移に同期してデータ信号ＤＱ０、…、ＤＱ１５を読み込み、増幅し、ライトデータコンバータ回路１６ａへ出力する。
ライトデータコンバータ回路１６ａは、アドレス信号入力バッファ回路２４から入力されたマスク制御信号に基づき、マスクレジスタ回路１１から入力されたマスクパターン信号ＤＭ０、…、ＤＭ１５を用いて、データ入力バッファ回路１２ａから入力されるデータ信号を変換する。また、ライトデータコンバータ回路１６ａは、変換したデータ信号を、ライトデータバッファ回路１６ｂへ出力する。ライトデータバッファ回路１６ｂは、ライトデータコンバータ回路１６ａから入力されたデータ信号を増幅し、増幅したデータ信号をメモリセル５００へ出力する。
【００７６】
したがって、ライトデータ信号Ｄ５と、マスクされたライトデータ信号Ｄ６と、ライトデータ信号Ｄ７と、マスクされたライトデータ信号Ｄ８とがメモリセル５００に記録される。
【００７７】
次いで、図１０は本第２実施形態に係るリード動作のマスク動作を説明するためのタイミングチャートである。また、当該動作においては、予めマスクレジスタ回路１１の備えるマスクレジスタは、図５で示す値を記憶しているものとする。
【００７８】
（リード動作のマスク例３）
タイミング１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング３で、リードコマンド（図１０においては、ＲＥＡＤと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号とが入力される。
【００７９】
タイミング４で、アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の上位２ビット信号をデコードして、マスク制御信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｌ）は、マスクレジスタ１に記憶されているマスクパターン信号をマスクに用いることを示している。また、（ＡＤ１３，ＡＤ１４）＝（Ｌ，Ｌ）は、当該リードコマンドの１番目のライトデータ信号Ｄ１（タイミング７）と３番目のライトデータ信号Ｄ３（タイミング９）とをマスクすることを示している。
【００８０】
アドレス信号入力バッファ回路２４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。また、アドレス信号入力バッファ回路２４は、当該デコード結果から、当該リードコマンドの１番目と３番目のライトデータ信号にマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をリードデータコンバータ回路１６ｃへ出力する。
【００８１】
マスクレジスタ回路１１は、アドレス信号入力バッファ回路２４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をリードデータコンバータ回路１６ｃへ出力する。図５に示すように、マスクレジスタ１は“ＨＬＨＬＨＬＨＬＨＬＨＬＨＬＨＬ”を記憶しており、対応するＤＱ０、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８、ＤＱ１０、ＤＱ１２及びＤＱ１４がマスクされることを示している。
【００８２】
リードデータコンバータ回路１６ｃは、アドレス信号入力バッファ回路２４から入力されるマスク制御信号に基づき、メモリセル５００から入力されるデータ信号を変換し、変換したデータ信号をリードデータバッファ回路１２ｂへ出力する。リードデータバッファ回路１２ｂは、リードデータコンバータ回路１６ｃから入力されたデータ信号をラッチし、ラッチしたデータ信号を増幅し、データドライバー回路１２ｃへ出力する。データドライバー回路１２ｃは、データストローブ信号入力バッファ回路１３を介して入力されるストローブ信号ＤＱＳの遷移に同期して、リードデータバッファ回路１２ｂから入力されるデータ信号を読み取り、読み取ったデータを増幅し、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７へ出力する。
【００８３】
したがって、ＤＤＲ−ＳＤＲＡＭは、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７からタイミング７でマスクされたリードデータ信号Ｄ１を、タイミング８でリードデータ信号Ｄ２を、タイミング９でマスクされたリードデータ信号Ｄ３を、タイミング１０でリードデータ信号Ｄ４を出力する。
【００８４】
（リード動作のマスク例４）
タイミング１１で、ＡＣＴコマンドと、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からロウ・アドレス信号とが入力される。タイミング１３で、リードコマンド（図１０においては、ＲＥＡＤと記載）と、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からカラム・アドレス信号とが入力される。
【００８５】
タイミング１４で、アドレス信号入力バッファ回路２４は、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８からマスク指示信号を読み取る。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の下位２ビット信号をデコードして、マスクレジスタ回路１１が備えるレジスタを選択する信号を生成する。また、アドレス信号入力バッファ回路２４は、読み取ったマスク指示信号の上位２ビット信号をデコードして、マスク制御信号を生成する。このとき、（ＡＤ０，ＡＤ１）＝（Ｈ，Ｈ）は、マスクレジスタ３に記憶されているマスクパターン信号をマスクに用いることを示している。また、（ＡＤ１３，ＡＤ１４）＝（Ｌ，Ｈ）は、当該リードコマンドの２番目のライトデータ信号Ｄ６（タイミング１８）と４番目のライトデータ信号Ｄ８（タイミング２０）とをマスクすることを示している。
【００８６】
アドレス信号入力バッファ回路２４は、当該デコード結果から、マスクレジスタ回路１１が備えるマスクレジスタ１のマスクパターン信号ＤＭ０、…、ＤＭ１５を出力する指示を含むマスクレジスタ選択信号を生成し、生成したマスクレジスタ選択信号をマスクレジスタ回路１１へ出力する。また、アドレス信号入力バッファ回路２４は、当該デコード結果から、当該リードコマンドの２番目と４番目のライトデータ信号にマスクすることを示すマスク制御信号を生成し、生成したマスク制御信号をリードデータコンバータ回路１６ｃへ出力する。
【００８７】
マスクレジスタ回路１１は、アドレス信号入力バッファ回路２４から入力されたマスクレジスタ選択信号に基づき、マスクレジスタ１に記憶されるマスクパターン信号ＤＭ０、…、ＤＭ１５をリードデータコンバータ回路１６ｃへ出力する。図５に示すように、マスクレジスタ３は“ＨＨＬＬＬＨＨＨＨＨＬＬＬＨＨＨ”を記憶しており、ＤＱ０、ＤＱ１、ＤＱ５、ＤＱ６、ＤＱ７、ＤＱ８、ＤＱ９、ＤＱ１３、ＤＱ１４及びＤＱ１５がマスクされることを示している。
【００８８】
リードデータコンバータ回路１６ｃは、アドレス信号入力バッファ回路２４から入力されるマスク制御信号に基づき、メモリセル５００から入力されるデータ信号を変換し、変換したデータ信号をリードデータバッファ回路１２ｂへ出力する。
リードデータバッファ回路１２ｂは、リードデータコンバータ回路１６ｃから入力されたデータ信号をラッチし、ラッチしたデータ信号を増幅し、データドライバー回路１２ｃへ出力する。データドライバー回路１２ｃは、データストローブ信号入力バッファ回路１３を介して入力されるストローブ信号ＤＱＳの遷移に同期して、リードデータバッファ回路１２ｂから入力されるデータ信号を読み取り、読み取ったデータを増幅し、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７へ出力する。
【００８９】
したがって、ＤＤＲ−ＳＤＲＡＭは、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７からタイミング１７でリードデータ信号Ｄ５を、タイミング１８でマスクされたリードデータ信号Ｄ６を、タイミング１９でリードデータ信号Ｄ７を、タイミング２０でマスクされたリードデータ信号Ｄ８を出力する。
【００９０】
このように、第２実施形態の構成によれば、マスクレジスタ回路１１を備え、データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７を介してマスクレジスタ回路１１へ記憶するマスクパターン信号ＤＭ０、…、ＤＭ１５を記憶することにより、マスクパターン信号ＤＭ０、…、ＤＭ１５を入力するための外部入力端子を追加することなく、リード動作及びライト動作のデータ信号ＤＱ０、…、ＤＱ１５のそれぞれビットに対してマスクするか否か使い分けることができる。また、データマスク部２００が、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子１８を介して、マスク指示信号を読み取り、アドレス信号入力バッファ回路２４を備えることにより、データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子１９を備えずとも、マスクができるＤＤＲ−ＳＤＲＡＭを提供することができる。
【００９１】
また、予めマスクレジスタ回路１１に複数のマスクパターン信号ＤＭ０、…、ＤＭ１５を記憶させておくことで、リード動作又はライト動作において複数のマスクパターン信号ＤＭ０、…、ＤＭ１５を使い分けマスクすることができる。
なお、本第２実施形態においては、データマスク信号をデコードする際に、マスク指示信号の上位２ビット信号を用いて、マスクするデータ信号を選択していたが、より多くのビットを用いることで、マスクするデータ信号の選択に種類を持たせてもよい。この場合、マスクするデータ信号を選択するために用いるビット数と、マスクレジスタ回路１１が備えるマスクレジスタを選択するために用いるビット数との合計が、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子数を越えないように定めることになる。
【００９２】
なお、本第１実施形態及び本第２実施形態においては、マスクレジスタ回路１１が備えるマスクレジスタは１６ビット幅のレジスタが４つとしたが、データ信号用の外部入出力端子の数に合わせてビット幅を変更してもよい。
【００９３】
また、マスクレジスタ回路１１が備えるマスクレジスタの数も変更してもよい。その場合、マスクするデータ信号を選択に用いるマスク指示信号のビット数と、マスクレジスタ回路１１が備えるマスクレジスタを選択に用いるビット数との合計が、アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子数を越えないように定めることになる。
なお、本第１実施形態及び本第２実施形態においては、アドレス信号ＡＤ０、…、ＡＤ１４は１５ビット幅であったが、半導体記憶装置の記憶容量に合わせて増減してもよい。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態のＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関する回路の一部分の内部構成及び接続構成を示す概略ブロック図である。
【図２】第１実施形態のＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関する回路の一部分の内部構成及び接続構成を示す概略ブロック図であり、特にデータ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７ごとにマスクレジスタを備えることを示す図である。
【図３】第１実施形態に係るマスクレジスタの記憶動作を説明するためのタイミングチャートである。
【図４】第１実施形態に係るライト動作のマスクを説明するためのタイミングチャートである。
【図５】第１実施形態及び第２実施形態のリード動作例及びライト動作例でマスクレジスタ回路１１が備えるマスクレジスタが記憶するマスクパターン信号。
【図６】第１実施形態に係るリード動作のマスクを説明するためのタイミングチャートである。
【図７】第２実施形態のＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関する回路の一部分の内部構成及び接続構成を示す概略ブロック図である。
【図８】第２実施形態のＤＤＲ−ＳＤＲＡＭが備えるデータ信号の入出力に関する回路の一部分の内部構成及び接続構成を示す概略ブロック図であり、特にデータ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子１７ごとにマスクレジスタを備えることを示す図である。
【図９】第２実施形態に係るライト動作のマスクを説明するためのタイミングチャートである。
【図１０】第２実施形態に係るリード動作のマスクを説明するためのタイミングチャートである。
【図１１】第１の従来例のライトデータマスク動作を備える半導体記憶装置の一部分の内部構成及び接続構成を示す概略ブロック図である。
【符号の説明】
【００９５】
１０  クロック入力バッファ回路
１１  マスクレジスタ回路
１１ａ  マスクレジスタ回路
１２  データ入出力バッファ回路
１２ａ  データ入力バッファ回路
１２ｂ  リードデータバッファ回路
１２ｃ  データドライバー回路
１３  データストローブ信号入力バッファ回路
１４  アドレス信号入力バッファ回路
１５  データマスク信号ラッチ回路
１６  データコンバータ回路
１６ａ  ライトデータコンバータ回路
１６ｂ  ライトデータバッファ回路
１６ｃ  リードデータコンバータ回路
１７  データ信号ＤＱ０、…、ＤＱ１５用の外部入出力端子
１８  アドレス信号ＡＤ０、…、ＡＤ１４用の外部入力端子
１９  データマスク信号ＬＤＭ０、…、ＬＤＭ３用の外部入力端子
２４  アドレス信号入力バッファ回路
１００  データマスク部
２００  データマスク部
５００  メモリセル
７１  データマスク信号ラッチ回路
７２  データ信号入出力バッファ回路
７００  データマスク部
８００  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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