(57)【要約】【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ１００の前記制御回路は、書き込み動作時に、前記制御ゲートと前記ウェルとの間に、書き込み電圧を印加することにより、前記電荷保持層に電荷を注入し、その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記書き込み電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた酸化膜または窒化された酸化膜にトラップされた電荷をデトラップする。【選択図】図３
2009266356.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
書き込み動作時に、前記制御ゲートと前記ウェルとの間に、書き込み電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記書き込み電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させる
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記ウェルはｐ型半導体であり、
前記制御回路は、
前記書き込み動作時に、前記ウェルに第１の電圧を印加するとともに前記制御ゲートに前記第１の電圧よりも高い正の第２の電圧を印加することにより、前記制御ゲートと前記ウェルの間に前記書き込み電圧を印加し、
その後、前記ベリファイリード動作を行う前に、前記ウェルに第３の電圧を印加するとともに前記制御ゲートに前記第３の電圧よりも低い負の第４の電圧を印加することにより、前記制御ゲートと前記ウェルとの間に前記デトラップ電圧を印加する
ことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記ウェルはｐ型半導体であり、
前記制御回路は、
前記書き込み動作時に、前記ウェルに第１の電圧を印加するとともにこの第１の電圧よりも高い正の第２の電圧を前記制御ゲートに印加することにより、前記制御ゲートとウェルの間に前記書き込み電圧を印加し、
その後、前記ベリファイリード動作を行う前に、前記制御ゲートに第３の電圧を印加するとともに前記ウェルに前記第３の電圧よりも高い正の第４の電圧を印加することにより、前記制御ゲートと前記ウェルとの間に前記デトラップ電圧を印加する
ことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記制御回路は、
前記ベリファイリード動作時に、前記第４の電圧よりも低い正の第５の電圧を前記ウェルに印加し、
通常のリード動作に、前記第５の電圧を前記ウェルに印加する
ことを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
消去動作時に、前記制御ゲートと前記ウェルとの間に、消去電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記消去電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させる
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電界を印加して、浮遊ゲートまたは電荷ストレージ層に電荷を注入または除去を行うことにより、情報の書き込み/消去を行うＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来の不揮発性半導体メモリには、例えば、浮遊ゲート（ｆｌｏａｔｉｎｇ−ｇａｔｅ）型や、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型（又はＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型）等がある。
【０００３】
これらの不揮発性半導体メモリは、ＳｉＯ２等の絶縁膜によって周囲から隔離された浮遊ゲートまたは電荷ストレージ層に電荷（電子またはホール）を保持することで情報（データ）を記憶する。保持電荷の量により、メモリセルトランジスタのしきい値電圧Ｖｔが変動するので、それをセンスすることにより情報（データ）を判別する。
【０００４】
情報の書き込み/消去、すなわち、電荷の注入および除去は、Ｓｉ基板または制御ゲート（ｃｏｎｔｒｏｌ−ｇａｔｅ）から高電界によるトンネル電流によって、またはＳｉ基板からのＨｏｔ−ｃａｒｒｉｅｒによって行われる（例えば、特許文献１参照。）。
【０００５】
この情報の書き込み/消去を繰り返すと、注入方法がいずれの場合も、ＳｉＯ２等の絶縁膜中を電荷が繰り返し通過することになる。この電荷は、絶縁膜を通過する際に、この絶縁膜にダメージを与え、電子トラップおよび正孔トラップを多数生成することになる。
【０００６】
生成された上記トラップは、様々な問題をもたらす。
【特許文献１】特開２００３−１７３６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
書き込み動作時に、前記制御ゲートと前記ウェルとの間に、書き込み電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記書き込み電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させることを特徴とする。
【０００９】
本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
消去動作時に、前記制御ゲートと前記ウェルとの間に、消去電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記消去電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させることを特徴とする。
【発明の効果】
【００１０】
本発明のＮＡＮＤ型フラッシュメモリによれば、メモリセルのしきい値電圧の分布幅の拡大を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
メモリセルの微細化が進むと、単位電荷(素電荷ｅ) によるしきい値電圧の変動が大きくなる。例えば、２０ｎｍ世代の浮遊ゲート型のフラッシュメモリでは、浮遊ゲート中の電子の数が１個変化するとしきい値電圧が５〜２０ｍＶ程度変化する。
【００１２】
単位電荷によるしきい値電圧変化が大きくなると、プログラムノイズとリードノイズの２つのランダム・ノイズの影響が無視できなくなる。
【００１３】
上記プログラム・ノイズは、１回のプログラム（書き込み）パルスで浮遊ゲート又は電荷保持層に注入される電子の数の統計的揺らぎによるノイズである。
【００１４】
例えば、１回の書き込みパルスでしきい値電圧を０.２Ｖ増加させる場合、２０〜３０ｎｍ世代においては、電子を平均１０〜数十個の電子を１回の書き込みパルスで注入する。１回の書き込みパルスで注入される電子の数はポアソン分布に従うため、平均注入個数が小さくなると分散が大きくなる。すなわち、注入個数が平均注入個数を中心に広く分布することになり、１回の書き込みパルスでのしきい値電圧の変化も０.２Ｖを中心に広く分布することになる。
【００１５】
ベリファイ動作を行うステップアップ書き込みを用いて、書き込み動作を行う場合には、上記プログラムノイズの影響は、しきい値電圧分布の上裾が広がりとして現れる。そして、メモリセルの微細化が進むと、同じしきい値電圧変化を生じさせるのに必要な注入電子数が減るため、プログラムノイズは大きくなる(参考文献：C. Monzio et al “First evidence for injection Statistics accuracy limitations in NAND Flash Constant-current Fowler-Nordheim Programming”, IEDM Tech. Dig., pp. １６５‐１６８, ２００７)。
【００１６】
上記リードノイズは、メモリセルのトンネル酸化膜中のシリコン基板界面近くに存在する電子トラップ又は正孔トラップに、電子または正孔がランダムに出入りすることで生じる。
【００１７】
一つの電子トラップまたは正孔トラップに電子または正孔がトラップされているか/いないかで生じるしきい値電圧の変化は、トラップが存在する場所(チャネル領域内の位置、トンネル酸化膜の深さ) で変化する。一般には、式（１）のように表される。なお、式（１）において、ｑ：素電荷、Ｃｏｘ: 単位面積あたりのゲート容量、Ｗ:チャネル幅、Ｌ:チャネル長である。
ΔＶｔｈ≒ｑ／（Ｃｏｘ＊Ｗ＊Ｌ）・・・（１）
【００１８】
ＮＡＮＤ型フラッシュメモリは、データ保持特性を確保するために厚いトンネル酸化膜を用いているためにＣｏｘが小さくしきい値電圧の変化が大きい。
【００１９】
また、最近の研究では、シリコン基板ヘドープされた不純物原子による電流パスのパーコレーションを考慮すると式(１) で予想されるよりもはるかに大きなしきい値電圧変化が生じることが分かっている。さらに、スケーリングの依存性は、式(１) のＷ＊Ｌに反比例でなく、√(Ｗ＊Ｌ) に反比例であることも分かっている。実際、５０ｎｍ世代のNAND型フラッシュメモリにおいて１００ｍＶを超えるしきい値電圧変化が観測されている。
【００２０】
リード動作を行ったときにトラップが電荷を捕獲しているかに応じてしきい値電圧が変化するため、このリードノイズの影響はしきい値電圧分布の両裾(上裾と下裾) の広がりとして現れる。しきい値電圧の変化は√(Ｗ＊Ｌ)に反比例または(Ｗ＊Ｌ) に反比例して大きくなるので、メモリセルの微細化が進むとノイズは大きくなる。２０ｎｍ世代では３００ｍＶを越えたノイズが発生することが予想されている（参考文献：K. Fukuda et al,“ Random Telegraph Noise in Flash Memories‐Model and Technology Scaling”, IEDM Tech. Dig., PP. 1６９-１７２，２００７) 。
【００２１】
リードノイズと同じく、メモリセルのトンネル酸化膜中に存在する電子トラップ又は正孔トラップに起因するものにベリファイノイズがある。ベリファイノイズは、書き込みパルスを印加した直後にベリファイリードを行う時と、その後時間が経過してからリード動作を行う時で、電子トラップまたは正孔トラップに捕獲されている電荷の数が変わるために生じる。
【００２２】
ここで、浮遊ゲート型のＮＡＮＤ型フラッシュメモリを例にベリファイノイズについてより詳細に説明する。図１Ａは、書き込みパルスを制御ゲートに印加した状態における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図１Ｂは、ベリファイリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図１Ｃは、通常のリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。また、図２は、ベリファイノイズ等を含むしきい値電圧の分布を示す図である。
【００２３】
例えば、書き込み動作時に制御ゲートに高電圧(１０〜２０Ｖ) を印加すると、浮遊ゲートとシリコン基板間のトンネル酸化膜中に高電界が生じる。これにより、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流が流れて、浮遊ゲートへの電子が注入される。その時、トンネル酸化膜中の多くの電子トラップはシリコン基板のフェルミレベルＥＦより下に位置し、その大部分が電子を捕獲する（図１Ａ）。
【００２４】
書き込みパルス印加後、ゲート電圧が０Ｖ〜電源電圧程度に戻されると、シリコン基板のフェルミレベルＥＦは下がり、電子を捕獲していた電子トラップは一斉に電子を放出しはじめる。
【００２５】
ところが、ベリファイリードが行われるまでの数ｕｓ〜数十ｕｓの間に、シリコン基板のフェルミレベルＥＦ以上にある電子トラップが全て電子を放出することはできない。したがって、一部の電子は放出されないままにベリファイリード動作は行われることになる（図１Ｂ）。
【００２６】
そして、トンネル酸化膜中の電子トラップが電子を捕獲したままの状態では、リードノイズと同じ原因でメモリセルのしきい値電圧は高くなる。そのしきい値電圧が高い状態で、設定レベル(ベリファイレベル)にしきい値電圧が達したと判定されて書き込みが終了し得る。この場合、時間が経過して電子トラップが電子を放出した後には、そのメモリセルのしきい値電圧は設定レベルよりも低くなってしまう（図１Ｃ）。
【００２７】
これにより、実際のリード動作時には、この低いしきい値電圧の状態が読み出されることになる。したがって、書き込み終了後に、設定レベルよりしきい値電圧が低いメモリセルが生じることになる。言い換えるとしきい値分布の下裾側にしきい値電圧分布が広がることになる（図２）。
【００２８】
トラップに捕獲されている一個の電子または正孔によるしきい値電圧の変化はリードノイズのところで説明した通りであり、メモリセルを微細化すると大きくなる。したがって、このベリファイノイズも、メモリセルを微細化するに伴い大きくなり、２０ｎｍ世代では３００ ｍＶを越えるノイズが発生することが予想される。
【００２９】
ここで、既述のプログラムノイズは、書き込みパルスを長くすることにより注入電子数のゆらぎを小さくすることができる。また、プログラムノイズは、制御ゲートと浮遊ゲート間のカップリング比を大きくして一個の電子で生じるしきい値電圧の変化を小さくすることにより、抑制される。
【００３０】
一方、既述のリードノイズは、読み出し時のセンス時間(観測時間) を長くしてノイズを平均化する、トンネル酸化膜中のトラップの数を減らす、チャネル領域にドープされている不純物原子の数を減らして電流パスのパーコレーションを抑える等を行うことにより、その影響を抑えることができる。
【００３１】
しかし、プログラムノイズとリードノイズは、どちらもランダムノイズであるため、影響を小さくすることはできるが、微細化したメモリセルにおいては基本的には避けることはできない。
【００３２】
ところが、ベリファイノイズは、ベリファイリード時には、通常のリード動作時よりもトンネル酸化膜にトラップしている電子または正孔の数が多いことに起因するノイズである。このベリファイノイズは、書き込みパルスによって電子トラップまたは正孔トラップに捕獲された電荷をデトラップさせてやり、通常のリード動作時と同様のトラップ数にすることで原理的には無くすことができる。
【００３３】
本発明は、ベリファイリード時と通常のリード動作時でトラップ数の状態を同じにして、ベリファイノイズを低減する。これにより、メモリセルのしきい値電圧の分布幅の拡大を抑制する。
【００３４】
以下、本発明に係る各実施例について図面に基づいて説明する。なお、以下の各実施例においては、浮遊ゲート（ｆｌｏａｔｉｎｇ−ｇａｔｅ）型のＮＡＮＤ型フラッシュメモリについて一例として説明する。しかし、ＳＯＮＯＳ型（又はＭＯＮＯＳ型）等のＮＡＮＤ型フラッシュメモリについても同様に適用される。
【実施例１】
【００３５】
図３は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。また、図４Ａは、図３のメモリセルアレイ１のカラム方向のＮＡＮＤストリングの素子構造を示す断面図である。また、図４Ｂは、図４Ａに示すＮＡＮＤストリングの回路構成を示す回路図である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルＭと、その両端に接続された２つの選択ゲート（ＳＧＳトランジスタとＳＧＤトランジスタ）から成る。ソース側の選択ゲートはソース線ＳＲＣに、ドレイン側の選択ゲートはビット線ＢＬにそれぞれ接続されている。
【００３６】
図３に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、ビット線制御回路３と、カラムデコーダ４と、データ入出力バッファ５と、内部電位発生回路６と、動作制御回路７と、アドレスバッファ８と、制御ゲート電位制御回路９と、ウェル電位制御回路１０と、ソース電位制御回路１１と、ベリファイ回路１２と、を備える。
【００３７】
メモリセルアレイ１は、ロウ方向のワード線ＷＬとカラム方向のビット線ＢＬとにそれぞれ接続され、マトリックス状に配置された複数のＮＡＮＤストリングを有する。
【００３８】
ロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。
【００３９】
ビット線制御回路３は、ビット線ＢＬの電位を制御する回路（図示せず）と、ベリファイリードおよび読み出し動作時にビット線の電圧をセンスするセンスアンプ（図示せず）と、読み出し結果または書き込みデータ等を格納するデータラッチ（図示せず）と、を有している。このビット線制御回路３は、ビット線ＢＬの電位を制御することにより、書き込み制御や、ベリファイリード、読み出し動作を行う。ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路３は、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。
【００４０】
カラムデコーダ４は、メモリセルアレイ１のビット線に接続されたビット線制御回路３の選択を行う。
【００４１】
データ読み出し時、ビット線制御回路３に読み出されたデータは、データ入出力バッファ５を介し、入出力制御回路（図示せず）に出力される。
【００４２】
内部電位発生回路６は、電源電圧を昇圧または降圧して、ビット線制御回路３、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース電位制御回路１１に供給する電圧を発生させる。
【００４３】
制御ゲート電位制御回路９は、メモリセルＭの制御制御ゲートＣＧに印加する電圧を制御し、その電圧をロウデコーダ２に供給する。
【００４４】
ウェル電位制御回路１０は、半導体基板１０１のセルウェル１０２の電位を制御する。
【００４５】
ソース電位制御回路１１は、ソース線ＳＲＣの電位を制御する。
【００４６】
チップ外部から入力ピン（図示せず）に対して、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が、また入出力データピン（図示せず）に対してコマンドコードが入力されると、該入出力制御回路（図示せず）を介してコマンドコードがコマンドバッファ（図示せず）に供給される。該コマンドバッファは、このコマンドコードをデコードし、動作制御回路７にコマンド信号として供給する。
【００４７】
動作制御回路７は、動作モードに応じて供給されるコマンド信号に基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００４８】
動作制御回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ビット線制御回路３、内部電位発生回路６、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース線電位制御回路１１は、各種動作のための電位を生成する。また、動作制御回路７がベリファイ動作を制御する信号を出力することにより、ベリファイ回路１２はベリファイ動作を行う。
【００４９】
該入出力制御回路（図示せず）から供給されたメモリセルＭのアドレスは、アドレスバッファ８介してロウデコーダ２及びカラムデコーダ４に転送される。
【００５０】
ベリファイ回路１２は、ベリファイリード時にビット線制御回路３でセンスされた結果に基づいて、所定のメモリセルＭに対して書き込み対象のページ内または消去対象のブロック内の全てのメモリセルＭのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか、又は消去されているか）を判別する。そして、ベリファイ回路１２は、この判別した結果を、動作制御回路７に出力する。そして、動作制御回路７は、このベリファイした結果に基づいて、ビット線制御回路３、制御ゲート電位制御回路９、ウェル電位制御回路１０、およびソース線電位制御回路１１を制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルＭのしきい値電圧がベリファイレベルに達する(パスする)まで、書き込み動作または消去動作を継続する。
【００５１】
ベリファイ回路１２には、ベリファイレベルに達していないメモリセルＭの数(ビット数)、またはベリファイレベルに達していないメモリセルＭが繋がるビット線乃至カラムの数を数える機能を持つものもある。その場合、書き込み対象ページ内または消去対象ブロック内の、ベリファイレベルに達していないメモリセルＭの数、またはベリファイレベルに達していないメモリセルＭが繋がるビット線乃至カラムの数が、予め設定された許容ビット数もしくは許容バイト数以内であれば、書き込みまたは消去動作をその時点で打ち切ることが可能である。
【００５２】
ベリファイレベルに達していないビット数またはカラム数が、許容ビット数内または許容バイト数内である状態を、全てのビットまたはカラムがベリファイレベルに達した状態をパスと呼ぶのに対して、擬似パスと呼ぶ。
【００５３】
ＮＡＮＤフラッシュメモリにおいては、ＥＣＣ技術を用いて、各種ディスターブまたはデータ保持特性不良などによって発生した数〜数十ビットの不良ビットを補正することが行われるが、補正可能なビット数が十分ある場合には、擬似パスで書き込み動作または消去動作を打ち切ってしまい、一部のメモリセルＭがベリファイレベルに達していない状態に放置しても問題にならない。そうすることで、書き込み又は消去が遅いメモリセルＭの為に、書き込み又は消去動作を繰り返すことが避けられ、結果として書き込み性能または消去性能を向上することができる。
【００５４】
ここで、ＮＡＮＤストリングの構成についてより詳細に説明する。図４Ａ、４Ｂに示すように、ｐ型半導体基板１０１上に、ｎ型半導体であるウェル１０２に囲まれた、ｐ型半導体であるセルウェル１０３が形成されている。このセルウェル１０３には、ｎ型半導体である拡散層１０４が形成されている。各メモリセルＭは、拡散層１０４で構成されたソース、ドレインと、ソース・ドレイン間のチャネル領域上にトンネル酸化膜１０５を介して設けられた電荷保持層である浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜１０６を介して設けられワード線ＷＬとなる制御ゲートＣＧとから構成されている。絶縁膜１０６は誘電率が高い膜が好ましく、通常、Ｓｉ酸化膜とＳｉ窒化膜の積層構造の膜が用いられることが多い。
【００５５】
浮遊ゲートＦＧは、トンネル酸化膜１０４、絶縁膜１０６、及び層間膜１０７により周囲から隔離されている。なお、ＮＡＮＤ型フラッシュメモリがＳＯＮＯＳ型（又はＭＯＮＯＳ型）である場合には、電荷保持層は浮遊ゲートＦＧでなく、Ｓｉ窒化膜等からなる電荷ストレージ層が用いられる。
【００５６】
メモリセルＭは、浮遊ゲートＦＧに保持される電荷量に応じたしきい値電圧に対応して、異なるビット情報を記憶することができる。ここで、図４Ｃは、しきい値電圧の分布を示す図である。例えば、図４Ｃに示すように、しきい値電圧を８つの状態に制御すれば、一つもメモリセルＭに３ビットの情報を記憶することができる。メモリセルＭに記憶したビット情報は、選択読み出し電圧を選択ワード線ＷＬ（制御ゲートＣＧ）に、非選択読み出し電圧を非選択ワード線（制御ゲートＣＧ）に印加することにより読み出し可能である。
【００５７】
セルウェル１０３内には、選択ゲートトランジスタＳＧＤＴｒと選択ゲートトランジスタＳＧＳＴｒも形成されている。
【００５８】
選択ゲートトランジスタＳＧＤＴｒは、拡散層１０４で構成されたソース、ドレインと、電気的に接続された二層構造の選択ゲート線ＳＧＤから構成されている。この選択ゲートトランジスタＳＧＤＴｒのドレインは、コンタクト電極１０８、メタル配線層１０９、配線間電極１１０を介してビット線ＢＬに接続されている。選択ゲートトランジスタＳＧＤＴｒは、選択ゲート線ＳＧＤにロウデコーダ２から電圧が印加されることにより制御される。
【００５９】
選択ゲートトランジスタＳＧＳＴｒは、拡散層１０４で構成されたソース、ドレインと、電気的に接続された二層構造の選択ゲート線ＳＧＳから構成されている。この選択ゲートトランジスタＳＧＳＴｒのソースは、コンタクト電極１１１を介してソース線ＳＲＣに接続されている。選択ゲートトランジスタＳＧＳＴｒは、選択ゲート線ＳＧＳにロウデコーダ２から電圧が印加されることにより制御される。
【００６０】
ソース側選択ゲートトランジスタＳＧＳＴｒのドレインとドレイン側選択ゲートＳＧＤＴｒのソースの間には、複数のメモリセルＭがソースとドレインを共有して直列に接続されている。この直列に接続された、ソース線側選択ゲートトランジスタＳＧＳＴｒと直列接続された複数のメモリセルＭと及びドレイン側選択ゲートトランジスタＳＧＤＴｒとでＮＡＮＤストリングを形成する。
【００６１】
なお、選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒに隣接するメモリセルＭは、本実施例では、誤書き込み防止用のダミーセルに設定されている。書き込み動作時には、このダミーセルのワード線ＷＬには、他の選択ワード線ＷＬ、非選択ワード線ＷＬよりの低い電圧が印加される。
【００６２】
以上のように、制御回路３、９、１０、１１、７は、制御ゲートＣＧ（ワード線）、セルウェル、ソース線、およびビット線に印加する電圧を制御して、メモリセルＭの動作を制御する。
【００６３】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の書き込み動作について説明する。ＮＡＮＤ型フラッシュメモリにおいては、書き込み対象のメモリセルが所望のレベルまで書き込まれるまで、書き込み電圧Ｖｐｇｍを少しずつ増加させながら、書き込みパルス印加とベリファイリードを繰り返す、ステップアップ書き込み方式が用いられる。
【００６４】
図５Ａは、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。簡単のため、ステップアップ書き込みにおける、書き込みパルス印加とベリファイリード動作を２回繰り返す分だけ示している。
【００６５】
図５Ａに示すように、先ず、書き込みパルス期間Ｔ１において、ビット線制御回路３によって、ページ内の書き込み対象のメモリセルＭに繋がるビット線ＢＬには０Ｖが、書き込み対象でないメモリセルＭ(すなわち書き込みインヒビットのメモリセルＭ)に繋がるビット線ＢＬにはＶｄｄ（１〜３Ｖ程度）が印加される。またソース線ＳＲＣにはＶｓｒｃ（1〜３Ｖ程度）が印加される。その時、書き込みインヒビットのメモリセルＭを有するＮＡＮＤストリングにＶｄｄを転送するために、ドレイン側選択ゲート線ＳＧＤには４〜５Ｖの電圧が印加される。
【００６６】
引き続き、制御ゲート電位制御回路９、ロウデコーダ２により、選択ゲート線ＳＧＤ及びＳＧＳが０〜Ｖｄｄ間の中間電位のＶｓｇｄとＶｓｇｓにそれぞれ設定される。続いて、制御ゲート電位制御回路９、ロウデコーダ２により、選択ワード線ＷＬｎには書き込み電圧Ｖｐｇｍ（例えば、１０〜２５Ｖ程度）が、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には非選択ワード線電圧Ｖｐａｓｓ１（例えば５〜１０Ｖ程度）が、さらに、その他の非選択ワード線ＷＬｎ＋２、ＷＬｎ−２等には非選択ワード線電圧Ｖｐａｓｓ２（例えば５〜１０Ｖ程度）が、印加される。
【００６７】
これにより、書き込み対象のメモリセルＭにおいては、制御ゲートＣＧには書き込み電圧Ｖｐｇｍが、チャネルにはビット線ＢＬを介して０Ｖが印加され、チャネルから浮遊ゲートＦＧに高電界によるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流による電子注入が発生する。すなわち書き込み動作が行われる。
【００６８】
一方、書き込みインヒビットのメモリセルＭにおいては、選択ゲートトランジスタＳＧＳＴｒとＳＧＤＴｒの双方がオフするため、ＮＡＮＤストリング内のチャネルはフローティングになる。非選択ワード線に印加した非選択ワード線電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２、および選択ワード線に印加した書き込み電圧Ｖｐｇｍによって、フローティングのＮＡＮＤストリング内のチャネルの電位は４〜７Ｖ程度にブーストされる。従って、書き込みインヒビットのメモリセルにおいては、制御ゲートＣＧに書き込み電圧Ｖｐｇｍが印加されているが、電界が不十分なためＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流による浮遊ゲートへの電子注入は行われない。すなわち、書き込み動作は行われない。
【００６９】
なお、非選択ワード線電圧Ｖｐａｓｓ１と非選択ワード線電圧Ｖｐａｓｓ２は、同じ電圧としてもよいし、必要に応じて異なる電圧に設定してもよい。４０ｎｍ世代以降の微細化されたＮＡＮＤ型フラッシュメモリにおいては、書き込み対象メモリセルＭの浮遊ゲートと隣接メモリセルＭの制御ゲートＣＧとの間の容量カップリングも無視できず、選択ワード線に隣接する非選択ワード線に印加する電圧Ｖｐａｓｓ１を、非選択ワード線電圧Ｖｐａｓｓ２よりも高く設定することで、選択ワード線の書き込みをアシストすることができる。
【００７０】
ダミーワード線ＷＬには０Ｖと非選択ワード線電圧Ｖｐａｓｓ２の中間電圧Ｖｄｙが印加される。これにより、ブーストされたＮＡＮＤストリング内チャネル端部で発生するＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）による、ＮＡＮＤストリング端部メモリセルＭに発生する誤書き込みを抑制することができる。
【００７１】
上述した様に、書き込みパルス期間Ｔ１において、書き込み対象のメモリセルＭに接続されたビット線ＢＬには、ビット線制御回路３により、０Ｖが印加される。クイックパスライト方式と呼ばれる書き込み方式を用いる場合は、ベリファイレベルよりも少し低い、クイックパスライト用ベリファイレベルをしきい値が超えた書き込み対象のメモリセルＭに接続されたビット線ＢＬには、Ｖｑｐｗ(例えば１Ｖ程度)が印加される。こうすることにより、クイックパスライト用ベリファイレベルをしきい値が越えた後は、書き込みを抑制することが出来るため、より狭いしきい値分布をつくることが可能となる。
【００７２】
このようにして、制御回路３、９、１０、１１、７は、書き込み動作時に、制御ゲートＣＧ（ワード線）、セルウェル、ソース線、およびビット線に印加する電圧を制御して、ページ内の書き込み対象のメモリセルＭに対してのみ書き込み動作を行う。
【００７３】
ところで、書き込みパルス期間Ｔ１に、書き込み電圧Ｖｐｇｍを印加することで、メモリセルＭのトンネル酸化膜（セルウェルと浮遊ゲートＦＧとの間に設けられた酸化膜または窒化された酸化膜）中に存在する多数の電子トラップは電子を捕獲する。書き込みパルス期間Ｔ１が終了し、書き込み電圧Ｖｐｇｍの印加をやめて放置すると、電荷を捕獲した電子トラップから、そのトラップの時定数に従って電子の放出（デトラップ）が起こる。時定数が長いトラップも存在するため、数ｕｓ〜数ｍｓの時間のうちには電子を放出できないトラップも多く存在する。
【００７４】
次に、デトラップ期間Ｔ２において、ソース電位制御回路１１およびウェル電位制御回路１０により、ソース線ＳＲＣおよびセルウェルを０Ｖに維持する。この状態で、制御ゲート電位制御回路９、ロウデコーダ２により、選択ワード線ＷＬｎに負電圧Ｖｄｔｐ（例えば、−２〜−１０Ｖ程度）、非選択ワード線に０Ｖを印加する。ビット線は、ビット線制御回路３により０Ｖが印加されるか、またはフローティングにされる。
【００７５】
すなわち、制御回路３、９、１０、１１、７は、ベリファイリード動作を行う前に、セルウェルに第３の電圧（０Ｖ）を印加するとともに制御ゲートＣＧに該第３の電圧よりも低い負の第４の電圧（Ｖｄｔｐ）を印加することにより、制御ゲートＣＧとセルウェルとの間に書き込み電圧とは逆極性であり書き込み電圧Ｖｐｇｍよりも絶対値が小さいデトラップ電圧Ｖｄｔｐ圧を印加する。
【００７６】
これにより、書き込みパルス期間Ｔ１にトンネル酸化膜中の電子トラップに捕獲された電子のデトラップを促進し、次のベリファイリード期間Ｔ３に行われるベリファイリードを行う時に、トンネル酸化膜中の電子トラップに捕獲されている電子の数減らすことができる。すなわち、ベリファイリード時におけるトンネル酸化膜中の電子トラップに捕獲された電子数を、書き込み動作から十分に時間が経過して電子を放出（デトラップ）しきったところで行われる通常リード動作時と同じ定常状態のトラップ電子捕獲数に近づけることができる。
【００７７】
なお、浮遊ゲートＦＧに蓄積された電荷が放電されないように、デトラップ電圧Ｖｄｔｐは、消去動作時に制御ゲートＣＧとセルウェルとの間に印加する消去電圧よりも絶対値が十分小さく設定される。また、ＮＡＮＤストリング内の非選択メモリセルＭに余計なディスターブがかかるのを防ぐため、非選択ワード線にはセルウェルと同じ電圧（本実施例の場合は０Ｖ）をデトラップ期間Ｔ２の間は印加しておくことが好ましい。
【００７８】
続いて、ベリファイリード期間Ｔ３において、ベリファイリード動作が行われる。ソース電位制御回路１１およびウェル電位制御回路１０により、ソース線ＳＲＣおよびセルウェルはベリファイリード期間Ｔ３を通して０Ｖに維持されている。まず、制御ゲート電位制御回路９、ロウデコーダ２により、選択ゲート線ＳＧＳ及びＳＧＤには、選択ゲートトランジスタＳＧＳＴｒおよびＳＧＤＴｒをオンさせる電圧Ｖｓｇ（例えば、４〜５Ｖ）が印加される。
【００７９】
次に、制御ゲート電位制御回路９、ロウデコーダ２により、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には読み出し電圧Ｖｒｅａｄ２が、ＷＬｎ＋２、ＷＬｎ−２等の非選択ワード線には読み出し電圧Ｖｒｅａｄ１が印加される。これにより、非選択ワード線に接続されたメモリセルＭは全て十分にオンした状態になる。選択ワード線ＷＬｎには、ベリファイレベルＶｖｆｙが印加される。
【００８０】
なお、読み出し電圧Ｖｒｅａｄ１と読み出し電圧Ｖｒｅａｄ２とは、通常、同じ電位に設定される。４０ｎｍ世代以降の微細化されたＮＡＮＤ型フラッシュメモリにおいては、顕著になる選択セルワード線と隣接セルの浮遊ゲート間の容量カップリングによる、隣接セルの駆動力低下を補うために、読み出し電圧Ｖｒｅａｄ１とＶｒｅａｄ２を変えてもよい。
【００８１】
続いて、このベリファイリード期間Ｔ３において、ビット線制御回路３により、読み出しのための電圧Ｖｂｌ（例えば、０．５Ｖ程度）が印加され、その時にメモリセルＭに流れる電流がビット線制御回路３に含まれているセンス回路によりセンスされ、ベリファイ対象のメモリセルＭのしきい値がベリファイレベルＶｖｆｙよりも高いか低いかが判断される。
【００８２】
本実施例では、一つのメモリセルに３ビット（８値）を記憶する場合を想定しており、その場合、ベリファイ電圧Ｖｖｆｙを７回変更してセンス動作が繰り返される。
【００８３】
このようにして、選択ワード線ＷＬｎが接続されたメモリセルＭのしきい値電圧とベリファイ電圧Ｖｖｆｙとの大小関係が、ビット線制御回路３によりセンスされ、このセンス結果に応じたデータが、ビット線制御回路３に含まれているラッチ回路にラッチされる。その後、ベリファイ回路１２は、該ラッチされたデータに基づいて、ページ内において書き込み対象である全てのメモリセル、もしくは予め設定された許容ビット数または許容バイト数を残して全てのメモリセルのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか）、すなわち書き込みベリファイパスかどうかを判断する。
【００８４】
ここで、既述のように、デトラップ期間Ｔ２において、トンネル酸化膜の電子トラップに捕獲された電子をデトラップさせている。したがって、ベリファイリード時にトラップに捕獲されている電子の数は、通常リード動作時の定常状態のトラップ電子数に近づく。これにより、ベリファイリードと通常リードを、同じしきい値電圧で行うことが出来るメモリセルの数を増し、異なるしきい値電圧で行うことになるメモリセルの数を減らすことができる。すなわち、ベリファイリードと通常リードで異なるしきい値電圧で行うことに起因する既述のベリファイノイズが低減される。
【００８５】
以降、ベリファイ回路１２によって書き込みベリファイパスと判断されなかった場合、書き込み電圧ＶｐｇｍをΔＶｐｇｍだけ上昇させて、期間Ｔ１〜Ｔ３と同様な動作を繰り返す。予め設定された所定回数繰り返しても書き込みベリファイパスとならなかった場合は、書き込みＮＧとして書き込み動作を終了する。
【００８６】
一方、書き込みベリファイパスの場合には、書き込みパスとして当該ページに対する書き込み動作を終了する。
【００８７】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、書き込みパルスを印加した後、ベリファイリード動作を行う前に、消去が起こらない程度の書き込みパルスとは極性が異なる電圧パルスを印加する。
【００８８】
これにより、ベリファイリード時のトラップ電子数を通常のリード動作時の定常状態におけるトラップ電子数に近づけることができて、ベリファイノイズが低減される。これにより、メモリセルのしきい値電圧の分布幅のベリファイノイズによる拡大を抑制することができる。
【００８９】
次に、ＮＡＮＤ型フラッシュメモリ１００の読み出し動作について説明する。
【００９０】
ここで、図５Ｂは、本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【００９１】
図５Ｂに示すように、読み出し動作時の各波形は、図５Ａのベリファイリード期間Ｔ３の波形と同様であり、読み出し動作中に行われる詳細な各動作も、ベリファイリード動作中に行われる詳細な各動作と同様である。本実施例では、選択ワード線の電圧を、小さい方から順次７段階のリファレンスレベルＶｃｇｒｖに変更しているが、小さい方から順次変更しない場合もある。
【００９２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ベリファイノイズによるメモリセルのしきい値電圧の分布幅の拡大を抑制することができる。
【００９３】
浮遊ゲート型のＮＡＮＤ型フラッシュメモリにおいては、通常、ベリファイノイズはトンネル酸化膜中の電子トラップに起因する。そのため、本実施例では電子トラップを用いて説明したが、トラップの種類は電子トラップに限らない。正孔トラップに起因するベリファイノイズに対しても本実施例は同じ効果が得られる。
【実施例２】
【００９４】
実施例１では、特に、メモリセルのトンネル酸化膜中のトラップに捕獲された電荷のデトラップを促進するために、選択ゲート線（制御ゲート）に負電圧を印加する場合について述べた。
【００９５】
一般的に、ＮＡＮＤ型フラッシュメモリでは、ウェル分離が必要となり回路面積の増加を招く負電圧は使用されていない。しかし、メモリセルが形成されたウェルの電位を上昇させて、実効的に選択ワード線に負電圧を印加した場合と同等の状況を作り出すことができる。
【００９６】
そこで、本実施例では、特に、該トンネル酸化膜中のトラップに捕獲された電荷のデトラップを促進するために、該メモリセルが形成されたウェルの電位を上昇させる方法を用いる場合について述べる。
【００９７】
本実施例２で示す方法は、実施例１と同様に、例えば、図１に示すＮＡＮＤ型フラッシュメモリ１００により実施される。また、ＮＡＮＤ型フラッシュメモリ１００の読み出し動作は、実施例１の読み出し動作と同様である。
【００９８】
図６は、ＮＡＮＤ型フラッシュメモリ１００の本実施例２に係る書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。簡単のため、ステップアップ書き込みにおける、書き込みパルス印加とベリファイリード動作を２回繰り返す分だけ示している。
【００９９】
図６に示す実施例２に係る書き込み動作（電圧波形）は、デトラップ期間Ｔ２とＴ５において、図５Ａに示す実施例１に係る書き込み動作と異なる。他の期間（Ｔ１、Ｔ３、Ｔ４、Ｔ６）の動作（電圧波形）は同じである。
【０１００】
図６に示すように、書き込みパルス期間Ｔ１の後、デトラップ期間Ｔ２において、ソース電位制御回路１１およびウェル電位制御回路１０により、ソース線ＳＲＣおよびセルウェルの電位を、消去が起こらない程度の電圧Ｖｄｔｐ（例えば２〜１０Ｖ程度）まで上昇させる。
【０１０１】
その時、ビット線および選択ゲート線ＳＧＤとＳＧＳはフローティング状態にしておく。ビット線は、セルウェル内の拡散層１０４、コンタクト電極１０８、メタル配線層１０９、配線間電極１１０を介して、セルウェルの電圧Ｖｄｔｐとほぼ同程度の電位まで充電される。選択ゲート線ＳＧＤとＳＧＳは、セルウェルとの容量カップリングにより、その電位がＶｄｔｐ程度まで上昇する。よって、選択ゲートトランジスタＳＧＤＴｒとＳＧＳＴｒのゲート酸化膜に大きな電圧が印加されて酸化膜破壊に至ることはない。
【０１０２】
この状態で、制御ゲート電位制御回路９、ロウデコーダ２により、選択ワード線ＷＬｎのみに０Ｖを印加し、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１、ＷＬｎ＋２、ＷＬｎ−２、・・・、および、ダミーワード線ＷＬには電圧Ｖｄｔｐを印加する。
【０１０３】
すなわち、制御回路３、９、１０、１１、７は、ベリファイリード動作を行う前に、制御ゲートＣＧに第３の電圧（０Ｖ）を印加するとともに、セルウェルに該第３の電圧よりも高い正の第４の電圧Ｖｄｔｐを印加することにより、、選択ワード線がつながる選択されたメモリセルについては、制御ゲート間とセルウェル間に、書き込み電圧Ｖｐｇｍと反対の極性の電圧Ｖｄｔｐを印加することができる。その他のワード線がつながるメモリセルにおいては、制御ゲートとセルウェルの電位が同じとなるために、しきい値電圧の変化をもたらすディスターブは発生しない。
【０１０４】
なお、本実施例においては、選択ワード線以外のワード線には電圧Ｖｄｔｐを印加したが、メモリセルにディスターブを発生させない範囲でＶｄｔｐとは多少異なる電圧を印加してもよいし、選択ワード線と同じく０Ｖを印加しておいてもよい。また、本実施例では、図６に示されるようにセルウェルとソース線ＳＲＣとは、同電位に設定されているが、ソース線ＳＲＣの電位をセルウェルよりも多少高くしてもよい。既述のように、ソース線ＳＲＣは、セルウェル内のｎ＋拡散層１０４を介して、セルウェルに接続されているため、接合が順バイアスになるセルウェルよりも低い電圧を印加することは避けなければならない。
【０１０５】
以降は、実施例１と同様に、ベリファイリード期間Ｔ３およびＴ６において、ベリファイリードが実施される。
【０１０６】
以上のように、書き込みパルス期間において書き込みパルスを印加した後、ベリファイリード期間にベリファイリード動作を行う前のデトラップ期間において、書き込み対象のメモリセルの制御ゲートとセルウェル間に、書き込み電圧Ｖｐｇｍと逆極性でかつ消去動作が起こらない程度の電圧を印加する。これにより、書き込みパルス期間において、書き込み電圧Ｖｐｇｍによってトンネル酸化膜の電子トラップに捕獲された電子のデトラップを促進させることができる。その結果、デトラップ期間に続くベリファイリード期間におけるトラップに捕獲されている電子の数を、通常リード動作時の定常状態のトラップ電子数に近づけることができる。
【０１０７】
これにより、ベリファイリードと通常リードを、同じしきい値電圧で行うことが出来るメモリセルの数を増し、異なるしきい値電圧で行うことになるメモリセルの数を減らすことができる。すなわち、ベリファイリードと通常リードで異なるしきい値電圧で行うことに起因する既述のベリファイノイズが低減される。すなわち、メモリセルのしきい値電圧の分布幅のベリファイノイズによる拡大を抑制することができる。
【０１０８】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルのしきい値電圧の分布幅の拡大を抑制することができる。
【０１０９】
浮遊ゲート型のＮＡＮＤ型フラッシュメモリにおいては、通常、ベリファイノイズはトンネル酸化膜中の電子トラップに起因する。そのため、本実施例では電子トラップを用いて説明したが、トラップの種類は電子トラップに限らない。正孔トラップに起因するベリファイノイズに対しても本実施例は同じ効果が得られる。
【実施例３】
【０１１０】
本実施例３では、負のしきい値電圧領域にも、消去分布も含めて2つ以上のしきい値電圧分布を形成し、負のしきい値電圧読み出し（ネガティブリード）を行うＮＡＮＤ型フラッシュメモリに本発明を適用した場合について説明する。
【０１１１】
なお、本実施例３で示す方法は、実施例１と同様に、例えば、図１に示すＮＡＮＤ型フラッシュメモリ１００により実施される。
【０１１２】
図７Ａは、ＮＡＮＤ型フラッシュメモリ１００の本実施例３に係る書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。簡単のため、ステップアップ書き込みにおける、書き込みパルス印加とベリファイリード動作を２回繰り返す分だけ示している。
【０１１３】
図７Ａに示す実施例３に係る書き込み動作（電圧波形）は、ベリファイリード期間Ｔ３およびＴ６において、図６に示す実施例２に係る書き込み動作と異なる。他の期間（Ｔ１、Ｔ２、Ｔ４、Ｔ５）の動作（電圧波形）は同じである。
【０１１４】
図７Ａに示すように、デトラップ期間Ｔ２およびＴ５の後、ベリファイリード期間Ｔ３およびＴ６において、ソース電位制御回路１１およびウェル電位制御回路１０により、ソース線ＳＲＣおよびセルウェルに電圧Ｖｗｅｌｌ（１〜３Ｖ）を印加する。本実施例では、図７Ａに示されるようにセルウェルとソース線ＳＲＣとは、同電位に設定されているが、ソース線ＳＲＣの電位をセルウェルよりも多少高くしてもよい。既述のように、ソース線ＳＲＣは、セルウェル内のｎ＋拡散層１０４を介して、セルウェルに接続されているため、接合が順バイアスになるセルウェルよりも低い電圧を印加することは避けなければならない。
【０１１５】
制御ゲート電位制御回路９、ロウデコーダ２により、選択ゲート線ＳＧＳ及びＳＧＤには、選択ゲートトランジスタＳＧＳＴｒおよびＳＧＤＴｒをオンさせる電圧Ｖｓｇ＋Ｖｗｅｌｌ（ＶｓｇよりもＶｗｅｌｌだけ高い）が印加される。
【０１１６】
制御ゲート電位制御回路９、ロウデコーダ２により、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には読み出し電圧Ｖｒｅａｄ２＋Ｖｗｅｌｌ（Ｖｒｅａｄ２よりも電圧Ｖｗｅｌｌだけ高い）、その他の非選択ワード線ＷＬｎ＋２、ＷＬｎ−２等には読み出し電圧Ｖｒｅａｄ１＋Ｖｗｅｌｌ（Ｖｒｅａｄ１よりもＶｗｅｌｌだけ高い）が印加される。これにより、非選択ワード線に接続されたメモリセルＭは全て十分にオンした状態になる。選択ワード線ＷＬｎには、ベリファイレベルＶｖｆｙが印加される。
【０１１７】
なお、読み出し電圧Ｖｒｅａｄ１と読み出し電圧Ｖｒｅａｄ２とは、通常、同じ電位に設定される。４０ｎｍ世代以降の微細化されたＮＡＮＤ型フラッシュメモリにおいては、顕著になる選択セルワード線と隣接セルの浮遊ゲート間の容量カップリングによる、隣接セルの駆動力低下を補うために、読み出し電圧Ｖｒｅａｄ１とＶｒｅａｄ２を変えてもよい。
【０１１８】
ビット線制御回路３により、読み出しのための電圧Ｖｂｌ＋Ｖｗｅｌｌ（ＶｂｌよりもＶｗｅｌｌだけ高い）が印加される。その時にメモリセルＭに流れる電流がビット線制御回路３に含まれているセンス回路によりセンスされ、ベリファイ対象のメモリセルＭのしきい値がベリファイレベルＶｖｆｙよりも高いか低いかが判断される。
【０１１９】
本実施例では、一つのメモリセルに３ビット（８値）を記憶する場合を想定しており、その場合、ベリファイ電圧Ｖｖｆｙを７回変更してセンス動作が繰り返される。
【０１２０】
このようにして、選択ワード線ＷＬｎが接続されたメモリセルＭのしきい値電圧とベリファイ電圧Ｖｖｆｙとの大小関係が、ビット線制御回路３によりセンスされ、このセンス結果に応じたデータが、ビット線制御回路３に含まれているラッチ回路にラッチされる。
【０１２１】
本実施例では、セルウェル及びセルソース線ＳＲＣで電位をＶｗｅｌｌに持ち上げており、そのＶｗｅｌｌよりも低い電圧を選択ＷＬｎに印加した場合は、実効的に負のベリファイ電圧でセンス動作を行うことができる。すなわち負のしきい値電圧を読み出すことができる。
【０１２２】
その後、ベリファイ回路１２は、該ラッチされたデータに基づいて、ページ内において書き込み対象である全てのメモリセル、もしくは予め設定された許容ビット数または許容バイト数を残して全てのメモリセルのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか）をベリファイする。
【０１２３】
なお、実施例２と同様に、デトラップ期間Ｔ２およびＴ５において、トンネル酸化膜の電子トラップ捕獲された電子をデトラップさせている。したがって、ベリファイリード時にトラップに捕獲されている電子の数は、通常リード動作時の定常状態におけるトラップ電子数に近づく。
【０１２４】
これにより、ベリファイリードと通常リードを、同じしきい値電圧で行うことが出来るメモリセルの数を増し、異なるしきい値電圧で行うことになるメモリセルの数を減らすことができる。すなわち、ベリファイリードと通常リードで異なるしきい値電圧で行うことに起因する既述のベリファイノイズが低減される。
【０１２５】
次に、ＮＡＮＤ型フラッシュメモリ１００の実施例３に係る読み出し動作について説明する。
【０１２６】
ここで、図７Ｂは、ＮＡＮＤ型フラッシュメモリ１００の本実施例３に係る読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【０１２７】
図７Ｂに示すように、読み出し動作時の各波形は、図７Ａのベリファイリード期間Ｔ３およびＴ６の波形と同様であり、読み出し動作中に行われる各詳細動作も、ベリファイリード動作中に行われる各詳細動作と同様である。本実施例では、選択ワード線の電圧を、小さい方から順次７段階のリファレンスレベルＶｃｇｒｖに変更しているが、小さい方から順次変更しない場合もある。
【０１２８】
既述のように、制御回路３、９、１０、１１、７は、ベリファイリード動作時に、負のしきい値電圧を読み出すために、該第４の電圧Ｖｄｔｐよりも低い正の第５の電圧Ｖｗｅｌｌ（１〜３Ｖ）をセルウェルに印加する。そして、図７Ｂに示すように、制御回路３、９、１０、１１、７は、通常のリード動作に、該第５の電圧Ｖｗｅｌｌをセルウェルに印加する。すなわち、デトラップ期間Ｔ２およびＴ５においてセルウェルに印加される電圧Ｖｄｔｐよりも、通常のリード動作時においてセルウェルに印加される電圧Ｖｗｅｌｌの方が低く設定されている。
【０１２９】
以上のように、書き込みパルスを印加した後、ベリファイリード動作を行う前に、消去が起こらない程度の書き込みパルスとは極性が異なる電圧パルスを印加する。
【０１３０】
これにより、ベリファイリード時のトラップ電子数を通常のリード動作時の定常状態におけるトラップ電子数に近づけることができて、ベリファイノイズが低減される。これにより、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルのしきい値電圧の分布幅のベリファイノイズによる拡大を抑制することができる。
【０１３１】
浮遊ゲート型のＮＡＮＤ型フラッシュメモリにおいては、通常、ベリファイノイズはトンネル酸化膜中の電子トラップに起因する。そのため、本実施例では電子トラップを用いて説明したが、トラップの種類は電子トラップに限らない。正孔トラップに起因するベリファイノイズに対しても本実施例は同じ効果が得られる。
【実施例４】
【０１３２】
既述の実施例１ないし３においては、特に、ＮＡＮＤ型フラッシュメモリの書き込み動作および読み出し動作の例に関して説明した。
【０１３３】
本実施例４においては、特に、ＮＡＮＤ型フラッシュメモリの消去動作の一例について説明する。
【０１３４】
図８は、ＮＡＮＤ型フラッシュメモリ１００の本実施例４に係る消去動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。なお、簡単のため、消去パルス１回分のみの波形を示している。また、ワード線、選択ゲート線、ソース線の波形は選択されているブロックの波形のみを示している。
【０１３５】
図８に示すように、先ず、消去パルス期間Ｔ７において、制御ゲート電位制御回路９、ロウデコーダ２により、ワード線ＷＬ、ダミーワード線ＷＬの電位を０Ｖに維持する。なお、例えば、点線で示すように、ワード線ＷＬ、ダミーワード線ＷＬの電位を０．５Ｖ程度に上昇させてもよい。そうすることで、非選択ブロックのロウデコーダ２内の、オフしているワード線電圧転送用ｎチャネル型トランジスタに基板バイアスをかけることができて、カットオフ特性を改善することができる。
【０１３６】
また、既述のように、ソース線ＳＲＣおよびビット線ＢＬはｎ＋拡散層を介してセルウェルに接続されている。ウェル電位制御回路１０によりセルウェルを電圧Ｖｅｒａに充電すると、ｐ型のセルウェルとｎ型の拡散層の接合を通じて、ソース線ＳＲＣとビット線ＢＬが充電され、その電位が電圧Ｖｅｒａ程度まで上昇する。
【０１３７】
また、消去パルス期間Ｔ７において、選択ゲートトランジスタＳＧＳＴｒおよびＳＧＤＴｒのゲート酸化膜とセルウェルとの間で大きな電圧が印加されて破壊されるのを防ぐために、制御ゲート電位制御回路９、ロウデコーダ２により、選択ゲートＳＧＳ、ＳＧＤはフローティング状態にされる。これにより、選択ゲートＳＧＳ、ＳＧＤの電位は、セルウェル、ソース線ＳＲＣ、ビット線ＢＬとのカップリングにより、電圧Ｖｅｒａ程度まで上昇する。
【０１３８】
このようにして、ワード線ＷＬ（制御ゲートＣＧ）とウェルとの間に、負の高電圧である消去電圧Ｖｅｒａを印加することにより、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流が発生し、浮遊ゲートＦＧからセルウェルに電子が引き抜かれる。これにより、ワード線およびダミーワード線が接続されたメモリセルＭのしきい値電圧が下がる（すなわち、消去される）。
【０１３９】
すなわち、制御回路３、９、１０、１１、７は、消去動作時に、制御ゲートＣＧとウェルとの間に、消去電圧Ｖｅｒａを印加することにより、浮遊ゲートＦＧから電荷を引き抜く。消去動作は、通常ブロック単位、すなわちＮＡＮＤストリング内に存在する全ておワード線につながるメモリセルＭに対して同時に行われる。
【０１４０】
続いて、デトラップ期間Ｔ８において、消去電圧Ｖｅｒａを印加することでトンネル酸化膜中の電荷トラップに捕獲された電荷を引き抜く動作が行われる。
【０１４１】
ソース電位制御回路１１およびウェル電位制御回路１０により、ソース線ＳＲＣおよびセルウェルは０Ｖに維持される。ビット線制御回路３により、ビット線ＢＬの電位は０Ｖに維持される。
【０１４２】
さらに、制御ゲート電位制御回路９、ロウデコーダ２により、ドレイン側選択ゲート線ＳＧＤには０Ｖが、ソース側選択ゲート線ＳＧＳには、選択ゲートトランジスタＳＧＳＴｒをオンさせる電圧Ｖｄｄが印加される。これにより、ＮＡＮＤストリングのチャネルにはソース線から０Ｖが転送される。本例では、ＳＧＳＴｒをオンさせて、ソース線側から０Ｖを転送したが、逆にＳＧＤＴｒをオンさせて、ビット線から０Ｖを転送してもよい。
【０１４３】
この状態で、制御ゲート電位制御回路９、ロウデコーダ２により、ダミーワード線ＷＬ以外のワード線ＷＬに電圧Ｖｄｔｐ（例えば、３〜８Ｖ）を印加する。本実施例では、ダミーワード線には電圧Ｖｄｔｐを印加していないが、他のワード線と同様に印加してもよい。
【０１４４】
すなわち、制御回路３、９、１０、１１、７は、ベリファイリード動作を行う前に、制御ゲートＣＧとセルウェルとの間に消去電圧Ｖｅｒａとは逆極性であり書き込み電圧よりも絶対値が小さいデトラップ電圧Ｖｄｔｐを印加する。
【０１４５】
これにより、消去電圧Ｖｅｒａによってトンネル酸化膜（セルウェルと浮遊ゲートＦＧとの間に設けられた酸化膜または窒化された酸化膜）の電子トラップまたは正孔トラップに捕獲された電荷のデトラップを促進させることができる。すなわち、消去ベリファイリード時（次のベリファイリード期間Ｔ９）のトラップ電荷数を、通常リード動作時と同様の定常状態のトラップ電荷数に近づけることができる。
【０１４６】
なお、浮遊ゲートＦＧに電荷が充電されないように、デトラップ電圧Ｖｄｔｐは、書き込み作時に制御ゲートＣＧとセルウェルとの間に印加する書き込み電圧よりも絶対値が小さく設定される。
【０１４７】
続いて、ベリファイリード期間Ｔ９において、所望のしきい値以下に消去されているかどうかを確認するために、消去ベリファイ動作が行われる。本実施例では、消去ベリファイ動作は、偶数列（ｅｖｅｎ）のビット線ＢＬにつながるメモリセルに対してと、奇数列（ｏｄｄ）のビット線ＢＬにつながるメモリセルに対してと、２回に分けて行われる。
【０１４８】
ウェル電位制御回路１０により、セルウェルは、ベリファイリード期間Ｔ９を通して、０Ｖに維持される。
【０１４９】
まず、ビット線制御回路３により、消去ベリファイの対象の偶数列（ｅｖｅｎ）のビット線ＢＬには０Ｖが印加され、消去ベリファイの対象でない奇数列（ｏｄｄ）のビット線ＢＬには電圧Ｖｄｄ（例えば２〜３Ｖ）が印加される。この奇数列（ｏｄｄ）ビット線は、偶数列（ｅｖｅｎ）ビット線の消去ベリファイ読み出し動作を行う上で、シールド線として働く。
【０１５０】
さらに、ソース電位制御回路１１によりソース線ＳＲＣには電源電圧Ｖｄｄが印加され、制御ゲート電位制御回路９およびロウデコーダ２により、ソース側選択ゲート線ＳＧＳには電圧Ｖｓｇ（例えば４〜５Ｖ）が印加される。これにより、選択ゲートトランジスタＳＧＳＴｒがオンして、ソース線からＮＡＮＤストリングに電圧Ｖｄｄが転送される。
【０１５１】
制御ゲート電位制御回路９、ロウデコーダ２により、ダミーワード線ＷＬには読み出し電圧Ｖｒｅａｄ（３〜６Ｖ）が印加される。これにより、ダミーワード線ＷＬがゲートに接続されたメモリセルＭは十分にオンした状態になる。
【０１５２】
制御ゲート電位制御回路９、ロウデコーダ２により、ダミーワード線ＷＬ以外のワード線ＷＬｎには消去ベリファイ電圧Ｖｅｖｆｙが印加される。
【０１５３】
続いて、ビット線制御回路３により、消去ベリファイの対象の偶数列（ｅｖｅｎ）のビット線ＢＬをフローティングにし、制御ゲート電位制御回路９およびロウデコーダ２により、ドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇが印加される。これによって、選択ゲートトランジスタＳＧＤＴｒがオンし、消去ベリファイの対象になる偶数列（ｅｖｅｎ）のビット線ＢＬは、ＮＡＮＤストリング内のメモリセルのしきい値電圧に応じた電圧に充電される。
【０１５４】
この偶数列（ｅｖｅｎ）ビット線の充電レベルが、ビット線制御回路３に含まれているセンス回路によりセンスされ、消去ベリファイ対象のメモリセルが十分に消去されているか（所望の電圧以下のしきい値電圧になっているか）が判断される。
【０１５５】
引き続いて、奇数列（ｏｄｄ）のビット線の消去ベリファイ動作が行われるが、偶数列（ｅｖｅｎ）ビット線／奇数列（ｏｄｄ）線の動作が逆になる以外、他の信号の動作波形は偶数列（ｅｖｅｎ）ビット線の消去ベリファイ動作と同じである。
【０１５６】
このようにして、消去対象のブロック内のメモリセルＭのしきい値電圧と消去ベリファイ電圧Ｖｅｖｆｙとの大小関係に応じたビット線ＢＬの電位が、ビット線制御回路３によりセンスされ、このセンス結果に応じたデータが、ビット線制御回路３にラッチされる。
【０１５７】
その後、ベリファイ回路１２は、該ラッチされたデータに基づいて、ページ内において消去対象である全てのメモリセル、もしくは予め設定された許容ビット数または許容バイト数を残して全てのメモリセルが消去されているか、すなわち消去ベリファイパスかどうかを判断する。
【０１５８】
ここで、既述のように、デトラップ期間Ｔ８において、トンネル酸化膜の電子トラップまたは正孔トラップに捕獲された電荷をデトラップさせている。したがって、消去ベリファイリード時にトラップに捕獲されている電荷の数は、通常リード動作時の定常状態におけるトラップ電荷数に近づく。これにより、消去ベリファイリードと通常リードを、同じしきい値電圧で行うことが出来るメモリセルの数を増し、異なるしきい値電圧で行うことになるメモリセルの数を減らすことができる。すなわち、消去ベリファイリードと通常リードで異なるしきい値電圧で行うことに起因する既述のベリファイノイズが低減される。
【０１５９】
以降、ベリファイ回路１２によって消去ベリファイパスと判断されなかった場合、消去電圧ＶｅｒａをΔＶｅｒａ(例えば１Ｖ)だけ上昇させて、期間Ｔ７〜Ｔ９と同様な動作を繰り返す。予め設定された所定回数繰り返しても消去ベリファイパスとならなかった場合は、消去ＮＧとして消去動作を終了する。
【０１６０】
一方、消去ベリファイパスである場合には、消去パスとして当該ページに対する消去動作を終了する。
【０１６１】
以上のように、書き込みパルスを印加した後、ベリファイリード動作を行う前に、書き込みが起こらない程度の消去パルスとは極性が異なる電圧パルスを印加する。
【０１６２】
これにより、ベリファイリード時と通常のリード動作時でトラップ数の状態を同じにして、ベリファイノイズが低減される。これにより、メモリセルのしきい値電圧の分布幅の拡大を抑制することができる。
【０１６３】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、消去パルスを印加した後、消去ベリファイリード動作を行う前に、書き込みが起こらない程度の、消去パルスとは極性が異なる電圧パルスを印加する。
【０１６４】
これにより、消去ベリファイリード時のトラップ電荷数を通常のリード動作時の定常状態におけるトラップ電荷数に近づけることができて、ベリファイノイズが低減される。これにより、メモリセルのしきい値電圧の分布幅のベリファイノイズによる拡大を抑制することができる。
【０１６５】
本発明は、以下の付記に記載されるような構成が考えられる。
【０１６６】
（付記１）
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
書き込み動作時に、前記制御ゲートと前記ウェルとの間に、書き込み電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記書き込み電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させ、
前記デトラップ電圧は、消去動作時に前記制御ゲートと前記ウェルとの間に印加する消去電圧よりも絶対値が小さい
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【０１６７】
（付記２）
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
消去動作時に、前記制御ゲートと前記ウェルとの間に、消去電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記消去電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させ、
前記デトラップ電圧は、書き込み動作時に前記制御ゲートと前記ウェルとの間に印加する書き込み電圧よりも絶対値が小さい
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【０１６８】
（付記３）
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
書き込み動作時に、前記制御ゲートと前記ウェルとの間に、書き込み電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記書き込み電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させ、
前記ベリファイリード時において前記第一の絶縁膜中にトラップされている電荷量が、通常リード動作時において前記第一の絶縁膜中にトラップされている電荷量に近づくように、前記制御回路は、前記ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記デトラップ電圧を印加する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【０１６９】
（付記４）
半導体基板表面のウェル上に第一の絶縁膜を介して形成され、前記第一の絶縁膜及び第二の絶縁膜を含む複数の絶縁膜により周囲から隔離された電荷保持層と、前記電荷保持層に前記第二の絶縁膜を介して設けられた制御ゲートを有し、前記電荷保持層に保持された電荷量に応じたしきい値電圧に対応して情報が記憶されるメモリセルが直列に複数接続されてなるＮＡＮＤストリングを備え、
前記制御ゲート、および前記ウェルに印加する電圧を制御して、前記メモリセルの動作を制御する制御回路と、を備え、
前記制御回路は、
消去動作時に、前記制御ゲートと前記ウェルとの間に、消去電圧を印加することにより、前記電荷保持層に電荷を注入するか、もしくは前記電荷保持層から電荷を取り去り、
その後、ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記消去電圧とは逆極性であり前記書き込み電圧よりも絶対値が小さいデトラップ電圧を印加することにより、前記ウェルと前記電荷保持層との間に設けられた前記第一の絶縁膜中にトラップされた電荷を放出させ、
前記ベリファイリード時において前記第一の絶縁膜中にトラップされている電荷量が、通常リード動作時において前記第一の絶縁膜中にトラップされている電荷量に近づくように、前記制御回路は、前記ベリファイリード動作を行う前に、前記制御ゲートと前記ウェルとの間に前記デトラップ電圧を印加する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【図面の簡単な説明】
【０１７０】
【図１Ａ】書き込みパルスを制御ゲートに印加した状態における、トンネル酸化膜近傍のバンド構造を示す模式図である。
【図１Ｂ】ベリファイリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。
【図１Ｃ】通常のリード時における、トンネル酸化膜近傍のバンド構造を示す模式図である。
【図２】ベリファイノイズ等を含むしきい値電圧の分布を示す図である。
【図３】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。
【図４Ａ】図３のメモリセルアレイ１のカラム方向のＮＡＮＤストリングの素子構造を示す断面図である。
【図４Ｂ】図４Ａに示すＮＡＮＤストリングの回路構成を示す回路図である。
【図４Ｃ】しきい値電圧の分布を示す図である。
【図５Ａ】本実施例１に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【図５Ｂ】実施例１に係るＮＡＮＤ型フラッシュメモリ１００の読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【図６】本実施例２に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【図７Ａ】本実施例３に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【図７Ｂ】本実施例３に係るＮＡＮＤ型フラッシュメモリ１００の読み出し動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【図８】本実施例４に係るＮＡＮＤ型フラッシュメモリ１００の消去動作時のワード線、ビット線、選択ゲート線、ソース線、およびセルウェルの電圧波形を示す図である。
【符号の説明】
【０１７１】
１  メモリセルアレイ
２  ロウデコーダ
３  ビット線制御回路
４  カラムデコーダ
５  データ入出力バッファ
６  内部電位発生回路
７  動作制御回路
８  アドレスバッファ
９  制御ゲート電位制御回路
１０  ウェル電位制御回路
１１  ソース電位制御回路
１２  ベリファイ回路
１００  ＮＡＮＤ型フラッシュメモリ
１０１  半導体基板１０１
１０２  セルウェル
１０３  セルＮウェル
１０４  拡散層
１０５  トンネル酸化膜
１０６  絶縁膜
１０７  層間膜
１０８  コンタクト電極
１０９  メタル配線層
１１０  コンタクト電極
１１１  コンタクト電極
ビット線  ＢＬ
ＳＧＤ  ドレイン側選択ゲート
ＳＧＳ  ソース側選択ゲート
ＳＲＣ  ソース線
ＷＬ  ワード線
【図１Ａ】
2009266356.tif 000003
【図１Ｂ】
2009266356.tif 000004
【図１Ｃ】
2009266356.tif 000005
【図２】
2009266356.tif 000006
【図３】
2009266356.tif 000007
【図４Ａ】
2009266356.tif 000008
【図４Ｂ】
2009266356.tif 000009
【図４Ｃ】
2009266356.tif 000010
【図５Ａ】
2009266356.tif 000011
【図５Ｂ】
2009266356.tif 000012
【図６】
2009266356.tif 000013
【図７Ａ】
2009266356.tif 000014
【図７Ｂ】
2009266356.tif 000015
【図８】
2009266356.tif 000016