(57)【要約】【課題】回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることが可能なアナログ・デジタル変換器を提供する。【解決手段】アナログ・デジタル変換器の位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する。【選択図】図２
2009159432.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する
ことを特徴とするアナログ・デジタル変換器。
【請求項２】
前記位相制御回路は、
前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力するマルチプレックサと、
前記マルチプレックサから出力された前記サンプル用クロック信号の前記サンプルホールド回路への出力を停止させるクロック信号出力停止回路と、を有し、
前記マルチプレックサは、選択していた前記サンプル用クロック信号を前記他のサンプル用クロック信号に切り換えて出力し、
前記クロック信号出力停止回路は、選択していた前記サンプル用クロック信号の最後のパルスを出力してから少なくとも１／２サンプリング周期の間前記他のサンプル用クロック信号のパルスの出力を停止し、その後、前記他のサンプル用クロック信号を、最初のパルスの幅が１／２サンプリング周期になるように、出力する
ことを特徴とする請求項１に記載のアナログ・デジタル変換器。
【請求項３】
ｎ個の前記サンプル用クロック信号は、その位相が１／ｎサンプリング周期ずつそれぞれ異なり、
前記クロック信号出力停止回路は、選択していた前記サンプル用クロック信号の最後のパルスを出力してから（ｎ−１）／ｎサンプリング周期の間前記他のサンプル用クロック信号のパルスの出力を停止し、その後、前記他のサンプル用クロック信号を出力する
ことを特徴とする請求項２に記載のアナログ・デジタル変換器。
【請求項４】
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記ｎ倍クロック信号および前記多相クロック生成回路が生成したサンプル用クロック信号に基づいて、このサンプル用クロック信号、およびこのサンプル用クロック信号の位相をシフトさせたサンプル用クロック信号を出力する位相シフト回路と、
前記位相シフト回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する
ことを特徴とするアナログ・デジタル変換器。
【請求項５】
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、この等倍クロック信号およびこの等倍クロック信号の位相をシフトさせた等倍クロック信号を出力する位相シフト回路と、
前記ｎ倍クロック信号、および前記位相シフト回路が出力した前記等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して前記サンプルホールド回路に供給する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する
ことを特徴とするアナログ・デジタル変換器。
【請求項６】
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数と同じ周波数を有する第１のサンプル用クロック信号が入力され、この第１のサンプル用クロック信号の位相を反転させた第２のサンプル用クロック信号を出力するインバータ回路と、
前記第１のサンプル用クロック信号または前記第２のサンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記第１のサンプル用クロック信号または前記第２のサンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備える
ことを特徴とするアナログ・デジタル変換器。
【請求項７】
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器によりアナログ・デジタル変換されたデジタル信号を復調するとともに、前記デジタル信号に基づいて前記サンプル用クロック信号の位相を制御するための制御信号を出力するデジタルモデムと、を備え、
前記アナログ・デジタル変換器は、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記制御信号に応じて、前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を有し、
前記位相制御回路は、
前記制御信号に応じて、選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止する
ことを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタル変換器およびこのアナログ・デジタル変換器を備えた受信機に関するものである。
【背景技術】
【０００２】
無線通信の品質を左右する重要なファクタにシンボル判定タイミング精度がある。受信機のデジタルモデムが最も高い受信感度を持つためには、サンプリングされた受信信号列の中で最もＳ／Ｎ比が高い点を用いてシンボル判定（符号判定）を行う必要がある。
【０００３】
しかし、送信機と受信機とは、非同期で動いている。したがって、受信機で受信したアナログ信号をサンプリングした系列が、そのまま、デジタルモデムにおける最良のシンボル判定のタイミングとなることはほとんどない。
【０００４】
そこで、従来の受信機には、補間フィルタを用いてサンプルポイント間の最適点を再現し、デジタルモデムにおいて最良なシンボル判定タイミングを得るものがある。
【０００５】
しかし、補間フィルタは、ＦＩＲ（Ｆｉｎｔｉｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタで構成される。
【０００６】
このため、補間フィルタは、フィルタサイズが大きくなり、回路面積が増大するという問題があった。
【０００７】
また、他の従来の受信機には、多相クロック信号を用いてオーバサンプリングし、サンプルポイント間の最適点を取得し、デジタルモデムにおいて最良なシンボル判定タイミングを得るものがある（例えば、特許文献１参照。）。
【０００８】
しかし、サンプリング周期よりも短い時間間隔で、アナログ・デジタル変換器のサンプリングタイミングを調整する必要がある。
【０００９】
したがって、アナログ・デジタル変換器をより高速化する必要があった。
【特許文献１】特開２００６−１０９０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることが可能なアナログ・デジタル変換器および受信機を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係るアナログ・デジタル変換器は、
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止することを特徴とする。
【００１２】
本発明の他の態様に係るアナログ・デジタル変換器は、
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記ｎ倍クロック信号および前記多相クロック生成回路が生成したサンプル用クロック信号に基づいて、このサンプル用クロック信号、およびこのサンプル用クロック信号の位相をシフトさせたサンプル用クロック信号を出力する位相シフト回路と、
前記位相シフト回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止することを特徴とする。
【００１３】
本発明のさらに他の態様に係るアナログ・デジタル変換器は、入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、この等倍クロック信号およびこの等倍クロック信号の位相をシフトさせた等倍クロック信号を出力する位相シフト回路と、
前記ｎ倍クロック信号、および前記位相シフト回路が出力した前記等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して前記サンプルホールド回路に供給する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備え、
前記位相制御回路は、
選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、または選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止することを特徴とする。
【００１４】
本発明のさらに他の態様に係るアナログ・デジタル変換器は、
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器であって、
サンプリング周波数と同じ周波数を有する第１のサンプル用クロック信号が入力され、この第１のサンプル用クロック信号の位相を反転させた第２のサンプル用クロック信号を出力するインバータ回路と、
前記第１のサンプル用クロック信号または前記第２のサンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記第１のサンプル用クロック信号または前記第２のサンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を備えることを特徴とする。
【００１５】
本発明の一態様に係る受信機は、
入力されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器によりアナログ・デジタル変換されたデジタル信号を復調するとともに、前記デジタル信号に基づいて前記サンプル用クロック信号の位相を制御するための制御信号を出力するデジタルモデムと、を備え、
前記アナログ・デジタル変換器は、
サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号、および前記サンプリング周波数と同じ周波数を有する等倍クロック信号に基づいて、前記等倍クロック信号と同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成する多相クロック生成回路と、
前記制御信号に応じて、前記多相クロック生成回路から出力された複数の前記サンプル用クロック信号のうち１つを選択して出力する位相制御回路と、
前記位相制御回路から出力された前記サンプル用クロック信号に応じて、前記アナログ信号を保持するサンプルホールド回路と、
前記サンプルホールド回路で保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力する量子化器と、を有し、
前記位相制御回路は、
前記制御信号に応じて、選択していた前記サンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、前記他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止することを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係るアナログ・デジタル変換器および受信機によれば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１８】
図１は、本発明の一態様である実施例１に係る受信機１００を含む構成を示す図である。
【００１９】
図１に示すように、受信機１００は、アンテナ１と、アナログ信号処理回路２と、アナログ・デジタル変換器３と、デジタルモデム（デジタル信号処理回路）４と、を備える。
【００２０】
アンテナ１は、送信機（図示せず）から出力されたアナログ信号を受信するようになっている。
【００２１】
アナログ信号処理回路２は、アンテナ１を介して入力されたアナログ信号にフィルタリング、や増幅等処理をして出力するようになっている。
【００２２】
アナログ・デジタル変換器３は、アナログ信号処理回路２で処理されたアナログ信号を、サンプル用クロック信号に同期してサンプリングし、アナログ・デジタル変換するようになっている。
【００２３】
デジタルモデム４は、アナログ・デジタル変換器３によりアナログ・デジタル変換されたデジタル信号が入力されるようになっている。デジタルモデム４は、このデジタル信号をシンボル判定タイミングでシンボル判定する。そして、デジタルモデム４は、このシンボル判定の結果に応じて、アナログ・デジタル変換器３から入力されたデジタル信号を二値化（復調）し、この二値化した“０”または“１”のデータ信号（符号データ信号）を出力するようになっている。
【００２４】
また、このデジタルモデム４は、このデジタル信号の位相と所定の位相（例えば、適用される通信方式等により定められる位相）とを比較し、この比較結果に基づいて、サンプル用クロック信号の位相を制御するための制御信号ＴＳＥＬを出力するようになっている。すなわち、この制御信号ＴＳＥＬは、デジタル信号の位相が所望の位相に近づくように、サンプル用クロック信号の位相を制御するための信号である。
【００２５】
ここで、図２は、図１に示す受信機１００のアナログ・デジタル変換器３の構成の一例を示すブロック図である。
【００２６】
図２に示すように、アナログ・デジタル変換器３は、多相クロック生成回路３ａと、位相制御回路３ｂと、サンプルホールド回路３ｃと、量子化器３ｄと、フリップフロップ回路３ｅと、を有する。
【００２７】
多相クロック生成回路３ａは、サンプリング周波数のｎ倍（ｎ：正の整数）の周波数を有するｎ倍クロック信号ｎＣＬＫ、およびサンプリング周波数と同じ周波数を有する等倍クロック信号ＣＬＫに基づいて、等倍クロック信号ＣＬＫと同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成するようになっている。
【００２８】
なお、ｎ倍クロック信号ｎＣＬＫは、例えば、発振器（図示せず）により生成される。また、等倍クロック信号ＣＬＫは、例えば、分周器（図示せず）でｎ倍クロック信号ｎＣＬＫをｎ分周することにより、生成される。
【００２９】
位相制御回路３ｂは、制御信号ＴＳＥＬに応じて、多相クロック生成回路３ａから出力された複数のサンプル用クロック信号のうち１つを選択して出力するようになっている。
【００３０】
サンプルホールド回路３ｃは、位相制御回路３ｂから出力されたサンプル用クロック信号ＶＰＣＬＫに応じて（例えば、サンプル用クロック信号の立ち上がりに同期して）、アナログ信号を保持するようになっている。
【００３１】
なお、位相制御回路３ｂは、制御信号ＴＳＥＬに応じて、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、他のサンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止する。
【００３２】
ここでは、制御信号ＴＳＥＬは、例えば、サンプル用クロック信号を選択するためのｎ値の信号である。
【００３３】
量子化器３ｄは、サンプルホールド回路３ｃで保持されたアナログ信号を量子化し、この量子化により得られたデジタル信号を出力するようになっている。
【００３４】
フリップフロップ回路３ｅは、量子化により得られたデジタル信号を、該等倍クロック信号ＣＬＫに同期して、出力するようになっている。
【００３５】
多相クロック発生回路３ａと位相制御回路３ｂとによって、アナログ信号のサンプリングタイミングをサンプリング周期のｎ倍の細かさで調整することができる。
【００３６】
このように、アナログ・デジタル変換器３は、サンプリング周期より小さい時間単位でサンプリングタイミングを調整することができる。
【００３７】
ここで、図３は、図２に示すアナログ・デジタル変換器３の多相クロック生成回路３ａの構成の一例を示す図である。なお、図３では、一例として、ｎ＝４の場合、すなわち、４相のサンプル用クロック信号を生成する多相クロック生成回路の構成について記載している。
【００３８】
図３に示すように、多相クロック生成回路３ａは、フリップフロップ回路３ａ１〜３ａ５と、ＮＡＮＤ回路３ａ６、３ａ７と、ＡＮＤ回路３ａ８、３ａ９と、を有する。  
フリップフロップ回路３ａ１は、データ端子Ｄにイネーブル信号Ｅｎが入力されるとともに、クロック端子Ｃに等倍クロック信号ＣＬＫが入力されるようになっている。
【００３９】
ＮＡＮＤ回路３ａ６は、その入力端子がフリップフロップ回路３ａ１の出力端子Ｑに接続されるとともに、その否定入力端子がフリップフロップ回路３ａ５の出力端子Ｑに接続されている。
【００４０】
フリップフロップ回路３ａ２は、そのデータ端子ＤがＮＡＮＤ回路３ａ６の出力端子に接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００４１】
ＮＡＮＤ回路３ａ７は、その入力端子がフリップフロップ回路３ａ１の出力端子Ｑに接続されるとともに、その否定入力端子がフリップフロップ回路３ａ２の出力端子Ｑに接続されている。
【００４２】
フリップフロップ回路３ａ３は、そのデータ端子ＤがＮＡＮＤ回路３ａ７の出力端子に接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００４３】
ＡＮＤ回路３ａ８は、一方の入力端子がフリップフロップ回路３ａ１の出力端子Ｑに接続されるとともに、他方の入力端子がフリップフロップ回路３ａ３の出力端子Ｑに接続されている。
【００４４】
フリップフロップ回路３ａ４は、そのデータ端子ＤがＡＮＤ回路３ａ８の出力端子に接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００４５】
ＡＮＤ回路３ａ９は、一方の入力端子がフリップフロップ回路３ａ１の出力端子Ｑに接続されるとともに、他方の入力端子がフリップフロップ回路３ａ４の出力端子Ｑに接続されている。
【００４６】
フリップフロップ回路３ａ５は、そのデータ端子ＤがＡＮＤ回路３ａ９の出力端子に接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００４７】
このように、多相クロック生成回路３ａは、フリップフロップの初期値を設定するための回路（フリップフロップ回路３ａ１、ＮＡＮＤ回路３ａ６〜３ａ７、ＮＡＮＤ回路３ａ８〜３ａ９）を含んでいる。
【００４８】
各フリップフロップ回路３ａ２〜３ａ５の初期値は、連続した２個が１であり、その他のものが０である。そして、上述のように、各フリップフロップ回路のクロック端子Ｃにはｎ倍クロック信号ｎＣＬＫが入力され、各出力端子Ｑに等倍クロック信号ＣＬＫと同じ周波数の４通りの位相を持つサンプル用クロック信号ＣＬＫ０〜ＣＬＫ４が出力される。
【００４９】
すなわち、イネーブル信号Ｅｎ＝“１”のとき、多相クロックを出力する。イネーブル信号Ｅｎ＝“０”のとき、初期値ＣＬＫ０、ＣＬＫ１=１、ＣＬＫ２、ＣＬＫ３=０を出力する。なお、サンプル用クロック信号ＣＬＫ２と等倍クロック信号ＣＬＫとは同期する。
【００５０】
また、ｎ相のサンプル用クロック信号を生成する場合は、各フリップフロップ回路の初期値は、連続したｎ／２個が１であり、その他のものが０である。そして、各フリップフロップ回路のクロック端子Ｃにはｎ倍クロック信号が入力され、各出力端子Ｑに等倍クロック信号ＣＬＫと同じ周波数のｎ通りの位相を持つサンプル用クロック信号ＣＬＫ０〜ＣＬＫ(ｎ−１)が出力される。
【００５１】
すなわち、イネーブル信号Ｅｎ＝“１”のとき、多相のサンプル用クロック信号を出力する。イネーブル信号Ｅｎ＝“０”のとき、初期値ＣＬＫ０、．．．、ＣＬＫ(ｎ／２−１)=１、ＣＬＫｎ／２、．．．、ＣＬＫ(ｎ−１)=０を出力する。なお、サンプル用クロック信号ＣＬＫ２と等倍クロック信号ＣＬＫとは同期する。
【００５２】
ここで、図４は、図３に示す多相クロック生成回路３ａにより生成されるサンプル用クロック信号の波形図である。
【００５３】
図４に示すように、ｎ倍クロック信号ｎＣＬＫ（ここでは、ｎ＝４）から、このｎ倍クロック信号の周期の４倍の周期を有する等倍クロック信号ＣＬＫ０〜ＣＬＫ３が生成される。
【００５４】
これらの等倍クロック信号ＣＬＫ０〜ＣＬＫ３の位相は、それぞれ、ｎ倍クロック信号ｎＣＬＫの１周期ずつ、ずれている。すなわち、サンプル用クロック信号となる等倍クロック信号ＣＬＫ０〜ＣＬＫ３は、その位相が１／ｎ（１／４）サンプリング周期ずつそれぞれ異なる。
【００５５】
ここで、図５は、図２に示すアナログ・デジタル変換器３の位相制御回路３ｂの構成の一例を示す図である。
【００５６】
図５に示すように、位相制御回路３ｂは、マルチプレックサ３ｂ１と、クロック信号出力停止回路３ｂ２と、フリップフロップ回路３ｂ３と、フリップフロップ回路３ｂ４と、を有する。
【００５７】
マルチプレックサ３ｂ１は、その入力が多相クロック生成回路３ａの出力に接続され、多相クロック生成回路３ａから出力されたサンプル用クロック信号ＣＬＫ０〜ＣＬＫ（ｎ−１）が入力されるようになっている。このマルチプレックサ３ｂ１は、制御信号ＴＳＥＬｉｎｔ=ｉのときにＣＬＫｉを選択し、サンプル用クロック信号ＶＰＣＬＫｉｎｔとして出力するようになっている。
【００５８】
すなわち、マルチプレックサ３ｂ１は、制御信号ＴＳＥＬｉｎｔに応じて、多相クロック生成回路３ａから出力された複数のサンプル用クロック信号のうち１つを選択して出力する。そして、マルチプレックサ３ｂ１は、制御信号ＴＳＥＬｉｎｔに応じて、選択していたサンプル用クロック信号ＶＰＣＬＫｉｎｔを他のサンプル用クロック信号ＶＰＣＬＫｉｎｔに切り換えて出力するようになっている。
【００５９】
クロック信号出力停止回路３ｂ２は、マルチプレックサ３ｂ１で選択されたサンプル用クロック信号およびｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００６０】
このクロック信号出力停止回路３ｂ２は、サンプル用クロック信号ＣＬＫｉを選択するための制御信号ＴＳＥＬが入力されると、遅延時間の経過後、該サンプル用クロック信号ＣＬＫｉを選択するための該制御信号ＴＳＥＬｉｎｔ=ｉをマルチプレックサ３ｂ１に出力する。
【００６１】
さらに、クロック信号出力停止回路３ｂ２は、サンプル用クロック信号ＣＬＫｉを選択するための制御信号ＴＳＥＬが入力されると、所定期間、マルチプレックサ３ｂ１から出力されたサンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止させる。その後、切り換えられたサンプル用クロック信号を出力する。
【００６２】
すなわち、クロック信号出力停止回路３ｂ２は、例えば、選択していたサンプル用クロック信号の最後のパルスを出力してから少なくとも１／２サンプリング周期の間他のサンプル用クロック信号のパルスの出力を停止し、その後、該他のサンプル用クロック信号を、最初のパルスの幅が１／２サンプリング周期になるように、出力する。
【００６３】
ここで、既述のように、複数のサンプル用クロック信号は、その位相が１／ｎサンプリング周期ずつそれぞれ異なる。そこで、クロック信号出力停止回路３ｂ２は、特に、選択していたサンプル用クロック信号の最後のパルスを出力してから（ｎ−１）／ｎサンプリング周期の間、該他のサンプル用クロック信号のパルスの出力を停止し、その後、該他のサンプル用クロック信号を出力する。
【００６４】
これにより、サンプル用クロック信号の位相を変えても、サンプリング周波数よりも短い期間でパルスがサンプルホールド回路３ｃに入力されない。また、パルス幅を１／２サンプリング周期に保持できる。
【００６５】
したがって、アナログ・デジタル変換器３は、サンプル用クロック信号の位相を変更した場合に、処理速度を高速化しなくとも、所望のアナログ・デジタル変換を実施することができる。
【００６６】
また、図５に示すように、フリップフロップ回路３ｂ３は、そのデータ端子Ｄがクロック信号出力停止回路３ｂ２の出力に接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫの反転信号が入力されるようになっている。
【００６７】
フリップフロップ回路３ｂ４は、そのデータ端子Ｄがフリップフロップ回路３ｂ３の出力端子Ｑに接続されるとともに、そのクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが入力されるようになっている。
【００６８】
ここで、制御信号ＴＳＥＬの切り替わりの瞬間に、グリッチが発生する場合がある。しかし、ｎ倍クロック信号ｎＣＬＫ、ｎ倍クロック信号ＮＣＬＫの反転信号ｎＣＬＫＸをクロックとするフリップフロップ３ｂ２、３ｂ３により、グリッチは取り除かれる。
【００６９】
また、図６は、図１に示す受信機１００のデジタルモデム４の構成の一例を示す図である。
【００７０】
図６に示すように、デジタルモデム４は、シンボル判定タイミング制御回路４ａと、復調器４ｂと、を有する。
【００７１】
シンボル判定タイミング制御回路４ａは、粗調と微調の２つの制御出力を有する。
【００７２】
このシンボル判定タイミング制御回路４ａは、アナログ・デジタル変換器３から入力されたデジタル信号をシンボル判定タイミングでシンボル判定するようになっている。そして、シンボル判定タイミング制御回路４ａは、このシンボル判定の結果に基づいて、粗調により、アナログ・デジタル変換のサンプリング周期（以上）の時間単位で、復調器４ｂのシンボル判定タイミングを制御する。
【００７３】
この粗調は、アナログ・デジタル変換器３が出力したデジタル信号をサンプリングし符号化する最適なシンボル判定タイミングを選択するものである。シンボル判定タイミング制御回路４ａは、時間ｋ・Ｔｓ (ｋ：整数)から最適なタイミングを選択する。ただし、Ｔｓは、サンプリング周期である。
【００７４】
一方、シンボル判定タイミング制御回路４ａは、デジタル信号の位相と所定の位相（例えば、適用される通信方式等により定められる位相）とを比較し、この比較結果に基づいて、サンプル用クロック信号の位相を制御するための制御信号ＴＳＥＬを出力するようになっている。すなわち、シンボル判定タイミング制御回路４ａは、微調（制御信号ＴＳＥＬ）により、アナログ・デジタル変換のサンプリング周期より小さい時間単位で、アナログ・デジタル変換器３のサンプリングタイミングを制御する。
【００７５】
すなわち、微調は、１／ｎ・Ｔｓ(ｎ：自然数)なるサンプリング周期より小さい時間を単位として最適なサンプリングタイミングを選択するものである。
【００７６】
また、復調器４ｂは、上記粗調（シンボル判定の結果）に応じたシンボル判定タイミングで、アナログ・デジタル変換器３から入力されたデジタル信号を、例えば、二値化（復調）し、この二値化した“０”または“１”のデータ信号（符号データ信号）を出力するようになっている。
【００７７】
ここで、既述のような構成を有するアナログ・デジタル変換器３の動作について説明する。
【００７８】
図７は、本実施例１に係る受信機１００のアナログ・デジタル変換器３の位相制御回路３ｂの各信号のタイミングチャートである。なお、簡単のため、位相制御回路３ｂがサンプル用クロック信号ＣＬＫ０からサンプル用クロック信号ＣＬＫ１に切り換える場合について説明するが、他のサンプル用クロック信号についても同様である。
【００７９】
既述のように、クロック信号出力停止回路３ｂ２は、制御信号ＴＳＥＬを１／２サンプリング周期だけ遅延させた制御信号ＴＳＥＬｉｎｔを出力する。なお、ここでは、遅延時間を1／２サンプリング周期として説明しているが、サンプル用クロック信号ＣＬＫ０の立下りを待つように必要に応じてこの遅延時間は変更される。
【００８０】
図７に示すように、制御信号ＴＳＥＬｉｎｔは、サンプル用クロック信号ＣＬＫ０を選択することを指示する場合（〜時間ｔ１）は、制御信号ＴＳＥＬｉｎｔに応じてマルチプレックサ３ｂ１により選択されたサンプル用クロック信号ＣＬＫ０が、位相制御回路３ｂからサンプル用クロック信号ＶＰＣＬＫとして出力される。
【００８１】
次に、制御信号ＴＳＥＬｉｎｔがサンプル用クロック信号ＣＬＫ１を選択することを指示する場合（時間ｔ１〜）は、クロック信号出力停止回路３ｂ２は、選択していたサンプル用クロック信号ＣＬＫ０をサンプル用クロック信号ＣＬＫ１に切り換えてから所定期間、サンプル用クロック信号ＣＬＫ１（ＶＰＣＬＫ）のサンプルホールド回路３ｃへの出力を停止する。
【００８２】
すなわち、クロック信号出力停止回路３ｂ２は、例えば、サンプル用クロック信号ＣＬＫ０の最後のパルスを出力してから３／４サンプリング周期の間、サンプル用クロック信号ＣＬＫ１のパルスの出力を停止する。その後、該サンプル用クロック信号ＣＬＫ１を出力する。
【００８３】
これにより、サンプル用クロック信号ＶＰＣＬＫの位相を変えても、サンプリング周波数よりも短い期間でパルスがサンプルホールド回路３ｃに入力されない。また、パルス幅を１／２サンプリング周期に保持できる。
【００８４】
これにより、既述のように、アナログ・デジタル変換器３は、サンプリング周期より小さい時間単位で、アナログ信号をサンプリングするサンプリングタイミングを調整することができる。
【００８５】
さらに、サンプル用クロック信号の位相を変更した後、該所定期間、サンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止するので、アナログ・デジタル変換器３をサンプリング周波数よりも短い周期で動作させる必要がない。
【００８６】
したがって、アナログ・デジタル変換器３の処理速度を高速化しなくとも、従来の処理速度で対応が可能である。
【００８７】
なお、サンプル用クロック信号の出力の停止によりサンプルホールド回路３ｃでサンプルホールドされなかったデータは、例えば、デジタルモデム４により復元される。
【００８８】
以上のように、本実施例に係るアナログ・デジタル変換器によれば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることができる。
【実施例２】
【００８９】
実施例１では、例えば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をするための受信機の構成の一例について述べた。
【００９０】
本実施例では、該受信機に含まれるアナログ・デジタル変換器の他の構成について述べる。
【００９１】
なお、本実施例２で説明するアナログ・デジタル変換器２３は、実施例１で説明したアナログ・デジタル変換器３と同様に、図１の受信機１００に同様に適用される。
【００９２】
図８は、図１に示す受信機１００に適用される本実施例２に係るアナログ・デジタル変換器２３の構成の一例を示すブロック図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【００９３】
図８に示すように、アナログ・デジタル変換器２３は、多相クロック生成回路３ａと、位相制御回路３ｂと、サンプルホールド回路３ｃと、量子化器３ｄと、フリップフロップ回路３ｅと、位相シフト回路３ｆと、を有する。
【００９４】
すなわち、アナログ・デジタル変換器２３は、実施例１のアナログ・デジタル変換器３と比較して、位相シフト回路３ｆをさらに有する。
【００９５】
位相シフト回路３ｆは、多相クロック生成回路３ａと位相制御回路３ｂとの間に接続されている。この位相シフト回路３ｆは、ｎ倍クロック信号ｎＣＬＫおよび多相クロック生成回路３ａが生成したサンプル用クロック信号に基づいて、このサンプル用クロック信号、およびこのサンプル用クロック信号の位相をシフトさせたサンプル用クロック信号を出力するようになっている。
【００９６】
すなわち、この位相シフト回路３ｆは、例えば、多相クロック発生回路３ａが出力したｎ相のサンプル用クロック信号を２ｎ相のサンプル用クロック信号に拡張する回路である。
【００９７】
位相制御回路３ｂは、この位相シフト回路３ｆから出力された複数のサンプル用クロック信号のうち１つを選択してサンプル用クロック信号ＶＰＣＬＫを出力するようになっている。
【００９８】
サンプルホールド回路３ｃは、実施例１と同様に、位相制御回路３ｂから出力されたサンプル用クロック信号ＶＰＣＬＫに応じて（例えば、サンプル用クロック信号の立ち上がりに同期して）、アナログ信号を保持するようになっている。
【００９９】
なお、位相制御回路３ｂは、実施例１と同様に、制御信号ＴＳＥＬに応じて、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから該所定期間、他のサンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止するようになっている。
【０１００】
既述のように、多相クロック発生回路３ａ、位相シフト回路３ｆ、および位相制御回路３ｂによって、アナログ信号のサンプリングタイミングをサンプリング周期のｎ倍の細かさで調整することができる。
【０１０１】
このように、アナログ・デジタル変換器２３は、サンプリング周期より小さい時間単位でサンプリングタイミングを調整することができる。
【０１０２】
特に、位相シフト回路３ｆは、多相クロック生成回路３ａが出力したｎ相のサンプル用クロック信号を、２ｎ相のサンプル用クロック信号に拡張する。このため、多相クロック生成回路３ａに用いられるｎ倍クロック信号ｎＣＬＫの周波数を下げることができる。
【０１０３】
すなわち、ｎ倍クロック信号ｎＣＬＫを生成する既述の発振器（図示せず）の発振周波数を下げることができる。
【０１０４】
ここで、図９は、図８に示すアナログ・デジタル変換器２３の位相シフト回路３ｆの構成の一例を示す図である。
【０１０５】
図９に示すように、位相シフト回路３ｆは、データ端子Ｄにサンプル用クロック信号ＣＬＫｉが入力されるとともにクロック端子Ｃにｎ倍クロック信号ｎＣＬＫが否定端子を介して入力され、出力端子Ｑからサンプル用クロック信号ＤＣＬＫｉを出力するフリップフロップ回路３ｆ１を、有する。
【０１０６】
このフリップフロップ回路３ｆ１は、サンプル用クロック信号ＣＬＫｉの位相を、ｎ倍クロック信号の半周期分だけずらしたサンプル用クロック信号ＤＣＬＫｉを出力するようになっている。
【０１０７】
すなわち、位相シフト回路３ｆは、ｎ倍クロック信号ｎＣＬＫの立ち上がりに同期したｎ相のサンプル用クロック信号ＣＬＫ０、．．．、ＣＬＫ(ｎ−１)と、ｎ倍クロック信号ｎＣＬＫの立下りに同期したｎ相のサンプル用クロック信号ＤＣＬＫ０、．．．、ＤＣＬＫ(ｎ−１)と、を出力する。なお、ｉ={０、．．．、（ｎ−１）}である。
【０１０８】
したがって、位相制御回路３ｂには、２ｎ相のサンプル用クロック信号が入力されることとなる。
【０１０９】
ここで、図１０は、図９に示す位相シフト回路３ｆで入出力されるクロック信号の波形の一例を示す図である。なお、図１０においては、ｎ＝２とした場合の各クロック端子の波形を一例として記載している。
【０１１０】
図１０に示すように、ｎ倍クロック信号２ＣＬＫの立ち下がりに同期して、フリップフロップ回路３ｆ１は、サンプル用クロック信号ＣＬＫ０よりも位相をｎ倍クロック信号２ＣＬＫの半周期だけずらしたサンプル用クロック信号ＤＣＬＫ０を、出力する。
【０１１１】
同様に、ｎ倍クロック信号２ＣＬＫの立ち下がりに同期して、フリップフロップ回路３ｆ１は、サンプル用クロック信号ＣＬＫ１よりも位相をｎ倍クロック信号２ＣＬＫの半周期だけずらしたサンプル用クロック信号ＤＣＬＫ０を、出力する。
【０１１２】
なお、位相シフト回路３ｆは、サンプル用クロック信号ＣＬＫ０、ＣＬＫ１を、ｎ倍クロック信号２ＣＬＫの立ち下がりに同期したサンプル用クロック信号として、出力する。
【０１１３】
以上のような構成を有するアナログ・デジタル変換器２３によっても、実施例１と同様に、サンプリング周期より小さい時間単位でサンプリングタイミングを調整することができる。
【０１１４】
さらに、実施例１と同様に、サンプル用クロック信号の位相を変更した後、該所定期間、サンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止するので、アナログ・デジタル変換器３をサンプリング周波数よりも短い周期で動作させる必要がない。
【０１１５】
したがって、実施例１と同様に、アナログ・デジタル変換器２３の処理速度を高速化しなくとも、従来の処理速度で対応が可能である。
【０１１６】
以上のように、本実施例に係るアナログ・デジタル変換器によれば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることができる。
【実施例３】
【０１１７】
実施例２では、多相クロック生成回路が出力したサンプル用クロック信号の位相を位相シフト回路が位相シフトして出力する構成について述べた。
【０１１８】
本実施例では、位相シフト回路がｎ倍クロック信号を位相シフトさせ、この位相シフトしたｎ倍クロック信号および等倍クロック信号に基づいて多相クロック生成回路によりサンプル用クロック信号を生成する構成について述べる。
【０１１９】
なお、本実施例３で説明するアナログ・デジタル変換器３３は、実施例２で説明したアナログ・デジタル変換器２３と同様に、図１の受信機１００に同様に適用される。
【０１２０】
ここで、図１１は、図１に示す受信機１００に適用される本実施例３に係るアナログ・デジタル変換器３３の構成の一例を示すブロック図である。なお、図中、実施例２と同じ符号は、実施例２と同様の構成を示している。
【０１２１】
図１１に示すように、アナログ・デジタル変換器３３は、第１の多相クロック生成回路３３ａ１と、第２の多相クロック生成回路３３ａ２と、位相制御回路３ｂと、サンプルホールド回路３ｃと、量子化器３ｄと、フリップフロップ回路３ｅと、位相シフト回路３ｆと、を有する。
【０１２２】
位相シフト回路３ｆは、ｎ倍クロック信号ｎＣＬＫ、および等倍クロック信号ＣＬＫに基づいて、この等倍クロック信号ＣＬＫおよびこの等倍クロック信号ＣＬＫの位相をシフトさせた等倍クロック信号ＣＬＫを出力するようになっている。
【０１２３】
第１、第２の多相クロック生成回路３３ａ１、３３ａ２は、ｎ倍クロック信号ｎＣＬＫ、および位相シフト回路３ｆが出力した等倍クロック信号ＣＬＫに基づいて、等倍クロック信号ＣＬＫと同じ周波数を有し位相がそれぞれ異なる複数のサンプル用クロック信号を生成するようになっている。
【０１２４】
位相制御回路３ｂは、制御信号ＴＳＥＬに応じて、第１、第２の多相クロック生成回路３３ａ１、３３ａ２から出力された複数のサンプル用クロック信号のうち１つを選択して、サンプルホールド回路３ｃにサンプル用クロック信号ＶＰＣＬＫとして供給するようになっている。
【０１２５】
以上のような構成を有するアナログ・デジタル変換器３３によっても、実施例１と同様に、サンプリング周期より小さい時間単位でサンプリングタイミングを調整することができる。
【０１２６】
さらに、実施例１と同様に、サンプル用クロック信号の位相を変更した後、該所定期間、サンプル用クロック信号のサンプルホールド回路３ｃへの出力を停止するので、アナログ・デジタル変換器３をサンプリング周波数よりも短い周期で動作させる必要がない。
【０１２７】
したがって、実施例１と同様に、アナログ・デジタル変換器２３の処理速度を高速化しなくとも、従来の処理速度で対応が可能である。
【０１２８】
特に、位相シフト回路３ｆは、ｎ倍クロック信号ｎＣＬＫを、２相のｎ倍クロック信号ｎＣＬＫに拡張する。このため、多相クロック生成回路３ａに用いられるｎ倍クロック信号ｎＣＬＫの周波数を下げることができる。
【０１２９】
すなわち、実施例２と同様に、ｎ倍クロック信号ｎＣＬＫを生成する既述の発振器（図示せず）の発振周波数を下げることができる。
【０１３０】
以上のように、本実施例に係るアナログ・デジタル変換器によれば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることができる。
【０１３１】
なお、以上の各実施例１ないし３においては、位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換えてから所定期間、該他のサンプル用クロック信号のサンプルホールド回路への出力を停止する場合について説明した。
【０１３２】
しかし、位相制御回路は、選択していたサンプル用クロック信号を他のサンプル用クロック信号に切り換える前に所定期間、他のサンプル用クロック信号の前記サンプルホールド回路への出力を停止するようにしてもよい。
【０１３３】
上記場合についても、各実施例１ないし３と同様に、アナログ・デジタル変換器をサンプリング周波数よりも短い周期で動作させる必要がない。すなわち、各実施例１ないし３と同様に、アナログ・デジタル変換器２３の処理速度を高速化しなくとも、従来の処理速度で対応が可能である。
【実施例４】
【０１３４】
実施例１ないし３では、例えば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をするための受信機の構成例について述べた。
【０１３５】
本実施例では、特に、該受信機に含まれるアナログ・デジタル変換器の回路を簡略化可能な構成の一例について述べる。
【０１３６】
図１２は、本発明の一態様である実施例４に係る受信機２００を含む構成を示す図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【０１３７】
図１２に示すように、受信機２００は、アンテナ１と、アナログ信号処理回路２と、アナログ・デジタル変換器４３と、デジタル信号処理回路４と、を備える。
【０１３８】
アナログ・デジタル変換器４３には、等倍クロック信号ＣＬＫ（ここでは、サンプル用クロック信号に相当）と、制御信号ＴＳＥＬとが入力されるようになっている。すなわち、実施例１の図１に示すアナログ・デジタル変換器３と比較して、ｎ倍クロック信号ｎＣＬＫが不要になっている。
【０１３９】
なお、等倍クロック信号ＣＬＫは、例えば、デジタルモデム４等の受信機２００内の他の回路で用いられているクロック信号を用いてもよい。また、ｎ倍クロック信号ｎＣＬＫが不要になるため、既述の発振器および分周器は不要となる。
【０１４０】
このように、実施例１と比較して、高次のクロックを使わないこと、多相クロック発生をインバータ１つで行っていることが異なっている。
【０１４１】
図１３は、図１２に示す受信機２００のアナログ・デジタル変換器４３の構成の一例を示すブロック図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【０１４２】
図１３に示すように、アナログ・デジタル変換器４３は、インバータ回路４３ａと、位相制御回路４３ｂと、サンプルホールド回路３ｃと、量子化器３ｄと、フリップフロップ回路３ｅと、を有する。
【０１４３】
インバータ回路４３ａは、等倍クロック信号（ここでは、サンプリング周波数と同じ周波数を有する第１のサンプル用クロック信号とする）ＣＬＫが入力され、この等倍クロック信号ＣＬＫを反転させた等倍クロック信号（ここでは、第１のサンプル用クロック信号の位相を反転させた第２のサンプル用クロック信号とする）ＣＬＫＸを出力するようになっている。
【０１４４】
位相制御回路４３ｂは、制御信号ＴＳＥＬに応じて、第１のサンプル用クロック信号ＣＬＫまたは第２のサンプル用クロック信号ＣＬＫＸのうち１つを選択して、サンプル用クロック信号ＶＰＣＬＫとして出力するようになっている。
【０１４５】
サンプルホールド回路３ｃは、実施例１と同様に、位相制御回路４３ｂから出力されたサンプル用クロック信号ＶＰＣＬＫ（すなわち、第１のサンプル用クロック信号または前記第２のサンプル用クロック信号）に応じて、アナログ信号を保持するようになっている。
【０１４６】
量子化器３ｄおよびフリップフロップ回路３ｅの動作は、実施例１と同様である。
【０１４７】
ここで、図１４は、図１３に示すアナログ・デジタル変換器４３の位相制御回路４３ｂの構成の一例を示す図である。
【０１４８】
図１４に示すように、位相制御回路４３ｂは、ＡＮＤ回路４３ｂ１と、ＡＮＤ回路４３ｂ２と、ＯＲ回路４３ｂ３と、を有する。
【０１４９】
ＡＮＤ回路４３ｂ１は、制御信号ＴＳＥＬが入力されるとともに、等倍クロック信号ＣＬＫが否定端子を介して入力されるようになっている。
【０１５０】
ＡＮＤ回路４３ｂ２は、制御信号ＴＳＥＬが否定端子を介して入力されるとともに、等倍クロック信号ＣＬＫが入力されるようになっている。
【０１５１】
ＯＲ回路４３ｂ３は、その入力がＡＮＤ回路４３ｂ１、４３ｂ２の出力に接続されている。このＯＲ回路４３ｂ３は、ＡＮＤ回路４３ｂ１、４３ｂ２の出力を演算し、サンプル用クロック信号ＶＰＣＬＫを出力するようになっている。
【０１５２】
このように、位相制御回路４３ｂは、簡単なセレクタで構成されている。
【０１５３】
ここで、既述のような構成を有するアナログ・デジタル変換器４３の動作について説明する。
【０１５４】
図１５は、本実施例４に係る受信機２００のアナログ・デジタル変換器４３の位相制御回路４３ｂの各信号のタイミングチャートである。
【０１５５】
図１５に示すように、制御信号ＴＳＥＬが“Ｌｏｗ”の場合、位相制御回路４３ｂは、サンプル用クロック信号ＣＬＫをサンプル用クロック信号ＶＰＣＬＫとして出力する。
【０１５６】
一方、制御信号ＴＳＥＬが“Ｈｉｇｈ”の場合、位相制御回路４３ｂは、サンプル用クロック信号ＣＬＫＸをサンプル用クロック信号ＶＰＣＬＫとして出力する。
【０１５７】
このように、多相クロックとして、等倍クロック信号ＣＬＫと、反転クロック(ＣＬＫＸ)を用いて、２値のサンプリングタイミング制御を行う。
【０１５８】
これにより、既述のように、アナログ・デジタル変換器３は、サンプリング周期より小さい時間単位で、アナログ信号をサンプリングするサンプリングタイミングを調整することができる。
【０１５９】
なお、既述の各実施例と異なり、サンプル用クロック信号ＣＬＫＸがサンプル用クロック信号ＣＬＫの反転信号であり、位相のシフト幅が１/２サンプリング周期である。これにより、サンプル用クロック信号の位相を変更した時に１/２サンプリング周期よりも短い幅のパルスは生成されない。
【０１６０】
したがって、アナログ・デジタル変換器３の処理速度を高速化しなくとも、従来の処理速度で対応が可能である。
【０１６１】
以上のように、本実施例に係るアナログ・デジタル変換器によれば、回路面積および処理速度を維持しつつ、サンプリングタイミングをより最適に制御をすることができる。
【図面の簡単な説明】
【０１６２】
【図１】本発明の一態様である実施例１に係る受信機１００を含む構成を示す図である。
【図２】図１に示す受信機１００のアナログ・デジタル変換器３の構成の一例を示すブロック図である。
【図３】図２に示すアナログ・デジタル変換器３の多相クロック生成回路３ａの構成の一例を示す図である。
【図４】図３に示す多相クロック生成回路３ａにより生成されるサンプル用クロック信号の波形図である。
【図５】図２に示すアナログ・デジタル変換器３の位相制御回路３ｂの構成の一例を示す図である。
【図６】図１に示す受信機１００のデジタルモデム４の構成の一例を示す図である。
【図７】本実施例１に係る受信機１００のアナログ・デジタル変換器３の位相制御回路３ｂの各信号のタイミングチャートである。
【図８】図１に示す受信機１００に適用される本実施例２に係るアナログ・デジタル変換器２３の構成の一例を示すブロック図である。
【図９】図８に示すアナログ・デジタル変換器２３の位相シフト回路３ｆの構成の一例を示す図である。
【図１０】図９に示す位相シフト回路３ｆで入出力されるクロック信号の波形の一例を示す図である。
【図１１】図１に示す受信機１００に適用される本実施例３に係るアナログ・デジタル変換器３３の構成の一例を示すブロック図である。
【図１２】図１２は、本発明の一態様である実施例４に係る受信機２００を含む構成を示す図である。
【図１３】図１２に示す受信機２００のアナログ・デジタル変換器４３の構成の一例を示すブロック図である。
【図１４】図１３に示すアナログ・デジタル変換器４３の位相制御回路４３ｂの構成の一例を示す図である。
【図１５】本実施例４に係る受信機２００のアナログ・デジタル変換器４３の位相制御回路４３ｂの各信号のタイミングチャートである。
【符号の説明】
【０１６３】
１  アンテナ
２  アナログ信号処理回路
３、２３、３３、４３  アナログ・デジタル変換器
３ａ  多相クロック生成回路
３ａ１〜３ａ５  フリップフロップ回路
３ａ６、３ａ７  ＮＡＮＤ回路
３ａ８、３ａ９  ＡＮＤ回路
３ｂ、４３ｂ  位相制御回路
３ｂ１  マルチプレックサ
３ｂ２、  クロック信号出力停止回路
３ｂ３、３ｂ４  フリップフロップ回路
３ｃ  サンプルホールド回路
３ｄ  量子化器
３ｅ  フリップフロップ回路
３ｆ  位相シフト回路
３３ａ１  第１の多相クロック生成回路
３３ａ２  第２の多相クロック生成回路
４  デジタルモデム（デジタル信号処理回路）
４ａ  シンボル判定タイミング制御回路
４ｂ  復調器
４３ａ  インバータ回路
４３ｂ１、４３ｂ２間隔  ＡＮＤ回路
４３ｂ３  ＯＲ回路
１００  受信機
【図１】
2009159432.tif 000003
【図２】
2009159432.tif 000004
【図３】
2009159432.tif 000005
【図４】
2009159432.tif 000006
【図５】
2009159432.tif 000007
【図６】
2009159432.tif 000008
【図７】
2009159432.tif 000009
【図８】
2009159432.tif 000010
【図９】
2009159432.tif 000011
【図１０】
2009159432.tif 000012
【図１１】
2009159432.tif 000013
【図１２】
2009159432.tif 000014
【図１３】
2009159432.tif 000015
【図１４】
2009159432.tif 000016
【図１５】
2009159432.tif 000017