(57)【要約】【課題】  基板における半導体装置の実装面積を低減化する技術を提供する。【解決手段】  半導体基板の裏面側に、第１表面電極用はんだベースと第１ゲート電極用はんだベースと第２ゲート電極用はんだベースが形成されている。各々のはんだベースと、第１区画半導体領域に形成されている第１トランジスタの第１裏面電極と、第２区画半導体領域に形成されている第２トランジスタの第２裏面電極は相互に絶縁分離されている。半導体装置は、各々が半導体基板の厚み方向に伸びている部分を有している第１〜第４配線を備えている。第１配線は第１トランジスタの第１表面電極と第１表面電極用はんだベースを接続している。第２配線は第１ゲート電極と第１ゲート電極用はんだベースを接続している。第３配線は第１裏面電極と第２表面電極を接続している。第４配線は第２ゲート電極と第２ゲート電極用はんだベースを接続している。【選択図】図１
2009123945.tif 000002
【特許請求の範囲】
【請求項１】
第１区画半導体領域と、その第１区画半導体領域と絶縁分離されている第２区画半導体領域を備えている半導体基板を利用して形成されている半導体装置であり、
第１区画半導体領域に第１トランジスタが形成されており、
第１区画半導体領域の表面に、第１トランジスタの一方の主電極である第１表面電極と、第１トランジスタの第１ゲート電極が形成されており、
第１区画半導体領域の裏面に、第１トランジスタの他方の主電極である第１裏面電極が形成されており、
第２区画半導体領域に第２トランジスタが形成されており、
第２区画半導体領域の表面に、第２トランジスタの一方の主電極である第２表面電極と、第２トランジスタの第２ゲート電極が形成されており、
第２区画半導体領域の裏面に、第２トランジスタの他方の主電極である第２裏面電極が形成されており、
半導体装置の裏面に、第１表面電極用はんだベースと第１ゲート電極用はんだベースと第２ゲート電極用はんだベースが形成されており、
第１表面電極用はんだベースと第１ゲート電極用はんだベースと第２ゲート電極用はんだベースと第１裏面電極と第２裏面電極は、相互に絶縁分離されており、
第１表面電極と接続しているとともに、半導体基板の厚み方向に伸びて第１表面電極用はんだベースと接続している第１配線と、
第１ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第１ゲート電極用はんだベースと接続している第２配線と、
第１裏面電極と接続しているとともに、半導体基板の厚み方向に伸びており、第２表面電極と接続している第３配線と、
第２ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びており、第２ゲート電極用はんだベースと接続している第４配線を備えていることを特徴とする半導体装置。
【請求項２】
第１区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第１絶縁トレンチ枠と、
第２区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第２絶縁トレンチ枠を備えており、
第１配線と第２配線と第３配線と第４配線のうちの半導体基板の厚み方向に伸びている部分が、第１絶縁トレンチ枠と第２絶縁トレンチ枠の外側に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１区画半導体領域と第２区画半導体領域の間に、半導体基板の表面から裏面に至るまで伸びているとともに、誘電体で充填されている誘電体トレンチを備えており、
誘電体トレンチは、その上端面が、第３配線のうちの半導体基板の表面に伸びている部分に接触しているとともに、その下端面が、第３配線のうちの半導体基板の裏面に伸びている部分に接触していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第３区画半導体領域と、その第３区画半導体領域と絶縁分離されている第４区画半導体領域を備えている半導体基板を利用して形成されている半導体装置であり、
第３区画半導体領域にトランジスタが形成されており、
第３区画半導体領域の表面に、トランジスタの一方の主電極である第３表面電極と、トランジスタの第３ゲート電極が形成されており、
第４区画半導体領域にダイオードが形成されており、
第４区画半導体領域の表面に、ダイオードの一方の主電極である第４表面電極が形成されており、
第３区画半導体領域の裏面から第４区画半導体領域の裏面に亘って、トランジスタの他方の主電極であるとともに、ダイオードの他方の主電極である裏面電極が形成されており、
半導体装置の裏面に、第３ゲート電極用はんだベースと、第３表面電極と第４表面電極の共通用はんだベースが形成されており、
第３ゲート電極用はんだベースと共通用はんだベースと裏面電極は、相互に絶縁分離されており、
第３ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第３ゲート電極用はんだベースと接続している第５配線と、
第３表面電極と接続しているとともに、第３区画半導体領域の表面から第４区画半導体領域の表面に亘って形成されており、第４表面電極と接続している第６配線と、
第６配線と接続しているとともに、半導体基板の厚み方向に伸びて共通用はんだベースと接続している第７配線を備えていることを特徴とする半導体装置。
【請求項５】
第３区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第３絶縁トレンチ枠と、
第４区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている第４絶縁トレンチ枠を備えており、
第５配線と第７配線のうちの半導体基板の厚み方向に伸びている部分が、第３絶縁トレンチ枠と第４絶縁トレンチ枠の外側に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１トランジスタが形成されており、その第１トランジスタの一方の主電極である第１表面電極と、その第１トランジスタの第１ゲート電極が表面に形成されている第１区画半導体領域と、第２トランジスタが形成されており、その第２トランジスタの一方の主電極である第２表面電極と、その第２トランジスタの第２ゲート電極が表面に形成されている第２区画半導体領域とを備えている半導体基板を準備する工程と、
各々が、半導体基板の表面の一部から半導体基板の深さ方向に伸びているとともに、導電性部材で充填されており、第１区画半導体領域と第２区画半導体領域の双方から絶縁分離されている第１貫通電極と第２貫通電極と第３貫通電極と第４貫通電極を形成する工程と、
半導体基板の表面に、第１貫通電極と第１表面電極を接続する第１表面配線と、第２貫通電極と第１ゲート電極を接続する第２表面配線と、第３貫通電極と第２表面電極と接続する第３表面配線と、第４貫通電極と第２ゲート電極を接続する第４表面配線を形成する工程と、
表面に第３表面配線が形成されている範囲の半導体基板に、裏面から表面に至るまで伸びているトレンチを形成する工程と、
そのトレンチに誘電体を充填して誘電体トレンチを形成する工程と、
半導体基板を裏面から削り、第１貫通電極の下端面と、第２貫通電極の下端面と、第３貫通電極の下端面と、第４貫通電極の下端面と、誘電体トレンチの下端面を、同一平面の裏面内に配置する工程と、
その半導体基板の第１区画半導体領域の裏面に、第１トランジスタの他方の主電極である第１裏面電極を形成し、その半導体基板の第２区画半導体領域の裏面に第２トランジスタの他方の主電極である第２裏面電極を形成する工程と、
その半導体基板の裏面に、第１貫通電極と接続している第１裏面配線と、第２貫通電極と接続している第２裏面配線と、第３貫通電極と第１裏面電極を接続するとともに、誘電体トレンチの下端面と接触している第３裏面配線と、第４貫通電極と接続している第４裏面配線を、第１裏面配線と第２裏面配線と第３裏面配線と第４裏面配線と第２裏面電極が相互に絶縁分離されているという条件に従って形成する工程を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだ付けによって基板に実装する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
はんだ付けによって基板に実装する半導体装置が知られている。このような半導体装置では、半導体装置の基板に実装する側の一表面に、複数個の接続端子が形成されている。半導体装置内には半導体基板が収容されている。半導体基板の表面に半導体素子の各種の電極が形成されている。半導体装置の内部で、半導体基板の表面に形成されている電極が、対応する接続端子に接続されている。
【０００３】
特許文献１に開示されている半導体装置に収容されている半導体基板には、表裏両面に半導体素子の電極が形成されている。この半導体装置では、半導体基板の表面側を基板に実装する（フェースダウン型）。半導体基板の裏面側（基板に実装する側と反対側）に形成されている電極を配線によって半導体基板の表面側（基板に実装する側）に引き出し、半導体装置の接続端子（半導体装置を基板にはんだ付けをするためのベースであり、以下では、はんだベースという）と接続している。配線は、絶縁膜を介して半導体基板の側面に沿って形成されている。半導体基板の大きさと同程度の大きさの半導体装置を形成することができる。基板における半導体装置の実装面積を低減化することができる。
【０００４】
また、特許文献２に開示されている半導体装置に収容されている半導体基板にも、表裏両面に半導体素子の電極が形成されている。この半導体装置では、半導体基板の裏面側を基板に実装する（フェースアップ型）。半導体基板の表面側（基板に実装する側と反対側）に形成されている電極を配線によって半導体装置の裏面側（基板に実装する側）に引き出し、半導体装置のはんだベースと接続している。配線は、絶縁膜を介して半導体基板の側面に沿って形成されている。この半導体装置によっても、半導体基板の大きさと同程度の大きさの半導体装置を形成することができる。
一般的に、半導体基板の裏面には、その裏面に大きく広がる電極（ドレイン電極等）を形成することが多い。半導体基板の表面には、裏面に形成されている電極よりも小さい電極（ソース電極やゲート電極等）を複数個形成することが多い。特許文献２に開示されている半導体装置によると、半導体基板の裏面に大きく広がっている電極には、半導体装置の裏面に大きく広がっているはんだベースを形成することができる。大きな裏面電極と、大きなはんだベースを介して、半導体装置の動作時に発した熱を効果的に基板側に放熱することができる。
なお、特許文献２の技術は、本願の出願時点ではまだ公開されていないことに留意されたい。
【０００５】
【特許文献１】特開２００７−２７３８７６号公報
【特許文献２】特願２００６−３２４２８０号の明細書と図面
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１と特許文献２に開示されている半導体装置では、半導体基板に形成されている半導体素子が１つであった。このため、複数個の半導体素子を利用する電気回路を構成するためには、基板に複数個の半導体装置を実装する必要があった。そのうえ、基板上に、複数個の半導体装置を接続する配線パターンを設ける必要があった。このため、個々の半導体装置は小さくできるものの、基板における半導体装置の総実装面積が大きかった。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、基板における半導体装置の実装面積を低減化する技術を提供する。
【課題を解決するための手段】
【０００７】
本発明の半導体装置では、半導体基板に２以上の半導体素子を作り込む。各々の半導体素子は、表裏両面に電極を備えており、本発明では表面側の電極に配線を接続して裏面側に引き出す。本発明では、さらに、２以上の半導体素子を接続する配線を半導体装置内に確保する。
本発明の半導体装置は、第１区画半導体領域と、その第１区画半導体領域と絶縁分離されている第２区画半導体領域を備えている半導体基板を利用して形成されている。
第１区画半導体領域には、第１トランジスタが形成されている。第１区画半導体領域の表面には、第１トランジスタの一方の主電極である第１表面電極と、第１トランジスタの第１ゲート電極が形成されている。第１区画半導体領域の裏面には、第１トランジスタの他方の主電極である第１裏面電極が形成されている。ここでいう「第１表面電極」等の「第１」は、「第１トランジスタ」に対応することを意味し、第１トランジスタに「第２表面電極」等が存在するわけではない。
また、第２区画半導体領域には、第２トランジスタが形成されている。第２区画半導体領域の表面には、第２トランジスタの一方の主電極である第２表面電極と、第２トランジスタの第２ゲート電極が形成されている。第２区画半導体領域の裏面には、第２トランジスタの他方の主電極である第２裏面電極が形成されている。ここでいう「第２表面電極」等の「第２」は「第２トランジスタ」に対応することを意味し、第２トランジスタに「第１表面電極」等が存在するわけではない。
また、半導体装置の裏面には、第１表面電極用はんだベースと第１ゲート電極用はんだベースと第２ゲート電極用はんだベースが形成されている。第１表面電極用はんだベースと第１ゲート電極用はんだベースと第２ゲート電極用はんだベースと第１裏面電極と第２裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、半導体装置の内部に第１配線と第２配線と第３配線と第４配線を備えている。第１配線は、第１表面電極と接続しているとともに、半導体基板の厚み方向に伸びて第１表面電極用はんだベースと接続している。第２配線は、第１ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第１ゲート電極用はんだベースと接続している。第３配線は、第１裏面電極と接続しているとともに、半導体基板の厚み方向に伸びており、第２表面電極と接続している。第４配線は、第２ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びており、第２ゲート電極用はんだベースと接続している。
【０００８】
第１トランジスタと第２トランジスタは、一方の主電極とゲート電極が表面に形成されているとともに、他方の主電極が裏面に形成されており、典型的にはＭＯＳＦＥＴやＩＧＢＴを採用することができる。
以下では、理解し易くするために、第１トランジスタと第２トランジスタがＭＯＳＦＥＴである場合について説明する。
本発明の半導体装置により、本明細書に添付した図４に示すように、第１トランジスタ１ａの第１ドレイン電極Ｄ１（第１裏面電極）と第２トランジスタ１ｂの第２ソース電極Ｓ２（第２表面電極）が電気的に接続されている回路構成の半導体装置を得ることができる。ここでも、第１ドレイン電極Ｄ１の「第１」は、第１トランジスタ１ａに対応することを意味し、第１トランジスタ１ａに第２ドレイン電極が存在するわけではない。また、第２ソース電極Ｓ２の「第２」は、第２トランジスタ１ｂに対応することを意味し、第２トランジスタ１ｂに第１ソース電極が存在するわけではない。
第１トランジスタ１ａの第１ソース電極Ｓ１（第１表面電極）が、第１配線によって半導体基板の裏面側に形成されている第１ソース電極用はんだベース１２（第１表面電極用はんだベース）と電気的に接続されている。第１トランジスタ１ａの第１ゲート電極Ｇ１が、第２配線によって半導体基板の裏面側に形成されている第１ゲート電極用はんだベース２２と電気的に接続されている。第２トランジスタ１ｂの第２ゲート電極Ｇ２が、第４配線によって半導体基板の裏面側に形成されている第２ゲート電極用はんだベース３２と電気的に接続されている。第１トランジスタ１ａの第１ドレイン電極Ｄ１（第１裏面電極）が、第３配線によって第２トランジスタ１ｂの第２ソース電極Ｓ２（第２表面電極）と電気的に接続されている。第１ドレイン電極Ｄ１ないしは第３配線に接するはんだベース５２（第１ドレイン電極Ｄ１と第２ソース電極Ｓ２のはんだベース）を半導体基板の裏面側に形成することができる。第２トランジスタの第２ドレイン電極Ｄ２（第２裏面電極）に接するはんだベースを半導体基板の裏面側に形成することができる。上記の内部配線によって、半導体装置の裏面に、第１ゲート電極のはんだベースと、第１表面電極のはんだベースと、第２ゲート電極のはんだベースと、第１裏面電極と第２表面電極のはんだベースと、第２裏面電極のはんだベース（合計５個のはんだベース）を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。第１トランジスタの第１裏面電極と第２トランジスタの第２表面電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。第１トランジスタが形成されている半導体装置と、第２トランジスタが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
【０００９】
本発明の半導体装置は、半導体基板の裏面側が基板と接続するフェースアップ型であり、裏面に大きく広がっている電極（第１裏面電極と第２裏面電極）には、その広い範囲に接するはんだベースを形成することができる。各々の裏面電極と各々のはんだベースを介して、半導体装置が動作時に発した熱を効果的に基板側に放熱することができる。
なお、本発明は、半導体基板に３個以上のトランジスタが形成されている半導体装置にも適用することができる。トランジスタの表面側の電極や、トランジスタ間の電極同士の接続点を、配線を用いて半導体基板の裏面側（基板側）に引き出す。必要に応じて、一方のトランジスタの裏面側の電極と他方のトランジスタの表面側の電極を配線によって接続する。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない（はんだベースに引き出されていない）配線が存在していてもよい。
【００１０】
本発明の半導体装置は、第１絶縁トレンチ枠と第２絶縁トレンチ枠を備えていることが好ましい。この場合、第１絶縁トレンチ枠は、第１区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。また、第２絶縁トレンチ枠は、第２区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。そして、第１配線と第２配線と第３配線と第４配線のうちの半導体基板の厚み方向に伸びている部分が、第１絶縁トレンチ枠と第２絶縁トレンチ枠の外側に形成されている。
【００１１】
第１配線と第２配線と第３配線と第４配線のうちの半導体基板の厚み方向に伸びている部分を絶縁トレンチ枠の外側に形成すると、絶縁トレンチ枠の内側に形成されている第１トランジスタと第２トランジスタが、配線の電位の影響を受けない。安定した性能の半導体装置を得られる。
【００１２】
第１区画半導体領域と第２区画半導体領域の間に、半導体基板表面から裏面に至るまで伸びているとともに、誘電体で充填されている誘電体トレンチを備えていることが好ましい。誘電体トレンチは、その上端面が、第３配線のうちの半導体基板の表面に伸びている部分に接触しているとともに、その下端面が、第３配線のうちの半導体基板の裏面に伸びている部分に接触している。
第３配線は、第１裏面電極から半導体基板の厚み方向に伸びて第２表面電極に至るまで形成されている。第３配線の長さは他の配線の長さと比較して長い。上記した構成によると、誘電体トレンチによる容量成分を、第３配線と並列に接続することができる。これにより、第３配線が長いことに起因するリンギング現象を抑制することができる。
【００１３】
また、本発明の半導体装置は、第３区画半導体領域と、その第３区画半導体領域と絶縁分離されている第４区画半導体領域を備えている半導体基板を利用しても形成することができる。ここで、「第３」ないし「第４」という番号は、前記した２つのトランジスタを用いる半導体装置における「第１」ないし「第２」という番号と区別するためのものであり、絶縁分離されている２つの半導体領域があればよい。一方が第３区画半導体領域となり、他方が第４区画半導体領域となる。
第３区画半導体領域には、トランジスタが形成されている。第３区画半導体領域の表面に、トランジスタの一方の主電極である第３表面電極と、トランジスタの第３ゲート電極が形成されている。ここでいう「第３表面電極」等の「第３」は、「第３トランジスタ」に対応することを意味し、第３トランジスタに「第１表面電極」等が存在するわけではない。
また、第４区画半導体領域には、ダイオードが形成されている。第４区画半導体領域の表面に、ダイオードの一方の主電極である第４表面電極が形成されている。ここでいう「第４表面電極」の「第４」は、「第４区画半導体領域」に対応することを意味し、第４区画半導体領域に「第１表面電極」等が存在するわけではない。
また、第３区画半導体領域の裏面から第４区画半導体領域の裏面に亘って、トランジスタの他方の主電極であるとともに、ダイオードの他方の主電極である裏面電極が形成されている。
また、半導体装置の裏面に、第３ゲート電極用はんだベースと、第３表面電極と第４表面電極の共通用はんだベースが形成されている。第３ゲート電極用はんだベースと共通用はんだベースと裏面電極は、相互に絶縁分離されている。
また、本発明の半導体装置は、第５配線と第６配線と第７配線を備えている。第５配線は、第３ゲート電極と接続しているとともに、半導体基板の厚み方向に伸びて第３ゲート電極用はんだベースと接続している。第６配線は、第３表面電極と接続しているとともに、第３区画半導体領域の表面から第４区画半導体領域の表面に亘って形成されている。第７配線は、第６配線と接続しているとともに、半導体基板の厚み方向に伸びて共通用はんだベースと接続している。
【００１４】
トランジスタには、一方の主電極とゲート電極が表面に形成されており、他方の主電極が裏面に形成されているＭＯＳＦＥＴやＩＧＢＴを採用することができる。
以下では、理解し易くするために、トランジスタがＩＧＢＴである場合について説明する。本発明の半導体装置により、本明細書に添付した図２３に示すように、トランジスタ４ａのエミッタ電極Ｅ３（第３表面電極）とダイオード４ｂのアノード電極Ａ（表面側の一方の主電極）が電気的に接続されているとともに、トランジスタ４ａのコレクタ電極Ｃ３（第３裏面電極）とダイオード４ｂのカソード電極Ｋ（裏面側の他方の主電極）が電気的に接続されている回路構成の半導体装置を得ることができる。トランジスタ４ａの第３ゲート電極Ｇ３が、第５配線によって半導体装置の裏面に形成されている第３ゲート電極用はんだベース７２と電気的に接続されている。トランジスタ４ａのエミッタ電極Ｅ３（第３表面電極）とダイオード４ｂのアノード電極Ａ（表面側の一方の主電極）が、第６配線と第７配線によって、半導体装置の裏面に形成されている共通用はんだベース９２に電気的に接続されている。
トランジスタ４ａのコレクタ電極Ｃ３とダイオードのカソード電極Ｋは、両者に共通する裏面電極で接続されている。裏面電極と接する裏面電極用はんだベース８２を半導体装置の裏面に形成することができる。
半導体装置の裏面に、第３ゲート電極のはんだベースと、第３表面電極とダイオードの一方の主電極に共通のはんだベースと、トランジスタの他方の主電極とダイオードの他方の主電極に共通のはんだベース（合計３個のはんだベース）を形成することができる。
各々の配線と各々のはんだベースを半導体基板の広がりの範囲内に形成することができる。トランジスタの一方の主電極とダイオードの一方の主電極が電気的に接続されているとともに、トランジスタの他方の主電極とダイオードの他方の主電極が電気的に接続されている回路構成の半導体装置を、半導体基板と同等程度の大きさで形成することができる。トランジスタが形成されている半導体装置と、ダイオードが形成されている半導体装置を準備し、各々の半導体装置を基板に実装する場合と比較すると、基板における半導体装置の総実装面積を低減化することができる。
なお、本発明は、半導体基板に、トランジスタとダイオードの２組以上の組合せが形成されている場合にも適用することができる。トランジスタの表面側の電極や、ダイオードの裏面側の電極や、トランジスタの電極とダイオードの電極の接続点を、配線を用いて半導体基板の裏面側（基板側）に引き出す。なお、回路構成によっては、半導体素子の電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
【００１５】
本発明の半導体装置は、第３絶縁トレンチ枠と第４絶縁トレンチ枠を備えていることが好ましい。この場合、第３絶縁トレンチ枠は、第３区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。また、第４絶縁トレンチ枠は、第４区画半導体領域を周囲の半導体基板から分離して取り囲んでいるとともに、半導体基板の表面から裏面に至るまで伸びている。そして、第５配線と第８配線の半導体基板の厚み方向に伸びている部分が、第３絶縁トレンチ枠と第４絶縁トレンチ枠の外側に形成されている
第５配線と第８配線のうちの半導体基板の厚み方向に伸びている部分を絶縁トレンチ枠の外側に形成すると、絶縁トレンチ枠の内側に形成されているトランジスタとダイオードが、配線の電位の影響を受けない。安定した性能の半導体装置を得られる。
【００１６】
本発明は、半導体装置の新規な製造方法をも実現する。本発明で実現された製造方法は、以下の工程を備えている。
（１）第１トランジスタが形成されており、その第１トランジスタの一方の主電極である第１表面電極と、その第１トランジスタの第１ゲート電極が表面に形成されている第１区画半導体領域と、第２トランジスタが形成されており、その第２トランジスタの一方の主電極である第２表面電極と、その第２トランジスタの第２ゲート電極が表面に形成されている第２区画半導体領域とを備えている半導体基板を準備する工程。
（２）各々が、半導体基板の表面の一部から半導体基板の深さ方向に伸びているとともに、導電性部材で充填されており、第１区画半導体領域と第２区画半導体領域の双方から絶縁分離されている第１貫通電極と第２貫通電極と第３貫通電極と第４貫通電極を形成する工程。
（３）半導体基板の表面に、第１貫通電極と第１表面電極を接続する第１表面配線と、第２貫通電極と第１ゲート電極を接続する第２表面配線と、第３貫通電極と第２表面電極と接続する第３表面配線と、第４貫通電極と第２ゲート電極を接続する第４表面配線を形成する工程。
（４）表面に第３表面配線が形成されている範囲の半導体基板に、裏面から表面に至るまで伸びているトレンチを形成する工程。
（５）そのトレンチに誘電体を充填して誘電体トレンチを形成する工程。
（６）半導体基板を裏面から削り、第１貫通電極の下端面と、第２貫通電極の下端面と、第３貫通電極の下端面と、第４貫通電極の下端面と、誘電体トレンチの下端面を、同一平面の裏面内に配置する工程。
（７）その半導体基板の第１区画半導体領域の裏面に、第１トランジスタの他方の主電極である第１裏面電極を形成し、その半導体基板の第２区画半導体領域の裏面に第２トランジスタの他方の主電極である第２裏面電極を形成する工程。
（８）その半導体基板の裏面に、第１貫通電極と接続している第１裏面配線と、第２貫通電極と接続している第２裏面配線と、第３貫通電極と第１裏面電極を接続するとともに、誘電体トレンチの下端面と接触している第３裏面配線と、第４貫通電極と接続している第４裏面配線を、第１裏面配線と第２裏面配線と第３裏面配線と第４裏面配線と第２裏面電極が相互に絶縁分離されているという条件に従って形成する工程。
【００１７】
第１裏面配線は、第１表面電極用はんだベースとして用いることができる。第２裏面配線は、第１ゲート電極用はんだベースとして用いることができる。第３裏面配線は、第１裏面電極と第２表面電極に共通のはんだベースとして用いることができる。第４裏面配線は、第２ゲート電極用はんだベースとして用いることができる。
誘電体トレンチは、トレンチにBaTiO3等のペースト状の誘電体を充填して形成する。トレンチ内に充填された誘電体は、トレンチ内に充填された金属（貫通電極）と比較して体積が収縮し易い。本発明の製造方法によると、トレンチを誘電体で充填してから半導体基板を裏面から削る。各々の貫通電極と誘電体トレンチの裏面を同一平面内に配置した後に第３裏面配線を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチを確実に第３表面配線と第３裏面配線に接触させることができる。誘電体トレンチに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
【発明の効果】
【００１８】
本発明によると、基板における半導体装置の実装面積を低減化することができる。
【発明を実施するための最良の形態】
【００１９】
最初に、以下に説明する実施例の主要な特徴を列記する。
（第１特徴）ダイシング前のダイシングラインＬで区画されている領域に、第１トランジスタ１ａと第２トランジスタ１ｂが形成される。
（第２特徴）第１トランジスタ１ａと第２トランジスタ１ｂが形成されている半導体基板３に貫通電極と表面配線と裏面配線を形成した後に、半導体基板３をダイシングラインＬに沿ってダイシングする。
（第３特徴）第１貫通電極１４と第２貫通電極２４と第３貫通電極５４と第４貫通電極３４が、絶縁膜で覆われている。
（第４特徴）誘電体トレンチＺＴに充填されている誘電体が、BaTiO3である。
（第５特徴）ダイシング前のダイシングラインＬで区画されている領域に、トランジスタ４ａとダイオード４ｂが形成されている。
（第６特徴）トランジスタ４ａとダイオード４ｂが形成されている半導体基板６に貫通電極と表面配線と裏面配線を形成した後に、半導体基板６をダイシングラインＬに沿ってダイシングする。
（第７特徴）第５貫通電極７４と第７貫通電極９４が、絶縁膜で覆われている。
（第８特徴）半導体基板３，６の表面と裏面が樹脂２ａ，２ｃ，５ａ，５ｂで封止されており、パッケージを形成している。
（第９特徴）半導体装置１，４は、半導体装置１，４に収容されている半導体基板３，６と同等程度の大きさの（ウェーハレベルの）チップスケールパッケージ（ＣＳＰ）である。
【実施例１】
【００２０】
（第１実施例）
本発明を具現化した半導体装置の第１実施例を、図１から図１９を参照して説明する。本実施例は、本発明を利用して、半導体基板の表裏両面に電極が形成されている２個のＭＯＳＦＥＴを１枚の半導体基板に形成したものである。本実施例の半導体装置１の特徴は、図４に示すように、第１トランジスタ１ａの第１ドレイン電極Ｄ１と第２トランジスタ１ｂの第２ソース電極Ｓ２が配線で接続された状態で、半導体基板３の大きさと同等程度のフェースアップ型のチップスケールパッケージ（ＣＳＰ）となっていることである。
図１は、半導体装置１の要部断面図である。図２は、半導体装置１を上面視した図である。図３は、半導体装置１の下面を上方から透視した図である。なお、図３に示している各部分は、上方から透視した状態では実際には見えないので全て外形が破線によって記載されるべきものであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図４は、半導体装置１に収容されている半導体素子の回路構成を示している。図５から図１９は、半導体装置１の製造方法を説明するための図である。
【００２１】
半導体装置１の構成を、図１から図３を参照して説明する。
図１に示すように、半導体装置１は、半導体基板３を備えている。半導体基板３は、第１第１区画半導体領域３ａと、その第１区画半導体領域３ａと絶縁分離されている第２区画半導体領域３ｂを備えている。第１区画半導体領域３ａは、図２と図３に示すように、第１絶縁トレンチ枠Ｚ１に取り囲まれて周囲の半導体基板３から絶縁分離されている。第２区画半導体領域３ｂは、図２と図３に示すように、第２絶縁トレンチ枠Ｚ２に取り囲まれて周囲の半導体基板３から絶縁分離されている。第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の間の半導体基板３には、誘電体（BaTiO3）で充填されている誘電体トレンチＺＴが形成されている。誘電体トレンチＺＴについては、詳細を後述する。
【００２２】
図１から図３に示すように、第１区画半導体領域３ａには、第１トランジスタ１ａが形成されている。第１トランジスタ１ａはＭＯＳＦＥＴである。第１区画半導体領域３ａの表面に、第１トランジスタ１ａの一方の主電極である第１ソース電極Ｓ１が形成されている。また、第１区画半導体領域３ａの表面に、第１トランジスタ１ａの第１ゲート電極Ｇ１が形成されている。第１区画半導体領域３ａの裏面に、第１トランジスタ１ａの他方の主電極である第１ドレイン電極Ｄ１が形成されている。
第２区画半導体領域３ｂには、第２トランジスタ１ｂが形成されている。第２トランジスタ１ｂはＭＯＳＦＥＴである。第２区画半導体領域３ｂの表面に、第２トランジスタ１ｂの一方の主電極である第２ソース電極Ｓ２が形成されている。また、第２区画半導体領域３ｂの表面に、第２トランジスタ１ｂの第２ゲート電極Ｇ２が形成されている。第２区画半導体領域３ｂの裏面に、第２トランジスタ１ｂの他方の主電極である第２ドレイン電極Ｄ２が形成されている。
半導体基板３の表面には絶縁膜ＺＳが形成されている。絶縁膜ＺＳは、第１ソース電極Ｓ１と第１ゲート電極Ｇ１と第２ソース電極Ｓ２と第２ゲート電極Ｇ２が露出するようにパターンニングされている。
なお、第１区画半導体領域３ａ内に形成されている第１トランジスタ１ａの各半導体領域の構成と、第２区画半導体領域３ｂ内に形成されている第２トランジスタ１ｂの各半導体領域の構成は、公知の構成であるので説明を省略する。
【００２３】
また、図１と図３に示すように、半導体装置１の裏面側には、第１ソース電極用はんだベース１２（第１裏面配線ともいう）が形成されている。第１ソース電極用はんだベース１２は、絶縁膜Ｚ１０を介して第１ドレイン電極Ｄ１の裏面に形成されている。半導体装置１の裏面側には、第１ゲート電極用はんだベース２２（第２裏面配線ともいう）が形成されている。第１ゲート電極用はんだベース２２は、絶縁膜Ｚ２０を介して第１ドレイン電極Ｄ１の裏面に形成されている。半導体装置１の裏面側には、第２ゲート電極用はんだベース３２（第４裏面配線ともいう）が形成されている。第２ゲート電極用はんだベース３２は、絶縁膜Ｚ３０を介して第２ドレイン電極Ｄ２の裏面に形成されている。
また、第１ドレイン電極Ｄ１の裏面に第１ドレイン電極Ｄ１と接する第１ドレイン電極用はんだベース５２（第３裏面配線ともいう）が形成されている。第２ドレイン電極Ｄ２の裏面に第２ドレイン電極Ｄ２と接する第２ドレイン電極用はんだベース６２が形成されている。
第１ソース電極用はんだベース１２と第１ゲート電極用はんだベース２２と第２ゲート電極用はんだベース３２と第１ドレイン電極用はんだベース５２と第２ドレイン電極用はんだベース６２は、相互に絶縁分離されている。
【００２４】
半導体装置１は、半導体装置１の内部に第１配線１０と第２配線２０と第３配線５０と第４配線３０を備えている。
第１配線１０は、第１表面配線１６と第１貫通電極１４を備えている。第１表面配線１６が、半導体基板３の表面に形成されている第１ソース電極Ｓ１と第１貫通電極１４を接続している。第１貫通電極１４は、半導体基板３の厚み方向に伸びている。第１貫通電極１４と第１ソース電極用はんだベース１２が接続している。第１ソース電極用はんだベース１２の裏面に接する第１ソース電極用ポスト電極ＰＳ１が形成されている（本実施例の第１ソース電極用はんだベース１２と第１ソース電極用ポスト電極ＰＳ１の両者を併せて第１表面電極用はんだベースといってもよい）。
【００２５】
第２配線２０は、第２表面配線２６と第２貫通電極２４を備えている。第２表面配線２６が、半導体基板３の表面に形成されている第１ゲート電極Ｇ１と第２貫通電極２４を接続している。第２貫通電極２４は、半導体基板３の厚み方向に伸びている。第２貫通電極２４と第１ゲート電極用はんだベース２２が接続している。第１ゲート電極用はんだベース２２の裏面に接する第１ゲート電極用ポスト電極ＰＧ１が形成されている（本実施例の第１ゲート電極用はんだベース２２と第１ゲート電極用ポスト電極ＰＧ１の両者を併せて第１ゲート電極用はんだベースといってもよい）。
【００２６】
第３配線５０は、第３表面配線５６と第３貫通電極５４を備えている。第３表面配線５６が、半導体基板３の表面に形成されている第２ソース電極Ｓ２と第３貫通電極５４を接続している。第３貫通電極５４は、半導体基板３の厚み方向に伸びている。第３貫通電極５４と第１ドレイン電極用はんだベース５２が接続している。したがって、第１ドレイン電極用はんだベース５２は、第１ドレイン電極Ｄ１と第２ソース電極Ｓ２のはんだベースとなっている。第１ドレイン電極用はんだベース５２の裏面に接する第１ドレイン電極用ポスト電極ＰＤ１が形成されている。
【００２７】
第４配線３０は、第４表面配線３６と第４貫通電極３４を備えている。第４表面配線２６が、半導体基板３の表面に形成されている第２ゲート電極Ｇ２と第４貫通電極３４を接続している。第４貫通電極３４は、半導体基板３の厚み方向に伸びている。第４貫通電極３４と第２ゲート電極用はんだベース３２が接続している。第２ゲート電極用はんだベース３２の裏面に接する第２ゲート電極用ポスト電極ＰＧ２が形成されている（本実施例の第２ゲート電極用はんだベース３２と第２ゲート電極用ポスト電極ＰＧ２の両者を併せて第２ゲート電極用はんだベースといってもよい）。
第２ドレイン電極用はんだベース５２の裏面に接する第２ドレイン電極用ポスト電極ＰＤ２が形成されている。なお、図３に示すように、本実施例では、第２ドレイン電極用ポスト電極ＰＤ２が、第１ソース電極用ポスト電極ＰＳ１と同じ形状の部分と、第１ドレイン電極用ポスト電極ＰＤ１と同じ形状の部分に分割されて形成されているが、第２ドレイン電極用ポスト電極ＰＤ２は分割されていなくてもよい。
第１貫通電極１４と第２貫通電極２４と第３貫通電極５４と第４貫通電極３４は、第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の外側に形成されている。
【００２８】
第１ドレイン電極用はんだベース５２と誘電体トレンチＺＴの下端面が接触している。また、第３表面配線５６と誘電体トレンチＺＴの上端面が接触している。誘電体トレンチＺＴは、その上端面と下端面が、第３表面配線５６と第１ドレイン電極用はんだベース５２（第３配線５０と接続している）で挟まれている。誘電体トレンチＺＴの容量成分が、第３配線５０と並列に接続されている。
半導体基板３は、その表面が樹脂２ａで封止されている。半導体基板３は、その裏面のうちのポスト電極が形成されていない範囲に樹脂２ｃが充填されており、裏面が樹脂２ｃで封止されている。樹脂２ｃから、各々のポスト電極が露出している。各々のポスト電極を、基板２とはんだ付けすることができる。
【００２９】
これにより、図４に示すように、パッケージ内で配線により第１トランジスタ１ａの第１ドレイン電極Ｄ１と第２トランジスタ１ｂの第２ソース電極Ｓ２が電気的に接続されている半導体装置１が形成される。第１ゲート電極Ｇ１と、第１ソース電極Ｓ１と、第２ゲート電極Ｇ２と、第１ドレイン電極Ｄ１と第２ソース電極Ｓ２の接続点と、第２ドレイン電極Ｄ２の各々が電気的に接続されている５個のはんだベースを、半導体基板３の裏面側に形成することができる。各々のはんだベースに接続するポスト電極を形成することができる。
【００３０】
図５〜図１９を参照して半導体装置１の製造方法を説明する。
図５に示すように、半導体装置１を製造するために、半導体基板３を準備する。半導体基板３には、第１絶縁トレンチ枠Ｚ１（図２と図３参照）で取り囲まれている第１区画半導体領域３ａが形成されている。また、半導体基板３には、第２絶縁トレンチ枠Ｚ２（図２と図３参照）で取り囲まれている第２区画半導体領域３ｂが形成されている。なお、本実施例では、この時点では、第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２が、半導体基板３の裏面に至るまでは伸びていない。しかしながら、第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２は、半導体基板３の表面と裏面を貫通していてもよい。
第１区画半導体領域３ａには、第１トランジスタ１ａが形成されている。第１区画半導体領域３ａの表面には、第１トランジスタ１ａの第１ソース電極Ｓ１と第１ゲート電極Ｇ１が形成されている。第２区画半導体領域３ｂには、第２トランジスタ１ｂが形成されている。第２区画半導体領域３ｂの表面には、第２トランジスタ１ｂの第２ソース電極Ｓ２と第２ゲート電極Ｇ２が形成されている。
【００３１】
次に、図６と図７に示すように、半導体基板３に貫通電極用の複数個の貫通孔を形成する。図７は、図６の半導体基板３を上面視した図である。
第１絶縁トレンチ枠Ｚ１の外側の半導体基板３のうち、図６と図７に示す左側の領域に、第１貫通電極１４用の貫通孔を形成する。この貫通孔の長手方向（図７に示す上下方向）の長さは、上面視して第１絶縁トレンチ枠Ｚ１内の半導体基板３の一辺の長さと同程度に長い。また、第１絶縁トレンチ枠Ｚ１の外側の半導体基板３のうち、図７に示す上側の領域に、第２貫通電極２４用の貫通孔を形成する。この貫通孔の長手方向（図７に示す左右方向）の長さは、上面視して第１絶縁トレンチ枠Ｚ１内の半導体基板３の一辺の長さよりも短い。また、第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の間の半導体基板３のうち、第１絶縁トレンチ枠Ｚ１寄りに、第３貫通電極５４用の貫通孔を形成する。この貫通孔の長手方向（図７に示す上下方向）の長さは、上面視して第１絶縁トレンチ枠Ｚ１内の半導体基板３の一辺の長さと同程度に長い。また、第２絶縁トレンチ枠Ｚ２の外側の半導体基板３のうち、図７に示す上側の領域に、第４貫通電極３４用の貫通孔を形成する。この貫通孔の長手方向（図７に示す左右方向）の長さは、上面視して第２絶縁トレンチ枠Ｚ２内の半導体基板３の一辺の長さよりも短い。
各々の貫通孔をＣｕ等の導電性部材で充填する。これにより、第１区画半導体領域３ａと第２区画半導体領域３ｂの双方から絶縁分離されている第１貫通電極１４と第２貫通電極２４と第３貫通電極５４と第４貫通電極３４が形成される。
なお、本実施例では、この時点で、各貫通電極が半導体基板３の裏面に至るまでは伸びていない。しかしながら、この時点で、各貫通電極が半導体基板３の表面と裏面を貫通していてもよい。
【００３２】
次に、図８に示すように、半導体基板３の表面に絶縁膜ＺＳを形成する。絶縁膜ＺＳは、第１ソース電極Ｓ１と第１ゲート電極Ｇ１と第２ソース電極Ｓ２と第２ゲート電極Ｇ２が露出するようにパターニングする。
次に、図８と図９に示すように、第１貫通電極１４と第１ソース電極Ｓ１を接続する第１表面配線１６を、Ｃｕ等の導電性部材を用いて形成する。また、第２貫通電極２４と第１ゲート電極Ｇ１を接続する第２表面配線２６を、Ｃｕ等の導電性部材を用いて形成する。また、第３貫通電極５４と第２ソース電極Ｓ２を接続する第３表面配線５６を、Ｃｕ等の導電性部材を用いて形成する。また、第４貫通電極３４と第２ゲート電極Ｇ２を接続する第４表面配線３６を、Ｃｕ等の導電性部材を用いて形成する。
【００３３】
次に、図１０に示すように、半導体基板３の裏面から、トレンチＴを形成する。トレンチＴは、第１区画半導体領域３ａと第２区画半導体領域３ｂの間（第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の間）の範囲であるとともに、表面に第３表面配線５６が形成されている範囲の半導体基板３に形成する。トレンチＴは、半導体基板３の表面（すなわち、第３表面配線５６）に達するまで形成する。また、トレンチＴの長手方向の長さは、上面視すると第１絶縁トレンチ枠Ｚ１内の半導体基板３や第２トレンチ枠Ｚ２内の半導体基板３の一辺の長さと同程度に長い（図１参照）。
次に、図１１に示すように、トレンチＴにペースト状の誘電体を充填し、誘電体トレンチＺＴを形成する。充填する誘電体として、BaTiO3を用いることが好ましい。
次に、図１２に示すように、半導体基板３を裏面から削る。第１貫通電極１４の下端面と、第２貫通電極２４の下端面と、第３貫通電極５４の下端面と、第４貫通電極３４の下端面と、誘電体トレンチＺＴの下端面が同一平面の裏面内に配置される。
【００３４】
次に、図１３に示すように、半導体基板３の表面を樹脂２ａで固定する。
次に、図１４に示すように、第１絶縁トレンチ枠Ｚ１に取り囲まれている第１区画半導体領域３ａの裏面に、第１ドレイン電極Ｄ１を形成する。また、第２絶縁トレンチ枠Ｚ２に取り囲まれている第２区画半導体領域３ｂの裏面に、第２ドレイン電極Ｄ２を形成する。そして、図１４と図１５に示すように、第１ソース電極用はんだベース１２（併せて図３参照）を形成する範囲に、第１ソース電極用はんだベース１２と第１ドレイン電極Ｄ１を絶縁分離するための絶縁膜Ｚ１０を形成する。また、半導体基板３の裏面のうち、第１ゲート電極用はんだベース２２（併せて図３参照）を形成する範囲に、第１ゲート電極用はんだベース２２と第１ドレイン電極Ｄ１を絶縁分離するための絶縁膜Ｚ２０を形成する。また、半導体基板３の裏面のうち、第２ゲート電極用はんだベース３２（併せて図３参照）を形成する範囲に、第２ゲート電極用はんだベース３２と第２ドレイン電極Ｄ２を絶縁分離するための絶縁膜Ｚ３０を形成する。
【００３５】
次に、図１６に示すように、絶縁膜Ｚ１０の裏面に、Ｃｕ等の導電性部材を用いて第１ソース電極用はんだベース１２（第１裏面配線ともいう）を形成して第１貫通電極１４と接続する。また、絶縁膜Ｚ２０の裏面に、Ｃｕ等の導電性部材を用いて第１ゲート電極用はんだベース２２（第２裏面配線ともいう）を形成して第２貫通電極２４と接続する。また、第１ドレイン電極Ｄ１の裏面に、Ｃｕ等の導電性部材を用いて第１ドレイン電極用はんだベース５２（第３裏面配線ともいう）を形成して第３貫通電極５４と接続する。なお、第３貫通電極５４と接続する第１ドレイン電極用はんだベース５２は、誘電体トレンチＺＴの下端面と接するように、誘電体トレンチＺＴの下方まで伸ばすとともに、第２ドレイン電極Ｄ２とは接しないように形成する。また、絶縁膜Ｚ３０の裏面に、Ｃｕ等の導電性部材を用いて第２ゲート電極用はんだベース３２（第４裏面配線ともいう）を形成して第４貫通電極３４と接続する。また、第２ドレイン電極Ｄ２の裏面に、Ｃｕ等の導電性部材を用いて第２ドレイン電極用はんだベース６２を形成する。
【００３６】
次に、図１７に示すように、半導体基板３の裏面のうち、ポスト電極（第１ゲート電極用ポスト電極ＰＧ１と第１ソース電極用ポスト電極ＰＳ１と第１ドレイン電極用ポスト電極ＰＤ１と第２ゲート電極用ポスト電極ＰＧ２と第２ドレイン電極用ポスト電極ＰＤ２）を形成する範囲以外を樹脂２ｃで固める。
次に、図１８に示すように、ポスト電極を形成する範囲に導電性部材を充填する。
次に、図１９に示すように、樹脂２ｃとポスト電極の裏面を研磨する。
各々のポスト電極に、はんだの端子（図示省略のはんだボール等）を形成する。
次に、半導体基板３をダイシングラインＬ（図１参照）でダイシングする。
【００３７】
本実施例の半導体装置１によると、各々の配線と各々のはんだベースを半導体基板３の広がりの範囲内に形成することができる。これにより、第１トランジスタ１ａの第１ドレイン電極Ｄ１と第２トランジスタ１ｂの第２ソース電極Ｓ２が電気的に接続されている回路構成の半導体装置１を、半導体基板３と同等程度の大きさで形成することができる。第１トランジスタ１ａが形成されている半導体装置のＣＳＰと、第２トランジスタ１ｂが形成されている半導体装置のＣＳＰを準備し、各々のＣＳＰを基板に実装する場合と比較すると、基板における実装面積を低減化することができる。
また、本実施例の半導体装置１は、半導体基板３の裏面側が基板２と接続するフェースアップ型であり、裏面に大きく広がっている第１ドレイン電極Ｄ１と第２ドレイン電極Ｄ２には、各々の広い範囲に接している第１ドレイン電極用はんだベース５２と第２ドレイン電極用はんだベース６２を形成することができる。各々のドレイン電極Ｄ１，Ｄ２と各々のはんだベース５２，６２を介して半導体装置１が動作時に発した熱を効果的に基板側に放熱することができる。
また、本実施例の半導体装置１は、第１貫通電極１４と第２貫通電極２４と第３貫通電極５４と第４貫通電極３４を第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の外側に形成している。絶縁トレンチ枠の内側に形成されている第１トランジスタ１ａと第２トランジスタ１ｂが、貫通電極１４，２４，５４，３４の電位の影響を受けない。安定した性能の半導体装置１を得られる。
また、本実施例の半導体装置１は、第１ドレイン電極用はんだベース５２と第３表面配線５６と接している誘電体トレンチＺＴを備えている。誘電体トレンチＺＴによる容量成分を、第３配線５０と並列に接続している。第３配線５０が他の配線と比較して長いことに起因するリンギング現象を抑制することができる。
また、本実施例では、誘電体トレンチＺＴを形成する際に、トレンチＴを誘電体で充填してから半導体基板３を裏面から削る。各々の貫通電極と誘電体トレンチＺＴの裏面を略同一平面内に配置した後に第１ドレイン電極用はんだベース５２を形成する。充填した誘電体が収縮しても、収縮後に裏面を削ることから、誘電体トレンチＺＴを確実に第３表面配線５６と第１ドレイン電極用はんだベース５２に接触させることができる。誘電体トレンチＺＴに、リンギングを防止するために必要な容量成分を安定的に持たせることができる。
【００３８】
なお、本実施例では、第１区画半導体領域３ａが第１絶縁トレンチ枠Ｚ１で取り囲まれているとともに、第２区画半導体領域３ｂが第２絶縁トレンチ枠Ｚ２で取り囲まれている場合について説明した。そして、各々の貫通電極１４，２４，３４，５４が、第１絶縁トレンチ枠Ｚ１と第２絶縁トレンチ枠Ｚ２の外側に形成されている場合について説明した。しかしながら、本発明では、貫通電極１４，２４，３４，５４が、第１区画半導体領域３ａと第２区画半導体領域３ｂと絶縁分離されていればよい。例えば、各々の貫通電極が、絶縁膜に囲まれている状態で半導体基板３内に形成されていてもよい。この場合には、貫通電極用の貫通孔を形成した後に、熱酸化して貫通孔内に熱酸化膜を形成すればよい。
また、本実施例では、半導体基板３に２個のトランジスタが形成されている場合について説明したが、半導体基板に３個以上のトランジスタが形成されていてもよい。この場合にも、トランジスタの表面側の電極やトランジスタの電極間同士の接続点等が、配線を用いて半導体基板の裏面側（基板に実装する側）に引き出されている。なお、回路構成によっては、電極間を接続しているが、はんだベースとは接続していない配線が存在していてもよい。
また、本実施例では、第１トランジスタ１ａと第２トランジスタ１ｂがＭＯＳＦＥＴである場合について説明したが、本発明のトランジスタは、半導体基板３の表面と裏面の双方に電極が形成されていればよい。例えば、ＩＧＢＴによって構成することもできる。
【００３９】
（第２実施例）
次に、本発明を具現化した半導体装置の第２実施例を、図２０から図２３を参照して説明する。本実施例は、本発明を利用して半導体基板の表裏両面に電極が形成されているＩＧＢＴと、半導体基板の表裏両面に電極が形成されているダイオードを１枚の半導体基板に形成したものである。本実施例の半導体装置４の特徴は、図２３に示すように、トランジスタ４ａのエミッタ電極Ｅ３と、ダイオード４ｂのアノード電極Ａが配線で接続されているとともに、トランジスタ４ａのコレクタ電極Ｃ３と、ダイオード４ｂのカソード電極Ｋが配線で接続された状態で、半導体基板と同等程度のフェースアップ型のチップスケールパッケージ（ＣＳＰ）となっていることである。
図２０は、半導体装置４の要部断面図である。図２１は、半導体装置４を上面視した図である。図２２は、半導体装置４の下面を上方から透視した図である。なお、図２２に示している各部分は、上方から透視した状態では実際には見えないものであり、それらの外形は全て破線で記載するべきであるが、図を見易くするために一部を実線で記載している。実線と破線の区別は、下面視した状態に合わせている。図２３は、半導体装置４に収容されている半導体素子の回路構成を示している。
【００４０】
半導体装置４の構成を、図２０から図２３を参照して説明する。
図２０に示すように、半導体装置４は、半導体基板６を備えている。半導体基板６は、第３区画半導体領域６ａと、その第３区画半導体領域６ａと絶縁分離されている第４区画半導体領域６ｂを備えている。第３区画半導体領域６ａは、図２１と図２２に示すように、第３絶縁トレンチ枠Ｚ３に取り囲まれて周囲の半導体基板６から絶縁分離されている。第４区画半導体領域６ｂは、図２１と図２２に示すように、第４絶縁トレンチ枠Ｚ４に取り囲まれて周囲の半導体基板３から絶縁分離されている。
【００４１】
第３区画半導体領域６ａには、トランジスタ４ａが形成されている。トランジスタ４ａはＩＧＢＴである。第３区画半導体領域６ａの表面に、トランジスタ４ａの一方の主電極であるエミッタ電極Ｅ３が形成されている。また、第３区画半導体領域６ａの表面に、トランジスタ４ａのゲート電極Ｇ３が形成されている。
また、第４区画半導体領域６ｂには、ダイオード４ｂが形成されている。第４区画半導体領域６ｂの表面に、ダイオード４ｂの一方の主電極であるアノード電極Ａが形成されている。
また、第３区画半導体領域６ａの裏面から第４区画半導体領域６ｂの裏面に亘って裏面電極８０が形成されている。裏面電極８０は、トランジスタ４ａのコレクタ電極Ｃ３として機能するとともに、ダイオード４ｂのカソード電極Ｋとして機能する。
半導体基板６の表面には絶縁膜ＺＳが形成されている。絶縁膜ＺＳは、ゲート電極Ｇ３とエミッタ電極Ｅ３とアノード電極Ａが露出するようにパターンニングされている。
なお、第３区画半導体領域６ａ内に形成されているトランジスタ４ａの各半導体領域の構成と、第４区画半導体領域６ｂ内に形成されているダイオード４ｂの各半導体領域の構成は、公知の構成であるので説明を省略する。
【００４２】
図２２に示すように、半導体基板６の裏面側には、ゲート電極用はんだベース７２が形成されている。ゲート電極用はんだベース７２は、絶縁膜Ｚ７０を介して裏面電極８０の裏面に形成されている。ゲート電極用はんだベース７２の裏面に接するゲート電極用ポスト電極ＰＧ３が形成されている（本実施例のゲート電極用はんだベース７２とゲート電極用ポスト電極ＰＧ３の両者を併せてゲート電極用はんだベースといってもよい）。
【００４３】
また、半導体基板６の裏面側には、エミッタ電極Ｅ３とアノード電極Ａの共通用はんだベース９２が形成されている。共通用はんだベース９２は、絶縁膜Ｚ９２を介して裏面電極８０の裏面に形成されている。この共通用はんだベース９２は、図２０に示す半導体基板６の手前側と奥側（図２２に示す上側と下側）の２箇所に形成されている。２箇所に形成されている共通用はんだベース９２の各々の裏面に接する２個の共通用ポスト電極ＰＡが形成されている（本実施例の共通用はんだベース９２と共通用ポスト電極ＰＡの両者を併せて共通用はんだベースといってもよい）。
【００４４】
また、半導体基板６の裏面側には、裏面電極用はんだベース８２（エミッタ電極Ｅ３とアノード電極Ａの共通用はんだベース）が形成されている。裏面電極用はんだベース８２は、裏面電極８０と接している。第３区画半導体領域６ａの裏面側に、裏面電極用はんだベース８２の裏面に接する裏面電極用ポスト電極ＰＣ３が形成されている。第４区画半導体領域６ｂの裏面側にも、裏面電極用はんだベース８２に接する裏面電極用ポスト電極ＰＫが形成されている。なお、裏面電極用ポスト電極ＰＣ３と裏面電極用ポスト電極ＰＫは一体的に形成されていてもよい。
ゲート電極用はんだベース７２と共通用はんだベース９２と裏面電極用はんだベース８２は、相互に絶縁分離されている。
【００４５】
半導体装置４は、第５配線７０と第６配線６０と第７配線９０を備えている。
第５配線７０は、第５表面配線７６と第５貫通電極７４を備えている。第５表面配線７６が、半導体基板６の表面に形成されているゲート電極Ｇ３と第５貫通電極７４を接続している。第５貫通電極７４は、半導体基板６の厚み方向に伸びている。第５貫通電極７４とゲート電極用はんだベース７２が接続している。
第６配線６０は、半導体基板６の表面に伸びている。第６配線６０は、エミッタ電極Ｅ３とアノード電極Ａを接続している。
第７配線９０は、第７表面配線９６と第７貫通電極９４を備えている。第７表面配線９６が、半導体基板６の表面に形成されているアノード電極Ａと第７貫通電極９４を接続している。第６配線６０と第７配線９０は連続している。第７貫通電極９４は、半導体基板６の厚み方向に伸びている。第７貫通電極９４と共通用はんだベース９２が接続している。
なお、第５貫通電極７４と第７貫通電極９４は、いずれも第３絶縁トレンチ枠Ｚ３と第４絶縁トレンチ枠Ｚ４の外側に形成されている。
【００４６】
半導体装置４は、その表面が樹脂５ａで封止されている。半導体装置４は、その裏面のうちポスト電極が形成されていない範囲に樹脂５ｂが充填されている。各々のポスト電極が樹脂５ｂから露出している。また、半導体基板６はダイシングラインＬ（図２０参照）でダイシングされている。各々のポスト電極を、基板５とはんだ付けすることができる。
【００４７】
これにより、図２３に示すように、パッケージ内で配線により、トランジスタ４ａのエミッタ電極Ｅ３とダイオード４ｂのアノード電極Ａが電気的に接続されているとともに、トランジスタ４ａのコレクタ電極Ｃ３とダイオード４ｂのカソード電極Ｋが電気的に接続されている半導体装置４が形成される。ゲート電極Ｇ３と、エミッタ電極Ｅ３とアノード電極Ａの接続点と、コレクタ電極Ｃ３とカソード電極Ｋの接続点の、各々が電気的に接続されている３個のはんだベースを半導体基板３の裏面側に形成することができる。
【００４８】
各々の配線と各々のはんだベースを半導体基板６の広がりの範囲内に形成することができる。本実施例の半導体装置４によると、トランジスタ４ａのエミッタ電極Ｅ３とダイオード４ｂのアノード電極Ａが電気的に接続されているとともに、トランジスタ４ａのコレクタ電極Ｃ３とダイオード４ｂのカソード電極Ｋが電気的に接続されている回路構成の半導体装置４を、半導体基板６と同等程度の大きさで形成することができる。トランジスタ４ａが形成されている半導体装置のＣＳＰと、ダイオード４ｂが形成されている半導体装置のＣＳＰを準備し、各々のＣＳＰを基板に実装する場合と比較すると、基板における総実装面積を低減化することができる。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００５０】
【図１】半導体装置１の要部断面図である。
【図２】半導体装置１を上面視した図である。
【図３】半導体装置１の下面を上方から透視した図である。
【図４】半導体装置１に収容されている半導体素子の回路構成を示す。
【図５】半導体装置１の製造工程を示す。
【図６】半導体装置１の製造工程を示す。
【図７】半導体装置１の製造工程を示す。
【図８】半導体装置１の製造工程を示す。
【図９】半導体装置１の製造工程を示す。
【図１０】半導体装置１の製造工程を示す。
【図１１】半導体装置１の製造工程を示す。
【図１２】半導体装置１の製造工程を示す。
【図１３】半導体装置１の製造工程を示す。
【図１４】半導体装置１の製造工程を示す。
【図１５】半導体装置１の製造工程を示す。
【図１６】半導体装置１の製造工程を示す。
【図１７】半導体装置１の製造工程を示す。
【図１８】半導体装置１の製造工程を示す。
【図１９】半導体装置１の製造工程を示す。
【図２０】半導体装置４の要部断面図である。
【図２１】半導体装置４を上面視した図である。
【図２２】半導体装置４の下面を上方から透視した図である。
【図２３】半導体装置４に収容されている半導体素子の回路構成を示す。
【符号の説明】
【００５１】
１：半導体装置
１ａ：第１トランジスタ
１ｂ：第２トランジスタ
２：基板
３：半導体基板
３ａ：第１区画半導体領域
３ｂ：第２区画半導体領域
４：半導体装置
４ａ：トランジスタ
４ｂ：ダイオード
５：基板
６：半導体基板
６ａ：第３区画半導体領域
６ｂ：第４区画半導体領域
１０：第１配線
１２：第１ソース電極用はんだベース
１４：第１貫通電極
１６：第１表面配線
２０：第２配線
２２：第１ゲート電極用はんだベース
２４：第２貫通電極
２６：第２表面配線
３０：第４配線
３２：第２ゲート電極用はんだベース
３４：第４貫通電極
３６：第４表面配線
５０：第３配線
５２：第１ドレイン電極用はんだベース
５４：第３貫通電極
５６：第３表面配線
６０：第６配線
６２：第２ドレイン電極用はんだベース
７０：第５配線
７２：第３ゲート電極用はんだベース
７４：第５貫通電極
７６：第５表面配線
８０：裏面電極
８２：裏面電極用はんだベース
９０：第７配線
９２：共通用はんだベース
９４：第７貫通電極
９６：第７表面配線
Ａ：アノード電極
Ｃ３：コレクタ電極
Ｄ１：第１ドレイン電極
Ｄ２：第１ドレイン電極
Ｅ３：エミッタ電極
Ｇ１，Ｇ２，Ｇ３：ゲート電極
Ｋ：カソード電極
Ｌ：ダイシングライン
ＰＡ：共通用ポスト電極
ＰＣ３：裏面電極用ポスト電極
ＰＤ１：第１ドレイン電極用ポスト電極
ＰＤ２：第２ドレイン電極用ポスト電極
ＰＧ１：第１ゲート電極用ポスト電極
ＰＧ２：第２ゲート電極用ポスト電極
ＰＧ３：ゲート電極用ポスト電極
ＰＫ：裏面電極用ポスト電極
ＰＳ１：第１ソース電極用ポスト電極
Ｓ１：第１ソース電極
Ｓ２：第２ソース電極
Ｔ：トレンチ
Ｚ１：第１絶縁トレンチ枠
Ｚ２：第２絶縁トレンチ枠
Ｚ３：第３絶縁トレンチ枠
Ｚ４：第４絶縁トレンチ枠
Ｚ１０，Ｚ２０，Ｚ３０，Ｚ７０，Ｚ９４，ＺＳ：絶縁膜
ＺＴ：誘電体トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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