(57)【要約】【課題】選択エピを用いることでより安定した素子分離が可能な半導体素子の製造方法を提供する。【解決手段】半導体基板上に半導体層を積層して作製する半導体素子の製造方法において、前記半導体基板上の半導体素子の分離に際しては、分離すべき素子単位を予め絶縁膜で囲い、この囲い中に半導体層を積層して半導体素子を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に半導体層を積層して作製する半導体素子の製造方法において、前記半導体基板上の半導体素子の分離に際しては、分離すべき素子単位を予め絶縁膜で囲い、この囲い中に半導体層を積層して半導体素子を形成することを特徴とする半導体素子の製造方法。
【請求項２】
前記半導体素子に電極を形成するに際しては、前記絶縁膜を部分的にエッチングし、同一表面上に複数の電極を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記絶縁膜は酸化膜または窒化膜であることを特徴とする請求項１または２に記載の半導体光素子の製造方法。
【請求項４】
前記半導体素子はフォトダイオードを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、基板上に複数個作製した半導体装置の分離方法に関するものである。
【背景技術】
【０００２】
例えばフォトダイオード（以下、ＰＤという）の作製に際しては、基板上に複数個のＰＤを形成し、これを素子ごとに分離している。
図３はＰＤの従来例を示す断面図である。このＰＤの製造工程と分離方法について説明する。
工程（１）ｎ型ＩｎＰ基板１上にｎ＋型ＩｎＰ層２をエピタキシャル成長により積層する。
工程（２）ｎ＋ＩｎＰ層２上に光吸収層として例えばＩｎＧａＡｓ層３およびキャップ層としてＩｎＰ層４を積層する。
【０００３】
工程（３）ＩｎＰキャップ層４上に絶縁膜（酸化膜又は窒化膜・・・図示省略）を形成し、フォトリソグラフィによりパターニングを行って弗酸などにより酸化膜を部分的にエッチングする。
工程（４）次に、例えばＺｎ等の拡散を行い工程（３）でエッチングした部分にＰ＋型層５を形成する。
【０００４】
工程（５）工程（３）で形成した絶縁膜を除去し、新たに絶縁膜（図示省略）を形成し素子間を分離するためにフォトリソドラィによりパターニングする。その後、エッチング若しくはウエットエッチングによりメサエッチングを行って溝６を形成する。
工程（６）工程（５）で形成した絶縁膜を除去し、基板表面に反射防止膜としての窒化膜（図示省略）を形成する。
【０００５】
工程（７）工程（６）で形成した窒化膜を除去し、絶縁膜を形成後フォトリソグラフィによりパターニングを行って基板表面に電極７ａを形成する。
工程（８）工程（７）で形成した絶縁膜を除去し、新たに絶縁膜８を形成後し、フォトリソグラフィによりパターニングを行って半導体表面にポリイミド膜９などを用いて工程（５）でメサエッチングした溝６を埋める。
工程(９)基板の裏面に電極７ｂを形成する。
【０００６】
このような半導体素子の製造方法に関する先行技術としては次のようなの文献が知られている。
【０００７】
【特許文献１】特開平０７−３２６６３３号公報
【特許文献２】特開平０８−２３６６１１号公報
【特許文献３】特開平１１−０７４３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図３に示すような半導体素子の製造方法においては、メサの形成時に次のような問題があった。
即ち、メサエッチングをウェットエッチングで行う場合、ウェハ面内に深さのばらつきが大きくなりやすい。
また、サイドエッチを考慮してマスクを設計しなくてはならない。それと共にサイドエッチはチップサイズを制限する。
【０００９】
一方メサエッチングをドライエッチングで形成する場合、マスク寸法通りに加工できるが、リーク電流の原因となる半導体表面へのダメージが残ることがある。メサ加工後にはその部分に絶縁膜を形成し半導体表面を安定化させるが、成膜装置によってはカバレッジの問題が発生し成膜ムラが起こる。
【００１０】
成膜ムラは半導体基板表面へストレスを与えることになり、その結果リーク電流などが大きくなることがある。このためメサエッチング後厚い酸化膜だけでこの部分を埋め込むのは困難かつ危険である。
【００１１】
また、このメサの溝部分６には平坦化のためにも埋め込む必要があるが、それらはポリイミド膜やＯＣＤ（ＯＨＫＡ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）膜と言った液体の有機膜を表面に塗布し、それらをベークすることで硬化させている。これらの膜はクラックなどが発生する場合がある。またこれらの膜は一般的に酸化膜などより湿度に対する耐性が弱いため、リーク電流が大きくなる。
【００１２】
更に、メサエッチによる素子分離では絶縁膜をマスクに塩酸，過酸化水素，硫酸，リン酸などの混合液を用いている。そのため、膜ごとに選択性が変わるのでエッチング液を変える必要がある。
【００１３】
従って、本発明はメサエッチングによる加工を行わず、選択エピを用いることでより安定した素子分離が可能な半導体素子の製造方法を実現することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は上記問題点を解決するためになされたもので、請求項１記載の半導体素子の製造方法の発明においては、半導体基板上に半導体層を積層して作製する半導体素子の製造方法において、前記半導体基板上の半導体素子の分離に際しては、分離すべき素子単位を予め絶縁膜で囲い、この囲い中に半導体層を積層して半導体素子を形成することを特徴とする。
【００１５】
請求項２においては、請求項１に記載の半導体素子の製造方法において、
前記半導体素子に電極を形成するに際しては、前記絶縁膜を部分的にエッチングし、同一表面上に複数の電極を形成することを特徴とする。
【００１６】
請求項３においては、請求項１または２に記載の半導体光素子の製造方法において、
前記絶縁膜は酸化膜または窒化膜であることを特徴とする。
【００１７】
請求項４においては、請求項１乃至３のいずれかに記載の半導体光素子の製造方法において、
前記半導体素子はフォトダイオードを含むことを特徴とする。
【発明の効果】
【００１８】
以上説明したことから明らかなように本発明の請求項１，３，４によれば、次のような効果がある。
半導体基板上の半導体素子の分離に際しては、分離すべき素子単位を予め絶縁膜で囲い、この囲い中に半導体層を積層して素子を形成するので、選択エピタキシャルを行うことで工程が大幅に減少すると共に素子間を安定した酸化膜で分離することで素子のリーク電流特性を改善することができる。
【００１９】
請求項２によれば、絶縁膜をエッチングし、同一表面上に複数の電極を形成するので、半導体素子の組込み時の自由度が向上する。
【発明を実施するための最良の形態】
【００２０】
図１（ａ〜ｄ）は本発明の半導体素子の製造方法の実施形態の一例を示すものである。工程に従って説明する。なお、ここでもＰＤを作製する場合について説明する。
工程（ａ）絶縁膜（酸化膜又は窒化膜）形成・パターニング
加熱されたｎ型Ｉｎｐ基板上1にＳｉＨ４とＮ２Ｏの混合雰囲気をプラズマ分解することでＳｉ酸化膜を形成し、その酸化膜をフォトリソグラフィによりパターニングし、弗酸などでエッチングして分離すべき素子単位の囲い１０を形成する。
【００２１】
工程（ｂ）エピタキシャル成長
前記囲い（Ｓｉ酸化膜）１０が基板に残った状態でＩｎｐ基板１を数百℃に加熱する。その後、例えばトリメチルインジウムやトリメチルガリウム、アルシン，ホスフィンを流し、この基板上にｎ＋型Ｉｎｐエピ層１１や光吸収層となるＩｎＧａＡｓ層１２及びキャップ層としてのＩｎｐ層１３をエピタキシャル成長などにより形成する。
【００２２】
この場合、ＩｎＰやＩｎＧａＡｓはＳｉ酸化膜１０上には成長しない。即ち、Ｓｉ酸化膜はＩｎＰやＩｎＧａＡｓが成長する温度では非常に安定な結合をしているため結合手を出していない。そのため、これらがＳｉ酸化膜１０上には留まらず「表面上を流れて」ｎ型Ｉｎｐ基板が表出しているところに到達し成長する。その結果、Ｉｎｐ基板1上の表面だけに選択的にエピタキシャル膜が成長することになる。
【００２３】
工程（ｃ）ｐ＋型層形成
基板表面に絶縁膜を形成しフォトリソグラフィによりパターニングし、絶縁膜でマスクされ一部だけキャップ層としてのＩｎｐ層１３が表出した基板をジメチルジンクなどの雰囲気中に入れＺｎなどの拡散を行い受光部としてのｐ＋型層１４を形成する。
【００２４】
工程（ｄ）反射防止膜・電極形成
基板表面を反射防止膜（例えば窒化膜）などで覆い受光部ｐ＋型層１４の一部にコンタクトホールを形成する。その部分に電極１５ａを形成し、また基板裏面にも電極１５ｂを形成する。
上述の製造方法によれば、選択エピタキシャルを行うことで工程が大幅に減少すると共に素子間を安定した酸化膜（囲い）１０で分離することで素子のリーク電流特性を改善することができる。
【００２５】
図２（ａ〜ｄ）は他の実施形態の一例を示すもので、図１とは基板として半絶縁性ＩｎＰ基板１６を用い、基板１６の表面にｎ＋型ＩｎＰ１７をエピタキシャル成長させる点。および電極１５ｃを基板の表面側に設けた点が異なっている。なお、ここでもＰＤを作製する場合について説明する。
【００２６】
工程（ａ）絶縁膜（酸化膜又は窒化膜）形成・パターニング
半絶縁性ＩｎＰ基板１６の表面にｎ＋型ＩｎＰ１７をエピタキシャル成長させ、この基板を加熱してｎ＋型ＩｎＰ１７上にＳｉＨ４とＮ２Ｏの混合雰囲気をプラズマ分解することでＳｉ酸化膜を形成し、その酸化膜をフォトリソグラフィによりパターニングし、弗酸などでエッチングして分離すべき素子単位の囲い（Ｓｉ酸化膜）１０を形成する。
【００２７】
工程（ｂ）エピタキシャル成長
前記囲い（Ｓｉ酸化膜）１０が基板に残った状態で半絶縁性Ｉｎｐ基板１６を数百℃に加熱する。その後、例えばトリメチルインジウムやトリメチルガリウム、アルシン，ホスフィンを流し基板１６上のｎ＋型Ｉｎｐエピ層１７上にｎ＋型Ｉｎｐエピ層１１や光吸収層となるＩｎＧａＡｓ層１２及びキャップ層としてのＩｎｐ層１３をエピタキシャル成長などにより形成する。
【００２８】
工程（ｃ）ｐ＋型層形成
基板表面に絶縁膜を形成しフォトリソグラフィによりパターニングし、絶縁膜でマスクされ一部だけキャップ層としてのＩｎｐ層１３が表出した基板をジメチルジンクなどの雰囲気中に入れＺｎなどの拡散を行い受光部としてのｐ＋型層１４を形成する。
【００２９】
工程（ｄ）反射防止膜・電極形成
基板表面を反射防止膜（例えば窒化膜）などで覆い受光部ｐ＋層１４の一部および囲い（Ｓｉ酸化膜）１０の一部にコンタクトホールを形成する。その部分に電極１５ａ，１５ｃを形成する。
このような構成によれば半絶縁性基板１６の一方の面に電極があるので、半導体素子の組込み時の自由度を向上させることができる。
【００３０】
以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。例えば実施例では半導体素子としてＰＤを作製したが、例えばトランジスタなどであってもよく、要は分離すべき半導体素子が予め作製された囲いの中に半導体層を積層して形成されるものであればよい。
【００３１】
また、実施例では基板としてｎ型Ｉｎｐ基板や半絶縁性Ｉｎｐ基板を用いたが、例えばＳｉ基板であってもよい。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体素子の製造方法の実施形態の一例を示す概略工程図である。
【図２】他の実施形態を示す概略工程図である。
【図３】従来の半導体素子の一例を示す断面図である。
【符号の説明】
【００３３】
１              ｎ型ＩｎＰ基板
２，１１        ｎ型ＩｎＰエピタキシャル層
３              光吸収層
４              キャップＩｎＰ層
５              ｐ＋層
６              溝
７，１５        電極
８，１０        絶縁膜（酸化膜又は窒化膜）
９              ポリイミド膜
１２            光吸収層（ＩｎＧａＡｓ）
１３            キャップＩｎＰ層
【図１】
2009105105.tif 000003
【図２】
2009105105.tif 000004
【図３】
2009105105.tif 000005