(57)【要約】      （修正有）【課題】ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能な半導体装置を提供する。【解決手段】半導体基板１１に形成され、素子分離されたトランジスタ領域と、半導体基板１１上に形成された第１の層間膜１９と、第１の層間膜１９に形成され、それぞれトランジスタ領域に接続される第１および第２のコンタクトプラグ２０、２１と、第１のコンタクトプラグ２０中に形成され、電極層２２ａ／絶縁層２２ｂ／Ｃｕ層２２ｃより構成されるＭＩＭ構造を有する第１のキャパシタと、第２のコンタクトプラグ２１と接続されるビット線２９を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成され、素子分離されたトランジスタ領域と、
前記半導体基板上に形成された第１の層間膜と、
前記第１の層間膜に形成され、それぞれ前記トランジスタ領域に接続される第１および第２のコンタクトプラグと、
前記第１のコンタクトプラグ中に形成され、ＭＩＭ構造を有する第１のキャパシタと、
前記第２のコンタクトプラグと接続されるビット線を備えることを特徴とする半導体装置。
【請求項２】
前記第１の層間膜上に形成された第２の層間膜と、
前記第２の層間膜中に形成され、それぞれ前記第１および第２のコンタクトプラグと接続された第１および第２の配線層と、
前記第１の配線層中に形成され、前記第１のキャパシタと接続されたＭＩＭ構造を有する第２のキャパシタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の層間膜上に形成された第３の層間膜と、
前記第３の層間膜中に形成され、それぞれ前記第１および第２のコンタクトプラグと接続された第３および第４のコンタクトプラグと、
前記第３のコンタクトプラグ中に形成され、前記第１のキャパシタと接続されたＭＩＭ構造を有する第３のキャパシタを備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のキャパシタ内に凸部が形成され、凸部の壁面がＭＩＭ構造を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のコンタクトプラグの開口面積は、前記第２のコンタクトプラグの開口面積より大きいことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭ素子を含むメモリとロジックを混載したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）などの半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器などの小型化、高機能化に伴い、種々のロジック回路、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリを、１つのチップ上に混載したＳｏＣにおいて、さらなる集積化、高機能化が要求されている。そこで、このようなＳｏＣに、高速かつ大容量のＤＲＡＭを混載することが要求されている。
【０００３】
ＤＲＡＭキャパシタの構造としては、トレンチ構造またはスタック構造が主流である。このうち、トレンチ構造は、基板中にトレンチキャパシタを形成した構造である。このようなトレンチ構造においては、トレンチキャパシタ形成工程を追加する他は、混載しない場合と同じ製造方法で形成することができ、デザインルールやＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）特性も、ＤＲＡＭを混載しない場合と同様とすることが可能である。しかしながら、トレンチキャパシタが基板中に形成されることから、ＭＯＳＦＥＴとの接合部やキャパシタ自体に寄生的に電流リーク経路が形成されるため、大容量が要求されるという問題がある。さらに、キャパシタを有することから、ＭＯＳＦＥＴの最適化設計において、熱工程の制約があるという問題がある。
【０００４】
一方、スタック構造は、基板上に形成される多層配線の間に、キャパシタが形成された構造である。そして、キャパシタにＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造を採用することにより、寄生の電流リークを抑えることができ、容量を小さくすることができる。また、トレンチ構造のようにＭＯＳＦＥＴの最適化設計における熱工程の制約もない。しかしながら、多層配線間にキャパシタが形成されているため、ＤＲＡＭ混載の有無により製品間で層間膜やヴィアホールの深さが変わり、それに伴う容量パラメータやヴィアのコンタクト抵抗といった多層のパラメータが変動する。そして、キャパシタを挟む上層−下層配線間隔が広がるため、これら配線を接続するために高いアスペクト比のヴィアホールの形成および埋め込みが必要となる。さらに、ＤＲＡＭを混載しない場合、キャパシタが形成される層間が不要となるため、ビット線が、基板（ＭＯＳＦＥＴ）に近づき、特に多層の層間容量が変動するという問題がある。
【０００５】
このように、ＤＲＡＭを、キャパシタを持たないロジック回路やＳＲＡＭなどと混載する際には、トレンチ構造、スタック構造とも長所短所がある。そこで、層間絶縁膜中に、配線層と同じ深さでキャパシタを形成する技術が開示されている（例えば特許文献１など参照）。しかしながら、このようなキャパシタ構造では、十分なキャパシタ容量を得ることが困難であるという問題がある。
【特許文献１】特開２００４−２６００４２号公報（[請求項１]、図２など）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板に形成され、素子分離されたトランジスタ領域と、半導体基板上に形成された第１の層間膜と、第１の層間膜に形成され、それぞれトランジスタ領域に接続される第１および第２のコンタクトプラグと、第１のコンタクトプラグ中に形成され、ＭＩＭ構造を有する第１のキャパシタと、第２のコンタクトプラグと接続されるビット線を備えることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の一実施態様によれば、ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図を参照して説明する。
【００１０】
図１に本実施形態の半導体装置におけるＤＲＡＭ素子の断面図を示す。図に示すように、Ｓｉ基板などの半導体基板１１に、拡散領域１２、素子分離領域１３が形成されている。半導体基板１１上には、層間膜１４と、ゲート電極１５、拡散領域１２とシリサイド層１６を介して接続され、底面および側壁にバリアメタル層が形成されてＷなどが埋め込まれた基板コンタクト１７ａ、１７ｂが形成されている。そして、基板コンタクト１７ａ、１７ｂの上層には、基板コンタクト１７ａ、１７ｂと接続されるＣｕ配線１８ａ、１８ｂが形成されている。
【００１１】
そして、層間膜１４、Ｃｕ配線１８ａ、１８ｂの上層には、層間膜１９と、Ｃｕ配線１８ａと接続されたヴィア２０と、Ｃｕ配線１８ｂと接続されたヴィア２１が形成されている。ヴィア２０には、電極層２０ａ／絶縁層２０ｂ／Ｃｕ層２０ｃより構成されるＭＩＭキャパシタが形成されている。そして、ヴィア２０とヴィア２１の上層には、ヴィア２０と連続したヴィア２２と、ヴィア２１と接続されたＣｕ配線２３が形成されている。ヴィア２２壁面には、ヴィア２０より連続した電極層２２ａ／絶縁層２２ｂ／Ｃｕ層２２ｃより構成されるＭＩＭキャパシタが形成されている。
【００１２】
図２に図１のＡ−Ａ’断面図（キャパシタの上面図）を、図３に図２のＢ−Ｂ’断面図を示す。尚、図２のａ−ａ’断面図が、図1の一部に相当する。図に示すように、ヴィア２０中には、層間膜１９により凸部２０ｄが形成されており、それぞれの壁面には、同様にＭＩＭキャパシタが形成されている。
【００１３】
そして、層間膜１９、ヴィア２２、Ｃｕ配線２３の上層には、層間膜２４と、ヴィア２２と接続されたヴィア２５ａと、Ｃｕ配線２３と接続されたヴィア２５ｂが形成されている。そして、ヴィア２５ａとヴィア２５ｂの上層には、ヴィア２５ａと接続されたＣｕ配線２６ａと、ヴィア２５ｂと接続されたＣｕ配線２６ｂが形成されている。さらに、層間膜２４、Ｃｕ配線２６ａ、２６ｂの上層には、層間膜２７と、Ｃｕ配線２６ｂと接続されたヴィア２８が形成されている。そして、ヴィア２８の上層には、ヴィア２８と接続されたビット線２９が形成されている、
このような半導体装置におけるＤＲＡＭ素子は、以下のようにして形成される。先ず、図４に示すように、半導体基板１１に、拡散領域１２、素子分離領域１３を形成した後、ゲート電極１５、シリサイド層１６を形成し、全面に層間膜１４を形成する。次いで、公知のパターニング手法によりコンタクトホールを形成し、底面および側壁にバリアメタル層を形成した後、Ｗを埋め込み、基板コンタクト１７ａ、１７ｂを形成する。さらに、全面に層間膜１４’を形成し、配線溝１８ａ’、１８ｂ’を形成して、ダマシンプロセスによりＣｕ配線を形成する。
【００１４】
次いで、図５に示すように、全面に層間膜１９を形成し、凸部を有するヴィアホール２０’、ヴィアホール・配線溝２１’を形成した後、ＴａＮ／Ｔａ／ＴｉＮ／ＴＮなどからなる電極層２０ａを形成した後、絶縁層２０ｂを形成し、デュアルダマシンプロセスにより、同時にヴィアホール、配線溝をＣｕで埋め込み、ヴィア２０ａ、２０ｂおよびヴィア２２、Ｃｕ配線２３を形成する。
【００１５】
そして、同様にして、全面に層間膜２４を形成し、ヴィアホール、配線溝を形成した後、デュアルダマシンプロセスによりヴィアホール、配線溝をＣｕで埋め込み、ヴィア２５ａ、２５ｂ、配線層２６ａ、２６ｂを形成する。さらに、同様にして、層間膜２７、ヴィア２８、ビット線２９を形成して図１に示す構造が形成される。
【００１６】
このようにして、構成されるＤＲＡＭ素子によれば、ヴィア中にＭＩＭキャパシタを形成することにより、通常の多層配線形成工程によりキャパシタを形成することができる。従って、トレンチ構造のように、キャパシタの形成工程を追加する必要も、ＭＯＳＦＥＴの最適化設計上の制約もなく、また、ＭＩＭ構造とすることにより、キャパシタにおける寄生的電流リークも抑えることが可能となる。さらに、スタック構造のように、ＤＲＡＭ混載の有無による多層パラメータの変動や、高アスペクト比のヴィアホールの形成の必要もなく、ＤＲＡＭの有無による層間容量の変動も抑えることが可能となる。従って、ＤＲＡＭ混載の有無によらず、ＳｏＣ製品の製造方法を共通化することができるとともに、ＭＯＳＦＥＴも共通の特性として設計することが可能となる。
【００１７】
また、キャパシタをヴィアに形成することにより、十分な容量のキャパシタを得ることができる。
【００１８】
また、ＢＥＯＬ（Ｂａｃｋ  ｅｎｄ  ｏｆ  Ｌｉｎｅ）にＣｕ配線を用いることにより、デュアルダマシンプロセスにより、ヴィアと配線の形成と同時にキャパシタの形成を行うことができる。
【００１９】
さらに、キャパシタ中に凸部を形成し、その壁面にもＭＩＭ構造を形成することにより、表面積を増加させ、キャパシタ容量を増大させることが可能となる。
【００２０】
本実施形態において、基板コンタクト１７ａ上にＣｕ配線１８ａを介して接続されるヴィア２０にキャパシタを形成しているが、図６に断面図を、図７にそのＣ−Ｃ’断面図（ｃ−ｃ’断面図が図６の一部に相当する）、図８に図７のＤ−Ｄ’断面図を示すように、一部素子分離領域１３’上に形成される基板コンタクト１７ａ’に、同様に凸部を有するキャパシタを形成してもよい。このような構造により、絶縁部の表面積が大きくなり、小さい占有面積で容量を稼ぐことができる。この場合、配線層１８ｂと同層にはヴィア１８ａ’が形成され、上層のヴィア２０’、Ｃｕ配線２２’と接続される。また、図９に示すように、さらに上層のヴィア２５ａ’、配線層２６ａ’に形成してもよい。さらに、このように異なる層の配線や、基板コンタクト、ヴィアなどのコンタクトプラグに形成されたキャパシタを接続してもよい。このようなキャパシタを複数接続することにより、キャパシタ容量を増大させることが可能となる。
【００２１】
また、キャパシタ中の凸部を４箇所設けているが、凸部の個数、大きさ、形状なども特に限定されるものではなく、また、設けなくてもよい。そして、その開口面積は、キャパシタ容量を増大させる点においては、同層に形成される基板コンタクト、ヴィアなどのコンタクトプラグよりも大きいことが好ましい。また、キャパシタは、同層に形成される基板コンタクト、ヴィアなどのコンタクトプラグと同時に形成することにより、工程増加のデメリットを抑えることができる。
【００２２】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様によるＤＲＡＭ素子の断面図。
【図２】図１のＡ−Ａ’断面図。
【図３】図２のＢ−Ｂ’断面図。
【図４】本発明の一態様によるＤＲＡＭ素子の製造工程を示す断面図。
【図５】本発明の一態様によるＤＲＡＭ素子の製造工程を示す断面図。
【図６】本発明の一態様によるＤＲＡＭ素子の断面図。
【図７】図６のＣ−Ｃ’断面図。
【図８】図７のＤ−Ｄ’断面図。
【図９】本発明の一態様によるＤＲＡＭ素子の断面図。
【符号の説明】
【００２４】
１１…半導体基板、１２…拡散領域、１３、１３’…素子分離領域、１４、１９、２４、２７…層間膜、１５…ゲート電極、１６…シリサイド層、１７ａ、１７ｂ、１７ａ’…基板コンタクト、１８ａ、１８ｂ、２２’、２３、２６ａ、２６ａ’、２６ｂ…Ｃｕ配線、１８ａ’、２０、２０’、２１、２２、２５ａ、２５ｂ、２５ａ’、２８…ヴィア、２０ａ、２２ａ…電極層、２０ｂ、２２ｂ…絶縁層、２０ｃ、２２ｃ…Ｃｕ層、２０ｄ…凸部、２９…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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