(57)【要約】【課題】マルチチップ半導体装置において、チップ間配線が接続不良を起こした場合にも、半導体チップ間のデータ転送のバンド幅を低下させないようにする。【解決手段】チップ間配線の接続テストの結果、データｃのチップ間配線３ｃとデータｅのチップ間配線３ｅの２本のチップ間配線の接続不良が判明した場合、接続不良のチップ間配線３ｃ、３ｅにそれぞれ隣接する２本の正常なチップ間配線３ｄ、３ｆによって２倍速でチップ２側へ、接続不良のチップ間配線３ｃ、３ｅで送られるはずであったデータｃ、eを通常のデータｄ、ｆと交互に転送する。【選択図】図３
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【特許請求の範囲】
【請求項１】
２つ以上の半導体チップと、半導体チップ間でクロック信号に同期したデータ転送を行うための複数のチップ間配線を備えるマルチチップ半導体装置において、
各チップ間配線が正常にデータ転送できるかどうかをチップ上の回路でテストし、
正常にデータ転送できないチップ間配線が存在した場合、正常にデータ転送できるチップ間配線に接続された、送信側チップのバッファ回路のデータ転送速度を上げ、
データ転送速度を上げられたバッファ回路が、自己が転送するデータとともに、前記の正常にデータ転送できないチップ間配線で転送されるデータを、前記データ転送速度で、該バッファ回路に接続されたチップ間配線を経て受信側のチップに転送する、
マルチチップ半導体装置におけるデータ転送方法。
【請求項２】
前記バッファ回路は、前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方のエッジでデータを転送する、請求項１記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項３】
前記バッファ回路は、前記クロック信号と、該クロック信号と周波数の異なる１つまたは複数のクロック信号とにより生成された、位相が互いにずれた複数のクロック信号に同期してデータを転送する、請求項１記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項４】
前記バッファ回路は、前記クロック信号と、該クロック信号の位相をずらした１つまたは複数のクロック信号とにより生成された複数のクロック信号に同期してデータを転送する、請求項１記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項５】
送信側チップから受信側チップへ、所定のパターンのテスト信号を送信し、受信側チップで、前記パターン通りのテスト信号が受信できている否かを判定することで、各チップ間配線が正常にデータ転送できるかどうかのテストを行う、請求項１から４のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項６】
テストするチップ間配線に接続された、送信側チップのデータ転送速度を２倍にし、送信側チップから、ロウレベルのテスト信号とハイレベルのテスト信号を交互に受信側チップに送信し、受信側チップでは１：２のデマルチプレクサ動作により、受信した２つのテスト信号を並列な信号にし、その排他的ＮＯＲをとることで、各チップ間配線が正常にデータ転送できるかどうかのテストを行う、請求項１から４のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項７】
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を、判定結果送信用チップ間配線を用いて、送信側チップから受信側チップに送信する、請求項１から６のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項８】
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を、前記バッファ回路に接続された、正常にデータ転送できるチップ間配線を用いて、受信側チップから送信側チップに送信する、請求項１から６のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項９】
チップ間配線が正常にデータ転送できるかどうかをテストする時に、同時にテストするチップ間配線の数を制限し、テスト対象外のチップ間配線に接続され、通常のデータ転送動作を並行して行っている、送信側チップのバッファ回路のデータ転送速度をテスト期間中に上げ、テスト対象のチップ間配線で転送されるデータを、該バッファ回路から、該バッファ回路に接続されたチップ間配線を経て受信側チップに転送する、請求項１から８のいずれかに記載の、マルチチップ半導体装置におけるデータ転送方法。
【請求項１０】
チップ間をチップ間配線で接続する際に、チップ間配線を接続する送信側チップの接続端子の有無を確認し、送信側チップの接続端子がないチップ間配線で転送するデータを、送信側チップの接続端子があるチップ間配線に接続されたバッファ回路で、そのデータ転送速度を上げて転送する、請求項１から９のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項１１】
データ転送速度を上げて、正常にデータ転送できるチップ間配線で転送されてきたデータを、受信側チップのバッファ回路が、元のデータ転送速度で並列な信号に分離して、正常にデータ転送できないチップ間配線で転送されるデータを、該チップ間配線に接続された、受信側チップのバッファ回路に出力する、請求項１から１０のいずれかに記載のマルチチップ半導体装置におけるデータ転送方法。
【請求項１２】
２つ以上の半導体チップと、半導体チップ間でクロック信号に同期したデータ転送を行うための複数のチップ間配線を備えるマルチチップ半導体装置において、
各チップ間配線が正常にデータ転送できるかどうかをテストするチップ間配線テスト手段と、
チップ間配線に接続され、該チップ間配線を経て受信側チップに転送されるデータを、前記クロック信号に同期した第１のデータ転送速度で、または、該チップ間配線を経て受信側チップに転送されるデータおよび他のチップ間配線を経て受信側チップに転送されるデータを、該データ転送速度にこれらデータの数を乗算した第２のデータ転送速度で、該チップ間配線を経て受信側チップに転送する、送信側チップ内の、少なくとも１つのバッファ回路と、
前記テストの結果、正常にデータ転送できないチップ間配線が存在した場合、前記バッファ回路のデータ転送速度を第１のデータ転送速度から第２のデータ転送速度に切り替え、該チップ間配線で転送できないデータを前記バッファ回路によって、該バッファ回路に接続されたチップ間配線を経て受信側チップに転送させる転送速度制御手段と、
を有することを特徴とするマルチチップ半導体装置。
【請求項１３】
前記バッファ回路は、前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方のエッジでデータ転送を行う、請求項１２記載のマルチチップ半導体装置。
【請求項１４】
前記バッファ回路は、前記クロック信号と、該クロック信号と周波数の異なる１つまたは複数のクロック信号により生成された、位相が互いにずれた複数のクロック信号で決まる前記第２のデータ転送速度でデータを転送する、請求項１２記載のマルチチップ半導体装置。
【請求項１５】
前記バッファ回路は、前記クロック信号と、該クロック信号の位相をずらした１つまたは複数のクロック信号とにより生成された複数のクロック信号で決まる前記第２のデータ転送速度でデータを転送する、請求項１２記載のマルチチップ半導体装置。
【請求項１６】
送信側チップからチップ間配線を経て受信側チップに送信された所定のパターンのテスト信号が、前記パターン通りのテスト信号か否かを判定することで、該チップ間配線が正常にデータ転送できるかどうかのテストを行う接続テスト判定手段を有する、請求項１２から１５のいずれかに記載のマルチチップ半導体装置。
【請求項１７】
テストするチップ間配線に接続された、送信側チップのバッファ回路のデータ転送速度が２倍にされて、送信側チップから受信側チップに交互に送信された、ロウレベルのテスト信号とハイレベルのテスト信号を、１：２のデマルチプレクサ動作により並列な信号に分離し、その排他的ＮＯＲをとることで、該チップ間配線が正常にデータ転送できるかどうかのテストを行う接続テスト判定手段を有する、請求項１２から１５のいずれかに記載のマルチチップ半導体装置。
【請求項１８】
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を保持する、受信側チップ内のテスト判定結果保持レジスタと、
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を保持する、送信側チップ内のテスト判定結果保持レジスタと、
受信側チップ内の前記テスト判定結果保持レジスタに保持されている判定結果を送信側チップ内の前記テスト判定結果保持レジスタに送信するための判定結果送信用チップ間配線と
を有する、請求項１２から１７のいずれかに記載のマルチチップ半導体装置。
【請求項１９】
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を保持する、受信側チップ内のテスト判定結果保持レジスタと、
各チップ間配線が正常にデータ転送できるかどうかのテストの判定結果を保持する、送信側チップ内のテスト判定結果保持レジスタと、
チップ間配線を経て受信側チップにデータを転送する各バッファ回路の出力に入力が接続され、該バッファ回路が接続されたチップ間配線の入力に出力が接続された第１のスリーステートバッファと、
前記第１のスリーステートバッファの出力と該チップ間配線の入力に入力が接続され、送信側チップ内の前記テスト判定結果保持レジスタに出力が接続された第２のスリーステートバッファと、
チップ間配線を経て送信側チップのバッファ回路から転送されてきたデータを受信する、受信側チップのバッファ回路の入力に出力が接続され、該バッファ回路が接続されたチップ間配線の出力に入力が接続された第３のスリーステートバッファと、
受信側チップ内の前記テスト判定結果保持レジスタに入力が接続され、前記第３のスリーステートバッファの入力と該チップ間配線の出力に入力が接続された第４のスリーステートバッファと、
を有し、受信側チップ内の前記テスト判定結果保持レジスタに保持されている判定結果を送信側チップ内の前記テスト判定結果保持レジスタに送信する際に、当該チップ間配線に接続された前記第２および第４のスリーステートバッファがイネーブルにされ、前記第１および第３のスリーステートバッファがディセーブルにされる、請求項１２から１７のいずれかに記載のマルチチップ半導体装置。
【請求項２０】
前記転送速度制御手段は、送信側チップ内の前記テスト判定結果レジスタに保持されているデータを使って前記バッファ回路のデータ転送速度を制御する、請求項１８または１９に記載のマルチチップ半導体装置。
【請求項２１】
前記バッファ回路は、該バッファ回路に接続されているチップ間配線以外の配線チップ間配線が正常にデータ転送できるかどうかをテストしている時に、テスト対象のチップ間配線で転送するデータを、データ転送速度を上げて、該バッファ回路に接続されたチップ間配線を経て受信側チップへ転送する、請求項１２から２０のいずれかに記載の、マルチチップ半導体装置。
【請求項２２】
各チップ間配線で転送されるデータまたは当該チップ間配線が正常にデータ転送できるかどうかをテストためのテスト信号を選択する第１のセレクタを有し、
送信側チップにおいて、奇数番目のチップ間配線に接続されたバッファ回路と、該チップ間配線に隣り合う偶数番目のチップ間配線に接続されたバッファ回路が対になっており、各バッファ回路は、該バッファ回路に接続されたチップ間配線に対応する前記第１のセレクタの出力と、相手方のバッファ回路に接続されたチップ間配線で転送されるデータを入力とする、
請求項１２から２１のいずれかに記載のマルチチップ半導体装置。
【請求項２３】
各チップ間配線で転送されるデータまたは当該チップ間配線が正常にデータ転送できるかどうかをテストためのテスト信号を選択する第１のセレクタと、
前記バッファ回路に接続されたチップ間配線以外の２つ以上の他のチップ間配線で転送されるデータの中の１つを選択する第２のセレクタと
を有し、
前記バッファ回路は、該バッファ回路に接続されたチップ間配線に対応する前記第１のセレクタの出力と、前記第２のセレクタの出力を入力とする、
請求項１２から２１のいずれかに記載のマルチチップ半導体装置。
【請求項２４】
前記バッファ回路は、該バッファ回路に接続されたチップ間配線に対応する前記第１のセレクタの出力と、該バッファ回路に接続されたチップ間配線以外の２つ以上の他のチップ間配線で転送されるデータを入力とする、１２から２１のいずれかに記載のマルチチップ半導体装置。
【請求項２５】
受信側チップにおいて、送信側チップと同様に、奇数番目のチップ間配線に接続されたバッファ回路と、該チップ間配線に隣り合う偶数番目のチップ間配線に接続されたバッファ回路が対になっており、各バッファ回路は、該バッファ回路に接続されたチップ間配線を経て前記第１の転送速度で転送されてきた、該チップ間配線で転送されるデータを第１の出力から出力し、前記第２の転送速度で転送されてきた、該チップ間配線で転送されるデータと該チップ間配線の隣のチップ間配線で転送されるデータを前記第１のデータ転送速度でそれぞれ第１の出力、第２の出力から並列に出力する、請求項２２に記載のマルチチップ半導体装置。
【請求項２６】
受信側チップにおいて、受信側チップの前記バッファ回路に接続されたチップ間配線に接続されたバッファ回路は、該チップ間配線で前記第１の転送速度で転送されてきた、該チップ間配線で転送されるデータを第１の出力から出力し、前記第２の転送速度で転送されてきた、該チップ間配線で転送されるデータと前記第２のセレクタで選択されたデータを前記第１の転送速度でそれぞれ第１の出力、第２の出力から並列に出力し、前記送信側チップの前記バッファ回路に接続されたチップ間配線以外の２つ以上の他のチップ間配線のそれぞれに接続された、前記受信側チップのバッファ回路は、該チップ間配線の正常時、該チップ間配線で転送されてきたデータを選択し、該チップ間配線の異常時、前記バッファ回路の第２の出力から出力されたデータを選択し、出力する、請求項２３に記載のマルチチップ半導体装置。
【請求項２７】
受信側チップにおいて、受信側チップの前記バッファ回路に接続されたチップ間配線に接続されたバッファ回路は、該チップ間配線で前記第１の転送速度で転送されてきた、該チップ間配線で転送されるデータを第１の出力から出力し、前記第２の転送速度で転送されてきた、該チップ間配線で転送されるデータとそれ以外のデータを前記第１の転送速度でそれぞれ第１の出力、前記送信側チップの前記バッファ回路に接続されたチップ間配線以外の２つ以上の他のチップ間配線の数の第２の出力から並列に出力し、前記送信側チップの前記バッファ回路に接続されたチップ間配線以外の２つ以上の他のチップ間配線のそれぞれに接続された、前記受信側チップのバッファ回路は、該チップ間配線の正常時、該チップ間配線で転送されてきたデータを選択し、該チップ間配線の異常時、前記バッファ回路の対応する第２の出力から出力されたデータを選択し、出力する、請求項２４に記載のマルチチップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つ以上の半導体チップと、半導体チップ間でクロック信号に同期したデータ転送を行うための複数のチップ間配線を備えるマルチチップ半導体装置に関し、特にそのデータ転送方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化によって集積密度が向上し、ＣＰＵの高性能化やメモリの大容量化が進んできた。しかしながら半導体の微細化には限界があるために、集積密度をさらに上げるためには新たな技術の導入が求められている。その一技術として半導体チップを積層したマルチチップをパッケージ内に収めた、システム・イン・パッケージやマルチ・チップ・パッケージと呼ばれる半導体装置がある。これらの半導体装置では、チップ間をボンディングワイヤで接続しているが、配線数が百本程度と限られる。そこで、さらにチップ間の配線数を増やすために、チップの半導体基板の表面から裏面を貫通して配線密度を高めた貫通配線が提案されている。Takahashiらの報告(非特許文献１）では、半導体チップのＳｉ基板を５０μｍまで薄膜化し、基板に表面から裏面まで貫通する１０μｍ角の孔を開けて、そこにメタルを充填してチップ間配線用の貫通配線を形成している。この貫通配線により、チップ間配線はチップ面内で２次元に配置でき、数千本のチップ間配線も可能になる。
【０００３】
貫通配線によってチップ間の配線数が数千の単位になると、貫通配線の不良が１％あるだけで、積層型半導体装置の良品がほとんど無いことになる。したがって、予備のチップ間配線を使ってチップ間配線に冗長を持たせて、不良チップ間配線のデータを予備のチップ間配線で転送することにより、チップ間転送の全データ量が低下しないようにする。
しかしながら、チップ間配線の不良数が数１０％まで増加すれば、予備のチップ間配線により、チップ間配線の総数が数１０％増加する。例えば、チップ間配線が５０００本で不良率が１０%ある場合には、予備のチップ間配線が最低５００本必要であり、配線ピッチが５０μｍの貫通配線を使ったチップ間配線では、チップ面内で１．２５平方ｍｍの面積オーバーヘッドが生じてしまう。半導体集積回路の密度を上げるためにチップを多層化するにもかかわらず、予備のチップ間配線の占有面積によって半導体集積回路の密度の向上が抑制されてしまう。
【０００４】
なお、特許文献１に開示された発明は、半導体集積回路が２つのバスグループを持ち、一方のバスグループで不具合が発生した場合に、不揮発性メモリからの出力を他方のバスグループに切り替えると、いうものです。また、特許文献２に開示された発明は、メモリセルにある複数の記憶セルのうちどの記憶セルが不良であるかを、半導体集積回路装置内で診断するものです。いずれの特許文献に記載された発明もテスト対象はチップ間配線ではない。
【非特許文献１】K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032(2001)
【特許文献１】特開２００２−３３４６００号公報
【特許文献２】特開２００４−１１８９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、マルチチップ半導体装置において、チップ間配線の不良発生時に、チップ間配線の総数を増やすことなく、チップ間転送のデータ量低下を防ぐことが可能なデータ転送方法およびマルチチップ半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
まず、各チップ間配線が正常にデータ転送できるかどうかをチップ上の回路でテストする。正常にデータ転送できないチップ間配線が存在した場合、正常にデータ転送できるチップ間配線に接続された、送信側チップのバッファ回路のデータ転送速度を上げる。データ転送速度を上げられたバッファ回路が、自己が転送するデータとともに、前記の正常にデータ転送できないチップ間配線で転送されるデータを、前記データ転送速度で、該バッファ回路に接続されたチップ間配線を経て受信側のチップに転送する。
【発明の効果】
【０００７】
本発明によれば、マルチチップ半導体装置において、チップ間配線が接続不良である場合に、他のチップ間配線でのデータ転送速度を上げて、このチップ間配線を使って接続不良のチップ間配線で送られるはずであったデータも送ることにより、チップ間のデータ転送のバンド幅低下を回避することが可能である。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態について図面を参照して説明する。
【０００９】
[第１の実施形態]
図１は本発明の第１の実施形態のマルチチップ半導体装置のブロック図である。本実施形態のマルチチップ半導体装置は２つの半導体チップ１、２と、８ビット幅のチップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈと、判定結果送信用チップ間配線３とを備えている。本実施形態では、チップ間データ転送に使われるクロック周波数が１００ＭＨｚであるため、チップ間のバンド幅は８００Ｍｂｐｓである。
【００１０】
チップ１は、マクロ回路１０と、送信バッファ回路１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、１１ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈと、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送速度制御部１５ｘ１、１５ｙ１、１５ｚ１、１５ｗ１とを含む。転送速度制御部１５ｘ１〜１５ｗ１は転送速度制御部を構成している。マクロ回路１０はデータａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈからなる８ビットのデータを出力する。セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈはそれぞれ、マクロ回路１０からのデータａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈまたは、チップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈの接続が良か不良かを判定するためのテスト信号ｔを選択し、それぞれ送信バッファ回路１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、１１ｈに出力する。セレクタ１３ａ〜１３ｈは第１のセレクタを構成している。レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈは、チップ２から判定結果送信用チップ間配線３を経て送られてきた良、不良の判定テスト結果を順繰りに保持する。レジスタ１４ａ〜１４ｈはテスト判定結果保持レジスタを構成している。転送速度制御部１５ｘ１、１５ｙ１、１５ｚ１、１５ｗ１はそれぞれレジスタ１４ａと１４ｂ、１４ｃと１４ｄ、１４ｅと１４ｆ、１４ｇと１４ｈに保持されている判定結果に基づいてそれぞれ送信バッファ回路１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、１１ｈの転送速度を制御する。
【００１１】
チップ２は、マクロ回路２０と、受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈと、接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送速度制御部２５ｘ１、２５ｙ１、２５ｚ１、２５ｗ１を含む。接続テスト判定部２３ａ〜２３ｈはチップ間配線テスト手段を構成している。転送速度制御部２５ｘ１〜２５ｗ１は転送速度制御手段を構成している。受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈはそれぞれチップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈを経てチップ１側から送信されてきたデータを２つに分離する。接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈはそれぞれ、チップ１から送られてきた、受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈの一方の出力（テストパターン）を、内部に保持しているその期待値と比較し、それぞれチップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈの接続の良/不良を判定する。レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈはそれぞれ、接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈによる、チップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈのテスト判定結果を保持する。レジスタ２４ａ〜２４ｈはテスト判定結果保持レジスタを構成している。転送速度制御部２５ｘ１、２５ｙ１、２５ｚ１、２５ｗ１はそれぞれレジスタ２４ａと２４ｂ、２４ｃと２４ｄ、２４ｅと２４ｆ、２４ｇと２４ｈに保持されているデータに基づいてそれぞれ受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈの転送速度を制御する。マクロ回路２０はそれぞれ受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈから出力されたデータａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈからなる８ビットのデータを入力する。
【００１２】
チップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈの接続の良／不良のテストを行う場合、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈでテスト信号ｔが選択され、チップ１からチップ２へ転送される。テスト信号ｔとしてある決まったテストパターンがチップ２側に送信され、チップ２の接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈで、そのテストパターン通りのデータが受信できているか否かが判定される。テストパターン通りのデータが受信できている場合“０”（接続良）、できていない場合“１”（接続不良）の判定結果がレジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈに保持される。レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈに保持されている判定結果の情報は、判定結果送信用チップ間配線３を経てレジスタのスキャンチェーンでチップ１のレジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈに送られる。この場合、チップ２の各レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈに保持された判定結果は数珠繋ぎでチップ２側の各レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈに順繰りで転送される。これにより、チップ２の各レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈに保持されている各チップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈの接続良／不良の判定結果がそれぞれ、チップ１の各レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈに転送されたことになる。
【００１３】
図２は、図１のマルチチップ半導体装置において、接続テストの結果、いずれのチップ間配線にも接続不良がない場合のデータｃ、ｄ、ｅ、ｆの転送の様子を示している。この場合、データｃ、ｄ、e、ｆはそれぞれチップ間配線３ｃ、３ｄ、３ｅ、３ｆで、１００ＭＨｚのクロックＣＬＫの１周期で転送される。
【００１４】
接続テストの結果、図３に示すように、データｃのチップ間配線３ｃとデータｅのチップ間配線３ｅの２本のチップ間配線の接続不良が判明した場合、チップ間のバンド幅が６００Ｍｂｐｓに低下してしまう。そこで、本実施形態では、８００Ｍｂｐｓのバンド幅を確保するために、図４に示すように、接続不良のチップ間配線３ｃ、３ｅにそれぞれ隣接する２本の正常なチップ間配線３ｄ、３ｆによって２倍速でチップ２側へのデータ転送が行なわれる。
【００１５】
データ受信側のチップ２の受信バッファ回路２１ｄ、２１ｆはそれぞれチップ間配線３ｄ、３ｆから送られてきた２倍速のデータを受信して通常の１倍速へデータを戻すための制御を行う。レジスタ２４ｃ、２４ｅからの接続不良情報の信号を受けた転送速度制御部２５ｙ、２５ｚは、隣接する受信バッファ回路のうちのどの受信バッファ回路が２倍速でデータ受信をするかを制御するための制御信号を生成する。この制御信号によって、接続不良のチップ間配線３ｃ、３ｅに隣接する正常なチップ間配線３ｄ、３ｆと接続する受信バッファ回路２１ｄ、２１ｆが、２倍速の受信信号を通常の１倍速の信号へとパラレル変換するように切り替えられる。また、接続不良のチップ間配線３ｃ、３ｅに接続する受信バッファ回路２１ｃ、２１ｅについては、信号をマクロ回路２０へ転送しないように切り替えられる。
【００１６】
一方、データ送信側のチップ１では、接続不良のチップ間配線３ｃ、３ｅに隣接する正常なチップ間配線３ｄ、３ｆへのデータ送信が２倍速にされる。そのために、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈにある各チップ間配線３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈの接続良／不良テストの判定結果がチップ１のレジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈへ転送される。テストの判定結果が転送されてこれを保持したレジスタ１４ｃ、１４ｅからの信号を受けた転送速度制御部１５ｙ、１５ｚは、どの送信バッファ回路でデータ送信を２倍速で行うかを制御するための信号を生成する。図３の場合には、接続不良のチップ間配線３ｃ、３ｅで送るはずであったデータｃ、ｅもそれぞれ正常な隣接チップ間配線３ｄ、３ｆで転送するために、転送速度制御部１５ｙ１、１５ｚ１からの制御信号で受信バッファ回路１３ｄ、１３ｆは、２倍速の送信信号に変換するように切り替えられる。また、接続不良のチップ間配線３ｃ、３ｅに接続する送信バッファ回路１３ｃ、１３ｅについては、チップ間配線３ｃ、３ｅにデータを出力しないように切り替えられる。これによりチップ間のバンド幅として８００Ｍｂｐｓが確保できる。
【００１７】
図５は、図１、図３中のセレクタ１３ｃ、１３ｄ、送信バッファ回路１１ｃ、１１ｄ、転送速度制御部１５ｙ１、受信バッファ回路２１ｃ、２１ｄ、転送速度制御部２５ｙ１の回路図である。他のセレクタ、送信バッファ回路、転送速度制御部もこれらと同じ構成である。
【００１８】
Ｄフリップ１０１ｃとセレクタ１０２ｃはセレクタ１３ｃを構成している。Ｄフリップ１０１ｄとセレクタ１０２ｄはセレクタ１３を構成している。転送速度制御部１５ｙ１はＡＮＤゲート１０３ｃ、１０３ｄとＯＲゲート１０４ｃ、１０４ｄで構成されている。ＡＮＤゲート１０３ｃと１０３ｄに入力される信号ＥＮは、チップ１と２間でデータ転送を行なう場合にハイレベルになるイネーブル信号である。ＡＮＤゲート１０３ｃとＯＲゲート１０４ｄに入力される信号ＲＤＮｃは、レジスタ１４ｃに保持されている、チップ間配線３ｃの接続テストの判定結果を示す信号である。ＡＮＤゲート１０３ｄとＯＲゲート１０４ｃに入力される信号ＲＤＮｄはレジスタ１４ｄに保持されている、チップ間配線３ｄの接続テストの判定結果を示す信号である。ＯＲゲート１０４ｃと１０４ｄに入力される信号ＣＬＫは、チップ１からチップ２へデータを転送するためのクロック信号である。送信バッファ回路１１ｃはＮＡＮＤゲート１２１ｃ、１２２ｃ、インバータ１２４ｃ、ＮＯＲゲート１２５ｃ、１２６ｃ、トランスファーゲート１２８ｃ、１２９ｃ、１３１ｃ、１３２ｃ、ＣＭＯＳインバータ１３４ｃで構成されている。送信バッファ回路１１ｃは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｃ、ＲＤＮｄが共にロウレベル、つまりチップ間配線３ｃと３ｄの接続が共に良の場合、転送速度制御部１５ｙ１の出力ＥＮｃ、ＣＬＫｃが共にハイレベルとなるため、セレクタ１０２ｃで選択された信号（データｃまたはテスト信号ｔ）がＮＡＮＤゲート１２２ｃ、トランスファーゲート１２９ｃ、ＮＯＲゲート１２６ｃ、トランスファーゲート１３２ｃを経てＣＭＯＳインバータ１３４ｃからチップ間配線３ｃへ出力される。また、送信バッファ回路１１ｃは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｃがロウレベル、ＲＤＮｄがハイレベル、つまりチップ間配線３ｃの接続が良で、チップ間配線３ｄが不良の場合、転送速度制御部１５ｙ１の出力ＥＮｃがハイレベル、ＣＬＫｃがシステムクロックＣＬＫと同じになるため、出力ＣＬＫｃがハイレベルの区間にセレクタ１０２ｃで選択された信号（データｃまたはテスト信号ｔ）を出力し、出力ＣＬＫｃがロウレベルの区間にセレクタ１０２ｄで選択された信号（データｄまたはテスト信号ｔ）を出力する。また、送信バッファ回路１１ｃは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｃがハイレベル、つまりチップ間配線３ｃの接続が不良の場合、転送制御部１５ｙ１の出力ＥＮｃがロウレベルとなるため、出力がハイ・インピーダンスになる。送信バッファ回路１３ｄも同様にＮＡＮＤゲート１２１ｄ、１２２ｄ、インバータ１２４ｄ、ＮＯＲゲート１２５ｄ、１２６ｄ、トランスファーゲート１２８ｄ、１２９ｄ、１３１ｄ、１３２ｄ、ＣＭＯＳインバータ１３４ｄで構成されている。送信バッファ回路１３ｄは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｃ、ＲＤＮｄが共にロウレベル、つまりチップ間配線３ｃと３ｄの接続が共に良の場合、転送速度制御部１５ｙ１の出力ＥＮｄ、ＣＬＫｄが共にハイレベルとなるため、セレクタ１０２ｄで選択された信号（データｄまたはテスト信号ｔ）を出力する。また、送信バッファ回路１１ｄは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｄがロウレベル、ＲＤＮｃがハイレベル、つまりチップ間配線３ｄの接続が良で、チップ間配線３ｃの接続が不良の場合、転送速度制御部１５ｙ１の出力ＥＮｄがロウレベル、ＣＬＫｄがクロックＣＬＫと同じになるため、出力ＣＬＫｄがハイレベルの区間にセレクタ１０２ｄで選択された信号（データｄまたはテスト信号ｔ）を出力し、出力ＣＬＫｄがロウレベルの区間にセレクタ１０２ｃで選択された信号（データｃまたはテスト信号ｔ）を出力する。また、送信バッファ回路１１ｄは、イネーブル信号ＥＮがハイレベルで、信号ＲＤＮｄがハイレベル、つまりチップ間配線３ｄの接続が不良の場合、転送制御部１５ｙ１の出力ＥＮｄがロウレベルとなるため、出力がハイ・インピーダンスになる。
【００１９】
転送制御部２５ｙ１はＡＮＤゲート２０１ｃ、２０１ｄとバッファ２０２ｃ、２０２ｄで構成されている。ＡＮＤゲート２０１ｃはイネーブル信号ＥＮと信号ＲＤＮｃを入力し、信号ＥＮｃ’を出力する。ＡＮＤゲート２０１ｄはイネーブル信号ＥＮと信号ＲＤＮｄを入力し、信号ＥＮｄ’を出力する。信号ＲＤＮｃは、レジスタ２４ｃに保持されている、チップ間配線３ｃの接続テストの判定結果を示す信号である。ＡＮＤゲート２０１ｄとバッファ２０２ｄに入力される信号ＲＤＮｄはレジスタ２４ｄに保持されている、チップ間配線３ｄの接続テストの判定結果を示す信号である。バッファ２０２ｃは信号ＲＤＮｃを入力し、信号ＲＤＮｃ’を出力する。バッファ２０２ｄは信号ＲＤＮｄを入力し、信号ＲＤＮｄ’を出力する。受信バッファ回路２１ｃはスリーステートバッファ２１１ｃとＤフリップフロップ２１２ｃとセレクタ２１３ｃとＤフリップフロップ２１４ｃで構成されている。スリーステートバッファ２１１ｃは、転送制御部２５ｙ１の出力ＥＮｃ’がハイレベル、つまりイネーブル信号ＥＮ、信号ＲＤＮｃがハイレベル（チップ間配線３ｃの接続が良）の場合、イネーブルになり、チップ間配線３ｃで送信されてきた、チップ１からのデータを出力する。Ｄフリップフロップ２１２ｃはスリーステートバッファ２１１ｃから出力されたデータをラッチする。セレクタ２１３ｃは、転送制御部２５ｙ１の信号ＲＤＮｃ’、出力ＲＤＮｄ’の組み合わせが「００」、つまりチップ間配線３ｃ、３ｄが共に接続良の場合、チップ間配線３ｃを経てチップ１から転送されてきたデータを出力し、「１０」、つまり、チップ間配線３ｃが接続不良で、チップ間配線３ｄが接続良の場合、チップ１からチップ間配線３ｄを経て受信バッファ回路２１ｄから転送されてきたデータを出力し、「０１」、つまりチップ間配線３ｃが接続良で、チップ間配線３ｄが接続不良の場合、Ｄフリップフロップ２１２ｃにラッチされている、チップ間配線３ｃを経てチップ１から１クロック前に転送されてきたデータを出力する。Ｄフリップフロップ２１４ｃは、セレクタ２１３ｃの出力を保持する。受信バッファ回路２１ｄも、スリーステートバッファ２１１ｄとＤフリップフロップ２１２ｄとセレクタ２１３ｄとＤフリップフロップ２１４ｄで構成されている。スリーステートバッファ２１１ｄは、転送制御部２５ｙ１の出力ＥＮｄ’がハイレベル、つまりイネーブル信号ＥＮ、信号ＲＤＮｄがロウレベル（チップ間配線３ｄの接続が良）の場合、イネーブルになり、チップ間配線３ｄで送信されてきた、チップ１からのデータを出力する。Ｄフリップフロップ２１２ｄはバッファ２１１ｄから出力されたデータをラッチする。セレクタ２１３ｄは、転送制御部２５ｙ１の出力ＲＤＮｄ’、信号ＲＤＮｃ’の組み合わせが「００」、つまりチップ間配線３ｄ、３ｃが共に接続良の場合、チップ間配線３ｄを経てチップ１から転送されてきたデータを出力し、「１０」、つまり、チップ間配線３ｄが接続不良で、チップ間配線３ｃが接続良の場合、チップ１からチップ間配線３ｃを経て受信バッファ回路２１ｄから転送されてきたデータを出力し、「０１」、つまりチップ間配線３ｄが接続良で、チップ間配線３ｃが接続不良の場合、Ｄフリップフロップ２１２ｄにラッチされている、チップ間配線３ｄを経てチップ１から１クロック前に転送されてきたデータを出力する。Ｄフリップフロップ２１４ｄは、セレクタ２１３ｄの出力を保持する。
【００２０】
図３に示すように、チップ間配線３ｃ、３ｅに接続不良があった場合には、チップ間配線接続良／不良判定結果として「１」のデータがチップ２のレジスタ２４ｃ、２４ｅに保持され、判定結果送信用チップ間配線３を経てチップ１のレジスタ１４ｃ、１４ｅに転送され、保持される。チップ１の転送速度制御部１５ｙ１では、クロックＣＬＫがハイレベルの期間はデータｄが、ロウレベルの期間は隣接データであるデータｃが正常なチップ間配線３ｄで転送されるように制御信号ＣＬＫｄが生成されて、送信バッファ回路１１ｄに送られる。一方、送信バッファ回路１１ｃへは、信号ＲＤＮｃがハイレベルのために転送速度制御部１５ｙ１からロウレベルの制御信号ＥＮｃが送られている。これにより送信バッファ回路１１ｃの出力はハイ・インピーダンスになり、データ送信は行われない。チップ間配線３ｅに接続不良があった場合の動作も同様である。
【００２１】
一方、チップ２の受信バッファ回路２１ｄは、クロックＣＬＫがハイレベルの期間に、接続が良好なチップ間配線３ｄからデータｄが転送されてくるので、このデータを、スリーステートバッファ２１１ｄを経てＤフリップフロップ２１２ｄにラッチして、クロックＣＬＫのその後のロウレベルの期間にもデータｄを保持する。セレクタ２１３ｄは、転送速度制御部２５ｙ１から送られてくる制御信号ＲＤＮｄ’（ロウレベル）とＲＤＮｃ’（ハイレベル）の信号によって制御され、Ｄフリップフロップ２１２ｄから送られてくるデータｄの信号を選択し、Ｄフリップフロップ２１４ｄに出力する。フリップフロップ回路２１４ｄはクロックＣＬＫの立ち上がり時にデータｄを取り込み、マクロ回路２０へのデータバスのデータｄ側にデータｄを転送する。また、クロックＣＬＫがロウレベルの期間には接続不良のチップ間配線３ｃへのデータｃが受信バッファ回路２１ｄに転送されてくる。制御信号ＲＤＮｃ’がハイレベル、ＲＤＮｄ’ロウレベルであるので、受信バッファ回路２１ｄ経由で送られてきたデータｃの信号が受信バッファ回路２１ｃのセレクタ２１３ｃで選択されて出力される。後段のＤフリップフロップ２１４ｃはクロックＣＬＫの立ち上がりでデータｃを取り込み、マクロ回路２０へのデータバスのｃ側にデータｃを転送する。また、受信バッファ回路２１ｃへは接続不良のチップ間配線３ｃからの異常信号が入力することになるが、転送速度制御部２５ｙからの制御信号ＥＮｃ’がロウレベルであるために、受信バッファ回路２１ｃのトライステートバッファ２１１ｃの出力がハイ・インピーダンスになり、回路内に入り込まない。
【００２２】
本実施形態によれば、チップ間配線が接続不良である場合に、他のチップ間配線でのデータ転送速度を上げて、このチップ間配線を使って接続不良のチップ間配線で送られるはずであったデータも送るので、チップ間のデータ転送のバンド幅低下を回避することが可能である。
【００２３】
［第２の実施形態］
第１の実施形態では、チップ間配線の接続良／不良のテストについて、チップ１からテスト信号をある決まったテストパターンとして送信して、チップ２の接続テスト判定部で、そのテストパターン通りのパターンが受信できているか否かを判定した。
【００２４】
図６は本発明の第２の実施形態のマルチチップ半導体装置のブロック図である。本実施形態では、テストを行うチップ間配線への送信バッファ回路を２倍速にして、データａ側からのテスト信号をロウレベル、データｂ側からのテスト信号をハイレベルに固定して、テスト信号のレベルがロウとハイが交互になるようにする。受信バッファ回路２１ａ、２１ｂでは、１：２のデマルチプレクサ動作により、ロウレベルとハイレベルの２つの信号が並列に送られるように変換される。これを接続テスト判定部２３ａであるＸＮＯＲ回路に入力する。２つの信号が異なる場合には、ＸＮＯＲ回路の出力がロウレベルとなってチップ間配線３ａ、３ｂでのデータ転送が正常であることが判明し、ハイレベルであればチップ間配線１３ａ、１３ｂでのデータ転送が異常で接続不良を起こしていることが判明する。本実施形態によれば、接続テスト判定部が１つのＸＮＯＲ回路だけでよく、小面積の回路で構成できる。
【００２５】
［第３の実施形態］
第１の実施形態では、データ転送速度を２倍にするチップ間配線を、接続不良のチップ間配線に隣接するものとしたが、隣接するチップ間配線でなくてもよい。
【００２６】
本実施形態は、２倍速に切り替えられる送信バッファ回路を持つチップ間配線を、データａを転送するための１番目のチップ間配線３ａとデータｅを転送するための５番目のチップ間配線３ｅだけにしている。２番目と７番目のチップ間配線３ｂ、３ｇが接続不良である場合、２番目のチップ間配線３ｂで送るはずであったデータｂを１番目のチップ間配線３ａで、７番目のチップ間配線３ｇで送るはずであったデータｇを５番目のチップ間配線３ｅで、それぞれ２倍速でデータ転送することにより、チップ間のバンド幅８００Ｍｂｓｐを確保する。この場合、２倍速切り替え可能な送信バッファ回路のみ２倍速転送が可能であるようにデータ転送の遅延を小さくするために、バッファ回路の駆動力を大きくすることや、チップ間配線の断面形状を大きくするか配線長を短くして配線抵抗を小さくしてもよい。ここで、バッファ回路の駆動力を大きくするとは、バッファ回路に使われるトランジスタの幅を例えば２倍にして、電流量を２倍にすることを指す。
【００２７】
図７は本発明の第３の実施形態のマルチチップ半導体装置のブロック図である。チップ１は送信バッファ回路１２ａ１、１２ｂ、１２ｃ、１２ｄ、１２ｅ１、１２ｆ、１２ｇ、１２ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１３ａ１、１３ｅ１と、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送制御部１６ｘ１、１６ｙ１を含む。チップ２は、受信バッファ回路２２ａ１、２２ｂ、２２ｃ、２２ｄ、２２ｅ１、２２ｆ、２２ｇ、２２ｈと、接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送制御部２６ｘ１、２６ｙ１を含む。なお、図１中と同じ番号のものは同じ機能を有している。
【００２８】
図８は、図７中の送信バッファ回路１２ａ１、１２ｂ、１２ｃ、１２ｄ、セレクタ１３ａ１、１３ａ、１３ｂ、１３ｃ、１３ｄ、転送速度制御部１６ｘ１、受信バッファ回路２２ａ１、２２ｂ、２２ｃ、２２ｄ、転送速度制御部２６ｘ１の回路図である。その他のセレクタ、送信バッファ回路、受信バッファ回路、転送速度制御部の構成も同じである。
【００２９】
Ｄフリップフロップ１０１ａとセレクタ１０２ａはセレクタ１３ａを構成している。Ｄフリップフロップ１０１ｂとセレクタ１０２ｂはセレクタ１３ｂを構成している。Ｄフリップフロップ１０１ｃとセレクタ１０２ｃはセレクタ１３ｃを構成している。Ｄフリップフロップ１０１ｄとセレクタ１０２ｄはセレクタ１３ｄを構成している。転送速度制御部１６ｘ１はバッファ１０５ａと、ＡＮＤゲート１０５ｂ、１０３ｃ、１０３ｄと、ＯＲゲート１０４ａ、１０４ｂと、バッファ１０６ｂ、１０６ｃ、１０６ｄを含む。転送速度制御部１６ｘ１の入力であるＲＤＮａ、ＲＤＮｂ、ＲＤＮｃ、ＲＤＮｄはそれぞれレジスタ１４ａ、１４ｂ、１４ｃ、１４ｄに保持されている、チップ間配線３ａ、３ｂ、３ｃ、３ｄの接続テストの判定結果である。送信バッファ回路１２ａ１は図１の送信バッファ回路１１ｃ、１１ｄと構成は同じである。送信バッファ回路１２ｂ、１２ｃ、１２ｄはそれぞれ転送速度制御部１６ｘ１の出力であるハイレベルのイネーブル信号ＥＮｂ’、ＥＮｃ’、ＥＮｄ’でそれぞれイネーブルになるスリーステートバッファである。セレクタ１３ａ１は、転送速度制御部１６ｘ１の出力ＥＮｂ’、ＥＮｃ’、ＥＮｄ’の組み合わせが「００１」、「０１０」、「１００」のときセレクタ１０２ｄ、１０２ｃ、１０２ｂの出力をそれぞれ選択する。
【００３０】
転送速度制御部２６ｘ１は、バッファ２０３ａとＡＮＤゲート２０３ｂ、２０３ｃ、２０３ｄとバッファ２０４ｂ、２０４ｃ、２０４ｄを含む。受信バッファ回路２２ａ１は、スリーステートバッファ２１１ａとＤフリップフロップ２１２ａ、２１４ａを含む。受信バッファ回路２２ｂは、スリーステートバッファ２１１ｂとセレクタ２１３ｂとＤフリップフロップ２１４ｂを含む。受信バッファ回路２２ｃは、スリーステートバッファ２１１ｃとセレクタ２１３ｃとＤフリップフロップ２１４ｃを含む。受信バッファ回路２２ｄは、スリーステートバッファ２１１ｄとセレクタ２１３ｄとＤフリップフロップ２１４ｄを含む。スリーステートバッファ２１１ａ、２１１ｂ、２１１ｃ、２１１ｄはそれぞれ転送速度制御部２６ｘ１の出力であるハイレベルのイネーブル信号ＥＮａ’、ＥＮｂ’、ＥＮｃ’、ＥＮｄ’によってイネーブルになる。セレクタ２１３ｂは、転送速度制御部２６ｘ１の出力ＲＤＮｂ’が「０」のときスリーステートバッファ２１１ｂの出力を選択し、「１」のときスリーステートバッファ２１１ａの出力を選択する。セレクタ２１３ｃは、転送速度制御部２６ｘ１の出力ＲＤＮｃ’が「０」のときスリーステートバッファ２１１ｃの出力を選択し、「１」のときスリーステートバッファ２１１ａの出力を選択する。セレクタ２１３ｄは、転送速度制御部２６ｘ１の出力ＲＤＮｄ’が「０」のときスリーステートバッファ２１１ｄの出力を選択し、「１」のときスリーステートバッファ２１１ａの出力を選択する。
【００３１】
［第４の実施形態］
第１の実施形態では、接続不良のチップ間配線のデータ転送のために、一部のチップ間配線のデータ転送速度を２倍にしたが、データ転送速度は２倍に限定されるものではない。
【００３２】
本実施形態は、例えば、データｂを送るはずであった２番目のチップ間配線３ｂと、データｃを送るはずであった３番目のチップ間配線３ｃが接続不良であった場合に、１番目のチップ間配線３ａでのデータ転送速度を３倍にし、データｂとｃもチップ間配線３ａで転送するものである。
【００３３】
図１０はその転送データのタイミング図である。１００ＭＨｚクロックのハイレベル期間とロウレベル期間では、データ転送速度は２倍までしか増加させることできないので、クロック周波数を１．５倍にした１５０ＭＨｚクロックを用意する。データ転送を３倍に切り替える時には、転送速度制御部からの制御信号により送信バッファのクロックを周波数１．５倍の１５０ＭＨｚクロックに切り替えて、このクロックのハイレベルとロウレベルのデータ転送により、３倍のデータ転送を可能にする。
【００３４】
図９は本実施形態のマルチチップ半導体装置のブロック図である。チップ１は送信バッファ回路１２ａ２、１２ｂ、１２ｃ、１２ｄ、１２ｅ２、１２ｆ、１２ｇ、１２ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈ、１３ａ２、１３ｅ２と、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送制御部１６ｘ２、１６ｙ２を含む。チップ２は、受信バッファ回路２２ａ２、２２ｂ、２２ｃ、２２ｄ、２２ｅ２、２２ｆ、２２ｇ、２２ｈと、接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送制御部２６ｘ２、２６ｙ２を含む。なお、図１中と同じ番号は同じ機能を有している。
【００３５】
図１１は、図９中のセレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ａ２、１３ｅ２、送信バッファ回路１２ａ２、１２ｂ、１２ｃ、１２ｄ、転送速度制御部１６ｘ２、受信バッファ回路２２ａ２、２２ｂ、２２ｃ、２２ｄ、転送速度制御部２６ｘ２の回路図である。その他のセレクタ、送信バッファ回路、転送速度制御部の構成も同じである。
【００３６】
Ｄフリップフロップ１０１ａとセレクタ１０２ａはセレクタ１３ａを構成している。Ｄフリップフロップ１０１ｂとセレクタ１０２ｂはセレクタ１３ｂを構成している。Ｄフリップフロップ１０１ｃとセレクタ１０２ｃはセレクタ１３ｃを構成している。Ｄフリップフロップ１０１ｄとセレクタ１０２ｄはセレクタ１３ｄを構成している。転送速度制御部１６ｘ２はバッファ１０５ａと、ＡＮＤゲート１０５ｂ、１０５ｃ、１０５ｄと、バッファ１０６ｃ，１０６ｄと、排他的ＮＯＲゲート１０５ｅと、ＡＮＤゲート１０５ｆと、１０５ｈと、インバータ１０５ｇを含む。転送速度制御部１６ｘ２の入力であるＲＤＮａ、ＲＤＮｂ、ＲＤＮｃ、ＲＤＮｄはそれぞれレジスタ１４ａ、１４ｂ、１４ｃ、１４ｄに保持されている、チップ間配線３ａ、３ｂ、３ｃ、３ｄの接続テストの判定結果である。送信バッファ回路１２ａ２は、ＡＮＤゲート１２１ａ、１２２ａ、１２３ａ、インバータ１２４ａと、ＮＯＲ１２５ａ、１２６ａ、１２７ａと、トランスファーゲート１２８ａ、１２９a、１３０ａと、１３１aと、１３２ａと、１３３aと、ＣＭＯＳインバータ１３４ａを含む。送信バッファ回路１２ｂ、１２ｃ、１２ｄはそれぞれ転送速度制御部１６ｘ２の出力である、ハイレベルのイネーブル信号ＥＮｂ、ＥＮｃ、ＥＮｄでイネーブルになるスリーステートバッファである。セレクタ１３ａ２は、転送速度制御部１６ｘ２の出力ＲＤＮｃ’とＲＤＮｄ’の組み合わせが「０１」のときセレクタ１０２ｄの出力、「１０」のときセレクタ１０２ｃの出力をそれぞれ選択する。
【００３７】
転送速度制御部２６ｘ２は、バッファ２０３ａと、ＡＮＤゲート２０３ｂ、２０３ｃ、２０３ｄと、バッファ２０４ｂ、２０４ｃ、２０４ｄと、ＸＮＯＲゲート２０５ａと、ＡＮＤゲート２０５ｂ、２０５ｄと、インバータ２０５ｃを含む。受信バッファ回路２２ａ２はスリーステートバッファ２１１ａとＤフリップフロップ２１２ａとＤフリップフロップ２１４ａを含む。受信バッファ回路２２ｂはスリーステートバッファ２１１ｂとセレクタ２１３ｂとＤフリップフロップ２１５ｂ、２１４ｂを含む。受信バッファ回路２２ｃはスリーステートバッファ２１１ｃとセレクタ２１３ｃとＤフリップフロップ２１５ｃ、２１４ｃを含む。受信バッファ回路２２ｄはスリーステートバッファ２１１ｄとセレクタ２１３ｄとＤフリップフロップ２１５ｄ、２１４ｄを含む。スリーステートバッファ２１１ａ、２１１ｂ、２１１ｃ、２１１ｄはそれぞれ転送速度制御部２６ｘ２の出力であるハイレベルのイネーブル信号ＥＮａ’、ＥＮｂ’、ＥＮｃ’、ＥＮｄ’によってイネーブルになる。セレクタ２１ｂは、転送速度制御部２６ｘ２の出力ＲＤＮｂ’が「１」のときスリーステートバッファ２１１ａの出力を選択し、「０」のときスリーステートバッファ２１１ｂの出力を選択する。セレクタ２１３ｃは、転送速度制御部２６ｘ２の出力ＲＤＮｃ’が「１」のときスリーステートバッファ２１１ａの出力を選択し、「０」のときスリーステートバッファ２１１ｃの出力を選択する。セレクタ２１１ｄは、転送速度制御部２６ｘ２の出力ＲＤＮｄ’が「１」のときスリーステートバッファ２１１ａの出力を選択し、「０」のときスリーステートバッファ２１１ｄの出力を選択する。
【００３８】
［第５の実施形態］
本実施形態は、周波数の異なるクロックを複数（この場合２つ）用意して、転送速度制御部からの制御信号によりデータ転送速度を複数の速度に切り替えられるようにしたものである。図１３は、データ転送速度を２倍にする場合に、通常１００ＭＨｚクロックと周波数が２倍の２００ＭＨｚを使った場合のデータ転送のタイミング図である。チップ間配線３ａで２倍のデータ転送を行うための送信バッファ回路と受信バッファ回路に２００ＭＨｚクロックＣＬＫ２を使用する。
【００３９】
図１２は本実施形態のマルチチップ半導体装置のブロック図である。チップ１は、マクロ回路１０と、送信バッファ回路１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈと、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送速度制御部１５ｘ２、１５ｙ２、１５ｚ２、１５ｗ２とを含む。チップ２は、マクロ回路２０と、受信バッファ回路２７ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ、２７ｆ、２７ｇ、２７ｈと、セレクタ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送速度制御部２５ｘ２、２５ｙ２、２５ｚ２、２５ｗ２とを含む。
【００４０】
図１４は、図１１中のセレクタ１２ａ、１２ｂ、送信バッファ回路１７ａ、１７ｂ、転送速度制御部１５ｘ２、受信バッファ回路２７ａ、２７ｂ、転送速度制御部２５ｘ２の回路図である。その他のセレクタ、送信バッファ回路、転送速度制御部、受信バッファ回路の構成も同じである。
【００４１】
Ｄフリップフロップ１０１ａとセレクタ１０２ａはセレクタ１３ａを構成している。Ｄフリップフロップ１０１ｂとセレクタ１０２ｂはセレクタ１３ｂを構成している。転送制御部１５ｘ２はＡＮＤゲート１０３ａ、１０３ｂと、バッファ１０７ａ、１０７ｂを含む。送信バッファ回路１７ａはＡＮＤゲート１４１ａとＤフリップフロップ１４２ａとインバータ１４３ａとセレクタ１４４ａとＤフリップフロップ１４５ａとスリーステートバッファ１４６ａを含む。セレクタ１４４ａはＡＮＤゲート１１４ａの出力が「０」のとき、セレクタ１０２ａの出力を選択し、「１」のとき、セレクタ１０２ｂの出力を選択する。送信バッファ回路１７ｂも同様にＡＮＤゲート１４１ｂとＤフリップフロップ１４２ｂとインバータ１４３ｂとセレクタ１４４ｂとＤフリップフロップ１４５ｂとスリーステートバッファ１４６ｂを含む。セレクタ１４４ｂはＡＮＤゲート１１４ｂの出力が「０」のとき、セレクタ１０２ｂの出力を選択し、「１」のとき、セレクタ１０２ａの出力を選択する。転送制御部２５ｘ２はＡＮＤゲート２０１ａ、２０１ｂと、バッファ２０２ａ、２０２ｂを含む。受信バッファ回路２７ａはスリーステートバッファ２１１ａとＤフリップフロップ２１２ａとセレクタ２１３ａとＤフリップフロップ２１４ａを含む。セレクタ２１３ａは、転送制御部２５ｘ２の出力ＲＤＮｂ’、ＲＤＮａ’の組み合わせがそれぞれ「００」、「１０」、「０１」のときスリーステートバッファ２１１ａ、スリーステートバッファ２１１ｂ、Ｄフリップフロップ２１２ａの出力を選択する。受信バッファ回路２７ｂも同様にスリーステートバッファ２１１ｂとＤフリップフロップ２１２ｂとセレクタ２１３ｂとＤフリップフロップ２１４ｂを含む。セレクタ２１３ｂは、転送制御部２５ｘ２の出力ＲＤＮａ’、ＲＤＮｂ’の組み合わせがそれぞれ「００」、「１０」、「０１」のときスリーステートバッファ２１１ｂ、スリーステートバッファ２１１ａ、Ｄフリップフロップ２１２ｂの出力を選択する。
【００４２】
［第６の実施形態］
本実施形態は、位相の異なるクロックを複数（この場合、２つ）用意して、それぞれのクロックのエッジのタイミングでデータを送信あるいは受信することでデータ転送速度を複数の速度に切り替えられるようにしたものである。
【００４３】
図１６は、データ転送速度を２倍に場合に、通常１００ＭＨｚクロックＣＬＫと、これと位相が１８０度ずれた１００ＭＨｚクロックＣＬＫ１８０を使った場合のデータ転送のタイミング図である。チップ間配線３ａでのデータ転送を２倍にするのに、データａについては通常クロックＣＬＫのクロックエッジのタイミングでデータを送受信し、データｂについては１８０度ずれたクロックＣＬＫ１８０のクロックエッジのタイミングで送受信する。ただし、チップ間配線３ａでデータａとデータｂが重ならないために、それぞれのクロックのハイレベルの期間だけ、チップ間配線３ａでデータが転送されるようにしている。
【００４４】
図１５は本実施形態のマルチチップ半導体装置のブロック図である。チップ１は、マクロ回路１０と、送信バッファ回路１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈと、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送速度制御部１５ｘ３、１５ｙ３、１５ｚ３、１５ｗ３とを含む。チップ２は、マクロ回路２０と、受信バッファ回路２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、２８ｇ、２８ｈと、セレクタ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送速度制御部２５ｘ３、２５ｙ３、２５ｚ３、２５ｗ３とを含む。
【００４５】
図１７は、図１５中のセレクタ１３ａ、１３ｂ、送信バッファ回路１８ａ、１８ｂ、転送速度制御部１５ｘ３、受信バッファ回路２８ａ、２８ｂ、転送速度制御部２７ｘ３の回路図である。その他のセレクタ、送信バッファ回路、転送速度制御部、受信バッファ回路の構成も同じである。
【００４６】
Ｄフリップフロップ１０１ａとセレクタ１０２ａはセレクタ１３ａを構成している。Ｄフリップフロップ１０１ｂとセレクタ１０２ｂはセレクタ１３ｂを構成している。転送速度制御部１５ｘ３はＡＮＤゲート１０７ａ、１０７ｂと、ＯＲゲート１０５ｉ、１０５ｂと、ＡＮＤゲート１０５ｊ、１０５ｌと、バッファ１０７ａ、１０７ｂを含む。送信バッファ回路１８ａはＤフリップフロップ１５１ａ、１５３ａとトランスファーゲート１５２ａ、１５４ａと、スリーステートバッファ１５５ａを含む。送信バッファ回路１８ｂも同様にＤフリップフロップ１５１ｂ、１５３ｂとトランスファーゲート１５２ｂ、１５４ｂと、スリーステートバッファ１５５ｂを含む。転送速度制御部２５ｘ３はＡＮＤゲート２０１ａ、２０１ｂと、バッファ２０２ａ、２０２ｂを含む。受信バッファ回路２８ａはスリーステートバッファ２１１ａとＤフリップフロップ２１２ａとセレクタ２１３ａとＤフリップフロップ２１４ａを含む。セレクタ２１３ａは、転送制御部２５ｘ３の出力ＲＤＮｂ’、ＲＤＮａ’の組み合わせがそれぞれ「００」、「１０」、「０１」のときスリーステートバッファ２１１ａ、スリーステートバッファ２１１ｂ、Ｄフリップフロップ２１２ａの出力を選択する。送信バッファ回路２８ｂも同様にスリーステートバッファ２１１ｂとＤフリップフロップ２１２ｂとセレクタ２１３ｂとＤフリップフロップ２１４ｂを含む。セレクタ２１３ｂは、転送制御部２５ｘ３の出力ＲＤＮａ’、ＲＤＮｂ’の組み合わせがそれぞれ「００」、「１０」、「０１」のときスリーステートバッファ２１１ｂ、スリーステートバッファ２１１ａ、Ｄフリップフロップ２１２ｂの出力を選択する。
【００４７】
［第７の実施形態］
以上の本実施形態では、接続テスト判定結果をチップ２に送るために判定結果送信用のチップ間配線３を備えているが、通常のデータ転送を行うチップ間配線を、判定結果を送信する期間に限ってテスト判定結果送信用に使うことで、接続テスト判定結果送信用のチップ間配線３を省いたものである。
【００４８】
図１８は本実施形態のマルチチップ半導体装置のブロック図である。図１８では、チップ間配線３ａと３ｂによるデータ転送の回路のみを示したが、他のチップ間配線によるデータ転送の回路も同様である。
【００４９】
チップ１側には、スリーステートバッファ３１ａ、３２ａ、３１ｂ、３２ｂが新たに設けられている。スリーステートバッファ３１ａは送信バッファ回路１１ａとチップ間配線３ａの間に設けられている。スリーステートバッファ３１ｂは送信バッファ回路１１ｂとチップ間配線３ｂの間に設けられている。スリーステートバッファ３２ａは入力が、スリーステートバッファ３１ａとチップ間配線３ａの間に接続され、出力がレジスタ１４ａに接続されている。スリーステートバッファ３２ｂは入力が、スリーステートバッファ３１ｂとチップ間配線３ｂの間に接続され、出力がレジスタ１４ｂに接続されている。スリーステートバッファ３１ａ、３１ｂはチップ１からチップ２へのデータ転送時にイネーブルになり、スリーステートバッファ３２ａ、３２ｂは接続テスト判定結果送信時にイネーブルになる。
【００５０】
チップ２側には、スリーステートバッファ４１ａ、４２ａ、４１ｂ、４２ｂが新たに設けられている。スリーステートバッファ４１ａは受信バッファ回路２１ａとチップ間配線３ａの間に設けられている。スリーステートバッファ４１ｂは受信バッファ回路２１ｂとチップ間配線３ｂの間に設けられている。スリーステートバッファ４２ａは入力が、スリーステートバッファ４１ａとチップ間配線３ａの間に接続され、出力がレジスタ２４ａに接続されている。スリーステートバッファ４２ｂは入力が、スリーステートバッファ４１ｂとチップ間配線３ｂの間に接続され、出力がレジスタ２４ｂに接続されている。スリーステートバッファ４１ａ、４１ｂはチップ１からチップ２へのデータ転送時にイネーブルになり、スリーステートバッファ４２ａ、４２ｂは接続テスト判定結果送信時にイネーブルになる。
【００５１】
したがって、チップ２のレジスタ２４ａ、２４ｂに保持されている接続テスト判定結果をチップ１側に転送する場合には、スリーステートバッファ３２ａ、３２ｂ、４２ａ、４２ｂをイネーブルに、スリーステートバッファ３１ａ、３１ｂ、４１ａ、４１ｂをディセーブルにする。すると、チップ２のレジスタ２４ａに保持されている接続テスト判定結果は、スリーステートバッファ４２ａ、チップ間配線３ａ、スリーステートバッファ３２ａを経てレジスタ１４ａに保持される。同様に、チップ２のレジスタ２４ｂに保持されている接続テスト判定結果は、スリーステートバッファ４２ｂ、チップ間配線３ｂ、スリーステートバッファ３２ｂを経てレジスタ１４ｂに保持される。
【００５２】
［第８の実施形態］
図１９は、３つの半導体チップがチップ間配線を使ってバス共有する半導体装置の模式図である。チップ４あるいはチップ５からデータが４ビット幅の共有バスでチップ６に送信される。チップ間転送に使われるクロック周波数は、この場合１００ＭＨｚであるため、チップ４とチップ６あるいはチップ４とチップ５のチップ間のバンド幅は４００Ｍｂｐｓである。チップ５からチップ６へのチップ間配線のうち、データａ'を転送するチップ間配線３ｖが接続不良の場合、チップ５のデータａ'の転送だけでなく、チップ４からチップ６へのデータａの転送についても、チップ間配線が共有されているために正常に行えない。そこで、チップ５からチップ６へのデータ転送をチップ５のデータｂ'を転送するチップ間配線３ｗについて２倍速にして行うのと同様に、チップ４からチップ６へのデータ転送をチップ４のデータｂを転送するチップ間配線３ｕについて２倍速にして行う。これによりバンド幅４００Ｍｂｐｓを維持できる。
【００５３】
受信バッファ回路、送信バッファ回路の転送速度の切り替え動作は、チップ３からチップ６への接続テスト判定結果のデータの転送でチップ４とチップ５とチップ６を共有するチップ間配線の接続テストを行い、チップ６のそれぞれのチップ間配線に接続されているレジスタに接続テストの判定結果を保持する。その後、判定結果をレジスタのスキャンチェーンでチップ３のレジスタとチップ４のレジスタに送る。レジスタに送られた情報を元に、チップ間配線の接続不良を起こした隣接するチップ間配線のバッファの転送速度を転送速度制御部１５ｘ１で２倍に切り替える。
【００５４】
本実施形態では３つの半導体チップが共有バス構造を持つものとしたが、４つ以上の半導体チップが共有バス構造を持つ場合も同様な構成が可能である。
【００５５】
［第９の実施形態］
図２０、図２１は本発明の第９の実施形態で、データ通信時に並行してチップ間配線の接続テストを行う半導体装置の模式図である。半導体装置を停止する、あるいは半導体装置のチップ間データ転送を休止することが可能な場合は、半導体装置の起動時、あるいはチップ間転送の停止期間に、チップ間配線の接続テストを行うことが可能である。しかし、データセンターのように常時半導体装置を動かしており、チップ間データ転送も休止できない場合がある。そこで、図２１に示すように、チップ間配線３ｂの接続テストを行う時には、隣接するチップ間配線３ａでのデータ転送速度を２倍にして、接続テストを行っているチップ間配線３ｂで送られるはずであったデータも隣接するチップ間配線３ａで転送する。これにより、チップ間のバンド幅の低下させることなく、チップ間配線の接続テストが行える。なお、図２０、２１中、２９ａ、２９ｂはデマルチプレクサである。
【００５６】
図２２は本実施形態のマルチチップ半導体装置のブロック図である。
【００５７】
チップ１は、マクロ回路１０と、送信バッファ回路１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、１１ｈと、セレクタ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ、１３ｈと、レジスタ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈと、転送速度制御部１５ｘ４、１５ｙ４、１５ｚ４、１５ｗ４とを含む。
【００５８】
チップ２は、マクロ回路２０と、受信バッファ回路２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈと、接続テスト判定部２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈと、レジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈと、転送速度制御部２５ｘ４、２５ｙ４、２５ｚ４、２５ｗ４を含む。なお、図１中と同じ番号のものは同じ機能を有している。
【００５９】
図２３は、図２２中のセレクタ１３ａ、１３ｂ、送信バッファ回路１１ａ、１１ｂ、転送速度制御部１５ｘ４、受信バッファ回路２１ａ、２１ｂ、転送速度制御部２５ｚ４の回路図である。他のセレクタ、送信バッファ回路、受信バッファ回路、転送速度制御部もこれらと同じ構成である。
【００６０】
Ｄフリップ１０１ａとセレクタ１０２ａはセレクタ１３ａを構成している。Ｄフリップ１０１ｂとセレクタ１０２ｂはセレクタ１３ｂを構成している。転送速度制御部１５ｘ４はＡＮＤゲート１０７ａ、１０７ｃと、ＯＲゲート１０７ｂ、１０７ｄ、１０４ｃ、１０４ｄで構成されている。ＡＮＤゲート１０７ａと１０７ｃに入力される信号ＥＮは、チップ１と２間でデータ転送を行なう場合にハイレベルになるイネーブル信号である。ＯＲゲート１０７ｂ、１０７ｄに入力される信号ＴＥＮａ、ＴＥＮｂはそれぞれチップ間配線３ａ、３ｂをテストする際にイネーブルになるハイレベルの信号である。信号ＲＤＮａ、ＲＤＮｂはそれぞれレジスタ１４ａ、１４ｂに保持されている、チップ間配線３ａ、３ｂの接続テストの判定結果を示す信号である。送信バッファ回路１１ａはＮＡＮＤゲート１２１ａ、１２２ａ、インバータ１２４ａ、ＮＯＲゲート１２５ａ、１２６ａ、転送ゲート１２８ａ、１２９ａ、１３１ａ、１３２ａ、ＣＭＯＳインバータ１３４ａで構成されている。送信バッファ回路１１ｂも同様にＮＡＮＤゲート１２１ｂ、１２２ｂ、インバータ１２４ｂ、ＮＯＲゲート１２５ｂ、１２６ｂ、転送ゲート１２８ｂ、１２９ｂ、１３１ｂ、１３２ｂ、ＣＭＯＳインバータ１３４ｂで構成されている。送信バッファ回路１１ａ、１１ｂの動作は図５中の送信バッファ回路１１ｃ、１１ｄの動作と同様である。
【００６１】
転送制御部２５ｘ４はＡＮＤゲート２０６ａ、２０６ｃ、ＯＲゲート２０６ｂ、２０６ｄと、バッファ２０２ａ、２０２ｂで構成されている。受信バッファ回路２１ａはスリーステートバッファ２１１ａとＤフリップフロップ２１２ａとセレクタ２１３ａとＤフリップフロップ２１４ａで構成されている。スリーステートバッファ２１１ａは、転送制御部２５ｘ４の出力ＥＮａ’がハイレベル、つまりチップ間配線３ａのテスト時、およびチップ間配線３ａの接続が良の時にイネーブルになり、チップ１からのデータを保持する。スリーステートバッファ２１１ｂは、転送制御部２５ｘ４の出力ＥＮｂ’がハイレベル、つまりチップ間配線３ｂのテスト時、およびチップ間配線３ｂの接続が良の時にイネーブルになり、チップ１からのデータを保持する。その他は図５の回路と同様である。
【００６２】
［第１０の実施形態］
図２４は本発明の第１０の実施形態で、半導体装置への複数のチップの実装時に、接続する相手のチップの接続端子数を認識して、その数に応じてチップ間配線のデータ転送速度を制御する場合の半導体装置の模式図である。図２４に示すように、データ通信を行う送信側チップ１の接続端子（１ａ〜１ｄ）と受信側チップ２の接続端子（２a〜２ｄ）の数が同じ場合には、それぞれのチップの送信バッファ回路１１ａ〜１１ｄと受信バッファ回路２１ａ〜２１ｄは、クロックに同期してチップ間配線でのデータ転送を行う。図２５に示すように、受信側チップ２の接続端子２５の数が半分であった場合、この情報を受信側チップ２から送信側チップ１へ送るために、受信側チップ２内に４ビットシフトレジスタを用意して、これに擬似判定結果を予めセットする。判定結果の送信時にはこのレジスタをスキャンして、送信側チップ１にこの擬似判定結果を送ることで、送信側チップ１の、２番目と４番目のチップ間配線３ｂ、３ｄに対応するバッファ回路１１ｂ、１１ｄのデータ転送速度を２倍速に切り替える。これにより、チップ間のバンド幅を低下させない。この場合のデータ転送速度の切り替え制御のためには、相手側のチップの接続端子数を知る必要があるが、これは、第１の実施形態で述べたチップ間配線の接続の良／不良を判定するのと同じ方法でよい。図では、チップ間配線の数は半分になっていないが、受信側チップの端子数が半分になっているのと同時に、チップ間配線数が半分になっていても、同様にチップ間配線の数を判定してデータ転送の速度を切り替えることを制御することが可能である。
【００６３】
本実施形態では、受信側チップ２の端子数が送信側チップ１の端子数よりも小さい場合であるが、これとは逆に送信側チップ１の端子数が受信側チップ２の端子数よりも小さい場合でも、受信側チップ２の転送受信の速度を２倍に切り替えることで同様の効果がある。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態のマルチチップ半導体装置のブロック図である。
【図２】第１の実施形態のマルチチップ半導体装置における、チップ間配線３ａ〜３ｆに接続不良がない場合のデータｃ、ｄ、ｅ、ｆの転送タイミングを示す図である。
【図３】第１の実施形態のマルチチップ半導体装置において、チップ間配線３ｃ、３ｅに接続不良があることを示す図である。
【図４】第１の実施形態のマルチチップ半導体装置において、チップ間配線３ｃ、３ｅに接続不良がある場合のデータｃ、ｄ、ｅ、ｆの転送タイミングを示す図である。
【図５】第１の実施形態のマルチチップ半導体装置の詳細回路図である。
【図６】本発明の第２の実施形態のマルチチップ半導体装置のブロック図である。
【図７】本発明の第３の実施形態のマルチチップ半導体装置のブロック図である。
【図８】第３の実施形態のマルチチップ半導体装置の詳細回路図である。
【図９】本発明の第４の実施形態のマルチチップ半導体装置のブロック図である。
【図１０】第４の実施形態のマルチチップ半導体装置において、チップ間配線３ｂ、３ｃに接続不良がある場合のデータａ、ｂ、ｃ、ｄの転送タイミングを示す図である。
【図１１】第４の実施形態のマルチチップ半導体装置の詳細回路図である。
【図１２】本発明の第５の実施形態のマルチチップ半導体装置のブロック図である。
【図１３】第５の実施形態のマルチチップ半導体装置におけるデータ転送のタイミング図である。
【図１４】第５の実施形態のマルチチップ半導体装置の詳細回路図である。
【図１５】本発明の第６の実施形態のマルチチップ半導体装置のブロック図である。
【図１６】第６の実施形態のマルチチップ半導体装置におけるデータ転送のタイミング図である。
【図１７】第６の実施形態のマルチチップ半導体装置の詳細回路図である。
【図１８】本発明の第７の実施形態のマルチチップ半導体装置の要部のブロック図である。
【図１９】本発明の第８の実施形態である、３つの半導体チップがチップ間配線を使ってバス共有する半導体装置の模式図である。
【図２０】本発明の第９の実施形態のマルチチップ半導体装置の説明図である。
【図２１】本発明の第９の実施形態のマルチチップ半導体装置の説明図である。
【図２２】本発明の第９の実施形態のマルチチップ半導体装置のブロック図である。
【図２３】第９の実施形態のマルチチップ半導体装置の詳細回路図である。
【図２４】本発明の第１０の実施形態のマルチチップ半導体装置のブロック図である。
【図２５】本発明の第１０の実施形態のマルチチップ半導体装置のブロック図である。
【符号の説明】
【００６５】
１                              チップ（データ送信側）
２                              チップ（データ受信側）
１ａ〜１ｄ、２ａ〜２ｄ          接続端子
３                              接続テスト判定結果送信用のチップ間配線
３ａ〜３ｈ、３ｕ、３ｖ、３ｗ    チップ間配線
４〜６                          チップ
１０                            マクロ回路（データ送信側）
１１ａ〜１１ｈ、                送信バッファ回路
１２ｅ１、１２ｅ２              送信バッファ回路
１２ｂ〜１２ｄ、１２ｆ〜１２ｈ  送信バッファ回路
１３ａ〜１３ｈ                  セレクタ
１３ａ１、１３ｅ１              セレクタ
１３ａ２、１３ｅ２              セレクタ
１４ａ〜１４ｈ                  接続テスト判定結果保持用のレジスタ
１５ｘ１、１５ｙ１              転送速度制御部
１５ｚ１、１５ｗ１              転送速度制御部
１５ｘ２、１５ｙ２              転送速度制御部
１５ｚ２、１５ｗ２              転送速度制御部
１５ｘ３、１５ｙ３              転送速度制御部
１５ｚ３、１５ｗ３              転送速度制御部
１５ｘ４、１５ｙ４              転送速度制御部
１５ｚ４、１５ｗ４              転送速度制御部
１６ｘ１、１６ｙ１              転送速度制御部
１６ｘ２、１６ｙ２              転送速度制御部
１７ａ〜１７ｈ                  送信バッファ回路
１８ａ〜１８ｈ、１９ａ〜１９ｈ  送信バッファ回路
２０                            マクロ回路（データ受信側）
２１ａ〜２１ｈ                  受信バッファ回路
２２ａ１、２２ａ２              受信バッファ回路
２２ｅ１、２２ｅ２              受信バッファ回路
２２ｂ〜２２ｄ、２２ｆ〜２２ｈ  受信バッファ回路
２３ａ〜２３ｈ                  接続テスト判定部
２４ａ〜２４ｈ                  接続テスト判定結果保持用のレジスタ
２５ｘ１、２５ｙ１              転送速度制御部
２５ｚ１、２５ｗ１              転送速度制御部
２５ｘ２、２５ｙ２              転送速度制御部
２５ｚ２、２５ｗ２              転送速度制御部
２５ｘ３、２５ｙ３              転送速度制御部
２５ｚ３、２５ｗ３              転送速度制御部
２５ｘ４、２５ｙ４              転送速度制御部
２５ｚ４、２５ｗ４              転送速度制御部
２６ｘ１、２６ｙ１              受信バッファ回路
２６ｘ２、２６ｙ２              受信バッファ回路
２７ａ〜２７ｈ                  受信バッファ回路
２８ａ〜２８ｈ                  受信バッファ回路
３１ａ、３１ｂ、３２ａ、３２ｂ  スリーステートバッファ
４１ａ、４１ｂ、４２ａ、４２ｂ  スリーステートバッファ
【図１】
2009134573.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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