(57)【要約】【課題】複数のアナログスイッチが所望の基準電圧を出力する動作速度を確保しつつ、そのアナログスイッチの占有面積を最小限に抑えること。【解決手段】この発明は、入力基準電圧を複数の抵抗Ｒ１〜Ｒ（２ｎ）で分圧し、この分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチＳＷ１〜ＳＷ（２ｎ−１）の１つで選択して所望の基準電圧として出力する。複数のアナログスイッチＳＷ１〜ＳＷ（２ｎ−１）は、それぞれトランジスタで構成した。複数のトランジスタのサイズは、出力する基準電圧のレベルに応じてそれぞれ変更するようにした。【選択図】図１
2009123926.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、
前記複数のアナログスイッチはそれぞれトランジスタで構成し、
かつ、前記複数のトランジスタのサイズを前記出力する基準電圧のレベルに応じて変更するようにしたことを特徴とする基準電圧発生回路。
【請求項２】
所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、
前記複数のアナログスイッチはそれぞれトランジスタで構成し、
かつ、前記複数のトランジスタのうちの所定個数のサイズは所定値とし、前記複数のトランジスタのうちの残りの個数のサイズは前記出力する基準電圧のレベルに応じて変更するようにしたことを特徴とする基準電圧発生回路。
【請求項３】
前記複数のアナログスイッチは、それぞれ、Ｎ型のＭＯＳトランジスタ、Ｐ型のＭＯＳトランジスタ、およびＮ型とＰ型のＭＯＳトランジスタからなるトランスファゲートのうちのいずれか１つで構成することを特徴とする請求項１または請求項２に記載の基準電圧発生回路。
【請求項４】
所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、
前記複数のアナログスイッチは、所定個数のＮ型のＭＯＳトランジスタと所定個数のＰ型のＭＯＳトランジスタとで構成し、
かつ、前記所定個数のＮ型とＰ型のＭＯＳトランジスタのサイズは、前記出力する基準電圧のレベルに応じて変更するようにしたことを特徴とする基準電圧発生回路。
【請求項５】
基準電圧発生回路から出力される所望の基準電圧を用いてＡＤ変換を行うＡＤ変換器において、
前記基準電圧発生回路は、請求項１乃至請求項４のうちのいずれかの請求項に記載の基準電圧発生回路からなることを特徴とするＡＤ変換器。
【請求項６】
基準電圧発生回路から出力される所望の基準電圧を用いてＤＡ変換を行うＤＡ変換器において、
前記基準電圧発生回路は、請求項１乃至請求項４のうちのいずれかの請求項に記載の基準電圧発生回路からなることを特徴とするＤＡ変換器。
【請求項７】
ＡＤ変換器およびＤＡ変換器のうちの何れか一方を備えた画像処理装置において、
前記ＡＤ変換器は請求項５に記載のＡＤ変換器からなり、前記ＤＡ変換器は請求項６に記載のＤＡ変換器からなることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路、ＡＤ変換器、ＤＡ変換器、および画像処理装置に関する。
【背景技術】
【０００２】
従来、ＡＤ変換器として、例えば図６に示すように、抵抗列７と、第１比較器１と、第２比較器２とを備え、抵抗列７に対し、第１比較器１および第２比較器２を交互に配置したものが知られている（特許文献１参照）。
抵抗列７は、所定の基準電圧が印加される２端子間に複数の抵抗Ｒを直列接続している。第１比較器１は、アナログスイッチ３ａ１、３ａ２、４と、キャパシタ５ａと、インバータ６ａとから構成され、抵抗列７における各抵抗Ｒ、Ｒ間の接続点電圧と比較対象となるアナログ電圧ＡＶｉｎとの大小を比較する。第２比較器２は、アナログスイッチ３ｂ１〜３ｂ４、４と、キャパシタ５ｂ１、５ｂ２と、インバータ６ｂとから構成され、抵抗列７における各抵抗Ｒ、Ｒの両端位置での接続点電圧の平均電圧と比較対象となるアナログ電圧との大小を比較する。
【０００３】
図６からわかるように、ＡＤ変換器では、比較器１、２でアナログ電圧ＡＶｉｎをＡＤ変換するために、基準電圧を発生する基準電圧発生回路を備えている。
その基準電圧発生回路は、図６の場合には、複数の抵抗が直列接続される抵抗列と、その抵抗列の各抵抗間に接続される複数のアナログスイッチとからなる。そのアナログスイッチは、ＮＭＯＳトランジスタとＰ型のＭＯＳトランジスタを並列接続したトランスファゲートからなる。
【０００４】
ところで、ＡＤ変換器としてｎｂｉｔの並列型ＡＤ変換器の場合には、直列接続される抵抗は２ｎ個、アナログスイッチおよびコンパレータはそれぞれ（２ｎ−1 ）個必要になり、回路素子、回路面積の増大が問題になる。
例えば、アナログスイッチとして、Ｐ型とＮ型のＭＯＳトランジスタを並列接続するトランスファゲートを使用する場合には、Ｐ型とＮ型のＭＯＳトランジスタを分離する製造上の制約によってスイッチが大きくなるとともに、その両ＭＯＳトランジスタは制御線と信号線とがそれぞれ必要になる。すなわち、アナログスイッチとしてトランスファゲートを使用する場合には、基準電圧発生回路の回路面積および配線量がそれぞれ増大するという不具合がある。
【０００５】
このような不具合を解消するために、上記のアナログスイッチとして、Ｐ型またはＮ型のＭＯＳトランジスタだけを使用することができる。しかし、Ｐ型またはＮ型のＭＯＳトランジスタのみを使用する場合であって、複数の抵抗が直列接続された抵抗列の両端に接続される２つの基準電圧がトランジスタの動作電圧範囲の上限に近い場合には、基準電圧発生回路が高速にｎｂｉｔに対応した基準電圧を発生することが困難になる。
【特許文献１】特開平８−３３０９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、上記の点に鑑み、複数のアナログスイッチが所望の基準電圧を出力する動作速度を確保しつつ、そのアナログスイッチの占有面積を最小限に抑えることができる基準電圧発生回路を提供することにある。
また、本発明の他の目的は、上記のような基準電圧発生回路を活用するようにしたＡＤ変換器およびＤＡ変換器を提供することにある。
さらに、本発明の他の目的は、上記のＡＤ変換器またはＤＡ変換器を活用するようにした画像処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決し本発明の少なくとも１の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、前記複数のアナログスイッチはそれぞれトランジスタで構成し、かつ、前記複数のトランジスタのサイズを前記出力する基準電圧のレベルに応じて変更するようにした。
【０００８】
第２の発明は、所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、前記複数のアナログスイッチはそれぞれトランジスタで構成し、かつ、前記複数のトランジスタのうちの所定個数のサイズは所定値とし、前記複数のトランジスタのうちの残りの個数のサイズは前記出力する基準電圧のレベルに応じて変更するようにした。
【０００９】
第３の発明は、第１または第２の発明において、前記複数のアナログスイッチは、それぞれ、Ｎ型のＭＯＳトランジスタ、Ｐ型のＭＯＳトランジスタ、およびＮ型とＰ型のＭＯＳトランジスタからなるトランスファゲートのうちのいずれか１つで構成する。
第４の発明は、所定の入力基準電圧を複数の抵抗で分圧し、分圧された複数の分圧電圧のうちの１つを複数のアナログスイッチの１つで選択して所望の基準電圧として出力する基準電圧発生回路において、前記複数のアナログスイッチは、所定個数のＮ型のＭＯＳトランジスタと所定個数のＰ型のＭＯＳトランジスタとで構成し、かつ、前記所定個数のＮ型とＰ型のＭＯＳトランジスタのサイズは、前記出力する基準電圧のレベルに応じて変更するようにした。
【００１０】
第５の発明は、基準電圧発生回路から出力される所望の基準電圧を用いてＡＤ変換を行うＡＤ変換器において、前記基準電圧発生回路は、第１の発明〜第４の発明のうちのいずれかの基準電圧発生回路からなる。
第６の発明は、基準電圧発生回路から出力される所望の基準電圧を用いてＤＡ変換を行うＤＡ変換器において、前記基準電圧発生回路は、第１の発明〜第４の発明のうちのいずれかの基準電圧発生回路からなる。
【００１１】
第７の発明は、ＡＤ変換器およびＤＡ変換器のうちの何れか一方を備えた画像処理装置において、前記ＡＤ変換器は第５の発明のＡＤ変換器からなり、前記ＤＡ変換器は第６の発明のＤＡ変換器からなるからなる。
このような構成の本発明の基準電圧発生回路によれば、複数のアナログスイッチが所望の基準電圧を出力する動作速度を確保しつつ、その複数のアナログスイッチの占有面積を最小限に抑えることができる。
また、本発明のＡＤ変換器またはＤＡ変換器によれば、比較的高速なＡＤ変換またはＤＡ変換を行うことができる。
さらに、本発明の画像処理装置によれば、画像処理を高速化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の実施形態を説明するのに先立って、以下に本発明の基本的な考え方について説明する。
本発明は、上記のように、複数の抵抗が直列接続される抵抗列と、その抵抗列の各抵抗間に接続される複数のアナログスイッチとからなる基準電圧発生回路において、以下のような課題を見出し、完成させたものである。
【００１３】
すなわち、アナログスイッチとして、２つの異なる型式のトランジスタを並列接続するトランスファゲートを使用する場合には、基準電圧発生回路の回路面積および配線量がそれぞれ増大するという不具合がある。この不具合を解消するために、アナログスイッチとして、異なる型式の２つのトランジスタのうちの一方のトランジスタのみの使用、あるいはその双方のトランジスタの組み合わせによる使用が可能である。
【００１４】
しかし、この場合には、複数の抵抗が直列接続された抵抗列の両端に供給される２つの入力基準電圧（入力される高圧側と低圧側の基準電圧）が、トランジスタの動作電圧範囲の上限または下限の近傍などにあるときには、基準電圧発生回路が高速に所望の基準電圧を発生することが困難であることを見出した。
そこで、本発明は、その課題を解決するために、後述のようにトランジスタの各種の特性に着目し、その特性を活用することにより完成したものである。
【００１５】
（基準電圧発生回路の第１実施形態）
図１は、本発明の基準電圧発生回路の第１実施形態の構成を示す回路図である。
この基準電圧発生回路の第１実施形態の概要について説明すると、入力基準電圧（例えば、図１に示すように、ノードＮ１における高い側の基準電圧ＶａとノードＮ２における低い側の基準電圧Ｖｂとの間の電圧を直列接続される複数の抵抗で分圧し、この分圧電圧のうちの１つを基準電圧Ｖｒｅｆとして複数のアナログスイッチで選択的に出力する。
【００１６】
このために、第１実施形態は、図１に示すように、第１基準電圧設定回路１１と、第２基準電圧設定回路１２と、２ｎ個の抵抗Ｒ１〜Ｒ（２ｎ）からなる抵抗列１３と、２ｎ−１個のアナログスイッチＳＷ１〜ＳＷ（２ｎ−１）と、バッファ回路１４とを備えている。
第１基準電圧設定回路１１は、任意の入力基準電圧ＶＲＰに基づき、その入力基準電圧ＶＲＰと等しい基準電圧ＶａをノードＮ１に発生する。第１基準電圧設定回路１１は、オペアンプＡＭＰ１と、ＰＭＯＳトランジスタＱ１と、直列接続される複数の抵抗Ｒ（２ｎ＋１）〜Ｒ（２ｎ＋ｍ）とから構成される。
【００１７】
オペアンプＡＭＰ１は、一方の入力端子に入力基準電圧ＶＲＰが印加され、他方の入力端子にノードＮ１の基準電圧Ｖａが印加されている。オペアンプＡＭＰ１の出力は、ＭＯＳトランジスタＱ１のゲートに入力されている。ＭＯＳトランジスタＱ１のソースには、電源電圧ＶＣＣが印加されている。ノードＮ１とＭＯＳトランジスタＱ１のドレインとの間には、抵抗Ｒ（２ｎ＋１）〜Ｒ（２ｎ＋ｍ）が直列接続されている。
【００１８】
第２基準電圧設定回路１２は、任意の入力基準電圧ＶＲＮに基づき、その入力基準電圧ＶＲＮと等しい基準電圧ＶｂをノードＮ２に発生する。第２基準電圧設定回路１２は、オペアンプＡＭＰ２と、ＮＭＯＳトランジスタＱ２と、直列接続される複数の抵抗Ｒ（−１）〜Ｒ（ｋ＋１）とから構成される。
オペアンプＡＭＰ２は、一方の入力端子に入力基準電圧ＶＲＮが印加され、他方の入力端子にノードＮ２の基準電圧Ｖｂが印加されている。オペアンプＡＭＰ２の出力は、ＭＯＳトランジスタＱ２のゲートに入力されている。ＭＯＳトランジスタＱ１のソースは、接地されている。ノードＮ２とＭＯＳトランジスタＱ２のドレインとの間には、抵抗Ｒ（−１）〜Ｒ（ｋ＋１）が直列接続されている。
【００１９】
抵抗列（抵抗ラダー）１３を構成する抵抗Ｒ１〜Ｒ（２ｎ）は、ノードＮ１とノードＮ２との間に直列に接続され、ノードＮ１の基準電圧ＶａとノードＮ２の基準電圧Ｖｂとの間の電圧（Ｖａ−Ｖｂ）を分圧する。
アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）は、図１に示すようにＮＭＯＳトランジスタからなり、その一端側が抵抗列１３を構成する抵抗Ｒ１〜Ｒ（２ｎ）の接続部にそれぞれ接続され、その他端側がバッファ回路１４の入力側に共通接続されている。アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）は、そのうちの１つをオンにして、所望の分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００２０】
ここで、アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）を構成するＮＭＯＳトランジスタの全部またはそのうちの一部は、後述のように出力する基準電圧Ｖｒｅｆのレベルに応じてトランジスタサイズを変更するようにしている。
バッファ回路１４は、アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）のうちの１つがオンのときに、それに応じた分圧電圧を受け、この受けた分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００２１】
なお、第１実施形態では、第１基準電圧設定回路１１を構成する複数の抵抗Ｒ（２ｎ＋１）〜Ｒ（２ｎ＋ｍ）の接続部に、ＮＭＯＳトランジスタからなるアナログスイッチＳＷ（２ｎ）〜ＳＷ（２ｎ＋ｍ）が接続されている。このため、必要に応じて、アナログスイッチＳＷ（２ｎ）〜ＳＷ（２ｎ＋ｍ）のうちの１つをオンにして、所望の電圧をバッファ回路１４を介して基準電圧Ｖｒｅｆとして出力できる。
【００２２】
同様に、第２基準電圧設定回路１２を構成する複数の抵抗Ｒ（−１）〜Ｒ（ｋ＋１）の接続部に、ＮＭＯＳトランジスタからなるアナログスイッチＳＷ（−１）〜ＳＷ（ｋ）が接続されている。このため、必要に応じて、アナログスイッチＳＷ（−１）〜ＳＷ（ｋ）のうちの１つをオンにして、所望の電圧をバッファ回路１４を介して基準電圧Ｖｒｅｆとして出力できる。
【００２３】
ここで、上記のアナログスイッチＳＷ（２ｎ）〜ＳＷ（２ｎ＋ｍ）とアナログスイッチＳＷ（−１）〜ＳＷ（ｋ）は、ＭＯＳトランジスタで構成する場合には、出力する基準電圧Ｖｒｅｆのレベルに応じてトランジスタサイズをそれぞれ変更するのが好ましい。
また、上記のアナログスイッチＳＷ（２ｎ）〜ＳＷ（２ｎ＋ｍ）とアナログスイッチＳＷ（−１）〜ＳＷ（ｋ）は、必要に応じてあるいは不要な場合には省略するようにしても良い。
【００２４】
次に、このような構成の第１実施形態の動作例について、図１および図２を参照して説明する。
第１基準電圧設定回路１１は、入力基準電圧ＶＲＰに基づき、その入力基準電圧ＶＲＰと等しい基準電圧ＶａをノードＮ１に発生する。基準電圧Ｖａは、入力基準電圧ＶＲＰの任意の設定によって任意の値が得られる。
【００２５】
同様に、第２基準電圧設定回路１２は、入力基準電圧ＶＲＮに基づき、その入力基準電圧ＶＲＮと等しい基準電圧ＶｂをノードＮ２に発生する。基準電圧Ｖｂは、入力基準電圧ＶＲＮの任意の設定によって任意の値が得られる。
ノードＮ１の基準電圧ＶａとノードＮ２の基準電圧Ｖｂの間の電圧（Ｖａ−Ｖｂ）は、図１の領域Ａに配置される抵抗列１３の抵抗Ｒ１〜Ｒ（２ｎ）によって分圧される。この分圧電圧のうちの所望の電圧は、アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）のうちの１つをオンにすることにより、基準電圧Ｖｒｅｆとして出力される。
【００２６】
すなわち、アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）を構成するＮＭＯＳトランジスタのゲートに制御信号を印加し、制御信号によって所望のＭＯＳトランジスタをオンすることで、所望の分圧電圧を基準電圧として選択できる。その選択された所望の基準電圧は、バッファ回路１４でバッファされ、基準電圧Ｖｒｅｆとして出力される。
アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）で選択される基準電圧が出力される動作速度は、おおよそ、抵抗列１３の抵抗値、アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）のオン抵抗、およびバッファ回路１４の入力端子（アナログスイッチのコモン端子）の容量で決定される。
【００２７】
アナログスイッチＳＷ１〜ＳＷ（２ｎ−１）を構成するＮＭＯＳトランジスタとして、Ｗ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）が小さいサイズのものを使用した場合、低い基準電圧ＶＲＮを選択して出力することは可能である。しかし、選択出力する基準電圧が順次高くなると、例えば基準電圧ＶＲＰの近傍になると、同じＷ／ＬサイズのＮＭＯＳトランジスタを使用した場合には、所望の動作スピードで容易に出力することは困難になる（図２の曲線ａ参照）。
【００２８】
そこで、このような不具合を解消して図２の曲線ｂのような動作を確保するために、図１の領域Ｂに配置される抵抗列１３の抵抗Ｒ（２ｎ−ｋ）、Ｒ（２ｎ−３）、・・・Ｒ（２ｎ）に接続されるＮＭＯＳトランジスタからなるアナログスイッチＳＷ（２ｎ−ｋ−１）、ＳＷ（２ｎ−ｋ）、ＳＷ（２ｎ−４）・・・ＳＷ（２ｎ−１）のＷ／Ｌサイズ（トランジスタサイズ）を順次大きくするようにした。これにより、抵抗列１３の抵抗、アナログスイッチのオン抵抗、バッファ回路１４の入力端子の容量で制約される動作速度を上げることができる。
【００２９】
次に、アナログスイッチを上記のように構成するようにした理由について、図３および図４を参照して説明する。
ＮＭＯＳトランジスタのサイズを、最も高い基準電圧を選択できるように設定する場合、大きなサイズのＮＭＯＳトランジスタを使用することになる。この場合、最も低い基準電圧の選択用アナログスイッチＳＷ１から最も高い基準電圧を選択用アナログスイッチＳＷ（２ｎ−１）までを、その大きなサイズのＮＭＯＳトランジスタで構成することになり、それらが占める面積はかなり大きくなる。
【００３０】
ところで、ＮＭＯＳトランジスタは、図３、図４に示すような静特性を有する。図４は、ゲート長Ｌが図３と同じであるが、ゲート幅Ｗが図３の場合の１０倍の場合である。図３、図４において、横軸はドレイン・ソース間の電圧ＶＤＳ、縦軸はドレイン・ソース間に流れるドレイン電流ＩＤＳである。ＶＧＳは、ゲート・ソース間の電圧であり、０．２Ｖごとに供給している。
【００３１】
図３および図４によれば、ＮＭＯＳトランジスタのゲート幅Ｗに比例してドレイン電流ＩＤＳを増加させることができるので（例えばＶＧＳ＝０．８Ｖの場合、図３ではＩＤＳ＝２０μＡ、図４ではＩＤＳ＝２００μＡとなる）、ＮＭＯＳトランジスタで構成するアナログスイッチのオン時の抵抗値を下げることができる。そこで、その特性に合わせてＭＯＳトランジスタのゲート幅Ｗのサイズを順次変えていくようにした。これにより、アナログスイッチのアレイの占有面積を最小限に抑えつつ、基準電圧の出力の動作速度の低下を防止できる設計が可能となる。
【００３２】
ここで、レイアウトの容易さなどを考慮すると、ＮＭＯＳトランジスタのサイズは順次細かくを変える必要はない。選択し出力される基準電圧群を複数のブロックに分割し、その分割したブロック数に合わせてＮＭＯＳトランジスタのサイズを複数準備するようにしても良い。
以上のように、基準電圧発生回路の第１実施形態によれば、複数のアナログスイッチが所望の基準電圧を出力する動作速度を確保しつつ、その複数のアナログスイッチの占有面積を最小限に抑えることができる。
【００３３】
（第１実施形態の変形例）
この変形例は、図１に示す第１実施形態のアナログスイッチを構成するＮＭＯＳトランジスタを、ＰＭＯＳトランジスタに置き換えたものである。
ＰＭＯＳトランジスタの場合は、最も高い基準電圧の選択用アナログスイッチから最も低い基準電圧を選択用アナログスイッチまで、トランジスタサイズ（Ｗ／Ｌ）を順次大きくする。従って、順次サイズを変更する場合には、最も高い基準電圧の選択用アナログスイッチのサイズが最大となり、最も低い基準電圧を選択用アナログスイッチのサイズが最小となる。このような考え方を満たせば、ＮＭＯＳトランジスタの場合と同様にトランジスタサイズを決定することができる。
以上の構成からなる変形例によれば、第１実施形態と同様の作用効果が実現できる。
【００３４】
（基準電圧発生回路の第２実施形態）
図５は、本発明の基準電圧発生回路の第２実施形態の構成を示す回路図である。
この基準電圧発生回路の第２実施形態の概要について説明すると、入力基準電圧（例えば、図５に示すように、ノードＮ１における高い側の基準電圧ＶａとノードＮ２における低い側の基準電圧Ｖｂとの間の電圧）を直列接続される複数の抵抗で分圧し、この分圧電圧のうちの１つを基準電圧Ｖｒｅｆとして複数のアナログスイッチで選択的に出力するものである。
【００３５】
このために、第２実施形態は、図５に示すように、第１基準電圧設定回路２１と、第２基準電圧設定回路２２と、複数の抵抗ＲＰ１〜ＲＰ（２ｑ−１）、ＲＰＮ、ＲＮ１〜ＲＮ（２ｐ−１）からなる抵抗列２３と、複数のアナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）と、バッファ回路２４とを備えている。
第１基準電圧設定回路２１は、任意の入力基準電圧ＶＲＰに基づき、その入力基準電圧ＶＲＰと等しい基準電圧ＶａをノードＮ１に発生する。第１基準電圧設定回路２１は、オペアンプＡＭＰ４と、ＭＯＳトランジスタＱ３とから構成される。
【００３６】
オペアンプＡＭＰ４は、一方の入力端子に入力基準電圧ＶＲＰが印加され、他方の入力端子にノードＮ１の基準電圧Ｖａが印加されている。オペアンプＡＭＰ４の出力は、ＭＯＳトランジスタＱ３のゲートに入力されている。ＭＯＳトランジスタＱ３のソースには、電源電圧ＶＣＣが印加されている。ＭＯＳトランジスタＱ３のドレインは、抵抗ＲＰ１に接続されている。
【００３７】
第２基準電圧設定回路２２は、任意の入力基準電圧ＶＲＮに基づき、その入力基準電圧ＶＲＮと等しい基準電圧ＶｂをノードＮ２に発生する。第２基準電圧設定回路２２は、オペアンプＡＭＰ５と、ＮＭＯＳトランジスタＱ４とから構成される。
オペアンプＡＭＰ５は、一方の入力端子に入力基準電圧ＶＲＮが印加され、他方の入力端子にノードＮ２の基準電圧Ｖｂが印加されている。オペアンプＡＭＰ５の出力は、ＭＯＳトランジスタＱ４のゲートに入力されている。ＭＯＳトランジスタＱ４のソースは、接地されている。ＭＯＳトランジスタＱ４のドレインは、抵抗ＲＮ１に接続されている。
【００３８】
抵抗列２３を構成する抵抗ＲＰ１〜ＲＰ（２ｑ−１）、ＲＰＮ、ＲＮ１〜ＲＮ（２ｐ−１）は、ノードＮ１とノードＮ２との間に直列に接続され、ノードＮ１の基準電圧ＶａとノードＮ２の基準電圧Ｖｂとの間の電圧（Ｖａ−Ｖｂ）を分圧する。
アナログスイッチＳＰ１〜ＳＰ（２ｑ）は、図５に示すようにＰＭＯＳトランジスタからなり、その一端側が抵抗列２３を構成する抵抗ＲＰ１〜ＲＰ（２ｑ−１）、ＲＰＮの接続部にそれぞれ接続され、その他端側がバッファ回路２４の入力側に共通接続されている。アナログスイッチＳＰ１〜ＳＰ（２ｑ）は、そのうちの１つをオンにして、所望の分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００３９】
アナログスイッチＳＮ１〜ＳＮ（２ｐ）は、図５に示すようにＮＭＯＳトランジスタからなり、その一端側が抵抗列２３を構成する抵抗ＲＮ１〜ＲＮ（２ｐ−１）、ＲＰＮの接続部にそれぞれ接続され、その他端側がバッファ回路２４の入力側に共通接続されている。アナログスイッチＳＮ１〜ＳＮ（２ｐ）は、そのうちの１つをオンにして、所望の分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００４０】
ここで、アナログスイッチＳＰ１〜ＳＰ（２ｑ）を構成するＰＭＯＳトランジスタは、後述のように、出力する基準電圧Ｖｒｅｆのレベルに応じてトランジスタサイズをそれぞれ変更するようにしている。また、アナログスイッチＳＮ１〜ＳＮ（２ｐ）を構成するＮＭＯＳトランジスタは、後述のように、出力する基準電圧Ｖｒｅｆのレベルに応じてトランジスタサイズをそれぞれ変更するようにしている。
バッファ回路２４は、アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）のうちの１つがオンのときに、それに応じた分圧電圧を受け、この受けた分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００４１】
次に、このような構成の第２実施形態の動作例について、図５を参照して説明する。
第１基準電圧設定回路２１は、入力基準電圧ＶＲＰに基づき、その入力基準電圧ＶＲＰと等しい基準電圧ＶａをノードＮ１に発生する。基準電圧Ｖａは、入力基準電圧ＶＲＰの任意の設定によって任意の値が得られる。
同様に、第２基準電圧設定回路２２は、入力基準電圧ＶＲＮに基づき、その入力基準電圧ＶＲＮと等しい基準電圧ＶｂをノードＮ２に発生する。基準電圧Ｖｂは、入力基準電圧ＶＲＮの任意の設定によって任意の値が得られる。
【００４２】
ノードＮ１の基準電圧ＶａとノードＮ２の基準電圧Ｖｂの間の電圧（Ｖａ−Ｖｂ）は、図５の領域Ｅに配置される抵抗列２３の抵抗ＲＰ１〜ＲＰ（２ｑ−１）、ＲＰＮ、ＲＮ１〜ＲＮ（２ｐ−１）によって分圧される。この分圧電圧のうちの所望の電圧は、アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）のうちの１つをオンにすることにより、基準電圧Ｖｒｅｆとして出力される。
【００４３】
すなわち、図５の領域Ｆに配置される抵抗ＲＰ１〜ＲＰ（２ｑ−１）の分圧電圧を選択する場合には、アナログスイッチＳＰ１〜ＳＰ（２ｑ）を構成するＰＭＯＳトランジスタのゲートに制御信号を印加し、制御信号によって所望のＭＯＳトランジスタをオンすることで、所望の分圧電圧を基準電圧として選択できる。その選択された所望の基準電圧は、バッファ回路２４でバッファされ、基準電圧Ｖｒｅｆとして出力される。
【００４４】
一方、図５の領域Ｇに配置される抵抗ＲＮ１〜ＲＮ（２ｐ−１）の分圧電圧を選択する場合には、アナログスイッチＳＮ１〜ＳＮ（２ｐ）を構成するＮＭＯＳトランジスタのゲートに制御信号を印加し、制御信号によって所望のＭＯＳトランジスタをオンすることで、所望の分圧電圧を基準電圧として選択できる。その選択された所望の基準電圧は、バッファ回路２４でバッファされ、基準電圧Ｖｒｅｆとして出力される。
【００４５】
アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）で選択される基準電圧が出力される動作速度は、おおよそ、抵抗列２３の抵抗値、アナログスイッチのオン抵抗、およびバッファ回路２４の入力端子（アナログスイッチのコモン端子）の容量で決定される。
ここで、仮に、アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）として、Ｗ／Ｌが小さいサイズのＮＭＯＳトランジスタを使用する場合、第１実施形態で説明したように、低い基準電圧を選択して出力することは可能である。しかし、選択出力する基準電圧が順次高くなると、同じＷ／ＬサイズのＮＭＯＳトランジスタを接続しても所望の動作速度で容易に出力することは困難になる（図２の曲線ａ参照）。
【００４６】
同様に、仮に、アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）として、Ｗ／Ｌが小さいサイズのＰＭＯＳトランジスタを使用する場合、高い基準電圧を選択して出力することは可能である。しかし、選択出力する基準電圧が順次低くなると、同じＷ／ＬサイズのＰＭＯＳトランジスタを接続しても所望の動作速度で容易に出力することは困難になる。
【００４７】
そこで、第２実施形態では、図５の領域Ｇの抵抗列２３を構成する抵抗ＲＮ１〜ＲＮ（２ｐ−１）に接続されるアナログスイッチＳＮ１〜ＳＮ（２ｐ）として、ＮＭＯＳトランジを使用するようにした。一方、図５の領域Ｆの抵抗列２３を構成する抵抗ＲＰ１〜ＲＰ（２ｑ−１）に接続されるアナログスイッチＳＰ１〜ＳＰ（２ｑ）として、ＰＭＯＳトランジスタを使用するようにした。
【００４８】
さらに、アナログスイッチＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）の具体的な着想や構成などについて詳述する。
アナログスイッチを構成するＮＭＯＳトランジスタのサイズを、最も高い基準電圧を選択できるように設定する場合、大きなサイズのＮＭＯＳトランジスタを使用することになる。この場合、最も低い基準電圧の選択用アナログスイッチから最も高い基準電圧の選択用アナログスイッチまでを、その大きなサイズのＮＭＯＳトランジスタで構成することになり、それらが占める面積はかなり大きくなる。
【００４９】
また、ＮＭＯＳトランジスタの閾値電圧を得ることのできないほど基準電圧ＶＲＰ（Ｖａ）が高く設定されている場合は、ＮＭＯＳトランジスタのＷ／Ｌサイズを大きくしてもＮＭＯＳトランジスタでオンできず、所望の基準電圧を得ることができない。
そこで、第２実施形態では、所望の基準電圧が低い領域Ｇでは、アナログスイッチＳＮ１〜ＳＮ（２ｐ）としてＮＭＯＳトランジスタを使用するようにし、所望の基準電圧が高い領域Ｆでは、アナログスイッチＳＰ１〜ＳＰ（２ｑ）としてその基準電圧の範囲でも十分動作可能であるＰＭＯＳトランジスタを使用するようにした。
【００５０】
ところで、ＮＭＯＳトランジスタは、図３、図４に示すような静特性を有する。図３および図４によれば、ＮＭＯＳトランジスタのゲート幅Ｗのサイズに比例してドレイン電流ＩＤＳを増加させることができるので、ＮＭＯＳトランジスタで構成するアナログスイッチのオン時の抵抗値を下げることができる。同様に、ＰＭＯＳトランジスタのゲート幅Ｗのサイズに比例してドレイン電流を増加させることができ、ＰＭＯＳトランジスタで構成するアナログスイッチのオン時の抵抗値を下げることができる。
【００５１】
そこで、所望の基準電圧が低い領域Ｇでは、アナログスイッチＳＮ１、ＳＮ２、ＳＮ３・・・ＳＮ（２ｐ−２）、ＳＮ（２ｐ−１）、ＳＮ（２ｐ）を構成するＮＭＯＳトランジスタのゲート幅Ｗのサイズを順次大きくするようにした。同様に、所望の基準電圧が高い領域Ｆでは、アナログスイッチＳＰ１、ＳＰ２、ＳＰ３・・・ＳＰ（２ｑ−２）、ＳＰ（２ｑ−１）、ＳＰ（２ｑ）を構成するＰＭＯＳトランジスタのゲート幅Ｗのサイズを順次大きくするようにした。これにより、アナログスイッチのアレイの占有面積を最小限に抑えつつ、基準電圧の出力の動作速度の低下を防止できる。
ここで、レイアウトの容易さなどを考慮すると、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのサイズは順次細かく変える必要はない。選択し出力される基準電圧群を複数のブロックに分割し、その分割したブロック数に合わせてＮＭＯＳトランジスタとＰＭＯＳトランジスタのサイズを、それぞれ複数準備するようにしても良い。
【００５２】
なお、所望の基準電圧が低い領域ＧでのＮＭＯＳトランジスタＳＮ１、ＳＮ２、ＳＮ３・・・ＳＮ（２ｐ−２）、ＳＮ（２ｐ−１）、ＳＮ（２ｐ）のＷ／Ｌサイズを１種類で設計し、同じように所望の基準電圧が高い領域ＦでのＰＭＯＳトランジスタＳＰ１、ＳＰ２、ＳＰ３・・・ＳＰ（２ｑ−２）、ＳＰ（２ｑ−１）、ＳＰ（２ｑ）のＷ／Ｌサイズを１種類で構成することも可能である。
以上のように、基準電圧発生回路の第２実施形態によれば、複数のアナログスイッチが所望の基準電圧を出力する動作速度を確保しつつ、その複数のアナログスイッチの占有面積を最小限に抑えることができる。
【００５３】
（ＡＤ変換器の実施形態）
次に、本発明のＡＤ変換器の実施形態について説明する。
ＡＤ変換器の実施形態は、上記の基準電圧発生回路の第１実施形態（変形例を含む）および第２実施形態のうちの１つを適用したものである。
すなわち、このＡＤ変換器の実施形態は、上記の第１、第２実施形態のうちの１つから得られる基準電圧を、ＡＤ変換する際の比較器の基準電圧として使用するようにした。
このような構成のＡＤ変換器の実施形態によれば、基準電圧発生回路から基準電圧が出力される際の動作速度が比較的高速となるので、比較的高速なＡＤ変換ができる。
【００５４】
（ＤＡ変換器の実施形態）
次に、本発明のＤＡ変換器の実施形態について説明する。
ＤＡ変換器の実施形態は、上記の基準電圧発生回路の第１実施形態（変形例を含む）および第２実施形態のうちの１つを適用したものである。
すなわち、このＤＡ変換器の実施形態は、上記の第１、第２実施形態のうちの１つから得られる基準電圧を、ＤＡ変換する際の比較器の基準電圧として使用するようにした。
このような構成のＤＡ変換器の実施形態によれば、基準電圧発生回路から基準電圧が出力される際の動作速度が比較的高速となるので、比較的高速なＤＡ変換ができる。
【００５５】
（画像処理装置の実施形態）
次に、本発明の画像処理装置の実施形態について説明する。
画像処理装置の実施形態は、上記のＡＤ変換器の実施形態またはＤＡ変換器の実施形態を適用したものである。すなわち、この実施形態は上記のＡＤ変換器またはＤＡ変換器のうちの少なくとも一方を、コンピュータなどから構成される画像処理装置に適用したものである。
このような構成の画像処理装置の実施形態によれば、上記のＡＤ変換器またはＤＡ変換器を使用することで、比較的高速なＡＤ変換やＤＡ変換ができ、画像処理を高速化することができる。
【００５６】
（その他）
なお、基準電圧発生回路の実施形態では、アナログスイッチとしてＮ型またはＰ型のＭＯＳトランジスタを単体で使用するようにした。しかし、アナログスイッチとして、Ｎ型とＰ型のＭＯＳトランジスタを組み合わせたトランスファゲートを使用するようにしても良い。
また、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の基準電圧発生回路の第１実施形態の構成を示す回路図である。
【図２】トランジスタの能力と出力基準電圧との関係を説明する図である。
【図３】ＮＭＯＳトランジスタの静特性の一例を示す図である。
【図４】ＮＭＯＳトランジスタの静特性の一例を示す図であって、ゲート長が図３と同じであるが、ゲート幅が図３の場合の１０倍の場合である。
【図５】本発明の基準電圧発生回路の第２実施形態の構成を示す回路図である。
【図６】従来回路の一例を示す回路図である。
【符号の説明】
【００５８】
ＳＷ１〜ＳＷ（２ｎ）、ＳＰ１〜ＳＰ（２ｑ）、ＳＮ１〜ＳＮ（２ｐ）・・・アナログスイッチ、１１、２１・・・第１基準電圧設定回路、１２、２２・・・第２基準電圧設定回路、１３、２３・・・抵抗列、１４、２４・・・バッファ回路
【図１】
2009123926.tif 000003
【図２】
2009123926.tif 000004
【図３】
2009123926.tif 000005
【図４】
2009123926.tif 000006
【図５】
2009123926.tif 000007
【図６】
2009123926.tif 000008