(57)【要約】【課題】電源ピンの配置場所を短時間で決定すること、および完成した回路の、ノイズによる誤動作やタイミングマージンの減少を防止すること。【解決手段】入力受付手段２は、電源端子に電圧を供給することにより発生するノイズ種別の入力および電源端子に印加する電圧の極性の入力を受け付ける。経路特定手段３は、入力受付手段２によって受け付けられたノイズ種別および電圧の極性に基づいて、受け付けた極性の電圧を電源端子に供給した場合に、受け付けたノイズ種別のノイズが発生する半導体装置内の電流経路を特定する。算出手段４は、所定の配置箇所に電源端子を配置した場合に、経路特定手段３によって特定された電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出する。表示手段５は、算出手段４の算出結果に基づいて、各信号配線へのノイズの影響を低減できる電源端子の配置箇所を表示する。【選択図】図１
2009282894.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援プログラムにおいて、
コンピュータを、
前記電源端子に電圧を供給することにより発生するノイズ種別の入力および前記電源端子に印加する電圧の極性の入力を受け付ける入力受付手段、
前記入力受付手段によって受け付けられた前記ノイズ種別および前記電圧の極性に基づいて前記極性の電圧を前記電源端子に供給した場合に、前記ノイズ種別のノイズが発生する前記半導体装置内の電流経路を特定する経路特定手段、
所定の前記配置箇所に前記電源端子を配置した場合に、前記経路特定手段によって特定された前記電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出する算出手段、
前記算出手段の算出結果に基づいて、ノイズの影響を低減できる前記電源端子の配置箇所を表示する表示手段、
として機能させることを特徴とする半導体装置設計支援プログラム。
【請求項２】
前記経路特定手段は、前記電源端子に前記極性の電圧を供給することにより駆動する信号入出力回路の駆動信号の立ち上がりまたは立ち下がりに応じて前記電流経路を特定することを特徴とする請求項１記載の半導体装置設計支援プログラム。
【請求項３】
前記入力受付手段によって受け付けられた前記ノイズ種別が前記信号配線のインピーダンス不整合に起因するノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生するノイズの最大量を、前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする請求項１記載の半導体装置設計支援プログラム。
【請求項４】
前記入力受付手段によって受け付けられた前記ノイズ種別が同時スイッチング出力ノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生するノイズの量の和を、前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする請求項１記載の半導体装置設計支援プログラム。
【請求項５】
前記入力受付手段によって受け付けられた前記ノイズ種別がクロストークノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生する、前記信号配線の特性に影響を受ける信号に対する前記信号配線の特性に影響を与える信号のノイズの量の和のうちの最大量を前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする請求項１記載の半導体装置設計支援プログラム。
【請求項６】
半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援方法において、
入力受付手段が、前記電源端子に電圧を供給することにより発生するノイズ種別の入力および前記電源端子に印加する電圧の極性の入力を受け付け、
経路特定手段が、前記入力受付手段によって受け付けられた前記ノイズ種別および前記電圧の極性に基づいて、前記極性の電圧を前記電源端子に供給した場合に、前記ノイズ種別のノイズが発生する前記半導体装置内の電流経路を特定し、
算出手段が、所定の前記配置箇所に前記電源端子を配置した場合に、前記経路特定手段によって特定された前記電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出し、
表示手段が、前記算出手段の算出結果に基づいて、前記各信号配線へのノイズの影響を低減できる前記電源端子の配置箇所を表示する、
ことを特徴とする半導体装置設計支援方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置設計支援プログラムおよび半導体装置設計支援方法に関し、特に、半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援プログラムおよび半導体装置設計支援方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）間のインターフェース信号の伝送の高速化に伴い、ＬＳＩのパッケージ内において発生する伝送波形乱れ、ＳＳＯノイズ、クロストーク（X-Talk）ノイズ等のノイズ問題が顕在化している。
【０００３】
ここで、伝送波形乱れとは、信号配線のインピーダンス不整合部にて波形が反射することによって発生する信号波形の乱れを言う。
ＳＳＯノイズとは、複数のＩＯドライバの同時出力動作による急激な電流変化とパッケージ内部のＶＤＥ（ＩＯ電源電圧）・ＶＳＳ（グランド電源電圧）配線のＬ（インダクタンス）成分により、ＤＩＥ部のＶＤＥ・ＶＳＳに発生する電圧変動を言う。
【０００４】
クロストークノイズとは、信号配線間の電磁的な干渉（相互Ｃ（キャパシタンス）、相互Ｌ）により、対象信号波形に発生する電圧変動を言う。
上記ノイズが発生すると、ＤＩＥ部のＶＤＥ・ＶＳＳの電圧変動および信号波形品質の劣化に伴い、論理反転による回路誤動作や、遅延変動によるタイミングマージンの減少を引き起こす。
【０００５】
今後、上記各ノイズがＬＳＩ間インターフェース信号伝送に与える影響は、ＩＯドライバの駆動能力の増加に伴うノイズ量の増加や、ＬＳＩ間インターフェース信号の高速化、小振幅化に伴う、タイミングマージンやノイズ耐性の低下等の理由により、ますます増加することが予想される。
【０００６】
そのため、ノイズが信号伝送に与える影響を正しく考慮した上でパッケージの設計を行う必要がある。
ノイズが信号伝送に与える影響を考慮した技術として、例えば、パッケージの電源ピンの複数の配置箇所の候補に対してそれぞれ電源ピンを仮想的に配置し、その後、そのピン配置に対し、着目するノイズの種別を特定して調査を行い、最適な電源ピンの配置箇所の判断を行う技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−３２８２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の方法では、着目するノイズに応じて最適な電源ピンの配置箇所を即座に知ることはできないという問題があった。
本発明はこのような点に鑑みてなされたものであり、電源ピンの配置場所を短時間で決定することができる半導体装置設計支援プログラムおよび半導体装置設計支援方法を提供することを目的とする。
【０００８】
また、他の目的として、完成した回路の、ノイズによる誤動作やタイミングマージンの減少を防止することができる半導体装置設計支援プログラムおよび半導体装置設計支援方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援プログラムが提供される。このプログラムは、コンピュータを、入力受付手段、経路特定手段、算出手段、および表示手段として機能させる。
【００１０】
入力受付手段は、電源端子に電圧を供給することにより発生するノイズ種別の入力および電源端子に印加する電圧の極性の入力を受け付ける。
経路特定手段は、入力受付手段によって受け付けられたノイズ種別および電圧の極性に基づいて、受け付けた極性の電圧を電源端子に供給した場合に、受け付けたノイズ種別のノイズが発生する半導体装置内の電流経路を特定する。
【００１１】
算出手段は、所定の配置箇所に電源端子を配置した場合に、経路特定手段によって特定された電流経路に応じて信号配線或いはＤＩＥ部電源電圧に発生するノイズの量をそれぞれ算出する。
【００１２】
表示手段は、算出手段の算出結果に基づいて、ノイズの影響を低減できる電源端子の配置箇所を表示する。
このような半導体装置設計支援プログラムによれば、入力受付手段により、ノイズ種別および電圧の極性の入力が受け付けられると、経路特定手段により、受け付けた極性の電圧を電源端子に供給した場合の、受け付けたノイズ種別が発生する電流経路が特定される。そして、算出手段により、所定の配置箇所に電源端子を配置した場合に、特定された電流経路に応じて信号配線或いはＤＩＥ部電源電圧に発生するノイズの量がそれぞれ算出される。表示手段により、算出手段の算出結果に基づいて、ノイズの影響を低減できる電源端子の配置箇所が表示される。
【発明の効果】
【００１３】
開示の半導体装置設計支援プログラムおよび半導体装置設計支援方法によれば、着目するノイズに対して電源端子の最も効果的な配置箇所が示されるため、ノイズによる誤動作やタイミングマージンの減少を防止する電源端子の配置場所を短時間で決定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１５】
コンピュータ１を、入力受付手段２、経路特定手段３、算出手段４、および表示手段５として機能させる。
入力受付手段２は、半導体装置の電源端子の配置箇所の設計時において、電源端子に電圧を供給することにより発生するノイズ種別の入力および電源端子に印加する電圧の極性の入力を受け付ける。
【００１６】
ノイズ種別としては例えば、伝送波形乱れ、ＳＳＯノイズ、クロストークノイズ等が挙げられる。電圧の極性としては例えば、電源電圧ＶＤＥ、ＶＳＳ等が挙げられる。
経路特定手段３は、入力受付手段２によって受け付けられたノイズ種別および電圧の極性に基づいて、受け付けた極性の電圧を電源端子に供給した場合に、受け付けたノイズ種別のノイズが発生する半導体装置内の電流経路を特定する。
【００１７】
算出手段４は、所定の配置箇所に電源端子を割り当てた場合に、経路特定手段３によって特定された電流経路に応じて信号配線或いはＤＩＥ部電源電圧に発生するノイズの量をそれぞれ算出する。
【００１８】
表示手段５は、算出手段４の算出結果に基づいて、ノイズの影響を低減できる電源端子の配置箇所を表示する。
これにより、ノイズの影響を最も低減できる電源端子の配置箇所を即座に判断することができる。
【００１９】
以下、本発明の実施の形態を説明する。
図２は、半導体設計支援装置のハードウェア構成例を示す図である。
半導体設計支援装置１０は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０７を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インターフェース１０５、および通信インターフェース１０６が接続されている。
【００２０】
ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳやアプリケーションプログラムが格納される。また、ＨＤＤ１０３内には、プログラムファイルが格納される。
【００２１】
グラフィック処理装置１０４には、モニタ２１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ２１の画面に表示させる。入力インターフェース１０５には、キーボード２２とマウス２３とが接続されている。入力インターフェース１０５は、キーボード２２やマウス２３から送られてくる信号を、バス１０７を介してＣＰＵ１０１に送信する。
【００２２】
通信インターフェース１０６は、ネットワーク２０に接続されている。通信インターフェース１０６は、ネットワーク２０を介して、他のコンピュータとの間でデータの送受信を行う。
【００２３】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。このようなハードウェア構成のシステムにおいて電源端子の配置箇所の設計を行うために、半導体設計支援装置１０内には、以下のような機能が設けられる。
【００２４】
図３は、半導体設計支援装置の機能を示すブロック図である。
半導体設計支援装置１０は、パッケージレイアウト情報格納部１１と、電磁界ソルバ実行部１２と、パッケージＬＣＲパラメータ格納部１３と、ピン配置情報格納部１４と、最適配置グラフ作成部１５と、グラフ格納部１６とを有している。
【００２５】
パッケージレイアウト情報格納部１１は、パッケージのレイアウト（配置）情報を格納している。
電磁界ソルバ実行部１２は、パッケージのレイアウトから後述するボンディングワイヤや、リードフレーム等のＬＣＲ成分を抽出する。
【００２６】
パッケージＬＣＲパラメータ格納部１３は、電磁界ソルバ実行部１２によって抽出されたＬＣＲ成分を格納する。
ピン配置情報格納部１４は、電源ピンの端子名とパッケージの端子番号の関係を示すピン配置情報を格納している。
【００２７】
最適配置グラフ作成部１５は、パッケージＬＣＲパラメータ格納部１３に格納されているＬＣＲ成分およびピン配置情報格納部１４に格納されているピン配置情報に基づいて、着目するノイズに対し、最もノイズの影響が小さい電源ピンの配置場所を示すグラフ（電源ピン最適配置グラフ）を作成する。
【００２８】
図４は、実施の形態のパッケージのピン配置を説明する図である。
図４に示す半導体装置５０は、ＰＣＢ（Printed Circuit Board）６０上に配置されている。
【００２９】
この半導体装置５０は、パッケージ５１上にＤＩＥ部５２が配置されている。
ＤＩＥ部５２は、複数の信号出力端子５２ａを有しており、各信号出力端子５２ａは、それぞれボンディングワイヤ５３およびリードフレーム５４を介して半導体装置５０の信号ピン（信号端子）５５に接続されている。なお、リードフレーム５４の代わりにインターポーザによって接続されていてもよい。
【００３０】
図４では、ピン番号がそれぞれ＃１〜＃１５の信号ピン５５を有している。
信号ピン５５のうち少なくとも１つは、ＤＩＥ部５２に設けられたＩＯドライバ（後述）を駆動するＶＤＥを供給する電源ピンであるＶＤＥ電源ピン（電源端子）として用いられ、また、少なくとも１つは、ＤＩＥ部５２にＶＳＳを供給する電源ピンであるＶＳＳ電源ピン（電源端子）として用いられる。
【００３１】
再び図３に戻って説明する。
グラフ格納部１６は、最適配置グラフ作成部１５が作成した電源ピン最適配置グラフを格納する。
【００３２】
次に、最適配置グラフ作成部１５の機能を詳しく説明する。
図５は、最適配置グラフ作成部の機能を示すブロック図である。
最適配置グラフ作成部１５は、ノイズ種別受付部１５１と、電源種別受付部１５２と、演算経路特定部１５３と、グラフ作成部１５４とを有している。
【００３３】
ノイズ種別受付部１５１は、着目する（グラフ作成部１５４にグラフを作成させる）ノイズの種別の指定を受け付ける。
電源種別受付部１５２は、配置したい電源ピンの電源種別（ＶＤＥ、ＶＳＳ）の指定を受け付ける。
【００３４】
演算経路特定部１５３は、パッケージ５１の電気特性と、各信号ピンに対しそれぞれ設けられているＩＯドライバの動作時の電流の経路とに基づいて、グラフ作成部１５４が電源ピン最適配置グラフを作成する際に用いるＬＣＲ成分および電流の経路を特定する。
【００３５】
グラフ作成部１５４は、演算経路特定部１５３が特定したＬＣＲ成分および電流の経路に従って、複数の電源ピン配置候補に対して（例えば、図４に示す半導体装置５０では、ピン番号＃１〜＃１５の信号ピン５５に対して）ノイズパラメータ（着目するノイズの指標となるパラメータ）を算出する。このノイズパラメータが大きいほど、ノイズに対するリスクが大きいことになる。
【００３６】
そして、算出した各信号ピン５５に対するノイズパラメータの大小関係に基づいて、電源ピン最適配置グラフを作成し、モニタ２１に表示する。
以下、ノイズ種別受付部１５１が、伝送波形乱れ、ＳＳＯノイズ、クロストークノイズの指定をそれぞれ受け付けた場合を例にとって最適配置グラフ作成部１５の動作を説明する。
【００３７】
＜伝送波形乱れ＞
まず、ノイズ種別受付部１５１が、伝送波形乱れの指定を受け付けたときの、演算経路特定部１５３が特定する成分および電流の経路について説明する。
【００３８】
図６は、信号伝送時の電流の経路を示す図である。
パッケージ５１の伝送線は、ボンディングワイヤ５３およびリードフレーム５４のＬＣＲパラメータで表すことができる。ここで、図６中、「Ｌｓｅｌｆ」は、自己インダクタンスを示し、「Ｌｍｕｔｕａｌ」は、配線間の相互インダクタンスを示している。
【００３９】
また、パッケージ５１の伝送線は、図６中、上からＶＤＤ（内部ロジック用電源電圧）供給用の配線、ＶＤＥ供給用の配線（以下、「ＶＤＥ配線」と言う）、信号供給用の配線（以下、「信号配線」と言う）、ＶＳＳ供給用の配線（以下、「ＶＳＳ配線」と言う）に大別することができる。なお、図６では、説明を簡単にするため、ＶＤＥ配線、信号配線およびＶＳＳ配線をそれぞれ１本ずつ図示している。
【００４０】
前述したように、演算経路特定部１５３は、パッケージ５１の電気特性とＩＯドライバ５１１動作時の電流の経路とに基づいて、グラフ作成部１５４の演算に用いる成分および電流の経路を特定する。
【００４１】
パッケージ５１において、信号伝送時の信号波形に大きな影響を与える電気特性は、主としてＬ（インダクタンス）成分であり、パッケージ５１の抵抗ＲおよびキャパシタンスＣは共に小さく信号波形にほとんど影響を与えない。従って、ノイズパラメータの算出においては、抵抗ＲおよびキャパシタンスＣは無視することができる。
【００４２】
パッケージ５１における電流の経路は、ＩＯドライバ５１１の立ち上がり動作時と立ち下がり動作時で異なり、信号波形に影響を与えるＬ成分も異なる。
ＩＯドライバ５１１の立ち上がり動作時の電流の経路は、ＶＤＥ電源ピン５５−ＶＤＥ配線−ＩＯドライバ５１１−信号配線−信号ピン５５である。
【００４３】
信号ピン５５から出力された信号は、ＰＣＢ６０の伝送路６１を介して接続デバイス（受信端）７０のレシーバの負荷容量７１をチャージする。
従って、電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１の立ち上がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【００４４】
次に、ＩＯドライバ５１１の立ち下がり動作時の電流の経路について説明する。この場合の電流の経路は、信号ピン５５−信号配線−ＩＯドライバ５１１−ＶＳＳ配線−ＶＳＳ電源ピン５５である。
【００４５】
従って、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１の立ち下がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【００４６】
次に、ノイズパラメータのＬ成分について詳しく説明する。
図７は、伝送波形乱れのノイズパラメータを示す図である。
図７（ａ）に示すように、ＩＯドライバ５１１の立ち上がり動作時の伝送波形乱れは、パッケージ５１のＶＤＥ配線−信号配線のループインダクタンスに起因する。つまり、ＩＯドライバ５１１の立ち上がり動作時のノイズパラメータは、ＶＤＥ配線−信号配線のループインダクタンスである。
【００４７】
一方、図７（ｂ）に示すように、ＩＯドライバ５１１の立ち下がり動作時の伝送波形乱れは、ＶＳＳ配線−信号配線のループインダクタンスに起因する。つまり、ＩＯドライバ５１１の立ち下がり動作時のノイズパラメータは、ＶＳＳ配線−信号配線のループインダクタンスである。
【００４８】
次に、伝送波形乱れのノイズパラメータの算出方法について説明する。
図８は、伝送波形乱れのノイズパラメータの算出方法を示す図である。
グラフ作成部１５４は、信号配線、ＶＤＥ配線およびＶＳＳ配線の自己インダクタンスおよび相互インダクタンス（全てパーシャルインダクタンス）からノイズパラメータを算出する。
【００４９】
ここで、伝送波形乱れの調査対象となる信号配線は１本であるが、ＶＤＥ配線とＶＳＳ配線は複数本存在する場合がある。
この場合、同じ電源種の配線のＰＡＤ端とＰＩＮ端はそれぞれ同電位であるという制約条件を課すことで、例えば５本存在するＶＤＥ配線のインダクタンスについての（５×５）次元の行列Ｌを、１次元の（ＶＤＥ配線１本相当の）行列Ｌに合成することができる。
【００５０】
従って、グラフ作成部１５４は、ＶＤＥ配線およびＶＳＳ配線をそれぞれ１本とした（３×３）次元の行列Ｌを用いてノイズパラメータを算出する。
以下、ＶＤＥ配線の自己インダクタンスをＬ11、信号配線の自己インダクタンスをＬ22、ＶＳＳ配線の自己インダクタンスをＬ33、ＶＤＥ配線−信号配線間の相互インダクタンスをＬ12、ＶＤＥ配線−ＶＳＳ配線間の相互インダクタンスをＬ13、信号配線−ＶＳＳ配線間の相互インダクタンスをＬ23とした場合のノイズパラメータの算出方法を例として説明する。
【００５１】
グラフ作成部１５４は、ＶＤＥ配線、信号配線およびＶＳＳ配線の（３×３）次元の行列Ｌから演算経路特定部１５３が特定した経路を用いて（２×２）次元の行列Ｌを抽出する。ここで、（３×３）次元の行列Ｌは、次式（１）で表される。
【００５２】
【数１】
2009282894.tif 000003
【００５３】
電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、前述したように、ＩＯドライバ５１１の立ち上がり動作時のノイズパラメータとなるＬ成分は、ＶＤＥ配線−信号配線のループインダクタンスである。
【００５４】
従って、グラフ作成部１５４は、次式（２）に示すように、ＶＤＥ配線と信号配線の（２×２）次元の行列Ｌを抽出する。
【００５５】
【数２】
2009282894.tif 000004
【００５６】
次に、グラフ作成部１５４は、信号配線のリターンパスをＶＤＥ配線として設定した場合の信号配線のループインダクタンスを算出する。このループインダクタンスＬLoopは、次式（３）で表される。
【００５７】
ＬLoop＝Ｌ11＋Ｌ22−２・Ｌ12・・・（３）
式（３）に示すループインダクタンスＬLoopが、ＶＤＥ電源ピンの電源ピン最適配置グラフ作成に用いるノイズパラメータとなる。
【００５８】
一方、前述したように、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、ＩＯドライバ５１１の立ち下がり動作時のノイズパラメータとなるＬ成分は、ＶＳＳ配線−信号配線のループインダクタンスである。
【００５９】
従って、グラフ作成部１５４は、次式（４）に示すように、信号配線とＶＳＳ配線の（２×２）次元の行列Ｌを抽出する。
【００６０】
【数３】
2009282894.tif 000005
【００６１】
次に、グラフ作成部１５４は、信号配線のリターンパスをＶＳＳ配線として設定した場合の信号配線のループインダクタンスを算出する。このループインダクタンスＬLoopは、次式（５）で表される。
【００６２】
ＬLoop＝Ｌ22＋Ｌ33−２・Ｌ23・・・（５）
式（５）に示すループインダクタンスＬLoopが、ＶＳＳ電源ピンの電源ピン最適配置グラフ作成に用いるノイズパラメータとなる。
【００６３】
次に、グラフ作成部１５４の電源ピン最適配置グラフの作成処理について説明する。
図９は、伝送波形乱れにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
【００６４】
まず、処理用のパラメータ＃ｎ＝１とする（ステップＳ１）。
次に、電源種別受付部１５２が受け付けた電源種別に応じた電源ピンを、＃ｎ番目のピン番号に仮配置（仮想配置）する（ステップＳ２）。
【００６５】
次に、他の信号ピンを信号配線として、各信号ピンのノイズパラメータを算出する（ステップＳ３）。
次に、算出した各信号ピンのノイズパラメータの最も大きい値（最悪値）を抽出する（ステップＳ４）。
【００６６】
次に、抽出した最悪値を、電源ピン最適配置グラフの＃ｎ番目のピン番号に割り当てる（ステップＳ５）。
次に、＃ｎがパッケージにおける最も大きい（最後の）ピン番号であるか否かを判断する（ステップＳ６）。
【００６７】
＃ｎが最後のピン番号ではない場合（ステップＳ６のＮｏ）、パラメータｎをインクリメントする（ステップＳ７）。その後、ステップＳ２に移行し、ステップＳ２以降の処理を繰り返し行う。
【００６８】
一方、＃ｎが最後のピン番号である場合（ステップＳ６のＹｅｓ）、得られた電源ピン最適配置グラフをモニタ２１に出力し（ステップＳ８）、処理を終了する。
以上で、グラフ作成部１５４の処理の説明を終了する。
【００６９】
次に、グラフ作成部１５４の処理の具体例を説明する。
図１０は、伝送波形乱れの電源ピン最適配置グラフを作成する処理の具体例を示す図である。
【００７０】
例として、ピン番号＃１〜＃４の４つの信号ピンに対して、伝送波形乱れに関するＶＳＳ電源ピンの電源ピン最適配置グラフを作成する方法について説明する。
図１０（ａ）に示すように、ピン番号＃１の信号ピン５５にＶＳＳ電源ピンを仮配置した場合の、ピン番号＃２〜＃４（他のピン番号）の信号ピン５５についてのノイズパラメータを算出する。そして、図１０（ｂ）に示すように、その中の最悪値を、ピン番号＃１の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【００７１】
次に、図１０（ｃ）に示すように、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合の、ピン番号＃１、＃３、＃４（他のピン番号）の信号ピン５５についてのノイズパラメータを算出する。そして、図１０（ｄ）に示すように、その中の最悪値を、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【００７２】
ピン番号＃３、＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータも同様に決定する。
このようにして得られた、ピン番号＃１〜＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータをグラフ化することで、ＶＳＳ電源ピンの電源ピン最適配置グラフを作成することができる。
【００７３】
図１１は、ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
電源ピン最適配置グラフ１５５ａでは、ピン番号＃１０の信号ピン５５にＶＳＳ電源ピンを配置した場合、ノイズを最も小さくできることが容易に把握できる。
【００７４】
従って、ピン番号＃１０の信号ピン５５にＶＳＳ電源ピンを配置することで、伝送波形乱れのリスクを最も低減することができる。
なお、他のＶＳＳ電源ピンまたはＶＤＥ電源ピンが既に配置されている箇所（図１１ではピン番号＃３およびピン番号＃１３）については、ノイズパラメータの算出を省略することができる。
【００７５】
以上説明したように、実施の形態の半導体設計支援装置１０によれば、最適配置グラフ作成部１５が、各信号ピンにＶＤＥ電源ピンまたはＶＳＳ電源ピン（電源ピン）を配置した場合に、ノイズの大きさを示す電源ピン最適配置グラフを作成するようにしたので、着目するノイズに対して最もノイズを低減することができる電源ピンの配置箇所を即座に、かつ、確実に判断することができる。従って、最もノイズを低減することができる電源ピンの配置箇所に電源ピンを実際に配置することで、ノイズによる誤動作やタイミングマージンの減少を確実に防止することができる。
【００７６】
なお、本実施の形態では、グラフの作成時にノイズパラメータを算出するようにしたが、これに限らず、予めノイズパラメータを算出しておいて、グラフの作成時にそのパラメータを用いるようにしてもよい。
【００７７】
また、本実施の形態では、他の電源ピンの影響を考慮して、全ての信号ピンのノイズパラメータを算出するようにしたが、ループインダクタンスが大きいほど伝送波形が乱れるため、例えば、電源ピンを配置した場所から最も遠いピンを最悪値として抽出するようにしてもよい。
【００７８】
＜ＳＳＯノイズ＞
以下、ノイズ種別受付部１５１が、ＳＳＯノイズの指定を受け付けたときの、最適配置グラフ作成部１５の動作について、前述した伝送波形乱れとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【００７９】
パッケージ５１において、ＳＳＯノイズに大きな影響を与える電気特性は、主としてＬ成分であり、パッケージ５１の抵抗ＲおよびキャパシタンスＣは共に小さく、ＳＳＯノイズの発生にほとんど影響を与えない。
【００８０】
従って、ノイズパラメータの算出においては、抵抗ＲおよびキャパシタンスＣは無視することができ、ＶＤＥ・ＶＳＳ配線の電流の経路のＬ成分を計算することでＳＳＯノイズのノイズパラメータを算出することができる。
【００８１】
ＳＳＯノイズにおいても、ＩＯドライバ５１１の立ち上がり動作時と立ち下がり動作時で電流の経路は異なり、ＳＳＯノイズに影響を与えるＬ成分も異なる。なお、電流の経路は、伝送波形乱れの場合と同様である。
【００８２】
従って、電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、演算経路特定部１５３は、立ち上がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【００８３】
また、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、演算経路特定部１５３は、立ち下がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【００８４】
図１２は、ＳＳＯノイズのノイズパラメータを示す図である。
図１２（ａ）に示すように、ＩＯドライバ５１１の立ち上がり動作時のＳＳＯノイズは、パッケージ５１のＶＤＥ配線−信号配線のＶＤＥ配線側の実効インダクタンスに起因する。つまり、ＩＯドライバ５１１の立ち上がり動作時のノイズパラメータは、ＶＤＥ配線−信号配線のＶＤＥ配線側の実効インダクタンスである。
【００８５】
一方、図１２（ｂ）に示すように、ＩＯドライバ５１１の立ち下がり動作時のＳＳＯノイズは、ＶＳＳ配線−信号配線のＶＳＳ配線側の実効インダクタンスに起因する。つまり、電圧ＶＳＳ出力用信号ピンの配置の検討に用いるノイズパラメータは、ＶＳＳ配線−信号配線のＶＳＳ配線側実効インダクタンスである。
【００８６】
次に、ＳＳＯノイズ発生の指標となるノイズパラメータの算出方法について説明する。
複数のＶＤＥ配線とＶＳＳ配線については伝送波形乱れの場合と同様に、同じ電源種の配線のＰＡＤ端とＰＩＮ端はそれぞれ同電位であるという制約条件を課すことで、１本相当のＬ値に合成することができる。
【００８７】
電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、前述したように、ＩＯドライバ５１１の立ち上がり動作時のノイズパラメータは、ＶＤＥ配線−信号配線の実効インダクタンスである。
【００８８】
従って、グラフ作成部１５４は、前述した式（２）に示したように、ＶＤＥ配線と信号配線の（２×２）次元の行列Ｌを抽出する。
次に、グラフ作成部１５４は、信号配線のリターンパスをＶＤＥ配線として設定した場合の信号配線の実効インダクタンスを算出する。この実効インダクタンスＬEffectiveは、次式（６）で表される。
【００８９】
ＬEffective＝Ｌ11−Ｌ12・・・（６）
式（６）に示す実効インダクタンスＬEffectiveが、ＶＤＥ電源ピンの電源ピン最適配置グラフ作成に用いるノイズパラメータとなる。
【００９０】
一方、前述したように、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、ＩＯドライバ５１１の立ち下がり動作時のノイズパラメータは、ＶＳＳ配線−信号配線の実効インダクタンスである。
【００９１】
従って、グラフ作成部１５４は、前述した式（４）に示したように、信号配線とＶＳＳ配線の（２×２）次元の行列Ｌを抽出する。
次に、グラフ作成部１５４は、信号配線のリターンパスをＶＳＳ配線として設定した場合の信号配線の実効インダクタンスを算出する。この実効インダクタンスＬEffectiveは、次式（７）で表される。
【００９２】
ＬEffective＝Ｌ33−Ｌ23・・・（７）
式（７）に示す実効インダクタンスＬEffectiveが、ＶＳＳ電源ピンの電源ピン最適配置グラフ作成に用いるノイズパラメータとなる。
【００９３】
次に、ＳＳＯノイズにおけるグラフ作成部１５４の電源ピン最適配置グラフの作成処理について説明する。
図１３は、ＳＳＯノイズにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
【００９４】
ステップＳ１１〜ステップＳ１３：それぞれステップＳ１〜ステップＳ３と同様の処理を行う。
次に、算出した各信号ピンのノイズパラメータの和を算出する（ステップＳ１４）。これは、各信号ピンに供給される信号が同時動作した場合のＳＳＯノイズを想定しているためである。
【００９５】
次に、算出したノイズパラメータの和を、電源ピン最適配置グラフの＃ｎ番目のピン番号に割り当てる（ステップＳ１５）。
ステップＳ１６〜ステップＳ１８：それぞれステップＳ６〜ステップＳ８と同様の処理を行う。
【００９６】
以上で、グラフ作成部１５４の処理の説明を終了する。
次に、グラフ作成部１５４の処理の具体例を説明する。
図１４は、ＳＳＯノイズの電源ピン最適配置グラフを作成する処理の具体例を示す図である。
【００９７】
例として、ピン番号＃１〜＃４の４つの信号ピン５５に対して、ＳＳＯノイズに関するＶＳＳの電源ピン最適配置グラフを作成する方法について説明する。
図１４（ａ）に示すように、ピン番号＃１の信号ピン５５に電圧ＶＳＳ出力用信号ピンを仮配置した場合の、ピン番号＃２〜＃４の信号ピン５５についてのノイズパラメータを算出する。
【００９８】
そして、図１４（ｂ）に示すように、算出したピン番号＃２〜＃４の信号ピン５５のノイズパラメータの和を、ピン番号＃１の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【００９９】
次に、図１４（ｃ）に示すように、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合の、ピン番号＃１、＃３、＃４の信号ピン５５についてのノイズパラメータを算出する。
【０１００】
そして、図１４（ｄ）に示すように、算出したピン番号＃１、＃３、＃４の信号ピン５５のノイズパラメータの和を、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【０１０１】
ピン番号＃３、＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合についてのノイズパラメータも同様に決定する。
このようにして得られた、ピン番号＃１〜＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータをグラフ化することで、ＶＳＳ電源ピンの電源ピン最適配置グラフを作成することができる。
【０１０２】
図１５は、ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
電源ピン最適配置グラフ１５５ｂでは、ピン番号＃３の信号ピン５５にＶＳＳ電源ピンを配置した場合、ノイズを最も低減できる（ＳＳＯノイズのリスクが最も低減する）ことが容易に把握できる。
【０１０３】
＜クロストークノイズ＞
以下、ノイズ種別受付部１５１が、クロストークノイズの指定を受け付けたときの、最適配置グラフ作成部１５の動作について、前述した伝送波形乱れとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１０４】
図１６および図１７は、クロストークノイズ発生時のパッケージの電流の経路を示す図である。
クロストークノイズ発生の仕組みから、ノイズ発生の要因となるAggressor信号（信号配線の特性に影響を与える信号）と、実際にノイズが発生するVictim信号（信号配線の特性に影響を受ける信号）の２種類の信号が存在する。それぞれのＩＯドライバの状態によって電流の経路も異なる。
【０１０５】
図１６および図１７に示すように、パッケージ５１の伝送線は、図１６および図１７中、上からＶＤＤ供給用の配線、ＶＤＥ配線、Aggressor信号が流れる信号配線（以下、「Aggressor信号配線」と言う）、Victim信号が流れる信号配線（以下、「Victim信号配線」と言う）、ＶＳＳ配線に大別することができる。
【０１０６】
以下、Aggressor信号が流れるＩＯドライバ５１１をＩＯドライバ５１１ａと表記し、Victim信号が流れるＩＯドライバ５１１をＩＯドライバ５１１ｂと表記する。
クロストークノイズに大きな影響を与えるパッケージ電気特性は、主としてＬ成分であり、パッケージ５１の抵抗Ｒ、コンデンサＣは共に小さく、クロストークノイズの発生にほとんど影響を与えない。従って、ノイズパラメータの算出においては、抵抗ＲおよびコンデンサＣは無視することができる。
【０１０７】
図１６は、クロストークノイズ発生時のAggressor信号についてのパッケージの電流の経路を示す図であり、ＩＯドライバ５１１ａの立ち上がり動作時の電流の経路は、ＶＤＥ電源ピン５５−ＶＤＥ配線−ＩＯドライバ５１１ａ−Aggressor信号配線−Aggressor信号出力用の信号ピン５５である。
【０１０８】
ＩＯドライバ５１１ａの立ち下がり動作時の電流の経路は、Aggressor信号入力用の信号ピン５５−Aggressor信号配線−ＩＯドライバ５１１ａ−ＶＳＳ配線−ＶＳＳ電源ピン５５である。
【０１０９】
ここで、ＶＤＥ電源ピンの配置位置の変更によりノイズ低減の効果（ＩＯドライバ５１１ａからクロストークノイズを出しにくくする効果）があるのは、ＩＯドライバ５１１ａの立ち上がり動作時のクロストークノイズである。
【０１１０】
従って、電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１ａの立ち上がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【０１１１】
また、ＶＳＳ電源ピンの配置位置の変更によりノイズ低減の効果があるのは、ＩＯドライバ５１１ａ立ち下がり動作時のクロストークノイズである。
従って、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１ａの立ち下がり動作時の電流の経路をノイズパラメータの算出用の経路として特定する。
【０１１２】
図１７は、クロストークノイズ発生時のVictim信号についてのパッケージの電流の経路を示す図であり、ＩＯドライバ５１１ｂの状態がHigh固定かLow固定かで電流の経路は異なり、クロストークノイズに影響を与える相互Ｌ成分も異なってくる。
【０１１３】
High固定時の電流の経路は、ＶＤＥ電源ピン５５−ＶＤＥ配線−ＩＯドライバ５１１ｂ−Victim信号配線−Victim信号出力用の信号ピン５５である。Low固定時の電流の経路は、Victim信号入力用の信号ピン５５−Victim信号配線−ＩＯドライバ５１１ｂ−ＶＳＳ配線−ＶＳＳ電源ピン５５である。
【０１１４】
ここで、ＶＤＥ電源ピンの配置位置の変更によりノイズ低減の効果（ＩＯドライバ５１１ｂがクロストークノイズを受けにくくなる効果）があるのは、ＩＯドライバ５１１ｂをHighに固定したときのクロストークノイズである。
【０１１５】
従って、電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１ｂをHighに固定したときの電流の経路をノイズパラメータの算出用の経路として特定する。
【０１１６】
また、ＶＳＳ電源ピン配置位置の変更によりノイズ低減の効果があるのはＩＯドライバ５１１ｂをLowに固定したときのクロストークノイズである。
従って、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、演算経路特定部１５３は、ＩＯドライバ５１１ｂをLowに固定したときの電流の経路をノイズパラメータの算出用の経路として特定する。
【０１１７】
図１８は、クロストークノイズのノイズパラメータを示す図である。
グラフ作成部１５４は、Aggressor信号の電流の経路とVictim信号の電流の経路間の相互インダクタンスを計算することで、クロストークノイズのノイズパラメータを算出する。
【０１１８】
ここで、Aggressor信号の電流の経路とVictim信号の電流の経路の組み合わせは４通り存在するため、ノイズパラメータも４通り存在する。
図１８（ａ）は、ＩＯドライバ５１１ａが立ち上がり動作時、かつ、ＩＯドライバ５１１ｂをHighに固定したときの電流経路を示す図であり、図１８（ｂ）は、ＩＯドライバ５１１ａが立ち上がり動作時、かつ、ＩＯドライバ５１１ｂをLowに固定したときの電流経路を示す図であり、図１８（ｃ）は、ＩＯドライバ５１１ａが立ち下がり動作時、かつ、ＩＯドライバ５１１ｂをHighに固定したときの電流経路を示す図であり、図１８（ｄ）は、ＩＯドライバ５１１ａが立ち下がり動作時、かつ、ＩＯドライバ５１１ｂをLowに固定したときの電流経路を示す図である。
【０１１９】
ここで、電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、ＶＤＥを経由しない電流経路については考慮しなくてよいので、図１８（ｄ）に示す電流経路は計算時に除外することができる。
【０１２０】
従って、この場合、グラフ作成部１５４は、図１８（ａ）、（ｂ）、（ｃ）に示す電流経路の相互インダクタンスを計算することで、クロストークノイズのノイズパラメータを算出する。
【０１２１】
一方、電源種別受付部１５２が電源種別としてＶＳＳを受け付けた場合、ＶＳＳを経由しない電流経路については考慮しなくてよいので、図１８（ａ）に示す電流経路は計算時に除外することができる。
【０１２２】
従って、この場合、グラフ作成部１５４は、図１８（ｂ）、（ｃ）、（ｄ）に示す電流経路の相互インダクタンスを計算することで、クロストークノイズのノイズパラメータを算出する。
【０１２３】
図１９は、クロストークノイズ発生の指標となるノイズパラメータの算出方法を示す図である。
Aggressor信号配線、Victim信号配線、ＶＤＥ配線、ＶＳＳ配線の自己インダクタンスおよび相互インダクタンス（全てパーシャルインダクタンス）からノイズパラメータを算出している。
【０１２４】
ここで、クロストークノイズの調査対象となるAggressor信号配線、ＶＤＥ配線およびＶＳＳ配線は複数本存在する場合がある。
この場合、Aggressor信号配線は、特定のVictim信号配線に対してAggressor信号配線１本１本のノイズパラメータを算出し、これらを足し合わせることで、Aggressor信号配線が複数本存在する場合の影響を考慮することができる。
【０１２５】
また、ＶＤＥ配線とＶＳＳ配線については、伝送波形乱れの場合と同様に、同じ電源種の配線のＰＡＤ端とＰＩＮ端はそれぞれ同電位であるという制約条件を課すことで、例えば５本存在するＶＤＥ配線の（５×５）次元の行列Ｌを、１次元の行列Ｌに合成することができる。
【０１２６】
従って、グラフ作成部１５４は、Aggressor信号配線、Victim信号配線、ＶＤＥ配線、ＶＳＳ配線をそれぞれ１本とした（４×４）次元の行列Ｌを用いてノイズパラメータを算出する。
【０１２７】
以下、ＶＤＥ配線の自己インダクタンスをＬ11、Victim信号配線の自己インダクタンスをＬ22、Aggressor信号配線の自己インダクタンスをＬ33、ＶＳＳ配線の自己インダクタンスをＬ44、ＶＤＥ配線−Victim信号配線間の相互インダクタンスをＬ12、ＶＤＥ配線−Aggressor信号配線間の相互インダクタンスをＬ13、ＶＤＥ配線−ＶＳＳ配線間の相互インダクタンスをＬ14、Aggressor信号配線−Victim信号配線間の相互インダクタンスをＬ23、Victim信号配線−ＶＳＳ配線間の相互インダクタンスをＬ24、Aggressor信号配線−ＶＳＳ配線間の相互インダクタンスをＬ34、とした場合のノイズパラメータの算出方法を例として説明する。
【０１２８】
グラフ作成部１５４は、ＶＤＥ配線、Aggressor信号配線、Victim信号配線、ＶＳＳ配線の（４×４）次元の行列Ｌから演算経路特定部１５３が特定した経路を用いて（２×２）次元の行列Ｌを抽出する。ここで、（４×４）次元の行列Ｌは、次式（８）で表される。
【０１２９】
【数４】
2009282894.tif 000006
【０１３０】
電源種別受付部１５２が電源種別としてＶＤＥを受け付けた場合、前述したように、グラフ作成部１５４は、図１８（ａ）、（ｂ）、（ｃ）に示す電流経路の相互インダクタンスを計算することで、クロストークノイズのノイズパラメータを算出する。
【０１３１】
図１８（ａ）に示す電流経路については、ＶＳＳ配線に関するインダクタンスを考慮しなくてよいので、グラフ作成部１５４は、次式（９）に示すように、ＶＤＥ配線、Aggressor信号配線およびVictim信号配線の（３×３）次元の行列Ｌを抽出する。
【０１３２】
【数５】
2009282894.tif 000007
【０１３３】
次に、グラフ作成部１５４は、Aggressor信号配線のリターンパスをＶＤＥ配線に設定し、Victim信号配線のリターンパスをＶＤＥ配線に設定して、次式（１０）に示すように、Aggressor信号配線とVictim信号配線の（２×２）次元の行列Ｌに変換する。
【０１３４】
【数６】
2009282894.tif 000008
【０１３５】
変換後の行列Ｌの非対角成分がAggressorとVictimの電流の経路間の相互インダクタンスである。この相互インダクタンスＭは、次式（１１）で表される。
Ｍ＝Ｌ11−Ｌ12−Ｌ13＋Ｌ23・・・（１１）
次に、図１８（ｂ）に示す電流経路については、式（８）に示す（４×４）次元の行列ＬからAggressor信号配線のリターンパスをＶＳＳ配線に設定し、Victim信号配線のリターンパスをＶＤＥ配線に設定して、次式（１２）に示すように、Aggressor信号配線とVictim信号配線の（２×２）次元の行列Ｌに変換する。
【０１３６】
【数７】
2009282894.tif 000009
【０１３７】
変換後の（２×２）次元の行列Ｌの非対角成分がAggressorとVictimの電流の経路間の相互インダクタンスである。この相互インダクタンスＭは、次式（１３）で表される。
Ｍ＝Ｌ23−Ｌ24−Ｌ13＋Ｌ14・・・（１３）
次に、図１８（ｃ）に示す電流経路については、式（８）に示す（４×４）次元の行列ＬからAggressor信号配線のリターンパスをＶＤＥ配線に設定し、Victim信号配線のリターンパスをＶＳＳ配線に設定して、次式（１４）に示すように、Aggressor信号配線とVictim信号配線の（２×２）次元の行列Ｌに変換する。
【０１３８】
【数８】
2009282894.tif 000010
【０１３９】
変換後の（２×２）次元の行列Ｌの非対角成分がAggressorとVictimの電流の経路間の相互インダクタンスである。この相互インダクタンスＭは、次式（１５）で表される。
Ｍ＝Ｌ23−Ｌ12−Ｌ34＋Ｌ14・・・（１５）
次に、図１８（ｄ）に示す電流経路については、ＶＤＥ配線に関するインダクタンスを考慮しなくてよいので、グラフ作成部１５４は、次式（１６）に示すように、ＶＤＥ配線、Aggressor信号配線およびVictim信号配線の（３×３）次元の行列Ｌを抽出する。
【０１４０】
【数９】
2009282894.tif 000011
【０１４１】
次に、グラフ作成部１５４は、Aggressor信号配線のリターンパスをＶＳＳ配線に設定し、Victim信号配線のリターンパスをＶＳＳ配線に設定して、次式（１７）に示すように、Aggressor信号配線とVictim信号配線の（２×２）次元の行列Ｌに変換する。
【０１４２】
【数１０】
2009282894.tif 000012
【０１４３】
変換後の行列Ｌの非対角成分がAggressorとVictimの電流の経路間の相互インダクタンスである。この相互インダクタンスＭは、次式（１８）で表される。
Ｍ＝Ｌ23−Ｌ24−Ｌ34＋Ｌ44・・・（１８）
次に、クロストークノイズにおけるグラフ作成部１５４の電源ピン最適配置グラフの作成処理について説明する。
【０１４４】
図２０は、クロストークノイズにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
ステップＳ２１〜ステップＳ２２：それぞれステップＳ１〜ステップＳ２と同様の処理を行う。
【０１４５】
次に、Victim信号を任意の信号ピンに割り当てる（ステップＳ２３）。
次に、ステップＳ２２にて割り当てた＃ｎ番目のピン番号以外の信号ピンを、Aggressor信号を入力する信号ピンに割り当て、これらの信号ピンにそれぞれAggressor信号が入力されたときのノイズパラメータを算出する（ステップＳ２４）。
【０１４６】
次に、算出した各Aggressor信号のノイズパラメータの和を算出する（ステップＳ２５）。
次に、全ての信号ピンをVictim信号の信号ピンとして割り当てたか否かを判断する（ステップＳ２６）。
【０１４７】
全ての信号ピンをVictim信号の信号ピンとして割り当てていない場合（ステップＳ２６のＮｏ）、ステップＳ２３に移行し、ステップＳ２３以降の処理を繰り返し行う。
全ての信号ピンをVictim信号の信号ピンとして割り当てた場合（ステップＳ２６のＹｅｓ）、ステップＳ２５にて算出した各Aggressor信号のノイズパラメータの和の最も大きい値（最悪値）を抽出する（ステップＳ２７）。
【０１４８】
次に、抽出したノイズパラメータの和を、電源ピン最適配置グラフの＃ｎ番目のピン番号に割り当てる（ステップＳ２８）。
ステップＳ２９〜ステップＳ３１：それぞれステップＳ６〜ステップＳ８と同様の処理を行う。
【０１４９】
以上で、グラフ作成部１５４の処理の説明を終了する。
図２１は、クロストークノイズに関する電源ピン最適配置グラフを作成する方法を示す図である。
【０１５０】
例として、ピン番号＃１〜＃４の４つの信号ピン５５に対し、図１８（ｄ）に示す電流経路についての電源ピン最適配置グラフを作成する方法について説明する。
図２１（ａ）に示すように、ピン番号＃１の信号ピン５５にＶＳＳ電源ピンを仮配置した場合の、ピン番号＃２〜＃４の信号ピン５５についてのノイズパラメータを算出する。
【０１５１】
具体的には、まず、Victim信号ピンをピン番号＃２の信号ピン５５に固定して、Aggressor信号ピンをピン番号＃３の信号ピン５５に配置したときのノイズパラメータを式（１８）を用いて算出する。
【０１５２】
次に、Victim信号ピンをピン番号＃２の信号ピン５５に固定して、Aggressor信号ピンをピン番号＃４の信号ピン５５に配置した場合のノイズパラメータを式（１８）を用いて算出する。
【０１５３】
そして、これらのノイズパラメータの和を算出する。ここで、ノイズパラメータを足し合わせているのは、ピン番号＃３、＃４の信号ピン５５の信号がAggressorとして同時動作した場合のクロストークノイズを想定しているためである。
【０１５４】
Victim信号ピンをそれぞれピン番号＃３の信号ピン５５またはピン番号＃４の信号ピン５５に固定した場合についても、同様にノイズパラメータを算出する。
そして、図２１（ｂ）に示すように、各ピン番号のノイズパラメータの最大値を、ピン番号＃１の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【０１５５】
次に、図２１（ｃ）に示すように、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合の、ピン番号＃１、＃３、＃４の信号ピン５５についてのノイズパラメータを算出する。そして、図２１（ｄ）に示すように、各ピン番号のノイズパラメータの最大値を、ピン番号＃２の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータに決定する。
【０１５６】
ピン番号＃３、＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータも同様に決定する。
このようにして得られた、ピン番号＃１〜＃４の信号ピン５５にＶＳＳ電源ピンを仮配置した場合のノイズパラメータをグラフ化することで、電源ピン最適配置グラフを作成することができる。
【０１５７】
上記手順により、電源ピン最適配置グラフを作成することができる。
図１８（ａ）〜（ｃ）に示す電流経路についての電源ピン最適配置グラフを作成する方法についても同様に作成することができる。
【０１５８】
図２２は、ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
電源ピン最適配置グラフ１５５ｃでは、ピン番号＃３の信号ピン５５にＶＳＳ電源ピンを配置した場合、ノイズを最も低減できる（クロストークノイズのリスクが最も低減する）ことが容易に把握できる。
【０１５９】
以上、本発明の半導体装置設計支援プログラムおよび半導体装置設計支援方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０１６０】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
例えば、ノイズの種別毎に電源ピン最適配置グラフを出しておいて、互いのグラフを見比べることによって、総合的にノイズが最も小さくなる場所に電源を配置するようにしてもよい。
【０１６１】
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、半導体設計支援装置１０が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、例えば、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記録装置としては、例えば、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクとしては、例えば、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ（Random Access Memory）、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。光磁気記録媒体としては、例えば、ＭＯ（Magneto-Optical disk）等が挙げられる。
【０１６２】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【０１６３】
半導体装置設計支援プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【０１６４】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）  半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援プログラムにおいて、
コンピュータを、
前記電源端子に電圧を供給することにより発生するノイズ種別の入力および前記電源端子に印加する電圧の極性の入力を受け付ける入力受付手段、
前記入力受付手段によって受け付けられた前記ノイズ種別および前記電圧の極性に基づいて前記極性の電圧を前記電源端子に供給した場合に、前記ノイズ種別のノイズが発生する前記半導体装置内の電流経路を特定する経路特定手段、
所定の前記配置箇所に前記電源端子を配置した場合に、前記経路特定手段によって特定された前記電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出する算出手段、
前記算出手段の算出結果に基づいて、ノイズの影響を低減できる前記電源端子の配置箇所を表示する表示手段、
として機能させることを特徴とする半導体装置設計支援プログラム。
【０１６５】
（付記２）  前記経路特定手段は、前記電源端子に前記極性の電圧を供給することにより駆動する信号入出力回路の駆動信号の立ち上がりまたは立ち下がりに応じて前記電流経路を特定することを特徴とする付記１記載の半導体装置設計支援プログラム。
【０１６６】
（付記３）  前記入力受付手段によって受け付けられた前記ノイズ種別が前記信号配線のインピーダンス不整合に起因するノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生するノイズの最大量を、前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする付記１記載の半導体装置設計支援プログラム。
【０１６７】
（付記４）  前記入力受付手段によって受け付けられた前記ノイズ種別が同時スイッチング出力ノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生するノイズの量の和を、前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする付記１記載の半導体装置設計支援プログラム。
【０１６８】
（付記５）  前記入力受付手段によって受け付けられた前記ノイズ種別がクロストークノイズである場合、
前記算出手段は、所定の前記配置箇所に前記電源端子を仮配置した場合に、他の前記各信号配線に発生する、前記信号配線の特性に影響を受ける信号に対する前記信号配線の特性に影響を与える信号のノイズの量の和のうちの最大量を前記所定の前記配置箇所に前記電源端子を配置したときのノイズの量として算出することを特徴とする付記１記載の半導体装置設計支援プログラム。
【０１６９】
（付記６）  半導体装置の電源端子の配置箇所の設計をコンピュータに実行させる半導体装置設計支援方法において、
入力受付手段が、前記電源端子に電圧を供給することにより発生するノイズ種別の入力および前記電源端子に印加する電圧の極性の入力を受け付け、
経路特定手段が、前記入力受付手段によって受け付けられた前記ノイズ種別および前記電圧の極性に基づいて、前記極性の電圧を前記電源端子に供給した場合に、前記ノイズ種別のノイズが発生する前記半導体装置内の電流経路を特定し、
算出手段が、所定の前記配置箇所に前記電源端子を配置した場合に、前記経路特定手段によって特定された前記電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出し、
表示手段が、前記算出手段の算出結果に基づいて、前記各信号配線へのノイズの影響を低減できる前記電源端子の配置箇所を表示する、
ことを特徴とする半導体装置設計支援方法。
【図面の簡単な説明】
【０１７０】
【図１】本発明の概要を示す図である。
【図２】半導体設計支援装置のハードウェア構成例を示す図である。
【図３】半導体設計支援装置の機能を示すブロック図である。
【図４】実施の形態のパッケージのピン配置を説明する図である。
【図５】最適配置グラフ作成部の機能を示すブロック図である。
【図６】信号伝送時の電流の経路を示す図である。
【図７】伝送波形乱れのノイズパラメータを示す図である。
【図８】伝送波形乱れのノイズパラメータの算出方法を示す図である。
【図９】伝送波形乱れにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
【図１０】伝送波形乱れの電源ピン最適配置グラフを作成する処理の具体例を示す図である。
【図１１】ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
【図１２】ＳＳＯノイズのノイズパラメータを示す図である。
【図１３】ＳＳＯノイズにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
【図１４】ＳＳＯノイズの電源ピン最適配置グラフを作成する処理の具体例を示す図である。
【図１５】ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
【図１６】クロストークノイズ発生時のパッケージの電流の経路を示す図である。
【図１７】クロストークノイズ発生時のパッケージの電流の経路を示す図である。
【図１８】クロストークノイズのノイズパラメータを示す図である。
【図１９】クロストークノイズ発生の指標となるノイズパラメータの算出方法を示す図である。
【図２０】クロストークノイズにおける電源ピン最適配置グラフの作成処理を示すフローチャートである。
【図２１】クロストークノイズに関する電源ピン最適配置グラフを作成する方法を示す図である。
【図２２】ＶＳＳ電源ピンの電源ピン最適配置グラフの一例を示す図である。
【符号の説明】
【０１７１】
１  コンピュータ
２  入力受付手段
３  経路特定手段
４  算出手段
５  表示手段
１０  半導体設計支援装置
１１  パッケージレイアウト情報格納部
１２  電磁界ソルバ実行部
１３  パッケージＬＣＲパラメータ格納部
１４  ピン配置情報格納部
１５  最適配置グラフ作成部
１６  グラフ格納部
５０  半導体装置
５１  パッケージ
５２  ＤＩＥ部
５２ａ  信号出力端子
５３  ボンディングワイヤ
５４  リードフレーム
５５  信号ピン
６１  伝送路
７１  負荷容量
１５１  ノイズ種別受付部
１５２  電源種別受付部
１５３  演算経路特定部
１５４  グラフ作成部
５１１、５１１ａ、５１１ｂ  ＩＯドライバ
ＬEffective  実効インダクタンス
ＬLoop  ループインダクタンス
Ｍ  相互インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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