(57)【要約】【課題】側壁転写技術を用いてライン及びスペースの各幅寸法を微細化した場合に、良好なラインパターンを形成する。【解決手段】本発明の半導体装置の製造方法は、被加工材４上に犠牲膜５を形成する工程と、犠牲膜５上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜６を形成する工程と、レジスト膜６をスリミングしてライン幅寸法をスペース幅寸法の１／３にする工程と、レジスト膜６をマスクにして犠牲膜５を加工した後、レジスト膜６を除去する工程と、犠牲膜５のラインアンドスペースパターンのラインの側壁部に側壁膜９を形成する工程と、犠牲膜５を除去した後、側壁膜９のラインパターンを囲むように枠状の保護パターンを形成する工程と、ラインパターンおよび保護パターンをマスクに、被加工材４を加工する工程とを備えてなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被加工材上に犠牲膜を形成する工程と、
前記犠牲膜上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜を形成する工程と、
前記レジスト膜をスリミングすることにより前記ラインアンドスペースパターンのライン幅寸法をスペース幅寸法の１／３にする工程と、
前記レジスト膜をマスクにして前記犠牲膜を加工した後、前記レジスト膜を除去する工程と、
加工された前記犠牲膜のラインアンドスペースパターンのラインの側壁部に側壁膜を形成する工程と、
前記犠牲膜を除去する工程と、
前記側壁膜からなるラインパターンの外側に、前記ラインパターンを囲むように枠状の保護パターンを形成する工程と、
前記ラインパターンおよび前記保護パターンをマスクに、前記被加工材を加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
被加工材上に犠牲膜を形成する工程と、
前記犠牲膜上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜を形成する工程と、
前記レジスト膜をマスクに前記犠牲膜を加工する工程と、
加工された前記犠牲膜をスリミングすることにより、前記犠牲膜のライン幅寸法をスペース幅寸法の１／３にする工程と、
前記犠牲膜上に形成されたレジスト膜を除去後、前記犠牲膜の側壁部に側壁膜を形成する工程と、
前記側壁膜に挟まれた前記犠牲膜を除去後、前記側壁膜からなるラインパターンの外側に前記ラインパターンを囲むように枠状の保護パターンを形成する工程と、
前記側壁膜からなる前記ラインパターンおよび前記保護パターンをマスクに、前記被加工材を加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記被加工材は半導体基板、半導体基板上に形成されたゲート電極用導電膜、半導体基板上に設けられた層間絶縁膜上に形成された層間配線用導電膜のいずれかであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記犠牲膜上に形成されたレジスト膜からなるパターンは、前記ライン端を連結する連結パターンを有することを特徴とする請求項１乃至３記載の半導体装置の製造方法。
【請求項５】
前記犠牲膜の側壁部に形成される側壁膜からなるラインパターンは、複数の枠状のラインパターンと、これら複数のラインパターンを取り囲む枠パターンとを有することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リソグラフィー技術の限界を超える微細なラインアンドスペースパターンを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
側壁転写技術（側壁加工プロセス）を用いてリソグラフィーの解像度限界以下の微細なラインアンドスペースパターンを形成する方法が知られている（例えば特許文献１参照）。
【０００３】
この側壁転写技術によりライン及びスペースの各幅寸法が数十ナノメートル以下の微細なラインアンドスペースパターンが形成できるようになったが、パターンが微細になってきたが故に、（１）レジストパターンのライン端部が倒れる、（２）この側壁転写技術で形成されたゲート電極パターンや半導体基板のアクティブエリアのパターンの最も外側のラインが、その後にラインの両側に埋め込まれる絶縁膜の熱収縮により破壊される、といった問題が発生してきた。
【特許文献１】特開２００７−１５０１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、側壁転写技術を用いてライン及びスペースの各幅寸法を微細化した場合に、良好なラインパターンが形成される半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、被加工材上に犠牲膜を形成する工程と、前記犠牲膜上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜を形成する工程と、前記レジスト膜をスリミングすることにより前記ラインアンドスペースパターンのライン幅寸法をスペース幅寸法の１／３にする工程と、前記レジスト膜をマスクにして前記犠牲膜を加工した後、前記レジスト膜を除去する工程と、加工された前記犠牲膜のラインアンドスペースパターンのラインの側壁部に側壁膜を形成する工程と、前記犠牲膜を除去する工程と、前記側壁膜からなるラインパターンの外側に、前記ラインパターンを囲むように枠状の保護パターンを形成する工程と、前記ラインパターンおよび前記保護パターンをマスクに、前記被加工材を加工する工程とを備えたところに特徴を有する。
【発明の効果】
【０００６】
本発明によれば、側壁転写技術を用いてライン及びスペースの各幅寸法を微細化した際に、良好なラインパターンを形成できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の第１の実施形態について、図１ないし図１１を参照しながら説明する。本実施形態では、側壁転写技術を用いてリソグラフィの解像度限界で形成したラインアンドスペースパターン（ラインの幅寸法とスペースの幅寸法が同じもの）のピッチの１／２のピッチを有するラインアンドスペースパターンで、半導体基板のメモリセル領域に素子分離溝を形成する。
【０００８】
まず、リソグラフィの解像度限界で形成するラインアンドスペースのレジストパターン１は、図２に示すような形状である。このラインアンドスペースパターン１は、ライン１ａの幅寸法ｄ１と、スペース１ｂの幅寸法ｄ２が同じ寸法（例えば４０〜８０ｎｍ程度）のパターンである。
【０００９】
レジストパターン１の各ライン１ａの両端部には、設定寸法以上の幅、例えば１００〜２００ｎｍ程度の幅寸法の連結パターン１ｃがそれぞれ設けられいる。この連結パターン１ｃにより、レジストパターン１は各ライン１ａの端部が連結されて終端化された短冊形状を有する構成となっている。このライン１ａの端部の終端化構成により、ライン１ａ及びスペース１ｂの各幅寸法ｄ１、ｄ２が数十ナノメートル程度という微細なパターンであっても、ライン１ａの端部の倒れを抑制することができる。
【００１０】
この図２のレジストパターン１に対して側壁転写技術を用いて形成したラインアンドスペースパターン２を図３に示す。この図３に示したラインアンドスペースパターン２は、ライン２ａの幅寸法ｄ３とスペース２ｂの幅寸法ｄ４とが同じ寸法であり、且つ、上記ラインアンドスペースパターン１のライン１ａ及びスペース１ｂの各幅寸法ｄ１、ｄ２の１／２の寸法（例えば２０〜４０ｎｍ程度）のパターンである。
【００１１】
ラインアンドスペースパターン２の各ライン２ａの両端部は、連結パターン２ｃにより２本ずつ連結されて終端化されている。この連結パターン２ｃによりライン２ａは枠形状に構成されている。また、ラインアンドスペースパターン２は、複数の枠形状のライン２ａが形成されたアレイ部２ｄを取り囲む枠状ラインパターン２ｅを有する。この枠状ラインパターン２ｅの幅寸法は、ライン２ａの幅寸法ｄ３と同じである。
【００１２】
更に、図１に示すように、図３のラインアンドスペースパターン２の枠状ラインパターン２ｅの外側には、設定寸法以上の幅、例えば数μｍ〜１０μｍ程度の幅寸法の保護パターン３が、枠状ラインパターン２ｅを囲むように枠状に形成されている。この図１のラインアンドスペースパターンにおいて、保護パターン３のうちのライン２ａと直交する方向に沿うラインパターン３ａと、枠状ラインパターン２ｅのうちのライン２ａと直交する方向に沿うラインパターン２ｅ１との間の距離をｂとし、枠状ラインパターン２ｅのラインパターン２ｅ１とラインアンドスペースパターン２のライン２ａの端部の連結パターン２ｃとの間の距離をａとしたとき、
０．８＜（ａ／ｂ) ＜１．２
が成立するように構成されている。尚、距離ａと距離ｂは、それぞれ数μｍ程度未満に設定されている。更に、距離ａと距離ｂをほぼ等しく構成する、即ち、ａ≒ｂに構成することが、より一層好ましい。
【００１３】
また、保護パターン３のうちのライン２ａに沿う方向のラインパターン３ｂと、枠状ラインパターン２ｅのうちのライン２ａに沿う方向のラインパターン２ｅ２との間の距離をｈとし、枠状ラインパターン２ｅのラインパターン２ｅ２とラインアンドスペースパターン２のライン２ａとの間の距離をｇ（＝ｄ４）としたとき、距離ｇと距離ｈがほぼ等しくなるように構成されている、即ち、ｇ（＝ｄ３）≒ｈが成立するように構成されている。この場合、距離ｇと距離ｈは、それぞれ２０〜４０ｎｍ程度に設定されている。
【００１４】
本実施形態においては、図１のラインアンドスペースパターンで半導体基板のメモリセル領域にアクティブエリア領域（ライン２ａ）および素子分離溝（スペース２ｂ）が形成される。
【００１５】
次に、ラインアンドスペースパターン１に対して側壁転写技術を用いてラインアンドスペースパターン２を形成し、更に、保護パターン３を形成して半導体基板に素子分離溝を形成する製造工程について、図４ないし図１０を参照して説明する。
【００１６】
まず、図４に示すように、半導体基板４上に、ポリシリコン膜またはアモルファスシリコン膜等からなる犠牲膜５を形成する。続いて、犠牲膜５上にレジスト膜６を形成した後、リソグラフィ技術によりレジスト膜６をパターニングし、ライン１ａの幅寸法ｄ１とスペース１ｂの幅寸法ｄ２が同一寸法（ライン幅とスペース幅の比率が１対１）のラインアンドスペースのレジストパターン１を形成する。
【００１７】
このレジストパターン１のライン１ａ（及びスペース１ｂ）の幅寸法ｄ１（ｄ２）は、最終的にマスク材として形成するラインアンドスペースパターン２（図９参照）のライン２ａ（及びスペース２ｂ）の幅寸法ｄ３（ｄ４）の２倍の寸法である。換言すると、ここで形成したレジストパターン１のライン１ａ（及びスペース１ｂ）の幅寸法ｄ１（ｄ２）の１／２の幅寸法のライン２ａ（及びスペース２ｂ）を有するラインアンドスペースパターン２を最終的に形成する。ここで形成したラインアンドスペースパターン１の上面図が図２に示されるパターンである。
【００１８】
次に、図５に示すように、スリミング技術を用いて図４のレジスト膜６を加工し、レジスト膜７ａの幅寸法ｃ１がスリミング前のレジスト膜６の幅寸法ｄ１の１／２で、ライン７ａの幅寸法ｃ１がスペース７ｂの幅寸法ｃ２の１／３となるラインアンドスペースパターン７を形成する。
【００１９】
続いて、図６に示すように、図５のレジスト膜６（ラインアンドスペースパターン７）をマスクにしてＲＩＥ法により犠牲膜５を加工し、アッシングによりレジスト膜６を除去する。この場合、犠牲膜５のラインアンドスペースパターン８のライン幅８ａの寸法ｃ１が、スペース８ｂの幅寸法ｃ２の１／３となる関係を維持するよう加工する。
【００２０】
次いで、図７に示すように、図６の加工された犠牲膜５（ラインアンドスペースパターン８）上に、犠牲膜５とエッチング選択比が十分取れるシリコン窒化膜等からなる側壁膜９をＬＰ−ＣＶＤ法により形成する。この側壁膜９の膜厚は、犠牲膜５のラインアンドスペースパターン８のライン８ａの幅寸法ｃ１と同一寸法とする。即ち、犠牲膜５のラインアンドスペースパターン８のライン８ａの側壁部に形成される側壁膜９の膜厚（側壁膜厚）寸法ｆが、犠牲膜５のライン８ａの幅寸法ｃ１と同一寸法となるように構成する。
【００２１】
この後、図８に示すように、側壁膜９をエッチバックし、犠牲膜５のラインアンドスペースパターン８のライン８ａの側壁部のみに側壁膜９ａを残す加工を行う。続いて、図９に示すように、側壁膜９ａで挟まれた犠牲膜５（のラインアンドスペースパターン８のライン８ａ）を除去する。これにより、半導体基板４上に側壁膜９ａからなるラインアンドスペースパターン２が形成される。ここで形成したラインアンドスペースパターン２の上面図が図２に示されるパターンである。
【００２２】
図９に示すラインアンドスペースパターン２は、ライン２ａの幅寸法ｄ３とスペース２ｂの幅寸法ｄ４が同一である。更に、ラインアンドスペースパターン２のライン２ａ（スペース２ｂ）の幅寸法ｄ３（ｄ３）は、リソグラフィで形成したラインアンドスペースパターン１（図２、図４参照）のライン１ａ（スペース１ｂ）の幅寸法ｄ１（ｄ２）の１／２となる。
【００２３】
次に、図１０に示すように、半導体基板４上に、レジスト膜１１を形成した後、リソグラフィによりレジスト膜１１をパターニングすることにより、ラインアンドスペースパターン２の外側に枠状の保護パターン３を形成する。ここで形成した保護パターン３の上面図が図１に示されるパターンである。尚、保護パターン３をレジスト膜で構成したが、他の膜で構成しても良い。
【００２４】
次に、図１０のラインアンドスペースパターン２および保護パターン３をマスク材として、ＲＩＥ法により図１１に示すように半導体基板４に素子分離溝４ｂ、４ｄ、４ｆを形成し、アクティブエリア４ａ、４ｃ、４ｅを分断する。
【００２５】
このような構成の本実施形態においては、側壁転写技術を用いて形成した側壁膜９ａの枠状ラインパターン２ｅの外側に、前記枠状ラインパターン２ｅを囲むように枠状をなす設定幅の保護パターン３を形成し、半導体基板４に素子分離溝４ｂを形成したので、枠状ラインパターン２ｅに対応した半導体基板４のアクティブエリア４ｅが孤立しなくなる。このため、枠状ラインパターン２ｅに対応した半導体基板４のアクティブエリア４ｅとラインアンドスペースパターン２のライン２ａに対応した半導体基板４のアクティブエリア４ａとの間の素子分離溝４ｄ、並びに、アクティブエリア４ｅと保護パターン１２に対応した半導体基板４のアクティブエリア４ｃとの間の素子分離溝４ｆに絶縁膜を堆積させた場合、アクティブエリア４ｅの両側で絶縁膜の体積を同じ程度にできる。
【００２６】
この構成の場合、上記絶縁膜を堆積させた後、熱処理を加えると、絶縁膜が熱収縮するが、アクティブエリア４ｅの両側の絶縁膜の体積が同じ程度であることから、応力差がほとんど発生しなくなり、アクティブエリア４ｅの破壊が生じることを防止できる。また、上記実施形態によれば、アクティブエリア４ｅの横に広い面積の絶縁膜が存在しなくなるので、絶縁膜を形成する際に用いる化学的機械的研磨（以後、ＣＭＰと称す）によって絶縁膜に局所的な窪みが生じる、所謂ディッシング（Dishing）を防止できる。
【００２７】
特に、上記実施形態においては、図１に示すように、枠状ラインパターン２ｅを囲むように形成した保護パターン３のうちのライン２ａと直交する方向に沿うラインパターン３ａと、枠状ラインパターン２ｅのうちのライン２ａと直交する方向に沿うラインパターン２ｅ１との間の距離をｂとし、枠状ラインパターン２ｅのラインパターン２ｅ１とラインアンドスペースパターン２のライン２ａの端部の連結パターン２ｃとの間の距離をａとしたとき、距離ａと距離ｂをほぼ等しく構成したので、枠状ラインパターン２ｅ１に対応するアクティブエリアの両脇の絶縁膜の体積差を大幅に減少させることができ、アクティブエリアにかかる応力差を大幅に減少させることができ、アクティブエリアの破壊を防ぐことができる。
【００２８】
尚、一般に、絶縁膜の体積が大きい程、アクティブエリアにかかる応力が大きくなるが、上記した距離ａと距離ｂについて、
０．８＜（ａ／ｂ) ＜１．２
が成立する構成程度であれば、アクティブエリアの破壊を防止することができる。また、距離ａと距離ｂを、それぞれ数μｍ程度未満に設定したので、ディッシング（Dishing）を抑制することができる。
【００２９】
また、上記実施形態では、保護パターン３のうちのライン２ａに沿う方向のラインパターン３ｂと、枠状ラインパターン２ｅのうちのライン２ａに沿う方向のラインパターン２ｅ２との間の距離をｈとし、枠状ラインパターン２ｅのラインパターン２ｅ２とラインアンドスペースパターン２のライン２ａとの間の距離をｇ（＝ｄ３）としたとき、距離ｇと距離ｈをほぼ等しくし、且つ、それぞれ２０〜４０ｎｍ程度に設定した。このため、枠状ラインパターン２ｅのラインパターン２ｅ２に対応するアクティブエリアについても破壊を防止できると共に、ディッシング（Dishing）を抑制することができる。
【００３０】
また、図１２に示す本発明の第２の実施形態のように、保護パターン３の形状を変更しても良い。即ち、第２の実施形態では、ラインアンドスペースパターン２の枠状ライン２ｅの外周を囲むように、設定間隔をおいて間欠的（断続的）に且つ枠状をなすように配設された複数個の部分保護パターン１３で、保護パターン３を構成した。これら複数個の部分保護パターン１３によって半導体基板に溝を形成しても、アクティブエリアを十分に保護することが可能である。
【００３１】
尚、上述した以外の第２の実施形態の構成は、第１の実施形態の構成と同じ構成となっている。従って、第２の実施形態においても、第１の実施形態とほぼ同じ作用効果を得ることができる。
【００３２】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００３３】
上記実施形態では、レジスト膜６をスリミングして幅寸法Ｃ１の犠牲膜（芯材）５を形成したが、これに代えて、レジスト膜６はスリミングせず、幅寸法ｄ１のまま犠牲膜５をエッチングし、その後、犠牲膜５をドライエッチングまたはウエットエッチングで幅寸法Ｃ１にスリミングしてもよい。
【００３４】
また、本実施形態で説明した犠牲膜５の各幅寸法、側壁膜９ａの幅寸法は、加工変換差などを考慮して多少の誤差を有して形成されてもよい。
また、上記実施形態では、側壁膜９ａによりラインアンドスペースパターン２を形成するように構成したが、これに代えて、側壁膜９ａを除去し、芯材（犠牲膜５のライン８ａ）を残すように構成しても良い。具体的には、図８に示す状態で、側壁膜９ａのスペースに、犠牲膜５のライン８ａと同じ材料（または側壁膜９ａとエッチング選択比が十分取れる材料）の膜を埋め込み、その後、上記埋め込んだ材料膜をエッチバックした後、側壁膜９ａを除去すると、犠牲膜５のライン８ａと上記埋め込んだ材料膜のラインとでラインアンドスペースパターン２が形成される。
【００３５】
また、上記実施形態においては、本発明を、半導体基板上に素子分離溝を形成する構成に適用したが、これに限られるものではなく、半導体基板上のゲート電極をラインアンドスペースパターンで形成する構成や、半導体基板上に形成された層間絶縁膜の上にビット線などの配線層をラインアンドスペースパターンで形成する構成に適用しても良い。すなわち、被加工材としては半導体基板の他にゲート電極用導電膜や層間配線用導電膜などが考えられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態を示すラインアンドスペースパターンの模式的な上面図
【図２】リソグラフィ技術により形成したラインアンドスペースパターンの上面図
【図３】側壁転写技術を用いて形成したラインアンドスペースパターンの上面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】本発明の第２の実施形態を示す図１相当図
【符号の説明】
【００３７】
図面中、１はレジストパターン、２はラインアンドスペースパターン、３は保護パターン、４は半導体基板、５は犠牲膜、６はレジスト膜、９は側壁膜、１１はレジスト膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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