(57)【要約】【課題】減線を発生させないリペア処理を実現できるようにする。【解決手段】第１の金属層Ｍ１のうち、映像信号線ＤＴＬ１０として機能する部分（以下、金属層Ｍ１の信号線部分と称する）を、同一線上に配置される他の画素１０１の映像信号線ＤＴＬ１０と連続して接続されるように形成させる。また、第２の金属層Ｍ２のうち、映像信号線ＤＴＬ１０と書き込み用トランジスタ３１のドレイン３１ｄとして機能する部分（以下、金属層Ｍ２の信号線とドレイン部分と称する）が形成させる。そして、金属層Ｍ１の信号線部分と、金属層Ｍ２の信号線とドレイン部分とを接合部５１と接合部５２で接続させる。また、金属層Ｍ２の信号線とドレイン部分のうちの少なくとも一部を、上述した所定の２点を結ぶ直線上とは異なる位置に形成させる。本発明は、例えばＥＬパネルに適用可能である。【選択図】図１５
2009288624.tif 000002
【特許請求の範囲】
【請求項１】
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量と
を備え、
前記映像信号が伝搬される映像信号線として機能する第１の金属層が、同一線上に配置される他の画素回路の映像信号線と連続して接続されるように形成され、
前記映像信号線と前記サンプリング用トランジスタのドレインとして機能する第２の金属層が形成され、
前記第１の金属層と前記第２の金属層とが、所定の２点で接続されている
電子回路。
【請求項２】
前記第２の金属層の少なくとも一部は、前記所定の２点を結ぶ直線上とは異なる位置に形成されている
請求項１に記載の電子回路。
【請求項３】
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量と
を有する画素回路
を含むパネルであって、
前記画素回路においては、
前記映像信号が伝搬される映像信号線として機能する第１の金属層が、同一線上に配置される他の画素回路の映像信号と連続して接続されるように形成され、
前記映像信号線と前記サンプリング用トランジスタのドレインとして機能する第２の金属層が形成され、
前記第１の金属層と前記第２の金属層とが、所定の２点で接続されている
パネル。
【請求項４】
前記第２の金属層の少なくとも一部は、前記所定の２点を結ぶ直線上とは異なる位置に形成されている
請求項３に記載のパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路およびパネルに関し、特に、減線を発生させないリペア処理を実現できるようになった電子回路およびパネルに関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro Luminescent)デバイスを用いた平面自発光型のパネル（以下、ＥＬパネルと称する）の開発が近年盛んになっている（特許文献１乃至５参照）。
【０００３】
ＥＬパネルには、Ｎ×Ｍ個の画素（画素回路）が行列状に配置されている画素アレイ部が設けられている。
【０００４】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＥＬパネルでは、画素に異物が混入すると、１ライン（線）の全ての画素が常に点灯してしまう状態、即ち、いわゆる輝線が発生してしまう。この輝線を無くすためには、異物除去が最適である。ただし、画素自体は非常に小さいため、異物除去は困難である。そこで、いわゆるリペア処理が行われることになる。リペア処理とは、異物が混入している画素をいわゆる減点化する処理、即ち、その画素を駆動させない処理をいう。
【０００６】
しかしながら、従来のリペア処理では、異物が混入している画素だけを減点化させることは困難であり、輝線が発生しているライン全体の画素が減点化してしまうという問題があった。即ち、従来のＥＬパネルでは、リペア処理が行われると、１ラインの全ての画素が常に消灯してしまう状態、即ち、いわゆる減線が発生してしまう、という問題があった。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、減線を発生させないリペア処理を実現できるようにするものである。
【課題を解決するための手段】
【０００８】
本発明の一側面の電子回路は、ダイオード特性を有し、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量とを備え、前記映像信号が伝搬される映像信号線として機能する第１の金属層が、同一線上に配置される他の画素回路の映像信号線と連続して接続されるように形成され、前記映像信号線と前記サンプリング用トランジスタのドレインとして機能する第２の金属層が形成され、前記第１の金属層と前記第２の金属層とが、所定の２点で接続されている。
【０００９】
前記第２の金属層の少なくとも一部は、前記所定の２点を結ぶ直線上とは異なる位置に形成されている。
【００１０】
本発明の一側面の電子回路においては、即ち、ダイオード特性を有し、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量とを備える電子回路においては、前記映像信号が伝搬される映像信号線として機能する第１の金属層が、同一線上に配置される他の画素回路の映像信号線と連続して接続されるように形成され、前記映像信号線と前記サンプリング用トランジスタのドレインとして機能する第２の金属層が形成され、前記第１の金属層と前記第２の金属層とが、所定の２点で接続されている。
【００１１】
本発明の一側面のパネルは、ダイオード特性を有し、駆動電流に応じて発光する発光素子と、映像信号をサンプリングするサンプリング用トランジスタと、前記駆動電流を前記発光素子に供給する駆動用トランジスタと、前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する保持容量とを有する画素回路を含むパネルであって、前記画素回路においては、前記映像信号が伝搬される映像信号線として機能する第１の金属層が、同一線上に配置される他の画素回路の映像信号と連続して接続されるように形成され、前記映像信号線と前記サンプリング用トランジスタとして機能する第２の金属層が形成され、前記第１の金属層と前記第２の金属層とが、所定の２点で接続されているパネル。
【００１２】
前記第２の金属層の少なくとも一部は、前記所定の２点を結ぶ直線上とは異なる位置に形成されている。
【発明の効果】
【００１３】
以上のように、本発明によれば、減線を発生させないリペア処理を実現できる。
【発明を実施するための最良の形態】
【００１４】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、有機ＥＬデバイスを用いたパネル（以下、ＥＬパネルと称する）の基本となる構成と動作について図１乃至図１２を参照して説明する。
【００１５】
図１は、基本となるＥＬパネルの構成例を示すブロック図である。
【００１６】
図１のＥＬパネル１００は、Ｎ×Ｍ個の画素（画素回路）１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。ここで、Ｎ，Ｍは、相互に独立する整数値を示している。
【００１７】
また、ＥＬパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１８】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍ、映像信号線ＤＴＬ１０−１乃至１０−Ｎ、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、画素１０１、または電源線ＤＳＬ１０と称する。
【００１９】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様である。
【００２０】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様である。
【００２１】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。
【００２２】
図１のように構成されるＥＬパネル１００に、ソースドライバおよびゲートドライバとからなるドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などを付加したものが表示装置となる。ＥＬパネル１００を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
【００２３】
図２は、図１に示されたＥＬパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１の拡大図である。即ち、図２は、画素１０１の詳細な構成例を示したブロック図である。
【００２４】
なお、図２において画素１０１と接続されている走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、図１から明らかなように、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−（ｎ，ｍ）、映像信号線ＤＴＬ１０−（ｎ，ｍ）、および電源線ＤＳＬ１０−（ｎ，ｍ）となる。
【００２５】
図２の画素１０１は、書き込み用トランジスタ３１、駆動用トランジスタ３２、蓄積容量３３、および発光素子３４を有する。書き込み用トランジスタ３１のゲート３１ｇは走査線ＷＳＬ１０と点ＷＳにおいて接続される。書き込み用トランジスタ３１のドレイン３１ｄは映像信号線ＤＴＬ１０と接続される。書き込み用トランジスタ３１のソース３１ｓが駆動用トランジスタ３２のゲート３２ｇと接続される。
【００２６】
駆動用トランジスタ３２のソース３２ｓとドレイン３２ｄのうちの、一方が発光素子３４のアノードに接続され、他方が電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動用トランジスタ３２のゲート３２ｇと発光素子３４のアノードの間に接続される。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３５に接続される。
【００２７】
書き込み用トランジスタ３１および駆動用トランジスタ３２は、本実施の形態では、いずれもＮチャネル型トランジスタとして構成されており、アモルファスシリコンで作成できる。ここで、アモルファスシリコンは、低温ポリシリコンよりも安価に作成することができる。よって、画素回路全体の製造コストをより一段と下げることができるようになる。
【００２８】
発光素子３４は、供給される電流値Ｉｄｓに応じた階調の発光を行う。即ち、発光素子３４が、電流発光素子としての有機ＥＬ素子として機能する。
【００２９】
以上のように構成される画素１０１において、書き込み用トランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。即ち、蓄積された電荷に応じた所定電圧が、蓄積容量３３に保持されることになる。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じた駆動電流Ｉｄｓを発光素子３４に流す。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００３０】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能である。閾値補正機能の発揮により、ＥＬパネル１００の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００３１】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００３２】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能である。ブーストラップ機能の発揮により、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧Ｖｇｓを一定に維持することが出来る。
【００３３】
なお、閾値補正機能、移動度補正機能、およびブートストラップ機能については、後述する図７、図１１、および図１２などでも説明する。
【００３４】
図３は、画素１０１の動作を説明するタイミングチャートである。
【００３５】
図３は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３６】
図３において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００３７】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾電圧補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００３８】
閾値補正準備期間Ｔ2では、時刻ｔ1において、電源スキャナ１０５が、電源線ＤＳＬ１０の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換え、書き込み用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬ１０の低電位Ｖｓｓにリセットされる。
【００３９】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、電源スキャナ１０５により、電源線ＤＳＬ１０の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓとの間に接続された蓄積容量３３に書き込まれる。
【００４０】
時刻ｔ5から時刻ｔ7までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１０の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１０３が、映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００４１】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１０の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量３３に保持された電圧から差し引かれる。
【００４２】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で発光素子３４が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。
【００４３】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動用トランジスタ３２のゲートゲートソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【００４４】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、映像信号線ＤＴＬ１０の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図３において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【００４５】
以上のようにして、画素１０１の構成を有するＥＬパネル１００では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。
【００４６】
図４乃至図１２を参照して、画素１０１の動作についてさらに詳細に説明する。
【００４７】
図４は、発光期間Ｔ1の画素１０１の状態を示している。
【００４８】
発光期間Ｔ1では、書き込み用トランジスタ３１がオフ（走査線ＷＳＬ１０の電位が低電位）、かつ電源線ＤＳＬ１０の電位が高電位Ｖｃｃとなっており、駆動用トランジスタ３２が駆動電流Ｉｄｓを発光素子３４に供給している。このとき駆動用トランジスタ３２は飽和領域で動作するように設定されているため、発光素子３４に流れる駆動電流Ｉｄｓは、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓに応じて次式（１）で表される値をとる。
【００４９】
【数１】
2009288624.tif 000003
・・・（１）
【００５０】
式（１）において、μは移動度を示し、Ｗはゲート幅を示し、Ｌはゲート長を示し、Ｃｏｘは単位面積あたりのゲート酸化膜容量を示す。また、Ｖｇｓは、駆動用トランジスタ３２のゲート３２ｇとソース３２ｓ間の電圧（ゲートソース間電圧）であり、Ｖｔｈは、駆動用トランジスタ３２の閾値電圧である。なお、飽和領域とは、（Ｖｇｓ−Ｖｔｈ＜Ｖｄｓ）の条件を満たした状態をいう（Ｖｄｓは、駆動用トランジスタ３２のソース３２ｓとドレイン３２ｄ間の電圧）。
【００５１】
そして、閾値補正準備期間Ｔ2の最初の時刻ｔ1において、図５に示すように、電源スキャナ１０５は、電源線ＤＳＬ１０の電位を高電位Ｖｃｃ（第１電位）から低電位Ｖｓｓ（第２電位）に切換える。このとき電源線ＤＳＬ１０の電位Ｖｓｓが発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和よりも小さければ（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ）発光素子３４は消光し、駆動用トランジスタ３２の電源線ＤＳＬ１０と接続された側がソース３２ｓとなる。また、発光素子３４のアノードは電位Ｖｓｓに充電される。
【００５２】
次に、図６に示すように、時刻ｔ2において、水平セレクタ１０３が映像信号線ＤＴＬ１０の電位を基準電位Ｖｏｆｓにした後、時刻ｔ3において、ライトスキャナ１０４が、走査線ＷＳＬ１０の電位を高電位に切換えることより、書き込み用トランジスタ３１をオンにする。これにより、駆動用トランジスタ３２のゲート電位ＶｇはＶｏｆｓとなり、ゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとる。ここで、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓである（Ｖｏｆｓ−Ｖｓｓ）は、次の閾値補正期間Ｔ3で閾値補正動作を行うため、閾値電圧Ｖｔｈよりも大である（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）必要がある。逆に言うと、（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）の条件を満たすように、電位ＶｏｆｓおよびＶｓｓが設定される。
【００５３】
そして、閾値補正期間Ｔ3の最初の時刻ｔ4において、図７に示すように、電源スキャナ１０５が電源線ＤＳＬ１０の電位を低電位Ｖｓｓから高電位Ｖｃｃに切換えると、駆動用トランジスタ３２の発光素子３４のアノードと接続されている側がソース３２ｓとなり、図７において１点鎖線で示されるように電流が流れる。
【００５４】
ここで、発光素子３４は、等価的にダイオード３４Ａと寄生容量をＣｅｌとする蓄積容量３４Ｂで表すことができ、発光素子３４のリーク電流が駆動用トランジスタ３２に流れる電流よりもかなり小さい（Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌを満たす）という条件の下では、駆動用トランジスタ３２に流れる電流は蓄積容量３３と３４Ｂを充電するために使用される。発光素子３４のアノード電位Ｖｅｌ（駆動用トランジスタ３２のソース電位Ｖｓ）は、図８に示されるように、駆動用トランジスタ３２を流れる電流に応じて上昇する。所定時間経過後、駆動用トランジスタ３２のゲートソース間電圧ＶｇｓがＶｔｈという値をとる。また、このときの発光素子３４のアノード電位Ｖｅｌは（Ｖｏｆｓ−Ｖｔｈ）である。ここで、発光素子３４のアノード電位Ｖｅｌは、発光素子３４の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔの和以下となっている（Ｖｅｌ＝（Ｖｏｆｓ−Ｖｔｈ）≦（Ｖｃａｔ＋Ｖｔｈｅｌ））。
【００５５】
その後、時刻ｔ5において、図９に示されるように、走査線ＷＳＬ１０の電位が高電位から低電位に切替えられ、書き込み用トランジスタ３１がオフして閾値補正動作（閾値補正期間Ｔ3）が完了する。
【００５６】
続く書き込み＋移動度補正準備期間Ｔ4の時刻ｔ6において、水平セレクタ１０３によって、映像信号線ＤＴＬ１０の電位が、基準電位Ｖｏｆｓから、階調に応じた信号電位Ｖｓｉｇに切換えられた（図９）後、書き込み＋移動度補正期間Ｔ5に入り、図１０に示されるように、時刻ｔ7において、走査線ＷＳＬ１０の電位が高電位に設定されることで書き込み用トランジスタ３１がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動用トランジスタ３２のゲート電位Ｖｇは、書き込み用トランジスタ３１がオンしているため信号電位Ｖｓｉｇとなるが、書き込み用トランジスタ３１には電源線ＤＳＬ１０からの電流が流れるため、駆動用トランジスタ３２のソース電位Ｖｓは、時間とともに上昇していく。
【００５７】
駆動用トランジスタ３２の閾値補正動作は既に完了している。よって、式（１）の右辺の（Ｖｇｓ−Ｖｔｈ）2の項は、（Ｖｇｓ−Ｖｔｈ）2＝｛（Ｖｓｉｇ−（Ｖｏｆｓ−Ｖｔｈ））−Ｖｔｈ｝2＝（Ｖｓｉｇ−Ｖｏｆｓ）2となり、閾値電圧Ｖｔｈの項の影響はなくなるので、駆動用トランジスタ３２が流す電流Ｉｄｓは、移動度μを反映したものとなる。具体的には、図１１に示されるように、移動度μが大きい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは大きくなり、ソース電位Ｖｓの上昇も早い。一方、移動度μが小さい場合には、駆動用トランジスタ３２が流す電流Ｉｄｓは小さくなり、ソース電位Ｖｓの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は大きくなり、移動度μが小さい場合には、駆動用トランジスタ３２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は小さくなる。これによって、各画素１０１の駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素１０１のゲートソース間電圧Ｖｇｓは、移動度μのバラつきを完全に補正した電圧となる。
【００５８】
時刻ｔ8において、走査線ＷＳＬ１０の電位が低電位に設定されることで書き込み用トランジスタ３１がオフして、書き込み＋移動度補正期間Ｔ5が終了し、発光期間Ｔ6となる（図１２）。
【００５９】
発光期間Ｔ6では、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定であるので、駆動用トランジスタ３２は一定電流Ｉｄｓ’を発光素子３４に供給し、発光素子３４のアノード電位Ｖｅｌは、発光素子３４に一定電流Ｉｄｓ’という電流が流れる電圧Ｖｘまで上昇し、発光素子３４は発光する。駆動用トランジスタ３２のソース電位Ｖｓが上昇すると、蓄積容量３３のブートストラップ機能により、駆動用トランジスタ３２のゲート電位Ｖｇも連動して上昇する。
【００６０】
発光素子３４のＩ−Ｖ特性により、発光時間が長くなると、図１２に示されるＢ点の電位は時間とともに変化する（経時劣化する）。しかしながら、駆動用トランジスタ３２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、発光素子３４に流れる電流は変化しない。したがって、Ｉ−Ｖ特性により発光素子３４が経時劣化しても、一定電流Ｉｄｓ’が流れ続けるので、発光素子３４の輝度が変化することはない。
【００６１】
以上のように、画素１０１を備える図２のＥＬパネル１００においては、閾値補正機能および移動度補正機能によって画素１０１ごとの閾値電圧Ｖｔｈ及び移動度μの相違を補正することができる。また、発光素子３４の経時変動（劣化）も補正することができる。
【００６２】
これにより、図２のＥＬパネル１００を用いた表示装置では、高品位な画質を得ることが可能である。
【００６３】
なお、上述したように、書き込み用トランジスタ３１は、映像信号線ＤＴＬに流れる映像信号をサンプリングする機能を有している。よって、書き込み用トランジスタ３１は、サンプリング用トランジスタと呼称してもよい。
【００６４】
ここで、図１３と図１４を用いて、［発明が解決しようとする課題］の欄で上述した問題点の発生要因について説明する。
【００６５】
図１３のＢは、図２の画素１０１の等価回路を再度示したものである。図１３のＡは、その画素１０１の基板の従来のレイアウト例を示している。
【００６６】
図１３のＡの従来の基板には、その製造工程のひとつである露光処理により、下から順に、第１の金属層Ｍ１と、第２の金属層Ｍ２とが少なくとも積層される。なお、第１の金属層Ｍ１は、図１３のＡでは、濃い灰色の領域として表されている。第２の金属層Ｍ２は、図１３のＡでは、薄い灰色の領域として表されている。
【００６７】
図１３のＡの従来の基板において、同図中左上方には、書き込み用トランジスタ３１が配置され、その右方には、蓄積容量３３が配置され、さらにその右方には、駆動用トランジスタ３２が配置されている。
【００６８】
図１３のＡに示されるように、書き込み用トランジスタ３１のゲート３１ｇは、第１の金属層Ｍ１の一部として形成されている。書き込み用トランジスタ３１のドレイン３１ｄとソース３１ｓとはそれぞれ、第２の金属層Ｍ２の一部（ただし分割された独立の金属層）として形成されている。なお、以下、ドレイン３１ｄを形成している第２の金属層Ｍ２を、ドレイン３１ｄ側の第２の金属層Ｍ２と称する。また、以下、ソース３１ｓを形成している第２の金属層Ｍ２を、ソース３１ｓ側の第２の金属層Ｍ２と称する。
【００６９】
ドレイン３１ｄ側の第２の金属層Ｍ２は、長方形の形状で形成されている。ソース３１ｓ側の第２の金属層Ｍ２は、Ｌ字状の形状で形成されている。ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、ゲート３１ｇを形成している第１の金属層Ｍ１の上方に、長方形の長辺とＬ字の長線部分とがほぼ平行となるように配置されている。
【００７０】
図１３のＡの基板、即ち、従来の基板では、ドレイン３１ｄ側の第２の金属層Ｍ２と、ソース３１ｓ側の第２の金属層Ｍ２とは、長方形の長辺とＬ字の長線部分とがほぼ同一の長さとなるように形成されている。
【００７１】
図１４のＡの上側の図は、図１３Ａと同一図、即ち従来の基板のレイアウト例の上面図を示している。図１４のＡの下側の図は、図１４のＡの従来の基板のうちの点線枠部分についての、図１４のＡ中左方から見た側面図を示している。
【００７２】
図１４のＡに示されるように、画素１０１における映像信号線ＤＴＬ１０は、第１の金属層Ｍ１と第２の金属層Ｍ２とが接合部５１により接続され、第２の金属層Ｍ２と第１の金属層Ｍ１とが接合部５２により接続されることで形成されている。
【００７３】
即ち、図１４のＡの側面図に示されるように、従来の基板のレイアウトでは、映像信号線ＤＴＬ１０において、第１の金属層Ｍ１は１つで繋がっておらず、接合部５１までの部分と、接合部５２からの部分とに分断されている。
【００７４】
ところで、このような従来の基板において、書き込み用トランジスタ３１のゲート３１ｇを形成している第１の金属Ｍ１と、書き込み用トランジスタ３１のドレイン３１ｄを形成している第２の金属Ｍ２とが、異物の混入等によりショートすることがあった。このような場合、書き込み用トランジスタ３１のドレイン３１ｄは、映像信号線ＤＴＬ１０と接続されていることから、同一の映像信号線ＤＴＬ１０に接続されている画素１０１の全てが点灯してしまうという現象、即ち輝線が発生してしまう。
【００７５】
そこで、［背景技術］の欄で上述したように、この輝線を無くすために、いわゆるリペア処理が行われることになる。
【００７６】
従来、第２の金属層Ｍ２のうち、書き込み用トランジスタ３１のドレイン３１ｄと、映像信号線ＤＴＬ１０との接続を切断することで、例えば図１４のＢに示される部分５３を切断することで、当該画素１０１のみを滅点化させるように、リペア処理が行われることになる。
【００７７】
しかし、従来の基板のレイアウトでは、書き込み用トランジスタ３１のドレイン３１ｄと、映像信号線ＤＴＬ１０の接続を切断することは、そのレイアウト上困難であった。さらに、部分５３等のように、接合部５１と接合部５２との間の第２の金属層Ｍ２の部分が切断された場合、映像信号線ＤＴＬ１０が分断されてしまうことになる。その結果、その映像信号線ＤＴＬ１０に接続されていた画素１０１の全てが消灯しまうという現象、即ち滅線が発生してしまうといった問題が発生してしまう。即ち[発明が解決しようとする課題]の欄で説明した問題が発生してしまう。
【００７８】
換言すると、[発明が解決しようとする課題]の欄で説明した問題の発生要因は、リペア処理を行う際に、該当画素１０１のみを減点化させにくく、さらには、滅線を発生させやすい、といった従来の基板のレイアウトにあった。
【００７９】
そこで、このような問題を解決するために、本発明人は、映像信号線ＤＴＬ１０を冗長化するという手法（以下、信号線冗長化手法と称する）を発明した。より具体的には、第１の金属層Ｍ１のうち、映像信号線ＤＴＬ１０として機能する部分（以下、金属層Ｍ１の信号線部分と称する）を、同一線上に配置される他の画素１０１の映像信号線ＤＴＬ１０と連続して接続されるように形成させる。また、第２の金属層Ｍ２のうち、映像信号線ＤＴＬ１０と書き込み用トランジスタ３１のドレイン３１ｄとして機能する部分（以下、金属層Ｍ２の信号線とドレイン部分と称する）が形成させる。そして、金属層Ｍ１の信号線部分と、金属層Ｍ２の信号線とドレイン部分とを所定の２点（例えば接合部５１と接合部５２）で接続させる。このような手法が、信号線冗長化手法である。
【００８０】
信号線冗長化手法の適用により、リペア処理において、書き込み用トランジスタ３１のドレイン３１ｄと、映像信号線ＤＴＬ１０の接続を切断する場合に、所定の２点（例えば接合部５１と接合部５２）との間の第２の金属層Ｍ２の部分が切断された場合であっても、金属層Ｍ１の信号線部分が残存しているので、映像信号線ＤＴＬ１０が分断されてしまうということは無くなる。これにより、リペア処理によっても、滅線になることはなく当該画素１０１のみが減点となること、即ち、[発明が解決しようとする課題]の欄で説明した問題を解決することができるようになる。
【００８１】
さらに、本発明人は、金属層Ｍ２の信号線とドレイン部分のうちの少なくとも一部を、上述した所定の２点を結ぶ直線上とは異なる位置に形成させるという手法（以下、金属層Ｍ２迂回手法と称する）を発明した。この金属層Ｍ２迂回手法を適用することで、ドレイン３１ｄ側の第２の金属層Ｍ２のうちの少なくとも一部分（金属層Ｍ２の信号線とドレイン部分のうちの一部分）の下方には、金属層Ｍ１の信号線部分が存在しないことになる。よって、リペア処理において、かかる一部分を切断することで、書き込み用トランジスタ３１のドレイン３１ｄと映像信号線ＤＴＬ１０との接続を容易に切断することができるようになる。
【００８２】
図１５のＡは、これらの信号線冗長化手法と金属層Ｍ２迂回手法とが適用された画素１０１の基板のレイアウト、即ち、本発明が適用される画素１０１の基板（以下、本発明の基板と称する）のレイアウトの一例を示している。具体的には、図１５のＡの上側の図は、本発明の基板のレイアウト例の上面図を示している。図１５のＡの下側の図は、図１５のＡの本発明のうちの点線枠部分についての、図１５のＡ中左方から見た側面図を示している。
【００８３】
図１４のＡの従来の基板の上面図と、図１５のＡの本発明の基板の上面図とを比較するに、基板上の構成要素、およびそれらの構成要素の配置位置自体は基本的に同様である。しかしながら、図１５のＡに示されるように、図１５のＡの本発明の基板においては、金属層Ｍ２の信号線とドレイン部分の形状が、図１４のＡの従来の基板と異なることがわかる。即ち、金属層Ｍ２の信号線とドレイン部分のうち、図１４のＡ中接合部５１の直下部分の形状が、橋桁形状になっていることがわかる。この橋桁形状の部分が、接合部５１と接合部５２（上述した所定の２点に相当）を結ぶ直線とは異なる位置に配置された部分となる。即ち、この橋桁形状の部分が、金属層Ｍ２迂回手法が具現化された部分である。
【００８４】
また、図１４のＡの従来の基板の側面図と、図１５のＡの本発明の基板の側面図とを比較するに、図１５のＡの本発明の基板においては、金属層Ｍ１の信号線部分が冗長化されていることがわかる。即ち、接合部５１と接合部５２との金属層Ｍ１の信号線部分は分断されていないことがわかる。図１５のＡの側面図で示される部分が、信号線冗長化手法が具現化された部分である。
【００８５】
このように、図１５のＡの本発明の基板では、信号線冗長化手法が適用されているので、リペア処理において、書き込み用トランジスタ３１のドレイン３１ｄと、映像信号線ＤＴＬ１０の接続を切断する場合に、接合部５１と接合部５２との間の第２の金属層Ｍ２の部分が切断された場合であっても、金属層Ｍ１の信号線部分が残存しているので、映像信号線ＤＴＬ１０が分断されてしまうということは無くなる。これにより、リペア処理によっても、滅線になることはなく当該画素１０１のみが減点となること、即ち、[発明が解決しようとする課題]の欄で説明した問題を解決することができるようになる。
【００８６】
さらに、図１５のＡの本発明の基板では、金属層Ｍ２迂回手法が適用されているので、リペア処理における接合部分として、ドレイン３１ｄ側の第２の金属層Ｍ２（金属層Ｍ２の信号線とドレイン部分）のうちの橋桁形状の部分、例えば図１５の部分５４を採用することができる。かかる部分は、下方に第１の金属層Ｍ１が存在しないので、書き込み用トランジスタ３１のドレイン３１ｄと映像信号線ＤＴＬ１０との接続を容易に切断することができるようになる。
【００８７】
なお、金属層Ｍ２迂回手法が具現化された部分の形状は、特に図１５の橋桁の形状に限定されず、例えば図１６中接合部５１の直下部分の形状、即ち、長方形状の領域が、２つの小さな長方形状の領域によってくり抜かれた結果得られる形状を採用することができる。
【００８８】
即ち、図１６は、信号線冗長化手法と金属層Ｍ２迂回手法とが適用された画素１０１の基板のレイアウト、即ち、本発明の基板レイアウトの一例であって、図１５の例とは異なる例を示している。
【００８９】
図１６の本発明の基板では、リペア処理における切断場所として、例えば、部分５５と部分５６の組と、部分５６と部分５７の組とを採用できる。よって、ショートの原因となっている異物等の存在位置によっては、部分５５と部分５６の組と、部分５６と部分５７の組とのうちの何れか一方のみを切断すればよい場合がでてくる。かかる場合には、リペア処理によっても、滅線にならないことは勿論のこと、当該画素１０１も減点とならない、といった効果を奏することが可能になる。
【００９０】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９１】
【図１】基本となるＥＬパネルの構成例を示すブロック図である。
【図２】画素の構成例を示すブロック図である。
【図３】画素の動作を説明するタイミングチャートである。
【図４】図２の画素の動作について詳細に説明する図である。
【図５】図２の画素の動作について詳細に説明する図である。
【図６】図２の画素の動作について詳細に説明する図である。
【図７】図２の画素の動作について詳細に説明する図である。
【図８】駆動用トランジスタのソース電圧を示す図である。
【図９】図２の画素の動作について詳細に説明する図である。
【図１０】図２の画素の動作について詳細に説明する図である。
【図１１】駆動用トランジスタのソース電圧を示す図である。
【図１２】図２の画素の動作について詳細に説明する図である。
【図１３】従来の画素の等価回路と、レイアウト例を示す図である。
【図１４】従来の画素のリペア処理における問題点を説明する図である。
【図１５】本発明が適用される画素のレイアウト例と、そのリペア処理について説明する図である。
【図１６】本発明が適用される画素のレイアウト例であって、図１５の例とは異なる例を示す図である。
【符号の説明】
【００９２】
３１  書き込み用トランジスタ，  ３２  駆動用トランジスタ，  ３３  蓄積容量，  ３４  発光素子，  １０１  画素（画素回路），  ＤＴＬ１０  信号線，  Ｍ１  第１の金属層，  Ｍ２  第２の金属層
【図１】
2009288624.tif 000004
【図２】
2009288624.tif 000005
【図３】
2009288624.tif 000006
【図４】
2009288624.tif 000007
【図５】
2009288624.tif 000008
【図６】
2009288624.tif 000009
【図７】
2009288624.tif 000010
【図８】
2009288624.tif 000011
【図９】
2009288624.tif 000012
【図１０】
2009288624.tif 000013
【図１１】
2009288624.tif 000014
【図１２】
2009288624.tif 000015
【図１３】
2009288624.tif 000016
【図１４】
2009288624.tif 000017
【図１５】
2009288624.tif 000018
【図１６】
2009288624.tif 000019