(57)【要約】【課題】オフ角を有するＳｉＣ基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法としてのＭＯＳＦＥＴの製造方法は、炭化珪素からなり、オフ角を有するｎ＋ＳｉＣ基板を準備する工程（Ｓ１０）と、ｎ＋ＳｉＣ基板のオフ方位を調査する工程（Ｓ５０）と、ｎ＋ＳｉＣ基板上に開口パターンを有するマスクを形成する工程（Ｓ６０）とを備え、マスクを形成する工程（Ｓ６０）では、調査されたオフ方位に基づく上記開口パターンが形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化珪素からなり、オフ角を有するＳｉＣ基板を準備する工程と、
前記ＳｉＣ基板のオフ方位を調査する工程と、
前記ＳｉＣ基板上に開口パターンを有するマスクを形成する工程とを備え、
前記マスクを形成する工程では、調査された前記オフ方位に基づく前記開口パターンが形成される、半導体装置の製造方法。
【請求項２】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記ＳｉＣ層に含まれる欠陥の方位に基づいて前記オフ方位が調査される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記ＳｉＣ層に形成されたファセットの方位に基づいて前記オフ方位が調査される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記オフ方位を調査する工程では、前記ＳｉＣ基板に形成されたファセットの方位に基づいて前記オフ方位が調査される、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、珪素を供給しつつ前記ＳｉＣ基板を加熱することにより前記ＳｉＣ基板に前記ファセットを形成する工程をさらに備えた、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記オフ方位を調査する工程では、前記ＳｉＣ基板に形成されたステップの方位に基づいて前記オフ方位が調査される、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記ＳｉＣ基板の表面を化学的に研磨することにより、前記ＳｉＣ基板に前記ステップを形成する工程をさらに備えた、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記オフ方位を調査する工程では、前記ＳｉＣ基板上に形成されたステップバンチングの方位に基づいて前記オフ方位が調査される、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記ＳｉＣ層に形成されたステップバンチングの方位に基づいて前記オフ方位が調査される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＳｉＣ基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、不活性ガス雰囲気中において前記ＳｉＣ基板を加熱することにより、前記ＳｉＣ基板上に前記ステップバンチングを形成する工程をさらに備えた、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記ＳｉＣ層を形成する工程では、前記ＳｉＣ基板に対して供給される珪素原子数に対する炭素原子数の比であるＣ／Ｓｉが１．５以上となる条件下で、前記ＳｉＣ基板上に前記ＳｉＣ層が形成されることにより、前記ＳｉＣ層に前記ステップバンチングが形成される、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、炭化珪素からなり、オフ角を有するＳｉＣ基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
しかし、半導体装置が使用される製品の高性能化に伴い、半導体装置に対してもさらなる高性能化、たとえば電界効果トランジスタにおけるチャネル移動度の向上、耐圧の向上、順方向電圧の低減などが求められている。これに対し、炭化珪素よりなる半導体膜を備えた半導体装置において、当該半導体膜の表面にファセットを形成した上で、当該ファセットをチャネルとする半導体装置が提案されている。これにより、チャネル移動度が向上し、半導体装置の性能が向上する（たとえば特許文献１参照）。また、トレンチＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）において、所定の位置にメサエッチング溝が掘り込まれたものも提案されている。これにより、耐圧の向上および順方向電圧の低減が達成できるとされている（たとえば特許文献２参照）。
【特許文献１】特開２００６−３４４９４２号公報
【特許文献２】特開平４−２３９７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、上記炭化珪素を材料として採用した半導体装置の製造方法においては、少なくとも一方の主面が炭化珪素からなるＳｉＣ基板が準備され、当該ＳｉＣ基板上に炭化珪素からなるＳｉＣ層がエピタキシャル成長により形成されるプロセスが含まれる場合が多い。また、このエピタキシャル成長により高品質なＳｉＣ層を形成する目的で、ＳｉＣ基板の主面は、所定の結晶面に対してわずかに傾斜するように（オフ角を有するように）形成されることがある。
【０００５】
そして、このようなオフ角を有するＳｉＣ基板を用いて上記特許文献１に開示された半導体装置を製造する場合、ファセットの形成前に、ＳｉＣ層の表面に、オフ方位に対して垂直な方向に溝を形成しておくことにより、ファセットを精度よく形成することができる。また、オフ角を有するＳｉＣ基板を用いて上記特許文献２に開示されたトレンチＭＯＳＦＥＴを製造する場合、トレンチの側壁の面方位を所定の面方位に一致させておくことにより、チャネル移動度を向上させることができる。このＳｉＣ基板のオフ方位は、一般にＳｉＣ基板に形成されたオリフラ（ｏｒｉｅｎｔａｔｉｏｎ  ｆｌａｔ）を基準として知ることが可能である。そのため、これに基づいて上記オフ方位に対して垂直な溝を形成したり、上記トレンチの側壁の面方位を所定の面方位に一致させたりすることができる。
【０００６】
しかしながら、一般にＳｉＣ基板に形成されるオリフラの精度は、所定の方位±５°程度である。そのため、当該オリフラに基づいてＳｉＣ基板のオフ方位を認定し、これに基づいて半導体装置を製造した場合、必ずしも十分な精度で上記オフ方位に対して垂直な溝を形成したり、上記トレンチの側壁の面方位を所定の面方位に一致させたりすることができるとはいえない。その結果、半導体装置の性能がばらついたり、低下したりするおそれがある。
【０００７】
そこで、本発明の目的は、オフ角を有するＳｉＣ基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置の製造方法は、炭化珪素からなり、オフ角を有するＳｉＣ基板を準備する工程と、ＳｉＣ基板のオフ方位を調査する工程と、ＳｉＣ基板上に開口パターンを有するマスクを形成する工程とを備えている。そして、マスクを形成する工程では、調査された上記オフ方位に基づく開口パターンが形成される。
【０００９】
本発明の半導体装置の製造方法では、オフ角を有するＳｉＣ基板上にマスクを形成し、当該マスクを用いたエッチングやイオン注入などの工程を行なう前に、予めＳｉＣ基板のオフ方位を調査する工程を備えている。そして、調査された当該オフ方位に基づいてマスクの開口パターンが形成される。このオフ方位を調査する工程では、ＳｉＣ基板の作製時に形成されたオリフラによりオフ方位が認識されるのではなく、ＳｉＣ基板のオフ方位が実際に調査される。そのため、オフ角を有するＳｉＣ基板を用いて半導体装置を製造するに際し、当該オフ方位を正確に把握することが可能になる。その結果、マスクの開口パターンをより正確なオフ方位に基づいて形成することが可能となり、製造される半導体装置の特性を向上させることができる。
【００１０】
ここで、オフ方位を調査する工程で調査されたＳｉＣ基板のオフ方位は、たとえばオリフラにより示されるオフ方位とのずれ（誤差）として、記録しておくことができる。つまり、ＳｉＣ基板のオフ方位を調査する工程は、たとえばオリフラにより示されるＳｉＣ基板のオフ方位と、実際のオフ方位とのずれを調査する工程とすることができる。そして、記録された当該ずれに基づいて、マスクの開口パターンを形成することができる。
【００１１】
また、オフ角とは、基板の主面と所定の結晶面とのなす角をいい、たとえば｛０００１｝面ＳｉＣ基板の場合、ＳｉＣ基板の主面と｛０００１｝面とのなす角をいう。別の観点から説明すると、たとえば｛０００１｝面ＳｉＣ基板の場合、主面に垂直な直線（法線）が＜０００１＞方向に対してなす角をいう。なお、六方晶ＳｉＣ基板の場合、上記オフ角は、たとえば８°または４°程度とされる。
【００１２】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備えてもよい。この場合、オフ方位を調査する工程では、ＳｉＣ層に含まれる欠陥の方位に基づいて上記オフ方位を調査することができる。
【００１３】
ＳｉＣ基板を用いた半導体装置の製造方法においては、当該ＳｉＣ基板上にＳｉＣ層が、たとえばエピタキシャル成長により形成される場合が多い。そして、形成されたＳｉＣ層内に含まれる欠陥の方位に基づいて、ＳｉＣ基板のオフ方位を正確に知ることができる。ここで、ＳｉＣ層内に含まれる欠陥としては、たとえばキャロットを採用し、当該キャロットの方位に基づいてＳｉＣ基板のオフ方位を調査することができる。具体的には、たとえばＳｉＣ層内に形成されたキャロットを顕微鏡により観察し、当該キャロットの溝の延びる方向を調査する。ここで、キャロットの溝が延びる方向とＳｉＣ基板のオフ方位とは一致するため、これに基づいてＳｉＣ基板のオフ方位を決定することができる。
【００１４】
なお、ＳｉＣ基板のオフ方位を決定するために用いることが可能なＳｉＣ層内の欠陥は、上記キャロットに限られず、たとえば積層欠陥、三角欠陥などを用いることができる。ここで、積層欠陥は、オフ方位に対して垂直の関係を有し、三角欠陥のある一辺はオフ方位に対して垂直の関係を有するため、これらを調査することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００１５】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備えてもよい。この場合、オフ方位を調査する工程では、ＳｉＣ層に形成されたファセットの方位に基づいてオフ方位を調査することができる。
【００１６】
上述の場合と同様に、ＳｉＣ基板上にＳｉＣ層が形成される場合、ＳｉＣ層に形成されたファセットの方位に基づいてＳｉＣ基板のオフ方位を正確に知ることもできる。より具体的には、ＳｉＣ基板上にＳｉＣ層が形成された場合、たとえばＳｉＣ基板の端部にファセットが形成され得る。そして、ファセット端（隣接するファセットの境界部）の延びる方向はＳｉＣ基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００１７】
上記半導体装置の製造方法においては、オフ方位を調査する工程では、ＳｉＣ基板に形成されたファセットの方位に基づいてオフ方位が調査されてもよい。ＳｉＣ基板にファセットが形成されている場合、ファセット端の延びる方向はＳｉＣ基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００１８】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、珪素を供給しつつＳｉＣ基板を加熱することによりＳｉＣ基板にファセットを形成する工程をさらに備えていてもよい。
【００１９】
これにより、ＳｉＣ基板に明確なファセットを形成することができるため、ファセットの方位に基づいてＳｉＣ基板のオフ方位を調査することが容易となる。
【００２０】
上記半導体装置の製造方法においては、オフ方位を調査する工程では、ＳｉＣ基板に形成されたステップの方位に基づいてオフ方位が調査されてもよい。ＳｉＣ基板にステップが形成されている場合、ステップ端（隣接するステップの境界部）の延びる方向はＳｉＣ基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００２１】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、ＳｉＣ基板の表面を化学的に研磨することにより、ＳｉＣ基板にステップを形成する工程をさらに備えていてもよい。
【００２２】
これにより、ＳｉＣ基板に明確なステップを形成することができるため、ステップの方位に基づいてＳｉＣ基板のオフ方位を調査することが容易となる。
【００２３】
上記半導体装置の製造方法においては、オフ方位を調査する工程では、ＳｉＣ基板上に形成されたステップバンチングの方位に基づいてオフ方位が調査されてもよい。ＳｉＣ基板上にステップバンチングが形成されている場合、当該ステップバンチングに伴う筋の延びる方向はＳｉＣ基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００２４】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、ＳｉＣ基板上に炭化珪素からなるＳｉＣ層を形成する工程をさらに備えていてもよい。この場合、オフ方位を調査する工程では、ＳｉＣ層に形成されたステップバンチングの方位に基づいてオフ方位を調査することができる。
【００２５】
ＳｉＣ基板上に、たとえばエピタキシャル成長によりＳｉＣ層が形成される場合、当該ＳｉＣ層に形成されたステップバンチングに伴う筋の延びる方向はＳｉＣ基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、ＳｉＣ基板のオフ方位を決定することができる。
【００２６】
上記半導体装置の製造方法においては、ＳｉＣ基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、不活性ガス雰囲気中においてＳｉＣ基板を加熱することにより、ＳｉＣ基板上にステップバンチングを形成する工程をさらに備えていてもよい。
【００２７】
これにより、ＳｉＣ基板またはＳｉＣ層に明確なステップバンチングを形成することができるため、ステップバンチングの方位に基づいてＳｉＣ基板のオフ方位を調査することが容易となる。
【００２８】
上記半導体装置の製造方法においては、ＳｉＣ層を形成する工程では、ＳｉＣ基板に対して供給される珪素原子数に対する炭素原子数の比であるＣ／Ｓｉが１．５以上となる条件下で、ＳｉＣ基板上にＳｉＣ層が形成されることにより、ＳｉＣ層にステップバンチングが形成される。
【００２９】
これにより、ＳｉＣ層に明確なステップバンチングを形成することができるため、ステップバンチングの方位に基づいてＳｉＣ基板のオフ方位を調査することが容易となる。
【００３０】
なお、ファセット、ステップおよびステップバンチングは、以下のように定義される。ファセットとは、特定の結晶面をいう。また、ステップとは、オフ形成に伴う階段状の領域をいう。さらに、ステップバンチングとは、上記ステップの集合、つまり粗密化をいう。
【発明の効果】
【００３１】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、オフ角を有するＳｉＣ基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００３３】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としてのトレンチＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。まず、図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。
【００３４】
図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、導電型がｐ型（第２導電型）の半導体層としてのｐ型ＳｉＣ層１２と、ｐ型ＳｉＣ層１２内に形成された導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１３と、ｐ型ＳｉＣ層１２内に形成された導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４とを備えている。また、ｐ型ＳｉＣ層１２のｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂからｐ型ＳｉＣ層１２を貫通し、ｎ＋ＳｉＣ基板１１に到達するように溝部としてのトレンチ１８が形成されている。
【００３５】
ｎ＋ＳｉＣ基板１１は、六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｐ型ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面上に形成され、ｐ型不純物を含むことにより導電型がｐ型となっている。ｐ型ＳｉＣ層１２に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。
【００３６】
ｎ＋ソース領域１４は、トレンチ１８の側壁１８Ａおよびｐ型ＳｉＣ層１２の第２の主面１２Ｂを含み、トレンチ１８を挟むように一対形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｐ型ＳｉＣ層１２に含まれるｐ型不純物よりも高い濃度で含んでいる。ｐ＋領域１３は、ｎ＋ソース領域１４から見てトレンチ１８とは反対側に、ｐ型ＳｉＣ層１２の第２の主面１２Ｂを含むように形成されている。ｐ＋領域１３は、ｐ型不純物、たとえばＡｌ、Ｂ（硼素）などをｐ型ＳｉＣ層１２に含まれるｐ型不純物よりも高い濃度で含んでいる。
【００３７】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、ソースコンタクト電極１６と、ソース電極１９と、ドレイン電極２０とを備えている。
【００３８】
ゲート酸化膜１５は、トレンチ１８の側壁１８Ａおよび底壁１８Ｂを覆うとともに、ｎ＋ソース領域１４が形成されたｐ型ＳｉＣ層１２の第２の主面１２Ｂ上にまで延在している。ゲート酸化膜１５は、たとえば二酸化珪素（ＳｉＯ２）からなっている。ゲート電極１７は、トレンチ１８内に形成されたゲート酸化膜１５上を、当該ゲート酸化膜１５に接触しつつ覆うとともに、第２の主面１２Ｂを覆うゲート酸化膜１５上にまで延在している。ゲート電極１７は、Ａｌ、ポリシリコンなどの導電体からなっている。
【００３９】
ソースコンタクト電極１６は、ｎ＋ソース領域１４上から、トレンチ１８から離れる向きにｐ＋領域１３上にまで第２の主面１２Ｂに接触しつつ延在している。ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域１４とオーミックコンタクト可能な材料からなっている。
【００４０】
ソース電極１９は、ソースコンタクト電極１６上に、当該ソースコンタクト電極１６に接触して配置されている。ソース電極１９は、Ａｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。
【００４１】
ドレイン電極２０は、ｎ＋ＳｉＣ基板１１においてｐ型ＳｉＣ層１２が形成される側とは反対側の主面に接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１１と電気的に接続されている。
【００４２】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７の電圧が０Ｖの状態、すなわちオフ状態では、ゲート酸化膜１５に接するｐ型ＳｉＣ層１２の領域とｎ＋ＳｉＣ基板１１との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐ型ＳｉＣ層１２のゲート酸化膜１５と接触する付近であるチャネル領域１２Ｃにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ＋ＳｉＣ基板１１とが電気的に接続され、ソース電極１９とドレイン電極２０との間に電流が流れる。
【００４３】
ここで、実施の形態１におけるＭＯＳＦＥＴ１は、後述する本発明の一実施の形態である実施の形態１における半導体装置の製造方法により製造されている。そのため、チャネル領域１２Ｃに含まれるトレンチ１８の側壁１８Ａが所望の面、具体的にはたとえば｛１−１００｝面に、従来のＭＯＳＦＥＴに比べてより正確に一致している。その結果、実施の形態１におけるＭＯＳＦＥＴ１は、チャネル領域１２Ｃにおけるキャリアの移動度（チャネル移動度）の高いＭＯＳＦＥＴとなっている。
【００４４】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３、図４および図６〜図９は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。また、図５は、ｐ型ＳｉＣ層に形成されたステップバンチングの一例を示す写真である。
【００４５】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。ｎ＋ＳｉＣ基板１１の一方の主面１１Ａは、（０００１）面に対してオフ方位が＜１１−２０＞、オフ角が４°となっている。ｎ＋ＳｉＣ基板１１の抵抗率は０．０２Ω・ｃｍ程度、厚みは４００μｍ程度とされる。
【００４６】
次に、図２を参照して、工程（Ｓ２０）としてｐ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第２導電型のＳｉＣ層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１上にｐ型ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｐ型不純物として、たとえばＡｌを導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｐ型不純物を含むｐ型ＳｉＣ層１２を形成することができる。ここで、ｐ型ＳｉＣ層１２の不純物濃度は１×１０１６ｃｍ−３程度、厚みは３μｍ程度とされる。また、エピタキシャル成長の際にｎ＋ＳｉＣ基板１１上に供給される珪素原子数に対する炭素原子数の比であるＣ／Ｓｉを１．５以上の値、たとえば２としておくことにより、形成されるｐ型ＳｉＣ層１２の表面に、後述する工程（Ｓ５０）において利用可能な２原子層以上の高さを有するステップバンチングを発生させることができる。
【００４７】
次に、図２を参照して、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図４を参照して、ｐ型ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、ｎ＋ソース領域１４およびｐ＋領域１３がイオン注入により形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｐ型ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いてｐ型ＳｉＣ層１２にイオン注入を行なうことにより、ｎ＋ソース領域１４が形成される。
【００４８】
さらに、上記マスク層が除去された上で、上述の場合と同様の手順で、所望のｐ＋領域１３の形状に応じた開口パターンを有するマスク層が、ｐ型ＳｉＣ層１２上に形成される。そして、当該マスク層をマスクとして用いてｐ型ＳｉＣ層１２にイオン注入を行なうことにより、ｐ＋領域１３が形成される。
【００４９】
次に、図２を参照して、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、イオン注入が実施されたｐ型ＳｉＣ層１２を加熱することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃に３０分間保持する熱処理を実施することにより行なうことができる。
【００５０】
次に、図２を参照して、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、ｎ＋ＳｉＣ基板１１上のｐ型ＳｉＣ層１２に形成されたステップバンチングの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。具体的には、図５を参照して、ｐ型ＳｉＣ層１２を顕微鏡により観察すると、上記工程（Ｓ２０）において形成されたステップバンチングを確認することができる。そして、このステップバンチングに伴う筋の延びる方向である矢印αの方向とｎ＋ＳｉＣ基板１１のオフ方位とは垂直であるため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。
【００５１】
次に、図２を参照して、工程（Ｓ６０）としてマスク形成工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において調査されたｎ＋ＳｉＣ基板１１のオフ方位に基づいて、ｐ型ＳｉＣ層１２上に、後述する工程（Ｓ７０）において形成されるトレンチの形状に応じた開口パターンを有するマスクが形成される。具体的には、図６を参照して、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜３１が形成される。そして、酸化膜３１の上にレジストが塗布された後、露光および現像が行なわれ、所望のトレンチ１８（図１参照）の形状に応じた領域に開口３２Ａを有するレジスト膜３２が形成される。
【００５２】
このとき、レジスト膜３２の開口３２Ａは、工程（Ｓ５０）において記録されたｎ＋ＳｉＣ基板１１の実際のオフ方位とオリフラが示すオフ方位とのずれを考慮して形成される。より具体的には、開口３２Ａの側壁が、ｎ＋ＳｉＣ基板１１を構成するＳｉＣ結晶の｛１−１００｝面に一致するように、開口３２Ａが形成される。そして、当該レジスト膜３２をマスクとして用いて、たとえばＲＩＥにより酸化膜３１が部分的に除去されることにより、ｐ型ＳｉＣ層１２の第２の主面１２Ｂ上に開口パターンを有する酸化膜３１からなるマスク層が形成される。その結果、開口３１Ａの側壁が、ｎ＋ＳｉＣ基板１１を構成するＳｉＣ結晶の｛１−１００｝面に一致するように、開口３１Ａが形成される。
【００５３】
次に、図２を参照して、工程（Ｓ７０）としてトレンチ形成工程が実施される。この工程（Ｓ７０）では、工程（Ｓ６０）において形成された酸化膜３１からなるマスク層をマスクとして用いて、トレンチが形成される。具体的には、図７を参照して、第２の主面１２Ｂ上に形成された酸化膜３１からなるマスク層をマスクとして用いて、たとえばＲＩＥを実施することにより、深さ３．５μｍ程度のトレンチが形成される。その結果、図７に示すように、ｐ型ＳｉＣ層１２の第２の主面１２Ｂからｎ＋ＳｉＣ基板１１にまで到達するトレンチ１８が形成される。ここで、上述のように、開口３１Ａは、その側壁が、ｎ＋ＳｉＣ基板１１を構成するＳｉＣ結晶の｛１−１００｝面に一致するように形成されている。そのため、ＲＩＥにより形成されるトレンチ１８の側壁１８Ａが、ｎ＋ＳｉＣ基板１１およびｐ型ＳｉＣ層１２を構成するＳｉＣ結晶の｛１−１００｝面に一致する。なお、上記においてはマスク層の材質としてＳｉＯ２が採用される場合について説明したが、マスク層の材質は、たとえばＷ（タングステン）などの金属であってもよい。
【００５４】
次に、図２を参照して、工程（Ｓ８０）として酸化膜形成工程が実施される。この工程（Ｓ８０）では、図８を参照して、工程（Ｓ１０）〜（Ｓ７０）までが実施されて所望のイオン注入層をおよびトレンチ含むｐ型ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなり、ゲート酸化膜１５（図１参照）となるべき熱酸化膜３３が、第２の主面１２Ｂおよびトレンチ１８の側壁１８Ａおよび底壁１８Ｂを覆うように形成される。
【００５５】
次に、図２を参照して、工程（Ｓ９０）としてオーミック電極形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、第２の主面１２Ｂに接触しつつ、ｎ＋ソース領域１４上から、トレンチ１８から離れる向きにｐ＋領域１３上にまで延在するようにソースコンタクト電極１６が形成される。また、工程（Ｓ９０）では、ｎ＋ＳｉＣ基板１１においてｐ型ＳｉＣ層１２が形成される側とは反対側の主面に接触するようにドレイン電極２０が形成される。具体的には、たとえば蒸着法により所望の位置に形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極１６およびドレイン電極２０が形成される。なお、Ｎｉ膜の厚みは、たとえば０．１μｍ程度とされ、シリサイド化するための加熱は、たとえば９５０℃程度の温度に２分間程度保持することにより実施することができる。
【００５６】
次に、図２を参照して、工程（Ｓ１００）として電極形成工程が実施される。この工程（Ｓ１００）では、たとえば導電体であるＡｌ、ポリシリコンなどからなるゲート電極１７（図１参照）が、トレンチ１８内に形成されたゲート酸化膜１５上を、当該ゲート酸化膜１５に接触しつつ覆うとともに、第２の主面１２Ｂを覆うゲート酸化膜１５上にまで延在するように形成される。また、この工程（Ｓ１００）では、Ａｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されるソース電極１９（図１参照）が、ソースコンタクト電極１６上に、当該ソースコンタクト電極１６に接触して形成される。このゲート電極１７およびソース電極１９の形成は、たとえば蒸着法により実施することができる。また、ゲート電極１７およびソース電極１９の厚みは、たとえば１μｍ程度とすることができる。以上の工程（Ｓ１０）〜（Ｓ１００）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。
【００５７】
実施の形態１におけるＭＯＳＦＥＴの製造方法においては、オフ角を有するｎ＋ＳｉＣ基板１１上に酸化膜３１からなるマスクを形成し、当該マスクを用いてトレンチ１８を形成する前に、予めｎ＋ＳｉＣ基板１１のオフ方位を調査する工程を備えている。そして、調査された当該オフ方位に基づいて酸化膜３１からなるマスクの開口パターンが形成される。このオフ方位を調査する工程では、ｎ＋ＳｉＣ基板１１の作製時に形成されたオリフラによりオフ方位が認識されるのではなく、ｎ＋ＳｉＣ基板１１のオフ方位がｐ型ＳｉＣ層１２に発生したステップバンチングの方位に基づいて実際に調査される。そのため、当該オフ方位を正確に把握して、マスクの開口パターンを形成することが可能となっている。その結果、実施の形態１におけるＭＯＳＦＥＴの製造方法によれば、チャネル領域１２Ｃに含まれるトレンチ１８の側壁１８Ａを所望の面、具体的にはたとえば｛１−１００｝面に、従来の製造方法に比べてより正確に一致させることが可能となっており、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００５８】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２における半導体装置の製造方法について説明する。図１０は、ｐ型ＳｉＣ層に形成された欠陥（キャロット）の一例を示す写真である。実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ５０）として実施されるオフ方位調査工程において、実施の形態１とは異なっている。
【００５９】
すなわち、図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法では、まず、工程（Ｓ１０）〜（Ｓ４０）が実施の形態１の場合と同様に実施される。
【００６０】
次に、図２を参照して、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、ｎ＋ＳｉＣ基板１１上のｐ型ＳｉＣ層１２に形成されたキャロットの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。具体的には、図１０を参照して、ｐ型ＳｉＣ層１２を顕微鏡により観察することにより、ｐ型ＳｉＣ層１２に含まれる欠陥であるキャロット３４を確認する。そして、このキャロット３４の溝の延びる方向とｎ＋ＳｉＣ基板１１のオフ方位とは一致するため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図２を参照して、実施の形態１の場合と同様に工程（Ｓ６０）〜（Ｓ１００）までが実施されることにより、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００６１】
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３における半導体装置の製造方法について説明する。図１１は、ＳｉＣ基板の端部のｐ型ＳｉＣ層に形成されたファセットの一例を示す写真である。図１１において、写真の左側がＳｉＣ基板の端面側に該当する。実施の形態３における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図２を参照して、実施の形態３におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ５０）として実施されるオフ方位調査工程において、実施の形態１とは異なっている。
【００６２】
すなわち、図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法では、まず、工程（Ｓ１０）〜（Ｓ４０）が実施の形態１の場合と同様に実施される。
【００６３】
次に、図２を参照して、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、ｎ＋ＳｉＣ基板１１の端部のｐ型ＳｉＣ層１２に形成されたファセットの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。具体的には、図１１を参照して、ｎ＋ＳｉＣ基板１１の端部に形成されたｐ型ＳｉＣ層１２を顕微鏡により観察することにより、ｐ型ＳｉＣ層１２に形成されたファセットを確認する。そして、ファセット端の延びる方向である矢印βに沿った方向とｎ＋ＳｉＣ基板１１のオフ方位とは垂直であるため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図２を参照して、実施の形態１の場合と同様に工程（Ｓ６０）〜（Ｓ１００）までが実施されることにより、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００６４】
（実施の形態４）
次に、本発明のさらに他の実施の形態である実施の形態４における半導体装置の製造方法について説明する。図１２は、実施の形態４におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図１３は、ＳｉＣ基板に形成されたステップバンチングの一例を示す写真である。実施の形態４における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図１２および図２を参照して、実施の形態４におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ１０）の後であって工程（Ｓ２０）よりも前に、工程（Ｓ１１０）としてステップバンチング形成工程が実施される点、および工程（Ｓ５０）であるオフ方位形成工程が工程（Ｓ１１０）よりも後であって工程（Ｓ２０）よりも前に実施される点において、実施の形態１とは異なっている。
【００６５】
すなわち、図１２を参照して、実施の形態４におけるＭＯＳＦＥＴの製造方法では、まず、工程（Ｓ１０）が実施の形態１の場合と同様に実施される。
【００６６】
次に、図１２を参照して、工程（Ｓ１１０）として、ステップバンチング形成工程が実施される。具体的には、工程（Ｓ１１０）においては、工程（Ｓ１０）において準備されたｎ＋ＳｉＣ基板１１が、不活性ガスであるアルゴンガス雰囲気中において、１６００℃以上１９００℃以下の温度、たとえば１７００℃に、２０分間以上６０分間以下の時間、たとえば３０分間保持される。これにより、ｎ＋ＳｉＣ基板１１の表面（主面）に、２原子層以上の高さを有するステップバンチングが発生する。ここで、明確なステップバンチングを形成するためには、上記温度は１６５０℃以上１８００℃以下、上記時間は２０分間以上６０分間以下とすることが好ましい。
【００６７】
次に、図１２を参照して、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、上記工程（Ｓ１１０）においてｎ＋ＳｉＣ基板１１に形成されたステップバンチングの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。
【００６８】
具体的には、図１３を参照して、ｎ＋ＳｉＣ基板１１を顕微鏡により観察することにより、ｎ＋ＳｉＣ基板１１に形成されたステップバンチングを確認する。そして、このステップバンチングの延びる方向である矢印αの方向とｎ＋ＳｉＣ基板１１のオフ方位とは垂直であるため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図１２を参照して、実施の形態１の場合と同様に、工程（Ｓ５０）を除く工程（Ｓ２０）〜（Ｓ１００）までが実施されることにより、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００６９】
（実施の形態５）
次に、本発明のさらに他の実施の形態である実施の形態５における半導体装置の製造方法について説明する。図１４は、実施の形態５におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図１５は、ＳｉＣ基板に形成されたファセットの一例を示す写真である。実施の形態５における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図１４および図２を参照して、実施の形態５におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ１０）の後であって工程（Ｓ２０）よりも前に、工程（Ｓ１２０）としてファセット形成工程が実施される点、および工程（Ｓ５０）であるオフ方位形成工程が工程（Ｓ１２０）よりも後であって工程（Ｓ２０）よりも前に実施される点において、実施の形態１とは異なっている。
【００７０】
すなわち、図１４を参照して、実施の形態５におけるＭＯＳＦＥＴの製造方法では、まず、工程（Ｓ１０）が実施の形態１の場合と同様に実施される。
【００７１】
次に、図１４を参照して、工程（Ｓ１２０）として、ファセット形成工程が実施される。具体的には、工程（Ｓ１２０）においては、工程（Ｓ１０）において準備されたｎ＋ＳｉＣ基板１１の主面上に、珪素（Ｓｉ）からなるＳｉ膜が、たとえば蒸着法により形成される。そして、Ｓｉ膜が形成された当該ｎ＋ＳｉＣ基板１１が不活性ガスであるアルゴンガス雰囲気中において、１４５０℃以上１８００℃以下の温度、たとえば１７００℃に、３０分間以上１２０分間以下の時間、たとえば３０分間保持される。これにより、ｎ＋ＳｉＣ基板１１の主面にＳｉが供給されつつｎ＋ＳｉＣ基板１１が加熱されて、ｎ＋ＳｉＣ基板１１の主面上にファセットが形成される。ここで、明確なファセットを形成するためには、上記温度は１６００℃以上１８００℃以下、上記時間は３０分間以上６０分間以下とすることが好ましい。また、Ｓｉ膜の形成前に、その端面が基板のオフ方位と垂直な複数の溝を形成してもよい。
【００７２】
次に、図１４を参照して、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、上記工程（Ｓ１２０）においてｎ＋ＳｉＣ基板１１の主面上に形成されたファセットの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。
【００７３】
具体的には、図１５を参照して、ｎ＋ＳｉＣ基板１１を顕微鏡により観察することにより、ｎ＋ＳｉＣ基板１１に形成されたファセットを確認する。そして、このファセットに伴う筋の延びる方向（ファセット端の延びる方向）である矢印γに沿った方向とｎ＋ＳｉＣ基板１１のオフ方位とは垂直であるため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図１４を参照して、実施の形態１の場合と同様に、工程（Ｓ５０）を除く工程（Ｓ２０）〜（Ｓ１００）までが実施されることにより、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００７４】
（実施の形態６）
次に、本発明のさらに他の実施の形態である実施の形態６における半導体装置の製造方法について説明する。図１６は、実施の形態６におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。実施の形態６における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図１６および図２を参照して、実施の形態６におけるＭＯＳＦＥＴの製造方法は、工程（Ｓ１０）の後であって工程（Ｓ２０）よりも前に、工程（Ｓ１３０）としてステップ形成工程が実施される点、および工程（Ｓ５０）であるオフ方位形成工程が工程（Ｓ１３０）よりも後であって工程（Ｓ２０）よりも前に実施される点において、実施の形態１とは異なっている。
【００７５】
すなわち、図１６を参照して、実施の形態６におけるＭＯＳＦＥＴの製造方法では、まず、工程（Ｓ１０）が実施の形態１の場合と同様に実施される。
【００７６】
次に、図１６を参照して、工程（Ｓ１３０）として、ステップ形成工程が実施される。具体的には、工程（Ｓ１３０）においては、工程（Ｓ１０）において準備されたｎ＋ＳｉＣ基板１１の主面に対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；化学機械研磨）が実施され、当該主面に１原子層以上の高さを有するステップが形成される。
【００７７】
次に、工程（Ｓ５０）としてオフ方位調査工程が実施される。この工程（Ｓ５０）では、上記工程（Ｓ１３０）においてｎ＋ＳｉＣ基板１１の主面に形成されたステップの方位に基づいてｎ＋ＳｉＣ基板１１のオフ方位が調査される。
【００７８】
具体的には、たとえばｎ＋ＳｉＣ基板１１の主面をＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ；原子間力顕微鏡）により観察することにより、ｎ＋ＳｉＣ基板１１に形成されたステップを確認する。そして、ステップ端の延びる方向とｎ＋ＳｉＣ基板１１のオフ方位とは垂直であるため、当該観察によりｎ＋ＳｉＣ基板１１のオフ方位を確認することができる。そして、確認されたオフ方位と、ｎ＋ＳｉＣ基板１１に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図１６を参照して、実施の形態１の場合と同様に、工程（Ｓ５０）を除く工程（Ｓ２０）〜（Ｓ１００）までが実施されることにより、チャネル移動度の高いＭＯＳＦＥＴを製造することができる。
【００７９】
なお、工程（Ｓ１３０）におけるステップの形成は、ｎ＋ＳｉＣ基板１１を化学的に研磨する方法であればよいため上記ＣＭＰを用いた方法に限られず、たとえばｎ＋ＳｉＣ基板１１に対して基準触媒エッチングを実施することにより形成することができる。
【実施例１】
【００８０】
以下、本発明の実施例１について説明する。本発明の半導体装置の製造方法と同様のプロセスを用いてＭＯＳＦＥＴを作製し、チャネル移動度を確認する実験を行なった。実験の手順は以下のとおりである。
【００８１】
まず、上記実施の形態１と同様のプロセスで移動度評価用のトレンチＭＯＳＦＥＴを作製した。ここで、トレンチの側壁は｛１−１００｝面とした。また、ｐ型ＳｉＣ層におけるｐ型不純物の濃度は１×１０１６ｃｍ−３、ｐ型ＳｉＣ層の厚みは３μｍとした（実施例）。一方、基板のオリフラが示すオフ方位に基づいてトレンチを形成した場合を想定し、比較のため、上記実施の形態１と同様のプロセスでトレンチの側壁を｛１−１００｝面から５°ずれたＭＯＳＦＥＴも作製した（比較例）。そして、上記実施例および比較例のＭＯＳＦＥＴを用いてチャネル移動度を測定した。
【００８２】
次に、実験の結果を説明する。チャネル移動度の測定の結果、実施例のＭＯＳＦＥＴのチャネル移動度は５０ｃｍ２／Ｖ・ｓであったのに対し、比較例のＭＯＳＦＥＴのチャネル移動度は２０ｃｍ２／Ｖ・ｓであった。つまり、ＳｉＣ基板のオフ方位を正確に把握することなく、単にオリフラが示すオフ方位に基づいてトレンチＭＯＳＦＥＴを製造した場合、チャネル移動度が４０％程度にまで低下するおそれがあることがわかった。そして、本発明の半導体装置の製造方法によりＳｉＣ基板のオフ方位を正確に把握した上でＭＯＳＦＥＴを作製することにより、移動度の大幅な向上と安定が得られることが確認された。
【００８３】
なお、上記実施の形態および実施例においては、本発明の半導体装置の製造方法を適用可能な半導体装置として、トレンチＭＯＳＦＥＴを例として挙げたが、本発明の半導体装置の製造方法を適用可能な半導体装置はこれに限られない。たとえば、ＳｉＣ層上に形成したファセットをチャネルとして利用するＭＯＳＦＥＴの製造において、ファセットの形成前に形成される溝を、本発明の半導体装置の製造方法に従ってＳｉＣ基板のオフ方位を正確に把握した上で形成することにより、当該ＭＯＳＦＥＴのチャネル移動度を向上させることができる。また、本発明の半導体装置の製造方法を適用可能な半導体装置としては、上記ＭＯＳＦＥＴのほか、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などが挙げられる。
【００８４】
また、結晶面および結晶方向を表記する際、マイナスの数値を記載する場合、数値の上にバーを記載する表記が一般的であるが、本願の特許請求の範囲、明細書、要約書、図面においては、便宜上数値の前に「−（マイナス）」を付して表記した。
【００８５】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８６】
本発明の半導体装置の製造方法は、炭化珪素からなり、オフ角を有するＳｉＣ基板を用いた半導体装置の製造方法に、特に有利に適用され得る。
【図面の簡単な説明】
【００８７】
【図１】実施の形態１における半導体装置としてのトレンチＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ｐ型ＳｉＣ層に形成されたステップバンチングの一例を示す写真である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】ｐ型ＳｉＣ層に形成された欠陥（キャロット）の一例を示す写真である。
【図１１】ＳｉＣ基板の端部のｐ型ＳｉＣ層に形成されたファセットの一例を示す写真である。
【図１２】実施の形態４におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図１３】ＳｉＣ基板に形成されたステップバンチングの一例を示す写真である。
【図１４】実施の形態５におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図１５】図１５は、ＳｉＣ基板に形成されたファセットの一例を示す写真である。
【図１６】実施の形態６におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【符号の説明】
【００８８】
１  ＭＯＳＦＥＴ、１１  ｎ＋ＳｉＣ基板、１１Ａ  一方の主面、１２  ｐ型ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１２Ｃ  チャネル領域、１３  ｐ＋領域、１４  ｎ＋ソース領域、１５  ゲート酸化膜、１６  ソースコンタクト電極、１７  ゲート電極、１８  トレンチ、１８Ａ  側壁、１８Ｂ  底壁、１９  ソース電極、２０  ドレイン電極、３１  酸化膜、３１Ａ  開口、３２  レジスト膜、３２Ａ  開口、３３  熱酸化膜、３４  キャロット。
【図１】
2009187966.tif 000003
【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１２】
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【図１４】
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【図１６】
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【図５】
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【図１０】
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【図１１】
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【図１３】
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【図１５】
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