(57)【要約】【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板に埋設領域を形成して素子分離を行なう工程と、
前記基板に溝のパターンを形成する工程と、
前記溝内壁に保護膜を形成する工程と、
異方性エッチングと等方性エッチングを順次行なうことにより、前記溝のゲート垂直方向側壁の一部に前記保護膜を残しながら、前記溝のゲート平行方向内壁の前記保護膜を除去する工程と、
前記保護膜の除去によってシリコンが露出した領域に水素ベーク処理を行って、前記溝のパターン形成の際に副生されたバリを除去する工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項２】
前記異方性エッチングは、前記溝のゲート垂直方向側壁の前記保護膜をエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記等方性エッチングは、ケミカルエッチングを行なうことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜を形成する工程は、減圧ＣＶＤ法を用いて高温酸化膜を形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を備えた半導体装置の製造方法、及び該製造方法により製造した半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置は、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、トランジスタの寸法も縮小化され、この寸法縮小によりトランジスタのショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法の縮小とともにトランスファーゲートトランジスタのチャネル長も縮小されるが、このためトランスファーゲートトランジスタのＳ値が増加することで、ＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。
【０００３】
トランジスタのショートチャネル対策の１つとして、あるいは、ＤＲＡＭのリフレッシュ特性向上のため、チャネルを３次元構造としたトレンチゲート（溝ゲート）トランジスタが開発されている。このトレンチゲートトランジスタとは、半導体基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。このトレンチゲート構造を採用することにより、トランジスタのショートチャネル対策、ＤＲＡＭのリフレッシュ特性向上を図ることができる。例えば、トレンチゲート構造を採用することで、チャネル長を長く保つことができるため、チャネルドーズを薄くすることができ、ソース、ドレイン領域のＰＮ接合電界緩和によるリフレッシュ向上効果を実現できる。
【０００４】
一般に、トレンチゲートトランジスタの製造方法は、図３（ａ）に示すように、基板１００に、ＳＴＩ(Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)技術により、酸化シリコン等の絶縁膜１０１を埋め込んで埋設領域Ｍ１を形成するとともに、活性領域Ｋ１を形成する。
次に、パッドとなる酸化膜１０２を半導体基板１００上に堆積し、ゲート電極の反転マスクとなるシリコン窒化膜１０３を堆積し、酸化膜１０２とシリコン窒化膜１０３をパターニングし、シリコン窒化膜１０３の両側面にサイドウォール膜１０４を形成する。次に、図３（ｂ）に示すように、シリコン窒化膜１０３をマスクとしてエッチングを行なうことにより、活性領域Ｋ１に溝１０５ａ，１０５ｃを形成する。この際、埋設領域Ｍ１にも、溝１０５ｂが形成される。溝１０５ａ，１０５ｂ，１０５ｃを形成するときに、シリコン酸化シリコンとのエッチング選択比の関係によって、各溝１０５ａ，１０５ｂ，１０５ｃの活性領域Ｋ１とＳＴＩの埋設領域Ｍ１境界近傍にシリコンが残り、尖った部分（以下、バリという）１００ａ，１００ａが形成される。
この後、図３（ｃ）に示すように、溝１０５ａ，１０５ｂ，１０５ｃの内側に犠牲酸化膜１０６を形成して、溝１０５ａ，１０５ｂ，１０５ｃ内側表面のダメージとともに犠牲酸化膜１０６を除去する。次に、図３（ｄ）に示すように、ゲート絶縁膜１０７を基板１００上及び溝１０５ａ，１０５ｂ，１０５ｃ内側に堆積する。更に不純物をドープしたポリシリコン層１０８、窒化タングステン、タングステン等からなるタングステン層１０９を堆積した後、ゲート絶縁膜１０７、ポリシリコン層１０８、タングステン層１０９をエッチングしてゲート電極１１０ａ，１１０ｂ，１１０ｃを形成する。
しかし、溝１０５ａ，１０５ｂ，１０５ｃのエッチバックの際に副生されたバリ１００ａ，１００ａは、通常犠牲酸化やゲート酸化を行っても除去不可能のため、最終的にゲート電極１１０ａ，１１０ｂ，１１０ｃ形成後に残ってしまう。
【０００５】
このようなバリ１００ａ，１００ａが残存すると、ゲート絶縁膜１０７の信頼性が低下し、通常のＭＯＳトランジスタと比較して、ゲート絶縁膜１０７のＴＤＤＢ（Ｔｉｍｅ  ｄｅｐｅｎｄｅｎｔ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）等を示す指標が悪化するので、ケミカルエッチや水素ベーク処理を行なって、バリ１００ａ，１００ａを除去する必要がある。
しかし、このときバリ１００ａ，１００ａ以外の部分も除去されたり、シリコン原子のマイグレーションが起きたりすることで、溝幅が広がりやすく、溝１０５ａ，１０５ｂ，１０５ｃの形状が悪化してしまう問題があった。
【０００６】
また、前述のように、溝１０５ａ，１０５ｂ，１０５ｃのトレンチ加工時のシリコンエッチングの際、ダメージ除去を目的とした犠牲酸化及び犠牲酸化膜１０６の除去工程を行なうが、この工程により溝１０５ａ，１０５ｂ，１０５ｃの幅が広がってしまい、後工程のゲート加工の際、目ずれ等により半導体基板１００の上のゲートパターンが溝１０５ａ，１０５ｂ，１０５ｃのパターンを完全に覆うことができなくなる問題があった。
【０００７】
溝１０５ａ，１０５ｂ，１０５ｃのパターンがゲートパターンから外れてしまうと、後工程のコンタクト開口時に溝１０５ａ，１０５ｂ，１０５ｃに残ったポリシリコンとコンタクトの埋設導電材料がショートしてしまう。同時に、埋設領域Ｍ１内の出来上がりの溝幅が大きくなってしまい、埋設領域Ｍ１内の溝１０５ｂに充填されたポリシリコン１０８ａと基板１００との距離が近くなるため、寄生容量が発生してしまい、トランジスタのスイッチング特性を劣化してしまう虞がある。
更に、元々のＳＴＩの埋設材料には微小なボイド等があり、溝ゲートパターン加工時にボイドが溝１０５ａ，１０５ｂ，１０５ｃの内面に露出してしまった場合、犠牲酸化膜１０７を除去する際のフッ化水素酸のエッチングでボイドは大きく拡大してしまう。その結果、ポリシリコン層１０８の成膜時に、ＳＴＩ内部を介してゲート-ゲート間ショートを引き起こしてしまう虞がある。
【０００８】
そのため、トレンチ形成後の溝形状をなるべく保ちながら、溝内側のダメージを除去する方法が開発されている。
例えば、特許文献１には、アニール工程の前に、オゾン処理工程を行なって酸化膜を形成し、次のアニール工程により、その酸化膜を還元し除去させた後、シリコン原子のマイグレーションを起こさせる方法が開示されている。
また、特許文献２には、トレンチ上側の角部をシリコン窒化膜でマスクした状態で、還元性雰囲気によるアニール処理を行なう方法が開示されている。
また、特許文献３には、トレンチ素子分離の酸化膜による埋め込みを行なう際、トレンチの深さ方向の途中までＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）で埋め込み、トレンチの上部は酸化膜により埋め込みを行なう方法が開示されている。
【特許文献１】特開２００６−１０８２４３号公報
【特許文献２】特開２００４−１４００３９号公報
【特許文献３】特開２０００−１１４３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような方法では、トレンチ内壁のダメージを除去できても、シリコンエッチングで溝内壁に副生されたバリを完全に除去することが困難であった。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、溝ゲートのパターン形成後、溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明は以下の構成を採用した。
（１）本発明の半導体装置の製造方法は、基板に埋設領域を形成して素子分離を行なう工程と、
前記基板に溝のパターンを形成する工程と、
前記溝内壁に保護膜を形成する工程と、
異方性エッチングと等方性エッチングを順次行なうことにより、前記溝のゲート垂直方向側壁の一部に前記保護膜を残しながら、前記溝のゲート平行方向内壁の前記保護膜を除去する工程と、
前記保護膜の除去によってシリコンが露出した領域に水素ベーク処理を行って、前記溝のパターン形成の際に副生されたバリを除去する工程と、を少なくとも有することを特徴とする。
（２）本発明の半導体装置の製造方法においては、前記異方性エッチングは、前記溝のゲート垂直方向側壁の前記保護膜をエッチングすることを特徴とする。
（３）本発明の半導体装置の製造方法においては、前記等方性エッチングは、ケミカルエッチングを行なうことを特徴とする。
（４）本発明の半導体装置の製造方法においては、前記保護膜を形成する工程は、ＬＰ‐ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＨＴＯ(Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ)膜を形成することを特徴とする。
（５）本発明の半導体装置は、前記（１）〜（４）の何れか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、前記溝内壁に保護膜を形成する工程と、異方性エッチングと等方性エッチングを順次行なうことにより、前記溝のゲート垂直方向側壁の一部に前記保護膜を残しながら、前記溝のゲート平行方向内壁の前記保護膜を除去する工程と、前記保護膜の除去によってシリコンが露出した領域に水素ベーク処理を行って、前記溝のパターン形成の際に副生されたバリを除去する工程と、を少なくとも有することで、トレンチエッチング時の露出したシリコン基板全てを水素ベークによるマイグレーションを行わせることなく、ワード線垂直方向側面を保護膜により溝内壁を保護しながら、トレンチ底のみマイグレーションを発生させることができるため、水素ベークによってトレンチ深さが浅くなったり、トレンチが丸くなって溝幅が増加したりすることなく、溝のパターン形成後の形状を維持しながらバリを完全に除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能である。
また、犠牲酸化を行う代わりに、チャネル領域を水素ベークすることによりダメージの回復を行い、犠牲酸化及び犠牲酸化膜除去のためのウェットエッチングを無くしているため、犠牲酸化及び犠牲酸化膜除去によって溝幅が広がることはなく、トレンチの溝幅を狭くすることができる。
【００１３】
また、本発明の半導体装置の製造方法によれば、前記異方性エッチングは、前記溝のゲート垂直方向側壁の前記保護膜をエッチングすることで、水素ベークにより変形しやすい部分の保護膜を十分な厚さで残したまま、余分な保護膜を除去することができる。
【００１４】
また、本発明の半導体装置の製造方法によれば、前記等方性エッチングは、ケミカルエッチングを行なうことで、正確なエッチングレート量を制御しながら、余分な保護膜を除去することができる。
【００１５】
また、本発明の半導体装置の製造方法によれば、前記保護膜を形成する工程は、減圧ＣＶＤ法を用いて、高温酸化膜を形成することで、ステップカバレッジ性に優れるとともに、膜の緻密性が高い膜を形成することができ、元々のＳＴＩの埋設材料に微小なボイド等があった場合でも、ＨＴＯ膜でほぼ埋めてしまうことができるため、ゲートのポリシリコン成膜でＳＴＩ埋設不良起因のショートは全く起こらなくなる。
【００１６】
また、本発明の半導体装置は、前述の半導体装置の製造方法によって製造されたことで、ゲート酸化膜の信頼性を高めることができ、溝無しのプレーナ型のトランジスタとほぼ同程度の信頼性であるか、悪くても１桁程度の低下に留めることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態である半導体装置及びその製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【００１８】
「半導体装置の製造方法」
図１、２に、本実施形態の半導体装置の製造方法を説明するための工程図を示す。
本実施形態の半導体装置の製造方法は、基板に溝を形成する工程（溝形成工程）と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程（ゲート電極形成工程）と、溝の近傍に拡散層を形成する工程（拡散層形成工程）とから概略構成されている。以下、各工程について順次説明する。
【００１９】
［溝形成工程］
溝形成工程は更に、基板に埋設領域を形成して素子分離を行なう工程（素子分離工程）と、基板に溝のパターンの反転マスクを形成する工程と（マスク形成工程）、マスクを用いて基板に溝のパターンを形成する工程（溝パターン形成工程）と、溝内壁に保護膜を形成する工程（保護膜形成工程）と、異方性エッチングと等方性エッチングを順次行なうことにより、溝のゲート垂直方向側壁の一部に保護膜を残しながら、溝のゲート平行方向内壁の保護膜を除去する工程（保護膜の選択的除去工程）と、保護膜の選択的除去によってシリコンが露出した領域に水素ベーク処理を行って、溝のパターン形成の際に副生されたバリを除去する工程（バリ除去工程）と、から構成されている。
【００２０】
（素子分離工程）
図１（ａ）に示すように、基板１に所定の素子分離を行なうには、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、埋設領域Ｍを形成する。この方法としては、素子分離となる領域のシリコンを、例えば８７〜８９°のテーパーが形成されるようにエッチングした後、ＨＤＰ(Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ)酸化膜２を形成して埋設を行い、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等を用い、基板１の面出しを行う。
この埋設領域Ｍの形成によって、基板１上に島状の活性領域Ｋが形成される。
【００２１】
（マスク形成工程）
続いて、基板１と埋設領域Ｍを覆うように、パッドとなる酸化膜３を熱酸化によって形成する。厚みは１０〜２０ｎｍに形成すればよく、例えば１０ｎｍが良い。
【００２２】
その後、ボロンを注入してｐ型ウェル層（図示せず）を形成するが、ボロン注入の条件としては、酸化膜３を通して、２５０ｋｅＶで注入濃度１×１０１３ｃｍ−２、１５０ｋｅＶで注入濃度５×１０１２ｃｍ−２、及び８０ｋｅＶで注入濃度３×１０１２ｃｍ−２という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、１０００℃、１分間という条件が例示される。更に、酸化膜３を通してボロンが注入されて、ｐ型ウェル層の上にチャネルドープ層（図示せず）が形成される。この時のボロン注入の条件としては、３０ｋｅＶで２×１０１２ｃｍ−２という条件が例示される。
【００２３】
次に、酸化膜３を覆うように、厚みが１００〜２００ｎｍ程度、例えば１２０ｎｍのシリコン窒化膜４を、例えばＣＶＤ法により積層した後、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜４及び酸化膜３を、フォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部５を形成する。
更に、この開口部５の寸法を狭めるために、シリコン窒化膜４及び酸化膜３の側面にサイドウォール膜６を形成する。そして、サイドウォール膜６の上部を約２０ｎｍエッチバックすることで、ゲートトレンチ形成用のマスクパターンＰを形成する。尚、マスクパターンＰの開口部５は活性領域Ｋにも埋設領域Ｍにもそれぞれ設けられる。
【００２４】
（溝パターン形成工程）
次に、図１（ｂ）に示すように、溝のパターンを形成するために、シリコンエッチャーを用いてエッチングを行なう。
シリコンのエッチングは、マスクパターンＰを用いて、できるだけ垂直にかつマスクパターンＰ及びＳＴＩ内の埋設領域Ｍに対して選択性が保持できる条件で、基板１における深さが約１５０ｎｍ程度まで実施する。この時、埋設領域Ｍの露出した酸化膜３は約５０〜７０ｎｍ程度エッチングされる。このエッチングにより、マスクパターンＰにおけるシリコン窒化膜４の分離間隔を６０ｎｍとすると、約３０ｎｍの溝幅の溝７ａ，７ｂ，７ｃを形成することができる。
このとき、溝７ａ，７ｂ，７ｃの形成に伴うシリコンエッチングによって、活性領域Ｋ埋設領域Ｍとの境界近傍のゲートと平行方向でシリコンが残り、尖った部分（以下、バリという）１ａ，１ａが形成される。
【００２５】
（保護膜形成工程）
溝のパターンを形成した後、図１（ｃ）に示すように、基板１のマスクパターンＰ及び溝７ａ，７ｂ，７ｃ全体を覆うように、酸化膜からなる保護膜８を形成する。
保護膜８は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ，Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、高温酸化（ＨＴＯ，Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜により形成する。
成膜の条件として、例えば７８０℃でジクロルシラン及び亜酸化窒素を用い、９０Ｐａ程度で約６０分間成長させることで、約１５ｎｍ程度の厚さに形成する。ＨＴＯ膜は、ステップカバレッジ性に優れるとともに、膜の緻密性が高いので保護膜８として好適である。
また、保護膜８としてＨＴＯ膜を形成することで、元々のＳＴＩの埋設材料に微小なボイド等があった場合でも、ＨＴＯの成膜でほぼ埋めてしまうことができるため、後述するゲートのポリシリコン成膜で、ＳＴＩ埋設不良起因のショートは全く起こらなくなる。
【００２６】
（保護膜の選択的除去工程）
続いて、図２（ａ）に示すように、酸化膜エッチャーを用い、保護膜８のエッチバックを行う。エッチバックは異方性の強い条件で、約５０ｎｍ程度垂直方向に保護膜８をエッチングする条件で行う。これにより各溝７ａ，７ｂ，７ｃの側壁面（ゲート垂直方向側壁）７ｄには保護膜８が約８ｎｍ程度残り、溝７ａ，７ｂ，７ｃの底面（ゲート平行方向内壁）７ｅには、ＳＴＩのテーパー角分のサイドエッチが加わり３〜４ｎｍ程度の残膜となる。
【００２７】
引き続き、ケミカルエッチング装置を用い、の保護膜８を完全に除去できるようなエッチングを実施する。ケミカルエッチングの条件としては、例えば無水フッ酸ガス２０ｓｃｃｍとアンモニアガス２０ｓｃｃｍを用い、基板１の温度約３５℃にて２０ｍＴｏｒｒの減圧チャンバーへ導入し、約６０秒ガス雰囲気に基板１を晒した後、例えば約１８０℃、６５０ｍＴｏｒｒの不活性雰囲気下で熱処理を行えばよい。
この条件のケミカルエッチングは、シリコン酸化膜最表面にケイフッ化アンモニウムを形成し、熱処理により脱離させることにより酸化膜のエッチングを行うもので、ＳＴＩも保護膜８も膜質によらずほぼ５ｎｍ程度の等方性エッチングを行うことができる。これにより、底面７ｅの保護膜８とともに、側壁面７ｄの保護膜８が同時にエッチングされるが、厚みが異なるので底面７ｅに残る薄い保護膜８が消失し、側壁面７ｄに残る厚い保護膜８のみが残る。
なお、この保護膜８の除去プロセスは、ウェットエッチングでも可能ではあるが、ＨＴＯ膜のウェットエッチングレートは熱酸化膜比４以上とかなり早く、正確なエッチング量制御を行うためにも上記のようなケミカルエッチングが望ましい。
【００２８】
（バリ除去工程）
続いて、底面７ｅ上の保護膜８の除去によって露出したバリ１ａ，１ａを除去することと、トレンチシリコンのエッチングを行った表面のダメージを除去することを目的に高温の水素ベークを行う。水素ベークの条件としては、例えば８００℃〜９００℃、１５ＴｏｒｒのＨ２雰囲気下で約３分の処理を行う。表面に保護膜８の無い領域のシリコンは、水素ベークを行うことで表面のマイグレーションが発生する。この水素ベークでのマイグレーションは、あたかも再表面の保護膜８の無い領域のみ溶融するかのように作用し、図１（ｂ）に示すように、ゲート平行方向に露出したシリコン表面のバリ１ａ，１ａを除去することができる。またシリコン表面付近の結晶が熱処理により再配列されるため、イオンによるシリコンエッチングのダメージは除去される。埋設領域Ｍ部分は、水素ベークを行うことでの形状変化は生じない。
【００２９】
［ゲート電極形成工程］
続いて、図２（ｃ）に示すように、熱リン酸を用い、再度マスクのシリコン窒化膜４とサイドウォール膜６を除去し、酸化膜３と残存する保護膜８を除去した後、例えばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）法などによって溝７ａ，７ｃの内面を含む活性領域Ｋのシリコン表面の酸化を行い、ゲート絶縁膜９を６ｎｍ程度の厚みで形成する。
ゲート絶縁膜９形成後は、減圧ＣＶＤ法を用いて、リン等を不純物としてドープしたポリシリコン層１０を約１００ｎｍ形成する。続いて窒化タングステン、タングステン等をスパッタ法にて約６０ｎｍ程度成膜し、タングステン層１１を形成する。
最後に、再びリソグラフィー及びエッチング技術を用い、タングステン層１１、ポリシリコン膜１０のエッチングを行う。このエッチングではポリシリコン層１０のエッチングのみ選択的に行いゲート絶縁膜９で止まるように行い、ゲート電極１２ａ，１２ｂ，１２ｃを形成する。
【００３０】
［拡散層形成工程］
次に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成し、ソース及びドレインにイオン注入技術等を用いて不純物を導入することで拡散層を形成する。
例えば、基板１にリン及び砒素を注入すると、ｎ型拡散層を形成することができる（図示せず）。リンの注入条件としては、５０ｋｅＶで注入濃度が１×１０１４ｃｍ−２という条件が例示される。また、砒素注入の条件としては、２０ｋｅＶで注入濃度が１×１０１５ｃｍ−２という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
更に、層間絶縁膜を成膜し、層間膜上にコンタクトホールを開口し、ソース及びドレイン領域に配線を接続することにより、溝ゲートトランジスタ（半導体装置）が完成する。
【００３１】
その後、上記のトレンチゲートトランジスタを備えたダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）を製造するには、一般的な方法を用いて各種配線やセルキャパシタを積層する。例えば、このトレンチゲートトランジスタ上に複数の層間絶縁膜を形成し、各層間絶縁膜を貫通するコンタクトプラグ(ビット線コンタクト、ストレージノードコンタクトを含む)、ビット線、セルキャパシタ、配線等を形成することにより、トレンチゲート型の非対称セルトランジスタをメモリセルのトランスファーゲートトランジスタとして使用したＤＲＡＭ（半導体装置）が完成する。
【００３２】
以上説明したように、本発明の半導体装置の製造方法によれば、トレンチエッチング時の露出したシリコン基板１全てを水素ベークによるマイグレーションを行なわせることなく、ワード線垂直方向側面を保護膜８により溝７ａ，７ｂ，７ｃの内壁を保護しながら、トレンチ底のみマイグレーションを発生させることができるため、水素ベークによってトレンチ深さが浅くなったり、トレンチが丸くなって溝幅が増加したりすることなく、溝７ａ，７ｂ，７ｃのパターン形成後の形状を維持しながらバリ１ａ，１ａを完全に除去するとともに、溝７ａ，７ｂ，７ｃ内壁におけるシリコン表面のダメージを除去することが可能である。
また、犠牲酸化を行う代わりに、チャネル領域を水素ベークすることによりダメージの回復を行い、犠牲酸化及び犠牲酸化膜除去のためのウェットエッチングを無くしているため、犠牲酸化及び犠牲酸化膜除去によって溝幅が広がることはなく、トレンチの溝幅を狭くすることができる。
【００３３】
また、本発明の半導体装置の製造方法によって製造された半導体装置は、ゲート酸化膜の信頼性を高めることができ、溝無しのプレーナ型のトランジスタとほぼ同程度の信頼性であるか、悪くても１桁程度の低下に留めることができる。
【産業上の利用可能性】
【００３４】
本発明の活用例として、トレンチゲート構造を搭載したデバイス及びその製造方法に広く利用することができる。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図２】図２は、本発明の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図３】図３は、従来の半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【符号の説明】
【００３６】
１…基板、１ａ，１ａ…バリ、２…ＨＤＰ酸化膜、３…酸化膜、４…シリコン窒化膜、５…開口部、６…サイドウォール膜、７ａ，７ｂ，７ｃ…溝、７ｄ…側壁面、７ｅ…底面、８…保護膜、９…ゲート絶縁膜、１０…ポリシリコン層、１１…タングステン層、１２ａ，１２ｂ，１２ｃ…ゲート電極、Ｋ…活性領域、Ｍ…埋設領域、Ｐ…マスクパターン。
【図１】
2009123998.tif 000003
【図２】
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【図３】
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