(57)【要約】【課題】トレンチトランジスタ及びその形成方法を提供する。【解決手段】半導体基板を準備する段階と、半導体基板の内部にトレンチを形成する段階と、前記トレンチの内壁にゲート酸化膜を形成する段階と、前記ゲート酸化膜の形成されたトレンチにポリシリコンを埋め立て、前記半導体基板表面よりも突出した突出部を含み、第１導電型を有するゲートを形成する段階と、前記突出部に第２導電型イオンを注入して障壁層を形成する段階と、前記半導体基板の表面に第２導電型のソース領域を形成する段階とを含むトレンチトランジスタ形成方法とした。【選択図】図１
2009065150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の内部に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート酸化膜と、
前記ゲート酸化膜の形成されたトレンチに埋め立てられ、前記半導体基板の表面上に一部突出した突出部を含み、第２導電型にドープされた突出部周辺領域を除く部分は第１導電型にドープされたゲートと、
前記トレンチの側部の半導体基板の表面に形成された第２導電型のソース領域と、を含むことを特徴とするトレンチトランジスタ。
【請求項２】
前記半導体基板は、
第１濃度の第２導電型ドレイン領域、第２濃度の第２導電型ドレイン領域及び第１導電型ボディーが積層された構造であることを特徴とする、請求項１に記載のトレンチトランジスタ。
【請求項３】
前記トレンチは、
前記第１導電型ボディー及び前記第２濃度の第１導電型ドレイン領域にわたって形成されることを特徴とする、請求項２に記載のトレンチトランジスタ。
【請求項４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする、請求項１に記載のトレンチトランジスタ。
【請求項５】
前記ゲートは、
前記突出部及び前記突出部の側部が前記第２導電型にドープされたことを特徴とする、請求項１に記載のトレンチトランジスタ。
【請求項６】
第１濃度の第２導電型ドレイン領域及び第２濃度の第２導電型ドレイン領域において、前記第１濃度が前記第２濃度よりも高いことを特徴とする、請求項２に記載のトレンチトランジスタ。
【請求項７】
半導体基板を準備する段階と、
半導体基板の内部にトレンチを形成する段階と、
前記トレンチの内壁にゲート酸化膜を形成する段階と、
前記ゲート酸化膜の形成されたトレンチにポリシリコンを埋め立て、前記半導体基板表面よりも突出した突出部を含み、第１導電型を有するゲートを形成する段階と、
前記突出部に第２導電型イオンを注入して障壁層を形成する段階と、
前記半導体基板の表面に第２導電型のソース領域を形成する段階と、
を含むことを特徴とするトレンチトランジスタ形成方法。
【請求項８】
前記半導体基板を準備する段階は、
イオン注入方式またはエピタキシャル方式で第１濃度の第２導電型ドレイン領域、第２濃度の第２導電型ドレイン領域及び第１導電型ボディーを有する半導体基板を準備することを特徴とする、請求項７に記載のトレンチトランジスタ形成方法。
【請求項９】
前記トレンチを形成する段階は、
化学気相蒸着方式によりシリコン酸化膜を前記第１導電型ボディー上部に蒸着する段階と、
前記蒸着されたシリコン酸化膜をパターニングし、トレンチの形成される領域を露出させ、それ以外の領域は覆うマスクを形成する段階と、
前記マスクを用いて前記第１導電型ボディー、及び前記第２濃度の第２導電型ドレイン領域をエッチングする段階と、
を含むことを特徴とする、請求項８に記載のトレンチトランジスタ形成方法。
【請求項１０】
前記第１導電型ボディー、及び前記第２濃度の第２導電型ドレイン領域をエッチングする段階は、
前記マスクを用いて前記第１導電型を反応性イオンエッチングして前記第２濃度の第２導電型ドレイン領域を露出させる段階と、
前記露出された第２濃度の第２導電型ドレイン領域を、前記第１濃度の第２導電型ドレイン領域が露出されないようにして反応性イオンエッチングする段階と、
を含むことを特徴とする、請求項９に記載のトレンチトランジスタ形成方法。
【請求項１１】
前記第１導電型を有するゲートを形成する段階は、
第１導電型の不純物イオンでドープしながら、半導体基板全面にポリシリコンを蒸着し、前記ゲート酸化膜の形成されたトレンチに完全に埋め立て、前記マスク上部にもポリシリコンを形成する段階と、
前記マスクが露出されるまで前記ポリシリコンをブランケットエッチングする段階と、
前記マスクを選択的に除去し、前記第１導電型ボディー表面上にポリシリコンが突出した形態のゲートを形成する段階と、
を含むことを特徴とする、請求項９に記載のトレンチトランジスタ形成方法。
【請求項１２】
前記第１導電型を有するゲートを形成する段階は、
半導体基板全面にポリシリコンを蒸着し、前記ゲート酸化膜の形成されたトレンチに完全に埋め立て、前記マスク上部にもポリシリコンを形成する段階と、
前記マスクが露出されるまで前記ポリシリコンをブランケットエッチングする段階と、
前記ブランケットエッチングされたポリシリコンに第１導電型の不純物イオンを注入する段階と、
前記マスクを選択的に除去し、前記第１導電型ボディーの表面上にポリシリコンが突出した形態のゲートを形成する段階と、
を含むことを特徴とする、請求項９に記載のトレンチトランジスタ形成方法。
【請求項１３】
前記ゲート酸化膜を形成する段階は、
熱酸化工程によって前記トレンチの側壁及び下部にゲート酸化膜を形成することを特徴とする、請求項７に記載のトレンチトランジスタ形成方法。
【請求項１４】
前記突出部に第２導電型イオンを注入して障壁層を形成する段階は、
第１濃度の第２導電型イオンを前記突出部に直角または斜線方向に注入し、前記突出部及び前記突出部の側部に前記障壁層を形成することを特徴とする、請求項８に記載のトレンチトランジスタ形成方法。
【請求項１５】
前記ポリシリコンは、前記マスクに比べて高いエッチング選択比を有することを特徴とする、請求項１２に記載のトレンチトランジスタ形成方法。
【請求項１６】
第２導電型イオンを注入して前記障壁層及び前記ソース領域を同時に形成することを特徴とする、請求項７に記載のトレンチトランジスタ形成方法。
【請求項１７】
前記突出部に第２導電型イオンを注入して障壁層を形成する時、前記第１導電型ボディーにも同時に第２導電型イオンを注入して前記ソース領域を形成することを特徴とする、請求項１４に記載のトレンチトランジスタ形成方法。
【請求項１８】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする、請求項７に記載のトレンチトランジスタ形成方法。
【請求項１９】
第１濃度の第２導電型ドレイン領域及び第２濃度の第２導電型ドレイン領域において、前記第１濃度が前記第２濃度よりも高いことを特徴とする、請求項８に記載のトレンチトランジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化物半導体（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのようなトランジスタに関するもので、特に、トレンチ（ｔｒｅｎｃｈ）形態のゲートを有するトレンチトランジスタ及びその形成方法に関する。
【背景技術】
【０００２】
一般的なトレンチトランジスタが米国特許出願ＵＳ６，５８３，０１０Ｂ２（以下、特許文献１）に“Ｔｒｅｎｃｈ  ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｏｕｒｃｅ”と言うタイトルで開示されている。同文献のトレンチトランジスタでは、ゲート−ソース（ｇａｔｅ−Ｓｏｕｒｃｅ）間オーバーラップキャパシタンス（Ｏｖｅｒｌａｐ  ｃａｐａｃｉｔａｎｃｅ）を減らすべく、図６Ａまたは図６Ｃに示すようにイオン注入し、図６Ｄに示すようなＬ字状のソース構造を実現している。
【０００３】
この方法で、ソースはゲート上端と自己整列（Ｓｅｌｆ  ａｌｉｇｎ）される方式で形成される。したがって、この方法は、ソースとゲート間オーバーラップキャパシタンスを減らしながらオーバーラップキャパシタンスのばらつきも同時に減らしうるという長所を有する。しかし、この方法は、トレンチゲートがシリコン表面よりも低く形成される場合に限って適用可能であり、トレンチゲートがシリコン表面よりも高く形成される場合には適用できないという限界があった。
【０００４】
もし、ゲート電極がシリコン表面よりも高く突出して形成される場合、一般的なＣＭＯＳトランジスタ工程と同様に、側壁(ｓｉｄｅ  ｗａｌｌ)を形成して自己整列構造のソースコンタクトを作るのに活用することができる。自己整列方法でソースとボディー（Ｂｏｄｙ）コンタクトを形成すると、素子の面積を減らしながら工程マージンを確保するのにも役立つことができる。この時、ゲート電極がシリコン表面よりも高く突出すると、ゲート抵抗を減らすのには寄与できるが、ゲート−ソース間オーバーラップキャパシタンスが増加するという問題点につながる。
【０００５】
【特許文献１】米国特許出願ＵＳ６，５８３，０１０Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の問題点を解決するためのもので、その目的は、ゲート電極が半導体基板の表面よりも高く突出した状況において、ゲート−ソース間オーバーラップキャパシタンスを減らすことができるトレンチトランジスタ及びその形成方法を提供することにある。
【０００７】
また、本発明の目的は、薄い厚さのゲート酸化膜を使用しながらも高いしきい電圧を有するトレンチトランジスタ及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明によるトレンチトランジスタは、半導体基板と、前記半導体基板の内部に形成されたトレンチと、前記トレンチの内壁に形成されたゲート酸化膜と、前記ゲート酸化膜の形成されたトレンチに埋め立てられ、前記半導体基板の表面上に一部突出した突出部を含み、第２導電型にドープされた突出部周辺領域を除く部分は第１導電型にドープされたゲートと、前記トレンチの側部の半導体基板の表面に形成された第２導電型のソース領域と、を含む。
上記の目的を達成するための本発明によるトレンチトランジスタ形成方法は、半導体基板を準備する段階と、半導体基板の内部にトレンチを形成する段階と、前記トレンチの内壁にゲート酸化膜を形成する段階と、前記ゲート酸化膜の形成されたトレンチにポリシリコンを埋め立て、前記半導体基板の表面よりも突出する突出部を含み、第１導電型を有するゲートを形成する段階と、前記突出部に第２導電型イオンを注入して障壁層を形成する段階と、前記半導体基板の表面に第２導電型のソース領域を形成する段階と、を含む。
【発明の効果】
【０００９】
以上説明した如く、本発明の実施例によるトレンチトランジスタ及びその形成方法は、第一に、ゲートとソース間にキャパシタンスを減らすことができ、ゲート駆動に必要な消耗電力を減らすことができ、第二に、ゲートとソース間のオーバーラップが自己整列方式で行われるので、ゲートとソース間のキャパシタンスの変化幅を減らし、ゲートキャパシタンスを安定的に保持でき、第三に、ゲート電極用ポリシリコンがボディーの表面よりも高く形成されるので、素子の面積を縮減しながら、工程マージンを容易に確保することができ、第四に、ＮＭＯＳＦＥＴの形成にＰ型不純物のドープされたポリシリコンを使用するので、一般的な電力用ＭＯＳトランジスタで通常使用する１ボルト〜１．５ボルト（Ｖｏｌｔ）の比較的高いしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）を有するトランジスタを形成するにおいて、より薄い厚さのゲート酸化膜を使用しながらも、ゲートとソース間のキャパシタンスが大きくなる問題点を改善でき、第五に、薄い厚さのゲート酸化膜を使用するとより高いトランスコンダクタンス（Ｇｍ）が得られるので、アナログ増幅器として好適に使用することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明によるトレンチトランジスタの実施例を、添付の図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明の実施例によるトレンチトランジスタを示す断面図である。
【００１２】
図１を参照すると、本発明によるトレンチトランジスタは、半導体基板の内部に形成されたトレンチの内壁に形成されたゲート酸化膜２０を有する。ここで、半導体基板（図示せず）に高濃度の第２導電型ドレイン領域１０、低濃度の第２導電型ドレイン領域１２ａ及び第１導電型ボディー（ｂｏｄｙ）(または、ウォール)１４ａが積層された構造において、トレンチは、低濃度の第２導電型ドレイン領域１２ａと第１導電型ボディー１４ａにわたって形成されることができる。第１導電型と第２導電型は互いに反対でありうる。例えば、第１導電型がＰ型であれば第２導電型はＮ型であり、第１導電型がＮ型であれば第２導電型はＰ型であればいい。
【００１３】
本発明によるトレンチトランジスタのゲート２２ａは、ゲート酸化膜２０の上部にトレンチを埋め立てながら半導体基板、すなわち、ボディー１４ａの表面上に突出して形成されている。この時、ゲート２２ａは、半導体基板のボディー１４ａと同じ第１導電型を有するポリシリコンによって形成されることができる。
【００１４】
すなわち、一般的にゲートがドレイン領域と同じ第２導電型を有することとは違い、本発明によるゲート２２ａは第１導電型、ドレイン領域は第２導電型を有するので、互いに反対の導電型となる。また、ゲート２２ａは、突出した部分とその近傍に障壁層３０を有する。より具体的に、障壁層３０は、突出したゲート２２ａの上部及び側部に形成されることができる。
【００１５】
また、トレンチトランジスタは、障壁層３０と同じ第２導電型を有し、トレンチの両側部においてボディー１４ａの表面に形成されたソース領域２８をさらに有することができる。ここで、ソース領域２８及び障壁層３０は、感光膜マスク２４を用いて形成されることができる。すなわち、本発明によるトレンチトランジスタは、ゲート２２ａとソース領域２８との間に障壁層３０がさらに形成されることがわかる。この時、トレンチトランジスタは、高濃度の第１導電型ボディー２６をボディー１４ａの表面にさらに用意することができる。
【００１６】
以下、図１に示す本発明によるトレンチトランジスタの形成方法の実施例を、添付の図面を参照しつつ説明する。
【００１７】
図２Ａ乃至図２Ｇは、本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【００１８】
図２Ａを参照すると、イオン注入方式やエピタキシャル（ｅｐｉｔａｘｉａｌ）方式で半導体基板（図示せず）に第１導電型ボディー１４、高濃度の第２導電型ドレイン領域１０及び低濃度の第２導電型ドレイン領域１２が形成されることができる。
【００１９】
図２Ｂを参照すると、トレンチの形成される領域を露出させ、それ以外の領域は覆うマスク１６を写真エッチング工程によってパターニングして第１導電型ボディー１４の上部に形成する。マスク１６は、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式によってシリコン酸化膜（ＳｉＯ２）を第１導電型ボディー１４の上部面に蒸着し、蒸着されたシリコン酸化膜をパターニングして形成されることができる。
【００２０】
図２Ｃに示すように、マスク１６を用いて第１導電型ボディー１４及び低濃度の第２導電型ドレイン領域１２をエッチングし、トレンチ１８を形成する。例えば、マスク１６を用いて第１導電型のボディー１４を反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）して低濃度の第２導電型ドレイン領域１２を露出させ、露出された低濃度の第２導電型ドレイン領域１２を高濃度の第２導電型ドレイン領域１０が露出されないようにして反応性イオンエッチングし、トレンチ１８を形成することができる。
【００２１】
図２Ｄに示すように、トレンチ１８の側壁及び下部に熱酸化工程などによってゲート酸化膜２０を形成する。
【００２２】
図２Ｅに示すように、トレンチ形成用マスク１６とゲート酸化膜２０の形成されている半導体基板の全面にポリシリコン２２をＣＶＤ方法などによって蒸着する。例えば、トレンチ１８にポリシリコン２２が完全に埋め立てられるように半導体基板の全面にポリシリコン２２を蒸着することができる。このポリシリコン２２の蒸着時にマスク１６の上部にもポリシリコンが蒸着されることがわかる。
【００２３】
例えば、ＣＶＤ方式の特性の上、表面に均一に薄膜が成長するので、トレンチ１８幅の半分よりも厚くポリシリコンが形成されると、トレンチ１８はポリシリコンで完全に埋め立てられ、その以降は全面に均一に上方にのみポリシリコン２２が成長することになる。
【００２４】
続いて、図２Ｆに示すように、マスク１６が露出されるまでポリシリコン２２を、例えばブランケット（ｂｌａｎｋｅｔ）エッチング方式でエッチングして除去する。この時、ポリシリコン２２は全面にわたって均一にエッチングされつつマスク１６が露出されるようになる。ポリシリコン２２は、マスク１６に対比して高いエッチング選択比を有することが好ましい。マスク１６が露出された後にもエッチングを継続することができ、この場合、トレンチ１８中のポリシリコンのみが少しずつエッチングされ、必要な厚さにポリシリコンをエッチングすることができる。
【００２５】
その後、図２Ｇに示すように、マスク１６のみを選択的に除去し、ボディー１４ａの表面上にポリシリコンが突出した形態のゲート２２ａを形成する。
【００２６】
本発明の実施例において、ゲート２２ａがボディー１４ａと同じ第１導電型を有するようにするための不純物イオン注入の工程順序は、次の通りである。
【００２７】
まず、第１導電型を有する不純物イオンとしてポリシリコン２２をドープしながら、図２Ｅに示すようにポリシリコン２２を蒸着することができる。または、図２Ｆに示すように、ポリシリコン２２をエッチングした後に、エッチングされたポリシリコン２２ａをボディー１４ａと同じ第１導電型を有する不純物イオンでドープした後に、図２Ｇに示すようにマスク１６を除去することができる。もし、ボディー１４ａがＰ型であれば、ポリシリコン２２ａをＰ型不純物でドープすれば良い。
【００２８】
以降、図１に示すように、形成されるソース領域を定義する、すなわち、ソース領域とゲートを露出させる第１感光膜パターン２４をボディー１４ａの全面に形成する。第１感光膜パターン２４を用いて、ゲート２２ａの突出した部分に高濃度の第２導電型イオンを直角または斜線方向に注入して障壁層３０を形成し、半導体基板においてボディー１４ａの表面に高濃度の第２導電型イオンを注入してソース領域２８を形成する。ソース領域２８を形成する時と障壁層３０を形成する時に、同じ濃度の同じ第２導電型のイオンが注入されることがわかる。この時、チルトイオン注入法を用いて、ゲート２２ａの突出した部分の側面にも第２導電型イオンが注入されるようにして障壁層３０を形成することができる。
【００２９】
このように、ソース領域２８及び障壁層３０が形成された後、第１感光膜パターン２４を除去し、他の第２感光膜パターン（図示せず）を形成し、この第２感光膜パターンを用いて高濃度の第１導電型ボディー２６を形成することができる。ここで、障壁層３０とソース領域２８よりも高濃度の第１導電型ボディー２６を先に形成しても良い。
以降、図示してはいないが、ゲート２２ａの障壁層３０とソース領域２８を含む半導体基板の全面に絶縁層（図示せず）を蒸着し、絶縁層でゲートとソースコンタクトのためのホール（図示せず）を形成し、形成されたホールにタングステンのような金属を埋め立て、ゲートコンタクト（図示せず）及びソースコンタクト（図示せず）を形成することができる。この時、一般的なＣＭＯＳ工程と同様に、ゲート電極に側壁を形成し、ゲート２２ａの突出した部分を用いて自動整列方式で自己整列されたソースコンタクト形成することができる。
【００３０】
もし、本発明によるトレンチトランジスタがＮＭＯＳＦＥＴである場合、高濃度のＰ型不純物をポリシリコンなどにドープしてゲート２２ａを形成し、高濃度のＮ型不純物を注入してソース領域２８と障壁層３０を同時に形成する。
【００３１】
このように、Ｎ＋ソース領域２８に隣接したゲート２２ａ部分がＮ型不純物で高くドープされると、Ｐ型ゲート２２ａとＮ＋ソース２８間に障壁層３０が形成され、結果としてＮ＋ソース２８とＰ＋ゲート２２ａ間の間隔が広まる効果が発生する。したがって、ゲート−ソース間オーバーラップキャパシタンス（Ｏｖｅｒｌａｐ  Ｃａｐａｃｉｔａｎｃｅ）が減少する。また、ソースとゲート間オーバーラップが自己整列（Ｓｅｌｆ  ａｌｉｇｎ）方式で行われるので、オーバーラップキャパシタンスのばらつきも減少することができる。
【００３２】
図３は、ボディーとゲートの導電形態が異なる場合のエネルギーバンドダイヤグラムを示し、図４は、ボディー１４ａとゲート２２ａの導電形態が同一である場合のエネルギーバンドダイヤグラムを示す。Ｅｃは、伝導帯域（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）のエネルギーレベルを示し、Ｅｖは、価電子帯域（ｖａｌｅｎｃｅ  ｂａｎｄ）のエネルギーレベルを示す。
【００３３】
図３は、Ｎ型トレンチＭＯＳトランジスタにおいてＰ型ボディーとＮ＋ゲートを使用した時のエネルギーバンドダイヤグラムで、ゲート酸化膜４０を基準にして両側のフェルミレベル（Ｆｅｒｍｉ  Ｌｅｖｅｌ）が平衡しているというのは、外部電源が印加されていないことを意味する。外部電源を印加しない平衡状態で、仕事関数（Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）が相互に異なるＰボディーとＮ＋ゲート間においてフェルミ（Ｆｅｒｍｉ）エネルギーレベルＥＦが一致しなければならないので、Ｐボディーの表面には若干の空乏（Ｄｅｐｌｅｔｉｏｎ）領域が形成され、ゲート酸化膜４０に電場が形成される。ＰボディーとＮ＋ゲート間の仕事関数差によって形成される空乏領域は、トランジスタのチャンネルが容易に形成されるようにするという役割を果たす。すなわち、平衡状態で空乏領域が形成されていない場合に比べて、低いゲート電圧を印加してもチャンネルが容易に形成される。
【００３４】
一方、図４では、ボディー１４ａとゲート２２ａの不純物が同じＰ型となっているため、外部から電圧を印加しないと空乏領域は形成されない。シリコン基板を基準にしてゲート２２ａに電圧を印加するとまず空乏領域が形成され、より高い電圧に達するとチャンネル反転に到達する。したがって、図４に示す本発明の場合、図３に示す従来に比べて、より高い電圧をゲート２２ａに印加してこそチャンネルが形成される。
【００３５】
他の側面からこの現象を解析してみると、図４に示すトランジスタのしきい電圧を図３のそれと同じ値にするためには、ゲート酸化膜２０の厚さをより薄くしなければならないということを意味する。ゲート酸化膜２０の厚さが薄い場合、ゲート電圧の増加によるチャンネル電荷増加量が増えるので、トランジスタのトランスコンダクタンス（Ｇｍ＝ｄＩＤ／ｄＶＧ）が高まることになる。これは、トランジスタの増幅能力が向上したことを意味し、よって、本発明によるトランジスタはアナログ増幅器として使用するのに適している。
【００３６】
また、本発明によるトレンチトランジスタの形成方法によれば、一つの半導体基板に複数のＰ型またはＮ型ＭＯＳＦＥＴを形成しても良く、一つの半導体基板に一つ以上のＮ型とＰ型ＭＯＳＦＥＴを同時に形成しても良いことはもちろんである。
【００３７】
以上の具体的な実施例及び添付の図面に本発明が限定されることはなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明白である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例によるトレンチトランジスタを示す断面図である。
【図２Ａ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｂ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｃ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｄ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｅ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｆ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図２Ｇ】本発明の実施例によるトレンチトランジスタ形成方法を示す工程断面図である。
【図３】ボディーとゲートの導電形態が異なる場合のエネルギーバンドダイヤグラムである。
【図４】ボディーとゲートの導電形態が同一である場合のエネルギーバンドダイヤグラムである。
【符号の説明】
【００３９】
１０  高濃度の第２導電型ドレイン領域、  １２  低濃度の第２導電型ドレイン領域、  １４  第１導電型ボディー、  １６  トレンチ形成用マスク、  １８  トレンチ、  ２０  ゲート酸化膜、  ２４  感光膜マスク、  ２６  高濃度の第１導電型ボディー、  ２８  ソース領域、  ３０  障壁層、  ４０  ゲート酸化膜。
【図１】
2009065150.tif 000003
【図２Ａ】
2009065150.tif 000004
【図２Ｂ】
2009065150.tif 000005
【図２Ｃ】
2009065150.tif 000006
【図２Ｄ】
2009065150.tif 000007
【図２Ｅ】
2009065150.tif 000008
【図２Ｆ】
2009065150.tif 000009
【図２Ｇ】
2009065150.tif 000010
【図３】
2009065150.tif 000011
【図４】
2009065150.tif 000012