(57)【要約】【課題】  この発明は、半導体集積回路および印刷配線基板において、半導体集積回路のチップ上のインバータのスイッチング速度に匹敵する電気による超高速での情報処理や信号伝送を可能とするとともに、オンチップインバータのスイッチング動作に近する不要電磁波の発生と漏洩、オンチップインバータへの不要電磁波の侵入を抑圧する。 【解決手段】  回路システムを構成するスイッチング回路の機能を孤立電磁波の励起作用とし、前記スイッチング回路に接続される電源分配回路に、特性インピーダンスが信号伝送用線路に比べて充分低く誘電体近傍での損失が比較的大きい低インピーダンス損失線路を使用する。前記低インピーダンス損失線路を半導体集積回路に用いる場合はインターコネクトの最上部に従来の電源・グランドメッシュに代えて使用し、印刷配線基板上に用いる場合は半導体集積回路の電源端子の直近に搭載するのが好ましい。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
信号出力端子と、直流受電端子と、スイッチング素子と、前記信号出力端子と前記スイッチング素子との間に接続される信号線路と、前記直流受電端子と前記スイッチング素子との間に接続される電源線路とから構成されるスイッチング回路または、前記直流受電端子または前記電源線路の全て又は一部を共有する複数の前記スイッチング回路から成るスイッチング回路グループにおいて、該スイッチング回路の挙動を前記スイッチング素子が励起する孤立電磁波と見なした上で、前記電源線路の特性インピーダンスが前記信号線路の特性インピーダンス以下であって、前記電源線路の一部または全てに低インピーダンス損失線路が使用され、該スイッチング素子によって励起される孤立電磁波に近似出来る正弦波の周波数における該低インピーダンス損失線路の特性インピーダンスが、前記信号線路の特性インピーダンスおよび前記電源線路の前記スイッチング素子に接続されている部分の特性インピーダンスの1/10以下であり、前記周波数における該低インピーダンス損失線路の減衰定数が102
[nep/m]（ネパー/メートル）以上であることを特徴とする、電源分配回路
【請求項２】
請求項１記載の電源分配回路において、前記電源線路の特性インピーダンスが前記信号線路の特性インピーダンス以下であって、前記電源線路の一部または全てに低インピーダンス損失線路が使用され、前記スイッチング回路または前記スイッチング回路グループの最高繰り返し動作周波数の第５次高調波以下で10MHz以上の周波数帯域における該低インピーダンス損失線路の特性インピーダンスが、前記信号線路の特性インピーダンスおよび前記電源線路の前記スイッチング素子に接続されている部分の特性インピーダンスの1/100以下であり、前記周波数における該低インピーダンス損失線路の減衰定数が102
nep/m（ネパー/メートル）以上であることを特徴とする、電源分配回路
【請求項３】
請求項１から請求項２記載の電源分配回路において、前記スイッチング素子は、トランジスタに代表される半導体素子、リレー、開閉器、スイッチに代表される機械接点素子、磁性体素子、誘電体素子、および放電素子であることを特徴とする、電源分配回路
【請求項４】
請求項１から請求項３記載の電源分配回路において、前記低インピーダンス損失線路が、導体、その上に絶縁体、その上に半導体、およびその上に導体を配置した積層構造で構成されることを特徴とする、電源分配回路
【請求項５】
請求項１から請求項４記載の電源分配回路において、前記低インピーダンス損失線路を構成する前記半導体が、10 [S/m]（ジーメンス/メートル）以上の導電率を有する無機半導体または導電性高分子であることを特徴とする、電源分配回路
【請求項６】
請求項１から請求項５記載の電源分配回路において、前記低インピーダンス損失線路を構成する前記半導体が、二酸化マンガン、ポリアセチレン、ドーピング処理ポリアセン、ポリチオフェン、ポリピロール、またはポリフェニレンビニレンであることを特徴とする、電源分配回路
【請求項７】
請求項１から請求項６記載の電源分配回路において、前記低インピーダンス損失線路が、物理学的または化学的処理によって凹凸を形成した表面または平坦な表面に不動態処理によって酸化皮膜が形成された弁金属板と、該酸化皮膜上に形成される前記半導体の薄膜と、該半導体薄膜上に形成される金属箔または、該半導体薄膜上に導電性接着剤によって貼付される金属板とで構成されることを有することを特徴とする、電源分配回路
【請求項８】
請求項１から請求項７記載の電源分配回路において、前記低インピーダンス損失線路が、少なくとも、前記金属板間に印加される最大電圧に耐えることの出来る最小限の厚さの前記絶縁体と、請求項１または請求項２記載の前記低インピーダンス損失線路の特性インピーダンス値以下とすることの出来る加工可能な限り小さい幅を有するとともに、前記低インピーダンス損失線路に印加される直流電流によって生じる電圧降下や温度上昇が、該低インピーダンス損失線路並びに前記スイッチング回路の機能や性能を阻害することのない長さと断面積を有する前記導体とで構成されることを特徴とする、電源分配回路
【請求項９】
請求項１から請求項８記載の電源分配回路において、前記低インピーダンス損失線路が、印刷配線基板上に搭載、印刷配線基板内に埋設、または半導体チップ上に形成されることを特徴とする、電源分配回路
【請求項１０】
請求項１から請求項９記載の電源分配回路において、前記低インピーダンス損失線路が、階記低インピーダンス損失線路を構成する前記弁金属板の線路長方向の両端に少なくとも１個ずつの正極端子を、該低インピーダンス損失線路を構成する前記金属板の線路長方向の両端に少なくとも１個ずつの負極端子をそれぞれ備える構造の部品であることを特徴とする、電源分配回路
【請求項１１】
請求項１から請求項１０記載の電源分配回路において、前記低インピーダンス損失線路が、前記電源線路の前記スイッチング素子に可能な限り近い位置を一端として、前記電源線路の全てまたは途中までの間に挿入されることを特徴とする、電源分配回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源分配回路に関し、特に、低インピーダンス損失線路を使用する電源分配回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化および高速化が進んでいる。非特許文献１によると2008年は58nmテクノロジノード（MPU/ASICのメタルピッチの1/2）であって、このときの高性能ロジック集積回路中のNチャネル型電界効果トランジスタの最小立ち上り時間（ゲートディレー：τ）は0.55ピコ秒（ps）である。非特許文献1によると、オンチップインバータを構成するPチャネル型電界効果トランジスタのゲートディレーはNチャネル型電界効果トランジスタのゲートディレーの2倍から2.5倍とされているので、オンチップインバータのゲートディレーは約1.3psとなる。
【０００３】
非特許文献２によると、ゲートディレーが1.3psのオンチップインバータは、245GHzの正弦波の半波形に相当する孤立電磁波を励振する。この時の孤立電磁波の波長は0.34mmである。半導体集積回路上のインターコネクト構造は伝送線路構造になっていないことや、前記オンチップインバータが孤立波を励起するサイクルはランダムであるため、孤立波によって発生する連続波は、直流に近い周波数からクロック周波数の数次高調波までの非常に広い周波数帯域に亘ると考えられる。
【０００４】
半導体集積回路の信号品質（シグナルインテグリティ）の確保のために、配線間のクロストーク、電源電圧過渡変動、高周波電源ノイズ、基板ノイズ（サブストレートノイズ）への対策が行われてきている。この内、電源電圧過渡変動を含む電源ノイズは、半導体集積回路のスイッチング動作に伴う電源電流の変化に電源分配回路からの電荷の供給が追従できないために生じる電源電圧の変動であると考えられている。プリント基板上での電源電圧の変動は供給を受ける半導体集積回路全体の安定動作やシグナルインテグリティに影響を及ぼす共通ノイズ（コモンモードノイズ）の一種であるために論理回路での誤り修正機能が有効に機能しない。このため、電源ノイズへの対策は回路設計上深刻な課題となっている。
【０００５】
半導体集積回路メーカでは、前記電源ノイズの低減対策のために、印刷配線基板上に多くの種類のコンデンサを大量に使用することを推奨する一方、半導体集積回路メーカとしても半導体集積回路パッケージ内およびチップ上の電源分配回路に多くのデカップリングコンデンサを使用しているが、電源ノイズが原因となっているシグナルインテグリティ問題はもとよりEMC問題も解決されていない。
【０００６】
数メガヘルツ以上の帯域におけるコンデンサのインピーダンス特性の測定には、ネットワークアナライザまたはネットワークアナライザの原理を応用した４端子のインピーダンスアナライザが使用されている。IT機器を支えるディジタル回路において、コンデンサは、圧倒的に電源分配回路のデカップリングコンデンサとして使われることが多いこともあって、DUT（device
under test）としてのコンデンサは測定系の線路に並列に接続されて測定される。
【０００７】
非特許文献３によれば、前記測定法によるコンデンサの端子インピーダンス（ZC）は散乱行列（scattering matrix）を構成する透過係数S21から求めることが出来るとされている。測定系のケーブルの特性インピーダンス（Z0）が50Ωであって、S21が１よりかなり小さい場合は、次式のようにZC とS21の関係はさらに簡略化される。なお、コンデンサの場合のように測定系のケーブルの線路の特性インピーダンスに比べてDUTの端子インピーダンスが非常に小さい場合は、反射係数S11による端子インピーダンス測定法は誤差が大きくなる。
【０００８】
【数１】
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【０００９】
式(1)にS21の測定値を代入してインピーダンス特性を求めると、市販されているコンデンサは、共振点と呼ばれるインピーダンスが最小となる周波数を有するとされている。共振点以下の周波数帯域においては周波数に比例してインピーダンス値が減少するほぼ理想的なインピーダンス特性を示すが、共振周波数以上ではインピーダンスが周波数に比例して増加するリアクタンス特性を示すことが確認される。この理由は、コンデンサにはリード線、端子、および電極がありこの部分は等価直列インダクタンス（ESL）として作用するためと考えられている。さらに前記共振点のインピーダンスは等価直列抵抗（ESR）によって決まると考えられている。
【００１０】
以上に述べた従来の考え方に基づいてコンデンサメーカや、情報技術装置関連メーカでは種々の取り組みを行っている。コンデンサメーカでは、特に半導体集積回路の近傍の印刷配線基板搭載用として、ESLやESRを小さくするためのリードの無い表面実装形状での小型化、コンデンサの導体抵抗や誘電体損失の低減、共振周波数を高くするための比較的小容量のコンデンサの品揃え等を進めている。一方、情報技術装置関連のメーカでは、大きさと静電容量値の異なる多種のコンデンサを多数組み合わせて印刷配線基板上に搭載している。
【００１１】
印刷配線基板上の電源分配回路は直流電圧低下を最小にするとともに平板キャパシタを形成してコンデンサでは不可能なギガヘルツ以上の帯域での低インピーダンス化を実現するために
、印刷配線基板の電源層とグランド層は平板のままとされている。しかし、平板上に搭載する数百個以上のコンデンサのそれぞれの最適な容量値と最適な配置を決定する方法は、高性能コンピュータを使用しても不可能なほど複雑であり現在に至っても確立されていない。
【００１２】
従来の電源分配回路の設計法については、下記の特許文献や非特許文献に記載されている。その要点は後述される。
【特許文献１】特開２００１−３６０１５
【特許文献２】特開２００１−３５８２９４（Ｐ２００１−３５８２９４Ａ）
【特許文献３】特願２００１−２０９９１０（Ｐ２００１−２０９９１０）
【特許文献４】特開２００２−１２４６３６（Ｐ２００２−１２４６３６Ａ）
【特許文献５】特開２００２−２８８２５３（Ｐ２００２−２８８２５３Ａ）
【特許文献６】特開２００３−１５８１８８（Ｐ２００３−１５８１８８Ａ）
【特許文献７】特開２００３−２４９５５９（Ｐ２００３−２４９５５９Ａ）
【特許文献８】特願２００３−２１２２０（Ｐ２００３−２１２２０）
【特許文献９】特開２００４−５５９５４（Ｐ２００４−５５９５４Ａ）
【特許文献１０】特開２００４−１１９７０９（Ｐ２００４−１１９７０９Ａ）
【特許文献１１】特開２００４−２０７２７１（Ｐ２００４−２０７２７１Ａ）
【特許文献１２】特開２００４−３１１９９７（Ｐ２００４−３１１９９７Ａ）
【特許文献１３】特開２００５−１０１６４９（Ｐ２００５−１０１６４９Ａ）
【特許文献１４】特開２００５−１１６５８７（Ｐ２００５−１１６５８７Ａ）
【特許文献１５】特開２００５−１６７０３９（Ｐ２００５−１６７０３９Ａ）
【特許文献１６】特開２００５−１７５００３（Ｐ２００５−１７５００３Ａ）
【特許文献１７】特開２００５−２５０７３６（Ｐ２００５−２５０７３６Ａ）
【特許文献１８】特開２００５−３３２９７９（Ｐ２００５−３３２９７９Ａ）
【特許文献１９】特開２００６−４０９６２（Ｐ２００６−４０９６２Ａ）
【特許文献２０】特開２００６−５３８２９（Ｐ２００６−５３８２９Ａ）
【特許文献２１】特開２００６−２６９９４５（Ｐ２００６−２６９９４５Ａ）
【特許文献２２】特願２００５−１２６４８１（Ｐ２００５−１２６４８１）
【特許文献２３】特開２００６−３２４４８５（Ｐ２００６−３２４４８５Ａ）
【特許文献２４】特開２００６−３２４７０１（Ｐ２００６−３２４７０１Ａ）
【特許文献２５】特開２００７−１３２１１（Ｐ２００７−１３２１１Ａ）
【特許文献２６】特開２００７−８１１３２（Ｐ２００７−８１１３２Ａ）
【特許文献２７】特開２００７−１４２２８２（Ｐ２００７−１４２２８２Ａ）
【特許文献２８】特開平１１−１６８１７７
【特許文献２９】特開平５−９０５２４
【特許文献３０】特開平６−１７７２６７
【特許文献３１】特開平１０−１２８２５
【特許文献３２】特開平１０−２７０６４３
【特許文献３３】特開平１１−１６８１７７
【特許文献３４】特開平１１−２６０９０９
【特許文献３５】特開平６−５３０４８
【特許文献３６】特許第３２６７２７４号
【特許文献３７】特開２００２−３３５１０７
【特許文献３８】特許第３２３２５６２号
【特許文献３９】特開２００２−１６４７６０
【特許文献４０】特許第３６７４６９３号
【特許文献４１】特開２００４−４８６５０
【非特許文献１】The International Technology Roadmap For Semiconductors（ITRS）2007Edition, http://www.itrs.net/Links/2007ITRS/Home2007.htm.
【非特許文献２】HirokazuTohya, Noritaka Toya, “A Novel Design Methodology of the On-Chip PowerDistribution Network Enhancing the Performance and Suppressing EMI of the SoC”,IEEE, ISCAS 2007, pp. 889- 892, 2007.
【非特許文献３】株式会社  村田製作所編  「セラミックコンデンサの基礎と応用」, オーム社, 2003.
【非特許文献４】Mahadevan Suryakumar, 他著  「Power Delivery ValidationMethodology and Analysis for Network Processors」, IEEE, ECTC’04, pp. 589- 592,2004.
【非特許文献５】Theodore M. Zeeff, Andrew Ritter, Todd H. Hubing, and Thomas Van Doren著 「Analysis of a Low-Pass Filter Employing a4-Pin Capacitor」, IEEE TRANSACTIONS ON ELECTROMAGNETICCOMPATIBILITY, VOL.47, NO.1, pp. 202-205, 2005.
【非特許文献６】Keng L. Wong, Tawfik Rahal-Arabi, Matthew Ma, and Greg Taylor著    「EnhancingMicroprocessor Immunity to Power Supply Noise With Clock-Data Compensation」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.41, NO.4, pp. 749-758, 2006
【非特許文献７】LarryD. Smith, Raymond E. Anderson,Douglas W. Forehand, Thomas J. Pelc, and Tanmoy Roy著  「Power distributionsystem design methodology and capacitor selection for modern CMOS technology」, IEEE Transactions on Advanced Packaging 、 Volume 22,  Issue 3,pp. 284-291, 1999.
【非特許文献８】Alex Waizman著「CPU power supply impedance profile measurement using FFT and clockgating」, IEEE Electrical Performance of Electronic Packaging 2003, pp. 29-32, 2003.
【非特許文献９】JinseongChoi, Lixi Wan, Swaminathan, M.; Beker, B and Master, R著  「Modeling of realistic on-chip power grid using theFDTD method」、IEEE Electromagnetic Compatibility 2002, Volume 1, pp-238-243,Aug. 2002.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点の第１は、特許文献１に関する。特許文献１は、電源電圧を安定させ、電源と接地電源（GND）間のノイズをデカップリングするための機能を、P形シリコン基板と、前記P形シリコン基板上に形成されたボトムNウェル領域と、前記ボトムNウェル領域上に形成され、互いに隣接する第１のNウェル領域と第１のPウェル領域と、前記第１のNウェル領域上に形成された第１の電極と、前記第１のPウェル領域上に形成された第２の電極とを備え、前記第１のNウェル領域と前記第１のPウェル領域との接触面、および前記第１のPウェル領域と前記ボトムNウェル領域との間に形成される電源電圧−接地電圧間のキャパシタによって構築している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００１４】
解決しようとする問題点の第２は、特許文献２に関する。特許文献２は、スタンバイ状態から復帰して通常の動作状態に移行する際に発生するチップ内の電源ノイズを抑制するために、スタンバイ状態に関連して制御されるスイッチ側の接続をオン・オフするための付加的なスイッチを設け、前記スイッチがオンしている間にコンデンサを充電し、前記スイッチがオフした場合には前記付加的なスイッチをオフにして前記容量部に充電された電荷が保持し、スタンバイ状態から復帰する際に、前記スイッチを再度オンすると共に前記付加的なスイッチをも再度オンして電荷を放出するように回路を構成している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００１５】
解決しようとする問題点の第３は、特許文献３に関する。特許文献３は、チップ処理スピードを最適化し、処理されるデータ量を増加するために、チップ表面のスペースを有効に使用するためのデカップリングキャパシタ及びOPC構造を統合する半導体チップ構造及び方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００１６】
解決しようとする問題点の第４は、特許文献４に関する。特許文献４は、集積回路とデカップリングキャパシタを備えた半導体装置に関し高駆動周波数の半導体集積回路の電源ノイズを低減し大容量のデカップリングキャパシタの内蔵を可能にするために、半導体基板に形成された半導体素子と、半導体素子及び前記半導体基板の上に形成された第１絶縁膜と、第１絶縁膜の上に形成された第１電源系配線、第２電源系配線及び信号系配線を有する多層配線構造と、第１及び第２電源系配線と信号系配線の上に形成される第２絶縁膜と、第２絶縁膜の上に形成されて第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極と、第１電極の上に形成されるデカップリングキャパシタの第１誘電体膜と、第１誘電体膜上に形成されて第２電源系配線に電気的に接続されるデカップリングキャパシタの第２電極とを有する構造でデカップリングキャパシタを形成している。
【００１７】
特許文献４において、デカップリングキャパシタが接続されている半導体集積回路の電源系のインピーダンスZ1 を、電源系のインダクタンスL、電源系の容量C、電源系の直流抵抗Ｒで、Z1
= 2πfL + (1/2πfC)+ R  の式で決まるとしており、この式から電源系のインピーダンスＺ1 を低くするためにはデカップリングキャパシタの低インダクタンス化と大容量化が必要としている。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００１８】
解決しようとする問題点の第５は、特許文献５に関する。特許文献５は、特定用途向け集積回路（ASIC）や、マイクロプロセッサなど他の先進・複雑な半導体集積回路デバイスの半導体設計における電源およびデバイス閾値（すなわちターンオン）電圧の低下により生じている雑音への感度の低下を軽減するための対策を効果的に行うためにパワーグリッド毎に必要なデカップリングコンデンサの容量値を最適化する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００１９】
解決しようとする問題点の第６は、特許文献６に関する。特許文献６は、半導体装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体装置およびそのパターン生成のための方法に関するものであり、レイアウトパターン上での空き領域を探し、この空き領域にコンデンサを形成することによるバイパスコンデンサ容量の増大、バイパスコンデンサの形状の変更、インダクタンスセルの挿入、また動作周波数特性に応じてのバイパスコンデンサの使い分けを行うようにしたものである。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２０】
解決しようとする問題点の第７は、特許文献７に関する。特許文献７は、半導体集積回路におけるチップ面積の増加や高速動作による電源ノイズによる回路の誤動作を防止するために、多層配線の並走配線間容量を複数の配線層にわたって構成し、VDD、VSS配線を交互に接続することにより、大きなデカップリング容量をオンチップで作る方法を示している。しかしデカップリングに関するこのアイデアは、配線層配線シート抵抗値と配線間容量との時定数を充分小さくできるため十分に応答性に優れているとしていると評価しデカップリング容量の最大値を設定している点が電源デカップリング回路の構成条件に反する他、本文献に示されている設計法ならびに解析法が半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２１】
解決しようとする問題点の第８は、特許文献８に関する。特許文献８は、半導体素子（スイッチング素子）のスイッチング動作に伴って誘起される電磁波を原因とする、半導体集積回路内やパッケージ内、又は印刷配線基板内での誘導干渉や信号ケーブルや機器からの電磁放射等の電磁干渉問題を低減するために、該透過率が“0”と見なされ、電磁波の周波数が10〜100GHzの周波数帯域に含まれる場合の配線容量が100pF以上である線路素子に関する技術を提供している。
【００２２】
特許文献８において、線路素子のインピーダンスを集中定数素子であるコンデンサのインピーダンスを求める式で求めている。配線容量を100pF以上とするために絶縁膜を薄くし、これによって線路の透過率が小さくなることをデータで示して配線用容量値を小さくすることを目的とした各種手法を示しているが、電磁波理論または伝送線路理論に基づく前記式(8)から、配線容量を他の回路パラメータに比べて大きくすることによって透過率を低減させることは不可能である。以上のようにこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２３】
解決しようとする問題点の第９は、特許文献９に関する。特許文献９は、ASIC型半導体集積回路において、EMIノイズ低減のためのデカップリング容量となる拡散層を共通に使用した電源容量セルと、配線層の変更によりNAND、NOR、フリップフロップを含む回路が構成できる機能ブロックセルを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により所望のEMIノイズ低減とリワークビリティとを持たせることの出来る半導体集積回路およびそのレイアウト方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２４】
解決しようとする問題点の第１０は、特許文献１０に関する。特許文献１０は、半導体基板上に電源配線とグランド配線とでデカップリングコンデンサを形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２５】
解決しようとする問題点の第１１は、特許文献１１に関する。特許文献１１は、電源に並列にデカップリング容量を接続することにより電源ノイズを低減し、電源電圧の変動を抑制し電源ノイズ及び電源電圧変動に起因する半導体集積回路の誤作動を防止するために、ＳＯＩ基板の一部に形成され前記支持基板よりも抵抗率が低い半導体領域を外部の電源に接続して、電源電位を印加することにより、この半導体領域にノイズを吸収させ、半導体層に形成される集積回路をノイズから守ると共に、この集積回路から発生するノイズが他の集積回路に伝搬することを防止する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２６】
解決しようとする問題点の第１２は、特許文献１２に関する。特許文献１２は、高性能マイクロプロセッサの信号品位を向上させるとともにシステムの信頼性を確保するために、デカップリングコンデンサ容量＝電流スパイクδI×時間／（δV電圧ノイズ）から求められる容量値の新規な半導体デキャップ・トレンチ・キャパシタ（DTC）を、シリコン基板上の埋め込み酸化物層と、埋め込み酸化物層の上を覆ってシリコン層によって形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２７】
解決しようとする問題点の第１３は、特許文献１３に関する。特許文献１３は、半導体回路のデカップリング回路に必要な低インピーダンス特性を数百MHz以上、望ましくは数＋GHz以上まで確保するために、電源電流が流れる電源配線と接地電位となる接地配線とが絶縁層を間に挟んで形成された複数の線路を有する半導体回路であって、特性インピーダンスが前記線路よりも小さく、前記線路間に接続されて、電源電流を伝送させる線路素子を提供しているが、線路素子の性能である透過係数と反射係数を求める式は線路素子を集中定数素子と見なす簡略式で求めている。線路を集中定数で表すことは、電磁波理論または伝送線路理論に反している。
【００２８】
特許文献１３において、線路素子のデカップリング有効周波数の最低周波数をf、波長をλ、線路の比誘電率をεとすると、線路長はλ／4／√ε以上必要であるので、該線路素子の実効線路長を長くすべきであり、かつ、線路素子の特性インピーダンスZcは0.3Ω以下にする必要があるとした上で、ポリシリコンパターニングして凹凸を形成した上に線路構造を形成する方法を提供しているが、半導体回路中の９割以上を占めるデータ信号の繰り返し周波数の下限は数Hzであることも多いという事実の存在にもかかわらず、最低周波数を上記数百MHz、または数＋GHzとする電磁波理論または伝送線路理論に基づく根拠は示されていない。以上のようにこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００２９】
解決しようとする問題点の第１４は、特許文献１４に関する。特許文献１４は、アナログ−ディジタル変換回路あるいはディジタルアナログ変換回路を内蔵した半導体装置のように、アナログ回路ブロックとディジタル回路ブロックとを有する半導体装置において、アナログ回路ブロックおよびディジタル回路ブロックのいずれか少なくとも一方の周囲の一部もしくは全部を囲むように配置し、かつデカップリングコンデンサ一体型配線を構成する電源配線およびグランド配線の少なくとも一方を半導体基板に接続することによりデカップリングコンデンサ一体型ガードバンドを構成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３０】
解決しようとする問題点の第１５は、特許文献１５に関する。特許文献１５は、90nm世代以降の半導体装置における微細化と回路の大規模化や高周波化うチップ上の電源ノイズが指数関数的な増大を抑制するために、半導体基板と、前記半導体基板の通常セル領域において櫛形のパターンに形成されたゲート電極と、前記半導体基板の前記空き領域において櫛形のパターンに形成されたダミーゲート電極と、前記ダミーゲート電極の少なくとも一部と前記半導体基板の間の静電容量から前記半導体装置の電源のデカップリングキャパシタを構成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３１】
解決しようとする問題点の第１６は、特許文献１６に関する。特許文献１６は、半導体集積回路の高速化、高集積化が進んでいる。半導体集積回路の高速化、高集積化に伴う、電源電圧降下（IR-DROP）によるトランジスタの動作速度の低下、回路の動作周波数の低下、されには電源電圧が下がることによりノイズマージンが低下しデータのミスラッチ等による回路の誤動作等の問題を解決するために、容量値とリーク電流値が制御可能でかつ応答性のよいデカップリングコンデンサに関する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３２】
解決しようとする問題点の第１７は、特許文献１７に関する。特許文献１７は、プロセッサの負荷に応じて電源電圧と動作周波数を適応的に変化させる技術であるDVＳ(Dynamic Voltage
Scaling)技術に関し、外部から電源電圧変化させると、プロセッサチップ電源ピンに接続されている数十μＦ程度の比較的大きな外部デカップリング容量のために電源電圧の遷移時間が比較的長くなる（具体的には、数十μｓから数百μｓ程度）という不都合を改善するために、プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを選択する電源電圧決定手段を有する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３３】
解決しようとする問題点の第１８は、特許文献１８に関する。特許文献１８は、半導体集積回路装置動作に伴う動的な電圧変動（動的IRドロップ）による動作不良を防止するための設計方法に関し、デカップリングコンデンサの挿入位置と容量を適正に調整するために行われている、IRドロップ解析、EMIシミュレーションによる半導体集積回路全域の検証と最適化作業における計算処理の高負荷と長期設計期間を改善するためのデカップリング素子の配置法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３４】
解決しようとする問題点の第１９は、特許文献１９に関する。特許文献１９は、半導体装置における高速化及び大規模化時の安定動作を確保するための半導体装置の高電位側電源配線と低電位側電源配線との間にデカップリング容量による電源ノイズの低減手法に関し、半導体装置内の単位エリア毎にデカップリング容量を確保しながら、デカップリング容量の配置作業を効率よく行い得るデカップリング容量の配置方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３５】
解決しようとする問題点の第２０は、特許文献２０0に関する。特許文献２０は、半導体チップ上でのデカップリング技術に関し、入力電圧を降圧して内部負荷回路に供給する電圧レギュレータに加えて、入力電圧を、電圧レギュレータを通さずに内部負荷回路に供給するためのパススイッチをICチップに内蔵し、電圧レギュレータの構成として、負荷変動に対する応答速度を特別に速くできる回路方式を採用することにより、ICチップ内の内部負荷回路に生じる寄生容量程度の小さな容量値でもノイズ成分をバイパスすることができるようにする技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３６】
解決しようとする問題点の第２１は、特許文献２１に関する。特許文献２１は、従来よりも電気的ノイズを低減することを目的とする、半導体集積回路のレイアウト設計方法に関し、 ファンクションブロックの配置と空き地となっている領域にオンチップキャパシタを配置する際の効率的な手法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３７】
解決しようとする問題点の第２２は、特許文献２２に関する。特許文献２２は、デカップリングキャパシタの周波数特性を改善して電源ラインの電圧低下を抑制して安定させるとともに、デカップリングキャパシタ配置の面積効率の低下を抑制した半導体装置を提供することを目的とする、MOS構造を有するデカップリングキャパシタの構成方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３８】
解決しようとする問題点の第２３は、特許文献２３に関する。特許文献２３は、回路が密集した領域であっても、デカップリング容量値の確保が十分に行える半導体集積回路並びにその設計方法および製造方法を実現することを目的に、スタンダードセルライブラリ内に予め用意されたスタンダードセルに、スタンダードセルの機能を果たす素子以外にも、電源電位配線と接地電位配線に接続されたデカップリングキャパシタを含ませることによって、個々のスタンダードセルがデカップリングキャパシタを有しているので回路が密集した領域であってもデカップリング容量値の確保を十分に行うことの出来る技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００３９】
解決しようとする問題点の第２４は、特許文献２４に関する。特許文献２４は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波、高速特性に優れた大きなデカップリング容量を形成できるようにすることを目的とし、多層配線の並走配線間容量を複数の配線層にわたって構成し、VDD、VSS配線を交互に接続することにより、大きなデカップリング容量をオンチップで作る方法を示している。しかしデカップリングに関するこのアイデアは、配線層配線シート抵抗値と配線間容量との時定数を充分小さくできるため十分に応答性に優れているとしていると評価しデカップリング容量の最大値を設定している点が電源デカップリング回路の構成条件に反する。また、このアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４０】
解決しようとする問題点の第２５は、特許文献２５に関する。特許文献２５は、CMOS 半導体集積回路において小さいチップ面積を維持しながら電源ノイズを抑制することを目的とし、ゲート電極が前記第１の接地配線に接続され、ソース・ドレイン拡散層が第１の電源配線に接続されたPチャネル型MOSトランジスタによって形成される第１のデカップリング容量とゲート電極が第１の電源配線に接続され、ソース・ドレイン拡散層が前記第１の接地配線に接続されたNチャネル型MOSトランジスタによって形成される第２のデカップリング容量を形成する方法を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４１】
解決しようとする問題点の第２６は、特許文献２６に関する。特許文献２６6は、微細化、高集積化によって深刻になってきている配線抵抗による電圧降下やノイズの影響を抑えるデカップリングコンデサをプロセス工程の追加、面積の増加させることなく生成することを目的とし、電源線又は接地線を配線する金属配線層を有する半導体集積回路において、幅広の配線パターン面にスロットを形成し、前記スロット内部に設けられた配線パターンを備え、前記幅広の配線パターンと前記スロット内部に設けられた配線パターン間にコンデンサを形成する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４２】
解決しようとする問題点の第２７は、特許文献２７に関する。特許文献２７は、複数の機能セルを配置する集積回路において、ノイズによる誤動作を防止するために必要な量のデカップリング容量を確実に配置することを目的とし、予め機能セル毎に必要なデカップリング容量の値を算出しておき、算出した値のデカップリング容量の配置に必要な配置領域及び機能セルを有する仮想セルを作成し、仮想セルをチップ内に配置した後で、仮想セルの配置領域にデカップリング容量を配置することにより、必要な量のデカップリング容量を最適な位置に確実に配置することができ、デカップリング容量の不足に起因する配置の再実行を減少でき、また、チップ内に仮想セルを配置する場合に、仮想セルの配置が行いやすい集積回路のレイアウト方法、及びこのレイアウト方法をコンピュータに実行させるコンピュータプログラムを提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４３】
解決しようとする問題点の第２８は、特許文献２８に関する。特許文献２８は、大規模集積回路の内部において、トランジスタのオン・オフ動作によって電源幹線に生じる電位の“ゆれ”を抑えるために設けられるオンチップキャパシタの効果と回路の集積度を向上させることを目的とし、、半導体集積回路チップ内部の配線の下で且つこの配線の下方に位置する隣接する２つの配線間の領域にオンチップキャパシタを配置する。または、隣接する２つの配線間の領域でファンクションブロックよりも領域が小さいためにファンクションブロックを配置できない領域を合わせた領域にオンチップキャパシタを配置する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４４】
解決しようとする問題点の第２９は、特許文献２９に関する。特許文献２９は、デカップリング（decoupling）キャパシタによって半導体集積回路装置内の電源配線の延長に伴うインピーダンスの増加抑制、外部電源からの低周波雑音の影響低減、および内部回路を安定に動作させることを目的とし、絶縁膜を介して互いに対向する第１の電源配線及び第２の電源配線から成るキャパシタを半導体基板の裏面側の主面に設け、キャパシタを構成する第１の電源配線及び第２の電源配線の配線材料の種類、形状、層数などや、絶縁膜の材料の種類や膜厚を必要に応じて選択することにより、このキャパシタのキャパシタンスを所望の値に設定する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４５】
解決しようとする問題点の第３０は、特許文献３０に関する。特許文献３０は、層間絶縁膜中に近接する配線層を含む半導体装置において、ノイズなどの高周波による配線の電位の揺らぎを軽減して電位を安定に保持し、品質低下を防止することを目的とし、接地線及び電源線を、断面形状の長手方向が対向するように平行にしてそれぞれ層間絶縁膜中に配置し、接地線と電源線の対向する部分の面積を大きくする。これにより高周波のみを通すデカップリングコンデンサの役割を果す層間絶縁膜部分のインピーダンスを小さくし、電源線から層間絶縁膜部分を通って接地線へ流れる高周波を大きくすることによって、電源線から高周波が除去される度合を大きくする技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４６】
解決しようとする問題点の第３１は、特許文献３１に関する。特許文献３１は、特別な面積を必要とせず既存の領域のみでミカスタム半導体集積回路の電源ノイズを吸収することができるデカップリング容量を有する半導体集積回路装置を提供することを目的とし、セミカスタム半導体集積回路のユニットセルにおいて、電源／GND専用のＰ+アクティブ領域にかかるように多結晶シリコン層を配置してデカップリング容量を得ることにより、既存セミカスタム半導体集積回路の下地層である多結晶シリコン層を変更するのみで配線層に全く影響を与えず、かつ、今まで未使用であった空き領域を使用することによって、特に、既存セミカスタム半導体集積回路にとってデメリットにはならず大きなデカップリング容量を得ることができ、電源ノイズを抑えることができる技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４７】
解決しようとする問題点の第３２は、特許文献３２に関する。特許文献３２は、チップ上の複数のトランジスタの同時的なスイッチングに伴うノイズを低下させることを目的とし、オンチップ型の電源デカップリングコンデンサを、同時にスイッチングを行う複数のトランジスタの近傍に第１及び第２の電源導体の間に電気的に結合するように設け、それらのトランジスタに追加的な電荷を提供することによってノイズを低下させる技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４８】
解決しようとする問題点の第３３は、特許文献３３に関する。特許文献３３は、大規模集積回路の内部において、トランジスタのオン・オフ動作によって電源幹線に生じる電位の“ゆれ”を抑えるために設けられるオンチップキャパシタの効果と回路の集積度を向上させることを目的とし、半導体集積回路チップ内部の配線の下で且つこの配線の下方に位置する配線の隣接する２つの配線間の領域にオンチップキャパシタを配置、または、前記領域と、前記配線の隣接する２つの配線間の領域で且つ前記配線の隣接する２つの配線間の領域でファンクションブロックよりも領域が小さいためにファンクションブロックを配置できない領域を合わせた領域にオンチップキャパシタを配置する技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００４９】
解決しようとする問題点の第３４は、特許文献３４に関する。特許文献３４は、デカップリング・キャパシタンスを有する半導体デバイスとその製造方法を提供することを目的とし、、絶縁層上に第１のデバイス層を有する第１の回路領域と、第１の回路に隣接してウェル上に第２のデバイス層を有する第２の回路領域とを有し、前記第１の回路領域の絶縁層の下に注入層を注入し、それが第２の回路領域のウェルに接続される技術を提供している。しかしこのアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００５０】
解決しようとする問題点の第３５は、特許文献３５に関する。特許文献３５は、チップ上に形成する蛇行する線路の中央部にコンデンサ形成部を設けたロウパスフィルタの生成法を示しており、非特許文献３に示されている三端子コンデンサの一種である。インピーダンスを下げる効果は中央部のコンデンサのみであって、高周波帯域で従来のコンデンサの周波数特性より低い内部インピーダンス値を得ることは不可能である。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。また、このアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００５１】
解決しようとする問題点の第３６は、特許文献３６に関する。特許文献３６は、電源配線を設けた電源層の上下両側に、それぞれ薄いかつ／又は誘電率が高い絶縁材層を介してグランド層を積層し低インピーダンスの電源分配用線路を形成する方法を示している。ここでは、低インピーダンスの電源分配用線路を印刷配線基板上で形成するとしているが、印刷配線基板上で低インピーダンス損失線路を実現するために必須である具体的な材料や加工条件を示していないこと、低インピーダンス損失線路の設計または製造条件が具体的に示されていないこと、この文献の請求項中に該低インピーダンスの電源分配用線路の両端にコンデンサを接続して終端する方法が示されているので、該低インピーダンスの電源分配用線路の目標とするインピーダンス特性はコンデンサ１個の従来の方法で計測されているインピーダンス特性と同程度であることが推定される。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５２】
解決しようとする問題点の第３７は、特許文献３７に関する。特許文献３７は、比較的高い比誘電率（1MHzで100以上）と比較的高い誘電体損（tanδが1%以上）の絶縁材料を使用した同軸線路構造のコンポーネントの構造や電気的特性を示している。この文献に示されているコンポーネントの特性インピーダンスは100mΩ以下であり、波長圧縮効果を含む等価長は、印加される電磁波の波長の１／４よりも充分長いとしている。この文献には、実施例によって、対象としている周波数帯は1MHzから1GHzであることが示されている。100MHzの正弦波の1/4波長は大気中で75cmであり、100MHzにおける比誘電率を1000とした場合においても波長圧縮効果は1/30であって、コンポーネントの長さは15mm以上でなければ100MHz以下では効果が無く、15cm以上でなければ10MHz以下で効果がないことになる。従って、
この文献に示されているディジタル用印刷配線基板や半導体パッケージの電源供給線としてEMI対策のために搭載されるコンポーネントの応用範囲は極めて狭いと考えられる。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５３】
解決しようとする問題点の第３８は、特許文献３８に関する。特許文献３８は、積層構造で線路構造の部品を形成する方法を示している。この文献に示されている層間接続構造では、線路特性を得るため必要な内部インピーダンスの均一性を保つことが不可能である。さらに、この文献の請求項中に、電磁干渉抑制回路を構成する場合は該特許の部品の特性インピーダンスに等しい値の特性インピーダンスを有するコンデンサによる終端が必要であることが示されているが、集中定数素子であるコンデンサを特性インピーダンスで規定することは出来ない。さらに、通常の終端方法に従って終端素子と終端される側の線路のインピーダンス特性がほぼ同じであるとすると、この文献の線路のインピーダンス特性は従来コンデンサ１個の特性にほぼ等しいことになりる。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５４】
解決しようとする問題点の第３９は、特許文献３９に関する。特許文献３９は、10KHzから1GHz間での帯域で使用する分布定数型ノイズフィルタの形成法を示している。該分布定数型ノイズフィルタの長さは、電子部品から発生する高周波の１／４波長以上の長さとなるように設定するとしているが、たとえば100MHzの高調波すなわち正弦波の1/4波長は大気中で75cm、この文献で絶縁体として使用する酸化アルミニウム中の場合でも、比誘電率が約10であるので23cmとなる。最近の半導体集積回路が多くの電源電圧を使用していることを考え合わせると、該分布定数型ノイズフィルタは、10KHzから1GHz間での電気的ノイズを除去する目的で印刷配線基板上に搭載することは不可能である。また、線路の入力インピーダンス特性はS11の測定値または同等の電磁界シミュレーション値から求めるべきところを、この文献では、従来の二端子コンデンサのインピーダンスを求める場合と同様にS21から求めるという理論上の誤りを犯していると推定できる。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５５】
解決しようとする問題点の第４０は、特許文献４０に関する。特許文献４０は、ノイズフィルタ用バイパス素子や電源デカップリング用素子に使用するシールドストリップ線路型部品に関する端子を含む電極構造や材料を示している。該シールドストリップ線路型部品の性能目標値は請求項に記載が無い。そこで、実施例から類推すると、性能目標は1MHzから1GHzまでのS21特性 と120Hzでの静電容量であると考えられる。線路におけるS21特性は、線路の入力インピーダンスと直接関係の無い値である。電源分配回路には、広い帯域でS21が充分低い値であるだけでなく、広い帯域でインピーダンスが充分低いことが必要であるが、この文献にはインピーダンスについて全く触れられていない。従ってこの文献は、一般的なフィルタ用であって、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５６】
解決しようとする問題点の第４１は、特許文献４１に関する。特許文献４１は、ノイズフィルタ用バイパス素子や電源デカップリング用素子として用いられる高速化、高周波化に適した平行平板線路型部品の形成法を示している。該特許に係る並行平板線路型部品のインピーダンスとS21との関係を表す式が示されているが、この式は長さがゼロであって集中定数素子である従来の二端子コンデンサを線路に並列に接続したときのインピーダンスの測定法に使用するものである。この文献中では、S21特性について示されているが、インピーダンスについては触れられておらず、該平行平板線路型部品に対するインピーダンスに関連する仕様も示されていない。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。
【００５７】
解決しようとする問題点の第４２は、非特許文献１に関する。非特許文献１は、多面に亘る技術指標を掲げて、半導体集積回路の性能向上指標であるスケーリングの向上の中長期的な予想値を示しており、情報技術（IT）の研究開発・設計生産活動に対して有効な指針を与えている。しかし、半導体集積回路の機能や性能に大きな影響を及ぼす配線（インターコネクト）設計に対して高周波帯域では必須の電磁波理論が適用されておらず、さらに配線の内電源供給配線部の設計に対しては全く触れられていないという問題があった。またこの文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００５８】
解決しようとする問題点の第４３は、非特許文献４に関する。非特許文献４中に半導体チップにおける電源電圧（Vdd）の変動波形の一例と、安定化電源、半導体集積回路を中心とする電源分配回路の従来の等価回路の一例を示している。非特許文献４中に示されている電源分配回路は一般に広く信じられている構成で描かれているが、定常または準定常状態の回路記述である集中定数回路として示されているので、高速でスイッチング動作をしているディジタル回路には全く適さない。集中定数回路理論においては、回路素子間の配線には電気・磁気的な機能を与えていないので、半導体集積回路内のオンチップインバータが励起し電源分配回路上を進行する電磁波の状況を表すことが出来ない。
【００５９】
非特許文献４の考え方に従うと、コンデンサを電源分配回路の正極線と負極線との間に多数並列に接続すると、電源分配回路のインピーダンスの平坦化ならびに低値化が出来るという結論に達する。しかし、現実のディジタル回路の立ち上がり時間は、数ピコ秒と非常に早いため非常に短い時間幅を有するパルス電磁波が電源分配回路中をチップから印刷配線基板に向かって進行することになる。このような場合の電源分配回路は、配線に電気・磁気的な機能を持たせた線路構造として表し、コンデンサは、物理的な距離を置いて線路に縦列接続されていると考えるべきである。このように考えると、電源分配回路に多数のコンデンサを並列に接続しても線路のインピーダンスの平坦化や低値化を計ることは特に半導体集積回路の安定動作に関わる高周波帯域で非常に難しいということが理解できる。さらにコンデンサは２端子であるために線路上の電磁波の進行を効果的に抑止出来ないので、高周波帯域での高いデカップリング効果も期待できない。非特許文献４では、特にチップ上で電源変動に焦点を当てた解析や評価を行っているが、上記のように適用している理論が不適切である。従ってこの文献は、電源分配回路に適する有効な技術を提供するものではなかった。またこの文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６０】
解決しようとする問題点の第４４は、非特許文献５に関する。非特許文献５は、四端子コンデンサを使用するロウパスフィルタの効果を示している。印刷配線基板上の信号配線とグランドプレーンの間に、従来の二端子コンデンサと本論文に係る四端子コンデンサを接続した場合の特性を比較している。特性評価には分布定数線路評価に用いるS21特性を使用しているが、素子のパラメータおよび素子を含む解析用の回路には集中定数系を使用しているため、議論に理論上の混乱が見られる。また、本文献の四端子コンデンサは、100MHz以上のS21特性によって従来のコンデンサと比較しており、100MHz以上において低インピーダンス特性を得る方法については全く示されていない。従ってこの文献は、半導体集積回路パッケージ内、および印刷配線基板上の電源分配回路に適する有効な技術を提供するものではなかった。またこの文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６１】
解決しようとする問題点の第４５は、非特許文献６に関する。非特許文献６は、半導体集積回路を中心とする電源分配回路の等価回路を、電流源とゲート容量で表されるオンチップインバータ、非動作状態にあるオンチップインバータの並列ゲート容量、オンチップデカップリングコンデンサ、ボンディングワイヤによるインダクタンス、及び、印刷配線基板上に搭載されるデカップリングコンデンサとで構成し、電圧変動を抑制するには、電流源が有する高調波毎の前記等価回路のインピーダンスと電流値の積が充分小さくなるように工夫するとともに、ボンディングワイヤによるインダクタンス（Lbond）と印刷配線基板搭載デカップリングコンデンサ（Cext）とで構成されるロウパスフィルタを最適設計することが必要であり、もし共振が生じる場合はボンディングワイヤの線抵抗を利用することが有効であるとしている。この文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６２】
解決しようとする問題点の第４６は、非特許文献７に関する。非特許文献７は、安定化電源モジュールは1kHz以下、大容量コンデンサは1kHzから1MHz、セラミックコンデンサは1MHzから数百MHzをカバーしていると考えらるが最近では数百MHｚ以上をカバーすることが必要になってきているので、SPICEを使用して、安定化電源モジュール、大容量コンデンサ、セラミックコンデンサを含む電源分配回路の特性解析を周波数軸で行いこれらの素子のインピーダンスの周波数特性を合成することによって、数百MHｚ以上をカバーするデカップリング回路の設計の効率化が図られるとしている。この文献では、配線または線路の電磁波理論に基づく特性を無視してコンデンサ素子の特性の合成を行っている。この文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６３】
解決しようとする問題点の第４７は、非特許文献８に関する。非特許文献８は、半導体集積回路のスイッチング動作に伴う電源変動は、外部からの電荷供給が円滑に行われないために生じるという考え方に基づき、半導体集積回路を搭載する印刷配線基板上の一端から半導体集積回路パッケージ上の一端までの電源分配回路のインピーダンスを、実用的に矩形と見なすことが出来る波形を回路に印加したとき、基本波が判っていれば、３次以上の高調波の振幅は次数分の一となるというフーリエ変換の考え方を適用して実験的に求める方法を提供しているが、半導体集積回路のスイッチング動作に伴う電源電流を導体中の電荷によるものとする考え方は物理学に反する。さらにこの文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６４】
解決しようとする問題点の第４８は、非特許文献９に関する。非特許文献９は、多層オンチップ電源分配回路をFDTD法により詳細に解析し、特にオンチップ電源分配回路のパワーグリッドのブランチコンデンサに注目したSPICEシミュレータに使用出来る精密な回路モデルを提供しているが、本文献では集中定数回路モデルを使用し、半導体集積回路のスイッチング動作に伴う電源変動は外部からの電荷供給が円滑に行われないために生じるとするアイデアに基づいている。この文献での電流の考え方が物理学に反する他、この文献に示されているアイデアは、半導体内の高速スイッチングトランジスタを波源とする交流回路配線における電気的な現象をマックスウエルによって確立された電磁波理論に基づいて説明していないため、電源ノイズ問題やＥＭＣ問題を解決することが理論的に不可能であった。
【００６５】
アナログ回路は、回路状態の変化が比較的緩やかで始まりと終わりが明確でないことが多い。従って、特に低周波アナログ回路の設計においては、マックスウエルが確立した線形電磁波理論を適用ぜす、回路状態を定常状態（回路からの電磁放射が無いと考えられる状態；steady state  またはground state）とみなして集中定数理論またはその基本である静電磁気理論を適用しても実用時に問題を発生することはほとんど無かった。
【００６６】
これに対してディジタル回路は状態の変化はスイッチング素子によってで行われ非常に急激である。例えば58nmテクノロジノードの半導体集積回路内のオンチップインバータは約1.3psという非常に短い時間で配線の電圧をゼロから電源電圧の間でスイッチングしている。このように急激なスイッチングは当然ながら大きな電磁波を励起する。しかし、アナログ回路の場合と異なりディジタル回路における状態の変化の始まりと終わりは明確である。
【００６７】
以上のようにアナログ回路とディジタル回路は電磁現象の観点での挙動は大きく異なるのであるが、ディジタル回路で構成される半導体集積回路内の配線の設計や解析には、従来からアナログ回路の代表的な設計理論である集中定数回路理論が使用されて来ている。これは、従来から、半導体集積回路内のディジタル信号がひずみ波であると信じられて来たことに原因がある。
【００６８】
フーリエ変換法によると、ひずみ波は多くの高調波から構成されている。高調波は正弦波であるので、高調波毎に配線上の信号を解析し、その結果を加算すればディジタル信号の解析が可能である。アナログ回路が扱う信号は連続した正弦波であり、正弦波に対して大きく歪んでいるディジタル波も、フーリエ変換を施すと元のディジタルはに対して比較的振幅の小さい多数の正弦波に分解することが出来る。ディジタル回路の挙動を個々の正弦波について解析する手法にはアナログ回路に関する理論が問題なく使用できると考えられてきた。
【００６９】
フーリエ変換法は、ディジタル回路の設計や解析に、従来のアナログ回路に関する理論を適用する道を開いているが、フーリエ変換法は演算手法を提供しているだけで、ディジタル回路内発生している電磁現象を説明するのは電磁波理論であり、双方は理論的に全く関係がない。
【００７０】
半導体集積回路内のディジタル回路の設計や解析においては、前記アナログ回路に関する理論をさらに簡略化し、配線のインダクタンスを無視して抵抗と配線間のコンデンサのみとみなす手法が採用されている。これは波長に対して配線の長さが充分小さければ、その回路を電磁放射が無視できる準定常状態と見なすことが出来るという電磁気学上の根拠に基づいている。しかし、非特許文献１によると58nmテクノロジノードにおける高性能ロジック集積回路中のオンチップインバータのゲートディレーは約1.3psとなる。非特許文献２によるとこのオンチップインバータは245GHzの正弦波の半波形に相当する孤立電磁波を励振する。この時の孤立電磁波の波長は0.34mmである。
【００７１】
準定常状態と見なせる配線長を配線上の電磁波の波長の1/50とすると約7μmとなり、半導体集積回路内の配線設計に対しても電磁波理論の適用が必要となる。中でも電源分配回路を構成する配線は一般にミリメータ単位となるので、電磁波理論によって設計すべき必要性は格段に高い。
【００７２】
一方、最近の高性能半導体集積回路内の配線の数は高集積化に伴い１０億(109)本を超える膨大な数に達しているために、電磁波理論によって回路設計を行うことは不可能に近く、集中定数回路理論による回路設計手法を採用する場合においてもさらに前述のように回路定数を省略しないと設計効率が上がらないという事情がある。中でも、オンチップ電源分配回路は、半導体集積回路中の動作中の全てのオンチップインバータのスイッチング動作の影響を受ける。従って、オンチップ電源分配回路の設計や解析を従来の線形電磁波理論に基づくことは高性能コンピュータを用いても不可能であるので、信号配線の場合よりさらに回路定数を省略した設計法が採用されている。
【課題を解決するための手段】
【００７３】
上記課題を解決するため、請求項1記載の発明は、電源分配回路に係り、信号出力端子と、直流受電端子と、スイッチング素子と、前記信号出力端子と前記スイッチング素子との間に接続される信号線路と、前記直流受電端子と前記スイッチング素子との間に接続される電源線路とから構成されるスイッチング回路または、前記直流受電端子または前記電源線路の全て又は一部を共有する複数の前記スイッチング回路から成るスイッチング回路グループにおいて、該スイッチング回路の挙動を前記スイッチング素子が励起する孤立電磁波と見なした上で、前記電源線路の特性インピーダンスが前記信号線路の特性インピーダンス以下であって、前記電源線路の一部または全てに低インピーダンス損失線路が使用され、該スイッチング素子によって励起される孤立電磁波に近似出来る正弦波の周波数における該低インピーダンス損失線路の特性インピーダンスが、前記信号線路の特性インピーダンスおよび前記電源線路の前記スイッチング素子に接続されている部分の特性インピーダンスの1/10以下であり、前記周波数における該低インピーダンス損失線路の減衰定数が102
[nep/m]（ネパー/メートル）以上であることを特徴としている。
【００７４】
また、請求項２記載の発明は、電源分配回路に係り、請求項１記載の電源分配回路において、請求項１記載の電源分配回路において、前記電源線路の特性インピーダンスが前記信号線路の特性インピーダンス以下であって、前記電源線路の一部または全てに低インピーダンス損失線路が使用され、前記スイッチング回路または前記スイッチング回路グループの最高繰り返し動作周波数の第５次高調波以下で10MHz以上の周波数帯域における該低インピーダンス損失線路の特性インピーダンスが、前記信号線路の特性インピーダンスおよび前記電源線路の前記スイッチング素子に接続されている部分の特性インピーダンスの1/100以下であり、前記周波数における該低インピーダンス損失線路の減衰定数が102
nep/m（ネパー/メートル）以上であることを特徴としている。
【００７５】
また、請求項３記載の発明は、電源分配回路に係り、請求項１から請求項２記載の電源分配回路において、前記スイッチング素子は、トランジスタに代表される半導体素子、リレー、開閉器、スイッチに代表される機械接点素子、磁性体素子、誘電体素子、および放電素子であることを特徴としている。
【００７６】
また、請求項４記載の発明は、電源分配回路に係り、請求項１から請求項３記載の電源分配回路において、前記低インピーダンス損失線路が、導体、その上に絶縁体、その上に半導体、およびその上に導体を配置した積層構造で構成されることを特徴としている。
【００７７】
また、請求項５記載の発明は、電源分配回路に係り、請求項１から請求項４記載の電源分配回路において、前記低インピーダンス損失線路を構成する前記半導体が、10 [S/m]（ジーメンス/メートル）以上の導電率を有する無機半導体または導電性高分子であることを特徴としている。
【００７８】
また、請求項６の記載の発明は、電源分配回路に係り、請求項１から請求項５記載の電源分配回路において、前記低インピーダンス損失線路を構成する前記半導体が、二酸化マンガン、ポリアセチレン、ドーピング処理ポリアセン、ポリチオフェン、ポリピロール、またはポリフェニレンビニレンであることを特徴としている。
【００７９】
また、請求項７の記載の発明は、電源分配回路に係り、請求項１から請求項６記載の電源分配回路において、前記低インピーダンス損失線路が、物理学的または化学的処理によって凹凸を形成した表面または平坦な表面に不動態処理によって酸化皮膜が形成された弁金属板と、該酸化皮膜上に形成される前記半導体の薄膜と、該半導体薄膜上に形成される金属箔または、該半導体薄膜上に導電性接着剤によって貼付される金属板とで構成されることを有することを特徴としている。
【００８０】
また、請求項８記載の発明は、電源分配回路に係り、請求項１から請求項７記載の電源分配回路において、前記低インピーダンス損失線路が、少なくとも、前記金属板間に印加される最大電圧に耐えることの出来る最小限の厚さの前記絶縁体と、請求項１または請求項２記載の前記低インピーダンス損失線路の特性インピーダンス値以下とすることの出来る加工可能な限り小さい幅を有するとともに、前記低インピーダンス損失線路に印加される直流電流によって生じる電圧降下や温度上昇が、該低インピーダンス損失線路並びに前記スイッチング回路の機能や性能を阻害することのない長さと断面積を有する前記導体とで構成されることを特徴としている。
【００８１】
また、請求項９記載の発明は、電源分配回路に係り、請求項１から請求項８記載の電源分配回路において、前記低インピーダンス損失線路が、印刷配線基板上に搭載、印刷配線基板内に埋設、または半導体チップ上に形成されることを特徴としている。
【００８２】
また、請求項１０記載の発明は、電源分配回路に係り、請求項１から請求項９記載の電源分配回路において、前記低インピーダンス損失線路が、階記低インピーダンス損失線路を構成する前記弁金属板の線路長方向の両端に少なくとも１個ずつの正極端子を、該低インピーダンス損失線路を構成する前記金属板の線路長方向の両端に少なくとも１個ずつの負極端子をそれぞれ備える構造の部品であることを特徴としている。
【００８３】
また、請求項１１記載の発明は、電源分配回路に係り、前記低インピーダンス損失線路が、前記電源線路の前記スイッチング素子に可能な限り近い位置を一端として、前記電源線路の全てまたは途中までの間に挿入されることを特徴としている。
【発明の効果】
【００８４】
電磁気学の定義によると交流回路は電磁波の回路である。電源分配回路が電磁気学の定義に反して静電磁気の作用とする集中定数回路理論によって設計されている現状を放置したままでは、深刻化してきている電源ノイズ問題やＥＭＣ問題を解決することは全く不可能である。しかし、スイッチング波形を歪み波と見なし、スイッチング波形に含まれている高調波を線形電磁波と見なす方法によって、電源分配回路を電磁波理論に従って設計または解析することも、実用上全く不可能である。
【００８５】
このような状況を打破し、電磁ノイズ問題や電磁干渉問題を解決すべく導入したのが非線形波動理論である。非線形波動理論が最初に実用化されたのは1965年のZabuskyとKruskalによる熱伝導解析への応用であり現在までに多くの実用化例が報告されている。しかし電磁波に対する適用例は無い。非線形波動理論をディジタル回路に適用するために開発した孤立電磁波コンセプトは本発明の基礎であって、その応用の一つが本発明に係る電源分配回路である。電磁波理論の適用が実用上不可能であったディジタル回路を内蔵する半導体集積回路内のオンチップ電源分配回路の設計や解析が、孤立電磁波コンセプトにより可能となる。
【００８６】
非特許文献２によると、半導体集積回路内のオンチップインバータは、スイッチングの瞬間に非線形波動またはソリトンの一種である孤立電磁波を励起する。孤立電磁波の発生メカニズムは未解明であるが、半導体のスイッチングによる孤立電磁波の励起メカニズムは、1834年にJohn Scott Russell がソリトンを発見する際に行った種々の実験の内の水を貯めた水門（ゲート）を急に開くことによって生じたソリトンの発生メカニズムや、ソリトンの一種であると確認されている津波の生成過程に極めて類似している。
【００８７】
非特許文献２によると、孤立電磁波の時間軸または距離軸上の振幅波形は、オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数または前記オンチップインバータが励起する孤立電磁波を印加したときの正弦波の半波に近似している。スイッチング波形の立ち上がり時間で決まるとされる実効周波数（significant frequency）の考え方を引用すると、前記近似の確かさ（accuracy）は、92％以上と見込まれる。
【００８８】
非特許文献２によると、オンチップインバータが、直流電源供給のための伝送線路（電源線路）と、信号を伝送するための伝送線路（信号線路）の間に接続されている一般的な状態において、オンチップインバータが電源線路と信号線路を遮断状態（オフ）から接続状態（オン）またはオンからオフにスイッチングすると、スイッチングの時間内にお互い逆極性の孤立電磁波が、電源線路および信号線路に向けて励起される。
【００８９】
オンチップインバータがオフからオンにスイッチングする瞬間に、オンチップインバータが電源線路と信号線路を接続した点の電位が前記直流電源の電圧を電源線路と信号線路の特性インピーダンス分割した値になる。従って、電源線路には電圧を分割電圧まで下げる極性の孤立電磁波が、信号線路には電圧を分割電圧まで上げる極性の孤立電磁波がそれぞれ同時に励起され、、線形電磁波理論に従い、互いにその振幅ベクトルが直交する孤立電界波と孤立磁界波を伴って伝送線路上を進行する。
【００９０】
図１は、孤立電磁波の挙動を解析するための、オンチップインバータに関する等価回路の一例である。図１において、特性インピーダンスZ0の伝送線路（線路）4の途中にオンチップインバータ1が接続されており、線路4の１端は電源5に接続されて電源線路を構成し、線路4の他端は整合終端抵抗6に接続されて信号線路を構成している。オンチップインバータ1は、PチャネルMOS
トランジスタ2とNチャネルMOS トランジスタ3によるコンプリメンタリー回路であり、一般にスイッチング性能はPチャネルMOS トランジスタ2 の性能に依存する。
【００９１】
図１において、オンチップインバータ1のオン状態とは、オンチップインバータ1中のPチャネルMOSトランジスタ2がオンでNチャネルMOSトランジスタ3がオフの状態であり、オンチップインバータ1のオフ状態はその逆である。線路を進行するTEM波に関する磁界と電流の関係および電界と電位の関係は電磁気学でそれぞれアンペアの法則および電位の定義として示される。
【００９２】
図２は、オンチップインバータ1がオン時の電源線路上の電位波形17と、式(３)の関係から求めた電源5に向かう電源線路上の電界波形16であり、図３は信号線路上の電位波形19と、電磁気学に示される電位の定義から求めた整合終端抵抗に向かう信号線路上の電界波形18である。
【００９３】
図２および図３に示すように、オンチップインバータ1のスイッチングによって生じる電界の波形は、およそ1/πτの周波数を有する正弦波の半波に近似出来る。電磁波理論に従うと、電位（電界）または電流（磁界）が時間的に変化すると電磁波となって線路上を進行する。電磁気理論によれば、線路上の電界は線路を構成するグランド導体と、対向する導体との間の電位を微分することによって得られ、線路上の磁界は線路を構成するグランド導体に対向する導体の周りを積分することによって得られる。従って、オンチップインバータ1のスイッチング動作に伴って励起される電磁波は、図２および図３のように孤立電磁波となる。
【００９４】
図１において、オンチップインバータ１がオンすると、図１中のA点とB点の電位は等しくE/2[V]となる。従って、オンチップインバータ１によって励起されたお互い逆極性を有する信号線路上の孤立電界波18と電源側の線路上の孤立電界波16は、信号線路上では電位を0[V]からE/2[V]に上昇させつつ整合終端抵抗6に向かって、電源線路上では電位を[V]から
E/2[V]に降下させつつ電源5に向かって、線路の絶縁体中を準光速で進行する。
【００９５】
図２中に示すλsは、非特許文献２で定義される孤立電磁波の波長の定義であって、次式で表される。
【数１】
2009252750.tif 000004
【００９６】
式（２）から、70nmテクノロジノード時のtsは2.8ps、比誘電率が3.2の時のλs
は0.42mmとなる。波長λsを有する孤立電磁波は、電磁波理論に従い、孤立電界波と、これに進行方向に対して直交する孤立磁界波で構成される。なお、この２つの孤立波は、振幅の単位はは異なるが幅は同じである。線路上を孤立電磁波が進行すると、アンペアの法則から求められる孤立した電流が線路上の任意の一点で観測される。
【００９７】
物理学と電磁波理論に従うと、活性状態（exited states）にあるスイッチング回路には、導体中の電荷による静的エネルギー伝送と、絶縁体中を進行する孤立電磁波による動的エネルギー伝送が併存していると考えることが出来る。
【００９８】
図４は、電源線路を低インピーダンス線路にした時のオンチップインバータに関する等価回路の一例である。図4において、オンチップインバータ1に電源用の低インピーダンス線路7と信号線路8が接続されており、信号線路8は抵抗6で整合終端された上で他のオンチップインバータ11に接続されている。低インピーダンス線路7の特性インピーダンス(ZL)は信号線路8の特性インピーダンス
(ZS) の1/100である。低インピーダンス線路7は端子インピーダンスがほぼZLに等しい電源5に接続されている。
【００９９】
図５は、図４の電源側の線路である低インピーダンス線路７上を進行するAp の振幅を有する孤立電界波16と低インピーダンス線路7の電位波形17を示しており、図6は、図4の信号線路8上を進行するAp
の振幅を有する孤立電界波18と信号線路8の電位波形19を示している。
【０１００】
図４の点Aと点Bの電位は、オンチップインバータ1がオンになる瞬間に低インピーダンス線路7と信号線路8の特性インピーダンスで分圧されて0.99E[V]となる。孤立電磁波コンセプトによると、抵抗6に向かう孤立電界波18は、信号線路8の電位を0[V]から0.99E[V]まで上昇させつつ進行する。
【０１０１】
電源5に向かう電源側の線路上の孤立電界波16は、低インピーダンス線路７の電位をE[V]から0.99E[V]に降下させつつ進行する。電位を下げる時のエネルギーは同じ電位だけ上げるときのエネルギーよりも大きく、本例における電源5に向かう電源側の線路上の孤立電界波16の振幅は、抵抗6に向かう孤立電界波18の振幅の0.14倍となる。
【０１０２】
図５および図６の電源側の線路上の孤立電界波16と信号線路上の孤立電界波18は、低インピーダンス線路７の特性インピーダンスに整合している電源5と信号線路8の特性インピーダンスに整合している抵抗6に達すると吸収されて消費される。最終的な信号線路9の電位値は、通信を行うに十分な値であるので問題ない。なお、孤立電磁波によって変化を受けた線路の電位は、電源5から供給される静電エネルギーによって定常的に維持される。
【０１０３】
実際の電源5は多くの素子や配線を使用して集中定数回路理論で設計されているので、電源5の端子インピーダンスが低インピーダンス線路７の特性インピーダンスに整合している可能性は無い。又、電源5は電源分配回路とともに膨大な数のオンチップインバータに対して共用され、電源分配回路は共用のネットワークを構成している。従って、電源分配回路上の孤立電磁波は、何らかの形で消滅するまでの間、半導体集積回路内や印刷配線基板内でEMI問題を引き起こすと共に、装置の外部に比較的大きなレベルの電磁波を放射させる可能性が高い。
【０１０４】
電力P[W]を有する電磁波が機器から放射された時の距離r[m]の点での概算の電界強度Eは、IEC CISPR 16-2-3 Second edition中に式(８)として示されている次式から求めることが出来る。
【数１１】
2009252750.tif 000005
【０１０５】
図４の回路が半導体集積回路中の全てのオンチップインバータに使用されていると仮定し、半導体集積回路中の全てのオンチップインバータの消費電力を100Wとする。このうちの電源に向かうエネルギー（0.14の二乗：約2%）の0.1%が大気中に放射され、放射するまでの過程で多くの箇所で反射を繰り返すことによってその0.1%のエネルギーが230MHzから1GHzの間の1つの周波数に存在すると仮定すると、そのエネルギーは2μWとなる。2μWの電力(p)を有する電磁波が機器から放射されたときの10mの距離(r)での電界強度(E)は式(３)から、990μV/m
又は56.4dBμV/m となる。
この値はVCCI（CISPR） 規格のクラスAの許容値を8.4dB、クラスBの許容値を18.4dB上回るので、印刷配線基板上および情報処理装置内で従来並の厳重なEMI対策が必要である。
【０１０６】
図７において、信号線路8の長さはインターコネクト電源線路9の長さに比べて非常に長いと仮定する。オンチップインバータ1がτの時間でオフからオンに変化すると、インターコネクト電源線路9と信号線路8に向けて孤立電磁波が励起される。このときの電位及び孤立電界波の波形は、図２および図３と同様である。
【０１０７】
図７は、オンチップ電源分配回路を低インピーダンス損失線路10で構成したときのオンチップインバータに関する電磁波等価回路の一例である。図７において、インターコネクト電源線路9と信号線路8の特性インピーダンスは等しく200Ωとしている。インターコネクト電源線路9の長さはlIでありその他は図３と同じである。
【０１０８】
図７において、信号線路8上の孤立電界波18は、信号線路8の電位をE/2[V]に上昇させつつ進行する。一方、インターコネクト電源線路9上の孤立電界波は、低インピーダンス損失線路10に向かってIPLの電位をE/2[V]だけ降下させつつ進行し、低インピーダンス損失線路10との接続点Cで反射する。電源線路で反射して来た信号線路上の孤立電界波20は、低インピーダンス損失線路10の特性インピーダンスがインターコネクト電源線路9に比べて非常に低いため、逆極性となってインターコネクト電源線路9の電位をE/2[V]だけ上昇させつつオンチップインバータ1に向かって進行する。
【０１０９】
電源線路で反射して来た信号線路上の孤立電界波20がオンチップインバータ1に到達した時点でオンチップインバータ1がオンを維持していれば、電源線路で反射して来た信号線路上の孤立電界波20はオンチップインバータ1中のPチャネルMOS
トランジスタ2を通過して信号線路8に入り、信号線路8の電位をさらにE/2[V]だけ上昇させつつ、先に進む信号線路に向けて励起された孤立電界波18を追いかける。
【０１１０】
図８は、インターコネクト電源線路9の長さがλs/2のときの、信号線路8上の信号線路に向けて励起された孤立電界波18と電源線路で反射して来た信号線路上の孤立電界波20と、信号線路8の電位波形19を示す。図９は、インターコネクト電源線路9の長さがλsのときの、信号線路8上の信号線路に向けて励起された孤立電界波18と電源線路で反射して来た信号線路上の孤立電界波20と、信号線路8の電位波形19を示す。
【０１１１】
図８および図９の波形を解析すると、信号線路上の電位の上昇時間(tr)がインターコネクト電源線路9の長さ(lI)に依存していることが判る。信号電位の上昇時間(tr)と孤立電磁波の波長に対応する時間（ts）との比であるNは、インターコネクト電源線路の長さ(lI)と孤立電磁波の波長（λs）とから決まり、次式で表される。
【数１２】
2009252750.tif 000006
【０１１２】
2005年の70nmテクノロジノードにおいてNが57.3
のときの インターコネクト電源線路9の長さを式(４)から求めると11.8mmとなる。この値は高性能半導体集積回路のチップサイズにほぼ等しい。また、Nが57.3
のときの信号電位の上昇時間(tr)は式(４)から143.8psとなる。降下時間はインターコネクト電源線路8の長さとは関係無く2.5psである。この結果、オンチップインバータの最高周波数は6.8GHzとなる。この値は、ITRS
2006 Editionに示されている高性能半導体集積回路の70nm テクノロジノードにおけるオンチップクロック周波数に等しい。
【０１１３】
以上の結果から、MPUを含む半導体集積回路の最高スイッチング周波数すなわち最大クロック周波数は、オンチップインバータから比較的端子インピーダンスが低い印刷配線基板上の半導体集積回路の電源端子までのインターコネクト中の電源配線の長さによって決まっている可能性が高い。
【０１１４】
本発明を半導体集積回路のオンチップ電源分配回路に適用すると、例えば70nm TN時の半導体集積回路のクロック周波数を、オンチップインバータの最高周波数である200GHz付近まで高めることが出来るとともに、半導体集積回路内、半導体集積回路パッケージ内または印刷配線基板内での高速信号伝送が可能となる。
【０１１５】
半導体集積回路のオンチップ電源分配回路に本発明を適用すると、低インピーダンス損失線路がトランジスタまたはオンチップインバータが励起する孤立電磁波のほとんどを信号線路に向かって反射し、また電源分配回路への孤立電磁波の漏洩を抑止するため、半導体集積回路の消費電力を低減させることが出来る。
【０１１６】
半導体集積回路のオンチップ電源分配回路に本発明を適用すると、半導体集積回路内、半導体集積回路パッケージ内、印刷配線基板内に使用されているコンデンサを始めとするデカップリング素子や、EMC対策用素子のほとんどが不要となる。
【０１１７】
半導体集積回路を搭載する印刷配線基板の電源分配回路に本発明を適用すると、半導体集積回路から印刷配線基板に向かって漏洩する孤立電磁波並びに孤立波によって発生する非常に広い周波数帯域を有する連続電磁波が大幅に減少するために、印刷配線基板の内外および情報処理装置の内外での電磁干渉が大幅に抑圧される。また、印刷配線基板上での電源分配回路設計やアナログ回路とディジタル回路の混在設計が容易になる。
【０１１８】
半導体集積回路のオンチップ電源分配回路に本発明を適用すると、低インピーダンス損失線路の設計や解析は、半導体集積回路チップ上に形成されるPチャネルMOS トランジスタまたは前記半導体集積回路チップ上に形成されるオンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波数を有する一つの正弦波によって、92%以上の確かさで行うことが出来る。なお、一つの正弦波は高調波を含まない。
【発明を実施するための最良の形態】
【０１１９】
以下、本発明に係る  最良の実施形態について、図面を参照して詳細に説明する。
【０１２０】
（実施の形態１）
本実施の形態は、図１０に示す低インピーダンス損失線路を半導体オンチップ電源分配回路に適用する場合の一例である。本実施例における低インピーダンス損失線路は、導体31、導体32、絶縁体33、及び半導体34とで構成され、導電性接着剤35は使用しない。
【０１２１】
半導体チップ上の電源分配回路を含む従来のオンチップインターコネクトの特性インピーダンスZ2は、オンチップインターコネクトが線路構造ではないので周囲の絶縁体の固有インピーダンスにほぼ等しいと考えられ、前記絶縁体の比誘電率は3.2前後であるので約200Ωと推定される。また、オンチップインバータのハイレベル受信信号は電源電圧の0.7前後以上である必要があり、オンチップインバータが励起する孤立電磁波を低インピーダンス損失線路端で出来るだけ反射させて電源分配回路への電磁波の漏洩を抑止する必要がある。以上の理由で、図１０に示す低インピーダンス損失線路をオンチップ電源分配回路に適用する場合の特性インピーダンスZ1を10Ωとして設計する。
【０１２２】
図１０に示す低インピーダンス損失線路をオンチップ電源分配回路に適用する場合の低インピーダンス損失線路の減衰定数は、前記オンチップインバータによって励起される孤立電磁波に近似出来る正弦波の周波数ゲート遅延時間に円周率を掛けた値の逆数として求められる単一の周波数における値である。減衰定数がほぼ線路内の損失のみで決まる場合は、オンチップインバータが励起し低インピーダンス損失線路内に侵入する孤立電磁波は低インピーダンス損失線路内で熱消費され、減衰定数が十分な値であれば電源分配回路への電磁波の漏洩がほぼ抑止される。
【０１２３】
図１０に示す低インピーダンス損失線路をオンチップ電源分配回路に適用する場合において、絶縁体33の比誘電率を3.2、絶縁体33中を進行するTEM波の特性インピーダンスをZ1、絶縁体33の導電率を無限大、半導体34の導電率σ
pを20[S/m]としたときの、200GHzにおける絶縁体33と半導体34との合成導電率σ p1は次式から求めることができ、約11[S/m]となる。
2009252750.tif 000007
【０１２４】
このときの減衰定数αpは次式から求めることが出来る伝搬定数γｐの実数部であって、約640
[nep/m]である。
2009252750.tif 000008
【０１２５】
上記減衰定数と10 Ωの特性インピーダンスを有する、長さが10mmの低インピーダンス損失線路が被測定デバイス（DUT)として50Ωの特性インピーダンスを有する線路に接続されたときの、200GHzにおける低インピーダンス損失線路の透過係数（S21）は式（４）から求められ、約-58dBとなる。この値は電源デカップリング性能としてはほぼ十分な値である。 
なお、式（４）中のS11は次式から求めることが出来る。
2009252750.tif 000009
さらに、本実施例において、半導体34の導電率σ pを30[S/m]とすると、200GHzにおける低インピーダンス損失線路の透過係数（S21）は-86dBとなり、導電率が20[S/m]の場合に対して改善される。導電率20[S/m]または30[S/m]は、例えば、シリコン中に1013[cm-3]から1014[cm-3]程度の不純物をドーピングすることによって実現できる。
【０１２６】
伝送線路理論によれば、伝送線路に損失線路が接続されたときの損失線路の透過係数(S21)は、次式で表される。
2009252750.tif 000010
【０１２７】
本実施例に示した長さが10mmの低インピーダンス損失線路をオンチップ電源分配回路に適用した場合の電源分配回路からの電磁波漏洩レベルを試算する。200GHzにおける低インピーダンス損失線路の透過係数S21は-58dBである。最悪の場合を想定し、低インピーダンス損失線路がオンチップ電源分配回路のチップ側に近い第１層のみに使用され、他の層は従来通り特性インピーダンスが200Ωと推定される電源メッシュ導体に接続されているとすると、低インピーダンス損失線路と電源メッシュ導体との間の反射係数S11は、式（７）から-0.905となり、低インピーダンス損失線路に侵入した孤立電磁波の0.085が電源メッシュ導体に漏洩すると考えられる。
【０１２８】
半導体集積回路の消費電力を100Wとし全てがオンチップインバータの孤立波の励起のために使用されているとする。このときの低インピーダンス損失線路7向かうエネルギーは57mWとなる。低インピーダンス損失線路を透過してオンチップ電源メッシュ経由で電源に向かうエネルギーの最大値は4.9mWとなる。この内の0.1%が大気中に放射され、放射するまでの過程で多くの箇所で反射を繰り返すことによってその0.1%のエネルギーが230MHzから1GHzの間の1つの周波数に存在すると仮定すると、そのエネルギーは4.9nWとなる。
【０１２９】
この量の線形電磁波がアンテナから放射されたときの10mの距離での電界強度Eは、式(３)から33.8dBμV/mとなる。この値はVCCI（CISPR） 規格のクラスAの許容値を13.2dB、クラスBの許容値を3.2dB下回る。ＥＭＣ問題に対する電源分配回路からの電磁漏洩の影響度は、そのほかの回路からの影響に対して２桁以上高いことが判っているので、特にＥＭＣ対策部品や電磁シールド材を使用しなくても、情報技術装置等におけるＥＭＣ問題はほぼ解消されると考えられる。
【０１３０】
（実施の形態２）
図１１は、本発明に係るオンチップ電源分配回路の平面構造の一例である。
【０１３１】
図１１において、オンチップ電源分配回路は、実施の形態1の設計が適用されている最下層に配置された 低インピーダンス損失線路22および最下層の次の層に配置された低インピーダンス損失線路23、24、およびこれらの上層に配置され線路幅のみが大きくなっている低インピーダンス損失線路25、26、27によって層状に構成されている。
【０１３２】
オンチップ電源分配回路は、オンチップ電源分配回路の層のそれぞれには等しい幅の前記低インピーダンス損失線路が等しい間隔で平行に、かつ正極導体と負極導体が交互に層の表面に露出するように配置され、隣接するオンチップ電源分配回路の層の低インピーダンス損失線路は直交するように配置され、オンチップ電源分配回路中の低インピーダンス損失線路の直交点にある層間の正極用導体同士および負極導体同士がそれぞれ対面する箇所において、一つ以上の金属配線によって相互接続されている。また前記低インピーダンス損失線路の正極導体、負極導体およびこれらの導体に挟まれる絶縁膜の厚さは全ての層において等しく、前記低インピーダンス損失線路の幅は前記半導体集積回路チップに最も近い層が最も狭く前記半導体集積回路チップから最も遠い層が最も広くなるように構成されている。
【０１３３】
本実施例において、図１１に示す前記低インピーダンス損失線路22から27を構成する導体の厚さは全ての層において等しく、絶縁薄膜の厚さも全ての層において等しくなっている。本実施例においては、前記低インピーダンス損失線路の幅は、前記チップに最も近い層の前記低インピーダンス損失線路22が最も小さく、前記チップから最も遠い層の前記低インピーダンス損失線路27が最も大きくなるように構成されている。前記チップに最も近い層の前記低インピーダンス損失線路と半導体チップ上のトランジスタとの間はオンチップインターコネクトによって接続される。
【０１３４】
本実施例において、図１１に示す前記オンチップ電源分配回路が異なる電位を含んでいる場合は、前記低インピーダンス損失線路が異なる電位毎に分離される。この場合、グランド電位側の前記低インピーダンス損失線路の導体は分離する必要がない。
【０１３５】
図１２は、オンチップ電源分配回路のパッド28の構造の一例である。図１２において、前記オンチップ電源分配回路の最上層に配置された低インピーダンス損失線路27の正極導体および負極導体の表面にパッド28が形成され、前記正極導体上のパッドと半導体集積回路パッケージの正電極、および前記負極導体上のパッドと半導体集積回路パッケージの負電極との間がそれぞれ金属配線で接続される。低インピーダンス損失線路によってオンチップインバータが励起した孤立電磁波の進行がほぼ完全に阻止されるため、該金属配線は伝送線路構造である必要はない。
【０１３６】
図１３は、図１２のオンチップ電源分配回路の構造のA-A’での断面図を示している。図１４は、図１２のオンチップ電源分配回路の構造のB-B’での断面図を示している。オンチップ電源分配回路中の低インピーダンス損失線路が交差する個所において、層間で対面する同一極性の導体同士が、ビア29でそれぞれ接続されている。また、最下層の低インピーダンス損失線路の正極導体の一点と前記チップ上に形成される素子の正電極、および最下層の低インピーダンス損失線路の負極導体の一点と前記チップ上に形成される素子の負電極との間がそれぞれ、金属配線部に設けられるビアで接続される。
【０１３７】
本実施例によれば、オンチップインバータと低インピーダンス損失線路とを接続するインターコネクト配線を数十マイクロメータ程度にすることが出来る。この値は、70nmテクノロジノード時のオンチップインバータが励起する孤立電界波の波長0.42mmに比べて非常に短いので、オンチップインバータの最高周波数である200GHz付近まで高めることが出来るとともに、半導体集積回路内、半導体集積回路パッケージ内または印刷配線板内での高速信号伝送が可能となる。さらに半導体集積回路内、半導体集積回路パッケージ内、印刷配線板内に使用されているコンデンサを始めとするデカップリング素子や、EMC対策用素子のほとんどが不要となる。
【０１３８】
（実施の形態３）
本実施の形態は、印刷配線基板上の電源分配回路に低インピーダンス損失線路を適用する場合の一例である。
【０１３９】
図１６は、図１５に示す低インピーダンス損失線路を印刷配線基板搭載部品に加工した場合の一例である。図１６に示す低インピーダンス損失線路部品は図１５に示す低インピーダンス損失線路を内蔵ている。内蔵される低インピーダンス損失線路は、導体31、弁金属32、絶縁体33、半導体34、および導電性接着剤35とで構成され、弁金属32は図１５に示すように線路長方向に引き出されている。引き出された弁金属の線路長方向の両端に陽極端子37がそれぞれ接続され、導体31の線路長方向の両端に負極端子36がそれぞれ溶接されている。内蔵される低インピーダンス損失線路の最外郭を成す２枚の導体31は、相互に面接続するのが望ましいが、必ずしもその必要は無い。図１６に示す低インピーダンス損失線路部品は、最終製造工程で気密封止樹脂38によって端子部を除き全体を覆われる。
【０１４０】
本実施例に使用される低インピーダンス線路は、線路部の幅が1mmで長さが16mmのエッチング処理が施された弁金属32に相当するアルミニウム薄膜、絶縁体33に相当する厚さが約10nmの酸化アルミニウム被膜、半導体34に相当し、前記アルミニウム薄膜のエッチング部分に入り込んだ部分も加えた厚さが約2.5μmのポリピロール、ポリピロールの上に約30μmの厚さに塗布されたカーボングラファイト、カーボングラファイトの上に塗布された熱硬化性銀ペーストによって接着されている線路部の幅が1mmで長さが16mmの銅板で構成されている。このような構成の低インピーダンス損失線路の特性インピーダンスは電磁界シミュレーション結果から約20mΩと推定される。
【０１４１】
低インピーダンス損失線路部品の一つの機能は、半導体集積回路から低インピーダンス線路端に到達する孤立電磁波を反射させることである。前記低インピーダンス損失線路を内蔵する図１５の低インピーダンス損失線路部品の端子は短いながら特性インピーダンスは150Ω前後であると推定される。この値は半導体パッケージの電源端子部や印刷配線基板のビアの特性インピーダンスに近いと推定される。従って、孤立電磁波は半導体集積回路から低インピーダンス損失線路部品内の低インピーダンス損失線路端まで大きな障害無く到達すると考えられ、低インピーダンス損失線路部品の端子部の特性インピーダンスが大きいことは、前記機能を発揮する上で大きな障害とはならない。
【０１４２】
一方、半導体として使用するポリピロールの導電率を3000[S/m]、絶縁体酸化アルミニウムの比誘電率を10としたときの本実施例の低インピーダンス損失線路部品内の低インピーダンス損失線路の透過係数（S21）は、式（５）、式（６）、式（７）、および式（８）を使用して前記実施の形態（１）と同様に求められ、100MHzで-129dB、1GHzで-271dBとなる。これは線路長が16mmの場合であるが、線路長が4mmの場合のS21は、同様にして、100MHzで-53dB、1GHzで-89dBとなる。図１６は、上記仕様で設計し試作した低インピーダンス損失線路の裸の状態のS21の周波数特性の一例であって、図１６には、線路部の長さが4mm、8mm、24mmの場合、および0.1μFおよび1μFのチップセラミックコンデンサの特性も示している。  
【０１４３】
図１７は、試作した低インピーダンス損失線路部品のS21特性の一例である。図１７において、S21特性ほぼ10MHzを中心にするV字型の特性となっている。V字型を示すS21特性の高域部のS21特性曲線は、陽極端子の対向面積に関係すると共に、陽極端子間の距離の長さに比例して下に平行移動していることから、図１５の２つの陽極端子３７間の電磁結合に依存していることが判る。図１６に示されている10MHz以上の帯域でのS21特性に比べて、図１７に示されている10MHz以上の帯域でのS21特性の劣化傾向が大きいのは、図１５の陽極端子の対向面積が比較的大きいためと考えられる。
【０１４４】
一方、1MHz以下の帯域でのS21特性は、図１６と図１７でほぼ同じであり、同様に陽極端子間の距離の長さに比例して下に平行移動している。これは、図１５の端子構造にほぼ無関係であって、長さに比例して静電容量が増加するためである。
【０１４５】
本発明の低インピーダンス損失線路が適用されていない半導体集積回路が搭載された印刷配線基板上に低インピーダンス損失線路部品を搭載する場合は、多数の半導体集積回路チップ上のインバータが、半導体集積回路チップ上の電源配線を介して接続されている。この状態で、１億個以上のトランジスタを有するプロセッサに１０個の低インピーダンス損失線路部品を使用すると仮定すると、１個の前記低インピーダンス損失線路部品に500万（5M）個のオンチップインバータが接続されていることになる。
【０１４６】
前記オンチップインバータの１個毎に接続されている典型的な信号線路のインピーダンスは前述のように約200Ωである。500万個のオンチップインバータが同時動作する確率を1/50000であると仮定すると、１個の前記低インピーダンス損失線路部品から見える信号線路のインピーダンスは2Ωとなる。本実施例におけるベアチップの特性インピーダンス（約20mΩ）はこのような観点から求められる仮想信号線路の特性インピーダンスの1/100であると言うことが出来る。
【０１４７】
ベアチップの特性インピーダンス値（約20mΩ）は、従来のコンデンサで実現しようとしても、多数並列に接続するための配線のインピーダンスが加算されてしまうので実現不可能な値である。本発明の低インピーダンス損失線路を、従来のコンデンサに代えて、図１８のように印刷配線基板の電源配線の途中に挿入して陽極端子と電源配線または電源平板、陰極端子とグランド配線又はグランド平板とをビアで接続し、図１９のように半導体集積回路の搭載面側の直近に搭載、または図２０のように半導体集積回路の搭載面の反対側のパッケージピン配列の中央部に搭載すると、半導体集積回路から漏洩、または半導体集積回路に電源分配回路経由で侵入する電磁波を効果的に抑圧することが出来る。
【０１４８】
なお、本実施例のように低インピーダンス損失線路部品を半導体集積回路チップが搭載されている印刷配線基板上に使用する場合は、低インピーダンス損失線路の一端と半導体集積回路チップ上のインバータまでの電源分配用配線の長さが一般に100mm以上となる。このため、低インピーダンス損失線路をオンチップ電源分配回路に適用した場合と異なり、情報処理や通信の速度を向上させることは難しい。
従って本発明の効果を最大化するためには、本実施例の印刷配線基板上に、本発明の電源分配回路を適用した半導体集積回路を搭載することが望ましい。
【０１４９】
低インピーダンス損失線路を本実施例のようにして部品化すると、印刷配線基板の設計効率が向上するとともに、本発明の技術を標準化すれば品質向上や低価格化のための改善が世界規模で急速に進展することが期待できる。
【産業上の利用可能性】
【０１５０】
本発明はスイッチング回路を内蔵する半導体集積回路並びに、半導体集積回路を内蔵する情報技術機器、マルチメディア機器、電力変換機器の高性能化、設計容易化と設計期間の短縮化、小型軽量化、低消費電力化、低コスト化、電磁干渉問題の解消又は低減、電磁のノイズによる誤動作の低減、および品質・信頼性向上を実現し、前記半導体集積回路内、半導体集積回路間または、印刷配線基板間での超高速ディジタル波通信への光通信技術の応用を不要とする。
【図面の簡単な説明】
【０１５１】
【図１】図１は、オンチップインバータに関する電磁波等価回路の一例である。
【図２】図２は、線路上の電源側の電位波形と電界波形である。
【図３】図３は、線路上の終端抵抗側の電位波形と電界波形である。
【図４】図４は、オンチップインバータに関する電磁波等価回路の他の一例である。
【図５】図５は、低インピーダンス線路上を進行する孤立電界波と線路の電位波形である。
【図６】図６は、信号線路上を進行する孤立電界波と線路の電位波形である。
【図７】図７は、オンチップインバータに関する電磁波等価回路の他の一例である。
【図８】図８は、信号線路上の孤立電界波と反射孤立電磁波と信号線路の電位波形の一例である。
【図９】図９は、信号線路上の孤立電界波と反射孤立電磁波と信号線路の電位波形の他の一例である。
【図１０】図１０は、低インピーダンス損失線路の一例である。
【図１１】図１１は、オンチップ電源分配回路の平面構造の一例である。
【図１２】図１２は、オンチップ電源分配回路のパッド構造の一例である。
【図１３】図１３は、オンチップ電源分配回路の一つの方向から見た断面構造の一例である。
【図１４】図１４は、オンチップ電源分配回路の他の方向から見た断面構造の一例である。
【図１５】図１５は、低インピーダンス損失線路の他の一例である。
【図１６】図１６は、低インピーダンス損失線路を印刷配線基板搭載部品に加工した場合の外形一例である。
【図１７】図１６は、低インピーダンス損失線路の透過係数S21の周波数特性の一例を示す図である。
【図１８】図１７は、低インピーダンス損失線路部品の透過係数S21の周波数特性の一例を示す図である。
【図１９】図１８は、低インピーダンス損失線路部品を印刷配線基板に搭載する方法の一例である。
【図２０】図１９は、低インピーダンス損失線路部品を印刷配線基板に搭載する方法の他の一例である。
【図２１】図２０は、低インピーダンス損失線路部品を印刷配線基板に搭載する方法の他の一例である。
【符号の説明】
【０１５２】
1       
オンチップインバータ
2       
PチャネルMOS トランジスタ
3       
NチャネルMOS トランジスタ
4       
伝送線路
5       
電源
6       
抵抗
7       
低インピーダンス線路
8       
信号線路
9       
インターコネクト電源分配回路
10   
低インピーダンス損失線路
16   
電源側の線路上の孤立電界波
17   
電源側の線路の電位波形
18   
信号線路上の孤立電界波
19   
信号線路の電位波形
20   
電源側の線路で反射して来た信号線路上の孤立電界波
21   
正極上面水平方向第１層低インピーダンス損失線路
22   
負極上面水平方向第１層低インピーダンス損失線路
23   
正極上面垂直方向第２層低インピーダンス損失線路
24   
負極上面垂直方向第２層低インピーダンス損失線路
25   
正極上面水平方向第３層低インピーダンス損失線路
26   
負極上面水平方向第３層低インピーダンス損失線路
27   
負極上面垂直方向第４層低インピーダンス損失線路
28   
パッド
29   
ビア
31   
導体
32   
導体または弁金属
33   
絶縁体
34   
半導体
35   
導電性接着剤
36   
陰極端子
37   
陽極端子
38   
気密封止樹脂
39   
印刷配線基板または印刷配線基板
40   
半導体集積回路
41   
低インピーダンス損失線路部品
42   
グランド配線またはグランド平板
43   
電源配線または電源平板
【図１】
2009252750.tif 000011
【図２】
2009252750.tif 000012
【図３】
2009252750.tif 000013
【図４】
2009252750.tif 000014
【図５】
2009252750.tif 000015
【図６】
2009252750.tif 000016
【図７】
2009252750.tif 000017
【図８】
2009252750.tif 000018
【図９】
2009252750.tif 000019
【図１０】
2009252750.tif 000020
【図１１】
2009252750.tif 000021
【図１２】
2009252750.tif 000022
【図１３】
2009252750.tif 000023
【図１４】
2009252750.tif 000024
【図１５】
2009252750.tif 000025
【図１６】
2009252750.tif 000026
【図１７】
2009252750.tif 000027
【図１８】
2009252750.tif 000028
【図１９】
2009252750.tif 000029
【図２０】
2009252750.tif 000030
【図２１】
2009252750.tif 000031