(57)【要約】【課題】アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制できるようにする。【解決手段】素子分離絶縁膜４の上部４ａ間のアクティブエリアＳａ上にはトンネル絶縁膜５、窒化膜（電荷蓄積層）６が積層されており、さらに、バリア層７およびブロック膜８が、素子分離絶縁膜４の上面上およびシリコン窒化膜６の上面上に渡って連続的に形成され、さらにブロック膜８の上面上に制御ゲート電極ＣＧが形成されている。バリア層７が窒化膜を含んで素子分離絶縁膜４とブロック膜８との間に介在している。【選択図】図３
2009252774.tif 000002
【特許請求の範囲】
【請求項１】
複数の溝が形成された半導体基板と、
前記半導体基板の複数の溝内にそれぞれ埋め込まれた複数の素子分離絶縁膜であって、それぞれ上部が前記半導体基板の上面から上方に突出し、酸化物を含有して構成された複数の素子分離絶縁膜と、
前記複数の素子分離絶縁膜間の半導体基板上に形成されたトンネル絶縁膜と、
前記複数の素子分離絶縁膜間の前記トンネル絶縁膜上に窒化膜により形成された電荷蓄積層と、
前記電荷蓄積層上および前記素子分離絶縁膜上に渡り前記電荷蓄積層に蓄積された電荷通過防止用のブロック膜と、
前記ブロック膜上に形成されたゲート電極と、
前記素子分離絶縁膜と前記ブロック膜との間に形成された窒化膜を含むバリア層とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記バリア層を構成する窒化膜は、前記電荷蓄積層上および複数の素子分離絶縁膜上を渡り連続的に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電荷蓄積層の窒化膜および前記バリア層の窒化膜は共にシリコン窒化膜により形成され、前記電荷蓄積層の窒化膜は前記バリア層の窒化膜に比較してシリコンリッチに形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に窒化膜により電荷蓄積層を形成する工程と、
前記電荷蓄積層、トンネル絶縁膜および前記半導体基板の上部に溝を形成する工程と、
前記溝内に素子分離絶縁膜を形成する工程と、
前記電荷蓄積層上および前記素子分離絶縁膜上を渡り窒化膜を含むバリア層を形成する工程と、
前記バリア層上に電荷蓄積層に蓄積された電荷の通過防止用のブロック膜を形成する工程と、
前記ブロック膜上にゲート電極を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記バリア層を原子層成長法により形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化膜による電荷蓄積層をメモリセルに具備した半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置を構成するメモリセルは、電荷蓄積層に電荷を蓄積しその蓄積量に応じてデータを記憶するようになっている。この電荷蓄積層として窒化膜を形成し、離散トラップに電子を蓄積する技術が開発されている（例えば、非特許文献１参照）。この非特許文献１記載の技術思想によれば、シリコン基板（Ｓｉ）上にトンネル絶縁膜（ＳｉＯ２）／電荷トラップ層（ＳｉＮ：電荷蓄積層）／ブロック膜（Ａｌ２Ｏ３）が形成され、その上にゲート電極（窒化タンタル（ＴａＮ）、タングステン／窒化タングステン（Ｗ／ＷＮ））が構成されている。隣り合う電荷トラップ層間および電荷トラップ層の両脇にはＳＡＴ−ＳＴＩ(Self Aligned Trap - Shallow Trench Isolation)構造の素子分離絶縁膜が設けられており、ブロック膜（Ａｌ２Ｏ３）が電荷トラップ層上および素子分離絶縁膜上を渡って形成されている（非特許文献１のＦｉｇ．３参照）。
【０００３】
しかしながら、ブロック膜が有機材料を用いて形成される場合には、有機材料に炭素原子が含まれるため、後工程において熱処理が行われると、炭素は素子分離絶縁膜を通じてアクティブエリアに達してしまい当該アクティブエリアにおいて固定電荷として形成されてしまう。アクティブエリア内で固定電荷が形成されると閾値電圧のずれやばらつきが増大し、特にチャネル領域の角部では逆ナローチャネル効果の発生要因となりデバイス特性を悪化させてしまう。
【０００４】
しかも、ブロック膜として酸化物を形成した場合には成膜後に酸化雰囲気中で高温処理すると良いが、ブロック膜の酸化物を形成するときに酸素などの不要物が酸化物を含有した素子分離絶縁膜を通じて半導体基板のアクティブエリア、トンネル絶縁膜に悪影響を引き起こしてしまう虞を生じる。例えば、酸化剤がトンネル絶縁膜横にまで達するとトンネル絶縁膜がバーズビークを形成してしまい、実効的なチャネル領域もしくはトンネル領域が低減されてしまうため、十分なトンネル電流を確保することが困難となり、十分な書込／消去速度が得られないなどの問題を生じてしまう。
【非特許文献１】Jae Sung Sim 、外１２名 、ＴＡＮＯＳ構造のＮＡＮＤフラッシュメモリにおけるＳＡＴ−ＳＴＩ素子分離技術の信頼性について（Self Aligned Trap-Shallow Trench Isolation Scheme for the Reliability of TANOS(TaN/AlO/SiN/Oxide/Si) NAND Flash Memory）、Non-Volatile Semiconductor Memory Workshop(USA) 、 2007 22nd IEEE 、 26-30 Aug. 2007 、 p.110-111
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数の溝が形成された半導体基板と、前記半導体基板の複数の溝内にそれぞれ埋め込まれた複数の素子分離絶縁膜であって、それぞれ上部が前記半導体基板の上面から上方に突出し、酸化物を含有して構成された複数の素子分離絶縁膜と、前記複数の素子分離絶縁膜間の半導体基板上に形成されたトンネル絶縁膜と、前記複数の素子分離絶縁膜間の前記トンネル絶縁膜上に窒化膜により形成された電荷蓄積層と、前記電荷蓄積層上および前記素子分離絶縁膜上に渡り前記電荷蓄積層に蓄積された電荷通過防止用のブロック膜と、前記ブロック膜上に形成されたゲート電極と、前記素子分離絶縁膜と前記ブロック膜との間に形成された窒化膜を含むバリア層とを備えたことを特徴としている。
【０００７】
本発明の一態様は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に窒化膜により電荷蓄積層を形成する工程と、前記電荷蓄積層、トンネル絶縁膜および前記半導体基板の上部に溝を形成する工程と、前記溝内に素子分離絶縁膜を形成する工程と、前記電荷蓄積層上および前記素子分離絶縁膜上を渡り窒化膜を含むバリア層を形成する工程と、前記バリア層上に電荷蓄積層に蓄積された電荷の通過防止用のブロック膜を形成する工程と、前記ブロック膜上にゲート電極を形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明の一態様によれば、アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域の一部を模式的に示す平面図である。
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に形成されている。このＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＸ方向に直交するＹ方向（ビット線方向、チャネル長方向）に延設されるビット線ＢＬに接続されている。
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。
【００１３】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。ワード線ＷＬは、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３の制御ゲート電極ＣＧ参照：ゲート電極に相当）をＸ方向に連結して構成されている。
【００１４】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲート線ＳＧＬ１は、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧをＸ方向に連結して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。選択ゲート線ＳＧＬ２は、選択ゲートトランジスタＴｒｓ２の選択ゲート電極ＳＧをＸ方向に連結して構成されている。
【００１５】
図３は、図２のＡ−Ａ線（ワード線方向）に沿う断面を模式的に示しており、図４は、図２のＢ−Ｂ線（ビット線方向）に沿う断面を模式的に示している。
図３に示すように、ｐ型のシリコン基板２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３が複数離間して形成されている。これら複数の素子分離溝３は、複数のアクティブエリアＳａを図２のワード線方向に分離している。素子分離溝３内には素子分離領域Ｓｂを構成する素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部４ａから構成されている。
【００１６】
他方、素子分離領域Ｓｂによって区画された複数のアクティブエリアＳａ上のそれぞれにはトンネル絶縁膜５が形成されている。このトンネル絶縁膜５は、例えばシリコン酸化膜により形成されている。トンネル絶縁膜５は、図３に示す断面内の両側端が素子分離絶縁膜４の上部４ａの側面の一部に接触して配設されている。これらのトンネル絶縁膜５の上面上にはそれぞれシリコン窒化膜６が電荷トラップ層、電荷蓄積層として形成されている。これらのシリコン窒化膜６は、素子分離絶縁膜４の上部４ａの側面に接触する接触面を備えている。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部４ａの側面は、トンネル絶縁膜５の側面およびシリコン窒化膜６の側面と面一に形成されている。
【００１７】
素子分離絶縁膜４は、例えば、ＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜、ＨＤＰ（High Density Plasma）膜などの酸化物系絶縁膜により構成されている。この素子分離絶縁膜４は、その上部４ａがシリコン基板２の上面から上方に突出して構成されており、その上面がシリコン基板２の上面より上方、さらにトンネル絶縁膜５の上面より上方に位置して構成されている。また、素子分離絶縁膜４の上面はシリコン窒化膜６の上面とほぼ同一高さに位置している。尚、素子分離絶縁膜４の上面がシリコン窒化膜６の上面よりも上方または下方に位置していても良い。
【００１８】
バリア層７は、素子分離絶縁膜４の上面上およびシリコン窒化膜６の上面上を渡って連続的に構成されている。このバリア層７としては、窒化膜（例えばシリコン窒化膜（Ｓｉ３Ｎ４））が適用される。本実施形態では、窒化膜系絶縁膜（シリコン窒化膜６およびバリア層７）が、トンネル絶縁膜５の上面上、素子分離絶縁膜４の側面上および上面上に沿って連続的に形成されている。
【００１９】
ブロック膜８は、バリア層７の上面上に形成されており、シリコン窒化膜６の上方および素子分離絶縁膜４の上方を連続的に渡って電子（電荷）の通過防止用に構成されている。このブロック膜８を設けている理由は、ゲート電極ＭＧに印加する電圧が効率的にトンネル領域に作用させるためである。このブロック膜８は、データ書込時にシリコン窒化膜６がシリコン基板２から電子を捕獲するが、このとき制御ゲート電極ＣＧへの電荷抜けを抑制するために設けられており、またデータ消去時に制御ゲート電極ＣＧからシリコン窒化膜６に対する電子注入を抑制するために設けられている。
【００２０】
ブロック膜８としては、シリコン酸化膜または金属酸化物膜、もしくは、これらの２層
以上の積層膜が用いられる。本実施形態においてブロック膜８は、例えば比誘電率が１０程度のアルミニウム酸化物（Ａｌ２Ｏ３）膜を適用している。尚、その他のブロック膜８の材質としては、例えば比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、ランタン酸化物（Ｌａ２Ｏ３）の何れか１つの単層膜を適用できる。また、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜を適用しても良い。シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のうちの少なくとも何れか１つ以上の元素を含む酸化物膜を適用できる。
【００２１】
ブロック膜８の上面上には制御ゲート電極ＣＧが構成されている。この制御ゲート電極ＣＧとしては、例えばリン（Ｐ）などの不純物が添加されたシリコン層がポリゲートとして用いられる。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、シリコン窒化膜６、バリア層７、ブロック膜８、制御ゲート電極ＣＧの積層構造によって構成されている。
【００２２】
図４に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧはその間の分断領域において電気的に分断されている。尚、図示しないが、当該分断領域内には層間絶縁膜などが成膜される。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置してソース／ドレイン領域２ａが形成されている。
【００２３】
図５は、本実施形態の構造を適用した場合のメモリセルトランジスタの閾値電圧を従来例との比較によって示している。尚、従来例としては、本実施形態のメモリセル構造からバリア層７を構成せず、ブロック膜８がシリコン窒化膜６の上面上および素子分離絶縁膜４の上面上に直接形成されている構造を適用している。
【００２４】
この図５に示すように、従来例では、メモリセルトランジスタＴｒｍの閾値電圧のずれやバラつきが目立ち、本実施形態の構造ではメモリセルトランジスタＴｒｍの閾値電圧のずれやばらつきを抑制できることがわかる。
【００２５】
上記構成の製造方法について図６ないし図１３をも参照しながら説明する。尚、以下に説明する製造方法において、図示しない他領域の製造方法については省略する。また、一般的な工程であれば必要に応じて工程を付加しても良いし、下記の工程を入れ替えて適用しても良い。
【００２６】
図６に示すように、所望の不純物をドーピングした領域（図示せず）をシリコン基板２の上部に形成した後、シリコン基板２の表面にトンネル絶縁膜５を熱酸化法によって形成し、次に、シリコン窒化膜６を堆積する。このシリコン窒化膜６は、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを８００℃程度以下の温度条件にて反応させて減圧化学気相成長法（ＬＰ−ＣＶＤ法）により堆積する。
【００２７】
次に、図７に示すように、マスク材としてシリコン酸化膜９、シリコン窒化膜１０をＣＶＤ法によって順に堆積する。シリコン酸化膜９に代えてポリシリコンを適用しても良い。次に、図８に示すように、フォトリソグラフィ技術および異方性エッチング処理によりシリコン窒化膜１０、シリコン酸化膜９、シリコン窒化膜６、トンネル絶縁膜５、シリコン基板２の上部に素子分離用の溝３を形成する。
【００２８】
次に、図９に示すように、溝３内に素子分離絶縁膜４を形成する。この素子分離絶縁膜４としては、ＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜、ＨＤＰ（High Density Plasma）膜などを含んだ酸化系絶縁膜により形成する。次に、シリコン窒化膜１０をストッパとしてシリコン窒化膜１０の上面まで素子分離絶縁膜４をＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。
【００２９】
次に、図１０に示すように、シリコン窒化膜１０に対して高選択性を有する条件下で素子分離絶縁膜４をシリコン酸化膜９の上面付近（シリコン酸化膜９およびシリコン窒化膜１０の界面付近）までエッチバックし、素子分離絶縁膜４の上面位置を調整する。次に、シリコン窒化膜１０をウェットエッチング処理により除去する。
【００３０】
次に、図１１に示すように、シリコン酸化膜９および素子分離絶縁膜４の上面をシリコン窒化膜６の上面が露出するようにドライエッチングまたはウェットエッチングによってエッチバックして落とし込み処理する。このようにして、シリコン窒化膜６の上面位置および素子分離絶縁膜４の上面位置がほぼ同一高さ位置になるように調整する。
【００３１】
次に、図１２に示すように、シリコン窒化膜６の露出上面上および素子分離絶縁膜４の上面上にバリア層７を形成する。このバリア層７の形成方法としては、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを交互に供給し、成膜温度６００℃程度以下の温度条件にて原子層成長法（ＡＬＤ法）により形成する方法を適用する。
【００３２】
これは、原子層成長法を用いることによって薄膜の面内膜厚均一性を向上できるためである。尚、窒化用のアンモニアガスには水素原子が含まれるため、窒素をラジカル化してラジカル窒化法を適用してバリア層７を形成しても良い。この場合、アンモニアガスを用いる必要がなくなるため、アンモニアガスに含まれる水素原子が、メモリセルトランジスタＴｒｍのアクティブエリアＳａに到達する虞がなくなり当該アクティブエリアＳａに固定電荷を発生させる虞もなくなることで、しきい値電圧の低下を防ぐことができ素子特性を向上できる。すなわち、水素原子を含まないガスを適用して形成すると良い。また、バリア層７は、その組成がＳｉ３Ｎ４に近くなるように形成すると良い。これは、電子がバリア層７を通じて隣り合うメモリセルのゲート電極ＭＧ間で流入／放出することを防ぐためである。
【００３３】
逆に、シリコン窒化膜６は、バリア層７の組成（例えばＳｉ３Ｎ４）に比較して化学量論的にシリコンリッチに構成されていると良い。これは、電子を捕獲（蓄積）する量を増すことができるためである。尚、バリア層７はシリコンおよび窒素原子を含有していれば、その組成はＳｉ３Ｎ４に限られない。
【００３４】
バリア層７の形成後には、当該バリア層７の高密度化および理想的な化学結合状態を得たり膜中の不要物抜きのため熱処理を行う場合もある。この場合には、バリア層７の形成温度以上の温度にて熱処理すると良い。熱処理時の雰囲気は、不活性雰囲気下、酸化性雰囲気下の何れでも良い。特に、高密度化、理想的な化学結合状態を得るためには、不活性雰囲気下で処理すると良い。また、不要物の低減化、例えば水素を低減するためには酸化性雰囲気（Ｈ２Ｏ雰囲気など）、例えば炭素を低減するためにはＯ２雰囲気下、Ｏ３雰囲気下で処理することがより効果的である。
【００３５】
次に、図１３に示すように、バリア層７の上面上に例えば金属酸化物（例えばアルミナ（Ａｌ２Ｏ３））によるブロック膜８を形成する。例えば、アルミナによるブロック膜８を形成する場合は、減圧化学気相成長法によりトリメチルアルミニウム（（ＣＨ３）３Ａｌ）と酸化剤（例えば、Ｏ２、Ｏ３、Ｈ２Ｏ）とを炉内に交互に導入し、６００℃程度以下において反応させると良い。
【００３６】
この後、ブロック膜８を構成する金属酸化物を必要に応じてアニールすることで高密度化、膜中の不要物を抜いたり、必要に応じて酸化処理を行うことで酸素欠損を補償する。これらの改質処理は、ブロック膜８の形成温度以上の温度条件にて行うことによってデバイス特性を改善できるが、より高温のデンシファイ用の所定温度もしくは結晶化温度程度以上において行うのが良い。これらの温度は、ブロック膜８の材料に応じて異なっており例えばアルミナの場合１０００℃程度以上、ハフニア（ＨｆＯ２）の場合８００℃程度以上に設定すると良い。すると、ブロック膜８が高密度化することで、比誘電率、バリアハイトの増加、エッチャントに対する加工耐性の確保、膜中不純物を放出し難くするという効果を奏する。また、後工程における熱処理および雰囲気によるダメージを受けにくくするなどの効果を奏する。
【００３７】
このとき、たとえブロック膜８を改質処理したとしてもバリア層７がブロック膜８直下を覆うように形成されているため、トンネル絶縁膜５の特性劣化（バーズビーク発生）の原因となる酸素原子（Ｏ）が素子分離絶縁膜４を通じてトンネル絶縁膜５、シリコン基板２のアクティブエリアＳａに達する虞が少なくなり、デバイス特性を向上できる。
【００３８】
次に、図３に示すように、ブロック膜８の上面上に例えばリンなどの不純物がドープされたシリコン層をＣＶＤ法により堆積しポリゲートとして形成する。このシリコン層は、減圧化学気相成長法により５００℃程度でシラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを炉内に導入して形成する。この後、図４に示すように、制御ゲート電極ＣＧ、ブロック膜８、バリア層７、シリコン窒化膜６を異方性エッチング処理によりＹ方向に複数に分断することで複数のゲート電極ＭＧを形成する。この後、ゲート電極ＭＧの両脇にシリコン基板２の表層に位置してソース／ドレイン領域２ａの形成用の不純物をイオン注入する。この後、ゲート電極ＭＧ−ＭＧ間に絶縁膜を形成する工程、ビット線コンタクト、ソース線コンタクト、上層配線（ビット線ＢＬなど）の配線製造工程などが行われるが、本実施形態の特徴には直接関係しないためその説明を省略する。
【００３９】
この後の後工程において、熱処理が行われたとしてもバリア層７がブロック膜８と素子分離絶縁膜４との間に介在して形成されているため、固定電荷発生源となる炭素原子（Ｃ）が素子分離絶縁膜４を通じてアクティブエリアＳａに達する虞がなくなり、閾値電圧のずれやバラツキを極力抑制することができる。
【００４０】
本実施形態によれば、次に示す特徴を備えている。複数の溝３内にそれぞれ埋め込まれた複数の素子分離絶縁膜４が酸化物を含有してその上部４ａがシリコン基板２の上面から上方に突出して構成されており、素子分離絶縁膜４の上部４ａ間のアクティブエリアＳａ上にはトンネル絶縁膜５、窒化膜（電荷蓄積層）６が積層されており、さらに、バリア層７およびブロック膜８が、素子分離絶縁膜４の上面上およびシリコン窒化膜６の上面上に渡って形成され、さらにブロック膜８の上面上に制御ゲート電極ＣＧが形成されている。バリア層７が窒化膜を含んで素子分離絶縁膜４とブロック膜８との間に介在して形成されているため、炭素や酸素などの不要物が素子分離絶縁膜８を通過してシリコン基板２やトンネル絶縁膜５に与える悪影響を極力抑制することができデバイス特性を向上できる。
【００４１】
シリコン窒化膜６がバリア層７を構成する窒化膜よりも化学量論的にシリコンリッチに構成されているため、シリコン窒化膜６に蓄積する電荷量を増すことができる。
バリア層７を構成する窒化膜がＳｉ３Ｎ４によって構成されている場合には、電子がバリア層７を通じて隣り合うメモリセルのゲート電極ＭＧ間で流入／放出することを防ぐことができる。
【００４２】
バリア層７を原子層成長法により形成しているため、薄膜の面内膜厚均一性を向上できる。バリア層７を構成する窒化膜をラジカル窒化法により形成した場合には、水素原子を含まない条件にて成膜できるため、水素による悪影響をも抑制できる。ブロック膜８を形成した後に、当該ブロック膜８の形成温度以上の温度で且つ酸化性雰囲気にて熱処理するため、水素や炭素などの不要物を低減することができる。
【００４３】
（第２の実施形態）
図１４は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、電荷蓄積層の上に直接酸化膜が形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００４４】
本実施形態においては、ブロック膜８のリーク電流抑制作用を補助するため、酸化膜１１がシリコン窒化膜６の上面上に直接形成されている。この酸化膜１１は、シリコン窒化膜６とバリア層７との間に介在して形成されている。この酸化膜１１は、前述実施形態において説明したシリコン窒化膜６の上面露出処理後で且つバリア層７の形成前に形成される膜である。この酸化膜１１は、例えばシリコン窒化膜６の上面上にラジカル酸素を供給してラジカル酸化処理することによって形成されている。尚、酸化膜１１はケミカル処理によって生じるケミカル酸化膜を適用しても良いし、シリコン窒化膜６の上面が露出することによって自然に発生する自然酸化膜を適用しても良い。
【００４５】
このような酸化膜１１が形成されていることによってバリア層７を構成する窒化膜とシリコン窒化膜６との間に電荷のエネルギー障壁となる膜を形成することができる。すると、電子がシリコン窒化膜６からバリア層７を通じて隣接セルに放出される現象を極力抑制することができる。この作用は、界面領域の酸素濃度が１０１９［atoms/cm3］程度以上であれば効果的であることが発明者らによって確認されている。
【００４６】
このような実施形態によれば、酸化膜１１が、シリコン窒化膜６とバリア層７との間に介在して形成されているため、電荷蓄積層を構成するシリコン窒化膜６とブロック膜８を構成する窒化膜との界面付近においてバリアハイトを高くすることができ、例えば書込電圧印加時においてシリコン窒化膜６に捕獲された電子の隣接セルや制御ゲート電極ＣＧへの放出を極力防ぐことができる。
【００４７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、メモリセルトランジスタＴｒｍがビット線方向およびワード線方向に多数並設されている構造を備えていれば、他の不揮発性半導体記憶装置に適用しても良い。
バリア層７としてシリコン窒化膜（Ｓｉ３Ｎ４）を適用したが、他の組成比のシリコン窒化膜、シリコン酸窒化膜（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）などの単層膜、これらの積層膜、さらにシリコン酸化膜（ＳｉＯ２）との積層膜など、種々の窒化膜を含む膜を適用できる。
【００４８】
バリア層７の形成方法は原子層成長法（ＡＬＤ法）やラジカル窒化法に限られず、通常の減圧化学気相成長法を用いても良い。また、シリコン酸化膜を形成した後にラジカル窒化法により当該シリコン酸化膜を窒化することでシリコン酸窒化膜を形成しても良い。
【００４９】
制御ゲート電極ＣＧ、ワード線ＷＬは、シリコン層（ポリゲート）の上部がタングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）などの金属によってシリサイド化されたシリサイド層を具備した構造を適用しても良いし、窒化タンタル（ＴａＮ）、タングステン（Ｗ）などの金属層、またはこれらの積層構造によって構成されていても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセル領域内の構造を模式的に示す平面図
【図３】メモリセルの構造を模式的に示す縦断面図（図２のＡ−Ａ線に沿って示す模式的な断面図）
【図４】メモリセルの構造を模式的に示す縦断面図（図２のＢ−Ｂ線に沿って示す模式的な断面図）
【図５】しきい値電圧の比較を示す特性図
【図６】一製造段階について図３に対応して示す縦断面図（その１）
【図７】一製造段階について図３に対応して示す縦断面図（その２）
【図８】一製造段階について図３に対応して示す縦断面図（その３）
【図９】一製造段階について図３に対応して示す縦断面図（その４）
【図１０】一製造段階について図３に対応して示す縦断面図（その５）
【図１１】一製造段階について図３に対応して示す縦断面図（その６）
【図１２】一製造段階について図３に対応して示す縦断面図（その７）
【図１３】一製造段階について図３に対応して示す縦断面図（その８）
【図１４】本発明の第２の実施形態について示す図３相当図
【符号の説明】
【００５１】
図面中、４は素子分離絶縁膜、５はトンネル絶縁膜、６はシリコン窒化膜（電荷蓄積層）、７はバリア層、８はブロック膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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