(57)【要約】【課題】  ディスターブを防止する半導体装置等を提供する。【解決手段】  半導体装置は、少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含む。前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層（２２ａ’）と、前記第１のゲート絶縁層（２２ａ’）の上に形成された電荷蓄積能力を有するゲート電荷蓄積層（２２ｂ’）と、前記ゲート電荷蓄積層（２２ｂ’）の上に形成された第２のゲート絶縁層（２２ｃ’）とを有する。前記ゲート電荷蓄積層（２２ｂ’）の一部（３１）の第１の電荷蓄積能力は、前記ゲート電荷蓄積層（２２ｂ’）の残部（３２）の第２の電荷蓄積能力より低い。前記ゲート電荷蓄積層（２２ｂ’）の前記一部（３１）の前記第１電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含み、
前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記ゲート電荷蓄積層の一部の第１の電荷蓄積能力は、前記ゲート電荷蓄積層の残部の第２の電荷蓄積能力より低く、前記ゲート電荷蓄積層の前記一部の前記第１電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している、半導体装置。
【請求項２】
請求項１において、
前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、
半導体層を有し、
前記第１のゲート絶縁層は、前記半導体層の上に形成され、
前記少なくとも１つのトランジスタの前記半導体層は、ビット線と接続される第１のソースドレイン領域と、ソース線と接続される第２のソースドレイン領域とを有し、
前記ゲート電荷蓄積層の前記一部は、前記第１のソースドレイン領域側に存在し、
前記ゲート電荷蓄積層の前記残部は、前記第２のソースドレイン領域側に存在する、半導体装置。
【請求項３】
請求項１または２において、
前記第１のゲート絶縁層は、酸化シリコン層であり、前記ゲート電荷蓄積層は、窒化シリコン層であり、前記第２のゲート絶縁層は、酸化シリコン層である、半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能である、半導体装置。
【請求項５】
請求項１乃至３のいずれかにおいて、
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第２のソースドレイン領域のドーパントのドーズ量は、前記第１のソースドレイン領域のドーパントのドーズ量より多い、半導体装置。
【請求項７】
半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含み、
前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記ゲート電荷蓄積層の一部の第１の欠陥密度は、前記ゲート電荷蓄積層の残部の第２の欠陥密度より低い、半導体装置。
【請求項８】
半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に第１の絶縁層を形成すること、
前記第１の絶縁層の上に電荷蓄積層を形成すること、
前記電荷蓄積層の上に第２の絶縁層を形成すること、
前記第２の絶縁層の上に導電層を形成すること、
前記導電層の一部、前記導電層の前記一部の下に形成された前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第２の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第２のゲート絶縁層およびゲート電荷蓄積層として形成すること、および
前記ゲート導電層の一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含み、
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法。
【請求項９】
請求項８において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／５までの範囲を有する、半導体装置の製造方法。
【請求項１０】
請求項８において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／２までの範囲を有する、半導体装置の製造方法。
【請求項１１】
請求項８において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の４／５までの範囲を有する、半導体装置の製造方法。
【請求項１２】
半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に第１の絶縁層を形成すること、
前記第１の絶縁層の上に電荷蓄積層を形成すること、
前記電荷蓄積層の上に第２の絶縁層を形成すること、
前記第２の絶縁層の上に導電層を形成すること、
前記導電層の一部、前記導電層の前記一部の下に形成された前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第２の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第２のゲート絶縁層およびゲート電荷蓄積層として形成すること、
前記ゲート導電層の前記エッチングによって露呈される両方の側面、前記第２のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記ゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に第３の絶縁層を形成すること、および
前記ゲート導電層の一部および前記ゲート導電層の前記一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含み、
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記ゲート電荷蓄積層の前記一部に接する前記第３の絶縁層にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含む半導体装置の製造方法。
【請求項１４】
請求項１２または１３において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／５までの範囲を有する、半導体装置の製造方法。
【請求項１５】
請求項１２または１３において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／２までの範囲を有する、半導体装置の製造方法。
【請求項１６】
請求項１２または１３において、
前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含み、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の４／５までの範囲を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法等に関する。
【背景技術】
【０００２】
半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とスプリットゲート（Ｓｐｌｉｔ−Ｇａｔｅ）型のＭＯＮＯＳとを含む。ＭＯＮＯＳは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれることもある。現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のＭＯＮＯＳは、スプリットゲート型のＭＯＮＯＳよりも注目されている。平板型のＭＯＮＯＳは、概して、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア（Ｈｏｔ  Ｃａｒｒｉｅｒ）を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。ホットキャリアを用いるＭＯＮＯＳは、ＦＮ電流を利用するＭＯＮＯＳと比べて、高いバイアスを必要としないという利点を有する。さらに、ホットキャリアを用いるＭＯＮＯＳは、等価酸化膜厚（ＥＯＴ、Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。
不揮発性記憶装置（不揮発性記憶領域）を含む半導体装置は、たとえば、特許文献１に開示されている。
【０００３】
半導体装置の信頼性を向上させる目的で、半導体装置の半導体基板（シリコン基板）と酸化膜（シリコン酸化膜）との間の界面（Ｓｉ−ＳｉＯ２界面）の付近のダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を終端させる手法は、たとえば、特許文献２、特許文献３、特許文献４に開示されている。
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２０００−１７４０３０号公報
【特許文献３】特開２００６−３１９１８６号公報
【特許文献４】特開平０７−０５８３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１は、不揮発性記憶装置のメモリセルと等価な回路の配置例を示す。
図１において、ソース線ＳＬ０、ＳＬ１とワード線ＷＬ０、ＷＬ１とは、平行に配置されている。メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、たとえば、ビット線ＢＬ０の電圧を０［Ｖ］に設定し、ソース線ＳＬ１の電圧を５［Ｖ］に設定し、ワード線ＷＬ０の電圧を７［Ｖ］に設定する。メモリセルＭＣ００に電荷（ホットエレクトロン）が書き込まれないように、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を０［Ｖ］に設定する。メモリセルＭＣ１１に電荷（ホットエレクトロン）が書き込まれないように、ビット線ＢＬ１の電圧を５［Ｖ］に設定する。ビット線ＢＬ１の電圧が５［Ｖ］に設定され、ソース線ＳＬ０の電圧が０［Ｖ］に設定される場合、メモリセルＭＣ０１のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれてしまう。
【０００５】
メモリセルＭＣ０１のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）が書き込まれているか否かを判定する場合、たとえば、ビット線ＢＬ１の電圧を１［Ｖ］に設定し、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を２［Ｖ］に設定する。このとき、メモリセルＭＣ０１のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれていると、メモリセルＭＣ０１の読み出しが正常に行うことができない。
したがって、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止するために、ビット線ＢＬ１の電圧を調整する必要があった。すなわち、メモリセルＭＣ０１に電荷（ホットホール）が書き込まれないように、ビット線ＢＬ１の電圧を例えば、５［Ｖ］から３［Ｖ］に変更する必要があった。なお、ビット線ＢＬ１の電圧をあまりにも低くすると、メモリセルＭＣ１１に電荷（ホットエレクトロン）が書き込まれてしまうという問題も生じる。
【０００６】
上述のようにビット線ＢＬ１の電圧を調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止するために、使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）から４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）に増えてしまうという問題がある。
当業者は、図１に示されていない他の配置例においても、選択されたメモリセルへの電荷を書き込むときに、選択されないメモリセルへのディスターブが生じることを理解できるであろう。
【課題を解決するための手段】
【０００７】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００８】
本発明の第１の態様は、半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含み、
前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記ゲート電荷蓄積層の一部の第１の電荷蓄積能力は、前記ゲート電荷蓄積層の残部の第２の電荷蓄積能力より低く、前記ゲート電荷蓄積層の前記一部の前記第１電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している、半導体装置に関係する。
本発明の第１の態様によれば、ディスターブを防止する半導体装置を提供することが可能となる。
【０００９】
本発明の第１の態様では、前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、
半導体層を有してもよく、
前記第１のゲート絶縁層は、前記半導体層の上に形成されてもよく、
前記少なくとも１つのトランジスタの前記半導体層は、ビット線と接続される第１のソースドレイン領域と、ソース線と接続される第２のソースドレイン領域とを有してもよく、
前記ゲート電荷蓄積層の前記一部は、前記第１のソースドレイン領域側に存在してもよく、
前記ゲート電荷蓄積層の前記残部は、前記第２のソースドレイン領域側に存在してもよい。
【００１０】
本発明の第１の態様では、前記第１のゲート絶縁層は、酸化シリコン層でもよく、前記ゲート電荷蓄積層は、窒化シリコン層でもよく、前記第２のゲート絶縁層は、酸化シリコン層でもよい。
【００１１】
本発明の第１の態様では、前記ゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能でもよい。
【００１２】
本発明の第１の態様では、前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易くてもよい。
【００１３】
本発明の第１の態様では、前記第２のソースドレイン領域のドーパントのドーズ量は、前記第１のソースドレイン領域のドーパントのドーズ量より多くてもよい。
【００１４】
本発明の第２の態様は、半導体装置であって、
少なくとも１つの不揮発性記憶セルの少なくとも１つのトランジスタを含み、
前記少なくとも１つの不揮発性記憶セルの前記少なくとも１つのトランジスタは、第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第２のゲート絶縁層とを有し、
前記ゲート電荷蓄積層の一部の第１の欠陥密度は、前記ゲート電荷蓄積層の残部の第２の欠陥密度より低い、半導体装置に関係する。
【００１５】
本発明の第３の態様は、半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に第１の絶縁層を形成すること、
前記第１の絶縁層の上に電荷蓄積層を形成すること、
前記電荷蓄積層の上に第２の絶縁層を形成すること、
前記第２の絶縁層の上に導電層を形成すること、
前記導電層の一部、前記導電層の前記一部の下に形成された前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第２の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第２のゲート絶縁層およびゲート電荷蓄積層として形成すること、および
前記ゲート導電層の一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含み、
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法に関係する。
【００１６】
本発明の第３の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／５までの範囲を有してもよい。
【００１７】
本発明の第３の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／２までの範囲を有してもよい。
【００１８】
本発明の第３の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の４／５までの範囲を有してもよい。
【００１９】
本発明の第４の態様は、半導体装置の製造方法であって、
半導体層を準備すること、
前記半導体層の上に第１の絶縁層を形成すること、
前記第１の絶縁層の上に電荷蓄積層を形成すること、
前記電荷蓄積層の上に第２の絶縁層を形成すること、
前記第２の絶縁層の上に導電層を形成すること、
前記導電層の一部、前記導電層の前記一部の下に形成された前記第２の絶縁層の一部、および前記第２の絶縁層の前記一部の下に形成された前記電荷蓄積層２２ｂの一部をエッチングして、前記導電層の残部、前記第２の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第２のゲート絶縁層およびゲート電荷蓄積層として形成すること、
前記ゲート導電層の前記エッチングによって露呈される両方の側面、前記第２のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記ゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に第３の絶縁層を形成すること、および
前記ゲート導電層の一部および前記ゲート導電層の前記一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含み、
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法に関係する。
【００２０】
本発明の第４の態様では、半導体装置の製造方法は、前記ゲート電荷蓄積層の前記一部に接する前記第３の絶縁層にフッ素系ガスおよび／または水素系ガスを用いてイオン注入を実施すること、
を含んでもよい。
【００２１】
本発明の第４の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／５までの範囲を有してもよい。
【００２２】
本発明の第４の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の１／２までの範囲を有してもよい。
【００２３】
本発明の第４の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第１のソースドレイン領域および第２のソースドレイン領域を、前記半導体層の上層に形成すること、
を含んでもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第１のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第２のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の４／５までの範囲を有してもよい。
【００２４】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２６】
１．半導体装置の構造
図２（Ａ）は、本実施形態の半導体装置の構造の概略図を示す。
図２（Ａ）は、１つの不揮発性記憶セルの１つのトランジスタを図示するが、本実施形態は、これに限定されるものではない。すなわち、本実施形態は、複数のトランジスタを採用することができる。また、本実施形態は、各不揮発性記憶セルが１つのトランジスタまたは複数のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。図２（Ａ）において、半導体装置（不揮発性記憶領域）であるトランジスタは、第１のゲート絶縁層２２ａ’と、第１のゲート絶縁層２２ａ’の上に形成された電荷蓄積能力を有するゲート電荷蓄積層２２ｂ’と、ゲート電荷蓄積層２２ｂの上に形成された第２のゲート絶縁層２２ｃ’とを有する。
ゲート電荷蓄積層２２ｂ’の一部３１の第１の電荷蓄積能力は、ゲート電荷蓄積層２２ｂ’の残部３２の第２の電荷蓄積能力より低く、ゲート電荷蓄積層２２ｂ’の一部３１の第１電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入によって低下している。別の表現として、ゲート電荷蓄積層２２ｂ’の一部３１の第１の欠陥（ｄｅｆｅｃｔ）密度は、ゲート電荷蓄積層２２ｂ’の残部３２の第２の欠陥密度より低い、ということもできる。フッ素系ガスは、フッ素（Ｆ２）だけでなく、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等を含む。水素系ガスは、Ｈ２（水素）だけでなく、たとえば、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等を含む。
【００２７】
図２（Ａ）において、半導体装置は、半導体層１０を有する。第１のゲート絶縁層２２ａ’は、半導体層１０の上に形成されている。半導体層１０は、ビット線（図示せず）と接続される第１のソースドレイン領域１２’、１８と、ソース線（図示せず）と接続される第２のソースドレイン領域１３’、１９とを有する。ゲート電荷蓄積層２２ｂ’の一部（矢印３１で示す領域）は、第１のソースドレイン領域１２’、１８側に存在し、ゲート電荷蓄積層２２ｂ’の残部（矢印３２で示す領域）は、第２のソースドレイン領域１３’、１９側に存在する。第１のソースドレイン領域１２’、１８および第２のソースドレイン領域１３’、１９は、半導体層１０の上層に形成されている。第１のソースドレイン領域１２’、１８および第２のソースドレイン領域１３’、１９は、ゲート導電層１４’の下方に位置する半導体層１０のチャネル領域をゲート導電層１４’のゲート長の方向に挟んでいる。
ゲート導電層１４’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面、第２のゲート絶縁層２２ｃ’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面、ならびに、ゲート電荷蓄積層２２ｂ’の第１のソースドレイン領域１２’、１８側および第２のソースドレイン領域１３’、１９側の両方の側面に、第３の絶縁層１６、１７が形成されている。第３の絶縁層１６、１７は、第１のゲート絶縁層２２ａ’の上に形成されている。
【００２８】
第１のソースドレイン領域１２’、１８は、チャネル領域側の半導体層１０の上層に浅く形成されている第１のソースドレインエクステンション領域１２’と、ビット線に接続され、且つチャネル領域側の半導体層１０の上層に深く形成されている第１のソースドレインコンタクト領域１８とに分けて呼ばれることもある。第２のソースドレイン領域１３’、１９は、チャネル領域側の半導体層１０の上層に浅く形成されている第２のソースドレインエクステンション領域１３’と、ソース線に接続され、且つチャネル領域側の半導体層１０の上層に深く形成されている第２のソースドレインコンタクト領域１９とに分けて呼ばれることもある。
【００２９】
図２（Ｂ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図の１例を示し、図２（Ｃ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図のもう１つ例を示し、図２（Ｄ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図の他の例を示す。
図２（Ｂ）、図２（Ｃ）および図２（Ｄ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図（具体的には、第１のゲート絶縁層２２ａ’との界面近傍のゲート電荷蓄積層２２ｂ’の平面図）を表す。図２（Ａ）のゲート電荷蓄積層２２ｂ’の一部３１は、図２（Ｂ）、図２（Ｃ）および図２（Ｄ）の黒い領域３１に対応し、図２（Ａ）のゲート電荷蓄積層２２ｂ’の残部３２は、図２（Ｂ）、図２（Ｃ）および図２（Ｄ）の黒い領域３１を除くゲート電荷蓄積層２２ｂ’のすべての領域３２、すなわち、図２（Ｂ）、図２（Ｃ）および図２（Ｄ）の白い領域３２に対応する。
【００３０】
なお、黒い領域３１および白い領域３２は、実際のゲート電荷蓄積層２２ｂ’の色を表すものではなく、図２（Ｂ）、図２（Ｃ）および図２（Ｄ）中の領域３１および領域３２を区別するために用いられている。
また、図２（Ｂ）、図２（Ｃ）および図２（Ｄ）において、第１のゲート絶縁層２２ａ’との界面近傍のゲート電荷蓄積層２２ｂ’の平面上に、第１のソースドレインコンタクト領域１８および第２のソースドレインコンタクト領域１９は、実際に存在しない。図２（Ｂ）、図２（Ｃ）および図２（Ｄ）の破線で囲まれた第１のソースドレインコンタクト領域１８および第２のソースドレインコンタクト領域１９は、第１のソースドレインコンタクト領域１８側のゲート電荷蓄積層２２ｂ’の一端３４と、第２のソースドレインコンタクト領域１９側のゲート電荷蓄積層２２ｂ’の他端３５とを説明するために用いられている。一端３４および他端３５は、ゲート長３３の方向に互いに対向している。
【００３１】
図２（Ｂ）において、ゲート電荷蓄積層２２ｂ’の一部３１は、ゲート電荷蓄積層２２ｂ’の一端３４の全部を有しているが、図２（Ｃ）および図２（Ｄ）のように、ゲート電荷蓄積層２２ｂ’の一部３１は、ゲート電荷蓄積層２２ｂ’の一端３４の一部だけを有してもよい。ゲート電荷蓄積層２２ｂ’の一部３１が、第１のソースドレインコンタクト領域１８側の電荷蓄積能力を、第２のソースドレインコンタクト領域１９側の電荷蓄積能力よりも低くすればよい。
【００３２】
ビット線に接続される第１のソースドレインコンタクト領域１８側のゲート電荷蓄積層２２ｂ’の電荷蓄積能力が低下しているという事は、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整しなくても、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１側が接続されるソースドレイン領域の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれ難いことを意味する。すなわち、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止することができる。
また、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブをより確実に防止することができる。
【００３３】
２．半導体装置の製造方法
図３は、図２（Ａ）に示す半導体装置の製造方法の概略を説明するための図である。
まず、半導体層１０（たとえば、（Ｐ型の）シリコン基板）を準備し、半導体層１０の上に第１の絶縁層２２ａを形成する。第１の絶縁層２２ａは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層は、たとえば、シリコン基板を熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄｉｚａｔｉｏｎ）処理、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）処理、陽極酸化（ａｎｏｄｅ  ｏｘｉｄｉｚａｔｉｏｎ）処理等の酸化処理によって形成される。熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素（Ｏ２）を用いるドライ酸化処理と、水蒸気（Ｈ２Ｏ）および水蒸気を含んだ酸素または窒素（Ｎ２）を用いる水蒸気酸化とを含む。熱酸化処理の温度範囲は、たとえば、６５０℃〜９００℃である。
【００３４】
その後、第１の絶縁層２２ａの上に電荷蓄積層２２ｂを形成する。電荷蓄積層２２ｂは、たとえば、窒化シリコン層（たとえば、Ｓｉ３Ｎ４層）である。Ｓｉ３Ｎ４層は、たとえば、反応ガスとしてのアンモニア（ＮＨ３）およびジクロロシラン（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ（ＤＣＳ）、ＳｉＨ２Ｃｌ２）を用いるＣＶＤ処理によって形成される。なお、第１の絶縁層２２ａの上に電荷蓄積層２２ｂを形成する前に、第１の絶縁層２２ａをアンモニア雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）してもよい。ジクロロシランは、たとえば、ヘキサクロロジシラン（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ（ＨＣＤ）、Ｓｉ２Ｃｌ６）に変更してもよい。具体的には、Ｓｉ３Ｎ４層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるＣＶＤ処理によって形成されてもよい。また、Ｓｉ３Ｎ４層の一部（たとえば、下層）は、アンモニアおよびジクロロシランを用いる第１のＣＶＤ処理によって形成し、その後、Ｓｉ３Ｎ４層の残部（たとえば、上層）は、アンモニアおよびヘキサクロロジシランを用いる第２のＣＶＤ処理によって形成してもよい。
【００３５】
その後、電荷蓄積層２２ｂの上に第２の絶縁層２２ｃを形成する。第２の絶縁層２２ｃは、たとえば、酸化シリコン層（たとえば、ＳｉＯ２層）である。ＳｉＯ２層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素（ＮＯ）を用いるＣＶＤ処理によって形成される。高温下でＣＶＤ処理によって形成されるＳｉＯ２層は、ＨＴＯ（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）層と呼ばれることもある。ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。一酸化窒素は、たとえば、二酸化窒素（ＮＯ２）に変更してもよい。なお、第２の絶縁層２２ｃを形成後、第２の絶縁層２２ｃを酸素雰囲気あるいは窒素雰囲気で、たとえば、８００℃〜１０００℃で熱処理（アニール）してもよい。
【００３６】
第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さの合計の厚さの範囲は、たとえば、１００［Å］〜１３０［Å］である。なお、電荷蓄積層２２ｂに電荷が適切に書き込まれる（消去される）のであれば、第１の絶縁層２２ａの厚さ、電荷蓄積層２２ｂの厚さおよび第２の絶縁層２２ｃの厚さの合計の厚さの範囲は、１００［Å］〜１３０［Å］に限定されるものではない。第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第１の絶縁層２２ａ、電荷蓄積層２２ｂおよび第２の絶縁層２２ｃは、ＯＮＯ層と呼ばれることもある。
【００３７】
その後、第２の絶縁層２２ｃの上に導電層１４を形成する。導電層１４は、たとえば、ポリシリコン層（たとえば、ノンドープポリシリコン層）である。ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン（ＳｉＨ４）を用いるＣＶＤ処理によって形成される。その後、ドープトポリシリコン層を形成するために必要なドーパント（たとえば、ヒ素）をノンドープポリシリコン層にイオン注入する。
なお、導電層１４は、ドープトポリシリコン層として、反応ガスとしてのシラン（ＳｉＨ４）およびホスフィン（ＰＨ３）を用いるＣＶＤ処理によって第２の絶縁層２２ｃの上に形成してもよい。
【００３８】
図４は、図２（Ａ）に示す半導体装置の製造方法の概略を説明するためのもう１つの図である。
その後、導電層１４からゲート導電層１４’を形成する。ゲート導電層１４’は、たとえば、レジスト処理およびドライエッチング処理によって形成される。具体的には、導電層１４の表面全体にレジスト（図示せず）を塗布し、導電層１４の一部を露呈するように塗布されたレジストの一部（図示せず）を除去し、導電層１４の一部を露呈する露呈部を有するレジスト（図示せず）を導電層１４の残部の上に形成する。露呈部を有するレジストをマスクとして使用し、露呈される導電層１４をドライエッチングする。露呈されていた導電層１４がドライエッチングで除去されると、第２の絶縁層２２ｃの一部が露呈する。露呈される第２の絶縁層２２ｃがドライエッチングで除去されると、電荷蓄積層２２ｂの一部が露呈する。露呈される電荷蓄積層２２ｂがドライエッチングで除去されると、第１の絶縁層２２ａの一部が露呈し、このとき、ドライエッチングを終了する。なお、実際には、露呈される第１の絶縁層２２ａの表面もドライエッチングされる。ドライエッチングにより、図４に示すように、ゲート導電層１４’と、ゲート導電層１４’の下に形成される第２のゲート絶縁層２２ｃ’と、第２のゲート絶縁層２２ｃ’の下に形成されるゲート電荷蓄積層２２ｂ’とが形成される。
【００３９】
なお、第２の絶縁層２２ｃの一部が露呈したときに、ドライエッチングを終了してもよい。すなわち、ゲート導電層１４’だけをこのドライエッチングによって形成し、第２の絶縁層２２ｃおよび電荷蓄積層２２ｂの一部（ゲート絶縁層およびゲート電荷蓄積層として不要な部分）を一時的に残してもよい。この場合、第２の絶縁層２２ｃおよび電荷蓄積層２２ｂの一部（ゲート絶縁層およびゲート電荷蓄積層として不要な部分）は、その後の第３の絶縁層１６、１７（サイドウォール）を形成する工程によって除去し、ゲート絶縁層およびゲート電荷蓄積層を形成する。
また、電荷蓄積層２２ｂの一部が露呈したときに、ドライエッチングを終了してもよい。
ゲート導電層１４’、第２のゲート絶縁層２２ｃ’およびゲート電荷蓄積層２２ｂ’（あるいは、ゲート導電層１４’および第２のゲート絶縁層２２ｃ’だけ、あるいは、ゲート導電層１４’だけ）を形成するとき、ドライエッチングの代わりにウェットエッチングを使用してもよい。
【００４０】
その後、図４に示すように、前記ゲート導電層１４’の下方に位置する前記半導体層１０のチャネル領域を挟み、互いに対向するソースドレイン領域１２、１３を半導体層１０の上層に形成する。たとえば、ソースドレイン領域１２、１３を形成するために必要なドーパント（たとえば、ヒ素）を半導体層１０にイオン注入する。半導体層１０の面の法線に対するイオン注入の角度は、たとえば、ほぼ０度である。言い換えれば、半導体層１０の面に対するイオン注入の角度は、たとえば、ほぼ９０度である。図４中の実線の矢印で示されるように、半導体層１０の面の法線に対するイオン注入の角度がほぼ０度であるイオン注入を、本明細書では垂直イオン注入と呼ぶ。図４中の破線の矢印で示されるように、半導体層１０の面の法線に対するイオン注入の角度が０度を除く９０度未満であるイオン注入を、本明細書では斜めイオン注入と呼ぶ。ヒ素は、たとえば、リンに変更してもよい。本実施形態において、ゲート電荷蓄積層２２ｂ’にホットキャリアを注入するために、ソースドレイン領域１２、１３のドーパントのドーズ量の範囲は、たとえば、７×１０１４個／ｃｍ２以上である。
なお、図２（Ａ）に示されるように、その後の工程で、ソースドレイン領域１２、１３の一部の下にソースドレイン領域１８、１９が形成される。図２（Ａ）において、ソースドレイン領域１２、１３をソースドレインエクステンション領域と呼ばれることもある。ソースドレイン領域１８、１９をソースドレインコンタクト領域と呼ばれることもある。
【００４１】
その後、ゲート電荷蓄積層２２ｂ’へのホットキャリア注入（ＨＣＩ、Ｈｏｔ  Ｃａｒｒｉｅｒ  Ｉｎｊｅｃｔｉｏｎ）の効率を増加させるために、半導体層１０中の不純物濃度を調整するために必要なドーパント（たとえば、ホウ素）を、ゲート導電層１４’の下方に位置する半導体層１０の上層の一部（図示せず）であって、ソースドレイン領域１２の近傍に位置する領域とソースドレイン領域１３の近傍に位置する領域とを有する半導体層１０の上層の一部に斜めイオン注入を実施する。半導体層１０の面の法線に対する斜めイオン注入の角度の範囲は、たとえば、１０度〜３０度である。このようなイオン注入は、Ｈａｌｏ（Ｐｏｃｋｅｔ）イオン注入と呼ばれることもある。
その後、ゲート導電層１４’上の露呈部を有するレジスト（図示せず）を取り除く。
【００４２】
図５は、図２（Ａ）に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、少なくとも、ゲート導電層１４’の部分的な領域４２にレジストＲを形成する。好ましくは、レジストＲは、ゲート導電層１４’の部分的な領域４２から、ソースドレイン領域１２、１３の一方のソースドレイン領域１３の上方に位置する第１の絶縁層２２ａの部分的な領域４７まで延在する。
具体的には、ゲート導電層１４’の表面全体および第１の絶縁層２２ａの表面全体、ならびにゲート導電層１４’の露呈される両方の側面全体、第２のゲート絶縁層２２ｃ’の露呈される両方の側面全体およびゲート電荷蓄積層２２ｂ’の露呈される両方の側面全体にレジスト（図示せず）を塗布する。その後、ゲート導電層１４’の一部（部分的な領域４２を除くゲート導電層１４’の残部領域４１）および第１の絶縁層２２ａの一部（部分的な領域４７を除く第１の絶縁層２２ａの残部領域４６）を露呈するように、塗布されたレジストの一部（図示せず）を除去する。これにより、ゲート導電層１４’の一部（４１）および第１の絶縁層２２ａの一部（４６）、ならびにゲート導電層１４’の一部（４１）側のゲート導電層１４’の一方の側面、ゲート導電層１４’の一部（４１）側の第２のゲート絶縁層２２ｃ’の一方の側面、およびゲート導電層１４’の一部（４１）側のゲート電荷蓄積層２２ｂ’の一方の側面を露呈する露呈部を有するレジストＲが、ゲート導電層１４’の残部（４２）および第１の絶縁層２２ａの残部（４７）、ならびにゲート導電層１４’の残部（４２）側のゲート導電層１４’の他方の側面、ゲート導電層１４’の残部（４２）側の第２のゲート絶縁層２２ｃ’の他方の側面、およびゲート導電層１４’の残部（４２）側のゲート電荷蓄積層２２ｂ’の他方の側面の上に形成される。ゲート導電層１４’の残部（４２）は、ゲート導電層１４’の一部（４１）を除くゲート導電層１４’のすべての領域である。
【００４３】
その後、露呈部を有するレジストＲをマスクとして使用し、少なくとも、ゲート導電層１４’の一部（４１）に、例えばフッ素（広義にはフッ素系ガス）を用いる垂直イオン注入を実施する。露呈されるゲート導電層１４’の一部（４１）は、ソースドレイン領域１２側に位置する。レジストＲで覆われるゲート導電層１４’の残部（４２）は、ソースドレイン領域１３側に位置する。
【００４４】
ゲート導電層１４’の一部（４１）およびゲート導電層１４’の一部（４１）の下に形成される第２のゲート絶縁層２２ｃ’の一部を介して、第２のゲート絶縁層２２ｃ’の一部の下に形成されるゲート電荷蓄積層２２ｂ’の一部まで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。具体的には、注入されるフッ素のイオンの分布が半導体層１０の面の法線方向で最大となる位置が第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面（たとえば、ＳｉＯ２−Ｓｉ３Ｎ４界面）付近のゲート電荷蓄積層２２ｂ’内のトラップ準位が形成される位置４８（以下、トラップ位置４８と称する。）となるように、フッ素のイオンの垂直イオン注入時のエネルギーを決定する。フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在する多数のダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）は、部分的に終端される。なお、ＳｉＯ２−Ｓｉ３Ｎ４界面の付近のトラップ位置４８に存在するダングリングボンドの数は、非常に多いので、トラップ位置４８に存在するダングリングボンドのすべてを完全に終端させることは、現実的に不可能である。
【００４５】
フッ素を用いる垂直イオン注入が実施された第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８に存在するダングリングボンドが部分的に終端されるので、図１のメモリセルのビット線が接続されるソースドレイン領域１２側のゲート電荷蓄積層２２ｂ’の電荷（ホットホール、ホットエレクトロン）を蓄積する能力は、低下する。一方、図１のメモリセルのソース線が接続されるソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力は、レジストＲによって維持される。すなわち、レジストＲの下方に位置するゲート導電層１４’の残部（４２）には、フッ素を用いる垂直イオン注入が実施されない。したがって、フッ素を用いる垂直イオン注入が実施されない第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置に存在する多数のダングリングボンドは、終端されない。これにより、図１のメモリセルのソース線が接続されるソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力は、維持される。このように、ゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力は、ゲート電荷蓄積層２２ｂ’の残部３２の電荷蓄積能力より低い。
【００４６】
この事は、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整しなくても、メモリセルＭＣ１０（選択されたメモリセル）のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、メモリセルＭＣ０１（選択されないメモリセル）のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれ難いことを意味する。すなわち、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブを防止することができる。
また、図１において、ビット線ＢＬ１の電圧をたとえば５［Ｖ］から３［Ｖ］に調整して、メモリセルＭＣ１０（選択されたメモリセル）に電荷（ホットエレクトロン）を書き込む際に使用する電圧の数が、４つ（０［Ｖ］、３［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１（選択されないメモリセル）へのディスターブをより確実に防止することができる。
【００４７】
ところで、特許文献２（特開２０００−１７４０３０号公報）の図２および段落［００４５］は、ＯＮＯからなる容量絶縁膜１１を開示するが、特許文献２の段落［００４５］は、図２のスタック型ＤＲＡＭ全体を水素アニールすることを開示しているに過ぎない。言い換えれば、水素は、容量絶縁膜１１に対して一様に到達する。また、特許文献２の段落［０００５］は、水素アニールでは、窒化シリコン膜のダングリングボンドが終端されないことを開示している。
【００４８】
特許文献３（２００６−３１９１８６号公報）の図１および段落［００５４］は、シリコン酸化膜（第１絶縁膜３）−シリコン窒化膜（電荷保持膜４）−シリコン酸化膜（第２絶縁膜５）を開示するが、特許文献３の段落［００６１］は、第３絶縁膜１１に含まれる水分を熱処理で拡散させることを開示しているに過ぎない。言い換えれば、水分は、シリコン窒化膜（電荷保持膜４）に対して一様に到達する。また、特許文献３の段落［００６１］は、第３絶縁膜１１に含まれる水分の熱拡散では、シリコン窒化膜（電荷保持膜４）のダングリングボンドが終端されないことを暗示している。
【００４９】
特許文献４（特開平０７−０５８３１３号公報）の図２および段落［００２４］は、シリコン酸化膜４−ナイトライド膜５−オキシナイトライド膜６を開示するが、特許文献４の段落［００２８］は、フッ素のイオン１０をシリコン酸化膜中に注入していることを開示しているに過ぎない。また、特許文献４の段落［００１０］は、フッ素のイオン１０をナイトライド膜５に対して一様に通過させることを教授している。
このように、特許文献２、特許文献３および特許文献４は、本実施形態のようにゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力が、フッ素のイオン注入によって、ゲート電荷蓄積層２２ｂ’の残部３２の電荷蓄積能力より低下させることを開示するものではない。
【００５０】
図６（Ａ）は、図５に示されるレジストＲの変形例を示し、図６（Ｂ）は、図５に示されるレジストＲのもう１つの変形例を示し、図６（Ｃ）は、図５に示されるレジストＲの１例を示し、図６（Ｄ）は、図５に示されるレジストＲの他の変形例を示し、図６（Ｅ）は、図５に示されるレジストＲの他の変形例を示し、図６（Ｆ）は、図５に示されるレジストＲの他の変形例を示す。
図６（Ａ）（および図６（Ｄ））に示すように、レジストＲの範囲は、ソース線が接続されるソースドレイン領域１３側（図６（Ｄ）において、ソースドレイン領域１２側のゲート導電層１４’の一端４４と対向するソースドレイン領域１３側のゲート導電層１４’の他端４５）から、ゲート導電層１４’のゲート長の１／５までとしてもよい。図６（Ｄ）に示されるように、第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のソースドレイン領域１３側のトラップ位置の上方に位置するゲート導電層１４’の残部（４２）の上だけにレジストＲを形成してもよい。図１のメモリセルのソース線が接続されるソースドレイン領域１３側の電荷蓄積層２２ｂ’の電荷を蓄積する能力は、レジストＲによって維持される。
また、図６（Ｃ）に示すように、レジストＲの範囲は、たとえば、ゲート導電層１４’のソース線が接続されるソースドレイン領域１３側から、ゲート導電層１４’のゲート長の４／５までである。図６（Ｆ）に示すように、レジストＲの範囲は、たとえば、ソースドレイン領域１３側のゲート導電層１４’の他端４５から、ゲート導電層１４’のゲート長の４／５までとしてもよい。言い換えれば、第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のソースドレイン領域１３側のトラップ位置４８の上方に位置するゲート導電層１４’の一部（４１）の上だけにフッ素を用いるイオン注入を実施すればよい。図１のメモリセルのビット線が接続されるソースドレイン領域１２側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力を低下させることができる。
さらに、図６（Ｂ）（および図６（Ｅ））に示すように、レジストＲの範囲は、たとえば、ソース線が接続されるソースドレイン領域１３側（図６（Ｅ）において、ソースドレイン領域１３側のゲート導電層１４’の他端４５））から、ゲート導電層１４’のゲート長の１／２までとしてもよい。レジストＲを形成する時のばらつき（レジストＲ用のフォトマスクの配置精度）を考慮して、図１のメモリセルのソース線が接続されるソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力を確実に維持するとともに、図１のメモリセルのビット線が接続されるソースドレイン領域１２側のゲート電荷蓄積層２２ｂ’の電荷を蓄積する能力を確実に低下させることができる。
【００５１】
なお、図６（Ａ）および図６（Ｄ）において、ゲート長方向に沿ったゲート導電層１４’上のレジストＲの長さは、たとえば、５０［ｎｍ］とすることができる。図６（Ｂ）および図６（Ｅ）において、ゲート長方向に沿ったゲート導電層１４’上のレジストＲの長さは、たとえば、１２５［ｎｍ］とすることができる。図６（Ｃ）および図６（Ｆ）において、ゲート長方向に沿ったゲート導電層１４’上のレジストＲの長さは、たとえば、２００［ｎｍ］とすることができる。
【００５２】
レジストＲの範囲が図６（Ａ）、図６（Ｂ）および図６（Ｃ）に適合する場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入または斜めイオン注入である。具体的には、フッ素を用いる垂直イオン注入の代わりに、フッ素を用いる斜めイオン注入を実施してもよい。また、たとえば、フッ素を用いる垂直イオン注入を実施し、その後に、フッ素を用いる斜めイオン注入を実施してもよい。
半導体層１０の面の法線に対する斜めイオン注入の角度の範囲は、たとえば、１０度〜３０度である。具体的には、注入されるフッ素のイオンの分布がトラップ位置４８で最大となるように、フッ素を用いる斜めイオン注入時のエネルギーを決定する。斜めイオン注入は、垂直イオン注入と比べて、第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８へのフッ素のイオンの到達距離が短いので、フッ素を用いる斜めイオン注入時のエネルギーは、フッ素を用いる垂直イオン注入時のエネルギーより低くてよい。
【００５３】
レジストＲの範囲が図６（Ｄ）、図６（Ｆ）および図６（Ｇ）に適合する場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入、または、ソースドレイン領域１３側のゲート電荷蓄積層２２ｂ’の電荷蓄積能力が実質的に低下しない程度のフッ素を用いる斜めイオン注入である。なお、イオン注入に用いられるフッ素系ガスに関して、フッ素（Ｆ２）は、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等に変更してもよい。また、フッ素系ガス（たとえば、フッ素）を用いるイオン注入は、水素系ガス（たとえば、水素（Ｈ２）、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等）を用いるイオン注入に変更してもよい。たとえば、水素を用いる水素のイオンのイオン注入だけを実施してもよい。代替的に、たとえば、ＢＦ２を用いるフッ素のイオンのイオン注入だけを実施してもよい。また、たとえば、フッ素を用いるフッ素のイオンのイオン注入を実施し、その後に、たとえば、水素を用いる水素のイオンのイオン注入を実施してもよい。たとえば、ＢＦ２を用いるフッ素のイオンのイオン注入を実施する場合、ホウ素のイオンのイオン注入がソースドレイン領域１２、１３に悪影響を及ぼす可能性がある。
その後、レジストＲを取り除く。
【００５４】
その後、図２（Ａ）に示すように、ゲート導電層１４’の両方の側面、第２のゲート絶縁層２２ｃ’の両方の側面、およびゲート電荷蓄積層２２ｂ’の両方の側面に、第３の絶縁層１６、１７を形成する。第３の絶縁層１６、１７は、たとえば、窒化シリコン層（たとえば、ＳｉＮ層）である。図２（Ａ）に示すように、第３の絶縁層１６、１７の各々の断面は、ゲート導電層１４’側の一方の側面であって半導体層１０の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、半導体層１０の頂面に対して平行な底面とを有する。
具体的には、レジストＲが取り除かれた後、ＳｉＮ層（図示せず）は、たとえば、ＣＶＤ処理によって、ゲート導電層１４の表面全体および第１の絶縁層２２ａの表面全体、ならびにゲート導電層１４’の露呈される両方の側面全体、第２のゲート絶縁層２２ｃ’の露呈される両方の側面全体およびゲート電荷蓄積層２２ｂ’の露呈される両方の側面全体に形成される。その後、ＳｉＮ層の表面全体にレジスト（図示せず）を塗布する。その後、ゲート導電層１４の上方に位置するＳｉＮ層の一部を露呈するように塗布されたレジストの一部（図示せず）を除去し、ＳｉＮ層の一部を露呈する露呈部を有するレジスト（図示せず）をＳｉＮ層の残部の上に形成する。露呈部を有するレジストをマスクとして使用し、露呈されるＳｉＮ層の一部を異方性ドライエッチングする。第１の絶縁層２２ａの一部が除去され、第１のゲート絶縁層２２ａ’が形成されたとき、異方性ドライエッチングを終了する。このようにして、たとえば異方性ドライエッチングされたＳｉＮ層を第３の絶縁層１６、１７として形成する。第３の絶縁層１６、１７は、サイドウォールと呼ばれることがある。なお、図２（Ａ）において、第１のゲート絶縁層２２ａ’は、ゲート電荷蓄積層２２ｂ’および第３の絶縁層１６、１７の下だけに位置するが、実際には、異方性ドライエッチングにより完全に除去されない第１の絶縁層２２ａの一部が、半導体層１０（図２（Ａ）の領域１８、１９に相当する半導体層１０）の上に薄く残っている。
その後、露呈部を有するレジストを除去する。
【００５５】
その後、半導体層１０の上層（具体的には、ソースドレイン領域１２、１３の一部およびソースドレイン領域１２、１３の一部の下に位置する半導体層１０）にソースドレイン領域１８、１９を形成する。ソースドレイン領域１８、１９は、ソースドレイン領域１２、１３のドーズ量と同程度のドーズ量で、ソースドレイン領域１２、１３のドーパントと同じ型のドーパント（たとえば、ヒ素）を、ソースドレイン領域１２、１３より深くイオン注入する。
具体的には、ゲート導電層１４の表面全体、第３の絶縁層の表面全体（曲面を有する他方の側面）、および露呈される半導体層１０（露呈されるソースドレイン領域１２、１３（実際には、異方性ドライエッチングにより完全に除去されない第１の絶縁層２２ａの一部の薄い層））の表面全体に、レジスト（図示せず）を塗布する。その後、第１のゲート絶縁層２２ａ’下に位置する半導体層１０を除く半導体層１０（レジストが塗布されるまで露呈していたソースドレイン領域１２、１３）を露呈するように、塗布されたレジストの一部（図示せず）を除去する。これにより、第１のゲート絶縁層２２ａ’下に位置する半導体層１０を除く半導体層１０を露呈する露呈部を有するレジスト（図示せず）が、ゲート導電層１４および第３の絶縁層の上に形成する。露呈部を有するレジストをマスクとして使用し、第１のゲート絶縁層２２ａ’下に位置する半導体層１０を除く半導体層１０に、ソースドレイン領域１２、１３のドーパントと同じ型のドーパントのイオン注入を実施する。これにより、ソースドレイン領域１２’、１３’およびソースドレイン領域１８、１９が形成される。ソースドレイン領域１２’、１３’は、ソースドレインエクステンション領域１２’、１３’と呼ばれることもある。ソースドレイン領域１８、１９は、ソースドレインコンタクト領域１８、１９と呼ばれることもある。
【００５６】
露呈されるソースドレインコンタクト領域１８、１９は、好ましくは、それらの表面にシリサイド層（図示せず）（たとえば、ＣｏＳｉ２層）を有する。具体的には、ＣｏＳｉ２層は、たとえば、スパッタ装置によって形成することができる。
その後、露呈部を有するレジストを除去する。
【００５７】
図２（Ａ）に示されないが、周知の手法にて、ゲート導電層１４’にワード線を接続し、ソースドレインコンタクト領域１８にビット線を接続し、ソースドレインコンタクト領域１９にソース線を接続し、たとえば、図１に示すように複数のメモリセルの１つとして配置する。複数のメモリセルの残りのメモリセルも、図２（Ａ）の１つのトランジスタを形成するときに、同時に、同様の工程で形成される。さらに、複数のメモリセルの残りのメモリセルの各々にも、同時に、同様の工程で、対応する１つのワード線、対応する１つのビット線および対応する１つのソース線が接続される。また、複数のメモリセルの各々は、対応する１つのワード線、対応する１つのビット線および対応する１つのソース線を介して周辺回路（図示せず）にて駆動され、複数のメモリセルは、全体として、ＮＯＲ型のメモリーデバイスとして機能する。
【００５８】
図７は、図２（Ａ）に示す半導体装置のもう１つの製造方法の概略を説明するための図である。
上述した半導体装置の製造方法の概略では、図５または図６において、第３の絶縁層１６、１７（サイドウォール）を形成する前に、たとえばフッ素を用いる垂直イオン注入によって電荷蓄積層２２ｂ’一部３１（４１）の電荷を蓄積する能力を低下させた。半導体装置のもう１つの製造方法の概略では、図５または図６の工程におけるフッ素を用いる垂直イオン注入は、実施しない。半導体装置のもう１つの製造方法の概略では、図７に示されるように、フッ素を用いる垂直イオン注入は、第３の絶縁層１６、１７およびソースドレイン領域１８、１９を形成した後に実施される。言い換えれば、半導体装置のもう１つの製造方法の概略では、上述した半導体装置の製造方法の概略と比べて、フッ素を用いる垂直イオン注入を実施する時期が異なる。
【００５９】
半導体装置のもう１つの製造方法の概略では、上述した半導体装置の製造方法にて、図４の工程まで、実施する。
その後、図５または図６の工程を実施せず、図７に示すように、ゲート導電層１４’の両方の側面、第２のゲート絶縁層２２ｃ’の両方の側面、およびゲート電荷蓄積層２２ｂ’の両方の側面に、第３の絶縁層１６、１７を形成する。
その後、半導体層１０の上層（具体的には、ソースドレイン領域１２、１３の一部およびソースドレイン領域１２、１３の一部の下に位置する半導体層１０）にソースドレイン領域１８、１９を形成する。これにより、ソースドレイン領域１２’、１３’も形成される。
【００６０】
第３の絶縁層１６、１７およびソースドレイン領域１８、１９を形成した後、少なくとも、ゲート導電層１４’の部分的な領域４２にレジストＲを形成する。好ましくは、レジストＲは、ゲート導電層１４’の部分的な領域４２から、ソースドレイン領域１３’の上方に位置する第３の絶縁層１７の表面全体、第３の絶縁層１７側の第１のゲート絶縁層２２ａの一方の側面、およびソースドレイン領域１８の表面全体まで延在する。レジストＲの露呈部は、部分的な領域４２を除くゲート導電層１４’の残部領域４１、ソースドレイン領域１２’の上方に位置する第３の絶縁層１６の表面全体、第３の絶縁層１６側の第１のゲート絶縁層２２ａの他方の側面、およびソースドレイン領域１９の表面全体を露呈する。
【００６１】
その後、露呈部を有するレジストＲをマスクとして使用し、少なくとも、ゲート導電層１４’の一部（４１）に、例えばフッ素を用いる垂直イオン注入を実施する。露呈されるゲート導電層１４’の一部（４１）は、ソースドレイン領域１２’、１８側に位置する。レジストＲで覆われるゲート導電層１４’の残部（４２）は、ソースドレイン領域１３’、１９側に位置する。
ゲート導電層１４’の一部（４１）およびゲート導電層１４’の一部（４１）の下に形成される第２のゲート絶縁層２２ｃ’の一部を介して第２のゲート絶縁層２２ｃ’の一部の下に形成されるゲート電荷蓄積層２２ｂ’の一部まで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。
【００６２】
フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入または斜めイオン注入である。斜めイオン注入の場合、露呈部を有するレジストＲをマスクとして使用し、少なくとも、ゲート導電層１４’の一部（４１）およびソースドレイン領域１２’の上方に位置する第３の絶縁層１６に、例えばフッ素のイオンが注入される。斜めイオン注入は、垂直イオン注入と比べて、第１の絶縁層２２ａとゲート電荷蓄積層２２ｂ’との間の界面の付近のトラップ位置４８へのフッ素のイオンの到達距離が短いので、フッ素を用いる斜めイオン注入時のエネルギーは、フッ素を用いる垂直イオン注入時のエネルギーより低くてよい。ただし、図７の工程における斜めイオン注入は、フッ素のイオンが第３の絶縁層１６を介してトラップ位置４８に到達する。したがって、図７の工程におけるフッ素を用いる斜めイオン注入時のエネルギーは、図５の工程におけるフッ素を用いる斜めイオン注入時のエネルギーと比べて、高くする。
図７の工程における斜めイオン注入は、第３の絶縁層１６にもフッ素のイオンを注入する。したがって、トラップ位置４８に近傍の第３の絶縁層１６に捕らえられたフッ素のイオンは、その後の熱工程で、トラップ位置４８に導入される。この事は、ゲート電荷蓄積層２２ｂ’の一部３１の電荷蓄積能力は、第３の絶縁層１６から導入されたフッ素のイオンの分だけ、低下させることができることを意味する。
【００６３】
図７の工程におけるイオン注入に用いられるフッ素系ガスに関して、フッ素（Ｆ２）は、たとえば、フッ化ホウ素（ＢＦ２）、フッ化水素（ＨＦ）等に変更してもよい。また、フッ素系ガス（たとえば、フッ素）を用いるイオン注入は、水素系ガス（たとえば、水素（Ｈ２）、塩化水素（ＨＣｌ）、ホウ化水素（Ｂ２Ｈ６）、リン化水素（ＰＨ３）、フッ化水素（ＨＦ）等）を用いるイオン注入に変更してもよい。
図７のレジストＲの長さは、たとえば図６（Ｂ）のように変更してもよい。
【００６４】
その後、レジストＲを取り除く。
その後、ソースドレインコンタクト領域１８、１９の表面にシリサイド層（たとえば、ＣｏＳｉ２層）をレジスト処理およびスパッタ処理によって形成することができる。
図２（Ａ）に示されないが、周知の手法にて、ゲート導電層１４’にワード線を接続し、ソースドレインコンタクト領域１８にビット線を接続し、ソースドレインコンタクト領域１９にソース線を接続し、たとえば、図１に示すように複数のメモリセルの１つとして配置する。
【００６５】
図８（Ａ）は、図５または図７のレジストＲの露呈部の概略を表す平面図であり、図８（Ｂ）は、図８（Ａ）の平面図を説明するための補助図である。
１つのトランジスタで１つのメモリセルを構成する場合、図５または図７のレジストＲの露呈部は、たとえば、図８（Ａ）および図８（Ｂ）に示す複数の露呈部ＲＡの１つに適用することができる。図５においてソースドレイン領域１２、ゲート導電層１４’およびソースドレイン領域１３は、実際には、同一の平面上に位置することはないが、図８（Ａ）においては、同一の平面に仮想的に投影されたソースドレイン領域１２、ゲート導電層１４’およびソースドレイン領域１３が、破線で表されている。図８（Ａ）において図７のソースドレイン領域１２’、１８およびソースドレイン領域１３’、１９は表されていないが、図５のソースドレイン領域１２およびソースドレイン領域１３に相当する。
【００６６】
図８（Ｂ）は、図２（Ａ）の工程の後で形成されるビット線ＢＬ０〜ＢＬ３、ソース線ＳＬ０〜ＡＬ３およびワード線ＷＬ０〜ＷＬ３を表す。ビット線ＢＬ０〜ＢＬ３、ソース線ＳＬ０〜ＡＬ３およびワード線ＷＬ０〜ＷＬ３は、実際には、図５または図７のトランジスタの上方の層に形成される。図８（Ｂ）においては、同一の平面に仮想的に投影されたソースドレイン領域１２、ゲート導電層１４’およびソースドレイン領域１３が、破線で表され、同一の平面に仮想的に投影された複数の露呈部ＲＡが、実線で表されている。さらに、図８（Ｂ）において、ビット線ＢＬ０、ソース線ＳＬ０およびワード線ＷＬ３で特定される１つのメモリセルに関して、ビット線ＢＬ０とソースドレイン領域１２（詳細にはソースドレイン領域１８）とを電気的に接続するためのビット線コンタクトＢＣ、ワード線ＷＬ３とゲート導電層１４’とを電気的に接続するためのゲート線コンタクトＧＣ、および、ソース線ＳＬ０とソースドレイン領域１３（詳細にはソースドレイン領域１９）とを電気的に接続するためのソース線コンタクトＳＣも、破線で表されている。
【００６７】
図８（Ａ）および図８（Ｂ）に示されるように、レジストＲの１つの露呈部ＲＡは、ゲート幅方向に、すなわちワード線またはソース線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層１４’の一部（４１）を露呈することができる。他方、レジストＲの１つの露呈部ＲＡは、ゲート長方向に、すなわちビット線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層１４’の一部（４１）を露呈することができない。
たとえば、ビット線ＢＬ０、ソース線ＳＬ０およびワード線ＷＬ３で特定される１つの第１のメモリセルが、ゲート長方向に、ビット線ＢＬ０、ソース線ＳＬ１およびワード線ＷＬ２で特定される１つの第２のメモリセルと隣接する場合、第２のメモリセルのゲート導電層１４’の一部（４１）を露呈する１つの露呈部ＲＡは、第１のメモリセルのソースドレイン領域１３を露呈しない。
【００６８】
図９（Ａ）は、図５または図７のレジストＲの露呈部の概略を表すもう１つの平面図であり、図９（Ｂ）は、図９（Ａ）の平面図を説明するための補助図である。
２つのトランジスタで１つのメモリセルを構成する場合、図５または図７のレジストＲの露呈部は、たとえば、図８（Ａ）および図８（Ｂ）に示す複数の露呈部ＲＡの１つに適用することができる。図８（Ａ）において、ソースドレイン領域１２は、２つのトランジスタで共用されている。
図９（Ａ）および図９（Ｂ）に示されるように、レジストＲの１つの露呈部ＲＡは、ゲート幅方向に、すなわちワード線またはソース線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層１４’の一部（４１）を露呈することができる。他方、レジストＲの１つの露呈部ＲＡは、ゲート長方向に、すなわちビット線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層１４’の一部（４１）を露呈することができない。ただし、レジストＲの１つの露呈部ＲＡは、１つのメモリセルの複数のゲート導電層１４’の一部（４１）を露呈することができる。
たとえば、ビット線ＢＬ０、ソース線ＳＬ０およびワード線ＷＬ１で特定される１つの第１のメモリセルが、ゲート長方向に、ビット線ＢＬ０、ソース線ＳＬ１およびワード線ＷＬ０で特定される１つの第２のメモリセルと隣接する場合、第２のメモリセルの複数のゲート導電層１４’の一部（４１）を露呈する１つの露呈部ＲＡは、第１のメモリセルの複数のソースドレイン領域１３を露呈しない。
【００６９】
３．メモリセルの動作
図１に示すような配置例において、メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む場合、たとえば、ビット線ＢＬ０の電圧を０［Ｖ］に設定し、ソース線ＳＬ１の電圧を５［Ｖ］に設定し、ワード線ＷＬ０の電圧を７［Ｖ］に設定する。また、ビット線ＢＬ１の電圧を５［Ｖ］に設定し、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を０［Ｖ］に設定する。本実施形態では、使用する電圧の数が、３つ（０［Ｖ］、５［Ｖ］、７［Ｖ］）であっても、メモリセルＭＣ０１のビット線ＢＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）が書き込まれ難い。
なお、仮に、ビット線の電圧とソース線の電圧とを入れ替えたとき、すなわち、ビット線ＢＬ０の電圧を５［Ｖ］に設定し、ソース線ＳＬ１の電圧を０［Ｖ］に設定し、ワード線ＷＬ０の電圧を７［Ｖ］に設定するとき、メモリセルＭＣ１０のビット線ＢＬ０が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む速度（時定数）は、２桁程度遅くなる。メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む速度（時定数）は、たとえば１０［μｓｅｃ］である一方、メモリセルＭＣ１０のビット線ＢＬ０が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）を書き込む速度（時定数）は、たとえば１［ｍｓｅｃ］である。
【００７０】
図１０は、不揮発性記憶装置のメモリセルの消去動作を説明するための図である。
メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットホール）を書き込んで、書き込まれていた電荷（ホットエレクトロン）を打ち消す場合、たとえば、ビット線ＢＬ０の電圧を０［Ｖ］に設定し、ソース線ＳＬ１の電圧を５［Ｖ］に設定し、ワード線ＷＬ０の電圧を０［Ｖ］に設定する。また、ビット線ＢＬ１の電圧を５［Ｖ］に設定し、ソース線ＳＬ０の電圧を０［Ｖ］に設定し、ワード線ＷＬ１の電圧を０［Ｖ］に設定する。
【００７１】
図１１は、不揮発性記憶装置のメモリセルの読み出し動作を説明するための図である。
メモリセルＭＣ１０のソース線ＳＬ１が接続されるソースドレイン領域側の電荷蓄積層に電荷（ホットエレクトロン）が書き込まれているか否かを判定する場合、たとえば、ビット線ＢＬ０の電圧を１［Ｖ］に設定し、ソース線ＳＬ１の電圧を０［Ｖ］に設定し、ワード線ＷＬ０の電圧を２［Ｖ］に設定する。本実施形態では、いわゆるリバースリードに相当する。また、ビット線ＢＬ１の電圧を０［Ｖ］に設定し、ソース線ＳＬ０の電圧を１［Ｖ］に設定し、ワード線ＷＬ１の電圧を０［Ｖ］に設定する。
【００７２】
本実施形態では、選択されないメモリセルへのディスターブを防止することができる。したがって、本実施形態の半導体装置の構造を図１に示される配置例以外の配置例に適用できる。たとえば、ビット線とワード線とを平行に配置してもよい。また、本実施形態の半導体装置の構造をその他の配置にも柔軟に適用できる。
また、本実施形態の半導体装置の構造を特許文献１（特開２００４−２９６６８３号公報）に開示されるような不揮発性記憶装置に適用することもできる。すなわち、図４において、ソース線側のソースドレイン領域１３のドーズ量をビット線側のソースドレイン領域１２のドーズ量より多くすることもできる。選択されないメモリセルへのディスターブをより防止することができる。たとえば、ソース線側のソースドレイン領域１３のドーズ量は、ビット線側のソースドレイン領域１２のドーズ量の１．５倍以上でもよい。
また、本実施形態の半導体装置の構造をたとえば特開２００３−２７３２５４に開示されるようなツインメモリセルに適用することもできる。すなわち、ツインメモリセルの一方を、フッ素等を用いるイオン注入等で機能させなくしてもよい。
【００７３】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００７４】
【図１】不揮発性記憶装置のメモリセルと等価な回路の配置例。
【図２】図２（Ａ）は、本実施形態の半導体装置の構造例の概略図。図２（Ｂ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図の１例。図２（Ｃ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図のもう１つ例。図２（Ｄ）は、図２（Ａ）のゲート電荷蓄積層２２ｂ’の平面図の他の例。
【図３】図２（Ａ）に示す半導体装置の製造方法の概略を説明するための図。
【図４】図２（Ａ）に示す半導体装置の製造方法の概略を説明するためのもう１つの図。
【図５】図２（Ａ）に示す半導体装置の製造方法の概略を説明するための他の図。
【図６】図６（Ａ）は、図５に示されるレジストＲの変形例。図６（Ｂ）は、図５に示されるレジストＲのもう１つの変形例。図６（Ｃ）は、図５に示されるレジストＲの１例。図６（Ｄ）は、図５に示されるレジストＲの他の変形例。図６（Ｅ）は、図５に示されるレジストＲの他の変形例。図６（Ｆ）は、図５に示されるレジストＲの他の変形例。
【図７】図２（Ａ）に示す半導体装置のもう１つの製造方法の概略を説明するための図。
【図８】図８（Ａ）は、図５または図７のレジストＲの露呈部の概略を表す平面図。図８（Ｂ）は、図８（Ａ）の平面図を説明するための補助図。
【図９】図９（Ａ）は、図５または図７のレジストＲの露呈部の概略を表すもう１つの平面図。図９（Ｂ）は、図９（Ａ）の平面図を説明するための補助図。
【図１０】不揮発性記憶装置のメモリセルの消去動作を説明するための図。
【図１１】不揮発性記憶装置のメモリセルの読み出し動作を説明するための図。
【符号の説明】
【００７５】
１０  半導体層、１２、１３、１８、１９  ソースドレイン領域、１４  導電層、
１６、１７、２２ａ、２２ｃ  絶縁層、２２ｂ  電荷蓄積層、ＢＬ  ビット線、
ＭＣ  メモリセル、Ｒ  レジスト、ＲＡ  レジスト露呈部、ＳＬ  ソース線、
ＷＬ  ワード線
【図１】
2009252874.tif 000003
【図２】
2009252874.tif 000004
【図３】
2009252874.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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