(57)【要約】【課題】基板周辺部分でのクラックの発生や引き出し配線の断線の発生を抑制することができる電磁波検出素子を提供する。【解決手段】基板１上のＴＦＴスイッチ４を覆うように層間絶縁膜１２を形成し、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部１０３の半導体層６と共に基板１上の層間絶縁膜１２が形成された領域を覆うように層間絶縁膜１８を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の走査配線及び複数の信号配線が互いに交差して配設され、当該走査配線及び信号配線の各交差部にＴＦＴスイッチ素子が設けられた基板と、
前記基板上の前記各交差部の前記ＴＦＴスイッチ素子を覆うように形成され、表面を平坦化する第１平坦化膜と、
前記第１平坦化膜上に前記各交差部に対応して各々設けられて前記ＴＦＴスイッチ素子に各々接続され、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部と、
前記第１平坦化膜上の前記センサ部と共に前記基板上の前記第１平坦化膜が形成された領域を覆うように形成され、表面を平坦化する第２平坦化膜と、
を備えた電磁波検出素子。
【請求項２】
前記第１平坦化膜と前記第２平坦化膜の間に無機材料による保護絶縁膜をさらに備えた請求項１記載の電磁波検出素子。
【請求項３】
前記第２平坦化膜を覆う無機材料による保護絶縁膜をさらに備えた請求項１又は請求項２記載の電磁波検出素子。
【請求項４】
前記センサ部は、光が照射されることにより電荷を発生し、
前記第２平坦化膜上に、端部が当該第２平坦化膜よりも内側となるように設けられ、放射線を光に変換する波長変換層をさらに備えた請求項１〜請求項３の何れか１項記載の電磁波検出素子。
【請求項５】
前記波長変換層は、前記第２平坦化膜が形成された領域のサイズよりも小さいサイズでシート状に形成され、端部が当該第２平坦化膜よりも内側となるように貼り付けられることにより、前記第２平坦化膜上に設けられている
請求項４記載の電磁波検出素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁波検出素子に係り、特に、互いに交差して配設された複数の走査配線及び複数の信号配線の各交差部に対応してセンサ部が設けられ、画像を検出するＴＦＴアクティブマトリクス基板を用いた電磁波検出素子に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin film transistor）アクティブマトリックス基板上にＸ線感応層を配置し、Ｘ線情報を直接デジタルデータに変換できるＦＰＤ（flat panel detector）等の電磁波検出素子が実用化されている。このＦＰＤは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。
【０００３】
この種の電磁波検出素子は、種々のタイプのものが提案されており、例えば、放射線を直接、半導体層で電荷に変換して蓄積する直接変換方式や、放射線を一度ＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などのシンチレータで光に変換し、変換した光を半導体層で電荷に変換して蓄積する間接変換方式がある。
【０００４】
この電磁波検出素子は、複数の走査配線及び複数の信号配線が互いに交差して配設され、当該走査配線及び信号配線の各交差部にＴＦＴスイッチ素子が設けられたＴＦＴアクティブマトリックス基板上に、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部を設けるが、ＴＦＴスイッチ素子部分を避けてセンサ部を設ける必要がある。
【０００５】
そこで、特許文献１には、センサ部の上下に平坦化膜を設けた構成が開示されている。この特許文献１に記載の技術によれば、走査配線や信号配線、ＴＦＴスイッチ素子を下層の平坦化膜により覆って表面を平坦化し、当該下層の平坦化膜上にセンサ部を設けることにより、ＴＦＴスイッチ素子部分を避けてセンサ部を配置する必要がなくなり、センサ部の面積を大きくすることができる。また、上層の平坦化膜でセンサ部を覆って各センサ部の間のギャップを埋めることにより、上層メタルパターンニング時のエッジ不良を防ぐことができる。
【特許文献１】米国特許５，６１９，０３３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術を用いて、センサ部の上下に平坦化膜を設けた場合、基板の周辺部分でクラックや引き出し配線の断線が発生しやすくなる場合がある、という問題点があった。
【０００７】
例えば、図９に示されるように、走査配線や信号配線、ＴＦＴスイッチ素子が設けられた基板１’を第１平坦化膜１２’で覆い、当該第１平坦化膜１２’上にセンサ部１０３’を設け、第１平坦化膜１２’上においてセンサ部１０３’を覆うように第２平坦化膜１８’を設けた場合、第１平坦化膜１２’と第２平坦化膜１８’の２層の平坦化膜が存在することにより、基板１’の周辺部分での段差の数が多くなる。また、第１平坦化膜１２’上において第２平坦化膜１８’をパターンニングする際に、第２平坦化膜１８’のエッジ部分で第１平坦化膜１２’上に残渣が残りやすい。このような段差や残渣は、段差や残渣を起点として上層膜のクラックを発生させたり、引き出し配線の断線を発生させる場合がある。
【０００８】
本発明は上記問題点を解消するためになされたものであり、基板周辺部分でのクラックの発生や引き出し配線の断線の発生を抑制することができる電磁波検出素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の電磁波検出素子は、複数の走査配線及び複数の信号配線が互いに交差して配設され、当該走査配線及び信号配線の各交差部にＴＦＴスイッチ素子が設けられた基板と、前記基板上の前記各交差部の前記ＴＦＴスイッチ素子を覆うように形成され、表面を平坦化する第１平坦化膜と、前記第１平坦化膜上に前記各交差部に対応して各々設けられて前記ＴＦＴスイッチ素子に各々接続され、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部と、前記第１平坦化膜上の前記センサ部と共に前記基板上の前記第１平坦化膜が形成された領域を覆うように形成され、表面を平坦化する第２平坦化膜と、を備えている。
【００１０】
本発明の電磁波検出素子は、基板に、複数の走査配線及び複数の信号配線が互いに交差して配設され、当該走査配線及び信号配線の各交差部にＴＦＴスイッチ素子が設けられており、表面を平坦化する第１平坦化膜が基板上の各交差部のＴＦＴスイッチ素子を覆うように形成され、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部が第１平坦化膜上に各交差部に対応して各々設けられてＴＦＴスイッチ素子に各々接続されている。
【００１１】
そして、本発明では、表面を平坦化する第２平坦化膜が第１平坦化膜上のセンサ部と共に基板上の第１平坦化膜が形成された領域を覆うように形成されている。
【００１２】
このように、本発明の電磁波検出素子は、基板上のＴＦＴスイッチ素子を覆うように第１平坦化膜を形成し、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部と共に基板上の第１平坦化膜が形成された領域を覆うように第２平坦化膜を形成しているので、基板の周辺部分での段差の数が減り、また、第２平坦化膜をパターンニングする際に第１平坦化膜上に残渣が残らないため、基板周辺部分でのクラックの発生や引き出し配線の断線の発生を抑制することができる。
【００１３】
なお、上記電磁波検出素子は、前記第１平坦化膜と前記第２平坦化膜の間に無機材料による保護絶縁膜をさらに備えてもよい。
【００１４】
また、上記電磁波検出素子は、前記第２平坦化膜を覆う無機材料による保護絶縁膜をさらに備えてもよい。
【００１５】
また、上記電磁波検出素子は、前記センサ部が、光が照射されることにより電荷を発生し、前記第２平坦化膜上に、端部が当該第２平坦化膜よりも内側となるように設けられ、放射線を光に変換する波長変換層をさらに備えてもよい。
【００１６】
さらに、上記電磁波検出素子は、前記波長変換層が、前記第２平坦化膜が形成された領域のサイズよりも小さいサイズでシート状に形成され、端部が当該第２平坦化膜よりも内側となるように貼り付けられることにより、前記第２平坦化膜上に設けてもよい。
【００１７】
ここで、前記電磁波は上記センサ部で主として検出される電磁波を意味し、たとえば間接変換方式の放射線画像検出装置に用いられる電磁波検出素子の場合はシンチレータによって発せられる光がこれに相当する。
【発明の効果】
【００１８】
このように、本発明によれば、基板上のＴＦＴスイッチ素子を覆うように第１平坦化膜を形成し、検出対象とする電磁波が照射されることにより電荷を発生するセンサ部と共に基板上の第１平坦化膜が形成された領域を覆うように第２平坦化膜を形成しているので、基板周辺部分でのクラックの発生や引き出し配線の断線の発生を抑制することができる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下では、本発明を、間接変換方式の放射線画像検出装置１００に適用した場合について説明する
図１には、本実施の形態に係る放射線画像検出装置１００の全体構成が示されている。ただし、放射線を光に変換するシンチレータは省略されている。
【００２０】
同図に示すように、本実施の形態に係る放射線画像検出装置１００は、電磁波検出素子１０を備えている。
【００２１】
電磁波検出素子１０は、後述する上部電極と半導体層と下部電極を備え、照射された放射線をシンチレータで変換した光を受けて電荷を蓄積するセンサ部１０３と、センサ部１０３に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を含んで構成される画素が２次元状に多数設けられている。
【００２２】
また、電磁波検出素子１０には、上記ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１と、上記センサ部１０３に蓄積された電荷を読み出すための複数の信号配線３と、が互いに交差して設けられている。
【００２３】
各信号配線３には、当該信号配線３に接続された何れかのＴＦＴスイッチ４がＯＮされることによりセンサ部１０３に蓄積された電荷量に応じた電気信号が流れる。各信号配線３には、各信号配線３に流れ出した電気信号を検出する信号検出回路１０５が接続されており、各走査配線１０１には、各走査配線１０１にＴＦＴスイッチ４をＯＮ／ＯＦＦするための制御信号を出力するスキャン信号制御装置１０４が接続されている。
【００２４】
信号検出回路１０５は、各信号配線３毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路１０５では、各信号配線３より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各センサ部１０３に蓄積された電荷量を検出する。
【００２５】
この信号検出回路１０５及びスキャン信号制御装置１０４には、信号検出回路１０５において検出された電気信号に所定の処理を施すとともに、信号検出回路１０５に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置１０４に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置１０６が接続されている。
【００２６】
次に、図２及び図３を参照して、本実施形態に係る電磁波検出素子１０についてより詳細に説明する。なお、図２には、本実施形態に係る電磁波検出素子１０の１画素単位の構造を示す平面図が示されており、図３には、図２のＡ−Ａ線断面図が示されている。
【００２７】
図３に示すように、電磁波検出素子１０は、無アルカリガラス等からなる絶縁性の基板１上に、走査配線１０１、ゲート電極２が形成されており、走査配線１０１とゲート電極２は接続されている（図２参照。）。走査配線１０１及びゲート電極２が形成された配線層（以下、この配線層を「第１信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜を用いて形成されているが、これらに限定されるものではない。
【００２８】
この走査配線１０１及びゲート電極２上には、走査配線１０１及びゲート電極２を覆い一面に絶縁膜１５が形成されており、ゲート電極２上に位置する部位がＴＦＴスイッチ４におけるゲート絶縁膜として作用する。この絶縁膜１５は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ（Chemical Vapor Deposition）成膜により形成される。
【００２９】
絶縁膜１５上のゲート電極２上には、半導体活性層８が島状に形成されている。この半導体活性層８は、ＴＦＴスイッチ４のチャネル部であり、例えば、アモルファスシリコン膜からなる。
【００３０】
これらの上層には、ソース電極９、及びドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された配線層には、ソース電極９、ドレイン電極１３とともに、信号配線３が形成されている。ソース電極９は信号配線３に接続されている。信号配線３、及びソース電極９が形成された配線層（以下、この配線層を「第２信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成されるが、これらに限定されるものではない。
【００３１】
このソース電極９及びドレイン電極１３と半導体活性層８との間にはコンタクト層（不図示）が形成されている。このコンタクト層は、不純物添加アモルファスシリコン等の不純物添加半導体からなる。これらによりスイッチング用のＴＦＴスイッチ４が構成される。
【００３２】
そして、これら半導体活性層８、ソース電極９、ドレイン電極１３、及び信号配線３を覆い、基板１上の画素が設けられた領域のほぼ全面（ほぼ全領域）には、ＴＦＴ保護膜層１１が形成されている。このＴＦＴ保護膜層１１は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ成膜により形成される。
【００３３】
このＴＦＴ保護膜層１１上には、塗布型の層間絶縁膜１２が形成されている。この層間絶縁膜１２は、低誘電率（比誘電率εｒ＝２〜４）の感光性の有機材料（例えば、ポジ型感光性アクリル系樹脂：メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など）により１〜４μｍの膜厚で形成されている。本実施の形態に係る電磁波検出素子１０では、この層間絶縁膜１２によって層間絶縁膜１２上層と下層に配置される金属間の容量を低く抑えている。また、一般的にこのような材料は平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。これにより、上層に配置される半導体層６の形状が平坦化されるため、半導体層６の凹凸による吸収効率の低下や、リーク電流の増加を抑制することができる。この層間絶縁膜１２及びＴＦＴ保護膜層１１には、ドレイン電極１３と対向する位置、及び走査配線１０１が形成された領域の照射面側の位置に各々コンタクトホール１６が形成されている。
【００３４】
層間絶縁膜１２上には、コンタクトホール１６を埋めつつ、画素領域を覆うようにセンサ部１０３の下部電極１４が形成されており、この下部電極１４は、ＴＦＴスイッチ４のドレイン電極１３と接続されている。この下部電極１４は、後述する半導体層６が１μｍ前後と厚い場合には導電性があれば材料に制限がほとんどない。このため、Ａｌ系材料、ＩＴＯ（酸化スズインジウム）など導電性の金属を用いて形成すれば問題ない。
【００３５】
一方、半導体層６の膜厚が薄い場合（０．２〜０．５μｍ前後）、半導体層６で光が吸収が十分でないため、ＴＦＴスイッチ４への光照射によるリーク電流の増加を防ぐため、遮光性メタルを主体とする合金、もしくは積層膜とすることが好ましい。
【００３６】
下部電極１４上には、フォトダイオードとして機能する半導体層６が形成されている。本実施の形態では、半導体層６として、ＰＩＮ構造のフォトダイオードを採用しており、下層からｎ＋層、ｉ層、ｐ＋層を順に積層して形成する。なお、本実施の形態では、下部電極１４を半導体層６よりも大きくしている。なお、半導体層６の膜厚が薄い場合（例えば、０．５μｍ以下の場合）には、ＴＦＴスイッチ４への光入射を防ぐ目的で、遮光性金属を配置してＴＦＴスイッチ４を覆うことが好ましい。
【００３７】
好ましくは、デバイス内部の光の乱反射によるＴＦＴスイッチ４への光進入を抑制するため、ＴＦＴスイッチ４のチャネル部から遮光性金属からなる下部電極１４の端部への間隔を５μｍ以上確保している。
【００３８】
この半導体層６上には、上部電極７が形成されている。この上部電極７には、例えば、ＩＴＯやＩＺＯ（酸化亜鉛インジウム）などの光透過性の高い材料を用いている。
【００３９】
この層間絶縁膜１２及び各上部電極７上には、各半導体層６部分で開口を持ちつつ各半導体層６を覆うように、塗布型の層間絶縁膜１８が形成されている。本実施の形態では、図４に示すように、層間絶縁膜１８を、基板１上の層間絶縁膜１２が形成された領域を覆うように形成している。この層間絶縁膜１８は層間絶縁膜１２と同様に、低誘電率の感光性の有機材料により１〜４μｍの膜厚で形成されている。層間絶縁膜１８も平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。
【００４０】
この層間絶縁膜１８上には、共通電極配線２５がＡｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金あるいは積層膜で形成される。
【００４１】
さらに、層間絶縁膜１８には、共通電極配線２５と上部電極７を接続するためコンタクト部２７が設けられている。
【００４２】
このコンタクト部２７には、中央に層間絶縁膜１８の形成されたコンタクトホール２７Ａが設けられており、コンタクトホール２７Ａを覆うようにコンタクト２７Ｂが設けられている。共通電極配線２５は、層間絶縁膜１８に設けられたコンタクト部２７を介して上部電極７と電気的に接続される。
【００４３】
層間絶縁膜１８及び共通電極配線２５上には保護絶縁膜１７が形成されている。保護絶縁膜１７はＴＦＴ保護膜層１１と同じく、例えば、ＳｉＮx 等からなっており、例えば、ＣＶＤ成膜により形成される。
【００４４】
そして、このように形成された電磁波検出素子１０には、図５に示すように、光吸収性の低い接着樹脂２８等を用いてＧＯＳ等からなるシンチレータ３０が貼り付けられている。
【００４５】
このシンチレータ３０は、層間絶縁膜１８が形成された領域のサイズよりも小さいサイズでシート状に形成されており、端部が層間絶縁膜１８よりも内側となるように貼り付けられている。
【００４６】
図６には、電磁波検出素子１０を正面から見た場合のシンチレータ３０が貼り付けられた領域と層間絶縁膜１８が形成された領域と層間絶縁膜１２が形成された領域が示されている。
【００４７】
同図に示されるように、電磁波検出素子１０では、シンチレータ３０のサイズが最も小さく、層間絶縁膜１８が形成された領域の内側に貼り付けられている。また、層間絶縁膜１８が形成された領域は、層間絶縁膜１２が形成された領域を覆っている。
【００４８】
次に、図７（Ａ）〜（Ｉ）を参照して、第１の実施形態に係る電磁波検出素子１０の製造工程の一例を説明する。
【００４９】
まず、基板１上に、第１信号配線層として、ゲート電極２、走査配線１０１を形成する（図７（Ａ））。この第１信号配線層は、Ａｌ、Ａｌ合金等の低抵抗金属、もしくは高融点金属からなるバリアメタル層との積層膜からなり、膜厚が１００〜３００ｎｍ前後でスパッタリング法にて基板１上に堆積される。その後、フォトリソグラフィー技術にてレジスト膜のパターンニングを行う。その後、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その後、レジストを除去することにより第１信号配線層が完成する。
【００５０】
次に、第１信号配線層上に、絶縁膜１５、半導体活性層８、コンタクト層（不図示）を順次堆積する（図７（Ｂ））。絶縁膜１５はＳｉＮｘからなり膜厚は２００〜６００ｎｍ、半導体活性層８はアモルファスシリコンからなり膜厚２０〜２００ｎｍ前後、コンタクト層は不純物添加アモルファスシリコンからなり膜厚１０〜１００ｎｍ前後で、Ｐ−ＣＶＤ（Plasma-Chemical Vapor Deposition）法にて堆積する。その後、第１信号配線層と同様に、フォトリソグラフィー技術によりレジストのパターンニングを行う。その後、半導体活性層８と不純物添加半導体によるコンタクト層を絶縁膜１５に対し選択的にドライエッチングすることにより半導体活性領域を形成する。
【００５１】
次に、絶縁膜１５、及び半導体活性層８の上層に、第２信号配線層として、信号配線３、ソース電極９、ドレイン電極１３を形成する（図７（Ｃ））。この第２信号配線層は、第１信号配線層と同様に、Ａｌ、Ａｌ合金等の低抵抗金属、もしくは高融点金属からなるバリアメタル層との積層膜、又はＭｏ等の高融点金属膜単層からなり、膜厚が１００〜３００ｎｍ前後である。第１信号配線層と同様に、フォトリソグラフィー技術にてパターンニングを行い、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その際、選択的にエッチング法を採用することにより絶縁膜１５は除去されない。ドライエッチ法にて、コンタクト層と半導体活性層８の一部を除去しチャネル領域を形成する。
【００５２】
次に、上記のように形成された層の上層に、ＴＦＴ保護膜層１１及び層間絶縁膜１２を順次形成する（図７（Ｄ））。ＴＦＴ保護膜層１１及び層間絶縁膜１２は無機材料単体の場合や、無機材料からなる保護絶縁膜と有機系材料からなる層間絶縁膜の積層により形成する場合や、有機系からなる層間絶縁膜単層により形成する場合がある。本実施形態では、下層の共通電極配線２５と下部電極１４間との静電容量を抑制する一方で、ＴＦＴスイッチ４の特性を安定させるため感光性の層間絶縁膜１２と無機材料からなるＴＦＴ保護膜層１１の積層構造としており、例えば、ＣＶＤ成膜によりＴＦＴ保護膜層１１を形成し、塗布系材料である感光性の層間絶縁膜１２材料を塗布、プリベーク後、露光、現像のステップを通過後、焼成を行なって各層を形成する。
【００５３】
次に、フォトリソグラフィー技術によりＴＦＴ保護膜層１１をパターンニングする（図７（Ｅ））。なお、ＴＦＴ保護膜１１を配置しない場合には、このステップは必要ない。
【００５４】
次に、上記の層の上層にＡｌ系材料もしくはＩＴＯ等の金属材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして下部電極１４を形成する（図７（Ｆ））。
【００５５】
次に、ＣＶＤ法で下層より順にｎ＋、ｉ、ｐ＋の各層を堆積して半導体層６を形成する（図７（Ｇ））。膜厚は、それぞれｎ＋層５０〜５００ｎｍ、ｉ層０．２〜２μｍ、ｐ＋層５０〜５００ｎｍである。半導体層６は各層を順に積層してフォトリソグラフィー技術により、半導体層６をパターンニングし、ドライエッチ、もしくはウェットエッチによる下層の層間絶縁膜１２との選択エッチすることにより完成する。
【００５６】
ここでは、ｎ＋、ｉ、ｐ＋の順で積層したが、ｐ＋、ｉ、ｎ＋の順で積層し、ＰＩＮダイオードとしてもかまわない。この場合、ＴＦＴスイッチ４はソース電極９とドレイン電極１３が逆となる。
【００５７】
次に、半導体層６上に上部電極７を形成し、層間絶縁膜１２及び上部電極７上に層間絶縁膜１８を形成する（図７（Ｈ））。上部電極７は上記のようにして形成された半導体層６の上層に、ＩＴＯ等の透明電極材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、ＩＴＯ用のエッチャント等によるウェットエッチ法か、ドライエッチ法にて上部電極７をパターンニングする。層間絶縁膜１８は、層間絶縁膜１２を形成する際と同様に、塗布系材料である感光性の材料を塗布、プリベーク後、露光、現像のステップを通過後、焼成を行なってコンタクトホール２７Ａも形成する。
【００５８】
次に、共通電極配線２５及びコンタクト部２７を形成する（図７（Ｉ））。共通電極配線２５及びコンタクト２７Ｂは、上記のようにして形成された層の上層に、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金等の金属材料をスパッタリング法により堆積する。膜厚は１００〜５００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして共通電極配線２５及びコンタクト２７Ｂを形成する。
【００５９】
次に、ＣＶＤ法等で、半導体層６を覆うようにＳｉＮｘ膜からなる保護絶縁膜１７を堆積する（図７（Ｊ））。膜厚は１００〜３００nm前後である。ここでは、一例としてＣＶＤ成膜のＳｉＮｘを記載したが、絶縁材料であれば適用でき、ＳｉＮｘに限定するものではない。
【００６０】
最後にこのように形成された電磁波検出素子１０に接着樹脂２８等を用いてＧＯＳからなるシンチレータ３０が貼り付けることにより、図５に示すような電磁波検出素子１０が形成される。
【００６１】
次に、上記構造の放射線画像検出装置１００の動作原理について説明する。
【００６２】
図５の上方からＸ線が照射されると、照射されたＸ線は、シンチレータ３０に吸収され、可視光に変換される。Ｘ線は、図５の下方から照射してもかまわない。この場合にも、Ｘ線はシンチレータ３０に吸収され、可視光に変換される。シンチレータ３０から発生する光量は、通常の医療診断用のＸ線撮影では０．５〜２μＷ／ｃｍ２である。この発生した光は、接着樹脂２８の層を通過して、ＴＦＴアレイ基板上にアレイ状に配置されたセンサ部１０３の半導体層６に照射される。
【００６３】
電磁波検出素子１０には、半導体層６が各画素単位に分離して備えられている。半導体層６は、共通電極配線２５を介して上部電極７から所定のバイアス電圧が印加されており、光が照射されると内部に電荷が発生する。例えば、半導体層６が下層からｎ＋−ｉ−ｐ＋（ｎ＋アモルファスシリコン、アモルファスシリコン、ｐ＋アモルファスシリコン）の順に積層したＰＩＮ構造の場合は、上部電極７に負のバイアス電圧が印加されるものとされており、Ｉ層の膜厚が１μｍ程度の場合、印加されるバイアス電圧が−５〜−１０Ｖ程度である。半導体層６には、このような状態で光が未照射の場合、数〜数＋ｐＡ／ｍｍ２以下の電流しか流れない。一方、半導体層６には、このような状態で光が照射（１００μＷ／ｃｍ２）されると、０．３μＡ／ｍｍ２程度の明電流が発生する。この発生した電荷は下部電極１４により収集される。画像検出時には、ＴＦＴスイッチ４のゲート電極２に負バイアスが印加されてオフ状態に保持されており、下部電極１４に収集された電荷が蓄積される。
【００６４】
画像読出時には、ＴＦＴスイッチ４のゲート電極２に走査配線１０１を介して順次ＯＮ信号（＋１０〜２０Ｖ）が印加される。これにより、ＴＦＴスイッチ４が順次ＯＮされることにより下部電極１４に蓄積された電荷量に応じた電気信号が信号配線３に流れ出す。信号検出回路１０５は、信号配線３に流れ出した電気信号に基づいて各センサ部１０３に蓄積された電荷量を、画像を構成する各画素の情報として検出する。これにより、電磁波検出素子１０に照射されたＸ線により示される画像を示す画像情報を得ることができる。
【００６５】
ところで、本実施形態に係る電磁波検出素子１０では、図４に示されるように、層間絶縁膜１８がセンサ部１０３の半導体層６を覆うと共に、基板１上の層間絶縁膜１２が形成された領域を覆うように形成され、表面を平坦化している。
【００６６】
これにより、層間絶縁膜１８による段差が層間絶縁膜１８に覆われて基板１の周辺部分で層間絶縁膜１８のみが段差を有することなり、基板１の周辺部分での段差の数が減り、また、層間絶縁膜１８をパターンニングする際に層間絶縁膜１２上に残渣が残らないため、基板周辺部分でクラックや引き出し配線の断線が発生しずらくなる。
【００６７】
また、本実施形態に係る電磁波検出素子１０では、層間絶縁膜１８により表面を平坦化し、層間絶縁膜１８が形成された領域のサイズよりも小さいサイズでシート状に形成されたシンチレータ３０を、端部が層間絶縁膜１８よりも内側となるように貼り付けている。
【００６８】
これにより、基板１のシンチレータ３０が接着される接着面の平坦性が向上し、シンチレータ３０の接着性が向上する。特に、シンチレータ３０を端部が層間絶縁膜１８よりも内側となるように接着することにより、シンチレータ３０の端部からの膜剥がれを抑制することができる。
【００６９】
なお、本実施の形態では、図８に示すように、層間絶縁膜１２と層間絶縁膜１８の間に、保護絶縁膜１９を形成するようにしてもよい。この場合、図７（Ｇ）の工程に形成された層間絶縁膜１２及び半導体層６上に、例えば、ＣＶＤ成膜により無機材料からなる保護絶縁膜１９を形成した後に、上述した図７（Ｈ）の工程を行って層間絶縁膜１８を形成し、フォトリソグラフィー技術によりコンタクトホール２７Ａ部分の保護絶縁膜１９をパターンニングする。これにより、層間絶縁膜１８にコンタクトホール２７Ａを形成した際にコンタクトホール２７Ａ内に発生する残渣を保護絶縁膜１９をパターンニングする際に除去することができる。
【００７０】
また、本実施の形態では、検出対象とする電磁波としてＸ線を検出することにより画像を検出する電磁波検出素子１０に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、検出対象とする電磁波は可視光や紫外線、赤外線等いずれであってもよい
また、本実施の形態では、放射線を一度シンチレータで光に変換し、変換した光を半導体層６で電荷に変換して蓄積する間接変換方式の電磁波検出素子１０に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、放射線を直接、半導体層で電荷に変換して蓄積する直接変換方式の電磁波検出素子に適用してもよい。
【００７１】
その他、本実施の形態で説明した放射線画像検出装置１００の構成（図１参照。）及び電磁波検出素子１０の構成（図２〜図８）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【図面の簡単な説明】
【００７２】
【図１】実施の形態に係る放射線画像検出装置の全体構成を示す構成図である。
【図２】実施の形態に係る電磁波検出素子の１画素単位の構成を示す平面図である。
【図３】実施の形態に係る電磁波検出素子の１画素単位の線断面図である。
【図４】実施の形態に係る電磁波検出素子の線断面図である。
【図５】実施の形態に係るシンチレータが貼り付けられた電磁波検出素子の概略構成を示す線断面図である。
【図６】実施の形態に係る電磁波検出素子のシンチレータが貼り付けられた領域、層間絶縁膜が形成された領域、層間絶縁膜が形成された領域を示した平面図である。
【図７】第１の実施の形態に係る電磁波検出素子の製造工程を説明するための図である。
【図８】実施の形態に係る電磁波検出素子の別な例を示す線断面図である。
【００７３】
【図９】従来の電磁波検出素子の線断面図である。
【符号の説明】
【００７４】
１  基板
３  信号配線
６  半導体層
１０  電磁波検出素子
１２  層間絶縁膜（第１平坦化膜）
１７  保護絶縁膜
１８  層間絶縁膜（第２平坦化膜）
１９  保護絶縁膜
３０  シンチレータ（波長変換層）
１０１  走査配線
１０３  センサ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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