(57)【要約】【課題】露光の同時性を維持し、ダイナミックレンジを拡大することができる固体撮像素子及びそれを用いた撮像装置を実現する。【解決手段】１フレームを長時間露光と短時間露光とに分ける。長時間露光によってＰＤ３０３に蓄えられた電荷を、長時間露光期間の終りの時刻で蓄積部３０５に移動した後、蓄積部３０５のポテンシャルの状態を飽和電荷量を制限した状態に制御し、この時点で蓄積部３０５に蓄積されている電荷のうち、飽和電荷量より多く蓄積されていた過剰電荷分は基板に排出させる。その後、短時間露光によってＰＤ３０３に蓄積された電荷は先の転送動作と同様の動作で全て蓄積部３０５に転送される。これにより、蓄積部３０５の蓄積電荷は、ＰＤ３０３において長時間露光によって得られた電荷量のうち制限された電荷量の電荷と、短時間露光によって得られた電荷量の電荷とが加算されたものとなる。【選択図】図３
2009159269.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に光を電荷に変換して蓄積する受光素子と、この受光素子で変換した電荷を受けて蓄積する蓄積部と、前記受光素子で光電変換した電荷を前記蓄積部に転送する電荷転送手段と、前記蓄積部の電荷を電気信号に変換して出力する増幅出力手段とを備えた単位画素が複数規則的に配列され、前記蓄積部の飽和電荷量を制限する蓄積電荷制限手段を備えた固体撮像素子であって、
所定の第１の期間に前記受光素子で光電変換した電荷を、電荷が排出され、かつ、前記蓄積電荷制限手段により前記飽和電荷量を制限しないときの最大値よりも小なる飽和電荷量に制限された前記蓄積部に前記電荷転送手段により転送するか、又は電荷が排出され、かつ、前記飽和電荷量が前記最大値とされた前記蓄積部に前記電荷転送手段により転送した後、前記蓄積電荷制限手段により前記蓄積部の前記飽和電荷量を前記最大値よりも小なる飽和電荷量に制限することで、前記小なる飽和電荷量よりも多い過剰電荷を前記蓄積部から前記半導体基板に排出する第１の蓄積手段と、
前記第１の期間以後の１以上の第２の期間に前記受光素子で光電変換した電荷を、前記蓄積電荷制限手段により前記飽和電荷量が前記最大値以下で、かつ、前記小なる飽和電荷量よりも大なる飽和電荷量に制限を緩めた前記蓄積部に前記電荷転送手段により転送して、前記第１の蓄積手段により前記蓄積部に既に蓄積されている電荷に加算する第２の蓄積手段と、
前記第２の蓄積手段により前記蓄積部に蓄積された加算後の電荷を、前記増幅出力手段を用いて前記電気信号に変換して画素から出力させる出力手段と
を有することを特徴とする固体撮像素子。
【請求項２】
前記加算後の電荷の量は、前記蓄積部の前記最大値以下であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記出力手段により前記増幅出力手段から前記電気信号が読み出された後に前記蓄積部に蓄積されている電荷をリセット信号により全て排出するリセット手段と、
前記リセット手段によるリセット実行後、前記増幅出力手段から出力させた前記リセット信号と、前記電気信号との差分の信号を画素信号として出力する差動増幅手段と
を更に有することを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記蓄積部は、前記半導体基板上に前記受光素子に隣接して形成されたリング状ゲートトランジスタの下部に設けられており、前記蓄積電荷制限手段は、前記リング状ゲートトランジスタのゲート電極、ソース電極、及びドレイン電極の内の少なくとも一の電極に印加する電圧により、前記飽和電荷量を制限する手段であることを特徴とする請求項１記載の固体撮像素子。
【請求項５】
前記電荷転送手段は、前記複数の単位画素のすべての受光素子で光電変換した電荷を一斉に各単位画素内の前記蓄積部に転送することを特徴とする請求項１記載の固体撮像素子。
【請求項６】
半導体基板上に光を電荷に変換して蓄積する受光素子と、この受光素子で変換した電荷を受けて蓄積する蓄積部と、前記受光素子で光電変換した電荷を前記蓄積部に転送する電荷転送手段と、前記蓄積部の電荷を電気信号に変換して出力する増幅出力手段とを備えた単位画素が複数規則的に配列され、前記受光素子で蓄積する飽和電荷量を制限する蓄積電荷制限手段を備えた固体撮像素子であって、
所定の第１の期間に前記受光素子で光電変換した電荷を、前記飽和電荷量が前記蓄積電荷制限手段で制限されないときの最大値とされた前記受光素子に蓄積した後、前記蓄積電荷制限手段により前記受光素子の前記飽和電荷量を前記最大値よりも小なる飽和電荷量に制限することで、前記小なる飽和電荷量よりも多い過剰電荷を前記受光素子から前記半導体基板に排出する第１の蓄積手段と、
前記第１の期間以後の１以上の第２の期間は、前記受光素子の飽和電荷量を、前記最大値又は前記小なる飽和電荷量よりも制限を緩めた大なる値として、前記受光素子で光電変換した電荷を蓄積して、前記第１の蓄積手段により前記受光素子に既に蓄積されている電荷に加算する第２の蓄積手段と、
前記第２の蓄積手段により前記受光素子に蓄積された加算後の電荷を、前記電荷転送手段により前記蓄積部に転送した後、前記増幅出力手段を用いて前記電気信号に変換して画素から出力させる出力手段と
を有することを特徴とする固体撮像素子。
【請求項７】
前記加算後の電荷の量は、前記蓄積部が蓄積可能な最大電荷量以下であることを特徴とする請求項６記載の固体撮像素子。
【請求項８】
前記出力手段により前記増幅出力手段から前記電気信号が読み出された後に前記蓄積部に蓄積されている電荷をリセット信号により全て排出するリセット手段と、
前記リセット手段によるリセット実行後、前記増幅出力手段から出力させた前記リセット信号と、前記電気信号との差分の信号を画素信号として出力する差動増幅手段と
を更に有することを特徴とする請求項６記載の固体撮像素子。
【請求項９】
前記電荷転送手段は、前記半導体基板上に前記受光素子と前記蓄積部との間に形成された転送トランジスタにより構成されており、前記蓄積電荷制限手段は、前記転送トランジスタのゲート電極、及びドレイン電極の内の少なくとも一の電極に印加する電圧により、前記飽和電荷量を制限する手段であることを特徴とする請求項６記載の固体撮像素子。
【請求項１０】
前記電荷転送手段は、前記複数の単位画素のすべての受光素子で光電変換した電荷を一斉に各単位画素内の前記蓄積部に転送することを特徴とする請求項６記載の固体撮像素子。
【請求項１１】
半導体基板上に光を電荷に変換して蓄積する受光素子と、この受光素子で変換した電荷を受けて蓄積する蓄積部と、前記受光素子で光電変換した電荷を前記蓄積部に転送する電荷転送手段と、前記蓄積部の電荷を電気信号に変換して出力する増幅出力手段とを備えた単位画素が複数規則的に配列され、前記受光素子及び蓄積部の飽和電荷量を制限する蓄積電荷制限手段を備えた固体撮像素子であって、
所定の第１の期間に前記受光素子で光電変換した電荷を前記受光素子に蓄積する第１の蓄積手段と、
前記第１の期間で前記受光素子に蓄積された電荷のうち、前記蓄積電荷制限手段により前記受光素子の前記飽和電荷量を前記第１の蓄積手段による電荷蓄積時の飽和電荷量よりも小なる飽和電荷量に制限して、その制限した小なる飽和電荷量よりも多い過剰電荷を、前記電荷転送手段により前記蓄積部に転送する過剰電荷転送手段と、
前記第１の期間以後の１以上の第２の期間は、前記受光素子の飽和電荷量を、前記蓄積電荷制限手段により制限しない値、又は前記過剰電荷転送手段における前記小なる飽和電荷量よりも制限を緩めた大なる値として、前記受光素子で光電変換した電荷を蓄積して、前記第１の蓄積手段により前記受光素子に既に蓄積されている電荷に加算する第２の蓄積手段と、
前記蓄積部に蓄積されている前記過剰電荷を前記半導体基板に排出する電荷排出手段と、
前記第２の蓄積手段により前記受光素子に蓄積された加算後の電荷を、前記電荷排出手段により過剰電荷が排出された後の前記蓄積部に、前記電荷転送手段により転送した後、前記増幅出力手段を用いて前記電気信号に変換して画素から出力させる出力手段と
を有することを特徴とする固体撮像素子。
【請求項１２】
前記出力手段により前記増幅出力手段から前記電気信号が読み出された後に前記蓄積部に蓄積されている電荷をリセット信号により全て排出するリセット手段と、
前記リセット手段によるリセット実行後、前記増幅出力手段から出力させた前記リセット信号と、前記電気信号との差分の信号を画素信号として出力する差動増幅手段と
を更に有することを特徴とする請求項１１記載の固体撮像素子。
【請求項１３】
前記蓄積部は、前記半導体基板上に前記受光素子に隣接して形成されたリング状ゲートトランジスタの下部に設けられ、前記電荷転送手段は、前記半導体基板上に前記受光素子と前記蓄積部との間に形成された転送トランジスタにより構成されており、前記蓄積電荷制限手段は、前記転送トランジスタのゲート電極、及びドレイン電極の内の少なくとも一の電極に印加する電圧と、前記リング状ゲートトランジスタのゲート電極、ソース電極、及びドレイン電極の内の少なくとも一の電極に印加する電圧とにより、前記飽和電荷量を制限する手段であることを特徴とする請求項１１記載の固体撮像素子。
【請求項１４】
前記電荷転送手段は、前記複数の単位画素のすべての受光素子で光電変換した電荷を一斉に各単位画素内の前記蓄積部に転送することを特徴とする請求項１１記載の固体撮像素子。
【請求項１５】
半導体基板上に光を電荷に変換して蓄積する受光素子と、この受光素子で変換した電荷を受けて蓄積する蓄積部と、前記受光素子で光電変換した電荷を前記蓄積部に転送する電荷転送手段と、前記蓄積部の電荷を電気信号に変換して出力する増幅出力手段とを備えた単位画素が複数規則的に配列され、前記蓄積部の飽和電荷量を制限する蓄積電荷制限手段を備えた固体撮像素子であって、
所定の第１の期間に前記受光素子で光電変換した電荷を、電荷が排出され、かつ、前記蓄積電荷制限手段により前記飽和電荷量を制限しないときの最大値よりも小なる飽和電荷量に制限された前記蓄積部に前記電荷転送手段により転送するか、又は電荷が排出され、かつ、前記飽和電荷量が前記最大値とされた前記蓄積部に前記電荷転送手段により転送した後、前記蓄積電荷制限手段により前記蓄積部の前記飽和電荷量を前記最大値よりも小なる飽和電荷量に制限することで、前記小なる飽和電荷量よりも多い過剰電荷を前記蓄積部から前記半導体基板に排出する第１の蓄積手段と、
前記第１の期間以後の１以上の第２の期間に前記受光素子で光電変換した電荷を、前記蓄積電荷制限手段により前記飽和電荷量が前記最大値以下で、かつ、前記小なる飽和電荷量よりも大なる飽和電荷量に制限を緩めた前記蓄積部に前記電荷転送手段により転送して、前記第１の蓄積手段により前記蓄積部に既に蓄積されている電荷に加算する第２の蓄積手段と、
前記第２の蓄積手段により前記蓄積部に蓄積された加算後の電荷を、前記増幅出力手段を用いて前記電気信号に変換して出力させる第１の出力手段と、
前記加算後の電荷が蓄積されている前記蓄積部の飽和電荷量を、前記蓄積電荷制限手段により、前記第１の期間における前記小なる飽和電荷量と同じ飽和電荷量に制限する飽和電荷量制限手段と、
前記飽和電荷量制限手段により飽和電荷量が制限された前記蓄積部に蓄積されている電荷を、前記増幅出力手段を用いて前記電気信号に変換して出力させる第２の出力手段と、
前記飽和電荷量制限手段により飽和電荷量が制限された前記蓄積部に蓄積されている電荷を完全に前記半導体基板に排出する排出手段と、
前記排出手段により電荷が完全に排出された前記蓄積部の電荷を、前記増幅出力手段を用いて前記光電気信号に変換して出力させる第３の出力手段と、
前記第１乃至第３の出力手段により出力された前記光電気信号を用いて、出力信号を生成する信号生成手段と
を有することを特徴とする固体撮像素子。
【請求項１６】
前記出力手段により前記増幅出力手段から前記電気信号が読み出された後に前記蓄積部に蓄積されている電荷をリセット信号により全て排出するリセット手段と、
前記リセット手段によるリセット実行後、前記増幅出力手段から出力させた前記リセット信号と、前記電気信号との差分の信号を画素信号として出力する差動増幅手段と
を更に有することを特徴とする請求項１５記載の固体撮像素子。
【請求項１７】
前記蓄積部は、前記半導体基板上に前記受光素子に隣接して形成されたリング状ゲートトランジスタの下部に設けられており、前記蓄積電荷制限手段は、前記リング状ゲートトランジスタのゲート電極、ソース電極、及びドレイン電極の内の少なくとも一の電極に印加する電圧により、前記飽和電荷量を制限する手段であることを特徴とする請求項１５記載の固体撮像素子。
【請求項１８】
前記電荷転送手段は、前記複数の単位画素のすべての受光素子で光電変換した電荷を一斉に各単位画素内の前記蓄積部に転送することを特徴とする請求項１５記載の固体撮像素子。
【請求項１９】
請求項１、６、１１又は１５記載の固体撮像素子の各画素から出力された電気信号からなる画像信号を、Ａ／Ｄコンバータでディジタル信号に変換した後、信号処理装置でガンマ補正及び輪郭補正を施す構成の撮像装置であって、
前記Ａ／Ｄコンバータから出力された前記ディジタル信号に対して、前記固体撮像素子から出力される画像信号のダイナミックレンジより大なるダイナミックレンジを付与するための伸張処理を行うレベル伸張手段を設けたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びそれを用いた撮像装置に係り、特にリング状絶縁ゲート型トランジスタを備えたＣＭＯＳ型の固体撮像素子及びそれを用いた撮像装置に関する。
【背景技術】
【０００２】
撮像装置に使用される代表的な固体撮像素子として、ＣＣＤ(Charge Coupled Device)型撮像素子がある。しかしながら、このＣＣＤ型撮像素子は、消費電力の問題から近年の急速な高画素数化、高速読み出し化の要求に応えることが困難になってきている。一方、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)型撮像素子は、低電圧駆動が可能であり前記の要求に対応することが容易であり、また製造工程においてＣＭＯＳプロセスを使用でき、同一チップ内に撮像素子部の制御回路や撮像部より読み出した光信号の処理回路などの周辺回路を混載することが可能であり、低消費電力で、小型化にも有利である。このことからＣＭＯＳ型撮像素子は、ディジタルカメラやビデオカメラ用として、注目されている。
【０００３】
図２３は従来のＣＭＯＳ型撮像素子を使った撮像装置の第１の例のブロック図を示す。まず、結像された被写体像を電気信号に変換するＣＭＯＳ型撮像素子１２０１があり、図示しない被写体の光学像をＣＭＯＳ型撮像素子１２０１上に結像する光学レンズ１２０２がある。ＣＭＯＳ型撮像素子１２０１から出力された電気信号はＡ／Ｄコンバータ１２０３によってディジタル信号に変換され信号処理装置１２０４に入り、ガンマ補正や輪郭補正などの処理を施され出力端子１２０５に送られる。
【０００４】
また、信号処理装置１２０４のもう一方の出力は、所定の記録フォーマットに処理された信号で、これが信号記録再生装置１２０６に送られて記録媒体に記録される。記録媒体に記録された画像信号は、再生時に信号処理装置１２０４に戻され、前記所定の記録フォーマットから画像信号に復元され出力端子１２０５に送られる。なお、信号記録再生装置１２０６は、例えば磁気テープ、磁気ディスク、光ディスク、半導体メモリなどの記録媒体に対して画像信号等の電気信号を記録／再生する装置である。
【０００５】
出力端子１２０５は、信号処理装置１２０４からの入力信号を外部出力する端子であり、図示しないモニタなどの外部表示装置に接続して画像を表示したり、図示しない外部記録装置に接続して、出力された画像信号を記録する。一方、信号表示装置１２０７は、出力端子１２０５からの画像信号を受け、これを画像として表示する装置であり、所謂ビューファインダとして機能する小型のモニタである。この図２３に示す第１の例の撮像装置は、主に動画像を撮影・記録・再生するための撮像装置である。
【０００６】
図２４は従来のＣＭＯＳ型撮像素子を使った撮像装置の第２の例のブロック図を示す。同図中、図２３と同一構成部分には同一符号を付し、その説明を省略する。図２４において、光学レンズ１２０２とＣＭＯＳ型撮像素子１２０１との間には、メカニカルシャッタ１２０８があり、図示しないシャッタ駆動回路によって、一定期間のみシャッタが開く様になっている（以下、露光期間）。このことにより、ＣＭＯＳ型撮像素子１２０１には露光期間のみ被写体像が光学レンズ１２０２を透過して結像され、ＣＭＯＳ型撮像素子１２０１はこの露光期間の被写体像を電気信号として蓄積する。この露光期間終了後、メカニカルシャッタ１２０８が閉じた後、ＣＭＯＳ型撮像素子１２０１からは蓄積された電気信号が出力され、Ａ／Ｄコンバータ１２０３を介して信号処理装置１２０４に送られる。この時、上記電気信号はメカニカルシャッタ１２０８が開いた期間の静止画情報であり、後段の信号記録再生装置１２０６に記録される画像信号や出力端子１２０５で出力される画像信号は、静止画の信号となる。
【０００７】
次に、図２３、図２４に示した従来の撮像装置における信号処理について、ダイナミックレンジの視点から図２５を用いて説明する。図２５（Ａ）は、ＣＭＯＳ型撮像素子の出力信号特性１３０１を示す（横軸は入射光量、縦軸は出力電圧値）。入射光が０の状態からリニアに出力電圧値が伸び、強い入射光において出力電圧値が飽和している（図中ａで示す）。この電圧値の飽和はＣＭＯＳ型撮像素子における飽和電荷量の制限や素子内部の回路系の信号レベル許容範囲により発生する。
【０００８】
図２５（Ｂ）は、Ａ／Ｄコンバータ１２０３の変換特性１３０２を模式的に示すものである。この変換特性１３０２は、前記した飽和電圧値を略最大変換レベルに合わせるように設定する（この例では１０ビットＡ／Ｄコンバータの最大変換レベルの「１０２３」）。
【０００９】
図２５（Ｃ）は、信号処理装置１２０４の内部にあるガンマ変換回路の変換特性１３０３を示す。この例では、Ａ／Ｄコンバータ出力の５０％までを所謂γ＝０.４５の信号に変換して出力の０％から９０％に、Ａ／Ｄコンバータ出力の５０％から１００％までを所謂ニー圧縮し出力９０％から１００％にそれぞれ変換し、全体を出力レベル１００％に収める様にしている。ここで、出力レベル１００％とは、この撮像装置の信号を記録したり表示したり、あるいは伝送したりする装置における信号レベル許容範囲の最大値と考える。
【００１０】
このことは、飽和光量の１／２までは適正なガンマ値（γ＝０.４５）で信号が出力され、それ以上の飽和光量までは、ニー特性により圧縮されるものの画像の情報としては再現できることを示している。
【００１１】
次に、従来例で使用されるＣＭＯＳ型撮像素子について説明する。
【００１２】
このＣＭＯＳ型固体撮像素子としては、種々の画素構成を有するものが知られているが代表的な例では、受光量に応じた電荷を生成する光電変換素子であるＰＤ（フォトダイオード）と、このＰＤの信号電荷を検出するためのＦＤ（フローティングディフュージョン）と、ＰＤの信号電荷をＦＤに転送する転送トランジスタ（転送ゲート）と、ＦＤの電位変動を検出して電気信号を出力する増幅用トランジスタと、ＦＤの電位を電源電位にリセットするリセットトランジスタと、増幅用トランジスタを活性化して出力信号線に接続する選択トランジスタとを設けたものが開示されている。
【００１３】
図２６は、この従来のＣＭＯＳ型固体撮像素子の構造の一例の断面図を示す。このＣＭＯＳ型固体撮像素子は、半導体基板１０１の上層部に素子形成領域としてＰウェル領域１０２が形成されている。また、Ｐウェル領域１０２には、Ｐウェル領域１０２と共にＰＤを構成するｎ型領域１０３と、絶縁ゲート型トランジスタで構成された転送ゲート（トランジスタ）１０４、リセットトランジスタ１０６、増幅用トランジスタ１０７、列選択用選択トランジスタ１０８が形成されている。
【００１４】
それらのトランジスタ１０４、１０６、１０７、１０８のゲート電極（図２６に太い黒線で示す）は、半導体基板１０１の上にゲート絶縁膜１０９を介してポリシリコンで形成され、また、転送ゲート１０４とリセットトランジスタ１０６との間にＦＤ１０５が設けられている。なお、上記のトランジスタ１０４、１０６、１０７、１０８は、上記のゲート電極と、その各ゲート電極間のＰウェル領域１０２内に形成された各２つのｎ型拡散層（図２６に白四角で示す）からなる。
【００１５】
また、上記のトランジスタ１０４、１０６、１０７、１０８の上には層間絶縁膜１１０が形成されている。この層間絶縁膜１１０には、多層配線層１１１、１１２、１１３が形成されている。そして、この多層配線層１１１、１１２、１１３のうち最上層の多層配線層１１３の配線膜が遮光膜として形成されている。この遮光膜（多層配線層１１３）のＰＤを構成するｎ型領域１０３の上方位置の部分には、入射光１１６を透過させるための開口部１１３ａが形成されている。
【００１６】
また、図２６では省略しているが、ＦＤ１０５の上層にはコンタクトが設けられ、多層配線層１１１、１１２、１１３を介して増幅トランジスタ１０７のゲート電極に接続されている。また、層間絶縁膜１１０の上には、色フィルタ１１４及びマイクロレンズ１１５が積層されている。
【００１７】
図２７（Ａ）は、画素が水平方向にＭ個、垂直方向にＮ個マトリクス状に配列された従来のＣＭＯＳ型固体撮像素子の一例の等価回路図、図２７（Ｂ）は、そのうちの一画素の等価回路図を示す。図２７（Ａ）は、画素毎、行毎、列毎で同様の回路を一部のみ図示してある。また、図２７（Ａ）、（Ｂ）中、図２６と同一構成部分には同一符号を付してある。図２７（Ａ）、（Ｂ）において、受光素子であるＰＤ１１７（図２６のＰウェル領域１０２及びｎ型領域１０３）が転送トランジスタ（転送ゲート）１０４のドレイン及びソースを介して増幅用トランジスタ１０７のゲートに接続されている。そして、この接続部分にＰＤ１１７から転送される電荷を蓄積するためのコンデンサとして機能するＦＤ１０５が接続されている。また、この転送トランジスタ（転送ゲート）１０４とＦＤ１０５と増幅用トランジスタ１０７との接続部分は、リセットトランジスタ１０６のソース及びドレインを介して、動作電圧Ｖｄｄの電源端子に接続されている。増幅用トランジスタ１０７のドレインも上記電源端子に接続されている。
【００１８】
増幅用トランジスタ１０７は、コンデンサであるＦＤ１０５に蓄積された電荷によって生じる電圧を増幅し、列選択用トランジスタ１０８のドレイン及びソースを介して、Ｓｉｇ（垂直信号線）１１８に接続されている。また、リセットトランジスタ１０６のゲート電極はＲｅｓｅｔ（水平リセット線）１１９、転送トランジスタ１０４のゲート電極はＴｒａｎ（水平転送線）１２０に接続されている。
【００１９】
垂直信号線１１８は同じ列方向に並んだＮ個の画素に共通の信号線で、図２７（Ａ）に示すように、定電流源２０３と、リセット信号サンプリングトランジスタ２０１及び信号サンプリングトランジスタ２０２の各ドレインとにそれぞれ接続されている。リセット信号サンプリングトランジスタ２０１及び信号サンプリングトランジスタ２０２の各ソースは、一端が接地されているリセット信号サンプリングコンデンサ２０６、信号サンプリングコンデンサ２０７の各他端にそれぞれ接続されると共に、水平信号線転送トランジスタ２０８及び２０９の各ドレインに接続されている。
【００２０】
水平信号線転送トランジスタ２０８及び２０９の各ソースは、水平信号線２１１を介して差動増幅回路２１０の入力端子に接続されている。また、リセット信号サンプリングトランジスタ２０１及び信号サンプリングトランジスタ２０２の各ゲート電極は、それぞれＳＭＰ１ａ（リセット信号サンプルトランジスタゲート電極線）、ＳＭＰ２ａ（信号サンプリングトランジスタゲート電極線）に接続され、水平信号線転送トランジスタ２０８及び２０９の各ゲート電極は、ＳＵＢ１ａ（水平信号転送トランジスタゲート電圧線）に共通接続されている。同様に、隣接する２列目からＭ列目までの上記水平信号線転送トランジスタ２０８及び２０９に相当する各一対の水平信号線転送トランジスタのゲート電極も、ＳＵＢ２ａ〜ＳＵＢＭａ（水平信号転送トランジスタゲート電圧線）にそれぞれ接続されている。
【００２１】
次に、このＣＭＯＳ型固体撮像素子の信号読み出し方法について、図２８及び図２９を併せ参照して説明する。図２８は、従来のＣＭＯＳ型固体撮像素子の１画面全体を読み出すタイミングチャート、図２９は、図２８の一つの水平読み出し周期の拡大図で、１行目の画素（ｘ＝１〜Ｍ，ｙ＝１）、からの信号を読み出す各信号のタイミングチャートである。図２８（Ａ）は垂直周期Ｔｖの垂直読み出し同期信号、同図（Ｂ）は水平読み出し同期信号を示す。水平読み出し同期信号の最初の水平読み出し周期Ｔｈ２の期間Ｔ８０〜Ｔ１００における各信号を図２９に示す。
【００２２】
初期状態では図２６及び図２７に示したリセットトランジスタ１０６、転送トランジスタ（転送ゲート）１０４、列選択用トランジスタ１０８はオフ（ＯＦＦ）状態である。まず、Ｔ８１〜Ｔ８２の期間、図２９（Ａ）に示すようにリセットトランジスタ１０６のゲート電極電圧（Ｒｅｓｅｔ）をハイレベルにしてリセットトランジスタ１０６をオン（ＯＮ）にし、ＦＤ１０５を電源電圧Ｖｄｄにリセットする。続いて、Ｔ８３〜Ｔ８４の期間、図２９（Ｂ）に示すように、列選択用トランジスタ１０５のゲート電極電圧（Ｒｅａｄ）をハイレベルにして、列選択用トランジスタ１０５をオンにする。同時に、リセット信号サンプリングトランジスタ２０１のゲート電圧（ＳＭＰ１ａ）を図２９（Ｄ）に示すようにハイレベルにして、リセット信号サンプリングトランジスタ２０１をオンにし、リセット信号サンプリングコンデンサ２０６にリセット信号を保持する。
【００２３】
続くＴ８５〜Ｔ８６の期間、転送トランジスタ１０４のゲート電極電圧（Ｔｒａｎ）を図２９（Ｃ）に示すようにハイレベルにして、転送トランジスタ１０４をオンにして、ＰＤ１１７に前回の読み出し動作からの期間に露光され蓄積された電荷を、転送トランジスタ１０４のドレイン及びソースを通してＦＤ１０５へ転送する。
【００２４】
次に、Ｔ８７〜Ｔ８８の期間、図２９（Ｂ）に示すように再び列選択用トランジスタ１０８のゲート電極電圧（Ｒｅａｄ）をハイレベルにして、列選択用トランジスタ１０５をオンにする。同時に、信号サンプリングトランジスタ２０２のゲート電圧（ＳＭＰ２ａ）を図２９（Ｅ）に示すようにハイレベルにして信号サンプリングトランジスタ２０２をオンにする。これにより、ＦＤ１０５へ転送されたＰＤ１１７からの信号電荷を増幅用トランジスタ１０７で増幅して得られた信号が、列選択用トランジスタ１０８のドレイン及びソースと、垂直信号線（Ｓｉｇ）１１８と、信号サンプリングトランジスタ２０２のドレイン及びソースをそれぞれ介して、信号サンプリングコンデンサ２０７に供給されて保持される。以上の動作は、１行目（ｘ＝１〜Ｍ、ｙ＝１）の各画素において同時に行われる。
【００２５】
その後、Ｔ８９からＴ９０の期間、水平信号線転送トランジスタ２０８及び２０９のゲート電極電圧ＳＵＢ１ａを図２９（Ｆ）に示すようにハイレベルにし、水平信号線転送トランジスタ２０８及び２０９をオンにして、水平信号線２１１にリセット信号サンプリングコンデンサ２０６からのリセット信号と信号サンプリングコンデンサ２０７からの信号とを送り、差動増幅回路２１０でそれらの差をとり、画素（ｘ＝１、ｙ＝１）の光信号出力とする。
【００２６】
次に、Ｔ９１からＴ９２の期間、隣の列の水平信号線転送トランジスタのゲート電極電圧ＳＵＢ２ａを図２９（Ｇ）に示すようにハイレベルにし、差動増幅回路２１０から隣の列の画素（ｘ＝２、ｙ＝１）の光信号出力を得る。以下同様にして、順次、水平信号線転送トランジスタのゲート電極電圧ＳＵＢ３ａ〜ＳＵＢＭａをハイレベルにしていき、Ｍ番目の最終列（ｘ＝Ｍ、ｙ＝１）までの処理を行って１行目の全ての光信号を差動増幅回路２１０から順次出力する。同様にして、２行目以降Ｎ行目まで、順次光信号を出力し、１画面分の光信号を得る。
【００２７】
この従来のＣＭＯＳ型撮像素子では、通常ＦＤ１０５をＶｄｄにリセットするとリセットノイズとしてＦＤ１０５に電荷が残り、そのまま読み出すと画像にノイズが発生し、ノイズの大きな画像しか得られない。そのため、ＦＤ１０５をリセットにより電荷が残った状態のＦＤ１０５からの信号と、そのノイズとして残っている電荷に信号電荷が加算されたＦＤ１０５からの信号との差を差動増幅回路２１０においてとることで、リセットノイズをキャンセルし、画像にリセットノイズが光信号出力に伝わらないように工夫されている。
【００２８】
【特許文献１】特開２００３−１８４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかし、このリセットノイズをキャンセルするための動作のために、ＰＤ１１７に露光されるタイミングは行毎に一致しない。ＰＤ１１７の露光タイミング時間はＰＤ１１７からＦＤ１０５に光信号電荷が転送されるＴｒａｎのパルスから１垂直読み出し周期前のＴｒａｎのパルスまでの間である。
【００３０】
図３０は、各行のＴｒａｎのタイミングチャートを示す。同図（Ａ）は垂直読み出し同期信号を示し、同図（Ｂ）は１行目（ｙ＝１）からＮ行目（ｙ＝Ｎ）までの各画素のパルスＴｒａｎのタイミングチャートを示す。図３０（Ｂ）に示すように、１行目の光信号に対するＰＤ露光タイミングは、時刻Ｔ１０１から１垂直読み出し周期Ｔｖ後の時刻Ｔ８６（これは図２９の時刻Ｔ８６と同じ）までであり、２行目の光信号に対するＰＤ露光タイミングは、時刻Ｔ１０２から１垂直読み出し周期Ｔｖ後の時刻Ｔ１０４までである。時刻Ｔ１０１とＴ１０２との間、時刻Ｔ８６と時刻Ｔ１０４の間は、１水平読み出し周期である。そして、Ｎ行目の光信号に対するＰＤ露光タイミングは、時刻Ｔ１０３から１垂直読み出し周期Ｔｖ後の時刻Ｔ１２０までである。すなわち、各行の光信号に対するＰＤ露光タイミングは、行毎に１水平読み出し周期分ずれていく。そのため、全ての画素を読み出した１画面の光信号は行毎に露光時間が異なっており、動く被写体では画像が歪む問題がある。
【００３１】
また、上記のＣＭＯＳ型撮像素子は、ＣＣＤ型撮像素子と同様に、銀塩写真システムと比較するとダイナミックレンジが狭く、逆光条件などで輝度レベルが高い部分や、輝度レベルが低く黒い部分では信号がつぶれることがある。このような場合には従来の撮像装置では主となる被写体の露光量が適正になるように、レンズのシャッタや絞りを用いて露出量を調整している。
【００３２】
しかし、これらのシャッタにより露出量を調整した場合、主となる被写体に対して適正な露出量が得られ、適切な再生画像が得られたとしても、例えば主となる被写体よりも背景が明るい場合などにはいわゆる白飛びが発生して、背景の画面が白一色になり、主となる背景が暗い場合には背景の画面が黒一色になるなどの問題があり、輝度の差が大きい場合のシーンを再現することが困難である。
【００３３】
これは、撮像素子のダイナミックレンジの狭さのために生じる問題である。上記従来のＣＭＯＳ型撮像素子においては、シャッタにより露出量を調整することはできるが、撮像装置のダイナミックレンジの狭さそのものを改善することはできない。ＰＤの飽和によって白飛びが発生し、また、低輝度での雑音が黒つぶれの原因となる。
【００３４】
このダイナミックレンジそのものを上げるためには、ＰＤ或いは蓄積部に蓄積できる最大の電荷量である飽和電荷量を大きくする必要がある。飽和電荷量を上げるためには、ＰＤや蓄積部の面積を大きくする必要がある。しかし、銀塩写真システムと同等の解像度を得るために、画素の大きさを小さくし撮像素子としての解像度を上げる必要があるため、飽和電荷量を大きくすることは困難である。
【００３５】
そこで、過去、露光の方法を変えることで、ダイナミックレンジを拡大する方式が提案されてきた。その一種に二重露光と呼ばれる方式があり、それは、１フレームの撮像期間に、長時間の露光と、短時間の露光を行い、それぞれ独立に信号を得て、最終的な画素の出力信号を足し合わせたものとする方式である。
【００３６】
二重露光の方法について図２７に示したＣＭＯＳ型撮像素子の画素を例にとって説明する。画素の信号を読み出すためのタイミングチャートは図３１のようになる。図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）に示すＲｅｓｅｔ，Ｒｅａｄ，Ｔｒａｎ，ＳＭＰ１，ＳＭＰ２の各信号は図２９と同じものを示している。図３１において、時刻Ｔ３０１〜Ｔ３１１は図２９の時刻Ｔ８１〜Ｔ９４とは連続ではない。図３１の時刻Ｔ３０１までが前述の長時間の露光期間である。Ｔ３０１において、転送トランジスタ１０４のゲートに電圧Ｖｍｉｄを印加する。電圧Ｖｍｉｄは図２９（Ｃ）に示したＴｒａｎのハイレベルより低く、かつ、ローレベルではない電圧で、これによりＰＤ１１７に蓄積された電荷の一部だけを転送トランジスタ１０４のドレイン及びソースを介してＦＤ１０５に転送することができる。
【００３７】
図３２はこの様子の模式図を示す。図３２は、図２６の基板表面のＰＤを構成するｎ型領域１０３からＦＤ１０５までの部分のポテンシャル状態を模式的に示したものである。転送トランジスタ（転送ゲート）１０４のゲートにかかる電圧ＶｇがローレベルＶlowの状態では、転送トランジスタ１０４のチャネルに反転層が形成されず、半導体基板１０１中のキャリアにとってポテンシャルが高い状態であり、図３２（Ａ）に示すように、ＰＤに蓄積された電荷はＦＤへ移動できない。
【００３８】
しかし、転送トランジスタ（転送ゲート）１０４のゲートにかかる電圧Ｖｇが上記の電圧Ｖmidとされると、電圧Ｖmidの大きさと転送トランジスタ（転送ゲート）１０４の特性とによって決まるΦｍｉｄだけ、図３２（Ｂ）に示すように、Ｖlowのときよりも転送トランジスタ１０４のチャネルのポテンシャルが低下する。この結果、ＶlowのときのチャネルのポテンシャルをΦ０とすると、Φ０−Φｍｉｄを越えるエネルギーを持つキャリアのみがこの転送トランジスタ（転送ゲート）１０４を通り抜けてＦＤ１０５へ到達する。
【００３９】
なお、転送トランジスタ（転送ゲート）１０４のゲートにハイレベルの電圧Ｖhigh（＞Ｖmid）がかけられたときは、上記チャネルのポテンシャルはＰＤのポテンシャルの底より低くなり、ＰＤに蓄えられた電荷はＦＤ１０５に完全に転送される。
【００４０】
さて、図３１を用いた説明に戻る。時刻Ｔ３０１で転送トランジスタ（転送ゲート）１０４のゲートにＶmidが印加され、Φ０−Φｍｉｄを越えるエネルギーを持つキャリアのみがＦＤ１０５へ転送されることにより、ＰＤ１１７には、ＦＤ１０５の飽和電荷より最大量の制限された電荷が残ることになる。（キャリアはポテンシャルの低い準位を先に占有していく。）。
【００４１】
そして、次に短時間の露光が開始される。この間に図３１の時刻Ｔ３０３において、ＦＤ１０５に転送された電荷をリセットして、ＣＤＳ回路（相関二重サンプリング回路）でこのリセット準位をサンプリングしておく。この短時間露光によりＰＤ１１７に蓄積される電荷は、先ほど時刻Ｔ３０１でＦＤ１０５に転送されなかった電荷に追加されてＰＤ１１７に蓄積される。こうして長時間露光と短時間露光によりＰＤ１１７に蓄えられた電荷は合算され、時刻Ｔ３０７で転送トランジスタ１０４のゲートにハイレベルの電圧Ｖhighを印加することで全てＦＤ１０５へ転送される。続いて、時刻Ｔ３０９でその合算電荷による出力がＣＤＳ回路にサンプリングされ、先にサンプリングされていたリセット準位との差分が画素の出力となる。
【００４２】
この駆動方法による画素の入射光量特性を図３３に示す。図３３は、画素出力と光量の関係を示す。図３３（Ａ）、（Ｂ）に示すグラフはそれぞれ、長時間露光による電荷の出力への寄与、短時間露光による電荷の出力への寄与をそれぞれ表している。図３３（Ｃ）に示す特性は、図３３（Ａ）、（Ｂ）に示す特性の合算となっている。また、図３３（Ｄ）に示すグラフは二重露光を行わなかった場合の画素出力対入射光量特性を模式的に示す。
【００４３】
図３３（Ｄ）に示すように二重露光を行わない場合には比較的低輝度でＰＤの電荷量飽和によって出力が飽和してしまうのに対し、二重露光を行うと、最初の転送で長時間露光の成分が制限されることで、図３３（Ｃ）に示すように、入射光量特性が途中から傾きが緩やかになって、より広い輝度範囲をカバーするようになる。また、低輝度範囲で傾きが大きい、すなわち感度が良いので、黒つぶれを低減する効果がある。
【００４４】
この図３３（Ｃ）に示す画素出力対入射光量特性のように、画素の入射光量対出力の特性は線形ではないが、この画素出力対入射光量特性に基づいて、後段の処理回路によって線形に変換される。このようにして、撮像素子のダイナミックレンジを拡大することができる。
【００４５】
しかしながら、図２７に示した従来のＣＭＯＳ型撮像素子では、通常の撮像又は二重露光において、１フレームの画素又はラインの撮像時間が異なるローリングシャッターという撮像方式になるため、高速で撮像装置の前を横切るような被写体は歪んで映る欠点を持つ。
【００４６】
また、転送トランジスタ１０４の製造上の特性のばらつきにより、Φ０−Φｍｉｄの値がばらついてしまい、その結果、固定パターンノイズを生じてしまう危険性がある。転送トランジスタ１０４の特性のばらつきによる固定パターンノイズを生じないためには、長時間露光の電荷量と、短時間露光の電荷量を別々に一時保持できる記憶領域が必要になる。
【００４７】
図２６及び図２７に示したＣＭＯＳ型撮像素子では、１画素ずつ転送し読み出すローリングシャッターでも記憶領域が長時間露光の電荷量と、短時間露光の電荷量の２つ必要で、ライン毎の露光であれば１ラインの画素数の倍の記憶領域が必要になる。もし、１フレームの中で画素毎の時間のずれがないグローバルシャッターでの撮像を行うのであれば、全画素数の倍の記憶領域を持たねばならず、これでは小型化、低消費電力化を進める観点からは非常に非現実的である。
【００４８】
高速に動く被写体に対し、画質を向上させようとすれば、グローバルシャッターは必要不可欠な課題であるが、固定パターンノイズを抑えつつ、ダイナミックレンジを拡大し、なおかつグローバルシャッターを実現した固体撮像素子が求められる。
【００４９】
本発明は以上の点に鑑みなされたもので、露光の同時性を維持し、ダイナミックレンジを拡大することができる固体撮像素子及びそれを用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００５０】
上記の目的を達成するため、第１の発明の固体撮像素子は、半導体基板上に光を電荷に変換して蓄積する受光素子と、この受光素子で変換した電荷を受けて蓄積する蓄積部と、受光素子で光電変換した電荷を蓄積部に転送する電荷転送手段と、蓄積部の電荷を電気信号に変換して出力する増幅出力手段とを備えた単位画素が複数規則的に配列され、蓄積部の飽和電荷量を制限する蓄積電荷制限手段を備えた固体撮像素子であって、
所定の第１の期間に受光素子で光電変換した電荷を、電荷が排出され、かつ、蓄積電荷制限手段により飽和電荷量を制限しないときの最大値よりも小なる飽和電荷量に制限された蓄積部に電荷転送手段により転送するか、又は電荷が排出され、かつ、飽和電荷量が最大値とされた蓄積部に電荷転送手段により転送した後、蓄積電荷制限手段により蓄積部の飽和電荷量を最大値よりも小なる飽和電荷量に制限することで、小なる飽和電荷量よりも多い過剰電荷を蓄積部から半導体基板に排出する第１の蓄積手段と、第１の期間以後の１以上の第２の期間に受光素子で光電変換した電荷を、蓄積電荷制限手段により飽和電荷量が最大値以下で、かつ、小なる飽和電荷量よりも大なる飽和電荷量に制限を緩めた蓄積部に電荷転送手段により転送して、第１の蓄積手段により蓄積部に既に蓄積されている電荷に加算する第２の蓄積手段と、第２の蓄積手段により蓄積部に蓄積された加算後の電荷を、増幅出力手段を用いて電気信号に変換して画素から出力させる出力手段とを有することを特徴とする。
【００５１】
また、上記の目的を達成するため、第２の発明の固体撮像素子は、所定の第１の期間に受光素子で光電変換した電荷を、飽和電荷量が蓄積電荷制限手段で制限されないときの最大値とされた受光素子に蓄積した後、蓄積電荷制限手段により受光素子の飽和電荷量を最大値よりも小なる飽和電荷量に制限することで、小なる飽和電荷量よりも多い過剰電荷を受光素子から半導体基板に排出する第１の蓄積手段と、第１の期間以後の１以上の第２の期間は、受光素子の飽和電荷量を、最大値又は小なる飽和電荷量よりも制限を緩めた大なる値として、受光素子で光電変換した電荷を蓄積して、第１の蓄積手段により受光素子に既に蓄積されている電荷に加算する第２の蓄積手段と、第２の蓄積手段により受光素子に蓄積された加算後の電荷を、電荷転送手段により蓄積部に転送した後、増幅出力手段を用いて電気信号に変換して画素から出力させる出力手段とを有することを特徴とする。
【００５２】
また、上記の目的を達成するため、第３の発明の固体撮像素子は、所定の第１の期間に受光素子で光電変換した電荷を受光素子に蓄積する第１の蓄積手段と、第１の期間で受光素子に蓄積された電荷のうち、蓄積電荷制限手段により受光素子の飽和電荷量を第１の蓄積手段による電荷蓄積時の飽和電荷量よりも小なる飽和電荷量に制限して、その制限した小なる飽和電荷量よりも多い過剰電荷を、電荷転送手段により蓄積部に転送する過剰電荷転送手段と、第１の期間以後の１以上の第２の期間は、受光素子の飽和電荷量を、蓄積電荷制限手段により制限しない値、又は過剰電荷転送手段における小なる飽和電荷量よりも制限を緩めた大なる値として、受光素子で光電変換した電荷を蓄積して、第１の蓄積手段により受光素子に既に蓄積されている電荷に加算する第２の蓄積手段と、蓄積部に蓄積されている過剰電荷を半導体基板に排出する電荷排出手段と、第２の蓄積手段により受光素子に蓄積された加算後の電荷を、電荷排出手段により過剰電荷が排出された後の蓄積部に、電荷転送手段により転送した後、増幅出力手段を用いて電気信号に変換して画素から出力させる出力手段とを有することを特徴とする。
【００５３】
更に、上記の目的を達成するため、第４の発明の固体撮像素子は、所定の第１の期間に受光素子で光電変換した電荷を、電荷が排出され、かつ、蓄積電荷制限手段により飽和電荷量を制限しないときの最大値よりも小なる飽和電荷量に制限された蓄積部に電荷転送手段により転送するか、又は電荷が排出され、かつ、飽和電荷量が最大値とされた蓄積部に電荷転送手段により転送した後、蓄積電荷制限手段により蓄積部の飽和電荷量を最大値よりも小なる飽和電荷量に制限することで、小なる飽和電荷量よりも多い過剰電荷を蓄積部から半導体基板に排出する第１の蓄積手段と、第１の期間以後の１以上の第２の期間に受光素子で光電変換した電荷を、蓄積電荷制限手段により飽和電荷量が最大値以下で、かつ、小なる飽和電荷量よりも大なる飽和電荷量に制限を緩めた蓄積部に電荷転送手段により転送して、第１の蓄積手段により蓄積部に既に蓄積されている電荷に加算する第２の蓄積手段と、第２の蓄積手段により蓄積部に蓄積された加算後の電荷を、増幅出力手段を用いて電気信号に変換して出力させる第１の出力手段と、加算後の電荷が蓄積されている蓄積部の飽和電荷量を、蓄積電荷制限手段により、第１の期間における小なる飽和電荷量と同じ飽和電荷量に制限する飽和電荷量制限手段と、飽和電荷量制限手段により飽和電荷量が制限された蓄積部に蓄積されている電荷を、増幅出力手段を用いて電気信号に変換して出力させる第２の出力手段と、飽和電荷量制限手段により飽和電荷量が制限された蓄積部に蓄積されている電荷を完全に半導体基板に排出する排出手段と、排出手段により電荷が完全に排出された蓄積部の電荷を、増幅出力手段を用いて光電気信号に変換して出力させる第３の出力手段と、第１乃至第３の出力手段により出力された光電気信号を用いて、出力信号を生成する信号生成手段とを有することを特徴とする。
【００５４】
また、上記の目的を達成するため、本発明の撮像装置は、第１乃至第４の発明のいずれか一の発明の固体撮像素子を有し、その固体撮像素子の各画素から出力された電気信号からなる画像信号を、Ａ／Ｄコンバータでディジタル信号に変換した後、信号処理装置でガンマ補正及び輪郭補正を施す構成の撮像装置であって、
Ａ／Ｄコンバータから出力されたディジタル信号に対して、固体撮像素子から出力される画像信号のダイナミックレンジより大なるダイナミックレンジを付与するための伸張処理を行うレベル伸張手段を設けたことを特徴とする。
【発明の効果】
【００５５】
本発明の固体撮像素子によれば、複数の光電変換特性を合成した形の光電変換特性を得ることができるようにしたため、それぞれの光電変換特性が異なるように各期間の長さを設定することにより、ダイナミックレンジを拡大することができる。
【００５６】
また、本発明によれば、リセットノイズが発生せずに、光入力に対してのダイナミックレンジの拡大を図ることができると共に、蓄積部への電荷の転送を全画素同時に行うことで、全画素における露光の同時性を維持した高性能の固体撮像素子を得ることができる。
【００５７】
また、本発明の撮像装置によれば、従来の固体撮像素子よりも広いダイナミックレンジの撮像装置を得ることができる。
【発明を実施するための最良の形態】
【００５８】
次に、本発明の固体撮像素子の実施の形態について図面と共に詳細に説明する。
【００５９】
図１（Ａ）は本発明になる固体撮像素子の一実施の形態の平面図、図１（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。図１（Ｂ）に示すように、Ｐ+基板３０１上にＰ-型エピタキシャル層３１６を成長させてある。ｐ-型エピタキシャル層３１６内に段差を持ったｎウェル３０２がある。ｎウェル３０２上には酸化膜３１０を挟んで平面形状が図１（Ａ）に示すようにリング状のゲート電極３０９が形成されている。段差を持ったｎウェル３０２は条件の異なるイオン注入条件を複数回行うことにより形成される。リング状ゲート電極３０９は、半導体基板に絶縁ゲートとなる酸化膜３１０を介しポリシリコンで形成される。
【００６０】
リング状ゲート電極３０９の中央開口部のｎウェル３０２の表面には、図１（Ｂ）に示すようにｎ+型のソース領域３１１があり、そのソース領域３１１を取り囲むようにｐ型のソース近傍領域３０５がある。ソース近傍領域３０５は、リング状ゲート電極３０９の下部に広がっているが、リング状ゲート電極３０９の外周部に達していない。これらのソース領域３１１、ソース近傍領域３０５は複数回の異なるマスクを用いたフォトリソグラフィ工程と、異なる条件のイオン注入とにより形成することができる。
【００６１】
そして、ソース近傍領域３０５は、ＰＤ（フォトダイオード）３０３で発生した電荷を、リング状ゲート電極３０９を持つリング状ゲートトランジスタで電気信号に変換するために蓄積する電荷蓄積領域（蓄積部）となる。なお、図１の３０３は、厳密にはｎウェル３０２と共にフォトダイオードを構成するｐ-型拡散領域であるが、ここでは、便宜上、フォトダイオードとして説明する。
【００６２】
リング状ゲート電極３０９からやや離れたｎウェル３０２の表面には、図１（Ａ）に示すようにｎ+型のドレイン領域３２０（図１（Ｂ）の断面図からは外れている）がある。また、ＰＤ３０３とリング状ゲート電極３０９との間には、転送ゲート電極３０８がある。この転送ゲート電極３０８は、ポリシリコンにより、リング状絶縁ゲート型トランジスタのリング状ゲート電極３０９を形成した後、絶縁層（図示せず）を挟んで形成され、リング状ゲート電極３０９及びＰＤ３０３の上方に一部重なって形成されている。
【００６３】
転送ゲート電極３０８及びリング状ゲート電極３０９の上には、層間絶縁膜３１２が形成されている。この層間絶縁膜３１２内には、転送ゲート電極３０８、リング状ゲート電極３０９、ソース領域３１１、ドレイン領域３２０にそれぞれ接続されたメタル配線３１３が設けられている。この実施の形態ではメタル配線３１３は２層の配線層である。層間絶縁膜３１２内の最上部のメタル配線３１３の上方には遮光膜３１５が形成されている。遮光膜３１５はＰＤ３０３の上方位置には設けられておらず、入射光は遮光膜３１５に遮られることなく、ＰＤ３０３に入射する。更に、層間絶縁膜３１２の上面には、色フィルタ３１７、マイクロレンズ３１８が積層されている。なお、ｐ-型エピタキシャル層３１６内のソース近傍領域３０５の下方位置にはｐ+ウェル３０４が形成されている。
【００６４】
（第１の実施の形態）
図２は図１（Ｂ）のＷ１−Ｗ２線のポテンシャル図を示す。図２（Ａ）はドレイン領域３２０に約５Ｖの電圧を印加し、リング状ゲート電極３０９及びソース領域３１１をそれぞれ約１Ｖにしたときのポテンシャル図であり、蓄積部（ｐ型のソース近傍領域）３０５にポテンシャルの窪み４０１ができる。このポテンシャルの窪み、すなわち、蓄積部３０５に電荷を蓄積することができる。この状態で転送ゲート電極３０８を０Ｖすなわち転送ゲートをオンすることで、ＰＤ３０３に光電変換により発生・蓄積された電荷を蓄積部３０５のポテンシャルの窪み４０１に転送・蓄積することができる。
【００６５】
図２（Ｂ）は、リング状ゲート電極３０９及びソース領域３１１の印加電圧をドレイン領域３２０の印加電圧と同じ５Ｖにしたときのポテンシャルであり、蓄積部３０５のポテンシャルの窪みは無くなり、蓄積部３０５のポテンシャルの窪み４０１に蓄積された電荷は、基板（ｐ-エピタキシャル基板３１６）へ全て排出される。
【００６６】
図２（Ｃ）は、リング状ゲート電極３０９及びソース領域３１１の印加電圧を図２（Ａ）と図２（Ｂ）の間の電圧、例えば２.５Ｖを印加した時のポテンシャル図である。図２（Ｃ）に示すように、蓄積部３０５のポテンシャルの窪み４０２は、同図（Ａ）に示したポテンシャルの窪み４０１より浅くなり、電荷蓄積はできるが、図２（Ａ）の状態より、蓄積可能な最大電荷量すなわち飽和電荷量が小さい。すなわち、リング状ゲート電極３０９、ソース領域３１１への印加電圧の値により、蓄積部３０５の飽和電荷量を調整することが可能である。
【００６７】
次に、本発明になる固体撮像素子の第１の実施の形態の等価回路について説明する。図３（Ａ）は、画素が水平方向にＭ個、垂直方向にＮ個配列された本発明のＣＭＯＳ型固体撮像素子の第１の実施の形態の等価回路図、図３（Ｂ）は、そのうちの一画素の等価回路図を示す。図３（Ａ）は、画素毎、行毎、列毎で同様の回路は一部のみ図示してある。また、図３（Ａ）、（Ｂ）中、図１と同一構成部分には同一符号を付してある。
【００６８】
図３（Ａ）、（Ｂ）において、受光素子であるＰＤ３０３の陰極とリング状ゲート電極３０９を持つリング状ゲートトランジスタ５３０のドレイン（図１では３２０）とＰＤ３０３の陰極は電源電圧Ｖｄｄの電源端子に結線されている。ＰＤ３０３の陽極は転送ゲート３０８を持つ転送トランジスタ５３１のドレイン及びソースを介してリング状ゲートトランジスタ５３０のバックゲート、すなわち図１におけるソース近傍領域（蓄積部）３０５に接続されている。
【００６９】
リング状ゲートトランジスタ５３０のソース（図１では３１１）は、同じ列方向に並んだＮ個の画素に共通のＳｒｉｎｇ（垂直信号線）に接続されている。リング状ゲートトランジスタ５３０のリング状ゲート電極（図１の３０９）は、同じ水平方向に並んだＭ個の画素に共通のＧｒｉｎｇ（水平リングゲート線）に接続されている。また、転送トランジスタ５３１のゲート電極（図１の３０８）は、同じ水平方向に並んだＭ個の画素に共通のＧｔｒａｎ（水平転送ゲート線）に接続されている。
【００７０】
垂直信号線Ｓｒｉｎｇの一端は図３（Ａ）に示すスイッチＳＷ１を通してリング状ゲート電極制御電圧Drv.Souseにつながり、別の一端はスイッチＳＷ２を通して、定電流源５０３、リセット信号サンプリングトランジスタ５０１のドレイン、及び信号サンプリングトランジスタ５０２のドレインに接続されている。リセット信号サンプリングトランジスタ５０１及び信号サンプリングトランジスタ５０２の各ソースは、一端が接地されているリセット信号サンプリングコンデンサ５０６、信号サンプリングコンデンサ５０７の各他端にそれぞれ接続されると共に、水平信号線転送トランジスタ５０８及び５０９の各ドレインに接続されている。
【００７１】
水平信号線転送トランジスタ５０８及び５０９の各ソースは、水平信号線５１１を介して差動増幅回路５１０に接続されている。また、リセット信号サンプリングトランジスタ５０１及び信号サンプリングトランジスタ５０２の各ゲート電極は、それぞれＳＭＰ１ｂ（リセット信号サンプルトランジスタゲート電極線）、ＳＭＰ２ｂ（信号サンプリングトランジスタゲート電極線）に接続され、水平信号線転送トランジスタ５０８及び５０９の各ゲート電極は、ＳＵＢ１ｂ（水平信号転送トランジスタゲート電圧線）に共通接続されている。同様に、隣接する２列目からＭ列目までの上記水平信号線転送トランジスタ５０８及び５０９に相当する各一対の水平信号線転送トランジスタのゲート電極も、ＳＵＢ２ｂ〜ＳＵＢＭｂ（水平信号転送トランジスタゲート電圧線）にそれぞれ接続されている。スイッチＳＷ１、ＳＷ２は通常のＭＯＳトランジスタのスイッチ回路で容易に実現できる。
【００７２】
次に、図３の等価回路の動作について、図４及び図５のタイミングチャートと共に説明する。図４は図３の等価回路の画素からの信号を読み出す各信号のタイミングチャートで、（Ａ）、（Ｂ）は垂直読み出し同期信号、水平読み出し同期信号を示し、（Ｃ）〜（Ｈ）は、一部の時間を拡大した各信号のタイミングチャートである。図４（Ｃ）〜（Ｈ）において、Ｖｄｄは約５Ｖとし、初期状態ではリング状ゲート電極制御電圧ＳｏｕｓｅはＬｏｗ電圧の約０.５Ｖ、水平リングゲート線Ｇｒｉｎｇの電位はＬｏｗ電圧の約０.５Ｖ、水平転送ゲート線Ｇｔｒａｎの電位はＨｉｇｈ電圧である５Ｖである。従って、初期状態では、リング状ゲートトランジスタ５３０は図２（Ａ）の蓄積状態である。また、転送トランジスタ５３１はｐ型ＭＯＳトランジスタであるので、オフ状態である。また、スイッチＳＷ１はオン、スイッチＳＷ２はオフ、ＳＭＰ１ｂ、ＳＭＰ２ｂ、ＳＵＢ１ｂ〜ＳＵＢＭｂの各電位はローレベルにしてある。
【００７３】
まず、１垂直読み出し周期の最初の水平ブランキングの時刻Ｔ１からＴ２の期間に、図４（Ｅ）に示すようにＧｔｒａｎの電位をＬｏｗ電圧０Ｖにし、転送トランジスタ５３１をオンにする。これにより、ＰＤ３０３に蓄積されていた電荷は、全て蓄積部３０５に転送され、ＰＤ３０３の蓄積電荷はゼロの状態になる。その後時刻Ｔ２以降、後述する時刻Ｔ３１の直前まではＧｔｒａｎの電位はＨｉｇｈ電圧５Ｖにし、転送トランジスタ５３１をオフにする。
【００７４】
次に、図４（Ｈ）に示すように、１垂直読み出し周期内の最後の水平読み出し周期直後の時刻Ｔ３１から時刻Ｔ３２の期間に、再びＧｔｒａｎの電位をＬｏｗ電圧０Ｖにして、転送トランジスタ５３１を再びオンにする。後述するが、時刻Ｔ３０までに前の垂直読み出し周期での画素からの信号読み出し動作が全画素終了しており、蓄積部３０５より電荷は排出されて、ゼロの状態である。そのため、時刻Ｔ２から時刻Ｔ３２の期間にＰＤ３０３に露光・蓄積された電荷が、時刻Ｔ３１から時刻Ｔ３２の期間に蓄積部３０５に全て転送され蓄積される。その後、転送トランジスタ５３１が再びオフとなる時刻Ｔ３２から時刻Ｔ５１までの期間は、蓄積部３０５の蓄積電荷とは関係なく、再びＰＤ３０３にて露光された電荷がＰＤ３０３に蓄積され始める。
【００７５】
続いて、時刻Ｔ３３から時刻Ｔ３４の期間に図４（Ｇ）に示すようにリング状ゲートトランジスタ５３０のゲート電極電圧となるＧｒｉｎｇの電位を、後述する信号読み出し時の約１Ｖの電圧Ｖｍｉｄと、約５ＶのＶｄｄの間の電圧Ｖｇｃｎ（約１.５Ｖから３Ｖ）にし、ソース電圧Ｓｏｕｓｅは図４（Ｆ）に示すように、信号読み出し時の電圧Ｖｓｉｇの最大電圧約１Ｖと約５ＶのＶｄｄの間の電圧Ｖｓｃｎ（約１.５Ｖから３Ｖ）にする。この時の蓄積部３０５のポテンシャルは図２（Ｃ）で説明した様に、飽和電荷量を制限した状態になり、この時点で蓄積部３０５に蓄積されている、時刻Ｔ２から時刻Ｔ３２の期間にＰＤ３０３に露光・蓄積された電荷のうち、飽和電荷量より多く蓄積されていた過剰電荷分は基板に排出される。ただし、時刻Ｔ２から時刻Ｔ３２の期間にＰＤ３０３に露光・蓄積された電荷の量が飽和電荷量より少なければ、蓄積部３０５に蓄積されている電荷は基板に排出されることはない。
【００７６】
その後の垂直ブランキング内の時刻Ｔ５１から時刻Ｔ５２の期間に、図４（Ｈ）に示すようにＧｔｒａｎの電位をＬｏｗ電圧にして、転送トランジスタ５３１を再びオンにする。この時刻Ｔ５１から時刻Ｔ５２の期間に、時刻Ｔ３２から時刻Ｔ５２の期間にＰＤ３０３にて露光・蓄積された電荷が蓄積部３０５に全て転送される。これにより、蓄積部３０５に蓄積される電荷量は、時刻Ｔ２から時刻Ｔ３２の期間にＰＤ３０３で露光・蓄積された電荷の量を、時刻Ｔ３３から時刻Ｔ３４の期間で飽和電荷量に制限した電荷の量と、時刻Ｔ３２から時刻Ｔ５２の期間にＰＤ３０３にて露光・蓄積された電荷の量とが加算された電荷量となる。なお、上記のＰＤ３０３に蓄積された電荷の蓄積部３０５への転送は、水平方向にＭ個、垂直方向にＮ個の全画素一斉に行われる。
【００７７】
ここで、本実施の形態では、時刻Ｔ３２から時刻Ｔ５２までの期間が、時刻Ｔ２から時刻Ｔ３２までの期間に比べ短く設定されており、時刻Ｔ２から時刻Ｔ５２の期間でＰＤ３０３に露光された光強度と、時刻Ｔ５２の時点で蓄積部３０５に蓄積された電荷量、すなわち出力との感度曲線は図６の様になり、光入力に対するダイナミックレンジが拡大される。
【００７８】
次に、本実施の形態のダイナミックレンジが拡大された蓄積部３０５の蓄積電荷の読み出し方法を説明する。図５は図４の一つの水平読み出し周期の拡大図であり、図３の等価回路で代表的な１行目（ｘ＝１〜Ｍ、ｙ＝１）のＭ個の画素から信号を読み出すときのタイミングチャートを示す。
【００７９】
図５において、最初の時刻Ｔ１０の時点では、図４と共に説明した時刻Ｔ１から時刻Ｔ５２までのダイナミックレンジを拡大するための動作により、垂直読み出し周期の１周期分前のダイナミックレンジが拡大された信号電荷が蓄積部３０５に蓄積されている。まず、時刻Ｔ１１から時刻Ｔ１２の期間に図３に示したスイッチＳＷ２を図５（Ｂ）にハイレベルで模式的に示すようにオンとし、Ｇｒｉｎｇの電圧を図５（Ｄ）に示すように約１Ｖ程度の信号読み出し電圧Ｖｍｉｄにする。
【００８０】
この時、リング状ゲートトランジスタ５３０と定電流源５０３でソースフォロワ回路が構成され、垂直信号線Ｓｒｉｎｇには、Ｇｒｉｎｇの電圧Ｖｍｉｄの約１Ｖよりリング状ゲートトランジスタのＶｔｈ（しきい値）である約０.３Ｖ分低い電圧（約０.７Ｖ）に、蓄積部３０５に蓄積された電荷によりリング状ゲートトランジスタ５３０のしきい値が変調され、リング状ゲートトランジスタ５３０のバックゲート効果による光信号が加わった電圧Ｖｓｉｇが出力される。蓄積部３０５に電荷がないときの垂直信号線Ｓｒｉｎｇの電圧Ｖｓｉｇは約０.７Ｖ、最大に電荷が蓄積されたときの電圧Ｖｓｉｇは約１Ｖである。
【００８１】
そして、同時に信号サンプリングトランジスタ５０２のゲート電極電圧ＳＭＰ２ｂを図５（Ｇ）に示すようにハイレベルにして信号サンプリングトランジスタ５０２をオンとすることにより、蓄積部３０５に蓄積された電荷量に対応したＳｒｉｎｇの電圧Ｖｓｉｇが、信号サンプリングトランジスタ５０２のドレイン及びソースを介して信号サンプリングコンデンサ５０７に保持される。
【００８２】
続いて、時刻Ｔ１２から時刻Ｔ１３の期間で、図５（Ａ）にハイレベルで模式的に示すようにスイッチＳＷ１をオン、同図（Ｂ）にローレベルで模式的に示すようにスイッチＳＷ２をオフに戻し、同時にＧｒｉｎｇに接続されたリング状ゲートトランジスタ５３０のゲート電極電圧を同図（Ｄ）に示すようにＶｄｄとし、リング状ゲートトランジスタ５３０のソース電圧であるＳｏｕｓｅを同図（Ｃ）に示すように、スイッチＳＷ１の入力であるDrv.Souseの設定によりＶｄｄにする。この時図２（Ｂ）と共に説明したように、蓄積部３０５に蓄積されていた電荷は全て排出される（すなわち、リセットされる。）。以上の動作は、１行目（ｘ＝１〜Ｍ、ｙ＝１）の各画素において同時に行われる。
【００８３】
次に、時刻Ｔ１３から時刻Ｔ１４の期間で、再び図５（Ａ）にローレベルで模式的に示すようにスイッチＳＷ１をオフ、同図（Ｂ）にハイレベルで模式的に示すようにスイッチＳＷ２をオンにし、同時にＧｒｉｎｇの電圧を同図（Ｄ）に示すように、時刻Ｔ１１から時刻Ｔ１２と同じ電圧Ｖｍｉｄにする。これにより、垂直信号線Ｓｒｉｎｇの電圧であるリング状ゲートトランジスタ５３０のソース電圧Ｓｏｕｓｅは、図５（Ｃ）に示すように蓄積部３０５に蓄積された電荷がないときの信号電圧が発生する（換言すると、リセット信号を垂直信号線Ｓｒｉｎｇに読み出す。）。
【００８４】
そして、同時にリセット信号サンプリングトランジスタ５０１のゲート電極電圧ＳＭＰ１ｂを図５（Ｆ）に示すようにハイレベルにしてリセット信号サンプリングトランジスタ５０１をオンとすることにより、蓄積部３０５に蓄積された電荷が全く無いときに対応したＳｒｉｎｇの電圧（リセット信号）が、リセット信号サンプリングトランジスタ５０１のドレイン及びソースを介してリセット信号サンプリングコンデンサ５０６に保持される。
【００８５】
続いて、時刻Ｔ１５から時刻Ｔ１６の期間に、図５（Ｈ）に示すようにＳＵＢ１ｂの電圧をハイレベルにすることで、水平信号線転送トランジスタ５０８、５０９がオンになり、差動増幅回路５１０からリセット時と光信号時の光信号の差が光信号出力として出力される。この動作で画素毎の素子特性差による固定された光信号のバラツキ（固定パターンノイズ）、及び外部からのノイズを除去することができる。
【００８６】
次に、時刻Ｔ１７から時刻Ｔ１８の期間、隣の列の水平信号線転送トランジスタのゲート電極電圧ＳＵＢ２ｂを図５（Ｉ）に示すようにハイレベルにし、差動増幅回路５１０から隣の列の画素（ｘ＝２、ｙ＝１）の光信号出力を得る。以下同様にして、順次、水平信号線転送トランジスタのゲート電極電圧ＳＵＢ３ａ〜ＳＵＢＭａをハイレベルにしていき、Ｍ番目の最終列（ｘ＝Ｍ、ｙ＝１）までの処理を行って１行目の全ての光信号を差動増幅回路５１０から順次出力する。なお、図５（Ｅ）はＧｔｒａｎの電圧で常時ハイレベルであり、転送トランジスタ５３１は常時オフである。また、図５（Ｊ）はゲート電極電圧ＳＵＢＭｂを示す。
【００８７】
上記のようにして、ｘ＝１の行の全ての列を読み出して光信号を出力したら、ｘ＝２の行からｘ＝Ｎの行まで、同様の方法にて順次、光信号出力を出力していく。また、最終行Ｎ行は図４に示した時刻Ｔ３０までに読み出しを終了するようタイミングが設定されている。
【００８８】
従来のＣＭＯＳ型撮像素子では、本実施の形態のように光信号の読み出しの後にリセット動作を行うと、リセットノイズをキャンセルすることができず、光出力信号にリセットノイズが残り画質が劣化してしまう。これに対し、本実施の形態では、図５と共に説明したように、蓄積部３０５のリセットは光信号の読み出し後に行われるが、リセット時に電荷が全て排出され、蓄積部３０５でのリセットノイズは発生しないために、リセットノイズによる画像の劣化はない。
【００８９】
従って、本実施の形態によれば、固体撮像素子においてリセットノイズが発生せずに、光入力に対してのダイナミックレンジの拡大を図ることができる。また、蓄積部３０５への電荷の転送が、１回目の転送、２回目の転送とも、全画素同時に行われるために、全画素における、露光の同時性は維持されている。
【００９０】
なお、上記の実施の形態では、１フレームの露光期間を長時間露光と短時間露光とに分け、長時間露光でＰＤ３０３に発生して蓄積した電荷を、電荷が完全に排出された蓄積部３０５に転送した後に、蓄積部３０５の飽和電荷量を最大値より小さな飽和電荷量に制限をして過剰な電荷を排出しているが、長時間露光でＰＤ３０３に発生して蓄積した電荷を、電荷が完全に排出され、かつ、飽和電荷量を最大値より小さな飽和電荷量に制限した蓄積部３０５に転送するようにしてもよい。また、この実施の形態では２種類の異なる露光時間でＰＤ３０３に発生した電荷を合成しているが、３種類以上の異なる時間でＰＤ３０３に発生した電荷を合成することで、更に光入力に対してのダイナミックレンジ拡大をすることもできる。
【００９１】
（第２の実施の形態）
次に、本発明になる固体撮像素子の第２の実施の形態について説明する。本実施の形態の素子構造は図１と同じであるが、後述するように、等価回路が異なる。
【００９２】
図７は図１（Ｂ）のＷ３−Ｗ４線に沿う断面のポテンシャルの図を示す。図７（Ａ）は、図１（Ｂ）の転送ゲート電極３０８と図１（Ａ）のドレイン３２０にそれぞれ約５Ｖの電圧を印加したときのポテンシャル図であり、ＰＤ３０３にはポテンシャルの窪み４１１ができ、そこにＰＤ３０３の露光により発生した電荷を蓄積することができる。
【００９３】
図７（Ｂ）は、転送ゲート電極３０８に０Ｖの電圧を印加して転送トランジスタをオンにしたときのポテンシャル図で、ポテンシャルの窪みは無くなり、ポテンシャルの窪み４１１に蓄積された電荷は、蓄積部（ｐ型のソース近傍領域）３０５へ全て転送される。
【００９４】
図７（Ｃ）は、転送ゲート電極３０８に約７Ｖの電圧を印加し、ドレイン３２０に図７（Ａ）と（Ｂ）の間の電圧、例えば２.５Ｖを印加したときのポテンシャル図を示す。図７（Ｃ）に示すように、ポテンシャルの窪み４１２は生じるが、その窪み４１２は同図（Ａ）に示したポテンシャルの窪み４１１よりは浅くなり、ＰＤ３０３の露光により発生した電荷を蓄積できるが、図７（Ａ）の状態よりも最大の蓄積可能な電荷量、すなわち飽和電荷量が小さい。このように、転送ゲート電極３０８、ドレイン３２０の電圧により、ＰＤ３０３の露光により発生した電荷の蓄積量を調整することができる。
【００９５】
次に、本発明になる固体撮像素子の第２の実施の形態の等価回路について説明する。図８（Ａ）は、画素が水平方向にＭ個、垂直方向にＮ個マトリクス状に配列された本発明のＣＭＯＳ型固体撮像素子の第２の実施の形態の等価回路図、図８（Ｂ）は、そのうちの一画素の等価回路図を示す。図８（Ａ）は、画素毎、行毎、列毎で同様の回路は一部のみ図示してある。また、図８（Ａ）、（Ｂ）中、図１、図３と同一構成部分には同一符号を付し、その説明を省略する。
【００９６】
本実施の形態は、図８（Ａ）、（Ｂ）において、受光素子であるＰＤ３０３の陰極とリング状ゲート電極３０９を持つリング状ゲートトランジスタ５３０のドレイン（図１（Ａ）では３２０）とが同一行の信号線Ｄｒａｉｎに結線されている点に特徴がある。
【００９７】
次に、図８の等価回路の動作について、図９のタイミングチャートと共に説明する。図９は図８の等価回路の画素からの信号を読み出す各信号のタイミングチャートで、（Ａ）、（Ｂ）は垂直読み出し同期信号、水平読み出し同期信号を示し、（Ｃ）〜（Ｈ）は、一部の時間を拡大した各信号のタイミングチャートである。図９（Ｃ）〜（Ｈ）において、初期状態では図９（Ｃ）、（Ｆ）に示す信号線Ｄｒａｉｎの電位はＨｉｇｈ電圧の５Ｖ、同図（Ｄ）、（Ｇ）に示す水平リングゲート線Ｇｒｉｎｇの電位はＬｏｗ電圧の約０.５Ｖ、同図（Ｅ）、（Ｈ）に示す水平転送ゲート線Ｇｔｒａｎの電位はＨｉｇｈ電圧である５Ｖである。従って、初期状態では、リング状ゲートトランジスタ５３０は図２（Ａ）の蓄積状態である。また、転送トランジスタ５３１はｐ型ＭＯＳトランジスタであるので、オフ状態である。また、スイッチＳＷ１はオン、スイッチＳＷ２はオフ、ＳＭＰ１ｂ、ＳＭＰ２ｂ、ＳＵＢ１ｂ〜ＳＵＢＭｂの各電位はローレベルにしてある。
【００９８】
まず、水平ブランキング内の時刻Ｔ１から時刻Ｔ２の期間に図９（Ｅ）に示すようにＧｔｒａｎの電位をＬｏｗ電圧０Ｖにし、転送トランジスタ５３１をオンにする。これにより、ＰＤ３０３のポテンシャルは、図７（Ｂ）に示した状態になり、ＰＤ３０３に蓄積されていた電荷は全て蓄積部３０５へ転送され、ＰＤ３０３の蓄積電荷はゼロの状態になる。
【００９９】
続いて、時刻Ｔ２以降時刻Ｔ３１までは、図５と共に説明したものと同様の蓄積部３０５から電荷の水平読み出しを行うと同時に、信号線Ｄｒａｉｎの電位を図９（Ｃ）、（Ｆ）に示すようにＨｉｇｈ電圧とし、かつ、Ｇｔｒａｎの電位を図９（Ｅ）、（Ｈ）に示すようにＨｉｇｈ電圧に保持することで、転送トランジスタ５３１をオフとし、かつ、ＰＤ３０３のポテンシャルを図７（Ａ）に示したように窪み４１１を発生させ、そこにＰＤ３０３が光電変換によって発生した電荷を蓄積させる。
【０１００】
続いて、時刻Ｔ３１から時刻Ｔ３２までの期間に、Ｇｔｒａｎの電位を図９（Ｈ）に示すように、Ｈｉｇｈ電圧よりも高いＨｉｇｈｅｓｔ（例えば、７Ｖ）とし、かつ、Ｄｒａｉｎの電位を図９（Ｆ）に示すように、Ｈｉｇｈ電圧の５ＶとＬｏｗ電圧の０Ｖの中間の電圧Ｍｉｄ（例えば、２.５Ｖ）にする。これにより、ＰＤ３０３のポテンシャルは図７（Ｃ）に示した状態になり、窪み４１２が発生する。この結果、時刻Ｔ２から時刻Ｔ３１までの期間にＰＤ３０３に蓄積された電荷量のうち、飽和電荷量より多く蓄積されていた過剰電荷分は基板（ｐ-型エピタキシャル層３１６）に排出される。ただし、時刻Ｔ２から時刻Ｔ３１までの期間にＰＤ３０３に露光・蓄積された電荷の量が飽和電荷量より少なければ、電荷は基板に排出されることはない。
【０１０１】
続いて、時刻Ｔ３２から時刻Ｔ５１までの期間では、Ｇｔｒａｎの電位を図９（Ｈ）に示すように、Ｈｉｇｈ電圧とし、かつ、Ｄｒａｉｎの電位も図９（Ｆ）に示すように、Ｈｉｇｈ電圧とすることで、ＰＤ３０３のポテンシャルは図７（Ａ）に示したように窪み４１１が発生し、そこに光電変換によって発生した電荷を再度蓄積させる。この時、時刻Ｔ３２で排出されずに残った電荷と、時刻Ｔ３２以降に蓄積された電荷がＰＤ３０３において加算される。
【０１０２】
続いて、時刻Ｔ５１から時刻Ｔ５２までの期間では、Ｇｔｒａｎの電位を図９（Ｆ）に示すように、Ｌｏｗ電圧とすることで転送トランジスタ５３１をオンにする。これにより、この期間ではＰＤ３０３に露光・蓄積されている電荷（時刻Ｔ２から時刻Ｔ３１までの期間で蓄積された飽和電荷量以下の電荷と、時刻Ｔ３２から時刻Ｔ５１までの期間で蓄積された電荷との和）が全て蓄積部３０５に転送される。
【０１０３】
本実施の形態では、時刻Ｔ３２から時刻Ｔ５１までの期間が、時刻Ｔ２から時刻Ｔ３１までの期間に比べて短く設定されている。その結果、時刻Ｔ２から時刻Ｔ３１の期間でＰＤ３０３に蓄積された電荷と時刻Ｔ３２から時刻Ｔ５１までの期間でＰＤ３０３に蓄積された電荷の総和量（すなわち、出力）と光強度との感度特性は、第１の実施の形態と同様に図６に示すように途中で傾きが緩くなる特性となり、光入力に対するダイナミックレンジを拡大できる。
【０１０４】
なお、ダイナミックレンジが拡大された蓄積部３０５の蓄積電荷の読み出し方法は、第１の実施の形態と同様に図５のタイミングチャートに示したものとなる。これにより、本実施の形態も、蓄積部３０５のリセットが光信号の読み出し後で行われるが、リセット時に電荷が全て基板に排出され、蓄積部３０５でのリセットノイズが発生しないために、リセットノイズによる画質の劣化はない。
【０１０５】
本実施の形態によれば、複数の光電変換特性を合成した形での変換特性を得ることができるため、露光の同時性を維持し、ＣＭＯＳ型撮像素子のダイナミックレンジを拡大することができ、高性能のＣＭＯＳ型撮像素子を得ることができる。なお、本実施の形態も、３種類以上の異なる時間の合成をして、さらに光入力に対してのダイナミックレンジ拡大をすることもできる。
【０１０６】
（第３の実施の形態）
次に、本発明になる固体撮像素子の第３の実施の形態について説明する。本実施の形態の素子構造は図１と同じであるが、駆動方法が各実施の形態とは異なる。
【０１０７】
図１０は、図１（Ｂ）のＷ１−Ｗ５線に沿う断面のポテンシャルの図を示す。図１０（Ａ）は、図１（Ｂ）の転送ゲート電極３０８と図１（Ａ）のドレイン３２０にそれぞれ約５Ｖの電圧を印加し、リング状ゲート電極３０９、ソース領域３１１にそれぞれ約１Ｖの電圧を印加したときのポテンシャル図である。
【０１０８】
図１０（Ａ）に示すように、転送ゲート電極３０８とドレイン３２０の印加電圧を５Ｖにすることで、ＰＤ３０３にポテンシャルの窪み６０１ができ、そこに光電変換によって発生・蓄積された電荷が蓄積される。また、リング状ゲート電極３０８及びソース領域３１１に５Ｖを印加することで、図１０（Ａ）に示すように、蓄積部（ｐ型のソース近傍領域）３０５にポテンシャルの窪み６０３ができる。更に、転送ゲート電極３０８に５Ｖの電圧を印加した結果、図１０（Ａ）に示すように、ＰＤ３０３と蓄積部３０５間のポテンシャルに障壁６０２ができる。障壁６０２ができた結果、ＰＤ３０３に蓄積された電荷は、蓄積部３０５のポテンシャルの窪み６０３に転送されない。
【０１０９】
図１０（Ｂ）は、図１（Ｂ）の転送ゲート電極３０８に５Ｖと０Ｖの間の中間電圧（例えば２.５Ｖ）を印加し、それ以外は図１０（Ａ）と同様に、ドレイン３２０に約５Ｖ、リング状ゲート電極３０９とソース領域３１１にそれぞれ約１Ｖの電圧を印加したときのポテンシャル図である。
【０１１０】
この場合、図１０（Ｂ）に示すように、ＰＤ３０３にポテンシャルの窪み６０４ができる。このポテンシャルの窪み６０４は、図１０（Ａ）に示した窪み６０１よりも浅い窪みになる。同様に、ＰＤ３０３と蓄積部３０５の間の障壁は、図１０（Ａ）に示した障壁６０２よりも少し低いポテンシャル６０５になる。この結果、ＰＤ３０３から一部電荷が蓄積部３０５に転送可能になる。
【０１１１】
図１０（Ｃ）は、転送ゲート電極３０８、ドレイン３２０、リング状ゲート電極３０９、及びソース領域３１１にそれぞれ５Ｖを印加した時のポテンシャル図である。図１０（Ｃ）に示すように、ＰＤ３０３にできるポテンシャルの窪みは、転送ゲート電極３０８に５Ｖを印加した結果、６０１で示す深い状態になる。また、ＰＤ３０３と蓄積部３０５との間にできる障壁が高いので、ＰＤ３０３に蓄積された電荷の蓄積部３０５への転送は行われない。また、リング状ゲート電極３０９、ソース領域３１１に電圧５Ｖを印加したことで、蓄積部３０５のポテンシャルは、図１０（Ｃ）に示すように同図（Ａ）に示した６０３から６０６のような窪みのない状態になる。このため、蓄積部３０５に蓄積された電荷はｐ−型エピタキシャル層３１６に排出される。
【０１１２】
図１０（Ｄ）は、図１（Ｂ）の転送ゲート電極３０８に０Ｖを印加し、リング状ゲート電極３０９、ソース領域３１１にそれぞれ約１Ｖの電圧を印加したときのポテンシャル図である。図１０（Ｄ）に６０８で示すように、ＰＤ３０３と蓄積部３０５間にある障壁のポテンシャルは、転送ゲート電極３０８に電圧０Ｖを印加したことで、同図（Ａ）〜（Ｃ）の場合よりも低くなる。この結果、ＰＤ３０３に蓄積された全ての電荷は、蓄積部３０５へ転送される。また、リング状ゲート電極３０９とソース領域３１１にそれぞれ約１Ｖを印加することで、蓄積部３０５のポテンシャルは、図１０（Ｄ）に示す窪み６０８になる。この結果、ＰＤ３０３から転送される電荷を全て蓄積部３０５に蓄積できる。
【０１１３】
以上説明した図１０（Ａ）〜（Ｄ）に示したポテンシャル図の結果から、転送ゲート電極３０８、リング状ゲート電極３０９、ソース領域３１１の電圧を調整することで、ＰＤ３０３のポテンシャルの窪み（飽和電荷量）の調整が可能なこと、また飽和した電荷の一部（過剰電荷）を蓄積部３０５によって排出可能なこと、そしてＰＤ３０３に蓄積された電荷を転送して蓄積部３０５で蓄積できることが分かる。
【０１１４】
次に、本発明になる固体撮像素子の第３の実施の形態の等価回路の動作について図１１のタイミングチャートと共に説明する。本実施の形態の等価回路は、図８に示した第２の実施の形態の等価回路と同じである。図１１は本実施例の画素からの信号を読み出す各信号のタイミングチャートで、（Ａ）、（Ｂ）は垂直読み出し同期信号、水平読み出し同期信号を示し、（Ｃ）〜（Ｊ）は、一部の時間を拡大した各信号のタイミングチャートである。
【０１１５】
電源電圧Ｖｄｄは約５Ｖとし、初期状態では図１１（Ｅ）、（Ｆ）に示すようにＧｔｒａｎとＤｒａｉｎの各電位はＨｉｇｈ電圧の約５Ｖ、同図（Ｃ）、（Ｄ）に示すようにｓｏｕｓｅとＧｒｉｎｇの各電位はＬｏｗ電圧の約０.５Ｖである。これにより、ＰＤ３０３は図１０（Ａ）に示したポテンシャルの状態となり、光電変換によって発生した電荷をポテンシャルの窪み６０１に蓄積している状態で、かつ、蓄積部３０５への転送は障壁６０２により行われない状態にある。また、初期状態では、図８（Ａ）に示したスイッチＳＷ１はオン、スイッチＳＷ２はオフ、信号線ＳＭＰ１ｂ、ＳＭＰ２ｂ、ＳＵＢ１ｂ〜ＳＵＢＭｂの各電位はＬｏｗにしてある。
【０１１６】
この初期状態において、まず、水平ブランキング内の時刻Ｔ１から時刻Ｔ２の期間に、図１１（Ｅ）に示すようにＧｔｒａｎの電位をＬｏｗ電圧０ｖにし、転送トランジスタ５３１をオンにする。これにより、ＰＤ３０３のポテンシャルは、図１０（Ｄ）に示した状態になり、ＰＤ３０３に蓄積されていた電荷は転送トランジスタ５３１のドレイン及びソースを通して全て蓄積部３０５に転送され、ＰＤ３０３の蓄積電荷はゼロの状態になる。
【０１１７】
続いて、時刻Ｔ２から時刻Ｔ３１の期間は、図５と共に説明したように蓄積部３０５からの水平読み出しを行うと同時に、図１１（Ｆ）、（Ｊ）に示すようにＤｒａｉｎの電位をＨｉｇｈ電圧に、かつ、図１１（Ｅ）、（Ｉ）に示すようにＧｔｒａｎの電位をＨｉｇｈ電圧の状態を保つことで、図１０（Ａ）に６０１で示したポテンシャルの窪みをＰＤ３０３に発生させ、ＰＤ３０３の光電変換によって発生した電荷をその窪み６０１に蓄積する。なお、時刻Ｔ３１までに前の垂直読み出し周期での画素からの信号読み出し動作が全画素終了しており、蓄積部３０５より電荷は基板に排出されて、蓄積部３０５の電荷はゼロの状態である。
【０１１８】
次に、時刻Ｔ３１から時刻Ｔ３２の期間に、図１１（Ｉ）に示すようにＧｔｒａｎの電位をＨｉｇｈ電圧とＬｏｗ電圧の中間の電圧Ｍｉｄ（例えば２.５Ｖ）にし、図１１（Ｊ）に示すようにＤｒａｉｎの電位を引き続きＨｉｇｈ電圧の５Ｖにする。これにより、本実施の形態のポテンシャルの状態は図１０（Ｂ）に示す状態になり、ＰＤ３０３のポテンシャルの窪み６０４が前記の窪み６０１よりも浅くなり、蓄積できる飽和電荷量が減少すると共に、障壁６０５が前記の障壁６０２よりも低くなる。この結果、時刻Ｔ２から時刻Ｔ３１の期間にＰＤ３０３に蓄積された電荷のうち、飽和電荷量減少に伴い発生した過剰電荷は、蓄積部３０５に転送される。
【０１１９】
続いて、時刻Ｔ３２から時刻Ｔ５１の期間にＧｔｒａｎの電位を図１１（Ｉ）に示すようにＨｉｇｈ電圧に戻す。この結果、時刻Ｔ３２から時刻Ｔ５１の直前までは、ＰＤ３０３のポテンシャルは図１０（Ａ）に６０１で示す深いポテンシャルの窪みができた状態となり、その結果直前よりも飽和電荷量が増え、電荷の再蓄積が行われる。これにより、時刻Ｔ３２で蓄積部３０５に転送されずに残った電荷と、時刻Ｔ３２以降に蓄積される電荷とがＰＤ３０３において加算される。
【０１２０】
また、時刻Ｔ３３から時刻Ｔ３４の期間に、図１１（Ｈ）、（Ｇ）に示すように、ＧｒｉｎｇとＳｏｕｓｅの各電位をＨｉｇｈ電圧にする。これにより、蓄積部３０５のポテンシャルは図１０（Ｃ）に示す状態になり、蓄積部３０５から過剰電荷が基板であるｐ-型エピタキシャル層３１６に排出される。
【０１２１】
続いて、時刻Ｔ５１から時刻Ｔ５２の期間に、Ｇｔｒａｎの電位を図１１（Ｉ）に示すようにＬｏｗ電圧にし、転送トランジスタ５３１をオンにする。これにより、ＰＤ３０３のポテンシャルは、図１０（Ｄ）に示した状態になり、ＰＤ３０３に蓄積されていた電荷（時刻Ｔ２から時刻Ｔ３１で蓄積された、減少した飽和電荷量以下の電荷と時刻Ｔ３２から時刻Ｔ５１の期間で蓄積された電荷との和）は転送トランジスタ５３１のドレイン及びソースを通して全て蓄積部３０５に転送され、ＰＤ３０３の蓄積電荷はゼロの状態になる。
【０１２２】
ここで、本実施の形態では時刻Ｔ３２から時刻Ｔ５１までの期間が、時刻Ｔ２から時刻Ｔ３１までの期間に比べ短く設定されており、時刻Ｔ２から時刻Ｔ３１までの期間でＰＤ３０３に蓄積された電荷と、時刻Ｔ３２から時刻Ｔ５１までの期間でＰＤ３０３に蓄積された電荷の総和量、すなわち出力との感度曲線は前述した図６の様になり、光入力に対するダイナミックレンジが拡大される。
【０１２３】
なお、ダイナミックレンジが拡大された蓄積部３０５の蓄積電荷の読み出し方法は、第１及び第２の実施の形態と同様に図５のタイミングチャートに示したものとなる。これにより、本実施の形態も、蓄積部３０５のリセットが光信号の読み出し後で行われるが、リセット時に電荷が全て基板に排出され、蓄積部３０５でのリセットノイズが発生しないために、リセットノイズによる画質の劣化はない。
【０１２４】
また、本実施の形態によれば、１回目の転送、２回目の転送とも、全画素同時に行われるために露光の同時性を維持し、複数の光電変換特性を合成した形での変換特性を得ることができるため、ＣＭＯＳ型撮像素子のダイナミックレンジを拡大することができ、高性能のＣＭＯＳ型撮像素子を得ることができる。なお、本実施の形態も、２種類の異なる露光時間の合成であるが、３種類以上の異なる時間の合成をして、さらに光入力に対してのダイナミックレンジ拡大をすることもできる。
【０１２５】
（第４の実施の形態）
次に、本発明になる固体撮像素子の第４の実施の形態について説明する。本実施の形態の素子構造と等価回路図は図１、図３と同じであるが、本実施の形態は、各画素のダイナミックレンジが拡大された蓄積部３０５の蓄積電荷の読み出し方法が上記の各実施の形態では１フレームにつき１回であるのに対し、本実施の形態では１フレームにつき２回に分けて行う点に特徴がある。
【０１２６】
図１２は画素が水平方向にＭ個、垂直方向にＮ個配列された本発明のＣＭＯＳ型固体撮像素子の第４の実施の形態の等価回路図を示す。図１２中、図３（Ａ）、（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。本実施の形態の一画素の等価回路は、上記したように図３（Ｂ）の一画素の等価回路と同一である。
【０１２７】
図１２において、差動増幅回路５１０の出力信号はアナログ信号であり、それはＡ／Ｄコンバータ５１５によりディジタル信号に変換されてから、ラインメモリからなる記憶回路５１６に一時的に保持される。この記憶回路５１６は２つ又は３つのラインメモリからなり、１行分の画素信号を２つまたは３つ保持しておくことができる。記憶回路５１６は、その保持した画素信号を処理する信号処理装置５１７に接続されていて、この信号処理装置５１７から、本実施の形態のダイナミックレンジ拡大処理を施された画像信号が出力される。
【０１２８】
図１２の等価回路では、画素領域からの出力信号を一つのＡ／Ｄコンバータ５１５で受けているが、図１３に示すように、ＣＤＳ回路を削除して列毎にＡ／Ｄコンバータ（カラムＡＤＣ）５２１−１〜５２１−Ｍを設けることもできる。ＣＤＳ回路の機能を信号処理装置５２３により代用できるからである。この場合、図１３に示す各列毎の記憶回路５２２−１〜５２２−Ｍのそれぞれには必ず３つのメモリが必要になる。
【０１２９】
ここで図示してはいないが、列ＣＤＳ回路も列Ａ／Ｄコンバータも搭載せず、画素領域全体の信号を一つのＡ／Ｄコンバータと信号処理手段で受けてもよいし、列ＣＤＳ回路と列Ａ／Ｄコンバータを両方搭載して、記憶回路を画素列毎に設置してもよい。
【０１３０】
なお、図１２の等価回路で表される固体撮像素子を用いた撮像装置の構成は、図１４に示すようになる。図１４において、Ａ／Ｄコンバータ５５４、記憶回路５５５、信号処理手段５５６は、図１２中のＡ／Ｄコンバータ５１５、記憶回路５１６、信号処理装置５１７に対応しており、画素アレイ５５０、ＣＤＳ回路５５３は図１２中のＡ／Ｄコンバータ５１５、記憶回路５１６、信号処理装置５１７以外の回路部からなる。画素アレイ５５０は、水平駆動回路５５１及び垂直駆動回路５５２からの各駆動信号により駆動される。
【０１３１】
また、図１３の等価回路で表される固体撮像素子を用いた撮像装置の構成は、図１５に示すようになる。図１５において、Ａ／Ｄコンバータ５６０、記憶回路５６１が、図１３のＡ／Ｄコンバータ５２１−１〜５２１−Ｍ、メモリ５２２−１〜５２２−Ｍに対応する。
【０１３２】
次に、本実施の形態による広ダイナミックレンジ撮像を実現した読出し方法を説明する。図１６は、本実施の形態の固体撮像素子の画素アレイのうち、ある一つの画素の電極電圧のタイミングチャートである。図中のＶｓ，Ｖｒｇ，Ｖｔｇはそれぞれ図４のＳｉｇ（Ｓｏｕｒｃｅ），Ｇｒｉｎｇ，Ｇｔｒａｎに対応する電圧である。
【０１３３】
本実施の形態も、第１の実施の形態と同様に、リング状ゲートトランジスタ５３０下の蓄積部（図１のｐ型のソース近傍領域３０５）の飽和電荷量を、周囲の電極の印加電圧により制御することで、ダイナミックレンジが拡大された信号電荷を蓄積部３０５に蓄積するようにしている。本実施の形態の広ダイナミックレンジ撮像では、この機能を利用する。
【０１３４】
１フレーム分の露光時間を、長時間の期間と短時間の期間に分けて露光を行う。まず、長時間露光によってＰＤ３０３に蓄えられた電荷は、長時間露光期間の終りの時刻Ｔ２０１で、図１６（Ｃ）に示すようにＨｉｇｈ電圧がかけられていた転送ゲートの電圧ＶｔｇをＬｏｗ電位にする。すると、転送トランジスタ（図３の５３１）はＰＤ（図１、図３の３０３）の陽極をソースとするＰチャネルＭＯＳＦＥＴであるから、転送トランジスタ５３１はオンとなり、ＰＤ３０３に蓄積された電荷が蓄積部３０５へ転送される。このとき、ＰＤ３０３に蓄えられた全ての光電荷は蓄積部３０５へ移動するようにする。
【０１３５】
続いて、図１６（Ｃ）に示すように時刻Ｔ２０２で転送ゲートの電圧ＶｔｇをＨｉｇｈ電圧にして、転送トランジスタ５３１をオフとし、ＰＤ３０３による短時間の露光とそれによる電荷蓄積が再び始まる。この短時間露光の期間中に、リング状ゲートトランジスタのソース電圧Ｖｓ及びリング状ゲートトランジスタのゲート電圧Ｖｒｇをそれぞれ図１６（Ａ）、（Ｂ）に示すように時刻Ｔ２０２から短期間所定レベルに制御することによって、蓄積部３０５のポテンシャルを図２（Ｃ）で説明したように、飽和電荷量を制限した状態にし、この時点で蓄積部３０５に蓄積されている、長時間露光期間に蓄積された電荷のうち、飽和電荷量より多く蓄積されていた過剰電荷分は基板に排出される。
【０１３６】
この排出動作によって蓄積部３０５に残る電荷の最大量は、同一画素では、ポテンシャル凸部の高さが、印加される電圧に応じて決まるため、一定であるが、画素毎には，リング状ゲートトランジスタ５３０の製造上のばらつきのため、残る電荷量が異なる可能性があるのは従来の固体撮像素子においてフォトダイオードの蓄積量を転送ゲートの電圧で制御する場合と同様である。
【０１３７】
さて、短時間露光期間の終りの時刻Ｔ２０３で、図１６（Ｃ）に示すように高い電圧がかけられていた転送ゲートの電圧ＶｔｇをＬｏｗ電位にすることで、短時間露光期間にＰＤ３０３に蓄積された電荷は、先の転送動作と同様の動作で全て蓄積部３０５に転送される。この転送の後、蓄積部３０５は待機状態となり、次なる露光開始を待つか、または次なるフレームの長時間露光を開始する。
【０１３８】
このとき蓄積部３０５には２回の転送により、最大量を制限された長時間露光による蓄積電荷と、短時間露光による蓄積電荷の合計が存在している。露光と転送と蓄積部３０５の最大電荷量制御は全画素同時に行われるので、全ての画素は、次にリセット動作または転送動作が行われるまで同一時刻の光情報を保持している。
【０１３９】
以上の動作は上記の各実施の形態と同様であるが、本実施の形態では、次に１画素または１行ずつ走査し、信号の読み出しを行う。各画素は、自らの信号が読み出される順番が来たとき、図１６（Ａ）、（Ｂ）、（Ｃ）の時刻Ｔ２０５以降に示す電圧Ｖｓ、Ｖｒｇ、Ｖｔｇで駆動される。長時間露光によりＰＤ３０３に蓄積され、蓄積部３０５に転送された後最大量を制限された電荷による信号をＳ１、短時間露光の生成電荷による信号をＳ２、蓄積部３０５が完全リセット動作を受けた直後で空の状態のときの信号をＳ０とすると、読み出される順番が来た画素行は、長時間露光による電荷のうち最大量を制限された分の電荷と、短時間露光による電荷の合計を保持した状態であるから、図１６（Ｂ）に示すように、時刻Ｔ２０５でリング状ゲート電極に読み出し用の電圧Ｖｒｇを印加し、リング状ゲートトランジスタのソースを垂直信号線に接続すると、垂直信号線にはＳ０＋Ｓ１＋Ｓ２の信号が出力される。この信号を後段の記憶回路または列ＣＤＳ回路の容量に保持する。
【０１４０】
次に、時刻Ｔ２０６で図１６（Ａ）、（Ｂ）に示すように、この行のリング状ゲートトランジスタのソースとリング状ゲートトランジスタのゲートに、それぞれ長時間露光の電荷を蓄積部３０５に蓄積する時に蓄積部３０５の飽和電荷量を制御したときと同じ電圧Ｖs、Ｖrgを印加する。すると、制限された長時間露光による飽和電荷量の電荷ないしは入射光が弱い場合はそれ以下の電荷量が蓄積部３０５に残る。
【０１４１】
続いて、この状態で図１６（Ｂ）に示すように、時刻Ｔ２０７でリング状ゲートトランジスタのゲート電極に読み出し用の電圧Ｖｒｇを再び印加し、リング状ゲートトランジスタのソースを垂直信号線に接続して画素の蓄積部３０５から信号を読み出し、それを後段の記憶回路または列ＣＤＳ回路の容量に保持する。この値をＳresetとする。
【０１４２】
図３のように、ＣＤＳ回路の容量を使用している場合は、ここでＳ０＋Ｓ１＋Ｓ２との差分を差動増幅回路５１０から出力し、後段の記憶回路（この場合は２ブロックですむ）に格納する。このＳ０＋Ｓ１＋Ｓ２−Ｓresetの値をＳsとする。最後に、時刻Ｔ２０８で図１６（Ａ）、（Ｂ）に示すようにソース電圧Ｖsとリング状ゲート電極電圧ＶrgをＶddとすることにより、蓄積部３０５を完全にリセットする。
【０１４３】
これで蓄積部は次の転送を待つ待機状態となる。この状態での信号がＳ０であるから、図１６（Ｂ）に示すように、時刻Ｔ２０９でリング状ゲートトランジスタのゲートに読み出し用の電圧Ｖｒｇを再び印加し、リング状ゲートトランジスタのソースを垂直信号線に接続して画素の蓄積部３０５から信号を読み出し、それをＣＤＳ回路の容量のうちＳ０＋Ｓ１＋Ｓ２を格納していた方に上書きするか、または後段の記憶回路に保持する。ＣＤＳ回路を使っている場合は、ここでＳreset−Ｓ０を出力させ、後段の記憶回路に保持する。このＳreset−Ｓ０の値をＳpとする。
【０１４４】
画素からの読み出しはこれで完了し、続いて、ＳsとＳpの２つの値を用いて、後述する信号処理手段５５６によって信号を合成し、入射光量に対し線形な信号を出力する。これで１行の読み出し動作は終了し、隣の画素行が選択され、同様の読み出しが行われる。
【０１４５】
このようにして、画素毎、読み出し毎に、固定パターンノイズの原因となる、飽和電荷量の制限がある場合の蓄積部の電荷量の情報を含む量であるＳpと、それを差し引かれた量Ｓsを得ることにより、固定パターンノイズの発生を抑制できる。
【０１４６】
次に、記憶回路に接続された信号処理手段５５６がどのような動作をするのかを説明する。
【０１４７】
図１７から図１９は、入射光量の大きさによってＰＤ３０３および蓄積部３０５の様子を３パターンに分けて表したものである。信号処理手段５５６の動作は図１７〜図１９に示される３パターンの光量によって変化するので、この図を用いて説明する。信号処理手段５５６は、蓄積部３０５の容量制限なしでもＰＤ３０３や蓄積部３０５の飽和が起こらないとしたときの全蓄積電荷による出力Ｓｃを計算する。
【０１４８】
図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、入射光量が非常に多い場合のＰＤ３０３の蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部３０５の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す。このときの全蓄積電荷による出力Ｓcは、長時間露光の時間をＴ１、短時間露光の時間をＴ２とすると、１フレーム全体の露光時間と短時間露光との時間比は（Ｔ１＋Ｔ２）／Ｔ２となることから、次式により表される。
【０１４９】
Ｓc＝Ｓs×（Ｔ１＋Ｔ２）／Ｔ２      （１）
ただし、（１）式中、Ｓsは短時間露光の時の蓄積部３０５の蓄積量である。
【０１５０】
図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、入射光量が中間光量の場合のＰＤ３０３の蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部３０５の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す。このときの全蓄積電荷による出力Ｓｃは、図１８（Ａ）に示すように、長時間露光によりＰＤ３０３に蓄積され、蓄積部３０５に転送された後最大量を制限された電荷による信号Ｓ１が蓄積部３０５の制限値Ｌｒｅｓｅｔ以下なので、次式で表される。
【０１５１】
Ｓc＝Ｓs＋Ｓp          （２）
図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、入射光量が非常に少ない場合のＰＤ３０３の蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部３０５の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す。このときは、入射光量が中間光量の場合と同様に、図１９（Ａ）に示すように、長時間露光によりＰＤ３０３に蓄積され、蓄積部３０５に転送された後最大量を制限された電荷による信号Ｓ１が蓄積部３０５の制限値Ｌｒｅｓｅｔ以下であるが、前記のＳsの値は０である。
【０１５２】
しかし、このとき全蓄積電荷による出力Ｓcを図１８のときと同様にＳs＋Ｓpとしてしまうと、０をサンプリングした際の無駄なノイズが加算されてしまうことになるので、この場合は全蓄積電荷による出力Ｓcを特別に以下のようにする。
【０１５３】
Ｓｃ＝Ｓｐ            （３）
以上をまとめると、Ｓs＝０か否かを判別し、０である場合は全蓄積電荷による出力ＳcとしてＳpを出力し、それ以外の場合は、全蓄積電荷による出力Ｓcとして｛Ｓs×（Ｔ１＋Ｔ２）／Ｔ２｝と（Ｓs＋Ｓp）のどちらか大きい方を出力する（Ｓ１≦Ｌｒｅｓｅｔのとき、Ｓs≦Ｓ２、すなわち、Ｓs×（Ｔ１＋Ｔ２）／Ｔ２≦Ｓs＋Ｓp＝Ｓ１＋Ｓ２＝Ｓ２×（Ｔ１＋Ｔ２）／Ｔ２）。
【０１５４】
長時間露光時の電荷量の大きさが画素毎にばらつくので、１回だけ読み出しを行う場合や、転送ゲートの印加電圧で電荷を制御する場合、画像に固定パターンノイズが生じすることがあるが、本実施の形態においては、長時間露光時の電荷量と短時間露光時の電荷量を分けて読み出し、ばらつきが存在するＳ1（Ｓp）の最大値を逐一取得することができ、これにより、それを補正に用いて固定パターンノイズを低減することができる。更に、本実施の形態では、グローバルシャッターであり、なおかつ広いダイナミックレンジの撮像を実現できる。
【０１５５】
また、別の例として、異なる複数のゲート、ソース電位により異なる蓄積部の最大量制限を複数回行い、それに対応する回数、前記のような分割読み出しを繰り返すことで更に広いダイナミックレンジを持つ固体撮像素子を実現できる。また、蓄積部３０５の飽和電荷量を制御するように説明したが、第２、第３の実施の形態によるダイナミックレンジ拡大のための飽和電荷量の制御を行った後に、さらに本実施の形態による蓄積部の最大容量制限及び分割読み出しを行うことにより、ダイナミックレンジを拡大することができる。
【０１５６】
（撮像装置の実施の形態）
次に、本発明になる固体撮像素子を用いた撮像装置の一実施の形態について説明する。本実施の形態で用いる固体撮像素子の素子構造と等価回路図は図１、図３と同じである。
【０１５７】
図２０は本発明になる撮像装置の一実施の形態のブロック図を示す。同図中、図２３と同一構成部分には同一符号を付し、その説明を省略する。図２０において、ＣＭＯＳ型撮像素子１４０１は、例えば図１の素子構造で、かつ、図３に示した等価回路図で表される固体撮像素子である。このＣＭＯＳ型撮像素子１４０１の動作は図４及び図５と共に説明したように、リング状ゲートトランジスタ５３０下の蓄積部（図１のｐ型のソース近傍領域３０５）の最大の蓄積量を、周囲の電極の印加電圧により制御してダイナミックレンジを拡大する。
【０１５８】
すなわち、１フレーム分の露光時間を、長時間の期間と短時間の期間に分けて露光を行い、まず、長時間露光によってＰＤ３０３に蓄えられた電荷を、長時間露光期間の終りの時刻で蓄積部３０５に移動した後、その蓄積部３０５のポテンシャルの状態を飽和電荷量を制限した状態に制御し、この時点で蓄積部３０５に蓄積されている長時間露光によってＰＤ３０３に蓄積されていた電荷のうち、飽和電荷量より多く蓄積されていた過剰電荷分は基板に排出させる。その後、短時間露光によってＰＤ３０３に蓄積された電荷は先の転送動作と同様の動作で全て蓄積部３０５に転送される。この転送の後、蓄積部３０５は待機状態となり、次なる露光開始を待つか、または次なるフレームの長時間露光を開始する。
【０１５９】
このとき蓄積部３０５には２回の転送により、最大量を制限された長時間露光による蓄積電荷と、短時間露光による蓄積電荷の合計が存在している。露光と転送と蓄積部３０５の最大電荷量制御は全画素同時に行われるので、全ての画素は、次にリセット動作または転送動作が行われるまで同一時刻の光情報を保持している。このようにして、ダイナミックレンジを拡大する。
【０１６０】
図２０において、ＣＭＯＳ型撮像素子１４０１から出力された画像信号は、Ａ／Ｄコンバータ１２０３でディジタル信号に変換された後、レベル伸張回路１４０２に供給される。レベル伸張回路１４０２は、図２１に示す信号レベルの変換を行う。図２１の横軸は入射光量、縦軸はディジタル値に換算した電圧レベルを示す。図２１において、レベル伸張回路１４０２は、本実施の形態に使用するＣＭＯＳ型撮像素子１４０１の光電変換特性１５０１（図６に示す特性と同じ）に対して、所定の信号レベル範囲を伸張処理するレベル伸張特性１５０２を有する。なお、ここでは、Ａ／Ｄコンバータ１２０３のビット精度を従来例と同様の１０ビットとしている。
【０１６１】
図２１から分かるように、レベル伸張回路１４０２のレベル伸張特性１５０２は従来例に比べ４倍のダイナミックレンジを示すものであり、後段の信号処理装置におけるガンマ変換回路において、図２２で示す特性１６０１の変換処理を前記レベル伸張特性１５０２を示す画像信号に施すことによって、明るい部分が圧縮処理されるものの、その情報が失われることなく特性１６０１の出力信号を得ることができる。
【０１６２】
なお、上記の実施の形態ではＡ／Ｄコンバータ１２０３がＣＭＯＳ型撮像素子１４０１の外側に配置された構成で説明したが、ＣＭＯＳ型撮像素子としては内部にＡ／Ｄコンバータをオンチップしたものを使用してもよい。
【０１６３】
本実施の形態によれば、複数の光電変換特性を合成した形での変換特性を得ることができるため、露光の同時性を維持し、固体撮像素子のダイナミックレンジを拡大することができ、後段の信号処理と相まって、広いダイナミックレンジの信号が得られる高性能の撮像装置を構成することができる。
【０１６４】
これにより、従来の構成で発生していた被写体の高輝度部分で起こっていた白飛びや、あるいはレンズのアイリス調整やシャッタによって白飛びを回避しようとした場合に起こる黒つぶれ、あるいは黒つぶれを改善するために後段の信号処理にて信号レベルの利得を極端に上げることによって起こるＳ／Ｎの大幅な劣化等を発生させることなく、逆光条件等で代表される非常にコントラストの高い被写体の撮像についても，良好な画像を得ることができる。
【０１６５】
なお、本実施の形態におけるＣＭＯＳ型撮像素子１４０１は、第２乃至第４の実施の形態のうちのいずれかによる制御を行う構成の撮像素子にも適用することができる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の固体撮像素子の一実施の形態の平面図と断面図である。
【図２】本発明の固体撮像素子の第１の実施の形態における蓄積部のポテンシャル図である。
【図３】本発明の固体撮像素子の第１の実施の形態の等価回路図である。
【図４】本発明の固体撮像素子の第１の実施の形態の信号読み出し説明用タイミングチャートである。
【図５】図４の一つの水平読み出し周期の拡大図で、一行の信号読み出し説明用タイミングチャートである。
【図６】本発明の固体撮像素子の感度曲線の一例を示す図である。
【図７】本発明の固体撮像素子の第２の実施の形態におけるＰＤのポテンシャル図である。
【図８】本発明の固体撮像素子の第２の実施の形態の等価回路図である。
【図９】本発明の固体撮像素子の第２の実施の形態の信号読み出し説明用タイミングチャートである。
【図１０】本発明の固体撮像素子の第３の実施の形態におけるポテンシャル図である。
【図１１】本発明の固体撮像素子の第３実施の形態の信号読み出し説明用タイミングチャートである。
【図１２】本発明の固体撮像素子の第４の実施の形態の等価回路図である。
【図１３】本発明の固体撮像素子の第４の実施の形態の変形例の等価回路図である。
【図１４】図１２の固体撮像素子を用いた撮像装置の構成図である。
【図１５】図１３の固体撮像素子を用いた撮像装置の構成図である。
【図１６】本発明の固体撮像素子の第４の実施の形態のある一つの画素の電極電圧のタイミングチャートである。
【図１７】入射光量が非常に多い場合のＰＤの蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す図である。
【図１８】入射光量が中間程度の場合のＰＤの蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す図である。
【図１９】入射光量が非常に少ない場合のＰＤの蓄積電荷量の時間変化、転送ゲートの電圧、蓄積部の蓄積電荷量の時間変化、リング状ゲートの印加電圧を示す図である。
【図２０】本発明の撮像装置の一実施の形態のブロック図である。
【図２１】図２０中のレベル伸張回路の信号レベルの変換特性の一例を示す図である。
【図２２】ガンマ変換回路の一例の特性を示す図である。
【図２３】従来のＣＭＯＳ型撮像素子を使った撮像装置の第１の例のブロック図である。
【図２４】従来のＣＭＯＳ型撮像素子を使った撮像装置の第２の例のブロック図である。
【図２５】従来の撮像装置におけるＣＭＯＳ型撮像素子の出力信号特性、Ａ／Ｄコンバータの変換特性、ガンマ変換回路の変換特性の各例を示す図である。
【図２６】従来のＣＭＯＳ型固体撮像素子の一例の構造断面図である。
【図２７】従来のＣＭＯＳ型固体撮像素子の一例の等価回路図である。
【図２８】従来のＣＭＯＳ型固体撮像素子の１画面全体を読み出すタイミングチャートである。
【図２９】図２８の一つの水平読み出し周期の拡大図で、１行の画素からの信号を読み出す各信号のタイミングチャートである。
【図３０】従来のＣＭＯＳ型固体撮像素子の各行のＴｒａｎのタイミングチャートである。
【図３１】従来の固体撮像素子における画素の信号を読み出し方法説明用タイミングチャートである。
【図３２】図２６のＰＤからＦＤまでの部分のポテンシャル状態を模式的に示す図である。
【図３３】従来の一例の駆動方法による画素の入射光量特性を示す図である。
【符号の説明】
【０１６７】
３０１  ｐ+基板
３０２  ｎウェル
３０３  フォトダイオード（ＰＤ）
３０５  ｐ型のソース近傍領域（蓄積部）
３０８  転送ゲート電極
３０９  リンク状ゲート電極
３１１  ｎ+型のソース領域
３１３  メタル配線
３１６  ｐ-エピタキシャル層
５０１  リセット信号サンプリングトランジスタ
５０２  信号サンプリングトランジスタ
５０６  リセット信号サンプリングコンデンサ
５０７  信号サンプリングコンデンサ
５０８、５０９  水平信号線転送トランジスタ
５１０  差動増幅回路
５１５、５５４、５６０  Ａ／Ｄコンバータ
５１６、５５５、５６１  記憶回路
５１７、５２３  信号処理装置
５３０  リング状ゲートトラジスタ
５３１  転送トランジスタ
５５０  画素アレイ
５５３  ＣＤＳ回路
５５６  信号処理手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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