(57)【要約】【課題】容量絶縁膜と上部電極との界面が良好であり、特性及び寿命を向上させることができる半導体装置の製造方法を提供する。【解決手段】下部電極膜９上に、アモルファス状のＰＬＺＴ膜を強誘電体膜１０ａとしてゾルゲル法により形成する。次いで、酸素の雰囲気中又は不活性ガスを含む酸素雰囲気中で、常圧下のＲＴＡを行うことにより、強誘電体膜１０ａを結晶化させる。強誘電体膜１０ａの結晶化後に、強誘電体膜１０ａ上にアモルファス状のＣＳＰＬＺＴ膜を強誘電体膜１０ｂとしてスパッタリング法により形成する。次いで、熱処理を行うことにより、強誘電体膜１０ｂの一部を柱状晶にする。続いて、導電膜としてＩｒ酸化膜を強誘電体膜１０ｂに形成し、その後、熱処理を行うことにより、強誘電体膜１０ｂの全体を柱状晶にする。【選択図】図１Ｃ
2009105223.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に、第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法により前記第１の強誘電体膜よりも膜厚の小さいアモルファス状の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜の一部を結晶化する工程と、
前記第２の強誘電体膜上に、導電膜を形成する工程と、
前記第２の強誘電体膜の全体を結晶化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の強誘電体膜として、Ｃａ及びＳｒを含むＰＺＴ系の強誘電体膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の強誘電体膜として、Ｌａ及びＮｂからなる群から選択された１種を含有する強誘電体膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の強誘電体膜を有機金属化学気相成長法又は有機金属分解法により形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の強誘電体膜を形成する工程と前記第２の強誘電体膜を形成する工程との間に、熱処理により前記第１の強誘電体膜を結晶化する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に、第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法によりＣａ及びＳｒを含まず前記第１の強誘電体膜よりも膜厚の小さいアモルファス状の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、導電膜を形成する工程と、
前記第２の強誘電体膜の全体を結晶化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極とイリジウムを含む上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、を含み、
前記キャパシタ膜は、
第一強誘電体膜と、
前記第一の強誘電体膜上に形成され、第一の強誘電体膜より膜厚が小さく、Ｌａ又はＮｂのいずれかを少なくとも含む第二の強誘電体膜と、
の積層構造を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。
【０００６】
なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、及びＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタリング法等によってアモルファス状態又は微細な等軸晶（微結晶）の状態で形成された後、熱処理によって柱状晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、柱状晶化した状態で形成されることもある。
【０００７】
また、電極の材料としては、酸化しにくい金属又は導電性酸化物が用いられる。例えば、白金、イリジウム、酸化イリジウム等が挙げられる。つまり、主に、白金族系金属又はその酸化物が用いられている。また、配線の材料としては、アルミニウムが主に用いられている。
【０００８】
しかしながら、ゾルゲル法又はスパッタリング法により強誘電体膜を形成する場合、その配向を高めるためには、下部電極の構造を複雑なものとする必要がある。また、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、その表面に凹凸が生じやすく、十分なスイッチング電荷量を得ることが困難であり、また、工程劣化が生じることもある。特許文献１１には、ＭＯＣＶＤ法により強誘電体膜を形成した後、その上に結晶化した強誘電体膜をスパッタリング法により更に形成する方法が記載されている。しかし、この方法により形成された強誘電体キャパシタでは、図１１Ａ及び図１１ＢのＳＥＭ写真に示すように、強誘電体膜であるＰＺＴ膜と上部電極との界面に空孔が存在している。このため、十分な寿命を確保することが難しく、また、所望の電気的特性（スイッチング電荷量等）が得られないことがある。
【０００９】
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１２７２６２号公報
【特許文献３】特開２０００−９１２７０号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００５−１８３８４２号公報
【特許文献６】特開２００６−７３６４８号公報
【特許文献７】特開２００１−２３７３９２号公報
【特許文献８】特開２００３−２１８３２５号公報
【特許文献９】特開２００４−１５３００６号公報
【特許文献１０】特開２００４−２９６７３５号公報
【特許文献１１】特開２００４−２１４５６９号公報
【特許文献１２】特開平９−２６０６１２号公報
【特許文献１３】特開平５−３４７３９１号公報
【特許文献１４】特開２０００−８２７９２号公報
【特許文献１５】特開２０００−３１４０３号公報
【特許文献１６】特開２００６−２１６８３７号公報
【特許文献１７】特開２００２−５７２９７号公報
【特許文献１８】特開２００６−２７８５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、容量絶縁膜と上部電極との界面が良好であり、特性及び寿命を向上させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る第１の半導体装置の製造方法では、基板の上方に下部電極膜を形成し、その後、前記下部電極膜上に、第１の強誘電体膜を形成する。次に、前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法により前記第１の強誘電体膜よりも膜厚の小さいアモルファス状の第２の強誘電体膜を形成する。次に、前記第２の強誘電体膜の一部を結晶化する。次に、前記第２の強誘電体膜上に、導電膜を形成する。そして、前記第２の強誘電体膜の全体を結晶化する。
【００１３】
本発明に係る第２の半導体装置の製造方法では、基板の上方に下部電極膜を形成し、その後、前記下部電極膜上に、第１の強誘電体膜を形成する。次に、前記第１の強誘電体膜上に、スパッタリング法又はゾルゲル法によりＣａ及びＳｒを含まず前記第１の強誘電体膜よりも膜厚の小さいアモルファス状の第２の強誘電体膜を形成する。次に、前記第２の強誘電体膜上に、導電膜を形成する。そして、前記第２の強誘電体膜の全体を結晶化する。
【発明の効果】
【００１４】
本発明によれば、上部電極膜を構成する導電膜と第２の強誘電体膜との界面における凹凸及び空孔の発生を抑制することができる。このため、特性及び寿命を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
【００１６】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｏは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００１７】
第１の実施形態では、先ず、図１Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド膜５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ2膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＴＥＯＳ（tetraethylorthosilicate）を用いたＣＶＤ法により、厚さが７００ｎｍ程度の膜を形成する。
【００１８】
その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着膜として、例えば、スパッタリング法により、厚さが２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。なお、下部電極密着膜として、厚さが２０ｎｍ程度のＴｉ膜等を形成してもよい。また、下部電極密着膜として、厚さが２０ｎｍ程度のＴｉ膜と厚さが１８０ｎｍ程度のＴｉＯＸ膜との積層体を形成してもよい。続いて、Ａｌ2Ｏ3膜８ｂ上に下部電極膜９を形成す
る。下部電極膜９としては、例えば、スパッタリング法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。Ｐｔ膜を形成する際の半導体基板１の温度は、例えば１００℃〜３５０℃とする。なお、下部電極密着膜の少なくとも一部にＴｉ膜を形成する場合には、その際の半導体基板１の温度は、例えば１５０℃とする。
【００１９】
次に、図１Ｂに示すように、下部電極膜９上に、化学式がＡＢＯ3で表される物質から構成されるアモルファス状の強誘電体膜１０ａを形成する。強誘電体膜１０ａの形成に当たっては、先ず、ゾルゲルＰＬＺＴ溶液の回転塗布を、例えば、湿度４０％の大気中、室温で、５０００ｒｐｍの回転速度で３０秒間行う。ゾルゲルＰＬＺＴ溶液としては、例えば、Ｐｂ、Ｌａ、Ｚｒ及びＴｉの各前駆体液を混合して得られる混合前駆体液を１０重量％含有するブタノール溶液を用いる。また、Ｐｂ、Ｌａ、Ｚｒ及びＴｉの割合は、例えば、「Ｐｂ：Ｌａ：Ｚｒ：Ｔｉ＝１１０：２：４０：６０」とする。このような回転塗布の後には、大気圧のＯ2雰囲気中で熱処理を行う。この熱処理の温度は、２００℃〜４５０℃（例えば、２４０℃）とし、時間は５分間とする。この熱処理により、ブタノールが蒸発し、体積収縮により強誘電体を構成する分子を含むゲルの密度が上がり、結晶化しやすい状態となる。このような回転塗布及び熱処理を所定回数繰り返すことにより、所定の厚さの強誘電体膜１０ａが得られる。繰り返し回数を３回とした場合、強誘電体膜１０ａの厚さは１００ｎｍ程度となる。強誘電体膜１０ａの厚さは、例えば７０ｎｍ〜２５０ｎｍとする。
【００２０】
次いで、酸素の雰囲気中又は不活性ガスを含む酸素雰囲気中で、常圧下の急速熱処理（ＲＴＡ：Rapid Thermal Annealing）を行うことにより、強誘電体膜１０ａを結晶化させる。このＲＴＡでは、半導体基板１を、強誘電体膜１０ａの結晶化温度よりも１５℃〜６０℃高い温度（例えば、５５０℃）まで上昇させることが好ましい。強誘電体膜１０ａの結晶化は下部電極膜９との界面から生じるため、強誘電体膜１０ａは下部電極膜９の配向を引き継ぐ。なお、この温度が低すぎると、強誘電体膜１０ａの結晶化が不十分となり、十分な配向が得られないことがある。一方、この温度が高すぎると、強誘電体膜１０ａの表面が早期に結晶化し始めることがあり、配向に乱れが生じやすい。また、このＲＴＡ時の昇温速度は、４０℃／分〜１５０℃／分（例えば、１２５℃）とする。
【００２１】
なお、ＲＴＡを減圧下で行ってもよい。この場合には、半導体基板１を、強誘電体膜１０ａの結晶化温度よりも５℃低い温度から結晶化温度よりも５０℃高い温度までの範囲まで上昇させることが好ましい。
【００２２】
このようなＲＴＡにより、上述のように、強誘電体膜１０ａが結晶化する。また、下部電極膜９が緻密化し、下部電極膜９と強誘電体膜１０ａとの界面近傍における下部電極膜９の構成元素（例えば白金）と酸素との相互拡散が抑制される。
【００２３】
強誘電体膜１０ａの結晶化後には、図１Ｃに示すように、強誘電体膜１０ａ上に、化学式がＡＢＯ3で表される物質から構成されるアモルファス状の強誘電体膜１０ｂを、例えばスパッタリング法により形成する。強誘電体膜１０ｂの材料としては、ＰＺＴそのものではなく、ＰＺＴにＬａ、Ｃａ、Ｎｂ、Ｓｒ及び／又はＳｉが添加されたものを用いることが好ましい。特に、Ｌａ及び／又はＮｂが添加されていることが好ましい。これらの添加物のうちでも、疲労特性の向上、インプリント特性の向上、リーク電流の低減、動作電圧の低電圧化のためには、特にＬａ、Ｃａ、Ｓｒ及びＮｂが効果的である。なお、各添加物の量は、個別に０．１ｍｏｌ％〜５ｍｏｌ％とすることが好ましく、総計で１２ｍｏｌ％以下とすることが好ましい。添加物の量が多すぎると、十分なスイッチング電荷量を確保しにくくなる。例えば、強誘電体膜１０ｂの材料としては、例えばＣａが５ｍｏｌ％、Ｌａが２ｍｏｌ％、Ｓｒが２ｍｏｌ％添加されたＰＺＴ（ＣＳＰＬＺＴ）が用いられる。
【００２４】
また、強誘電体膜１０ｂの厚さは、１０ｎｍ〜４０ｎｍとすることが好ましく、２０ｎｍ〜３０ｎｍとすることがより好ましい。強誘電体膜１０ｂが厚すぎる場合には、動作電圧の低電圧化が困難になることがあり、また、十分なスイッチング電荷量の確保が困難になることもある。
【００２５】
次いで、熱処理を行うことにより、強誘電体膜１０ｂの一部を柱状晶にする。この熱処理では、半導体基板１を、強誘電体膜１０ａを結晶化させたＲＴＡの温度よりも１０℃〜７０℃低い温度（例えば、５４０℃）まで上昇させることが好ましい。例えば、上記ＲＴＡの温度に応じて、５００℃〜５７０℃とする。なお、この温度が低すぎると、強誘電体膜１０ｂの柱状晶化が不十分となり、後に形成される上部電極膜との間に空孔が生じやすくなる。一方、この温度が高すぎると、強誘電体キャパシタの電気的特性（例えば、反転電荷量Ｑｓｗ）が低下しやすくなる。
【００２６】
その後、図１Ｄに示すように、強誘電体膜１０ａ及び強誘電体膜１０ｂからなる容量絶縁膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、先ず、例えばスパッタリング法により、厚さが２５ｎｍ程度のＩｒ酸化膜（図示せず）を形成する。このＩｒ酸化膜は、成膜の時点で結晶化していることが好ましい。この際には、例えば、半導体基板１の温度を３００℃とし、チャンバ内に流量が１４０ｓｃｃｍのＡｒガス及び流量が６０ｓｃｃｍのＯ2ガスを供給し、スパッタパワを１ｋＷ〜２ｋＷ程度とする。次いで、熱処理（ＲＴＡ）を行うことにより、強誘電体膜１０ｂの全体を柱状晶にする。また、この熱処理により、Ｉｒ酸化膜の形成時に生じたプラズマダメージが緩和され、容量絶縁膜１０中に酸素が供給される。なお、この熱処理では、例えば、半導体基板１の温度を７２５℃とし、ＲＴＡ装置内に流量が２０００ｓｃｃｍのＡｒガス及び流量が２０ｓｃｃｍ以上のＯ2ガスを供給し、時間を６０秒間とする。次いで、例えばスパッタリング法により、厚さが２００ｎｍ程度のＩｒ酸化膜を形成する。これら２つのＩｒ酸化膜から上部電極膜１１が構成される。なお、上側のＩｒ酸化膜は強誘電体キャパシタの工程劣化を抑制する。また、下側のＩｒ酸化膜は容量絶縁膜１０との間の界面を安定化させる。
【００２７】
続いて、半導体基板１の背面に付着した強誘電体膜１０ａ及び１０ｂの材料等を除去するために背面洗浄を行う。その後、上部電極膜１１をパターニングすることにより、図１Ｅに示すように、上部電極１１ａを形成する。次に、Ｏ2雰囲気中で、６５０℃、６０分間の回復アニール処理を行う。この熱処理は、上部電極１１ａを形成する際に容量絶縁膜１０が受けた物理的なダメージ等を回復させるためのものである。
【００２８】
その後、図１Ｆに示すように、容量絶縁膜１０のパターニングを行う。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００２９】
次に、図１Ｇに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００３０】
その後、図１Ｈに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００３１】
次に、図１Ｉに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００３２】
その後、図１Ｊに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。
【００３３】
続いて、図１Ｋに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、Ａｌ2Ｏ3膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００３４】
次に、図１Ｌに示すように、Ｗプラグ１５の酸化防止膜としてシリコン酸窒化膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。
【００３５】
次いで、図１Ｍに示すように、上部電極１１ａまで到達する孔及び下部電極９ａまで到達する孔を、シリコン酸窒化膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。
【００３６】
続いて、図１Ｎに示すように、シリコン酸窒化膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図１Ｏに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａ又は下部電極９ａとをＡｌ配線１７の一部で互いに接続する。
【００３７】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００３８】
本実施形態では、強誘電体膜１０ｂの形成に際し、アモルファス状の膜を形成した後に、一部を柱状晶にするアニールを行っている。このため、強誘電体膜１０ｂの表面には凹凸が形成されにくく、その上の上部電極膜１１との間に空孔が生じにくい。特に、上部電極膜１１の最下部がＩｒ酸化膜からなる場合には、Ｉｒの強誘電体膜１０ｂへの拡散も生じるため、効果が顕著である。従って、強誘電体として機能する部分の損失が生じにくいため、十分なスイッチング電荷量を得ることができる。また、Ｃａ及びＳｒの作用により、高い疲労耐性及びインプリント耐性を得ることもできる。なお、特許文献１１に記載の方法では、結晶化させながら二つ目の強誘電体膜を形成している。このため、図１１Ａ及び図１１Ｂに示すように、凹凸及び空孔が生じている。
【００３９】
また、強誘電体膜１０ｂとして、Ｃａ及びＳｒを含まないＰＺＴ系のアモルファス状の膜をスパッタリング法により形成してもよい。この場合には、強誘電体膜１０ｂを形成した後のアニールを省略することができる。アニールを行う場合には、強誘電体膜１０ｂの一部を柱状晶にする。Ｃａ及びＳｒを含まない膜は、上部電極膜１１の形成に含まれる熱処理の際に柱状晶となる。このとき、Ｃａ及びＳｒを含む膜と比較して密度が高いものとなるため、凹凸及び空孔が生じにくい。従って、十分なスイッチング電荷量を得ることができる。従来の方法のように、全体が柱状晶となったＣａ及びＳｒを含むＰＺＴ膜上に上部電極膜を形成すると、空孔が生じやすいが、結晶化の前にＩｒ酸化膜の形成等を行っておくことにより、空孔の発生を抑えることができる。
【００４０】
また、上部電極膜１１の形成方法は特に限定されないが、上記の方法が好ましい。従来の方法のように、アモルファス状のＩｒ酸化膜を室温下で形成し、その後にアニールにより結晶化させる場合には、Ｉｒ酸化膜中の酸素の量が強誘電体キャパシタの電気特性へ大きな影響を及ぼす可能性があるからである。
【００４１】
また、下部電極膜９の材料も特に限定されないが、Ｐｔ又はＰｄが好ましい。格子定数がＰＺＴと近く、ＰＺＴ系材料の配向を良好なものとすることができるからである。また、ペロプスカイト構造のＳｒＲｕＯ3又はＬａＳｒＣｏＯ3等を用いてもよい。
【００４２】
また、強誘電体膜１０ａをスパッタリング法により形成してもよい。この場合、例えば、半導体基板１の温度を５０℃、スパッタパワを１ｋＷとし、アルゴン雰囲気のＲＦスパッタ装置のチャンバ内の圧力を１．０Ｐａとする。この方法では、アルゴンガスの流量を制御することにより、強誘電体膜１０ａの成分（例えばＰＺＴのＰｂ量）を調整することができる。
【００４３】
また、強誘電体膜１０ａの材料も特に限定されず、例えば、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｃｒから選ばれた少なくとも１種）の強誘電体材料が用いられる。例えば、Ｌａ、Ｃａ、Ｓｒ、及び／又はＳｉがドープされたＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＳＢＴ、並びにＢｉ層状構造（例えば、（Ｂｉ1-xＲx）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ4Ｔｉ4Ｏ15）の材料を用いてもよい。これらの材料の結晶構造は、１単位としてみればＡＢＯ3型ペロブスカイト構造に該当する。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一である必要はない。これは、Ｂ原子についても同様である。また、強誘電体材料に代えて、酸化Ｚｒ、Ｐｂ系材料等の高誘電体材料を用いてもよい。
【００４４】
また、強誘電体膜１０ｂの材料も特に限定されず、例えば、ＡＢＯ3型ペロブスカイト構造（Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ及び希土類元素から選ばれた少なくとも１種、Ｂ＝Ｔｉ、Ｚｒ、Ｎｂ、Ｔａから選ばれた少なくとも１種）の強誘電体材料が用いられる。なお、１単位のペロブスカイト構造には複数のＡ原子が存在しているが、それらは各単位で全て同一である必要はない。これは、Ｂ原子についても同様である。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｓは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００４６】
第２の実施形態では、先ず、図２Ａに示すように、ｎ型又はｐ型の半導体基板３１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜３２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。
【００４７】
次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜３４を形成する。続いて、半導体基板３１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極３５を形成する。このとき、ｐウェル３３上に、２つのゲート電極３５を互いに平行に配置する。これらのゲート電極３５は、メモリのワード線の一部として機能する。
【００４８】
次いで、ゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層３６をゲート電極３５の両脇に形成する。その後、半導体基板３１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極３５の横に絶縁性のサイドウォール３８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。
【００４９】
続いて、サイドウォール３８及びゲート電極３５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層３７をゲート電極３５の両脇に形成する。２組のエクステンション層３６及び不純物拡散層３７から、ＭＯＳトランジスタのソース及びドレインが構成される。
【００５０】
次に、半導体基板３１の上側全面に、スパッタリング法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極３５上に高融点金属のシリサイド層３９が形成され、不純物拡散層３７上に高融点金属のシリサイド層４０が形成される。そして、素子分離絶縁膜３２上等にある未反応の高融点金属層をウェットエッチングにより除去する。
【００５１】
次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜４１を半導体基板３１の上側全面に形成する。次いで、シリコン酸窒化膜４１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜４２を形成する。その後、シリコン酸化膜４２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜４２の厚さを、半導体基板３１の上面上から約７００ｎｍとする。
【００５２】
次に、フォトリソグラフィ技術によりシリコン酸化膜４２及びシリコン酸窒化膜４１をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４３を形成する。その後、コンタクトホール内及びシリコン酸化膜４２上にタングステン膜（Ｗ膜）４４を形成する。Ｗ膜４４の厚さは、シリコン酸化膜４２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４３及びＷ膜４４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４２上のグルー膜４３及びＷ膜４４を完全に除去する。
【００５３】
次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜４５を酸化防止膜としてシリコン酸化膜４２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜４５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜４６を形成する。なお、酸化防止膜として、シリコン酸窒化膜４５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。
【００５４】
次いで、図２Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、シリサイド層４０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４７を形成する。その後、コンタクトホール内及びシリコン酸化膜４６上にタングステン膜（Ｗ膜）４８を形成する。Ｗ膜４８の厚さは、シリコン酸化膜４６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４７及びＷ膜４８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜４６上のグルー膜４７及びＷ膜４８を完全に除去する。また、スラリとしては、例えば、Cabot Microelectronics Corporation社製のSSW2000を使用する。
【００５５】
次に、シリコン酸化膜４６の表面に対してＮＨ3プラズマ処理を行うことにより、シリコン酸化膜４６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。
【００５６】
次いで、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜４６の表面にＮＨ3プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【００５７】
続いて、ＴｉＮ膜５１上に、例えば反応性スパッタリング法により厚さが約１００ｎｍのＴｉＡｌＮ膜５２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ2を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。
【００５８】
次に、ＴｉＡｌＮ膜５２上に、例えばスパッタリング法により厚さが６０ｎｍ〜１００ｎｍのＩｒ膜５３を形成する。このとき、半導体基板３１の設定温度を４５０℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．３ｋＷとする。なお、Ｉｒ膜５３はＴｉＮ膜５１の配向を引き継ぐため、（１１１）面に配向する。また、Ｉｒ膜５３の代わりに、白金族に属する金属（Ｒｕ、Ｒｈ又はＰｄ等）の膜を形成してもよい。
【００５９】
次いで、Ａｒ等の不活性ガスの雰囲気中で６５０℃〜７５０℃、６０秒間のＲＴＡを行うことにより、Ｉｒ膜５３の結晶性を向上させる。また、このＲＴＡにより、ＴｉＮ膜５１、ＴｉＡｌＮ膜５２及びＩｒ膜５３間の密着性が向上する。
【００６０】
その後、図１Ｄに示すように、Ｉｒ膜５３上に、例えばスパッタリング法により厚さが５〜５０ｎｍ（例えば２５ｎｍ）のＩｒ酸化膜５４を形成する。なお、Ｉｒ酸化膜５４の酸化度は化学量論組成よりも低くしておく。また、Ｉｒ酸化膜５４としては、アモルファス膜を形成するか、又は微細な等軸晶からなる膜を形成する。なお、Ｉｒ酸化膜５４はＩｒ膜５３の配向を引き継ぐため、（１１１）面に配向する。このようなＩｒ酸化膜５４の形成に当たっては、例えば、半導体基板３１の設定温度を２０℃〜３００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒと酸素との混合雰囲気とする。また、スパッタパワは、例えば１ｋＷとし、スパッタガス中のＯ2ガスの割合を２％乃至３０％とする。
【００６１】
続いて、Ｉｒ酸化膜５４等が形成された半導体基板３１を、ＭＯＣＶＤ（有機金属化学気相成長）装置のチャンバ内のステージ上に載置する。次に、例えば２０００ｓｃｃｍのＯ2ガスをチャンバ内に供給しながら、半導体基板３１を６２０℃まで昇温する。この昇温の間に、Ｉｒ酸化膜５４がほぼ均一に更に酸化され、柱状晶化する。
【００６２】
半導体基板３１の温度が６２０℃に達したら、チャンバ内に供給するガスの流量を変化させる。例えば、Ａｒガスの流量を１３７５ｓｃｃｍとし、Ｏ2ガスの流量を６２５ｓｃｃｍとする。
【００６３】
次いで、チャンバ内にＰｂ、Ｚｒ及びＴｉの原料を、チャンバ内のＯ2ガスの量がＰＺＴ（Ｐｂ［Ｚｒ，Ｔｉ］Ｏ3）膜の形成に当たり不足するように多めに供給する。例えば、チャンバ内のＯ2の量がＰＺＴ膜の形成に必要とされる量の０．３３倍となるようにＰｂ、Ｚｒ及びＴｉの原料を多めにチャンバ内に供給する。また、チャンバ内圧力を６６５Ｐａとする。
【００６４】
本実施形態では、例えば次のような３種類の液体原料を準備しておく。第一に、テトラキスジメチルへプタンジオネート鉛（Ｐｂ（ＤＭＨＤ）2）を酢酸ブチルに０．２ｍｏｌ／Ｌの濃度で溶解させたＰｂ用液体原料を準備しておく。第二に、テトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）4）を酢酸ブチルに０．１ｍｏｌ／Ｌの濃度で溶解させたＺｒ用液体原料を準備しておく。第三に、ビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2）を酢酸ブチルに０．１ｍｏｌ／Ｌの濃度で溶解させたＴｉ用液体原料を準備しておく。そして、これらの液体原料を酢酸ブチル溶媒と共にＭＯＣＶＤ装置の気化器に、総流量が１．２ｍＬ／分となるように供給する。
【００６５】
このような条件下でＰｂ、Ｚｒ及びＴｉの原料をチャンバ内に供給すると、Ｏ2ガスに対して過剰なＰｂ、Ｚｒ及びＴｉがＩｒ酸化膜５４中の酸素と結合し始める。この結果、図２Ｅに示すように、Ｉｒ酸化膜５４が還元され、その全体が柱状晶からなるＩｒ膜５４ａに変化する。なお、Ｉｒ膜５４ａを構成する結晶はＩｒ膜５３を構成する結晶よりも小さなものとなる。また、この変化と並行して、酸素が化学量論組成よりも少ない初期ＰＺＴ膜５５ａがＭＯＣＶＤ法によりＩｒ膜５４ａ上に形成される。Ｉｒ膜５４ａはＩｒ酸化膜５４と同様に（１１１）面に配向しており、初期ＰＺＴ膜５５ａも（１１１）面に配向する。初期ＰＺＴ膜５５ａの厚さは、例えば２．５ｎｍ〜１０ｎｍとする。
【００６６】
厚さが２．５ｎｍ未満の初期ＰＺＴ膜５５ａを形成しようとすると、Ｉｒ酸化膜５４を十分に還元するための時間を確保しにくい。このため、初期ＰＺＴ膜５５ａの配向が不足することがあり得る。一方、初期ＰＺＴ膜５５ａの厚さが１０ｎｍを超えると、酸素欠損等の影響が大きくなり、十分なスイッチング電荷量を確保しにくくなる可能性がある。
【００６７】
所定の厚さの初期ＰＺＴ膜５５ａを形成した後には、Ｐｂ、Ｚｒ及びＴｉの原料の供給を停止すると共に、チャンバ内に供給するガスの流量を変化させる。例えば、Ａｒガスの供給も停止し、Ｏ2ガスの流量を４５００ｓｃｃｍとする。
【００６８】
次いで、チャンバ内にＰｂ、Ｚｒ及びＴｉの原料を、初期ＰＺＴ膜５５ａの形成時と同じ流量で供給する。また、半導体基板３１の設定温度を６２０℃のままとし、チャンバ内圧力も６６５Ｐａのままとする。但し、Ｏ2ガスの流量が４５００ｓｃｃｍであるため、初期ＰＺＴ膜５５ａの形成時とは異なり、チャンバ内のＯ2の量がＰＺＴ膜の形成に必要とされる量よりも過剰（例えば、６．７７倍）となる。
【００６９】
このような条件下でＰｂ、Ｚｒ及びＴｉの原料をチャンバ内に供給すると、図２Ｆに示すように、十分な酸素を含むコアＰＺＴ膜５５ｂがＭＯＣＶＤ法によりコア膜として初期ＰＺＴ膜５５ａ上に形成される。コアＰＺＴ膜５５ｂは初期ＰＺＴ膜５５ａの配向を引き継ぐため、（１１１）面に配向する。コアＰＺＴ膜５５ｂの厚さは、例えば９０ｎｍ〜９７．５ｎｍとし、初期ＰＺＴ膜５５ａ及びコアＰＺＴ膜５５ｂの総厚を１００ｎｍ程度とする。初期ＰＺＴ膜５５ａ及びコアＰＺＴ膜５５ｂを有機金属分解（ＭＯＤ：Metal Organic Decomposition）法により形成してもよい。
【００７０】
なお、コアＰＺＴ膜５５ｂの形成速度は初期ＰＺＴ膜５５ａの形成速度よりも速くする。例えば、初期ＰＺＴ膜５５ａの形成速度は、０．１ｎｍ／秒以下とすることが好ましく、０．０５ｎｍ／秒以下とすることがより好ましく、０．０４ｎｍ／秒以下とすることがより一層好ましい。一方、コアＰＺＴ膜５５ｂの形成速度は、０．１７ｎｍ／秒とすることが好ましい。初期ＰＺＴ膜５５ａの形成速度が０．１ｎｍ／秒を超えると、コアＰＺＴ膜５５ｂの表面が荒れやすくなり、強誘電体キャパシタのスイッチング電荷量が低くなることがある。例えば、初期ＰＺＴ膜５５ａを０．１ｎｍ／秒以下の速度で形成した場合には、４０μＣ／ｃｍ2のスイッチング電荷量が得られるのに対し、初期ＰＺＴ膜５５ａを０．１７ｎｍ／秒の速度で形成した場合には、スイッチング電荷量３２μＣ／ｃｍ2となることがある。
【００７１】
なお、初期ＰＺＴ膜５５ａ及びコアＰＺＴ膜５５ｂの形成速度に関し、これらを形成する際の酢酸ブチル溶媒及び各液体原料の流量は、ＰＺＴ膜の形成速度に応じて調整することが好ましい。例えば、０．０４ｎｍ／秒の速度で形成する場合には、酢酸ブチル溶媒の流量を０．９５ｍＬ／分とし、Ｐｂ用液体原料の流量を０．１ｍＬ／分とし、Ｚｒ用液体原料の流量を０．０７ｍＬ／分とし、Ｔｉ用液体原料の流量を０．０８ｍＬ／分とする。また、例えば、０．１７ｎｍ／秒の速度で形成する場合には、酢酸ブチル溶媒の流量を０．３０ｍＬ／分とし、Ｐｂ用液体原料の流量を０．２６ｍＬ／分とし、Ｚｒ用液体原料の流量を０．３４ｍＬ／分とし、Ｔｉ用液体原料の流量を０．３０ｍＬ／分とする。
【００７２】
所定の厚さのコアＰＺＴ膜５５ｂを形成した後には、図２Ｆに示すように、コアＰＺＴ膜５５ｂ上に、化学式がＡＢＯ3で表される物質から構成されるアモルファス状の強誘電体膜５５ｃを、第１の実施形態における強誘電体膜１０ｂと同様にして形成する。次いで、熱処理を行うことにより、強誘電体膜５５ｃの一部を柱状晶にする。初期ＰＺＴ膜５５ａ、コアＰＺＴ膜５５ｂ及び強誘電体膜５５ｃから容量絶縁膜５５が構成される。
【００７３】
次いで、図２Ｇに示すように、容量絶縁膜５５上に、例えばスパッタリング法により厚さが５０ｎｍのＩｒ酸化膜５６を形成する。このとき、半導体基板３１の設定温度を３００℃とし、チャンバ内に、Ａｒを１４０ｓｃｃｍの流量で供給すると共に、Ｏ2を６０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。なお、Ｉｒ酸化膜５６の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
【００７４】
次に、チャンバ内に、Ｏ2を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。また、このＲＴＡにより、Ｉｒ酸化膜５６のプラズマダメージが回復され、容量絶縁膜５５中の酸素欠損が補われる。
【００７５】
その後、Ｉｒ酸化膜５６上に、例えばスパッタリング法により厚さが５０ｎｍ〜１００ｎｍのＩｒ酸化膜５７を形成する。チャンバ内雰囲気をＡｒ及びＯ2の混合雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、４５秒間程度で、Ｉｒ酸化膜５７の厚さは１２５ｎｍ程度となる。なお、Ｉｒ酸化膜５７の組成はＩｒ酸化膜５６の組成よりもＩｒＯ2の化学量論組成に近い組成とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、容量絶縁膜５５が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。また、Ｉｒ酸化膜５７を形成する際の半導体基板３１の温度は１００℃以下とすることが好ましい。Ｉｒ酸化膜５７の異常成長を抑制するためである。また、Ｉｒ酸化膜５７の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、ＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
【００７６】
次に、図１Ｈに示すように、Ｉｒ酸化膜５７上に、例えばスパッタリング法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜５８を、水素の拡散の抑制及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜５８の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、ＴｉＮｉ膜、ＴｉＡｌ膜又はＴａＡｌ膜等の合金膜を形成してもよい。
【００７７】
その後、半導体基板３１の背面に付着したＰＺＴ膜の材料等を除去するために背面洗浄を行う。続いて、図２Ｉに示すように、Ｉｒ膜５８上に窒化チタン膜（ＴｉＮ膜）６１及びシリコン酸化膜６２を順次形成する。ＴｉＮ膜６１は、例えばスパッタリング法により形成する。シリコン酸化膜６２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。ＴｉＮ膜６１に代えて、ＴｉＡｌＮ膜を形成してもよい。
【００７８】
次いで、図２Ｊに示すように、シリコン酸化膜６２を島状にパターニングする。
【００７９】
次に、図２Ｋに示すように、シリコン酸化膜６２をマスクとして用いて、ＴｉＮ膜６１をエッチングする。この結果、島状のＴｉＮ膜６１及びシリコン酸化膜６２からなるハードマスクが形成される。
【００８０】
次に、ＴｉＮ膜６１及びシリコン酸化膜６２をマスクとして用いて、ＨＢｒ、Ｏ2、Ａｒ、及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜５８、Ｉｒ酸化膜５７、Ｉｒ酸化膜５６、容量絶縁膜５５、Ｉｒ膜５４ａ及びＩｒ膜５３に対して行う。この結果、上部電極６３が形成される。
【００８１】
続いて、図２Ｌに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜６２を除去する。
【００８２】
次に、図２Ｍに示すように、Ｉｒ膜５８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をパターニングする。本実施形態では、Ｉｒ膜５４ａ、Ｉｒ膜５３、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１から下部電極６０が構成される。なお、ＴｉＡｌＮ膜５２及びＴｉＮ膜５１をバリアメタル膜とみなすことも可能である。
【００８３】
次いで、図２Ｎに示すように、強誘電体キャパシタを覆う保護膜６５をシリコン酸化膜４６上に形成する。保護膜６５としては、例えばスパッタリング法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。保護膜６５として、ＭＯＣＶＤ法により厚さ２ｎｍ〜５ｎｍのアルミニウム酸化膜を形成してもよい。
【００８４】
その後、図２Ｏに示すように、強誘電体膜のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば半導体基板３１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のような容量絶縁膜５５が形成されている場合には、酸素雰囲気中で６００℃、６０分間の回復アニールを行う。
【００８５】
その後、図２Ｐに示すように、保護膜６５上に新たな保護膜６６を形成する。保護膜６６としては、例えばＣＶＤ法により厚さが３０ｎｍ〜４０ｎｍのアルミニウム酸化膜を形成する。
【００８６】
次に、図２Ｑに示すように、保護膜６６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化膜６７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化膜６７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。
【００８７】
続いて、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化膜６７中の水分が除去されると共に、シリコン酸化膜６７の膜質が変化し、シリコン酸化膜６７中に水分が入りにくくなる。
【００８８】
その後、シリコン酸化膜６７上に、例えばスパッタリング法又はＣＶＤ法により、保護膜（バリア膜）６８を形成する。保護膜６８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化膜６７上に保護膜６８が形成されるため、保護膜６８も平坦となる。
【００８９】
次に、保護膜６８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜６９を層間絶縁膜として形成する。その後、シリコン酸化膜６９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。
【００９０】
次いで、図２Ｒに示すように、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８及びシリコン酸化膜６７をパターニングすることにより、上部電極６３を露出するコンタクトホールを形成する。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に容量絶縁膜５５に生じた酸素欠損を回復させる。続いて、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、シリコン酸化膜６９、保護膜６８、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４６及びシリコン酸窒化膜４５をパターニングすることにより、グルー膜４３及びＷ膜４４からなるコンタクトプラグを露出するコンタクトホールを形成する。
【００９１】
次いで、埋込材を除去し、各コンタクトホールの底部及び側部に、Ｔｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）７０を形成する。このとき、例えば、Ｔｉ膜をスパッタリング法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極６３の最表面がＩｒ膜５８となっているため、このプラズマ処理が行われても、上部電極６３は還元されない。また、グルー膜７０として、ＴｉＮ膜のみを形成してもよい。
【００９２】
その後、コンタクトホール内及びシリコン酸化膜６９上にタングステン膜（Ｗ膜）７１を形成する。Ｗ膜７１の厚さは、シリコン酸化膜６９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜７０及びＷ膜７１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜６９上のグルー膜７０及びＷ膜７１を完全に除去する。
【００９３】
続いて、図２Ｓに示すように、シリコン酸化膜６９及びコンタクトプラグ上に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線を形成する。配線の形成に当たっては、例えばスパッタリング法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
【００９４】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００９５】
本実施形態においては、強誘電体膜５５ｃが第１の実施形態における強誘電体膜１０ｂと同様にして形成されているため、空孔の発生が抑制され、良好な特性が得られる。また、初期ＰＺＴ膜５５ａ及びコアＰＺＴ膜５５ｂがＭＯＣＶＤ法により形成されているため、第１の実施形態よりも良好な配向が得られ、高いスイッチング電荷量が得られる。
【００９６】
また、容量絶縁膜５５の形成に当たり、コアＰＺＴ膜５５ｂを形成した後で、強誘電体膜５５ｃを形成する前に、ゾルゲル法によりコアＰＺＴ膜５５ｂ又は強誘電体膜５５ｃと同様の膜を形成することが好ましい。この場合、不活性ガスを含む酸素雰囲気中で、例えば、半導体基板３１の温度を５５０℃とし、流量が１０００ｓｃｃｍの酸素及び流量が１０００ｓｃｃｍのＡｒをチャンバ内に供給しながら、３０秒間〜１２０秒間（例えば、９０秒間）の熱処理を行うことが好ましい。このような膜が形成されると、コアＰＺＴ膜５５ｂの表面に存在する凹凸が覆われ、平坦度が向上し、工程劣化が抑制される。
【００９７】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ乃至図３Ｃは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００９８】
第３の実施形態では、先ず、第２の実施形態と同様に、シリコン酸化膜４６の表面に対するＮＨ3プラズマ処理までの処理を行う。但し、グルー膜４７及びＷ膜４８からなるコンタクトプラグの形成に当たっては、図３Ａに示すように、コンタクトプラグの表面にリセス８０が形成されることがある。リセス８０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。
【００９９】
このようなリセス８０が存在したままで第２の実施形態と同様の処理を行うと、ＴｉＮ膜５１等の表面に、リセス８０を反映した凹部が形成され、容量絶縁膜５５の配向が低下することがある。そこで、第３の実施形態では、図３Ｂに示すように、シリコン酸化膜４６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜８１を形成する。このＴｉ膜８１の形成では、例えば、半導体基板３１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板３１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜８１の形成前に、シリコン酸化膜４６の表面にＮＨ3プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜４６の表面を自在に移動することができる。この結果、Ｔｉ膜８１は自己組織化され、その表面が（００２）面に強く配向したものとなる。
【０１００】
その後、例えばＣＭＰ法によりＴｉ膜８１の表面を平坦化する。平坦化後のＴｉ膜８１の厚さは、例えばシリコン酸化膜４６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。
【０１０１】
続いて、Ｔｉ膜８１の表面をＮＨ3プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
【０１０２】
次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【０１０３】
その後、第２の実施形態と同様に、ＴｉＡｌＮ膜５２の形成以降の処理を行う。
【０１０４】
このような第３の実施形態によれば、リセス８０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。
【０１０５】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ及び図４Ｂは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【０１０６】
第４の実施形態では、先ず、第３の実施形態と同様に、Ｔｉ膜８１の形成までの処理を行う。その後、図４Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでＴｉ膜８１の表面を平坦化する。つまり、第３の実施形態とは異なり、シリコン酸化膜４６上のＴｉ膜８１を完全に除去する。
【０１０７】
続いて、第３の実施形態と同様に、Ｔｉ膜８１の表面をＮＨ3プラズマにさらす。Ｔｉ膜８１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
【０１０８】
次に、Ｔｉ膜８１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第２及び第３の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図４Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜５１とする。
【０１０９】
その後、第２及び第３の実施形態と同様に、ＴｉＡｌＮ膜５２の形成以降の処理を行う。
【０１１０】
このような第４の実施形態によっても、第３の実施形態と同様の効果が得られる。
【０１１１】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図５Ａ乃至図５Ｃは、本発明の第５の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【０１１２】
第５の実施形態では、先ず、図５Ａに示すように、第２の実施形態と同様に、グルー膜４３及びＷ膜４４からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜４３及びＷ膜４４からなるコンタクトプラグは、２つのＭＯＳトランジスタに共有されているシリサイド層４０上には形成しない。
【０１１３】
次に、シリコン酸化膜４２の表面に対してＮＨ3プラズマ処理を行うことにより、シリコン酸化膜４２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、半導体基板３１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板３１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、半導体基板３１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。
【０１１４】
次いで、図５Ｂに示すように、ＴｉＮ膜５１をシリコン酸化膜４２及びコンタクトプラグ上に形成する。ＴｉＮ膜５１の形成方法は、第２の実施形態と同様である。その後、ＴｉＡｌＮ膜５２の形成から保護膜６６の形成までの処理を行う。
【０１１５】
その後、図５Ｃに示すように、第２の実施形態と同様にして、シリコン酸化膜６７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層４０まで到達するコンタクトホールを、シリコン酸化膜６７、保護膜６６、保護膜６５、シリコン酸化膜４２及びシリコン酸窒化膜４１に形成する。そして、このコンタクトホール内に、グルー膜７０及びＷ膜７１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極６３を露出する孔を形成する。
【０１１６】
続いて、シリコン酸化膜６７上、コンタクトプラグ上及び孔内に、Ｔｉ膜７２、ＴｉＮ膜７３、ＡｌＣｕ膜７４、ＴｉＮ膜７５及びＴｉ膜７６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタリング法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
【０１１７】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【０１１８】
このような第５の実施形態によれば、第２の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。
【０１１９】
ここで、第１の実施形態及び第２〜第５の実施形態における強誘電体キャパシタの形成工程のフローチャートを図１０Ａ及び図１０Ｂに示す。図１０Ａ及び図１０Ｂに示すように、上部電極膜と接する部分の材料をＣＳＰＬＺＴとする場合には、アモルファス状の膜を形成し、その一部を柱状晶にするアニールを行う。また、上部電極膜と接する部分の材料にＣａ及びＳｒを含ませない場合には、アモルファス状の膜を形成すればよく、その膜の一部を柱状晶にするアニールは行っても、行わなくともよい。
【０１２０】
次に、本願発明者が実際に行った実験の結果について説明する。この実験では、第２の実施形態に倣って試料を作製した。具体的には、初期ＰＺＴ膜５５ａ及びコアＰＺＴ膜５５ｂの総厚を１００ｎｍとし、その上に、強誘電体膜５５ｃとして厚さが２０ｎｍのＣＳＰＬＺＴ膜を形成した。その後、５２０℃、５４０℃、５６０℃、又は５７５℃の温度で熱処理を行った。この熱処理では、Ａｒガスの流量を１９８０ｓｃｃｍとし、Ｏ2ガスの流量を２５ｓｃｃｍとし、時間を９０秒間とした。そして、５層の配線を形成して試料を完成させた。また、参考のために、ＣＳＰＬＺＴ膜を形成した後の熱処理を省略した試料も作製した。また、上記の５種類の条件毎に、強誘電体キャパシタのサイズ及び配列が相違する２種類の試料を作製した。一方の試料（ディスクリート）では、平面形状を一辺の長さが５０μｍの正方形とし、５０個の強誘電体キャパシタ同士を互いから孤立させた。他方の試料（セルアレイ）では、平面形状を一辺の長さが０．７μｍの正方形とし、５１５２個の強誘電体キャパシタが密集した領域を５０箇所に作製した。
【０１２１】
そして、各試料について、スイッチング電荷量、印加電圧とスイッチング電荷量との関係、ヒステリシスループの対称性指数を測定した。対称性指数は、下記数１から求められる値である。ディスクリートの結果を図６Ａ、図７Ａ及び図８Ａに示し、セルアレイの結果を図６Ｂ、図７Ｂ及び図８Ｂに示す。
【０１２２】
【数１】
2009105223.tif 000003
【０１２３】
なお、図９に示すように、Ｐは「（正の電圧を印加した場合の最大分極量）−（負の残留分極量）」から求められる値である。Ｕは「（正の電圧を印加した場合の最大分極量）−（正の残留分極量）」から求められる値である。Ｄは「（負の電圧を印加した場合の最大分極量）−（負の残留分極量）」から求められる値である。Ｎは「（負の電圧を印加した場合の最大分極量）−（正の残留分極量）」から求められる値である。また、ここでいう電圧は「（下部電極の電位）−（上部電極の電位）」から求められる電圧である。従って、対称性指数が０に近い程、対称性が高く、分極の制御が容易となる。
【０１２４】
一般的に、強誘電体キャパシタに電圧が印加していないとき、各分域（Ｄｏｍａｉｎ）は不規則である。そして、強誘電体キャパシタの電圧−分極特性を測定する場合には、一旦、電圧を印加することにより、強誘電体膜の分域を揃え、分極を生じさせる。その後、図９に示すように、４パルスを用いて強誘電体キャパシタに電圧を印加し、ヒステリシスループを得る。なお、負の電圧を印加し、これを取り除くと、負の残留分極の状態となる。この状態で、正の所定値以上の電圧を印加すると、分極が反転し、更に大きな電圧を印加すると、最大分極量が得られる。この状態で正の電圧を取り除くと、正の残留分極の状態となる。そして、絶対値が所定値以上の負の電圧を印加すると、分極が反転し、更に絶対値が大きな負の電圧を印加すると、負の最大分極量が得られる。この状態で正の電圧を取り除くと、正の残留分極の状態となる。上記のＰの値は、負の残留分極の状態から正の最大分極量（＋Ｐｍａｘ）が得られる状態までの分極の遷移量を示す。また、上記のＵの値は、正の最大分極量が得られる状態から正の残留分極の状態までの分極の遷移量、即ち、非反転電荷量を示す。また、上記のＮの値は、正の残留分極の状態から負の最大分極量（−Ｐｍａｘ）が得られる状態までの分極の遷移量を示す。また、上記のＤの値は、負の最大分極量が得られる状態から負の残留分極の状態までの分極の遷移量、即ち、非反転電荷量を示す。
【０１２５】
従って、正の残留分極量を＋Ｐｒ、負の残留分極量を−Ｐｒと表すと、次の式が成り立つ。
Ｐ＝＋Ｐｍａｘ−（−Ｐｒ）
Ｕ＝＋Ｐｍａｘ−（＋Ｐｒ）
Ｎ＝−Ｐｍａｘ−（＋Ｐｒ）
Ｄ＝−Ｐｍａｘ−（−Ｐｒ）
【０１２６】
図６Ａ及び図６Ｂに示すように、ディスクリート及びセルアレイのいずれにおいても、アニールの温度が高いほど、スイッチング電荷量が僅かに低かった。アニールの温度が５８０℃以上となると、より低くなると考えられる。
【０１２７】
また、図７Ａ及び図７Ｂに示すように、ヒステリシスループの対称性は、５２０℃又は５４０℃のアニールを行ったセルアレイの試料において、ほとんど０になった。つまり、対称性が非常に高くなった。このことは、容量絶縁膜５５と上部電極膜１１との間の空孔等の欠陥が極めて少ないことを示している。
【０１２８】
また、印加電圧とスイッチング電荷量との関係は、アニールの温度の影響をほとんど受けなかった。
【０１２９】
これらの結果から、５００℃〜５７５℃のアニールにより、スイッチング電荷量に良好な効果が現れ、特に、その温度を５２０℃〜５４０℃とすることが好ましいといえる。
【図面の簡単な説明】
【０１３０】
【図１Ａ】本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｎ】図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｏ】図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ａ】本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｉ】図２Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｊ】図２Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｋ】図２Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｌ】図２Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｍ】図２Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｎ】図２Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｏ】図２Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｐ】図２Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｑ】図２Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｒ】図２Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２Ｓ】図２Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図３Ａ】本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ａ】本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図５Ａ】本発明の第５の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図６Ａ】スイッチング電荷量の測定結果（ディスクリート）を示すグラフである。
【図６Ｂ】スイッチング電荷量の測定結果（セルアレイ）を示すグラフである。
【図７Ａ】対称性指数の測定結果（ディスクリート）を示すグラフである。
【図７Ｂ】対称性指数の測定結果（セルアレイ）を示すグラフである。
【図８Ａ】印加電圧とスイッチング電荷量との関係（ディスクリート）を示すグラフである。
【図８Ｂ】印加電圧とスイッチング電荷量との関係（セルアレイ）を示すグラフである。
【図９】ヒステリシスループ（印加電圧と分極との関係）を示す図である。
【図１０Ａ】第１の実施形態の概要を示すフローチャートである。
【図１０Ｂ】第２〜第５の実施形態の概要を示すフローチャートである。
【図１１Ａ】容量絶縁膜（ＰＺＴ膜）と上部電極との界面に存在する空孔を示す図である。
【図１１Ｂ】同じく、容量絶縁膜（ＰＺＴ膜）と上部電極との界面に存在する空孔を示す図である。
【符号の説明】
【０１３１】
１０：容量絶縁膜
１０ａ：強誘電体膜
１０ｂ：強誘電体膜
５５：容量絶縁膜
５５ａ：初期ＰＺＴ膜
５５ｂ：コアＰＺＴ膜
５５ｃ：強誘電体膜
【図１Ａ】
2009105223.tif 000004
【図１Ｂ】
2009105223.tif 000005
【図１Ｃ】
2009105223.tif 000006
【図１Ｄ】
2009105223.tif 000007
【図１Ｅ】
2009105223.tif 000008
【図１Ｆ】
2009105223.tif 000009
【図１Ｇ】
2009105223.tif 000010
【図１Ｈ】
2009105223.tif 000011
【図１Ｉ】
2009105223.tif 000012
【図１Ｊ】
2009105223.tif 000013
【図１Ｋ】
2009105223.tif 000014
【図１Ｌ】
2009105223.tif 000015
【図１Ｍ】
2009105223.tif 000016
【図１Ｎ】
2009105223.tif 000017
【図１Ｏ】
2009105223.tif 000018
【図２Ａ】
2009105223.tif 000019
【図２Ｂ】
2009105223.tif 000020
【図２Ｃ】
2009105223.tif 000021
【図２Ｄ】
2009105223.tif 000022
【図２Ｅ】
2009105223.tif 000023
【図２Ｆ】
2009105223.tif 000024
【図２Ｇ】
2009105223.tif 000025
【図２Ｈ】
2009105223.tif 000026
【図２Ｉ】
2009105223.tif 000027
【図２Ｊ】
2009105223.tif 000028
【図２Ｋ】
2009105223.tif 000029
【図２Ｌ】
2009105223.tif 000030
【図２Ｍ】
2009105223.tif 000031
【図２Ｎ】
2009105223.tif 000032
【図２Ｏ】
2009105223.tif 000033
【図２Ｐ】
2009105223.tif 000034
【図２Ｑ】
2009105223.tif 000035
【図２Ｒ】
2009105223.tif 000036
【図２Ｓ】
2009105223.tif 000037
【図３Ａ】
2009105223.tif 000038
【図３Ｂ】
2009105223.tif 000039
【図３Ｃ】
2009105223.tif 000040
【図４Ａ】
2009105223.tif 000041
【図４Ｂ】
2009105223.tif 000042
【図５Ａ】
2009105223.tif 000043
【図５Ｂ】
2009105223.tif 000044
【図５Ｃ】
2009105223.tif 000045
【図６Ａ】
2009105223.tif 000046
【図６Ｂ】
2009105223.tif 000047
【図７Ａ】
2009105223.tif 000048
【図７Ｂ】
2009105223.tif 000049
【図８Ａ】
2009105223.tif 000050
【図８Ｂ】
2009105223.tif 000051
【図９】
2009105223.tif 000052
【図１０Ａ】
2009105223.tif 000053
【図１０Ｂ】
2009105223.tif 000054
【図１１Ａ】
2009105223.tif 000055
【図１１Ｂ】
2009105223.tif 000056