(57)【要約】【課題】ゲート電極加工時のエッチングでイオン注入マスクの側壁部分に発生するゲート電極形成膜の残渣を抑制することを可能にする。【解決手段】固体撮像装置の製造方法において、半導体基板１１上に形成したイオン注入マスク２０を用いて、イオン注入により画素形成領域に素子分離領域１９を形成した後、イオン注入マスク２０の膜厚を低減する。次にゲート形成領域の半導体基板１１上にゲート絶縁膜２２を形成し、さらに全面にゲート電極形成膜２３を形成した後、ゲート電極形成膜２３を加工してゲート電極２４を形成する。次にゲート電極２４の側壁にサイドウォール２７を形成し、そのときに用いたサイドウォール形成膜２６を利用してイオン注入マスク２０の膜厚を積み増す。そのイオン注入マスク２０を用いてゲート電極２４の両側の半導体基板１１にソース・ドレイン領域の不純物領域２８を形成することを特徴とする。【選択図】図１
2009105232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の画素形成領域にセンサとゲートを形成する固体撮像装置の製造方法において、
前記半導体基板上にイオン注入マスクを形成した後、該イオン注入マスクを用いたイオン注入により前記画素形成領域に素子分離領域を形成する工程と、
前記素子分離領域を形成した後に前記イオン注入マスクの膜厚を低減する工程と、
前記イオン注入マスクの膜厚を低減した後に前記半導体基板上にゲート絶縁膜を形成し、さらにゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜を加工して前記画素形成領域にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成し、そのときに前記サイドウォールを形成するために形成したサイドウォール形成膜を利用して、前記イオン注入マスクの膜厚を積み増す工程と、
前記積み増したイオン注入マスクを用いて前記ゲート電極の両側の前記半導体基板にソース・ドレイン領域を形成する工程と
を有することを特徴とする固体撮像装置の製造方法。
【請求項２】
前記イオン注入マスクの膜厚を低減する工程は、前記ゲート電極を形成するためのゲート電極形成膜を形成する前に、前記画素形成領域と前記画素形成領域の周辺に形成される周辺ロジック回路領域とを分離する素子分離領域を形成するために用いたハードマスク層のシリコン酸化膜の除去工程で、ウエットエッチングにより行う
ことを特徴とする請求項１記載の固体撮像装置の製造方法。
【請求項３】
前記イオン注入マスクの低減する膜厚は前記サイドウォール形成膜の膜厚とする
ことを特徴とする請求項１記載の固体撮像装置の製造方法。
【請求項４】
前記サイドウォールを形成する工程は、
前記サイドウォール形成膜を形成した後に前記イオン注入マスク上を被覆するレジストマスクを形成した後、前記サイドウォール形成膜をエッチングして前記サイドウォールを形成すると同時に、前記レジストマスクで被覆された部分の前記サイドウォール形成膜で前記イオン注入マスクの膜厚を積み増す
ことを特徴とする請求項１記載の固体撮像装置の製造方法。
【請求項５】
前記レジストマスクは、前記イオン注入マスクの幅と、前記イオン注入マスクの側壁に形成されている前記サイドウォール形成膜の膜厚を合わせた幅以上の幅で形成されている
ことを特徴とする請求項４記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
現在ＣＭＯＳイメージセンサは基板ダメージを抑制するため、画素内素子分離をイオン注入技術で行っており、このイオン注入マスクとして酸化シリコン膜パターンを使用している。また、この酸化シリコン膜のイオン注入マスクは画素領域のトランジスタのソース・ドレインを形成するときに用いるイオン注入のマスクとしても使用される（例えば、非特許文献１参照。）。
【０００３】
次に、従来のＣＭＯＳイメージセンサの製造工程の概略の一例を、図７〜図１０の製造工程断面図によって説明する。なお、（１５）図〜（１７）図は拡大して示した。
【０００４】
図７（１）に示すように、半導体基板１１上に、素子分離領域を形成するためのハードマスク層１２を形成する。ここでは、一例として、半導体基板１１にシリコン基板を用いた。上記ハードマスク層１２は、例えば上記半導体基板１１上に薄い酸化シリコン膜１３を形成した後、素子分離領域を形成するためのハードマスクの主層となる窒化シリコン膜１４を形成する。
次いで、レジストの塗布およびリソグラフィー技術を用いることによって、素子分離領域を形成するためのレジストマスク５１を形成する。このレジストマスク５１は素子分離領域が形成される領域上に開口部５２が形成されている。
【０００５】
次に、図７（２）に示すように、上記レジストマスク５１を用いて上記窒化シリコン膜１４をドライエッチングにより加工する。すなわち、窒化シリコン膜１４の素子分離領域が形成される領域に開口部１５を形成する。
その後、上記レジストマスク５１を除去する。
【０００６】
次に、図７（３）に示すように、レジストの塗布、リソグラフィー技術を用いることによって、画素形成領域を被覆するためのレジストマスク５３を形成する。
そして、上記レジストマスク５３を用いて上記酸化シリコン膜１３を貫通して上記半導体基板１１に、上記画素形成領域に対してその周辺に配置される周辺ロジック回路領域の素子分離用のトレンチ１６を形成する。
その後、上記レジストマスク５３を除去する。
【０００７】
次に、図７（４）に示すように、熱酸化により、上記トレンチ１６の内面の半導体基板１１を酸化してライナー膜１７を形成する。この実施例では半導体基板１１がシリコン基板からなるので、ライナー膜１７は酸化シリコン膜からなる。
【０００８】
次に、図７（５）に示すように、上記半導体基板１１上の全面に素子分離用絶縁膜１８を堆積させる。したがって、上記トレンチ１６は素子分離用絶縁膜１８で埋め込まれる。上記素子分離用絶縁膜１８は、酸化シリコン膜で形成され、この酸化シリコン膜は、例えば高密度プラズマ（ＨＤＰ：High Density Plasma）化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）装置で成膜される。
また、上記素子分離用絶縁膜１８の一部は、後に説明する画素形成領域の分離領域を形成するためのマスクとなる。
【０００９】
次に、図７（６）に示すように、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）技術によって、上記素子分離用絶縁膜１８の表面を研磨して、上記ハードマスク層１２上の素子分離用絶縁膜１８を除去し、上記開口部１５内および上記トレンチ１６内を埋め込むように、上記素子分離用絶縁膜１８を残して、トレンチ１６内部に素子分離領域１９を形成し、開口部１５内部にイオン注入マスク２０を形成する。
【００１０】
次に、図８（７）に示すように、上記ハードマスク層１２の窒化シリコン膜１４〔前記図７（６）参照〕を除去する。この窒化シリコン膜１４の除去は、例えば、ウエットエッチングを用いる。
これによって、画素形成領域の素子分離領域をイオン注入により形成するときに用いるイオン注入マスク２０が現れる。
【００１１】
次に、図８（８）に示すように、レジスト塗布、リソグラフィー技術によって、上記周辺ロジック回路領域および画素形成領域のアクティブ領域を被覆するためのレジストマスク５５を形成する。
次いで、上記イオン注入マスク２０および上記レジストマスク５５を用いてイオン注入を行い、上記半導体基板１１の画素形成領域に素子分離領域２１を形成する。
その後、上記レジストマスク５５を除去する。
【００１２】
次に、図８（９）に示すように、上記酸化シリコン膜１３〔前記図７（１）参照〕を除去する。このエッチングでは、通常、酸化シリコン膜１３を除去するので、酸化シリコン膜１３の膜厚相当のエッチング量（例えば、１０ｎｍ程度）となる。
なお、上記イオン注入マスク２０の下部の酸化シリコン膜１３は、イオン注入マスク２０がマスクとなるので残される。
次いで、上記半導体基板１１表面にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば半導体基板１１表面を熱酸化することにより形成される。
【００１３】
次に、図８（１０）に示すように、上記半導体基板１１上の全面にゲート電極を形成するためのゲート電極形成膜２３を形成する。このゲート電極形成膜２３は、例えば化学的気相成長法によって、ポリシリコン膜で形成される。
このため、上記ゲート電極形成膜２３は、上記イオン注入マスク２０の厚さ分だけ、上記イオン注入マスク２０の側壁部分の膜厚が厚くなる。
【００１４】
次に、図８（１１）に示すように、レジスト塗布、リソグラフィー技術によって、上記ゲート電極形成膜２３上にゲート電極を形成するためのレジストマスク５７を形成する。
【００１５】
次に、図８（１２）に示すように、上記レジストマスク５７を用いて上記ゲート電極形成膜２３をエッチングしてゲート電極２４を形成する。
【００１６】
このとき、図１１の概略構成断面図に示すように、ゲート電極２４の基板側のノッチＮが形成されたノッチ形状になることがあり、また上記イオン注入マスク２０の例えば側壁部分にゲート電極形成膜のポリシリコン残渣Ｓが発生することがある。
【００１７】
次に、図９（１３）に示すように、レジスト塗布、リソグラフィー技術によって、上記レジストマスク５７を残した状態で、画素センサ領域上に開口部６０を設けたレジストマスク５９を形成する。
次いで、上記レジストマスク５９をイオン注入マスクに用いて、上記半導体基板１１にイオン注入を行い、センサ部２５を形成する。
なお、上記レジストマスク５７を除去した後に上記レジストマスク５９を形成してもよい。
【００１８】
次に、図９（１４）に示すように、上記レジストマスク５９〔前記図９（１３）参照〕を除去する。図面では、上記レジストマスク５９を除去した後の状態を示した。
【００１９】
次に、図９（１５）に示すように、上記半導体基板１１上の全面に、サイドウォールを形成するためのサイドウォール形成膜２６を形成する。このサイドウォール形成膜２６は、例えば、酸化シリコン膜２７を２０ｎｍ〜４０ｎｍの厚さに成膜した後、さらに窒化シリコン膜２８を７０ｎｍ〜９０ｎｍの厚さに成膜して形成される。
【００２０】
次に、図１０（１６）に示すように、上記サイドウォール形成膜２６を全面異方性ドライエッチングして、上記ゲート電極２４の側壁に、画素部のダメージ抑制のためのサイドウォール２７を形成する。このとき、上記イオン注入マスク２０の側壁にも上記サイドウォール形成膜２６の微小なサイドウォール４１が形成される。
このように、従来技術では、上記サイドウォール２７を形成したときに、上記イオン注入マスク２０に高さがあるため、上記イオン注入マスク２０の側壁に微小なサイドウォール４１が形成されるので、酸化シリコン膜のウエットエッチング時に剥がれて異物の原因となっていた。
【００２１】
次に、図１０（１７）に示すように、レジスト塗布、リソグラフィー技術によって、レジストマスク６３を形成する。このレジストマスク６３は、上記ゲート電極２４、上記サイドウォール２７、素子分離領域１９等も利用して、ソース・ドレイン領域上が開口されるように開口部６４が形成されている。
次いで、上記レジストマスク６３と、上記ゲート電極２４、上記サイドウォール２７、素子分離領域１９等をイオン注入マスクに用いて、上記ゲート電極２４の両側の上記半導体基板１１に不純物領域２８を形成する。この不純物領域２８はトランジスタのアクティブ領域ではソース・ドレイン領域となる。
【００２２】
上記説明したように、従来技術では、上記酸化シリコン膜からなるイオン注入マスク２０がポリシリコンのゲート電極２４を形成する工程で存在するので、イオン注入マスク２０の側壁部分のゲート電極形成膜２３の膜厚がイオン注入マスク２０の膜厚分だけ厚くなる。
このため、ゲート電極２４を加工するときのエッチングで、イオン注入マスク２０の側壁部分にゲート電極形成膜２３の残渣が発生することになる。
【００２３】
また、上記ゲート電極形成膜２３の残渣は可能な限り低減する必要があるため、ゲート形成膜２３のエッチング加工時に過剰なオーバーエッチングをかける必要がある。
その結果として、ゲート電極２４の形状の悪化（ボトムノッチ形状の発生）を招いている。
【００２４】
さらにサイドウォール２７を形成する時にイオン注入マスク２０の側壁にも窒化シリコン膜からなる微小なサイドウォール４１が形成され、これが剥がれることにより、異物となり歩留まり低下の原因になっている。
【００２５】
【非特許文献１】Kazuichiro Itonaga,Hideshi Abe,Ikuo Yoshihara,Teruo Hirayama「A High-Performance and Low-Noise CMOS Image Sensor with an Expanding Photodiode under the Isolation Oxide」International Electron Devices Meeting,S33P1,2005
【発明の開示】
【発明が解決しようとする課題】
【００２６】
解決しようとする問題点は、イオン注入マスクの側壁部分のゲート電極形成膜の膜厚がイオン注入マスクの膜厚分だけ厚くなるので、ゲート電極を加工するときのエッチングでイオン注入マスクの側壁部分にゲート電極形成膜の残渣が発生する点である。
【００２７】
本発明は、イオン注入マスクの側壁部分のゲート電極形成膜の膜厚を低減して、ゲート電極加工時のエッチングで、イオン注入マスクの側壁部分に発生するゲート電極形成膜の残渣を抑制することを可能にする。
【課題を解決するための手段】
【００２８】
本発明の固体撮像装置の製造方法は、
半導体基板の画素形成領域にセンサとゲートを形成する固体撮像装置の製造方法において、
前記半導体基板上にイオン注入マスクを形成した後、該イオン注入マスクを用いたイオン注入により前記画素形成領域に素子分離領域を形成する工程と、
前記素子分離領域を形成した後に前記イオン注入マスクの膜厚を低減する工程と、
前記イオン注入マスクの膜厚を低減した後に前記半導体基板上にゲート絶縁膜を形成し、さらにゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜を加工して前記画素形成領域にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成し、そのときに前記サイドウォールを形成するために形成したサイドウォール形成膜を利用して、前記イオン注入マスクの膜厚を積み増す工程と、
前記積み増したイオン注入マスクを用いて前記ゲート電極の両側の前記半導体基板にソース・ドレイン領域を形成する工程と
を有することを特徴とする。
【００２９】
本発明の固体撮像装置の製造方法では、画素形成領域の素子分離領域を形成するためのイオン注入マスクの膜厚を低減した後に、ゲート電極形成膜を形成することから、イオン注入マスク側壁部のゲート電極形成膜の膜厚が従来技術よりも薄くできる。
このため、ゲート電極形成膜を加工してゲート電極を形成するときに、イオン注入マスクの側壁にゲート電極形成膜の残査が残らなくなる。
これによって、ゲート電極を形成するときの残査を除去するためのオーバーエッチング時間を短縮することができるので、半導体基板側のゲート電極の側壁基部に、ノッチが形成されることも防げる。
さらに、ゲート電極を形成した後のサイドウォールを形成する工程で、サイドウォール形成膜を利用して、イオン注入マスクの膜厚を積み増すことから、イオン注入マスクは、一旦膜厚を低減してもイオン注入マスクとして機能できる十分な膜厚を確保することができるようになる。
したがって、このイオン注入マスクを用いてゲート電極の両側の半導体基板にソース・ドレイン領域を形成することができるようになる。
【発明の効果】
【００３０】
本発明の固体撮像装置の製造方法は、ゲート電極形成膜の残査除去に対するマージンを向上させることができるという利点がある。これにより、ゲート電極を形成するときのオーバーエッチング時間を短縮することができるため、ゲート電極の側壁基部にノッチが形成されることを防ぐことができるので、ノッチの影響によるトランジスタ特性の劣化を防止することができる。また、残査の発生をなくすことができるため、残査による歩留まりの低下がなくなるので、歩留まりの向上が図れる。
【発明を実施するための最良の形態】
【００３１】
本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を、図１〜図４の製造工程断面図および図５、図６のレイアウト平面図によって説明する。なお、（１５）図〜（１７）図は拡大して示した。
【００３２】
図１（１）に示すように、半導体基板１１上に、素子分離領域を形成するためのハードマスク層１２を形成する。ここでは、一例として、半導体基板１１にシリコン基板を用いた。上記ハードマスク層１２は、例えば上記半導体基板１１上に薄い酸化シリコン膜１３を形成した後、素子分離領域を形成するためのハードマスクの主層となる窒化シリコン膜１４を形成する。
次いで、レジスト塗布、リソグラフィー技術によって、素子分離領域を形成するためのレジストマスク５１を形成する。このレジストマスク５１は素子分離領域か形成される領域上に開口部５２が形成されている。
【００３３】
次に、図１（２）に示すように、上記レジストマスク５１を用いて上記窒化シリコン膜１４をドライエッチングにより加工する。すなわち、窒化シリコン膜１４の素子分離領域が形成される領域に開口部１５を形成する。
その後、上記レジストマスク５１を除去する。
【００３４】
次に、図１（３）に示すように、レジスト塗布、リソグラフィー技術によって、画素形成領域を被覆するためのレジストマスク５３を形成する。
次いで、上記レジストマスク５３を用いて上記酸化シリコン膜１３を貫通して上記半導体基板１１に、上記画素形成領域に対してその周辺に配置される周辺ロジック回路領域の素子分離用のトレンチ１６を形成する。
その後、上記レジストマスク５３を除去する。
【００３５】
次に、図１（４）に示すように、熱酸化により、上記トレンチ１６の内面の半導体基板１１を酸化してライナー膜１７を形成する。この実施例では半導体基板１１がシリコン基板からなるので、ライナー膜１７は酸化シリコン膜からなる。
【００３６】
次に、図１（５）に示すように、上記半導体基板１１上の全面に素子分離用絶縁膜１８を堆積させる。したがって、上記トレンチ１６は素子分離用絶縁膜１８で埋め込まれる。上記素子分離用絶縁膜１８は、酸化シリコン膜で形成され、この酸化シリコン膜は、例えば高密度プラズマ（ＨＤＰ：High Density Plasma）化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）装置で成膜される。
また、上記素子分離用絶縁膜１８の一部は、後に説明する画素形成領域の分離領域を形成するためのマスクとなる。
【００３７】
次に、図１（６）に示すように、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）技術によって、上記素子分離用絶縁膜１８の表面を研磨して、上記ハードマスク層１２上の素子分離用絶縁膜１８を除去する。そして、上記開口部１５内および上記トレンチ１６内を埋め込むように、上記素子分離用絶縁膜１８を残して、トレンチ１６内部に素子分離領域１９を形成し、開口部１５内部にイオン注入マスク２０を形成する。
【００３８】
次に、図２（７）に示すように、上記ハードマスク層１２の窒化シリコン膜１４〔前記図１（６）参照〕を除去する。この窒化シリコン膜１４の除去は、例えば、ウエットエッチングを用いる。
これによって、画素形成領域の素子分離領域をイオン注入により形成するときに用いるイオン注入マスク２０が現れる。
【００３９】
次に、図２（８）に示すように、レジスト塗布、リソグラフィー技術によって、上記周辺ロジック回路領域および画素形成領域のアクティブ領域を被覆するためのレジストマスク５５を形成する。
次いで、上記イオン注入マスク２０および上記レジストマスク５５を用いてイオン注入を行い、上記半導体基板１１の画素形成領域に素子分離領域２１を形成する。
その後、上記レジストマスク５５を除去する。
【００４０】
次に、図２（９）に示すように、上記酸化シリコン膜１３〔前記図１（１）参照〕を除去する。このエッチングでは、上記酸化シリコン膜の除去と同時に、上記イオン注入マスク２０の上部もエッチングされるので、上記イオン注入マスク２０の高さが低くなる。また、上記エッチングでは、通常、酸化シリコン膜１３を除去する１０ｎｍ相当のエッチング量であるところを、後に形成されるサイドウォール形成膜の膜厚相当（例えば、１００ｎｍ相当）をエッチングすることで、画素内素子分離用の上記イオン注入マスク２０となるシリコン酸化膜の高さを低減させている。このとき、素子分離領域２１が酸化シリコンで形成されている場合、素子分離領域２１の上部もエッチングされるので、素子分離領域２１の高さも低くなる。
なお、上記イオン注入マスク２０の下部の酸化シリコン膜１３は、イオン注入マスク２０がマスクとなるので残される。
次いで、上記半導体基板１１表面にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば半導体基板１１表面を熱酸化することにより形成される。
【００４１】
次に、図２（１０）に示すように、上記半導体基板１１上の全面にゲート電極を形成するためのゲート電極形成膜２３を形成する。このゲート電極形成膜２３は、例えば化学的気相成長法によって、ポリシリコン膜で形成される。
このため、上記ゲート電極形成膜２３には、上記イオン注入マスク２０の厚さ分だけ、段差が生じるが、本発明では、前述のように、酸化シリコン膜１３（図示せず）を除去したときに、同時に上記イオン注入マスク２０の高さ低減するエッチングを行っていることで、上記ゲート電極形成膜２３に形成される段差が低減される。
【００４２】
次に、図２（１１）に示すように、レジスト塗布、リソグラフィー技術によって、上記ゲート電極形成膜２３上にゲート電極を形成するためのレジストマスク５７を形成する。
【００４３】
次に、図２（１２）に示すように、上記レジストマスク５７を用いて上記ゲート電極形成膜２３をエッチングしてゲート電極２４を形成する。
例えば、図５に示すように、上記ゲート電極２４の形成工程では、画素形成領域の選択トランジスタＴｒ−ｓｅｌのゲート電極２４（２４−１）、増幅トランジスタＴｒ−aｍｐのゲート電極２４（２４−２）、リセットトランジスタＴｒ−ｒｅｓのゲート電極２４（２４−３）等が形成される。また同時に、転送ゲート部ＴＧのゲート電極２４（２４−４）も形成される。
【００４４】
このとき、従来であれば、前記背景技術の項目で説明したように、ゲート電極にノッチ形状が形成されるという問題、ゲート電極形成膜２３の残渣が発生するという問題が発生していた。
しかしながら、画素形成領域の素子分離領域を形成するためのイオン注入マスク２０の膜厚を低減した後に、ゲート電極形成膜２３を形成することから、イオン注入マスク２０側壁部のゲート電極形成膜２３の膜厚が従来技術よりも薄く形成なる。
このため、ゲート電極形成膜２３をエッチング加工してゲート電極２４を形成するときに、イオン注入マスク２０の側壁にゲート電極形成膜２３の残査が残らなくなる。
これによって、ゲート電極２４を形成するときに生じる残査を除去するためのオーバーエッチング時間を短縮することができるので、半導体基板１１側のゲート電極２４の側壁に、ノッチが形成されるという問題を解消することができる。
【００４５】
次に、図３（１３）に示すように、レジスト塗布、リソグラフィー技術によって、上記レジストマスク５７を残した状態で、画素センサ領域上に開口部６０を設けたレジストマスク５９を形成する。
次いで、上記レジストマスク５９をイオン注入マスクに用いて、上記半導体基板１１にイオン注入を行い、センサ部２５を形成する。
なお、上記レジストマスク５７を除去した後に上記レジストマスク５９を形成してもよい。
【００４６】
次に、図３（１４）に示すように、上記レジストマスク５９〔前記図３（１３）参照〕を除去する。図面では、上記レジストマスク５９を除去した後の状態を示した。
【００４７】
次に、上記各ゲート電極２４の側壁にサイドウォールを形成する工程を行う。
まず、図３（１５）に示すように、上記半導体基板１１上の全面に、サイドウォールを形成するためのサイドウォール形成膜２６を形成する。このサイドウォール形成膜２６は、例えば、酸化シリコン膜２７を２０ｎｍ〜４０ｎｍの厚さに成膜した後、さらに窒化シリコン膜２８を７０ｎｍ〜９０ｎｍの厚さに成膜して形成される。
次いで、レジスト塗布、リソグラフィー技術によって、上記イオン注入マスク２０を被覆する状態にレジストマスク６１を形成する。このレジストマスク６１は、上記イオン注入マスク２０に被覆された部分の上記サイドウォール形成膜２６上を被覆するように形成されている。
【００４８】
このとき、上記レジストマスク６１は、上記イオン注入マスク２０の幅と、上記イオン注入マスク２０の側壁に形成されている上記サイドウォール形成膜２６の膜厚を合わせた幅以上の幅Ｗで形成されている。
【００４９】
例えば、図６のレイアウト平面図に示すように、サイドウォールを形成するエッチバックを行う前に、全面にレジスト膜７１を形成する。そしてリソグラフィー技術によって、上記レジスト膜７１に対して、各ゲート電極２４から例えばサイドウォール形成膜２６（前記図３（１５）参照）の膜厚以上に離すようにして、転送ゲート部ＴＧ、ホール蓄積層ＨＡＤ、フローティングデフュージョン部ＦＤの各領域上に対応する開口部７２を形成すると同時に、選択トランジスタＴｒ−ｓｅｌ、増幅トランジスタＴｒ−aｍｐ、リセットトランジスタＴｒ−ｒｅｓの各領域上に対応する開口部７３を形成する。この結果、上記レジスト膜７１で上記レジストマスク６１が形成される。
【００５０】
次に、図４（１６）に示すように、上記レジストマスク６１（前記図３（１５）参照）を用いて、上記サイドウォール形成膜２６を全面異方性ドライエッチングし、上記ゲート電極２４の側壁に、画素部のダメージ抑制のためのサイドウォール２７を形成する。
このように、上記イオン注入マスク２０を被覆する状態にレジストマスク６１（前記図３（１５）参照）を形成した後、上記サイドウォール形成膜２６をエッチバックして上記サイドウォール２７を形成したことから、上記イオン注入マスク２０の高さを上記サイドウォール形成膜２６で復帰させることができる。
【００５１】
従来技術では、上記サイドウォール２７を形成したときに上記イオン注入マスク２０の側壁に微小なサイドウォールが形成され、酸化シリコン膜のウエットエッチング時に剥がれて異物の原因となっていたが、上記イオン注入マスク２０の側壁にサイドウォールが形成されないので、酸化シリコン膜のウエットエッチング時に剥がれて異物となるような懸念が無い。
【００５２】
次に、図４（１７）に示すように、レジスト塗布、リソグラフィー技術によって、レジストマスク６３を形成する。このレジストマスク６３は、上記ゲート電極２４、上記サイドウォール２７、素子分離領域１９等も利用して、ソース・ドレイン領域上が開口されるように開口部６４が形成されている。
次いで、上記レジストマスク６３と、上記ゲート電極２４、上記サイドウォール２７、素子分離領域１９等をイオン注入マスクに用いて、上記ゲート電極２４の両側の上記半導体基板１１に不純物領域２８を形成する。この不純物領域２８はトランジスタのアクティブ領域ではソース・ドレイン領域となる。また、転送ゲートのフローティングディフージョンとなる。
【００５３】
また、上記イオン注入マスク２０の側壁に微小サイドウォールが形成されても、それが剥がれる懸念が無い場合は、上記レジストマスク６３は、上記不純物領域２８が形成されるイオン注入領域に関係するイオン注入マスク２０の部分のみ覆う形に形成することもできる。
【００５４】
上記説明した固体撮像装置の製造方法では、画素形成領域の素子分離領域を形成するためのイオン注入マスク２０の膜厚を低減した後に、ゲート電極形成膜２３を形成することから、イオン注入マスク２０の側壁部のゲート電極形成膜２３の膜厚が従来技術よりも薄くできる。
このため、ゲート電極形成膜２３を加工してゲート電極２４を形成するときに、イオン注入マスク２０の側壁にゲート電極形成膜２３の残査が残らなくなる。これによって、ゲート電極形成膜２３の残査除去に対するマージンを向上させることができるという利点がある。
このように、残査の発生をなくすことができるため、残査による歩留まりの低下がなくなるので、歩留まりの向上が図れる。
また、ゲート電極形成膜２３の残査が残らなくなることによって、ゲート電極２４を形成するときの残査を除去するためのオーバーエッチング時間を短縮することができるので、半導体基板１１側のゲート電極２４の側壁基部に、ノッチが形成されることも防げる。よって、ノッチの影響によるトランジスタ特性の劣化を防止することができる。
【００５５】
さらに、ゲート電極２４を形成した後のサイドウォー２７ルを形成する工程で、サイドウォール形成膜２６を利用して、イオン注入マスク２０の膜厚を積み増すことから、イオン注入マスク２０は、一旦膜厚を低減してもイオン注入マスク２０として機能できる十分な膜厚を確保することができるようになる。
したがって、このイオン注入マスク２０を用いてゲート電極２４の両側の半導体基板１１にソース・ドレイン領域となる不純物領域２８を形成することができるようになる。
【００５６】
また従来技術では、上記サイドウォール２７を形成したときに上記イオン注入マスク２０の側壁に微小なサイドウォールが形成され、酸化シリコン膜のウエットエッチング時に剥がれて異物の原因となっていた。しかしながら、上記製造方法では、上記レジストマスク６１が、上記イオン注入マスク２０の幅と、上記イオン注入マスク２０の側壁に形成されている上記サイドウォール形成膜２６の膜厚を合わせた幅以上の幅で形成されていることから、上記サイドウォール形成膜２６のエッチバックでは、上記イオン注入マスク２０の側壁にサイドウォールが形成されないので、酸化シリコン膜のウエットエッチング時に剥がれて異物となるような懸念が無い。
【図面の簡単な説明】
【００５７】
【図１】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示したレイアウト平面図である。
【図６】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示したレイアウト平面図である。
【図７】従来のＣＭＯＳイメージセンサの製造工程の概略の一例を示した製造工程断面図である。
【図８】従来のＣＭＯＳイメージセンサの製造工程の概略の一例を示した製造工程断面図である。
【図９】従来のＣＭＯＳイメージセンサの製造工程の概略の一例を示した製造工程断面図である。
【図１０】従来のＣＭＯＳイメージセンサの製造工程の概略の一例を示した製造工程断面図である。
【図１１】ゲート電極に形成されたノッチおよびイオン注入マスクに生じたポリシリコン残渣を示した概略構成断面図である。
【符号の説明】
【００５８】
１１…半導体基板、２０…イオン注入マスク、２１…素子分離領域、２３…ゲート電極形成膜、２４…ゲート電極、２６…サイドウォール形成膜、２７…サイドウォール、２８…不純物領域
【図１】
2009105232.tif 000003
【図２】
2009105232.tif 000004
【図３】
2009105232.tif 000005
【図４】
2009105232.tif 000006
【図５】
2009105232.tif 000007
【図６】
2009105232.tif 000008
【図７】
2009105232.tif 000009
【図８】
2009105232.tif 000010
【図９】
2009105232.tif 000011
【図１０】
2009105232.tif 000012
【図１１】
2009105232.tif 000013