(57)【要約】【課題】ＥＯＴが小さく、界面準位密度の増加が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流が抑制され、信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法は、第１の領域１０２上に、第１の酸化膜２０３を形成する工程（ａ）と、半導体基板１０１にプラズマ窒化処理を行って、第１の酸化膜２０２に窒素を導入して第１のゲート絶縁膜２０３を形成する工程（ｂ）と、半導体基板１０１に酸化性雰囲気下で熱処理を行って、第１のゲート絶縁膜２０３を酸化する工程（ｃ）と、半導体基板１０１にプラズマ窒化処理を行って、第１のゲート絶縁膜２０３にさらに窒素を導入する工程（ｄ）と、半導体基板１０１に酸素雰囲気下で熱処理を行って、第１のゲート絶縁膜２０３を酸化する工程（ｅ）とを備えている。工程（ｂ）で、半導体基板１０１は直接窒化されない。【選択図】図１
2009252842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第１の領域とを備えた半導体装置の製造方法であって、
前記第１の領域上に、第１の酸化膜を形成する工程（ａ）と、
前記工程（ａ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素を導入して前記第１の領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記半導体基板に酸化性雰囲気下で熱処理を行うことで、前記第１のゲート絶縁膜を酸化する工程（ｃ）と、
前記工程（ｃ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１のゲート絶縁膜にさらに窒素を導入する工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板に酸素雰囲気下で熱処理を行うことで、前記第１のゲート絶縁膜を酸化する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項２】
前記半導体基板内には、前記素子分離領域に取り囲まれた第２の領域がさらに設けられており、
前記工程（ａ）では、前記第１の領域及び前記第２の領域の上に、前記第１の酸化膜を形成し、
前記工程（ｄ）の後、前記工程（ｅ）の前に、前記第１のゲート絶縁膜のうち前記第２の領域上に形成された部分を除去してから、前記第２の領域上に第２の酸化膜を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記工程（ｅ）の前に、前記半導体基板にプラズマ窒化処理を行うことで、前記第１のゲート絶縁膜にさらに窒素を導入するとともに、前記第２の酸化膜に窒素を導入して、前記第２の領域上に前記第１のゲート絶縁膜と窒素の含有濃度が異なる第２のゲート絶縁膜を形成する工程（ｇ）とをさらに備え、
前記工程（ｅ）では、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を酸化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の領域及び前記第２の領域は、それぞれＮ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域であり、
前記第１のゲート絶縁膜に含まれる窒素濃度は、前記第２のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のゲート絶縁膜の等価酸化膜厚は、前記第２のゲート絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）では、一酸化二窒素を含む減圧雰囲気下で、且つ、１０００℃以上の温度で熱処理を行うことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）では、酸素ラジカルを含む減圧雰囲気下で、且つ、８００℃以上の温度で熱処理を行うことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）では、酸素を含む減圧雰囲気下で、且つ、１０００℃以上の温度で前記半導体基板を熱処理することを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項８】
半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第１の領域及び第２の領域と、前記素子分離領域に取り囲まれた第１の入出力回路領域とを備えた半導体装置の製造方法であって、
前記第１の領域、前記第２の領域、及び前記第１の入出力回路領域の上に、回路用ゲート絶縁膜を形成する工程（ａ）と、
前記回路用ゲート絶縁膜のうち前記第１の領域上に設けられた部分を除去した後、前記第１の領域上に第１の酸化膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素が導入されてなる第１のゲート絶縁膜を形成するとともに、前記回路用ゲート絶縁膜上に酸窒化膜を形成する工程（ｃ）と、
前記回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第２の領域上に形成された部分をそれぞれ除去した後、前記第２の領域上に第２の酸化膜を形成する工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第１のゲート絶縁膜と、前記第２の酸化膜に窒素が導入されてなり、前記第１のゲート絶縁膜と窒素の含有濃度が異なる第２のゲート絶縁膜とをそれぞれ形成するとともに、前記第１の入出力回路領域上に、前記回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第３のゲート絶縁膜を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項９】
前記第１の領域及び前記第２の領域は、それぞれＮ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域であり、
前記第１のゲート絶縁膜に含まれる窒素濃度は、前記第２のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の等価酸化膜厚は、それぞれ前記第３のゲート絶縁膜よりも小さく、且つ、前記第１のゲート絶縁膜の等価酸化膜厚は、前記第２のゲート絶縁膜よりも小さいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第１の領域及び第２の領域と、前記素子分離領域に取り囲まれた第１の入出力回路領域及び第２の入出力回路領域とを備えた半導体装置の製造方法であって、
前記第１の領域、前記第２の領域、前記第１の入出力回路領域、及び前記第２の入出力回路領域の上に、第１の回路用ゲート絶縁膜を形成する工程（ａ）と、
前記第１の回路用ゲート絶縁膜のうち、前記第１の入出力回路領域上に設けられた部分を除去した後、前記第１の入出力回路領域上に、第１の回路用ゲート絶縁膜と膜厚が異なる第２の回路用ゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第１の回路用ゲート絶縁膜のうち前記第１の領域上に設けられた部分を除去した後、前記第１の領域上に第１の酸化膜を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素が導入されてなる第１のゲート絶縁膜を形成するとともに、前記第１の回路用ゲート絶縁膜及び前記第２の回路用ゲート絶縁膜上に酸窒化膜を形成する工程（ｄ）と、
前記工程（ｄ）の後、前記第１の回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第２の領域上に形成された部分を除去した後、前記第２の領域上に第２の酸化膜を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第１のゲート絶縁膜と、前記第２の酸化膜に窒素が導入されてなり、前記第１のゲート絶縁膜と窒素の含有濃度が異なる第２のゲート絶縁膜とをそれぞれ形成するとともに、前記第１の入出力回路領域上に設けられ、前記第２の回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第３のゲート絶縁膜と、第２の入出力回路領域上に設けられ、前記第１の回路用ゲート絶縁膜及び前記酸窒化膜から構成され、前記第３のゲート絶縁膜と膜厚の異なる第４のゲート絶縁膜とをそれぞれ形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１２】
前記第１の領域及び前記第２の領域は、それぞれＮ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域であり、
前記第１のゲート絶縁膜に含まれる窒素濃度は、前記第２のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のゲート絶縁膜の等価酸化膜厚は、前記第２のゲート絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第１の領域及び第２の領域とを備えた半導体装置であって、
前記第１の領域上に設けられ、窒素を含む第１のゲート絶縁膜と、
前記第２の領域上に設けられ、前記第１のゲート絶縁膜と窒素の含有濃度及び等価酸化膜厚がそれぞれ異なる第２のゲート絶縁膜とを備えている半導体装置。
【請求項１５】
前記第１の領域及び前記第２の領域は、それぞれＮ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域であり、
前記第１のゲート絶縁膜の等価酸化膜厚は、前記第２の絶縁膜の等価酸化膜厚よりも小さいことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のゲート絶縁膜に含まれる窒素濃度は、前記第２のゲート絶縁膜に含まれる窒素濃度よりも大きいことを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒素を含むゲート絶縁膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化、及び高速化に伴って、ゲート絶縁膜の薄膜化及びリーク電流のさらなる抑制が要求されており、ゲート酸化膜に窒素を導入する技術が提案されている。
【０００３】
この技術では、ゲート酸化膜に窒素を導入することで、ゲート絶縁膜の誘電率が増加するため、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）の薄膜化及びリーク電流の抑制が可能となる。ゲート絶縁膜に窒素を導入する方法の１つとして、シリコン基板を直接窒化する技術が提案されている（例えば特許文献１参照）。この方法について図１０（ａ）、（ｂ）を用いて説明する。図１０（ａ）、（ｂ）は、従来のゲート絶縁膜の形成方法を示す断面図である。
【０００４】
図１０（ａ）に示すように、まず、シリコンからなる半導体基板に対してＨＦ処理を実施し、半導体基板１０の表面を水素により終端化する。次に、図１０（ｂ）に示すように、ＮＨ３雰囲気下で、半導体基板１０を熱処理した後、半導体基板１０を直接窒化する。続いて、Ｎ２Ｏ雰囲気下で半導体基板１０を熱処理した後、窒素雰囲気下でプラズマ窒化処理を行う。次に、窒素雰囲気下で半導体基板１０を熱処理する。以上の方法により、窒素が導入され、ＥＯＴが比較的小さいゲート絶縁膜１３を形成することできる。
【特許文献１】特開２００５−９３８６５号公報
【非特許文献１】田中聖康、「第12回ゲートスタック研究会−材料・プロセス・評価の物理−」
【非特許文献２】N. Novkovski, E. Atanassova、Appl. Surf. Sci. 252（2006）、p.3833
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の半導体基板を直接窒化する技術では、シリコンからなる半導体基板１０とゲート絶縁膜１３との界面に存在する界面窒素による界面準位密度の増加が懸念される。この界面準位密度が増加すると、半導体装置の高速動作が妨げられ、信頼性の劣化につながる恐れがある。
【０００６】
また、上記の技術では、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びＰ型ＭＯＳトランジスタで、互いに同じゲート絶縁膜が用いられているため、特に、Ｐ型ＭＯＳトランジスタにおいて、界面準位密度の増加によりＮＢＴＩ（Negative Bias Temperature Instability）が劣化してしまう場合もある（例えば、非特許文献１及び非特許文献２参照）。
【０００７】
上記の不具合に鑑み、本発明は、ＥＯＴが小さく、且つ、界面準位密度の増加が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流が抑制され、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の半導体装置の第１の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第１の領域とを備えた半導体装置の製造方法であって、前記第１の領域上に、第１の酸化膜を形成する工程（ａ）と、前記工程（ａ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素を導入して前記第１の領域上に第１のゲート絶縁膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記半導体基板に酸化性雰囲気下で熱処理を行うことで、前記第１のゲート絶縁膜を酸化する工程（ｃ）と、前記工程（ｃ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１のゲート絶縁膜にさらに窒素を導入する工程（ｄ）と、前記工程（ｄ）の後、前記半導体基板に酸素雰囲気下で熱処理を行うことで、前記第１のゲート絶縁膜を酸化する工程（ｅ）とを備えている。
【０００９】
この第１の方法によれば、工程（ａ）で第１の酸化膜を形成することで、工程（ｂ）でプラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板を直接窒化する従来の方法に比べて、界面準位密度の増加を抑制しつつ、窒素が含有された第１のゲート絶縁膜を形成することができる。さらに、工程（ｂ）及び工程（ｄ）においてプラズマ窒化処理を行うことで、比較的高濃度で窒素を含有する第１のゲート絶縁膜が形成される。従って、本発明の半導体装置の第１の製造方法を用いれば、誘電率が高く、ＥＯＴが小さく、さらには、界面準位密度が小さいゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
【００１０】
また、本発明の半導体装置の第２の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第１の領域及び第２の領域と、前記素子分離領域に取り囲まれた第１の入出力回路領域とを備えた半導体装置の製造方法であって、前記第１の領域、前記第２の領域、及び前記第１の入出力回路領域の上に、回路用ゲート絶縁膜を形成する工程（ａ）と、前記回路用ゲート絶縁膜のうち前記第１の領域上に設けられた部分を除去した後、前記第１の領域上に第１の酸化膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素が導入されてなる第１のゲート絶縁膜を形成するとともに、前記回路用ゲート絶縁膜上に酸窒化膜を形成する工程（ｃ）と、前記回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第２の領域上に形成された部分をそれぞれ除去した後、前記第２の領域上に第２の酸化膜を形成する工程（ｄ）と、前記工程（ｄ）の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第１のゲート絶縁膜と、前記第２の酸化膜に窒素が導入されてなり、前記第１のゲート絶縁膜と窒素の含有濃度が異なる第２のゲート絶縁膜とをそれぞれ形成するとともに、前記第１の入出力回路領域上に、前記回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第３のゲート絶縁膜を形成する工程（ｅ）とを備えている。
【００１１】
この第２の方法によれば、工程（ｂ）及び工程（ｄ）で第１の酸化膜及び第２の酸化膜をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み、高い誘電率を有する第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができる。また、工程（ｄ）で第２の領域上に形成された酸窒化膜を一旦除去することで、第１のゲート絶縁膜の窒素濃度を第２のゲート絶縁膜よりも大きくすることができる。さらに、同一半導体基板上に設けられた第１の入出力回路領域においても、第３のゲート絶縁膜を第１のゲート絶縁膜及び第２のゲート絶縁膜と同時に形成することができる。従って、本発明の第２の方法を用いれば、各領域で所望の特性を有するゲート絶縁膜を作り分けることができ、ＥＯＴが小さく、界面準位密度の増加が抑制された第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
【００１２】
また、本発明の半導体装置の第３の製造方法は、半導体基板内に設けられた素子分離領域と、前記素子分離領域にそれぞれ取り囲まれた第１の領域及び第２の領域と、前記素子分離領域に取り囲まれた第１の入出力回路領域及び第２の入出力回路領域とを備えた半導体装置の製造方法であって、前記第１の領域、前記第２の領域、前記第１の入出力回路領域、及び前記第２の入出力回路領域の上に、第１の回路用ゲート絶縁膜を形成する工程（ａ）と、前記第１の回路用ゲート絶縁膜のうち、前記第１の入出力回路領域上に設けられた部分を除去した後、前記第１の入出力回路領域上に、第１の回路用ゲート絶縁膜と膜厚が異なる第２の回路用ゲート絶縁膜を形成する工程（ｂ）と、前記工程（ｂ）の後、前記第１の回路用ゲート絶縁膜のうち前記第１の領域上に設けられた部分を除去した後、前記第１の領域上に第１の酸化膜を形成する工程（ｃ）と、前記工程（ｃ）の後、前記半導体基板にプラズマ窒化処理を行うことで、前記第１の酸化膜に窒素が導入されてなる第１のゲート絶縁膜を形成するとともに、前記第１の回路用ゲート絶縁膜及び前記第２の回路用ゲート絶縁膜上に酸窒化膜を形成する工程（ｄ）と、前記工程（ｄ）の後、前記第１の回路用ゲート絶縁膜及び前記酸窒化膜のうち、前記第２の領域上に形成された部分を除去した後、前記第２の領域上に第２の酸化膜を形成する工程（ｅ）と、前記工程（ｅ）の後、前記半導体基板にプラズマ窒化処理を行うことで、さらに窒素が導入されてなる前記第１のゲート絶縁膜と、前記第２の酸化膜に窒素が導入されてなり、前記第１のゲート絶縁膜と窒素の含有濃度が異なる第２のゲート絶縁膜とをそれぞれ形成するとともに、前記第１の入出力回路領域上に設けられ、前記第２の回路用ゲート絶縁膜、及びさらに窒素が導入されてなる前記酸窒化膜から構成される第３のゲート絶縁膜と、第２の入出力回路領域上に設けられ、前記第１の回路用ゲート絶縁膜及び前記酸窒化膜から構成され、前記第３のゲート絶縁膜と膜厚の異なる第４のゲート絶縁膜とをそれぞれ形成する工程（ｆ）とを備えている。
【００１３】
この第３の方法によれば、工程（ｃ）及び工程（ｅ）で第１の酸化膜及び第２の酸化膜をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板が直接窒化されるのを防ぐことができる。そのため、半導体基板との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み高い誘電率を有する第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができる。また、工程（ｅ）で第２の領域上に形成された酸窒化膜を一旦除去することで、第１のゲート絶縁膜の窒素濃度を第２のゲート絶縁膜よりも大きくすることができる。さらに、同一半導体基板上に設けられた第１の入出力回路領域及び第２の入出力回路領域においても、互いに膜厚の異なる第３のゲート絶縁膜及び第４のゲート絶縁膜を、第１のゲート絶縁膜及び第２のゲート絶縁膜と同時に形成することができる。従って、本発明の第３の方法を用いれば、各領域で所望の特性を有するゲート絶縁膜を作り分けることができ、ＥＯＴが小さく、界面準位密度の増加が抑制された第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
【００１４】
また、本発明の半導体装置は、半導体基板内に設けられた素子分離領域と、前記素子分離領域に取り囲まれた第１の領域及び第２の領域とを備えた半導体装置であって、前記第１の領域上に設けられ、窒素を含む第１のゲート絶縁膜と、前記第２の領域上に設けられ、前記第１のゲート絶縁膜と窒素の含有濃度及び等価酸化膜厚がそれぞれ異なる第２のゲート絶縁膜とを備えている。
【００１５】
この構成によれば、同一半導体基板上に、窒素の含有濃度及び等価酸化膜厚がそれぞれ互いに異なる第１のゲート絶縁膜及び第２のゲート絶縁膜が形成されている。ここで、例えば、第１の領域及び第２の領域がそれぞれＮ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域である場合、第２のゲート絶縁膜よりも窒素の含有濃度が高い第１のゲート絶縁膜を備えていることで、リーク電流の発生が抑制され、十分な駆動能力を有するＮ型ＭＯＳトランジスタを実現することができる。従って、本発明の半導体装置は、各素子において窒素の含有濃度及び等価酸化膜厚がそれぞれ最適なゲート絶縁膜を備えることができ、微細化されてもリーク電流が抑制され、十分な駆動能力を有する信頼性の高い半導体装置を実現することができる。
【発明の効果】
【００１６】
本発明の半導体装置及びその製造方法では、ＥＯＴが小さく、界面準位密度が抑制されたゲート絶縁膜を備え、微細化されてもリーク電流の発生が抑制され、高速で動作可能な信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００１８】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１に対して、Ｈ２Ｏ２を例えば０．１〜１５ｗｔ％含む洗浄液で洗浄することで、例えばＳｉＯ２などからなる第１の酸化膜２０２を０．４〜０．９ｎｍの膜厚で形成する。次に、図１（ｂ）に示すように、半導体基板１０１に、５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を行うことで、第１の酸化膜２０２に窒素を導入して、膜厚が０．３〜０．９ｎｍでＳｉＯＮからなる第１のゲート絶縁膜２０３を半導体基板１０１上に形成する。
【００１９】
次に、図１（ｃ）に示すように、Ｎ２Ｏを含む酸化性雰囲気下で、且つ、１〜１０Ｔｏｒｒの低圧化で、半導体基板１０１に熱処理を行うことで、第１のゲート絶縁膜２０３を酸化する。これにより、図１（ｂ）に示す工程で、第１のゲート絶縁膜２０３と半導体基板１０１との界面で発生した界面準位を低減させることができる。なお、ここでは、プラズマ酸化やＩＳＳＧ（In Situ Steam Generation）などの酸化方法を用いてもよい。
【００２０】
次に、図１（ｄ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が０．３〜２，０ｎｍでＳｉＯＮから構成される第１のゲート絶縁膜２０３を形成する。その後、微量の酸素を含む酸素雰囲気下で半導体基板１０１を熱処理する。この熱処理を行うことで、例えば、図１（ｄ）に示すプラズマ窒化処理後に第１のゲート絶縁膜２０３に未結合のまま残存するＮを安定化させたり、外部へ放出させることができる。以上の方法により、窒素が含有された第１のゲート絶縁膜２０３が形成される。
【００２１】
ここで、図２は、本実施形態及び従来の製造方法で形成されたゲート絶縁膜において、ゲート絶縁膜と半導体基板との界面部分の窒素濃度を示す図である。なお、従来の製造方法では、半導体基板を直接窒化することで、窒素が含有されたゲート絶縁膜を形成している。
【００２２】
図２に示すように、本実施形態の製造方法と従来の製造方法でそれぞれ形成されたゲート絶縁膜において、ゲート絶縁膜と半導体基板との界面における窒素濃度を比較すると、本実施形態の製造方法で形成されたゲート絶縁膜の界面での窒素濃度Ａ１は、従来の製造方法で形成されたゲート絶縁膜の界面での窒素濃度Ａ２よりも小さくなっている。一方、本実施形態の製造方法で形成されたゲート絶縁膜は、界面での窒素濃度が従来よりも小さくなっても、窒素濃度のピーク値は、従来の製造方法で形成されたゲート絶縁膜の窒素濃度のピーク値と同程度の値を示している。以上の結果より、本実施形態の製造方法を用いれば、従来の製造方法に比べて、半導体基板との界面における窒素濃度は低く、且つ、膜全体に含まれる窒素濃度は十分に高いゲート絶縁膜を形成できることが確認できた。
【００２３】
本実施形態の半導体装置の製造方法の特徴は、図１（ｂ）に示すプラズマ窒化処理の前に、図１（ａ）に示す工程で、半導体基板１０１上に第１の酸化膜２０２を形成することにある。この方法によれば、半導体基板を直接窒化する従来の方法に比べて、界面準位密度の増加を抑制しつつ、比較的高濃度で窒素を含有するゲート絶縁膜を形成することができる。その結果、本実施形態の半導体装置の製造方法を用いれば、誘電率が高く、ＥＯＴが小さく、さらには、界面準位密度が小さいゲート絶縁膜を形成することができるため、微細化されてもリーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
【００２４】
ここで、図３は、本実施形態の製造方法に係るゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ）に対するリーク電流値を示す図である。図３に示すように、本実施形態の製造方法で形成されたゲート絶縁膜では、半導体基板を直接窒化する従来の製造方法により形成されたゲート絶縁膜、及び酸化シリコン膜に比べて、リーク電流が１．５〜２桁程度小さい。
【００２５】
また、図４は、本実施形態の製造方法に係る半導体装置の電圧（Ｖ）と静電容量（Ｃ）関係（ＣＶ特性）を示す図である。図４に示すように、基板を直接窒化する従来の製造方法を用いた場合、しきい値電圧（Ｖｔ）が大幅にマイナス側にシフトするのに対して、本実施形態の半導体装置では、酸化シリコン膜を用いた場合と同等のＣＶ特性が確認された。従って、本実施形態の半導体装置の製造方法を用いれば、リーク電流の発生及びしきい値電圧の低下をそれぞれ抑えることができ、信頼性の高い半導体装置を実現することができる。
【００２６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）〜（ｇ）は、本実施形態の半導体装置の製造方法を示す断面図である。ここで、本実施形態の半導体装置の製造方法として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造方法を一例として挙げる。
【００２７】
図５（ａ）に示すように、まず、シリコンからなる半導体基板１０１内にＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域３０１を形成した後、該素子分離領域に取り囲まれたＮ型ＭＯＳトランジスタ領域１０２及びＰ型ＭＯＳトランジスタ領域１０３をそれぞれ形成する。次に、半導体基板１０１に対して、Ｈ２Ｏ２を例えば０．１〜１５ｗｔ％含む洗浄液で洗浄することで、半導体基板１０１上のうち、Ｎ型ＭＯＳトランジスタ領域１０２及びＰ型ＭＯＳトランジスタ領域１０３の上に例えばＳｉＯ２などからなる第１の酸化膜２０２を０．４〜０．９ｎｍの膜厚で形成する。
【００２８】
次に、図５（ｂ）に示すように、半導体基板１０１に、５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を行うことで、第１の酸化膜２０２に窒素を導入して膜厚が０．３〜０．９ｎｍでＳｉＯＮからなる第１のゲート絶縁膜２０３をＮ型ＭＯＳトランジスタ領域１０２及びＰ型ＭＯＳトランジスタ領域１０３上に形成する。
【００２９】
次に、図５（ｃ）に示すように、半導体基板１０１にＮ２Ｏを含む酸化性雰囲気下で、且つ、１〜１０Ｔｏｒｒの低圧化で熱処理を行うことで、第１のゲート絶縁膜２０３を酸化する。なお、ここでは、プラズマ酸化やＩＳＳＧ（In Situ Steam Generation）などの酸化方法を用いてもよい。
【００３０】
次に、図５（ｄ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が０．３〜２ｎｍでＳｉＯＮから構成される第１のゲート絶縁膜２０３をＮ型ＭＯＳトランジスタ領域１０２及びＰ型ＭＯＳトランジスタ領域１０３上に形成する。
【００３１】
続いて、図５（ｅ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて第１のゲート絶縁膜２０３のうち、Ｐ型ＭＯＳトランジスタ領域１０３上に形成された部分を選択的に除去する。次に、図５（ｆ）に示すように、Ｎ型ＭＯＳトランジスタ領域１０２上に例えば膜厚が０．３〜３ｎｍでＳｉＯ２からなる第２の酸化膜３０３を形成する。
【００３２】
次に、図５（ｇ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、第１のゲート絶縁膜２０３にさらに窒素を導入するとともに、第２の酸化膜３０３に窒素を導入してＳｉＯＮからなる第２のゲート絶縁膜３０５を形成する。その後、微量の酸素を含む酸素雰囲気下で半導体基板１０１を熱処理する。なお、第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５の物理膜厚は、例えば０．３〜２ｎｍである。
【００３３】
ここで、第１のゲート絶縁膜２０３に含まれる窒素濃度のピーク値は例えば１５〜４０ａｔｏｍ％であり、第２のゲート絶縁膜３０５の窒素濃度のピーク値は例えば５〜１０ａｔｏｍ％である。そして、第１のゲート絶縁膜２０３のＥＯＴは１〜２ｎｍであり、第２のゲート絶縁膜３０５のＥＯＴは、１．５〜３ｎｍである。
【００３４】
本実施形態の半導体装置の製造方法の特徴は、図５（ａ）及び図５（ｆ）に示す工程で、それぞれ第１の酸化膜２０２及び第２の酸化膜３０３を形成することにある。この方法によれば、図５（ｂ）及び図５（ｇ）に示すプラズマ窒化処理を行う際に、第１の酸化膜２０２及び第２の酸化膜３０３がそれぞれ形成されているため、半導体基板を直接窒化することなく、窒素を含み、高い誘電率を有する第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５を形成することができる。その結果、半導体基板を直接窒化する従来の製造方法よりも、半導体基板と各ゲート絶縁膜との界面部分に生じる界面準位密度の増加を抑制することができる。従って、本実施形態の半導体装置の製造方法を用いれば、微細化されても、リーク電流が抑制され、且つ、十分な駆動能力を有する半導体装置を実現することができる。
【００３５】
さらに、図５（ｅ）に示す工程で、Ｐ型ＭＯＳトランジスタ領域１０３上に形成された第１のゲート絶縁膜２０３を除去することで、図５（ｇ）に示す工程で窒素濃度が互いに異なる第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５をそれぞれ形成することができる。本実施形態の製造方法では、Ｎ型ＭＯＳトランジスタ領域１０２に対してプラズマ窒化処理を２回行うことで、第２のゲート絶縁膜３０５よりも窒素濃度が高く、誘電率の高い第１のゲート絶縁膜２０３を形成することができる。その結果、リーク電流が抑制され、十分な駆動能力を有するＮ型ＭＯＳトランジスタと、ＮＢＴＩ特性の劣化が抑制されたＰ型ＭＯＳトランジスタとを備えたＣＭＯＳを実現することができる。従って、本実施形態の半導体装置の製造方法を用いれば、各ＭＯＳトランジスタにおいてゲート絶縁膜を作り分けることができるため、各ＭＯＳトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を製造することが可能となる。
【００３６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）及び、図７（ａ）〜（ｅ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法では、ＣＭＯＳトランジスタと入出力回路とが同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
【００３７】
図６（ａ）に示すように、まず、シリコンからなる半導体基板１０１内にＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域３０１を形成した後、該素子分離領域３０１に取り囲まれたＮ型ＭＯＳトランジスタ領域１０２、Ｐ型ＭＯＳトランジスタ領域１０３、及び第１の入出力（Ｉ／Ｏ）回路領域１０４をそれぞれ形成する。次に、Ｎ型ＭＯＳトランジスタ領域１０２、Ｐ型ＭＯＳトランジスタ領域１０３、及び第１の入出力回路領域１０４上に、例えば膜厚が２〜１０ｎｍでＳｉＯ２からなるＩ／Ｏ用絶縁膜４０１を形成する。
【００３８】
次に、図６（ｂ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて、Ｉ／Ｏ用絶縁膜４０１のうち、Ｎ型ＭＯＳトランジスタ領域１０２上に形成された部分を選択的に除去する。
【００３９】
続いて、図６（ｃ）に示すように、半導体基板１０１に対して、Ｈ２Ｏ２を例えば０．１〜１５ｗｔ％含む洗浄液で洗浄することで、Ｎ型ＭＯＳトランジスタ領域１０２上に例えばＳｉＯ２などからなる第１の酸化膜２０２を０．４〜０．９ｎｍの膜厚で形成する。
【００４０】
次に、図６（ｄ）に示すように、半導体基板１０１に、５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を行うことで、第１の酸化膜２０２に窒素が導入されてなり、膜厚が０．３〜０．９ｎｍでＳｉＯＮからなる第１のゲート絶縁膜２０３をＮ型ＭＯＳトランジスタ領域１０２上に形成するとともに、Ｐ型ＭＯＳトランジスタ領域１０３及び第１の入出力回路領域１０４上に設けられたＩ／Ｏ用絶縁膜４０１上にＳｉＯＮからなる酸窒化膜２０３ａをそれぞれ形成する。
【００４１】
次に、図７（ａ）に示すように、半導体基板１０１にＮ２Ｏを含む酸化性雰囲気下で、且つ、１〜１０Ｔｏｒｒの低圧化で熱処理を行うことで、第１のゲート絶縁膜２０３及び酸窒化膜２０３ａを酸化する。なお、ここでは、プラズマ酸化やＩＳＳＧなどの酸化方法を用いてもよい。
【００４２】
次に、図７（ｂ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなり、膜厚が０．３〜２ｎｍでＳｉＯＮから構成される第１のゲート絶縁膜２０３をＮ型ＭＯＳトランジスタ領域１０２上に形成する。この時、Ｐ型ＭＯＳトランジスタ領域１０３及び第１の入出力回路領域１０４上に形成された酸窒化膜２０３ａにもさらに窒素が導入されてもよい。
【００４３】
続いて、図７（ｃ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて酸窒化膜２０３ａ及びＩ／Ｏ用絶縁膜４０１のうち、Ｐ型ＭＯＳトランジスタ領域１０３上に形成された部分を除去する。その後、図７（ｄ）に示すように、Ｐ型ＭＯＳトランジスタ領域１０３上に例えば膜厚が０．３〜３ｎｍでＳｉＯ２からなる第２の酸化膜３０３を形成する。
【００４４】
次に、図７（ｅ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなる第１のゲート絶縁膜２０３と、第２の酸化膜３０３に窒素が導入されてなる第２のゲート絶縁膜３０５とをそれぞれ形成するとともに、第１の入出力回路領域１０４上に、Ｉ／Ｏ用絶縁膜４０１及び酸窒化膜２０３ａから構成される第３のゲート絶縁膜３０６を形成する。
【００４５】
ここで、第１のゲート絶縁膜２０３のＥＯＴは１〜２ｎｍであり、第２のゲート絶縁膜３０５のＥＯＴは１．５〜３ｎｍである。そして、第３のゲート絶縁膜３０６のＥＯＴは２〜１０ｎｍである。
【００４６】
本実施形態の半導体装置の製造方法によれば、図６（ｃ）及び図７（ｄ）に示す工程で第１の酸化膜２０２及び第２の酸化膜３０３をそれぞれ形成することで、プラズマ窒化処理を行う際に、半導体基板１０１が直接窒化されるのを防ぐことができる。そのため、半導体基板１０１と各ゲート絶縁膜との界面部分に生じる界面準位密度の増加を抑制しつつ、窒素を含み、高い誘電率を有する第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５を形成することができる。また、第１のゲート絶縁膜２０３の窒素濃度は第２のゲート絶縁膜３０５の窒素濃度よりも大きいため、Ｎ型ＭＯＳトランジスタにおいてリーク電流を抑制できるとともに、ｐ型ＭＯＳトランジスタにおいてＮＢＴＩ特性の劣化を抑えることができる。さらに、第１の入出力回路領域１０４上に設けられた第３のゲート絶縁膜３０６の膜厚は、第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５よりも大きい。これにより、例えば入出力回路領域で高い耐圧を必要とする素子が形成されても、第３のゲート絶縁膜３０６が破壊されるのを抑制することができる。
【００４７】
従って、本実施形態の半導体装置の製造方法を用いれば、ＣＭＯＳトランジスタのゲート絶縁膜だけでなく、入出力回路領域のゲート絶縁膜も作り分けることができる。その結果、各ＭＯＳトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を製造することが可能となる。
【００４８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図８（ａ）〜（ｅ）及び図９（ａ）〜（ｆ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、本実施形態の半導体装置の製造方法として、ＣＭＯＳトランジスタと２つの入出力回路が同一半導体基板に形成された半導体装置の製造方法を一例として挙げる。
【００４９】
図８（ａ）に示すように、まず、シリコンからなる半導体基板１０１内にＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域３０１を形成した後、該素子分離領域３０１に取り囲まれたＮ型ＭＯＳトランジスタ領域１０２、Ｐ型ＭＯＳトランジスタ領域１０３、第１の入出力（Ｉ／Ｏ１）回路領域１０４、及び第２の入出力（Ｉ／Ｏ２）回路領域１０５をそれぞれ形成する。次に、Ｎ型ＭＯＳトランジスタ領域１０２、Ｐ型ＭＯＳトランジスタ領域１０３、第１の入出力回路領域１０４及び第２の入出力回路領域１０５上に、例えば膜厚が２〜１０ｎｍでＳｉＯ２からなる第１のＩ／Ｏ用絶縁膜５０１を形成する。
【００５０】
次に、図８（ｂ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて、第１のＩ／Ｏ用絶縁膜５０１のうち、第１の入出力回路領域１０４上に形成された部分を除去する。その後、図８（ｃ）に示すように、第１の入出力回路領域１０４上に、第１のＩ／Ｏ用絶縁膜５０１と膜厚の異なる第２のＩ／Ｏ用絶縁膜５０２を形成する。
【００５１】
次に、図８（ｄ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて、第１のＩ／Ｏ用絶縁膜５０１のうちＮ型ＭＯＳトランジスタ領域１０２上に形成された部分を除去する。次に、図８（ｅ）に示すように、半導体基板１０１に対して、Ｈ２Ｏ２を例えば０．１〜１５ｗｔ％含む洗浄液で洗浄することで、Ｎ型ＭＯＳトランジスタ領域１０２上に例えばＳｉＯ２などからなる第１の酸化膜２０２を０．４〜０．９ｎｍの膜厚で形成する。
【００５２】
次に、図９（ａ）に示すように、半導体基板１０１に、５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー２ｅＶ以下の高密度プラズマ窒化処理を行うことで、第１の酸化膜２０２に窒素が導入されてなり、膜厚が０．３〜０．９ｎｍでＳｉＯＮからなる第１のゲート絶縁膜２０３をＮ型ＭＯＳトランジスタ領域１０２上に形成するとともに、第１のＩ／Ｏ用絶縁膜５０１及び第２のＩ／Ｏ用絶縁膜５０２の上に、ＳｉＯＮからなる酸窒化膜２０３ａをそれぞれ形成する。
【００５３】
次に、図９（ｂ）に示すように、半導体基板１０１にＮ２Ｏを含む酸化性雰囲気下で、且つ、１〜１０Ｔｏｒｒの低圧化で熱処理を行うことで、第１のゲート絶縁膜２０３及び酸窒化膜２０３ａを酸化する。なお、ここでは、プラズマ酸化やＩＳＳＧなどの酸化方法を用いてもよい。
【００５４】
次に、図９（ｃ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、第１のゲート絶縁膜２０３にさらに窒素を導入する。この時、Ｐ型ＭＯＳトランジスタ領域１０３、第１の入出力回路領域１０４、及び第２の入出力回路領域１０５上に形成された酸窒化膜２０３ａ中にもさらに窒素が導入されてもよい。
【００５５】
続いて、図９（ｄ）に示すように、感光性有機膜からなるマスク（図示せず）を用いて、酸窒化膜２０３ａ及び第１のＩ／Ｏ用絶縁膜５０１のうち、Ｐ型ＭＯＳトランジスタ領域１０３上に形成された部分を除去する。その後、図９（ｅ）に示すように、Ｐ型ＭＯＳトランジスタ領域１０３上に例えば膜厚が０．３〜３ｎｍで、ＳｉＯ２からなる第２の酸化膜３０３を形成する。
【００５６】
次に、図９（ｆ）に示すように、半導体基板１０１に５０〜３００ｍＴｏｒｒの低圧化で、電子エネルギー１ｅＶ以下の高密度プラズマ窒化処理を再び行うことで、さらに窒素が導入されてなる第１のゲート絶縁膜２０３と、第２の酸化膜３０３に窒素が導入されてなる第２のゲート絶縁膜３０５とをそれぞれ形成するとともに、第１の入出力回路領域１０４上に設けられ、第２のＩ／Ｏ用絶縁膜５０２及び、さらに窒素が導入されてなる酸窒化膜２０３ａから構成される第３のゲート絶縁膜３０６と、第２の入出力回路領域１０５上に設けられ、第１のＩ／Ｏ用絶縁膜５０１及び、さらに窒素が導入されてなる酸窒化膜２０３ａから構成される第４のゲート絶縁膜３０７とをそれぞれ形成する。
【００５７】
ここで、第１のゲート絶縁膜２０３のＥＯＴは１〜２ｎｍであり、第２のゲート絶縁膜３０５のＥＯＴは１．５〜３ｎｍである。そして、第３のゲート絶縁膜３０６及び第４のゲート絶縁膜３０７のＥＯＴは、２〜１０ｎｍである。なお、第３のゲート絶縁膜３０６のＥＯＴ及び物理膜厚は、第４のゲート絶縁膜３０７よりも小さい。
【００５８】
本実施形態の半導体装置の製造方法によれば、上述の各実施形態の製造方法と同様にして、プラズマ窒化処理を行う際に、第１の酸化膜２０２及び第２の酸化膜３０３がそれぞれ形成されているため、半導体基板１０１を直接窒化する従来の製造方法に比べて、半導体基板１０１との界面順位密度の増加を抑制しつつ、十分な窒素濃度を有し、ＥＯＴが比較的小さい第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５を形成することができる。その結果、微細化されてもリーク電流が抑制され、高速で動作可能な半導体装置を実現することができる。
【００５９】
さらに、第１の入出力回路領域１０４及び第２の入出力回路領域１０５の上に、第１のゲート絶縁膜２０３及び第２のゲート絶縁膜３０５よりも膜厚の大きく、且つ、互いに膜厚の異なる第３のゲート絶縁膜３０６及び第４のゲート絶縁膜３０７を形成できる。その結果、本実施形態の製造方法を用いると、入出力回路領域において、高電圧が印加される高電圧系回路の素子とそれ以外の低電圧系回路の素子を作製する場合でも、各素子に互いに膜厚が異なるゲート絶縁膜を形成することができる。従って、本実施形態の半導体装置の製造方法を用いると、ＣＭＯＳトランジスタのゲート絶縁膜だけでなく、入出力回路領域においても、ゲート絶縁膜を作り分けすることができるので、各ＭＯＳトランジスタの所望の特性を満足し、微細化されてもリーク電流が抑制され、高速に動作可能な信頼性の高い半導体装置を実現することができる。
【００６０】
なお、本実施形態の半導体装置の製造方法では、第３のゲート絶縁膜が第４のゲート絶縁膜よりも小さい場合を説明したが、これに限定されるものではない。
【産業上の利用可能性】
【００６１】
本発明の半導体装置及びその製造方法は、ＣＭＯＳ等の半導体装置の微細化に有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施形態に係るゲート絶縁膜において、半導体基板との界面部分の窒素濃度を示す図である。
【図３】第１の実施形態に係るゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ）に対するリーク電流値を示す図である。
【図４】第１の実施形態に係る半導体装置のＣＶ特性を示す図である。
【図５】（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｅ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｅ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）、（ｂ）は、従来のゲート絶縁膜の形成方法を示す断面図である。
【符号の説明】
【００６３】
１０１      半導体基板 
１０２      Ｎ型ＭＯＳトランジスタ領域 
１０３      Ｐ型ＭＯＳトランジスタ領域 
１０４      第１の入出力回路領域 
１０５      第２の入出力回路領域 
２０２      第１の酸化膜 
２０３      第１のゲート絶縁膜 
２０３ａ    酸窒化膜 
３０１      素子分離領域 
３０３      第２の酸化膜 
３０５      第２のゲート絶縁膜 
３０６      第３のゲート絶縁膜 
３０７      第４のゲート絶縁膜 
４０１      Ｉ／Ｏ用絶縁膜 
５０１      第１のＩ／Ｏ用絶縁膜 
５０２      第２のＩ／Ｏ用絶縁膜 
【図１】
2009252842.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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