(57)【要約】      （修正有）【課題】ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、配線層を下から第１の共通配線層１０１ａ、カスタマイズ層１０２、第２の共通配線層１０１ｂの３層構造とした。第２の共通配線層１０１ｂには、外部から電源が供給される電源パッド１ａと接続される内部電源ラインが形成されている。内部電源ラインは、電源パッド１ａと同一層に形成されるとともに、汎用ロジックセルにより構成される内部回路領域１０にまで延在している。【選択図】図２
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【特許請求の範囲】
【請求項１】
ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第１の共通配線層と、
前記第１の共通配線層よりも上層に設けられ、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第２の共通配線層と、
前記第１の共通配線層と前記第２の共通配線層の間に設けられ、ユーザ回路を構成するカスタマイズ層とを備え、
前記第１の共通配線層、前記第２の共通配線層及び前記カスタマイズ層において汎用ロジックセルの配線を行なう半導体集積回路装置であって、
前記第２の共通配線層には、外部から電源が供給される電源パッドと接続される電源配線が形成され、
当該電源配線は、前記電源パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在している半導体集積回路装置。
【請求項２】
前記電源配線は、前記第２の共通配線層の最上層に形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記電源配線は、前記内部回路領域においてビアを介して内部回路に接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記半導体集積回路装置はチップにより構成され、当該チップの少なくとも一辺の周辺領域に入出力用パッドが設けられ、当該入出力用パッドが設けられた辺とは異なる辺の周辺領域に前記電源パッドが設けられていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記チップの二辺の周辺領域に入出力用パッドが設けられ、その他の二辺に前記電源パッドが設けられていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記半導体集積回路装置はチップにより構成され、前記電源配線は、対向する二辺のそれぞれに設けられた電源パッド間を連結するように接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記第２の共通配線層には、グランド用パッドと接続されるグランド配線が形成され、当該グランド配線は、前記グランド用パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在していることを特徴とする請求項１記載の半導体集積回路装置。
【請求項８】
前記半導体集積回路装置はチップにより構成され、前記電源パッドは前記チップの一辺の周辺領域に設けられ、前記グランド用パッドは前記電源パッドが設けられた辺に対向する辺の周辺領域に設けられ、
前記電源配線及び前記グランド配線は、それぞれ櫛歯形状を有し、櫛歯部分において当該電源配線と前記グランド配線とが交互に配置されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記第１の共通配線層の配線幅は、前記第２の共通配線層の配線幅よりも狭いことを特徴とする請求項１乃至８いずれかに記載の半導体集積回路装置。
【請求項１０】
前記第１の共通配線層の配線幅は、前記第２の共通配線層の配線幅の半分以下であることを特徴とする請求項９記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、より詳しくは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、ユーザ回路を構成するカスタマイズ層を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来より、半導体集積回路装置を開発する様々な手法が提案されているが、その中にストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）と呼ばれる技術がある。ストラクチャードＡＳＩＣでは、ユーザ回路に依存せずに複数の品種にわたって共通の共通配線層と、共通配線層の上に設けられたユーザ回路を構成するカスタマイズ層を備えている。そして、共通配線層とその下層の基本素子層（トランジスタ層）によって、複数の機能セルを予め構成しておき、これらの機能セルをカスタマイズ層によって配線することによってユーザ回路を実現している。
【０００３】
この技術によれば、共通配線層を形成するためのマスクは共通化できるため、開発費を低減できるという利点がある。また、ユーザの要求とは無関係に、予め機能セルを共通配線層によって構成することができるため、開発期間を短くすることができるという利点もある。
【０００４】
ストラクチャードＡＳＩＣをはじめとするマスタスライス方式の半導体集積回路装置（以下、単に「半導体装置」と呼ぶ場合もある）の一例について説明する。図６に当該半導体装置の上面図を示し、図７に図６のＡ−Ａ'断面における断面図を示す。図に示されるように、半導体チップ１００の４辺に亘る周辺領域には、複数のパッド１が形成されている。パッド１の内側に入出力バッファ領域２０が設けられ、その内側にはさらに内部回路領域１０が設けられている。パッド１と同層に入出力バッファ用周回電源ライン２が形成されている。この入出力バッファ用周回電源ライン２は、入出力バッファ領域２０に形成されている。入出力バッファ領域２０には、入出力（ＩＯ）スロットと呼ばれる基本セルを並べた構成を形成している。入出力バッファ用周回電源ライン２は、これらすべてのＩＯスロットに対して均一に電源供給する役割を持つ。
【０００５】
また、内部回路領域１０には、内部回路が形成されている。共通配線層１０１の上にカスタマイズ層１０２が形成されている。
【特許文献１】特開２００２−２９９４５２号公報
【特許文献２】特開平５−４８０５４号公報
【特許文献３】特許第３６２６０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
電源配線に関しては、パッド１と同層の入出力バッファ領域２０に入出力バッファ用周回電源ライン２が設けられ、共通配線層１０１の内部回路領域１０に内部電源ライン４１〜４４が設けられている。内部電源ライン４１〜４４は、チップ１００の周辺領域においてビアを介してパッド１と電気的に接続されている。
【０００７】
ここで、内部電源ラインは、カスタマイズ層１０２に設けることも可能であるが、ユーザに対してより多くの配線チャネル、即ちユーザが配線可能な領域を確保するために、共通配線層１０１に設けられるのが一般的である。しかしながら、共通配線層１０１においても内部ブロック内配線、マクロ内配線、埋め込みクロック配線や埋め込みテスト回路配線を配線する必要があるため、十分な幅で十分な数の内部電源ラインを共通配線層１０１に設けることは困難である。特に半導体装置の高性能化及び高集積化に伴って、消費電力が大きくなり、内部電源ラインを十分に確保する要請が高まっている現状では、この問題は無視できない。さらに、シグナルインテグリティの観点からも内部電源ラインを適切に配置することが求められている。
【０００８】
また、図６、７に示されるように、内部電源ライン４１〜４４は、チップ１００の周辺領域においてビアを介してパッド１と電気的に接続されているので、十分な内部電源ラインを内部回路領域の全域に亘って形成することは、より困難であった。
【０００９】
例えば、特許文献１及び特許文献２においてもチップの入出力バッファ領域の最上層に入出力バッファ用周回電源ラインが形成されているため、内部電源パターンは、入出力バッファ用周回電源ラインよりも下位層のメタルを経由して形成される。このように、下位層のメタルを経由してパッドと内部電源パターンを接続すると、当該下位層のメタルを設けた領域ではＩＯスロットと接続することが困難となる。例えば、１（Ｗ）当たり２０本の電源パッド（例えば、内部電源（ＶＤＤ）用パッド２０本及びグランド（ＧＮＤ）用パッド２０本）が必要な場合、４０本のＩＯスロットが無駄となる。
【課題を解決するための手段】
【００１０】
このような課題を解決するために、本発明にかかる半導体集積回路装置は、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第１の共通配線層と、前記第１の共通配線層よりも上層に設けられ、ユーザ回路に依存せずに複数の品種にわたって共通の構造を有する第２の共通配線層と、前記第１の共通配線層と前記第２の共通配線層の間に設けられ、ユーザ回路を構成するカスタマイズ層とを備え、前記第１の共通配線層、前記第２の共通配線層及び前記カスタマイズ層において汎用ロジックセルの配線を行なう半導体集積回路装置であって、前記第２の共通配線層には、外部から電源が供給される電源パッドと接続される電源配線が形成され、当該電源配線は、前記電源パッドと同一層に形成されるとともに、前記汎用ロジックセルにより構成される内部回路領域にまで延在している構成を採用した。このような構成によれば、内部回路に対して電源供給する電源配線を、カスタマイズ層よりも上層に設けられた共通配線層であって、電源パッドと同一層に形成し、そして内部回路領域まで延在させたため、ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することができる。
【発明の効果】
【００１１】
本発明によれば、共通配線とカスタマイズ層を有する半導体集積回路装置において、内部回路に対して電源供給する電源配線を、カスタマイズ層よりも上層に設けられた共通配線層であって、電源パッドと同一層に形成し、そして内部回路領域まで延在させたため、ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することが可能な半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
発明の実施の形態１．
本発明の実施の形態１にかかる半導体装置の構成を図１及び図２を用いて説明する。図１は当該半導体装置の上面図であり、図２は図１のＡ−Ａ'断面における断面図である。図に示されるように、半導体チップ１００の４辺に亘る周辺領域には、複数のパッド１が形成されている。パッド１は、電源パッド１ａと入出力用パッド１ｂがある。電源パッド１ａは、ワイヤボンディングにより外部端子と接続され、外部からワイヤを介して電源が供給される。パッド１の内側に入出力バッファ領域２０が設けられ、その内側にはさらに内部回路領域１０が設けられている。
【００１３】
入出力バッファ用周回電源ライン２は、入出力バッファ領域２０に形成されている。入出力バッファ領域２０には、入出力（ＩＯ）スロットと呼ばれる基本セルを並べた構成が形成されている。入出力バッファ用周回電源ライン２は、これらすべてのＩＯスロットに対して均一に電源供給する役割を持つ。本実施の形態にかかる半導体装置において、入出力バッファ用周回電源ライン２は、最上層ではなく、カスタマイズ層１０２に設けられている。これにより、電源パッド１ａと後述する内部電源ラインを同層に形成することができる。内部領域１０には、内部回路が形成されている。
【００１４】
本発明にかかる半導体装置は、トランジスタ等の基本素子が形成された基本素子層（図示せず）の上に共通配線層１０１及びカスタマイズ層１０２が形成されている、いわゆるストラクチャードＡＳＩＣである。このストラクチャードＡＳＩＣは、プラットフォームＡＳＩＣと呼ばれる場合もある。
【００１５】
本例にかかる半導体装置では、基本素子層（図示せず）の上に共通配線層１０１ａが形成され、その上にカスタマイズ層１０２が形成されている。さらに、カスタマイズ層１０２の上に共通配線層１０１ｂが形成されている。かかる基本素子層と共通配線層１０１は、一般に下地層と呼ばれ、ユーザ回路構成に依存しないため予め設計することができる。
【００１６】
共通配線層１０１ａ，ｂは、共用マスクを用いて形成され、ユーザ回路に依存せずに複数の品種にわたって共通のメタル配線層である。共通配線層１０１ａは、例えば、３層より構成され、共通配線層１０１ｂは２層により構成される。共通配線層１０１ｂによって、例えばクロック配線、テスト回路が形成される。
【００１７】
共通配線層１０１ａの配線幅は、共通配線層１０１ｂの配線幅よりも狭い。例えば、共通配線層１０１ａの配線幅は、共通配線層１０１ｂの配線幅の半分以下である。本実施の形態にかかる共通配線層１０１ａの配線幅は５〜１０μｍ、配線厚さは０．４〜０．５μｍであり、共通配線層１０１ｂの配線幅は５０〜１００μｍ、配線厚さは１．０〜１．６μｍである。
【００１８】
本例にかかる共通配線層１０１ｂは、配線層のうち、最上層を含む層に設けられている。そして、共通配線層１０１ｂの最上層には、内部電源ライン３ａ，３ｂが形成されている。内部電源ライン３ａ，３ｂは、電源パッド１ａと同層に設けられ、この電源パッド１ａと電気的に接続されている。ここで、電源パッド１ａには、その表面にＡｌ等の被覆層が形成される場合があるが、この場合も、本明細書では、内部電源ライン３ａ，３ｂは電源パッド１ａと同層であるとする。内部電源ライン３ａ，３ｂは、内部回路領域１０まで延在している。特に図１に示す内部電源ライン３ａ，３ｂは、チップ１００において対向する２辺のそれぞれに設けられたパッド１ａ間を連結するように接続している。
【００１９】
内部電源ライン３ａ，３ｂと、内部回路領域１０の内部回路とは、内部回路領域１０における任意の位置においてビアを介して接続される。
【００２０】
内部電源ライン４ａ，４ｂは、共通配線層１０１ａに形成される。この内部電源ライン４ａ，４ｂは、内部電源ライン３ａ，３ｂとは異なり、入出力バッファ領域２０よりも外側の周辺領域においてビアを介して電源パッド１ａと接続される。内部電源ライン４ａ，４ｂにより内部回路に供給される電源電圧は、入出力バッファ用周回電源ライン２によりＩＯスロットに供給される電源電圧よりも低い。
【００２１】
かかる基本素子層と共通配線層１０１からなる下地層によって内部回路領域１０に複数の機能セルが予め形成される。機能セルは、汎用ロジックセルを含む。複数の機能セルが内部回路領域１０において行と列のマトリクス状（アレイ状）に配置されている。
【００２２】
カスタマイズ層１０２は、個別マスクを用いて形成され、ユーザ回路を構成するためのメタル配線層である。共通配線層１０１の最上層には機能セルのノードが形成されており、これらのノード間をカスタマイズ層１０２によって接続することによってユーザ回路を構成する。カスタマイズ層１０２は、例えば、２層により構成される。
【００２３】
このように、本実施の形態１にかかる半導体装置では、内部電源ライン３ａ，３ｂを、カスタマイズ層１０２よりも上層の共通配線層１０１ｂ内の、電源パッド１ａと同一層に形成し、そして内部回路領域１０まで延在させたため、ＩＯスロットを無駄にすることなく、内部回路に対して電源供給することができる。
【００２４】
さらに、内部電源ライン３ａ，３ｂは、対向する辺の周辺に位置する電源パッド１ａを連結するように接続されているため、内部回路との接続配線長を短くすることができる。
【００２５】
ここで、図３及び図４を用いて、本発明が適用される半導体装置の構成例について説明しておく。図３は当該半導体装置の平面図であり、図４は図３における線Ｘ−Ｘ'に沿った断面図である。図３、図４に示される半導体装置は、上述の基本素子層上に共通配線層１０１ａが設けられた状態を示すものであり、カスタマイズ層及び共通配線層１０１ｂを形成する前段階の下地層のみを有する。
【００２６】
図４に示されるように、基板１４上にノード６、出力端子７、電源線８、接地線９、コンタクト１２、ゲートコンタクト１３、共通配線層１５、ゲートポリシリコン１９、ビア２０、コンタクト２２、配線２３が配置され、形成されている。
【００２７】
図４に示されるように、基板１４にＮ型拡散層１１とＰ型拡散層１０が形成される。Ｐ型拡散層１０の周りにはＮウェル１７が形成される。基板１４上には絶縁膜１６が形成されている。また、Ｎ型拡散層１１とＰ型拡散層１０の上面には、配線２３と接続されたコンタクト２２が形成されている。Ｎ型拡散層１１、コンタクト２２及び配線２３によってノード６が構成され、また、Ｐ型拡散層１０、コンタクト２２及び配線２３によってもノード６が構成される。
【００２８】
図４において符号１５で示す層が共通配線層１０１ａであり、電源線８、接地線９、ノード６、コンタクト２２や配線２３が形成されている。特にノード６は、共通配線層１０１ａの最上層に設けられて、カスタマイズ層に設けられた配線と接続されるが、全てのノード６がカスタマイズ層の配線と接続されるのではなく、ユーザ回路を構成するために必要なノード６のみが接続される。その意味において、ストラクチャードＡＳＩＣでは共通配線層１０１ａに結果としてカスタマイズ層と接続されない余分なノード６が設けられている。図５において符号１８で示す層が下地層である。
【００２９】
発明の実施の形態２．
本実施の形態２にかかる半導体装置は、発明の実施の形態１にかかる半導体装置と配線パターンが異なる。図５に本実施の形態２にかかる半導体装置の上面図を示す。図に示されるように、本実施の形態２にかかる半導体装置では、チップ１００の対向する２辺（図上では上下の２辺）に電源パッド１ａを配列し、残りの対向２辺（図上では左右の２辺）に入出力用パッド１ｂを配列した。電源パッド１ａを配列した辺には入出力バッファを設けていない。
【００３０】
電源パッド１ａを設けた一辺には櫛歯形状の内部電源ライン３ｃ（電源線）が設けられ、対向する一辺には同じく櫛歯形状の内部電源ライン３ｄ（接地線）が設けられている。内部電源ライン３ｃ，３ｄはそれぞれ一方向に配列された電源パッド１ａを互いに連結するように、その配列方向に延在した直線状の配線パターンから、当該配列方向に対して垂直な方向（即ち、チップ１００の内側方向）に複数の直線状の配線パターンが互いに平行に延出している。そして、反対側の辺から延出した配線パターンが一つおきになるよう配置している。このような配線パターンでは、電源線である内部電源ライン３ｃと、接地線である内部電源ライン３ｄとが平行にかつ交互に配列されるため、内部回路領域の任意の位置において配線長を長くすることなく電源供給を得ることができる。
【００３１】
入出力バッファ領域２０では、対向辺の電源パッド１ａを直線状に連結する入出力バッファ用電源ライン２ａ（電源線）と入出力バッファ用電源ライン２ｂ（接地線）とが設けられている。
【００３２】
このように、本実施の形態２では、入出力バッファ領域２０をチップの２辺に配置し、残りの２辺は電源パッドを配置するようにしたため、回路の消費電力に応じて追加する電源ピンを不要とすることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明にかかる半導体集積回路装置の上面図である。
【図２】本発明にかかる半導体集積回路装置の断面図である。
【図３】本発明にかかる半導体集積回路装置の構造を示す平面図である。
【図４】本発明にかかる半導体集積回路装置の構造を示す断面図である。
【図５】本発明にかかる半導体集積回路装置の上面図である。
【図６】従来の半導体集積回路装置の上面図である。
【図７】従来の半導体集積回路装置の断面図である。
【符号の説明】
【００３４】
１  パッド
２  入出力バッファ用周回電源ライン
３  内部電源ライン
４  内部電源ライン
５  配線
１０１ａ，１０１ｂ  共通配線層
１０２  カスタマイズ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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