(57)【要約】【課題】バースト信号による受信データのパターンに依存することなく、受信データの同期状態を判定して受信データを再生するビット同期回路を得ること。【解決手段】連続クロック発生回路が回路内で用いる装置内基準クロックＣＬＫを生成し、Ｇａｔｅ信号生成部１４１がバースト信号による受信データに同期したＧａｔｅ信号を抽出し、Ｇａｔｅ付き位相発振器１４２がＧａｔｅ信号に位相同期して受信データのビット幅をＮ（１＜Ｎ，Ｎは自然数）分割したＮ位相のクロックを分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを生成し、同期状態判定部１４６が分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを装置内基準クロックＣＬＫを分周した分周クロックＣＫ１でラッチした結果に基づいて受信データの同期状態を判定する。【選択図】        図３
2009159114.tif 000002
【特許請求の範囲】
【請求項１】
バースト信号による受信データをサンプリングして再生するビット同期回路において、
回路内で用いる基準クロックを生成する連続クロック発生回路と、
前記受信データに同期したＧａｔｅ信号を抽出するＧａｔｅ信号生成部と、
前記Ｇａｔｅ信号生成部によって抽出されたＧａｔｅ信号に位相同期して該受信データのビット幅をＮ（１＜Ｎ，Ｎは自然数）分割したＮ位相のクロックを生成するＧａｔｅ付き位相発振器と、
前記Ｇａｔｅ付き位相発振器が生成したＮ位相のクロックを前記連続クロック発生回路によって生成された基準クロックでラッチした結果に基づいて前記受信データの同期状態を判定する同期状態判定部と、
を備え、
前記同期状態判定部の判定結果に基づいて前記受信データを再生すること、
を特徴とするビット同期回路。
【請求項２】
前記連続クロック発生回路によって生成された基準クロックの位相が１／Ｎずつ異なる多相クロックを生成する多相クロック生成部と、
前記多相クロック生成部によって生成された多相クロックを用いて前記受信データをサンプリングする多相データサンプリング部と、
前記多相データサンプリング部によってサンプリングされたサンプリングデータを前記連続クロック発生回路によって生成された基準クロックに同期した位相同期データとして出力する連続クロック同期回路と、
前記同期状態判定部の判定結果が同期状態であることを示した後に、前記位相同期データの中から前記受信データに対して最も位相余裕のある位相同期データを選択して再生データとして出力する最適位相選択部と、
をさらに備えることを特徴とする請求項１に記載のビット同期回路。
【請求項３】
前記Ｇａｔｅ付き位相発振器によって生成されたＮ位相のクロックを用いて前記受信データをサンプリングする多相データサンプリング部と、
前記多相データサンプリング部によってサンプリングされた受信データを前記Ｇａｔｅ付き位相発振器によって生成されたＮ位相のクロックによって保持し、保持したデータを前記連続クロック発生回路によって生成された基準クロックに同期した位相同期データとして出力するバッファを有する連続クロック同期回路と、
前記位相同期データの中から前記受信データに対して最も位相余裕のある位相同期データを選択して再生データとして出力する最適位相選択部と、
をさらに備え、
前記連続クロック同期回路は、
前記同期状態判定部の判定結果が同期状態であることを示した時に、前記バッファを初期化すること、
を特徴とする請求項１に記載のビット同期回路。
【請求項４】
前記同期状態判定部は、
前記連続クロック発生回路によって生成された基準クロックの立上りまたは立下りで前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックをラッチし、ラッチ結果の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定すること、
を特徴とする請求項１〜３のいずれか一つに記載のビット同期回路。
【請求項５】
前記同期状態判定部は、
前記連続クロック発生回路によって生成された基準クロックの立上りおよび立下りで前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックをラッチし、ラッチ結果のうち位相がπずれた前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックのラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定すること、
を特徴とする請求項１〜３のいずれか一つに記載のビット同期回路。
【請求項６】
前記同期状態判定部は、
前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックの倍の周波数となる基準クロックの立上りまたは立下りで前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックをラッチし、ラッチ結果のうち位相がπずれた前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックのラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定すること、
を特徴とする請求項１〜３のいずれか一つに記載のビット同期回路。
【請求項７】
前記同期状態判定部は、
前記連続クロック発生回路によって生成された基準クロックの立上りまたは立下りと、前記基準クロックと位相が異なるクロックの立上りまたは立下りで前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックをラッチし、ラッチ結果のうち位相がπずれた前記Ｇａｔｅ付き位相発振器が生成した２相以上のクロックのラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定すること、
を特徴とする請求項１〜３のいずれか一つに記載のビット同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト信号による受信データをサンプリングして再生するビット同期回路に関するものである。
【背景技術】
【０００２】
親局装置（ＯＬＴ：Optical  Line  Terminal）と複数の加入者装置（ＯＮＵ：Optical  Network  Unit）とが光ファイバで接続されたＰＯＮ（Passive  Optical  Networks）システムのようなポイント対マルチポイント通信システムでは、親局装置と複数の加入者装置間で、距離や伝送路の条件が異なる。そのため、親局装置側で受信する信号が重なることのないように、少なくとも加入者装置から親局装置への通信には、間欠的な信号であるバースト信号が用いられる。
【０００３】
親局装置宛てに上り伝送方向のデータを送信する場合、各加入者装置は、他の加入者装置からの上り伝送方向のデータと自装置が送信する上り伝送方向のデータとが衝突しないようにタイミングを調整してバースト的に上り伝送方向のデータを送信する。
【０００４】
連続的な信号の場合、データを受信する親局装置は、ＰＬＬ（Phase  Locked  Loop）回路等を用いて受信データのリタイミングを行うことができる。しかしながら、ＰＯＮシステムでは、上述したように上り伝送方向のデータは連続的な信号ではなく、バースト的な信号であり、また、各加入者装置と親局装置とを接続する光ファイバの長さは異なるため、親局装置に到達する信号のビット位置の位相および光信号レベルは、加入者装置ごとに異なる。
【０００５】
そのため、親局装置は、バースト信号であるデータを受信するたびに、受信データの先頭に付加されたプリアンブル期間内に当該データのビット同期を確立して後続のデリミタパターンによりペイロード領域を識別し、デリミタ同期後のデータ信号を基に受信データの処理を行う。
【０００６】
上述したビット同期回路の代表的な技術として、たとえば、ＰＬＬ（Phase  Locked  Loop）によって受信データからタイミングクロックを抽出し、抽出したタイミングクロックに基づいて受信データをラッチするタイミングクロック抽出方式、受信データから位相の異なる複数のデータ列を生成し、装置内基準クロックに対して最も位相余裕のあるデータ列を選択してデータ処理を行う最適位相データ選択方式、装置内基準クロックから位相の異なる複数の内部クロックを生成して、受信データの位相に対して最も位相余裕のある内部クロックを選択してデータ処理を行う最適位相クロック選択方式などが知られている。
【０００７】
最適位相データ選択方式を用いたビット同期回路では、受信データを装置内基準クロックの１／ｎ（ｎは自然数）周期ずつ位相をずらしたｎ相のデータ列にサンプリングする。サンプリングしたｎ相のサンプリングデータ列のうち受信データに対して最も位相余裕のある最適位相データ列を選択し、選択した最適位相データ列を装置内基準クロックに同期してラッチし、リタイミングされたデータ列として出力する（たとえば、特許文献１、特許文献２参照）。
【０００８】
最適位相クロック選択方式を用いたビット同期回路は、受信データと同一周波数をもつ装置内基準クロックから１／ｎ周期ずつ位相の異なるｎ相のクロックを生成し、生成したｎ相のクロックで受信データをラッチしてサンプリングし、サンプリングしたｎ相のサンプリングデータ列のうち受信データに対して最も位相余裕のある最適位相クロックを選択し、この最適位相クロックにしたがって受信データを再生する(たとえば、特許文献３〜６参照）。
【０００９】
タイミングクロック抽出方式によるビット同期回路は、バーストデータ毎に長いプリアンブル区間を必要とするため、毎秒ギガビット以上の高速伝送を行うＰＯＮシステムにおいては、実質的な伝送速度の低下を招いてしまう。したがって、高速ビット同期を実現するには特許文献１、２に記載の最適位相データ選択方式を用いたビット同期回路、または特許文献３〜６に記載の最適位相クロック選択方式をもちいたビット同期回路が有望となる。
【００１０】
たとえば、ＩＴＵ−Ｔ勧告Ｇ．９８４やＩＥＥＥ勧告８０２．３ａｈで標準化が行われたＰＯＮシステムでは、加入者装置から親局装置に伝送する上り伝送方向のデータが可変長のバーストデータであり、最大バースト長もそれまでの数μｓより遥かに長い１ｍｓ程度にまで拡張されている。実効的な伝送効率を考慮すると、今後さらに高速なシステムが導入された場合（たとえばＩＥＥＥで標準化が進められている１０Ｇ−ＰＯＮシステムなど）、バースト長が短くなる可能性は非常に低い。
【００１１】
上記特許文献１、２に記載された最適位相データ選択方式によるビット同期回路、または上記特許文献３〜６に記載された最適位相クロック選択方式によるビット同期回路では、プリアンブルの受信期間中にいったん最適位相が決まると、バーストデータの受信期間中は最適位相データ、または最適位相クロックを変更することなく、受信データのビット同期を行っている。しかしながら、バーストデータ長が拡張されたシステムではビット同期回路に最適位相データ選択方式または最適位相クロック選択方式をそのまま適用した場合、プリアンブル領域で決定した最適位相データまたは最適位相クロックが、ペイロード領域で発生する位相変動や周波数非同期によって最適位相から外れる可能性がある。この場合、プリアンブル領域で決定した最適位相データ又は最適位相クロックに基づくリタイミングデータが不定になり、出力データにビットエラーが発生してしまうという問題があった。
【００１２】
このような問題を改善するために、受信バースト信号の全領域に渡る位相追従機能を備えたビット同期回路に関する技術が考えられている（たとえば、特許文献７参照）。
【００１３】
特許文献７に記載のビット同期回路によれば、受信バーストデータを互いに位相の異なる多相のデータ列にサンプリング変換し、サンプリング変換した多相のサンプリングデータ列から基準クロックに対して最も位相余裕のある最適位相データ列を検出し、検出した最適位相データ列を示す制御信号を発生し、発生した制御信号が示す最適位相データ列を選択的に出力する。最適位相データ列を示す制御信号は、同一バースト信号の受信期間中に最適位相データ列の検出動作の繰り返しに応じて出力され、選択的に出力される最適位相データ列は動的に切り替えられる。
【００１４】
【特許文献１】特開平９−１６２８５３号公報
【特許文献２】特開平９−３６８４９号公報
【特許文献３】特開平７−１９３５６２号公報
【特許文献４】特開平９−１８１７１３号公報
【特許文献５】特開平１０−２４７９０３号公報
【特許文献６】特開平１１−３０８２０４号公報
【特許文献７】特開２００５−１２３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、伝送速度の高速化を実現するには、ビット同期の高速化が必要不可欠であり、最適位相データ列を示す制御信号発生の高速化と高信頼化が望まれる。ＰＯＮシステムで親局装置が受信する光信号は、送信元によって光信号の受信レベルが異なるため、光電気変換部のＡＴＣ（Automatic  Threshold  Control）機能によって受信バーストデータ毎に識別再生されている。しかしながら、受光レベルの低いバーストデータに対して最適なＡＴＣ閾値を設定するためには、ガードタイム期間に設定するオフセット閾値の値をできるだけ小さくする必要があるが、オフセット閾値を小さくすればするほど、光電気変換部がノイズに対してセンシティブになるため、ビット同期回路に誤った信号が入力され、ビット同期回路が誤作動する可能性がある。
【００１６】
上記特許文献１、２、７に記載の最適位相データ選択方式を用いた従来のビット同期回路や、上記特許文献３〜６に記載の最適位相クロック選択方式を用いた従来のビット同期回路は、多相化した受信データの立上りまたは立下りの変化点を検出し、入力信号の位相に最も近いものを選択するようにしている。しかしながら、上記特許文献１、２、７に記載の最適位相データ選択方式を用いた従来のビット同期回路や、上記特許文献３〜６に記載の最適位相クロック選択方式を用いた従来のビット同期回路では、雑音などの影響によってプリアンブルの最後で誤ったクロックを選択した場合、受信バースト信号のデータ部分で識別誤りが生じてしまうという問題があった。また、最適位相選択がプリアンブルのみで行われる場合には、対象としているバースト全体に識別誤りが生じる可能性があるという問題もあった。
【００１７】
このような問題を解決するために、バースト信号と固定パターンとの比較一致や、クロックの立上りまたは立下りの変化点検出を複数回繰り返す保護回路を用い、その保護回路の出力結果から多数決処理や平均値処理によって最適位相を選択する方法も考えられている。しかしながら、安定性を高めるために保護回路の段数を多くすると、長いプリアンブルが必要となり、結果として高速同期ができなくなるといった新たな問題が生じてしまう。
【００１８】
本発明は、上記に鑑みてなされたものであって、バースト信号による受信データのパターンに依存することなく、受信データの同期状態を判定して受信データを再生するビット同期回路を得ることを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するために、本発明は、バースト信号による受信データをサンプリングして再生するビット同期回路において、回路内で用いる基準クロックを生成する連続クロック発生回路と、前記受信データに同期したＧａｔｅ信号を抽出するＧａｔｅ信号生成部と、前記Ｇａｔｅ信号生成部によって抽出されたＧａｔｅ信号に位相同期して該受信データのビット幅をＮ（１＜Ｎ，Ｎは自然数）分割したＮ位相のクロックを生成するＧａｔｅ付き位相発振器と、前記Ｇａｔｅ付き位相発振器が生成したＮ位相のクロックを前記連続クロック発生回路によって生成された基準クロックでラッチした結果に基づいて前記受信データの同期状態を判定する同期状態判定部と、を備え、前記同期状態判定部の判定結果に基づいて前記受信データを再生すること、を特徴とする。
【発明の効果】
【００２０】
この発明によれば、連続クロック発生回路が回路内で用いる基準クロックを生成し、Ｇａｔｅ信号生成部がバースト信号による受信データに同期したＧａｔｅ信号を抽出し、Ｇａｔｅ付き位相発振器がＧａｔｅ信号に位相同期して受信データのビット幅をＮ（１＜Ｎ，Ｎは自然数）分割したＮ位相のクロックを生成し、同期状態判定部がＮ位相のクロックを基準クロックでラッチした結果に基づいて受信データの同期状態を判定し、同期状態判定部の判定結果に基づいて受信データを再生するようにしているため、バースト信号による受信データのパターンに依存することなく、受信データの同期状態を判定して受信データを再生するビット同期回路を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明にかかるビット同期回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
実施の形態１．
図１〜図６を用いてこの発明の実施の形態１を説明する。図１は、この発明におけるビット同期回路が適用されるポイント対マルチポイント通信システムの１つであるＰＯＮ（Passive  Optical  Networks）システムの構成を示す図である。図１において、ＰＯＮシステムは、親局装置（ＯＬＴ：Optical  Line  Terminal）１と、１〜複数台（この場合は３台）の加入者装置（ＯＮＵ：Optical  Network  Unit）２−１〜２−３と、親局装置１と加入者装置２−１〜２−３とを接続する光伝送媒体としての光ファイバ３および光カプラ４とで構成される。
【００２３】
加入者装置２−１〜２−３は、親局装置１宛て（上り伝送方向）にデータを送信する場合、他の加入者装置２−１〜２−３が送信する上り伝送方向のデータと自装置が送信する上り伝送方向のデータとが衝突しないようにタイミングを調整してバーストにデータを送信する。加入者装置２−１〜２−３がデータを送信するデータフレームは、親局装置１が当該データ信号に対する同期を確立するためのプリアンブルと、ペイロード領域を識別するためのデリミタパターンと、データが設定されるペイロード領域とで構成される。
【００２４】
親局装置１は、ビット同期回路を備え、加入者装置２−１〜２−３が送信した上り伝送方向のデータフレームを受信し、受信したデータフレーム（以下、受信データという）の先頭のプリアンブルによって受信データのビット同期を確立し、プリアンブルに後続するデリミタパターンによりペイロード領域を識別してペイロード領域のデータに対して受信データ処理を行う。
【００２５】
図２は、この発明におけるビット同期回路の実施の形態１の構成を示すブロック図である。図２において、ビット同期回路は、連続クロック発生回路１０、ＰＬＬ（Phase  Locked  Loop）１１、多相クロック生成部１２、１/Ｎ分周器１３、リセット信号生成部１４、多相データサンプリング部１５、連続クロック同期回路１６、および最適位相選択部１７を備えている。
【００２６】
連続クロック発生回路１０は、親局装置１で用いる連続したクロックである装置内基準クロックＣＬＫを生成する。ＰＬＬ１１は、連続クロック発生回路１０によって発生された装置内基準クロックＣＬＫを所定の値で逓倍した逓倍装置内基準クロックを生成する。多相クロック生成部１２は、ＰＬＬ１１によって生成された逓倍装置内基準クロックの位相を１／Ｎ（１＜Ｎ、Ｎは自然数）異ならせたｎ本の多相クロックを生成する。１／Ｎ分周器１３は、多相クロック生成部１２によって生成されたｎ本の多相クロックをそれぞれ１／Ｎ分周した分周クロックを生成する。
【００２７】
リセット信号生成部１４は、加入者装置２−１〜２−３から受信した受信データのプリアンブルと、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫと、ＰＬＬ１１によって生成された逓倍装置内基準クロックとに基づいて、受信データの同期状態を判定する。リセット信号生成部１４は、受信データが同期状態であると判定した場合にはリセット信号ＲＥＳをアサートにし、受信データが同期状態ではないと判定した場合および外部より同期解除信号を受信した場合にはリセット信号ＲＥＳをネゲートにする。ここで、受信データが同期状態とは、受信データのゆらぎが安定している状態である。
【００２８】
図３は、図２に示したリセット信号生成部１４の構成を示すブロック図である。図３において、リセット信号生成部１４は、１／Ｎ２分周器１４４、Ｇａｔｅ信号生成部１４１、Ｇａｔｅ付き位相発振器１４２、１／Ｎ１分周器１４５、および同期状態判定部１４６を備えている。
【００２９】
１／Ｎ２分周器１４４は、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫを１／Ｎ１（Ｎ１は自然数）に分周して分周クロックＣＫ１を生成する。Ｇａｔｅ信号生成部１４１は、受信データに同期した信号をＧａｔｅ信号として抽出する。Ｇａｔｅ付き位相発振器１４２は、Ｇａｔｅ信号生成部１４１によって生成されたＧａｔｅ信号と、ＰＬＬ１１によって生成された逓倍装置内基準クロックとに基づいて、Ｇａｔｅ信号に位相同期して受信データのビット幅をＮ分割したＮ位相のクロックを生成する。
【００３０】
１／Ｎ１分周器１４５は、Ｇａｔｅ付き位相発振器１４２によって生成されたＮ位相のクロックをそれぞれ１／Ｎ１に分周して分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを生成する。
【００３１】
同期状態判定部１４６は、１／Ｎ１分周器１４５によって生成された分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを、１／Ｎ２分周器１４４によって生成された分周クロックＣＫ１でラッチして同期状態であるか否かを判定する。同期状態判定部１４６は、同期状態であると判定した場合にはリセット信号ＲＥＳをアサートにし、同期状態ではないと判定した場合および外部より同期解除信号を受信した場合にはリセット信号ＲＥＳをネゲートにする。
【００３２】
図２に戻って、多相データサンプリング部１５は、多相クロック生成部１２によって生成されたｎ本のＮ位相クロックを用いて受信データをサンプリングする。連続クロック同期回路１６は、多相データサンプリング部１５によってサンプリングされたサンプリングデータを、装置内基準クロックＣＬＫに同期させた位相同期データとして出力する。
【００３３】
最適位相選択部１７は、リセット信号生成部１４によって生成されたリセット信号ＲＥＳに基づいて、連続クロック同期回路１６から入力される位相同期データの中から受信データに対して最も位相余裕のある位相同期データを最適位相同期データ列として選択し、選択した最適位相同期データ列を出力データとして出力する。
【００３４】
つぎに、この実施の形態１のビット同期回路の動作について説明する。連続クロック発生回路１０は、装置内基準クロックＣＬＫを生成し、生成した装置内基準クロックＣＬＫをＰＬＬ１１、連続クロック同期回路１６、および最適位相選択部１７に出力する。
【００３５】
ＰＬＬ１１は、装置内基準クロックＣＬＫを所定の値で逓倍した逓倍装置内基準クロックを生成する。ＰＬＬ１１は、生成した逓倍装置内基準クロックをリセット信号生成部１４と、多相クロック生成部１２とに出力する。
【００３６】
リセット信号生成部１４のＧａｔｅ信号生成部１４１は、受信データに同期した信号をＧａｔｅ信号として抽出する。具体的には、プリアンブルは、所定の「Ｌ」、「Ｈ」パターンの信号であり、リセット信号生成部１４は、プリアンブルの変化点（エッジ）を検出する。Ｇａｔｅ信号生成部１４１は、エッジ検出ごとにＧａｔｅ信号の極性を反転させてＧａｔｅ付き位相発振器１４２に出力する。
【００３７】
Ｇａｔｅ付き位相発振器１４２は、Ｇａｔｅ信号と逓倍装置内基準クロックに基づいて、Ｇａｔｅ信号に位相同期して受信データのビット幅をＮ分割したｎ本のＮ位相のクロックを生成する。Ｇａｔｅ付き位相発振器１４２は、生成したＮ位相のクロックを１／Ｎ１分周器１４５に出力する。
【００３８】
１／Ｎ１分周器１４５は、Ｎ位相のクロックを１／Ｎ１に分周して分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを生成する。１／Ｎ１分周器１４５は、生成した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを同期状態判定部１４６に出力する。一方、１／Ｎ２分周器１４４は、装置内基準クロックＣＬＫを１／Ｎ２に分周して分周クロックＣＫ１を生成する。１／Ｎ２分周器１４４は、生成した分周クロックＣＫ１を同期状態判定部１４６に出力する。
【００３９】
同期状態判定部１４６は、１／Ｎ１分周器１４５によって生成された分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを、１／Ｎ２分周器１４４によって生成された分周クロックＣＫ１でラッチして同期状態であるか否かを判定する。同期状態判定部１４６は、同期状態であると判定した場合にはリセット信号ＲＥＳをアサートにし、同期状態ではないと判定した場合および外部より同期解除信号を受信した場合にはリセット信号ＲＥＳをネゲートにする。
【００４０】
図４のタイミングチャートを参照して、同期状態判定部１４６の同期状態判定の詳細な動作を説明する。図４は、Ｇａｔｅ付き位相発振器１４２が、位相がπずれた２つ（ｎ＝２）のクロックを生成した場合の同期状態判定の動作を説明するためのタイミングチャートである。同期状態判定部１４６は、装置内基準クロックＣＬＫを１／Ｎ２分周器１４４によって１／Ｎ２分周した分周クロックＣＫ１の立上りで、Ｇａｔｅ付き位相発振器１４２によって位相がπずれた２つのクロックをそれぞれ１／Ｎ１分周器１４５で分周した分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２をラッチする。
【００４１】
時刻ｔ０においては、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１でラッチした結果は“Ｌ”であり、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ１でラッチした結果は“Ｈ”となる。
【００４２】
時刻ｔ１においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ１のエッジ（この場合は、“Ｈ”から“Ｌ”への変化点）とが重なるため、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１でラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２は、“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ１の立上りでラッチした結果は“Ｈ”となる。
【００４３】
時刻ｔ２〜時刻ｔ９においては、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”であり、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ１の立上りでラッチした結果は“Ｈ”となる。
【００４４】
このように、分周クロックＧ−ＶＣＯＣＫ１と分周クロックＧ−ＢＣＯＣＫ２とは、位相がπずれているため、同期状態においては、ラッチ結果は一方が“Ｈ”であれば、他方は“Ｌ”というように相反する値となる。よって、同期状態判定部１４６は、予め定められた一定期間の間、ラッチした結果が相反する組合せが連続したことを検出した場合に、受信データのゆらぎが安定した安定状態（同期状態）であると判定してリセット信号ＲＥＳをアサートにする。図４においては、同期状態判定部１４６は、時刻ｔ２〜時刻ｔ５の期間、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１でラッチした結果が“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ１でラッチした結果が“Ｈ”となっていることを検出して、時刻ｔ５においてリセット信号をアサート（この場合は“Ｈ”）にしている。
【００４５】
なお、同期状態判定部１４６は、一定期間の間、ラッチした結果が相反する組合せが連続したことの検出は、ラッチ結果の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えたことによって検出する。
【００４６】
ところで、位相がπずれた２つ（ｎ＝２）のクロックを生成した場合、Ｇａｔｅ付き位相発振器１４２が生成するクロックを分周した分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２の変化点が装置内基準クロックＣＬＫを分周した分周クロックＣＫ１の立上りまたは立下りのエッジと一致することがある。この場合、分周クロックＣＫ１で分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を正しくラッチすることができず、同期状態を正しく判定することができないという問題が生じてしまう。また、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を正しくラッチする際に、フリップフロップを用いた場合、フリップフロップのセットアップ時間およびホールド時間によっても、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を正しくラッチすることができないことがある。
【００４７】
具体的には、たとえば、図５に示すように、分周クロックＣＫ１の立上りで分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２をラッチする際に、時刻ｔ１，ｔ２においては、分周クロックＧ−ＶＣＯＣＫ１が安定しているため、フリップフロップのセットアップ時間およびホールド時間を満足して“Ｈ”，“Ｌ”をラッチすることができる。しかしながら、時刻ｔ０，ｔ３〜ｔ１０においては、分周クロックＣＫ１の立上りと分周クロックＧ−ＶＣＯＣＫ１の変化点とが一致したり、フリップフロップのセットアップ時間またはホールド時間を満足することができず、分周クロックＧ−ＶＣＯＣＫ１のラッチ結果は不定(“？”）となる。また、分周クロックＧ−ＶＣＯＣＫ２については、時刻ｔ０〜時刻ｔ１０において、分周クロックＣＫ１の立上りと分周クロックＧ−ＶＣＯＣＫ２の変化点とが一致したり、フリップフロップのセットアップ時間またはホールド時間を満足することができず不定(“？”）となる。このようなラッチ結果では、正しくゆらぎが安定したことを判定することはできない。
【００４８】
このような問題を改善するためには、Ｇａｔｅ付き位相発振器１４２で生成するクロックの数を増やせばよい。たとえば、Ｇａｔｅ付き位相発振器１４２が、位相がπ／２ずれた４つ（ｎ＝４）のクロックを生成したとする。この場合、図６に示すように、同期状態判定部１４６には、Ｇａｔｅ付き位相発振器１４２が生成したπ／２ずつ位相がずれたクロックをそれぞれ分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４が入力され、この分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１でラッチする。
【００４９】
図６においては、分周クロックＣＫ１の立上りで、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチしており、時刻ｔ０においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１でラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は “Ｈ”となる。
【００５０】
時刻ｔ１においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３はともに“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果はともに “Ｈ”となる。
【００５１】
時刻ｔ２においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２はともに“Ｌ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を分周クロックＣＫ１の立上りでラッチした結果はともに “Ｌ”となる。
【００５２】
時刻ｔ３〜時刻ｔ１０においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は “Ｈ”となる。
【００５３】
このように、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４は、位相がπ／２ずつずれているため、安定状態においては、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果のうち、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４の相反する２つの組あわせのうち少なくとも１つの組み合わせ（この場合は、分周クロックＧ−ＶＣＯＫＣ１と分周クロックＧ−ＶＣＯＣＫ３との組み合わせ）のラッチ結果が、一方が“Ｈ”であれば、他方は“Ｌ”というように相反する値となる。よって、同期状態判定部１４６は、予め定められた一定期間の間、ラッチした結果のいずれかの組において相反する組合せが連続したことを検出した場合に、受信データのゆらぎが安定した安定状態であると判定してリセット信号ＲＥＳをアサートにする。図６においては、同期状態判定部１４６は、時刻ｔ３〜時刻ｔ７の期間、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１でラッチした結果が“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１でラッチした結果が“Ｈ”となっていることを検出して、時刻ｔ７においてリセット信号をアサート（この場合は“Ｈ”）にしている。
【００５４】
このように、分周クロックＣＫ１の立上りでラッチする分周クロックＧ−ＶＣＯＣＫｎの数を増やすことにより、分周クロックＧ−ＶＣＯＣＫｎの変化点と分周クロックＣＫ１の立上りとが重なった場合でも、安定状態を確実に判定することが可能となる。
【００５５】
一方、多相データサンプリング部１５は、多相クロック生成部１２によって生成されたｎ本のＮ位相クロックを用いて受信データをサンプリングする。多相データサンプリング部１５は、サンプリングした受信データをサンプリングデータとして連続クロック同期回路１６に出力する。
【００５６】
連続クロック同期回路１６は、サンプリングデータを、装置内基準クロックＣＬＫに同期させた位相同期データとして出力する。具体的には、連続クロック同期回路１６は、１／Ｎ分周器１３によって生成された分周クロックによってサンプリングデータをバッファ（図示せず）に保持し、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫによってバッファに保持したサンプリングデータを出力する。
【００５７】
最適位相選択部１７は、リセット信号生成部１４によって生成されたリセット信号ＲＥＳに基づいて、連続クロック同期回路１６から入力される位相同期データの中から受信データに対して最も位相余裕のあるサンプリングデータを最適位相同期データ列として選択し、選択した最適位相同期データ列を出力データとして出力する。
【００５８】
具体的には、最適位相選択部１７は、リセット信号生成部１４によって生成されたリセット信号ＲＥＳがアサートになったことを検出して受信データのゆらぎが安定したことを認識する。最適位相選択部１７は、受信データのゆらぎが安定したことを認識すると、連続クロック同期回路１６から入力される位相同期データの中から受信データに対して最も位相余裕のあるサンプリングデータを最適位相同期データ列として選択する。
【００５９】
以上説明したように、この実施の形態１においては、連続クロック発生回路１０が回路内で用いる装置内基準クロックＣＬＫを生成し、Ｇａｔｅ信号生成部１４１がバースト信号による受信データに同期したＧａｔｅ信号を抽出し、Ｇａｔｅ付き位相発振器１４２がＧａｔｅ信号に位相同期して受信データのビット幅をＮ（１＜Ｎ，Ｎは自然数）分割したＮ位相のクロックを分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを生成し、同期状態判定部１４６が分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを装置内基準クロックＣＬＫを分周した分周クロックＣＫ１でラッチした結果に基づいて受信データの同期状態を判定しているため、バースト信号による受信データのパターンに依存することなく、受信データの同期状態の判定結果を安定して得ることができる。すなわち、従来のように、保護回路を備えることなく、受信データの同期状態の判定結果を安定して得ることができる。
【００６０】
また、この実施の形態１においては、多相クロック生成部１２が装置内基準クロックＣＬＫの位相が１／Ｎずつ異なる多相クロックを生成し、多相データサンプリング部１５が多相クロックを用いて受信データをサンプリングし、連続クロック同期回路１６が多相データサンプリング部１５がサンプリングしたサンプリングデータを装置内基準クロックＣＬＫに同期した位相同期データとし、最適位相選択部１７が同期状態判定部１４６の判定結果が同期状態であることを示した後に、位相同期データの中から受信データに対して最も位相余裕のある位相同期データを選択して再生データとして出力するようにしているため、受信バースト信号のデータパターンによらず、多相サンプリングした受信データから最適位相データ列を、動的に高速かつ安定して選択することができ、ビット同期回路の高速化、高信頼化が可能となる。
【００６１】
さらに、この実施の形態１においては、同期状態判定部１４６は、装置内基準クロックＣＬＫを分周した分周クロックＣＫ１の立上りまたは立下りでＧａｔｅ付き位相発振器１４２が生成した２相以上のクロックを分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチし、ラッチ結果の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定するようにしているため、バースト信号による受信データのパターンに依存することなく、受信データの同期状態の判定結果を安定して得ることができる。
【００６２】
なお、この実施の形態１においては、分周クロックＧ−ＶＣＯＣＫｎを分周クロックＣＫ１の立上りでラッチする場合を例に挙げて説明したが、分周クロックＣＫ１の立下りで分周クロックＧ−ＶＣＯＣＫｎをラッチするようにしてもよい。
【００６３】
実施の形態２．
図７および図８を用いてこの発明の実施の形態２を説明する。この実施の形態２のビット同期回路は、先の図２に示した実施の形態１のビット同期回路と同じであるが、リセット信号生成部１４の同期状態判定部１４６の同期状態の判定動作が異なる。同期状態判定部１４６の同期状態の判定動作以外の動作は、先の実施の形態１のビット同期回路と同じであるので、ここでは、その説明を省略し、同期状態判定部１４６の同期状態の判定動作のみ説明する。
【００６４】
先の実施の形態１のリセット信号生成部１４の同期状態判定部１４６は、装置内基準クロックＣＬＫを１／Ｎ２分周器１４４によって分周した分周クロックＣＫ１の片側のエッジ（立上り、または立下り）でＧａｔｅ付き位相発振器１４２が生成した位相のずれたｎ本のクロックをそれぞれ１／Ｎ１分周器１４５によって分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチするようにしたが、この実施の形態２のリセット信号生成部１４の同期状態判定部１４６は、分周クロックＣＫ１の両側のエッジ（立上りおよび立下り）を用いて分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチするものである。
【００６５】
この実施の形態２のビット同期回路のリセット信号生成部１４の同期状態判定部１４６の同期状態の判定動作について、Ｇａｔｅ付き位相発振器１４２が位相がπ／２ずれた４つ（ｎ＝４）のクロックを生成した場合を例に挙げて説明する。
【００６６】
図７を参照して、分周クロックＣＫ１の立上りおよび立下りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチする場合の同期状態の判定動作について説明する。時刻ｔ０においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果が“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ３は“Ｌ”，“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”，“Ｈ”となる。
【００６７】
時刻ｔ１においては、分周クロックＣＫ１の立下りには分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４は“Ｈ”で安定しており、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３は“Ｌ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立下りでラッチした結果は“Ｈ”となり、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立下りでラッチした結果は“Ｌ”となる。
【００６８】
時刻ｔ２においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果が“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３はともに “Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果はともに “Ｈ”となる。
【００６９】
時刻ｔ３においては、分周クロックＣＫ１の立下りと、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ３のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立下りでラッチした結果はすべて“？”(不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ４は“Ｈ”で安定しているため、分周クロックＧ−ＶＣＯＣＫ４を分周クロックＣＫ１の立下りでラッチした結果は“Ｈ”となる。
【００７０】
時刻ｔ４においては、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２はともに“Ｌ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を分周クロックＣＫ１の立上りでラッチした結果はともに“Ｌ”となる。
【００７１】
時刻ｔ５においては、分周クロックＣＫ１の立下りと、分周クロックＧ−ＶＣＯＣＫ２のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ１の立下りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｈ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４は“Ｌ”で安定している。よって、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立下りでラッチした結果は“Ｈ”となり、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４を分周クロックＣｋ１の立下りでラッチした結果はともに“Ｌ”となる。
【００７２】
時刻ｔ６，ｔ８，ｔ１０，ｔ１２，ｔ１４，ｔ１６，ｔ１８，ｔ２０において、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定している。よって、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は“Ｈ”となる。
【００７３】
また、時刻ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５，ｔ１７，ｔ１８，ｔ１９においては、分周クロックＣＫ１の立下りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立下りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｈ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｌ”で安定している。よって、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立下りでラッチした結果は“Ｈ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立下りでラッチした結果は“Ｌ”となる。
【００７４】
このように、分周クロックＣＫ１の立上りおよび立下りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチすると、安定状態においては、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果のうち、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４の相反する２つの組あわせのうち位相がπずれた分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４の少なくとも１つの組み合わせ（この場合は、分周クロックＧ−ＶＣＯＫＣ１と分周クロックＧ−ＶＣＯＣＫ３との組み合わせ）のラッチ結果が、一方が“Ｈ”であれば、他方は“Ｌ”というように相反する値となり、分周クロックＧ−ＶＣＯＫＣ１，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立下りでラッチした結果は、一方が“Ｌ”であれば、他方は“Ｈ”というように相反する値となる。同期状態判定部１４６は、一定期間の間、分周クロックＣＫ１の立上りでのラッチ結果が“Ｈ”，“Ｌ”の相反する値であり、かつ分周クロックＣＫ１の立下りでのラッチ結果が“Ｌ”，“Ｈ”の相反する値となるラッチ結果の組を検出した場合に受信データのゆらぎが安定した同期状態であると判定してリセット信号ＲＥＳをアサートにする。具体的には、同期状態判定部１４６は、位相がπずれた分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４のラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定する。
【００７５】
図７においては、同期状態判定部１４６は、時刻ｔ５から時刻ｔ９の期間、分周クロックＣＫ１の立上りにおける分周クロックＧ−ＶＣＯＣＫ１のラッチ結果が“Ｌ”であり分周クロックＧ−ＶＣＯＣＫ３のラッチ結果が“Ｈ”であり、かつ分周クロックＣＫ１の立下りにおける分周クロックＧ−ＶＣＯＣＫ１のラッチ結果が“Ｈ”であり分周クロックＧ−ＶＣＯＣＫ３のラッチ結果が“Ｌ”であることを検出して、時刻ｔ９においてリセット信号ＲＥＳをアサート（この場合は“Ｈ”）にする。
【００７６】
ここで、一定期間の設定をラッチ回数とすると、先の実施の形態１の同期状態判定部１４６のように分周クロックＣＫ１の片側（立上りまたは立下り）エッジで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチする場合と比較して、この実施の形態２における同期状態判定部１４６のように分周クロックＣＫ１の両側（立下りおよび立上り）エッジで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチした場合、倍速で受信データのゆらぎが安定したことを検出することができる。
【００７７】
以上説明したように、この実施の形態２においては、同期状態判定部１４６は、装置内基準クロックＣＬＫを分周した分周クロックＣＫ１の両側エッジ（立上りおよび立下り）でＧａｔｅ付き位相発振器１４２が生成した２相以上のクロックを分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチし、ラッチ結果のうち位相がπずれた分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎのラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定するようにしているため、バースト信号による受信データのパターンに依存することなく、分周クロックＣＫ１の片側エッジ（立上りまたは立下り）でラッチする場合と比較して高速に受信データの同期状態の判定結果を安定して得ることができる。
【００７８】
なお、この実施の形態２では、分周クロックＣＫ１の両側エッジで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチすることで高速に受信データのゆらぎが安定したことを検出するようにしたが、分周クロックＣＫ１の両側エッジを用いるのではなく、分周クロックＣＫ１の周波数を、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎの２倍に設定するようにしてもよい。この場合、Ｇａｔｅ付き位相発振器１４２が生成するｎ本のクロックの周波数の２倍となるように装置内基準クロックＣＬＫを設定すればよい。
【００７９】
図８は、Ｇａｔｅ付き位相発振器１４２が、位相がπ／２ずれた４つ（ｎ＝４）のクロックを生成し、装置内基準クロックＣＬＫの周波数をＧａｔｅ付き位相発振器１４２が生成するｎ本のクロックの周波数の２倍となるように設定した場合に同期状態判定部１４６に入力される分周クロックＣＫ１と分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４とラッチ結果とを示すタイミングチャートである。
【００８０】
図８における分周クロックＣＫ１は、先の図７に示した分周クロックＣＫ１の２倍の周波数となっている。そのため、図８において分周クロックＣＫ１の立上りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチした結果と、図７において分周クロックＣＫ１の立上りおよび立下りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチした結果とは同一となる。よって、図８に示した２倍の周波数の分周クロックＣＫ１によるラッチ結果を用いた場合でも、同期状態判定部１４６は、先の図７に示したタイミングチャートを参照して説明した判定条件と同様の判定条件で受信データのゆらぎが安定したことを判定することができる。
【００８１】
実施の形態３．
図９および図１０を用いてこの発明の実施の形態３を説明する。この実施の形態３のビット同期回路は、先の図２に示した実施の形態１のビット同期回路のリセット信号生成部１４の代わりに、リセット信号生成部１４ａを備えている。先の図２に示した実施の形態１のビット同期回路と同じ機能を持つ構成部分には同一記号を付し、重複する説明は省略する。
【００８２】
図９は、この実施の形態３のビット同期回路のリセット信号生成部１４ａの構成を示すブロック図である。図９に示したリセット信号生成部１４ａは、先の図３に示した実施の形態１のリセット信号生成部１４の１／Ｎ２分周器１４４および同期状態判定部１４６の代わりに１／Ｎ２分周器１４４ａおよび同期状態判定部１４６ａを備えている。先の図３に示した実施の形態１のリセット信号生成部１４と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００８３】
１／Ｎ２分周器１４４ａは、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫを１／Ｎ１（Ｎ１は自然数）に分周して分周クロックＣＫ１を生成する。また、予め定められた位相だけ分周クロックＣＫ１から位相をずらした分周クロックＣＫ２を生成する。１／Ｎ２分周器１４４ａは、生成した分周クロックＣＫ１，ＣＫ２を同期状態判定部１４６ａに入力する。
【００８４】
同期状態判定部１４６ａは、１／Ｎ１分周器１４５によって生成された分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを、１／Ｎ２分周器１４４ａによって生成された分周クロックＣＫ１，ＣＫ２でラッチして同期状態を判定する。同期状態判定部１４６ａは、安定状態と判定した場合にはリセット信号ＲＥＳをアサートにし、安定状態ではない（不安定状態）と判定した場合にはリセット信号ＲＥＳをネゲートにする。
【００８５】
つぎに、この実施の形態３のビット同期回路の動作について説明する。なお、この実施の形態３のビット同期回路は、先の実施の形態１のビット同期回路とほぼ同じであり、相違点は、リセット信号生成部１４ａの同期状態判定部１４６ａの同期状態の判定動作である。よって、ここでは、図１０のタイミングチャートを参照して、同期状態判定部１４６ａの動作のみを説明する。
【００８６】
図１０においては、分周クロックＣＫ１と分周クロックＣＫ２とは、π／２位相がずれており、分周クロックＣＫ１，ＣＫ２の立上りで、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチしている。時刻ｔ０において、分周クロックＣＫ１の立上りと、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１でラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は “Ｈ”となる。
【００８７】
時刻ｔ１においては、分周クロックＣＫ２の立上りと分周クロックＧ−ＶＣＯＣＫ３のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ２の立上りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２はともに“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ４は“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を分周クロックＣＫ２の立上りでラッチした結果はともに“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果は “Ｈ”となる。
【００８８】
時刻ｔ２においては、分周クロックＣＫ１の立上りと分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３はともに“Ｈ”で安定しているため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果はともに“Ｈ”となる。
【００８９】
時刻ｔ３においては、分周クロックＣＫ２の立上りと分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を分周クロックＣＫ２の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４はともに“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ３，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果はともに“Ｈ”となる。
【００９０】
時刻ｔ４においては、分周クロックＣＫ１の立上りと分周クロックＧ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果は“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定しているので、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ２を分周クロックＣＫ１の立上りでラッチした結果はともに“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は“Ｈ”となる。
【００９１】
時刻ｔ５においては、分周クロックＣＫ２の立上りと分周クロックＧーＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３は“Ｌ”で安定しているため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ２の立上りでラッチした結果はともに“Ｌ”となる。
【００９２】
時刻ｔ６，ｔ８，ｔ１０，ｔ１２，ｔ１４，ｔ１６，ｔ１８，ｔ２０においては、分周クロックＣＫ１の立上りと分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ２，Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ１は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ３は“Ｈ”で安定しているので、分周クロックＧーＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果は“Ｈ”となる。
【００９３】
時刻ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５，ｔ１７，ｔ１９，ｔ２１においては、分周クロックＣＫ２の立上りと分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ３のエッジとが重なるため、分周クロックＧ−ＶＣＯＣＫ１，Ｇ−ＶＣＯＣＫ３を分周クロックＣＫ２の立上りでラッチした結果はともに“？”（不定）となる。一方、分周クロックＧ−ＶＣＯＣＫ２は“Ｌ”で安定しており、分周クロックＧ−ＶＣＯＣＫ４は“Ｈ”で安定しているので、分周クロックＧーＶＣＯＣＫ２を分周クロックＣＫ２の立上りでラッチした結果は“Ｌ”となり、分周クロックＧ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果は“Ｈ”となる。
【００９４】
同期状態判定部１４６ａは、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ１の立上りでラッチした結果、および分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果のうち、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４の位相がπずれているラッチ結果の組の相反する２つの組み合わせのうち少なくとも１組が、一定期間“Ｈ”，“Ｌ”の相反する値となることを検出し、検出した際に受信データのゆらぎが判定したと判定し、リセット信号ＲＥＳをアサートにする。一定期間の判定は、位相がπずれた分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４のラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合とする。
【００９５】
図１０においては、同期状態判定部１４６ａは、時刻ｔ６から時刻ｔ１４の期間において、分周クロックＧ−ＶＣＯＣＫ１を分周クロックＣＫ１の立上りでラッチした結果が“Ｌ”となり、かつ分周クロックＧ−ＶＣＯＣＫ３を分周クロックＣＫ１の立上りでラッチした結果が“Ｈ”となり、分周クロックＧ−ＶＣＯＣＫ１と分周クロックＧ−ＶＣＯＣＫ３とのラッチ結果が相反する値であり、かつ時刻ｔ５から時刻ｔ１５までの期間において、分周クロックＧ−ＶＣＯＣＫ２を分周クロックＣＫ２の立上りでラッチした結果が“Ｌ”となり、かつ分周クロックＧ−ＶＣＯＣＫ４を分周クロックＣＫ２の立上りでラッチした結果が“Ｈ”となり、分周クロックＧ−ＶＣＯＣＫ２と分周クロックＧ−ＶＣＯＣＫ４とのラッチ結果が相反する値となったことを検出してリセット信号ＲＥＳをアサート（この場合は、“Ｈ”）にする。
【００９６】
このように、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチするフリップフロップのセットアップ時間およびホールド時間、およびパルス幅歪を加味して、装置内基準クロックＣＬＫを分周した分周クロックＣＫ１，ＣＫ２の位相差をπ／２ずらした場合、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを分周クロックＣＫ１の立上りおよび立下りでラッチした場合、または装置内基準クロックＣＬＫをＧａｔｅ付き位相発振器１４２が生成したクロックの２倍の周波数とし、このクロックを分周して生成した分周クロックＣＫ１の立上りまたは立下りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチした実施の形態２の同期状態判定部１４６と比較して、π／２だけ早く受信データのゆらぎが安定したことを検出することができる。
【００９７】
以上説明したように、この実施の形態３においては、同期状態判定部１４６ａは、Ｇａｔｅ付き位相発振器１４２が生成した２相以上のクロックを分周した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを装置内基準クロックＣＬＫを分周した分周クロックＣＫ１と分周クロックＣＫ１とは位相が異なる分周クロックＣＫ２の立上りまたは立下りで分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎをラッチし、ラッチ結果のうち位相がπずれた分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎのラッチ結果の組の極性が相反する値の組となった連続回数をカウントし、カウント値が予め定められた判定基準値を超えた場合に同期状態であると判定するようにしているため、バースト信号による受信データのパターンに依存することなく、受信データの同期状態の判定結果を安定して得ることができる。
【００９８】
なお、この実施の形態３においては、Ｇａｔｅ付き位相発振器１４２が生成する位相の異なるクロックの数を４つとし、分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫ４をラッチする位相の異なる分周クロックを２つとして説明したが、これらの位相の異なる各クロックの数はこれに限るものではない。
【００９９】
また、この実施の形態３においては、１／Ｎ２分周器１４４ａによって分周クロックＣＫ１とは位相の異なる分周クロックＣＫ２を生成するようにしたが、分周クロックＣＫ２は、同期状態判定部１４６ａで生成するようにしてもよい。この場合、１／Ｎ２分周器１４４ａの代わりに、１／Ｎ２分周器１４４を用いればよい。
【０１００】
実施の形態４．
図１１および図１２を用いてこの発明の実施の形態４を説明する。図１１は、この発明における実施の形態４のビット同期回路の構成を示すブロック図である。図１１において、ビット同期回路は、連続クロック発生回路１０、ＰＬＬ１１、Ｇａｔｅ信号生成部１８、Ｇａｔｅ付き位相発振器１９、１／Ｎ分周器２０、リセット信号生成部１４ｂ、多相データサンプリング部１５ａ、連続クロック同期回路１６Ａ、および最適位相選択部１７ａを備えている。
【０１０１】
連続クロック発生回路１０は、親局装置１で用いる連続したクロックである装置内基準クロックＣＬＫを生成する。ＰＬＬ１１は、連続クロック発生回路１０によって発生された装置内基準クロックＣＬＫを所定の値で逓倍した逓倍装置内基準クロックを生成する。
【０１０２】
Ｇａｔｅ信号生成部１８は、先の実施の形態１のリセット信号生成部１４のＧａｔｅ信号生成部１４１と同様に、受信データに同期した信号をＧａｔｅ信号として抽出する。Ｇａｔｅ付き位相発振器１９は、先の実施の形態１のリセット信号生成部１４のＧａｔｅ付き位相発振器１４２と同様に、Ｇａｔｅ信号生成部１８によって生成されたＧａｔｅ信号と、ＰＬＬ１１によって生成された逓倍装置内基準クロックとに基づいて、Ｇａｔｅ信号に位相同期して受信データのビット幅をＮ分割したＮ位相の再生クロックを生成する。１／Ｎ分周器２０は、Ｇａｔｅ付き位相発振器１９によって生成されたＮ位相の再生クロックをそれぞれ１／Ｎ分周した分周クロックを生成する。
【０１０３】
リセット信号生成部１４ｂは、Ｇａｔｅ付き位相発振器１９によって生成されたＮ位相の再生クロックと、ＰＬＬ１１によって生成された逓倍装置内基準クロックと、受信データのプリアンブルとに基づいて、受信データのゆらぎが安定するタイミングを検出する。リセット信号生成部１４ｂは、安定状態を検出した場合には制御信号であるリセット信号ＲＥＳをアサートにし、安定状態ではない場合（不安定状態の場合）にはリセット信号ＲＥＳをネゲートにする。
【０１０４】
多相データサンプリング部１５ａは、Ｇａｔｅ付き位相発振器１９によって生成されたｎ本のＮ位相の再生クロックを用いて受信データをサンプリングする。連続クロック同期回路１６ａは、多相データサンプリング部１５ａによってサンプリングされたサンプリングデータを、リセット信号生成部１４ｂによって生成されたリセット信号ＲＥＳと装置内基準クロックＣＬＫに基づいて、装置内基準クロックＣＬＫに同期させた位相同期データとして出力する。最適位相選択部１７ａは、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫに基づいて、連続クロック同期回路１６ａから入力される位相同期データの中から受信データに対して最も位相余裕のあるサンプリングデータを最適位相同期データ列として選択し、選択した最適位相同期データ列を出力データとして出力する。
【０１０５】
図１２は、この実施の形態４のビット同期回路の構成をより詳細に示す図である。先の図３に示した実施の形態１のビット同期回路のリセット信号生成部１４は、Ｇａｔｅ信号生成部１４１、Ｇａｔｅ付き位相発振器１４２、１／Ｎ１分周器１４５、１／Ｎ２分周器１４４、および同期状態判定部１４６を備えていた。この実施の形態４のビット同期回路は、先の図１１で示したように、Ｇａｔｅ信号生成部１８およびＧａｔｅ付き位相発振器１９を備えており、その機能は、Ｇａｔｅ信号生成部１４１およびＧａｔｅ付き位相発振器１４２と同じである。よって、この実施の形態４のリセット信号生成部１４ｂは、１／Ｎ１分周器１４５、１／Ｎ２分周器１４４、および同期状態判定部１４６のみを備え、Ｇａｔｅ信号生成部１８およびＧａｔｅ付き位相発振器１９を、先の実施の形態１のＧａｔｅ信号生成部１４１およびＧａｔｅ付き位相発振器１４２の代わりに用いることで、先の実施の形態１のリセット信号生成部１４と同様の機能を実現する。
【０１０６】
なお、同期状態判定部１４６の判定方法は、先の実施の形態１〜３のいずれの方法であってもよく、先の実施の形態３の方法を用いる場合には、リセット信号生成部１４ｂの１／Ｎ２分周器１４４および同期状態判定部１４６の代わりに１／Ｎ２分周器１４４ａおよび同期状態判定部１４６ａを備えるようにすればよい。
【０１０７】
また、Ｇａｔｅ付き位相発振器１９が生成したＮ位相のクロック、またはＮ位相のクロックを分周したクロックを、装置内基準クロックＣＬＫ、または装置内基準クロックＣＬＫを分周したクロックでラッチし、そのラッチ結果に基づいて受信データのゆらぎが安定したことを判定する方法であれば、先の実施の形態１〜３のいずれかの方法ではなくてもよい。
【０１０８】
つぎに、この実施の形態４のビット同期回路の動作について説明する。この実施の形態４のビット同期回路のリセット信号生成部１４ｂの動作は、先の実施の形態１〜３のいずれかの動作と同じであるので、ここではその説明を省略し、受信データのサンプリングに関する動作のみを説明する。
【０１０９】
連続クロック発生回路１０は、装置内基準クロックＣＬＫを生成し、生成した装置内基準クロックＣＬＫをＰＬＬ１１、連続クロック同期回路１６ａ、および最適位相選択部１７ａに出力する。ＰＬＬ１１は、装置内基準クロックＣＬＫを所定の値で逓倍した逓倍装置内基準クロックを生成する。ＰＬＬ１１は、生成した逓倍装置内基準クロックをリセット信号生成部１４ｂと、Ｇａｔｅ付き位相発振器１９とに出力する。
【０１１０】
Ｇａｔｅ信号生成部１８は、受信データに同期した信号をＧａｔｅ信号として抽出する。Ｇａｔｅ信号生成部１８は、抽出したＧａｔｅ信号をＧａｔｅ付き位相発振器１９に出力する。Ｇａｔｅ付き位相発振器１９は、Ｇａｔｅ信号と逓倍装置内基準クロックに基づいて、Ｇａｔｅ信号に位相同期して受信データのビット幅をＮ分割したｎ本のＮ位相の再生クロックを生成する。Ｇａｔｅ付き位相発振器１９は、生成したＮ位相の再生クロックを多相データサンプリング部１５ａ、1／Ｎ分周器２０、および１／Ｎ１分周器１４５に出力する。
【０１１１】
１／Ｎ１分周器１４５は、Ｎ位相のクロックを１／Ｎ１に分周して分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを生成する。１／Ｎ１分周器１４５は、生成した分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを同期状態判定部１４６に出力する。一方、１／Ｎ２分周器１４４は、装置内基準クロックＣＬＫを１／Ｎ２に分周して分周クロックＣＫ１を生成する。１／Ｎ２分周器１４４は、生成した分周クロックＣＫ１を同期状態判定部１４６に出力する。
【０１１２】
同期状態判定部１４６は、１／Ｎ１分周器１４５によって生成された分周クロックＧ−ＶＣＯＣＫ１〜Ｇ−ＶＣＯＣＫｎを、１／Ｎ２分周器１４４によって生成された分周クロックＣＫ１でラッチして同期状態を判定し、判定結果を示すリセット信号ＲＥＳを連続クロック同期回路１６ａに出力する。
【０１１３】
一方、多相データサンプリング部１５ａは、Ｇａｔｅ付き位相発振器１９によって生成されたｎ本のＮ位相の再生クロックを用いて受信データをサンプリングする。多相データサンプリング部１５ａは、サンプリングした受信データをサンプリングデータとして連続クロック同期回路１６ａに出力する。
【０１１４】
連続クロック同期回路１６ａは、サンプリングデータを、装置内基準クロックＣＬＫに同期させた位相同期データとして出力する。具体的には、連続クロック同期回路１６ａは、1／Ｎ分周器２０によって生成された分周クロックによってサンプリングデータをバッファ（図示せず）に保持し、連続クロック発生回路１０によって生成された装置内基準クロックＣＬＫによってバッファに保持したサンプリングデータを最適位相選択部１７ａに出力する。すなわち、連続クロック同期回路１６ａは、再生クロックを分周した分周クロックから装置内基準クロックＣＬＫにサンプリングデータを載せ替える。
【０１１５】
また、連続クロック同期回路１６ａは、同期状態判定部１４６から入力されるリセット信号ＲＥＳがアサートになると、サンプリングデータを保持するバッファを初期化する。上述したように、連続クロック同期回路１６ａから入力されるサンプリングデータはＧａｔｅ付き位相発振器１９が生成した再生クロックによってサンプリングされている。再生クロックは、加入者装置２−１〜２−３が送信するバースト的な受信データに同期して生成されたクロックであり、再生クロックと、連続クロック発生回路１０が生成する装置内基準クロックＣＬＫとは受信データ毎にその位相関係が異なる。そのため、連続クロック同期回路１６ａは、当該受信データのゆらぎが安定したことを示すリセット信号ＲＥＳによってバッファを初期化し、バッファリングサイズの最適化を行う。
【０１１６】
最適位相選択部１７ａは、連続クロック同期回路１６ａから入力される位相同期データの中から受信データに対して最も位相余裕のあるサンプリングデータを最適位相同期データ列として選択し、選択した最適位相同期データ列を出力データとして出力する。
【０１１７】
以上説明したように、この実施の形態４においては、多相データサンプリング部１５ａがＧａｔｅ付き位相発振器１９によって生成されたＮ位相の再生クロックを用いて受信データをサンプリングし、連続クロック同期回路１６ａが多相データサンプリング部１５ａがサンプリングした受信データを再生クロックによって保持し、保持したデータを装置内基準クロックＣＬＫに同期した位相同期データとして出力するバッファを有し、最適位相選択部１７ａが位相同期データの中から受信データに対して最も位相余裕のある位相同期データを選択して再生データとして出力する際に、同期状態判定部１４６の判定結果が同期状態であることを示すリセット信号ＲＥＳによってバッファを初期化するようにしているため、受信データから再生したクロックでサンプリングした多相データを用いて最適位相データ選択を行う場合、受信データの再生クロックから装置内基準クロックＣＬＫに載せ替えるバッファのリセット信号を、受信バースト信号のデータパターンによらず生成することができ、ビット同期回路におけるクロック載せ替え用バッファサイズの最適化を図ることができる。
【産業上の利用可能性】
【０１１８】
以上のように、本発明にかかるビット同期回路は、ポイント対マルチポイント通信システムにおけるバースト信号による受信データの再生に有用であり、特に、高速に安定して受信データの同期状態を検出する必要のあるシステムに適している。
【図面の簡単な説明】
【０１１９】
【図１】この発明におけるビット同期回路が適用されるポイント対マルチポイント通信システムの１つであるＰＯＮシステムの構成を示す図である。
【図２】この発明におけるビット同期回路の実施の形態１の構成を示すブロック図である。
【図３】図２に示したリセット信号生成部の構成を示すブロック図である。
【図４】実施の形態１のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図５】実施の形態１のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図６】実施の形態１のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図７】実施の形態２のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図８】実施の形態２のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図９】実施の形態３のリセット信号生成部の構成を示すブロック図である。
【図１０】実施の形態３のリセット信号生成部の動作状態判定の詳細な動作を説明するためのタイミングチャートである。
【図１１】この発明におけるビット同期回路の実施の形態４の構成を示すブロック図である。
【図１２】実施の形態４のビット同期回路の構成をより詳細に示す図である。
【符号の説明】
【０１２０】
１  親局装置（ＯＬＴ：Optical Line Terminal）
２−１，２−２，２−３  加入者装置（ＯＮＵ：Optical Network Unit）
３  光ファイバ
４  光カプラ
１０  連続クロック発生回路
１１  ＰＬＬ
１２  多相クロック生成部
１３，２０  １／Ｎ分周器
１４，１４ａ，１４ｂ  リセット信号生成部
１５，１５ａ  多相データサンプリング部
１６，１６ａ  連続クロック同期回路
１７，１７ａ  最適位相選択部
１８，１４１  Ｇａｔｅ信号生成部
１９，１４２  Ｇａｔｅ付き位相発振器
１４４，１４４ａ  １／Ｎ２分周器
１４５  １／Ｎ１分周器
１４６，１４６ａ  同期状態判定部
【図１】
2009159114.tif 000003
【図２】
2009159114.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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