(57)【要約】【課題】回路規模の小さな温度検出回路を半導体集積回路に搭載する。【解決手段】温度検出回路５０には電圧発生回路部１、検出部２、及び制御レジスタ３が設けられる。電圧発生回路部１にはＮｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃ、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４が設けられ、ＭＯＳトランジスタのオフ抵抗を用いて抵抗分割され、降圧された高電位側電源ＶｄｄＴを生成する。検出部２にはインバータＩＮＶ１、フリップフロップＦＦ１、ｍ段構成のインバータが設けられる。ｍ段構成のインバータは高電位側電源ＶｄｄＴと低電位側電源Ｖｓｓの間に設けられ、パルス信号ＳＰＵＬを遅延させる。フリップフロップＦＦ１は遅延したパルス信号ＳＰＵＬをデータポートに入力し、パルス信号ＳＰＵＬの立ち下がりエッジでデータポートに入力されるデータをラッチする。【選択図】図１
2009058438.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられ、周囲温度が上昇すると、周囲温度に対応して前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、
前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの周囲温度を検出する温度検出手段とを有する検出部と、
を具備することを特徴とする温度検出回路。
【請求項２】
前記遅延手段は、前記降圧高電位側電源と前記低電位側電源の間に設けられた複数段構成のインバータチェーンであり、前記温度検出手段は、前記遅延パルス信号をデータポートに入力し、前記パルス信号の反転信号に基づいて前記遅延パルス信号をラッチするフリップフロップであることを特徴とする請求項１に記載の温度検出回路。
【請求項３】
前記電圧発生回路部は、ドレインが前記高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
ソースが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記高電位側電源に接続され、オフ抵抗の温度係数が＋（プラス）である第１のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記高電位側電源に接続され、オフ抵抗が前記第１のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタよりも大きく、オフ抵抗の温度係数が＋（プラス）であり、オフ抵抗の温度係数が前記第１のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタよりも小さい第２のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第２のＤ型Ｐｃｈ絶縁ゲート型電界効果トランジスタのソースの間から前記降圧高電位側電源を出力することを特徴とする請求項１又は２に記載の温度検出回路。
【請求項４】
前記電圧発生回路部は、ドレインが前記高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記高電位側電源に接続され、オン抵抗の温度係数が＋（プラス）である第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記高電位側電源に接続され、オン抵抗が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも大きく、オン抵抗の温度係数が＋（プラス）であり、オン抵抗の温度係数が前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタよりも小さい第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間から前記降圧高電位側電源を出力することを特徴とする請求項１乃至３のいずれか１項に記載の温度検出回路。
【請求項５】
高電位側電源と低電位側電源の間に設けられ、周囲温度が上昇すると、周囲温度に対応して前記高電位側電源の電圧を抵抗分割することにより降圧し、電圧の異なる複数の降圧高電位側電源を出力する電圧発生回路部と、
前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの周囲温度を検出する温度検出手段とを有する検出部と、
を具備することを特徴とする温度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検出回路に関する。
【背景技術】
【０００２】
半導体素子の微細化、高速度化、及び高集積度化の進展に伴い、半導体集積回路（ＬＳＩ）の自己発熱量が増加し、半導体集積回路（ＬＳＩ）のチップ温度が上昇する。チップ温度が上昇すると、回路動作に使用される基準クロック周波数や出力ドライバのインピーダンスなどの電気的特性を温度変化に応じて制御する必要が生じる。温度変化のモニターには、サーマルダイオードやサーミスタなどを有し、半導体集積回路（ＬＳＩ）の外部に設けられる温度センサなどが用いられる。（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される温度センサでは、温度を高精度に検出できるがコストがアップするという問題点がある。更に、実装面積が大きくなるという問題点がある。また、温度センサを半導体集積回路（ＬＳＩ）の外部に設けるので測定ポイントを増やすことが難しいという問題点がある。
【特許文献１】特開平１０−２６００８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体集積回路に搭載され、回路規模の小さい温度検出回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の温度検出回路は、高電位側電源と低電位側電源の間に設けられ、周囲温度が上昇すると、周囲温度に対応して前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの周囲温度を検出する温度検出手段とを有する検出部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の温度検出回路は、高電位側電源と低電位側電源の間に設けられ、周囲温度が上昇すると、周囲温度に対応して前記高電位側電源の電圧を抵抗分割することにより降圧し、電圧の異なる複数の降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの周囲温度を検出する温度検出手段とを有する検出部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体集積回路に搭載され、回路規模の小さい温度検出回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る温度検出回路について、図面を参照して説明する。図１は温度検出回路を示す回路図、図２は電圧発生回路部を構成するＤ型Ｐｃｈ  ＭＯＳトランジスタのオフ抵抗の温度依存性を示す図、図３は電圧発生回路部の動作を説明する図、図４は電圧発生回路部から出力される降圧された高電位側電源電圧の温度依存性を示す図である。本実施例では、温度依存性を有する降圧された高電位電源電圧とインバータチェーンを用いて温度を検出している。
【００１０】
図１に示すように、温度検出回路５０には、電圧発生回路部１、検出部２、及び制御レジスタ３が設けられる。温度検出回路５０は、例えばシステムＬＳＩやＳｏＣなどの半導体集積回路に複数個搭載され、回路動作により温度上昇した部分の温度を検出する。温度検出回路５０で検出された温度に基づいて、例えば回路動作に使用される基準クロック周波数や出力ドライバのインピーダンスなどの電気的特性が温度変化に応じて制御される。
【００１１】
制御レジスタ３は、制御信号ＳＧ０乃至３を生成する。制御レジスタ３から出力される制御信号ＳＧ０乃至３に基づいて、電圧発生回路部１の動作が制御される。
【００１２】
電圧発生回路部１には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃ、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４が設けられる。電圧発生回路部１は、ＭＯＳトランジスタのオフ抵抗を用いて、抵抗分割され、降圧された高電位側電源ＶｄｄＴを検出部２に出力する。電圧発生回路部１は、高電位側電源Ｖｄｄを降圧する降圧手段として機能する。
【００１３】
ここで、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート電界効果トランジスタとも呼称される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃは、E型（エンハンスメント型）トランジスタであり、ゲートに“Ｈｉｇｈ”レベルの電圧が印加されてオンし、ソース・ドレイン間に電流が流れる。
【００１４】
Ｄ型（ディプレッション型）Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃとＤ型（ディプレッション型）Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４は、ゲートに印加される電圧に係らず常にオンし、ソース・ドレイン間に電流が流れる。図２に示すように、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃは、オフ抵抗が比較的大きく、且つ温度係数が正（＋）で小さく設定される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４は低温側では、オフ抵抗が略同一であり、且つＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃのオフ抵抗よりも小さく設定される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、温度係数が正（＋）でＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃよりも大きく設定される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、温度係数が正（＋）でＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４よりも大きく設定される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、温度係数が正（＋）でＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３よりも大きく設定される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２の高温側のオフ抵抗は、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃよりも小さく設定される。
【００１５】
Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃ、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４のオフ抵抗の温度係数を変更しているが、温度係数を変更する方法として、ここでは、ゲート直下のチャネル層のＰ型不純物濃度を変化させている。Ｐ型不純物濃度が低い場合（シート抵抗が高い場合）、拡散抵抗と同様に温度係数が正（＋）で大きくなり、Ｐ型不純物濃度を高くする（シート抵抗を低くする）につれて拡散抵抗と同様に温度係数が正（＋）で小さくなる。
【００１６】
具体的には、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２のチャネル層の抵抗を高く設定し、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３のチャネル層の抵抗をＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２よりも低く設定し、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４のチャネル層の抵抗をＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３よりも低く設定し、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４のチャネル層の抵抗をＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃよりも低く設定している。
【００１７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧ１が入力され、制御信号ＳＧ１に基づいてオン・オフ動作する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧ２が入力され、制御信号ＳＧ２に基づいてオン・オフ動作する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧ３が入力され、制御信号ＳＧ３に基づいてオン・オフ動作する。
【００１８】
Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ２）。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａは、ソースがノードＮ１に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ４に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ１ａ）。
【００１９】
Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ２に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ３）。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｂは、ソースがノードＮ２に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ４に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ１ｂ）。
【００２０】
Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ３に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ４）。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｃは、ソースがノードＮ３に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ４に接続され、常にオフしている（オフ時のオフ抵抗Ｒｏｆｆ１ｃ）。ノードＮ１乃至３は、検出部２の低電位側電源ＶｄｄＴに接続される。
【００２１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＳＧ０が入力され、制御信号ＳＧ０に基づいてオン・オフ動作する。低電位側電源Ｖｓｓは、例えば接地端子に接続される。
【００２２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ及びＮｃｈ  ＭＯＳトランジスタＮＴ１は、それぞれ制御信号ＳＧ０乃至３に基づいて動作するスイッチであり、オン時の抵抗（オン抵抗）はＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃ、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４のオフ時の抵抗（オフ抵抗）よりも、例えば１桁以上小さな値に設定される。
【００２３】
電圧発生回路１は、図３に示すように、制御信号ＳＧ０及びＳＧ１が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ２及びＳＧ３が“Ｌｏｗ”レベル）、ノードＮ１から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ１が検出部２に出力される。高電位側電源電圧ＶｄｄＴ１は、
VddT1≒Vdd×{Roff1a/(Roff2+Roff1a)}・・・・・・・式（１）
VddT1≒Vdd×{Roff1/(Roff2+Roff1)}・・・・・・・・式（２）
と表される。
【００２４】
制御信号ＳＧ０及びＳＧ２が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ１及びＳＧ３が“Ｌｏｗ”レベル）、ノードＮ２から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ２が検出部２に出力され、高電位側電源電圧ＶｄｄＴ２は、
VddT2≒Vdd×{Roff1b/(Roff3+Roff1b)}・・・・・・・式（３）
VddT2≒Vdd×{Roff1/(Roff3+Roff1)}・・・・・・・・式（４）
と表される。
【００２５】
制御信号ＳＧ０及びＳＧ３が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ１及びＳＧ２が“Ｌｏｗ”レベル）、ノードＮ３から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ３が検出部２に出力され、高電位側電源電圧ＶｄｄＴ３は、
VddT3≒Vdd×{Roff1c/(Roff4+Roff1c)}・・・・・・・式（５）
VddT3≒Vdd×{Roff1/(Roff4+Roff1)}・・・・・・・・式（６）
と表される。ここで、Ｒｏｆｆ１ａ、Ｒｏｆｆ１ｂ、及びＲｏｆｆ１ｂは略同一な値に設定されているのでＲｏｆｆ１ａ、Ｒｏｆｆ１ｂ、及びＲｏｆｆ１ｂをＲｏｆｆ１としている。
【００２６】
電圧発生回路部１から検出部２に供給される高電位側電源ＶｄｄＴは、図４に示すように、制御信号ＳＧ０及びＳＧ１が“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴ１が出力される場合）、周囲温度が上昇するにつれて電圧値の落ち込みが大きい。制御信号ＳＧ０及びＳＧ２が“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴ２が出力される場合）、周囲温度の上昇に対して電圧値の落ち込みが高電位側電源電圧ＶｄｄＴ１の場合よりも少ない。制御信号ＳＧ０及びＳＧ３が“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴ３が出力される場合）、周囲温度の上昇に対して電圧値の落ち込みが高電位側電源電圧ＶｄｄＴ２の場合よりも少ない。高電位側電源電圧ＶｄｄＴ３の場合が電圧値の落ち込みが１番少ない。
【００２７】
検出部２には、インバータＩＮＶ１、フリップフロップＦＦ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｍ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂ、及びＰｃｈ  ＭＯＳトランジスタＰＴ１１ｍが設けられる。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｍ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂ、及びＰｃｈ  ＭＯＳトランジスタＰＴ１１ｍは、E型（エンハンスメント型）トランジスタであり、ゲートに電圧が印加されるとオンし、ソース・ドレイン間に電流が流れる。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａは、ソースが高電位側電源ＶｄｄＴに接続され、ゲートにパルス信号ＳＰＵＬが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａは、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１１ａのドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにパルス信号ＳＰＵＬが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ａは１段目のインバータを構成し、パルス信号ＳＰＵＬを反転し、その信号を出力する。
【００２９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂは、ソースが高電位側電源ＶｄｄＴに接続され、ゲートに１段目のインバータの出力信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｂは、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１１ｂのドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに１段目のインバータの出力信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ｂは２段目のインバータを構成し、１段目のインバータから出力される信号を反転し、その信号を出力する。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｍは、ソースが高電位側電源ＶｄｄＴに接続され、ゲートに図示しない（ｍ−１）段目のインバータの出力信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｍは、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１１ｂのドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに図示しない（ｍ−１）段目の出力信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｍ及びＮｃｈ  ＭＯＳトランジスタＮＴ１１ｍはｍ段目のインバータを構成し、（ｍ−１）段目のインバータから出力される信号を反転し、その信号を出力する。
【００３１】
ｍ段構成のインバータは、入力信号であるパルス信号ＳＰＵＬをレベルシフトし、所定時間遅延させた信号をノードＮ５からフリップフロップＦＦ１に出力する。ｍ段構成のインバータは、パルス信号ＳＰＵＬを遅延させ、高電位側電源ＶｄｄＴ電圧が高電位側電源Ｖｄｄ電圧よりも低下すると、更にパルス信号ＳＰＵＬを遅延させ、半導体集積回路の温度検出回路５０が設けられる部分の温度が上昇するとパルス信号ＳＰＵＬを遅延させる。ｍ段構成のインバータは、パルス信号ＳＰＵＬを遅延させる遅延手段として機能する。
【００３２】
インバータＩＮＶ１は、図示しない高電位側電源ＶｄｄＴと低電位側電源Ｖｓｓの間に設けられ、パルス信号ＳＰＵＬを入力し、パルス信号ＳＰＵＬを反転した信号をフリップフロップＦＦ１に出力する。
【００３３】
ここで、ｍ段構成のインバータの段数は、ｍ段構成のインバータによるによるパルス信号ＳＰＵＬの遅延時間をインバータＩＮＶ１によるパルス信号ＳＰＵＬの遅延時間よりも大きく（インバータＩＮＶ１によるパルス信号ＳＰＵＬの遅延時間を無視できる程度）設定できるように段数を選択するのが好ましい。
【００３４】
フリップフロップＦＦ１は、ｍ段目のインバータの出力信号（ノードＮ５の信号）を図示しないデータポートに入力し、インバータＩＮＶ１から出力される信号に基づいてデータポートに入力されるデータをラッチし、そのデータを出力信号Ｓｏｕｔとして出力する。つまり、パルス信号ＳＰＵＬの立ち下がりエッジでデータポートに入力されるデータがラッチされる。
【００３５】
次に、温度検出回路の動作について図５及び図６を参照して説明する。図５は温度検出回路の動作を示すタイミングチャート、図６は温度検出回路で検出される温度を示す図である。
【００３６】
図５に示すように、半導体集積回路において温度検出回路５０の設けられている部分の周囲温度が比較的低温度、例えば室温（２５℃）では、パルス信号ＳＰＵＬに対してｍ段構成のインバータの出力信号（ノードＮ５の信号）の遅延時間Ｔｄ１は、
Td1＜TH、TL・・・・・・・・・・・・式（７）
と設定される。なお、ＴＨはパルス信号ＳＰＵＬの“Ｈｉｇｈ”期間、ＴＬはパルス信号ＳＰＵＬの“Ｌｏｗ”期間である。パルス信号ＳＰＵＬは、例えばデューティ５０％、５０％（“Ｈｉｇｈ”レベル期間及び“Ｌｏｗ”レベル期間が５０％）に設定される。
【００３７】
フリップフロップＦＦ１は、パルス信号ＳＰＵＬが立ち下がるときのノードＮ５のデータ（“Ｈｉｇｈ”レベル）をラッチし、そのデータを出力信号Ｓｏｕｔとして出力する。
【００３８】
次に、半導体集積回路において温度検出回路５０の設けられている部分の周囲温度が上昇し、抵抗分割された高電位側電源ＶｄｄＴ電圧が降下すると、パルス信号ＳＰＵＬに対してｍ段構成のインバータの出力信号（ノードＮ５の信号）の遅延時間Ｔｄ２は、
Td2＞TH、TL・・・・・・・・・・・・・式（８）
と設定される。
【００３９】
フリップフロップＦＦ１は、パルス信号ＳＰＵＬが立ち下がるときのノードＮ５のデータ（“Ｌｏｗ”レベル）をラッチし、そのデータを出力信号Ｓｏｕｔとして出力する。つまり、温度が上昇し、所定温度に達してｍ段構成のインバータの遅延時間が大きくなると出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するので、フリップフロップＦＦ１は、温度検出手段として機能する。ここでは、フリップフロップＦＦ１を用いているが、フリップフロップＦＦ１の代わりに、パルス信号ＰＵＬＳの立ち下がりエッジを検出するラッチ回路を用いてもよい。その場合、インバータＩＮＶ１は不要となる。
【００４０】
図６に示すように、温度検出回路５０では、制御信号ＳＧ０及びＳＧ１を選択（アクティブ）した場合、半導体集積回路において温度検出回路５０の設けられている部分の温度Ｔ１を検出することができる。制御信号ＳＧ０及びＳＧ２を選択（アクティブ）した場合、半導体集積回路において温度検出回路５０の設けられている部分の温度Ｔ２（温度Ｔ１よりも高温）を検出することができる。制御信号ＳＧ０及びＳＧ３を選択（アクティブ）した場合、半導体集積回路において温度検出回路５０の設けられている部分の温度Ｔ３（温度Ｔ２よりも高温）を検出することができる。つまり、温度検出回路５０では、半導体集積回路において温度検出回路５０の設けられている部分の温度を３条件モニターすることができる。
【００４１】
なお、温度Ｔ１での高電位側電源電圧ＶｄｄＴ１（Ｔ１）、温度Ｔ２での高電位側電源電圧ＶｄｄＴ２（Ｔ２）、温度Ｔ３での高電位側電源電圧ＶｄｄＴ３（Ｔ３）の関係は、
VddT1(T1)＜VddT2(T2)＜VddT3(T3)・・・・・・・式（９）
となる。
【００４２】
上述したように、本実施例の温度検出回路では、電圧発生回路部１、検出部２、及び制御レジスタ３が設けられる。温度検出回路５０は、例えばシステムＬＳＩやＳｏＣなどの半導体集積回路に複数個搭載され、回路動作により温度上昇した部分の温度を検出する。制御レジスタ３は、制御信号ＳＧ０乃至３を生成して電圧発生回路部１の動作を制御する。電圧発生回路部１には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ乃至ｃ、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至４が設けられ、Ｄ型Ｐｃｈ  ＭＯＳトランジスタのオフ抵抗を用いて、抵抗分割され、降圧された高電位側電源ＶｄｄＴを検出部２に出力する。検出部２には、インバータＩＮＶ１、フリップフロップＦＦ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｍ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂ、及びＰｃｈ  ＭＯＳトランジスタＰＴ１１ｍが設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｍ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｂ、及びＰｃｈ  ＭＯＳトランジスタＰＴ１１ｍは、ｍ段のインバータチェーンを構成する。ｍ段のインバータチェーンは、高電位側電源ＶｄｄＴと低電位側電源Ｖｓｓの間に設けられ、パルス信号ＳＰＵＬが入力され、パルス信号ＳＰＵＬをレベルシフトし、所定時間遅延させたパルス信号ＳＰＵＬを出力する。フリップフロップＦＦ１は、ｍ段のインバータチェーンにより遅延されたパルス信号ＳＰＵＬをデータポートに入力し、パルス信号ＳＰＵＬの立ち下がりエッジでデータポートに入力されるデータをラッチする。
【００４３】
このため、半導体集積回路に搭載された温度検出回路を用いて温度を測定することができるので、従来よりも実装コストを大幅に低減することができる。更に従来よりも実装面積を大幅に低減することができる。また、必要に応じて温度センサとして温度検出回路を半導体集積回路に適宜複数個搭載することができるので、半導体集積回路チップ全体の温度をモニターすることが可能となる。
【００４４】
なお、本実施例では、電圧発生回路部１にD型Ｐｃｈ  ＭＯＳトランジスタを設け、このトランジスタのオフ抵抗を用いて温度依存性を有する降圧された高電位側電源ＶｄｄＴ電圧を電圧発生回路部１で生成しているが、D型Ｐｃｈ  ＭＯＳトランジスタの代わりにＤ型Ｎｃｈ  ＭＯＳトランジスタを用いてもよい。
【００４５】
その場合、Ｄ型Ｎｃｈ  ＭＯＳトランジスタのゲートが低電位側電源Ｖｓｓに接続するのが好ましい。また、温度検出回路５０をＭＯＳトランジスタで構成しているが、ＭＩＳトランジスタ（ＭＩＳＦＥＴ  Metal  Insulator  Semiconductor  Field  Effect  Transistorとも呼称される）で構成してもよい。また、遅延手段としてインバータチェーンを用いているが、バッファチェーンなどを遅延手段として用いてもよい。また、電圧発生回路部１は、縦続接続されたＤ型Ｐｃｈ  ＭＯＳトランジスタが３列設けられ、抵抗分割され降圧された３種類の高電位側電源ＶｄｄＴ電圧を出力しているが、縦続接続されたＤ型Ｐｃｈ  ＭＯＳトランジスタをｎ列（ただし、ｎは１、２或いは４以上）設け、抵抗分割され降圧されたｎ種類の高電位側電源ＶｄｄＴ電圧を出力してもよい。
【実施例２】
【００４６】
次に、本発明の実施例２に係る温度検出回路について、図面を参照して説明する。図７は電圧発生回路部を示す回路図、図８は電圧発生回路部の動作を説明する図である。本実施例では、Ｎｃｈ  ＭＩＳトランジスタのオン抵抗を用いて温度依存性を有する降圧された高電位電源電圧を生成している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図７に示すように、電圧発生回路部１ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ、及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４が設けられる。電圧発生回路部１ａは、ＭＩＳトランジスタのオン抵抗を用いて、抵抗分割され、降圧された高電位側電源電圧を検出部２に出力する。ここで、電圧発生回路部１ａが設けられる温度検出回路は、電圧発生回路部１ａ以外は実施例１と同じ構成である。
【００４９】
ここで、ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４は、E型（エンハンスメント型）トランジスタであり、ゲートに“Ｈｉｇｈ”レベルの電圧が印加されてオンし、ソース・ドレイン間に電流が流れる。
【００５０】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃは、オン抵抗が比較的大きく、且つ温度係数が正（＋）で小さく設定される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４は低温側では、オン抵抗が略同一であり、且つＮｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃのオン抵抗よりも小さく設定される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２４は、温度係数が正（＋）でＮｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃよりも大きく設定される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２３は、温度係数が正（＋）でＮｃｈ  ＭＩＳトランジスタＮＴ２４よりも大きく設定される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２は、温度係数が正（＋）でＮｃｈ  ＭＩＳトランジスタＮＴ２３よりも大きく設定される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２の高温側のオン抵抗は、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃよりも小さく設定される。
【００５１】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４のオン抵抗の温度係数を変更しているが、温度係数を変更する方法として、ここでは、絶縁膜上（フィールド絶縁膜上）に設けられ、チャネル部及びバックゲートに多結晶シリコン膜を用いたＭＩＳトランジスタをＮｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４に適用している。
【００５２】
多結晶シリコン膜が比較的厚い場合、絶縁膜上（フィールド絶縁膜上）に設けられたＮｃｈ  ＭＩＳトランジスタは、シリコン基板上に形成されたＮｃｈ  ＭＩＳトランジスタ或いはＮｃｈ  ＭＯＳトランジスタと同様に、オン抵抗の温度係数が正（＋）でその値が比較的大きい。この理由は、温度が上昇すると熱散乱効果によりキャリア移動度が低下し、オン電流が低下するためである。その結果オン抵抗が増大する。
【００５３】
多結晶シリコン膜を徐々に薄くすると、絶縁膜上（フィールド絶縁膜上）に設けられたＮｃｈ  ＭＩＳトランジスタでは、オン抵抗の温度係数が正（＋）で、その値が多結晶シリコン膜が比較的厚い場合よりも小さくなる。この理由は、キャリア移動度の低下が抑制され、オン電流の低下が抑制される。その結果オン抵抗の増大が抑制される。
【００５４】
多結晶シリコン膜を更に薄くすると、絶縁膜上（フィールド絶縁膜上）に設けられたＮｃｈ  ＭＩＳトランジスタでは、オン抵抗の温度係数が略０（ゼロ）となる。この理由は、キャリア移動度が略一定となり、オン電流が略一定となる。その結果オン抵抗は略一定となる。
【００５５】
具体的には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃには、チャネル部及びバックゲートに薄い多結晶シリコン膜を用いたＭＩＳトランジスタを用いる。Ｎｃｈ  ＭＩＳトランジスタＮＴ２４には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃよりも厚い多結晶シリコン膜を用いたＭＩＳトランジスタを用いる。Ｎｃｈ  ＭＩＳトランジスタＮＴ２３には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２４よりも厚い多結晶シリコン膜を用いたＭＩＳトランジスタを用いる。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２３よりも厚い多結晶シリコン膜を用いたＭＩＳトランジスタを用いる。
【００５６】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ１に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ２）。Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａは、ドレインがノードＮ１に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ４に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ１ａ）。
【００５７】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２３は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ２に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ３）。Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ｂは、ドレインがノードＮ２に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ４に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ１ｂ）。
【００５８】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２４は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのソースに接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ３に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ４）。Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ｃは、ドレインがノードＮ３に接続され、ゲートが高電位側電源Ｖｄｄに接続され、ソースがノードＮ４に接続され、常にオンしている（オン時のオン抵抗Ｒｏｎ１ｃ）。ノードＮ１乃至３は、検出部２の低電位側電源ＶｄｄＴに接続される。
【００５９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ及びＮｃｈ  ＭＯＳトランジスタＮＴ１は、それぞれ制御信号ＳＧ０乃至３に基づいて動作するスイッチであり、オン時の抵抗（オン抵抗）はＮｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４のオン時の抵抗（オン抵抗）よりも、例えば１桁以上小さな値に設定される。
【００６０】
電圧発生回路１ａは、図８に示すように、制御信号ＳＧ０及びＳＧ１が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ２及びＳＧ３が“Ｌｏｗ”レベル）、ノードＮ１から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ１が検出部２に出力される。高電位側電源電圧ＶｄｄＴ１は、
VddT1≒Vdd×{Ron1a/(Ron2+Ron1a)}・・・・・・・・・式（１０）
VddT1≒Vdd×{Ron1/(Ron2+Ron1)}・・・・・・・・・・式（１１）
と表される。
【００６１】
制御信号ＳＧ０及びＳＧ２が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ１及びＳＧ３が“Ｌｏｗ”レベル）、ノードＮ２から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ２が検出部２に出力され、高電位側電源電圧ＶｄｄＴ２は、
VddT2≒Vdd×{Ron1b/(Ron3+Ron1b)}・・・・・・・・・式（１２）
VddT2≒Vdd×{Ron1/(Ron3+Ron1)}・・・・・・・・・・式（１３）
と表される。
【００６２】
制御信号ＳＧ０及びＳＧ３が“Ｈｉｇｈ”レベルの場合（制御信号ＳＧ１及びＳＧ２が“Ｌｏｗ”レベル）、ノードＮ３から高電位側電源Ｖｄｄを抵抗分割した高電位側電源電圧ＶｄｄＴ３が検出部２に出力され、高電位側電源電圧ＶｄｄＴ３は、
VddT3≒Vdd×{Ron1c/(Ron4+Ron1c)}・・・・・・・・・式（１４）
VddT3≒Vdd×{Ron1/(Ron4+Ron1)}・・・・・・・・・・式（１５）
と表される。ここで、Ｒｏｎ１ａ、Ｒｏｎ１ｂ、及びＲｏｎ１ｂは略同一な値に設定されているのでＲｏｎ１ａ、Ｒｏｎ１ｂ、及びＲｏｎ１ｂをＲｏｎ１としている。
【００６３】
電圧発生回路１ａから出力される抵抗分割され、高電位側電源Ｖｄｄが降圧された高電位電源ＶｄｄＴは、検出部２に出力される。電圧発生回路１ａを有する温度検出回路は、降圧された高電位電源ＶｄｄＴに基づいて実施例１と同様に、半導体集積回路において温度検出回路の設けられている部分の温度を３条件モニターする。
【００６４】
上述したように、本実施例の温度検出回路では、電圧発生回路部１ａ、検出部２、及び制御レジスタ３が設けられる。電圧発生回路部１ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ｃ、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１ａ乃至ｃ、及びＮｃｈ  ＭＩＳトランジスタＮＴ２２乃至２４が設けられる。電圧発生回路部１ａは、Ｎｃｈ  ＭＩＳトランジスタのオン抵抗を用いて、抵抗分割され、降圧された高電位側電源電圧を検出部２に出力する。
【００６５】
このため、半導体集積回路に搭載された温度検出回路を用いて温度を測定することができるので、従来よりも実装コストを大幅に低減することができる。更に、従来よりも実装面積を大幅に低減することができる。また、必要に応じて温度センサとして温度検出回路を半導体集積回路に適宜複数個搭載することができるので、半導体集積回路チップ全体の温度をモニターすることが可能となる。
【００６６】
なお、本実施例では、電圧発生回路部１ａにＥ型Ｎｃｈ  ＭＩＳトランジスタを設け、このトランジスタのオン抵抗を用いて温度依存性を有する降圧された高電位側電源ＶｄｄＴ電圧を電圧発生回路部１ａで生成しているが、Ｅ型Ｎｃｈ  ＭＩＳトランジスタの代わりにＥ型Ｐｃｈ  ＭＩＳトランジスタを用いてもよい。その場合、Ｅ型Ｐｃｈ  ＭＩＳトランジスタのゲートは低電位側電源Ｖｓｓに接続するのが好ましい。
【実施例３】
【００６７】
次に、本発明の実施例３に係る温度検出回路について、図面を参照して説明する。図９は、温度検出回路を示す回路図、図１０は電圧発生回路部を構成する抵抗の温度依存性を示す図、図１１は温度検出回路で検出される温度を示す図である。本施例では、抵抗を用いて温度依存性を有する降圧された高電位電源電圧を生成している。
【００６８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６９】
図９に示すように、温度検出回路５０ａには、電圧発生回路部１ｂ、検出部２、及び制御レジスタ３ａが設けられる。温度検出回路５０ａは、例えばシステムＬＳＩやＳｏＣなどの半導体集積回路に複数個搭載され、回路動作により温度上昇した部分の温度を検出する。温度検出回路５０ａで検出された温度に基づいて、例えば回路動作に使用される基準クロック周波数や出力ドライバのインピーダンスなどの電気的特性が温度変化に応じて制御される。
【００７０】
制御レジスタ３ａは、制御信号ＳＧ０乃至ｎを生成する。制御レジスタ３ａから出力される（ｎ＋１）個の制御信号ＳＧ０乃至ｎに基づいて、電圧発生回路部１ｂの動作が制御される。
【００７１】
電圧発生回路部１ｂには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎ、抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎ、及び抵抗Ｒ２１乃至２ｎが設けられる。電圧発生回路部１ｂは、抵抗を用いて、抵抗分割され、降圧された高電位側電源ＶｄｄＴを検出部２に出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎは、ｎ個並列配置される。抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎは、ｎ個並列配置される。抵抗Ｒ２１、抵抗Ｒ２２、・・・、抵抗Ｒ２ｎは、ｎ個並列配置される。
【００７２】
ここで、抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎ、及び抵抗Ｒ２１乃至２ｎには、シリコン基板上にＰ型不純物がドープされたＰ型拡散抵抗を用いている。Ｐ型拡散抵抗は、Ｐ型不純物（例えば、ボロン）の低濃度の場合、シート抵抗（ρｓ）が高く、且つ温度係数が（＋）で大きい。Ｐ型拡散抵抗は、Ｐ型不純物の濃度を高めるとシート抵抗（ρｓ）が小さくなり、且つ温度係数が（＋）で小さくなる。
【００７３】
抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎ、及び抵抗Ｒ２１乃至２ｎは、図１０に示すように、抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎは、抵抗値が比較的大きく、且つ温度係数が正（＋）で小さく設定される。抵抗Ｒ２１乃至２ｎは低温側では、抵抗値が略同一であり、且つ抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎの抵抗値よりも小さく設定される。抵抗Ｒ２ｎは、温度係数が正（＋）で抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎよりも大きく設定される。抵抗Ｒ２２は、温度係数が正（＋）で抵抗Ｒ２ｎよりも大きく設定される。抵抗Ｒ２１は、温度係数が正（＋）で抵抗Ｒ２２よりも大きく設定される。
【００７４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧ１が入力され、制御信号ＳＧ１に基づいてオン・オフ動作する。抵抗Ｒ２１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースに接続され、他端がノードＮ１１に接続される。抵抗Ｒ１ａは、一端がノードＮ１１に接続され、他端がノードＮ４に接続される。
【００７５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧ２が入力され、制御信号ＳＧ２に基づいてオン・オフ動作する。抵抗Ｒ２２は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソースに接続され、他端がノードＮ１２に接続される。抵抗Ｒ１ｂは、一端がノードＮ１２に接続され、他端がノードＮ４に接続される。
【００７６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎは、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号ＳＧｎが入力され、制御信号ＳＧｎに基づいてオン・オフ動作する。抵抗Ｒ２ｎは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｎのソースに接続され、他端がノードＮ１ｎに接続される。抵抗Ｒ１ｎは、一端がノードＮ１ｎに接続され、他端がノードＮ４に接続される。
【００７７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ、・・・、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎ、及びＮｃｈ  ＭＯＳトランジスタＮＴ１は、それぞれ制御信号ＳＧ０乃至ｎに基づいて動作するスイッチであり、オン時の抵抗（オン抵抗）は抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎ、及び抵抗Ｒ２１乃至２ｎの抵抗値よりも、例えば１桁以上小さな値に設定される。
【００７８】
電圧発生回路部１ｂから検出部２に供給される高電位側電源ＶｄｄＴは、図１１に示すように、制御信号ＳＧ０及びＳＧ１が“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴ１が出力される場合）、周囲温度が上昇するにつれて電圧値の落ち込みが大きい。制御信号ＳＧ０及びＳＧ２が“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴ２が出力される場合）、周囲温度の上昇に対して電圧値の落ち込みが高電位側電源電圧ＶｄｄＴ１の場合よりも少ない。制御信号ＳＧ０及びＳＧｎが“Ｈｉｇｈ”レベルの場合（高電位側電源電圧ＶｄｄＴｎが出力される場合）、周囲温度の上昇に対して電圧値の落ち込みが高電位側電源電圧ＶｄｄＴ２の場合よりも少ない。高電位側電源電圧ＶｄｄＴｎの場合が電圧値の落ち込みが１番少ない。
【００７９】
温度検出回路５０ａで制御信号ＳＧ０及びＳＧ１を選択（アクティブ）した場合、半導体集積回路の温度検出回路５０ａの設けられている部分の温度Ｔ１１を検出することができる。制御信号ＳＧ０及びＳＧ２を選択（アクティブ）した場合、半導体集積回路の温度検出回路５０ａの設けられている部分の温度Ｔ１２（温度Ｔ１１よりも高温）を検出することができる。制御信号ＳＧ０及びｎ番目の制御信号ＳＧｎを選択（アクティブ）した場合、半導体集積回路の温度検出回路５０ａの設けられている部分の温度Ｔｎ（温度Ｔ（ｎ−１）よりも高温）を検出することができる。つまり、温度検出回路５０ａでは、半導体集積回路において温度検出回路５０ａの設けられている部分の温度をｎ条件モニターすることができる。
【００８０】
なお、温度Ｔ１１での高電位側電源電圧ＶｄｄＴ１（Ｔ１１）、温度Ｔ１２での高電位側電源電圧ＶｄｄＴ２（Ｔ１２）、・・・、温度Ｔ１ｎでの高電位側電源電圧ＶｄｄＴｎ（Ｔ１ｎ）の関係は、
VddT1(T11)＜VddT2(T12)＜・・・＜VddTn(T1n)・・・・・式（１６）
となる。
【００８１】
上述したように、本実施例の温度検出回路では、電圧発生回路部１ｂ、検出部２、及び制御レジスタ３ａが設けられる。電圧発生回路部１ｂには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｎ、抵抗Ｒ１ａ、抵抗Ｒ１ｂ、・・・、抵抗Ｒ１ｎ、及び抵抗Ｒ２１乃至２ｎが設けられる。電圧発生回路部１ｂは、抵抗を用いて、抵抗分割され、降圧された高電位側電源ＶｄｄＴを検出部２に出力する。
【００８２】
このため、半導体集積回路に搭載された温度検出回路５０ａを用いて温度を測定することができるので、従来よりも実装コストを大幅に低減することができる。更に、従来よりも実装面積を大幅に低減することができる。また、必要に応じて温度センサとして温度検出回路を半導体集積回路に適宜複数個搭載することができるので、半導体集積回路チップ全体の温度をモニターすることが可能となる。
【００８３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８４】
例えば、実施例では、温度係数が（＋）のトランジスタのオフ抵抗、温度係数が（＋）のトランジスタのオン抵抗、或いは温度係数が（＋）の抵抗を用いて電圧発生回路部から抵抗分割され、降圧された高電位側電源ＶｄｄＴを出力しているが、必ずしも温度係数（＋）を有するものでなくともよい。例えば、温度係数が（−）でその値が比較的小さく、且つ抵抗値が比較的小さな抵抗と、温度係数が（−）でその値が比較的大きく、且つ抵抗値が比較的大きな抵抗とを縦続接続して、電圧発生回路部から抵抗分割され、降圧された高電位側電源ＶｄｄＴを出力してもよい。また、実施例３では、P型拡散抵抗を用いているがＮ型拡散抵抗を用いてもよい。また、フィールド絶縁膜上のP型不純物がドープされたP型多結晶シリコン膜やフィールド絶縁膜上のN型不純物がドープされたN型多結晶シリコン膜を抵抗として用いてもよい。
【００８５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ドレインが高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、温度係数が＋（プラス）である第１の抵抗と、一端が前記第１の抵抗の他端に接続され、抵抗値が前記第１の抵抗よりも大きく、温度係数が＋（プラス）であり、温度係数が前記第１の抵抗よりも小さい第２の抵抗と、ドレインが前記第２の抵抗の他端に接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１の抵抗と前記第２の抵抗の間から前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの前記周囲温度を検出する温度検出手段とを有する検出部とを具備する温度検出回路。
【００８６】
（付記２）  ドレインが高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、温度係数が−（マイナス）である第１の抵抗と、一端が前記第１の抵抗の他端に接続され、抵抗値が前記第１の抵抗よりも大きく、温度係数が−（マイナス）であり、温度係数が前記第１の抵抗よりも大きい第２の抵抗と、ドレインが前記第２の抵抗の他端に接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１の抵抗と前記第２の抵抗の間から前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの前記周囲温度を検出する温度検出手段とを有する検出部とを具備する温度検出回路。
【００８７】
（付記３）  ドレインが高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが低電位側電源に接続され、オフ抵抗の温度係数が＋（プラス）である第１のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが前記低電位側電源に接続され、オフ抵抗が前記第１のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタよりも大きく、オフ抵抗の温度係数が＋（プラス）であり、オフ抵抗の温度係数が前記第１のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタよりも小さい第２のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタのソースと前記第２のＤ型Ｎｃｈ絶縁ゲート型電界効果トランジスタのドレインの間から前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの前記周囲温度を検出する温度検出手段とを有する検出部とを具備する温度検出回路。
【００８８】
（付記４）  ドレインが高電位側電源に接続され、ゲートに第１の制御信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが低電位側電源に接続され、オン抵抗の温度係数が＋（プラス）である第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記低電位側電源に接続され、オン抵抗が前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタよりも大きく、オン抵抗の温度係数が＋（プラス）であり、オン抵抗の温度係数が前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタよりも小さい第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに第２の制御信号が入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのソースの間から前記高電位側電源の電圧を降圧した降圧高電位側電源を出力する電圧発生回路部と、前記降圧高電位側電源と前記低電位側電源の間に設けられ、パルス信号が入力され、前記パルス信号を遅延させた遅延パルス信号を出力する遅延手段と、前記パルス信号と前記遅延パルス信号が入力され、前記パルス信号に基づいて前記遅延パルス信号をラッチし、前記遅延パルス信号の信号レベルが変化したときの前記周囲温度を検出する温度検出手段とを有する検出部とを具備する温度検出回路。
【００８９】
（付記５）  前記遅延手段は、前記降圧高電位側電源と前記低電位側電源の間に設けられた複数段構成のインバータチェーンであり、前記温度検出手段は、前記遅延パルス信号をデータポートに入力し、前記パルス信号の反転信号に基づいて前記遅延パルス信号をラッチするフリップフロップである付記１乃至４のいずれかに記載の温度検出回路。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施例１に係る温度検出回路を示す回路図。
【図２】本発明の実施例１に係る電圧発生回路部を構成するＤ型Ｐｃｈ  ＭＯＳトランジスタのオフ抵抗の温度依存性を示す図。
【図３】本発明の実施例１に係る電圧発生回路部の動作を説明する図。
【図４】本発明の実施例１に係る電圧発生回路部から出力される降圧された高電位側電源電圧の温度依存性を示す図。
【図５】本発明の実施例１に係る温度検出回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係る温度検出回路で検出される温度を示す図。
【図７】本発明の実施例２に係る電圧発生回路部を示す回路図。
【図８】本発明の実施例２に係る電圧発生回路部の動作を示す図。
【図９】本発明の実施例３に係る温度検出回路を示す回路図。
【図１０】本発明の実施例３に係る電圧発生回路部を構成する抵抗の温度依存性を示す図。
【図１１】本発明の実施例３に係る温度検出回路で検出される温度を示す図。
【符号の説明】
【００９１】
１、１ａ、１ｂ  電圧発生回路部
２  検出部
３  制御レジスタ
５０  温度検出回路
ＦＦ１  フリップフロップ
ＩＮＶ１  インバータ
Ｎ１〜５、Ｎ１１、Ｎ１２、Ｎ１ｎ  ノード
ＮＴ１、ＮＴ１ａ〜ｃ、ＮＴ１ｎ、ＮＴ１１ａＮＴ１１ｂ、ＮＴ１１ｍ  Ｎｃｈ  ＭＯＳトランジスタ
ＮＴ２１ａ〜ｃ、ＮＴ２２、ＮＴ２３、ＮＴ２４  Ｎｃｈ  ＭＩＳトランジスタ
ＰＴ１ａ〜ｃ、ＰＴ２、ＰＴ３、ＰＴ４  Ｄ型Ｐｃｈ  ＭＯＳトランジスタ
ＰＴ１１ａ、ＰＴ１１ｂ、ＰＴ１１ｍ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１ａ、Ｒ１ｂ、Ｒ１ｎ、Ｒ２１、Ｒ２２、Ｒ２ｎ  抵抗
ＳＧ０〜３、ＳＧｎ  制御信号
ＳＰＵＬ  パルス信号
Ｓｏｕｔ  出力信号
Ｔｄ１、Ｔｄ２  ノードＮ５での遅延時間
ＴＨ  パルス信号の“Ｈｉｇｈ”期間
ＴＬ  パルス信号の“Ｌｏｗ”期間
Ｖｄｄ、ＶｄｄＴ  高電位側電源
Ｖｓｓ  低電位側電源
Ｔ１、Ｔ２、Ｔ３、Ｔ１１、Ｔ１２、Ｔ１ｎ  出力信号が“Ｈ”から“Ｌ”になる温度
【図１】
2009058438.tif 000003
【図２】
2009058438.tif 000004
【図３】
2009058438.tif 000005
【図４】
2009058438.tif 000006
【図５】
2009058438.tif 000007
【図６】
2009058438.tif 000008
【図７】
2009058438.tif 000009
【図８】
2009058438.tif 000010
【図９】
2009058438.tif 000011
【図１０】
2009058438.tif 000012
【図１１】
2009058438.tif 000013