(57)【要約】【課題】電圧変動を引き起こす頻度を抑制することが可能なスイッチング電源装置を提供する。【解決手段】マスタースイッチング回路１０は、分周器１２ｂによって位相制御信号を生成し、位相制御信号をもとにロード信号を生成してＰＷＭ動作カウンタ１２ａに出力する。これにより、マスタースイッチング回路１０は、ＰＷＭ動作カウンタ１２ａのカウント値を予め定められた値にロードする。また、スレーブスイッチング回路２０は、マスタースイッチング回路１０の分周器１２ｂによって生成された位相制御信号をもとにロード信号を生成してＰＷＭ動作カウンタ２２ａに出力する。これにより、スレーブスイッチング回路２０は、ＰＷＭ動作カウンタ２２ａのカウント値を予め定められた値にロードする。【選択図】図２
2009112184.tif 000002
【特許請求の範囲】
【請求項１】
電源側からの電圧を入力するマスタースイッチング回路と、電源側からの電圧を入力すると共に前記マスタースイッチング回路と並列接続されるスレーブスイッチング回路とを備えたスイッチング電源装置であって、
前記マスタースイッチング回路及び前記スレーブスイッチング回路は、クロックを発生させる発振器と、前記発振器からのクロックに基づいてＰＷＭ動作クロックを発生させる制御回路と、前記制御回路からのＰＷＭ動作クロックに基づいてＰＷＭ制御を実行するＰＷＭ実行回路とを有し、
前記マスタースイッチング回路の制御回路は、
前記発信器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第１ＰＷＭ動作カウンタと、
前記発信器からのクロックを分周して位相制御信号を生成する分周器と、
前記分周器により生成された位相制御信号に基づいて、前記第１ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第１ロード信号生成回路と、を有し、
前記スレーブスイッチング回路の制御回路は、
前記発信器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第２ＰＷＭ動作カウンタと、
前記マスタースイッチング回路の分周器により生成された位相制御信号に基づいて、前記第２ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第２ロード信号生成回路と、を有する
ことを特徴とするスイッチング電源装置。
【請求項２】
各ＰＷＭ動作カウンタは、ロード信号を入力すると、それぞれがカウント値を異なる値にロードする
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記マスタースイッチング回路の分周器と、前記スレーブスイッチング回路の第２ロード信号生成回路との間に設けられ、前記分周器からの位相制御信号が前記第２ロード信号生成回路に到達する時間を遅延させる遅延回路をさらに備え、
各ＰＷＭ動作カウンタは、前記位相制御信号の到達が前記遅延回路によって遅れることにより、ロードするタイミングが各スイッチング回路間で異なると共に、ロード信号を入力すると、それぞれがカウント値を同じ値にロードする
ことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項４】
各ロード信号生成回路は、生成したロード信号の出力タイミングが位相制御信号のオンオフ周期に対応しており、
前記分周器は、分周比を変化可能に構成されている
ことを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来、パルス幅変調制御（ＰＷＭ制御）を行うスイッチング電源装置が知られている（特許文献１参照）。また、このようなスイッチング電源装置には、図８に示すように、各々のスイッチング回路を複数並列接続したものが知られている。
【０００３】
図８は、従来のスイッチング電源装置の一例を示すブロック図である。図８に示すように、このようなスイッチング電源装置１００は、電源側からの電圧を入力する第１スイッチング回路１１０と、電源側からの電圧を入力すると共に第１スイッチング回路１１０と並列接続される第２〜第Ｎスイッチング回路１２０とからなっている。これらスイッチング回路１１０，１２０は、発振器１１１，１２１と、制御回路１１２，１２２と、ＰＷＭ実行回路１１３，１２３とを備えている。発振器１１１，１２１は、クロックを発生させるものである。制御回路１１２，１２２は、発振器１１１，１２１からのクロックに基づいてＰＷＭ動作クロックを発生させるものである。ＰＷＭ実行回路１１３，１２３は、制御回路１１２，１２２からのＰＷＭ動作クロックに基づいて、電圧のパルス幅を制御して出力電圧の実効値を変化させるものである。
【０００４】
具体的に、ＰＷＭ動作クロックは、制御回路１１２，１２２内のＰＷＭ動作カウンタのカウント値によって決定される。図９は、ＰＷＭ動作カウンタのカウント値とＰＷＭ動作クロックとの関係の一例を示すタイミングチャートである。図９に示すように、ＰＷＭ動作カウンタは、発振器１１１，１２１からのクロック数をカウントするように構成されており、例えば、カウント値が閾値ｔｈ１未満であるときにはＬレベルの信号を出力し、カウント数が閾値ｔｈ１以上であるときにＨレベルの信号を出力する。
【０００５】
すなわち、時刻０〜時刻Ｔ１においてＰＷＭ動作クロックはＬレベルとなり、時刻Ｔ１においてカウント値が閾値ｔｈ１に達すると、ＰＷＭ動作クロックはＨレベルとなる。その後、時刻Ｔ２においてカウント値が閾値ｔｈ２（ｔｈ２＞ｔｈ１）に達すると、ＰＷＭ動作カウンタの値はリセットされて「０」に戻ることとなる。そして、時刻Ｔ２〜Ｔ３においてＰＷＭ動作クロックは再びＬレベルとなる。時刻Ｔ３以降については、時刻０〜時刻Ｔ３までの動作が繰り返されることとなる。
【０００６】
以上のような構成であるため、各スイッチング回路１１０，１２０は、ＰＷＭ動作カウンタの閾値ｔｈ１を変化させることによりＰＷＭ動作クロックのＬレベルとＨレベルとの切替時刻を変化させることができる。そして、ＰＷＭ実行回路１１３，１２３をＦＥＴなどによって構成し、ＰＷＭ動作クロックによりＦＥＴをオンオフすることにより、出力電圧の実効値についても変化させることができる。
【０００７】
また、このようなスイッチング電源装置１００では、ＰＷＭ制御を行った場合に、出力電圧のパルスの立ち上がり時点やパルスの立ち下がり時点においてノイズが発生する傾向にある。特に、パルスの立ち上げやパルスの立ち下げが各スイッチング回路１１０，１２０において同時に行われるとノイズが合成されて電圧変動を引き起こしてしまう可能性がある。このため、スイッチング電源装置１００は、各スイッチング回路１１０，１２０のパルスの立ち上がり時点やパルスの立ち下がり時点を異ならせるように制御して、電圧変動を引き起こし難いようにしている。
【特許文献１】実開平６−２６３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のスイッチング電源装置１００では、電源を投入してから各スイッチング回路１１０，１２０が安定するまでの安定時間が異なり、それぞれが動作を開始する開始時点が異なってしまう。このため、各スイッチング回路１１０，１２０においてパルスの立ち上がり時点や立ち下がり時点を異ならせるように制御していたとしても、動作開始時点のズレや内蔵発振器の周波数偏差等の影響を受けて、パルスの立ち上がり時点や立ち下がり時点が一致してしまい、電圧変動を引き起こしてしまう可能性がある。
【０００９】
図１０は、従来のスイッチング電源装置１００においてパルスの立ち上がり時点や立ち下がり時点の一例を示すタイミングチャートである。なお、図１０（ａ）は第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が同じ場合のパルスの状態を示し、（ｂ）は第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が異なる場合のパルスの状態を示している。
【００１０】
一般に、スイッチング電源装置１００では、パルスの立ち上がり時点及びパルスの立ち下がり時点が各スイッチング回路１１０，１２０で一致しないようにパルスがずらされている。このため、図１０（ａ）に示すように、第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が同じ場合、第１スイッチング回路１１０のパルス立ち上がり時刻はＴ１２，Ｔ１６，Ｔ２０となり、第２スイッチング回路１２０のパルスの立ち上がり時刻Ｔ１１，Ｔ１５，Ｔ１９と一致しない。同様に、第１スイッチング回路１１０のパルス立ち下がり時刻はＴ１４，Ｔ１８となり、第２スイッチング回路１２０のパルスの立ち下がり時刻Ｔ１３，Ｔ１７と一致しない。
【００１１】
ところが、第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が異なる場合、例えば図１０（ｂ）に示すように、第２スイッチング回路１２０でのパルスの立ち上がり時刻及びパルスの立ち下がり時刻が遅れてしまうことがある。また、第２スイッチング回路１２０でのパルスの立ち上がり時刻及びパルスの立ち下がり時刻が遅れてしまった場合、両スイッチング回路１１０，１２０のパルスの立ち上がり時刻は、Ｔ１２，Ｔ１６，Ｔ２０となって一致してしまうことがある。同様に、立ち下がり時刻についても、Ｔ１４，Ｔ１８となり一致してしまうことがある。そして、このような場合には、ノイズが合成されて電圧変動を引き起こしてしまう可能性がある。
【００１２】
このとき、ＰＷＭ動作カウンタ内のカウント値は例えば図１１のようになっている。図１１は、ＰＷＭ動作カウンタのカウント値を示すタイミングチャートであり、（ａ）は第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が同じ場合のパルスの状態を示し、（ｂ）は第１スイッチング回路１１０と第２スイッチング回路１２０との安定時間が異なる場合のパルスの状態を示している。なお、図１１の説明において、第１スイッチング回路１１０と第２スイッチング回路１２０とのデューティ比は同じであり、図９に示した閾値ｔｈ１は同じであるとする。
【００１３】
スイッチング電源装置１００では、パルスの立ち上がり時刻及びパルス立ち下がり時刻が異なるようにするために、例えば、第１スイッチング回路１１０のカウンタ初期値（「０」）と、第２スイッチング回路１２０のカウンタ初期値（「１００」）とを異ならせている。これにより、安定時間が第１スイッチング回路１１０と第２スイッチング回路１２０とで同じである場合、カウンタ初期値の違いからカウント値は常にズレたままとなる。よって、カウント値が閾値ｔｈ１に達するタイミング及び閾値ｔｈ２に達するタイミングが異なることとなり、パルスの立ち上がり時刻及びパルス立ち下がり時刻は、各スイッチング回路１１０，１２０において異なることとなる（図１１（ａ）参照）。
【００１４】
一方、第１スイッチング回路１１０と第２スイッチング回路１２０安定時間が異なって第２スイッチング回路１２０でのパルスの立ち上がり時刻及びパルスの立ち下がり時刻が遅れてしまったとする。この場合、図１１（ｂ）に示すように、第１スイッチング回路１１０と第２スイッチング回路１２０とのカウント値が一致してしまい、パルスの立ち上がり時刻及びパルス立ち下がり時刻が一致してしまうことがある。そして、このような場合には、ノイズが合成されて電圧変動を引き起こしてしまう可能性がある。
【００１５】
また、動作開始時点のズレが発生しなかったとしても、各発信器１１１，１２１の周波数の微妙なズレの影響を受けてパルスの立ち上がり時点や立ち下がり時点が一致してしまい、電圧変動を引き起こしてしまう可能性がある。
【００１６】
図１２は、各発信器１１１，１２１の周波数及びＰＷＭ動作カウンタのカウント値を示す図であり、（ａ）は発信器１１１，１２１の周波数にズレがない場合の例を示し、（ｂ）は発信器１１１，１２１の周波数にズレがある場合の例を示している。なお、図１２において、第１スイッチング回路１１０のカウンタ初期値は「０」であり、第２スイッチング回路１２０のカウンタ初期値は「１００」であるとする。また、図１２において、第１スイッチング回路１１０と第２スイッチング回路１２０とは、安定時間が等しく、動作開始時点がズレていないものとする。
【００１７】
図１２（ａ）に示すように、動作開始時点がズレておらず、発信器１１１，１２１の周波数にズレがない場合、第１スイッチング回路１１０のカウント値と第２スイッチング回路１２０のカウント値とは、「１００」ずれた状態が維持されることとなる。このため、ＰＷＭパルスの立ち上がり時刻及び立ち下がり時刻は、ズレたまま維持されることとなる。
【００１８】
ところが、図１２（ｂ）に示すように、発信器１１１，１２１の周波数にズレがある場合、カウント値の差が「１００」のまま維持されなくなる。例えば、第２スイッチング回路１２０の周波数が、第１スイッチング回路１１０の周波数よりも僅かに高い場合、第１スイッチング回路１１０のカウンタの値がリセットされて「０」に達したときに、第２スイッチング回路１２０のカウンタの値は「１０１」となり、カウント値が「１０１」ズレていることとなる。このように、発信器１１１，１２１の周波数にズレがある場合、このズレが蓄積されて最終的には、出力電圧のパルスの立ち上がり時刻及び立ち下がり時刻が一致してしまい、電圧変動を引き起こしてしまう可能性がある。なお、上記では、第１スイッチング回路１１０と第２スイッチング回路１２０との２つを例に説明したが、この問題は、他のスイッチング回路１２０間同士においても生じる問題である。
【００１９】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、電圧変動を引き起こす頻度を抑制することが可能なスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明に係るスイッチング電源装置は、電源側からの電圧を入力するマスタースイッチング回路と、電源側からの電圧を入力すると共にマスタースイッチング回路と並列接続されるスレーブスイッチング回路とを備えたものであって、マスタースイッチング回路及びスレーブスイッチング回路は、クロックを発生させる発振器と、発振器からのクロックに基づいてＰＷＭ動作クロックを発生させる制御回路と、制御回路からのＰＷＭ動作クロックに基づいてＰＷＭ制御を実行するＰＷＭ実行回路とを有している。マスタースイッチング回路の制御回路は、発信器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第１ＰＷＭ動作カウンタと、発信
器からのクロックを分周して位相制御信号を生成する分周器と、分周器により生成された位相制御信号に基づいて、第１ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第１ロード信号生成回路と、を有している。スレーブスイッチング回路の制御回路は、発信器からのクロックをカウントし、カウント結果に基づいてＰＷＭ動作クロックを発生させる第２ＰＷＭ動作カウンタと、マスタースイッチング回路の分周器により生成された位相制御信号に基づいて、第２ＰＷＭ動作カウンタのカウント値を予め定められた値にロードさせるロード信号を生成して出力する第２ロード信号生成回路と、を有している。
【００２１】
また、各ＰＷＭ動作カウンタは、ロード信号を入力すると、それぞれがカウント値を異なる値にロードすることが好ましい。
【００２２】
また、マスタースイッチング回路の分周器と、スレーブスイッチング回路の第２ロード信号生成回路との間に設けられ、分周器からの位相制御信号が第２ロード信号生成回路に到達する時間を遅延させる遅延回路をさらに備え、各ＰＷＭ動作カウンタは、位相制御信号の到達が遅延回路によって遅れることにより、ロードするタイミングが各スイッチング回路間で異なると共に、ロード信号を入力すると、それぞれがカウント値を同じ値にロードすることが好ましい。
【００２３】
また、各ロード信号生成回路は、生成したロード信号の出力タイミングが位相制御信号のオンオフ周期に対応しており、分周器は、分周比を変化可能に構成されていることが好ましい。
【発明の効果】
【００２４】
本発明に係るスイッチング電源装置によれば、マスタースイッチング回路の制御回路は、発信器のクロックから位相制御信号を生成する分周器を有し、分周器により生成された位相制御信号に基づいてロード信号を生成して第１ＰＷＭ動作カウンタのカウント値を予め定められた値にロードする。また、スレーブスイッチング回路の制御回路は、マスタースイッチング回路の分周器により生成された位相制御信号に基づいてロード信号を生成して、第２ＰＷＭ動作カウンタのカウント値を予め定められた値にロードする。このように、各ＰＷＭ動作カウンタは、ロード信号の入力によりカウント値を予め定められた値にロードすることとなる。これにより、たとえ安定時間の相違により動作開始時点がズレて、出力電圧の立ち上がり時刻や立ち下がり時刻が一致してしまったとしても、ＰＷＭ動作カウンタにロード信号を入力して各ＰＷＭ動作カウンタの値を予め定められた値にロードすれば、安定時間のズレをリセットすることとなって当初予定していたように立ち上がり時刻や立ち下がり時刻をずらすことが可能となる。また、各スイッチング回路の発振器間で周波数に僅かなズレがありズレが蓄積されたとしても、ＰＷＭ動作カウンタにロード信号が入力されると、各ＰＷＭ動作カウンタの値が予め定められた値にロードされて、蓄積されたズレをリセットすることができる。これにより、ズレが蓄積されて立ち上がり時刻や立ち下がり時刻が一致してしまうことを防ぐことができる。従って、電圧変動を引き起こす頻度を抑制することが可能なスイッチング電源装置を提供することができる。
【００２５】
また、各ＰＷＭ動作カウンタは、ロード信号を入力すると、それぞれがカウント値を異なる値にロードするため、各ＰＷＭ動作カウンタのカウント値は、ロード信号を入力する毎にズレた状態となる。これにより、カウント値の一致を防いで同じデューディ比のスイッチング回路間におけるパルスの立ち上がり時刻等の一致をより確実に抑制することができる。
【００２６】
また、各ＰＷＭ動作カウンタは、位相制御信号の到達が遅延回路によって遅れることにより、ロードするタイミングが各スイッチング回路間で異なると共に、ロード信号を入力
すると、それぞれがカウント値を同じ値にロードする。このため、ロード信号を入力したときにロードされるカウント値は同じであるが、遅延回路によってロードタイミングを異ならせることとなり、各ＰＷＭ動作カウンタのカウント値をずらすことができる。従って、カウント値の一致を防いで同じデューディ比のスイッチング回路間におけるパルスの立ち上がり時刻等の一致をより確実に抑制することができる。
【００２７】
また、各ロード信号生成回路は、生成したロード信号の出力タイミングが位相制御信号のオンオフ周期に対応しているため、ロード信号の出力タイミングは、クロックの周波数と分周比によって決定される。さらに、分周器は分周比を変化可能に構成されている。このため、ロード信号の出力タイミングを変更することができ、ロードタイミングを制御することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施形態を図面に基づいて説明する。図１は、本発明の第１実施形態に係るスイッチング電源装置の構成を示すブロック図である。図１に示すように、スイッチング電源装置１は、マスタースイッチング回路１０と、複数のスレーブスイッチング回路２０とからなっている。なお、以下の説明においてスレーブスイッチング回路２０の構成は同様であるため、同一符号を付して、１つのスレーブスイッチング回路２０のみを説明し、重複する説明を省略するものとする。
【００２９】
マスタースイッチング回路１０は、電源側からの電圧を入力してＰＷＭ制御を行うものである。複数のスレーブスイッチング回路２０は、マスタースイッチング回路１０と同様に、電源側からの電圧を入力してＰＷＭ制御を行うものである。また、複数のスレーブスイッチング回路２０は、マスタースイッチング回路１０と並列的に接続されている。
【００３０】
また、これらスイッチング回路１０，２０は、発振器１１，２１と、制御回路１２，２２と、ＰＷＭ実行回路１３，２３とを有している。発振器１１，２１はクロックを発生させるものである。制御回路１２，２２は、発振器１１，２１からのクロックに基づいてＰＷＭ動作クロックを発生させるものである。ＰＷＭ実行回路１３，２３は、ＰＷＭ動作クロックに基づいてＰＷＭ制御を実行するものである。このＰＷＭ実行回路１３，２３は、例えばトランジスタにより構成され、ＰＷＭ動作クロックを入力してＦＥＴ等をオンオフすることにより、ＰＷＭ制御を行い、出力電圧の実効値を変化させるものである。
【００３１】
図２は、図１に示した制御回路１２，２２の内部構成を示すブロック図であり、（ａ）はマスタースイッチング回路１０が有する制御回路１２の内部構成を示し、（ｂ）はスレーブスイッチング回路２０が有する制御回路２２の内部構成を示している。
【００３２】
図２に示すように、双方のスイッチング回路１０，２０の制御回路１２，２２は同一構成となっており、ＰＷＭ動作カウンタ（第１ＰＷＭ動作カウンタ，第２ＰＷＭ動作カウンタ）１２ａ，２２ａと、分周器１２ｂ，２２ｂと、セレクタ１２ｃ，２２ｃと、変換点検出回路１２ｄ，２２ｄと、位相制御回路１２ｅ，２２ｅとを備えている。なお、変換点検出回路１２ｄ、２２ｄ及び位相制御回路１２ｅ，２２ｅは、両者でロード信号生成回路（第１ロード信号生成回路，第２ロード信号生成回路）１２ｆ，２２ｆを構成している。
【００３３】
ＰＷＭ動作カウンタ１２ａ，２２ａは、端子ｃを通じて入力される発振器１１，２１からのクロックをカウントするものである。また、ＰＷＭ動作カウンタ１２ａ，２２ａは、図９を参照して説明したように、カウント結果、すなわちカウント値と閾値ｔｈ１等に基づいてＰＷＭ動作クロックを発生させるものである。また、ＰＷＭ動作クロックは、端子ｄを介してＰＷＭ実行回路１３，２３に出力される。
【００３４】
分周器１２ｂ，２２ｂは、端子ｃを通じて入力される発振器１１，２１からのクロックを分周して位相制御信号を生成するものである。ここで、マスタースイッチング回路１０の分周器１２ｂは、生成した位相制御信号を、端子ｂを通じてスレーブスイッチング回路２０に送信する構成となっている。
【００３５】
セレクタ１２ｃ，２２ｃは、入力信号を選択するものである。図２（ａ）に示すように、マスタースイッチング回路１０のセレクタ１２ｃには、分周器１２ｂから位相制御信号が入力されるようになっている。このため、マスタースイッチング回路１０のセレクタ１２ｃは、分周器１２ｂからの位相制御信号を入力するように設定されている。一方、図２（ｂ）に示すように、スレーブスイッチング回路２０のセレクタ２２ｃには、分周器１２ｂから位相制御信号と、マスタースイッチング回路１０から端子ａを通じて送信されてきた位相制御信号とが入力されるようになっている。スレーブスイッチング回路２０のセレクタ２２ｃは、これら信号のうち、マスタースイッチング回路１０から送信されてきた位相制御信号を入力するように設定されている。
【００３６】
変換点検出回路１２ｄ、２２ｄは、変換点を検出するものであり、セレクタ１２ｃ，２２ｃを通じて送られてきた位相制御信号と、発振器１１，２１からのクロックとを入力する構成となっている。ここで、マスタースイッチング回路１０の変換点検出回路１２ｄは、分周器１２ｂにより生成された位相制御信号から変換点を検出し、スレーブスイッチング回路２０の変換点検出回路２２ｄは、マスタースイッチング回路１０の分周器１２ｂにより生成された位相制御信号から、変換点を検出する。すなわち、スレーブスイッチング回路２０の変換点検出回路２２ｄは、スレーブスイッチング回路２０の分周器２２ｂによって生成された位相制御信号ではなく、端子ａを通じて入力された位相制御信号に基づいて、変換点を検出する構成となっている。
【００３７】
なお、変換点とは、位相制御信号から得られる特定のタイミングであり、第１変換点と第２変換点とがある。第１変換点とは、位相制御信号がＬレベルからＨレベルに変化した後に、クロックがＬレベルからＨレベルに立ち上がるタイミングをいう。第２変換点とは、第１変換点の次に、クロックがＬレベルからＨレベルに立ち上がるタイミングをいう。変換点検出回路１２ｄ，２２ｄは、これら第１変換点と第２変換点との間のみにＨレベルとなる信号（後述のＳ３）を出力する構成となっている。
【００３８】
図３は、図２に示した変換点検出回路１２ｄ，２２ｄの詳細を示す構成図である。図３に示すように、変換点検出回路１２ｄ，２２ｄは、２つのフリップフロップＤ１，Ｄ２と、アンド回路とノット回路とからなる複合ゲートＧとからなっている。変換点検出回路１２ｄ，２２ｄは、位相制御信号と発振器１１，２１からのクロックとを入力し、これら信号を論理演算して第１変換点と第２変換点との間のみにＨレベルとなる信号Ｓ３を出力することとなる。
【００３９】
再度、図２を参照する。位相制御回路１２ｅ，２２ｅは、変換点検出回路１２ｄ、２２ｄにより出力された信号Ｓ３をロード信号としてＰＷＭ動作カウンタ１２ａ，２２ａに出力するものである。ロード信号を入力したＰＷＭ動作カウンタ１２ａ，２２ａは、カウント値を予め定められた値にロードすることとなる。
【００４０】
次に、本実施形態に係るスイッチング電源装置１の動作を、図１〜図４を参照して説明する。まず、スイッチング電源装置１の電源が投入されると、マスタースイッチング回路１０及びスレーブスイッチング回路２０が動作を開始する。これにより、発振器１１，２１はクロックを発生させ、クロックは端子ｃを通じて制御回路１２，２２に供給される。
【００４１】
そして、各スイッチング回路１０のＰＷＭ動作カウンタ１２ａ，２２ａは、クロック数
をカウントし、端子ｄを介してＰＷＭ動作クロックを出力する。これにより、ＰＷＭ実行回路１３，２３は、ＰＷＭ制御を行って出力電圧の実効値を変化させる。さらに、マスタースイッチング回路１０に入力されたクロックは、分周器１２ｂによって分周される。これにより、位相制御信号が生成される。
【００４２】
そして、位相制御信号は、マスタースイッチング回路１０内のセレクタ１２ｃに入力されると共に、スレーブスイッチング回路２０に送信される。ここで、マスタースイッチング回路１０の動作を説明し、次に、スレーブスイッチング回路２０の動作を説明する。
【００４３】
まず、マスタースイッチング回路１０内のセレクタ１２ｃに入力された位相制御信号は、変換点検出回路１２ｄに入力される。そして、位相制御信号は、第１フリップフロップＤ１の入力端子Ｄに入力される。また、発振器１１からのクロックは、第１フリップフロップＤ１のクロック入力端子ＣＫに入力される。これにより、第１フリップフロップＤ１は、信号Ｓ１を出力する。また、信号Ｓ１は、第２フリップフロップＤ２の入力端子Ｄに入力される。さらに、発振器１１からのクロックは、第２フリップフロップＤ２のクロック入力端子ＣＫに入力される。これにより、第２フリップフロップＤ２は、信号Ｓ２を出力する。
【００４４】
また、信号Ｓ１及び信号Ｓ２は、複合ゲートＧに入力される。なお、信号Ｓ２はノット回路を介して入力される。そして、複合ゲートＧは、信号Ｓ３を出力する。この信号Ｓ３は、ＰＷＭ動作カウンタ１２ａのロード信号となる。
【００４５】
図４は、図２に示した変換点検出回路１２ｄの動作を示すタイミングチャートである。なお、図４に示すように、位相制御信号及び信号Ｓ１〜Ｓ３は、初期状態においてＬレベルであるとする。まず、図４に示すように、所定のクロックが変換点検出回路１２ｄに入力されている状態において、時刻ｔ１においてＨレベルとなる位相制御信号が入力されたとする。この場合、フリップフロップＤ１は、時刻ｔ２においてクロックがＨレベルとなることを契機に、Ｈレベルの信号Ｓ１を出力する。この時刻ｔ２が第１変換点に相当する。また、このとき、フリップフロップＤ２から出力される信号Ｓ２はＬレベルのままである。さらに、信号Ｓ１がＨレベルであり、信号Ｓ２がＬレベルであるため、複合ゲートＧの出力信号Ｓ３はＨレベルとなる。
【００４６】
その後、クロックがＬレベルとなり、時刻ｔ３において再度クロックがＨレベルとなったとする。この時刻ｔ３が第２変換点に相当する。また、このとき、第２フリップフロップＤ２は、Ｈレベルの信号Ｓ２を出力する。これにより、信号Ｓ１及び信号Ｓ２がＨレベルとなるため、複合ゲートＧの出力信号Ｓ３はＬレベルとなる。そして、このような信号Ｓ３が位相制御回路１２ｅに送信される。
【００４７】
再度、図２を参照する。図４を参照して説明した信号Ｓ３を入力した位相制御回路１２ｅは、この信号Ｓ３をロード信号としてＰＷＭ動作カウンタ１２ａに出力する。これにより、ＰＷＭ動作カウンタ１２ａはカウント値を予め定められた値にロードする。なお、本実施形態においてマスタースイッチング回路１０のＰＷＭ動作カウンタ１２ａは、ロード信号を入力することにより、カウント値を「０」にロード（リセット）する。
【００４８】
次に、スレーブスイッチング回路２０の動作を説明する。マスタースイッチング回路１０から送信されてきた位相制御信号は、セレクタ２２ｃに入力される。そして、セレクタ２２ｃに入力された位相制御信号は、変換点検出回路２２ｄに入力される。その後、図４に示した変換点検出回路１２ｄと同様に、スレーブスイッチング回路２０の変換点検出回路２２ｄは論理演算を行い、信号Ｓ３を出力する。そして、信号Ｓ３は位相制御回路２２ｅに送信される。信号Ｓ３を入力した位相制御回路２２ｅは、この信号Ｓ３をロード信号
としてＰＷＭ動作カウンタ２２ａに出力する。これにより、ＰＷＭ動作カウンタ２２ａはカウント値を予め定められた値にロードする。なお、本実施形態においてスレーブスイッチング回路２０のＰＷＭ動作カウンタ２２ａは、例えばロード信号を入力することにより、カウンタの値を「１００」にロードする。
【００４９】
ここで、本実施形態においてマスタースイッチング回路１０及びスレーブスイッチング回路２０の各ＰＷＭ動作カウンタ１２ａ，２２ａは、ロード信号を入力すると、それぞれがカウント値を異なる値にロードする。具体的にマスタースイッチング回路１０のＰＷＭ動作カウンタ１２ａは、ロード信号を入力すると、カウント値を「０」にリセットし、スレーブスイッチング回路２０のＰＷＭ動作カウンタ２２ａは、ロード信号を入力すると、カウント値を「１００」にロードする。他にスレーブスイッチング回路２０を備える場合には、それぞれのＰＷＭ動作カウンタ２２ａは、上記値と異なる値（例えば「２００」「３００」など）にカウント値をロードする。
【００５０】
これにより、ＰＷＭ動作カウンタ１２ａ，２２ａのカウント値は、図５及び図６に示すようになり、電圧変動が抑制されることとなる。図５は、本実施形態に係るＰＷＭ動作カウンタ１２ａ，２２ａのカウント値の一例を示すタイミングチャートであり、図６は、本実施形態に係るＰＷＭ動作カウンタ１２ａ，２２ａのカウント値の他の例を示すタイミングチャートである。なお、図５及び図６の説明において、マスタースイッチング回路１０とスレーブスイッチング回路２０とのデューティ比は同じであり、図９に示した閾値ｔｈ１は同じであるとする。
【００５１】
図５に示すように、マスタースイッチング回路１０とスレーブスイッチング回路２０との安定時間にズレがあり、スレーブスイッチング回路２０でのパルスの立ち上がり時刻及びパルスの立ち下がり時刻が遅れてしまったとする。この場合、図５に示すように、マスタースイッチング回路１０とスレーブスイッチング回路２０とのカウント値が一致してしまい、パルスの立ち上がり時刻及びパルス立ち下がり時刻が一致してしまうことがある。例えば、時刻ｔ１１において両ＰＷＭ動作カウンタ１２ａ，２２ａのカウント値は双方共に「１００」となり一致している。このため、ノイズが合成されて電圧変動を引き起こしてしまう可能性がある。
【００５２】
しかし、本実施形態では、ＰＷＭ動作カウンタ１２ａ，２２ａにロード信号が入力されると、カウント値は予め定められた値にロードされる。しかも、ロードされる値は、各ＰＷＭ動作カウンタ１２ａ，２２ａそれぞれで異なっている。このため、時刻ｔ１２に示すように、ロード信号が入力されると、カウント値は例えば「０」と「１００」とのようにズレた値となる。これにより、カウント値の一致が防止され、電圧変動を抑制できることとなる。
【００５３】
また、図６に示すように、各発信器１１，２１の周波数にズレがある場合、カウント値の差が「１００」のまま維持されなくなってしまう。例えば、マスタースイッチング回路１０のＰＷＭ動作カウンタ１２ａの値は時刻ｔ１３において「０」であり、スレーブスイッチング回路２０のＰＷＭ動作カウンタ２２ａの値は「１００」である。ところが、時刻ｔ１４において、マスタースイッチング回路１０のＰＷＭ動作カウンタ１２ａの値は「Ｎ−１０１」であり、スレーブスイッチング回路２０のＰＷＭ動作カウンタ２２ａの値は「Ｎ」である。すなわち、時刻ｔ１４においてカウント値は「１０１」ズレていることとなる。このように、発信器１１，２１の周波数にズレがある場合、このズレが蓄積されて最終的には、ＰＷＭパルスの立ち上がり時刻及び立ち下がり時刻が一致してしまい、電圧変動を引き起こしてしまう可能性がある。
【００５４】
しかし、本実施形態では、ＰＷＭ動作カウンタ１２ａ，２２ａにロード信号が入力され
ると、カウント値は予め定められた値にロードされる。具体的に時刻ｔ１５においてカウント値は「１０１」のズレ（値「Ｎ」が次のクロック入力により「０」にリセットされると仮定して「１０１」のズレ）を有している。しかし、時刻ｔ１６においては、マスタースイッチング回路１０のカウント値は「０」にリセットされ、スレーブスイッチング回路２０のカウント値は「１００」にロードされている。すなわち、カウント値のズレは「１００」に戻ることとなる。これにより、発信器１１，２１の周波数のズレが蓄積されて最終的には、ＰＷＭパルスの立ち上がり時刻及び立ち下がり時刻が一致してしまう事態を防止することとなる。
【００５５】
しかも、ロード信号はＰＷＭ動作カウンタ１２ａ，２２ａに定期的に出力される。すなわち、位相制御信号は、クロックを分周したものであるから、一定周期でＬレベルとＨレベルとを交互に繰り返す。また、信号Ｓ３は、分周したクロックの周期に応じてＬレベルとＨレベルとを繰り返すこととなる。このため、ロード信号はＰＷＭ動作カウンタ１２ａ，２２ａに定期的に出力される。ここで、ロード信号が一度しか出力されないとすると、一度ロード信号が入力された後に、再度周波数のズレが蓄積されて、ＰＷＭパルスの立ち上がり時刻及び立ち下がり時刻が一致してしまう。しかし、ロード信号は定期的に出力されるため、周波数のズレが蓄積されて、ＰＷＭパルスの立ち上がり時刻及び立ち下がり時刻が一致してしまう事態は防止されることとなる。
【００５６】
このようにして、本実施形態に係るスイッチング電源装置１によれば、マスタースイッチング回路１０の制御回路１２は、発信器１１のクロックから位相制御信号を生成する分周器１２ｂを有し、分周器１２ｂにより生成された位相制御信号に基づいてロード信号を生成してＰＷＭ動作カウンタ１２ａのカウント値を予め定められた値にロードする。また、スレーブスイッチング回路２０の制御回路２２は、マスタースイッチング回路１０の分周器１２ｂにより生成された位相制御信号に基づいてロード信号を生成して、ＰＷＭ動作カウンタ２２ａのカウント値を予め定められた値にロードする。このように、各ＰＷＭ動作カウンタ１２ａ，２２ａは、ロード信号の入力によりカウント値を予め定められた値にロードすることとなる。これにより、たとえ安定時間の相違により動作開始時点がズレて、出力電圧の立ち上がり時刻や立ち下がり時刻が一致してしまったとしても、ＰＷＭ動作カウンタ１２ａ，２２ａにロード信号を入力して各ＰＷＭ動作カウンタ１２ａ，２２ａの値を予め定められた値にロードすれば、安定時間のズレをリセットすることとなって当初予定していたように立ち上がり時刻や立ち下がり時刻をずらすことが可能となる。また、各スイッチング回路１０，２０の発振器１１，２１間で周波数に僅かなズレがありズレが蓄積されたとしても、ＰＷＭ動作カウンタ１２ａ，２２ａにロード信号が入力されると、各ＰＷＭ動作カウンタ１２ａ，２２ａの値が予め定められた値にロードされて、蓄積されたズレをリセットすることができる。これにより、ズレが蓄積されて立ち上がり時刻や立ち下がり時刻が一致してしまうことを防ぐことができる。従って、電圧変動を引き起こす頻度を抑制することが可能なスイッチング電源装置１を提供することができる。
【００５７】
また、各ＰＷＭ動作カウンタ１２ａ，２２ａは、ロード信号を入力すると、それぞれがカウント値を異なる値にロードするため、各ＰＷＭ動作カウンタ１２ａ，２２ａのカウント値は、ロード信号を入力する毎にズレた状態となる。これにより、カウント値の一致を防いで同じデューディ比のスイッチング回路１０，２０間におけるパルスの立ち上がり時刻等の一致をより確実に抑制することができる。
【００５８】
次に、本発明の第２実施形態を説明する。第２実施形態に係るスイッチング電源装置は、第１実施形態のものと同様であるが、一部構成及び動作が異なっている。以下、第１実施形態との相違点を説明する。
【００５９】
図７は、第２実施形態に係るスイッチング電源装置の構成を示すブロック図である。図
７に示すように、第２実施形態に係るスイッチング電源装置２のスレーブスイッチング回路２０は遅延回路２４を備えている。この遅延回路２４は入力した信号を所定時間遅らせて出力するものである。
【００６０】
また、遅延回路２４は、マスタースイッチング回路１０の分周器１２ｂと、スレーブスイッチング回路２０のロード信号生成回路２２ｆとの間に設けられている。このため、分周器１２ｂによって生成された位相制御信号は、マスタースイッチング回路１０のロード信号生成回路１２ｆよりも所定時間遅れてスレーブスイッチング回路２０のロード信号生成回路２２ｆに入力される。これにより、ロード信号の生成タイミングをマスタースイッチング回路１０とスレーブスイッチング回路２０とでずらすことができ、且つ、各スイッチング回路１０，２０が各ＰＷＭ動作カウンタ１２ａ，２２ａをロードするタイミングについて異ならせることができる。
【００６１】
さらに、第２実施形態において、各ＰＷＭ動作カウンタ１２ａ，２２ａは、ロード信号を入力すると、それぞれがカウント値を同じ値にロードする（例えばカウント値を「０」にリセットする）。このため、第１実施形態と同様に、各ＰＷＭ動作カウンタ１２ａ，２２ａのカウント値をずらすことができ、電圧変動を抑制することとなる。
【００６２】
なお、遅延回路２４は、スレーブスイッチング回路２０内に設けられている必要はなく、マスタースイッチング回路１０内に設けられていてもよいし、双方のスイッチング回路１０，２０外に設けられていてもよい。
【００６３】
このようにして、第２実施形態に係るスイッチング電源装置２によれば、第１実施形態と同様に、電圧変動を引き起こす頻度を抑制することが可能なスイッチング電源装置２を提供することができる。
【００６４】
また、各ＰＷＭ動作カウンタ１２ａ，２２ａは、位相制御信号の到達が遅延回路２４によって遅れることにより、ロードするタイミングが各スイッチング回路１０，２０間で異なると共に、ロード信号を入力すると、それぞれがカウント値を同じ値にロードする。このため、ロード信号を入力したときにロードされるカウント値は同じであるが、遅延回路２４によってロードタイミングを異ならせることとなり、各ＰＷＭ動作カウンタ１２ａ，２２ａのカウント値をずらすことができる。従って、カウント値の一致を防いで同じデューディ比のスイッチング回路１０，２０間におけるパルスの立ち上がり時刻等の一致をより確実に抑制することができる。
【００６５】
以上、本発明に係るスイッチング電源装置を実施形態に基づいて説明したが、本発明は上記に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、変更を加えてもよい。例えば、本実施形態において分周器１２ｂは分周比を変化可能に構成されていることが好ましい。ロードタイミングを変更することができるからである。
【００６６】
また、上記実施形態において各制御回路１２，２２は同一構成となっていたが、これに限らず、異なる構成であっても良い。例えばスレーブスイッチング回路２０の制御回路２２は分周器２２ｂを備えていなくともよいし、端子ｂを備えていなくともよい。但し、各制御回路１２，２２の構成を同一とすることにより、製品の共通化を図ることができるため、有利である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態に係るスイッチング電源装置の構成を示すブロック図である。
【図２】図１に示した制御回路の内部構成を示すブロック図であり、（ａ）はマスタースイッチング回路が有する制御回路の内部構成を示し、（ｂ）はスレーブスイッチング回路が有する制御回路の内部構成を示している。
【図３】図２に示した変換点検出回路の詳細を示す構成図である。
【図４】図２に示した変換点検出回路の動作を示すタイミングチャートである。
【図５】本実施形態に係るＰＷＭ動作カウンタのカウント値の一例を示すタイミングチャートである。
【図６】本実施形態に係るＰＷＭ動作カウンタのカウント値の他の例を示すタイミングチャートである。
【図７】第２実施形態に係るスイッチング電源装置の構成を示すブロック図である。
【図８】従来のスイッチング電源装置の一例を示すブロック図である。
【図９】ＰＷＭ動作カウンタのカウント値とＰＷＭ動作クロックとの関係の一例を示すタイミングチャートである。
【図１０】従来のスイッチング電源装置においてパルスの立ち上がり時点や立ち下がり時点の一例を示すタイミングチャートであり、（ａ）は第１スイッチング回路と第２スイッチング回路との安定時間が同じ場合のパルスの状態を示し、（ｂ）は第１スイッチング回路と第２スイッチング回路との安定時間が異なる場合のパルスの状態を示している。
【図１１】ＰＷＭ動作カウンタのカウント値を示すタイミングチャートであり、（ａ）は第１スイッチング回路と第２スイッチング回路との安定時間が同じ場合のパルスの状態を示し、（ｂ）は第１スイッチング回路と第２スイッチング回路との安定時間が異なる場合のパルスの状態を示している。
【図１２】各発信器の周波数及びＰＷＭ動作カウンタのカウント値を示す図であり、（ａ）は発信器の周波数にズレがない場合の例を示し、（ｂ）は発信器の周波数にズレがある場合の例を示している。
【符号の説明】
【００６８】
１，２  スイッチング電源装置
１０  マスタースイッチング回路
２０  スレーブスイッチング回路
１１，２１  発振器
１２，２２  制御回路
１２ａ，２２ａ  ＰＷＭ動作カウンタ
１２ｂ，２２ｂ  分周器
１２ｃ，２２ｃ  セレクタ
１２ｄ，２２ｄ  変換点検出回路
１２ｅ，２２ｅ  位相制御回路
１２ｆ，２２ｆ  ロード信号生成回路
１３，２３  ＰＷＭ実行回路
２４  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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