(57)【要約】【課題】スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる技術を提供する。【解決手段】選択用ｎＭＩＳＱｎｃと、選択用ｎＭＩＳＱｎｃの側面に絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリ用ｎＭＩＳＱｎｍとを含むメモリセルＭＣ１において、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さが、ゲート長方向中央部下のゲート絶縁膜４の厚さよりも厚く形成され、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さが、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さの１．５倍以下に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置であって、
前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、前記半導体基板と前記第１ゲート電極との間に形成された第１ゲート絶縁膜と、前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された前記電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜とを有し、
前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さが、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚く、
前記第１ゲート電極と前記電荷蓄積層との間に位置し、かつ前記半導体基板に最も近い前記第１絶縁膜の厚さが、前記半導体基板と前記電荷蓄積層との間の前記第１絶縁膜の厚さの１．５倍以下であることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さが、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも０．５ｎｍ以上厚いことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、さらに、前記半導体基板の主面の第３領域に論理演算を行う第３電界効果トランジスタを有し、
前記第３領域に形成された前記第３電界効果トランジスタの第３ゲート電極と、前記半導体基板と前記第３ゲート電極との間に形成された第２ゲート絶縁膜とを有し、
前記第３ゲート電極のゲート長方向端部下の前記第２ゲート絶縁膜の厚さと、前記第３ゲート電極のゲート長方向中央部下の前記第２ゲート絶縁膜の厚さとの差が０．５ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記第１ゲート電極の片方のゲート長方向端部下の前記第１ゲート絶縁膜の厚さが、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、前記電荷蓄積層は窒化シリコン膜、酸窒化シリコン膜、酸化タンタル膜、または酸化アルミニウム膜であることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、前記第１絶縁膜は酸化シリコン膜であることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、前記第２ゲート電極と前記電荷蓄積層との間に第２絶縁膜を有することを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、前記第２絶縁膜は酸化シリコン膜、酸化シリコン膜の間に窒化シリコン膜が挿入された絶縁膜、または酸化シリコン膜の間に非晶質シリコン膜が挿入された絶縁膜であることを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、前記電荷蓄積層にＳＳＩ方式によりホットエレクトロンを注入することにより、情報を書込むことを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、前記電荷蓄積層にＢＴＢＴ現象を利用してホットホールを注入することにより、情報を消去することを特徴とする半導体記憶装置。
【請求項１１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを形成する半導体記憶装置の製造方法であって、以下の工程を有することを特徴とする半導体記憶装置の製造方法：
（ａ）前記第１領域の前記半導体基板の主面に第１ゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面上に第１導体膜を堆積した後、前記第１領域に前記第１ゲート絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極下の前記第１ゲート絶縁膜を残して、その他の領域の前記第１ゲート絶縁膜を除去する工程、
（ｄ）前記半導体基板に対して第１酸化処理を施して、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚くする工程、
（ｅ）前記（ｄ）工程の後、前記第１酸化処理により形成された酸化膜の全部または一部を除去した後、前記半導体基板に対して第２酸化処理を施して、第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１絶縁膜上に電荷蓄積層を形成する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第２導体膜を堆積した後、前記第２導体膜を異方性エッチングにより加工して、前記第１ゲート電極の両側面に前記第２導体膜からなるサイドウォールを形成する工程、
（ｈ）前記第１ゲート電極の一方の側面に形成された前記サイドウォールを除去し、前記第１ゲート電極の他の側面に残る前記サイドウォールを第２ゲート電極とする工程、
（ｉ）前記第１ゲート電極と前記第２ゲート電極との間、および第２領域に形成された前記第１絶縁膜および前記電荷蓄積層を残して、その他の領域の前記第１絶縁膜および前記電荷蓄積層を除去する工程。
【請求項１２】
請求項１１記載の半導体記憶装置の製造方法において、前記（ｅ）工程で、前記第１ゲート電極と前記電荷蓄積層との間に位置し、かつ前記半導体基板に最も近い前記第１絶縁膜の厚さが、前記半導体基板と前記電荷蓄積層との間の前記第１絶縁膜の厚さの１．５倍以下となるように、前記第１絶縁膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１１記載の半導体記憶装置の製造方法において、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも０．５ｎｍ以上厚く形成することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１１記載の半導体記憶装置の製造方法において、前記（ｆ）工程と前記（ｇ）工程との間に、さらに、以下の工程を有することを特徴とする半導体記憶装置の製造方法：
（ｊ）前記電荷蓄積層上に第２絶縁膜を形成する工程。
【請求項１５】
請求項１１記載の半導体記憶装置の製造方法において、前記第２酸化処理は、前記半導体基板に対してＩＳＳＧ酸化処理を施すことにより形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１１記載の半導体記憶装置の製造方法において、前記第１酸化処理は、ウエット酸化処理であることを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１１記載の半導体記憶装置の製造方法において、前記第１酸化処理は、ドライ酸化処理であることを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１７記載の半導体記憶装置の製造方法において、さらに、前記（ｃ）工程で、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜を、前記第１ゲート電極の端部から３〜２０ｎｍエッチングすることを特徴とする半導体記憶装置の製造方法。
【請求項１９】
請求項１１記載の半導体記憶装置の製造方法において、さらに、前記（ｄ）工程は、
（ｄ１）前記半導体基板の主面上に第３絶縁膜を形成する工程、
（ｄ２）前記第１ゲート電極の側面に、前記第３絶縁膜を介して、第４絶縁膜からなるサイドウォールを形成する工程、
（ｄ３）前記第１ゲート電極下の前記第１ゲート絶縁膜が露出するまで、前記第３絶縁膜を除去する工程、
（ｄ４）前記半導体基板に対してドライ酸化処理を施して、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚く形成する工程を有し、
さらに、前記（ｅ）工程は、
（ｅ１）前記第１ゲート電極下の前記第１ゲート絶縁膜を残して、その他の領域の前記第３絶縁膜、前記サイドウォールおよび前記ドライ酸化処理により形成された酸化膜を除去する工程を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルを有する半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み、消去が可能な不揮発性半導体記憶装置として、現在、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）が使用されている。フラッシュメモリに代表される不揮発性半導体記憶装置のメモリセルは、ＭＩＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜に代表される電荷蓄積領域を有しており、この電荷蓄積領域に記憶情報として電荷を蓄積し、それをＭＩＳトランジスタのしきい値電圧として読み出すものである。
【０００３】
トラップ性絶縁膜を電荷蓄積領域とするメモリセルとしては、ＭＯＮＯＳ方式のメモリセルがある。なかでも、１つのメモリセルがメモリゲート電極と選択ゲート電極との２つのゲート電極を持つスプリットゲート型メモリセルが、近年、広く使用されている。スプリットゲート型メモリセルは、電荷蓄積領域としてトラップ性絶縁膜を用いているので、離散的に電荷を蓄積することができてデータ保持の信頼性に優れる。また、データ保持の信頼性に優れていることから、トラップ性絶縁膜の上下に形成される酸化膜を薄膜化することができるので、書込み・消去動作の低電圧化が可能である等の利点を有している。また、スプリットゲート型メモリセルを用いることで、注入効率の優れたＳＳＩ（Source Side Injection：ソースサイド注入）方式によりホットエレクトロンをトラップ性絶縁膜へ注入することができるので、高速、低電流の書込みを図ることができる。また、書込み、消去動作の制御が簡単であることから、周辺回路を小規模にすることができるという利点も有している。トラップ性絶縁膜とは、電荷蓄積を可能とする絶縁膜をいい、一例として、窒化シリコン膜を挙げることができる。
【０００４】
スプリットゲート型メモリセルのセル構造は、大きく分けて図３５および図３６に示す２種類に分けることができる。図３５に示すセル構造の第１メモリセルでは、先に選択ゲート電極ＣＧを形成した後、下部酸化膜ＯＩｂ、窒化シリコン膜ＮＩおよび上部酸化膜ＯＩｔからなるＯＮＯ膜を形成し、メモリゲート電極ＭＧを側壁スペーサの形状で形成する（例えば特許文献１参照）。これに対し、図３６に示すセル構造の第２メモリセルでは、先に下部酸化膜ＯＩｂ、窒化シリコン膜ＮＩおよび上部酸化膜ＯＩｔからなるＯＮＯ膜を形成し、その上にメモリゲート電極ＭＧを形成した後、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間の耐圧を確保するための側壁酸化膜ＧＡＰ、および選択ゲート電極ＣＧのゲート絶縁膜ＯＧを成膜する。その後、選択ゲート電極ＣＧを側壁スペーサの形状で形成する。
【０００５】
上記第１メモリセルの利点は、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間にＯＮＯ膜があるため、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間の耐圧を確保しやすく、両者間の距離をＯＮＯ膜の厚さ程度に短くできることである。メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間の距離が短くできると、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間の下のチャネル部のギャップ抵抗が小さくなり、上記第２メモリセルよりも大きな読み出し電流を得ることができる。なお、図３５および図３６中、符号ＳＵＢ、ＰＷ、ＳｒｍおよびＤｒｍは、それぞれ半導体基板、ｐウェル、ソース領域およびドレイン領域を示す。
【特許文献１】特開２００５−１２３５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込みを行うと、書込み時のディスターブが問題となる。ここでいう書込み時のディスターブとは、あるメモリセルを選択し、そのメモリセルの書込み動作を行うと、選択メモリセルに印加した電圧が同じ配線に接続されている選択していない非選択メモリセルにも印加され、非選択メモリセルが弱い書込みおよび弱い消去動作を行って、徐々にデータが失われている現象をいう。ＳＳＩ方式による書込みでは、複数のメモリセルのソース領域が接続されたソース線と、複数のメモリセルのメモリゲート電極が接続されたメモリゲート線との両方に高電圧が印加される。このため、ソース領域とメモリゲート電極との両方に書込みの高電圧が印加される非選択メモリセルが存在し、その非選択メモリセルにおいて電荷蓄積領域に電子が注入される弱い書込みが起こり、問題となる。
【０００７】
ディスターブを解決する方法として、同一のソース線および同一のメモリゲート線に接続されるメモリセルの数を減らす方法が考えられる。しかしながら、この方法では、１本の配線を複数本に分割し、かつ配線を駆動するドライバの数を増やす必要があるため、メモリモジュールの面積が増加してしまう。
【０００８】
本発明の目的は、スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、スプリットゲート型ＭＯＮＯＳメモリセルを有する半導体記憶装置であって、選択用電界効果トランジスタの選択ゲート電極と、メモリ用電界効果トランジスタのメモリゲート電極と、半導体基板と選択ゲート電極との間に形成されたゲート絶縁膜と、半導体基板とメモリゲート電極との間および選択ゲート電極とメモリゲート電極との間に形成された下層の絶縁膜、電荷蓄積層および上層の絶縁膜からなる積層構造の電荷保持用絶縁膜とを有し、選択ゲート電極のゲート長方向端部下のゲート絶縁膜の厚さが、選択ゲート電極のゲート長方向中央部下のゲート絶縁膜の厚さよりも厚く、選択ゲート電極と電荷蓄積層との間に位置し、かつ半導体基板に最も近い下層の絶縁膜の厚さが、半導体基板と電荷蓄積層との間の下層の絶縁膜の厚さの１．５倍以下とするものである。
【００１２】
本発明は、スプリットゲート型ＭＯＮＯＳメモリセルを有する半導体記憶装置の製造方法であって、半導体基板の主面に選択用電界効果トランジスタのゲート絶縁膜を形成する工程と、ゲート絶縁膜上に第１導体膜からなる選択用電界効果トランジスタの選択ゲート電極を形成する工程と、選択ゲート電極下のゲート絶縁膜を残して、その他の領域のゲート絶縁膜を除去する工程と、半導体基板に対して酸化処理を施して、選択ゲート電極のゲート長方向端部下のゲート絶縁膜の厚さを選択ゲート電極のゲート長方向中央部下のゲート絶縁膜の厚さよりも厚く形成する工程と、選択ゲート電極下のゲート絶縁膜を残して、半導体基板の主面を露出させる工程と、半導体基板の主面上に下層の絶縁膜を形成する工程と、下層の絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に上層の絶縁膜を形成する工程と、選択ゲート電極の側面に第２導体膜からなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程と、選択ゲート電極の片側に形成されたメモリゲート電極を除去する工程と、選択ゲート電極とメモリゲート電極との間、およびメモリゲート電極と半導体基板との間の下層の絶縁膜、電荷蓄積層および上層の絶縁膜を残して、その他の下層の絶縁膜、電荷蓄積層および上層の絶縁膜を除去する工程とを有するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
スプリットゲート型ＭＯＮＯＳメモリセルにおいて、読み出し電流を低減させずに、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることができる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１および図２を用いて説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断したスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図、図２は図１のａ領域を拡大して示した要部断面図である。
【００２０】
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、ｐ型の不純物が導入されてなるｐウェルＰＷが形成されている。半導体基板１の主面（デバイス形成面）の活性領域には、本実施の形態１によるメモリセルＭＣ１の選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００２１】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部を介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度、そのゲート長は、例えば１００〜１５０ｎｍ程度である。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度、そのゲート長は、例えば５０〜１００ｎｍ程度である。
【００２２】
選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層３が形成されている。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。シリサイド層３の厚さは、例えば２０ｎｍ程度である。
【００２３】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜４が設けられている。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。さらに、ゲート絶縁膜４の構造はバーズビーク形状であり、ゲート絶縁膜４のゲート長方向端部下の厚さが、ゲート絶縁膜４のゲート長方向中央部下の厚さよりも厚く形成されている。
【００２４】
ゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００２５】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側面の片側に設けられており、下層の絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００２６】
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン膜等からなり、下層の絶縁膜６ｂの厚さは、例えば１．５〜６ｎｍ程度、上層の絶縁膜６ｔの厚さは、例えば０〜８ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００２７】
上記下層の絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上方には窒化シリコン膜８ａおよび酸化シリコン膜８ｂからなる層間絶縁膜８が形成されており、この層間絶縁膜８にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが形成されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣ１のビット線を構成している。
【００２８】
図２に、メモリセルＭＣ１のギャップ部における選択ゲート電極ＣＧのゲート絶縁膜４、下層の絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜６ｔの拡大図を示す。
【００２９】
本実施の形態１において説明されるメモリセルＭＣ１の特徴は、選択ゲート電極ＣＧのゲート絶縁膜４の構造がバーズビーク形成であり、加えて、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂを厚く形成せず、所定の厚さに設定する点にある。より具体的には、（１）選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）が、ゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）よりも厚く形成され、（２）選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１（ｐウェルＰＷ）に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）が、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さ（ｔｏｘｂ）の１．５倍以下である。後に、このメモリセルＭＣ１のアレイ構成およびメモリ動作（書込み、書込みディスターブ、消去および読み出し）については図３〜図１１を用いて、このメモリセルＭＣ１の製造方法については図１２〜図２０を用いて詳細に説明する。
【００３０】
まず、本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成の一例を図３を用いて説明する。図３はメモリセルのアレイ構成を示す回路図である。なお、図３では、簡略化のため、２×４個のメモリセルのみを示している。
【００３１】
各メモリセルＭＣ１の選択ゲート電極ＣＧを接続する選択ゲート線（ワード線）ＣＧＬ０〜ＣＧＬ３、メモリゲート電極ＭＧを接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域Ｓｒｍを接続するソース線ＳＬ０，ＳＬ１は第１の方向にそれぞれ平行に延在する。また、メモリセルＭＣ１のドレイン領域Ｄｒｍを接続するビット線ＢＬ０，ＢＬ１は第２の方向、すなわち、選択ゲート線ＣＧＬ０等と直交する方向に延在する。なお、これらの配線は、回路図上だけでなく、各メモリセルＭＣ１または配線のレイアウト上も前述した方向に延在する。また、選択ゲート線ＣＧＬ０等は、選択ゲート電極ＣＧにより構成しても良く、選択ゲート電極ＣＧに接続される配線により構成してもよい。
【００３２】
ソース線ＳＬ０，ＳＬ１とメモリゲート線ＭＧＬ０〜ＭＧＬ３には、書込み・消去時に高電圧が印加されるので、高耐圧のＭＩＳからなる昇圧ドライバが接続されている（図示は省略）。また、選択ゲート線ＣＧＬ０〜ＣＧＬ３には、１．５Ｖ程度の低電圧のみが印加されるので、低耐圧で高速の昇圧ドライバが接続されている（図示は省略）。１本のローカルビット線には１６個、３２個または６４個のメモリセルが接続され、ローカルビット線はローカルビット線を選択するＭＩＳを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続されている。
【００３３】
図３に示したアレイ構成では、ソース線ＳＬ０，ＳＬ１は一本毎に独立して配線され、メモリゲート線ＭＧＬ０〜ＭＧＬ３は複数本を接続して共通のメモリゲート線ＭＧＬとしてあるが、ソース線ＳＬ０，ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに複数本を接続して、それぞれ共有のソース線およびメモリゲート線としても良い。共有の配線とすることで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積を低減することができる。逆に、ソース線ＳＬ０，ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに一本毎に独立して配線しても良い。この場合、高耐圧のドライバ数は多くなるが、書込みおよび消去時にディスターブを受ける時間を減らすことができる。
【００３４】
次に、本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルのメモリ動作（書込み、書込みディスターブ、消去および読み出し）の一例を図４〜図１１を用いて説明する。図４は前記図３に示した選択セルＢＩＴ１の書込み、消去および読出し時において、各配線（選択ゲート線ＣＧＬ０〜ＣＧＬ３、メモリゲート線ＭＧＬ、ソース線ＳＬ０，ＳＬ１、ビット線ＢＬ０，ＢＬ１）に印加される電圧条件の一例、図５は前記図３に示した選択セルＢＩＴ１に情報を書込む場合に、選択セルＢＩＴ１、非選択セルＤＩＳＴＡ，ＤＩＳＴＢ，ＤＩＳＴＣの各端子に印加される電圧条件の一例、図６は書込み選択メモリセルの電荷の動きを示すメモリセルの要部断面図、図７はメモリセルの書込み特性を示すグラフ図、図８はディスターブ特性を示すグラフ図、図９は選択ゲート電極のゲート長方向端部下のゲート絶縁膜のバーズビーク量としきい値電圧が−１Ｖに達するディスターブ時間との関係を示すグラフ図、図１０は、ディスターブ時の電子注入のメカニズムを説明するためのメモリセルの要部断面図、図１１は選択ゲート電極と電荷蓄積層との間に位置する下層の絶縁膜の厚さとメモリ用ｎＭＩＳの最大相互コンダクタンスとの関係を示すグラフ図である。ここでは、電荷蓄積層ＣＳＬへの電子の注入を「書込み」、ホールの注入を「消去」と定義する。
【００３５】
「書込み」と「書込みディスターブ」について説明する。
【００３６】
書込みは、いわゆるＳＳＩ方式によって行なわれる。非選択セルＤＩＳＴＡは、選択セルＢＩＴ１と同じメモリゲート線ＭＧＬ、ソース線ＳＬ０および選択ゲート線ＣＧＬ１に接続されたメモリセル、非選択セルＤＩＳＴＢ，ＤＩＳＴＣは、選択セルＢＩＴ１と同じメモリゲート線ＭＧＬ、ソース線ＳＬ０に接続されたメモリセルである。
【００３７】
図４および図５に示すように、選択セルＢＩＴ１のソース領域Ｓｒｍに印加する電圧Ｖｓを５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１０Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１Ｖとする。そして、ドレイン領域Ｄｒｍに印加する電圧Ｖｄは書込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択用ＭＩＳ（Ｑｎｃ）のしきい値電圧によって決まり、例えば設定電流値１μＡで０．４Ｖ程度となる。ｐウェルＰＷに印加する電圧Ｖｗｅｌｌは０Ｖである。
【００３８】
図６に、選択セルＢＩＴ１に書込み電圧を印加したときの電荷の動きを示す。ドレイン領域Ｄｒｍよりも大きな電圧を選択ゲート電極ＣＧに印加して選択用ＭＩＳ（Ｑｎｃ）をオン状態とし、ソース領域Ｓｒｍに正の高電圧を印加することで、ドレイン領域Ｄｒｍからソース領域Ｓｒｍへ電子が流れる。チャネル領域を流れるこの電子は、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間）で加速されてホットエレクトロンになる。そして、ホットエレクトロンは、メモリゲート電極ＭＧに印加された正電圧によってメモリゲート電極ＭＧに引き寄せられメモリゲート電極ＭＧ下の電荷蓄積層ＣＳＬ中に注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、電荷蓄積層ＣＳＬに電子が蓄積されてメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が上昇する。
【００３９】
書込みディスターブを受ける非選択セルＤＩＳＴＡでは、ソース領域Ｓｒｍに印加する電圧Ｖｓを５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１０Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１０Ｖとし、選択セルＢＩＴ１と同じ電圧を印加する。ドレイン領域Ｄｒｍに印加する電圧Ｖｄは選択セルＢＩＴ１とは異なり、選択ゲート電極ＣＧに印加する電圧Ｖｓｇよりも大きい１．５Ｖとしている。選択ゲート電極ＣＧよりも大きな電圧をドレイン領域Ｄｒｍに印加して、選択用ｎＭＩＳ（Ｑｎｃ）をオフ状態とすることで書込みを禁止する。
【００４０】
書込みディスターブを受ける非選択セルＤＩＳＴＢ，ＤＩＳＴＣでは、ソース領域Ｓｒｍに印加する電圧Ｖｓは５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０Ｖとし、選択セルＢＩＴ１と同じ電圧を印加する。選択ゲート電極ＣＧに印加する電圧Ｖｓｇは非選択の０Ｖ、ドレイン領域Ｄｒｍに印加する電圧Ｖｄは、選択セルＢＩＴ１と同じビット線ＢＬ０に接続された非選択セルの場合は０．４Ｖ、選択セルＢＩＴ１と異なるビット線ＢＬ１に接続された非選択セルの場合は１．５Ｖが印加される。選択ゲート電極ＣＧに印加する電圧Ｖｓｇよりもドレイン領域Ｄｒｍに印加する電圧Ｖｄが大きく、選択用ｎＭＩＳ（Ｑｎｃ）をオフ状態とすることで書込みを禁止する。
【００４１】
図７および図８に、本実施の形態１によるメモリセルの書込み特性およびディスターブ特性をそれぞれ示す。比較のために、これら図には、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４にバーズビークのないメモリセル（以下、従来のメモリセルと記す）の書込み特性およびディスターブ特性も示す。図７および図８中、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４にバーズビークがあり、選択ゲート電極ＣＧのゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）が２ｎｍ、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）が２．５ｎｍの本実施の形態１によるメモリセルＡ、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４にバーズビークがあり、選択ゲート電極ＣＧのゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）が２ｎｍ、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）が３ｎｍの本実施の形態１によるメモリセルＢ、選択用ｎＭＩＳのゲート絶縁膜にバーズビークがなく、ゲート絶縁膜の厚さが２ｎｍの従来のメモリセルＣのそれぞれの特性を示している。
【００４２】
図７に示すように、本実施の形態１によるメモリセルＡ，Ｂも従来のメモリセルＣも、書込み速度はほぼ変わらない。すなわち、書込み速度は選択ゲート電極ＣＧのゲート絶縁膜４の厚さにはほとんど依存しない。これは、書込みで注入する電子はドレイン領域Ｄｒｍから供給され、この電子の供給量は選択ゲート電極ＣＧのバーズビークの影響を受けないためであると考えられる。
【００４３】
これに対し、図８に示すように、ディスターブ特性では、選択ゲート電極ＣＧに印加する電圧Ｖｓｇが１Ｖの非選択セルＤＩＳＴＡと選択ゲート電極ＣＧに印加する電圧Ｖｓｇが０Ｖの非選択セルＤＩＳＴＢ，ＤＩＳＴＣの両者ともに、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）が増加するに従って、しきい値電圧の上昇が抑制されている。すなわち、選択ゲート電極ＣＧのゲート長方向端部下にバーズビークを導入することにより、ディスターブ耐性が向上する。
【００４４】
図９に、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４のバーズビーク量としきい値電圧が−１Ｖに達するディスターブ時間との関係を示す。選択ゲート電極ＣＧのゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）と選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）との差をバーズビーク量とする。
【００４５】
図９に示すように、バーズビーク量が大きくなると、しきい値電圧が１Ｖ上昇するまでの時間が長くなり、ディスターブ耐性が向上しているのが分かる。バーズビーク量が０．５ｎｍ以上となると、急激にディスターブ耐性が向上する。
【００４６】
図１０に、ディスターブ時の電子注入のメカニズムを示す。前記図５のディスターブ電圧が印加された場合、メモリゲート電極ＭＧに正電圧が印加され、メモリゲート電極ＭＧ下にチャネル領域が形成されるため、ソース領域Ｓｒｍに印加した５Ｖの高電圧が選択ゲート電極ＣＧの端部付近まで達する。選択ゲート電極ＣＧに印加する電圧Ｖｓｇ（１Ｖまたは０Ｖ）よりも大きな電圧が、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４のさらに下にかかることになるため、いわゆるＧＩＤＬ（Gate Induced drain leakage）電流が流れる。このＧＩＤＬ電流は、選択ゲート電極ＣＧのゲート長方向端部下の半導体基板１（半導体領域５）で生成した電子正孔対によるもので、このうち電子がソース領域Ｓｒｍとメモリゲート電極ＭＧに印加した正の高電圧に引っ張られて電荷蓄積層ＣＳＬ中に注入される。前記図８に示したディスターブ特性では、選択ゲート電極ＣＧに印加する電圧Ｖｓｇが１Ｖの非選択セルＤＩＳＴＡよりも選択ゲート電極ＣＧに印加する電圧Ｖｓｇが０Ｖの非選択セルＤＩＳＴＢ，ＤＩＳＴＣの方がしきい値電圧の上昇が大きくなっており、ドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間のチャネル電流ではなく、選択ゲート電極ＣＧ下のＧＩＤＬ電流によってディスターブの電子注入が起こっていると考えられる。バーズビークを導入すると、電子正孔対が生成される箇所の上のゲート絶縁膜４にかかる垂直方向電界が小さくなり、その結果、ＧＩＤＬ電流が減少するため、ディスターブ耐性が向上する。
【００４７】
次に、「消去」について説明する。
【００４８】
前記図４の「消去」欄に示すように、消去は、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホールを発生させ電界加速することでホットホールを電荷蓄積層ＣＳＬ中に注入するＢＴＢＴ消去、メモリゲート電極ＭＧまたは半導体基板１からホールをＦＮ（Fowler-Nordheim）トンネリングで電荷蓄積層中に注入するＦＮ消去のいずれかによって行う。
【００４９】
ＢＴＢＴ消去を行う場合は、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域Ｓｒｍに印加する電圧Ｖｓを６Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを０Ｖとし、ドレイン領域Ｄｒｍは浮遊状態する。ｐウェルＰＷには０Ｖ（Ｖｗｅｌｌ）を印加する。上記電圧を印加した場合、ソース領域Ｓｒｍとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域Ｓｒｍの端部においてＢＴＢＴ現象で生成されたホールが、ソース領域Ｓｒｍに印加された高電圧によって加速されてホットホールとなり、メモリゲート電極ＭＧに印加された高電圧によってホットホールがメモリゲート電極ＭＧ方向へと引っ張られ、電荷蓄積層ＣＳＬ中に注入される。注入されたホットホールは電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、メモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が低下する。
【００５０】
メモリゲート電極ＭＧからホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、前記図１のメモリセルＭＣ１で上層の絶縁膜６ｔの厚さを３ｎｍ以下とするか、上層の絶縁膜６ｔがない構造とする。上層の絶縁膜６ｔがある構造の場合、よりホールが注入しやすいように、上層の絶縁膜６ｔの間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造にすると良い。また、上層の絶縁膜６ｔがない構造の場合、よりホールが注入しやすいように、電荷蓄積層ＣＳＬを酸窒化シリコン膜を用いた構造、または窒化シリコン膜および酸窒化シリコン膜を半導体基板側から順に積層した構造とすると良い。メモリゲート電極ＭＧからホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１５Ｖとし、その他ソース領域Ｓｒｍに印加する電圧Ｖｓ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇ、ドレイン領域Ｄｒｍに印加する電圧Ｖｄ、ｐウェルＰＷに印加する電圧Ｖｗｅｌｌは０Ｖとする。上記電圧を印加すると、メモリゲート電極ＭＧからホールがＦＮトンネリングで電荷蓄積層ＣＳＬに注入される。加えて、書き込み時に電荷蓄積層ＣＳＬに蓄積された電子がメモリゲート電極ＭＧへ引き抜かれる。
【００５１】
半導体基板１からホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、前記図１に示したメモリセルＭＣ１において、下層の絶縁膜６ｂを３ｎｍ以下の膜厚にするか、よりホールを注入しやすいように下層の絶縁膜６ｂの間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造とする。半導体基板１からホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−１５Ｖとし、その他ソース領域Ｓｒｍに印加する電圧Ｖｓ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇ、ドレイン領域Ｄｒｍに印加する電圧Ｖｄ、ｐウェルＰＷに印加する電圧Ｖｗｅｌｌは０Ｖとする。上記電圧を印加すると、半導体基板１からホールがトンネリングで電荷蓄積層ＣＳＬに注入される。加えて、書き込み時に電荷蓄積層ＣＳＬに蓄積された電子が半導体基板１へ引き抜かれる。
【００５２】
次に、「読出し」について説明する。
【００５３】
前記図４の「読出し」欄に示すように、読出しには、書込みと逆方向に電流を流して読み出す方法と同方向に電流を流して読み出す方法の２種類がある。前記図４に示すように、書込みと逆方向に電流を流して読み出す場合、ドレイン領域Ｄｒｍに印加する電圧Ｖｄを１．５Ｖ、ソース領域Ｓｒｍに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとする。書込みと同方向に電流を流して読み出す場合、ドレイン領域Ｄｒｍに印加する電圧Ｖｄとソース領域Ｓｒｍに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとする。
【００５４】
読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇは、書込み状態におけるメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧と消去状態におけるメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧との間に設定する。書込み状態および消去状態のしきい値電圧をそれぞれ４Ｖおよび−１Ｖに設定すると、上記読出し時のＶｍｇは両者の中間値となる。中間値とすることで、データ保持中に書込み状態のしきい値電圧が２Ｖ低下しても、消去状態のしきい値電圧が２Ｖ上昇しても、書込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセルＭＣ１のしきい値電圧を十分低くしておけば、読出し時の電圧Ｖｍｇを０Ｖとすることもできる。読出し時の電圧Ｖｍｇを０Ｖとすることで、読出しディスターブ、すなわち、メモリゲート電極ＭＧへの電圧印加によるしきい値電圧の変動を避けることが可能となる。
【００５５】
ところで、本実施の形態１によるメモリセルＭＣ１では、選択ゲート電極ＣＧのゲート絶縁膜４にバーズビークを導入する酸化工程において選択ゲート電極ＣＧの側面に厚い絶縁膜が形成されて、この厚い絶縁膜がメモリセルＭＣ１を完成したときに残ると、読出し電流が減少してしまう。
【００５６】
図１１に、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）とメモリ用ｎＭＩＳ（Ｑｎｍ）の最大相互コンダクタンスとの関係を示す。選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）は、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さ（ｔｏｘｂ）との比で表している。メモリ用ｎＭＩＳ（Ｑｎｍ）の最大相互コンダクタンスは、その値が大きいほど大きな読出し電流が取れることを示しており、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）と半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さ（ｔｏｘｂ）との比ｔｏｘｓ／ｔｏｘｂが１のときの値で規格化してある。
【００５７】
図１１に示すように、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）と半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さ（ｔｏｘｂ）との比ｔｏｘｓ／ｔｏｘｂが１．５倍以下であれば、大きな相互コンダクタンスを確保でき、大きな読出し電流が得られることが分かる。しかしながら、上記比ｔｏｘｓ／ｔｏｘｂが１．５倍以上になると、相互コンダクタンスが小さくなり、読出し電流が減少する。選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を離していくと、両電極間下のチャネル領域に選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの電圧の影響を受けにくい領域が現れ、それが拡がって両電極間下のチャネル領域の抵抗成分を増やしてしまう。このため、読出し電流が減少していくことになる。
【００５８】
以上、前記図４および図５においてメモリ動作の電圧条件を示したが、これらの条件は一例であり、ここで示した数値をもって本発明が限定されるものではない。
【００５９】
次に、本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法の一例を図１２〜図２１を用いて説明する。図１２〜図１６、図１８〜図２１は、半導体装置の製造工程中にけるメモリセルの要部断面図であり、前記図１に示したメモリセルの要部断面図と同じ箇所を示し、図１７は、多結晶シリコンおよび単結晶シリコンの酸化速度と温度との関係を示すグラフ図である。
【００６０】
まず、図１２に示すように、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００６１】
次に、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。
【００６２】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。続いて、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜９を堆積する。この第１導体膜９はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１５０〜２５０ｎｍ程度を例示することができる。
【００６３】
次に、図１３に示すように、レジストパターンをマスクとして上記第１導体膜９を加工することにより、選択ゲート電極ＣＧを形成する。選択ゲート電極ＣＧのゲート長は、例えば１００〜１５０ｎｍ程度である。選択ゲート電極ＣＧは図面の奥行き方向に延在し、線状のパターンである。このパターンは、例えば前記図３に示したメモリセルのアレイ構成における選択ゲート線ＣＧＬ０〜ＣＧＬ３に相当する。続いて、露出したゲート絶縁膜４を、例えばフッ酸水溶液で除去する。
【００６４】
次に、図１４に示すように、半導体基板１に対してウエット酸化処理を施すことにより、半導体基板１の主面に、例えば４ｎｍ程度の厚さの酸化シリコン膜ＷＥＴＯａを形成する。ウエット酸化処理の温度は、例えば７５０℃である。ウエット酸化処理を行うと、選択ゲート電極ＣＧの側面の多結晶シリコン膜が増速酸化されて、選択ゲート電極ＣＧの側面に釣鐘型の酸化シリコン膜ＷＥＴＯｂが形成される。さらに、ウエット酸化処理を行うと、選択ゲート電極ＣＧと半導体基板１（半導体領域５）との間のゲート長方向端部下のゲート絶縁膜４にバーズビークが形成される。上記ウエット酸化処理の条件により、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）を、ゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）よりも１ｎｍ程度厚くすることができる。ウエット酸化処理に代わり、ドライ酸化処理を用いてもよい。ドライ酸化処理は、ウエット酸化処理に比べてバーズビークは形成されにくいことから、ウエット酸化処理よりも酸化量を多くする。例えば半導体基板１の主面に６ｎｍ程度の厚さの酸化シリコン膜ＷＥＴＯａが形成されるまでドライ酸化処理を行う。ドライ酸化処理の温度は、例えば８００℃とする。ドライ酸化処理の場合、選択ゲート電極ＣＧの側面の多結晶シリコン膜は、側面内でほぼ同じ速度で酸化される。
【００６５】
次に、図１５に示すように、例えばフッ酸水溶液を用いたウエットエッチング法により、酸化シリコン膜ＷＥＴＯｂの一部を残して、酸化シリコン膜ＷＥＴＯａ，ＷＥＴＯｂをエッチングする。この際、図中、ｂ領域で示す選択ゲート電極ＣＧの側面の下部において残存する酸化シリコン膜ＷＥＴＯｂの厚さが、後に形成される電荷保持用絶縁膜の下層の絶縁膜６ｂの厚さ以下となるように制御する。選択ゲート電極ＣＧの側面の下部が露出するまで、酸化シリコン膜ＷＥＴＯｂをエッチングしてもよい。上記エッチングにより、選択ゲート電極ＣＧの側面の中央部に酸化シリコン膜ＷＥＴＯｂが残るが、これはメモリセルＭＣ１の電気的特性に影響を及ぼさない。続いて、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ程度、ドーズ量は、例えば６．５×１０１２ｃｍ−２程度である。
【００６６】
次に、図１６に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる下層の絶縁膜６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる上層の絶縁膜６ｔを順次堆積する。下層の絶縁膜６ｂはＩＳＳＧ（In-Situ Stream Generation）酸化法により形成され、その厚さは、例えば１．５〜６ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、上層の絶縁膜６ｔはＩＳＳＧ酸化法またはＣＶＤ法により形成され、その厚さは、例えば０〜８ｎｍ程度を例示することができる。
【００６７】
下層の絶縁膜６ｂの成膜にＩＳＳＧ酸化法を用いるのは、高温でなくても半導体基板１を構成する単結晶シリコンと選択ゲート電極ＣＧを構成する多結晶シリコン膜とがほぼ同じ速度で酸化されるためである。図１７に、ウエット酸化法、ドライ酸化法およびＩＳＳＧ酸化法を用いた多結晶シリコンの酸化速度と単結晶シリコンの酸化速度との比を示す。酸化温度が９００℃では、ウエット酸化法およびドライ酸化法を用いると、多結晶シリコンは単結晶シリコンよりも３倍以上の速度で酸化するが、ＩＳＳＧ酸化法を用いると、多結晶シリコンと単結晶シリコンとはほぼ同じ速度で酸化することができる。
【００６８】
従って、選択ゲート電極ＣＧの側面に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さ（ｔｏｘｓ）と半導体基板１上の下層の絶縁膜６ｂの厚さ（ｔｏｘｂ）とを同程度とすることができるので、前記図１１を用いて説明したように、メモリセルＭＣ１の読み出し電流を低減させないことができる。また、ＩＳＳＧ酸化法では、既に表面に酸化膜が形成されているシリコンでは、酸化種である活性な酸化ラジカルがシリコンの表面まで届きにくいため、酸化が進みにくいという利点もある。これらにより、前記図１５にｂ領域で示した選択ゲート電極ＣＧの側面の下部に、酸化シリコン膜ＷＥＴＯｂが下層の絶縁膜６ｂと同程度の厚さで残っていても、ＩＳＳＧ酸化中に酸化シリコン膜ＷＥＴＯｂの厚さが大きく増えることはなく、読み出し電流の減少を抑制することができる。酸化温度を１０００℃付近まで上げると、ドライ酸化法でも選択ゲート電極ＣＧの側面に厚い酸化膜を形成することなく、下層の絶縁膜６ｂを形成することができる。酸化温度が高いために不純物の拡散が起こるが、バッチ式の酸化装置を使うことができるので、酸化工程において高スループットを実現することができる。
【００６９】
絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを構成する各膜の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００７０】
次に、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第２導体膜１０ａを堆積する。この第２導体膜１０ａはＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度を例示することができる。
【００７１】
次に、図１８に示すように、上記第２導体膜１０ａを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１０を形成する。図示は省略するが、レジストパターンをマスクとして第２導体膜１０ａを加工し、後にメモリゲート電極ＭＧに接続するコンタクトホールを形成する領域に引き出し部を形成しておく。また、このサイドウォール１０の形成工程では、上層の絶縁膜６ｔをエッチングストッパ層として第２導体膜１０ａがエッチバックされるが、エッチバックにより上層の絶縁膜６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。上層の絶縁膜６ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【００７２】
次に、レジストパターンＲ１をマスクとして、そこから露出するサイドウォール１０をエッチングして、選択ゲート電極ＣＧの側面の片側のみに、サイドウォール１０からなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。
【００７３】
次に、図１９に示すように、レジストパターンＲ１を除去した後、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００７４】
次に、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２程度である。
【００７５】
次に、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００７６】
ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよく、同時にｎ−型の半導体領域２ａｓ，２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ程度、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。
【００７７】
次に、図２０に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール１１を形成する。サイドウォール１１のスペーサ長は、例えば６０ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１１によって覆うことができる。
【００７８】
次に、サイドウォール１１をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００７９】
次に、図２１に示すように、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド（ＣｏＳｉ２）層１２を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択ゲート電極ＣＧを構成する多結晶シリコン膜およびメモリゲート電極ＭＧを構成する多結晶シリコン膜、コバルト膜と半導体基板１（ｎ＋型の半導体領域２ｂ）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１２を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１２を形成することにより、コバルトシリサイド層１２と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。
【００８０】
次に、半導体基板１の主面上に、例えば窒化シリコン膜８ａおよび酸化シリコン膜８ｂからなる層間絶縁膜８をＣＶＤ法により形成する。続いて層間絶縁膜８にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜８上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、前記図１に示したメモリセルＭＣ１が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
【００８１】
このように、本実施の形態１によれば、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さ（ｔｏｘｅ）をゲート長方向中央部下のゲート絶縁膜４の厚さ（ｔｏｘｃ）よりも厚く形成し、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さを半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さの１．５倍以下とすることにより、読み出し電流を低減させることなく、ＳＳＩ方式による書込み時の非選択メモリセルのディスターブ耐性を向上させることができる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減することができる。
【００８２】
（実施の形態２）
本実施の形態２では、選択用ｎＭＩＳのゲート絶縁膜の形成方法が前述した実施の形態１とは異なるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法の一例を説明する。本実施の形態２によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図２２〜図２４を用いて説明する。図２２〜図２４は半導体装置の製造工程中にけるメモリセルの要部断面図である。本実施の形態２であるスプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成および動作条件は、前述した実施の形態１と同一である。なお、選択用ｎＭＩＳのゲート絶縁膜を形成する工程以外の製造過程は、前述した実施の形態１のメモリセルＭＣ１の製造過程と同様であるため、その説明を省略する。
【００８３】
前述した実施の形態１の前記図１３を用いて説明したように、選択ゲート電極ＣＧを形成した後、露出したゲート絶縁膜４を、例えばフッ酸水溶液で除去する。この際、図２２に示すように、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４を所定の距離ほどサイドエッチングする。選択ゲート電極ＣＧのゲート長方向端部から除去される距離は、例えば３〜２０ｎｍである。
【００８４】
次に、図２３に示すように、半導体基板１に対してドライ酸化処理またはＩＳＳＧ酸化処理を施すことにより、半導体基板１の主面に、例えば４ｎｍ程度の厚さの酸化シリコン膜ＤＲＹＯを形成する。ドライ酸化処理の温度は、例えば８００℃、ＩＳＳＧ酸化処理の温度は、例えば９００℃である。選択ゲート電極ＣＧのゲート長方向端部下が露出した状態で酸化処理を行うと、ウエット酸化処理に比べてバーズビークが形成されにくいドライ酸化処理およびＩＳＳＧ酸化処理を用いても、効率よくバーズビークを形成することができる。また、ドライ酸化処理およびＩＳＳＧ酸化処理では、選択ゲート電極ＣＧの側面の多結晶シリコン膜が増速酸化されにくく、ウエット酸化処理では形成される選択ゲート電極ＣＧの側面の釣鐘型の酸化シリコン膜が形成されない。
【００８５】
次に、図２４に示すように、例えばフッ酸水溶液を用いたウエットエッチング法により、酸化シリコン膜ＤＲＹＯをエッチングする。この際、選択ゲート電極ＣＧの側面の下部において残存する酸化シリコン膜ＤＲＹＯの厚さが、後に形成される電荷保持用絶縁膜の下層の絶縁膜６ｂの厚さ以下となるように制御する。選択ゲート電極ＣＧの側面の下部が露出するまで、酸化シリコン膜ＤＲＹＯをエッチングしてもよい。続いて、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。
【００８６】
このように、本実施の形態２によれば、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４にバーズビークを形成することができるので、前述した実施の形態１と同様の効果が得られる。また、バーズビークを形成する際には、ドライ酸化処理またはＩＳＳＧ酸化処理を用いていることから、前述した実施の形態１のように、選択ゲート電極ＣＧの側面に釣鐘型の酸化シリコン膜が形成されないので、選択ゲート電極ＣＧの形状や寸法の変動を抑えることができる。
【００８７】
（実施の形態３）
本実施の形態３では、選択用ｎＭＩＳのゲート絶縁膜の形成方法が前述した実施の形態１、２とは異なるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法の一例を説明する。本実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図２５〜図２８を用いて説明する。図２５〜図２８は半導体装置の製造工程中にけるメモリセルの要部断面図である。本実施の形態３であるスプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成および動作条件は、前述した実施の形態１と同一である。なお、選択用ｎＭＩＳのゲート絶縁膜を形成する工程以外の製造過程は、前述した実施の形態１のメモリセルＭＣ１の製造過程と同様であるため、その説明を省略する。
【００８８】
前述した実施の形態１の前記図１３を用いて説明したように、選択ゲート電極ＣＧを形成した後、露出したゲート絶縁膜４を、例えばフッ酸水溶液で除去する。
【００８９】
次に、図２５に示すように、半導体基板１の主面上にＣＶＤ法により、例えば５ｎｍ程度の厚さの高温酸化シリコン膜ＨＴＯを形成する。高温酸化シリコン膜ＨＴＯを用いると、その後のウエットエッチングにより容易に除去できるという利点があるが、ウエット酸化処理、ドライ酸化処理またはＩＳＳＧ酸化処理により酸化シリコン膜を形成してもよい。続いて、半導体基板１の主面上に低圧ＣＶＤ法により、例えば５ｎｍ以上の厚さの窒化シリコン膜を形成した後、この窒化シリコン膜を異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの両側面に高温酸化シリコン膜ＨＴＯを介してサイドウォール１３を形成する。
【００９０】
次に、図２６に示すように、例えばフッ酸水溶液を用いたウエットエッチング法により、選択ゲート電極ＣＧの下のゲート絶縁膜４が露出するまで、高温酸化シリコン膜ＨＴＯをエッチングする。
【００９１】
次に、図２７に示すように、半導体基板１に対してウエット酸化処理を施すことにより、半導体基板１の主面に、例えば４ｎｍ程度の厚さの酸化シリコン膜ＷＥＴＯａを形成する。ウエット酸化処理の温度は、例えば７５０℃である。ウエット酸化処理を行うと、選択ゲート電極ＣＧと半導体基板１（半導体領域５）との間のゲート長方向端部下に位置するゲート絶縁膜４の端部にバーズビークが形成される。また、選択ゲート電極ＣＧの側面が露出していない状態でウエット酸化処理を行うので、選択ゲート電極ＣＧの側面の多結晶シリコン膜が増速酸化されない。ウエット酸化処理に代わり、ドライ酸化処理を用いてもよい。ドライ酸化処理は、ウエット酸化処理に比べてバーズビークは形成されにくいことから、ウエット酸化処理よりも酸化量を多くする。例えば半導体基板１の主面に６ｎｍ程度の厚さの酸化シリコン膜ＷＥＴＯａが形成されるまでドライ酸化処理を行う。ドライ酸化処理の温度は、例えば８００℃とする。
【００９２】
次に、図２８に示すように、例えば熱リン酸を用いて選択ゲート電極ＣＧの側面のサイドウォール１３を除去し、フッ酸水溶液を用いたウエットエッチング法により、酸化シリコン膜ＷＥＴＯａおよび高温酸化シリコン膜ＨＴＯを除去する。続いて、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。
【００９３】
このように、本実施の形態３によれば、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４にバーズビークを形成することができるので、前述した実施の形態１と同様の効果が得られる。また、バーズビークを形成する際には、選択ゲート電極ＣＧの側面に高温酸化シリコン膜ＨＴＯおよび窒化シリコン膜からなるサイドウォール１３を形成しており、選択ゲート電極ＣＧの側面に釣鐘型の酸化シリコン膜が形成されないので、選択ゲート電極ＣＧの形状や寸法の変動を抑えることができる。
【００９４】
（実施の形態４）
本実施の形態４では、選択用ｎＭＩＳの選択ゲート電極ＣＧのゲート長方向の片端部下のゲート絶縁膜のみにバーズビークを形成する。前述した実施の形態１〜３では、選択ゲート電極のゲート長方向の両端部下のゲート絶縁膜にバーズビークを形成したが、片側のみにバーズビークを形成しても、読み出し電流の低減を抑制することができて、非選択メモリセルのディスターブ耐性を向上させることができる。本実施の形態４によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図２９および図３０を用いて説明する。図２９および図３０は半導体装置の製造工程中にけるメモリセルの要部断面図である。本実施の形態４であるスプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成および動作条件は、前述した実施の形態１と同一である。なお、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜を形成する工程以外の製造過程は、前述した実施の形態１のメモリセルＭＣ１の製造過程と同様であるため、その説明を省略する。
【００９５】
前述した実施の形態１の前記図１４を用いて説明したように、半導体基板１の主面に、例えば４ｎｍ程度の厚さの酸化シリコン膜ＷＥＴＯａを形成し、選択ゲート電極ＣＧの側面に釣鐘型の酸化シリコン膜ＷＥＴＯｂを形成し、選択ゲート電極ＣＧと半導体基板１（半導体領域５）との間のゲート長方向端部下のゲート絶縁膜４にバーズビークを形成する。
【００９６】
次に、図２９に示すように、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４にバーズビークを形成するドレイン領域Ｄｒｍ側を覆うレジストパターンを形成し、これをマスクとして、そこから露出するソース領域Ｓｒｍ側の酸化シリコン膜ＷＥＴＯａ，ＷＥＴＯｂを除去する。続いて、上記レジストパターンを除去した後、半導体基板１の主面上に、例えば窒化シリコン膜１４を形成した後、選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４にバーズビークを形成しないソース領域Ｓｒｍを覆うレジストパターンＲ２を形成する。
【００９７】
次に、図３０に示すように、例えばフッ酸水溶液を用いたウエットエッチング法により、レジストパターンＲ２をマスクとして、そこから露出する窒化シリコン膜１４を除去し、さらに、酸化シリコン膜ＷＥＴＯｂの一部を残して、酸化シリコン膜ＷＥＴＯａ，ＷＥＴＯｂをエッチングする。この際、選択ゲート電極ＣＧの側面の下部において残存する酸化シリコン膜ＷＥＴＯｂの厚さが、後に形成される電荷保持用絶縁膜の下層の絶縁膜６ｂの厚さ以下となるように制御する。選択ゲート電極ＣＧの側面の下部が露出するまで、酸化シリコン膜ＷＥＴＯｂをエッチングしてもよい。
【００９８】
次に、レジストパターンＲ２を除去し、窒化シリコン膜１４を除去した後、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。
【００９９】
このように、本実施の形態４によれば、選択ゲート電極ＣＧのゲート長方向の片端部下のゲート絶縁膜４にバーズビークを形成することができるので、前述した実施の形態１と同様の効果が得られる。また、選択ゲート電極ＣＧの片方の側面のみに釣鐘型の酸化シリコン膜が形成されるので、選択ゲート電極ＣＧの形状や寸法の変動を前述した実施の形態１のメモリセルよりも抑えることができる。
【０１００】
（実施の形態５）
前述した実施の形態１〜４では、メモリセルのみの製造方法を例示したが、実際は、同時に混載する周辺回路のＭＩＳも合わせて形成される。周辺回路のＭＩＳには、コアロジック用のＭＩＳと高電圧制御用の高耐圧ＭＩＳとがある。このうち、コアロジック用のＭＩＳのゲート電極とメモリセルの選択ゲート電極とを同時に形成せず、メモリセルの選択ゲート電極を形成した後にコアロジック用のＭＩＳのゲート電極を形成することで、コアロジック用のＭＩＳのゲート絶縁膜にはバーズビークを形成せず、メモリセルの選択ｎＭＩＳのゲート絶縁膜にはバーズビークを形成することができる。コアロジック用のＭＩＳにバーズビークを形成しなければ、コアロジック用のＭＩＳのオン電流は低減しないので、コアロジック回路の高速動作を確保することができる。また、先にメモリセルを形成することにより、メモリセルを形成する際の熱負荷が周辺回路のＭＩＳを形成する前にかかるため、メモリセルの製造過程に影響されずに周辺回路のＭＩＳを最適な条件で形成することができる。これにより、高速動作に適した周辺回路のＭＩＳを形成するこができる。
【０１０１】
本実施の形態５による周辺回路のｎＭＩＳおよびスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図３１〜図３４を用いて説明する。図３１〜図３４は半導体装置の製造工程中にける周辺回路のｎＭＩＳおよびメモリセルの要部断面図である。本実施の形態４であるスプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成および動作条件は、前述した実施の形態１と同一である。なお、メモリセルの製造方法は、前述した実施の形態１のメモリセルＭＣ１の製造方法と同様であるため、その詳細な説明は省略する。
【０１０２】
まず、図３１に示すように、前述した実施の形態１（前記図１２参照）と同様にして、半導体基板１の主面に素子分離部ＳＧＩを形成し、メモリセル領域および周辺回路領域に埋め込みｎウェルＮＷおよびｐウェルＰＷ，５１を形成する。続いて、メモリセル領域に選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域５を形成し、周辺回路領域にコアロジック用のｎＭＩＳのチャネル形成用の半導体領域５２を形成する。
【０１０３】
次に、半導体基板１の主面にゲート絶縁膜４を形成した後、半導体基板１の主面上に多結晶シリコン膜からなる第１導体膜５３を堆積する。続いて、レジストパターンをマスクとして上記第１導体膜５３を加工することにより、メモリセル領域に選択ゲート電極ＣＧを形成する。周辺回路領域にコアロジック用のｎＭＩＳのゲート電極も同時に形成することはできるが、ここでは周辺回路領域の第１導体膜５３をレジストパターンで覆い、コアロジック用のｎＭＩＳのゲート電極の加工は行わない。その後、露出したゲート絶縁膜４を、例えばフッ酸水溶液で除去する。
【０１０４】
次に、図３２に示すように、前述した実施の形態１（前記図１４〜図１９参照）と同様にして、メモリセル領域においては、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４にバーズビークを形成し、電荷保持用絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ）を形成し、メモリゲート電極ＭＧを形成する。この間、周辺回路領域においては、第１導体膜５３は加工しない。
【０１０５】
次に、図３３に示すように、レジストパターンをマスクとして、周辺回路領域の第１導体膜５３をドライエッチング法により加工して、コアロジック用のｎＭＩＳのゲート電極５４を形成する。このとき、メモリセル領域はレジストパターンにより覆う。続いて、ゲート電極５４をマスクとしてｎ型不純物を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域５５ａをゲート電極５４に対して自己整合的に形成する。
【０１０６】
次に、図３４に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、メモリセル領域の選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール１１を形成し、同時に周辺回路領域のコアロジック用のｎＭＩＳのゲート電極５４の両側面にサイドウォール５６を形成する。続いて、メモリセル領域では、サイドウォール１１をマスクとしてｎ型不純物を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、サイドウォール５６をマスクとしてｎ型不純物を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域５５ｂをゲート電極５４に対して自己整合的に形成する。これにより、ｎ−型の半導体領域５５ａおよびｎ＋型の半導体領域５５ｂからなるドレイン・ソースが形成される。その後は、例えば前述した実施の形態１（前記図２１参照）と同様にして、配線等を形成する。
【０１０７】
このように、本実施の形態５によれば、メモリセルを形成した後に、周辺回路のＭＩＳを形成することで、ゲート絶縁膜４にバーズビークが形成されたメモリセルの選択用ｎＭＩＳ（Ｑｎｃ）と、ゲート絶縁膜にバーズビークが形成されない周辺回路のＭＩＳとを同一基板上に混載した半導体装置を製造することができる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、本実施の形態においては、メモリセルの電荷保持用絶縁膜として、窒化シリコン膜からなる電荷蓄積層を用いたが、窒化シリコン膜に代わり、酸窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の電荷トラップ性絶縁膜を用いてもよい。また、電荷蓄積層として多結晶シリコン膜等の導電性材料または導電性材料からなる微粒子（ドット）を用いてもよい。
【産業上の利用可能性】
【０１１０】
本発明は、窒化膜のような絶縁膜に電荷を蓄える不揮発性メモリセルを有する半導体記憶装置に適用することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１によるチャネルをメモリゲート電極に対して交差する方向に沿って切断したスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図である。
【図２】図１のａ領域を拡大して示した要部断面図である。
【図３】本発明の実施の形態１によるメモリセルのアレイ構成を示す回路図である。
【図４】本発明の実施の形態１による選択セルの書込み、消去および読出し時において、各配線（選択ゲート線、メモリゲート線、ソース線およびビット線）に印加される電圧条件の一例である。
【図５】本発明の実施の形態１による選択セルに情報を書込む場合に、選択セル、非選択セルの各端子に印加される電圧条件の一例である。
【図６】本発明の実施の形態１による書込み選択メモリセルの電荷の動きを示すメモリセルの要部断面図である。
【図７】本発明の実施の形態１によるメモリセルの書込み特性を示すグラフ図である。
【図８】本発明の実施の形態１によるディスターブ特性を示すグラフ図である。
【図９】本発明の実施の形態１による選択ゲート電極のゲート長方向端部下のゲート絶縁膜のバーズビーク量としきい値電圧が−１Ｖに達するディスターブ時間との関係を示すグラフ図である。
【図１０】本発明の実施の形態１によるディスターブ時の電子注入のメカニズムを説明するためのメモリセルの要部断面図である。
【図１１】本発明の実施の形態１による選択ゲート電極と電荷蓄積層との間に位置する下層の絶縁膜の厚さとメモリ用ｎＭＩＳの最大相互コンダクタンスとの関係を示すグラフ図である。
【図１２】本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図１３】図１２に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図１４】図１３に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図１５】図１４に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図１６】図１５に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図１７】本発明の実施の形態１による多結晶シリコン膜および単結晶シリコン膜の酸化速度と温度との関係を示すグラフ図である。
【図１８】図１６に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図１９】図１８に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図２０】図１９に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図２１】図２０に続くメモリセルの製造工程中の図１２と同じ箇所の要部断面図である。
【図２２】本発明の実施の形態２によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図２３】図２２に続くメモリセルの製造工程中の図２２と同じ箇所の要部断面図である。
【図２４】図２３に続くメモリセルの製造工程中の図２２と同じ箇所の要部断面図である。
【図２５】本発明の実施の形態３によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図２６】図２５に続くメモリセルの製造工程中の図２５と同じ箇所の要部断面図である。
【図２７】図２６に続くメモリセルの製造工程中の図２５と同じ箇所の要部断面図である。
【図２８】図２７に続くメモリセルの製造工程中の図２５と同じ箇所の要部断面図である。
【図２９】本発明の実施の形態４によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図３０】図２９に続くメモリセルの製造工程中の図２９と同じ箇所の要部断面図である。
【図３１】本発明の実施の形態５によるスプリットゲート型ＭＯＮＯＳメモリセルの製造工程中の要部断面図である。
【図３２】図３１に続くメモリセルの製造工程中の図３１と同じ箇所の要部断面図である。
【図３３】図３２に続くメモリセルの製造工程中の図３１と同じ箇所の要部断面図である。
【図３４】図３３に続くメモリセルの製造工程中の図３１と同じ箇所の要部断面図である。
【図３５】本発明者らが検討したスプリットゲート型メモリセルを示す要部断面図である。
【図３６】本発明者らが検討したスプリットゲート型メモリセルを示す要部断面図である。
【符号の説明】
【０１１２】
１  半導体基板
２ａｄ，２ａｓ，２ｂ  半導体領域
３  シリサイド層
４  ゲート絶縁膜
５  半導体領域
６ｂ，６ｔ  絶縁膜
７  半導体領域
８  層間絶縁膜
８ａ  窒化シリコン膜
８ｂ  酸化シリコン膜
９  第１導体膜
１０  サイドウォール
１０ａ  第２導体膜
１１  サイドウォール
１２  コバルトシリサイド層
１３  サイドウォール
１４  窒化シリコン膜
５１  ｐウェル
５２  半導体領域
５３  第１導体膜
５４  ゲート電極
５５ａ，５５ｂ  半導体領域
５６  サイドウォール
ＢＩＴ１  選択セル
ＢＬ０，ＢＬ１  ビット線
ＣＧ  選択ゲート電極
ＣＧＬ０，ＣＧＬ１，ＣＧＬ２，ＣＧＬ３  選択ゲート線（ワード線）
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
ＤＩＳＴＡ，ＤＩＳＴＢ，ＤＩＳＴＣ  非選択セル
Ｄｒｍ  ドレイン領域
ＤＲＹＯ  酸化シリコン膜
ＧＡＰ  側壁酸化膜
ＨＴＯ  高温酸化シリコン膜
Ｍ１  第１層配線
ＭＣ１  メモリセル
ＭＧ  メモリゲート電極
ＭＧＬ，ＭＧＬ０，ＭＧＬ１，ＭＧＬ２，ＭＧＬ３  メモリゲート線
ＮＩ  窒化シリコン膜
ＮＷ  埋め込みｎウェル
ＯＩｂ  下部酸化膜
ＯＩｔ  上部酸化膜
ＯＧ  ゲート絶縁膜
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
Ｒ１，Ｒ２  レジストパターン
ＳＧＩ  素子分離部
ＳＬ０，ＳＬ１  ソース線
Ｓｒｍ  ソース領域
ＳＵＢ  半導体基板
ＷＥＴＯａ，ＷＥＴＯｂ  酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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