(57)【要約】【課題】マーク印字の形成に伴う工程数増加、マスク数増加を回避すること。また、アライメントマークの露出に伴う工程数増加を回避すること。【解決手段】本発明の第１の態様に係る半導体装置の製造方法においては、ＳＯＩ層に活性領域を成形する工程と；前記活性領域の成形時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。また、本発明の第２の態様に係る半導体装置の製造方法は、ＳＯＩ層に活性領域を成形する工程と；前記活性領域の周囲に素子分離領域を形成する工程と；前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板を用いた半導体装置の製造方法において、
半導体支持層と、前記半導体支持層上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；
前記ＳＯＩ層に活性領域を形成する工程と；
前記活性領域の形成時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マーク印字を形成した後、全面に絶縁膜を形成する工程と；
前記絶縁膜の表面を削ることによって素子分離領域を形成する工程とをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マーク印字の形成は、レーザビームの照射によって行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
ＳＯＩ基板を用いた半導体装置の製造方法において、
半導体支持層と、前記半導体支持層上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；
前記ＳＯＩ層に活性領域を形成する工程と；
前記活性領域の周囲に素子分離領域を形成する工程と；
前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；
前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体支持層上にアライメントマークを形成する工程をさらに含み、
前記マーク印字を形成するための前記半導体支持層の露出工程は、前記アライメントマークを露出させる工程と同時に行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マーク印字の形成は、レーザビームの照射によって行われることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ（Silicon on Insulator）基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、バルクシリコンに比べて種々のメリットを有するＳＯＩ基板の採用が増加している。ＳＯＩ基板は、半導体支持層と、半導体支持層上に形成された絶縁層（ＢＯＸ層）と、絶縁層上に形成されたＳＯＩ層とからなる。ところで、半導体装置の製造プロセスにおける素子分離方法としては、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法とＳＴＩ（Shallow
Trench Isolation）が一般的に知られている。
【０００３】
図１（Ａ）〜図３（Ｈ）は、ＳＯＩ基板を用いた従来の半導体装置製造プロセスの一部を示す。まず、図１（Ａ）に示すように、半導体支持層１０１、半導体支持層１０１上に形成された絶縁層（ＢＯＸ層）１０２、絶縁層１０２上に形成されたＳＯＩ層１０４とからなるＳＯＩ基板を準備する。
【０００４】
次に、図１（Ｂ）に示すように、リソグラフィ、エッチング技術を用いてウエハＩＤ形成領域上に位置するＳＯＩ層１０４及びＢＯＸ層１０２を除去する。その後、レーザーマーキングなどの方法により、図１（Ｃ）に示すように、半導体支持層１０１にウエハＩＤ１０６を形成（刻印）する。なお、ウエハＩＤ形成領域上のＳＯＩ層１０４及びＢＯＸ層１０２をレーザーマーキング前に除去する理由は、発塵防止である。
【０００５】
以下に示す特許文献１及び特許文献２にはウエハＩＤを形成方法が開示されている。
【特許文献１】特開２００２−３３２５０号公報
【特許文献２】特開２００５−７２０２７号公報
【０００６】
次に、図１（Ｄ）示すように、後工程の平坦化のストッパ膜となるＳｉ窒化膜１０８をウエハ全面に製膜する。
【０００７】
次に、図２（Ｅ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト１１０をパターニングする。
【０００８】
続いて、リソグラフィ及びエッチング技術により、レジスト１１０をマスクとして使用し、図２（Ｆ）に示すように、活性領域（１０４）をパターニングする。この時、ウエハＩＤ１０６の上面に形成されたＢＯＸ層１０２が除去され、ウエハＩＤ１０６が露出する。
【０００９】
次に、図２（Ｇ）に示すように、ウエハ全面に酸化膜１１２を形成し、段差を酸化膜で埋め込む。
【００１０】
次に、図３（Ｈ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして成膜したＳｉ窒化膜１０８を除去して、ＳＴＩ素子分離領域（１１２）を形成する。その後、図示しないアライメントマークが形成されている箇所の半導体支持層１０１を露出させる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したような従来の方法では、ウエハＩＤ形成領域上のＳＯＩ層１０４及びＢＯＸ層１０２を除去するだけの目的でリソグラフィ/エッチング処理が必要となり、工程数、使用するマスクの数が増加し、結果として製造コストの増加につながっていた。
【００１２】
一般に、素子分離領域を形成するＳＴＩ法では、活性領域と素子分離酸化膜が平坦であることが利点の１つであるが、平坦であるということは同時に、リソグラフィ工程で用いるアライメントマーク箇所の段差も無くなり、アライメント不具合を発生させる場合がある。そこで、上述したようにアライメントマークを露出させる工程が必要となる。
【００１３】
本発明は上記のような状況に鑑みてなされたものであり、ウエハＩＤ等のマーク印字の形成に伴う工程数増加、マスク数増加を回避可能な半導体装置の製造方法を提供することを目的とする。
【００１４】
また、本発明の他の目的は、アライメントマークの露出に伴う工程数増加を回避可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、半導体支持層、前記半導体支持層上に形成された絶縁層、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に活性領域を成形する工程と；前記活性領域の成形時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。ここで、「マーク印字」とは、例えば、ウエハＩＤ（ウエハ識別コード）等を含む印字である。
【００１６】
また、本発明の第２の態様に係る半導体装置の製造方法は、半導体支持層、前記半導体支持層上に形成された絶縁層、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に活性領域を成形する工程と；前記活性領域の周囲に素子分離領域を形成する工程と；前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。
【００１７】
前記第２の態様に係る半導体装置の製造方法において、好ましくは、半導体支持層上にアライメントマークを形成する工程をさらに含み、前記マーク印字を形成するための前記半導体支持層の露出工程は、前記アライメントマークを露出させる工程と同時に行う。
【発明の効果】
【００１８】
上記のような構成の本発明によれば、マーク印字形成領域のＳＯＩ層及びＢＯＸ層の除去だけのためのリソグラフィ/エッチング処理が不要となり、マーク印字形成に伴う工程数及びマスク数の増加を回避できる。
【発明を実施するための最良の形態】
【００１９】
図４（Ａ）〜図６（Ｇ）には、本発明の第１実施例に係る半導体装置の製造工程が示されている。上述した従来の方法によれば、ウエハプロセスの初めにウエハＩＤ形成領域上のＳＯＩ層及びＢＯＸ層を除去し、レーザーマーキングを実施している。これに対して、本実施例においては、ウエハＩＤ形成の前にＣＭＰストッパ膜となるＳｉ窒化膜（２０８）を成膜する。
【００２０】
以下、本実施例に係る半導体装置の製造工程について図面を参照して説明する。まず、図４（Ａ）に示すように、半導体支持層２０１と、半導体支持層２０１上に形成された絶縁層（ＢＯＸ層）２０２と、絶縁層２０２上に形成されたＳＯＩ層２０４とからなるＳＯＩ基板を準備する。
【００２１】
次に、図４（Ｂ）に示すように、ＳＯＩ層２０４上にＣＭＰストッパ膜となるＳｉ窒化膜２０８を形成する。
【００２２】
次に、図４（Ｃ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト２１０をパターニングする。
【００２３】
続いて、リソグラフィ及びエッチング技術により、レジスト２１０をマスクとし使用し、図５（Ｄ）に示すように、活性領域（２０４）をパターニングする。この時、ウエハＩＤ形成領域上に形成されたＢＯＸ層２０２も同時に除去し、当該部分における半導体支持層２０１の表面を露出させる。
【００２４】
その後、レーザーマーキングなどの方法により、図５（Ｅ）に示すように、半導体支持層２０１の表面にウエハＩＤ２０６を形成（刻印）する。なお、ウエハＩＤ領域上のＳＯＩ層２０４及びＢＯＸ層２０２をレーザーマーキング前に除去する理由は、主に発塵防止のためである。
【００２５】
次に、図５（Ｆ）に示すように、ウエハ全面に酸化膜２１２を形成し、段差を当該酸化膜２１２で埋め込む。
【００２６】
次に、図６（Ｇ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして製膜したＳｉ窒化膜２０８を除去して、ＳＴＩ素子分離領域（２１２）を形成する。その後、図示しないアライメントマークが形成されている箇所の半導体支持層２０１を露出させる。
【００２７】
図７（Ａ）〜図９（Ｈ）には、本発明の第２実施例に係る半導体装置の製造工程が示されている。本実施例においては、アライメントマークの露出工程の中でウエハＩＤ形成領域上のＢＯＸ層の除去を行い、全体としての工程を短縮している。具体的には、従来のように素子分離領域を形成する前にウエハＩＤ形成領域上のＳＯＩ層及びＢＯＸ層の除去とレーザーマーキングを実施しない。そして、素子分離領域形成後に実施するアライメントマーク露出工程と、ウエハＩＤ形成領域のＢＯＸ層及び素子分離酸化膜の除去工程とを同時に行い、その後レーザーマーキングによりウエハＩＤを形成する。
【００２８】
以下、本実施例に係る半導体装置の製造工程について図面を参照して説明する。まず、図７（Ａ）に示すように、半導体支持層３０１と、半導体支持層３０１上に形成された絶縁層（ＢＯＸ層）３０２と、絶縁層３０２上に形成されたＳＯＩ層３０４とからなるＳＯＩ基板を準備する。
【００２９】
次に、図７（Ｂ）に示すように、ＳＯＩ層３０４上にＣＭＰストッパ膜となるＳｉ窒化膜３０８を形成する。
【００３０】
次に、図７（Ｃ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト３１０をパターニングする。
【００３１】
続いて、リソグラフィ及びエッチング技術により、レジスト３１０をマスクとして使用し、図８（Ｄ）に示すように、活性領域（３０４）をパターニングする。この時、ウエハＩＤ形成領域に形成されたＢＯＸ層３０２は除去されず、当該部分における半導体支持層３０１の表面は露出しない。
【００３２】
次に、図８（Ｅ）に示すように、ウエハ全面に酸化膜３１２を形成し、段差を当該酸化膜３１２で埋め込む。
【００３３】
次に、図８（Ｆ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして製膜したＳｉ窒化膜３０８を除去して、ＳＴＩ素子分離領域（３１２）を形成する。
【００３４】
続いて、図９（Ｇ）に示すように、ウエハＩＤ形成領域上のＢＯＸ層３０２及び酸化膜（素子分離領域）３１２を除去し、当該部分における半導体支持層３０１の表面を露出させる。これと同時に、図示しないアライメントマークが形成されている箇所のＢＯＸ層３０２及び酸化膜（素子分離領域）３１２を除去する。
【００３５】
その後、レーザーマーキングなどの方法により、図９（Ｈ）に示すように、ウエハＩＤ３０６を形成（刻印）する。
【００３６】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００３７】
【図１】図１（Ａ）〜（Ｄ）は、従来の半導体装置製造プロセスを示す断面図である。
【図２】図２（Ｅ）〜（Ｇ）は、従来の半導体装置製造プロセスを示す断面図である。
【図３】図３（Ｈ）は、従来の半導体装置製造プロセスを示す断面図である。
【図４】図４（Ａ）〜（Ｃ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。
【図５】図５（Ｄ）〜（Ｆ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。
【図６】図６（Ｇ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。
【図７】図７（Ａ）〜（Ｃ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。
【図８】図８（Ｄ）〜（Ｆ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。
【図９】図９（Ｇ），（Ｈ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。
【符号の説明】
【００３８】
２０１，３０１    半導体支持層
２０２，３０２    ＢＯＸ層
２０４，３０４    ＳＯＩ層
２０６，３０６    ウエハＩＤ
【図１】
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【図２】
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【図３】
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【図４】
2009218379.tif 000006
【図５】
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【図６】
2009218379.tif 000008
【図７】
2009218379.tif 000009
【図８】
2009218379.tif 000010
【図９】
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