(57)【要約】【課題】Ｉ／Ｆ回路用電源電圧が変更になると、ＡＣタイミングが異なることになるため、回路の変更を行う必要が生じる。また、外部から駆動能力調整の制御を行う必要があり、半導体集積回路の外部端子数を増加させる問題がある。【解決手段】本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを１チップ上に有する半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御信号に応じて駆動能力を可変するインターフェイス回路と、
前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを１チップ上に有する半導体装置。
【請求項２】
前記インターフェイス回路の出力電圧と、前記インターフェイス回路に供給される電源電圧とが実質的に等しい請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、当該半導体装置の内部回路が利用する固定電圧から生成した基準電圧と前記電源電圧とを比較することで前記制御信号を生成する請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、第１、第２の抵抗素子を有し、
前記基準電圧は、前記第１、第２の抵抗素子で前記固定電圧を分圧して生成される請求項３に記載の半導体装置。
【請求項５】
前記制御信号は、第１の制御信号と第２の制御信号とからなり、
前記制御回路は、第３〜第９の抵抗素子と、第１、第２の比較器を更に有し、
前記第１の比較器は、
前記基準電圧と、前記電源電圧を第３〜第６の抵抗素子で分圧した電圧を比較して前記第１の制御信号を生成し、
前記第２の比較器は、
前記基準電圧と、前記電源電圧を第７〜第９の抵抗素子で分圧した電圧を比較して前記第２の制御信号を生成する請求項４に記載の半導体装置。
【請求項６】
前記第１〜第９の抵抗素子は、前記チップ内において近接し、且つ、同一形状で形成される請求項５に記載の半導体装置。
【請求項７】
前記第１の制御信号をラッチし、前記インターフェイス回路に出力する第１のラッチ回路と、
前記第２の制御信号をラッチし、前記インターフェイス回路に出力する第２のラッチ回路とを更に有し、
前記第１及び第２のラッチ回路は、当該半導体装置の立ち上がり時に使用されるリセット信号により前記第１及び第２の制御信号をラッチする請求項５又は請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電源電圧が変更された場合のインターフェイス回路部分のＡＣタイミングを自動調整する半導体装置に関する。
【背景技術】
【０００２】
ＣＰＵやメモリ等の汎用品は、製品(内部回路を含む)性能の向上に伴い、インターフェイス回路部分の電源電圧の変更が行われることがある。この場合、例えば図７に示すように、汎用品であるＣＰＵやメモリと接続されるＡＳＩＣ等の半導体装置の出力用インターフェイス（Ｉ／Ｆ）回路部分（図中のＰ）の電源電圧も合わせて変更しなければならない。
【０００３】
ＡＳＩＣ等の半導体装置のＩ／Ｆ回路用の電源電圧が変更になった場合には、そのＩ／Ｆ回路部分のプロセスや、ＡＣタイミング調整のための遅延調整等の内部回路の変更が必要である。このため、半導体装置は再設計を行い製造された新規の装置に置換えられることが多い。しかし、再設計に伴う工数や、再製造に伴う費用が増大してしまう問題がある。
【０００４】
ここで、Ｉ／Ｆ回路用の電源電圧が変更になっても、上記のように新規の半導体装置に置き換えを行わず、そのまま半導体装置を利用する場合もある。但し、この場合、Ｉ／Ｆ回路のデータ信号の出力タイミングが、電源電圧に依存してばらついてしまい、ＡＣタイミングが異なるようになる。
【０００５】
具体的には、図８に示すように、電源電圧が低下するにしたがって、出力バッファの駆動能力不足から出力波形の立ち上がりが鈍る。例えば、電源電圧が２．５Ｖから１．８Ｖに低下すると、この電源電圧で駆動する出力バッファの最終段トランジスタの駆動能力が低下し、負荷容量依存性により出力波形の立ち上がり、立ち下がりの鈍りによる遅延ばらつきが生じるためである。このため、入力信号に対してＩ／Ｆ回路部分の出力信号の遅延がｔ１からｔ３のように大きくなり、ＡＣタイミングが変化してしまう。これを回避する為、Ｍｏｘ（マルチオキサイド）トランジスタの種類を変更して再製造するか、内部回路にて遅延調整を図るため回路の再設計が必要である。いずれにせよＩ／Ｆ回路用電源電圧の変更に合わせて、その変更した電圧に対応した回路へ再設計、再製造を行う必要がある。なお、このような遅延を予め考慮して半導体装置を大きなマージンを含んだタイミングで動作するよう設計すればよいとも考えられる。しかし、このような設計では、半導体装置の応答速度等の特性劣化の要因となる。
【０００６】
よって、図９に示すようにＩ／Ｆ用の電源電圧が変更になることを想定し、駆動能力を可変としたインターフェイス回路３０を予め半導体装置１に用いる場合もある。この場合、インターフェイス回路３０は、Ｉ／Ｆ回路用電源１０の電源電圧が変更されると、外部からの制御信号により駆動する最終段トランジスタの数を変えるなどして、所望の駆動電流値を得る構成となる。また、遅延調整用の内部回路を用い、外部からの設定信号により遅延時間の調整を行う等の措置がとられる。
【０００７】
なお、特許文献１に出力電源電圧が変更される場合においても最適な駆動能力で出力ノードを駆動する技術が開示されている。
【特許文献１】特開２００３−１３３９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図９に示すように半導体装置１では、変更する電源電圧に合わせ外部からＩ／Ｆ回路３０の最終段トランジスタの数を変えるなどして、電流駆動能力の調整の制御を行う必要がある。よって、外部端子４０等を設けなければならず、半導体装置１の外部端子数が増加してしまう問題が生じる。
【０００９】
また、特許文献１の技術は、出力駆動能力を可変とした出力回路を有するが、出力段のトランジスタを駆動する電源電圧の変更を検出することができない。
【課題を解決するための手段】
【００１０】
本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを１チップ上に有する半導体装置である。
【００１１】
本発明にかかる半導体装置は、１チップで、制御回路が生成する制御信号によりインターフェイス回路の駆動能力を可変とすることができる。
【発明の効果】
【００１２】
本発明によれば、Ｉ／Ｆ回路用の電源電圧が変更になっても、回路変更やプロセス変更等を行うことなく、かつ、外部端子を増加させることなく、ＡＣタイミングの調整ができる。
【発明を実施するための最良の形態】
【００１３】
発明の実施の形態
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に示すように、本実施の形態の半導体装置１００は、制御回路１２０と、Ｉ／Ｆ回路１３０とを有する。この制御回路１２０と、Ｉ／Ｆ回路１３０は、１チップ上に形成されている。また、半導体装置１００は、外部端子１５０でインターフェイス（Ｉ／Ｆ）回路用電源１１０と接続されている。
【００１４】
Ｉ／Ｆ回路用電源１１０は、制御回路１２０とＩ／Ｆ回路１３０に、外部端子１５０を介して接続され、Ｉ／Ｆ回路用の電源電圧（以後、Ｉ／Ｆ回路用電源電圧Ｖｉｆと称す）を供給する。このＩ／Ｆ回路用電源電圧Ｖｉｆは、ＣＰＵ、メモリ等の汎用品のＩ／Ｆ電源電圧が変更になった場合、それに合わせて電圧が変更される。Ｉ／Ｆ電源電圧の変更例としては、３．３Ｖ、２．５Ｖ、１．８Ｖ等がある。このＩ／Ｆ回路用電源１１０は、半導体装置１００の内部にあってもよく、制御回路１２０と、Ｉ／Ｆ回路１３０へＩ／Ｆ回路用電源電圧Ｖｉｆを供給してもよい。
【００１５】
制御回路１２０は、Ｉ／Ｆ回路用電源電圧Ｖｉｆの変更を検出し、第１、第２の制御信号をＩ／Ｆ回路１３０へ出力する。制御回路１２０は、抵抗素子Ｒ１〜Ｒ９と、コンパレータ１２１、１２２と、ラッチ回路１２３、１２４を有する。この抵抗素子Ｒ１〜Ｒ９は、半導体装置の設計において同一素子、同一形状のレイアウトとする。つまり、全て同一の抵抗値を有し抵抗値の絶対ばらつきには依存しない。また、抵抗素子Ｒ１〜Ｒ９を半導体チップにおいて局所的、つまりお互いを可能な限り近接して配置し、当該素子間の相対ばらつきを抑えるよう形成されるものとする。
【００１６】
図２に制御回路１２０の詳細な回路構成を示す。図２に示すように、抵抗素子Ｒ１とＲ２がコア電源電圧端子１２６と接地電圧端子１２７（接地電圧ＧＮＤ）間に直列に接続されている。抵抗素子Ｒ１がコア電源電圧端子１２６とノードＡ間に接続され、抵抗素子Ｒ２がノードＡと接地電圧端子１２７間に接続される。コア電源電圧端子１２６は、半導体装置１００の電圧を変更しない領域用のコア電源電圧Ｖｃｏｒを供給する。よって、ノードＡの電圧は、コア電源電圧Ｖｃｏｒを抵抗素子Ｒ１とＲ２で２分の１に分圧した値となる。
【００１７】
抵抗素子Ｒ３〜Ｒ６がＩ／Ｆ回路用電源電圧端子１２５と接地電圧端子間に直列に接続されている。抵抗素子Ｒ３がＩ／Ｆ回路用電源電圧端子１２５と抵抗素子Ｒ４間に接続され、抵抗素子Ｒ４が抵抗素子Ｒ３と抵抗素子Ｒ５間に接続され、抵抗素子Ｒ５が抵抗素子Ｒ４とノードＢ間に接続され、抵抗素子Ｒ６がノードＢと接地電圧端子１２７間に接続される。Ｉ／Ｆ回路用電源電圧端子１２５は、図１のＩ／Ｆ回路用電源１１０が供給するＩ／Ｆ回路用電源電圧Ｖｉｆを供給する。よって、ノードＢの電圧は、Ｉ／Ｆ回路用電源電圧Ｖｉｆを抵抗素子Ｒ３〜Ｒ６で４分の１に分圧した値となる。
【００１８】
抵抗素子Ｒ７〜Ｒ９がＩ／Ｆ回路用電源電圧端子１２５と接地電圧端子１２７間に直列に接続されている。抵抗素子Ｒ７がＩ／Ｆ回路用電源電圧端子１２５と抵抗素子Ｒ８間に接続され、抵抗素子Ｒ８が抵抗素子Ｒ７とノードＣ間に接続され、抵抗素子Ｒ９がノードＣと接地電圧端子１２７間に接続される。よって、ノードＣの電圧は、Ｉ／Ｆ回路用電源電圧Ｖｉｆを抵抗素子Ｒ７〜Ｒ９で３分の１に分圧した値となる。
【００１９】
コンパレータ１２１は、非反転入力端子がノードＢに接続され、反転入力端子がノードＡに接続される。よって、ノードＡよりノードＢの電位が高い場合、コンパレータ１２１は「１」（電位がハイレベル）の信号を出力する。反対に、ノードＡよりノードＢの電位が低い場合、コンパレータ１２１は「０」（電位がロウレベル）の信号を出力する。コンパレータ１２１の出力端子はラッチ回路１２３の入力端子に接続される。コンパレータ１２２は、非反転入力端子がノードＣに接続され、反転入力端子がノードＡに接続される。よって、ノードＡよりノードＣの電位が高い場合、コンパレータ１２２は「１」（電位がハイレベル）の信号を出力する。反対に、ノードＡよりノードＣの電位が低い場合、コンパレータ１２２は「０」（電位がロウレベル）の信号を出力する。なお、コンパレータ１２２の出力端子はラッチ回路１２４の入力端子に接続される。コンパレータ１２１、１２２の高電位側電源端子はコア電源電圧端子１２６に接続され、低電位側電源端子は接地電圧端子１２７に接続される。
【００２０】
図３にＩ／Ｆ回路用電源電圧Ｖｉｆとコンパレータ１２１、１２２の出力との関係の一例を示す。Ｉ／Ｆ回路用電源電圧Ｖｉｆは３．３Ｖ、２．５Ｖ、１．８Ｖ、コア電源電圧Ｖｃｏｒは１．５Ｖとしている。なお、コンパレータ１２１、１２２の出力値が、それぞれ「１」、「０」となる関係は存在しないため、禁止出力とする。
【００２１】
ラッチ回路１２３は、入力端子がコンパレータ１２１の出力端子に接続され、出力端子から制御回路１２０の第１の制御信号としてＩ／Ｆ回路１３０へ出力される。ラッチ回路１２４は、入力端子がコンパレータ１２２の出力端子に接続され、出力端子から制御回路１２０の第２の制御信号としてＩ／Ｆ回路１３０へ出力される。また、ラッチ回路１２３、１２４はＤラッチ等で構成され、制御端子Ｇには、半導体装置１００のリセット信号等が入力される。
【００２２】
Ｉ／Ｆ回路１３０は、入力されたデータ信号を、増幅し外部端子１４０に出力する。この出力される信号は、最大値でＩ／Ｆ回路１３０に印加されるＩ／Ｆ回路用電源電圧Ｖｉｆまで増幅される。図４にＩ／Ｆ回路１３０の詳細な回路構成を示す。図４に示すようにＩ／Ｆ回路１３０は、プリバッファ部１６０と、メインバッファ部１７０を有する。
【００２３】
プリバッファ部１６０は、インバータ回路Ｉｎｖ１〜Ｉｎｖ４と、ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４とを有する。
【００２４】
メインバッファ１７０は、バッファユニット１７１〜１７３を有する。バッファユニット１７１〜１７３は、それぞれ出力が同一ノードＥに接続された複数のインバータバッファ回路を有する。また、ノードＥは、外部端子１４０に接続される。インバータバッファ回路のそれぞれは、ソースがＩ／Ｆ回路用電源電圧端子１７４、ドレインがノードＥに接続されるＰＭＯＳトランジスタＭＰ１と、ソースがＧＮＤ端子１７５、ドレインがノードＥに接続されるＮＭＯＳトランジスタＭＮ１とを有する。
【００２５】
データ信号は、インバータ回路Ｉｎｖ１〜Ｉｎｖ３の入力端子と、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２の一方の入力端子に入力される。インバータ回路Ｉｎｖ２、Ｉｎｖ３の出力は、ＮＯＲ回路ＮＯＲ３、ＮＯＲ４の一方の入力端子に入力される。第１の制御信号は、ＮＯＲ回路ＮＯＲ２及びＮＯＲ３の他方の入力端子に入力される。第２の制御信号は、ＮＯＲ回路ＮＯＲ１及びＮＯＲ４の他方の入力端子に入力される。ＮＯＲ回路ＮＯＲ１、ＮＯＲ２の出力は、インバータ回路Ｉｎｖ４、Ｉｎｖ５の入力端子に入力される。
【００２６】
インバータ回路Ｉｎｖ１の出力は、バッファユニット１７１の複数のインバータバッファ回路のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートに入力される。インバータ回路Ｉｎｖ５の出力は、バッファユニット１７２の複数のインバータバッファ回路のＰＭＯＳトランジスタＭＰ１のゲートに入力される。インバータ回路Ｉｎｖ４の出力は、バッファユニット１７３の複数のインバータバッファ回路のＰＭＯＳトランジスタＭＰ１のゲートに入力される。ＮＯＲ回路ＮＯＲ３の出力は、バッファユニット１７２の複数のインバータバッファ回路のＮＭＯＳトランジスタＭＮ１のゲートに入力される。ＮＯＲ回路ＮＯＲ４の出力は、バッファユニット１７３の複数のインバータバッファ回路のＮＭＯＳトランジスタＭＮ１のゲートに入力される。
【００２７】
上記のような回路構成により、Ｉ／Ｆ回路１３０は、制御回路１２０からの第１、第２の制御信号に応じてバッファユニット１７２、１７３を駆動させるか否かが制御される。例えば、第１、第２の制御信号の値がそれぞれ「１」のとき、バッファユニット１７２、１７３はそれぞれ駆動しない。反対に第１、第２の制御信号の値がそれぞれ「０」のとき、それぞれバッファユニット１７２、１７３はそれぞれ駆動する。つまり、Ｉ／Ｆ回路１３０は、第１、第２の制御信号に応じてメインバッファ部の駆動能力を変更可能な構成となっている。
【００２８】
Ｉ／Ｆ回路１３０は、第１、第２の制御信号に応じて上述したようにメインバッファ部の駆動能力を変更する。このことにより、Ｉ／Ｆ回路１３０は、当該回路単体の伝搬遅延を予め設定可能な電源電圧間で差分が小さくなるように設計される。具体的には図５に示すように、入力信号に対してＩ／Ｆ回路１３０の出力信号の遅延ｔ４が、Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖ、２．５Ｖ、１．８Ｖと変化しても一定となるようにしている。
【００２９】
以上のような、回路構成の半導体装置１００の動作を説明する。但し、コア電源電圧Ｖｃｏｒを１．５Ｖとする。また、Ｉ／Ｆ回路用電源電圧Ｖｉｆを３．３Ｖ、２．５Ｖ、１．８Ｖに変化させるものとする。
【００３０】
図２の制御回路１２０の回路構成から、コア電源電圧Ｖｃｏｒが一定のためノードＡの電圧は、常に０．７５Ｖで一定となる。ノードＢの電圧は、抵抗素子Ｒ３〜Ｒ６でＩ／Ｆ回路用電源電圧Ｖｉｆが４分の１に分圧されており、Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖのとき０．８２５Ｖ、Ｖｉｆが２．５Ｖのとき０．６２５Ｖ、Ｖｉｆが１．８Ｖのとき０．４５Ｖとなる。ノードＡとノードＢの電圧の関係から、コンパレータ１２１の出力は、Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖのとき「１」、Ｖｉｆが２．５Ｖのとき「０」、Ｖｉｆが１．８Ｖのとき「０」となる。
【００３１】
一方、ノードＣの電圧は、抵抗素子Ｒ７〜Ｒ９でＩ／Ｆ回路用電源電圧Ｖｉｆが３分の１に分圧されており、Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖのとき１．１Ｖ、Ｖｉｆが２．５Ｖのとき０．８３３Ｖ、Ｖｉｆが１．８Ｖのとき０．６Ｖとなる。ノードＡとノードＣの電圧の関係から、コンパレータ１２２の出力は、Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖのとき「１」、Ｖｉｆが２．５Ｖのとき「１」、Ｖｉｆが１．８Ｖのとき「０」となる。
【００３２】
よって、Ｉ／Ｆ回路用電源電圧Ｖｉｆとコンパレータ１２１、１２２の出力は前述した図３に示す表のような関係となる。また、コンパレータ１２１、１２２の出力値が、それぞれ「１」、「０」となる関係は存在しないため、禁止出力とする。コンパレータ１２１、１２２からの出力値がラッチ回路１２３、１２４を経て第１、第２の制御信号となる。以上、制御回路１２０は、Ｉ／Ｆ回路用電源電圧Ｖｉｆの電圧値を検出し、その検出結果を第１、第２の制御信号としてＩ／Ｆ回路１３０に送る。
【００３３】
次に、制御回路１２０の検出結果である第１、第２の制御信号がＩ／Ｆ回路１３０に入力され、その第１、第２の制御信号の値に応じてメインバッファ部の駆動能力が変更される。例えば、第１、第２の制御信号が共に「１」のとき（Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖ）、バッファユニット１７２、１７３は駆動せず、バッファユニット１７１のみが駆動する。また、第１の制御信号が「０」、第２の制御信号が「１」のとき（Ｉ／Ｆ回路用電源電圧Ｖｉｆが２．５Ｖ）、バッファユニット１７３は駆動せず、バッファユニット１７１、１７２が駆動する。また、第１、第２の制御信号が「０」のとき（Ｉ／Ｆ回路用電源電圧Ｖｉｆが１．８Ｖ）、バッファユニット１７１〜１７３は全て駆動する。
【００３４】
このメインバッファ部１７０の駆動能力の変更により、図８で問題となっていたＶｉｆの変化で負荷容量依存性からくる出力波形の立ち上がり、立ち下がりの鈍りによる遅延ばらつきを抑制することができる（図５参照）。更にメインバッファ部１７０の駆動能力の変更は、Ｉ／Ｆ回路１３０のＩ／Ｆ回路用電源電圧Ｖｉｆの高電圧時のオーバーシュート、アンダーシュートを防ぐことができる。また、Ｉ／Ｆ回路用電源電圧Ｖｉｆの低電圧時においてもフルスイング動作が可能になる。
【００３５】
なお、ラッチ回路１２３、１２４は、制御端子Ｇに入力される半導体装置１００のリセット信号に同期してコンパレータ１２１、１２２の出力値をラッチし、第１の制御信号、第２の出力信号として出力する。このようなラッチ回路１２３、１２４により、半導体装置１００の実動作時の電源電圧の揺れによる制御回路１２０の誤検出を防止している。
【００３６】
例えばコア電源電圧Ｖｃｏｒ、Ｉ／Ｆ回路用電源電圧Ｖｉｆが共に安定化されておらず、一般的な装置内実装ボードからの供給されている場合、装置の動作時にある範囲(例えば±１０％程度)で電圧値が揺れることがある。この場合、コア電源電圧Ｖｃｏｒ、Ｉ／Ｆ回路用電源電圧Ｖｉｆの抵抗分圧であるノードＡ〜Ｃの電圧値も追従して揺れてしまう。
【００３７】
例えば、装置動作時において瞬間コア電源電圧Ｖｃｏｒが１．５Ｖから＋１０％の１．６５Ｖとなり、同じく瞬間Ｉ／Ｆ回路用電源電圧Ｖｉｆが３．３Ｖから−１０％の３．０Ｖとなった場合を考える。この場合、ノードＡの電圧は０．８２５Ｖ、ノードＢの電圧は０．７５Ｖ、ノードＣの電圧は１．０Ｖとなる。よって制御回路１２０は、Ｉ／Ｆ回路用電源電圧Ｖｉｆが本来３．３Ｖであると検出すべきところ、２．５Ｖであると誤検出してしまう。このため、装置が動作する際の上述したような電源の揺れに追従し、制御回路１２０の設定値が動的に変化しない様に、ラッチ回路１２３、１２４により比較的電源の揺れが少ない装置立上時に使用されるリセット信号等を用いてラッチしたコンパレータ１２３、１２４の出力を保持させる。
【００３８】
また、本実施の形態の制御回路１２０は、図９で説明したようなＩ／Ｆ回路用電源電圧が変更された場合にＩ／Ｆ回路に対する外部からの制御信号を必要としない。よって、外部制御信号入力用の外部端子が不要なため、図６の領域Ｄのような半導体チップの本来デッドスペースとなる箇所に配置が可能となる。なお、Ｉ／Ｆ回路用電源電圧Ｖｉｆ、コア電源電圧Ｖｃｏｒ、接地電圧ＧＮＤは、制御回路１２０の形成層と異なる層の配線により領域Ｄの制御回路１２０へ供給される。ここで、領域Ｄは装置の組み立て上の制限、例えば、ボンディング不可等により入出力信号のためのパッドが配置できないＩＯスロット領域である。このため、本実施の形態の制御回路１２０を用いることで、上記デッドスペースを有効に利用することができ、チップ面積を増加させない、もしくは面積を減少させることができる。なお、同図中の領域ＳはチップのＩＯスロット領域である。
【００３９】
以上、本実施の形態の半導体装置は、Ｉ／Ｆ回路部分の電源電圧が変更になった場合に、回路変更、プロセス変更を行うことなく、かつ外部端子を増加させることなくＣＰＵとＡＳＩＣ等のＬＳＩ間のＡＣタイミングの調整を図ることできる。
【００４０】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したし実施の形態ではＩ／Ｆ回路１３０が入力する制御信号を２つとしているが、更に複数の制御信号を入力するように構成してもよい。この場合、更に細かいＩ／Ｆ回路用電源電圧Ｖｉｆの変化に対応できる。但し、制御回路１２０におけるＩ／Ｆ回路用電源電圧Ｖｉｆを分圧する抵抗素子、コンパレータ等がその制御信号数に応じて増えることになる。
【００４１】
また例えば、上述したし実施の形態では抵抗素子Ｒ１〜Ｒ９を同一レイアウトで形成しているが、抵抗素子Ｒ３〜Ｒ５の合計した抵抗値となるような抵抗素子１つで形成してもよい。同様に抵抗素子Ｒ７とＲ８の合計した抵抗値となるような抵抗素子１つで形成してもよい。但し、抵抗値の比のばらつきに注意が必要である。
【図面の簡単な説明】
【００４２】
【図１】実施の形態にかかる半導体装置のブロック構成図である。
【図２】実施の形態にかかる制御回路の詳細な回路構成図である。
【図３】実施の形態にかかる制御回路の出力する制御信号の組み合わせ表である。
【図４】実施の形態にかかるインターフェイス回路の詳細な回路構成図である。
【図５】実施の形態にかかるインターフェイス回路の入出力特性図である。
【図６】実施の形態にかかる半導体装置のチップ端の概略図である。
【図７】ＬＳＩ間のインターフェイスを示す概略図である。
【図８】従来技術にかかる問題点を説明するためのインターフェイス回路の入出力特性図である。
【図９】従来技術にかかる半導体装置のブロック構成図である。
【符号の説明】
【００４３】
１００  半導体装置
１１０  Ｉ／Ｆ回路用電源
１２０  制御回路
１３０  Ｉ／Ｆ回路
１４０  外部端子
Ｒ１〜Ｒ９  抵抗素子
１２１、１２２  コンパレータ
１２３、１２４  ラッチ回路
１２５  Ｉ／Ｆ回路用電源電圧端子
１２６  コア電源電圧端子
１２７  接地電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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