(57)【要約】【課題】メモリ層の抵抗値を正確に制御することにより、信頼性の高いメモリ素子、メモリセル、メモリセルアレイ、及び電子機器を提供する。【解決手段】温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層９を設け、このメモリ層９の近傍に独自ヒータ層７を配置する。そして、メモリ層９の抵抗値を、独自ヒータ層７に対して印加される独自のパルス電圧又はパルス電流により発生する熱エネルギーにより制御するようにする。これにより、メモリ層９の抵抗値が、数段階（多値）で正確に制御されるため、メモリセルにおいて、正確な情報の書き込み及び読み出しが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、
前記メモリ層の近傍に配置された独自ヒータ層とを有し、
前記メモリ層の抵抗値は、前記独自ヒータ層に対して独自のパルス電圧又はパルス電流が印加されることにより発生する熱エネルギーにより制御される
ことを特徴とするメモリ素子。
【請求項２】
前記メモリ層の一方の端部と、前記独自ヒータ層の一方の端部が、共通電極に接続されていることを特徴とする請求項１記載のメモリ素子。
【請求項３】
前記独自ヒータ層から発生する熱エネルギーは、独自ヒータ層に印加されるパルス電圧又はパルス電流のパルス幅及び／又はパルスレベルに対応して変化することを特徴とする請求項１記載のメモリ素子。
【請求項４】
前記独自ヒータ層は、Ｓｉ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，又はＣのいずれかより構成されることを特徴とする請求項３記載のメモリ素子。
【請求項５】
前記メモリ層は、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅに、Ｏ，Ｎ，Ａｇ，Ｓｉ又はＳｎのうちの一種又は複数種を添加した相変化材料から構成されることを特徴とする請求項１記載のメモリ素子。
【請求項６】
前記メモリ層は、円柱型、円錐型、角錐型、または頭切錐型に形成されることを特徴とする請求項１記載のメモリ素子。
【請求項７】
前記メモリ層に直列に接続されるように高抵抗の抵抗膜が形成されていることを特徴とする請求項１記載のメモリ素子。
【請求項８】
基板上に、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されるスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報は、前記スイッチング素子を制御することにより読み出されるように構成される
ことを特徴とするメモリセル。
【請求項９】
温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されたスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報が、前記スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなる
ことを特徴とするメモリセルアレイ。
【請求項１０】
少なくとも、信号処理回路と、信号処理回路により処理された情報が入力されるメモリセルアレイとを有し、
前記メモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されたスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報が、前記スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなる
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度変化に応じて抵抗値が徐々に変化する材料を用い、その抵抗値の違いを利用して情報を記録する相変化型の不揮発性メモリ素子、メモリセル、メモリセルアレイに関し、また、それらを用いた電子機器に関する。
【背景技術】
【０００２】
近年、相変化型の不揮発性メモリが次世代の高集積の不揮発性メモリとして期待されている。相変化型の不揮発性メモリでは、相変化材料として、例えばカルコゲナイド系の材料が用いられる。図１８は、従来の相変化型の不揮発性メモリに用いられている相変化材料の温度変化に対応する抵抗特性を示した図である。横軸に温度Ｔ、縦軸に抵抗率ρを示す。例えば、図１８Ａ，Ｂにおいて、領域ａは高抵抗のアモルファス相であり、領域ｂは、低抵抗の結晶相である。図１８Ａに示す相変化材料は、抵抗値ρが、ある温度Ｔで急に低下し、その後一定になるような材料であり、図１８Ｂに示す相変化材料は、抵抗値ρが、ある温度Ｔで急に低下し、その後徐々に下がる材料である。相変化の不揮発性メモリでは、この相変化材料を用いた薄膜において、結晶相及びアモルファス相間の相転移を利用して、情報の書き込み／読み出しが行われる。例えば、高抵抗のアモルファス相を「１」、低抵抗の結晶相を「０」とすることで、２値の情報を記録（書き込み）することができる。また、相変化材料に所定電圧を印加したときに流れる電流量を検出することで、アモルファス相が結晶相かを判断し、書き込まれた情報を再生（読み出し）することができる。
【０００３】
この相変化型の不揮発性メモリは、フラッシュメモリに代表される既存の不揮発性メモリに比べて、書き込み／読み出し速度が早く、書き換え耐性が高い。また、記録時間が長く、低コストで製造できるので、集積化に有利であるという利点がある。
【０００４】
一方、近年、より高い記録密度を実現するために、多値記録メモリの実用化に向けての開発が進められている。通常、多値記録メモリでは、相変化材料からなる薄膜を、部分的にアモルファス相または結晶相に転移させた中間層を用いて多値記録を実現している。例えば、相変化材料からなる薄膜の全体を結晶相とした場合を「０」、薄膜の全体の１／４をアモルファス相に転移させた場合を「１」、薄膜の全体の１／２をアモルファス相に転移させた場合を「２」、薄膜の全体をアモルファス相に転移させた場合を「３」とすることで、多値の情報を記録することができる。
【０００５】
特許文献１には、相変化型の多値記録メモリについて記載されている。ここで記載されているように、多値記録は、例えば単一の相変化材料層を有するメモリ素子において、相変化材料層に流すリセット電流を制御することによって実行される。この方法によれば、リセット電流の量により、相変化材料層が相転移され、メモリ素子においてマルチレベルの抵抗値が得られる。
【０００６】
また、特許文献２には、１つの相変化型のメモリ素子に多数の電極を有する多値記録方式が提案されている。このメモリ素子においては、ある電極ペアにパルスを印加し、この電極ペア間の相変化材料領域を相変化させることにより、一つの記録が行われる。さらに、他の電極ペアを使用すると、別の記録が可能となり、多値記録を得ることができる。
【０００７】
【特許文献１】米国特許第５５３４７１１号明細書
【特許文献２】米国特許第０１７８４０４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載のメモリ素子では、相変化材料層の状態が結晶か、非結晶であるかによって、抵抗値Ｒが異なる。この為、制御された電流Ｉの印加パルスを同じにしても、印加される熱エネルギーＥ＝Ｉ２Ｒｔ（Ｒ：抵抗，ｔ：時間）が異なってしまうため、この制御が難しいという問題がある。
また、特許文献２に記載の技術は、パルスが印加された電極ペア以外の相変化材料領域でも相変化が生じる可能性があるので、メモリ層の抵抗値の制御が難しいという問題が生じる。
【０００９】
本発明は、上述の点に鑑み、メモリ層の抵抗値を正確に制御することにより、信頼性の高いメモリ素子、メモリセル、メモリセルアレイ、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決し、本発明の目的を達成するため、本発明のメモリ素子は、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層とを有し、メモリ層の抵抗値は、独自ヒータ層に対して独自のパルス電圧又はパルス電流が印加されることにより発生する熱エネルギーにより制御されることを特徴とする。
【００１１】
本発明のメモリ素子において、温度変化に対応して徐々に抵抗値が変化する相変化材料とは、温度変化に対応して、いくつかの抵抗値を有するように、段階的又は連続的に抵抗値が変化する相変化材料を示す。また、独自ヒータ層に対して印加される「独自のパルス電圧又はパルス電流」は、メモリ層の抵抗値に影響されないパルス電圧又はパルス電流を意味する。
本発明のメモリ素子では、メモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御される。
【００１２】
また、本発明のメモリセルは、基板上に、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されるスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報は、スイッチング素子を制御することにより読み出されるように構成されることを特徴とする。
【００１３】
本発明のメモリセルでは、メモリ素子がメモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御されるため、メモリセルにおいて、正確な情報の書き込み及び読み出しができる。
【００１４】
また、本発明のメモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されたスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報が、スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなることを特徴とする。
【００１５】
本発明のメモリセルアレイでは、メモリ素子がメモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御されるため、メモリセルアレイにおいて、正確な情報の書き込み及び読み出しができる。
【００１６】
また、本発明の電子機器は、少なくとも、信号処理回路と、信号処理回路により処理された情報が入力されるメモリセルアレイとを有し、メモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されたスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報が、スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなることを特徴とする。
【００１７】
本発明の電子機器では、メモリセルアレイにおいて、メモリ層の抵抗値が独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御される。このため、メモリセルアレイにおいて、正確な情報の書き込み及び読み出しができるので、電子機器において得られた情報を正確に書き込み及び読み出しすることができる。
【発明の効果】
【００１８】
本発明によれば、相変化材料からなるメモリ層の温度を正確に制御することができるで、メモリ素子、メモリセル、メモリセルアレイ、及び電子機器において、信頼性の向上が図られる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１Ａに、本発明のメモリ素子における、第１の実施形態の概略断面構成を示す。また、図１Ｂには、図１ＡにおけるＡ−Ａ断面構成を示す。本実施形態例におけるメモリ素子は、下部電極である第１電極と、上部電極である第２電極と、第１電極と第２電極との間に設けられたメモリ層と、第１電極２と第２電極６よりも第１電極２側に設けられた第３電極４との間であって、メモリ層の近傍に配置された独自ヒータ層７により構成される。
以下に詳述する。
【００２１】
本実施形態例におけるメモリ層９は、図１Ｂに示す断面図からわかるように円柱型に構成されており、下部電極である第１電極２上に、例えばＴｉＮからなる接着用金属膜３を介し、第１電極２平面に対して円柱の軸心が垂直になるように設けられている。また、このとき、円柱型のメモリ層９の底部及び側面には、高抵抗の材料からなる抵抗膜８が形成されている。また、メモリ層９の上部には、上部電極である第２電極４が形成されている。このような構成により、第１電極２及び第２電極６間のメモリ層９に電流が通電される。
【００２２】
また、本実施形態例のメモリ層９には、温度変化に対応して徐々に抵抗値が変化する相変化材料が用いられる。図２に、本実施形態例で用いられる相変化材料の抵抗率（ρ）に対する温度（Ｔ）特性を示す。図２に示すように、本実施形態例のメモリ層９に用いられる相変化材料としては、例えば温度ＴのＴ１〜Ｔｎ−１に上昇するのに比例して抵抗率ρがρ０〜ρｎ−１に低下する材料が用いられる。
【００２３】
このような相変化材料としては、例えば、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅのいずれかに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）のうち、１種又は複数種を添加した材料が挙げられる。すなわち、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅのいずれかに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）のうち、１種又は複数種を添加することにより、温度変化に対応して、連続的に緩やかに抵抗値が変化する相変化材料となる。
【００２４】
図３に、温度上昇に伴う相変化材料の状態変化を模式的に示す。図３Ａ〜Ｄに示すように、温度上昇に伴って結晶核１００を中心に徐々に結晶１０１が成長し、例えば図３Ａに示す非結晶のアモルファス状態から図３Ｄに示す結晶状態に相転移する。すなわち、図２において、アモルファス状態では抵抗率ρが高く、結晶状態では抵抗率ρが低い。
【００２５】
また、メモリ層９の側面及び底部に設けられる高抵抗の抵抗膜８の抵抗値は、メモリ層９がアモルファス状態であるときの抵抗値より小さく、結晶状態であるときの抵抗値より大きいことが好ましい。
【００２６】
本実施形態例においては、相変化材料からなるメモリ層９は、メモリ層９近傍に配置された独自ヒータ層７から熱が与えられることによって、アモルファス状態から結晶状態に徐々に相転移する。本実施形態例では、この相転移の過程に生じる抵抗値の違いを利用して、多値記録がなされる。
【００２７】
図１に示したとおり、本実施形態例における独自ヒータ層７は円筒型に構成されており、この円筒型の独自ヒータ層７が、円柱型のメモリ層８の側面であって、例えばメモリ層８の底部から２／３程度までの側面を取り囲むように配置されている。すなわち、独自ヒータ層７は、第２電極６に達しない高さに配置される。このとき、メモリ層９と独自ヒータ層７との間には、例えばＳｉＮからなる絶縁層５が設けられており、メモリ層９と独自ヒータ層７とは、電気的に絶縁されている。また、独自ヒータ層７における底部側の端部は、メモリ層９と同様に接着用金属膜３を介して第１電極２に接続されている。すなわち、メモリ層９及び独自ヒータ層７の底部は、共通の第１電極２に接続されている。
【００２８】
そして、独自ヒータ層７の上部側の端部は、第１電極２と第２電極６との間に位置する第３電極４に接続されている。第１電極２と第３電極４との間には、メモリ層９と独自ヒータ層７との間に設けられた絶縁層５が延在して設けられており、第１電極２と第３電極４は電気的に絶縁されている。また、円筒型の独自ヒータ層７の側面の外側であって、第１電極２及び第３電極４の間には、例えばＳｉＯ２からなる絶縁層１０が形成されている。このような構成により、第１電極２及び第３電極４間の独自ヒータ層７に電流が通電される。すなわち、独自ヒータ層７には、メモリ層９とは異なる、別の回路から電流が流れる。
【００２９】
独自ヒータ層７には例えば、Ｓｉ，Ｓｉ（ｎ型），Ｓｉ（ｐ型），ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，又はＣ等が用いられる。
【００３０】
図４Ａ，Ｂに、本実施形態例のメモリ素子１に電圧を印加したときの回路図を示し、図５，６に、本実施形態例におけるメモリ素子１にパルス電圧を印加していった際の概略断面構成を模式的に示す。
図４Ａ，Ｂに示すように、第１電極２と第２電極６との間には、高抵抗の抵抗膜８が有する抵抗Ｒｂと、相変化材料からなるメモリ層９が有する抵抗値Ｒａが直列に接続されている。そして、メモリ層９が有する抵抗値Ｒａは、メモリ層９における相変化材料の結晶成長状態により変化する。また、第１電極２と第３電極４との間には、独自ヒータ層７が有する抵抗値Ｒｈが接続されている。独自ヒータ層７が有する抵抗値Ｒｈは一定である。
【００３１】
以上のようなメモリ素子１において、第１電極２及び第２電極６間には図４Ａに示すように、後述するリセットパルスＲＰが印加され、第１電極２及び第３電極４間には図４Ｂに示すように後述するセットパルスＳＰが印加される。このように本実施形態例では第１電極２はメモリ層９と独自ヒータ層７に対して共通であるが、独自ヒータ層７には、メモリ層９に印加されるパルス電圧又はパルス電流には影響されない独自のパルス電圧又はパルス電流が印加される。すなわち、本実施形態例で印加される独自のパルス電圧又はパルス電流とは、可変抵抗であるメモリ層９の抵抗の変化に影響されない、パルス電圧又はパルス電流である。
【００３２】
本実施形態例におけるメモリ素子１では、独自ヒータ層７から発生される熱エネルギーＥにより、相変化材料からなるメモリ層９の温度が正確に制御される。以下に、本実施形態例におけるメモリ層９の温度制御について詳述する。
【００３３】
まず、図５Ａは、メモリ層９がアモルファス状態であるときの概略断面構成を示している。アモルファス状態であるときは、例えば、図７に示すように、メモリ層９の抵抗値Ｒは一番高い状態、すなわち、図７では抵抗値Ｒ０である。このような、図５Ａに示す状態において、第１電極２及び第３電極４間の独自ヒータ層７に、所望の大きさのパルス電流又はパルス電圧からなるセットパルスＳＰ１を印加する。
【００３４】
第１電極２及び、第３電極４から、独自ヒータ層７にセットパルスＳＰ１を印加することにより、独自ヒータ層７からセットパルスＳＰ１に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。このとき、例えば図７において、メモリ層９の抵抗値ＲａはＲ１となる。図５Ｂでは、図７における抵抗値Ｒ１を有するように結晶成長されたメモリ層９を模式的に示している。
【００３５】
次に、図５Ｂに示す状態において、さらに、第１電極２及び第３電極４間の独自ヒータ層７にセットパルスＳＰ２を印加する。そして、この場合においても、第１電極２、第３電極４から独自ヒータ層７に所望の大きさのセットパルスＳＰ２を印加することにより、独自ヒータ層７からセットパルスＳＰ２に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。このとき、例えば図７において、メモリ層９の抵抗値ＲはＲ２となる。図５Ｃでは、図７における抵抗値Ｒ２を有するように結晶成長されたメモリ層９を模式的に示している。
【００３６】
さらに、図５Ｃに示す状態において、第１電極２及び第３電極４間の独自ヒータ層７にセットパルスＳＰ３を印加する。そして、この場合においても、第１電極２、第３電極４から独自ヒータ層７に所望の大きさのセットパルスＳＰ３を印加することにより、独自ヒータ層７からセットパルスＳＰ３に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。図５Ｄに示す例では、メモリ層９が結晶相に相転移された例を示しており、このとき、例えば図７において、メモリ層９の抵抗値ＲａはＲ３となる。図５Ｄでは、図７における抵抗値Ｒ３を有するように結晶成長されたメモリ層９を模式的に示している。
【００３７】
以上のように、独自ヒータ層７から熱エネルギーを発生させることにより、図５Ａから図５Ｄに示すようにメモリ層９における相変化材料層の結晶成長がなされ、メモリ層９の抵抗値Ｒａが段階的に制御される。そして、本実施形態例では、独自ヒータ層７の抵抗値Ｒｈは常に一定であるため、セットパルスＳＰを所望の大きさに変えることにより、正確な熱エネルギーＥ＝Ｉ２Ｒｈｔを発生させることができる。このため、メモリ層の抵抗値Ｒａを正確に制御することができるため、正確な多値情報を記録することができる。
【００３８】
次に、結晶化されたメモリ層９を、アモルファス状態に相転移する方法について説明する。図６Ａに示すように第１電極２及び第２電極６間の結晶化されたメモリ層９に、所望の大きさのパルス電圧又はパルス電流からなるリセットパルスＲＰを印加する。そうすると、メモリ層９の側面及び底面を被覆した高抵抗の抵抗膜８が熱エネルギーを発生する。この熱エネルギーが、メモリ層９に伝達され、メモリ層９がアモルファス状態に相転移される。また、このリセットパルスＲＰの大きさを調整することにより、図５Ｂ〜Ｄに示すそれぞれの状態から、図６Ｂに示すアモルファス状態、すなわち非結晶状態に選択的にリセットすることができる。
また、本実施形態例では、高抵抗の抵抗膜８を設けることにより、結晶状態からアモルファス状態に相転移するために必要なエネルギーを、小さな電力で発生させることができる。また、抵抗膜８をメモリ層９の底部に設けることにより、リセットパルスＲＰを印加したときに、メモリ層９底部における温度変化を大きくすることができるので、メモリ層９の相変化が起こる位置を底部に集中させることができる。
【００３９】
図８に、セットパルスＳＰとリセットパルスＲＰを印加したときのメモリ層９における状態転移図を示す。以上で説明したように、セットパルスＳＰとリセットパルスＲＰの値を適宜変化させることにより、所望の状態にメモリ層９を変化させることができる。また、セットパルスＳＰ及びリセットパルスＲＰは、パルス幅や、パルスレベルを調整して所望のパルス電圧又はパルス電流とすることが好ましい。
【００４０】
以上のように、本実施形態例では、例えば３段階のセットパルスＳＰを独自ヒータ層に印加することにより、メモリ層９において４段階の抵抗値Ｒａが正確に設定される構成となっている。この４段階の異なる抵抗値Ｒａを利用して、多値情報を記録することができる。
【００４１】
次に、図９に、本発明のメモリセルにおける、第１の実施形態の概略断面構成を示す。本実施形態のメモリセルは、図１に示したメモリ素子１を用いた例である。図９に示すメモリセル２００を同一基板上に複数形成することで、メモリセルアレイを構成することができる。図９において図１と対応する部分には同一符号を付し、重複説明を省略する。
【００４２】
本実施形態例に係るメモリセル２００は、例えば、ｎ型のシリコン半導体基板３１上にスイッチング素子４３とメモリ素子１とを有する例である。
まず、ｎ型のシリコン半導体基板３１の表面近傍には、ｐ＋拡散領域３３とｐ＋拡散領域３４とが互いに離間して設けられている。このｐ＋拡散領域３３，３４は、イオン打ち込み等によりｐ＋型の不純物をｎ型のシリコン半導体基板３１上に拡散させた領域である。これらのｐ＋拡散領域３３とｐ＋拡散領域３４との間にある領域は、キャリアが移動するチャネル領域となる。
【００４３】
そして、ｐ＋拡散領域３３上には、ｐ＋拡散領域３３と電気的に接続されたソース電極４４が設けられている。また、ｐ＋拡散領域３４上には、ｐ＋拡散領域３４と電気的に接続されたドレイン電極３２が設けられており、このドレイン電極３２はメモリ素子１の第１電極２である。チャネル領域上には、ゲート絶縁膜３５を介してゲート電極４５が設けられている。ソース電極４４、ドレイン電極３２、ゲート電極４５は例えば、Ｐｏｌｙ−Ｓｉ，Ａｌ等の導電性材料で構成されている。ゲート絶縁膜３５はＳｉＯ２等の絶縁材料で構成されている。
【００４４】
これらの、ｐ＋拡散領域３３、ｐ＋拡散領域３４、チャネル領域、ソース電極４４、ドレイン電極３２、ゲート電極４５によりｐ−ＭＯＳトランジスタからなるスイッチング素子４３が形成される。
また、ドレイン電極３２上に形成されるメモリ素子１は、図１のメモリ素子１と同様である。このとき、円柱型のメモリ層９の軸心は、シリコン半導体基板３１面と垂直となるように配置されている。本実施形態例において、スイッチング素子４３とメモリ素子１とは、絶縁層３０で覆われている。メモリ素子１は、第２電極６が露出されるように絶縁層３０に覆われており、また、図１で示したメモリ素子１を構成する絶縁層１０及び５は、図９における絶縁層３０により一体に図示されている。
【００４５】
絶縁層３０上には、メモリ素子１の第２電極６が露出されている他、所望の取り出し電極３７，３８，３９が形成されている。ソース電極４４は導電性材料が充填されたコンタクトホール４０により、絶縁層３０上の取り出し電極３９に接続されている。ゲート電極４５は導電性材料が充填されたコンタクトホール４１により、絶縁層３０上の取り出し電極３８に接続されている。メモリ素子１の第３電極４は導電性材料が充填されたコンタクトホール４２により、絶縁層３０上の取り出し電極３７に接続されている。
【００４６】
このように、スイッチング素子４３では、ゲート電極４５の取り出し電極３８にはゲート電圧が印加され、第２電極６と、第３電極４の取り出し電極３７にはそれぞれ電源電圧が印加される。なお、ソース電極４４の取り出し電極３９は接地されている。
【００４７】
図１０に、本実施形態例のメモリセル２００における等価回路を示す。図１０に示すように、本実施形態例のメモリセル２００では、ゲート電極４５に接続される取り出し電極３８には、ワード線Ｗが接続される。ワード線Ｗからのゲート電圧Ｖｔの供給を制御することにより、ソース電極４４とドレイン電極３２間との間の電流をＯＮ，ＯＦＦさせる。すなわち、取り出し電極３８を介してゲート電極４５にマイナスのゲート電圧Ｖｔが印加されると、ソース電極４４とドレイン電極３２との間に電流が流れる（ＯＮ状態）。一方、ゲート電圧Ｖｔが印加されない状態では、ソース電極３３とドレイン電極３２との間に電流は流れない（ＯＦＦ状態）。
【００４８】
また、第２電極６には、第１のビット線Ｂ１が接続されており、読み出し電圧Ｖｒと、リセットパルスＲＰが印加される。第３電極４に接続される取り出し電極３７には、第２のビット線Ｂ２が接続されており、所望の書き込み電圧ＶｗであるセットパルスＳＰが印加される。
【００４９】
本実施形態例のメモリセル２００では、前述したように、メモリ素子１がメモリ層９と並列に接続された独自ヒータ層７を有し、独自ヒータ層７には、書き込み電圧ＶｗであるセットパルスＳＰが印加される。このセットパルスＳＰは、メモリ層９に印加される読み込み電圧Ｖｒ、リセットパルスＲＰとは別の電源電圧により供給される。このように、独自ヒータ層７には、メモリ層９の抵抗値に影響されない独自のセットパルスＳＰが印加されることになる。こうして、メモリ層９の抵抗値Ｒａは、一定の抵抗値Ｒｈを有する独自ヒータ層７からの熱エネルギーＥ＝Ｉ２Ｒｈｔにより、制御される。
すなわち、本実施形態例の独自ヒータ層７の抵抗値Ｒｈは一定であるため、制御されたセットパルスＳＰが一定であれば、独自ヒータ層７から発生する熱エネルギーＥ＝Ｉ２Ｒｈｔは一定に保たれる。ここで、メモリ層９に用いられる相変化材料は、温度変化に比例して抵抗値Ｒａが変化する材料である。従って、これらの特性を利用することで、図５〜図７に示したように、メモリ層９を正確に所望の抵抗値Ｒａに変化させることができる。そして、このように正確に制御されたメモリ層９に、読み出し電極Ｖｒを印加することにより、第２電極６に接続される第１のビット線Ｂ１に正確な値を読み出すことができる。
【００５０】
また、メモリ素子１において、第２電極にリセットパルスＲＰを印加することにより、メモリ層９を結晶状態から所望のアモルファス状態に相転移させることができる。
【００５１】
上述したメモリ素子、及びメモリセルの実施形態例においては、メモリ層の形状が円柱型である例としたが、図１１Ａ，Ｂ，Ｃに示すように、円柱型（図１１Ａ）の他、角錐型（図１１Ｂ）、または、頭切円錐型（図１１Ｃ）等、種々の形態が可能である。また、角錐型（図１１Ｂ）や頭切円錐型（図１１Ｃ）のメモリ層としたときの独自ヒータ層の形は、それらのメモリ層を囲むような筒状の形状であることが好ましい。
【００５２】
図１２に、本発明のメモリ素子における、第２の実施形態の概略構成を示し、図１３Ａ，Ｂに図１２におけるメモリ素子２０のＡ−Ａ’断面構成、Ｂ−Ｂ’断面構成を示す。
本実施形態例のメモリ素子２０は、例えばＳｉ，またはＳｉＯ２からなる基板１１上に独自ヒータ層１７を有する。そして、この独自ヒータ層１７上に例えばＳｉＮからなる第１の絶縁層１８を介して相変化材料からなるメモリ層１９を有しており、このメモリ層１９上には例えばＳｉＯ２からなる第２の絶縁層１５を有している。本実施形態例のメモリ素子１９では、Ｘ方向に長辺を持つ独自ヒータ層１７と、Ｙ軸方向に長辺を持つメモリ層１９とが、互いの長辺が垂直に交わるように配置されている。また、独自ヒータ層１７とメモリ層１９とが３次元的に交わる箇所において、独自ヒータ層１７とメモリ層１９の短辺の幅が他の部分よりも短くなるように形成されている。
このように、独自ヒータ層１７とメモリ層１９が交わる箇所において、短辺の幅が他の部分よりも短く形成されているので、独自ヒータ層１７又はメモリ層１９に電圧を印加した際に、幅が短い箇所において、電流密度が高くなる。第１及び第２の絶縁層１８，１５は、それぞれ、独自ヒータ層１７及びメモリ層１９を覆うように配置されている。
【００５３】
また、本実施形態例において、独自ヒータ層１７には例えば、Ｓｉ，Ｓｉ（ｎ），Ｓｉ（ｐ），ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，Ｃが用いられる。また、メモリ層１９を構成する相変化材料としては、例えば、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，ＴｅＧｅＳｂＳｅに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）等を添加した材料が挙げられる。本実施形態例においても、メモリ層１９は第１の実施形態例で用いられる相変化材料と同様に、図２に示すように、温度Ｔの上昇に比例して抵抗率Ｒが下がる相変化材料が用いられる。
【００５４】
図１４Ａ，Ｂに、本実施形態例のメモリ素子２０における回路図を示す。図１４Ａ，Ｂにおいて、メモリ層１９の抵抗値はＲａで示し、独自ヒータ層１７の抵抗値はＲｈで示す。図１４Ａ，Ｂに示すように、メモリ層１９は、図１２，１３では図示しない第１電極１２、第２電極１６に接続されており、独自ヒータ層１７は図１２，１３では図示しない第３電極１３、第４電極１４に接続されている。すなわち、第１電極１２，第２電極１６間には、抵抗値Ｒａが接続されており、第３電極１３、第４電極１４間には、抵抗値Ｒｈが接続されている。そして、これらの回路において、第１電極１２と第２電極１６間のメモリ層１９（抵抗値Ｒａ）には、リセットパルスＲＰが印加され、第３電極１３と第４電極１４間の独自ヒータ層１７（抵抗値Ｒｈ）には、セットパルスＳＰが印加される。
【００５５】
このように本実施形態例では、独自ヒータ層１７には、メモリ層１９に印加されるパルス電圧又はパルス電流には影響されない、独自のパルス電圧又はパルス電流が印加される。すなわち、本実施形態例で印加される独自のパルス電圧又はパルス電流とは、可変抵抗であるメモリ層１９の抵抗の変化に影響されない、パルス電圧又はパルス電流である。
【００５６】
本実施形態例においても、上述した図１に示すメモリ素子１と同様に、所望のセットパルスＳＰを印加することにより、独自ヒータ層１７では熱エネルギーが発生するので、その熱エネルギーにより、メモリ層１９の状態を変化させることができる。また、本実施形態例では、独自ヒータ層１７の抵抗値Ｒｈが一定であるため、独自ヒータ層１７に発生する熱エネルギーＥ＝Ｉ２Ｒｈｔは、印加するセットパルスＳＰに対応して正確に制御される。これにより、メモリ層１９の抵抗値Ｒａも正確に制御されるため、的確な多値記録を行うことができる。
また、セットパルスＳＰ及びリセットパルスＲＰは、パルス幅や、パルスレベルを調整して所望のパルス電圧又はパルス電流とすることが好ましい。
【００５７】
図１５に、本発明のメモリセルにおける、第２の実施形態の概略断面構成を示す。本実施形態例のメモリセル３００は、図１２に示したメモリ素子２０を用いた例である。このようなメモリセル３００を同一基板上に複数形成することで、メモリセルアレイを構成することができる。図１５において、図１２に対応する部分には同一符号を付し、重複説明を省略する。
【００５８】
本実施形態例に係るメモリセル３００は、例えば、ｎ型のシリコン半導体基板５１上にスイッチング素子６２とメモリ素子２０とを有する例である。
まず、ｎ型のシリコン半導体基板５１の表面近傍には、ｐ＋拡散領域５３とｐ＋拡散領域５４とが互いに離間して設けられている。このｐ＋拡散領域５３，５４は、イオン打ち込み等によりｐ＋型の不純物をｎ型のシリコン半導体基板５１上に拡散させた領域である。これらのｐ＋拡散領域５３とｐ＋拡散領域５４との間にある領域は、キャリアが移動するチャネル領域となる。
【００５９】
そして、ｐ＋拡散領域５３上には、ｐ＋拡散領域５３と電気的に接続されたソース電極５７が設けられている。また、ｐ＋拡散領域５４上には、ｐ＋拡散領域５４と電気的に接続されたドレイン電極５６が設けられている。チャネル領域上には、ゲート絶縁膜５２を介してゲート電極５５が設けられている。ソース電極５７、ドレイン電極５６、ゲート電極５５は例えば、Ｐｏｌｙ−Ｓｉ，Ａｌ等の導電性材料で構成されている。ゲート絶縁膜５２はＳｉＯ２等の絶縁材料で構成されている。
【００６０】
これらの、ｐ＋拡散領域５３、ｐ＋拡散領域５４、チャネル領域、ソース電極５７、ドレイン電極５６、ゲート電極５５によりｐ−ＭＯＳトランジスタからなるスイッチング素子６２が構成される。
また、スイッチング素子６２のドレイン電極５６にメモリ層１の第１電極１２が電気的に接続されるように、シリコン半導体基板５１上にメモリ層２０が形成される。本実施形態例のメモリ素子２０は、図１２のメモリ素子２０と同様である。このとき、メモリ層１９及び独自ヒータ層１７に流れる電流は、シリコン半導体基板５１の平面に平行な方向である。そして、本実施形態例において、スイッチング素子６２とメモリ素子２０とは、絶縁層５０で覆われている。また、ここにおいては、図１２で示したメモリ素子２０を構成する絶縁層１８，１５は、図１５における絶縁層５０において、一体に図示されている。
【００６１】
図１５に示すように、絶縁層５０上には、所望の取り出し電極５９，６１，６５，６７，６９が形成されている。
ソース電極５７は導電性材料が充填されたコンタクトホール５８により、絶縁層５０上の取り出し電極５９に接続される。
ゲート電極５５は導電性材料が充填されたコンタクトホール６０により、絶縁層５０上に取り出し電極６１に接続される。
メモリ素子１９の第２電極１６は導電性材料が充填されたコンタクトホール６８により、絶縁層５０上の取り出し電極６９に接続される。
独自ヒータ層１７の第３電極１３は導電性材料が充填されたコンタクトホール６６により、絶縁層５０上の取り出し電極６７に接続され、第４電極１４は導電性材料が充填されたコンタクトホール６４により、絶縁層５０上の取り出し電極６５に接続されている。
【００６２】
スイッチング素子６２では、ゲート電極５５の取り出し電極６１にゲート電圧Ｖｔが印加され、第２電極１６及び第３電極１３の取り出し電極６９，６７にはそれぞれ電源電圧が印加される。なお、ソース電極５７の取り出し電極５９及び、第４電極１４は接地されている。
【００６３】
図１６に、本実施形態例のメモリセル３００における等価回路を示す。図１６に示すように、本実施形態例のメモリセル３００では、ゲート電極５５に接続される取り出し電極６１には、ワード線Ｗが接続される。このワード線Ｗからのゲート電圧Ｖｔの供給を制御することにより、ソース電極５７とドレイン電極５６間との間の電流をＯＮ，ＯＦＦさせる。すなわち、取り出し電極６１を介してゲート電極５５にマイナスのゲート電圧Ｖｔが印加されると、ソース電極５７とドレイン電極５６との間に電流が流れる（ＯＮ状態）。一方、ゲート電圧Ｖｔが印加されない状態では、ソース電極５５とドレイン電極５６との間に電流は流れない（ＯＦＦ状態）。
【００６４】
また、第２電極１６に接続される取り出し電極６９には、第１のビット線Ｂ１が接続されており、読み出し電圧Ｖｒと、リセットパルスＲＰが印加される。第３電極１３に接続される取り出し電極６７には第２のビット線Ｂ２が接続されており、第２のビット線Ｂ２からは、所望の書き込み電圧ＶｗであるセットパルスＳＰが印加される。また第４電極１４に接続される取り出し電極６５は接地されている。
【００６５】
本実施形態例のメモリセル３００でも、第２の実施形態例と同様に、メモリ素子２０がメモリ層１９と並列に接続された独自ヒータ層１７を有しており、この独自ヒータ層１７に、書き込み電圧ＶｗであるセットパルスＳＰが印加されるようになっている。このセットパルスＳＰは、メモリ層１９に印加される読み込み電圧Ｖｒ、リセットパルスＲＰとは別の電源電圧により供給されるものである。
このように、独自ヒータ層１７には、メモリ層１９の抵抗値に影響されない独自のセットパルスＳＰが印加される。そして、メモリ層１９は、一定の抵抗値Ｒｈを有する独自ヒータ層１７からの熱エネルギーＥ＝Ｉ２Ｒｈｔにより、メモリ層１９の抵抗値Ｒａが正確に制御される。そして、このように正確に制御されたメモリ層１９に、読み出し電極Ｖｒを印加することにより、第２電極１６の取り出し電極６９に接続される第１のビット線Ｂ１に正確な値を読み出すことができる。
【００６６】
また、メモリ素子２０において、第２電極１６にリセットパルスＲＳを印加することにより、メモリ層１９を結晶状態から所望のアモルファス状態に相転移させることができる。
【００６７】
上述したメモリ素子及びメモリセル、また、メモリセルを複数同一基板上に配置してなるメモリセルアレイは、携帯電話、電子辞書、ビデオカメラ、デジタルカメラ等の電子機器に用いることができる。
【００６８】
図１７に、本発明の電子機器の一実施形態に係る概略構成図を示す。本実施形態例における電子機器８０は、例えば上述したメモリセルアレイ２００又は３００をデジタルカメラに組み込んだ例である。
【００６９】
図１７に示すように、本実施形態例の電子機器８０であるカメラは、光学系８２と、固体撮像素子８３と、信号処理回路８４と、メモリセルアレイ８５と、表示部８６とから構成される。本実施形態例のカメラでは、被写体８１からの反射光を、光学系８２を介して固体撮像素子８３に入射させ、固体撮像素子８３において光電変換により電気信号に変換する。そして、電気信号に変換された被写体８１の情報は、信号処理回路８４を介してメモリセルアレイ８５に書き込まれる。このようにしてメモリセルアレイ８５に書き込まれた情報を読み込むことにより、例えば液晶パネル等からなる表示部８６に表示することができる。
【００７０】
本実施形態例における電子機器８１では、メモリセルアレイ８５において、独自ヒータ層が設けられており、独自ヒータ層から発生する熱エネルギーによりメモリ層が相変化されて、抵抗値が変化される。このため、信号処理回路８４からの情報が正確にメモリセルアレイ８５に書き込まれて、正確に読み出されるため、電子機器８０としての信頼性の向上が図られる。
【図面の簡単な説明】
【００７１】
【図１】Ａ，Ｂ本発明のメモリ素子の、第１の実施形態に係る概略断面構成図及びそのＡ−Ａ断面構成である。
【図２】本発明のメモリ素子の第１の実施形態において、メモリ層に用いられる相変化材料の温度特性を示した図である。
【図３】Ａ〜Ｄメモリ層に用いられる相変化材料の温度変化に対する相変化を段階的に示した模式図である。
【図４】Ａ，Ｂ本発明のメモリ素子の第１の実施形態において、メモリ素子の要部の回路構成を示した図である。
【図５】Ａ〜Ｄ本発明のメモリ素子の第１の実施形態において、メモリ素子にセットパルスＳＰを与えていったときのメモリ層の変化を段階的に示した模式図である。
【図６】Ａ，Ｂ本発明のメモリ素子の第１の実施形態において、メモリ素子にリセットパルスＲＰを与えていったときのメモリ層の変化を示した模式図である。
【図７】本発明のメモリ素子の第１の実施形態において、メモリ層にパルス電圧を印加したときのメモリ層の抵抗値を示した図である。
【図８】セットパルスとリセットパルスを印加したときのメモリ層の状態転移図である。
【図９】本発明のメモリセルの第１の実施形態に係る概略断面構成図である。
【図１０】本発明のメモリセルの第１の実施形態における、メモリセルの等価回路図である。
【図１１】Ａ，Ｂ，Ｃ本発明のメモリ素子及びメモリセルの第１の実施形態に用いられるメモリ層の形状例を示す。
【図１２】本発明のメモリ素子の第２の実施形態に係る概略構成図である。
【図１３】本発明のメモリ素子の第２の実施形態において、メモリ素子のＡ−Ａ’断面構成及びＢ−Ｂ’断面構成を示した図である。
【図１４】Ａ，Ｂ本発明のメモリ素子の第２の実施形態において、メモリ素子の要部の回路構成を示した図である。
【図１５】本発明のメモリセルの第２の実施形態に係る概略断面構成図である。
【図１６】本発明のメモリセルの第２の実施形態に係る等価回路図である。
【図１７】本発明の電子機器の一実施形態に係る概略構成図である。
【図１８】Ａ，Ｂ従来の相変化メモリ素子に用いられている相変化材料の温度に対する抵抗特性を示す。
【符号の説明】
【００７２】
１，２０・・・メモリ素子、２，１２・・・第１電極、３・・・金属接着層、４，１３・・・第３電極、５・・・絶縁層、６，１６・・・第２電極、７，１７・・・独自ヒータ層、８・・・抵抗膜、９，１９・・・メモリ層、１０，１５，１８・・・絶縁層、１１・・・基板、１４・・・第４電極、２００，３００・・・メモリセル、８０・・・電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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