(57)【要約】 【課題】ＬＳＩの電源がＯＦＦになってた時の不要電流の発生を抑制し、容量の増加が抑えられたＥＳＤ保護回路を備えた半導体集積回路を提供する。【解決手段】外部パッド１と、接地ライン２と、外部パッド１と接地ライン２との間の第１の保護回路３と、外部パッド１と接地ライン２との間の第２の保護回路４とを備えている。第２の保護回路は、第１の保護素子６と第２の保護素子７と抵抗体３０とで構成されている。この構成では、抵抗体３０の抵抗値を任意に設定することにより、ＬＳＩの電源がＯＦＦになった時に発生する不要電流をＬＳＩの信頼性を損なわない値に抑制する事ができる。【選択図】図１
2009054851.tif 000002
【特許請求の範囲】
【請求項１】
信号の入力または出力のための外部パッドと、
前記外部パッドに接続された内部回路と、
接地電位を供給する接地ラインと、
前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第１の保護回路と、
前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第２の保護回路とを備えている半導体集積回路。
【請求項２】
前記第１の保護回路は、アノードが前記接地ラインに接続され、カソードが前記外部パッドに接続された第１のダイオードを有していることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２の保護回路は一端が前記外部パッドに接続された第１の保護素子と、前記第１の保護素子の他端と前記接地ラインとの間に設けられた第２の保護素子とを有していることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１の保護素子は、アノードが前記外部パッドに接続され、カソードが前記第２の保護素子に接続された第２のダイオードを有していることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第２の保護素子は、ドレインが前記第１の保護素子に接続され、ソースが前記接地ラインに接続され、ゲートが前記接地ラインに接続されたＮＭＯＳトランジスタを有することを特徴とする請求項３または４に記載の半導体集積回路。
【請求項６】
前記ＮＭＯＳトランジスタのゲートと前記接地ラインとの間に設けられた第１の抵抗体をさらに備えていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第２の保護素子は、アノードが前記第１の保護素子に接続され、カソードが前記接地ラインに接続された第３のダイオードを有していることを特徴とする請求項３または４に記載の半導体集積回路。
【請求項８】
前記第２の保護回路は、前記第１の保護素子の他端と電源電圧を供給する電源ラインとの間に設けられた第２の抵抗体をさらに有していることを特徴とする請求項３〜７のうちいずれか１つに記載の半導体集積回路。
【請求項９】
前記第２の保護回路は、アノードが外部パッドに接続され、カソードが接地ラインに接続された第２のダイオードを有している第１の保護素子のみで構成されていることを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（Electro Static Discharge；ＥＳＤ）保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、素子の微細化及び高密度化と並行して高集積化が進んでいることにより、静電放電（以下、「サージ」という）によってもたらされるダメージに弱くなっている。例えば、外部接続用パッド（外部パッド）から侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊され、素子の性能が低下する可能性が大きくなっている。そのため、半導体集積回路には、外部接続用パッドと、入力回路、出力回路、入出力回路、または内部回路との間に、サージから保護するための静電放電（ＥＳＤ）保護回路が設けられている。
【０００３】
さらに、パソコンやルーター、周辺電子機器などの高速化、多機能化に伴い、転送速度が数ＧＨｚオーダの高速インターフェースが必要とされるようになっている。そのため、高速インターフェース用の入出力回路には、転送データの波形への影響が少ない低容量タイプのＥＳＤ保護回路を使用する必要がある。
【０００４】
図４は、従来のＥＳＤ保護回路の構成を示した図である。同図に示すように、従来のＥＳＤ保護回路は、アノードが外部パッド１００に接続され、カソードが電源ライン１０１に接続されたダイオード１０３と、カソードが外部パッド１００に接続され、アノードが接地ライン１０２に接続されたダイオード１０４で構成されている。
【０００５】
外部パッド１００から正電荷のサージが侵入すると、ダイオード１０３を介して外部パッド１００から電源ライン１０１へと電流が流れ、正電荷のサージは電源ライン１０１へと逃がされる。また、外部パッド１００から負電荷のサージが侵入すると、ダイオード１０４を介して接地ライン１０２から外部パッド１００へと電流が流れ、負電荷のサージは接地ライン１０２へと逃がされる。
【０００６】
以上のようにして、従来のＥＳＤ保護回路は被保護回路を保護することができる。
【特許文献１】特表２００６−５１２７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、さまざまな高速インターフェースの規格の中には、ＬＳＩの電源がＯＦＦしても、高速インターフェースの入出力回路が接続されているバスラインには電圧が印加されている場合があり、この場合に外部パッド１００から電源ライン１０１へ不要電流が流れるおそれがある。すなわち、図４に示した従来のＥＳＤ保護回路において、ＬＳＩの電源がＯＦＦとなり、電源ライン１０１が０Ｖになる状態では、高速インターフェースのバスラインとなる外部パッド１００に電圧が印加されると、ダイオード１０３を介して、外部パッド１００から電源ライン１０１へ不要電流が流れてしまう。これは、ＬＳＩを搭載した電子機器の消費電力を増加させるだけではなく、ＬＳＩ自身の信頼性を低下させる可能性もある。
【０００８】
なお、ダイオード１０３に代えてゲートが接地ライン１０２に接続され、一端が電源ライン１０１に接続され、他端が外部パッドに接続されたＮＭＯＳトランジスタを用いることも考えられる。しかし、ＮＭＯＳトランジスタの容量はダイオードに比べて非常に大きいため、図４に示す回路に比べて容量が大きくなり過ぎてしまう。
【０００９】
本発明はかかる点に鑑みてなされたもので、ＬＳＩの電源がＯＦＦになった時の不要電流の発生を抑制し、容量の増加が抑えられたＥＳＤ保護回路を備えた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体集積回路は、信号の入力または出力のための外部パッドと、前記外部パッドに接続された内部回路と、接地ラインと、前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第１の保護回路と、前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第２の保護回路とを備えている。
【００１１】
この構成によれば、保護回路が基本的には電源ラインに接続されないので、ＬＳＩの電源停止時に流れる不要な電流を低減することができる。また、第２の保護回路を第１の保護素子と第２の保護素子とで構成したり、第１の保護素子を複数段のダイオードで構成したりすることにより、第１の保護回路と第２の保護回路の容量の合計値（ＥＳＤ保護回路全体の容量値）を従来の半導体集積回路よりも低減することが可能となる。
【００１２】
また、第１の保護回路は例えばカソードが外部パッドに接続され、アノードが接地ラインに接続されたダイオードを有していてもよい。
【発明の効果】
【００１３】
本発明に係る半導体集積回路によれば、外部パッドと電圧供給ラインとの間に、負電荷と正電荷のサージ電流を流す第１の保護回路と、負電荷のサージを流す第２の保護回路を配置することにより、ＬＳＩの電源がＯＦＦになった時の不要電流の発生を抑制し、容量の低減を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の回路構成を示す図である。同図では、電圧供給ラインが接地ラインである例を示している。
【００１６】
同図に示すように、第１の実施形態の半導体集積回路は、信号の入力または出力のための外部パッド１と、外部パッド１に接続された内部回路と、接地ライン２と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第１の保護回路３と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第２の保護回路４とを備えている。なお、第１の保護回路３と第２の保護回路４とで構成されるＥＳＤ保護回路と内部回路との間には、入力回路や出力回路、入出力回路などが設けられていてもよい。
【００１７】
第１の保護回路３は、アノードが接地ライン２に接続され、カソードが外部パッド１に接続された第１のダイオード５を有している。
【００１８】
第２の保護回路４は、第１の保護素子６と第２の保護素子７と、任意の抵抗値を有する抵抗体３０とで構成される。第１の保護素子６は、アノード（一端）が外部パッド１に接続され、カソード（他端）が第２の保護素子７に接続された第２のダイオード９を有しており、第２の保護素子７は、ソース（一端）が接地ライン２に接続され、ドレイン（他端）が第１の保護素子６の他端（第２のダイオード９のカソード）に接続され、ゲートが接地ライン２に接続されたＮＭＯＳトランジスタ８を有している。ＮＭＯＳトランジスタ８のゲートと接地ライン２との間には必要に応じて任意の抵抗値を有する抵抗体１１が設けられる。また、抵抗体３０は、第１の保護素子６の他端および第２の保護素子７の他端（第２のダイオード９のカソード）、すなわち第１の保護素子６と第２の保護素子７との接続ノードと、電源電圧を供給する電源ライン１２との間に設けられる。
【００１９】
本実施形態の半導体集積回路では、接地ライン２を接地して、外部パッド１に負電荷のサージを印加した場合、第１の保護回路３（ここでは第１のダイオード５）を介して接地ライン２から外部パッド１へと電流が流れるため、サージ電流が放電される。
【００２０】
また、接地ライン２を接地し、外部パッド１に正電荷のサージを印加した場合、第２の保護回路４（ここでは第２のダイオード９およびＮＭＯＳトランジスタ８内の寄生ｎｐｎ型バイポーラトランジスタ）を介して外部パッド１から接地ライン２へと電流が流れ、サージ電流が放電される。以上の動作により、内部回路の破壊を防ぐことができる。より詳細には、正電荷のサージが外部パッド１から入ると、第２のダイオード９が導通し、ＮＭＯＳトランジスタ８のドレイン電位が上昇することによって、ＮＭＯＳトランジスタにおける寄生ｎｐｎ型バイポーラトランジスタが動作して電流を接地ライン２へと逃がす。
【００２１】
この時、６５ｎｍプロセスでは、第１のダイオード５の容量は、例えば、アノードとカソードの対向長が１００μｍの場合で約１００ｆＦ、第２のダイオード９の容量は、アノードとカソードの対向長が１００μｍの場合で約１００ｆＦ、ＮＭＯＳトランジスタ８の容量は、Ｗサイズが４００μｍの場合で約１０００ｆＦであり、外部パッド１と接地ライン２間のＥＳＤ保護回路全体での容量は、第１のダイオード５と第２のダイオード９とＮＭＯＳトランジスタ８の容量を合成したものであり、約１９０ｆＦとなる。一方、図４に示す従来の半導体集積回路において、ダイオード１０３、１０４の容量を共に１００ｆＦとすると、ＥＳＤ保護回路全体としての容量は２００ｆＦとなる。このように、本実施形態の半導体集積回路では、ＥＳＤ保護回路の容量を低減することができるため、種々の電子機器における高速インターフェースやＡＴＡＰＩ（AT Attachment Packet Interface）などに用いても信号波形の鈍りを来すことなく内部回路を保護することができる。
【００２２】
また、電源ライン１２に接続された抵抗体３０が設けられていることにより、高周波の信号が入力された場合でも、外部パッド１と接地ライン２及び電源ライン１２との間の容量を、第１のダイオード５と第２のダイオード９の合計容量とする事ができる。さらに、抵抗体３０の抵抗値を任意に設定することにより、ＬＳＩの電源がＯＦＦになった時に発生する不要電流をＬＳＩの信頼性を損なわない値に抑制する事も可能である。
【００２３】
なお、電源ライン１２および抵抗体３０は、ＥＳＤ保護回路としての動作には必須ではなく、必ずしも設ける必要はない。この場合には、ＥＳＤ保護回路が電源ラインに接続されないので、ＬＳＩの電源がＯＦＦになった場合でも、不要電流は発生しない。
【００２４】
また、抵抗体１１はＥＳＤ保護に必須ではないが、抵抗値を適宜調整した抵抗体１１が設けられることにより、正電荷のサージが流入する際に、より低いサージ電圧に対してＥＳＤ保護回路を動作させることができるので、より確実に内部回路を保護することができる。
【００２５】
また、第１の保護回路３は、第１のダイオード５を含む複数段のダイオードで構成されていてもよい。例えば、ＬＳＩの信号の電圧が高く、第１のダイオード５の逆耐圧を越える場合には、第１の保護回路３を互いに直列に接続させた複数段のダイオードで構成する必要がある。
【００２６】
第１の保護素子６も、必要に応じて第２のダイオード９を含む複数段のダイオードで構成することができる。また、第２のダイオード９に代えて、ゲートおよびドレインが外部パッド１に接続され、ソースが第２の保護素子７に接続されたＮＭＯＳトランジスタを用いてもよい。この場合、ＥＳＤ保護回路全体としての容量は大きくなるが、その分サージを逃がす能力も大きくなっており、ＬＳＩの電源がＯＦＦの場合に不要な電流が流れることもない。
【００２７】
また、第２のダイオード９とＮＭＯＳトランジスタ８の位置を置き換えて、ＮＭＯＳトランジスタ８の一端を外部パッド１に接続し、ＮＭＯＳトランジスタ８の他端を第２のダイオード９のアノードに接続し、第２のダイオード９のカソードを接地ライン２に接続しても図１に示す例と同様の効果を得ることができる。
【００２８】
また、第１のダイオード５と第２のダイオード９を、ＰＮダイオードの他、ツェナーダイオード等で構成しても本実施形態の半導体集積回路と同様の効果を得ることができる。
【００２９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体集積回路の回路構成を示す図である。
【００３０】
同図に示すように、第２の実施形態に係る半導体集積回路は、外部パッド１と、外部パッド１に接続された内部回路と、接地ライン２と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第１の保護回路３と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第２の保護回路４とを備えている。
【００３１】
第１の保護回路３は、アノードが接地ライン２に接続され、カソードが外部パッド１に接続された、第１のダイオード５を有している。
【００３２】
第２の保護回路４は、第１の保護素子６と第２の保護素子７と、任意の抵抗値を有する抵抗体３０とで構成される。第１の保護素子６は、アノード（一端）が外部パッド１に接続され、カソード（他端）が第２の保護素子７に接続された第２のダイオード９を有しており、第２の保護素子７は、アノード（一端）が第１の保護素子６の他端（第２のダイオード９のカソード）に接続され、カソード（他端）が接地ライン２に接続された第３のダイオード１０を有している。また、抵抗体３０は、第１の保護素子６の他端（第２のダイオード９のカソード）、すなわち第１の保護素子６と第２の保護素子７との接続ノードと、電源電圧を供給する電源ライン１２との間に設けられる。
【００３３】
本実施形態の半導体集積回路は、第２の保護素子７がＮＭＯＳトランジスタに代えて第３のダイオード１０を有している点が図１に示す第１の実施形態の半導体集積回路と異なっている。
【００３４】
本実施形態の半導体集積回路において、接地ライン２を接地して、外部パッド１に負電荷のサージを印加した場合、第１の保護回路３（ここでは第１のダイオード５）を介して接地ライン２から外部パッド１へと電流が流れるため、サージ電流が放電される。
【００３５】
また、接地ライン２を接地し、外部パッド１に正電荷のサージを印加した場合、第２の保護回路４（ここでは第２のダイオード９および第３のダイオード１０）を介して外部パッド１から接地ライン２へと電流が流れ、サージ電流が放電される。以上の動作により、内部回路の破壊を防ぐことができる。
【００３６】
６５ｎｍプロセスでは、第１のダイオード５、第２のダイオード９および第３のダイオード１０の容量は、例えば、アノードとカソードの対向長がそれぞれ１００μｍの場合で約１００ｆＦであり、外部パッド１と接地ライン２間のＥＳＤ保護回路全体での容量は、第１のダイオード５と第２のダイオード９と第３のダイオード１０の容量を合成したものであり、約１５０ｆＦとなる。このように、本実施形態の半導体集積回路では、ＥＳＤ保護回路全体での容量を従来技術に比べて低減することができる。また、第１の実施形態のＥＳＤ保護回路と比べても容量を低減することができるので、本実施形態のＥＳＤ保護回路は高速インターフェース等に好ましく用いられる。
【００３７】
さらに、ＥＳＤ保護回路が電源ラインに接続されないので、ＬＳＩの電源がＯＦＦになった場合でも、不要電流は発生しない。
【００３８】
なお、外部パッド１から入出力される信号の電圧が高い場合などには、第１の保護素子６および第２の保護素子７をそれぞれ複数段のダイオードで構成してもよい。ダイオードの段数を増やすと、回路面積は増加するが、容量を小さくすることができる。
【００３９】
また、第１のダイオード５、第２のダイオード９および第３のダイオード１０を、ＰＮダイオードの他、ツェナーダイオード等で構成しても本実施形態の半導体集積回路と同様の効果を得ることができる。
【００４０】
また、電源ライン１２に接続された抵抗体３０が設けられていることにより、高周波の信号が入力された場合でも、外部パッド１と接地ライン２及び電源ライン１２間容量を、第１のダイオード５と第２のダイオード９の合計容量とする事ができる。さらに、抵抗体３０の抵抗値を任意に設定することにより、ＬＳＩの電源がＯＦＦになった時に発生する不要電流をＬＳＩの信頼性を損なわない値に抑制する事も可能である。
【００４１】
なお、第１の実施形態と同様に、電源ライン１２および抵抗体３０はＥＳＤ保護回路としての動作には必須でなく、必ずしも設ける必要はない。この場合には、ＥＳＤ保護回路が電源ラインに接続されないので、ＬＳＩの電源がＯＦＦになった場合でも、不要電流は発生しない。
【００４２】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体集積回路の回路構成を示す図である。
【００４３】
同図に示すように、第３の実施形態に係る半導体集積回路は、外部パッド１と、外部パッド１に接続された内部回路と、接地ライン２と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第１の保護回路３と、外部パッド１と内部回路との接続経路に接続され、外部パッド１と接地ライン２との間に設けられた第２の保護回路４とを備えている。
【００４４】
本実施形態の半導体集積回路は、第２の保護回路４内に第１の保護素子６のみが設けられている点が第１および第２の実施形態に係る半導体集積回路と異なっている。第１の保護素子６は、アノードが外部パッド１に接続され、カソードが接地ライン２に接続された第２のダイオード９を有している。
【００４５】
本実施形態の半導体集積回路において、接地ライン２を接地して、外部パッド１に負電荷のサージを印加した場合、第１の保護回路３（ここでは第１のダイオード５）を介して接地ライン２から外部パッド１へと電流が流れるため、サージ電流が放電される。
【００４６】
また、接地ライン２を接地し、外部パッド１に正電荷のサージを印加した場合、第２の保護回路４（ここでは第２のダイオード９）を介して外部パッド１から接地ライン２へと電流が流れ、サージ電流が放電される。以上の動作により、内部回路の破壊を防ぐことができる。
【００４７】
６５ｎｍプロセスでは、第１のダイオード５および第２のダイオード９の容量は、例えば、アノードとカソードの対向長がそれぞれ１００μｍの場合で約１００ｆＦであり、外部パッド１と接地ライン２間のＥＳＤ保護回路全体での容量は、第１のダイオード５と第２のダイオード９の容量を合成したものであり、約２００ｆＦとなる。ただし、第１の保護回路３を複数段のダイオードで構成したり、第１の保護素子６を複数段のダイオードで構成することにより、ＥＳＤ保護回路全体での容量を下げることができる。
【００４８】
さらに、ＥＳＤ保護回路が電源ラインに接続されないので、ＬＳＩの電源がＯＦＦになった場合でも、不要電流は発生しない。
【００４９】
なお、外部パッド１から入出力される信号の電圧が高い場合、第２のダイオード９を介して接地ライン２に信号が流れてしまわないように、第１の保護素子６を第２のダイオード９を含む複数段のダイオードで構成してもよい。
【００５０】
また、外部パッド１から入出力される信号の電圧が低い場合、第１の保護素子６が第２のダイオード９のみで構成されていれば、第１、第２の実施形態よりも回路面積の小さいＥＳＤ保護回路を作製することが可能となる。
【００５１】
また、第１のダイオード５および第２のダイオード９を、ＰＮダイオードの他、ツェナーダイオード等で構成しても本実施形態の半導体集積回路と同様の効果を得ることができる。
【産業上の利用可能性】
【００５２】
本発明は、ＴＶ、コンピュータ等の種々の電子機器の高速インターフェース部のＥＳＤ保護回路に用いられ、半導体集積回路の保護に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体集積回路の回路構成を示す図である。
【図２】本発明の第２の実施形態に係る半導体集積回路の回路構成を示す図である。
【図３】本発明の第３の実施形態に係る半導体集積回路の回路構成を示す図である。
【図４】従来のＥＳＤ保護回路を有する半導体集積回路を示す回路図である。
【符号の説明】
【００５４】
１      外部パッド
２      接地ライン
３      第１の保護回路
４      第２の保護回路
５      第１のダイオード
６      第１の保護素子
７      第２の保護素子
８      ＮＭＯＳトランジスタ
９      第２のダイオード
１０    第３のダイオード
１１    抵抗体
１２      電源ライン
３０    抵抗体
【図１】
2009054851.tif 000003
【図２】
2009054851.tif 000004
【図３】
2009054851.tif 000005
【図４】
2009054851.tif 000006