(57)【要約】【課題】複数の半導体チップを単一のパッケージに搭載した半導体装置において、リードフレームの標準化を図る。【解決手段】複数のパッド（第１端子）２ｃを有するマイコンチップ（第１の半導体チップ）２と、複数のパッド（第２端子）３ｃを有し、マイコンチップ２の横に配置されるメモリチップ（第２の半導体チップ）３と、マイコンチップ２の外形寸法よりも小さいダイパッド（第１のチップ搭載部）５ｃと、吊りリード５ｄと、吊りリード５ｄからメモリチップ３が配置される方向に延びるバーダイパッド（第２のチップ搭載部）５ｅと、パッド２ｃ、３ｃ間を接続する複数のワイヤ（第１のワイヤ）６ａと、封止体４とを有し、マイコンチップ２およびメモリチップ３の搭載面のうち、パッド２ｃ、３ｃと厚さ方向に重なる領域は、それぞれダイパッド５ｃ、バーダイパッド５ｅを避けて配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップを有する半導体装置であって、
第１半導体素子および複数の第１端子が形成された第１主面、および前記第１主面と反対側の第１裏面を有する第１の半導体チップと、
第２半導体素子および複数の第２端子が形成された第２主面、および前記第１主面と反対側の第２裏面を有しており、前記第１の半導体チップの横に並べて配置される第２の半導体チップと、
前記第１の半導体チップの前記第１裏面の外形寸法よりも小さい外形寸法を有し、前記第１の半導体チップの前記第１裏面と接合する第１のチップ搭載部と、
前記第１のチップ搭載部からその外側に放射状に延びるように配置され、前記第１のチップ搭載部を支持する複数の吊りリードと、
前記吊りリードを介して前記第１のチップ搭載部と一体に形成され、前記第２の半導体チップの前記第２裏面と接合する第２のチップ搭載部と、
前記第１および第２の半導体チップの周囲に配置される複数のリードと、
前記第１端子と前記第２端子とをそれぞれ電気的に接続する導電性の複数の第１のワイヤと、
前記第１端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第２のワイヤと、
前記第２端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第３のワイヤと、
前記第１および第２の半導体チップと、前記複数の第１、第２および第３のワイヤを樹脂封止する封止体とを有し、
前記第１および第２の半導体チップの前記第１および第２裏面のうち、前記複数の第１端子および前記複数の第２端子と厚さ方向に重なる領域は、それぞれ前記第１および第２のチップ搭載部を避けて配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のチップ搭載部は、前記複数の吊りリードから前記第２の半導体チップに向かう方向を長手方向とする複数のバーダイパッドであって、
前記複数のバーダイパッドは、それぞれ、一方の端部が前記吊りリードと繋がり、他方の端部が、前記バーダイパッドの外側に配置されるバー支持部材に繋がっており、
前記バー支持部材は、前記第１のチップ搭載部、前記第２のチップ搭載部および前記吊りリードと一体に形成され、前記複数の吊りリードのうち、前記複数のバーダイパッドがそれぞれ繋がる前記吊りリード同士を繋げるように形成されることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップの１辺に沿って配置される長辺を有し、前記第２の半導体チップの前記第１の半導体チップから遠い側の前記長辺の外縁は、前記バー支持部材に接着され、前記第２端子は、前記第２の半導体チップの前記第１の半導体チップに近い側の前記長辺側にのみ形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップの１辺に沿って配置される長辺を有し、前記第２の半導体チップの両短辺の外縁は、前記第２のチップ搭載部に接着されていることを特徴とする半導体装置。
【請求項５】
複数の半導体チップを有する半導体装置であって、
第１半導体素子および複数の第１端子が形成された第１主面、および前記第１主面と反対側の第１裏面を有する第１の半導体チップと、
第２半導体素子および複数の第２端子が形成された第２主面、および前記第１主面と反対側の第２裏面を有しており、前記第１の半導体チップの横に並べて配置される第２の半導体チップと、
前記第１の半導体チップの前記第１裏面の外形寸法よりも大きい外形寸法を有し、前記第１の半導体チップの前記第１裏面と対向する位置に複数の開口部を有し、前記第１の半導体チップの前記第１裏面と接合する第１のチップ搭載部と、
前記第１のチップ搭載部からその外側に延びるように配置され、前記第１のチップ搭載部を支持する複数の吊りリードと、
前記吊りリードを介して前記第１のチップ搭載部と一体に形成され、前記第２の半導体チップの前記第２裏面と、その全面を覆うように接合する第２のチップ搭載部と、
前記第１および第２の半導体チップの周囲に配置される複数のリードと、
前記第１端子と前記第２端子とをそれぞれ電気的に接続する導電性の複数の第１のワイヤと、
前記第１端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第２のワイヤと、
前記第２端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第３のワイヤと、
前記第１および第２の半導体チップと、前記複数の第１、第２および第３のワイヤを樹脂封止する封止体とを有していることを特徴とする半導体装置。
【請求項６】
第１半導体素子および複数の第１端子が形成された第１主面、および前記第１主面と反対側の第１裏面を有する第１の半導体チップの前記第１裏面を、前記第１の半導体チップの第１裏面の外形寸法よりも小さい外形寸法を有する第１のチップ搭載部に接合する工程と、
第２半導体素子および複数の第２端子が形成された第２主面、および前記第１主面と反対側の第２裏面を有する第２の半導体チップの前記第２裏面を、前記第１のチップ搭載部と一体に形成され、前記第１のチップ搭載部の横に配置する第２のチップ搭載部に接合する工程と、
前記複数の第１端子と前記複数の第２端子とを複数の第１のワイヤを介してそれぞれ電気的に接続する工程と、
前記第１および第２の半導体チップと、前記複数の第１、第２および第３のワイヤを樹脂封止する工程とを有し、
前記第１および第２の半導体チップの前記第１および第２裏面のうち、前記複数の第１端子および前記複数の第２端子と厚さ方向に重なる領域は、それぞれ前記第１および第２のチップ搭載部を避けて配置され、
前記複数の第１端子と前記複数の第２端子とを電気的に接続する工程では、前記複数の第１端子と前記複数の第２端子とが、それぞれ同一の基準面に支持された状態でワイヤボンディングされることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、特に複数の半導体チップがリードフレームに搭載され、封止体により一括して封止される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特開２００５−３０３２２２号公報（特許文献１）には、枠状に形成されたタブ（第１のチップ搭載部）にマイコンチップを搭載し、第１のチップ搭載部の横に配置され、長方形に形成されたタブ（第２のチップ搭載部）にメモリチップを搭載したリードフレームタイプの半導体装置が記載されている。
【０００３】
また、例えば特開２００７−３１１９３０号公報（特許文献２）には、単一のパッケージ内に１個の半導体チップを搭載するリードフレームタイプの半導体装置において、ダイパッドの外形寸法を半導体チップの外形寸法よりも小さくすることにより、外形寸法の異なる半導体チップを共通のリードフレームで製造する技術が記載されている。
【特許文献１】特開２００５−３０３２２２号公報
【特許文献２】特開２００７−３１１９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数の半導体チップを単一のパッケージに搭載したＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）などの半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）とが組み込まれたリードフレームタイプの半導体装置がある。
【０００５】
リードフレームタイプの半導体装置では、パッケージのリフロークラック耐性を向上させるため、相対的に外形寸法が大きいマイコンチップの搭載面と封止体との接触面積を広くするべく、マイコンチップを搭載するダイパッドを枠状のダイパッド（チップ搭載部）としている（例えば特許文献１）。
【０００６】
しかしながら、ダイパッドを枠状とすると、マイコンチップの外形寸法毎にダイパッドの外形寸法が異なるリードフレームを準備しなければならないという問題が生じる。また、この場合、リードフレームの種類毎にワイヤボンディング用の治工具が必要になる。
【０００７】
本発明者は複数の半導体チップを単一のパッケージに搭載したＳＩＰなどの半導体装置において、リードフレームの標準化が図れる技術、すなわち、半導体チップの外形寸法によらず、共通のリードフレームを用いることのできる技術について検討した。
【０００８】
本発明者は、まず、例えば特許文献１に記載される枠状のダイパッドを、例えば特許文献２に記載される半導体チップ（マイコンチップ）の外形寸法よりも小さい外形寸法を有するダイパッドに置き換えた構造について検討を行った。
【０００９】
ところが、特許文献１に記載される技術と特許文献２に記載される技術を単に組み合わせた場合、複数の半導体チップそれぞれの主面に形成された端子をワイヤを用いて電気的に接続するワイヤボンディング（以下Ｗ／Ｂと記す）工程で以下の課題があることを見出した。
【００１０】
Ｗ／Ｂ工程では、複数の半導体チップが搭載されたリードフレームをＷ／Ｂステージ上に戴置して複数の半導体チップそれぞれの主面に形成された端子同士、あるいは、各端子とリードフレームのインナリードとをワイヤを介して電気的に接続する。
【００１１】
例えば、マイコンチップとメモリチップとを有するＳＩＰにおいて、マイコンチップチップの外形寸法よりも小さい外形寸法を有するダイパッドにマイコンチップを搭載する場合、マイコンチップの外周縁はダイパッドよりもはみ出した状態で搭載される。このため、マイコンチップの外周に沿って形成されるマイコンチップの端子は、ダイパッドからはみ出した位置に配置される。
【００１２】
ダイパッドからはみ出した位置に配置された端子に対してＷ／Ｂを行う場合、土台となるマイコンチップが不安定になるため、ボンディング位置がずれる場合がある。また余剰のワイヤを切断する際に、過剰な外力が端子を介してマイコンチップ内部に加わるとマイコンチップ内部の素子が破壊してしまう場合がある。
【００１３】
Ｗ／Ｂステージに加工を施し、マイコンチップのダイパッドからはみ出した領域を直接Ｗ／Ｂステージで支持する構造とすれば、Ｗ／Ｂ時に土台となるマイコンチップの安定度を向上させることができる。しかし、メモリチップの搭載面は全面がメモリチップ用のダイパッドに接着されているので、メモリチップの端子が配置された領域はダイパッドに支持されることとなる。
【００１４】
このように一方の半導体チップ（マイコンチップ）の端子がＷ／Ｂステージに支持され、他方の半導体チップ（メモリチップ）の端子がダイパッドに支持された状態で両者をＷ／Ｂで接続すると、Ｗ／Ｂ時の基準面（パッドの下側を支持する面）が２つになる。このため、ボンディング不良が発生する場合、あるいはマイコンチップ内部の素子が破壊する場合がある。
【００１５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の半導体チップを単一のパッケージに搭載した半導体装置において、リードフレームの標準化を図ることができる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明の一つの実施の形態における半導体装置は、複数の半導体チップを有する半導体装置であって、第１半導体素子および複数の第１端子が形成された第１主面、および前記第１主面と反対側の第１裏面を有する第１の半導体チップと、第２半導体素子および複数の第２端子が形成された第２主面、および前記第１主面と反対側の第２裏面を有しており、前記第１の半導体チップの横に並べて配置される第２の半導体チップと、前記第１の半導体チップの前記第１裏面の外形寸法よりも小さい外形寸法を有し、前記第１の半導体チップの前記第１裏面と接合する第１のチップ搭載部と、前記第１のチップ搭載部からその外側に放射状に延びるように配置され、前記第１のチップ搭載部を支持する複数の吊りリードと、前記吊りリードを介して前記第１のチップ搭載部と一体に形成され、前記第２の半導体チップの前記第２裏面と接合する第２のチップ搭載部と、前記第１および第２の半導体チップの周囲に配置される複数のリードと、前記第１端子と前記第２端子とをそれぞれ電気的に接続する導電性の複数の第１のワイヤと、前記第１端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第２のワイヤと、前記第２端子と前記リードとをそれぞれ電気的に接続する導電性の複数の第３のワイヤと、前記第１および第２の半導体チップと、前記複数の第１、第２および第３のワイヤを樹脂封止する封止体とを有し、前記第１および前記第２の半導体チップの前記第１および第２裏面のうち、前記複数の第１端子および前記複数の第２端子と厚さ方向に重なる領域は、それぞれ前記第１および第２のチップ搭載部を避けて配置するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
すなわち、複数の半導体チップを単一のパッケージに搭載した半導体装置において、リードフレームの標準化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
＜半導体装置の構造＞
図１は、本実施の形態１の半導体装置の内部構造の一例を示す要部平面図、図２、図３、図４はそれぞれ図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った要部断面図である。また、図５は図１に示す半導体装置の半導体チップ周辺の要部拡大平面図である。
【００２３】
図１〜図５に示す本実施の形態１の半導体装置は、複数の半導体チップが樹脂製の封止体４の内部に埋め込まれた半導体パッケージであり、ここでは、封止体４から突出する外部端子である複数のアウタリード５ｂがガルウィング状に形成されたＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）１を一例として取り上げて説明する。
【００２４】
なお、図１では、見易くするために各半導体チップの端子（パッド）の数およびリードの数を少なくして示しているが、例えば、リード（ピン）の数が２００本以上の多ピンタイプのＱＦＰに適用しても良い。
【００２５】
ＱＦＰ（半導体装置）１は、主面（第１主面）２ａに半導体素子及び複数のパッド（第１端子）２ｃが形成されたマイコンチップ（第１の半導体チップ）２を有している。また、ＱＦＰ１は、主面（第２主面）３ａに半導体素子及び複数のパッド（第２端子）３ｃが形成されるとともに、マイコンチップ２の横に並べて配置されたメモリチップ（第２の半導体チップ）３を有している。ここで、このマイコンチップ２の半導体素子（第1半導体素子）には、演算処理機能が形成されている。また、このメモリチップ３の半導体素子（第２半導体素子）には、メモリ回路が形成されている。
【００２６】
第１の半導体チップであるマイコンチップ２は、演算処理機能を有した半導体チップであり、例えば、マイクロプロセッサやチップセット等の機能が１チップに集積されたものである。
【００２７】
一方、第２の半導体チップであるメモリチップ３は、メモリ回路を有した半導体チップであり、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等である。メモリチップ３は例えば図１に示すように長方形の外形形状をなし、マイコンチップ２の１辺に沿って長手方向を有するように配置されている。
【００２８】
また、メモリチップ３は、マイコンチップ２の制御によって動作するものであり、したがって、図１に示すように、マイコンチップ２とメモリチップ３とでは、マイコンチップ２の方が端子数（パッド数）は多い。
【００２９】
また、マイコンチップ２のパッド２ｃの一部とメモリチップ３のパッド３ｃの一部とは、ワイヤ（第１のワイヤ）６ａを介して電気的に接続され、両チップ間で制御信号などの電気信号の伝達が行われる。このため、マイコンチップ２のメモリチップ３と対向する辺には、他の辺よりも多くのパッド２ｃが配置されている。
【００３０】
また、マイコンチップ２およびメモリチップ３の周囲には、複数のリードである複数のインナリード５ａと、これらのインナリード５ａそれぞれに繋がり、かつ封止体４の側面４ａから突出する複数のアウタリード５ｂとが配置されている。マイコンチップ２のパッド２ｃの一部およびメモリチップ３のパッド３ｃの一部は、それぞれワイヤ（第２のワイヤ）６ｂ、ワイヤ（第３のワイヤ）６ｃを介してインナリード５ａと電気的に接続されている。封止体４の側面４ａから突出する複数のアウタリード５ｂはＱＦＰ１の外部接続端子となっている。
【００３１】
また、マイコンチップ２、メモリチップ３および各ワイヤ６ａ、６ｂ、６ｃは封止体４によりＱＦＰ１内に樹脂封止されている。つまり、ＱＦＰ１は複数の半導体チップ２、３を単一のパッケージに搭載したＳＩＰ型の半導体装置である。
【００３２】
また、マイコンチップ２は、マイコンチップ２の搭載面である裏面（第２裏面）２ｂの外形寸法よりも小さい外形寸法を有するダイパッド（第１のチップ搭載部）５ｃに搭載されている。このダイパッド５ｃは、例えば図１に示すように略円形の外形形状を有し、ＱＦＰ１の外周方向（ダイパッド５ｃから離れる方向）に放射状に延びるように配置される複数（図１では４本）の吊りリード５ｄに支持されている。詳細に説明すると、複数の吊りリード５ｄは、複数の吊りリード５ｄのそれぞれの端部（一端部）がダイパッド５ｃと連結するように、一体に形成されている。また、この端部と反対側の端部（他端部）は、封止体４の外縁部側に位置している。
【００３３】
ダイパッド５ｃは、マイコンチップ２の裏面２ｂの外形寸法よりも小さい外形寸法となっている。このため、マイコンチップ２の外周はダイパッド５ｃの外形からはみ出ししている。このため、マイコンチップ２の裏面２ｂにおいて、ダイパッド５ｃと対向する領域は、例えば、Ａｇペーストなどの接着剤を介してダイパッド５ｃに接着されているが、このはみ出した部分は、封止体４の樹脂と密着している。
【００３４】
ダイパッド５ｃの外形寸法をマイコンチップ２の裏面２ｂの外形寸法よりも小さくすることにより、マイコンチップ２の裏面２ｂと封止体４の樹脂とが密着する面積を広くすることが出来るので、ＱＦＰ１におけるリフロークラックの発生を防ぐことができる。
【００３５】
また、本実施の形態１では、マイコンチップ２の裏面２ｂと封止体４の樹脂との密着面積を広くとるための手段として、枠状のダイパッドではなく、マイコンチップ２の裏面２ｂの外形寸法よりも小さいダイパッド５ｃを採用する。このため、例えば図１および図５に示すマイコンチップ２よりも小さい外形寸法のマイコンチップ２を搭載する場合でも、ダイパッド５ｃの外形寸法を変更することなく搭載することができる。つまり、外形寸法の異なるマイコンチップ２を共通のリードフレームで製造することができるので、リードフレームの標準化を図ることができる。
【００３６】
また、本実施の形態１では、ダイパッド５ｃの外形寸法をマイコンチップ２の裏面２ｂの外形寸法よりも小さくするので、マイコンチップ２の主面２ａにおいて外周側に配置されるパッド２ｃはこのダイパッド５ｃからはみ出した位置に配置される。したがって図５に示すようにマイコンチップ２の裏面２ｂのうち、マイコンチップ２のパッド２ｃと厚さ方向に重なる領域は、ダイパッド５ｃを避けて配置することができる。
【００３７】
また、本実施の形態１において、マイコンチップ２のダイパッド５ｃへの搭載方法はＡｇペーストによる接着に限定されるものではなく、接着層を有するＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）を介してマイコンチップ２をダイパッド５ｃ上に搭載してもよい。この場合、マイコンチップ２の裏面２ｂには接着層を有するＤＡＦが配置されているため、マイコンチップ２の裏面２ｂに樹脂が接触する場合に比べ、ＤＡＦに樹脂が接触する方が接着強度を向上することができる。これにより、ＱＦＰ１におけるリフロークラックの発生を更に防ぐことができる。
【００３８】
一方、メモリチップ３は、ダイパッド５ｃの横に配置されるバーダイパッド（第２のチップ搭載部）５ｅに搭載されている。バーダイパッド５ｅは、例えば図１および図５に示すように２本の細長いバー状の板であり、吊りリード５ｄからメモリチップ３に向かう方向を長手方向とするように配置されている。また、バーダイパッド５ｅは、吊りリード５ｄを介してダイパッド５ｃと一体に形成されている。また、バーダイパッド５ｅは、それぞれ、一方の端部が吊りリード５ｄと繋がり、他方の端部が、バーダイパッド５ｅの外側に配置されるバー支持部材５ｆに繋がっている。ここで、本実施の形態１では、バーダイパッド５ｅは２本形成されており、この２本のバーダイパッド５ｅは、４本の吊りリード５ｄのうち、互いに隣接する２本の吊りリード５ｄとそれぞれ連結している。
【００３９】
このバー支持部材５ｆは、バーダイパッド５ｅおよび吊りリード５ｄと一体に形成され、複数の吊りリード５ｄのうち、バーダイパッド５ｅがそれぞれ繋がる吊りリード５ｄ同士を繋げるように形成されている。
【００４０】
バー支持部材５ｆを設けてバーダイパッド５ｅの一方の端部と繋げることにより、バーダイパッド５ｅを細長い外形形状としてもメモリチップ３を搭載するために必要な支持強度を十分に与えることができる。つまり、バー支持部材５ｆを設けることによりバーダイパッド５ｅを細長い外形形状とすることができる。
【００４１】
また、バーダイパッド５ｅを細長い形状とすることにより、図５に示すようにメモリチップ３の搭載面である裏面（第２裏面）３ｂのうち、メモリチップ３のパッド３ｃと厚さ方向に重なる領域は、バーダイパッド５ｅを避けて配置することができる。この結果、本実施の形態１のＱＦＰ１はＷ／Ｂ工程において、ボンディング位置のずれやマイコンチップ２内部の素子の破壊を防止することができるものであるが、その詳細は、後述するＱＦＰ１の製造方法を説明する際に詳述する。
【００４２】
なお、メモリチップ３をバーダイパッド５ｅに搭載する手段としては、マイコンチップ２の搭載手段と同様に、Ａｇペーストなどの接着剤を用いて接着する方法、あるいはＤＡＦを用いて接着する方法を用いることができる。
【００４３】
＜半導体装置の製造方法＞
次に図１〜図５に示すＱＦＰ１の製造方法について説明する。本実施の形態１のＱＦＰ１は以下のようにして得られる。図６は本実施の形態１の半導体装置の製造に用いるリードフレームの半導体装置１個分に対応する部分を拡大して示す拡大平面図、図７は図６に示すＤ−Ｄ線に沿った要部拡大平面図である。
【００４４】
（ａ）まず、図６に示すリードフレーム５を用意する。本工程で用意するリードフレーム５は、図６に示す半導体装置１個分に対応する単位リードフレーム（以下単にリードフレームと呼ぶ）が、リードフレーム５の支持枠（図示は省略）によって、平面的に複数個連結されたものを用いることができる。また、リードフレーム５に形成されたインナリード５ａ、アウタリード５ｂ（図１参照）、ダイパッド５ｃ、吊りリード５ｄ、バーダイパッド５ｅ、バー支持部材５ｆは一体に形成され、リードフレームの支持枠などを介してそれぞれ連結されている。
【００４５】
図６に示すリードフレーム５は例えば、以下のようにして得られる。まず、鉄系（例えば４２アロイなど）、あるいは銅系（例えば、銅、あるいは銅の表面にＮｉなどのめっき層を形成したもの）の薄板を用意してエッチング加工、あるいはプレス加工により所定のパターンでインナリード５ａ、アウタリード５ｂ（図１参照）、ダイパッド５ｃ、吊りリード５ｄ、バーダイパッド５ｅ、バー支持部材５ｆなどを形成する。
【００４６】
次に、オフセット工程としてダイパッド５ｃ、バーダイパッド５ｅおよびバー支持部材５ｆの平面上の位置をインナリード５ａの平面位置からオフセット（本実施の形態１ではダウンセット）させる。このオフセット工程では、例えば、ポンチとダイを用いて吊りリード５ｄの所定箇所（例えば、図６の吊りリード５ｄの途中に細線で示す屈曲部）に曲げ加工を施すことにより行う。
【００４７】
吊りリード５ｄの屈曲部はバー支持部材５ｆが繋がる箇所よりも外側に配置される。後述するダイボンディング工程で、マイコンチップ２（図５参照）およびメモリチップ３（図５参照）を平坦な面に搭載するためである。
【００４８】
オフセット工程が終わると、図７に示すように、ダイパッド５ｃ、バーダイパッド５ｅおよびバー支持部材５ｆの平面上の位置がインナリード５ａの平面位置からオフセットされた状態のリードフレーム５が得られる。
【００４９】
（ｂ）次に図８に示す複数の半導体チップ、すなわちマイコンチップ２およびメモリチップ３を用意して、それぞれダイパッド５ｃおよびバーダイパッド５ｅに搭載（接合）する（ダイボンディング工程）。
【００５０】
図８は図６に示すリードフレームにマイコンチップおよびメモリチップを搭載した状態を示す要部拡大平面図、図９は図８に示すＥ−Ｅ線に沿った断面図である。
【００５１】
マイコンチップ２およびメモリチップ３の主面２ａ、３ａには、それぞれ複数のパッド２ｃ、３ｃが形成されている。このダイボンディング工程では、これらのパッド２ｃ、３ｃが形成された領域の裏面２ｂ、３ｂ（図９参照）側（搭載面側）が、リードフレーム５に搭載する際に、ダイパッド５ｃ、バーダイパッド５ｅ、バー支持部材５ｆおよび吊りリード５ｄの間の開口部から露出するように配置する。つまり、裏面２および裏面３ｂのうち、パッド２ｃ、３ｃと厚さ方向に重なる領域は、ダイパッド５ｃおよびバーダイパッド５ｅを避けて配置する。後述するＷ／Ｂ工程でボンディング位置のずれやマイコンチップ２内部の素子の破壊を防止するためである。
【００５２】
ダイボンディング方法は一般に知られるボンディング方法を用いることができる。例えば、ダイパッド５ｃおよびバーダイパッド５ｅ（あるいはこれに加えてバー支持部材５ｆ）の所定の箇所にペースト状の接着剤を予め塗布した後、マイコンチップ２およびメモリチップ３を所定の位置に押し付けて接着固定させることができる。また、前述のようにＤＡＦなど接着層を有するフィルムをマイコンチップ２およびメモリチップ３の裏面２ｂ、３ｂに予め貼り付けておき、この状態でマイコンチップ２およびメモリチップ３を所定の位置に押し付けて接着固定しても良い。また、接着剤ペースト中にＡｇなどの導電性粒子を混合させた導電性接着剤（例えばＡｇペースト）を用いても良い。
【００５３】
（ｃ）次にＷ／Ｂ工程としてマイコンチップ２、メモリチップ３、および複数のリードであるインナリード５ａのそれぞれを電気的に接続する。
【００５４】
図１０は図９に示すリードフレームをＷ／Ｂステージ上に戴置した状態を示す要部拡大断面図、図１１は図１０に示すリードフレームに搭載されたマイコンチップとメモリチップとの間をワイヤを介して電気的に接続した状態を示す要部拡大断面図である。また、図１２は図１０に示すリードフレームに搭載されたマイコンチップとインナリードの間を電気的に接続した状態を示す要部拡大断面図、図１３は図１０に示すリードフレームに搭載されたメモリチップとインナリードの間を電気的に接続した状態を示す要部拡大断面図である。また、図１４は図１０に示すリードフレームに搭載されたマイコンチップ、メモリチップ、およびインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図である。また、図１５は本実施の形態１の変形例であるマイコンチップおよびメモリチップをリードフレームに搭載し、これらのチップとインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図である。また、図２１は本実施の形態１の比較例であるリードフレームに搭載されたマイコンチップ、メモリチップ、およびインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図、図２２は図２１に示すＷ／Ｂステージおよびリードフレームの要部拡大断面図である。
【００５５】
この工程では、まず、図１０に示すようにマイコンチップ２およびメモリチップ３が搭載されたリードフレーム５をＷ／Ｂステージ７上に戴置する。Ｗ／Ｂステージ７の表面はリードフレーム５のダイパッド５ｃ、バーダイパッド５ｅ、バー支持部材５ｆおよび吊りリード５ｄの間の開口部の形状に対応して複数の第１支持面７ａ、および第２支持面７ｂを有している。
【００５６】
このため、マイコンチップ２およびメモリチップ３の裏面２ｂ、３ｂのうち、パッド２ｃ、３ｃとそれぞれ厚さ方向に重なる領域は、このＷ／Ｂステージ７の第１支持面７ａに直接支持されることとなる。一方、マイコンチップ２およびメモリチップ３の裏面２ｂ、３ｂのうち、ダイパッド５ｃ、バーダイパッド５ｅ、あるいはバー支持部材５ｆに接着されている領域は、第２支持面７ｂに配置され、ダイパッド５ｃ、バーダイパッド５ｅ、あるいはバー支持部材５ｆを介してＷ／Ｂステージ７に支持されることとなる。
【００５７】
次に、図１１〜図１４に示すようにワイヤ６ａ、６ｂ、６ｃを介してマイコンチップ２、メモリチップ３、および複数のインナリード５ａのそれぞれを電気的に接続する。
【００５８】
Ｗ／Ｂ工程では、例えば、熱、圧力、超音波などを利用して第１ボンドをする箇所（本実施の形態１ではパッド２ｃあるいはパッド３ｃ）にワイヤ６ａ、６ｂ、６ｃの先端を接合する。その後、ワイヤ６ａ、６ｂ、６ｃを供給しながら第２ボンドをする箇所（本実施の形態１ではインナリード５ａあるいはパッド３ｃ）まで所定のループ形状を形成しながら誘導する。その後、第２ボンドをする箇所に熱、圧力、超音波などを利用して接合し、余剰のワイヤ６ａ、６ｂ、６ｃを切断する。余剰のワイヤ６ａ、６ｂ、６ｃを切断する際には、第２ボンドをする箇所にワイヤ６ａ、６ｂ、６ｃを把持する治具をこすりつけて切断する。
【００５９】
ここで、本実施の形態１の比較例である図２１および図２２に示すリードフレーム５ｐのようにメモリチップ３を搭載するダイパッドとしてメモリチップ３の裏面３ｂを全て覆う板状のダイパッド５ｒを用いた場合について説明する。
【００６０】
図２１および図２２に示すリードフレーム５ｐを用いる場合、マイコンチップ２のパッド２ｃは、図２２に示すようにＷ／Ｂステージ７の第１支持面７ａに直接支持される。一方、メモリチップ３のパッド３ｃは、Ｗ／Ｂステージ７の第２支持面７ｂにダイパッド５ｒを介して支持される。つまり、Ｗ／Ｂを行う際の基準面（パッドの下側を支持する面）は、パッド２ｃにボンディングを行う際の基準面が第１支持面７ａ、パッド３ｃにボンディングを行う際の基準面が第２支持面７ｂとなり、高さが異なる。
【００６１】
ところで、Ｗ／Ｂステージ７を加工して第１支持面７ａおよび第２支持面７ｂを形成する際には加工精度の関係上、設計高さに対して誤差が生じる場合がある。つまり、図２１および図２２に示すパッド２ｃ、３ｃ間をＷ／Ｂする際に各パッド２ｃ、３ｃの高さの基準面となる第１支持面７ａおよび第２支持面７ｂの高さに誤差が生じる。また、リードフレーム５ｐの厚さも、リードフレーム５ｐを製造する過程において、ばらつきやすい。そのため、このＷ／Ｂステージ７上に載置するリードフレーム５ｐ（特に、ダイパッド５ｃ、５ｒ）の厚さが異なると、たとえＷ／Ｂステージ７に形成する第１支持面７ａおよび第２支持面７ｂの高さを正確に形成できたとしても、各パッド２ｃ、３ｃのそれぞれの高さに誤差が生じる。
【００６２】
この誤差が大きい状態で、Ｗ／Ｂを行うと、リードフレーム５ｐ自体にガタツキが生じる（例えば、ダイパッド５ｃかダイパッド５ｒのいずれか一方がＷ／Ｂステージ７の第２支持面７ｂから浮いた状態となる）ため、ボンディング位置にずれを生じる場合がある。また、この誤差に起因して、ボンディング時にパッド２ｃあるいはパッド３ｃに過剰な外力が加わる場合がある。特に、前述した第２ボンドをする箇所（図２１および図２２ではパッド３ｃ）には、ワイヤ６ａを切断するため、これを把持する治具がこすりつけられる。このワイヤ６ａを切断する際に基準面である第２支持面７ｂの高さの誤差に起因してパッド３ｃに過剰な外力が加わると、メモリチップ３内部の半導体素子に外力が伝わり、半導体素子が破壊してしまう場合がある。また逆に、基準面である第２支持面７ｂの高さの誤差に起因してパッド３ｃに加わる力が弱すぎる場合、Ｗ／Ｂ不良を引き起こす原因となる。
【００６３】
そこで、本実施の形態１では図１４に示すようにメモリチップ３を細長いバー状の板であるバーダイパッド５ｅに搭載し、パッド３ｃおよびパッド２ｃはダイパッド５ｃおよびバーダイパッド５ｅを避けて配置する構成とした。
【００６４】
これにより、図１１に示すパッド２ｃ、３ｃの間をワイヤ６ａで接続するＷ／Ｂの際に、パッド２ｃ、３ｃの両方をＷ／Ｂステージ７の第１支持面７ａに支持させることができる。したがって、パッド２ｃとパッド３ｃとがそれぞれ同一の基準面（第１支持面７ａ）に支持された状態でＷ／Ｂされることとなる。すなわち、Ｗ／Ｂ時の基準面を１つにすることができる。Ｗ／Ｂ時の基準面を１つにすると、前述したＷ／Ｂステージ７を加工する際の加工精度による誤差の発生を防止ないしは大幅に抑制することができる。このため、この誤差に起因するボンディング位置のずれを防止することができる。また、図１１に示すようにメモリチップ３のパッド３ｃを第２ボンドをする箇所とした場合の例で説明すれば、Ｗ／Ｂ時の基準面を１つにすることにより、パッド３ｃへのワイヤ６ａの接合時、あるいはワイヤ６ａの切断時にパッド３ｃに加わる外力を適正な範囲内で収めることができる。つまり、メモリチップ３内の半導体素子の破損や、Ｗ／Ｂ不良を防止することができる。
【００６５】
なお、本実施の形態１では、図１１に示すようにパッド２ｃに第１ボンド、パッド３ｃに第２ボンドをする構成について説明したが、逆にパッド３ｃに第１ボンド、パッド２ｃに第２ボンドをする構成としても良い。この場合には、マイコンチップ２に形成された半導体素子の破損やＷ／Ｂ不良を防止することができる。
【００６６】
また、本実施の形態１では、図１４に示すようにメモリチップ３の外側（マイコンチップ２から遠い側）の長辺をバー支持部材５ｆに接着させている。そこで、パッド３ｃを内側（マイコンチップ２に近い側の長辺側）にのみ配置することにより、メモリチップ３の裏面３ｂのうち、パッド３ｃと厚さ方向に重なる領域を、ダイパッド５ｃ、バーダイパッド５ｅ、バー支持部材５ｆおよび吊りリード５ｄの間の開口部から露出させている。これにより、パッド３ｃをＷ／Ｂステージ７の第１支持面７ａに直接支持させることができる。
【００６７】
ただし、メモリチップ３およびパッド３ｃの配置は図１４に示す構造には限定されない。例えば、本実施の形態１の変形例である図１５に示すマイコンチップ２ｄのように図１４に示すマイコンチップ２よりも外形寸法が小さいものを搭載する場合には、これに伴ってメモリチップ３ｄもマイコンチップ２ｄ側に近づけるように配置する。メモリチップ３ｄをマイコンチップ２ｄ側に近づけて、両チップ間の距離を所定の間隔とすることにより、ワイヤ６ａのワイヤループが安定するので、ワイヤ６ａ、６ｂ、６ｃ同士の接触などを防止することができるからである。この場合には、図１５に示すようにメモリチップ３ｄはバーダイパッド５ｅのみに搭載されることとなる。このため、メモリチップ３ｄにおけるパッド３ｃは、メモリチップ３ｄの外側（マイコンチップ２ｄから遠い側）の長辺側にも配置しても良い。
【００６８】
ところで、図１４に示すワイヤ６ｂ、６ｃはそれぞれ第２ボンドとしてインナリード５ａに接合されている。Ｗ／Ｂステージ７のインナリード５ａを支持するリード支持面（第３支持面）７ｃ（図１１〜図１３参照）の高さは、図１１〜図１３に示すように第１支持面７ａの高さよりも高い位置にある。つまりインナリード５ａにＷ／Ｂを行う際には、２つの基準面に支持される部材間をＷ／Ｂで接続することとなる。
【００６９】
しかし、本実施の形態１では、第１ボンドをパッド２ｃあるいはパッド３ｃとし、インナリード５ａ側を第２ボンドとしている。インナリード５ａは、金属板でありその内部に半導体素子が形成されている訳ではない。したがって、メモリチップ３のパッド３ｃと比較してＷ／Ｂ時に加えることができる外力の許容範囲が広い。つまり、インナリード５ａを第２ボンド側とすることにより、前述したワイヤ６ａによる接合と比較して強い力で接合、あるいはワイヤ６ｂ、６ｃの切断を行うことができるのでＷ／Ｂ不良を防止することができる。
【００７０】
（ｄ）次に、リードフレーム５に搭載されたマイコンチップ２およびメモリチップ３を封止４により樹脂封止する。図１６は図１４に示すマイコンチップおよびメモリチップを封止体で樹脂封止した後のリードフレームの全体構造を示す平面図である。
【００７１】
本工程では、例えば、単位リードフレーム毎にキャビティが形成された金型（上金型と下金型）とでリードフレーム５を挟み込み、該キャビティ内に封止樹脂を注入、硬化させる。封止樹脂が硬化した後、金型を取り外すと、図１６に示す半導体装置１個分に相当する単位リードフレーム毎に封止体４が形成され、該封止体の側面からアウタリード５ｂが導出された状態となる。
【００７２】
（ｅ）次に、アウタリード５ｂを切断、成形することにより図１〜図５に示すＱＦＰ１が得られる。
【００７３】
以上説明したように本実施の形態１では、マイコンチップ２を搭載するダイパッド５ｃの外形寸法をマイコンチップ２の裏面２ｂの外形寸法よりも小さくすることにより、リードフレーム５を標準化することができる。
【００７４】
ダイパッド５ｃの外形寸法をマイコンチップ２の裏面２ｂの外形寸法よりも小さくすると、マイコンチップ２のパッド２ｃがダイパッド５ｃからはみ出した部分に配置されることとなる。しかし、本実施の形態１では、マイコンチップ２の横に配置されるメモリチップ３を吊りリード５ｄからメモリチップ３に向かう方向を長手方向とする細長いバーダイパッド５ｅに搭載するので、メモリチップ３のパッド３ｃは、バーダイパッド５ｅと厚さ方向に重なる領域を避けて配置することができる。この結果、パッド２ｃ、３ｃの間をワイヤ６ａを介してＷ／Ｂする際にＷ／Ｂステージの基準面を１つにすることができる。Ｗ／Ｂステージの基準面を１つにすると、ボンディング不良の発生、あるいは半導体素子の破壊などの問題を防止することができる。すなわち、リードフレーム５の標準化を図る場合の課題を解決することができる。
【００７５】
（実施の形態２）
図１７は本実施の形態２の半導体装置であるＱＦＰ１０の内部構造を示す要部拡大平面図、図１８は、図１７に示すＱＦＰ１０の製造工程中であるＷ／Ｂ工程において、図１７に示すＦ−Ｆ線に沿った断面を示す要部拡大断面図である。なお、本実施の形態２のＱＦＰ１０は、メモリチップ３の搭載部の形状を除き、前記実施の形態１で説明したＱＦＰ１と同様な構造である。したがって、ＱＦＰ１０の全体構造の図示および重複する説明は省略する。
【００７６】
本実施の形態２のＱＦＰ１０と前記実施の形態１で説明したＱＦＰ１との相違点はメモリチップ３の搭載部の形状である。ＱＦＰ１０の製造に用いるリードフレーム５ｇは、前記実施の形態１で説明したバーダイパッド５ｅおよびバー支持部材５ｆを有していない。リードフレーム５ｇはこれに代えてＱＦＰ１０が有する２本の吊りリード５ｄのメモリチップ３と対向する辺側に、突出部５ｈを有し、この突出部５ｈがメモリチップ３の搭載部（第２のチップ搭載部）として機能している。
【００７７】
突出部５ｈの形状は一体に形成される吊りリード５ｄの延伸方向に対応して三角形あるいは扇形の形状となっているが、形状はこれに限定されない。メモリチップ３を支持するために必用な支持強度が得られ、かつ、Ｗ／Ｂステージ７に戴置する際に干渉しない形状であれば、他の形状であっても良い。また、図１７では、突出部５ｈがメモリチップ３の短辺よりも広い幅で吊りリード５ｄと繋がっているため、図５に示すようなバー支持部材５ｆを設けなくてもメモリチップ３を支持することができるが、さらに支持強度を増加させるために、例えば図５に示すようなバー支持部材５ｆを突出部５ｈの外側（マイコンチップ２から遠い側）の端部に繋げても良い。
【００７８】
また、突出部５ｈはメモリチップ３の両短辺側に配置され、メモリチップ３の両短辺の外縁は、この突出部５ｈに接着されている。このようにメモリチップ３をその両短辺側に配置された突出部５ｈで支持することにより、Ｗ／Ｂ時には、メモリチップ３の両長辺側の裏面３ｂは両端部を除き、Ｗ／Ｂステージ７の第１支持面７ａに直接支持させることができる。したがって、メモリチップ３の主面３ａにおいて、パッド３ｃを両長辺の中央部（突出部５ｈに接着される両端部以外）に集約して配置すれば、パッド３ｃは突出部５ｈを避けて配置されることとなるので、パッド２ｃ、３ｃの間をワイヤ６ａを介して接続するＷ／Ｂ時に基準面を１つにすることができる。すなわち、パッド２ｃとパッド３ｃとがそれぞれ同一の基準面（第１支持面７ａ）に支持された状態でＷ／Ｂされることとなる。したがって、ボンディング不良の発生、あるいは半導体素子の破壊などの問題を防止することができる。
【００７９】
また、本実施の形態２によれば、パッド３ｃを両長辺の中央部に集約して配置すれば、パッド３ｃは突出部５ｈを避けて配置されることとなるので、前記実施の形態１で説明したＱＦＰ１と比較してパッド３ｃと突出部５ｈの位置関係を容易に調整することができる。つまり、ＱＦＰ１０はＱＦＰ１と比較してダイボンディング工程でのメモリチップ３のアライメントが容易になるので、前記実施の形態１で説明した効果に加えて製造効率を向上させることができる。
【００８０】
また、ＱＦＰ１０では、パッド３ｃの配置をメモリチップ３の両長辺の中央部に集約して配置するので、パッド３ｃの配置スペースを有効活用することができる。このため、前記実施の形態１で説明したＱＦＰ１と比較してパッド３ｃの配置ピッチを広げる、あるいは、同じ配置ピッチで端子数（パッド３ｃの数）を増加させることができる。
【００８１】
ところで、前記実施の形態１で説明した図５に示すように、マイコンチップ２のメモリチップ３側の辺は、一部が第２のチップ搭載部であるバーダイパッド５ｅに接着されている。このため、パッド２ｃ、３ｃの間をワイヤ６ａを介して接続するＷ／Ｂ時に基準面を１つにするためには、パッド２ｃもパッド３ｃと同様にバーダイパッド５ｅを避けて配置する必用がある。これは本実施の形態２にも当てはまり図１７に示すように、マイコンチップ２のメモリチップ３側の辺は、一部が第２のチップ搭載部である突出部５ｈに接着されている。つまり、Ｗ／Ｂ時に基準面を１つにするためには、図５に示すバーダイパッド５ｅあるいは図１７に示す突出部５ｈとパッド２ｃとの位置関係も考慮する必用がある。
【００８２】
ここで、本実施の形態２では、突出部５ｈをメモリチップ３の両短辺側にのみ配置するので、マイコンチップ２のメモリチップ３と近い側の辺に配置されるパッド２ｃについても、中央部（突出部５ｈに接着される両端部以外）に集約して配置すれば、パッド２ｃは突出部５ｈを避けて配置されることとなる。
【００８３】
したがって、ＱＦＰ１０はＱＦＰ１と比較してダイボンディング工程でのマイコンチップ２のアライメントが容易になるので、製造効率を向上させることができる。また、パッド２ｃの配置スペースを有効活用することができるので、前記実施の形態１で説明したＱＦＰ１と比較してパッド２ｃの配置ピッチを広げる、あるいは、同じ配置ピッチで端子数（パッド２ｃの数）を増加させることができる。
【００８４】
（実施の形態３）
図１９は本実施の形態３の半導体装置であるＱＦＰ１１の内部構造を示す要部拡大平面図、図２０は、図１９に示すＱＦＰ１１の製造工程中であるＷ／Ｂ工程において、図１９に示すＧ−Ｇ線に沿った断面を示す要部拡大断面図である。
【００８５】
図１９および図２０において、本実施の形態３のＱＦＰ１１と前記実施の形態１で説明したＱＦＰ１との相違点は、チップ搭載部の形状である。ＱＦＰ１１の製造に用いるリードフレーム５ｉは、マイコンチップ２を搭載する第１のチップ搭載部として、マイコンチップ２の裏面２ｂより大きい外形寸法を有するダイパッド５ｋを有している。また、リードフレーム５ｉはメモリチップ３を搭載する第２のチップ搭載部として、メモリチップ３の裏面３ｂより大きい外形寸法を有し、裏面３ｂの全面を覆うダイパッド５ｍを有している。
【００８６】
本実施の形態３では、マイコンチップ２、メモリチップ３をそれぞれの外形寸法よりも大きいダイパッド５ｋ、５ｍにそれぞれ搭載することにより、パッド２ｃ、３ｃの間を接続するＷ／Ｂ時には、Ｗ／Ｂステージ７の第２支持面７ｂに直接支持させることができる。つまり、Ｗ／Ｂ時の基準面を第２支持面７ｂのみにすることができる。したがって、ボンディング不良の発生、あるいは半導体素子の破壊などの問題を防止することができる。
【００８７】
ここで、マイコンチップ２の裏面２ｂの面積は、メモリチップ３の裏面３ｂの面積と比較して大きい。このため、ダイパッド５ｋをマイコンチップ２の裏面２ｂの全面を覆うように形成する場合、完成したＱＦＰ１１を別の基板に実装する際にダイパッド５ｋと封止体４（図１参照）の接着部にリフロークラックが発生する虞がある。
【００８８】
そこで、本実施の形態３のダイパッド５ｋは、マイコンチップ２の裏面２ｂと対向する位置に複数（図１９では８箇所）の開口部５ｎを形成している。この開口部５ｎを複数形成することにより、マイコンチップ２の裏面２ｂと封止体４の樹脂とが密着する面積を広くすることが出来るので、ＱＦＰ１１におけるリフロークラックの発生を抑制することができる。
【００８９】
なお、図１９に示す開口部５ｎは一例であり、リフロークラックを抑制することができればこれに限定されない。例えば細長いスリット状の開口部５ｎを多数（例えば２０箇所以上）形成することもできる。
【００９０】
本実施の形態３では、ダイパッド５ｋに開口部５ｎを複数形成するため、マイコンチップ２の平面積の大きさによっては（図１９に示すマイコンチップ２よりも小さい場合）パッド２ｃと開口部５ｎとが厚さ方向に重なる場合がある。しかし、本実施の形態３では開口部５ｎを複数に分割して形成するため、開口部５ｎの１個当りの面積は前記実施の形態１で説明した開口部（ダイパッド５ｃ、バーダイパッド５ｅ、バー支持部材５ｆおよび吊りリード５ｄの間の開口部）よりも小さい。したがって、開口部５ｎに図１１に示すようなＷ／Ｂステージ７の第１支持面７ａを形成しなくてもパッド２ｃにＷ／Ｂを行うことができる。つまり、マイコンチップ２の平面積が小さい場合であっても図２０に示すように第２支持面７ｂを基準面としてＷ／Ｂすることができるので、リードフレームの標準化を図ることができる。
【００９１】
ところで、リフロークラックの発生を防止する上では、前記実施の形態１、２で説明したＱＦＰ１、１０の方が、マイコンチップ２の裏面２ｂと封止体４の樹脂とが密着する面積を広くすることが出来るのでより好ましい。
【００９２】
しかし、本実施の形態３のＱＦＰ１１は、ダイパッド５ｋの外形寸法をマイコンチップ２の外形寸法よりも大きくすることにより、以下の効果が得られる。すなわち、図１９に示すように、マイコンチップ２のＧＮＤ（基準電位）あるいは電源電位用の端子であるパッド２ｃとダイパッド５ｋとをワイヤ６ｄ（第４のワイヤ）を介して電気的に接続することにより、ダイパッド５ｋからＧＮＤあるいは電源電位を供給することができる。この場合、ダイパッド５ｋをＧＮＤあるいは電源電位を供給する外部接続端子に電気的に接続する必用があるため、例えば、吊りリード５ｄの端部を分岐させて、封止体４の側面からＧＮＤあるいは電源電位用のアウタリード（図示は省略）として露出させれば良い。
【００９３】
また、ダイパッド５ｋからＧＮＤあるいは電源電位を供給する別の方法としては、マイコンチップ２をＡｇペーストなどの導電性接着剤を介してダイパッド５ｋに接着することにより、マイコンチップ２の裏面２ｂとダイパッド５ｋとを電気的に接続しても良い。この場合、マイコンチップ２の主面２ａにおける端子数（パッド２ｃの数）を減らす事ができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９５】
例えば、実施の形態１ではバーダイパッド５ｅを吊りリード５ｄに繋げる例を説明したが、ダイパッド５ｃに繋げる構成としても良い。
【産業上の利用可能性】
【００９６】
本発明は、特に複数の半導体チップがリードフレームに搭載され、封止体により一括して封止されるＳＩＰなどの半導体装置に利用可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の一実施の形態である半導体装置の内部構造の一例を示す要部平面図である。
【図２】図１に示すＡ−Ａ線に沿った要部断面図である。
【図３】図１に示すＢ−Ｂ線に沿った要部断面図である。
【図４】図１に示すＣ−Ｃ線に沿った要部断面図である。
【図５】図１に示す半導体装置の半導体チップ周辺の要部拡大平面図である。
【図６】本発明の一実施の形態である半導体装置の製造に用いるリードフレームの半導体装置１個分に対応する部分を拡大して示す拡大平面図である。
【図７】図６に示すＤ−Ｄ線に沿った要部拡大平面図である。
【図８】図６に示すリードフレームにマイコンチップおよびメモリチップを搭載した状態を示す要部拡大平面図である。
【図９】図８に示すＥ−Ｅ線に沿った断面図である。
【図１０】図９に示すリードフレームをＷ／Ｂステージ上に戴置した状態を示す要部拡大断面図である。
【図１１】図１０に示すリードフレームに搭載されたマイコンチップとメモリチップとの間をワイヤを介して電気的に接続した状態を示す要部拡大断面図である。
【図１２】図１０に示すリードフレームに搭載されたマイコンチップとインナリードの間を電気的に接続した状態を示す要部拡大断面図である。
【図１３】図１０に示すリードフレームに搭載されたメモリチップとインナリードの間を電気的に接続した状態を示す要部拡大断面図である。
【図１４】図１０に示すリードフレームに搭載されたマイコンチップ、メモリチップ、およびインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図である。
【図１５】本発明の一実施の形態の変形例であるマイコンチップおよびメモリチップをリードフレームに搭載し、これらのチップとインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図である。
【図１６】図１４に示すマイコンチップおよびメモリチップを封止体で樹脂封止した後のリードフレームの全体構造を示す平面図である。
【図１７】本発明の他の実施の形態である半導体装置の内部構造の一例を示す要部拡大平面図である。
【図１８】図１７に示す半導体装置の製造工程中であるＷ／Ｂ工程において、図１７に示すＦ−Ｆ線に沿った断面を示す要部拡大断面図である。
【図１９】本発明の他の実施の形態である半導体装置の内部構造の一例を示す要部拡大平面図である。
【図２０】図１９に示す半導体装置の製造工程中であるＷ／Ｂ工程において、図１９に示すＧ−Ｇ線に沿った断面を示す要部拡大断面図である。
【図２１】本発明の一実施の形態の比較例であるリードフレームに搭載されたマイコンチップ、メモリチップ、およびインナリードとの間をワイヤを介して電気的に接続した後の状態を示す要部拡大平面図である。
【図２２】図２１に示すＷ／Ｂステージおよびリードフレームの要部拡大断面図である。
【符号の説明】
【００９８】
１、１０、１１  ＱＦＰ（半導体装置）
２、２ｄ  マイコンチップ（第１の半導体チップ）
２ａ  主面（第１主面）
２ｂ  裏面（第１裏面）
２ｃ  パッド（第１端子）
３、３ｄ  メモリチップ（第２の半導体チップ）
３ａ  主面（第２主面）
３ｂ  裏面（第２裏面）
３ｃ  パッド（第２端子）
４  封止体
４ａ  側面
５、５ｇ、５ｐ  リードフレーム
５ａ  インナリード
５ｂ  アウタリード
５ｃ、５ｋ  ダイパッド（第１のチップ搭載部）
５ｄ  吊りリード
５ｅ  バーダイパッド（第２のチップ搭載部）
５ｆ  バー支持部材
５ｈ  突出部（第２のチップ搭載部）
５ｍ  ダイパッド（第２のチップ搭載部）
５ｎ  開口部
５ｒ  ダイパッド
６ａ  ワイヤ（第１のワイヤ）
６ｂ  ワイヤ（第２のワイヤ）
６ｃ  ワイヤ（第３のワイヤ）
６ｄ  ワイヤ（第４のワイヤ）
７  ワイヤボンディング（Ｗ／Ｂ）ステージ
７ａ  第１支持面
７ｂ  第２支持面
７ｃ  リード支持面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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