(57)【要約】      （修正有）【課題】強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。【解決手段】強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。【選択図】図１
2009230834.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜に強誘電体膜を有し、読み出し動作時に電圧が印加される読み出しワード線にソース／ドレインの一方が接続され、読み出し動作時にソースドレイン間電流が流れる読み出しビット線にソース／ドレインの他方が接続され、書き込み動作時に電圧が印加されるプレート線にウエルが接続された強誘電体トランジスタと、
書き込み動作時に電圧が印加される書き込みワード線にゲートが接続され、書き込み動作時に書き込みパルスが印加される書き込みビット線にソース／ドレインの一方が接続され、前記強誘電体トランジスタのゲートにソース／ドレインの他方が接続された選択トランジスタとを備えていることを特徴とする強誘電体メモリセル。
【請求項２】
請求項１記載の複数の強誘電体メモリセルと、
書き込み動作時に、前記書き込みワード線に電圧を印加する書き込みワード線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記書き込みビット線に書き込みパルスを印加する書き込みビット線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記プレート線に電圧を印加するプレート線ドライバと、
読み出し動作時に、前記読み出しワード線に電圧を印加する読み出しワード線ドライバと、
読み出し動作時に、前記強誘電体トランジスタに保持されているデータの論理値を判定するために、前記読み出しワード線から前記読み出しビット線を介して流れる電流を検出する読み出し回路とを備えていることを特徴とする強誘電体メモリ。
【請求項３】
請求項２記載の強誘電体メモリにおいて、
２値の論理のうち一方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記書き込みワード線ドライバは、前記書き込みワード線に、正の書き込み選択パルスを出力し、
前記プレート線ドライバは、前記プレート線に、前記書き込み選択パルスの高レベル期間に含まれる正のプレートパルスを出力し、
前記書き込みビット線ドライバは、前記書き込みビット線に、前記プレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、前記プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスを出力することを特徴とする強誘電体メモリ。
【請求項４】
請求項２記載の強誘電体メモリにおいて、
２値の論理のうち他方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記書き込みワード線ドライバは、前記書き込みワード線に、正の書き込み選択パルスを出力し、
前記プレート線ドライバは、前記プレート線を低レベルに保持し、
前記書き込みビット線ドライバは、前記書き込みビット線に、前記プレート線の低レベル期間に一時的に高レベルに変化する書き込みパルスを出力することを特徴とする強誘電体メモリ。
【請求項５】
請求項２記載の強誘電体メモリにおいて、
前記強誘電体メモリセルに保持されている論理を読み出す読み出し動作において
前記書き込みワード線ドライバは、前記書き込みワード線に低レベルを印加し、
前記読み出しワード線ドライバは、前記読み出しワード線に第１電圧を印加し、
前記書き込みビット線ドライバは、前記書き込みビット線に低レベルを印加し、
前記プレート線ドライバは、前記プレート線に低レベルを印加することを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜を有する強誘電体メモリセルおよびこの強誘電体メモリセルを有する強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ等の不揮発性メモリは、ランダムアクセスができ、電源の供給を停止してもメモリセルに書き込まれたデータを保持できるため、ユビキタス社会の基盤を形成するデバイスとして個人認証やセキュリティ分野において有望視されている。特に、強誘電体を絶縁材料とする強誘電体キャパシタを有する強誘電体メモリは、消費電力が小さく、携帯機器や無線タグ（ＲＦＩＤ）に搭載する次世代メモリとして期待されている。
【０００３】
例えば、ゲート絶縁膜の一部に強誘電体キャパシタが使用される電界効果トランジスタタイプの強誘電体メモリセルは、セルサイズが小さいため、高集積化が可能である（例えば、特許文献１参照）。
【特許文献１】特開平９−８２９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の電界効果トランジスタタイプの強誘電体メモリセルは、書き込み動作だけでなく、読み出し動作においても強誘電体キャパシタの両極間に電圧が印加される。このため、例えば、読み出し動作が繰り返し実行されると、強誘電体キャパシタの残留分極値が減少するおそれがある。残留分極値が減少すると、メモリセルに保持されたデータの読み出しマージン（論理０と論理１の読み出し電流の差や、長期間にわたるデータ保持特性）が低下するという問題がある。
【０００５】
また、強誘電体メモリセルをマトリックス状に配置した強誘電体メモリでは、メモリセルの強誘電体キャパシタの一方の電極に接続されるワード線は、メモリセルアレイ内で他のメモリセルの強誘電体キャパシタの電極にも接続される。このため、着目するメモリセルをアクセスするためにワード線に電圧が印加されるとき、他のメモリセルの強誘電体キャパシタの電極にも電圧が印加される。これにより、他のメモリセルの分極状態が変化すると、このメモリセルに保持されたデータの読み出しマージン（ディスターブ特性）が低下するという問題がある。
【０００６】
本発明の目的は、強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止することである。
【課題を解決するための手段】
【０００７】
強誘電体メモリセルは、強誘電体トランジスタおよび選択トランジスタを有する。強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、読み出し動作時に電圧が印加される読み出しワード線にソース／ドレインの一方が接続され、読み出し動作時にソースドレイン間電流が流れる読み出しビット線にソース／ドレインの他方が接続され、書き込み動作時に電圧が印加されるプレート線にウエルが接続されている。選択トランジスタは、書き込み動作時に電圧が印加される書き込みワード線にゲートが接続され、書き込み動作時に書き込みパルスが印加される書き込みビット線にソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。
【発明の効果】
【０００８】
強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができる。この結果、強誘電体膜の残留分極値が読み出し動作の影響により変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、実施形態を図面を用いて説明する。
【００１０】
図１は、一実施形態における強誘電体メモリセルＭＣの例を示している。メモリセルＭＣは、回路図に示すように、強誘電体トランジスタＦＴＲおよび選択トランジスタＳＴＲを有している。強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、ソース／ドレインの一方が読み出しワード線ＲＷＬに接続され、ソース／ドレインの他方が読み出しビット線ＲＢＬに接続されている。強誘電体トランジスタＦＴＲの基板であるｎ形ウエル領域ＮＷは、プレート線ＰＬに接続されている。選択トランジスタＳＴＲは、ゲートが書き込みワード線ＷＷＬに接続され、ソース／ドレインの一方が書き込みビット線ＷＢＬに接続され、ソース／ドレインの他方が強誘電体トランジスタＦＴＲのゲートに接続されている。選択トランジスタＳＴＲの基板（ウエル領域）は、例えば、ｐ形シリコン基板ＰＳＵＢ（ｐ−）である。なお、強誘電体メモリセルＭＣは、ＳＯＩ基板を用いて作製されてもよい。
【００１１】
平面図に示すように、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬおよびプレート線ＰＬは、図の縦方向（第１方向）に配線されている。例えば、書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬは、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ白金（Ｐｔ）を用いて形成されている。ゲート電極ＧＥの材料を用いて配線を形成することで、図１に示した例では、強誘電体メモリＦＭを１つの金属配線層Ｍ１のみで設計できる。これにより、製造工程を簡易にでき、設計コストおよび製造コストを削減できる。書き込みワード線ＷＷＬおよび読み出しワード線ＲＷＬは、図の横方向（第２方向）に配線されている。読み出しビット線ＲＢＬは、金属配線Ｍ１およびプラグコンタクト（平面図にＸ印を付けた正方形）を介してソース／ドレインの他方に接続されている。
【００１２】
例えば、書き込みワード線ＷＷＬは、ポリシリコン等のゲート材料を用いて形成され、読み出しワード線ＲＷＬおよびプレート線ＰＬは、アルミニウムや銅等の金属材料（金属配線Ｍ１）を用いて形成されている。平面図の破線は、拡散層（ｎ形拡散層ｎ＋またはｐ形拡散層ｐ＋）を示す。プレート線ＰＬは、ｎ形拡散層ｎ＋を介してウエル領域ＮＷに接続されている。選択トランジスタＳＴＲのソース／ドレインの一方は、プラグコンタクトおよび金属配線Ｍ１を介して書き込みビット線ＷＢＬに接続されている。選択トランジスタＳＴＲのソース／ドレインの他方は、プラグコンタクトおよび金属配線Ｍ１を介して強誘電体トランジスタＦＴＲのゲート電極ＧＥに接続されている。
【００１３】
強誘電体トランジスタＦＴＲのゲートは、図のＡ−Ａ’断面に示すように、例えば、酸化ハフニウム（ＨｆＯ２）で構成されたゲート絶縁膜ＧＩＦと、ＳＢＴ（タンタル酸ビスマス・ストロンチウム；ＳｒＢｉ２Ｔａ２Ｏ９）で構成された強誘電体膜ＦＦと、白金（Ｐｔ）で構成されたゲート電極ＧＥとを、ウエル領域ＮＷ上に積層することにより形成されている。強誘電体トランジスタＦＴＲのゲートは、図のＢ−Ｂ’断面に示すように、チャネル領域を除いてＬＯＣＯＳやＳＴＩ等の素子分離膜ＩＲ上に形成されている。強誘電体トランジスタＦＴＲは、ｐ形（ｐ＋）のソースおよびドレインを有しており、ｐＭＯＳトランジスタと同様に動作する。但し、強誘電体トランジスタＦＴＲは、強誘電体膜ＦＦの残留分極値に応じて、デプレッション形のｐＭＯＳトランジスタまたはエンハンスメント形のｐＭＯＳトランジスタとして動作する。回路図において、強誘電体トランジスタＦＴＲのゲートに付けた丸印は、ｐＭＯＳトランジスタとして動作することを示す。なお、Ａ−Ａ’断面およびＢ−Ｂ’断面は、層間絶縁膜の記載を省略している。
【００１４】
選択トランジスタＳＴＲは、図のＢ−Ｂ’断面に示すように、ｎ形（ｎ＋）のソースおよびドレインを有するｎＭＯＳトランジスタである。書き込みワード線ＷＷＬは、ゲート絶縁膜ＩＦを介して基板ＰＳＵＢ上に形成されている。選択トランジスタＳＴＲのゲート絶縁膜ＩＦは、例えば、二酸化シリコン（ＳｉＯ２）等の通常の熱酸化膜で形成されているが、酸化ハフニウム等の他の材料で形成されてもよい。
【００１５】
図２は、図１に示した強誘電体メモリセルＭＣのアクセス動作を示している。図２の動作は、メモリセルＭＣに接続された制御回路またはコントローラにより実現される。
【００１６】
論理１の書き込み動作（ＷＲ”１”）では、所定の期間高レベル（例えば、電源電圧ＶＤＤ；３Ｖ）に変化する正の書き込み選択パルスが、書き込みワード線ＷＷＬに供給される（図２（ａ））。書き込みワード線ＷＷＬが高レベルに設定されている間に、所定の期間高レベルに変化する正のプレートパルスが、プレート線ＰＬに供給される（図２（ｂ））。書き込みビット線ＷＢＬは、プレート線ＰＬの立ち上がりエッジと同じタイミングで高レベルに設定され、プレート線ＰＬの立ち下がりエッジと同じタイミングで低レベルに設定される（図２（ｃ、ｄ））。これにより、プレート線ＰＬの電圧が変化するときに、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦ（強誘電体キャパシタ）の両端に掛かる電圧を常に０Ｖに設定できる。この結果、書き込み動作の開始時および書き込み動作の終了時に強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００１７】
書き込みビット線ＷＢＬは、書き込みワード線ＷＷＬおよびプレート線ＰＬの高レベル期間に、一時的に低レベル（例えば、接地電圧ＧＮＤ；０Ｖ）に設定される（図２（ｅ））。すなわち、論理１の書き込み動作では、プレート線ＰＬのプレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスが、書き込みビット線ＷＢＬに供給される。一時的な低レベルにより、強誘電体トランジスタＦＴＲのゲート電極ＧＥおよびウエル領域ＮＷに低電圧Ｌおよび高電圧Ｈがそれぞれ印加される。強誘電体膜ＦＦのゲート電極ＧＥ側の表面は、正（＋）に帯電する。強誘電体膜ＦＦのウエル領域ＮＷ側の表面は、負（−）に帯電するため、ウエル領域ＮＷの表面のチャネル領域に正孔が集まり、断面図に破線で示すようにｐ形反転層が形成される。強誘電体膜ＦＦの分極状態は、書き込みビット線ＷＢＬが高レベルに戻された後も維持される。なお、強誘電体膜ＦＦに示した矢印Ｅは、ウエル領域ＮＷとゲート電極ＧＥに掛かる外部電界の方向を示す。強誘電体膜ＦＦの内部電界（自発分極方向）は、＋から−の帯電方向で、矢印と逆となる。
【００１８】
このように、強誘電体トランジスタＦＴＲのゲート電極ＧＥに低電圧が印加され、ウエル領域ＮＷ（プレート線ＰＬ）に高電圧が印加されたとき、書き込み動作後に、強誘電体膜ＦＦの残留分極値は、論理１を保持する状態に設定される。このとき、強誘電体膜ＦＦの分極によりｐ形反転層が形成されるため、強誘電体トランジスタＦＴＲは、デプレッション形のｐＭＯＳトランジスタとして動作する。残留分極値は、メモリセルＭＣに供給される電圧を遮断したときも残るため、メモリセルＭＣは、不揮発性メモリセルとして動作する。
【００１９】
次に、論理０の書き込み動作（ＷＲ”０”）では、所定の期間高レベルに変化する正の書き込み選択パルスが、書き込みワード線ＷＷＬに供給される（図２（ｆ））。プレート線ＰＬは、書き込みワード線ＷＷＬが高レベルに設定されている間に、低レベルに保持される（図２（ｇ））。そして、書き込みワード線ＷＷＬの高レベル期間かつプレート線ＰＬの低レベル期間に一時的に高レベルに変化する書き込みパルスが、書き込みビット線ＷＢＬに供給される（図２（ｈ））。これにより、強誘電体トランジスタＦＴＲのゲート電極およびウエル領域ＮＷに高電圧Ｈおよび低電圧Ｌがそれぞれ印加される。強誘電体膜ＦＦのゲート電極ＧＥ側の表面は、負（−）に帯電する。強誘電体膜ＦＦのウエル領域ＮＷ側の表面は、正（＋）に帯電するため、ウエル領域ＮＷの表面のチャネル領域から正孔が逃げていき、ｐ形反転層は形成されない。強誘電体膜ＦＦの分極状態は、書き込みビット線ＷＢＬが低レベルに戻された後も維持される。
【００２０】
このように、強誘電体トランジスタＦＴＲのゲート電極ＧＥに高電圧が印加され、ウエル領域ＮＷに低電圧が印加されたとき、書き込み動作後に、強誘電体膜ＦＦの残留分極値は、論理０を保持する状態に設定される。このとき、強誘電体膜ＦＦの分極によりｐ形反転層が形成されないため、強誘電体トランジスタＦＴＲは、エンハンスメント形のｐＭＯＳトランジスタとして動作する。残留分極値は、メモリセルＭＣに供給される電圧を遮断したときも残るため、メモリセルＭＣは、不揮発性メモリセルとして動作する。
【００２１】
次に、読み出し動作（ＲＤ）では、書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬおよびプレート線ＰＬは低レベルに設定される（図２（ｉ、ｊ、ｋ））。強誘電体トランジスタＦＴＲのゲート電極ＧＥは低レベルのフローティング状態に設定され、プレート線ＰＬは低レベルに保持される。このため、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの両極間の電圧は、読み出し動作中に０Ｖに保持される。したがって、読み出し動作が繰り返し行われる場合にも、強誘電体膜ＦＦの残留分極値が変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
【００２２】
読み出しビット線ＲＢＬは、電流検出型のセンスアンプ等の読み出し回路に接続される。読み出しワード線ＲＷＬは、所定の期間に第１電圧Ｖ１（例えば、０．４Ｖ）に設定される（図２（ｋ））。ここで、第１電圧Ｖ１は、強誘電体トランジスタＦＴＲのｐｎジャンクションの順方向降下電圧（例えば、シリコンでは０．６−０．７Ｖ）より低く設定される。これにより、読み出しワード線ＲＷＬに高レベルＶ１が印加されたときに、強誘電体トランジスタＦＴＲの拡散層領域ｐ＋（ソースおよびドレイン）からウエル領域ＮＷにリーク電流が流れることを防止でき、リーク電流により読み出しマージンが低下することを防止できる。
【００２３】
強誘電体トランジスタＦＴＲに論理１が書き込まれているとき、強誘電体トランジスタＦＴＲはデプレッション形であるため、読み出しワード線ＲＷＬから読み出しビット線ＢＢＬに電流が流れる。強誘電体トランジスタＦＴＲに論理０が書き込まれているとき、強誘電体トランジスタＦＴＲはエンハンスメント形であるため、読み出しワード線ＲＷＬから読み出しビット線ＢＢＬに電流は流れない。この電流値の違いを、読み出し回路により検出することで、強誘電体トランジスタＦＴＲに保持されている論理値が読み出される。なお、読み出しワード線ＲＷＬから読み出しビット線ＢＢＬに流れる電流（電荷）をキャパシタ等に蓄積して電圧を生成し、電圧値の違いにより強誘電体トランジスタＦＴＲに保持されている論理値を読み出してもよい。
【００２４】
図３から図６は、図１に示した強誘電体メモリセルＭＣの製造方法を示している。この製造方法は、一般的なＣＭＯＳ製造プロセスが使用される。まず、図３（Ａ）に示すように、ｐ形シリコン基板ＰＳＵＢ上にｎ形ウエル領域ＮＷが選択的に形成され、この後、素子分離膜ＩＲが選択的に形成される。次に、図３（Ｂ）に示すように、シリコン基板ＰＳＵＢ上に二酸化シリコン（ＳｉＯ２）等の酸化膜ＩＦが形成され、酸化膜ＩＦ上にポリシリコン膜ＰＳが形成される。なお、酸化膜ＩＲおよび基板の表面は、ＣＭＰ法などにより平坦にされてもよい。次に、選択トランジスタＳＴＲのゲートを形成する領域にレジストＲＥＳが形成される。
【００２５】
次に、図４（Ａ）に示すように、ｎ形拡散層を形成するためにレジストＲＥＳが選択的に形成され、リン（Ｐ）あるいは砒素（Ａｓ）等の不純物が、基板ＰＳＵＢ上およびウエル領域ＮＷ上に導入される。これにより、ｎ形拡散層ｎ＋が形成され、選択トランジスタＳＴＲおよびＮＷコンタクト領域が形成される。次に、図４（Ｂ）に示すように、ｐ形拡散層を形成するためにレジストＲＥＳが選択的に形成され、ボロン（Ｂ）等の不純物が、ウエル領域ＮＷ上に導入される。これにより、ｐ形拡散層ｐ＋が形成され、強誘電体トランジスタＦＴＲのソースおよびドレインが形成される。
【００２６】
次に、図５（Ａ）に示すように、ゲート絶縁膜ＧＩＦ（酸化ハフニウム）、強誘電体膜ＦＦ（ＳＢＴ）およびゲート電極を構成する白金膜ＧＥ（白金）がシリコン基板ＰＳＵＢ上に順次形成される。次に、強誘電体トランジスタＦＴＲのゲートと、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬを形成する領域にレジストＲＥＳが形成される。次に、図５（Ｂ）に示すように、ゲート絶縁膜ＧＩＦをストッパとして白金膜ＧＥおよび強誘電体膜ＦＦが選択的にエッチングされ、図５（Ａ）のレジストＲＥＳが除去され、強誘電体トランジスタＦＴＲのゲートと、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬが形成される。
【００２７】
次に、図６（Ａ）に示すように、図５（Ａ）のレジストＲＥＳが除去された後、二酸化シリコン（ＳｉＯ２）等により層間絶縁膜ＩＩＦ１が形成される。層間絶縁膜ＩＩＦ１は、ＣＭＰ法などにより平坦にされる。この後、層間絶縁膜ＩＩＦ１にコンタクトホールが形成され、コンタクトホール内にタングステン（Ｗ）等によりプラグＰＬＧが形成される。
【００２８】
次に、図６（Ｂ）に示すように、層間絶縁膜ＩＩＦ１上にアルミニウム等の金属膜Ｍｌが形成され、金属膜Ｍｌにより配線を形成する領域にレジストＲＥＳが形成される。そして、金属膜Ｍｌが選択的にエッチングされ、図６（Ｂ）のレジストＲＥＳが除去され、図１に示したメモリセルＭＣが完成する。
【００２９】
以上、この実施形態では、読み出し動作時に、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの両極間に電圧が印加されることを防止でき、強誘電体膜ＦＦの分極状態が読み出し動作の影響で変化することを防止できる。この結果、強誘電体メモリセルＭＣに保持されたデータの読み出しマージンが低下することを防止できる。書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬを、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料を用いて形成することにより、金属配線Ｍ１を１層にすることができる。これにより、メモリセルＭＣの製造工程が簡素になり、製造コストを削減できる。また、メモリセルＭＣの良品率である歩留を向上できる。
【００３０】
図７は、別の実施形態を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。二重の四角印は、外部端子である。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３１】
この実施形態では、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリＦＭが形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯機器のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、コントロール回路ＣＴＲＬ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、書き込みワード線ドライバＷＷＤ、読み出しワード線ドライバＲＷＤ、プレート線ドライバＰＤ、書き込みビット線ドライバＷＢＤ、メモリコアＣＯＲＥおよびデータ入出力バッファＢＵＦを有している。
【００３２】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣへ出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号ＲＤＡを生成し、生成した信号をワード線ドライバＷＷＤ、ＲＷＤへ出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号ＣＤＡを生成し、生成した信号をプレート線ドライバＰＤ、書き込みビット線ドライバＷＢＤおよびコラムスイッチＣＳＷ等へ出力する。
【００３３】
コントロール回路ＣＴＲＬは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコントロール信号をコントロール端子を介して入力し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。コントロール信号は、強誘電体メモリＦＭに読み出し動作または書き込み動作を実行させるためのアクセス要求である。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受け、ワード線ドライバＷＷＤ、ＲＷＤ、プレート線ドライバＰＤ、書き込みビット線ドライバＷＢＤ、データ入出力バッファＢＵＦ、コラムスイッチＣＳＷおよびセンスアンプＳＡ等を動作させる複数の制御信号ＣＮＴを順次に生成し、出力する。制御信号ＣＮＴは、これ等回路の動作タイミングを決めるタイミング信号である。
【００３４】
書き込みワード線ドライバＷＷＤは、書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、ロウデコーダＲＤＥＣからのロウデコード信号ＲＤＡにより選択される書き込みワード線ＷＷＬへ、所定の期間高レベルに変化する正の書き込み選択パルスを出力する。読み出しワード線ドライバＲＷＤは、読み出し動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、ロウデコーダＲＤＥＣからのロウデコード信号ＲＤＡにより選択される読み出しワード線ＲＷＬに、所定の期間高レベルに変化する正の読み出し選択パルスを出力する。
【００３５】
プレート線ドライバＰＤは、論理０の書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、コラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡにより選択されるプレート線ＰＬへ、所定の期間高レベルに変化する正のプレートパルスを出力する。プレート線ドライバＰＤは、論理１の書き込み動作時に、リファレンスプレート線ＲＰＬおよびプレート線ＰＬを低レベルに保持する。プレート線ドライバＰＤは、メモリセルＭＣに書き込む論理値を、データ入出力バッファＢＵＦおよび書き込みデータバスＷＤＢ（ＷＤＢ１−１６）を介して受ける。書き込みデータバスＷＤＢ１−１６は、データ端子Ｉ／Ｏ１−１６にそれぞれ対応する。
【００３６】
書き込みビット線ドライバＷＢＤは、書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、リファレンス書き込みビット線ＲＷＢＬとコラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡにより選択される書き込みビット線ＷＢＬへ書き込みパルスを出力する。書き込みビット線ドライバＷＢＤは、メモリセルＭＣに書き込む論理値を、データ入出力バッファＢＵＦおよび書き込みデータバスＷＤＢ（ＷＤＢ１−１６）を介して受け、論理値に応じた書き込みパルスを生成する。
【００３７】
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、コラムスイッチＣＳＷ、プリセンスアンプＰＳＡ、リファレンスプリセンスアンプＲＰＳＡおよびセンスアンプＳＡを有している。メモリセルアレイＡＲＹは、データ端子Ｉ／Ｏ（Ｉ／Ｏ１−１６）で受けるデータをそれぞれ記憶する複数のメモリブロックＢＬＫ（ＢＬＫ１−１６）とリファレンスブロックＲＢＬＫとを有している。なお、メモリブロックＢＬＫの数は、上記に限定されるものではなく、例えば、データ端子Ｉ／Ｏ１−１６に共通の１つのメモリブロックＢＬＫを配置してもよい。メモリセルアレイＡＲＹの詳細は、図９から図１１に示す。
【００３８】
コラムスイッチＣＳＷは、読み出し動作時にタイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、コラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡに応じて、各メモリブロックＢＬＫ１−１６の複数の読み出しビット線ＲＢＬのいずれかを、プリセンスアンプＰＳＡに選択的に接続する。非選択の読み出しビット線ＲＢＬは、コラムスイッチＣＳＷ等により接地線ＧＮＤに固定される。
【００３９】
プリセンスアンプＰＳＡは、コラムスイッチＣＳＷを介して、選択する読み出しビット線ＲＢＬに接続される。リファレンスプリセンスアンプＲＰＳＡは、リファレンス読み出しビット線ＲＲＢＬへ接続されている。プリセンスアンプＰＳＡの出力ＳＦは、センスアンプＳＡへ接続されている。リファレンスプリセンスアンプＲＰＳＡの出力ＲＳＦ（リファレンス電圧）は、センスアンプＳＡへ接続されている。プリセンスアンプＰＳＡは、読み出し動作時に、強誘電体トランジスタＦＴＲに保持されているデータの論理値を判定するために、読み出しワード線ＲＷＬから読み出しビット線ＲＢＬを介してプリセンスアンプＰＳＡに流れ込む電流を検出し、電圧へ変換して出力する電流電圧変換回路として動作する。また、プリセンスアンプＰＳＡの入力（コラムスイッチＣＳＷを介して選択された読み出しビット線ＲＢＬに接続される）は、接地電圧ＧＮＤに固定されて、電流を検出する。
【００４０】
センスアンプＳＡは、読み出し動作時にタイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、プリセンスアンプＰＳＡの出力ノードＳＦとリファレンスプリセンスアンプＲＰＳＡのリファレンス出力ノードＲＳＦの電圧差を増幅し、増幅した信号を読み出しデータとして読み出しデータバスＲＤＢ（ＲＤＢ１−１６）に出力する。読み出しデータバスＲＤＢ１−１６は、データ端子Ｉ／Ｏ１−１６にそれぞれ対応する。プリセンスアンプＰＳＡおよびセンスアンプＳＡは、コラムスイッチＣＳＷを介してメモリセルアレイＡＲＹに接続されるため、メモリブロックＢＬＫ１−１６毎に複数の読み出しビット線ＲＢＬで共有できる。これにより、プリセンスアンプＰＳＡとセンスアンプＳＡの数を少なくでき、強誘電体メモリＦＭのチップサイズを小さくできる。なお、プリセンスアンプＰＳＡは、メモリセルアレイＡＲＹとコラムスイッチＣＳＷの間に配置されてもよい。この場合、さらに、センスアンプＳＡは、メモリセルアレイＡＲＹとコラムスイッチＣＳＷの間に配置されてもよい。
【００４１】
データ入出力バッファＢＵＦは、書き込みデータをデータ端子Ｉ／Ｏを介して受信し、受信したデータを書き込みデータバスＷＤＢ（ＷＤＢ１−１６）へ出力する。また、データ入出力バッファＢＵＦは、後述するメモリセルＭＣからの読み出しデータを読み出しデータバスＲＤＢ（ＲＤＢ１−１６）を介して受信し、受信したデータをデータ端子Ｉ／Ｏへ出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビット（Ｉ／Ｏ１−Ｉ／Ｏ１６）で構成されている。
【００４２】
図８は、図７に示したプリセンスアンプＰＳＡの例を示している。プリセンスアンプＰＳＡは、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、閾値電圧生成回路１６、電荷蓄積回路１８およびレベルシフタＬＳＦＴを有している。ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線ＧＮＤに接続され、ドレインが読み出しビット線ＲＢＬに接続されたｎＭＯＳトランジスタＮ３で構成されている。電荷転送回路１２は、ゲートが閾値電圧生成回路１６の出力ノードＶＴＨに接続され、ソースが読み出しビット線ＲＢＬに接続され、ドレインが読み出しノードＶＭＩＮＳに接続されたｐＭＯＳトランジスタＰ３で構成されている。
【００４３】
閾値電圧生成回路１６は、制御信号ＶＧＥＮの論理レベルを反転して制御信号ＶＧＥＮＸを生成するインバータＩ１、インバータＩ１の出力と電荷転送回路１２のゲート（ノードＶＴＨ）との間に配置されたキャパシタＣ１、ノードＶＴＨに接続されたクランプ回路１６ａを有している。クランプ回路１６ａは、ソースが接地線ＧＮＤに接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタＰ４で構成されている。
【００４４】
電荷蓄積回路１８は、制御信号ＭＧＥＮの論理レベルを反転して制御信号ＭＧＥＮＸを生成するインバータＩ２と、インバータＩ２の出力とノードＶＭＩＮＳとの間に配置されたキャパシタＣ２を有している。電荷蓄積回路１８は、読み出し動作時にメモリセルＭＣから読み出しビット線ＲＢＬに読み出される電荷（電流）を蓄積するとともに、蓄積される電荷に応じた読み出し電圧ＶＭＩＮＳを生成する。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳに生成される負電圧を正電圧に変換し、出力ノードＳＦに変換した電圧を出力する。
【００４５】
この例では、キャパシタＣ１、Ｃ２は、強誘電体トランジスタＦＴＲのゲート絶縁膜と同じ強誘電体材料で構成されているが、二酸化シリコン膜等により構成されてもよい。トランジスタＰ３、Ｐ４の基板は、接地線ＧＮＤに接続され、各トランジスタＰ３、Ｐ４のドレイン（ＶＭＩＮＳまたはＶＴＨ）と基板との間にＰＮ接合が形成される。このため、ノードＶＭＩＮＳおよびＶＴＨの電圧は、ＰＮ接合の順方向電圧（約０．８Ｖ）より上昇することはなく、専ら負の値に設定される。
【００４６】
なお、図７に示したリファレンスプリセンスアンプＲＰＳＡは、読み出しビット線ＲＢＬおよび出力ノードＳＦの代わりに、リファレンス読み出しビット線ＲＲＢＬおよびリファレンス出力ノードＲＳＦに接続されることを除き、プリセンスアンプＰＳＡと同じ回路構成である。また、本実施形態に適用するプリセンスアンプは、読み出しビット線ＲＢＬに流れる電流を検出でき、入力電圧を接地電圧ＧＮＤに設定するタイプであれば、図８のプリセンスアンプでなくてもよい。
【００４７】
図９は、図７に示したメモリセルアレイＡＲＹの詳細を示している。各メモリブロックＢＬＫ１、２、...は、マトリックス状に配置された複数の強誘電体メモリセルＭＣを有している。太い破線枠で示した強誘電体メモリセルＭＣは、後述する図１２でアクセスされるメモリセルＭＣを示している。各強誘電体メモリセルＭＣの回路および素子構造は、図１と同じである。
【００４８】
図の横方向（第１方向）に並ぶメモリセルＭＣの列は、メモリブロックＢＬＫ１−１６およびリファレンスメモリブロックＲＢＬＫに共通の書き込みワード線ＷＷＬ（ＷＷＬ１、ＷＷＬ２など）および共通の読み出しワード線ＲＷＬ（ＲＷＬ１、ＲＷＬ２など）に接続されている。図の縦方向（第２方向）に並ぶメモリセルＭＣの列は、メモリブロックＢＬＫ１、２、...毎に、共通の書き込みビット線ＷＢＬ（ＷＢＬ１１、ＷＢＬ１２など）、共通のプレート線ＰＬ（ＰＬ１１、ＰＬ１２など）、および共通の読み出しビット線ＲＢＬ（ＲＢＬ１、ＲＢＬ２など）に接続されている。なお、プレート線ＰＬは、後述する図１１に示すように、実際には書き込みワード線ＷＷＬ１に接続されたメモリセルＭＣのウエル領域ＮＷに接続される。すなわち、図９のプレート線ＰＬは、図の縦方向に並ぶメモリセルＭＣの列に共通のウエル領域ＮＷを示している。
【００４９】
リファレンスメモリブロックＲＢＬＫは、図の縦方向に一列に並ぶリファレンスメモリセルＲＭＣを有している。リファレンスメモリセルＲＭＣは、共通のリファレンス書き込みビット線ＲＷＢＬ、リファレンスプレート線ＲＰＬおよびリファレンス読み出しビット線ＲＲＢＬに接続されている。リファレンスメモリセルＲＭＣは、強誘電体トランジスタＦＴＲのサイズが異なることを除き、メモリセルＭＣと同じである。リファレンスプレート線ＲＰＬは、プレート線ＰＬと同様に、実際には書き込みワード線ＷＷＬ１に接続されたリファレンスメモリセルＲＭＣのウエル領域ＮＷに接続される。
【００５０】
図１０は、図９に示したメモリセルアレイＡＲＹの要部の回路を示している。ここでは、メモリブロックＢＬＫ１の一部を示している。各メモリセルＭＣの回路は、図１と同じである。
【００５１】
図１１は、図１０に示したメモリセルアレイＡＲＹのレイアウトを示している。メモリセルアレイＡＲＹの各メモリブロックＢＬＫ１−１６は、図１に示したメモリセルＭＣを繰り返し配置することにより形成されている。ここで、強誘電体トランジスタＦＴＲの基板であるウエル領域ＮＷは、図の縦方向に並ぶメモリセルＭＣに共通に設けられている。そして、プレート線ＰＬは、ウエル領域ＮＷの端部に接続されている。ウエル領域ＮＷを共通にすることで、ウエル領域の間隔の領域をなくすことができ、メモリセルアレイＡＲＹの面積を小さくできる。また、プレート線ＰＬを各メモリセルＭＣに接続するための金属配線等を不要にでき、製造プロセスを簡易にできる。
【００５２】
特に図示していないが、リファレンスメモリブロックＲＢＬＫのリファレンスメモリセルＲＭＣは、メモリブロックＢＬＫ１の縦方向に並ぶメモリセルＭＣの列と同様にレイアウトされている。但し、例えば、リファレンスメモリセルＲＭＣの強誘電体トランジスタＦＴＲのゲート幅は、メモリセルＭＣの強誘電体トランジスタＦＴＲのゲート幅の２分の１に設計されている。これにより、リファレンスメモリセルＲＭＣの強誘電体トランジスタＦＴＲのオン電流は、論理１を保持するメモリセルＭＣの強誘電体トランジスタＦＴＲのオン電流より小さく、論理０を保持するメモリセルＭＣの強誘電体トランジスタＦＴＲのオン電流より大きくなり、センスアンプＳＡの差動増幅動作によりメモリセルＭＣに保持されているデータの読み出しが可能になる。
【００５３】
具体的には、リファレンスメモリセルＲＭＣには、論理１が常に書き込まれており、強誘電体トランジスタＦＴＲは、デプレッションタイプである。読み出し動作時に、リファレンスメモリセルＲＭＣの強誘電体トランジスタＦＴＲのソースとドレインの間に流れる電流値は、論理１を保持しているメモリセルＭＣの強誘電体トランジスタＦＴＲのソースとドレインの間に流れる電流値より小さく、論理０を保持しているメモリセルＭＣの強誘電体トランジスタＦＴＲのソースとドレインの間に流れる電流値より大きい。プリセンスアンプＰＳＡは、読み出しビット線ＲＢＬに流れる電流値に応じて出力ノードＳＦに読み出し電圧を生成する。リファレンスプリセンスアンプＲＰＳＡは、リファレンス読み出しビット線ＲＲＢＬに流れる電流値に応じてリファレンス出力ノードＲＳＦにリファレンス読み出し電圧を生成する。そして、センスアンプＳＡにより出力ノードＳＦ、ＲＳＦの電圧差が差動増幅され、読み出しデータが生成される。
【００５４】
図１２は、図７に示した強誘電体メモリＦＭのアクセス動作の例を示している。この例では、書き込み動作ＷＲにおいて、書き込みワード線ＷＷＬ２が高レベルに設定され（図１２（ａ））、メモリブロックＢＬＫ１において、書き込みビット線ＷＢＬ１２に接続された図１１に太い破線枠で示したメモリセルＭＣ（アクセスメモリセル）に論理１が書き込まれる（図１２（ｂ））。また、メモリブロックＢＬＫ２において、書き込みビット線ＷＢＬ２２に接続されたメモリセルＭＣ（アクセスメモリセル）に論理０が書き込まれる（図１２（ｃ））。この後、読み出し動作ＲＤにおいて、読み出しワード線ＲＷＬ２が高レベルに設定される（図１２（ｄ））。そして、プリセンスアンプＰＳＡ、リファレンスプリセンスアンプＰＳＡおよびセンスアンプＳＡにより、読み出しワード線ＲＷＬ２に接続されたメモリセルＭＣから読み出されるデータの論理が生成される（図１２（ｅ））。メモリセルＭＣへの論理０または論理１の書き込み動作、およびメモリセルＭＣからの読み出し動作は、図２と同じである。
【００５５】
書き込み動作では、書き込みワード線ドライバＷＷＤは、アクセスメモリセルに接続された書き込みワード線ＷＷＬ２を除く書き込みワード線ＷＷＬ１、３、４、...を、書き込みワード線ＷＷＬ２の立ち上がりエッジに同期して高レベルに設定し（図１２（ｆ））、書き込みワード線ＷＷＬ２の立ち下がりエッジに同期して低レベルに設定する（図１２（ｇ））。さらに、書き込みワード線ドライバＷＷＤは、書き込みワード線ＷＷＬ１、３、４...を、書き込みビット線ＷＢＬ１２が低レベルに設定される期間および書き込みビット線ＷＢＬ２２が高レベルに設定される期間に低レベルに設定する（図１２（ｈ））。
【００５６】
換言すれば、書き込みワード線ドライバＷＷＤは、書き込みビット線ＷＢＬ１２に供給される書き込みパルスの立ち上がりエッジより前に高レベルに変化し、書き込みパルスの立ち下がりエッジより後に低レベルに変化し、書き込みパルスの一時的な低レベル期間より広い低レベル期間を有する非選択パルスを、書き込みワード線ＷＷＬ１、３、４、...に出力する。これにより、メモリブロックＢＬＫ１において、書き込みビット線ＷＢＬ１２に接続され、かつデータが書き込まれないメモリセルＭＣの強誘電体トランジスタＦＴＲのゲート電極の電圧変化を、プレート線ＰＬ１２の電圧変化と同じにできる。したがって、書き込みビット線ＷＢＬ１２の低レベルが、データが書き込まれないメモリセルＭＣの強誘電体トランジスタＦＴＲのゲート電極に印加されることを防止できる。
【００５７】
また、メモリブロックＢＬＫ２において、書き込みビット線ＷＢＬ２２に接続され、かつデータが書き込まれないメモリセルＭＣの強誘電体トランジスタＦＴＲのゲート電極の電圧を、プレート線ＰＬ２２と同様に、常に低レベルに保持できる。換言すれば、書き込みビット線ＷＢＬ２２の高レベルが、データが書き込まれないメモリセルＭＣの強誘電体トランジスタＦＴＲのゲート電極に印加されることを防止できる。したがって、書き込み動作時に電圧が変化する書き込みビット線ＷＢＬ１２、ＷＢＬ２２に接続され、かつデータが書き込まれないメモリセルＭＣの強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの残留分極値が変化することを防止できる。この結果、データが書き込まれないメモリセルＭＣの強誘電体膜ＦＦの分極状態が書き込み動作の影響により変化することを防止でき、強誘電体メモリセルＭＣに保持されたデータの読み出しマージンが低下することを防止できる。
【００５８】
さらに、メモリブロックＢＬＫ１において、書き込みビット線ドライバＷＢＤは、データが書き込まないメモリセルＭＣに接続された書き込みビット線ＷＢＬ１１、１３、１４、...を低レベルに保持する（図１２（ｉ））。プレート線ドライバＰＤは、データが書き込まないメモリセルＭＣに接続されたプレート線ＰＬ１１、１３、１４、...を低レベルに保持する（図１２（ｊ））。同様に、メモリブロックＢＬＫ２において、書き込みビット線ドライバＷＢＤは、データが書き込まないメモリセルＭＣに接続された書き込みビット線ＷＢＬ２１、２３、２４、...を低レベルに保持する（図１２（ｋ））。プレート線ドライバＰＤは、データが書き込まないメモリセルＭＣに接続されたプレート線ＰＬ２１、２３、２４、...を低レベルに保持する（図１２（ｌ））。
【００５９】
このように、書き込みビット線ドライバＷＢＤは、論理１を書き込む強誘電体メモリセルＭＣに接続された書き込みビット線ＷＢＬ１２に、プレート線ＰＬのプレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスを出力するとともに、論理１を書き込む強誘電体メモリセルに接続された書き込みビット線ＷＢＬ１２を除く書き込みビット線ＷＢＬ１１、１３、１４、...を低レベルに保持する。プレート線ドライバＰＤは、論理１を書き込む強誘電体メモリセルＭＣに接続されたプレート線ＰＬ１２に、書き込みワード線ＷＷＬ２の書き込み選択パルスの高レベル期間に含まれる正のプレートパルスを出力するとともに、論理１を書き込む強誘電体メモリセルＭＣに接続されたプレート線ＰＬ１２を除くプレート線ＰＬ１１、１３、１４、...を低レベルに保持する。これにより、書き込みビット線ＷＢＬ１２、ＷＢＬ２２に接続されていないメモリセルＭＣの強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの残留分極値が変化することを防止できる。この結果、データが書き込まれないメモリセルＭＣの強誘電体膜ＦＦの分極状態が書き込み動作の影響により変化することを防止でき、強誘電体メモリセルＭＣに保持されたデータの読み出しマージンが低下することを防止できる。
【００６０】
読み出し動作では、プリセンスアンプＰＳＡは、読み出しワード線ＲＷＬ２から読み出しビット線ＲＢＬ１１−１４、２１−２４を介してプリセンスアンプＰＳＡに流れ込む電流に応じて、出力ノードＳＦに読み出し電圧を生成する。読み出し動作では、書き込みワード線ＷＷＬおよび書き込みビット線ＷＢＬおよびプレート線ＰＬは、低レベルに保持される。このため、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの両極間の電圧は、読み出し動作中に０Ｖに保持される。したがって、読み出し動作が繰り返し行われる場合にも、強誘電体膜ＦＦの残留分極値が変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
【００６１】
ここで、読み出しビット線ＲＢＬ１２に接続され、論理１を保持しているアクセスメモリセル以外のメモリセルＭＣが論理１を保持しているとき、読み出しワード線ＲＷＬ２から読み出しビット線ＲＢＬ１２に流れる電流の一部は、読み出しワード線ＲＷＬ１またはＷＲＬ３等にリークする。しかし、論理１を保持するアクセスメモリセルに接続されたプリセンスアンプＰＳＡは、キャパシタＣ２に電荷を蓄積し、論理０を保持するアクセスメモリセルに接続されたプリセンスアンプＰＳＡは、キャパシタＣ２に電荷を蓄積しない。これにより、リーク電流がある場合にも、プリセンスアンプＰＳＡは、アクセスメモリセルが保持する論理に応じた読み出し電圧を出力ノードＳＦに生成できる。
【００６２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、データが書き込まれないメモリセルＭＣの強誘電体膜ＦＦの分極状態が書き込み動作および読み出し動作の影響により変化することを防止でき、強誘電体メモリセルＭＣに保持されたデータの読み出しマージンが低下することを防止できる。
【００６３】
なお、上述した実施形態では、強誘電体メモリセルＭＣを、１つの強誘電体トランジスタＦＴＲおよび１つ選択トランジスタＳＴＲにより形成する例について述べた。しかし、強誘電体メモリセルＭＣを、２つの強誘電体トランジスタＦＴＲおよび２つの選択トランジスタＳＴＲにより形成してもよい。この場合、一方の強誘電体トランジスタＦＴＲと、他方の強誘電体トランジスタＦＴＲには、相補のデータが書き込まれる。メモリセルＭＣには相補の書き込みビット線と、相補の読み出しビット線が接続される。このとき、リファレンスメモリセルＲＭＣは不要になる。センスアンプＳＡは、相補の読み出しビット線を介してメモリセルＭＣに接続された一対のプリセンスアンプＰＳＡの出力電圧ＳＦを差動増幅して、メモリセルＭＣに保持されている論理を読み出す。
【００６４】
上述した実施形態では、書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬを、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料（Ｐｔ）を用いて形成し、読み出しワード線ＲＷＬおよびプレート線ＰＬをアルミニウム等の金属材料を用いて形成する例について述べた。しかし、書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬを、アルミニウム等の金属材料を用いて形成し、読み出しワード線ＲＷＬおよびプレート線ＰＬを強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料（Ｐｔ）を用いて形成してもよい。さらに、書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬを、第１金属配線層Ｍ１を用いて形成し、読み出しワード線ＲＷＬおよびプレート線ＰＬを第１金属配線層Ｍ１の上方に設けられる第２金属配線層Ｍ２を用いて形成してもよい。
【００６５】
上述した図５では、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥをシリコン基板ＰＳＵＢ上に順次形成した後、レジストＲＥＳを形成し、ゲート電極ＧＥおよび強誘電体膜ＦＦを選択的にエッチングする例について述べた。しかし、例えば、図１３（Ａ）に示すように、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥを形成しない領域に選択的にレジストＲＥＳを形成し、図１３（Ｂ）に示すように、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥを、シリコン基板ＰＳＵＢ上およびレジストＲＥＳ上に順次形成し、この後、レジストＲＥＳを、このレジストＲＥＳ上のゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥとともに除去してもよい（リフトオフ）。
【００６６】
上述した図６では、シリコン基板ＰＳＵＢ上に形成された層間絶縁膜ＩＩＦ１を、ＣＭＰ法などにより平坦化し、層間絶縁膜ＩＩＦ１中にコンタクトホールを形成し、コンタクトホール内にプラグＰＬＧを形成し、さらに金属膜Ｍ１により配線を形成する例について述べた。しかし、例えば、図１４（Ａ）に示すように、シリコン基板ＰＳＵＢ上に図６（Ａ）より薄い層間絶縁膜ＩＩＦ１を形成した後、コンタクトホールＣＨを形成し、図１４（Ｂ）に示すように、金属膜Ｍ１をスパッタリング等により形成し、金属膜Ｍ１をレジストＲＥＳを用いて選択的に除去することで、図１５に示すように、金属膜Ｍ１による配線を形成してもよい。この場合、ＣＭＰ工程およびプラグの形成工程がないため、製造工程を簡略化でき、製造コストを削減できる。図１５は、金属配線Ｍ１の形状が異なることを除き、図１に示したメモリセルＭＣと同じである。
【００６７】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００６８】
【図１】一実施形態における強誘電体メモリセルの例を示している。
【図２】図１に示した強誘電体メモリセルのアクセス動作の例を示している。
【図３】図１に示した強誘電体メモリセルの製造方法を示している。
【図４】図１に示した強誘電体メモリセルの製造方法を示している。
【図５】図１に示した強誘電体メモリセルの製造方法を示している。
【図６】図１に示した強誘電体メモリセルの製造方法を示している。
【図７】別の実施形態を示している。
【図８】図７に示したプリセンスアンプの例を示している。
【図９】図７に示したメモリセルアレイの詳細を示している。
【図１０】図９に示したメモリセルアレイの要部の回路を示している。
【図１１】図１０に示したメモリセルアレイの要部のセルレイアウトを示している。
【図１２】図７に示した強誘電体メモリのアクセス動作の例を示している。
【図１３】図１に示した強誘電体メモリセルの別の製造方法を示している。
【図１４】図１に示した強誘電体メモリセルの別の製造方法を示している。
【図１５】図１に示した強誘電体メモリセルの別の製造方法を示している。
【符号の説明】
【００６９】
ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬＫ‥メモリブロック；ＢＵＦ‥データ入出力バッファ；ＣＤＥＣ‥コラムデコーダ；ＣＯＲＥ‥メモリコア；ＣＳＷ‥コラムスイッチ；ＣＴＲＢ‥コントロールバッファ；ＦＦ‥強誘電体膜；ＦＴＲ‥強誘電体トランジスタ；ＧＥ‥ゲート電極；ＧＩＦ‥ゲート絶縁膜；ＩＩＦ１、ＩＩＦ２‥層間絶縁膜；ＩＲ‥素子分離膜；Ｍｌ‥金属膜；ＭＣ‥強誘電体メモリセル；ＮＷ‥ｎ形ウエル領域；ＰＤ‥プレート線ドライバ；ＰＬ‥プレート線；ＰＬＧ‥プラグ；ＰＳ‥ポリシリコン膜；ＰＳＡ‥プリセンスアンプ；ＰＳＵＢ‥ｐ形シリコン基板；ＲＢＬ‥読み出しビット線；ＲＢＬＫ‥リファレンスブロック；ＲＤＥＣ‥ロウデコーダ；ＲＭＣ‥リファレンスメモリセル；ＲＰＬ‥リファレンスプレート線；ＲＰＳＡ‥リファレンスプリセンスアンプ；ＲＲＢＬ‥リファレンス読み出しビット線；ＲＷＤ‥読み出しワード線ドライバ；ＲＷＬ‥読み出しワード線；ＳＡ‥センスアンプ；ＳＴＲ‥選択トランジスタ；ＴＧＥＮ‥タイミング生成回路；ＷＢＤ‥書き込みビット線ドライバ；ＷＢＬ‥書き込みビット線；ＷＷＤ‥書き込みワード線ドライバ；ＷＷＬ‥書き込みワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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