(57)【要約】【課題】  強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。【解決手段】  強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方がプレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートがドライブ線に接続されている。選択トランジスタは、ゲートがワード線に接続され、ソース／ドレインの一方がビット線に接続され、ソース／ドレインの他方が接続ノードに接続されている。プレート線およびドライブ線は、第１方向に並ぶメモリセルの列に共通に接続されている。ビット線は、第１方向に交わる第2方向に並ぶメモリセルの列に共通に接続されている。ワード線は、第１および第2方向に対して斜めに配線されている。第１方向に並ぶメモリセルおよび第２方向に並ぶメモリセルは、互いに異なるワード線に接続されている。【選択図】    図２
2009230835.tif 000002
【特許請求の範囲】
【請求項１】
第１方向及び該第１方向に交わる第２方向に配置された複数の強誘電体メモリセルと、
前記第１方向に並ぶ強誘電体メモリセルの列に共通に接続されたビット線と、
前記第2方向に並ぶ強誘電体メモリセルの列に共通に接続されたプレート線およびドライブ線と、
前記第１および第2方向に対して斜めに配線されたワード線とを備え、
前記第１方向に並ぶ強誘電体メモリセルは、互いに異なる前記ワード線に接続され、
前記第２方向に並ぶ強誘電体メモリセルは、互いに異なる前記ワード線に接続され、
前記各強誘電体メモリセルは、
ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方が前記プレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートが前記ドライブ線に接続された強誘電体トランジスタと、
ゲートが前記ワード線に接続され、ソース／ドレインの一方が前記ビット線に接続され、ソース／ドレインの他方が前記接続ノードに接続された選択トランジスタとを備えていることを特徴とする強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、
書き込み動作時および読み出し動作時に、前記ワード線に電圧を印加するワード線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記ビット線に書き込みパルスを印加するビット線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記プレート線に電圧を印加するプレート線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記ドライブ線に電圧を印加する書き込みドライバと、
読み出し動作時に、前記強誘電体トランジスタに保持されているデータの論理値を判定するために、前記ビット線と前記プレート線との間に流れる電流を検出する読み出し回路とを備えていることを特徴とする強誘電体メモリ。
【請求項３】
請求項２記載の強誘電体メモリにおいて、
２値の論理のうち一方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記ワード線ドライバは、前記ワード線に正の書き込み選択パルスを出力し、
前記ビット線ドライバは、前記書き込み選択パルスが出力されている期間に、前記ビット線に正の書き込みパルスを出力し、
前記プレート線ドライバは、前記プレート線に低レベルを出力し、
前記書き込みドライバは、前記ドライブ線に低レベルを出力することを特徴とする強誘電体メモリ。
【請求項４】
請求項２又は請求項３に記載の強誘電体メモリにおいて、
２値の論理のうち他方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記書き込みドライバは、前記ドライブ線に正の書き込みパルスを出力し、
前記プレート線ドライバは、前記第２書き込みパルスの立ち上がりエッジに同期して、前記プレート線に正のプレートパルスを一時的に出力し、
前記ワード線ドライバは、前記プレートパルスの出力後で、前記書き込みパルスの高レベル期間に、前記ワード線に正の書き込み選択パルスを出力し、
前記ビット線ドライバは、前記ビット線に低レベルを出力することを特徴とする強誘電体メモリ。
【請求項５】
請求項２ないし請求項４のいずれか１項に記載の強誘電体メモリにおいて、
前記強誘電体メモリセルに保持されている論理を読み出す読み出し動作において
前記ワード線ドライバは、前記ワード線に正の読み出し選択パルスを出力し、
前記ビット線ドライバは、前記正の読み出し選択パルスが出力される前に、前記ビット線を高レベルにプリチャージし、
前記プレート線ドライバは、前記プレート線に低レベルを出力し、
前記書き込みドライバは、前記ドライブ線に低レベルを出力し、
前記読み出し回路は、前記ビット線の電圧の値に応じて、前記強誘電体トランジスタに保持されているデータの論理値を判定することを特徴とする強誘電体メモリ。
【請求項６】
請求項２ないし請求項４のいずれか１項に記載の強誘電体メモリにおいて、
前記強誘電体メモリセルに保持されている論理を読み出す読み出し動作において
前記ワード線ドライバは、前記ワード線に正の読み出し選択パルスを出力し、
前記ビット線ドライバは、前記正の読み出し選択パルスが出力される前に、前記ビット線を接地電圧にプリセットし、
前記プレート線ドライバは、前記読み出し選択パルスが出力されている期間に、前記プレート線に正のプレートパルスを出力し、
前記書き込みドライバは、前記ドライブ線に低レベルを出力し、
前記読み出し回路は、前記ビット線に接続された電荷転送回路と、読み出しノードを介して前記電荷転送回路に接続され、読み出し動作時に前記強誘電体メモリセルを介して前記プレート線から前記ビット線に読み出される電荷を蓄積し、蓄積された電荷に応じて前記読み出しノードに読み出し電圧を生成する電荷蓄積回路とを備え、前記読み出し電圧の値に変化に応じて、前記強誘電体トランジスタに保持されているデータの論理値を判定することを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜を含む強誘電体メモリセルを有する強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ等の不揮発性メモリは、ランダムアクセスができ、電源の供給を停止してもメモリセルに書き込まれたデータを保持できるため、ユビキタス社会の基盤を形成するデバイスとして個人認証やセキュリティ分野において有望視されている。特に、強誘電体を絶縁材料とする強誘電体キャパシタを有する強誘電体メモリは、消費電力が小さく、携帯機器や無線タグ（ＲＦＩＤ）に搭載する次世代メモリとして期待されている。
【０００３】
例えば、ゲート絶縁膜の一部に強誘電体キャパシタが使用される電界効果トランジスタタイプの強誘電体メモリセルは、セルサイズが小さいため、高集積化が可能である（例えば、特許文献１参照）。
【特許文献１】特開平９−８２９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の電界効果トランジスタタイプの強誘電体メモリセルは、書き込み動作だけでなく、読み出し動作においてもトランジスタのゲートに電源電圧の１/２程度の電圧が印加される。このため、例えば、読み出し動作が繰り返し実行されると、強誘電体キャパシタの残留分極値が減少するおそれがある。残留分極値が減少すると、メモリセルに保持されたデータの読み出しマージン（論理０と論理１の読み出し電流の差や、長期間にわたるデータ保持特性）が低下するという問題がある。
【０００５】
また、強誘電体メモリセルをマトリックス状に配置した強誘電体メモリでは、メモリセルの強誘電体キャパシタの一方の電極に接続されるワード線は、メモリセルアレイ内で他のメモリセルの強誘電体キャパシタの電極にも接続される。このため、着目するメモリセルをアクセスするためにワード線に電圧が印加されるとき、他のメモリセルの強誘電体キャパシタの電極にも電圧が印加される。これにより、他のメモリセルの分極状態が変化すると、このメモリセルに保持されたデータの読み出しマージン（ディスターブ特性）が低下するという問題がある。
【０００６】
本発明の目的は、強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止することである。
【課題を解決するための手段】
【０００７】
第１方向及び第１方向に交わる第２方向に配置された複数の強誘電体メモリセルの各々は、強誘電体トランジスタおよび選択トランジスタを有する。強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方がプレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートがドライブ線に接続されている。選択トランジスタは、ゲートがワード線に接続され、ソース／ドレインの一方がビット線に接続され、ソース／ドレインの他方が接続ノードに接続されている。プレート線およびドライブ線は、第１方向に並ぶ強誘電体メモリセルの列に共通に接続されている。ビット線は、第2方向に並ぶ強誘電体メモリセルの列に共通に接続されている。ワード線は、第１および第2方向に対して斜めに配線されている。第１方向に並ぶ強誘電体メモリセルは、互いに異なるワード線に接続されている。第２方向に並ぶ強誘電体メモリセルは、互いに異なるワード線に接続されている。
【発明の効果】
【０００８】
読み出し動作において、強誘電体メモリセルに保持されている論理値を、強誘電体トランジスタのソース／ドレインの一方および他方に接続されるビット線およびプレート線間に流れる電流の値に応じて判定できる。これにより、読み出し動作時に、強誘電体トランジスタのゲートを構成する強誘電体膜に電圧が印加されることを避けることができる。さらに、ワード線を第１および第2方向に対して斜めに配線し、第１方向に並ぶ強誘電体メモリセルを互いに異なるワード線に接続し、第２方向に並ぶ強誘電体メモリセルを互いに異なるワード線に接続することで、読み出し動作時に、簡易な制御でアクセスされない強誘電体メモリセルの強誘電体膜に電圧が印加されることを防止できる。この結果、全ての強誘電体メモリセルの強誘電体膜の分極状態が読み出し動作の影響により変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。二重の四角印は、外部端子である。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００１０】
図1は、一実施形態を示している。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリＦＭとして形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯機器のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、コントロール回路ＣＴＲＬ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、ワード線ドライバＷＤ、ドライブ線ドライバＤＤ、プレート線ドライバＰＤ、電圧生成回路ＶＧＥＮ１、ビット線ドライバＢＤ１、メモリコアＣＯＲＥおよびデータ入出力バッファＢＵＦを有している。
【００１１】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号ＲＤＡを生成し、生成した信号をワード線ドライバＷＤ、ドライブ線ドライバＤＤおよびプレート線ドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号ＣＤＡを生成し、生成した信号をビット線ドライバＢＤ１およびコラムスイッチＣＳＷ等に出力する。
【００１２】
コントロール回路ＣＴＲＬは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコントロール信号をコントロール端子を介して入力し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。コントロール信号は、強誘電体メモリＦＭに読み出し動作または書き込み動作を実行させるためのアクセス要求である。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受け、ワード線ドライバＷＤ、ドライブ線ドライバＤＤ、プレート線ドライバＰＤ、ビット線ドライバＢＤ１、データ入出力バッファＢＵＦ、コラムスイッチＣＳＷおよびセンスアンプＳＡ等を動作させる複数の制御信号ＣＮＴを順次に生成し、出力する。制御信号ＣＮＴは、これ等回路の動作タイミングを決めるタイミング信号である。
【００１３】
ワード線ドライバＷＤは、書き込み動作または読み出し動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、ロウデコーダＲＤＥＣからのロウデコード信号ＲＤＡおよびコラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡにより選択されるワード線ＷＬに、所定の期間高レベルに変化する正の選択パルスを出力する。ここで、ワード線ＷＬの選択にコラムデコード信号ＣＤＡが必要な理由は、図３に示すように、ワード線ＷＬが階段状に配線されるためである。
【００１４】
ドライブ線ドライバＤＤは、論理０の書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、ロウデコーダＲＤＥＣからのロウデコード信号ＲＤＡにより選択されるドライブ線ＤＬに、所定の期間高レベルに変化する正の書き込みパルスを出力する。
【００１５】
プレート線ドライバＰＤは、論理０の書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、ロウデコーダＲＤＥＣからのロウデコード信号ＲＤＡにより選択されるプレート線ＰＬに、所定の期間高レベルに変化する正のプレートパルスを出力する。
【００１６】
ビット線ドライバＢＤ１は、論理１の書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して、コラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡにより選択されるビット線ＢＬに、所定の期間高レベルに変化する書き込みパルスを出力する。すなわち、ビット線ドライバＢＤ１は、データを書き込むビット線ＢＬを選択するためのコラムスイッチの機能を有している。なお、データを書き込むビット線ＢＬを選択するためのコラムスイッチを、ビット線ドライバＢＤ１とメモリセルアレイＡＲＹの間に配置してもよい。
【００１７】
ビット線ドライバＢＤ１のプリチャージ回路ＰＲＥは、読み出し動作時に、ビット線ＢＬを所定の電圧Ｖ１にプリチャージする。電圧Ｖ１は、図示しない電圧生成回路により生成される。なお、プリチャージ回路ＰＲＥは、ビット線ドライバＢＤ１の外に配置されてもよい。
【００１８】
ワード線ドライバＷＤ、ドライブ線ドライバＤＤ、プレート線ドライバＰＤおよびビット線ドライバＢＤ１は、メモリセルＭＣに書き込む論理値を、データ入出力バッファＢＵＦおよび書き込みデータバスＷＤＢを介して受ける。電圧生成回路ＶＧＥＮ１は、リファレンス電圧ＶＲＥＦ（例えば、０．２５Ｖ）を生成する。
【００１９】
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、コラムスイッチＣＳＷおよびセンスアンプＳＡ（読み出し回路）を有している。メモリセルアレイＡＲＹは、データ端子Ｉ／Ｏで受けるデータをそれぞれ記憶する複数の強誘電体メモリセルＭＣを有している。メモリセルアレイＡＲＹの詳細は、図３および図４に示す。
【００２０】
コラムスイッチＣＳＷは、読み出し動作時にタイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、コラムデコーダＣＤＥＣからのコラムデコード信号ＣＤＡに応じて、メモリセルＭＣに接続された複数のビット線ＢＬのいずれかを、センスアンプＳＡに接続する。また、コラムスイッチＣＳＷは、非選択のビット線ＢＬを接地電圧ＧＮＤに固定する。
【００２１】
センスアンプＳＡは、読み出し動作時にタイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、コラムスイッチＣＳＷにより選択されたビット線ＢＬの電圧とリファレンス電圧ＶＲＥＦの差を増幅し、増幅した信号を読み出しデータとして読み出しデータバスＲＤＢに出力する。読み出しデータバスＲＤＢは、データ端子Ｉ／Ｏに対応する。センスアンプＳＡは、コラムスイッチＣＳＷを介してメモリセルアレイＡＲＹに接続されるためビット線ＢＬで共有できる。これにより、センスアンプＳＡの数を少なくでき、強誘電体メモリＦＭのチップサイズを小さくできる。なお、センスアンプＳＡは、コラムスイッチＣＳＷとメモリセルアレイＡＲＹの間に配置されてもよい。
【００２２】
データ入出力バッファＢＵＦは、書き込みデータをデータ端子Ｉ／Ｏを介して受信し、受信したデータを書き込みデータバスＷＤＢに出力する。また、データ入出力バッファＢＵＦは、後述するメモリセルＭＣからの読み出しデータを読み出しデータバスＲＤＢを介して受信し、受信したデータをデータ端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１ビットで構成されている。なお、データ端子Ｉ／Ｏを複数ビットで構成する場合（例えば、１６ビット）、各データ端子Ｉ／Ｏに対応するメモリコアＣＯＲＥおよびビット線ドライバＢＤ１が設けられる。
【００２３】
図２は、図１に示した強誘電体メモリセルＭＣの例を示している。メモリセルＭＣは、回路図に示すように、強誘電体トランジスタＦＴＲおよび選択トランジスタＳＴＲを有している。強誘電体トランジスタＦＴＲは、ゲートに強誘電体膜ＦＦを有している。強誘電体トランジスタＦＴＲでは、ソース／ドレインの一方がプレート線ＰＬに接続され、ソース／ドレインの他方が接続ノードＣＮを介して選択トランジスタＳＴＲに接続されている。強誘電体トランジスタＦＴＲのバックゲートであるｎ形ウエル領域ＮＷは、接続ノードＣＮに接続されている。強誘電体トランジスタＦＴＲのゲートに付けた丸印は、強誘電体トランジスタＦＴＲがｐＭＯＳトランジスタとして動作することを示す。平面図にＸ印を付けた正方形は、例えば、プラグコンタクトである。平面図の破線は、拡散層（ｎ形拡散層ｎ＋またはｐ形拡散層ｐ＋）を示す。
【００２４】
選択トランジスタＳＴＲは、図のＡ−Ａ’断面に示すように、ｎ形（ｎ＋）のソースおよびドレインを有するｎＭＯＳトランジスタである。選択トランジスタＳＴＲのゲート絶縁膜ＩＦは、例えば、二酸化シリコン（ＳｉＯ２）等の通常の熱酸化膜で形成されているが、酸化ハフニウム等の他の材料で形成されてもよい。選択トランジスタＳＴＲでは、ゲートがワード線ＷＬに接続され、ソース／ドレインの一方がビット線ＢＬに接続され、ソース／ドレインの他方が接続ノードＣＮ（プラグコンタクトおよび金属配線Ｍ１）を介して強誘電体トランジスタＦＴＲのソース／ドレインの他方（ｐ形拡散層ｐ＋）と強誘電体トランジスタＦＴＲのｎ形ウエル領域ＮＷ（ｎ形拡散層ｎ＋）に接続されている。
【００２５】
なお、選択トランジスタＳＴＲのソース／ドレインの他方は、拡散層表面のシリサイドや、ローカルインターコネクト（ＴｉＮ）等を用いて、プラグコンタクトを介することなく強誘電体トランジスタＦＴＲのｐ形拡散層ｐ＋とウエル領域ＮＷ（ｎ形拡散層ｎ＋）に直接接続されてもよい。選択トランジスタＳＴＲのバックゲート（ウエル領域）は、例えば、ｐ形シリコン基板ＰＳＵＢ（ｐ−）である。なお、強誘電体メモリセルＭＣは、ＳＯＩ基板を用いて作製されてもよい。
【００２６】
平面図に示すように、ビット線ＢＬは、図の縦方向（第１方向）に配線されている。例えば、ビット線ＢＬは、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ白金（Ｐｔ）を用いて形成されている。図のＢ−Ｂ’断面に示すように、ビット線ＢＬは、プラグコンタクトおよび金属配線Ｍ１を介して選択トランジスタＳＴＲのｎ形拡散層ｎ＋に接続されている。ワード線ＷＬ、ドライブ線ＤＬおよびプレート線ＰＬは、図の横方向（第２方向）に配線されている。例えば、ワード線ＷＬは、ポリシリコン等のゲート材料を用いて形成され、ドライブ線ＤＬおよびプレート線ＰＬは、アルミニウムや銅等の金属材料（金属配線Ｍ１）を用いて形成されている。
【００２７】
図のＡ−Ａ’断面に示すように、強誘電体トランジスタＦＴＲのゲートは、例えば、酸化ハフニウム（ＨｆＯ２）で構成されたゲート絶縁膜ＧＩＦと、ＳＢＴ（タンタル酸ビスマス・ストロンチウム；ＳｒＢｉ２Ｔａ２Ｏ９）で構成された強誘電体膜ＦＦと、白金（Ｐｔ）で構成されたゲート電極ＧＥとを、ウエル領域ＮＷ上に積層することにより形成されている。強誘電体トランジスタＦＴＲは、ｐ形（ｐ＋）のソースおよびドレインを有しており、ｐＭＯＳトランジスタと同様に動作する。但し、強誘電体トランジスタＦＴＲは、強誘電体膜ＦＦの残留分極値に応じて、デプレッション形のｐＭＯＳトランジスタまたはエンハンスメント形のｐＭＯＳトランジスタとして動作する。
【００２８】
シリコン基板ＰＳＵＢおよびウエル領域ＮＷの表面には、強誘電体トランジスタＦＴＲおよび選択トランジスタＳＴＲが形成される領域を除いて、ＬＯＣＯＳやＳＴＩ等の素子分離膜ＩＲが形成されている。
【００２９】
図３は、図１に示したメモリセルアレイＡＲＹの要部の回路を示している。メモリセルアレイＡＲＹは、マトリックス状に配置された複数の強誘電体メモリセルＭＣを有している。太い破線枠で示した強誘電体メモリセルＭＣは、後述する図６から図８でアクセスされるメモリセルＭＣを示している。各強誘電体メモリセルＭＣの回路および素子構造は、図２と同じである。
【００３０】
図の横方向（第２方向）に並ぶメモリセルＭＣの列は、共通のドライブ線ＤＬ（ＤＬ１、ＤＬ２など）および共通のプレート線ＰＬ（ＰＬ１、ＰＬ２など）に接続されている。図の縦方向（第１方向）に並ぶメモリセルＭＣの列は、共通のビット線ＢＬ（ＢＬ１、ＢＬ２など）に接続されている。ワード線ＷＬ（ＷＬ１、ＷＬ２）などは、図の左下から右上に向けて階段状に配線されている。例えば、ドライブ線ＤＬ１に接続されたメモリセルＭＣは、左から順にワード線ＷＬ１、ＷＬ２、ＷＬ３、...に接続されている。ドライブ線ＤＬ２に接続されたメモリセルＭＣは、左から順にワード線ＷＬ２、ＷＬ３、ＷＬ４、...に接続されている。このように、第１方向に並ぶ強誘電体メモリセルＭＣは、互いに異なるワード線ＷＬに接続され、かつ第２方向に並ぶ強誘電体メモリセルＭＣは、互いに異なるワード線ＷＬに接続されている。
【００３１】
図の横方向に並ぶメモリセルＭＣに接続されるワード線ＷＬが異なるため、図１に示したように、ワード線ドライバＷＤは、ロウデコード信号ＲＤＡだけでなく、コラムデコード信号ＣＤＡを用いてワード線ＷＬを選択する必要がある。このために、ワード線ドライバＷＤは、選択するワード線ＷＬを決めるためのアドレス演算部（図示せず）を有している。アドレス演算部は、ロウデコード信号ＲＤＡとコラムデコード信号ＣＤＡとを演算し、アクセスされるメモリセルＭＣ毎に、選択するワード線ＷＬを決定する。なお、アドレス演算部は、ロウデコーダＲＤＥＣとワード線ドライバＷＤの間に配置されてもよい。
【００３２】
図４は、図３に示したメモリセルアレイＡＲＹのレイアウトを示している。メモリセルアレイＡＲＹは、図２に示したメモリセルＭＣを繰り返し配置することにより形成されている。ここで、強誘電体トランジスタＦＴＲのバックゲートであるウエル領域ＮＷは、メモリセルＭＣ毎に設けられている。
【００３３】
図５は、図２に示した強誘電体メモリセルＭＣのアクセス動作の例を示している。論理１の書き込み動作（ＷＲ”１”）では、ドライブ線ドライバＤＤは、ドライブ線ＤＬを低レベルに保持する（図５（ａ））。ワード線ドライバＷＤは、所定の期間高レベル（例えば、電源電圧ＶＤＤ；３Ｖ）に変化する正の書き込み選択パルスをワード線ＷＬに供給する（図５（ｂ））。ワード線ＷＬが高レベルに設定されている間に、ビット線ドライバＢＤ１は、所定の期間高レベル（例えば、電源電圧ＶＤＤ；３Ｖ）に変化する正の書き込みパルスをビット線ＢＬに供給する（図５（ｃ））。ビット線ＢＬの高レベルは、接続ノードＣＮおよび拡散層ｐ＋を介してウエル領域ＮＷに伝わる（図５（ｄ））。すなわち、ウエル領域ＮＷは、ビット線ＢＬの高レベル期間に高レベルに設定される。
【００３４】
この状態で、強誘電体トランジスタＦＴＲのゲート電極ＧＥおよびウエル領域ＮＷに低電圧Ｌおよび高電圧Ｈがそれぞれ印加される。強誘電体膜ＦＦのウエル領域ＮＷ側の表面は、負（−）に帯電するため、ウエル領域ＮＷの表面のチャネル領域に正孔が集まり、図中に破線で示すようにｐ形反転層が形成される。強誘電体膜ＦＦの残留分極状態は、ビット線ＢＬが低レベルに戻された後も維持される。なお、強誘電体膜ＦＦに示した矢印Ｅは、ウエル領域ＮＷとゲート電極ＧＥに掛かる電界の方向（分極状態）を示しており、強誘電体膜ＦＦの分極方向は”＋”から”−”へ向かい、矢印Ｅと逆向きである。
【００３５】
このように、強誘電体トランジスタＦＴＲのゲート電極ＧＥに低電圧が印加され、ビット線ＢＬを介してウエル領域ＮＷに高電圧が印加されたとき、書き込み動作後に、強誘電体膜ＦＦの残留分極値は、論理１を保持する状態に設定される。このとき、強誘電体膜ＦＦの分極によりｐ形反転層が形成されるため、強誘電体トランジスタＦＴＲは、デプレッション形のｐＭＯＳトランジスタとして動作する。残留分極値は、メモリセルＭＣに供給される電圧を遮断したときも残るため、メモリセルＭＣは、不揮発性メモリセルとして動作する。
【００３６】
次に、論理０の書き込み動作（ＷＲ”０”）では、ドライブ線ドライバＤＤは、所定の期間高レベルに変化する正の書き込みパルスをドライブ線ＤＬに供給する（図５（ｅ））。プレート線ドライバＰＤは、ドライブ線ＤＬの立ち上がりエッジに同期して正のプレートパルス（例えば、電源電圧ＶＤＤ；３Ｖ）をプレート線ＰＬに出力する（図５（ｆ））。プレートパルスの立ち上がりエッジは、ドライブ線ＤＬの立ち上がりエッジと同じタイミングである。プレート線ＰＬの高レベルは、接続ノードＣＮおよび拡散層ｐ＋を介してウエル領域ＮＷに伝わる（図５（ｇ））。これにより、ドライブ線ＤＬが高レベルに変化するときに、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦ（強誘電体キャパシタ）の両端に掛かる電圧を０Ｖに設定できる。この結果、書き込み動作の開始時に強誘電体膜ＦＦの残留分極値が変化することを防止できる。特に、書き込みアクセスされるメモリセルＭＣと同じドライブ線ＤＬに接続されたメモリセルＭＣの強誘電体膜ＦＦの残留分極値が変化することを防止でき、保持されている論理が失われることを防止できる。
【００３７】
ウエル領域ＮＷの高レベルは、プレート線ＰＬが低レベルに変化した後も保持される（図５（ｈ））。次に、ワード線ドライバＷＤは、所定の期間高レベルに変化する正の書き込み選択パルスをワード線ＷＬに供給する（図５（ｉ））。ビット線ＢＬが低レベルのため、ウエル領域ＮＷの電荷は拡散層ｎ＋を介してビット線ＢＬに抜け、ウエル領域ＮＷは低レベルに変化する（図５（ｊ））。これにより、強誘電体トランジスタＦＴＲのゲート電極ＧＥおよびウエル領域ＮＷに高電圧Ｈおよび低電圧Ｌがそれぞれ印加される。強誘電体膜ＦＦのウエル領域ＮＷ側の表面は、正（＋）に帯電するため、ウエル領域ＮＷの表面のチャネル領域から正孔が逃げて、ｐ形反転層は形成されない。強誘電体膜ＦＦの分極状態は、ドライブ線ＤＬおよびワード線ＷＬが低レベルに戻された後も維持される。
【００３８】
このように、強誘電体トランジスタＦＴＲのゲート電極ＧＥに高電圧が印加され、ウエル領域ＮＷに低電圧が印加されたとき、書き込み動作後に、強誘電体膜ＦＦの残留分極値は、論理０を保持する状態に設定される。このとき、強誘電体膜ＦＦの分極によりｐ形反転層が形成されないため、強誘電体トランジスタＦＴＲは、エンハンスメント形のｐＭＯＳトランジスタとして動作する。残留分極値は、メモリセルＭＣに供給される電圧を遮断したときも残るため、メモリセルＭＣは、不揮発性メモリセルとして動作する。
【００３９】
次に、読み出し動作（ＲＤ）では、ドライブ線ＤＬおよびプレート線ＰＬは低レベルに設定される（図５（ｋ、ｌ））。次に、ビット線ドライバＢＤ１内のプリチャージ回路ＰＲＥは、ビット線ＢＬをプリチャージするために、プリチャージ制御信号ＰＲＥ１を一時的に高レベルに設定する（図５（ｍ））。プリチャージ制御信号ＰＥＲ１の高レベル期間に、ビット線ＢＬは、図示しない定電圧線Ｖ１に接続されてプリチャージされる（図５（ｎ））。ビット線ＢＬのプリチャージ電圧Ｖ１は、例えば０．５Ｖである。
【００４０】
プリチャージ制御信号ＰＲＥ１が低レベルに変化した後、ワード線ドライバＷＤは、所定の期間高レベルに変化する正の読み出し選択パルスをワード線ＷＬに供給する（図５（ｏ））。高レベルのワード線ＷＬにより選択トランジスタＳＴＲはオンする。このため、ビット線ＢＬの高レベルは、接続ノードＣＮから拡散層ｎ＋を介してウエル領域ＮＷに伝達され、ウエル領域ＮＷの電圧はＶ１まで上昇する。プレート線ＰＬは接地電圧ＧＮＤであるが、プレート線ＰＬが接続された拡散層領域Ｐ＋とウエル領域ＮＷ（ｎ−領域）との間は、ＰＮ接合の逆バイアスとなるため、ＰＮ接合を介した電流は流れない。このとき、ドライブ線ＤＬは０Ｖであるため、強誘電体膜ＦＦの両電極間に０．５Ｖが印加される。しかし、この程度の電圧の印加では、強誘電体膜ＦＦの残留分極値はほとんど変化しない。このため、読み出し動作が繰り返し行われても、読み出しマージンは低下しない。
【００４１】
メモリセルＭＣに論理１が書き込まれているとき、強誘電体トランジスタＦＴＲはデプレッション形であるため、ビット線ＢＬからプレート線ＰＬに電流が流れる。強誘電体トランジスタＦＴＲに論理０が書き込まれているとき、強誘電体トランジスタＦＴＲはエンハンスメント形であるため、ビット線ＢＬからプレート線ＰＬに電流は流れない。このため、論理１の読み出し動作では、ビット線ＢＬの電圧は徐々に接地電圧ＧＮＤ（プレート線の電圧）に変化し、論理０の読み出し動作では、ビット線ＢＬの電圧はＶ１に保持される（図５（ｐ））。
【００４２】
センスアンプＳＡは、ビット線ＢＬの電圧とリファレンス電圧ＶＲＥＦ（０．２５Ｖ）との差を差動増幅し、メモリセルＭＣに保持されている論理値を読み出す。なお、ビット線ＢＬからプレート線ＰＬに流れる電流の差に応じて、強誘電体トランジスタＦＴＲに保持されている論理値を読み出してもよい。
【００４３】
図６は、論理１の書き込み動作時に各メモリセルＭＣに印加される電圧を示している。この例では、ドライブ線ＤＬ２とビット線ＢＬ２に接続された太枠で示したメモリセルＭＣに論理１が書き込まれる。このとき、ドライブ線ＤＬ２およびプレート線ＰＬ２に接続された図の横方向に並ぶメモリセルＭＣのうち、アクセスされないメモリセルＭＣの強誘電体膜ＦＦのウエル領域ＮＷの電圧は低レベルＬに保持される。このため、これ等メモリセルＭＣの強誘電体膜ＦＦの両端に掛かる電圧差は０Ｖである。したがって、論理１を書き込むメモリセルＭＣとともに共通のドライブ線ＤＬに接続に接続されたメモリセルＭＣにおいて、強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００４４】
ビット線ＢＬ２に接続された図の縦方向に並ぶメモリセルＭＣでは、ワード線ＷＬ２、ＷＬ４は低レベルＬに設定される。このため、ビット線ＢＬ２の高レベルは、これ等のアクセスされないメモリセルＭＣの強誘電体膜ＦＦに印加されず、ウエル領域ＮＷは低レベルＬに保持される。したがって、論理１を書き込むメモリセルＭＣとともに共通のビット線ＢＬ２に接続されたメモリセルＭＣにおいて、強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００４５】
ワード線ＷＬ３に接続された図の斜め方向に並ぶメモリセルＭＣでは、ビット線ＢＬ３、ＢＬ１が低レベルＬに設定され、ウエル領域ＮＷは低レベルに保持される。ドライブ線ＤＬ１、ＤＬ３は低レベルＬに設定される。したがって、論理１を書き込むメモリセルＭＣとともに共通のワード線ＷＬ３に接続に接続されたメモリセルＭＣにおいて、強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００４６】
上記以外のメモリセルＭＣの強誘電体膜ＦＦの両端に掛かる電圧差は０Ｖであるため、強誘電体膜ＦＦの残留分極値は変化しない。この結果、着目したメモリセルＭＣに論理１を書き込むときに、他のメモリセルＭＣの残留分極値が変化することを防止できる。
【００４７】
図７は、論理０の書き込み動作時に各メモリセルＭＣに印加される電圧を示している。この例では、図６と同様に、ドライブ線ＤＬ２とビット線ＢＬ２に接続された太枠で示したメモリセルＭＣに論理０が書き込まれる。このとき、ドライブ線ＤＬ２およびプレート線ＰＬ２に接続された図の横方向に並ぶメモリセルＭＣのウエル領域ＮＷは、プレート線ＰＬ２の高レベルへの変化に伴い高レベルに変化する。しかし、ドライブ線ＤＬ２とプレート線ＰＬは、同時に高レベルに変化するため、強誘電体膜ＦＦの両端に掛かる電圧差は０Ｖである。
【００４８】
論理０が書き込まれるメモリセルＭＣとともに共通のドライブ線ＤＬ２に接続されたアクセスされないメモリセルＭＣに接続されたワード線ＷＬ（ＷＬ２、ＷＬ４など）は、ワード線ドライバＷＤにより、ドライブ線ＤＬ２の立ち下がりエッジに同期して一時的に高レベルに変化する。ビット線ＢＬ１、ＢＬ３等は、低レベルＬに設定されているため、ワード線ＷＬの立ち上がりエッジに同期してウエル領域ＮＷの電圧は、低レベルに変化する。このため、ドライブ線ＤＬ２に接続されたアクセスされないメモリセルＭＣのドライブ線ＤＬとウエル領域ＮＷの電圧を常に等しくでき、強誘電体膜ＦＦの両端に掛かる電圧差を常に０Ｖにできる。したがって、論理０が書き込まれるメモリセルＭＣとともに共通のドライブ線ＤＬ２に接続されたメモリセルＭＣにおいて、強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００４９】
ワード線ＷＬのみが一時的に高レベルに変化するメモリセルＭＣでは、ドライブ線ＤＬとウエル領域ＮＷは、常に低レベルに設定されるため、強誘電体膜ＦＦの残留分極値は変化しない。全ての電極で低レベルＬを受ける図の左上と右下のメモリセルＭＣにおいても、ドライブ線ＤＬとウエル領域ＮＷは、常に低レベルに設定されるため、強誘電体膜ＦＦの残留分極値は変化しない。この結果、着目したメモリセルＭＣに論理０を書き込むときに、他のメモリセルＭＣの残留分極値が変化することを防止できる。
【００５０】
図８は、読み出し動作時に各メモリセルＭＣに印加される電圧を示している。ビット線ＢＬ２に接続された図の縦方向に並ぶメモリセルＭＣでは、読み出し動作時にビット線ＢＬ２がプリチャージされる。しかし、アクセスされないメモリセルＭＣに接続されたワード線ＷＬ２、ＷＬ４は、低レベルＬに保持されるため、ビット線ＢＬ２のプリチャージに応じて電圧が変化するウエル領域ＮＷは、アクセスされるメモリセルＭＣだけである。アクセスされるメモリセルＭＣでは、ビット線ＢＬ２の電圧の変化とともに、ウエル領域ＮＷの電圧が変化する。しかし、強誘電体膜ＦＦの両電極間に掛かる電圧は低いため（例えば、０．５Ｖ）、強誘電体膜ＦＦの残留分極値が変化することを防止できる。
【００５１】
ワード線ＷＬ３に接続された図の斜め方向に並ぶメモリセルＭＣでは、ビット線ＢＬ３、ＢＬ１が低レベルＬに設定され、ウエル領域ＮＷは低レベルに保持される。ドライブ線ＤＬ１、ＤＬ３は低レベルＬに設定される。したがって、データを読み出すメモリセルＭＣとともに共通のワード線ＷＬ３に接続に接続されたアクセスされないメモリセルＭＣにおいて、強誘電体膜ＦＦの残留分極値が変化することを防止できる。全ての電極で低レベルＬを受ける図の左上と右下のメモリセルＭＣにおいても、ドライブ線ＤＬとウエル領域ＮＷは、常に低レベルに設定されるため、強誘電体膜ＦＦの残留分極値は変化しない。この結果、着目したメモリセルＭＣからデータを読み出すときに、他のメモリセルＭＣの残留分極値が変化することを防止できる。
【００５２】
図９から図１２は、図２に示した強誘電体メモリセルＭＣの製造方法を示している。この製造方法は、一般的なＣＭＯＳ製造プロセスが使用される。まず、図９（Ａ）に示すように、ｐ形シリコン基板ＰＳＵＢ上にｎ形ウエル領域ＮＷが選択的に形成され、この後、素子分離膜ＩＲが選択的に形成される。次に、図９（Ｂ）に示すように、シリコン基板ＰＳＵＢ上に二酸化シリコン（ＳｉＯ２）等の酸化膜ＩＦ（ゲート絶縁膜）が形成され、酸化膜ＩＦ上にポリシリコン膜ＰＳが形成される。なお、素子分離膜ＩＲの表面は、ＣＭＰ法などにより平坦にされてもよい。次に、選択トランジスタＳＴＲのゲートを形成する領域にレジストＲＥＳが形成される。
【００５３】
次に、図１０（Ａ）に示すように、ｎ形拡散層を形成するためにレジストＲＥＳが選択的に形成され、リン（Ｐ）あるいは砒素（Ａｓ）等の不純物が、基板ＰＳＵＢ上およびウエル領域ＮＷ上に導入される。これにより、ｎ形拡散層ｎ＋が形成され、選択トランジスタＳＴＲが形成される。次に、図１０（Ｂ）に示すように、ｐ形拡散層を形成するためにレジストＲＥＳが選択的に形成され、ボロン（Ｂ）等の不純物が、ウエル領域ＮＷ上に導入される。これにより、ｐ形拡散層ｐ＋が形成され、強誘電体トランジスタＦＴＲのソースおよびドレインが形成される。
【００５４】
次に、図１１（Ａ）に示すように、ゲート絶縁膜ＧＩＦ（酸化ハフニウム）、強誘電体膜ＦＦ（ＳＢＴ）およびゲート電極を構成する白金膜ＧＥ（白金）がシリコン基板ＰＳＵＢ上に順次形成される。次に、強誘電体トランジスタＦＴＲのゲートと、ビット線ＢＬを形成する領域にレジストＲＥＳが形成される。次に、図１１（Ｂ）に示すように、ゲート絶縁膜ＧＩＦをストッパとして白金膜ＧＥおよび強誘電体膜ＦＦが選択的にエッチングされ、図１１（Ａ）のレジストＲＥＳが除去され、強誘電体トランジスタＦＴＲのゲートとビット線ＢＬが形成される。すなわち、強誘電体トランジスタＦＴＲが形成される。
【００５５】
次に、図１２（Ａ）に示すように、二酸化シリコン（ＳｉＯ２）等により層間絶縁膜ＩＩＦ１が形成される。層間絶縁膜ＩＩＦ１は、ＣＭＰ法などにより平坦にされる。この後、層間絶縁膜ＩＩＦ１にコンタクトホールが形成され、コンタクトホール内にタングステン（Ｗ）等によりプラグＰＬＧが形成される。
【００５６】
次に、図１２（Ｂ）に示すように、層間絶縁膜ＩＩＦ１上にアルミニウム等の金属膜Ｍｌが形成され、金属膜Ｍｌにより配線を形成する領域にレジストＲＥＳが形成される。そして、金属膜Ｍｌが選択的にエッチングされ、図１２（Ｂ）のレジストＲＥＳが除去され、図２に示したメモリセルＭＣが完成する。
【００５７】
以上、この実施形態では、読み出し動作時に、強誘電体トランジスタＦＴＲの強誘電体膜ＦＦの両極間に残留分極値を変化させる電圧が印加されることを防止でき、強誘電体膜ＦＦの分極状態が読み出し動作の影響で変化することを防止できる。特に、読み出し動作時に、アクセスされない強誘電体メモリセルＭＣの強誘電体膜ＦＦに電圧が印加されることを防止できる。
【００５８】
特に、本実施形態では、ワード線ＷＬをプレート線ＰＬおよびビット線ＢＬに対して斜めに配線し、共通のプレート線ＰＬおよび共通のドライブ線ＤＬに接続された強誘電体メモリセルＭＣを互いに異なるワード線ＷＬに接続し、共通のビット線ＢＬに接続された強誘電体メモリセルＭＣを互いに異なるワード線ＷＬに接続する。これにより、読み出し動作時に、簡易な制御でアクセスされない強誘電体メモリセルＭＣの強誘電体膜に電圧が印加されることを防止できる。具体的には、従来と同様のタイミング生成回路ＴＧＥＮやワードドライバＷＤ、プレートドライバＰＬ等を用いて、アクセスされない強誘電体メモリセルＭＣの強誘電体膜に電圧が印加されることを防止できる。この結果、強誘電体メモリセルＭＣに保持されたデータの読み出しマージンが低下することを防止できる。
【００５９】
また、ビット線ＢＬを、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料を用いて形成することにより、金属配線Ｍ１を１層にすることができる。これにより、メモリセルＭＣの製造工程が簡素になり、製造コストを削減できる。また、メモリセルＭＣの良品率である歩留を向上できる。
【００６０】
図１３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６１】
この実施形態の強誘電体メモリＦＭは、図１に示した電圧生成回路ＶＧＥＮ１の代わりに、電圧生成回路ＶＧＥＮ２を有している。また、メモリコアＣＯＲＥは、メモリセルアレイＡＲＹとコラムスイッチＣＳＷの間に配置されたプリセンスアンプＰＳＡ１を有している。その他の構成は、図１から図４と同じである。
【００６２】
電圧生成回路ＶＧＥＮ２は、リファレンス電圧ＶＲＥＦ（例えば、１．２５Ｖ）を生成する。プリセンスアンプＰＳＡ１（読み出し回路）は、コラムスイッチＣＳＷを介して複数のビット線ＢＬのいずれかに接続され、選択されたビット線ＢＬの電圧に応じて出力ノードＳＦに読み出し電圧を生成する。読み出し電圧ＳＦは、センスアンプＳＡに供給される。センスアンプＳＡは、読み出し電圧ＳＦとリファレンス電圧ＶＲＥＦの差を増幅し、増幅した信号を読み出しデータとして読み出しデータバスＲＤＢに出力する。
【００６３】
プリセンスアンプＰＳＡ１は、コラムスイッチＣＳＷを介してメモリセルアレイＡＲＹに接続されるため、複数のビット線ＢＬで共有できる。これにより、プリセンスアンプＰＳＡ１とセンスアンプＳＡの数を少なくでき、強誘電体メモリＦＭのチップサイズを小さくできる。なお、プリセンスアンプＰＳＡ１は、メモリセルアレイＡＲＹとコラムスイッチＣＳＷの間に配置されてもよい。この場合、さらに、センスアンプＳＡは、メモリセルアレイＡＲＹ１とコラムスイッチＣＳＷの間に配置されてもよい。
【００６４】
図１４は、図１３に示したプリセンスアンプＰＳＡ１の例を示している。プリセンスアンプＰＳＡ１は、ビット線ＢＬを出力ノードＳＦに接続するｎＭＯＳトランジスタＮ０１、出力ノードＳＦを電源線Ｖ２０（例えば２Ｖ）に接続するｎＭＯＳトランジスタＮ０２、および出力ノードＳＦと接地線ＧＮＤの間に接続されたキャパシタＣ０を有している。図１５の読み出し動作ＲＤにおいて、出力ノードＳＦの電圧変化を大きくするために、キャパシタＣ０の容量値は、ビット線ＢＬの容量値より少なく設計されている。このために、キャパシタＣ０は、強誘電体材料に比べて相対的に容量値が少ないゲート酸化膜で構成されている。なお、キャパシタＣ０は、強誘電体トランジスタＦＴＲのゲートと同じ強誘電体材料等により構成されてもよい。
【００６５】
トランジスタＮ０１のゲートに接続される電圧線Ｖ１０は、読み出し動作時に、例えば１．０Ｖに設定される。電圧線Ｖ１０、Ｖ２０に供給される定電圧（１．０Ｖおよび２．０Ｖ）は、図示しない電圧生成回路により生成される。トランジスタＮ０２は、ゲートで受けるプリセット信号ＰＳＥＴが高レベルのときにオンする。プリセット信号ＰＳＥＴは、読み出し動作の最初に一時的に高レベルに設定される。プリセット信号ＰＳＥＴは、タイミング生成回路ＴＧＥＮにより生成される。プリセンスアンプＰＳＡ１の動作は、図１５に示す。
【００６６】
図１５は、図１４に示した強誘電体メモリセルＭＣおよびプリセンスアンプＰＳＡ１のアクセス動作の例を示している。書き込み動作ＷＲ”１”、ＷＲ”０”は、図５と同じである。
【００６７】
読み出し動作（ＲＤ）では、ドライブ線ＤＬおよびプレート線ＰＬは低レベルに設定される（図１５（ａ、ｂ））。次に、ビット線ドライバＢＤ１内のプリチャージ回路ＰＲＥは、ビット線ＢＬをプリチャージするために、プリチャージ制御信号ＰＲＥ１を一時的に高レベルに設定する（図１５（ｃ））。プリチャージ制御信号ＰＥＲ１の高レベル期間に、ビット線ＢＬは、図示しない定電圧線Ｖ１に接続されてプリチャージされる（図１５（ｄ））。ビット線ＢＬのプリチャージ電圧Ｖ１は、例えば０．５Ｖである。この実施形態では、プリチャージ電圧Ｖ１は、トランジスタＮ０１の閾値電圧と同じ値に設定される。プリセット信号ＰＳＥＴは、プリチャージ制御信号ＰＲＥ１と同じタイミングで高レベルに設定される（図１５（ｅ））。これにより、キャパシタＣ０１が充電され、出力ノードＳＦが電圧Ｖ２０（例えば、２．０Ｖ）まで上昇する（図１５（ｆ））。
【００６８】
プリチャージ制御信号ＰＲＥ１およびプリセット信号ＰＳＥＴが低レベルに戻された後、ワード線ドライバＷＤは、所定の期間高レベルに変化する正の読み出し選択パルスをワード線ＷＬに供給する（図１５（ｇ））。ワード線ＷＬの高レベルの変化により、ウエル領域ＮＷの電圧は、ビット線ＢＬの電圧に等しくなる（図１５（ｈ））。メモリセルＭＣに論理１が書き込まれているとき、強誘電体トランジスタＦＴＲはデプレッション形であるため、ビット線ＢＬを介して出力ノードＳＦからプレート線ＰＬに電流が流れる。トランジスタＮ０１のゲートソース間電圧（Ｖ１０−ＢＬの電圧）は０．５Ｖであり、トランジスタＮ０１の閾値電圧に等しい。強誘電体トランジスタＦＴＲを介してビット線ＢＬからプレート線ＰＬに電流が流れ、ビット線ＢＬの電圧が０．５Ｖよりわずかでも下がると、トランジスタＮ０１はオンし、出力ノードＳＦからビット線ＢＬに電流が流れる。これにより、出力ノードＳＦの電圧は、徐々に下がるが（図１５（ｉ））、ビット線ＢＬの電圧は、出力ノードＳＦの電圧が０．５Ｖに下がるまで０．５Ｖに維持される（図１５（ｊ））。この後、出力ノードＳＦの電圧は、ビット線ＢＬの電圧とともに低下する（図１５（ｋ））。ワード線ＷＬの高レベル期間が十分に長いとき、出力ノードＳＦおよびビット線ＢＬの電圧は、ほぼ接地電圧ＧＮＤまで下がる。
【００６９】
強誘電体トランジスタＦＴＲに論理０が書き込まれているとき、強誘電体トランジスタＦＴＲはエンハンスメント形であるため、出力ノードＳＦからプレート線ＰＬに電流は流れない。このため、論理０の読み出し動作では、出力ノードＳＦの電圧およびビット線ＢＬの電圧は下がらない。センスアンプＳＡは、プリセンスアンプＰＳＡ１の出力ノードＳＦの電圧とリファレンス電圧ＶＲＥＦとの差を差動増幅し、メモリセルＭＣに保持されている論理値を読み出す（図１５（ｌ））。実用的な読み出しサイクル時間では、出力ノードＳＦの電圧は、ワード線ＷＬの高レベル中に接地電圧ＧＮＤまで下がらない。出力ノードＳＦの電圧低下速度は、接地電圧ＧＮＤに近づくほど低くなる。リファレンス電圧ＶＲＥＦは、接地電圧ＧＮＤまで下がらないことを考慮し、例えば、電圧Ｖ２０と接地電圧ＧＮＤの中間値（１．０Ｖ）より高い１．２５Ｖに設定される。
【００７０】
図１６は、図１３に示した強誘電体メモリＦＭの読み出し動作時に各メモリセルＭＣに印加される電圧を示している。書き込み動作時に各メモリセルＭＣに印加される電圧は、図６および図７と同じである。図１６は、ビット線ＢＬ２の電圧波形およびアクセスされるメモリセルＭＣのウエル領域ＮＷの電圧波形が異なることを除き、図８と同じである。
【００７１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡ１を用いることで、センスアンプＳＡで差動増幅する電圧差を大きくでき、読み出しマージンをさらに向上できる。
【００７２】
図１７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７３】
この実施形態の強誘電体メモリＦＭは、図１に示したビット線ドライバＢＤ１の代わりにビット線ドライバＢＤ２を有しており、電圧生成回路ＶＧＥＮ１を持たない。また、メモリコアＣＯＲＥが図１と相違し、ワード線ドライバＷＤは、ワード線ＷＬおよびリファレンスワード線ＲＷＬに接続されている。その他の構成は、図１から図４と同じである。
【００７４】
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、コラムスイッチＣＳＷ、プリセンスアンプＰＳＡ２、リファレンスプリセンスアンプＲＰＳＡおよびセンスアンプＳＡを有している。メモリセルアレイＡＲＹは、図１に示したメモリセルＭＣに加えて、図の縦方向に並ぶ複数のリファレンスメモリセルＲＭＣを有している。リファレンスメモリセルＲＭＣは、共通のリファレンスビット線ＲＢＬに接続されている。リファレンスメモリセルＲＭＣは、強誘電体トランジスタＦＴＲのサイズが異なることを除き、メモリセルＭＣと同じである。
【００７５】
例えば、リファレンスメモリセルＲＭＣの数は、各ビット線ＢＬに接続されるメモリセルＭＣの数と同じである。図の横方向に並ぶメモリセルＭＣ、ＲＭＣの列は、共通のドライブ線ＤＬおよび共通のプレート線ＰＬに接続されている。ワード線ドライバＷＤは、リファレンスメモリセルＲＭＣにそれぞれ接続された複数のリファレンスワード線ＲＷＬを駆動する回路を有する。そして、ワード線ドライバＷＤは、読み出し動作時に、読み出しアクセスするメモリセルＭＣを含むメモリセル列のリファレンスメモリセルＲＭＣに接続されたリファレンスワード線ＲＷＬを、ワード線ＷＬとともに駆動する。
【００７６】
プリセンスアンプＰＳＡ２は、コラムスイッチＣＳＷを介して選択するビット線ＢＬに接続される。リファレンスプリセンスアンプＲＰＳＡは、リファレンスビット線ＲＢＬに接続されている。プリセンスアンプＰＳＡ２の出力ＳＦは、センスアンプＳＡに接続されている。リファレンスプリセンスアンプＲＰＳＡの出力ＲＳＦ（リファレンス電圧）は、センスアンプＳＡに接続されている。プリセンスアンプＰＳＡ２は、読み出し動作時に、強誘電体トランジスタＦＴＲに保持されているデータの論理値を判定するために、ビット線ＢＬから強誘電体トランジスタＦＴＲを介してプレート線ＰＬに流れ込む電流を検出し、電圧へ変換して出力する電流電圧変換回路（読み出し回路）として動作する。また、プリセンスアンプＰＳＡ２の入力（コラムスイッチＣＳＷを介して選択されたビット線ＢＬに接続される）は、接地電圧ＧＮＤに固定されて、電流を検出する。コラムスイッチＣＳＷは、プリセンスアンプＰＳＡ２に接続されることを除き、図１３と同じである。
【００７７】
センスアンプＳＡは、読み出し動作時にタイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、プリセンスアンプＰＳＡ２の出力ノードＳＦとリファレンスプリセンスアンプＲＰＳＡのリファレンス出力ノードＲＳＦとの電圧差を増幅し、増幅した信号を読み出しデータとして読み出しデータバスＲＤＢに出力する。
【００７８】
プリセンスアンプＰＳＡ２およびセンスアンプＳＡは、コラムスイッチＣＳＷを介してメモリセルアレイＡＲＹに接続されるため、複数のビット線ＢＬで共有できる。これにより、プリセンスアンプＰＳＡ２とセンスアンプＳＡの数を少なくでき、強誘電体メモリＦＭのチップサイズを小さくできる。なお、プリセンスアンプＰＳＡ２は、メモリセルアレイＡＲＹとコラムスイッチＣＳＷの間に配置されてもよい。この場合、さらに、センスアンプＳＡは、メモリセルアレイＡＲＹ２とコラムスイッチＣＳＷの間に配置されてもよい。
【００７９】
図１８は、図１７に示したプリセンスアンプＰＳＡ２の例を示している。プリセンスアンプＰＳＡ２は、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、閾値電圧生成回路１６、電荷蓄積回路１８およびレベルシフタＬＳＦＴを有している。ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬに接続されたｎＭＯＳトランジスタＮ３で構成されている。電荷転送回路１２は、ゲートが閾値電圧生成回路１６の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが読み出しノードＶＭＩＮＳに接続されたｐＭＯＳトランジスタＰ３で構成されている。
【００８０】
閾値電圧生成回路１６は、制御信号ＶＧＥＮの論理レベルを反転して制御信号ＶＧＥＮＸを生成するインバータＩ１、インバータＩ１の出力と電荷転送回路１２のゲート（ノードＶＴＨ）との間に配置されたキャパシタＣ１、ノードＶＴＨに接続されたクランプ回路１６ａを有している。クランプ回路１６ａは、ソースが接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタＰ４で構成されている。
【００８１】
電荷蓄積回路１８は、制御信号ＭＧＥＮの論理レベルを反転して制御信号ＭＧＥＮＸを生成するインバータＩ２と、インバータＩ２の出力とノードＶＭＩＮＳとの間に配置されたキャパシタＣ２を有している。電荷蓄積回路１８は、読み出し動作時にメモリセルＭＣからビット線ＢＬに読み出される電荷（電流）を蓄積するとともに、蓄積される電荷に応じた読み出し電圧ＶＭＩＮＳを生成する。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳに生成される負電圧を正電圧に変換し、出力ノードＳＦに電圧出力する。
【００８２】
この例では、キャパシタＣ１、Ｃ２は、強誘電体トランジスタＦＴＲのゲートと同じ強誘電体材料で構成されているが、ゲート酸化膜等により構成されてもよい。トランジスタＰ３、Ｐ４のバックゲートは、接地線に接続され、各トランジスタＰ３、Ｐ４のドレイン（ＶＭＩＮＳまたはＶＴＨ）とバックゲートとの間にＰＮ接合が形成される。このため、ノードＶＭＩＮＳおよびＶＴＨは、ＰＮ接合の順方向電圧（約０．８Ｖ）より上昇することはない。
【００８３】
なお、図１７に示したリファレンスプリセンスアンプＲＰＳＡは、ビット線ＢＬおよび出力ノードＳＦの代わりに、リファレンスビット線ＲＢＬおよびリファレンス出力ノードＲＳＦに接続されることを除き、プリセンスアンプＰＳＡ２と同じ回路構成である。また、本実施形態に適用するプリセンスアンプは、ビット線ＢＬに流れる電流を検出でき、入力電圧を接地電圧ＧＮＤに設定するタイプであれば、図１８のプリセンスアンプＰＳＡ２でなくてもよい。
【００８４】
図１９は、図１８に示した強誘電体メモリセルＭＣおよびプリセンスアンプＰＳＡ２のアクセス動作の例を示している。書き込み動作ＷＲ”１”、ＷＲ”０”は、図５と同じである。
【００８５】
読み出し動作（ＲＤ）では、ドライブ線ＤＬは低レベルに設定される（図１９（ａ））。ビット線ＢＬは、ワード線ＷＬが高レベルに変化する前に、ビット線ドライバＢＤ２により接地電圧ＧＮＤにプリセットされる（図１９（ｂ））。ワード線ドライバＷＤは、所定の期間高レベルに変化する正の読み出し選択パルスをワード線ＷＬに供給する（図１９（ｃ））。プレート線ドライバＰＤは、所定の期間高レベルに変化する正のプレートパルス（例えば、高レベルが０．５Ｖ）をプレート線ＰＬに供給する（図１９（ｄ））。プレート線ＰＬが高レベルに設定されるタイミングは、ワード線ＷＬの高レベルに設定されるタイミングとほぼ同じである。ここで、プレートパルスの高レベル電圧は、強誘電体トランジスタＦＴＲのｐｎジャンクションの順方向降下電圧（例えば、シリコンでは０．６Ｖから０．７Ｖ）より低く設定される。このため、プレート線ＰＬが高レベルに設定されても、ウエル領域ＮＷは、接地電圧ＧＮＤに維持される。
【００８６】
メモリセルＭＣに論理１が書き込まれているとき、強誘電体トランジスタＦＴＲはデプレッション形であるため、プレート線ＰＬからビット線ＢＬに電流が流れる。ビット線ＢＬの電圧がわずかでも上昇するとｐＭＯＳトランジスタＰ３がオンし、ビット線ＢＬ上の電荷がノードＶＭＩＮＳに転送される。このため、ビット線ＢＬの電圧は、ほぼ０Ｖに保持される。転送された電荷はキャパシタＣ２に蓄積され、ノードＶＭＩＮＳの電圧は上昇する。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳの電圧（負電圧）を正電圧に変換し、出力ノードＳＦに出力する。そして、出力ノードＳＦは、例えば、電圧Ｖ２まで上昇する（図１９（ｅ））。
【００８７】
一方、強誘電体トランジスタＦＴＲに論理０が書き込まれているとき、強誘電体トランジスタＦＴＲはエンハンスメント形であるため、プレート線ＰＬからビット線ＢＬに電流は流れない。このため、論理０の読み出し動作では、出力ノードＳＦの電圧は初期電圧Ｖ０（例えば０Ｖ）に保持される（図１９（ｆ））。
【００８８】
リファレンスメモリセルＲＭＣには、論理１が常に書き込まれており、強誘電体トランジスタＦＴＲは、デプレッションタイプである。リファレンスメモリセルＲＭＣの強誘電体トランジスタＦＴＲのゲート幅は、例えば、メモリセルＭＣの強誘電体トランジスタＦＴＲのゲート幅の２分の１に設計されている。これにより、リファレンスメモリセルＲＭＣの強誘電体トランジスタＦＴＲのソースドレイン間に流れる電流値は、論理１を保持するメモリセルＭＣの強誘電体トランジスタＦＴＲのソースドレイン間に流れる電流値より小さく、論理０を保持するメモリセルＭＣの強誘電体トランジスタＦＴＲのソースドレイン間に流れる電流値より大きくなる。
【００８９】
リファレンスプリセンスアンプＲＰＳＡは、リファレンスビット線ＲＢＬに流れる電流値に応じてリファレンス出力ノードＲＳＦにリファレンス読み出し電圧を生成する。リファレンス出力ノードＲＳＦの電圧は、論理１を保持しているメモリセルＭＣの読み出し動作により生成される出力ノードＳＦの電圧Ｖ２より低く、論理０を保持しているメモリセルＭＣの読み出し動作により生成される出力ノードＳＦの電圧Ｖ０より高い（図１９（ｇ））。センスアンプＳＡは、出力ノードＳＦ、ＲＳＦの電圧差を差動増幅することで、メモリセルＭＣに保持されている論理値を生成する。
【００９０】
図２０は、図１７に示した強誘電体メモリＦＭの読み出し動作時に各メモリセルＭＣに印加される電圧を示している。書き込み動作時に各メモリセルＭＣに印加される電圧は、図６および図７と同じである。図２０は、アクセスされるメモリセルＭＣに接続されたビット線ＢＬ２が接地電圧ＧＮＤに維持されること、およびアクセスされるメモリセルＭＣに接続されたプレート線ＰＬ２に正の読み出しパルス印加されることを除き、図８と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９１】
なお、上述した実施形態では、強誘電体メモリセルＭＣを、１つの強誘電体トランジスタＦＴＲおよび１つの選択トランジスタＳＴＲにより形成する例について述べた。しかし、強誘電体メモリセルＭＣを、２つの強誘電体トランジスタＦＴＲおよび２つの選択トランジスタＳＴＲにより形成してもよい。この場合、一方の強誘電体トランジスタＦＴＲと、他方の強誘電体トランジスタＦＴＲには、相補のデータが書き込まれる。メモリセルＭＣには相補の書き込みビット線と、相補の読み出しビット線が接続される。このとき、リファレンスメモリセルＲＭＣは不要になる。センスアンプＳＡは、相補の読み出しビット線を介してメモリセルＭＣに接続された一対のプリセンスアンプＰＳＡ１（またはＰＳＡ２）の出力電圧ＳＦを差動増幅して、メモリセルＭＣに保持されている論理を読み出す。
【００９２】
上述した実施形態では、ビット線ＢＬを、強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料（Ｐｔ）を用いて形成し、ドライブ線ＤＬおよびプレート線ＰＬをアルミニウム等の金属材料を用いて形成する例について述べた。しかし、ビット線ＢＬを、アルミニウム等の金属材料を用いて形成し、ドライブ線ＤＬおよびプレート線ＰＬを強誘電体トランジスタＦＴＲのゲート電極ＧＥと同じ材料（Ｐｔ）を用いて形成してもよい。さらに、ビット線ＢＬを、第１金属配線層Ｍ１を用いて形成し、ドライブ線ＤＬおよびプレート線ＰＬを第１金属配線層Ｍ１の上方に設けられる第２金属配線層Ｍ２を用いて形成してもよい。
【００９３】
上述した図１１では、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥをシリコン基板ＰＳＵＢ上に順次形成した後、レジストＲＥＳを形成し、ゲート電極ＧＥおよび強誘電体膜ＦＦを選択的にエッチングする例について述べた。しかし、例えば、図２１（Ａ）に示すように、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥを形成しない領域に選択的にレジストＲＥＳを形成し、図２１（Ｂ）に示すように、ゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥを、シリコン基板ＰＳＵＢ上およびレジストＲＥＳ上に順次形成し、この後、レジストＲＥＳを、このレジストＲＥＳ上のゲート絶縁膜ＧＩＦ、強誘電体膜ＦＦおよびゲート電極ＧＥとともに除去してもよい（リフトオフ）。
【００９４】
上述した図１２では、シリコン基板ＰＳＵＢ上に形成された層間絶縁膜ＩＩＦ１を、ＣＭＰ法などにより平坦化し、層間絶縁膜ＩＩＦ１中にコンタクトホールを形成し、コンタクトホール内にプラグＰＬＧを形成し、さらに金属膜Ｍ１により配線を形成する例について述べた。しかし、例えば、図２２（Ａ）に示すように、シリコン基板ＰＳＵＢ上に図１２（Ａ）より薄い層間絶縁膜ＩＩＦ１を形成した後、コンタクトホールＣＨを形成し、図２２（Ｂ）に示すように、金属膜Ｍ１をスパッタリング等により形成し、金属膜Ｍ１をレジストＲＥＳを用いて選択的に除去することで、図２３に示すように、金属膜Ｍ１による配線を形成してもよい。この場合、ＣＭＰ工程およびプラグの形成工程がないため、製造工程を簡略化でき、製造コストを削減できる。図２３は、金属配線Ｍ１の形状が異なることを除き、図２に示したメモリセルＭＣと同じである。
【００９５】
上述した図１５では、読み出し動作ＲＤにおいて、ビット線ＢＬを０．５Ｖにプリチャージする例について述べた。しかし、図２４に示すように、ビット線ＢＬを接地電圧ＧＮＤに設定した後、フローティング状態にし（図２４（ａ））、出力ノードＳＦから流れる電流に応じてビット線ＢＬの電圧を上昇させてもよい。この例では、メモリセルＭＣに論理１が書き込まれているとき、コラムスイッチＣＳＷのオン（ＯＮ）とともに、ビット線ＢＬから強誘電体トランジスタＦＴＲを介してプレート線ＰＬに電流が流れるため、ビット線ＢＬの電圧は、接地電圧ＧＮＤに維持される（図２４（ｂ））。出力ノードＳＦからビット線ＢＬに流れる電流により、出力ノードの電圧は低下する（図２４（ｃ））。
【００９６】
メモリセルＭＣに論理０が書き込まれているとき、ビット線ＢＬから強誘電体トランジスタＦＴＲを介してプレート線ＰＬに電流は流れない。このため、出力ノードＳＦからビット線ＢＬに流れる電流により、ビット線ＢＬの電圧は徐々に上昇し（図２４（ｄ））、出力ノードＳＦの電圧はわずかに低下する（図２４（ｅ））。そして、センスアンプＳＡは、プリセンスアンプＰＳＡ１の出力ノードＳＦの電圧とリファレンス電圧ＶＲＥＦとの差を差動増幅し、メモリセルＭＣに保持されている論理値を読み出す（図２４（ｆ））。
【００９７】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００９８】
【図１】一実施形態を示している。
【図２】図１に示した強誘電体メモリセルの例を示している。
【図３】図１に示したメモリセルアレイの要部の回路を示している。
【図４】図３に示したメモリセルアレイのレイアウトを示している。
【図５】図２に示した強誘電体メモリセルのアクセス動作の例を示している。
【図６】論理１の書き込み動作時に各メモリセルに印加される電圧を示している。
【図７】論理０の書き込み動作時に各メモリセルに印加される電圧を示している。
【図８】読み出し動作時に各メモリセルに印加される電圧を示している。
【図９】図２に示した強誘電体メモリセルの製造方法を示している。
【図１０】図２に示した強誘電体メモリセルの製造方法を示している。
【図１１】図２に示した強誘電体メモリセルの製造方法を示している。
【図１２】図２に示した強誘電体メモリセルの製造方法を示している。
【図１３】別の実施形態を示している。
【図１４】図１３に示したプリセンスアンプの例を示している。
【図１５】図１４に示した強誘電体メモリセルおよびプリセンスアンプのアクセス動作の例を示している。
【図１６】図１３に示した強誘電体メモリの読み出し動作時に各メモリセルに印加される電圧を示している。
【図１７】別の実施形態を示している。
【図１８】図１７に示したプリセンスアンプの例を示している。
【図１９】図１８に示した強誘電体メモリセルのアクセス動作の例を示している。
【図２０】図１７に示した強誘電体メモリの読み出し動作時に各メモリセルに印加される電圧を示している。
【図２１】図２に示した強誘電体メモリセルの別の製造方法を示している。
【図２２】図２に示した強誘電体メモリセルの別の方法を示している。
【図２３】図２に示した強誘電体メモリセルの別の方法を示している。
【図２４】図１４に示した強誘電体メモリセルおよびプリセンスアンプのアクセス動作の別の例を示している。
【符号の説明】
【００９９】
ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＤ１、ＢＤ２‥ビット線ドライバ；ＢＬ‥ビット線；ＢＵＦ‥データ入出力バッファ；ＣＤＥＣ‥コラムデコーダ；ＣＴＲＬ‥コントロール回路；ＣＯＲＥ‥メモリコア；ＣＳＷ‥コラムスイッチ；ＦＴＲ‥強誘電体トランジスタ；ＤＬ‥ドライブ線；ＦＦ‥強誘電体膜；ＧＥ‥ゲート電極；ＧＩＦ‥ゲート絶縁膜；ＩＦ‥ゲート絶縁膜；ＩＩＦ１‥層間絶縁膜；ＩＲ‥素子分離膜；Ｍｌ‥金属膜；ＭＣ‥強誘電体メモリセル；ＮＷ‥ｎ形ウエル領域；ＰＤ‥プレート線ドライバ；ＰＬ‥プレート線；ＰＬＧ‥プラグ；ＰＳ‥ポリシリコン膜；ＰＳＡ１、ＰＳＡ２‥プリセンスアンプ；ＰＳＵＢ‥ｐ形シリコン基板；ＲＤＥＣ‥ロウデコーダ；ＲＢＬ‥リファレンスビット線；ＲＭＣ‥リファレンスメモリセル；ＲＰＳＡ‥リファレンスプリセンスアンプ；ＳＡ‥センスアンプ；ＳＴＲ‥選択トランジスタ；ＴＧＥＮ‥タイミング生成回路；ＶＧＥＮ１、ＶＧＥＮ２‥電圧生成回路；ＷＤ‥ワード線ドライバ；ＷＬ‥ワード線；ＷＲＤ‥書き込みドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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