(57)【要約】【課題】メモリのユニットセルの面積を増大させることなく相変化部に大電流を供給することが可能な半導体装置を提供する。【解決手段】駆動用のＭＯＳトランジスタＭＴのソース・ドレインをバイポーラトランジスタＢＴのベースに接続し、バイポーラトランジスタＢＴのエミッタに可変抵抗として表される相変化メモリ部ＰＣＭの一方端を接続し、他方端をビット線ＢＬに接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に配設されたＭＯＳトランジスタと、
ベースが前記ＭＯＳトランジスタのソース・ドレイン層に接続されたバイポーラトランジスタと、
結晶状態および非晶質状態に相変化可能な相変化部を有するメモリ部と、を備え、
前記相変化部は、前記バイポーラトランジスタのエミッタに接続される、半導体装置。
【請求項２】
前記バイポーラトランジスタは、
前記ベースが、前記ＭＯＳトランジスタの前記ソース・ドレイン層と共通化され、前記エミッタは、前記ソース・ドレイン層の表面内に選択的に設けられた、前記ソース・ドレイン層とは反対導電型の不純物層で構成され、コレクタが前記ＭＯＳトランジスタのウエル層と共通化され、
前記メモリ部は、
前記半導体基板上に配設された層間絶縁膜上に配設され、前記相変化部は、前記層間絶縁膜を貫通して前記不純物層に接する導通手段に接するように前記層間絶縁膜上に配設される、請求項１記載の半導体装置。
【請求項３】
前記導通手段は、前記層間絶縁膜を貫通して前記不純物層に達するコンタクトホール内に充填された導電性のプラグを有して構成される、請求項２記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタ、前記バイポーラトランジスタおよび前記メモリ部で１つのユニットセルを構成し、
前記１つのユニットセル内に、前記ＭＯＳトランジスタ、前記バイポーラトランジスタおよび前記メモリ部をそれぞれ１つずつ備える、請求項１記載の半導体装置。
【請求項５】
前記ＭＯＳトランジスタ、前記バイポーラトランジスタおよび前記メモリ部で１つのユニットセルを構成し、
前記１つのユニットセル内に、前記バイポーラトランジスタおよび前記メモリ部を、それぞれ同数ずつ複数備える、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、相変化メモリを搭載した半導体装置に関する。
【背景技術】
【０００２】
相変化メモリは、カルコゲナイド半導体膜等の相変化膜を記憶素子として有する、抵抗変化型のメモリである。相変化膜は、電流パルスに基づく熱印加に応じて、高抵抗の非晶質（amorphous）状態と低抵抗の結晶質（crystalline）状態との安定的な２相を可逆的に採りうる。よって、相変化メモリでは、相の状態により二値情報の記憶が可能である。
【０００３】
相変化メモリ用の駆動デバイスとしてはＭＯＳトランジスタ、あるいはバイポーラトランジスタが用いられる。一般に大電流が必要な場合にはバイポーラトランジスタを用いるが、バイポーラトランジスタを形成するためには複雑なプロセス工程の追加が必要になり、また、ＭＯＳトランジスタを使用する場合とは回路構成が異なるという問題がある。
【０００４】
一方、駆動デバイスにＭＯＳトランジスタを用いる場合は、通常のＣＭＯＳプロセスを利用して形成でき、動作制御も容易であるが、大電流を流すにはトランジスタサイズを大きくする必要があった。
【０００５】
非特許文献１には、駆動デバイスにＭＯＳトランジスタを用いた相変化メモリの一例が示されている。
【０００６】
一般的に相変化メモリの書き込み動作において、リセット時には大電流（電流値は相変化材料やプロセスにより異なる）が必要であり、リセット動作に必要な電流を供給できるようにＭＯＳトランジスタのトランジスタサイズを設定する。
【０００７】
【非特許文献１】Y.Matsui et al.,「Ta2O5 Interfacial Layer between GST and W Plug enabling Low Power Operation of Phase Change Memories」 IEEE 2006, pp.769-772
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上説明したように、相変化メモリの書き込み動作において、リセット時には大電流が必要となるため、駆動デバイスにＭＯＳトランジスタを用いる場合には、トランジスタサイズを大きくする必要があり、メモリのユニットセルの面積が大きくなるという問題があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたものであり、メモリのユニットセルの面積を増大させることなく相変化部に大電流を供給することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る１の実施の形態においては、相変化メモリの駆動用ＭＯＳトランジスタのソース・ドレインをバイポーラトランジスタのベースに接続し、バイポーラトランジスタのエミッタにメモリ部を接続することで、駆動用ＭＯＳトランジスタの主電流をバイポーラトランジスタで増幅して相変化動作のリセット時に必要な電流を確保する構成となっている。
【発明の効果】
【００１１】
上記実施の形態によれば、駆動用ＭＯＳトランジスタの主電流をバイポーラトランジスタで増幅してメモリ部の相変化動作のリセット時に必要な電流を確保するので、駆動用ＭＯＳトランジスタのトランジスタサイズを小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体装置の実施の形態について、図１〜図１０を用いて説明する。
【００１３】
＜Ａ．装置構成＞
まず、図１および図２を用いて相変化メモリ１００の構成について説明する。図１には相変化メモリ１００の等価回路図を示し、図２には相変化メモリ１００の断面構成を示す。
【００１４】
図１に示すように、相変化メモリ１００では、駆動用のＭＯＳトランジスタＭＴ（ＮチャネルＭＯＳトランジスタ）のソース・ドレインをＰＮＰ型のバイポーラトランジスタＢＴのベースに接続し、バイポーラトランジスタＢＴのエミッタに可変抵抗として表されるメモリ部ＰＣＭの一方端を接続することで、ＭＯＳトランジスタＭＴの主電流をバイポーラトランジスタＢＴで増幅して相変化動作のリセット時に必要な電流を確保する構成となっている。なお、メモリ部ＰＣＭの他方端はビット線ＢＬに接続され、バイポーラトランジスタＢＴのコレクタおよびＭＯＳトランジスタＭＴの一方のソース・ドレインは共通電位ＧＮＤに接続され、ＭＯＳトランジスタのゲートはワード線ＷＬに接続されている。
【００１５】
図２に示すように、相変化メモリ１００においては、分離絶縁膜ＰＴによって規定されるシリコン基板１（半導体基板）の活性領域上にメモリ駆動用のＭＯＳトランジスタＭＴが配設され、ＭＯＳトランジスタＭＴを含めてシリコン基板１上を覆うように配設された層間絶縁膜９上に平板状の相変化メモリ部ＰＣＭが配設されている。
【００１６】
相変化メモリ部ＰＣＭは、層間絶縁膜９に接する相変化部２１と、その上部を覆う上部電極２２とを有し、相変化部２１の下主面は、層間絶縁膜９を厚み方向に貫通してＭＯＳトランジスタＭＴの一方のソース・ドレインエクステンション層５の表面内に形成されたバイポーラトランジスタＢＴのエミッタ層３３に到達するコンタクトプラグＣＰ１に接続されている。
【００１７】
ＭＯＳトランジスタＭＴは、半導体基板１の上層部に形成されたウエル層２上に選択的に配設されたゲート絶縁膜３と、ゲート絶縁膜３上に配設されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール絶縁膜６と、ゲート電極４のゲート長方向の両側面外方のシリコン基板１の表面内に選択的に配設されたソース・ドレインエクステンション層５とを備えている。なお、エミッタ層３３が形成されたソース・ドレインエクステンション層５とは反対側のソース・ドレインエクステンション層５には、より深い位置まで拡散したソース・ドレイン層７が重畳するように配設されている。ここで、ソース・ドレインエクステンション層５は、ソース・ドレイン層７よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能する。
【００１８】
バイポーラトランジスタＢＴは、Ｐ型のエミッタ層３３が形成されたＮ型のソース・ドレインエクステンション層５をベース層とし、Ｐ型のウエル層２をコレクタ層とするＰＮＰ型のトランジスタであり、そのベース層とＭＯＳトランジスタＭＴのソース・ドレインエクステンション層５とが共通になっている。
【００１９】
なお、ソース・ドレイン層７上およびゲート電極４上には、例えばコバルトシリサイド（ＣｏＳｉ）等でシリサイド層８が形成されており、ソース・ドレイン層７上のシリサイド層８は、層間絶縁膜９を厚み方向に貫通するコンタクトプラグＣＰ１１に接続されている。
【００２０】
コンタクトプラグＣＰ１およびＣＰ１１は、金属の多層構造をなし、最外層にバリアメタル層１０を有し、中央にはタングステン（Ｗ）層１１が配設されている。バリアメタル層１０は、例えば、チタン（Ｔｉ）層上に窒化チタン（ＴｉＮ）層が配設された構成、あるいはＴｉＮ層だけの構成を採る。
【００２１】
相変化部２１は、カルコゲナイド化合物系の相変化材料であるＧＳＴ膜などで構成されている。ＧＳＴ膜はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）で構成され、これらの組成比によって結晶化温度や融点が異なるが、Ｇｅ2Ｓｂ2Ｔｅ5であれば、結晶化温度は１６０℃、融点は６００℃となる。ここでは、一例としてＧｅ2Ｓｂ2Ｔｅ5を用いるが、カルコゲナイド化合物であれば使用可能であり、さらに、カルコゲナイド化合物に酸素、窒素、亜鉛、炭化物等を添加したものを使用しても良い。
【００２２】
そして、相変化メモリ部ＰＣＭ上を含めて層間絶縁膜９上を被覆するようにシリコン窒化膜（ＳｉＮ）等のエッチングストッパ膜２３が配設され、当該エッチングストッパ膜２３上を覆うように、層間絶縁膜１６が配設されている。
【００２３】
また、層間絶縁膜１６およびエッチングストッパ膜２３を厚み方向に貫通して、コンタクトプラグＣＰ１１に到達するようにコンタクトプラグＣＰ２１が配設され、また、層間絶縁膜１６およびエッチングストッパ膜２３を厚み方向に貫通して、相変化メモリ部ＰＣＭの上部電極２２に到達するようにコンタクトプラグＣＰ２が配設されている。
【００２４】
コンタクトプラグＣＰ２１およびＣＰ２は、金属の多層構造をなし、最外層にバリアメタル層１４を有し、中央にはタングステン層１５が配設されている。バリアメタル層１４は、例えば、Ｔｉ層上にＴｉＮ層が配設された構成、あるいはＴｉＮ層だけの構成を採る。
【００２５】
そして、層間絶縁膜１６上には、コンタクトプラグＣＰ２１およびＣＰ２に接するように配線層１７が配設されている。なお、コンタクトプラグＣＰ２に接する配線層１７はビットラインに接続されることになる。
【００２６】
なお、上記においては、相変化部２１とバイポーラトランジスタＢＴのエミッタ層３３との導通手段としてコンタクトプラグＣＰ１を用いる構成を示した。このように、他の部分でも使用されるコンタクトプラグＣＰ１を使用することで、製造工程を簡略化することができる。
【００２７】
しかし、相変化部２１に流れる電流量をさらに増やしたい場合には、相変化部２１とバイポーラトランジスタＢＴのエミッタ層３３との接続を、コンタクトプラグＣＰ１よりも広い面積を有する専用の導通手段、例えば、層間絶縁膜９を貫通してソース・ドレインエクステンション層５に達する溝を設け、その内部を導体層で埋め込んだような構成を用いても良い。この場合、当該導通手段と相変化部２１との接触面積を増やすことができ、相変化部２１に与えられる電流量を増やすことができる。
【００２８】
また、上記においては、駆動用のＭＯＳトランジスタＭＴをＮチャネルＭＯＳトランジスタとし、バイポーラトランジスタＢＴをＰＮＰ型のバイポーラトランジスタとして説明したが、ＭＯＳトランジスタＭＴをＰチャネルＭＯＳトランジスタとし、バイポーラトランジスタＢＴをＮＰＮ型のバイポーラトランジスタとして構成しても良い。
【００２９】
＜Ｂ．製造方法＞
次に、製造工程を順に示す図３〜図９を用いて、相変化メモリ１００の製造方法について説明する。
【００３０】
まず、図３に示す工程において、シリコン基板１を準備し、その表面内に、例えばシリコン酸化膜で素子分離絶縁膜２を選択的に形成して活性領域を規定する。
【００３１】
次に、シリコン基板１の上層部にイオン注入等によりボロン（Ｂ）等のＰ型の不純物を導入してウエル領域２を形成する。なお、ウエル領域は、閾値調整用のイオン注入など、複数のイオン注入により形成される。
【００３２】
次に、図４に示す工程において、活性領域上に従来的な方法でシリコン酸化膜等によりゲート絶縁膜３を形成した後、ゲート絶縁膜３上に選択的にポリシリコン等でゲート電極５を形成する。そして、ゲート電極４をマスクとして、ゲート絶縁膜３を介してウエル領域２に、例えばヒ素（Ａｓ）を３ｋｅＶのエネルギーで、１×１０14／ｃｍ2のドーズ量となるように注入することで、選択的にソース・ドレインエクステンション層５を形成する。
【００３３】
次に、図５に示す工程において、ゲート電極４の側面を覆うようにシリコン酸化膜等でサイドウォール絶縁膜６を形成し、後に、バイポーラトランジスタＢＴの形成領域となる部分を覆うレジストマスクＲＭ１を形成する。その後、ゲート電極４およびサイドウォール絶縁膜６をマスクとしてウエル領域２に、例えばＡｓを５０ｋｅＶのエネルギーで、４×１０15／ｃｍ2のドーズ量となるように注入することで、選択的にソース・ドレイン層７を形成する。
【００３４】
レジストマスクＲＭ１を除去した後、図６に示す工程において、ソース・ドレイン層７上およびゲート電極４の接触抵抗を低減するために、ソース・ドレイン層７上およびゲート電極４上にＣｏＳｉあるいはニッケルシリサイド（ＮｉＳｉ）でシリサイド層８を形成する。この時、後に、バイポーラトランジスタＢＴの形成領域となる部分のソース・ドレインエクステンション層５上には厚さ１００ｎｍ程度のシリコン酸化膜やＮＳＧ（Non-doped Silicate Glass）等の絶縁膜３１を形成しておき、シリサイド層８が形成されないようにしておく。なお、シリサイド層８はプロセス世代によっては形成しない場合もある。
【００３５】
絶縁膜３１を除去した後、図７に示す工程において、シリコン基板１上全面に厚さ６００ｎｍ程度のシリコン酸化膜やＵＳＧ（Un-doped Silicate Glass）をＣＶＤ（Chemical Vapor Deposition）法で堆積して層間絶縁膜９を形成する。
【００３６】
その後、ソース・ドレインエクステンション層５およびソース・ドレイン層７上に設けられたシリサイド層８に達するように直径約０．１６μｍのコンタクトホールＣＨを形成し、後に、バイポーラトランジスタＢＴの形成領域となる部分の上方が開口部ＯＰとなったレジストマスクＲＭ２を形成する。そして、当該開口部ＯＰの上方から例えばＢを０．５ｋｅＶのエネルギーで、１×１０15／ｃｍ2のドーズ量となるように注入することで、コンタクトホールＣＨの底部に露出するソース・ドレインエクステンション層５の表面内にエミッタ層３３を選択的に形成する。
【００３７】
レジストマスクＲＭ２を除去した後、図８に示す工程において、コンタクトホールＣＨの内面に厚さ２０〜４０ｎｍのＴｉ／ＴｉＮなどで構成されるバリアメタル層１０をスパッタリング法により形成し、続いて厚さ１００〜３００ｎｍのタングステン層１１をＣＶＤ法により形成することで、コンタクトホールＣＨが、タングステン層１１およびバリアメタル層１０の金属で埋め込まれ、コンタクトプラグＣＰ１およびＣＰ１１が形成される。
【００３８】
その後、コンタクトプラグＣＰ１上を覆うように層間絶縁膜９上に、スパッタリング法により厚さ５０〜１００ｎｍのＧＳＴ膜などの相変化材料および厚さ５０〜１００ｎｍのタングステン膜を順に形成し、写真製版およびエッチング工程を経て相変化部２１上に上部電極２２が積層された相変化メモリ部ＰＣＭを形成する。なお、相変化メモリ部ＰＣＭの平面形状は円形あるいは矩形を採用する。
【００３９】
次に、図９に示す工程において、層間絶縁膜９上および相変化メモリ部ＰＣＭを被覆するように、ＣＶＤ法により厚さ約６０ｎｍのシリコン窒化膜（ＳｉＮ）を堆積して、エッチングストッパ膜２３を形成する。
【００４０】
その後、エッチングストッパ膜２３上全面に厚さ５００ｎｍ程度のシリコン酸化膜をＨＤＰ（High Density Plasma）−ＣＶＤ法により堆積して層間絶縁膜１６を形成する。
【００４１】
そして、層間絶縁膜１６およびエッチングストッパ膜２３を厚み方向に貫通して、コンタクトプラグＣＰ１１に到達するコンタクトホールおよび層間絶縁膜１６およびエッチングストッパ膜２３を厚み方向に貫通して、相変化メモリ部ＰＣＭの上部電極２２に到達するコンタクトホールを形成し、当該コンタクトホールの内面に厚さ２０〜４０ｎｍのバリアメタル層１４をスパッタリング法により形成し、続いて厚さ２０〜４０ｎｍのタングステン層１５をＣＶＤ法により形成することで、図２に示したコンタクトプラグＣＰ２およびＣＰ２１を形成する。
【００４２】
最後に、層間絶縁膜１６上に、コンタクトプラグＣＰ２１およびＣＰ２に接するように配線層１７をパターニングすることで、図２に示した相変化メモリ１００を得ることができる。
【００４３】
＜Ｃ．平面レイアウト＞
図１０には、図２に示した相変化メモリ１００の平面レイアウトの一例を示す。
図１０においては相変化メモリ１００の２つのユニットセルＵＳを示しており、当該２つのユニットセルＵＳは、それぞれのＭＯＳトランジスタＭＴのソース・ドレイン層７を共通に使用する構成となっており、図１０に示すＡ−Ａ線での矢視方向断面が図２に相当する。図１０に示すように、活性領域ＡＲ内にＭＯＳトランジスタＭＴが形成され、ＭＯＳトランジスタＭＴのゲート幅ＷによってユニットセルＵＳの大きさが決定される。
【００４４】
なお、ソース・ドレイン層７を共通に使用せず、各ユニットセルＵＳが独立した構成であっても良いことは言うまでもない。
【００４５】
＜Ｄ．効果＞
以上説明したように、実施の形態に係る相変化メモリ１００においては、駆動用のＭＯＳトランジスタＭＴの主電極をバイポーラトランジスタＢＴのベースに接続し、バイポーラトランジスタＢＴのエミッタに相変化メモリ部ＰＣＭを接続することで、ＭＯＳトランジスタＭＴの主電流をバイポーラトランジスタＢＴで増幅して相変化メモリ部ＰＣＭの相変化動作のリセット時に必要な電流を確保する構成を採用した。このため、ＭＯＳトランジスタＭＴのトランジスタサイズを小さくすることが可能となる。
【００４６】
また、バイポーラトランジスタＢＴは、ＭＯＳトランジスタＭＴのＮ型のソース・ドレインエクステンション層５の表面内にＰ型のエミッタ層３３を有し、当該エミッタ層３３が形成されたソース・ドレインエクステンション層５をベース層とし、Ｐ型のウエル層２をコレクタ層とするように構成し、エミッタ層３３と相変化メモリ部ＰＣＭの相変化部２１とがコンタクトプラグＣＰ１によって電気的に接続される構成を採っている。このため、ユニットセルの面積を大きくすることなく相変化部２１に大電流を供給することが可能となる。
【００４７】
＜Ｅ．変形例＞
図２および図１０を用いて説明した相変化メモリ１００の構成においては、１つのユニットセルには１つのＭＯＳトランジスタＭＴと、１つのバイポーラトランジスタＢＴを備えた構成を示した。この場合、１つのユニットセルの面積を小さくできるという効果があるが、１つのユニットセルに複数のバイポーラトランジスタＢＴを備えた構成を採用しても良い。
【００４８】
図１１および図１２のそれぞれには、１つのユニットセルに２つのバイポーラトランジスタＢＴを備えた相変化メモリ１００Ａの断面構成および平面レイアウトを示す。なお、図１１および図１２において、図２および図１０を用いて説明した相変化メモリ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４９】
図１１および図１２に示すように、相変化メモリ１００Ａにおいては、互いに独立して配置された２つの相変化メモリ部ＰＣＭの相変化部２１が、それぞれ層間絶縁膜９を厚み方向に貫通してソース・ドレインエクステンション層５の表面内に形成されたバイポーラトランジスタＢＴの２つのエミッタ層３３に電気的に接続されるように、２つのコンタクトプラグＣＰ１に接続されている。２つのエミッタ層３３が形成されるソース・ドレインエクステンション層５は、反対側のソース・ドレインエクステンション層５よりも面積的に広く形成されている。なお、図１２におけるＢ−Ｂ線での矢視方向断面が図１１に相当する断面である。
【００５０】
このような構成を採用することで、それぞれの相変化メモリ部ＰＣＭは、ＭＯＳトランジスタＭＴに与えられるワード線信号と、それぞれの相変化メモリ部ＰＣＭに与えられるビット線信号との組み合わせにより独立して記憶動作をすることができるので、面積効率良く相変化メモリ部ＰＣＭを配設することができる。
【００５１】
また、図１２に示されるように、相変化メモリ１００Ａにおいては、２つの相変化メモリ部ＰＣＭを有するユニットセルＵＳ１と、１つの相変化メモリ部ＰＣＭを有するユニットセルＵＳとを備えているが、２つの相変化メモリ部ＰＣＭを有するユニットセルＵＳ１だけを備えた構成であっても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る実施の形態の相変化メモリの構成を示す等価回路図である。
【図２】本発明に係る実施の形態の相変化メモリの構成を示す断面図である。
【図３】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図４】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図５】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図６】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図７】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図８】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図９】本発明に係る実施の形態の相変化メモリの製造工程を示す断面図である。
【図１０】本発明に係る実施の形態の相変化メモリの構成を示す平面図である。
【図１１】本発明に係る実施の形態の相変化メモリの変形例の構成を示す断面図である。
【図１２】本発明に係る実施の形態の相変化メモリの変形例の構成を示す平面図である。
【符号の説明】
【００５３】
１  シリコン基板、２  ウエル層、９  層間絶縁膜、２１  相変化部、３３  エミッタ層、ＣＰ１，ＣＰ２，ＣＰ１１，ＣＰ２１  コンタクトプラグ、ＭＴ  ＭＯＳトランジスタ、ＢＴ  バイポーラトランジスタ、ＰＣＭ  相変化メモリ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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