(57)【要約】【課題】高い平坦性の素子分離領域を得ることを課題とする。【解決手段】トレンチ領域形成用のマスクとしての第１絶縁膜を半導体基板の直上に形成する工程と、マスクを用いて半導体基板にトレンチ領域を形成する工程と、トレンチ領域を含む半導体基板及び第１絶縁膜の直上に第２絶縁膜を形成することで、トレンチ領域上の第２絶縁膜からなる凹部と、第１絶縁膜上の第２絶縁膜からなる凸部と得る工程と、凹部の底面まで凸部を構成する第２絶縁膜を除去する第１除去工程と、第１絶縁膜及び第２絶縁膜を所定の膜厚まで化学的機械研磨法により除去することで、凹部及び凸部より形成された段差を２０ｎｍ以下に低減する第２除去工程とを含み、第１絶縁膜及び第２絶縁膜が、同一の化学的機械研磨条件で研磨レートに差がない絶縁膜からなり、第２除去工程が、０．２〜０．６重量％の研磨粒子を含むスラリーを用いて行なわれることを特徴とする半導体装置の製造方法により上記課題を解決する。【選択図】図４
2009123890.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ領域形成用のマスクとしての第１絶縁膜を半導体基板の直上に形成する工程と、
前記マスクを用いて前記半導体基板にトレンチ領域を形成する工程と、
前記トレンチ領域を含む半導体基板及び前記第１絶縁膜の直上に第２絶縁膜を形成することで、前記トレンチ領域上の第２絶縁膜からなる凹部と、前記第１絶縁膜上の第２絶縁膜からなる凸部と得る工程と、
前記凹部の底面まで前記凸部を構成する第２絶縁膜を除去する第１除去工程と、
前記第１絶縁膜及び第２絶縁膜を所定の膜厚まで化学的機械研磨法により除去することで、前記凹部及び凸部より形成された段差を２０ｎｍ以下に低減する第２除去工程とを含み、
前記第２除去工程において、前記第１絶縁膜及び第２絶縁膜が、同一の化学的機械研磨条件で研磨レートに差がない絶縁膜からなり、
前記第２除去工程が、０．２〜０．６重量％の研磨粒子を含むスラリーを用いて行なわれることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１除去工程において、前記第２絶縁膜が、化学的機械研磨法により除去され、前記第１除去工程の研磨レートが５０ｎｍ／分未満であり、前記第２除去工程の研磨レートが５０〜５００ｎｍ／分である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜と第２絶縁膜とが同一組成からなる膜である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１つに記載の方法により形成された半導体装置であって、前記凹部及び凸部より形成された段差が２０ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
前記第１絶縁膜が熱酸化によるシリコン酸化膜であり、前記第２絶縁膜が高密度プラズマＣＶＤ法で形成されたシリコン酸化膜である請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１除去工程と第２除去工程とが、同一設備内で連続して行なわれる請求項１〜３及び５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、多数の素子間を電気的に分離するために利用されるシャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセスに適する半導体装置の製造方法、及びこの方法により得られた半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置には、トランジスタ、キャパシタ等の単位素子からなるセルが半導体装置の容量に応じて制限された面積内に、多数個（例えば、数千乃至数十億）集積されている。これらの単位素子は、それぞれ独立に動作させるために、互いに電気的に分離（又は隔離）されていることが必要である。
【０００３】
電気的に分離する方法としては、半導体基板上にリセスを形成し、次いでフィールド酸化膜を成長させるシリコン選択酸化（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法、半導体基板を垂直方向にエッチングしてトレンチを形成し、次いでトレンチを絶縁膜で埋め込むトレンチ分離（Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法が広く知られている。
【０００４】
これらの方法の内、ＬＯＣＯＳ法は、窒化膜をマスクにして半導体基板自体を熱酸化するため、工程が簡素で酸化膜による応力により生じる問題が少なく、得られる酸化膜の品質がよいという利点がある。
しかし、ＬＯＣＯＳ法は、素子分離領域の占める面積が大きいため、微細化に限界があるだけでなく、バーズビークが生じるという課題がある。
【０００５】
一方、トレンチ分離法は、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）やプラズマエッチングのようなドライエッチング技術を利用し、狭くて深いトレンチ領域を作り、その内部に絶縁膜を埋め込む方法である。この方法では、半導体基板に形成したトレンチ領域を絶縁膜で埋め込むので、バーズビークが生じることはない。
【０００６】
また、トレンチに埋め込まれる絶縁膜の表面は平坦化されるので、素子分離領域の占める面積は小さくなる。このように、トレンチ分離法は、活性領域（単位素子が形成される領域）をできるだけ大きく確保できるという利点がある。また、この方法により得られる素子分離領域は、ＬＯＣＯＳ法に比べて、接合リーク電流を低減できる。
【０００７】
トレンチ分離法は、例えば特開２００２−２５２２７９号公報（特許文献１）に示されている。
この公報により得られる半導体装置の概略断面図を図１に、製造方法の概略工程断面図を図２Ａ〜Ｈに示す。図１の半導体装置の製造方法を図２Ａ〜Ｈを用いて以下に説明する。
【０００８】
まず、半導体基板１を熱酸化させてパッド酸化膜２を形成する。次いで、パッド酸化膜２上に化学気相成長法により窒化膜（ストッパー膜）３を堆積させる（図２Ａ）。その次に、パッド酸化膜２と窒化膜３が形成された半導体基板１の全面に感光膜を塗布し、トレンチパターンが形成されたマスクを介して露光現像してトレンチ形成のための感光膜パターンを形成する。
【０００９】
次に、感光膜パターンに覆われていない窒化膜３とパッド酸化膜２とをエッチングにより除去した後（図２Ｂ）、窒化膜３とパッド酸化膜２とに覆われていない半導体基板１を一定深さにエッチングして素子分離領域にトレンチ領域４を形成する（図２Ｃ）。図２Ｃ中、参照番号５は活性領域を意味する。
続いて、感光膜パターンを除去し、半導体基板１を洗浄した後、トレンチ領域４の素子分離特性を強化するために、窒化膜３をマスクにして半導体基板１を熱酸化させトレンチ領域４の内壁に酸化膜を成長させる（図示せず）。
【００１０】
次いで、半導体基板１全面に化学気相成長法によりトレンチ充填物質としての絶縁膜６を堆積させてトレンチ領域４を完全に埋め込み、必要な場合にはアニールしてトレンチ領域４に埋め込まれた絶縁膜６を高密度化させる（図２Ｄ）。
その次に、化学的機械研磨（ＣＭＰ）法により絶縁膜６と窒化膜３の研磨レートの差を利用して、トレンチ領域４上の絶縁膜の上面が窒化膜３の上部と同一になるように、絶縁膜６を除去することで絶縁膜６を平坦化する（図２Ｅ）。更に、ウェットエッチング又はドライエッチングにより活性領域５上に残存する窒化膜３を除去することにより素子分離領域が完成する（図２Ｆ）。
【００１１】
その後、半導体基板１へ所望の条件で不純物注入を適宜行い、パッド酸化膜２を除去する（図２Ｇ）。次いで、ゲート絶縁膜７を形成し、既知のフォトリソグラフィー及びドライエッチングによりゲート電極８を形成することで、単位素子（ここでは、トランジスタ）を形成する（図１、図２Ｈ）。
前述のように、トレンチ分離法において、ＣＭＰ法は、単位素子の集積度が増加するにつれて必要とされるフォトマージンを確保し、かつ配線の長さを最小化することを目的として、トレンチに埋め込まれる絶縁膜を平坦化する方法の一つである。
【００１２】
平坦化方法としては、ＣＭＰ法以外に、ＢＰＳＧリフロー、アルミニウムリフロー、ＳＯＧ又はエッチバッグ法等がある。しかし、ＣＭＰ法は、リフローやエッチバッグで果たすことができない広い領域の平坦化及び低温での平坦化が可能であるという利点がある。そのため、現在、様々な装置で有力な平坦化技術として使用されている。
【特許文献１】特開２００２−２５２２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図２Ａ〜Ｈに示すトレンチ分離法では、平坦化工程が完了した時点からゲート電極８の形成工程の間で活性領域５とトレンチ領域４に埋め込まれた絶縁膜６の境界部において段差が生じる。そして、この段差は、ゲート電極８にも段差を生じさせ、ゲート電極８の段差は、その部分に電解集中を生じさせるので、トランジスタ特性に悪影響を与える。この悪影響は、単位素子の微細化が進むにつれて増大する。
【００１４】
この段差が生じる原因は様々である。例えば、平坦化工程の完了後からゲート絶縁膜７の形成工程の間でのフッ化水素等による絶縁膜６の除去によって段差が生じる場合や、トレンチ領域４を絶縁膜６で埋め込む際に、活性領域５上にパターニングされた窒化膜３とトレンチ領域４の境界部で平坦部と同等の膜質の絶縁膜６が形成されず、境界部の絶縁膜６及び窒化膜４がフッ化水素等により過剰にエッチングされることで段差が生じる場合がある。
【００１５】
前者の絶縁膜の除去によって生じる段差は、除去時間を短縮することによって解決できる。しかし、現状の除去時間はコストや環境面から必要最小限の時間となっており、除去時間の更なる短縮は困難である。一方、後者の過剰エッチングによって生じる段差も最小限に制御することが望まれている。
【課題を解決するための手段】
【００１６】
かくして本発明によれば、トレンチ領域形成用のマスクとしての第１絶縁膜を半導体基板の直上に形成する工程と、
前記マスクを用いて前記半導体基板にトレンチ領域を形成する工程と、
前記トレンチ領域を含む半導体基板及び前記第１絶縁膜の直上に第２絶縁膜を形成することで、前記トレンチ領域上の第２絶縁膜からなる凹部と、前記第１絶縁膜上の第２絶縁膜からなる凸部と得る工程と、
前記凹部の底面まで前記凸部を構成する第２絶縁膜を除去する第１除去工程と、
前記第１絶縁膜及び第２絶縁膜を所定の膜厚まで化学的機械研磨法により除去することで、前記凹部及び凸部より形成された段差を２０ｎｍ以下に低減する第２除去工程とを含み、
前記第２除去工程において、前記第１絶縁膜及び第２絶縁膜が、同一の化学的機械研磨条件で研磨レートに差がない絶縁膜からなり、
前記第２除去工程が、０．２〜０．６重量％の研磨粒子を含むスラリーを用いて行なわれることを特徴とする半導体装置の製造方法が提供される。
【００１７】
また、本発明によれば、上記方法により形成された半導体装置であって、前記凹部及び凸部より形成された段差が２０ｎｍ以下であることを特徴とする半導体装置が提供される。
【発明の効果】
【００１８】
本発明は、ストッパー膜を使用しないので、ストッパー膜を使用する従来の方法より、高い平坦性の素子分離領域を得ることができる。また、例えば単位素子がトランジスタの場合、ＣＭＰ法終了後の平坦性を、ゲート電極形成時まで維持できる。その結果、活性領域と素子分離領域の界面での段差が低減し、ゲート電極中の段差による電界集中を緩和できるので、トランジスタ特性を向上できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体装置の望ましい実施形態を概略断面図を図３に示し、図３の半導体装置の製造方法の望ましい実施形態を図４Ａ〜Ｇの概略工程断面図に示す。以下、図３及び図４Ａ〜Ｇを用いて本発明を説明する。
【００２０】
まず、第１絶縁膜１２を半導体基板１１上に接するように形成する（図４Ａ）。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウムのような化合物半導体によるバルク基板が挙げられる。半導体基板を構成する半導体材料は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２１】
第１絶縁膜としては、以下で形成される第２絶縁膜と研磨レートに差がない絶縁膜から選択される。「差がない」とは、同一の化学的機械研磨条件で両絶縁膜の研磨レートの差が±５０ｎｍ／分の範囲であることを意味する。この条件を満たす限り、第１絶縁膜は、第２絶縁膜と同一組成の絶縁膜からなっていてもよく、異なる組成の絶縁膜からなっていてもよい。異なる組成の絶縁膜の組み合わせとしては、「第１絶縁膜／第２絶縁膜」で表現して、熱酸化膜／ＨＤＰ膜、Ｐ−ＣＶＤ膜／ＨＤＰ膜等の組み合わせが挙げられる。第１絶縁膜は、第２絶縁膜と同一組成からなる絶縁膜であることが好ましい。同一の組成からなる絶縁膜としては、シリコン酸化膜、ＨＤＰ膜、Ｐ−ＣＶＤ膜等が挙げられる。
【００２２】
半導体基板がシリコン基板の場合、第１絶縁膜はシリコン酸化膜であることが好ましく、シリコン基板を熱酸化することにより形成されたシリコン酸化膜であることがより好ましい。また、第１絶縁膜としてのシリコン酸化膜は、２〜３０ｎｍの厚さを有していることが好ましい。
【００２３】
次に、第１絶縁膜１２をトレンチ領域形成用のマスクに加工する（図４Ｂ）。加工方法は、特に限定されず、公知の方法をいずれも採用できる。例えば、フォトリソグラフィー法により、第１絶縁膜１２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてエッチングする方法が挙げられる。活性領域１５は、広い活性領域（半導体基板面が広く確保された領域）と狭い活性領域（半導体基板面が狭く確保された領域）とからなっていてもよい。
【００２４】
更に、第１絶縁膜１２及びレジストパターンをマスクにして、半導体基板１１の一部を選択的に除去することで、半導体基板１１にトレンチ領域（フィールド領域）１４を形成できる。続いて、レジストパターンを除去する（図４Ｃ）。図４Ｃ中、参照番号１５は活性領域を意味する。なお、トレンチ領域の形状は、後に形成される単位素子を電気的に分離することができさえすれば、特に限定されない。例えば、断面形状が、長方形状、上面が下面より広い台形状、上面に底辺を有する三角形状等が挙げられる。更に、単位素子間の電気的絶縁性を考慮して、トレンチ領域の深さは、５〜５０ｎｍであることが好ましく、凹部の底面の長さが１０〜１００ｎｍであることが好ましい。
更に、必要に応じて、半導体基板を洗浄してもよい。また、トレンチ領域１４の内壁部分に絶縁膜（例えば、熱酸化によるシリコン酸化膜）を形成してもよい。
【００２５】
次に、トレンチ領域１４を含む半導体基板１１及び第１絶縁膜１２上に接する第２絶縁膜１６を形成する（図４Ｄ）。第２絶縁膜は、トレンチ領域に埋め込まれ、第１絶縁膜上もほぼ覆われる。また、形成された第２絶縁膜は、下地の凹凸を反映して、トレンチ領域上で表面形状が凹部となり、第１絶縁膜上で表面形状が凸部となる。
【００２６】
第２絶縁膜は、上記したように、第１絶縁膜と同一組成の絶縁膜からなっていてもよく、異なる組成の絶縁膜からなっていてもよい。半導体基板がシリコン基板の場合、第２絶縁膜はシリコン酸化膜であることが好ましい。第２絶縁膜としてのシリコン酸化膜は、トレンチ領域を埋めることができさえすればその厚さは特に限定されない。第２絶縁膜の厚さは、第１絶縁膜上面から、トレンチ領域に埋め込まれる第２絶縁膜の上面までの間隔が、５０〜３００ｎｍとなるような厚さを有していることが好ましい。
更に、第２絶縁膜は、ＨＤＰ−ＵＳＧ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて作製されたノンドープシリコン酸化膜）であることがより好ましい。
【００２７】
ＨＤＰＣＶＤ法は、膜の堆積とエッチングとを同時に行なう方法である。この方法は、アスペクト比の高い段差部分のギャップ（トレンチ領域１４）を効果的に埋め込むことができるという特徴を有している。すなわち、トレンチ領域１４に隣接する段差部分では、第２絶縁膜の堆積速度を非常に低くできる。また、広い活性領域と狭い活性領域が存在する場合、第２絶縁膜を、狭い活性領域の上部に低く、広い活性領域の上部に高く形成できる。
【００２８】
続いて、図４Ｅに示すように、凹部の底面まで凸部を構成する第２絶縁膜１６を除去する（第１除去工程）。言い換えると、第１絶縁膜１２上の第２絶縁膜１６の上面の高さが、トレンチ領域１４の第２絶縁膜１６の上面の高さと同一なるまで、第２絶縁膜１６が除去される。除去の終点は、トレンチ領域の第２絶縁膜の上面の高さと同一となる時点でなくてもよく、トレンチ領域の第２絶縁膜の上面の高さが第１絶縁膜の上面より上であれば、ある程度トレンチ領域上の第２絶縁膜が除去される時点であってもよい。トレンチ領域上の第２絶縁膜が、２０〜３０ｎｍ程度除去されてもよい。除去方法としては、例えば、ＣＭＰ法のような公知の方法が挙げられる。
【００２９】
なお、本発明ではストッパー膜を使用しないので、第１除去工程の終点の検出は、例えば、ＣＭＰ法では例えば研磨パッドにかかる圧力変動をモニタリングする手法で検出できる。また、第１除去工程では凸部が除去された段階で研磨レートが著しく低下するので十分に凸部が除去される時間をあらかじめ設定すれば終点検出は不要となる。
【００３０】
第１除去工程にＣＭＰ法を採用する場合、凸部が優先的に除去される条件（凸部の研磨レートが凹部より高くなる条件）で第２絶縁膜の除去を行なうことが好ましい。ＣＭＰ法で使用される研磨剤は、研磨粒子（例えば、酸化セリウム粒子）を含むスラリーが使用される。スラリー中の研磨粒子の濃度は、０．５〜１．５重量％であることが好ましい。また、研磨剤には、研磨粒子以外に、界面活性剤や溶媒（例えば、水）等が含まれていてもよい。界面活性剤の濃度は、２〜４重量％であることが好ましい。研磨剤を構成する、研磨粒子、界面活性剤及び水は、それぞれ独立に半導体基板上に滴下してもよく、混合して滴下してもよい。独立で滴下する場合、研磨粒子は溶媒との分散液の形態で通常使用される。このとき、ウェーハ上にかかる圧力は１〜６ＰＳｉであることが望ましい。
更に、第１絶縁膜上の第２絶縁膜の研磨レートが０ｎｍ／分より大きく、５０ｎｍ／分未満の条件下で第１除去工程を行うことが好ましい。研磨レートがこの範囲であることで、凸部を優先的に除去でき、平坦化を実現できる。
【００３１】
次に、第１絶縁膜及び第２絶縁膜を所定の膜厚までＣＭＰ法により除去する（第２除去工程）。この除去により、凹部及び凸部より形成された段差を２０ｎｍ以下に低減できる。段差を２０ｎｍ以下にすることが有用である理由は、以下で説明する。
第１絶縁膜及び第２絶縁膜の除去は、特に限定されず、第２絶縁膜を一部又は全部のみ除去してもよく、第２絶縁膜を全部及び第１絶縁膜を一部又は全部除去してもよい。第１絶縁膜の除去量は、例えば、後にトランジスタを形成す際にゲート絶縁膜を形成するまでに活性領域が露出しないように必要な絶縁膜除去量によって定めることが好ましい。例えば、１０〜３０ｎｍ程度残るように第１絶縁膜を除去できる。
【００３２】
本発明では、ストッパー膜を用いないことで、第２除去工程が終了した段階でのトレンチ領域端部に段差のない状態を後の素子形成工程（例えば、ゲート電極膜形成工程）まで維持できる。
第１除去工程にＣＭＰ法で採用した場合、研磨時の圧力により第２絶縁膜表面には大量のスクラッチが発生することがある。第２除去工程では、必要に応じて、このスクラッチも除去可能である。この場合、第２除去工程の研磨レートを、第１除去工程より早くすることが好ましい。具体的には、研磨レートを５０〜５００ｎｍ／分程度に設定することが好ましく、更には２００〜３００ｎｍ／分程度に設定することがより好ましい。この範囲であれば、半導体基板上の絶縁膜の厚さを制御しつつ、第１除去工程後のスクラッチの数を１／１００以下とすることができる。
【００３３】
ところで、第１除去工程後の第２絶縁膜又は、第１絶縁膜及び第２絶縁膜から構成される上面は、ほぼ平坦であり、トレンチ領域端部に段差が実質的に存在しない。加えて、第１絶縁膜と第２絶縁膜とは研磨レートに差がない絶縁膜からなるため、従来のように差がある絶縁膜からなる場合に比べて、トレンチ領域端部の段差を顕著に小さくできる。従って、第２除去工程において、ストッパー膜を使用した従来技術に比べて、第１絶縁膜上とトレンチ領域上の絶縁膜の研磨レートを同一にできる。
【００３４】
第２除去工程において、ＣＭＰ法で使用される研磨剤は、研磨粒子（例えば、酸化セリウム粒子）を含むスラリーが使用される。スラリー中の研磨粒子の濃度は、０．２〜０．６重量％であることが好ましい。また、研磨剤には、研磨粒子以外に、界面活性剤や溶媒（例えば、水）等が含まれていてもよい。界面活性剤の濃度は、０．２〜１．２重量％であることが好ましい。研磨剤を構成する、研磨粒子、界面活性剤及び水は、それぞれ独立に半導体基板上に滴下してもよく、混合して滴下してもよい。独立で滴下する場合、研磨粒子は溶媒との分散液の形態で通常使用される。このとき、ウェーハ上にかかる圧力は１〜６ＰＳｉであることが望ましい。
【００３５】
第１除去工程がＣＭＰ法で行われる場合、第１除去工程と第２除去工程を連続で行うことができる。連続で行なうために、ＣＭＰ法用の装置は、研磨粒子分散液、界面活性剤及び水の滴下量を可変とできる装置であることが好ましい。
【００３６】
第１除去工程と第２除去工程の研磨を連続して実施する利点は以下の２点である。
（１）第１除去工程で生じるスクラッチは、研磨後に任意に実施する洗浄工程（例えば、フッ化水素：ＨＦを用いた洗浄）でのエッチングにより、深さ及び幅が拡大してしまう。この状態で不連続に第２除去工程の研磨を行うと、拡大したスクラッチの溝に研磨粒子が残留する可能性がある。連続で実施することでこの残留を防止できる。
（２）研磨工程が２工程となりコスト面、設備処理能力面で生産性が悪化する。連続で実施することでこの悪化を防止できる。
【００３７】
第２除去工程後、形成を所望する単位素子に応じた工程を経ることで、活性領域１５に単位素子を形成できる。以下では、単位素子がトランジスタである場合の工程の一例を下記する。
第２除去工程後に、活性領域１５上に残存する第１絶縁膜１２を、ＨＦもしくはＤＨＦ（Ｄｉｌｕｔｅｄ  ＨＦ）等を用いて全て除去する。この後、再度熱酸化を行い活性領域に酸化膜を形成する。次いで、所定の領域にウェル領域を形成するためのパターンを有するフォトレジストマスクを形成し、フォトレジストマスクを介してイオン注入することで、ウェル領域を形成する。イオン注入条件は、所望するトランジスタの性能に応じて適宜設定できる。
【００３８】
活性領域１５の酸化膜をＨＦもしくはＤＨＦ等を用いて全て除去する（図４Ｆ）。除去後の活性領域１５上にゲート絶縁膜１７及びゲート電極１８を形成する（図３、図４Ｇ）。その後は所定の方法によってソース／ドレイン領域１９を形成することでトランジスタを得ることができる。
【００３９】
図５ａ〜ｂに得られたトランジスタの一例を記載する。図５ａはトランジスタの概略平面図であり、図５ｂは、図５ａのトランジスタのＡ−Ｂ部の概略断面図であり、図５ｃは、図５ａのトランジスタのＣ−Ｄ部の概略断面図である。
得られたトランジスタには、更に全面を層間絶縁膜２０で覆い、層間絶縁膜２０にコンタクト２１を形成し、コンタクト２１と導通するように配線層２２を形成できる。図５ｄは、図５ａに更に配線層を形成した後のＡ−Ｂ部の概略断面図であり、図５ｅは、図５ａに更に配線層を形成した後のＣ−Ｄ部の概略断面図である。なお、層間絶縁膜、コンタクト及び配線層の形成方法は、公知の方法を採用できる。
【００４０】
上記では単位素子としてトランジスタの例を挙げたが、キャパシタ、ダイオード、サイリスタ、抵抗、配線等の他の単位素子も本発明の製造方法で得られた活性領域に形成できる。
【００４１】
段差を２０ｎｍ以下にすることが有用である理由を図６を用いて説明する。図６は、トランジスタの閾値電圧と段差との関係を示すグラフである。図６中にプロットされている７種のトランジスタは、段差の程度が異なること以外は同じ構成である。具体的には、半導体基板としてシリコン基板、ゲート絶縁膜として厚さ２ｎｍの熱酸化法によるシリコン酸化膜、ゲート電極として厚さ２０ｎｍのポリシリコン膜、ソース／ドレイン領域として１Ｅ１５ｃｍ-3の不純物領域（不純物種：Ｂ＋，Ｐ＋，Ａｓ＋）、第２絶縁膜としてＨＤＰＣＶＤ法によるシリコン酸化膜、ゲート長約０．１μｎｍ、ゲート幅１．０μｍとすることが共通している。
【００４２】
更に、段差の調製は、フッ化水素等によるウェットエッチもしくはＣＭＰ法により調整できる。特に、ウェットエッチによる調整が最もばらつきが少なく好適である。
ここで、段差が０ｎｍの場合とは、活性領域とトレンチ領域との間に段差がなく両領域が水平状態であることを意味する。また、段差が０ｎｍより小さい（即ち、マイナスの段差である）場合とは、活性領域が、トレンチ領域より低く、活性領域上に絶縁膜（第１絶縁膜又は第１絶縁膜及び第２絶縁膜）が残存している状態を意味する。
【００４３】
図６に示すように、段差が２０ｎｍを超える場合、シリコン基板の活性領域とトレンチ領域の境界部で電解集中が生じる。閾値が、ばらつきスペックの許容範囲である±１０％を外れることになる。その結果、トランジスタ特性に不具合を生じることが分かる。
なお、図６には示していないが、ゲート電極が形成された段階で段差が０ｎｍより小さい場合、シリコン基板上にゲート絶縁膜を形成する前にそれまでの工程で形成されていた絶縁膜が残存している状態となりトランジスタの動作不良が生じる。
以上、図６から明らかなように、ばらつきスペックを±１０％内に抑えるには、段差を０〜２０ｎｍの範囲にすることが有効であることが分かる。
【図面の簡単な説明】
【００４４】
【図１】従来の半導体装置の概略断面図である。
【図２】図１の半導体装置の概略工程断面図である。
【図３】本発明の半導体装置の概略断面図である。
【図４】図３の半導体装置の概略工程断面図である。
【図５】本発明の半導体装置の概略図である。
【図６】トランジスタの閾値電圧と段差との関係を示すグラフである。
【符号の説明】
【００４５】
１  半導体基板、２  パッド酸化膜、３  窒化膜、４  トレンチ領域、５  活性領域
６  絶縁膜、７  ゲート絶縁膜、８  ゲート電極、１１  半導体基板
１２  第１絶縁膜、１４  トレンチ領域、１５  活性領域、１６  第２絶縁膜
１７  ゲート絶縁膜、１８  ゲート電極、１９  ソース／ドレイン領域
２０  層間絶縁膜、２１  コンタクト、２２  配線層
【図１】
2009123890.tif 000003
【図２】
2009123890.tif 000004
【図３】
2009123890.tif 000005
【図４】
2009123890.tif 000006
【図５】
2009123890.tif 000007
【図６】
2009123890.tif 000008
【手続補正書】
【提出日】平成20年11月10日(2008.11.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
段差を２０ｎｍ以下にすることが有用である理由を図６を用いて説明する。図６は、トランジスタの閾値電圧と段差との関係を示すグラフである。図６中にプロットされている７種のトランジスタは、段差の程度が異なること以外は同じ構成である。具体的には、半
導体基板としてシリコン基板、ゲート絶縁膜として厚さ２ｎｍの熱酸化法によるシリコン酸化膜、ゲート電極として厚さ２０ｎｍのポリシリコン膜、ソース／ドレイン領域として１Ｅ１５ｃｍ-3の不純物領域（不純物種：Ｂ＋，Ｐ＋，Ａｓ＋）、第２絶縁膜としてＨＤＰＣＶＤ法によるシリコン酸化膜、ゲート長約０．１μｍ、ゲート幅１．０μｍとすることが共通している。