(57)【要約】【課題】マルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを提供する。【解決手段】本発明のフラッシュメモリ装置は、複数のメモリブロックとメモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が格納される分割情報ブロックとを含むメモリセルアレイと、分割情報に基づいて外部から伝達されたブロックアドレスが表すメモリブロックがマルチビット又はシングルビット方式であるかを判別し判別結果に基づいてマルチビット又はシングルビット方式でプログラム及び読み出し動作を制御する制御ロジックと、制御ロジックに連結されたヒューズと、を備え、制御ロジックはヒューズの状態によって分割情報ブロックがプログラム又は消去されることを防止するためのデータを分割情報ブロックに自動的にプログラムする。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のメモリブロック及び分割情報ブロックを含み、該分割情報ブロックには前記メモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が格納されるメモリセルアレイと、
前記分割情報に基づいて、外部から伝達されたブロックアドレスが表すメモリブロックがマルチビット又はシングルビット方式であるかを判別し、判別結果に基づいてマルチビット又はシングルビット方式でプログラム及び読み出し動作を制御する制御ロジックと、
前記制御ロジックに連結されたヒューズと、を備え、
前記制御ロジックは、前記ヒューズの状態によって、前記分割情報ブロックがプログラム又は消去されることを防止するためのデータを前記分割情報ブロックに自動的にプログラムすることを特徴とするフラッシュメモリ装置。
【請求項２】
前記制御ロジックは外部制御信号に応じて前記分割情報ブロックのプログラム及び消去を可能とすることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記制御ロジックは前記ヒューズの状態によって前記分割情報ブロックが消去されることを防止することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記制御ロジックはマルチビット方式のプログラム制御機及びシングルビット方式のプログラム制御機を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記制御ロジックはマルチビット方式の読み出し制御機及びシングルビット方式の読み出し制御機を更に含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記制御ロジックは前記分割情報が格納されるレジスタを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項７】
前記分割情報ブロックがプログラムされた後、前記分割情報は前記レジスタにローディングされることを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記制御ロジックは、前記分割情報ブロックがプログラムされた後、前記フラッシュメモリ装置をコールドリセットすることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項９】
前記分割情報ブロックは前記メモリブロックと同一の構造を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１０】
前記分割情報ブロックはシングルビット方式のメモリブロックであることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１１】
前記分割情報ブロックと隣接して連続的に配列されたメモリブロックがシングルビット方式のメモリブロックに設定されることを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１２】
前記ヒューズは前記制御ロジックの内部に形成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１３】
フラッシュメモリ装置のプログラム方法であって、
複数のメモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が分割情報ブロックにプログラムされるステップと、
ヒューズの状態によって、前記分割情報ブロックがプログラム及び消去されることを防止するデータを前記分割情報ブロックに自動的にプログラムされるようにするステップと、を有することを特徴とするプログラム方法。
【請求項１４】
前記プログラムは外部制御信号に応じて行なわれることを特徴とする請求項１３に記載のプログラム方法。
【請求項１５】
前記ヒューズの状態によって前記分割情報ブロックは消去防止されることを特徴とする請求項１４に記載のプログラム方法。
【請求項１６】
前記ヒューズの状態によって前記データの自動プログラムが選択的に行なわれることを特徴とする請求項１４に記載のプログラム方法。
【請求項１７】
前記分割情報ブロックに前記分割情報をプログラムした後、前記フラッシュメモリ装置をコールドリセットするステップを更に有することを特徴とする請求項１３に記載のプログラム方法。
【請求項１８】
前記分割情報をプログラムした後、前記分割情報をレジスタにローディングするステップを更に有することを特徴とする請求項１３に記載のプログラム方法。
【請求項１９】
メモリシステムであって、
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備え、
前記フラッシュメモリ装置は、
複数のメモリブロック及び分割情報ブロックを含み、該分割情報ブロックには前記メモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が格納されるメモリセルアレイと、
前記分割情報に基づいて、外部から伝達されたブロックアドレスが表すメモリブロックがマルチビット又はシングルビット方式であるかを判別し、判別結果に基づいてマルチビット又はシングルビット方式でプログラム及び読み出し動作を制御する制御ロジックと、
前記制御ロジックに連結されたヒューズと、を含み、
前記制御ロジックは、前記ヒューズの状態によって、前記分割情報ブロックがプログラム又は消去されることを防止するためのデータを前記分割情報ブロックに自動的にプログラムすることを特徴とするメモリシステム。
【請求項２０】
前記フラッシュメモリ装置及び前記メモリコントローラはメモリカードを構成することを特徴とする請求項１９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、マルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）は、データを格納しておき、必要な時に読み出すことができる記憶装置である。半導体メモリ装置は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に大別される。ＲＡＭは、電源が遮断されると格納されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。ＲＯＭは、電源が遮断されても格納されたデータが消滅しない不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。ＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などを含む。ＲＯＭは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）などを含む。フラッシュメモリ装置は、大きくＮＡＮＤ型とＮＯＲ型に区分される。ＮＡＮＤフラッシュメモリ装置は、ＮＯＲフラッシュメモリ装置に比べて集積度が非常に高い。
【０００３】
電子装置の発達によって電子装置内部で処理されるデータの量が増加し、より大きい格納容量を有するメモリ装置が要求されている。マルチビット（ｍｕｌｔｉ−ｂｉｔ）方式のメモリ装置は、より大きい容量を提供しながらも追加的な費用の発生が少ないメモリ装置である。シングルビット（ｓｉｎｇｌｅ−ｂｉｔ）方式のメモリ装置（以下、シングルビットメモリ装置と称する）は、一つのメモリセルに「１」又は「０」の１ビットデータを格納し、マルチビット方式のメモリ装置（以下、マルチビットメモリ装置と称する）は、一つのメモリセルに「１１」、「１０」、「００」又は「０１」の２ビットデータを格納する。マルチビットメモリ装置では、一つのメモリセルが四つの互いに異なるしきい値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）のうちの一つを有するようにプログラムされる。そして、三つの互いに異なる読み出し電圧を使用して、メモリセルのしきい値電圧が判別される。
【０００４】
マルチビットメモリ装置は、シングルビットメモリ装置より大きい格納容量を提供する。しかし、マルチビットメモリ装置のプログラム及び読み出し速度と信頼性は、シングルビットメモリ装置のプログラム及び読み出し速度と信頼性に対して劣る。従って、電子装置は、マルチビットメモリ装置とシングルビットメモリ装置を混用する場合がある。このような場合、大きい格納容量が要求されるデータはマルチビットメモリ装置に格納され、速度及び信頼性が要求されるデータはシングルビットメモリ装置に格納される。ところが、二つのメモリ装置が使用されると、電子装置の費用及び大きさは増加する。従って、電子装置の費用及び大きさを減らすためには、マルチビット方式及びシングルビット方式を一緒に使用することができるメモリ装置が要求される。
【０００５】
マルチビット及びシングルビット方式を一緒に使用できるメモリ装置は、マルチビット及びシングルビット方式のプログラム回路と読み出し回路を全部含む。そして、メモリセルアレイのマルチビット領域とシングルビット領域の境界を表す情報（以下、分割情報と称する）が要求される。マルチビット及びシングルビット方式を一緒に使用するメモリ装置は、特許文献１及び特許文献２に詳細に説明されており、本出願のレファレンスとして含まれる。
【０００６】
マルチビット及びシングルビット方式でデータを格納するメモリ装置で要求される重要な特性の一つは、マルチビット及びシングルビット方式の格納領域を表す分割情報の毀損を防止することである。例えば、一つのメモリブロックがマルチビット方式でデータを格納しているとする。ところが、分割情報が変更されて、このメモリブロックがシングルビット方式の格納領域に設定されると、既に格納されたマルチビット方式のデータは毀損される。なぜなら、マルチビット方式とシングルビット方式のプログラム及び読み出し動作が相違するからである。従って、マルチビット領域及びシングルビット領域が設定された後は、分割情報が変更及び消去されることを防止しなければならない。
【特許文献１】韓国公開特許第１９９９−０１３０５７号明細書（１９９７）
【特許文献２】韓国公開特許第２００７−００１４４７０号明細書（２００５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、マルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置において、メモリセルアレイのマルチビット及びシングルビット領域の境界を表す分割情報が変更及び消去されることを防止するフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを提供することにある。
【０００８】
また、本発明の他の目的は、分割情報が変更及び消去されることを防止する動作が自動的に行われるフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた本発明によるフラッシュメモリ装置は、複数のメモリブロック及び分割情報ブロックを含み、該分割情報ブロックには前記メモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が格納されるメモリセルアレイと、前記分割情報に基づいて、外部から伝達されたブロックアドレスが表すメモリブロックがマルチビット又はシングルビット方式であるかを判別し、判別結果に基づいてマルチビット又はシングルビット方式でプログラム及び読み出し動作を制御する制御ロジックと、前記制御ロジックに連結されたヒューズと、を備え、前記制御ロジックは、前記ヒューズの状態によって、前記分割情報ブロックがプログラム又は消去されることを防止するためのデータを前記分割情報ブロックに自動的にプログラムすることを特徴とする。
本発明の一実施形態として、前記制御ロジックは外部制御信号に応じて前記分割情報ブロックのプログラム及び消去を可能とする。前記制御ロジックは前記ヒューズの状態によって前記分割情報ブロックが消去されることを防止する。
一実施形態として、前記制御ロジックはマルチビット方式のプログラム制御機及びシングルビット方式のプログラム制御機を含む。前記制御ロジックはマルチビット方式の読み出し制御機及びシングルビット方式の読み出し制御機を更に含む。
一実施形態として、前記制御ロジックは前記分割情報が格納されるレジスタを含む。前記分割情報ブロックがプログラムされた後、前記分割情報は前記レジスタにローディングされる。
一実施形態として、前記制御ロジックは前記分割情報ブロックがプログラムされた後、前記フラッシュメモリ装置をコールドリセットする。
一実施形態として、前記分割情報ブロックは前記メモリブロックと同一の構造を有する。
一実施形態として、前記分割情報ブロックはシングルビット方式のメモリブロックである。前記分割情報ブロックと隣接して連続的に配列されたメモリブロックがシングルビット方式のメモリブロックに設定される。
一実施形態として、前記ヒューズは前記制御ロジックの内部に形成される。
【００１０】
上記目的を達成するためになされた本発明によるフラッシュメモリ装置のプログラム方法は、複数のメモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が分割情報ブロックにプログラムされるステップと、ヒューズの状態によって、前記分割情報ブロックがプログラム及び消去されることを防止するデータを前記分割情報ブロックに自動的にプログラムされるようにするステップと、を有することを特徴とする。
本発明の一実施形態として、前記プログラムは外部制御信号に応じて行なわれる。前記ヒューズの状態によって前記分割情報ブロックは消去防止される。前記ヒューズの状態によって前記データの自動プログラムが選択的に行なわれる。
一実施形態として、前記分割情報ブロックに前記分割情報をプログラムした後、前記フラッシュメモリ装置をコールドリセットするステップを更に有する。
前記分割情報をプログラムした後、前記分割情報をレジスタにローディングするステップを更に有する。
【００１１】
上記目的を達成するためになされた本発明によるメモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備え、前記フラッシュメモリ装置は、複数のメモリブロック及び分割情報ブロックを含み、該分割情報ブロックには前記メモリブロックのうちマルチビット及びシングルビット方式に設定されたメモリブロックの境界を表す分割情報が格納されるメモリセルアレイと、前記分割情報に基づいて、外部から伝達されたブロックアドレスが表すメモリブロックがマルチビット又はシングルビット方式であるかを判別し、判別結果に基づいてマルチビット又はシングルビット方式でプログラム及び読み出し動作を制御する制御ロジックと、前記制御ロジックに連結されたヒューズと、を含み、前記制御ロジックは、前記ヒューズの状態によって、前記分割情報ブロックがプログラム又は消去されることを防止するためのデータを前記分割情報ブロックに自動的にプログラムすることを特徴とする。
本発明の一実施形態として、前記フラッシュメモリ装置及び前記メモリコントローラはメモリカードを構成する。
【発明の効果】
【００１２】
本発明によるフラッシュメモリ装置は、メモリセルアレイのプログラム又は消去動作時に分割情報ブロックがプログラム又は消去されることを防止する。また、分割情報ブロックをアクセスするモードで、分割情報ブロックが消去されることを防止する。そして、本発明によるフラッシュメモリ装置は、使用者がロッキングビットを直接プログラムするモード及びロッキングビットが自動的にプログラムされるモードを提供する。従って、マルチビット領域及びシングルビット領域の境界を表す分割情報の安定性が向上し、分割情報を保護する過程で使用者の便宜性が増大する。
【発明を実施するための最良の形態】
【００１３】
本発明は、ロッキングビットを使用してメモリセルアレイのプログラム又は消去動作時に分割情報ブロックがプログラム又は消去されることを防止し、分割情報ヒューズを使用して分割情報ブロックアクセスモードで分割情報ブロックが消去されることを防止するフラッシュメモリ装置を含む。また、本発明は、使用者がロッキングビットを直接プログラムするモード及びロッキングビットが自動的にプログラムされるモードを提供するフラッシュメモリ装置を含む。
【００１４】
以下、本発明のマルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置及びそのプログラム方法とこれを用いたメモリシステムを実施するための最良の形態の具体例を、図面を参照しながら説明する。ここでは、発明を明確且つ詳細に説明するため、フラッシュメモリ装置でメモリセルアレイにデータをプログラムし、メモリセルアレイに格納されたデータを消去する一般的な動作を一般プログラム及び一般消去動作と称する。
【００１５】
図１は、本発明の一実施形態によるマルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置１００を示すブロック図である。図１を参照すると、本発明の一実施形態によるフラッシュメモリ装置１００は、メモリセルアレイ１１０、読み出し／書き込み回路１３０及び制御ロジック１５０を含む。
【００１６】
メモリセルアレイ１１０は、シングルビット及びマルチビットで構成される複数のメモリブロック１１１〜１１ｎ及び分割情報ブロック（ｐａｒｔｉｔｉｏｎ  ｉｎｆｏｒｍａｔｉｏｎ  ｂｌｏｃｋ）１２０を含む。図１では、メモリセルアレイ１１０はｎ個のメモリブロックを含むことが図示されている。各メモリブロックには、マルチビット又はシングルビット方式のうちの一つの方式でデータが格納される。図１では、各格納領域はメモリブロック単位で形成されている。以下、マルチビット方式でデータを格納するメモリブロックをマルチビットメモリブロック１１３〜１１ｎ、シングルビット方式でデータを格納するメモリブロックをシングルビットメモリブロック１１１、１１２と称する。
【００１７】
分割情報ブロック１２０には、複数のメモリブロック１１１〜１１ｎの分割情報（ＰＩ、ｐａｒｔｉｔｉｏｎ  ｉｎｆｏｒｍａｔｉｏｎ）とロッキングビット（ｌｏｃｋｉｎｇ−ｂｉｔ）１２２が格納される。分割情報は、メモリセルアレイ１１０においてマルチビット方式でデータを格納する領域とシングルビット方式でデータを格納する領域の境界を示す情報である。そして、ロッキングビット１２２は、一般プログラム又は消去動作時に、分割情報ブロック１２０がプログラム又は消去されることを防止するためのデータである。例えば、分割情報ブロック１２０の第１セクタの第１ワードの第１４及び１５ビットがロッキングビット１２２に設定され、ロッキングビット１２２が「００」状態である場合をロッキングビット１２２がプログラムされた状態とする。
【００１８】
分割情報ブロック１２０はメモリセルアレイ１１０の各メモリブロック１１１〜１１ｎの状態を示す分割情報ＰＩを格納するので、マルチビット方式より安全性の高いシングルビット方式に設定される。そして、分割情報ブロック１２０に隣接して連続的に配列されたメモリブロックがシングルビットメモリブロック１１１、１１２に設定される。なぜなら、分割情報ブロック１２０を含むシングルビット方式のメモリブロックが連続的に配列される場合、マルチビット及びシングルビットメモリブロックの境界の数は最小化されるので、分割情報ＰＩの大きさが減少するからである。
【００１９】
読み出し／書き込み回路１３０は、制御ロジック１５０に応じてメモリセルアレイ１１０にデータを書き込み、メモリセルアレイ１１０からデータを読み出す。図示していないが、読み出し／書き込み回路１３０が行デコーダ、列選択器及びパス／フェイル回路などを含むことは自明である。
【００２０】
制御ロジック１５０は、分割情報ＰＩに基づいて、外部から入力されたブロックアドレス（ＢＡ、ｂｌｏｃｋ  ａｄｄｒｅｓｓ）が表すメモリブロックがマルチビット又はシングルビットメモリブロックであるかを判別する。ブロックアドレスＢＡが表すメモリブロックがマルチビットメモリブロック１１３〜１１ｎである場合、制御ロジック１５０は、読み出し／書き込み回路１３０がマルチビット方式で読み出し及び書き込み動作を行うように読み出し／書き込み回路１３０を制御する。ブロックアドレスＢＡが表すメモリブロックがシングルビットメモリブロック１１１、１１２である場合、制御ロジック１５０は、読み出し／書き込み回路１３０がシングルビット方式で読み出し及び書き込み動作を行うように読み出し／書き込み回路を１３０制御する。
【００２１】
ブロックアドレスＢＡが表すメモリブロックが分割情報ブロック１２０である場合、制御ロジック１５０はロッキングビット１２２を参照する。ロッキングビット１２２がプログラムされている場合、制御ロジック１５０は分割情報ブロック１２０のプログラム及び消去を禁止する。ロッキングビット１２２がプログラムされていない場合、制御ロジック１５０は分割情報ブロック１２０のプログラム及び消去を許す。
【００２２】
外部制御信号ＰＩｃｔｌが伝達されると、制御ロジック１５０は、ロッキングビット１２２のプログラムの有無に関係なく、分割情報ブロック１２０に対するプログラム及び消去を行う。以下、外部制御信号ＰＩｃｔｌに応じて分割情報ブロック１２０のプログラム及び消去が可能な状態を分割情報アクセスモード（ｐａｒｔｉｔｉｏｎ  ｉｎｆｏｒｍａｔｉｏｎ  ａｃｃｅｓｓ  ｍｏｄｅ）と称する。
【００２３】
制御ロジック１５０は分割情報レジスタ（ｐａｒｔｉｔｉｏｎ  ｉｎｆｏｒｍａｔｉｏｎ  ｒｅきｉｓｔｅｒ）１５２を含む。分割情報レジスタ１５２には、分割情報ブロック１２０に格納されている分割情報ＰＩとロッキングビット１２２のデータがローディングされる。分割情報ＰＩ及びロッキングビット１２２のデータは、フラッシュメモリ装置１００がパワーオンリセット（ｐｏｗｅｒ−ｏｎ  ｒｅｓｅｔ）されるステップで分割情報レジスタ１５２にローディングされる。従って、外部からブロックアドレスＢＡが伝達される場合、制御ロジック１５０は、分割情報ブロック１２０から分割情報ＰＩ及びロッキングビット１２２のデータを読み出す代わりに、分割情報レジスタ１５２を参照する。
【００２４】
図２は、図１に示した制御ロジック１５０を詳細に示すブロック図である。図２を参照すると、本実施形態による制御ロジック１５０は、分割情報レジスタ１５２、メイン制御ユニット１５４、プログラム制御機１５６及び読み出し制御機１５８を含む。分割情報レジスタ１５２は、図１に示しているので同じ参照符号を使用し、その機能に対する説明は省略する。
【００２５】
メイン制御ユニット１５４は、制御ロジック１５０の各構成要素を制御する。メイン制御ユニット１５４は、パワーオンリセットステップで、分割情報ブロック１２０（図１参照）に格納された分割情報ＰＩ及びロッキングビット１２２が分割情報レジスタ１５２にローディングされるように、制御ロジック１５０の該当する構成要素及び読み出し／書き込み回路１３０を制御する。外部からブロックアドレスＢＡが伝達されると、メイン制御ユニット１５４は分割情報レジスタ１５２に格納された分割情報ＰＩに基づいて、ブロックアドレスＢＡが表すメモリブロックがマルチビットメモリブロックであるか又はシングルビットメモリブロックであるかを判別する。判別された結果に基づいて、メイン制御ユニット１５４はマルチビット又はシングルビット方式でプログラム動作が行われるようにプログラム制御機１５６を制御し、マルチビット又はシングルビット方式で読み出し動作が行われるように読み出し制御機１５８を制御する。
【００２６】
ブロックアドレスＢＡが分割情報ブロック１２０（図１参照）を表す場合、メイン制御ユニット１５４は分割情報レジスタ１５２に格納されているロッキングビット１２２（図１参照）のデータを参照する。ロッキングビット１２２がプログラムされている場合、メイン制御ユニット１５４は分割情報ブロック１２０がプログラム又は消去されることを防止する。外部制御信号ＰＩｃｔｌが伝達された場合、メイン制御ユニット１５４は分割情報アクセスモードになる。
【００２７】
プログラム制御機１５６は、メイン制御ユニット１５４に応じて、マルチビット又はシングルビット方式でプログラム動作が行われるように読み出し／書き込み回路１３０を制御する。プログラム制御機１５６は、マルチビットプログラム制御機１５６２及びシングルビットプログラム制御機１５６４を含む。マルチビットメモリブロック１１３〜１１ｎ（図１参照）に対してプログラム動作が行われる場合、マルチビットプログラム制御機１５６２が読み出し／書き込み回路１３０を制御する。これに対し、シングルビットメモリブロック１１１、１１２（図１参照）に対してプログラム動作が行なわれる場合、シングルビットプログラム制御機１５６４が読み出し／書き込み回路１３０を制御する。
【００２８】
読み出し制御機１５８は、メイン制御ユニット１５４に応じて、マルチビット又はシングルビット方式で読み出し動作が行なわれるように読み出し／書き込み回路１３０を制御する。読み出し制御機１５８は、マルチビット読み出し制御機１５８２及びシングルビット読み出し制御機１５８４を含む。マルチビットメモリブロック１１３〜１１ｎ（図１参照）に対して読み出し動作が行なわれる場合、マルチビット読み出し制御機１５８２が読み出し／書き込み回路１３０を制御する。これに対し、シングルビットメモリブロック１１１、１１２（図１参照）に対して読み出し動作が行なわれる場合、シングルビット読み出し制御機１５８４が読み出し／書き込み回路１３０を制御する。
【００２９】
以下、図１及び図２を参照して、本発明の一実施形態によるフラッシュメモリ装置１００で分割情報ＰＩ及びロッキングビット１２２のデータが分割情報ブロック１２０にプログラムされ、分割情報ブロック１２０に対してプログラム又は消去動作が行なわれることを防止する方法を説明する。
【００３０】
電源が供給されると、パワーオンリセットが行われる（図示せず）。この時、分割情報ブロック１２０に格納されている分割情報ＰＩ及びロッキングビット１２２のデータは分割情報レジスタ１５２にローディングされる。ブロックアドレスＢＡが伝達されると、制御ロジック１５０は分割情報レジスタ１５２に格納されている分割情報ＰＩ及びロッキングビット１２２のデータを参照する。ブロックアドレスＢＡがマルチビット又はシングルビット領域のメモリブロックを表す場合、制御ロジック１５０は該当メモリブロックに対してプログラム又は消去動作を行う。ブロックアドレスＢＡが分割情報ブロック１２０を表す場合、制御ロジック１５０は分割情報レジスタ１５２に格納されているロッキングビット１２２のデータを参照する。ロッキングビット１２２がプログラムされていない場合、分割情報ブロック１２０は一般プログラム及び消去動作によってプログラム又は消去できる。即ち、分割情報ＰＩは任意に変更でき、ロッキングビット１２２も任意にプログラムできる。ロッキングビット１２２がプログラムされている場合には、制御ロジック１５０は分割情報ブロック１２０がプログラム又は消去されることを防止する。
【００３１】
外部制御信号ＰＩｃｔｌが伝達されると、制御ロジック１５０は分割情報アクセスモードになる。即ち、ロッキングビット１２２のプログラムの有無に関係なく、分割情報ブロックはプログラム又は消去できる。即ち、分割情報ＰＩは任意に変更でき、ロッキングビット１２２も任意にプログラムできる。
【００３２】
即ち、図１に示したフラッシュメモリ装置１００で、分割情報ＰＩは二つの場合に変更又は消去できる。まず、ロッキングビット１２２がプログラムされていない場合、分割情報ＰＩは一般プログラム及び消去動作によって変更及び消去できる。そして、ロッキングビット１２２がプログラムされている場合でも、外部制御信号ＰＩｃｔｌによって分割情報アクセスモードが行なわれると、分割情報ＰＩは変更及び消去できる。複数のメモリブロック１１１〜１１ｎにデータが格納されている状態で分割情報ＰＩが変更及び消去された場合、マルチビット方式でデータを格納しているメモリブロック１１３〜１１ｎがシングルビット方式のメモリブロックであると認識される場合がある。逆に、シングルビット方式でデータを格納しているメモリブロック１１１、１１２がマルチビット方式であると認識される場合がある。このような場合には、複数のメモリブロック１１１〜１１ｎに格納されたデータが読み出し／書き込み回路１３０によって正しく読み出されない。
【００３３】
図３は、図１に示したフラッシュメモリ装置にヒューズが追加されたフラッシュメモリ装置２００を示すブロック図である。図３を参照すると、本実施形態によるフラッシュメモリ装置２００は、メモリセルアレイ２１０、読み出し／書き込み回路２３０及び制御ロジック２５０を含む。メモリセルアレイ２１０及び読み出し／書き込み回路２３０の構造及び機能は、図１に示したフラッシュメモリ装置１００のメモリセルアレイ１１０及び読み出し／書き込み回路１３０と同様である。従って、説明の重複を避けるため、詳しい説明は省略する。
【００３４】
本実施形態による制御ロジック２５０は、分割情報ＰＩに基づいて、外部から入力されたブロックアドレス（ＢＡ、ｂｌｏｃｋ  ａｄｄｒｅｓｓ）が表すメモリブロックがマルチビット又はシングルビットメモリブロックであるかを判別する。ブロックアドレスＢＡが表すメモリブロックがマルチビットメモリブロック２１３〜２１ｎである場合、制御ロジック２５０は読み出し／書き込み回路２３０がマルチビット方式で読み出し及び書き込み動作を行なうように読み出し／書き込み回路２３０を制御する。ブロックアドレスＢＡが表すメモリブロックがシングルビットメモリブロック２１１、２１２である場合、制御ロジック２５０は読み出し／書き込み回路２３０がシングルビット方式で読み出し及び書き込み動作を行うように読み出し／書き込み回路を２３０制御する。
【００３５】
ブロックアドレスＢＡが表すメモリブロックが分割情報ブロック２２０である場合、制御ロジック２５０はロッキングビット２２２を参照する。ロッキングビット２２２がプログラムされている場合、制御ロジック２５０は分割情報ブロック２２０のプログラム及び消去を禁止する。ロッキングビット２２２がプログラムされていない場合、制御ロジック２５０は分割情報ブロック２２０のプログラム及び消去を許す。
【００３６】
外部制御信号ＰＩｃｔｌが伝達されると、制御ロジック２５０は分割情報アクセスモードになる。そして、制御ロジック２５０は、分割情報ヒューズ２５３の状態を判別し、判別結果に基づいて分割情報ブロック２２０に対して消去動作を行なうか否かを決める。例えば、分割情報ヒューズ２５３がショート（ｓｈｏｒｔ）状態である場合、制御ロジック２５０は分割情報ブロック２２０に対してプログラム又は消去動作を行う。即ち、図１に示したフラッシュメモリ装置１００のような分割情報アクセスモードになる。一方、分割情報ヒューズ２５３が切れた状態である場合、制御ロジック２５０は分割情報ブロック２２０に対するプログラム動作のみを許し、消去動作を禁止する。そして、分割情報ＰＩがプログラムされると、制御ロジック２５０は自動的にロッキングビット２２２をプログラムする。即ち、分割情報ヒューズ２５３が切れた状態である場合、使用者によって分割情報ＰＩが入力されると、ロッキングビット２２２は自動的にプログラムされ、分割情報ブロック２２０は自動的にロッキング（ｌｏｃｋｉｎｇ）される。そして、分割情報アクセスモードでも、分割情報ブロック２２０が消去されることが防止される。
【００３７】
制御ロジック２５０は、分割情報レジスタ２５２及び分割情報ヒューズ２５３を含む。分割情報レジスタ２５２には、分割情報ブロック２２０に格納されている分割情報ＰＩとロッキングビット２２２のデータがローディングされる。分割情報ＰＩ及びロッキングビット２２２のデータはフラッシュメモリ装置２００がパワーオンリセット（ｐｏｗｅｒ−ｏｎ  ｒｅｓｅｔ）されるステップで分割情報レジスタ２５２にローディングされる。従って、外部からブロックアドレスＢＡが伝達される場合、制御ロジック２５０は分割情報ブロック２２０から分割情報ＰＩ及びロッキングビット２２２のデータを読み出す代わりに、分割情報レジスタ２５２を参照する。分割情報ヒューズ２５３は分割情報アクセスモードで、分割情報ブロック２２０に対して消去動作が行なわれることができるかどうかを判別する基準である。
【００３８】
図４は、図３に示した制御ロジック２５０を詳細に示すブロック図である。図４を参照すると、制御ロジック２５０は、分割情報レジスタ２５２、分割情報ヒューズ２５３、メイン制御ユニット２５４、プログラム制御機２５６及び読み出し制御機２５８を含む。分割情報レジスタ２５２、プログラム制御機２５６及び読み出し制御機２５８の構造及び機能は、図２に示した分割情報レジスタ１５２、プログラム制御機１５６及び読み出し制御機１５８と同様である。従って、説明の重複を避けるため、詳しい説明は省略する。
【００３９】
メイン制御ユニット２５４は、制御ロジック２５０の各構成要素を制御する。メイン制御ユニットはパワーオンリセットステップで、分割情報ブロック２２０（図３参照）に格納された分割情報ＰＩ及びロッキングビット２２２のデータが分割情報レジスタ２５２にローディングされるように、制御ロジック２５０の該当する構成要素及び読み出し／書き込み回路２３０を制御する。外部からブロックアドレスＢＡが伝達されると、メイン制御ユニット２５４は、分割情報レジスタ２５２に格納された分割情報ＰＩに基づいて、ブロックアドレスＢＡが表すメモリブロックがマルチビットメモリブロック２１３〜２１ｎであるか又はシングルビットメモリブロック２１１、２１２であるかを判別する。判別された結果に基づいて、メイン制御ユニット２５４はマルチビット又はシングルビット方式でプログラム動作が行なわれるようにプログラム制御機２５６を制御し、マルチビット又はシングルビット方式で読み出し動作が行なわれるように読み出し制御機２５８を制御する。
【００４０】
ブロックアドレスＢＡが分割情報ブロック２２０（図３参照）を表す場合、メイン制御ユニット２５４は、分割情報レジスタ２５２に格納されているロッキングビット２２２（図３参照）のデータを参照する。ロッキングビット２２２がプログラムされている場合、メイン制御ユニット２５４は分割情報ブロック２２０がプログラム又は消去されることを禁止する。外部制御信号ＰＩｃｔｌが伝達された場合、メイン制御ユニット２５４は分割情報ヒューズ２５３の状態を判別する。分割情報ヒューズ２５３がショート状態であれば、メイン制御ユニット２５４は分割情報ブロック２２０のプログラム又は消去が可能な分割情報アクセスモードになる。分割情報ヒューズ２５３が切れた状態であれば、メイン制御ユニット２５４は、分割情報ブロック２２０のプログラムが可能で、消去が不可能な分割情報アクセスモードになる。そして、分割情報ＰＩが入力されると、メイン制御ユニット２５４は自動的にロッキングビット２２２（図３参照）をプログラムする。例えば、メイン制御ユニット２５４は、分割情報ブロック２２０のロッキングビット２２２が「００」にプログラムされるようにプログラム制御機２５６を制御する。
【００４１】
以下、図３及び図４を参照して、本実施形態によるフラッシュメモリ装置２００で分割情報ＰＩ及びロッキングビット２２２が分割情報ブロック２２０にプログラムされ、分割情報ブロック２２０に対してプログラム又は消去動作が行なわれることを防止する方法を説明する。
【００４２】
電源が供給されると、パワーオンリセットが行われる（図示せず）。この時、分割情報ブロック２２０に格納されている分割情報ＰＩ及びロッキングビット２２２のデータは、分割情報レジスタ２５２にローディングされる。ブロックアドレスＢＡが伝達されると、制御ロジック２５０は分割情報レジスタ２５２に格納されている分割情報ＰＩ及びロッキングビット２２２のデータを参照する。ブロックアドレスＢＡがマルチビット又はシングルビット領域のメモリブロックを表す場合、制御ロジック２５０は該当メモリブロックに対してプログラム又は消去動作を行う。ブロックアドレスＢＡが分割情報ブロック２２０を表す場合、制御ロジック２５０は分割情報レジスタ２５２に格納されているロッキングビット２２２のデータを参照する。ロッキングビット２２２がプログラムされていない場合、分割情報ブロック２２０は一般プログラム及び消去動作によってプログラム又は消去できる。即ち、分割情報ＰＩは任意に変更でき、ロッキングビット２２２も任意にプログラムできる。ロッキングビット２２２がプログラムされている場合には、制御ロジック２５０は分割情報ブロック１２０がプログラム又は消去されることを防止する。
【００４３】
外部制御信号ＰＩｃｔｌが伝達されると、制御ロジック２５０は分割情報ヒューズ２５３の状態を判別する。分割情報ヒューズ２５３がショート状態であれば、制御ロジック２５０は分割情報ブロック２２０のプログラム及び消去が可能な分割情報アクセスモードになる。分割情報ヒューズ２５３が切れた状態であれば、制御ロジック２５０は、分割情報ブロック２２０のプログラムが可能で、消去が不可能な分割情報アクセスモードになる。そして、分割情報ＰＩがプログラムされると、制御ロジック２５０は自動的にロッキングビット２２２をプログラムする。即ち、分割情報ＰＩがプログラムされると、制御ロジック２５０は自動的に分割情報ブロック２２０をロッキングする。そして、分割情報アクセスモードでも分割情報ブロックが消去されることを防止する。
【００４４】
即ち、図３に示したフラッシュメモリ装置２００は三つのモードを提供する。まず、分割情報ヒューズ２５３はがショート状態で、ロッキングビット２２２がプログラムされていないモードである。このモードでは、分割情報ブロック２２０は一般プログラム及び消去動作を通して任意にプログラム又は消去できる。そして、分割情報ヒューズ２５３がショート状態で、ロッキングビット２２２がプログラムされているモードである。このモードでは、分割情報ブロック２２０は一般プログラム及び消去動作を通してプログラム又は消去されない。しかし、分割情報アクセスモードでは、分割情報ブロック２２０は任意にプログラム又は消去される。最後に、分割情報ヒューズ２５３が切れた状態のモードである。このモードでは、分割情報ＰＩがプログラムされると、ロッキングビット２２２は自動的にプログラムされる。そして、分割情報ブロック２２０が分割情報アクセスモードでも消去が防止される。即ち、分割情報ヒューズ２５３は、分割情報ＰＩの安全性を向上させ、分割情報ブロック２２０のロッキングが便利に行なわれるようにする。
【００４５】
図５は、図３に示したフラッシュメモリ装置２００でロッキングビット２２２がプログラムされる過程を示すフローチャートである。図３、図４及び図５を参照すると、ステップＳ１１０で、外部からフラッシュメモリ装置２００に分割情報ブロックのアクセスを許す外部制御信号ＰＩｃｔｌが伝達される。ステップＳ１２０で、制御ロジック２５０は外部制御信号ＰＩｃｔｌに応じて分割情報アクセスモードを開始する。
【００４６】
ステップＳ１３０で、分割情報ブロック２２０を表すブロックアドレスＢＡ及び外部から入力されたデータ（Ｄａｔａ）に基づいて、メイン制御ユニット２５４はプログラム制御機２５６を制御する。この時、分割情報ブロック２２０はシングルビット方式のメモリブロックであるので、シングルビットプログラム制御機２５６４が作動する。シングルビットプログラム制御機２５６４は、外部から伝達されたデータが分割情報ブロック２２０にプログラムされるように読み出し／書き込み回路２３０を制御する。
【００４７】
ステップＳ１４０で、メイン制御ユニット２５４は分割情報ヒューズ２５３の状態を判別する。分割情報ヒューズ２５３が切れた状態であれば、ステップＳ１５０が行われる。分割情報ヒューズ２５３がショート状態であれば、ステップＳ１６０が行われる。
【００４８】
ステップＳ１５０で、メイン制御ユニット２５４はロッキングビット２２２を自動的にプログラムする。例えば、メイン制御ユニット２５４はシングルビットプログラム制御機２５６４を制御する。シングルビットプログラム制御機２５６４はメイン制御ユニット２５４に応じて、分割情報ブロック２２０の第１セクタの第１ワードの第１４及び１５ビットが「００」にプログラムされるように、読み出し／書き込み回路２３０を制御する。ロッキングビット２２２がプログラムされているので、一般プログラム及び消去動作時に分割情報ブロック２２０はプログラム又は消去されない。そして、分割情報ヒューズ２５３が切れた状態であるので、分割情報アクセスモードで分割情報ブロック２２０は消去されない。以後、ステップＳ１９０が行われる。
【００４９】
ステップＳ１６０で、制御ロジック２５０はロッキングビット２２２をプログラムするデータが入力されたか否かを判別する。ロッキングビット２２２プログラムデータが入力された場合には、ステップＳ１８０が行われる。ロッキングビット２２２のプログラムデータが入力されていない場合には、ステップＳ１７０が行われる。
【００５０】
ステップＳ１７０で、ロッキングビット２２２のプログラムデータが入力されなかったので、ロッキングビット２２２はプログラムされない。従って、一般プログラム及び消去動作時にも分割情報ブロック２２０はプログラム又は消去できる。
【００５１】
ステップＳ１８０で、ロッキングビット２２２のプログラムデータが入力されたので、ロッキングビット２２２はプログラムされる。従って、一般プログラム及び消去動作時には分割情報ブロック２２０はプログラム又は消去されない。しかし、分割情報ヒューズ２５３がショート状態であるので、分割情報アクセスモードでは分割情報ブロック２２０はプログラム又は消去できる。
【００５２】
ステップＳ１９０で、フラッシュメモリ装置２００はコールドリセット（ｃｏｌｄ  ｒｅｓｅｔ）される。即ち、電源が全て除去された後、再び電源が供給される。そして、パワーオンリセット（ｐｏｗｅｒ−ｏｎ  ｒｅｓｅｔ）ステップで、メイン制御ユニット２５４は、分割情報ブロック２２０に格納されている分割情報ＰＩを分割情報レジスタ２５２にローディングする。この過程は、コールドリセットを行なわず、メイン制御ユニット２５４が、変更された分割情報ＰＩを分割情報レジスタ２５２にアップデートする方式を通して行なうことができる。
【００５３】
図６は、図３に示したフラッシュメモリ装置２００で、分割情報ブロック２２０に対して消去動作が行なわれる過程を示すフローチャートである。図３、図４及び図６を参照すると、ステップＳ２１０で、外部制御信号ＰＩｃｔｌが伝達される。そして、ステップＳ２２０で、制御ロジック２５０は外部制御信号ＰＩｃｔｌに応じて分割情報アクセスモードを開始する。ステップＳ２３０で、分割情報ブロック２２０の消去命令が伝達されると、ステップＳ２４０でメイン制御ユニット２５４は分割情報ヒューズ２５３の状態を判別する。分割情報ヒューズがショート状態であれば、ステップＳ２６０が行われる。分割情報ヒューズが切れた状態であれば、ステップＳ２５０が行われる。
【００５４】
ステップＳ２５０で、分割情報ヒューズ２５３が切れた状態であるので、制御ロジック２５０は分割情報ブロック２２０が消去されることを防止する。ステップＳ２６０では、分割情報ヒューズ２５３がショート状態であるので、制御ロジック２５０は分割情報ブロック２２０に対して消去動作を行う。分割情報ＰＩが消去されたので、ステップＳ２７０で分割情報ＰＩが再び書き込まれる。
【００５５】
図７は、本発明によるフラッシュメモリ装置を備えるメモリカードを例示的に示すブロック図である。図７を参照すると、高容量のデータ格納能力を支援するためのメモリカード３００には本発明によるフラッシュメモリ装置３１０が装着される。本実施例によるメモリカード３００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置３１０の間の諸々のデータ交換を制御するメモリコントローラ３２０を含む。
【００５６】
ＳＲＡＭ３２１はプロセッシングユニット３２２の動作メモリとして使用される。ホストインタフェース３２３は、メモリカード３００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック３２４は、本発明によるフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェースする。プロセッシングユニット３２２は、メモリコントローラ３２０のデータ交換のための諸々の制御動作を行う。図示していないが、本発明によるメモリカード３００には、ホスト（Ｈｏｓｔ）とのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などが更に提供できることは、当分野の通常的な知識を習得した者にとって自明である。
【００５７】
図８は、本発明によるフラッシュメモリ装置を含むメモリシステムの一実施例を示すブロック図である。図８を参照すると、メモリシステム４００は、フラッシュメモリシステム４１０、電源４２０、中央処理装置４３０、ＲＡＭ４４０、ユーザインタフェース４５０及びシステムバス４６０を含む
【００５８】
フラッシュメモリシステム４１０は、メモリコントローラ４１２及びフラッシュメモリ装置４１１を含む。フラッシュメモリシステム４１０は、システムバス４６０を介して電源４２０、中央処理装置４３０、ＲＡＭ４４０、そしてユーザインタフェース４５０に電気的に連結される。フラッシュメモリ装置４１１には、ユーザインタフェース４５０を介して提供されるか又は中央処理装置４３０によって処理されたデータがメモリコントローラ４１２を介して格納される。
【００５９】
もしフラッシュメモリシステム４１０が半導体ディスク装置ＳＳＤとして装着される場合、メモリシステム４００のブーティング速度が画期的に早くなる。図示していないが、本発明によるメモリシステムには、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）などが更に提供できることは、当分野の通常的な知識を習得した者にとって自明である。
【００６０】
上述した実施形態では、分割情報ヒューズは制御ロジックの内部に形成されている。しかし、分割情報ヒューズは制御ロジックの外部に位置することができることは自明である。例えば、分割情報ヒューズは、フラッシュメモリ装置で使用される各種のヒューズが位置するヒューズユニットに位置することができる。
【００６１】
上述した実施形態では、マルチビット及びシングルビットプログラム制御機がプログラム制御機を形成し、マルチビット及びシングルビット読み出し制御機が読み出し制御機を形成する。しかし、マルチビットプログラム制御機及びマルチビット読み出し制御機がマルチビット制御機を形成し、シングルビットプログラム制御機及びシングルビット読み出し制御機がシングルビット制御機を形成できることは自明である。
【００６２】
上述したように、本発明によるフラッシュメモリ装置は、ロッキングビットを使用してメモリセルアレイのプログラム又は消去動作時に分割情報ブロックがプログラム又は消去されることを防止し、分割情報ヒューズを使用して分割情報ブロックアクセスモードで分割情報ブロックが消去されることを防止する。また、本発明によるフラッシュメモリ装置は使用者がロッキングビットを直接プログラムするモード及びロッキングビットが自動的にプログラムされるモードを提供する。
【００６３】
以上、図面を参照しながら本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態によるマルチビット及びシングルビット方式でデータを格納するフラッシュメモリ装置を示すブロック図である。
【図２】図１に示した制御ロジックを詳細に示すブロック図である。
【図３】図１に示したフラッシュメモリ装置にヒューズが追加されたフラッシュメモリ装置を示すブロック図である。
【図４】図３に示した制御ロジックを詳細に示すブロック図である。
【図５】図３に示したフラッシュメモリ装置でロッキングビットがプログラムされる過程を示すフローチャートである。
【図６】図３に示したフラッシュメモリ装置で、分割情報ブロックに対して消去動作が行われる過程を示すフローチャートである。
【図７】本発明のフラッシュメモリ装置を備えるメモリカードを例示的に示すブロック図である。
【図８】本発明によるフラッシュメモリ装置を含むメモリシステムの一実施例を示すブロック図である。
【符号の説明】
【００６５】
１００、２００、３１０、４１１    フラッシュメモリ装置
１１０、２１０    メモリセルアレイ
１１１、１１２、２１１、２１２    シングルビットメモリブロック
１１３〜１１ｎ、２１３〜２１ｎ    マルチビットメモリブロック
１２０、２２０    分割情報（Ｐ／Ｉ）ブロック
１２２、２２２    ロッキングビット（Ｌ／Ｂ）
１３０、２３０    読み出し／書き込み回路
１５０、２５０    制御ロジック
１５２、２５２    分割情報（Ｐ／Ｉ）レジスタ
１５４、２５４    メイン制御ユニット
１５６、２５６    プログラム制御機
１５６２、２５６２    マルチビットプログラム制御機
１５６４、２５６４    シングルビットプログラム制御機
１５８、２５８    読み出し制御機
１５８２、２５８２    マルチビット読み出し制御機
１５８４、２５８４    シングルビット読み出し制御機
２５３    分割情報（Ｐ／Ｉ）ヒューズ
３００    メモリカード
３２０    メモリコントローラ
３２１    ＳＲＡＭ
３２２    プロセッシングユニット（ＣＰＵ）
３２３    ホストインタフェース
３２４    エラー訂正ブロック（ＥＣＣ）
３２５    メモリインタフェース
４００    メモリシステム
４１０    フラッシュメモリシステム
４１２    メモリコントローラ
４２０    電源
４３０    中央処理装置（ＣＰＵ）
４４０    ＲＡＭ
４５０    ユーザインタフェース
４６０    システムバス
【図１】
2009054275.tif 000003
【図２】
2009054275.tif 000004
【図３】
2009054275.tif 000005
【図４】
2009054275.tif 000006
【図５】
2009054275.tif 000007
【図６】
2009054275.tif 000008
【図７】
2009054275.tif 000009
【図８】
2009054275.tif 000010