(57)【要約】【課題】ヒューズトリミングなどによってチップ毎に異なる設定をした後の半導体チップに対して設定値を変化させて行う動作マージン試験などのテストを容易に行えるようにする。【解決手段】ヒューズ素子13を用いて複数ビットからなる設定値を固定する設定回路10と、設定回路10によって固定された設定値に応じて所定の電圧レベルを持つ内部電圧を供給する電源回路20と、UP、DOWN信号などの制御信号と固定された設定値S2〜S0とを入力し、制御信号に応じた所定の値だけその設定値を増加又は減少させた場合の出力を行うカウンタ回路30とを備えている。【選択図】図２
2009231531.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットからなる設定値を固定する設定手段と、
前記設定手段によって固定された設定値に応じて所定の出力を行う出力回路と、
所定の制御信号と前記設定値とを入力し、その制御信号に応じた所定の値だけその設定値を増加又は減少させた場合の出力を行う制御手段と
を具備することを特徴とする半導体装置。
【請求項２】
前記設定手段が、複数のヒューズ素子を用いて複数ビットからなる設定値を固定するものである
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御手段が、前記入力された設定値に対して前記所定の制御信号に基づく所定の値だけ増加又は減少させた設定値を出力するものである
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記出力回路が、複数の信号から所定の信号を選択するセレクタを有し、前記設定値に応じてその選択値を決定し、
前記制御手段が、前記入力された設定値と前記所定の制御信号との論理演算によって前記所定のセレクタの選択値を変化させるものである
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記所定の制御信号が複数のヒューズ素子を用いて固定されるものである
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
複数ビットからなる設定値を固定する設定手段と、
前記設定手段によって固定された設定値に応じて所定の出力を行う出力回路とを備える半導体装置において、
所定の制御信号と前記設定値とを入力し、その制御信号に応じた所定の値だけその設定値を増加又は減少させた場合の出力を行う
ことを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子などを用いてチップ毎に異なる設定を行う半導体集積回路として用いて好適な半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
DRAM（ダイナミックランダムアクセスメモリ）などの半導体集積回路では、たとえばその内部電源レベルについて、チップ毎の仕上がりのばらつき対策として、チップ毎に個別に調整を行い、その調整結果を図１のようなヒューズ素子にプログラムすることで、チップ毎に異なる設定を行っているものがある。
【０００３】
図１は、本願発明の背景技術を説明するために本願発明者が作成した回路ブロック図であり、３ビットの設定信号S2、S1及びS0を設定するための設定回路10と、設定信号S2、S1及びS0によって電源レベルを可変する電源回路20とを含んでいる。設定回路10は、ＰチャネルMOSFET（Ｐチャネル金属酸化物半導体・電界効果トランジスタ；以下、PMOSとする。）11とＮチャネルMOSFET（以下、NMOSとする。）12とヒューズ素子13とインバータ14、15及び16とから構成されるものであってヒューズ素子13のオープンまたはショート破壊で各１ビットの設定値を記憶（あるいは固定）する記憶回路M1、M2及びM3を備えるとともに、各記憶回路M1、M2及びM3の出力ヒューズ信号F2、F1及びF0などを入力信号として設定信号S2、S1及びS0を出力する３個の複合ゲート17、18及び19を備えている。
【０００４】
各記憶回路M1〜M3において、PMOS11のソースは電源に接続され、そのドレインとゲートは、NMOS12のドレインとゲートに接続されている。NMOS12のソースはヒューズ素子13の一端に接続され、ヒューズ素子13の他端はグランドに接続されている。インバータ14とインバータ15は互いに入力と出力とを接続することでラッチ回路を構成し、PMOS11とNMOS12のドレインを入力として、出力をインバータ16に接続する。そして、インバータ16の出力が、ヒューズ素子13の状態によって決定されるものである各記憶回路M1、M2又はM3の出力ヒューズ信号F2、F1又はF0となる。以上の構成によって、リセット信号/RESETが“L”レベルから“H”レベルに変化した時にヒューズ信号F2、F1又はF0のレベルがヒューズ素子13の状態に基づいて設定される。
【０００５】
一方、複合ゲート17、18及び19は、ヒューズ信号F2、F1又はF0とノーマル信号NORMALとを入力とする２入力AND（アンド）回路とAND回路の出力とテストモード信号T2、T1又はT0とを入力として出力設定信号S2、S1又はS0を出力する２入力NOR（ノア）回路とを構成している。通常動作時には、ノーマル信号NORMALを“H”レベルにするとともに、各テストモード信号T2、T1及びT0を“L”レベルにすることとで、入力ヒューズ信号F2、F1及びF0を反転した信号が設定信号S2、S1及びS0として出力される。一方、トリミング時（すなわち調整時）には、ノーマル信号NORMALを“L”レベルにするとともに、各テストモード信号T2、T1及びT0を“H”レベル又は“L”レベルにすることとで、テストモード信号T2、T1及びT0を反転した信号が設定信号S2、S1及びS0として出力される。そして、電源回路20では、３ビットの入力設定信号S2、S1及びS0に基づいて、内部電源レベルが可変される。
【０００６】
すなわち、トリミングの際には、ノーマル信号NORMALを“L”レベルにするとともに、テストモード信号T2、T1及びT0を“H”レベル又は“L”レベルに切り替えながら、電源回路20の内部電源レベルを監視する。そして、内部電源レベルが所定のレベルになった時のテストモード信号T2、T1及びT0のレベルに基づいて、３個のヒューズ素子13がプログラムされる。他方、通常動作時には、ノーマル信号NORMALを“H”レベルにするとともに、テストモード信号T2、T1及びT0を“L”レベルにすることで、３個のヒューズ素子13のプログラム状態に基づいて設定信号S2、S1及びS0の値が決定され、それに基づいて電源回路20電源レベルが設定される。
【０００７】
なお、例えば特許文献１や特許文献２には、ヒューズ素子とカウンタとを用いた電圧調整方法の技術が開示されている。
【特許文献１】特開平５−２６５５７９号公報
【特許文献２】特開２００７−４２８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１に示すようなヒューズ素子などを用いてチップ毎に異なる設定値をプログラムする半導体集積回路では、プログラム完了後に製品として出荷した後に、不良品とされたDRAMチップなどの半導体チップの不良原因を調査する場合に、状態確認試験のため、内部電源レベルを現在の設定から変化させたい場合が生じることがある。しかし、チップ毎にヒューズ素子のプログラム状態が異なるため、チップ毎に異なるテストモード信号（T0〜T2）を入力する必要があり、例えば現在のヒューズ素子の設定状態すなわちトリミング情報を読み出すための作業が必要となったりというように、作業が煩雑であり多数個の評価をする場合、評価時間が長くなるという課題があった。
【０００９】
本発明は、上記の事情に鑑みてなされたものであり、ヒューズトリミングなどによってチップ毎に異なる設定をした後の半導体チップに対して設定値を変化させて行う動作マージン試験などのテストを容易に行えるようにする半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１に記載の発明は、複数ビットからなる設定値を固定する設定手段と、前記設定手段によって固定された設定値に応じて所定の出力を行う出力回路と、所定の制御信号と前記設定値とを入力し、その制御信号に応じた所定の値だけその設定値を増加又は減少させた場合の出力を行う制御手段とを具備することを特徴とする。
【００１１】
請求項２に記載の発明は、前記設定手段が、複数のヒューズ素子を用いて複数ビットからなる設定値を固定するものであることを特徴とする。
【００１２】
請求項３に記載の発明は、前記制御手段が、前記入力された設定値に対して前記所定の制御信号に基づく所定の値だけ増加又は減少させた設定値を出力するものであることを特徴とする。
【００１３】
請求項４に記載の発明は、前記出力回路が、複数の信号から所定の信号を選択するセレクタを有し、前記設定値に応じてその選択値を決定し、前記制御手段が、前記入力された設定値と前記所定の制御信号との論理演算によって前記所定のセレクタの選択値を変化させるものであることを特徴とする。
【００１４】
請求項５に記載の発明は、前記所定の制御信号が複数のヒューズ素子を用いて固定されるものであることを特徴とする。
【００１５】
請求項６に記載の発明は、複数ビットからなる設定値を固定する設定手段と、前記設定手段によって固定された設定値に応じて所定の出力を行う出力回路とを備える半導体装置において、所定の制御信号と前記設定値とを入力し、その制御信号に応じた所定の値だけその設定値を増加又は減少させた場合の出力を行うことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、所定の制御信号を入力し、その制御信号に応じた所定の値だけ設定手段によって固定された設定値を増加又は減少させた場合の出力が行われ、その出力に応じて出力回路から所定の出力が行われる。したがって、設定手段による設定値の固定状態を読み出すことなく、現在の固定状態からずらした状態に電圧等の出力回路からの出力を設定して所望の試験などを行うことができる。よって、例えばヒューズトリミングなどでチップ毎に異なる設定をした後の半導体チップに対して設定値を変化させて行う動作マージン試験などのテストを容易に行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。図２は、本発明による半導体装置の第１の実施の形態を説明するための回路ブロック図である。図２において、図１と同一の構成には同一の参照符号を用いている。図２に示す回路ブロックは、たとえばDRAMなどの半導体チップに搭載されるものであって、その半導体チップにはたとえば図示していない記憶部を構成する各種回路やチップ外との入出力を行うパッドや入出力回路などが搭載されている。
【００１８】
図２に示す実施の形態では、図１に示すものと比べ、カウンタ回路（あるいは加算・減算回路）30（以下、カウンタ回路とする。）が、設定回路10と電源回路20との間に挿入されている点が異なっている。カウンタ回路30は、内部にカウンタある加算・減算回路を有し、設定回路10によって複数のヒューズ素子13を用いて固定された複数ビットからなる設定値を表す３ビットの設定信号S2、S1及びS0と、制御信号としてのカウンタセット信号SET、アップ信号UP及びダウン信号DOWNとを入力し、制御信号に応じて所定の値だけ設定信号S2、S1及びS0を増加又は減少させた場合の出力を行う制御回路である。この場合、カウンタ回路30は、カウンタセット信号SETが“H”レベルの場合、入力された設定信号S2、S1及びS0をそのまま出力設定信号S2M、S1M及びS0Mとして出力する。一方、カウンタセット信号SETが“L”レベルの場合、カウンタ回路30は、カウンタセット信号SETが“H”から“L”レベルに変化した時の設定信号S2、S1及びS0の値（ただし、S2が22ビット、S1が21ビット及びS0が20ビットであるとする。）を基準として、アップ信号UPがトグルする度に「１」ずつ増加させ、ダウン信号DOWNがトグルする度に「１」ずつ減少させた設定信号S2M、S1M及びS0Mを出力する。
【００１９】
本実施の形態の動作をまとめると次のとおりである。（１）ヒューズ素子13の設定前（すなわち例えばヒューズカット前）は、ノーマル信号NORMAL＝“L”で、カウンタセット信号SET＝“H”で、テストモード信号（T0〜T2）が、設定信号S2M、S1M及びS0Mとして電源回路20に入力され、対応する電源レベルに内部電源レベルが調節される。（２）通常時は、ノーマル信号NORMAL＝“H”、テストモード信号（T0〜T2）＝“L”および、カウンタセット信号SET＝“H”で、ヒューズ素子13にプログラムされたトリミング信号（ヒューズ信号F2〜F0の反転信号）が設定信号S2M、S1M及びS0Mとして電源回路20に入力され、対応する電源レベルに内部電源レベルが調節される。（３）不良品解析時には、ノーマル信号NORMAL＝“H”およびテストモード信号（T0〜T2）＝“L”で、カウンタセット信号SETを“H”から“L”に変化させ、カウンタ回路30に取り込んだヒューズ情報に対して、UPまたはDOWN信号のトグル回数に応じて設定値からずれた設定信号（S0M〜S2M）を電源回路20に入力し、対応する電源レベルに内部電源レベルが調節される。
【００２０】
なお、上記の構成においてノーマル信号NORMAL、テストモード信号T0〜T2、カウンタセット信号SET、アップ信号UP、ダウン信号DOWNなどの各入力信号は、半導体チップ上に設けられたテストパッドなどを用いて直接入力したり、テストパッドや通常の入出力ピンから所定のコマンドを入力することで設定できるようにしたりすることができる。
【００２１】
本実施の形態によれば、制御手段としてのカウンタ回路30によって、制御信号としてのカウンタセット信号SET、UP信号及びDOWN信号を入力として、そのUP信号及びDOWN信号のトグル回数に応じた値だけ、設定回路10によって固定された３ビットの設定信号S2、S1及びS0で表される設定値が増加又は減少させた値を表す３ビットの設定信号S2M、S1M及びS0Mが出力される。したがって、設定回路10によって固定された３ビットの設定信号S2、S1及びS0の設定状態すなわち３個のヒューズ素子13の設定状態を読み出すことなく、現在の固定状態からずらした状態に電源回路20へ入力される設定信号S2M、S1M及びS0Mを変化させることができる。これにより、出力回路としての電源回路20からの出力すなわち電源レベルなどを設定して所望の試験などを行うことができる。
【００２２】
次に、本発明の第２の実施の形態を図３に示す。本実施の形態においてはクロックのカウント回数ではなく、セレクタ制御を行い、UP／DOWN信号（UP1、UP2、DN1、DN2）に応じて、設定電圧から電源の上げ／下げを行うものである。
【００２３】
図３に示す第２の実施の形態は、図１及び図２に示すものと同一の設定回路10と、設定回路10から出力された３ビットの設定信号S2、S1及びS0と、セレクタ制御信号UP1、UP2、DN1及びDN2とを入力し、セレクタ制御信号UP1、UP2、DN1及びDN2に応じて所定の値だけ設定信号S2、S1及びS0を増加又は減少させた場合の制御及び出力を行う電源回路40とを備えている。電源回路40は、基準電圧VREFを８段階に分圧する分圧回路41と、分圧回路41の８個の出力のうちの１個を選択するセレクタ42と、設定信号S2、S1及びS0とセレクタ制御信号UP1、UP2、DN1及びDN2とに応じてセレクタ42の制御を行うセレクタ制御論理回路43と、電源VPPを所定の分圧比で分圧した電圧を出力する分圧回路44と、セレクタ42の選択値と分圧回路44の分圧値とを比較する比較器45とを備えている。この比較器45の出力が図示していない所定の回路によって内分電源レベルの調節に用いられる。
【００２４】
セレクタ42は、４組の２入力１出力の選択回路からなり、分圧回路41の８個の出力から４個の出力を選択する選択部421と、２組の２入力１出力の選択回路からなり、選択部421の４個の出力から２個の出力を選択する選択部422と、１個の２入力１出力の選択回路からなり、選択部422の２個の出力から１個の出力を選択する選択部423とから構成されている。また、選択部421と選択部442と選択部423の各選択回路は、それぞれセレクタ制御論理回路43の出力信号SEL0、SEL1及びSEL2のレベルに従って選択値を決定する。この場合、各選択回路は、“H”レベルで高電位側、“L”で低電位側を選択するものである。例えば図３に示す各選択回路の状態は、SEL0＝“H”、SEL1＝“L”、SEL2＝“H”の場合を示している。
【００２５】
上記の構成において、（１）ヒューズカット前は、ノーマル信号NORMAL＝“L”で、セレクタ制御信号UP1、UP2、DN1及びDN2＝“L”とされる。セレクタ制御信号UP1、UP2、DN1及びDN2＝“L”の場合、セレクタ制御論理回路43の出力信号SEL0、SEL1及びSEL2は設定信号S2、S1及びS0と等しくなる。したがって、ノーマル信号NORMAL＝“L”のときは、テストモード信号（T0〜T2）に応じてセレクタ制御信号（SEL0〜2）が発生され、電源レベルは、対応する値に調節される。（２）通常時は、ノーマル信号NORMAL＝“H” および、テストモード信号（T0〜T2）＝“L”で、ならびにセレクタ制御信号UP1、UP2、DN1及びDN2＝“L”で、ヒューズ信号F0〜F2に応じてセレクタ制御論理回路43の出力信号SEL0、SEL1及びSEL2が発生され、電源レベルは、対応する値に調節される。（３）製品出荷後の不良品解析時には、ノーマル信号NORMAL＝“H” およびテストモード信号（T0〜T2）＝“L”で、セレクタ制御信号UP1、UP2、DN1又はDN2のいずれかを“H”レベルとする。この場合、ヒューズ信号F0〜F2に応じて固定された設定信号S2、S1及びS0が表す設定値を通常時の基準値（＝基準となる分圧レベル）として、セレクタ制御信号UP1、UP2、DN1又はDN2のいずれかが“H”レベルとなったときに、それに応じて「基準レベル」に「＋１」、「＋２」、「−１」、「−２」のいずれかとした分圧レベルが選択されて、電源レベルが対応する値に調節される。
【００２６】
セレクタ制御論理回路43の具体的な構成について以下に説明する。図３における分圧回路41の出力をVREF側からTAP7〜TAP0とすると（以下“／”はBar記号（反転記号）を示すものとする）、信号SEL0の向き（＝レベル）が変わるのは、TAP0〜TAP6のいずれかが選択値（＝出力値）となっている場合で、信号UP1が“H”レベルとなったときか、TAP1〜TAP7のいずれかが選択値で、信号DN1が“H”レベルとなったときなので、信号SEL0は次式で表される。
【００２７】
【数１】
2009231531.tif 000003
【００２８】
また、信号SEL1の向きが変わるのは、TAP3が選択されていて信号UP1が“H”の時、TAP4が選択されていて信号DN1が“H”の時、TAP0〜TAP5のいずれかが選択されていて信号UP2が“H”の時、およびTAP2〜TAP7のいずれかが選択されていて信号DN2が“H”の時なので、信号SEL1は次式で表される。
【００２９】
【数２】
2009231531.tif 000004
【００３０】
また、信号SEL2の向きが変わるのは、TAP5が選択されていて信号DN2が“H”の時、TAP4が選択されていて信号DN1が“H”の時、TAP3が選択されていて信号UP1が“H”の時、およびTAP2が選択されていて信号UP2が“H”の時なので、信号SEL2は次式で表される。
【００３１】
【数３】
2009231531.tif 000005
【００３２】
これらの式を表す論理を信号SEL1、SEL2、SEL3及び信号S0、信号1、信号2の間に組めばよい。尚、勿論、信号UP1、UP2、信号DN1、DN2に限らず、その数を増やすことも可能である。
【００３３】
次に、本発明の第３の実施の形態を図４に示す。図１〜図３においては、ヒューズ素子によって固定された設定値に応じて所定の出力を行う出力回路が電圧発生回路であったが、本実施の形態では、ヒューズ素子によって固定された設定値に応じて所定の出力を行う出力回路が発振回路（OSC回路）であり、制御信号に応じて予め設定した発振回路の発振周期をずらす構成を有している。また、この実施の形態は、設定値だけでなく、設定値を所定の値だけ増加又は減少させる作用を有する制御信号も、複数のヒューズ素子を用いて固定する構成を有している。
【００３４】
図４は、本発明による半導体装置の第３の実施の形態を説明するためのブロック図である。図４に示す回路は、発振回路を有する半導体チップに搭載されるものであって、その半導体チップにはたとえば図示していない他の各種回路やチップ外との入出力を行うパッドや入出力回路などが搭載されている。
【００３５】
図４に示す第３の実施の形態は、内部に４個のヒューズ素子を備え、ヒューズ素子によって固定された４ビットの信号F<3:0>を出力するヒューズ設定回路51と、信号F<3:0>と４ビットの信号GT<3:0>のどちらかを選択して４ビットの信号T<3:0>を出力するセレクタ52と、内部に２個のヒューズ素子を備え、ヒューズ素子によって固定された各１ビットの信号M1と信号M2を出力するヒューズ設定回路55と、セレクタ52の４ビットの出力信号T<3:0>からヒューズ設定回路55の合計２ビットの出力信号M1、M2を減算する減算回路53と、減算回路53の４ビットの出力信号TM<3:0>に応じて発振周波数を変化させる発振回路54とを備えている。この実施形態においては、減算回路53が、予め設定した状態からずらした状態を発生する制御回路を構成することになる。
【００３６】
図４に示す構成は、ヒューズ設定回路51の出力F<3:0>にプログラムがなされ、製品が完成した後に、例えば完成後のデータ保持時間のテストで不良となった場合は、ヒューズ設定回路55で、発振周期を「−１」段階または  「−２」段階する信号M1または、M2を出して良品化させることが可能である。
【００３７】
更に第４の実施の形態として、上記第１及び第２の実施の形態における回路を利用した試験方法について説明する。半導体メモリにおいては、ワード線の電位を設定値よりも低くする厳しい加速試験を行う場合がある。その場合、所定の設定値を実現するためのトリミングコードはチップ毎に異なっている。したがって、一律に同一の試験用のトリミングコード（以下、疑似トリミングコードとする。）を用いると、あるチップでは、逆にワード線の電圧が所定値よりも高くなって緩い試験となる。そこで、所定の値よりも低い電圧となるように、チップ毎に別々の擬似トリミングコードを設定してから、多数個を同時に試験する。この場合、試験自体は、多数個並列に実施できるが、試験に先立って、チップ毎に擬似トリミングコードを設定する部分は、並列にできないので、テスト時間が多数個同時試験でも短縮できないという問題が生じる。
【００３８】
これに対し、上記第１及び第２の実施の形態では、ヒューズトリミング後のテストでは、全チップに対して、設定値に対する変化分を「−１」や「−２」とするテスト信号を発生させた状態で所望の加速試験を行えばよいので、チップ毎に擬似トリミングコードを設定するルーチンが不要になる。よって、加速試験のテスト時間の増加を防止できる。
【００３９】
以上のように本発明の各実施の形態においては、現在のトリミング情報を読み出すことなく、現在のトリミング状態からずらした状態に設定値を設定することができる。したがって、例えば多数個であっても同時に同じテストプログラムでマージン試験を実施することができる。
【００４０】
なお、本発明の実施の形態は、上記のものに限定されず、固定された設定値によって出力を変化させる対象の量を、電圧値や周波数のほか、電流値などの他のアナログ値としたり、論理回路の初期値などのデジタル値としたりすることもできる。また、設定値のビット数は、上記のものに限られず、複数ビットであればよい。また、設定値をずらす際のビット数も適宜変更することができる。また、固定値の設定方法は、たとえば配線部材、トランジスタ素子などを利用したヒューズ素子に限らず、１または複数のトランジスタからなる不揮発性のメモリ回路を用いたものとすることも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の背景技術を説明するための回路ブロック図である。
【図２】本発明の第１の実施の形態を説明するための回路ブロック図である。
【図３】本発明の第２の実施の形態を説明するための回路ブロック図である。
【図４】本発明の第３の実施の形態を説明するための回路ブロック図である。
【符号の説明】
【００４２】
10…設定回路、13…ヒューズ素子、20…電源回路、30…カウンタ回路、40…電源回路、42…セレクタ、43…セレクタ制御論理回路、51…ヒューズ設定回路、53…減算回路、54…発振回路、55…ヒューズ設定回路
【図１】
2009231531.tif 000006
【図２】
2009231531.tif 000007
【図３】
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【図４】
2009231531.tif 000009