(57)【要約】【課題】同一基板上に形成された縦型ＰＮＰトランジスタとＮＰＮトランジスタの両方の特性向上が図られた半導体装置を提供する。【解決手段】半導体装置はＰＮＰトランジスタ５０を備えている。ＰＮＰトランジスタ５０は、第１のＰ型コレクタ領域３ｂと、第１のＰ型コレクタ領域３ｂの底面を覆い、第１のＰ型コレクタ領域３ｂの不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域２と、第１のＰ型コレクタ領域３ｂ上に形成された第２のＰ型コレクタ領域５ｂとを備えている。第１のＰ型コレクタ領域３ｂの側面もＮ型領域に囲まれている。このため、ＰＮＰトランジスタ５０におけるパンチスルーの発生が抑えられるとともに、コレクタ領域内のキャリア通過経路を短くしてコレクタ抵抗の低減を図ることができる。【選択図】図１
2009295718.tif 000002
【特許請求の範囲】
【請求項１】
ＰＮＰトランジスタを備えた半導体装置であって、
前記ＰＮＰトランジスタは、
少なくとも半導体基板の上部に形成された第１のＰ型コレクタ領域と、
前記半導体基板内に形成され、少なくとも前記第１のＰ型コレクタ領域の底面を覆い、前記第１のＰ型コレクタ領域の不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域と、
前記第１のＰ型コレクタ領域の上端部を囲むＮ型拡散領域と、
前記第１のＰ型コレクタ領域上に設けられた第２のＰ型コレクタ領域と、
前記第２のＰ型コレクタ領域の一部上に形成されたＮ型ベース領域と、
前記Ｎ型ベース領域の上部に形成されたＰ型エミッタ領域とを有している半導体装置。
【請求項２】
平面的に見て、前記第１のＮ型埋め込み領域の端部は前記第１のＰ型コレクタ領域の外方に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＮ型埋め込み領域は、前記第１のＰ型コレクタ領域の側面を囲むＮ型拡散部分を有しており、
前記第１のＮ型埋め込み領域のうち前記第１のＰ型コレクタ領域の下に位置する部分の不純物濃度は前記Ｎ型拡散部分の不純物濃度よりも高いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＰＮＰトランジスタは、前記第１のＮ型埋め込み領域と前記Ｎ型拡散領域との間に形成され、前記第１のＰ型コレクタ領域の側面を囲む第２のＮ型埋め込み領域をさらに有していることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記半導体基板の上部に設けられたＮ型コレクタ領域を有するＮＰＮトランジスタをさらに備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記Ｎ型コレクタ領域は前記第２のＮ型埋め込み領域と同時に形成されたものであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板上に形成された半導体からなるエピタキシャル層をさらに備えており、
前記第１のＰ型コレクタ領域は前記半導体基板の上部から前記エピタキシャル層の下部に亘って設けられており、
前記第２のＰ型コレクタ領域および前記Ｎ型拡散領域とは前記エピタキシャル層内に形成されていることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
前記第１のＮ型埋め込み領域が含む不純物のピーク濃度は、前記第１のＰ型コレクタ領域が含む不純物のピーク濃度よりも低いことを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記第１のＮ型埋め込み領域はリンを含んでいることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
第１のＰ型コレクタ領域と、前記第１のＰ型コレクタ領域の不純物濃度のピークよりも深い位置に不純物濃度のピーク位置を有する第１のＮ型埋め込み領域と、Ｎ型拡散領域と、第２のＰ型コレクタ領域と、Ｎ型ベース領域と、Ｐ型エミッタ領域とを有するＰＮＰトランジスタを備えた半導体装置の製造方法であって、
半導体基板のうち第１の領域に位置する部分にＮ型不純物をイオン注入して前記第１のＮ型埋め込み領域を形成する工程（ａ）と、
半導体基板のうち第１の領域に位置する部分にＰ型不純物をイオン注入して前記第１のＰ型コレクタ領域を形成する工程（ｂ）と、
前記工程（ａ）および工程（ｂ）の後に熱処理を行って、前記第１のＮ型埋め込み領域および前記第１のＰ型コレクタ領域中の不純物を拡散させる工程（ｃ）と、
前記半導体基板上にＮ型半導体からなるエピタキシャル層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のＰ型コレクタ領域の上に前記第２のＰ型コレクタ領域を形成し、前記第１のＰ型コレクタ領域の上端部を囲むＮ型拡散領域を形成する工程（ｅ）と、
前記第２のＰ型コレクタ領域上に前記Ｎ型ベース領域を形成する工程（ｆ）と、
前記Ｎ型ベース領域の上部に前記Ｐ型エミッタ領域を形成する工程（ｇ）とを備えている半導体装置の製造方法。
【請求項１１】
前記工程（ａ）でのイオン注入の加速エネルギーは、前記工程（ｂ）でのイオン注入の加速エネルギーよりも大きいことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置は、前記第１のＰ型コレクタ領域の側面を囲み、前記第１のＮ型埋め込み領域と前記Ｎ型拡散領域との間に形成された第２のＮ型埋め込み領域をさらに有しており、
少なくとも前記工程（ｅ）の前に、前記半導体基板のうち前記第１の領域の端部領域にＮ型不純物をイオン注入して前記第２のＮ型埋め込み領域を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置は、第１のＮ型コレクタ層と、前記エピタキシャル層のうち前記第１のＮ型コレクタ層上に形成された部分で構成された第２のＮ型コレクタ層とを有するＮＰＮトランジスタをさらに備えており、
前記工程（ｈ）では、前記半導体基板のうち第２の領域に位置する部分にもＮ型不純物をイオン注入することにより、前記第２のＮ型埋め込み領域と同時に前記第１のＮ型コレクタ領域を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）は、前記エピタキシャル層にＰ型不純物をイオン注入する工程（ｅ１）と、前記エピタキシャル層にＮ型不純物をイオン注入する工程（ｅ２）と、前記工程（ｅ１）および（ｅ２）の後に、熱処理を行う工程（ｅ３）とを含んでおり、
前記工程（ｃ）および工程（ｅ）での熱処理によって前記工程（ａ）で注入されたＮ型不純物が拡散し、前記第１のＮ型埋め込み領域が前記第１のＰ型コレクタ層の側面を覆うことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＰＮＰトランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
光電子集積回路（Optical Electronic Integrated Circuit：ＯＥＩＣ）装置やＤＶＤ（Digital Versatile Disc）のＦＥＰ（Front End Processor）など、アナログ信号処理回路において、縦型ＰＮＰトランジスタを高速で動作するＮＰＮトランジスタと同一基板上に形成したものがよく用いられている。近年では、回路性能を向上させるため、トランジスタのさらなる高速化が要求されている。
【０００３】
一般的な縦型ＰＮＰトランジスタを有する半導体装置およびその製造方法の１つは、例えば特許文献１に開示されている。この例では、縦型ＰＮＰトランジスタの埋め込みコレクタ領域（例えばボロン）のピーク位置と基板分離のＮ型埋め込み領域（例えば砒素）のピーク位置を同じ深さに形成している（特許文献１の第２図Ａ参照）。従来の半導体装置では、ボロンと砒素の拡散速度の違いを利用して長時間の熱処理によりコレクタ埋め込み領域とＮ型埋め込み領域の両方を形成している。特許文献１では、トランジスタのコレクタ領域にあたるＮ型エピタキシャル層の膜厚が約７μｍあり、Ｎ型埋め込み領域とＰ型の埋め込みコレクタ領域の不純物濃度のピーク位置を同じ深さに形成しても、充分なコレクタ領域を確保できる構造となっている。この構造で約１００ＭＨｚの周波数特性が得られている。
【０００４】
なお、従来の縦型ＰＮＰトランジスタを縦型ＰＮＰトランジスタとを同一チップ上に集積する場合には、上述の熱処理を行ってＮ型エピタキシャル層を厚膜化することで、縦型ＰＮＰトランジスタを基板から分離し、キャリアが基板側へ流れないようにする。
【特許文献１】特公平７−１３９６９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、縦型ＰＮＰトランジスタを縦型ＰＮＰトランジスタと同一チップ上に形成する場合、ＮＰＮトランジスタのコレクタ領域はＮ型エピタキシャル層に形成されるため、Ｎ型エピタキシャル層を厚くするとＮＰＮトランジスタのコレクタ抵抗が大きくなってしまう。コレクタ抵抗が大きくなると、ＮＰＮトランジスタの周波数特性は悪化する。
【０００６】
一方、トランジスタの周波数特性の向上は近年ますます強く求められている。周波数特性を向上させるには、Ｎ型エピタキシャル層の厚さを薄くしてコレクタ抵抗を低減させることが有効である。そこで、ＮＰＮトランジスタの周波数特性向上を狙い、従来の半導体装置においてＮ型エピタキシャル層の厚さを薄くすると、縦型ＰＮＰトランジスタにおいてＮ型埋め込み領域の不純物濃度はＰ型埋め込みコレクタ領域より高いため、Ｐ型埋め込みコレクタ領域が確保できなくなる。その結果、縦型ＰＮＰトランジスタがトランジスタとして動作しなくなる。このように、従来の半導体装置では、縦型ＰＮＰトランジスタを正常に動作させ、且つＮＰＮトランジスタの特性向上と縦型ＰＮＰトランジスタの特性向上とを両立することが困難であった。
【０００７】
本発明は、上述した従来技術の課題の解決を図るものであり、同一基板上に形成され、双方の特性向上が図られたＮＰＮトランジスタと縦型ＰＮＰトランジスタを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ＰＮＰトランジスタを備えた半導体装置であって、前記ＰＮＰトランジスタは、少なくとも半導体基板の上部に形成された第１のＰ型コレクタ領域と、前記半導体基板内に形成され、少なくとも前記第１のＰ型コレクタ領域の底面を覆い、前記第１のＰ型コレクタ領域の不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域と、前記第１のＰ型コレクタ領域の上端部を囲むＮ型拡散領域と、前記第１のＰ型コレクタ領域上に設けられた第２のＰ型コレクタ領域と、前記第２のＰ型コレクタ領域の一部上に形成されたＮ型ベース領域と、前記Ｎ型ベース領域の上部に形成されたＰ型エミッタ領域とを有している。
【０００９】
この構成において、第１のＮ型埋め込み領域の不純物ピークを第１のＰ型コレクタ領域の不純物ピークよりも深い位置に形成しているので、第１のＮ型埋め込み領域の不純物濃度を上げずに第１のＰ型コレクタ領域を基板部分から分離することができ、ＰＮＰトランジスタにおけるパンチスルーの発生を抑えることができる。また、第２のＰ型コレクタ領域の厚みを薄くすることができるので、ＰＮＰトランジスタのコレクタ抵抗の低減を図り、ＰＮＰトランジスタの特性を向上させることもできる。さらに、ＰＮＰトランジスタと同一基板上にＮＰＮトランジスタを形成する場合には、ＮＰＮトランジスタのコレクタ領域の厚みを薄くすることができるので、ＮＰＮトランジスタの電気的特性も向上させることができる。
【００１０】
ここで、第１のＰ型コレクタ領域の側面は第１のＮ型埋め込み領域の一部が覆っていてもよいし、第１のＮ型埋め込み領域とは別個に形成された第２のＮ型埋め込み領域が覆っていてもよい。第２のＮ型埋め込み領域を形成する場合には、ＰＮＰトランジスタとＮＰＮトランジスタとを分離するための領域が狭い場合であっても両トランジスタ間を電気的に分離することができるので、面積の低減を図ることができる。
【００１１】
また、本発明の半導体装置の製造方法は、第１のＰ型コレクタ領域と、前記第１のＰ型コレクタ領域の不純物濃度のピークよりも深い位置に不純物濃度のピーク位置を有する第１のＮ型埋め込み領域と、Ｎ型拡散領域と、第２のＰ型コレクタ領域と、Ｎ型ベース領域と、Ｐ型エミッタ領域とを有するＰＮＰトランジスタを備えた半導体装置の製造方法であって、半導体基板のうち第１の領域に位置する部分にＮ型不純物をイオン注入して前記第１のＮ型埋め込み領域を形成する工程（ａ）と、半導体基板のうち第１の領域に位置する部分にＰ型不純物をイオン注入して前記第１のＰ型コレクタ領域を形成する工程（ｂ）と、前記工程（ａ）および工程（ｂ）の後に熱処理を行って、前記第１のＮ型埋め込み領域および前記第１のＰ型コレクタ領域中の不純物を拡散させる工程（ｃ）と、前記半導体基板上にＮ型半導体からなるエピタキシャル層を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記第１のＰ型コレクタ領域の上に前記第２のＰ型コレクタ領域を形成し、前記第１のＰ型コレクタ領域の上端部を囲むＮ型拡散領域を形成する工程（ｅ）と、前記第２のＰ型コレクタ領域上に前記Ｎ型ベース領域を形成する工程（ｆ）と、前記Ｎ型ベース領域の上部に前記Ｐ型エミッタ領域を形成する工程（ｇ）とを備えている。
【００１２】
この方法によれば、Ｎ型不純物の熱拡散を利用して第１のＰ型コレクタ領域の底面や側面を覆うように第１のＮ型埋め込み領域を形成させることができるので、従来に比べて第１のＮ型埋め込み領域の不純物濃度を低くしても第１のＰ型コレクタ領域を基板部分から分離させることができる。このため、ＰＮＰトランジスタおよびＮＰＮトランジスタのコレクタ領域として機能するエピタキシャル層の厚みを薄くでき、ＰＮＰトランジスタおよびＮＰＮトランジスタにおけるコレクタ抵抗を低減し、両トランジスタの電気的特性を共に向上させることができる。
【発明の効果】
【００１３】
本発明は、第１のＰ型コレクタ領域のピークより深い位置に第１のＮ型埋め込み領域の不純物ピークを形成することにより、縦型ＰＮＰトランジスタにおけるパンチスルーを抑制して信頼性の向上を図るとともに、コレクタ抵抗の増加を抑制することができ、縦型ＰＮＰトランジスタの高速化が図れる。これと同時にエピタキシャル層の薄膜化により、ＮＰＮトランジスタのコレクタ抵抗も低減でき、ＮＰＮトランジスタの高速化を図ることもできる。よって、ＮＰＮトランジスタと縦型ＰＮＰトランジスタの双方の高速化、高周波特性の向上などを実現することができる。
【００１４】
また、コレクタ−基板間間隔が狭くなった場合、第１のＰ型コレクタ領域中の不純物が拡散すること等により、Ｎ型分離領域が狭くなることがあるが、Ｐ型埋め込みコレクタ領域の側面を囲む第２のＮ型埋め込み領域を形成することにより、コレクタ−基板間耐圧を向上させることができる。第２のＮ型埋め込み領域はＮＰＮトランジスタのＮ型埋め込みコレクタ領域と同時に形成することが可能であるので、工程数を増やすことなく信頼性の高い半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１６】
（第１の実施形態）
−半導体装置の構成−
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施形態の半導体装置は、Ｐ型シリコン等からなる半導体基板１上に縦型ＰＮＰトランジスタ５０とＮＰＮトランジスタ５５とが集積されたものである。半導体基板１上にはＮ型不純物を含む半導体（例えばシリコン）からなるエピタキシャル層４０が形成されている。図中の点線は半導体基板１とエピタキシャル層４０との境界を示す。
【００１７】
縦型ＰＮＰトランジスタ５０は、半導体基板１内に形成された第１のＮ型埋め込み領域２と、第１のＮ型埋め込み領域２上に形成され、不純物濃度のピーク位置が第１のＮ型埋め込み領域２よりも浅い位置にあるＰ型埋め込みコレクタ領域（第１のＰ型コレクタ領域）３ｂと、エピタキシャル層４０のうちＰ型埋め込みコレクタ領域３ｂの上に位置する部分に形成されたＰ型コレクタ領域５ｂと、エピタキシャル層４０内に形成され、Ｐ型コレクタ領域５ｂとＰ型埋め込みコレクタ領域３ｂの上部とを囲むＮ型拡散領域６ａと、Ｐ型コレクタ領域５ｂ上に形成されたＮ型真性ベース領域１３と、Ｎ型真性ベース領域１３の側方にＮ型真性ベース領域１３と接するように形成されたＮ型外部ベース領域１２ａと、Ｎ型真性ベース領域１３の上部に形成されたＰ型エミッタ領域１６と、Ｐ型コレクタ領域５ｂ上に形成されたＰ型コレクタコンタクト領域１１ａとを備えている。Ｐ型埋め込みコレクタ領域３ｂは、半導体基板１の上部からエピタキシャル層４０の下部に跨って形成されている。縦型ＰＮＰトランジスタ５０とＮＰＮトランジスタ５５との間やＰ型コレクタコンタクト領域１１ａとＮ型外部ベース領域１２ａとの間であって、Ｐ型コレクタ領域５ｂの上の領域に形成された素子分離用絶縁膜７が形成されている。
【００１８】
また、縦型ＰＮＰトランジスタ５０は、Ｎ型外部ベース領域１２ａ上からその側方の素子分離用絶縁膜７上に亘って形成されたＮ型ポリシリコン膜９ａと、Ｐ型エミッタ領域１６上に形成されたＰ型ポリシリコン膜１４と、Ｎ型ポリシリコン膜９ａとＰ型ポリシリコン膜１４との間に形成された絶縁膜１０ａと、Ｐ型コレクタコンタクト領域１１ａ上に形成されたＰ型ポリシリコン膜８ａと、素子分離用絶縁膜７上に形成された絶縁膜（層間絶縁膜）１５を貫通し、Ｎ型ポリシリコン膜９ａに接続されたベース電極１８と、絶縁膜１５を貫通し、Ｐ型ポリシリコン膜１４に接続されたエミッタ電極１９と、絶縁膜１５を貫通し、Ｐ型ポリシリコン膜８ａに接続されたコレクタ電極１７とを備えている。
【００１９】
半導体装置において、縦型ＰＮＰトランジスタ５０とＮＰＮトランジスタ５５との間には、素子分離用絶縁膜７だけでなくＰ型埋め込み分離領域３ａとＰ型埋め込み分離領域３ａ上に位置するＰ型分離領域５ａとが形成されており、両トランジスタ間の電気的分離が図られている。
【００２０】
半導体基板１（他の拡散層が形成されていない部分）の不純物濃度は例えば１．０×１０１４ｃｍ−３程度である。第１のＮ型埋め込み領域２のうちＰ型埋め込みコレクタ領域３ｂの下に形成された部分の不純物濃度は１．０×１０１７ｃｍ−３程度であり、Ｐ型埋め込みコレクタ領域３ｂの側方に形成された部分（Ｎ型拡散部分２ａ）の不純物濃度は１．０×１０１６ｃｍ−３程度と（第１のＮ型埋め込み領域２の）下部よりも大幅に低くなっている。Ｐ型埋め込みコレクタ領域３ｂの不純物濃度は例えば１．０×１０１８ｃｍ−３程度で、第１のＮ型埋め込み領域２のうちＰ型埋め込みコレクタ領域３ｂの下に形成された部分の不純物濃度よりも低くなっている。第１のＮ型埋め込み領域２のうちＰ型埋め込みコレクタ領域３ｂの下に形成された部分の不純物濃度は、従来技術と異なり、Ｐ型埋め込みコレクタ領域３ｂの不純物濃度よりも低くてもよい。また、Ｐ型コレクタ領域５ｂの不純物濃度は例えば５．０×１０１６ｃｍ−３程度で、Ｎ型拡散領域６ａの不純物濃度は例えば１．０×１０１７ｃｍ−３程度である。
【００２１】
また、ＮＰＮトランジスタ５５は、半導体基板１内に形成されたＮ型埋め込みコレクタ領域２０ａと、Ｎ型埋め込みコレクタ領域２０ａ上に位置し、エピタキシャル層４０の一部からなるＮ型エピタキシャル層４と、Ｎ型エピタキシャル層４上に形成されたＰ型真性ベース領域２２と、Ｐ型真性ベース領域２２の側方にＰ型真性ベース領域２２と接するように形成されたＰ型外部ベース領域１１ｂと、Ｐ型真性ベース領域２２の上部に形成されたＮ型エミッタ領域２４と、エピタキシャル層４０のうちＮ型エピタキシャル層４の側方で且つＮ型埋め込みコレクタ領域２０ａの上の領域に形成されたＮ型コレクタ領域６ｂと、Ｎ型コレクタ領域６ｂ上に形成されたＮ型コレクタコンタクト領域１２ｂとを備えている。さらに、ＮＰＮトランジスタ５５は、Ｐ型外部ベース領域１１ｂ上からその側方の素子分離用絶縁膜７上に亘って形成されたＰ型ポリシリコン膜８ｂと、Ｎ型エミッタ領域２４上に形成されたＮ型ポリシリコン膜２３と、Ｐ型ポリシリコン膜８ｂとＮ型ポリシリコン膜２３との間に形成された絶縁膜１０ｂと、Ｎ型コレクタコンタクト領域１２ｂ上に形成されたＮ型ポリシリコン膜９ｂと、絶縁膜１５を貫通し、Ｐ型ポリシリコン膜８ｂに接続されたベース電極２６と、絶縁膜１５を貫通し、Ｎ型ポリシリコン膜２３に接続されたエミッタ電極２７と、絶縁膜１５を貫通し、Ｎ型ポリシリコン膜９ｂに接続されたコレクタ電極２５とを備えている。
【００２２】
本実施形態の半導体装置の特徴は、縦型ＰＮＰトランジスタ５０において、Ｐ型埋め込みコレクタ領域３ｂよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域２が設けられていることである。この第１のＮ型埋め込み領域２はＰ型埋め込みコレクタ領域３ｂの底面および側面を覆っており、Ｎ型拡散領域６ａとともに、エミッタ電極１９とコレクタ電極１７との間を流れる電流が半導体基板１（第１のＮ型埋め込み領域２およびＰ型埋め込みコレクタ領域３ｂが形成された部分を除く）にリークするのを防いでいる。第１のＮ型埋め込み領域２は、Ｐ型埋め込みコレクタ領域３ｂの底面および側面の全体を覆っていることが必要であるため、平面的に見た場合にＰ型埋め込みコレクタ領域３ｂの端部よりも第１のＮ型埋め込み領域２の端部の方が外方に位置していることが好ましい。また、上述のように、第１のＮ型埋め込み領域２の不純物ピークの濃度は、Ｐ型埋め込みコレクタ領域３ｂの不純物濃度のピークよりも小さくすることができる。
【００２３】
上述の構成によれば、Ｐ型埋め込みコレクタ領域３ｂよりも深い位置に第１のＮ型埋め込み領域２の不純物濃度ピークがあるので、従来の半導体装置に比べて第１のＮ型埋め込み領域２のＮ型不純物濃度を低くしても、Ｐ型埋め込みコレクタ領域３ｂの底面および側面の全体を覆うように第１のＮ型埋め込み領域２を形成することが可能となる。このため、エピタキシャル層４０の厚みを薄くしてもＰ型埋め込みコレクタ領域３ｂを確保することができるので、縦型ＰＮＰトランジスタ５０におけるコレクタ電流の伝達経路を短くすることができ、コレクタ抵抗を低減することができる。これと同様に、ＮＰＮトランジスタ５５のコレクタ抵抗を低減することもできるので、縦型ＰＮＰトランジスタの動作に支障を来すことなくＮＰＮトランジスタの高速化および高周波特性の向上を図ることができる。
【００２４】
なお、図１に示すＮ型拡散部分２ａは、第１のＮ型埋め込み領域２のうちＰ型埋め込みコレクタ領域３ｂより下方に位置する部分から熱拡散したＮ型不純物を含むが、その不純物濃度は第１のＮ型埋め込み領域２のうちＰ型埋め込みコレクタ領域３ｂの下方に形成された部分よりも大幅に低くなっている。第１のＮ型埋め込み領域２はいずれのＮ型不純物を含んでいてもよいが、後述するように、Ｎ型不純物の熱拡散により形成されるため、拡散係数の大きいリンを含んでいることが特に好ましい。
【００２５】
−半導体装置の製造方法−
図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、本実施形態の半導体装置の製造方法について説明する。
【００２６】
図２（ａ）に示す工程は以下のように行う。まず、Ｐ型シリコンからなる半導体基板１のうちＮＰＮトランジスタ形成領域５５ａ内に位置する部分の上部に、例えばアンチモンを加速エネルギー４０ｋｅＶ、ドーズ量１．０×１０１５ｃｍ−２程度の条件でイオン注入してから１２００℃、３０分程度の熱処理を実施し、Ｎ型埋め込みコレクタ領域２０ａを形成する。次いで、第１のＮ型埋め込み領域２を形成するために、半導体基板１のうち縦型ＰＮＰトランジスタ形成領域５０ａ内に位置する部分にＮ型不純物をイオン注入する。この時、ドーパントには例えばリンを用い、約１ＭｅＶの高加速エネルギー注入を行い、ドーズ量は例えば約５．０×１０１２ｃｍ−２とする。その後、例えばボロン等のＰ型不純物を加速エネルギーが１２０ｋｅＶ、ドーズ量が３．０×１０１３ｃｍ−２程度の条件でイオン注入し、９００℃、３０分程度の熱処理を行う。これにより、縦型ＰＮＰトランジスタ形成領域５０ａ内の半導体基板１には、不純物濃度のピーク位置が第１のＮ型埋め込み領域２よりも浅いＰ型埋め込みコレクタ領域３ｂが形成され、縦型ＰＮＰトランジスタ形成領域５０ａを囲む半導体基板１の領域にはＰ型埋め込み分離領域３ａが形成される。なお、第１のＮ型埋め込み領域２を形成するためにイオン注入するＮ型不純物に特に限定はないが、リンであれば半導体基板１の比較的深い位置に容易に注入でき、且つ第１のＮ型埋め込み領域２がＰ型埋め込みコレクタ領域３ｂの側面を覆うように（当該不純物を）拡散させることが容易であるので、特に好ましい。
【００２７】
次いで、ＣＶＤ（Chemical Vapor Deposition）法等により、半導体基板１上に例えば厚さ約１μｍで不純物濃度が４．０×１０１５ｃｍ−３程度のＮ型不純物を含むエピタキシャル層４０を形成する。続いて、例えばエピタキシャル層４０上に形成され、所定の領域に開口を有するレジスト（図示せず）を用いて、加速エネルギー１２０ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２程度の条件でボロン等のＰ型不純物をエピタキシャル層４０にイオン注入する。次いで、レジストを除去後に所定の領域に開口を有する別のレジスト（図示せず）を形成し、このレジストを用いて加速エネルギー１２０ｋｅＶ、ドーズ量６．０×１０１２ｃｍ−２程度の条件でリン等のＮ型不純物をエピタキシャル層４０にイオン注入し、１０００℃、３０分程度の熱処理を実施する。これにより、Ｐ型埋め込み分離領域３ａの上面に接し、縦型ＰＮＰトランジスタとＮＰＮトランジスタとを電気的に分離するためのＰ型分離領域５ａと、Ｐ型埋め込みコレクタ領域３ｂの上面に接するＰ型コレクタ領域５ｂと、Ｐ型コレクタ領域５ｂを囲むＮ型拡散領域６ａと、Ｎ型埋め込みコレクタ領域２０ａの上面に接するＮ型コレクタ領域６ｂとを形成する。また、この熱処理によって不純物が拡散するのに伴い、Ｐ型埋め込みコレクタ領域３ｂ、Ｐ型埋め込み分離領域３ａ、およびＮ型埋め込みコレクタ領域２０ａはエピタキシャル層４０の下部にまで拡がる。第１のＮ型埋め込み領域２もエピタキシャル層４０の下部まで拡がり、Ｐ型埋め込みコレクタ領域３ｂの側面全体を覆うとともに、Ｎ型拡散領域６ａに直接接続する。なお、図２（ａ）において、第１のＮ型埋め込み領域２のうちイオン注入後にＰ型埋め込みコレクタ領域３ｂの外方へ拡散した部分を便宜的にＮ型拡散部分２ａとして示す。第１のＮ型埋め込み領域２の右側端部中央に示す点線は、不純物拡散前の第１のＮ型埋め込み領域２の境界線を示す。また、図２（ａ）では、エピタキシャル層４０のうちＮ型埋め込みコレクタ領域２０ａ上にあって、形成後に不純物が意図的に導入されていない部分を便宜的にＮ型エピタキシャル層４として示す。
【００２８】
なお、Ｐ型埋め込み分離領域３ａと縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂをエピタキシャル層４０の形成後に、高加速エネルギーイオン注入により形成してもよい。また、各拡散層を形成するためのイオン注入の先後を入れ替えてもよい。
【００２９】
次に、図２（ｂ）に示す工程は、以下のように行う。まず、例えば熱酸化法により、エピタキシャル層４０上に素子分離用絶縁膜７を形成する。その後、例えばＣＶＤ法によってエピタキシャル層４０の上面全体にポリシリコン膜を成長させ、レジストを用いてボロンをイオン注入し、その後先のレジストとは別のレジストを用いてリンをイオン注入する。次いで、そのポリシリコン膜をエッチングによって所定の形状にし、縦型ＰＮＰトランジスタ形成領域５０ａ内のエピタキシャル層４０上にはＰ型ポリシリコン膜８ａを、ＮＰＮトランジスタ形成領域５５ａ内のエピタキシャル層４０上および素子分離用絶縁膜７上にはＰ型ポリシリコン膜８ｂを、縦型ＰＮＰトランジスタ形成領域５０ａ内のエピタキシャル層４０上および素子分離用絶縁膜７上にはＮ型ポリシリコン膜９ａを、ＮＰＮトランジスタ形成領域５５ａ内のエピタキシャル層４０上にはＮ型ポリシリコン膜９ｂを、それぞれ形成する。
【００３０】
次に、酸素雰囲気下、９００℃、３０分程度の熱処理を実施し、Ｐ型ポリシリコン膜８ａ、Ｎ型ポリシリコン膜９ａ、およびＰ型コレクタ領域５ｂの表面に絶縁膜１０ａを、Ｐ型ポリシリコン膜８ｂ、Ｎ型ポリシリコン膜９ｂの表面に絶縁膜１０ｂを形成すると共に、Ｐ型コレクタコンタクト領域１１ａ、Ｐ型外部ベース領域１１ｂ、Ｎ型外部ベース領域１２ａおよびＮ型コレクタコンタクト領域１２ｂを形成する。次いで、例えばリンを絶縁膜１０ａを介してイオン注入し、Ｐ型コレクタ領域５ｂ上にＮ型真性ベース領域１３を形成する。また、例えばボロンを絶縁膜１０ｂを介してイオン注入し、Ｎ型エピタキシャル層上にＰ型真性ベース領域２２を形成する。次に、絶縁膜１０ａ、１０ｂを所定の領域を除いて除去する。
【００３１】
次に、図２（ｃ）に示すように、ポリシリコン膜を成長させた後に、例えばボロンをイオン注入する。続いて、当該ポリシリコン膜のエッチング処理によってＰ型ポリシリコン膜１４を形成する。次いで、ポリシリコン膜に例えば砒素をイオン注入した後、当該ポリシリコン膜のエッチング処理によってＮ型ポリシリコン膜２３を形成する。次に、基板（製造中の半導体装置）の上面全体に例えばＢＰＳＧ膜からなる絶縁膜１５を成長させてから、酸化雰囲気中にて８５０℃、６０分程度のリフロー処理を実施し、絶縁膜１５の上面を平坦化させるとともに、Ｐ型エミッタ領域１６およびＮ型エミッタ領域２４を形成する。ここで、Ｐ型エミッタ領域１６はＰ型ポリシリコン膜１４中のＰ型不純物が熱拡散することで形成され、Ｎ型エミッタ領域２４はＮ型ポリシリコン膜２３中のＮ型不純物が熱拡散することで形成される。
【００３２】
その後、絶縁膜１５の所定の領域を開口した後、コレクタ電極１７、２５、ベース電極１８、２６、エミッタ電極１９、２７をそれぞれ形成する。これらの電極の材料としてはアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料が用いられる。以上のようにして、縦型ＰＮＰトランジスタ５０とＮＰＮトランジスタ５５とを同一の半導体基板１上に形成することができる。
【００３３】
以上の製造方法によって形成された半導体装置は、Ｐ型埋め込みコレクタ領域３ｂより深い位置に不純物濃度のピークがくるようにＮ型埋め込み領域２を形成することにより、コレクタ電流の伝達経路となるエピタキシャル層４０の厚みを薄くしても半導体基板１へのリーク電流を防ぐことができるので、縦型ＰＮＰトランジスタ５０のコレクタ抵抗の増加を抑制することができ、縦型ＰＮＰトランジスタの高速化が図れる。それと同時に、Ｎ型エピタキシャル層４の薄膜化により、ＮＰＮトランジスタ５５のコレクタ抵抗も低減でき、ＮＰＮトランジスタの高速化も図ることができる。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図であり、図４は、第２の実施形態に係る半導体装置の一部構成を上方から見た場合の平面図である。図３に示すように、本実施形態の半導体装置は、Ｐ型シリコン等からなる半導体基板１上に縦型ＰＮＰトランジスタ６０とＮＰＮトランジスタ６５とが集積されたものである。図３では、図１に示す第１の実施形態に係る半導体装置と同一の部分については図１と同じ符号を付し、詳細な説明は省略する。なお、図４では、本実施形態の半導体装置の特徴を理解しやすいように、一部の拡散層のみを図示している。
【００３５】
本実施形態の半導体装置の特徴は、第１の実施形態に係る半導体装置の構成に加え、Ｐ型埋め込みコレクタ領域３ｂとＰ型埋め込み分離領域３ａとの間で、且つ第１のＮ型埋め込み領域２とＮ型拡散領域６ａとの間の領域に第２のＮ型埋め込み領域２０ｂが形成されていることにある。第２のＮ型埋め込み領域２０ｂは、例えば１．０×１０２０ｃｍ−３程度の濃度でアンチモン等のＮ型不純物を含んでいる。その他の拡散層の不純物濃度は第１の実施形態の半導体装置と同じである。また、平面的に見た場合のＰ型分離領域５ａとＰ型コレクタ領域５ｂとの間隔は例えば４μｍ以下となっている。なお、Ｎ型埋め込みコレクタ領域２０ａ、第２のＮ型埋め込み領域２０ｂ等は所定の不純物濃度分布を有しているが、不純物濃度の値はピーク位置での不純物濃度を示すものとする。
【００３６】
また、図４から分かるように、第１のＮ型埋め込み領域２はＰ型埋め込みコレクタ領域３ｂよりも深い位置に不純物濃度のピークを有しており、Ｐ型埋め込みコレクタ領域３ｂの底面全体を覆っている。平面的に見た場合、第１のＮ型埋め込み領域２の端部はＰ型埋め込みコレクタ領域３ｂの外方に位置している。第２のＮ型埋め込み領域２０ｂはリング状に形成され、Ｐ型埋め込みコレクタ領域３ｂの側面全体を覆っている。さらに、Ｎ型拡散領域６ａはＰ型埋め込みコレクタ領域３ｂの上部を囲んでおり、第１のＮ型埋め込み領域２、第２のＮ型埋め込み領域２０ｂ、およびＮ型拡散領域６ａにより、Ｐ型埋め込みコレクタ領域３ｂは基板部分から電気的に分離されている。
【００３７】
本実施形態の半導体装置によれば、第１のＮ型埋め込み領域２とは別個に形成された第２のＮ型埋め込み領域２０ｂがＰ型埋め込みコレクタ領域３ｂの側面を覆っているので、例えばＰ型埋め込みコレクタ領域３ｂとＰ型分離領域５ａとの間隔が狭い場合であってもパンチスルーの発生を防ぐことができ、コレクター基板間耐圧の低下を防ぐことができる。これは、Ｐ型埋め込みコレクタ領域３ｂとＰ型分離領域５ａとの間隔が狭いとボロンの拡散によって基板と分離するためのＮ型領域が狭くなるおそれがあるが、本実施形態の構成では十分な濃度を持った第２のＮ型埋め込み領域２０ｂを形成するためである。なお、この構成は、特にＰ型埋め込みコレクタ領域３ｂとＰ型分離領域５ａとの距離が４μｍ以下である場合に大きな効果を発揮する。
【００３８】
次に、本実施形態の半導体装置の製造方法を説明する。
【００３９】
図５（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００４０】
まず、図５（ａ）に示す工程は以下のように行う。Ｐ型シリコンからなる半導体基板１のうち縦型トランジスタ形成領域６０ａ内に位置する部分の一部と、ＮＰＮトランジスタ形成領域６５ａの一部とに、例えばアンチモン等のＮ型不純物をイオン注入し、これに続いて１２００℃、３０分程度の熱処理を実施することで、第２のＮ型埋め込み領域２０ｂとＮ型埋め込みコレクタ領域２０ａを同時に形成する。ここでのイオン注入は、例えば加速エネルギーが４０ｋｅＶ、ドーズ量が１．０×１０１５ｃｍ−２程度の条件で行う。次に、第１の実施形態に係る方法と同様に、縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂ（未形成）をＰ型の基板部分（半導体基板１からＰ型埋め込みコレクタ領域３ｂおよび第１のＮ型埋め込み領域２等を除く部分）から分離する第１のＮ型埋め込み領域２を形成するため、縦型ＰＮＰトランジスタ形成領域６０ａ内の半導体基板１にＮ型不純物をイオン注入する。この時、ドーパントとしては例えばリンを用い、約１ＭｅＶの高加速エネルギー注入を行い、ドーズ量は例えば約５．０×１０１２ｃｍ−２とする。その後、例えばボロン等のＰ型不純物を加速エネルギーが１２０ｋｅＶ、ドーズ量が３．０×１０１３ｃｍ−２程度の条件でイオン注入し、９００℃、３０分程度の熱処理を行う。これにより、半導体基板１の縦型ＰＮＰトランジスタ形成領域６０ａには、不純物濃度のピーク位置が第１のＮ型埋め込み領域２よりも浅いＰ型埋め込みコレクタ領域３ｂが形成され、縦型ＰＮＰトランジスタ形成領域５０ａを囲む半導体基板１の領域にはＰ型埋め込み分離領域３ａが形成される。
【００４１】
次いで、ＣＶＤ法等により、半導体基板１上に例えば厚さ約１μｍで不純物濃度が４．０×１０１５ｃｍ−３程度のＮ型不純物を含むエピタキシャル層４０を形成する。
【００４２】
続いて、図５（ｂ）に示すように、加速エネルギー１２０ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２程度の条件でボロン等のＰ型不純物をエピタキシャル層４０にイオン注入する。次いで、加速エネルギー１２０ｋｅＶ、ドーズ量６．０×１０１２ｃｍ−２程度の条件でリン等のＮ型不純物をエピタキシャル層４０にイオン注入し、１０００℃、３０分程度の熱処理を実施する。これにより、Ｐ型埋め込み分離領域３ａの上面に接し、縦型ＰＮＰトランジスタとＮＰＮトランジスタとを電気的に分離するためのＰ型分離領域５ａと、Ｐ型埋め込みコレクタ領域３ｂの上面に接するＰ型コレクタ領域５ｂと、Ｐ型コレクタ領域５ｂを囲むＮ型拡散領域６ａと、Ｎ型埋め込みコレクタ領域２０ａの上面に接するＮ型コレクタ領域６ｂとを形成する。また、この熱処理によって不純物が拡散するのに伴い、Ｐ型埋め込みコレクタ領域３ｂ、Ｐ型埋め込み分離領域３ａ、第２のＮ型埋め込み領域２０ｂ、およびＮ型埋め込みコレクタ領域２０ａはエピタキシャル層４０の下部にまで拡がる。なお、図５（ｂ）において、エピタキシャル層４０のうちＮ型埋め込みコレクタ領域２０ａ上にあって、形成後に不純物が意図的に導入されていない部分を便宜的にＮ型エピタキシャル層４として示す。
【００４３】
なお、Ｐ型埋め込み分離領域３ａと縦型ＰＮＰトランジスタのＰ型埋め込みコレクタ領域３ｂをエピタキシャル層４０の形成後に、高加速エネルギーイオン注入により形成してもよい。また、各拡散層を形成するためのイオン注入の先後を入れ替えてもよい。
【００４４】
次に、図５（ｃ）に示すように、第１の実施形態に係る方法と同様に熱酸化法等により、エピタキシャル層４０上に素子分離用絶縁膜７を形成する。その後、例えばＣＶＤ法によってエピタキシャル層４０の上面全体にポリシリコン膜を成長させ、レジストを用いてボロンをイオン注入し、その後、先のレジストとは別のレジストを用いてポリシリコン膜にリンをイオン注入する。次いで、そのポリシリコン膜をエッチングによって所定の形状にし、Ｐ型ポリシリコン膜８ａ、Ｐ型ポリシリコン膜８ｂ、Ｎ型ポリシリコン膜９ａ、およびＮ型ポリシリコン膜９ｂをそれぞれ形成する。
【００４５】
次に、酸素雰囲気下、９００℃、３０分程度の熱処理を実施し、絶縁膜１０ａ、１０ｂを形成すると共に、Ｐ型コレクタコンタクト領域１１ａ、Ｐ型外部ベース領域１１ｂ、Ｎ型外部ベース領域１２ａおよびＮ型コレクタコンタクト領域１２ｂを形成する。次いで、例えばリンを絶縁膜１０ａを介してイオン注入し、Ｐ型コレクタ領域５ｂ上にＮ型真性ベース領域１３を形成する。また、例えばボロンを絶縁膜１０ｂを介してイオン注入し、Ｎ型エピタキシャル層上にＰ型真性ベース領域２２を形成する。次に、絶縁膜１０ａ、１０ｂを所定の領域を除いて除去する。
【００４６】
次に、ポリシリコン膜を成長させた後に、例えばボロンをイオン注入する。続いて、当該ポリシリコン膜のエッチング処理によってＰ型ポリシリコン膜１４を形成する。次いで、ポリシリコン膜に例えば砒素をイオン注入した後、当該ポリシリコン膜のエッチング処理によってＮ型ポリシリコン膜２３を形成する。その後、基板（製造中の半導体装置）の上面全体に例えばＢＰＳＧ膜からなる絶縁膜１５を成長させてから、酸化雰囲気中にて８５０℃、６０分程度のリフロー処理を実施し、絶縁膜１５の上面を平坦化させるとともに、Ｐ型エミッタ領域１６およびＮ型エミッタ領域２４を形成する。
【００４７】
その後、絶縁膜１５の所定の領域を開口した後、コレクタ電極１７、２５、ベース電極１８、２６、エミッタ電極１９、２７をそれぞれ形成する。これらの電極の材料としてはアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料が用いられる。以上のようにして、縦型ＰＮＰトランジスタ６０とＮＰＮトランジスタ６５とを同一の半導体基板１上に形成することができる。
【００４８】
以上の製造方法によって形成された本実施形態の半導体装置では、Ｐ型埋め込みコレクタ領域３ｂの周囲に第２のＮ型埋め込み領域２０ｂを第１のＮ型埋め込み領域２とは別個に形成することにより、Ｐ型埋め込みコレクタ領域３ｂおよびＰ型埋め込み分離領域３ａからのボロンの拡散によってＰ型埋め込みコレクタ領域３ｂの側面を覆うＮ型領域が狭くなるのを防ぐことができ、パンチスルーを抑制することができる。このため、縦型ＰＮＰトランジスタ６０のコレクタ−基板間耐圧を向上させることができる。
【００４９】
また、第２のＮ型埋め込み領域２０ｂはＮＰＮトランジスタのＮ型埋め込みコレクタ領域２０ａと同一のイオン注入工程により同時に形成できるので、第１の実施形態に係る方法に工程を追加することなく本実施形態の半導体装置を製造することができる。
【００５０】
本実施形態の半導体装置では、上述のようにＰ型埋め込みコレクタ領域３ｂとＰ型分離領域５ａとの距離を小さくしても縦型ＰＮＰトランジスタにおけるパンチスルーの発生を抑えることができるので、第１の実施形態に係る半導体装置に比べて平面面積を縮小することができる。
【産業上の利用可能性】
【００５１】
本発明は、縦型ＰＮＰトランジスタ、 バイポーラトランジスタが形成された半導体装置、およびその半導体装置およびその製造方法に適用され、種々の電子機器の性能向上に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図４】第２の実施形態に係る半導体装置の一部構成を上方から見た場合の平面図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００５３】
１      半導体基板
２      第１のＮ型埋め込み領域
２ａ    Ｎ型拡散部分
３ａ    Ｐ型埋め込み分離領域
３ｂ    Ｐ型埋め込みコレクタ領域
４      Ｎ型エピタキシャル層
５ａ    Ｐ型分離領域
５ｂ    Ｐ型コレクタ領域
５ｂ    コレクタ領域
６ａ    Ｎ型拡散領域
６ｂ    Ｎ型コレクタ領域
７      素子分離用絶縁膜
８ａ、８ｂ、１４    Ｐ型ポリシリコン膜
９ａ、９ｂ、２３    Ｎ型ポリシリコン膜
１０ａ、１０ｂ、１５  絶縁膜
１１ａ    Ｐ型コレクタコンタクト領域
１１ｂ    Ｐ型外部ベース領域
１２ａ    Ｎ型外部ベース領域
１２ｂ    Ｎ型コレクタコンタクト領域
１３      Ｎ型真性ベース領域
１６      Ｐ型エミッタ領域
１７、２５      コレクタ電極
１８、２６      ベース電極
１９、２７      エミッタ電極
２０ａ    Ｎ型埋め込みコレクタ領域
２０ｂ    第２のＮ型埋め込み領域
２２      Ｐ型真性ベース領域
２４      Ｎ型エミッタ領域
４０      エピタキシャル層
５０、６０      縦型ＰＮＰトランジスタ
５０ａ、６０ａ    縦型ＰＮＰトランジスタ形成領域
５５、６５      ＮＰＮトランジスタ
５５ａ、６５ａ    ＮＰＮトランジスタ形成領域
【図１】
2009295718.tif 000003
【図２】
2009295718.tif 000004
【図３】
2009295718.tif 000005
【図４】
2009295718.tif 000006
【図５】
2009295718.tif 000007