(57)【要約】【課題】同一半導体基板上で、画素部とロジック部とは混載された固体撮像装置において、画素部のトランジスタの拡散層表面とロジック部のトランジスタの拡散層表面にコバルトシリサイド層を形成しても、画素部のトランジスタで接合リークを発生させないようにすることを可能とする。【解決手段】入射光を光電変換して電気信号を得る画素部１２と、前記画素部１２の周辺に形成されたロジック部１３とを同一半導体基板１１に有する固体撮像装置１において、前記画素部１２の第１トランジスタ３１の第１拡散層３６、３７表面に形成された第１コバルトシリサイド層３８、３９の膜厚が、前記ロジック部１３の第２トランジスタ５１の第２拡散層５６、５７表面に形成された第２コバルトシリサイド層５８、５９の膜厚よりも薄く形成されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一半導体基板に有する固体撮像装置において、
前記画素部の第１トランジスタの第１拡散層表面に形成された第１コバルトシリサイド層の膜厚が、前記ロジック部の第２トランジスタの第２拡散層表面に形成された第２コバルトシリサイド層の膜厚よりも薄く形成されている
ことを特徴とする固体撮像装置。
【請求項２】
入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一シリコン基板に形成する固体撮像装置の製造方法において、
前記半導体基板に、前記画素部の第１トランジスタと、前記ロジック部の第２トランジスタとを、該第１トランジスタの第１拡散層上および該第２トランジスタの第２拡散層上を露出させた状態に形成する工程と、
前記第１拡散層上および前記第２拡散層上にコバルト層を形成し、さらにチタン層を形成する工程と、
前記ロジック部上が開口され前記画素部上が被覆されたマスクを形成した後に、窒化処理によって、前記ロジック部の前記チタン層を窒化して窒化チタン層を形成する工程と、
前記マスクを除去した後に、第１熱処理を行って、前記第１拡散層上の前記チタン層と前記コバルト層とを反応させてコバルトチタン合金層を形成するとともに、前記コバルト層と前記シリコン基板とを反応させて第１コバルトシリサイド層を形成し、前記第２拡散層上の前記コバルト層と前記シリコン基板とを反応させて第２コバルトシリサイド層を形成する工程と
を有することを特徴とする固体撮像装置の製造方法。
【請求項３】
前記第１熱処理の後、前記チタン層、前記窒化チタン層、および未反応なコバルト層を除去する工程と、
第２熱処理を行って、前記第１コバルトシリサイド層および前記第２コバルトシリサイド層をＣｏＳｉ2化する工程と
を有することを特徴とする請求項２記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法に関し、ロジック素子を混載したＣＭＯＳ型の固体撮像装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳデバイスにおいて、ゲートおよびソース・ドレイン部の寄生抵抗を低減するために、サリサイド技術が一般的に用いられている。
この技術は、ポリシリコンゲート電極、ソース・ドレイン部にセルフアラインでシリサイド層を形成するために、例えばコバルト層およびコバルトの酸化を防止するための窒化チタン（ＴｉＮ）層を成膜した後に、第１熱処理を行いＣｏＳｉなるコバルトシリサイド層を形成する。
次に窒化チタン（ＴｉＮ）層および未反応のコバルト層を選択除去した後に、第２熱処理を行って、低抵抗のＣｏＳｉ2なるコバルトシリサイド層を形成するという方法である。
【０００３】
ロジック部が混載されているＣＭＯＳ型の固体撮像装置においても、画素部に形成されたトランジスタに対して、サリサイド技術を用いて寄生抵抗を低減することが望まれている。
しかしながら、ロジック部のトランジスタに求められる抵抗値に合わせてサリサイドを形成すると、画素部ではサリサイド層の膜厚が厚くなりすぎて、接合リークを引き起こす懸念がある。
【０００４】
また、同一半導体基板上のトランジスタに膜厚の異なるシリサイド層を形成する技術として、シリサイドを薄く形成するトランジスタのソース・ドレイン拡散層内にシリサイド反応抑制用不純物をイオン注入してから、シリサイド層形成する技術が開示されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１４２４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、固体撮像装置において、同一半導体基板上で、ロジック部のトランジスタの拡散層表面に形成されたコバルトシリサイド層と同じ膜厚のコバルトシリサイド層を、画素部のトランジスタの拡散層表面に形成すると、接合リークを発生する点である。
【０００７】
本発明は、同一半導体基板上で、画素部とロジック部とは混載された固体撮像装置において、画素部のトランジスタの拡散層表面とロジック部のトランジスタの拡散層表面にコバルトシリサイド層を形成しても、画素部のトランジスタで接合リークを発生させないようにすることを可能にする。
【課題を解決するための手段】
【０００８】
本発明の固体撮像装置は、入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一半導体基板に有する固体撮像装置において、前記画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、前記ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることを特徴とする。
【０００９】
本発明の固体撮像装置では、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることから、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けるようなことがなくなる。
【００１０】
本発明の固体撮像装置の製造方法は、入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一シリコン基板に形成する固体撮像装置の製造方法において、前記半導体基板に、前記画素部の第１トランジスタと、前記ロジック部の第２トランジスタとを、該第１トランジスタの第１拡散層上および該第２トランジスタの第２拡散層上を露出させた状態に形成する工程と、前記第１拡散層上および前記第２拡散層上にコバルト層を形成し、さらにチタン層を形成する工程と、前記ロジック部上が開口され前記画素部上が被覆されたマスクを形成した後に、窒化処理によって、前記ロジック部の前記チタン層を窒化して窒化チタン層を形成する工程と、前記マスクを除去した後に、第１熱処理を行って、前記第１拡散層上の前記チタン層と前記コバルト層とを反応させてコバルトチタン合金層を形成するとともに、前記コバルト層と前記シリコン基板とを反応させて第１コバルトシリサイド層を形成し、前記第２拡散層上の前記コバルト層と前記シリコン基板とを反応させて第２コバルトシリサイド層を形成する工程とを有することを特徴とする。
【００１１】
本発明の固体撮像装置の製造方法では、コバルトシリサイド層を形成するときに、コバルト層上にチタン層を形成した後、ロジック部のチタン層を窒化して窒化チタン層にすることで、ロジック部のコバルト層はその膜厚の全てをコバルトシリサイド化することができる。他方、画素部のコバルト層はチタン層と合金化し、コバルトチタン合金層を形成する。このため、画素部のコバルト層をコバルトシリサイド化するときのコバルト層の膜厚は、ロジック部のコバルト層の膜厚よりも薄くなっているので、画素部のコバルト層をコバルトシリサイド化したとき、ロジック部のコバルトシリサイド層よりも薄いコバルトシリサイド層が形成される。
よって、画素部とロジック部に適正な膜厚のコバルトシリサイド層を形成することが可能となる。
【発明の効果】
【００１２】
本発明の固体撮像装置は、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることから、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。
【００１３】
本発明の固体撮像装置の製造方法は、画素部とロジック部に適正な膜厚のコバルトシリサイド層を形成することができるので、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成できる。
よって、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の固体撮像装置に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００１５】
図１に示すように、半導体基板１１（例えばシリコン基板）に、入射光を光電変換して電気信号を得る画素部１２と、この画素部１２の周辺に形成されたロジック部１３とを分離する素子分離領域１４が形成されている。
上記画素部１２は、詳細は図２によって説明するが、複数の画素１５が、例えば、マトリックス状に配置されたものである。この画素の配置は、種々の構成があり、マトリックス状の配置に限定されない。
前記画素部１２には、入射光を光電変換する受光部２１が形成されている。この受光部２１は、例えばフォトダイオードで形成され、例えばホール蓄積層（ＨＡＤ：Hole Accumulation Diode構造）が形成されるものであってもよい。
【００１６】
この受光部２１にソース・ドレインとなる一方側の拡散層を共有する転送トランジスタ２２が形成されている。したがって、転送トランジスタ２２の一方のソース・ドレインとなる拡散層は受光部２１の一部であり、他方側のソース・ドレインは第１拡散層３６となる。さらに、画素部１２の上記半導体基板１１には、リセットトランジスタ２３、選択トランジスタ、増幅トランジスタ等の画素部のトランジスタ群が形成されている。図面では、上記リセットトランジスタ２３の一方側のソース・ドレインは第１拡散層３６であり、他方側のソース・ドレインは第１拡散層３７である。以下、これらのトランジスタを第１トランジスタ３１という。
【００１７】
上記第１トランジスタ３１は、例えば、半導体基板１１上にゲート絶縁膜３２を介してゲート電極３３が形成され、その両側にはサイドウォール絶縁膜３４、３５が形成され、さらにゲート電極３３の両側の半導体基板１１にはソース・ドレインとなる拡散層３６、３７が形成されている。
図面では、サイドウォール絶縁膜３４、３５は、一例として、２層構造のものを示した。
さらに、上記受光部２１上を被覆するように、シリサイドを形成する金属とシリコンとの反応を防止するシリサイドブロック膜６１が形成されている。このシリサイドブロック膜６１は、例えば光透過性を有する絶縁膜で形成され、例えば酸化シリコン膜、窒化シリコン膜等で形成されている。
【００１８】
上記ロジック部１３は、駆動回路、画素用垂直走査回路、タイミング発生回路、水平走査回路等を有する。これらの詳細については、後に図２によって詳述する。
上記各回路には第２トランジスタ５１を有する。
上記第２トランジスタ５１は、例えば、半導体基板１１上にゲート絶縁膜５２を介してゲート電極５３が形成され、その両側にはサイドウォール絶縁膜５４、５５が形成され、さらにゲート電極５３の両側の半導体基板１１にはソース・ドレインとなる拡散層５６、５７が形成されている。
図面では、サイドウォール絶縁膜５４、５５は、一例として、２層構造のものを示した。
【００１９】
上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成することができる。もちろん、ＬＯＣＯＳ素子分離、改良ＬＯＣＯＳ素子分離等の他の素子分離構造を採用することもできる。
【００２０】
そして、上記第１トランジスタ３１の拡散層３６、３７および上記第２トランジスタ５１の拡散層５６、５７上には、コバルトシリサイド層３８、３９、コバルトシリサイド層５８、５９が形成されている。これらのコバルトシリサイド層３８、３９、コバルトシリサイド層５８、５９は、ＣｏＳｉ2からなる。したがって、低抵抗なコバルトシリサイド層となっている。
【００２１】
上記第１トランジスタ４１の拡散層３６、３７表面に形成されたコバルトシリサイド層３８、３９の膜厚が、上記第１トランジスタ５１の拡散層５６、５７表面に形成されたコバルトシリサイド層５８、５９の膜厚よりも薄く形成されている。
【００２２】
ここで、上記図１によって説明した固体撮像装置の構成を適用できるＣＭＯＳ型固体撮像装置の一例を、図２の回路構成図によって説明する
【００２３】
図２に示すように、固体撮像装置（ＣＭＯＳ型イメージセンサ）１は、光電変換素子を含む画素１５が行列状に２次元配置されてなる画素部１２と、その周辺回路として、制御信号線を独立に制御する駆動回路１１１、画素用垂直走査回路１１３、タイミング発生回路１１５、水平走査回路１１７を有する構成となっている。
【００２４】
画素１５の行列状配列に対して、列毎に出力信号線１２１が配線され、画素１５の各行毎に制御信号線が配線されている。これらの制御信号線は、例えば、転送制御線１２２、リセット制御線１２３および選択制御線１２４が配線されている。さらに、画素１５の各々に、リセット電圧を供給するリセット線１２５が配線されている。
【００２５】
画素１５の回路構成の一例が示されている。本回路例に係る単位画素は、受光部２１に光電変換素子として例えばフォトダイオードを備え、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。これらのトランジスタを前記図１では第１トランジスタ３１と称している。
【００２６】
転送トランジスタ２２は、受光部２１のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部２６との間に接続され、受光部２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部２６に転送する。
【００２７】
リセットトランジスタ２３は、リセット線１１５にドレイン電極が、フローティングディフュージョン部２６にソース電極がそれぞれ接続され、受光部２１からフローティングディフュージョン部２６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部２６の電位をリセット電圧Ｖｒｓｔにリセットする。
【００２８】
増幅トランジスタ２４は、フローティングディフュージョン部２６にゲート電極が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン部２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン部２６の電位を信号レベルとして出力する。
【００２９】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が出力信号線１２１に接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素１５を選択状態として増幅トランジスタ２４から出力される信号を出力信号線１２１に出力する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。
【００３０】
駆動回路１１１は、画素部１２の読み出し行の各画素１５の信号を読み出す読み出し動作を行う構成となっている。
【００３１】
画素用垂直走査回路１１３は、シフトレジスタもしくはアドレスデコーダ等によって構成され、リセットパルス、転送パルスおよび選択パルス等を適宜発生することで、画素部１２の各画素１５を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素１５の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路１１１による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。
【００３２】
水平走査回路１１７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素部１２の画素列ごとに順に水平走査する。
タイミング発生回路１１５は、駆動回路１１１、画素用垂直走査回路１１３等の動作の基準となるタイミング信号や制御信号が生成される。
【００３３】
上記固体撮像装置（ＣＭＯＳ型イメージセンサ）の構成は一例であって、上記構成に限定されるものではない。画素部１２とロジック部１３とを有する構成で、画素部１２の第１トランジスタ３１、ロジック部１３の第２トランジスタ５１を有する固体撮像装置であればいかなる構成の固体撮像装置にも本発明を適用することができる。
【００３４】
上記固体撮像装置１では、画素部１２の第１トランジスタ３１の拡散層３６、３７表面に形成されたコバルトシリサイド層３８、３９の膜厚が、ロジック部１３の第２トランジスタ５１の拡散層５６、５７表面に形成されたコバルトシリサイド層５８、５９の膜厚よりも薄く形成されていることから、画素部１２の第１トランジスタ３１の拡散層３６、３７に形成されるコバルトシリサイド層３８、３９は、その拡散層３６、３７を突き抜けるようなことがなくなる。
よって、画素部１２の第１トランジスタ３１の拡散層３６、３７表面にコバルトシリサイド層３８、３９を形成し、ロジック部１３の第２トランジスタ５１の拡散層５６、５７表面にコバルトシリサイド層５８、５９を形成しても、第１トランジスタ３１の拡散層３６、３７において接合リークを発生させることがなくなるので、第１トランジスタ３１の動作が確保でき、信頼性を向上させることができるという利点がある。
【００３５】
次に、本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を、図３〜図９の製造工程断面図によって説明する。
【００３６】
図３（１）に示すように、半導体基板１１に、画素部１２の第１トランジスタ３１と、ロジック部１３の第２トランジスタ５１とを、上記第１トランジスタ３１の第１拡散層３６、３７上および上記第２トランジスタ５１の第２拡散層５６、５７上を露出させた状態に形成する。
【００３７】
具体的には、半導体基板１１に、画素部１２とロジック部１３を分離する素子分離領域１４を形成する。
上記半導体基板１１には、バルクのシリコン基板、もしくは少なくとも上層がシリコン層で形成されている、例えばＳＯＩ（Silicon on insulator）基板を用いることができる。
上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成することができる。または、ＬＯＣＯＳ構造等、ＳＴＩ構造以外の素子分離構造を採用することもできる。
【００３８】
上記半導体基板１１には、既知の製造方法を利用して、上記画素部１２に、入射光を光電変換して画像の電気信号を得る受光部２１を形成する。この受光部２１は、ホール蓄積層を生じるような構造（ＨＡＤ：Hole Accumulation Diode構造）であってもよい。
また、上記半導体基板１１に、上記受光部２１に隣接する第１トランジスタ３１（転送トランジスタ２２）を形成する。また、転送トランジスタ２２の一方の拡散層３６が共有される第１トランジスタ３１（リセットトランジスタ２３）を形成する。さらに、図示はしていないが、増幅トランジスタ、選択トランジスタ等を、この画素部１２の半導体基板１１に形成する。これらの４つのトランジスタ（第１トランジスタ３１）は同時に形成することができる。
例えば、半導体基板１１上にゲート絶縁膜３２を形成した後、ゲート電極を形成するための膜を形成する。この膜は例えばポリシリコンで形成する。その後、リソグラフィー技術とエッチング技術によってこの膜をパターニングし、ゲート電極３３を形成する。
次いで、サイドウォール形成技術によって、ゲート電極３３の側壁にサイドウォール３４、３５を形成する。
次いで、ゲート電極３３の両側における半導体基板１１に、各トランジスタのソース・ドレインとなる第１拡散層３６、３７を形成する。
【００３９】
他方、ロジック部１３においても、上記半導体基板１１に、上記第１トランジスタ３１と同時に、第２トランジスタ５１を形成する。すなわち、ゲート絶縁膜５２、ゲート電極５３、サイドウォール５４、５５、ソース・ドレインとなる第２拡散層５６、５７を形成する。
なお、第２トランジスタ５１の導電型が第１トランジスタ３１の導電型と異なる場合には、第２拡散層５６、５７を形成する工程を第１拡散層３６、３７を形成する工程と別に行えばよい。そのときには、通常のＣＭＯＳトランジスタの製造方法と同様に、ｐ型トランジスタを形成する場合にはｎ型トランジスタの形成領域をマスクし、ｎ型トランジスタを形成する場合にはｐ型トランジスタの形成領域をマスクして、それぞれの拡散層を形成すればよい。
【００４０】
次に、上記半導体基板１１に形成された受光部２１、第１トランジスタ３１、第２トランジスタ５１等を被覆するように、マスク層７１を形成する。このマスク層７１は、例えば酸化シリコン膜、窒化シリコン膜等の酸化膜系絶縁膜もしくは窒化膜系絶縁膜で形成され、リソグラフィー技術とエッチング技術とによって、受光部２１上を完全に被覆した状態にして、上記第１トランジスタ３１および上記第２トランジスタ５１の形成領域上に開口部７２が形成されている。要するに、上記マスク層７１によって、シリサイド層を形成しない領域である受光部２１表面が露出されず、被覆されていればよい。
【００４１】
次に、図４（２）に示すように、上記第１拡散層３６、３７上および前記第２拡散層５６、５７上にコバルト層８１を形成し、さらにチタン層８２を形成する。通常は全面に、コバルト層８１を形成し、さらにチタン層８２を形成する。
上記コバルト層８１は、例えばスパッタ法によって、５ｎｍ〜３０ｎｍの膜厚に形成する。また、上記チタン層８２は、例えばスパッタ法によって、１０ｎｍ〜５０ｎｍの膜厚に形成する。
【００４２】
次に、図５（３）に示すように、上記ロジック部１３上が開口され上記画素部１２上が被覆されたマスク７３を形成する。
まず、上記チタン膜８２上に、通常のレジスト塗布技術によってレジストを塗布してレジスト膜を形成する。次いでリソグラフィー技術によってレジスト膜に露光、現像等を行って、上記マスク７３を形成する。
これによって、ロジック部１３に形成されるコバルトシリサイド層よりも薄いコバルトシリサイド層を形成したい領域である上記画素部１２上がマスク７３に被覆され、上記ロジック部１３が露出される。
【００４３】
次に、図６（４）に示すように、窒化処理を行う。この窒化処理によって、上記ロジック部１３の上記チタン層８２が窒化されて窒化チタン層８３になる。
上記窒化処理は、例えば、窒素イオンインプランテーション（イオン注入）もしくは窒素プラズマ処理などの技術を用いて行う。
上記窒化処理では、例えば、アンモニア（ＮＨ3）雰囲気中で、その雰囲気の圧力を０．１３Ｐａ〜１．３ｋＰａに設定し、１００Ｗ〜１０ｋＷの電力を印加することでプラズマを発生させる。この条件では、室温でプラズマ処理することができる。なお、図面では、マスク７３を除去する前の状態を示した。
上記プラズマ処理を行って窒化チタン層８３を形成した後、上記マスク７３を除去する。マスク７３の除去は、通常のレジスト剥離処理を用いることができる。
【００４４】
次に、図７（５）に示すように、第１熱処理を行って、上記第１拡散層３６、３７上の上記チタン層８２と上記コバルト層８１とを反応させてコバルトチタン合金層８４を形成するとともに、上記コバルト層８１と上記半導体基板１１のシリコンとを反応させて第１コバルトシリサイド層３８、３９を形成し、上記第２拡散層５６、５７上の上記コバルト層８１と上記半導体基板１１のシリコンとを反応させて第２コバルトシリサイド層５８、５９を形成する。
同時に、ゲート電極３３上には第１コバルトシリサイド層４０が形成され、ゲート電極５３上には第２コバルトシリサイド層６０が形成される。
上記第１コバルトシリサイド層３８、３９、４０および第２コバルトシリサイド層５８、５９、６０は、ＣｏＳｉ層となっている。
【００４５】
上記第１熱処理は、通常のサリサイドプロセスと同様に、例えば３５０℃〜６００℃程度の熱処理温度で実施する。
【００４６】
この時、画素部１２の第１拡散層３６、３７のシリコンおよびゲート電極３３のポリシリコンの露出領域においては、（ａ）図に示すように、第１コバルトシリサイド層３８（３９、４０）とチタン層８２の間で、コバルトとチタンとが反応して、コバルトチタン合金層８４が形成される。
【００４７】
同時に画素部１２の絶縁膜露出領域においても、（ｂ）図に示すように、チタン層８２と未反応なコバルト層８１との間にコバルトチタン合金層８４が形成される。第１熱処理の条件によっては、コバルト層８１の全てがチタン層８２と反応してコバルトチタン合金層８４が形成される場合もある。
【００４８】
他方、ロジック部１３の第２拡散層５６、５７のシリコンおよびゲート電極５３のポリシリコンの露出領域においては、（ｃ）図に示すように、第２コバルトシリサイド層５８（５９、６０）が形成される。その上層には窒化チタン層８３がある。窒化チタン層８３とコバルト層８１との反応性は低いので、ここではコバルトチタン合金層は形成されない。
【００４９】
同様に、ロジック部１３の絶縁膜露出領域においては、（ｄ）図に示すように、チタン層８２は窒化されて窒化チタン層８３となっているので、未反応なコバルト層８１はそのまま残る。
【００５０】
このように、画素部１２の第１コバルトシリサイド層３８、３９、４０は、コバルトチタン合金層８４の形成にコバルト層８１のコバルトが使用されるため、ロジック部１３の、第２コバルトシリサイド層５８、５９、６０よりもコバルトシリサイド膜厚が薄くなる特徴がある。
【００５１】
次に、図８（６）に示すように、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４および未反応なコバルト層８１（前記図７（５）参照）を除去する。
例えば、この除去工程には、ウエット洗浄を用いる。ウエット洗浄には、例えば、アンモニア過水（ＮＨ3／Ｈ2Ｏ2／Ｈ2Ｏ＝１:２:６）を用い、液温を６５℃に設定して、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４を除去し、その後、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2＝１５:２）を用い、液温を７０℃に設定して、未反応なコバルト層８１を除去する。
【００５２】
これによって、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４および未反応なコバルト層８１を除去することができ、同時に、第１コバルトシリサイド層３８、３９、４０および第２コバルトシリサイド層５８、５９、６０を残すことが可能となる。
すなわち、上記第１拡散層３６、３７上とゲート電極３３上とにおいてコバルト層８１を反応させて第１コバルトシリサイド層３８、３９、４０を形成することができ、同時に上記第２拡散層５６、５７上とゲート電極５３上とにおいてコバルト層８１を反応させて第２コバルトシリサイド層５８、５９、６０を形成することができ、しかも、画素部１２の第１コバルトシリサイド層３８、３９、４０をロジック部１３の第２コバルトシリサイド層５８、５９、６０よりも薄く形成することが可能となる。
【００５３】
次に、図９（７）に示すように、第２熱処理を行って、上記第１コバルトシリサイド層３８、３９、４０および上記第２コバルトシリサイド層５８、５９、６０をＣｏＳｉ2化する。
上記第２熱処理は、例えば６５０℃〜９００℃程度の温度で行う。
これによって、第１コバルトシリサイド層３８、３９、４０および上記第２コバルトシリサイド層５８、５９、６０を、ＣｏＳｉよりも低抵抗なＣｏＳｉ2化することができる。
【００５４】
上記固体撮像装置の製造方法では、画素部１２の第１コバルトシリサイド層３８、３９、４０およびロジック部１３の第２コバルトシリサイド層５８、５９、６０を形成するときに、コバルト層８１上にチタン層８２を形成した後、ロジック部１３のチタン層８２を窒化して窒化チタン層８３にすることで、ロジック部１３のコバルト層８１はその膜厚の全てをコバルトシリサイド化することができる。他方、画素部１２のコバルト層８１はチタン層８２と合金化し、コバルトチタン合金層８４を形成する。このため、画素部１２のコバルト層８１をコバルトシリサイド化するときのコバルト層８１の膜厚は、ロジック部１３のコバルト層８１の膜厚よりも薄くなっているので、画素部１２のコバルト層８１をコバルトシリサイド化したとき、ロジック部１３の第２コバルトシリサイド層５８、５９、６０よりも薄い第１コバルトシリサイド層３８、３９、４０が形成される。
よって、画素部１２とロジック部１３に適正な膜厚のコバルトシリサイド層を形成することが可能となる。
【００５５】
よって、画素部１２の第１トランジスタ３１の拡散層３６、３７に形成される第１コバルトシリサイド層３８、３９は、その拡散層３６、３７を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。
【図面の簡単な説明】
【００５６】
【図１】本発明の固体撮像装置に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】本発明の固体撮像装置の構成を適用できるＣＭＯＳ型固体撮像装置の一例を示した回路構成図である。
【図３】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図４】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図５】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図６】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図７】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図８】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【図９】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。
【符号の説明】
【００５７】
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…ロジック部、３１…第１トランジスタ、３６，３７…第１拡散層、３８，３９，４０…第１コバルトシリサイド層、５１…第２トランジスタ、５６，５７…第２拡散層、５８，５９，６０…第２コバルトシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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