(57)【要約】【課題】動作速度を向上出来る半導体記憶装置を提供すること。【解決手段】半導体基板３２上に形成され、閾値電圧に応じてデータを保持可能なメモリセルＭＴと、前記メモリセルＭＴに電気的に接続されたビット線ＢＬ及びソース線ＳＬと、前記メモリセルＭＴから前記ビット線ＢＬに読み出された前記データを、センス・増幅するセンスアンプ４とを具備し、前記メモリセルＭＴの消去ベリファイ動作において、前記メモリセルＭＴのゲート３６に第１電圧ＶＣＧＲが印加され、前記半導体基板３２及び前記ソース線ＳＬに前記第１電圧ＶＣＧＲよりも高い正の第２電圧ＶＲＥＦ＿ＳＲＣが印加され、且つ前記ビット線ＢＬに前記第２電圧ＶＲＥＦ＿ＳＲＣよりも高い第３電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）が印加された状態で、前記センスアンプ４は前記メモリセルＭＴから前記データを読み出し、センスする。【選択図】図１６
2009230818.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つ閾値電圧に応じた２値以上のデータを保持可能なメモリセルと、
前記メモリセルのドレインに電気的に接続され、データ転送線として機能するビット線と、
前記メモリセルのソースに電気的に接続されたソース線と、
前記メモリセルから前記ビット線に読み出された前記データを、センス・増幅するセンスアンプと
を具備し、前記メモリセルの消去状態における前記閾値電圧が所定の閾値レベルであるか否かを判定する消去ベリファイ動作において、前記センスアンプは、
前記メモリセルの制御ゲートに第１電圧が印加され、前記半導体基板及び前記ソース線に前記第１電圧よりも高い正の第２電圧が印加され、且つ前記ビット線に前記第２電圧よりも高い第３電圧が印加された状態で、前記メモリセルから前記データを読み出し、センスする
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つ閾値電圧に応じた２値以上のデータを保持可能なＮ個（Ｎは２以上の自然数）のメモリセルトランジスタと、
前記Ｎ個の前記メモリセルトランジスタが直列接続されたメモリセル群と、
前記メモリセル群における前記メモリセルトランジスタの各々のゲートに接続された、Ｎ本のワード線と、
前記メモリセル群の一端側に位置する前記メモリセルトランジスタのドレインに電気的に接続されたビット線と、
前記メモリセル群の他端側に位置する前記メモリセルトランジスタのソースに電気的に接続されたソース線と、
データの書き込み時において、前記ワード線のいずれかを選択し、選択した前記ワード線に電圧を印加するロウデコーダと
を具備し、前記メモリセル群内の前記メモリセルトランジスタは、一括してデータが消去されると共に、前記データの消去後に行われるソフトプログラム動作により、消去状態における前記閾値電圧が設定され、
前記ロウデコーダは、前記ソフトプログラム動作において、Ｍ本（Ｍは２以上の自然数であり、Ｍ＜Ｎ）の前記ワード線を同時に選択することにより、Ｍ個の前記メモリセルトランジスタ毎に第１プログラムを行う
ことを特徴とする半導体記憶装置。
【請求項３】
前記ロウデコーダは、前記ソフトプログラム動作において、前記第１プログラムを行った後、Ｌ本（Ｌは１以上の自然数であり、Ｌ＜Ｍ）の前記ワード線を同時に選択することにより、前記Ｌ個の前記メモリセルトランジスタ毎に第２プログラムを行う
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルトランジスタから前記ビット線に読み出された前記データを、センス・増幅するセンスアンプを更に備え、
前記メモリセルの消去状態における前記閾値電圧が所定の閾値レベルであるか否かを判定する消去ベリファイ動作において、前記センスアンプは、
前記メモリセルトランジスタの制御ゲートに第１電圧が印加され、前記半導体基板及び前記ソース線に前記第１電圧よりも高い正の第２電圧が印加され、且つ前記ビット線に前記第２電圧よりも高い第３電圧が印加された状態で、前記メモリセルトランジスタから前記データを読み出し、センスする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記ロウデコーダは、前記ソフトプログラム動作において、前記第１プログラムを行った後、Ｌ本（Ｌは１以上の自然数であり、Ｌ＜Ｍ）の前記ワード線を同時に選択することにより、前記Ｌ個の前記メモリセルトランジスタ毎に第２プログラムを行い、
前記消去ベリファイ動作は、前記第１プログラムの後、及び前記第２プログラムの後に行われ、
前記消去ベリファイ動作において判定される前記閾値レベルは負の値であって、且つ前記第１プログラムの後に行われる前記消去ベリファイ時の前記閾値レベルの絶対値は、前記第２プログラムの後に行われる前記消去ベリファイ時の前記閾値レベルの絶対値よりも大きい
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、ＮＡＮＤ型フラッシュメモリにおけるデータの消去動作に関する。
【背景技術】
【０００２】
従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、メモリセルの集合であるブロック単位で、一括してデータが消去される。
【０００３】
データの消去シーケンスは種々提案されており、消去ベリファイ動作の後、ソフトプログラム及びそのベリファイを行う手法が、広く知られている。ソフトプログラムとは、消去状態のメモリセルにプログラムを行うことにより、閾値電圧を正方向にシフトさせるための動作である。
【０００４】
従来のソフトプログラムであると、同一ブロック内の全ワード線を選択し、全メモリセルに対して一括してプログラムが行われる（例えば特許文献１参照）。しかし本手法であると、閾値電圧の分布幅を十分に小さく出来ない。そこで、ワード線を１本ずつ選択して、ワード線毎にプログラムを行う手法も広く用いられている。しかし本手法であると、ソフトプログラムに長時間を要する。
【０００５】
更に、ソフトプログラム後のベリファイ時には、ビット線の電圧をセンスすることにより、データの読み出しが行われる。すると、隣接するビット線間の影響を排除するために、データの読み出しはビット線１本おきに行わなければならない。つまり、一度の読み出し動作では、全ビット線の半分についてしか、データを読み出すことが出来ない、という問題があった。
【特許文献１】特開２００７−３０５２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、動作速度を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、半導体基板上に形成され、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つ閾値電圧に応じた２値以上のデータを保持可能なメモリセルと、前記メモリセルのドレインに電気的に接続され、データ転送線として機能するビット線と、前記メモリセルのソースに電気的に接続されたソース線と、前記メモリセルから前記ビット線に読み出された前記データを、センス・増幅するセンスアンプとを具備し、前記メモリセルの消去状態における前記閾値電圧が所定の閾値レベルであるか否かを判定する消去ベリファイ動作において、前記センスアンプは、前記メモリセルの制御ゲートに第１電圧が印加され、前記半導体基板及び前記ソース線に前記第１電圧よりも高い正の第２電圧が印加され、且つ前記ビット線に前記第２電圧よりも高い第３電圧が印加された状態で、前記メモリセルから前記データを読み出し、センスする。
【発明の効果】
【０００８】
本発明によれば、動作速度を向上出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
＜ＮＡＮＤ型フラッシュメモリの構成＞  
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにフラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、ソース線ドライバ５、ウェルドライバ６、制御回路７、電圧発生回路８、及びベリファイ回路９を備えている。
【００１２】
まずメモリセルアレイ２について説明する。メモリセルアレイ２は、複数のメモリセルユニット１０を備えている。メモリセルユニット１０の各々は、例えば３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、一括してメモリセルトランジスタＭＴと呼ぶことにする。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１３】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｎ（ｎは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１０を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１４】
図１では、１行のメモリセルユニット１０のみを図示している。しかし、メモリセルアレイ２内には複数行のメモリセルユニット１０が設けられても良い。この場合、同一列にあるメモリセルユニット１０は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１０は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００１５】
次に、上記メモリセルアレイ２の備えるメモリセルユニット１０の構成について、図２を用いて説明する。図２は、メモリセルユニット１０のビット線方向に沿った断面図である。
【００１６】
図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にｐ型ウェル領域３２が形成されている。ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上に形成されたゲート間絶縁膜３５、及びゲート間絶縁膜３５上に形成された多結晶シリコン層３６を有している。ゲート間絶縁膜３５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜３３はトンネル絶縁膜として機能するものである。
【００１７】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層３４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層３６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層３４、３６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層３４、３６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層３４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板３０表面内には、ｎ＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層３７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００１８】
半導体基板３０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３８が形成されている。層間絶縁膜３８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）３７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３８上には、コンタクトプラグＣＰ１に接続される金属配線層３９が形成されている。金属配線層３９はソース線ＳＬの一部として機能する。また層間絶縁膜３８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）３７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３８上に、コンタクトプラグＣＰ２に接続される金属配線層４０が形成されている。
【００１９】
層間絶縁膜３８上には、金属配線層３９、４０を被覆するようにして、層間絶縁膜４１が形成されている。そして層間絶縁膜４１中に、金属配線層４０に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜４１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層４２が形成されている。金属配線層４２はビット線ＢＬとして機能する。
【００２０】
次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２１】
図示するように、各々のメモリセルトランジスタＭＴは８値（8-levels）のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。そして、“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７である。
【００２２】
そして、例えば上記電圧Ｖ１２が０Ｖである。すなわち、“０”データ及び“１”データの閾値電圧Ｖth０、Ｖth１は負の値であり、“２”〜“７”データの閾値電圧Ｖth２〜Ｖth７は正の値である。以下では、“ｉ”データ（ｉは１〜７のいずれか）についての電圧Ｖ（ｉ−１）ｉを、それぞれ“ｉ”データについての「読み出しレベル」と呼ぶことにする。つまり、電圧Ｖ０１は“１”データについての読み出しレベルであり、電圧Ｖ１２は“２”データについての読み出しレベルである。そして“１”〜“７”データのうち、“１”データの読み出しレベルが負の値であり、“２”データについての読み出しレベルはゼロであり、“２”データ以上のについての読み出しレベルは正の値である。
【００２３】
なお、０Ｖとなる読み出しレベルはＶ１２に限られるものでは無く、電圧Ｖ２３やまたはＶ３４であっても良く、またはＶ０１であっても良い。また、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限らない。例えば２値（１ビットデータ）、４値（２ビットデータ）、または１６値（４ビットデータ）などであっても良い。
【００２４】
図１に戻ってフラッシュメモリ１の構成についての説明を続ける。ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、ロウアドレスＲＡに基づいて、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。データの書き込み時には、セレクトゲート線ＳＧＤに電圧を印加して、選択トランジスタＳＴ１をオンさせる。また、セレクトゲート線ＳＧＳに０Ｖを印加し、選択トランジスタＳＴ２をオフさせる。更に、いずれかのワード線ＷＬを選択し、選択ワード線に対してプログラム電圧ＶＰＧＭを印加し、非選択ワード線に対して電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、電荷蓄積層に電子を注入するための高電圧（例えば２０Ｖ）であり、電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。データの消去時及び読み出し時については、後に詳細に説明する。
【００２５】
次にセンスアンプ４について説明する。センスアンプ４は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。センスアンプ４の構成について、図４を用いて説明する。図４はセンスアンプ４の回路図であり、特に１本のビット線に対応する構成を示している。従ってセンスアンプ４は、ビット線ＢＬの各々に応じて図４に示す構成を備えている。
【００２６】
図示するようにセンスアンプ４は、スイッチ素子５０〜５３、ｎチャネルＭＯＳトランジスタ５４〜５６、ｐチャネルＭＯＳトランジスタ５７、キャパシタ素子５８、及びラッチ回路５９を備えている。ＭＯＳトランジスタ５４の電流経路の一端は、スイッチ素子５０を介してノードＮ＿ＶＤＤが接続され、他端はノードＮ１に接続され、ゲートには信号Ｓ１が入力される。ＭＯＳトランジスタ５５の電流経路の一端はノードＮ１に接続され、他端はビット線ＢＬに接続され、ゲートには信号ＢＬＣＬＡＭＰが与えられる。すなわちＭＯＳトランジスタ５５は、ビット線ＢＬとノードＮ１との間の接続を、信号ＢＬＣＬＡＭＰに応じてスイッチングする。ＭＯＳトランジスタ５６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ２が与えられる。ノードＮ２は、スイッチ素子１４１を介してノードＮ＿ＶＤＤが接続される。キャパシタ素子５８の一方電極はノードＮ２に接続され、他方電極はノードＮ＿ＶＳＳに接続される。ＭＯＳトランジスタ５７の電流経路の一端は、スイッチ素子５２を介してノードＮ＿ＶＤＤが接続され、他端はラッチ回路５９に接続され、ゲートはノードＮ２に接続される。スイッチ素子５３は、ラッチ回路５９の保持するデータに応じて、ビット線ＢＬをノードＮ＿ＶＳＳに接続する。
【００２７】
なお、ノードＮ＿ＶＤＤはセンスアンプ４の電源電圧ノードとして機能し、例えば（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）の電圧が与えられている。電圧ＶＤＤはフラッシュメモリ１の内部電源（例えば１．５Ｖ）であり、電圧ＶＲＥＦ＿ＳＲＣは後述するソース線ドライバ５がソース線ＳＬに与える電圧である。またノードＮ＿ＶＳＳは、センスアンプ４の接地ノードとして機能し、例えば（ＶＳＳ＋ＶＲＥＦ＿ＳＲＣ）の電圧が与えられている。電圧ＶＳＳは接地電位（０Ｖ）である。
【００２８】
図１に戻ってフラッシュメモリ１の構成についての説明を続ける。ソース線ドライバ５は、ソース線ＳＬに電圧を与える。ソース線ドライバ５は、データの読み出し時において、ソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣ（正電圧）を印加する。
【００２９】
ウェルドライバ６は、メモリセルアレイ２が形成されたウェル領域３２に電圧を印加する。ウェルドライバ７は、データの読み出し時には電圧ＶＲＥＦ＿ＳＲＣ（正電圧）をウェル領域３２に印加し、書き込み時には０Ｖを印加し、消去時には消去電圧ＶＥＲＡ（正の高電圧、例えば２０Ｖ）を印加する。
【００３０】
電圧発生回路８は、制御回路７の命令に基づいて正電圧を発生し、ロウデコーダ３等に供給する。すなわち電圧発生回路８は、前述の電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＥＲＡ等を発生する。また電圧ＶＲＥＦ＿ＳＲＣを発生しても良い。
【００３１】
ベリファイ回路９は、センスアンプ４から書き込みデータ及び読み出しデータを受け取ってベリファイ動作を行う。
【００３２】
制御回路７は、外部からコマンド及びアドレスを受け取る。そして受け取ったコマンド及びアドレスに基づいて、上記回路ブロックの動作を、各種命令に基づいて制御する。また制御回路７はシーケンサを含み、データの書き込み動作、消去動作、及び読み出し動作における一連の処理（シーケンス）を制御する。
【００３３】
＜ＮＡＮＤ型フラッシュメモリの動作＞  
次に、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作及び消去動作について、以下説明する。
【００３４】
＜データの読み出し動作＞  
まず、データの読み出し動作について説明する。なお、下記説明は、データの書き込み動作時において行うベリファイ時も同様である。すなわち書き込み動作は、データのプログラム動作とベリファイ動作との繰り返しによって行われる。プログラム動作は、メモリセルトランジスタＭＴの制御ゲート３６とチャネルとの間に電位差を発生させることで、電荷蓄積層３４に電子を注入する動作である。またベリファイ動作は、プログラムが行われたメモリセルトランジスタＭＴからデータを読み出すことによって、メモリセルトランジスタＭＴの閾値電圧が所望の値となっているか否かを確認する動作である。
【００３５】
まず図５を用いて、読み出し動作時における各信号線の電圧関係について説明する。図５は、データの読み出し時におけるメモリセルユニット１０の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対して読み出しが行われる場合を例に説明する。
【００３６】
まず、図示せぬセンスアンプ４が、ＭＯＳトランジスタ５０の電流経路を介して全ビット線ＢＬをプリチャージする。またソース線ドライバ５はソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣを印加し、ウェルドライバ６はウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加する。
【００３７】
更にロウデコーダ３はワード線ＷＬ１を選択し、選択ワード線ＷＬ１に読み出し電圧ＶＣＧＲを印加する。更にロウデコーダ３は、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に電圧ＶＲＥＡＤを印加する。更にロウデコーダ３０は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）を印加する。
【００３８】
電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。セレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）は、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。
【００３９】
以上の結果、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に接続されたメモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態とされる。
【００４０】
そして、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、オフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。以上の動作により、全ビット線につき一括してデータが読み出される。
【００４１】
次に、メモリセルトランジスタＭＴの電圧関係について、以下“１”データを読み出す場合を例に挙げて、図６を用いて説明する。図６は、メモリセルユニット１０の一部領域の断面図である。
【００４２】
図示するように、ソース線ＳＬ及びウェル領域３２は電圧ＶＲＥＦ＿ＳＲＣが印加されている。またセレクトゲート線ＳＧＳには電圧（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）が印加され、ワード線ＷＬ０には電圧ＶＲＥＡＤが印加される。従って、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴ０にはチャネル４３が形成される。選択トランジスタＳＴ１及びメモリセルトランジスタＭＴ２〜ＭＴ３１も同様である。そして、選択ワード線ＷＬ１には電圧ＶＣＧＲが印加される。読み出しレベルが負である場合、電圧ＶＣＧＲの値は、電圧ＶＲＥＦ＿ＳＲＣから読み出しレベルの絶対値を減算した値である。つまり“１”データを読み出す場合、電圧ＶＣＧＲ＝Ｖ０１’＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖ０１｜）であり、好ましくはゼロ以上の値である。例えば電圧ＶＲＥＦ＿ＳＲＣ＝｜Ｖ０１｜であれば、電圧ＶＣＧＲ＝Ｖ０１’＝０Ｖとなる。
【００４３】
図６では“１”データを読み出す際の様子について示している。上記のように、ソース線ＳＬにＶＲＥＦ＿ＳＲＣが印加され、選択ワード線ＷＬに電圧Ｖ０１’が印加されることで、メモリセルトランジスタＭＴ１においては、ゲート・ソース間電圧ＶＧＳとして、電圧Ｖ０１が印加される。メモリセルトランジスタＭＴ１が“１”データを保持していれば、メモリセルトランジスタＭＴ１はオフ状態となり、セル電流は流れない。逆に、メモリセルトランジスタＭＴ１がオン状態となれば、当該トランジスタＭＴ１の保持するデータは“０”データであることが分かる。従って、上記読み出し方法であると、“１”データの読み出しは、同時に“０”データの読み出しでもある、と言うことが出来る。
【００４４】
読み出しレベルがゼロまたは正である場合、電圧ＶＣＧＲの値は、電圧ＶＲＥＦ＿ＳＲＣに読み出しレベルを加算した値となる。つまり“２”データを読み出す場合、Ｖ１２＝０Ｖであるので、電圧ＶＣＧＲ＝Ｖ１２’＝ＶＲＥＦ＿ＳＲＣとなる。また“３”データを読み出す場合には、電圧ＶＣＧＲ＝Ｖ２３’＝（ＶＲＥＦ＿ＳＲＣ＋Ｖ２３）となる。
【００４５】
図７は、読み出しレベルと電圧ＶＣＧＲとの関係を示すグラフである。図示するように、読み出しレベルが負であるデータを読み出す際には、ＶＲＥＦ＿ＳＲＣから読み出しレベルの絶対値を減算した値をＶＣＧＲとし、正であるデータを読み出す際には、ＶＲＥＦ＿ＳＲＣに読み出しレベルを加算した値をＶＣＧＲとする。これにより、ＶＣＧＲを０以上の値としつつ、メモリセルトランジスタＭＴのゲート・ソース間に、読み出しレベルの電圧を印加出来る。
【００４６】
次に、読み出し動作時におけるセンスアンプ４の動作について、図８乃至図１１を用いて説明する。図８乃至図１１は、センスアンプ４の回路図である。以下では、データの読み出し時にメモリセルトランジスタＭＴがオン状態となることを“１”読み出しと呼び、オフ状態であることを“０”読み出しと呼ぶことにする。なお、読み出し動作の間、信号Ｓ１、Ｓ２はそれぞれ（Ｖｔ＋０．９Ｖ＋ＶＲＥＦ＿ＳＲＣ）、（Ｖｔ＋１．２Ｖ＋ＶＲＥＦ＿ＳＲＣ）とされる。また、信号ＢＬＣＬＡＭＰは（ＶＴＮ＋０．７Ｖ＋ＶＲＥＦ＿ＳＲＣ）とされる。ＶｔはＭＯＳトランジスタ５４、５６の閾値電圧であり、ＶＴＮはＭＯＳトランジスタ５５の閾値電圧である。
【００４７】
（ＣＡＳＥ Ｉ）  
まず、“１”読み出しを行う場合につき、ＣＡＳＥ Ｉとして、以下説明する。  
初めに図８に示すように、ビット線ＢＬのプリチャージが行われる。以下では、プリチャージレベルＶＰＲＥが０．７Ｖである場合を仮定する。
【００４８】
図示するように、スイッチ素子５０がオン状態とされる。すると、メモリセルユニットは導通状態にあるから、スイッチ素子５０、ＭＯＳトランジスタ５４の電流経路、ノードＮ１、及びＭＯＳトランジスタ５５の電流経路を介して、ビット線ＢＬに電流が流れる。その結果、ビット線ＢＬの電位は（０．７Ｖ＋ＶＲＥＦ＿ＳＲＣ）程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は（０．７Ｖ＋ＶＲＥＦ＿ＳＲＣ）に固定される。また、スイッチ素子５１がオン状態とされることで、容量素子５８が充電され、ノードＮ２の電位は（２．５Ｖ＋ＶＲＥＦ＿ＳＲＣ）程度となる。スイッチ素子５２、５３はオフ状態である。
【００４９】
次に図９に示すように、ノードＮ２のディスチャージが行われる。すなわち、スイッチ素子５１がオフ状態とされる。すると、ノードＮ２からビット線ＢＬに流れる電流によって、ノードＮ２が放電され、その電位は約（０．９Ｖ＋ＶＲＥＦ＿ＳＲＣ）程度に低下する。
【００５０】
引き続き図１０に示すように、ノードＮ２のディスチャージが行われる。図示するように、ノードＮ１の電位が（０．９Ｖ＋ＶＲＥＦ＿ＳＲＣ）以下に低下しようとすると、ＭＯＳトランジスタ５４が電流を供給しはじめる。その結果、ノードＮ１の電位は（０．９Ｖ＋ＶＲＥＦ＿ＳＲＣ）に維持される。
【００５１】
次に図１１に示すように、データのセンスが行われる。図示するように、スイッチ素子５２がオン状態とされる。また、ノードＮ２の電位が（０．９Ｖ＋ＶＲＥＦ＿ＳＲＣ）であるので、ＭＯＳトランジスタ５７がオン状態となる。よって、ラッチ回路５９は電圧（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）を保持する。ラッチ回路５９が（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）を保持することで、スイッチ素子５０がオフ状態、スイッチ素子５３がオン状態となる。その結果、ノードＮ２の電位はＶＲＥＦ＿ＳＲＣとなる。その結果、ラッチ回路５９は電圧ＶＤＤを保持し続ける。また、ビット線ＢＬからスイッチ素子５３を介してノードＮ＿ＶＳＳに電流が流れ、ビット線ＢＬの電位はＶＲＥＦ＿ＳＲＣとなる。
【００５２】
すなわちデータの読み出し動作は、ビット線ＢＬに流れる電流をセンスアンプ４によりセンスすることによって行われる。
【００５３】
また本実施形態では、各データを読み出す際において、図８乃至図１１に示したプリチャージからセンスまでの処理が複数回、例えば２回、行われる。すなわち、まず１回目の読み出しにおいて、セル電流の流れやすいメモリセルトランジスタＭＴについて読み出しを行い、次に流れにくいメモリセルトランジスタＭＴについて読み出しを行う。これは、ソース線ＳＬのノイズ（変動）の影響を抑えるためであり、２回目の読み出しでは、１回目の読み出しでオン状態となったメモリセルトランジスタＭＴをオフ状態とさせつつ、読み出しが行われる。
【００５４】
（ＣＡＳＥ II）  
次に“０”読み出しを行う場合につき、ＣＡＳＥ IIとして、以下説明する。  
この場合、ビット線ＢＬに電流は流れず、（０．７Ｖ＋ＶＲＥＦ＿ＳＲＣ）一定となる。そしてノードＮ２の電位は、約（２．５Ｖ＋ＶＲＥＦ＿ＳＲＣ）を維持する。従って、ＭＯＳトランジスタ５７はオフ状態となり、ラッチ回路５９は電圧ＶＲＥＦ＿ＳＲＣを保持する。これにより、スイッチ素子５０がオン状態、スイッチ素子５３がオフ状態となり、ノードＮ２の電位は（２．５Ｖ＋ＶＲＥＦ＿ＳＲＣ）を維持し、ラッチ回路５９は電圧ＶＲＥＦ＿ＳＲＣ）を保持し続ける。
【００５５】
上記説明した読み出し動作時におけるビット線ＢＬ、信号ＢＬＣＬＡＭＰ、ソース線ＳＬ、ｐ型ウェル領域３２、及びワード線ＷＬの電圧について、図１２を用いて説明する。図１２は、読み出し時における各種信号の電圧変化を示すタイミングチャートである。
【００５６】
図示するように、時刻ｔ０において読み出し動作が開始される。時刻ｔ０においてロウデコーダ３は、選択ワード線ＷＬに電圧ＶＣＧＲを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲは、図７で説明したいずれかの値である。
【００５７】
そして、図示せぬビット線ドライバは、信号ＢＬＣＬＡＭＰとして電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＴＮ）を発生する。その結果、ＭＯＳトランジスタ５５がオン状態となる。従って、ビット線ＢＬとノードＮ１とが電気的に接続される。
【００５８】
またセンスアンプ４は、ビット線ＢＬの電位をＶＲＥＦ＿ＳＲＣとする。更にソース線ドライバ５及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加する。
【００５９】
次に時刻ｔ１において、センスアンプ４によりプリチャージが行われる。そのために、信号ＢＬＣＬＡＭＰの電位は（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ＋ＶＴＮ）とされる。電圧ＶＰＲＥは、センスアンプ２０によるプリチャージ電位である。またビット線ＢＬの電位は、電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）とされる。この際のセンスアンプ４の動作は図８に示した通りである。その後、図９及び図１０で説明したディスチャージが行われ、時刻ｔ２において、図１１で説明したデータのセンスが行われる。
【００６０】
引き続き、同一のデータについての読み出しが行われる。すなわち、再度ビット線のプリチャージ及びディスチャージが行われ、時刻ｔ３において２回目のセンスが行われる。前述の通り、２回目の読み出し時には、１回目の読み出しにおいてオン状態とされたメモリセルトランジスタＭＴが接続されたビット線については、ディスチャージは行われない。
【００６１】
なお、以上のようにソース線ＳＬ及びｐ型ウェル領域３２に正電圧ＶＲＥＦ＿ＳＲＣを印加し、選択ワード線ＷＬにＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−読み出しレベル）を印加することによって、データを読み出しセンスする方式を、以下、Negative sense方式と呼ぶことにする。
【００６２】
＜データの消去動作＞  
次に、データの消去動作について説明する。図１３は、本実施形態に係るデータ消去時における動作の流れ（以下、消去シーケンス）を示すフローチャートである。
【００６３】
図示するように消去動作は、まずデータの消去が行われ（ステップＳ１０）、次に消去ベリファイが行われる（ステップＳ１１）。消去ベリファイでは、読み出し動作時と同様にNegative sense方式が用いられる。この消去シーケンス中における各動作は、制御回路７によって制御され、制御回路７の命令に応じて、ロウデコーダ４、センスアンプ４、ソース線ドライバ５、ウェルドライバ６、電圧発生回路８、及びベリファイ回路９が、各動作を実行するために必要な処理を行う。
【００６４】
まずステップＳ１０におけるデータの消去について説明する。図１４は、データの消去時におけるメモリセルユニット１０の回路図である。図示するようにロウデコーダ３は、セレクトゲート線ＳＧＤ、ＳＧＳを電気的にフローティングとするか、または消去電圧ＶＥＲＡ（例えば２０Ｖ）を印加する。更に、全ワード線ＷＬ０〜ＷＬ３１に０Ｖを印加する。ウェルドライバ６は、ｐ型ウェル領域３２の電位ＶＰＷを消去電圧ＶＥＲＡとする。その結果、全メモリセルトランジスタＭＴ０〜ＭＴ３１の電荷蓄積層３４から電子が引き抜かれ、閾値分布は図１５のようになる。図１５は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。図示するように、メモリセルトランジスタＭＴ０〜ＭＴ３１の閾値電圧は、負の値となる。
【００６５】
次に、ステップＳ１１において消去ベリファイが行われる。消去ベリファイは、図１５に示す閾値分布が、所定の閾値レベルであるか否かを判定する処理である。すなわち、まずデータが消去されたメモリセルトランジスタＭＴからデータが読み出される。そして、そのセンス結果がベリファイ回路９に与えられ、閾値レベルが判定される。
【００６６】
例えば消去ベリファイは、消去後のメモリセルトランジスタＭＴの閾値電圧が、所定の閾値レベルよりも低いか否かを判断することによって行われる。この所定の閾値レベルは、例えば“１”データの読み出しレベルである。そして、全てのメモリセルトランジスタＭＴの閾値電圧が“１”データの読み出しレベルより低ければ、データの消去は正確に行われたこととなる。他方、いずれかのメモリセルトランジスタＭＴの閾値電圧が“１”データの読み出しレベルより高ければ、データの消去は不十分であったことが分かる。この基準となる閾値レベル（前述の例では“１”データの読み出しレベル）を、以下、ベリファイレベルＶrfyと呼ぶ。
【００６７】
そして、閾値電圧がベリファイレベルより低いか否かの判定は、全ワード線ＷＬにベリファイレベルＶrfyに応じた電圧を印加して読み出し動作を行い、その際に全てのメモリセルトランジスタＭＴがオンしたかオフしたかによって行われる。すなわち、全てのメモリセルトランジスタＭＴがオン状態となって、ビット線ＢＬからソース線ＳＬに電流が流れれば、ベリファイ回路９はデータの消去が正確に行われたと判断する。
【００６８】
そして、消去ベリファイ時におけるデータの読み出しは、前述のデータの読み出し動作と同様にNegative sense方式を用いて、全ビット線につき一括して行われる。すなわち、ソース線ドライバ５はソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣを印加し、ウェルドライバ６はウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加する。そしてロウデコーダ３は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧（ＶＤＤ＋ＶＲＥＦ＿ＳＲＣ）を印加する。更にロウデコーダ３は、ベリファイレベルＶrfyが負の値であるので、全ワード線ＷＬに（ＶＲＥＦ＿ＳＲＣ−｜Ｖrfy｜）を印加する。そして、図８乃至図１１を用いて説明した方法により、データを読み出し、センスする。
【００６９】
図１６は、消去ベリファイ時におけるデータの読み出しの際の、各種信号の電圧変化を示すタイミングチャートである。図１６では、一例としてＶrfy＝Ｖ０１（負の値）であり、且つ｜Ｖ０１｜＝ＶＲＥＦ＿ＳＲＣである場合について示している。
【００７０】
図示するように、時刻ｔ０においてロウデコーダ３は全ワード線ＷＬに電圧ＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖ０１｜）＝０Ｖを印加する。また、センスアンプ４は、ビット線ＢＬの電位をＶＲＥＦ＿ＳＲＣとし、ソース線ドライバ５及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加する。その後、次に時刻ｔ１において、センスアンプ４によりプリチャージが行われる。そして、図１２と同様にしてデータの読み出し及びセンスが行われる。
【００７１】
＜効果＞  
以上のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）、（２）の効果が得られる。  
（１）ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、Negative sense方式を用いて電流をセンスすることによって、データを読み出している。従って、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。本効果につき、以下詳細に説明する。
【００７２】
従来のＮＡＮＤ型フラッシュメモリであると、消去ベリファイ時のデータの読み出しは、ビット線シールド方式を用いて行われる。ビット線シールド方式とは、ビット線に発生した電圧をセンスするセンス方式において、全ビット線のうち、いずれかのみを選択し、非選択ビット線を一定電位に固定する方式である。これは、隣接するビット線が互いに影響しあうことでビット線の電位が変動することを防止するためである。従って、隣接する２本のビット線のうち一方のみにデータが読み出される。つまり、ビット線シールド方式では、全ビット線の半分のビット線にしか、一度にデータを読み出すことが出来ない。そして、全ビット線につきデータを読み出す際には、少なくとも２回の読み出しを行わなければならない。
【００７３】
更にビット線シールド方式であると、ソースフォロワ（source follower）形式により、メモリセルトランジスタの閾値に相当する電圧が、選択ビット線に読み出されるのを待つ必要がある。このことも、データの読み出しに長時間を要する原因となる。
【００７４】
しかし、本実施形態に係る構成であると、データの読み出し時において、ソース線ＳＬ及びｐ型ウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加し、選択ワード線ＷＬにＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−読み出しレベル）を印加することによって、メモリセルトランジスタＭＴのゲート・ソース間に読み出しレベルに相当する電圧を印加している。すなわち、上述したNegative sense方式を用いている。従ってセンスアンプ４は、読み出しレベルが負のデータ（消去状態）を読み出す場合であっても、電圧をセンスするのでは無く電流をセンスすることで、読み出しが可能となる（図８乃至図１１参照）。そして電流をセンスする方式（これを電流センス方式と呼ぶ）であると、ビット線ＢＬの電位を一定とすることが出来るので、隣接するビット線間の影響を排除することが出来、全ビット線ＢＬから一括してデータを読み出すことが出来る。従って、消去ベリファイ動作を高速化出来る。更に、電流センス方式を用いることで、ソースフォロワ形式による電圧の変動を待つ必要が無いため、これによっても消去ベリファイ動作を高速化出来る。その結果、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。
【００７５】
（２）メモリセルトランジスタＭＴの閾値電圧分布の間隔を小さく出来る。  
本実施形態に係る構成であると、読み出しレベルが負である場合には、電圧ＶＣＧＲを（ＶＲＥＦ＿ＳＲＣ−｜読み出しレベル｜）とする。また読み出しレベルが正（ゼロ以上）である場合には、同様にソース線ＳＬに正電圧ＶＲＥＦ＿ＳＲＣを印加し、電圧ＶＣＧＲを（ＶＲＥＦ＿ＳＲＣ＋｜読み出しレベル｜）とする。これにより、読み出しレベルに関わらず（正負に関わらず）、Negative sense方式によりデータを読み出すことが出来る。
【００７６】
従来の電流センス方式であると、ソース線ＳＬの電位は０Ｖとされる。なぜなら、読み出しレベル正であれば、ソース線ＳＬに正電圧を与えなくとも、メモリセルトランジスタＭＴのＶＧＳに読み出しレベルを印加出来るからである。
【００７７】
しかし、例えば読み出しレベルが負の場合にはNegative sense方式を使用し（すなわちソース線ＳＬ及びウェル領域３２に正電圧ＶＲＥＦ＿ＳＲＣを印加する）、正の場合には使用しない（すなわちソース線ＳＬ及びウェル領域３２に０Ｖを印加する）と、読み出しレベルに応じて読み出し方式が異なることになる。そして読み出しレベルが異なると、データ間の分布間隔を大きくしなければならない。例えば図３の例であると、“０”データの閾値分布と“１”データの閾値分布との間隔は、その他のデータ間の間隔よりも大きく取らなければならない。このことは、“２”〜“７”データの閾値分布を高電圧側にシフトさせなければならない原因となる。閾値分布が高電圧側へシフトすると、より高い書き込み電圧や読み出し電圧が必要となる。従って、電圧発生回路８の負荷が大きくなると共に、メモリセルトランジスタＭＴにかかるストレスも増大する。
【００７８】
しかし、本実施形態に係る構成であると、全てのデータをNegative sense方式により読み出す。これは、通常のデータ読み出し動作時、消去ベリファイ動作時、及びプログラムベリファイ動作時も同じである。つまり、データの読み出しを全てNegative sense方式で統一出来る。そのため、図３における“０”データと“１”データとの間隔を、他のデータ間の間隔と同じく出来る。その結果、必要となる書き込み電圧や読み出し電圧が増大することを防止し出来る。よって、電圧発生回路８の負荷、及びメモリセルトランジスタＭＴにかかるストレスを軽減し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００７９】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、消去ベリファイの後に、ソフトプログラム及びそのベリファイを行うものである。以下では、第１の実施形態と異なる点についてのみ説明する。
【００８０】
＜消去シーケンスについて＞  
図１７は、本実施形態に係る消去シーケンスを示すフローチャートである。本シーケンスも、制御回路７の制御によって実行される。図示するように、まず第１の実施形態と同様にステップＳ１０、Ｓ１１の処理が行われる。
【００８１】
ステップＳ１１の後、制御回路７はソフトプログラムを実行する（ステップＳ２０）。ソフトプログラムにつき、図１８を用いて説明する。図１８は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。ソフトプログラムは、消去直後のメモリセルトランジスタＭＴに対してプログラムを行う動作である。これにより、図１８に示すように閾値電圧が正方向へ変化され、これにより消去状態の閾値分布幅を狭くされる。
【００８２】
次に、ソフトプログラムベリファイが行われる（ステップＳ２１）。ソフトプログラムベリファイは、ソフトプログラム後のメモリセルトランジスタＭＴの閾値電圧が、所定の電圧の範囲内に収まっているか否かを判定する処理である。ソフトプログラムベリファイの詳細は、第１の実施形態で説明した消去ベリファイと同じであり、Negative sense方式を用いた電流センス方式に対して、必要とされるベリファイレベルＶrfyを適用したものである。
【００８３】
そして、ソフトプログラムベリファイにおいて全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあると判定されなければ（ステップＳ２２、ＮＯ）、ステップＳ２０を繰り返す。他方、全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあれば（ステップＳ２２、ＹＥＳ）、消去シーケンスは終了する。
【００８４】
＜ソフトプログラムについて＞  
次に、図１７におけるステップＳ２０のソフトプログラムの詳細について、以下説明する。本実施形態に係るソフトプログラムには、２種類の方法が適用出来る。まず、最初の方法について、図１９を用いて説明する。図１９は、ソフトプログラム時におけるメモリセルユニット１０の回路図である。
【００８５】
図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤに選択トランジスタＳＴ１をオン出来る電圧ＶＳＧＤを印加し、全ワード線ＷＬを選択して選択ワード線ＷＬ０〜ＷＬ３１に電圧ＶＳＰＧＭを印加する。電圧ＶＳＰＧＭは、電荷蓄積層３４に電子を注入するための電圧である。この結果、ビット線ＢＬの電位が選択トランジスタＳＴ１のチャネルを介して、メモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルに達する。これにより、メモリセルトランジスタＭＴ０〜ＭＴ３１の電荷蓄積層３４に電子が注入され、閾値電圧が正方向に上昇する。すなわち、本方法であると、同一メモリセルユニット１０に含まれる全ワード線ＷＬが選択され、これにより全メモリセルトランジスタＭＴにつき一括してプログラムが行われる。
【００８６】
次に、別の方法について図２０を用いて説明する。図２０は、ソフトプログラム時におけるメモリセルユニット１０の回路図である。本方法が図１９の方法と異なる点は、選択ワード線ＷＬは１本だけであり、ワード線１本ずつプログラムが行われる点である。図２０では一例として、ワード線ＷＬ０を選択する場合について示している。
【００８７】
図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、ワード線ＷＬ０を選択して選択ワード線ＷＬ０に電圧ＶＳＰＧＭを印加する。またロウデコーダ３は、非選択ワード線ＷＬ１〜ＷＬ３１に電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、非選択ワード線ＷＬ１〜ＷＬ３１に接続されたメモリセルトランジスタＭＴをオン状態とする電圧である。この結果、ビット線ＢＬの電位が、選択トランジスタＳＴ１のチャネル、及びメモリセルトランジスタＭＴ１〜ＭＴ３１のチャネルを介して、メモリセルトランジスタＭＴ０のチャネルに達する。これにより、メモリセルトランジスタＭＴ０の電荷蓄積層３４に電子が注入され、閾値電圧が正方向に上昇する。以後、この動作をワード線ＷＬ１〜ＷＬ３１につき順次行う。
【００８８】
なお、ソフトプログラムでは、セレクトゲート線ＳＧＳには０Ｖが印加されることで、選択トランジスタＳＴ２はオフ状態となる。また、ソース線ドライバ５及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域３２に０Ｖを印加する。
【００８９】
＜効果＞  
以上のように、この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。
【００９０】
（３）メモリセルトランジスタＭＴの閾値電圧の変動を抑制出来る。  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、消去ベリファイ動作の後、ソフトプログラムとソフトプログラムベリファイを行っている。従って、消去状態におけるメモリセルトランジスタＭＴの閾値電圧の分布幅を狭めることが出来ると共に、消去直後に比べて分布を、全体的に正方向にシフトさせることが出来る。従って、隣接する浮遊ゲート３４間のカップリングの影響を低減出来る。
【００９１】
すなわち、浮遊ゲート３４間のカップリングは、プログラム動作時における閾値変化に影響を与え、この影響は閾値分布間の電圧シフトに依存する。しかし本実施形態に係る構成であると、分布幅が狭く、且つ消去直後に比べて正方向にシフトされるため、上記影響を低減出来る。
【００９２】
特に上記カップリングの影響は、設計ルールの世代が進むにつれて大きくなる。従って、ソフトプログラムを行うことで上記影響を低減することは、微細化が進展した半導体メモリにおいて特に顕著な効果となる。
【００９３】
（４）ブースト効率を向上出来る。  
ＮＡＮＤ型フラッシュメモリでは、データの書き込み動作時において、電荷蓄積層に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）がある。これを、以下を“１”プログラムと呼ぶことにする。この際、“１”プログラムすべきメモリセルトランジスタを含むメモリセルユニット１０を電気的にフローティングとし、ワード線ＷＬとのカップリングによりチャネルの電位を上昇させて、制御ゲートとチャネルとの間の電位差を低減させる手法が知られている。この手法を、以下セルフブースト方式と呼ぶ。なお、電荷蓄積層に電荷を注入して閾値電圧を変化させる場合、“０”プログラムと呼ぶ。
【００９４】
セルフブースト方式では、カップリングによりチャネルの電位を十分に上昇（ブースト）させる必要がある。ブースト効率が悪化すると、チャネルの電位が十分に上昇されず、“１”プログラムすべきメモリセルトランジスタＭＴに“０”プログラムされてしまうおそれがある。
【００９５】
そこでセルフブースト方式では、消去状態のメモリセルトランジスタＭＴのみを用いてセルフブーストを行う手法がある。この場合には、選択ワード線ＷＬよりもセレクトゲート線ＳＧＤ側のワード線ＷＬに電圧ＶＰＡＳＳを印加し、これらに接続されたメモリセルトランジスタＭＴをオンさせる。他方、選択ワード線ＷＬよりもセレクトゲート線ＳＧＳ側のいずれかのワード線ＷＬに“Ｌ”レベルの電圧（例えば０Ｖ）を印加し、このワード線に接続されたメモリセルトランジスタＭＴをカットオフさせる。これにより、選択メモリセルトランジスタＭＴのチャネルは、既にデータがプログラムされたメモリセルトランジスタＭＴと電気的に切り離されるので、ブースト効率を高めることが出来る。
【００９６】
しかしながら、“Ｌ”レベルの電圧が与えられたメモリセルトランジスタＭＴが消去状態（“１”プログラムされた状態）であり、且つその閾値電圧が十分に低い場合、このメモリセルトランジスタＭＴをカットオフさせることが出来ない場合があり得る。すると、ブースト効率が悪化し、誤書き込みの原因となる。
【００９７】
しかし本実施形態に係る構成であると、ソフトプログラムを行うことで消去状態の閾値電圧の分布を高電圧側へシフトさせるため、セルフブースト時にメモリセルトランジスタＭＴをカットオフさせることが可能となる。これにより、ブースト効率を向上出来、書き込み動作の信頼性を向上出来る。
【００９８】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、上記第２の実施形態と異なる方法によりソフトプログラムを行うものである。以下では、第１、第２の実施形態と異なる点についてのみ説明する。
【００９９】
＜消去シーケンスについて＞  
まず、本実施形態に係る消去シーケンスは、第２の実施形態で説明した図１７と同様であり、ステップＳ１０、Ｓ１１、Ｓ２１も同様であるので、これらの説明は省略する。以下では、ステップＳ２０のソフトプログラムについてのみ説明する。
【０１００】
本実施形態に係るソフトプログラムでは、複数本のワード線ＷＬにつき、一括してプログラムが行われる。この際、同時に選択されるワード線ＷＬの数Ｍは、同一のメモリセルユニット１０に含まれるワード線ＷＬの本数をＮ（第１乃至第３の実施形態ではＮ＝３２）とすると、１＜Ｍ＜Ｎである。つまり、全ワード線本数よりも小さく、且つ２本以上である。そして同時に選択されるワード線ＷＬは、互いに隣接するワード線ＷＬである。図２１は、ソフトプログラム時におけるメモリセルユニット１０の回路図であり、一例として２本のワード線が同時に選択される場合（Ｍ＝２）であって、且つワード線ＷＬ０、ＷＬ１が選択された場合について示している。
【０１０１】
図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、選択ワード線ＷＬ０、ＷＬ１に電圧ＶＳＰＧＭを印加する。また非選択ワード線ＷＬ２〜ＷＬ３１に電圧ＶＰＡＳＳを印加する。これにより、メモリセルトランジスタＭＴ０、ＭＴ１に対して、一括してプログラムが行われる。Ｍ＝２、Ｎ＝３２の場合には、図２１に示す動作を１６回、繰り返すことにより、全ワード線ＷＬ０〜ＷＬ３２についてプログラムを行う。すなわち、まずワード線ＷＬ０、ＷＬ１についてプログラムを行い、次にワード線ＷＬ２、ＷＬ３についてプログラムを行い、次にワード線ＷＬ４、ＷＬ５についてプログラムを行い、以下、ワード線ＷＬ３０、ＷＬ３１まで順次プログラムを行う。
【０１０２】
＜効果＞  
以上のように、この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１、第２の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果が得られる。
【０１０３】
（５）ソフトプログラムを高速化しつつ、消去状態の閾値分布幅を狭めることが出来る（その１）。  
本実施形態に係る構成であると、消去動作後のソフトプログラム時において、Ｍ本（１＜Ｍ＜Ｎ）のワード線につき、一括してプログラムを行っている。そして、Ｍ本単位で順次プログラムを行う。従って、ワード線１本ずつ行う場合に比べて、ソフトプログラムを高速化出来る。また、全てのワード線につき一括してソフトプログラムを行う場合に比べて、閾値分布を高精度に設定出来る。つまり、閾値分布幅を狭くすることが出来る。従って、ソフトプログラムの高速化と、閾値分布の高精度化とを両立出来る。
【０１０４】
当然ながら、一括してソフトプログラムを行うワード線の本数Ｍを大きくするほど、より高速化が可能であり、小さくするほど高精度化が可能である。従って、ワード線の本数Ｍは、製品に求められる性能に応じて、適宜選択することが出来る。
【０１０５】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２または第３の実施形態において、ソフトプログラムを２段階で行うものである。以下では、第２、第３の実施形態と異なる点についてのみ説明する。
【０１０６】
＜消去シーケンスについて＞  
図２２は、本実施形態に係る消去シーケンスを示すフローチャートである。本シーケンスも、制御回路７の制御によって実行される。図示するように、まず第１の実施形態と同様にステップＳ１０、Ｓ１１の処理が行われる。
【０１０７】
ステップＳ１１の後、制御回路７は第１ソフトプログラムを実行する（ステップＳ３０）。第１ソフトプログラムは、上記第３の実施形態で説明したステップ２０のソフトプログラムと同様、複数本（Ｍ本）のワード線につき、一括してプログラムを行う。但し、この際に一括して選択されるワード線の本数Ｍは、全ワード線の本数Ｎに等しくても良い。すなわち、Ｍ＝Ｎの場合には、第２の実施形態で説明した図１９の場合と同様となる。たほう、Ｍ＜Ｎの場合には、第３の実施形態と同様となる。
【０１０８】
ステップＳ３０の後、第１ソフトプログラムベリファイが行われる（ステップＳ３１）。第１ソフトプログラムベリファイは、第１ソフトプログラム後のメモリセルトランジスタＭＴの閾値電圧が、所定の電圧の範囲内に収まっているか否かを判定する処理である。第１ソフトプログラムベリファイの詳細は、第１の実施形態で説明した消去ベリファイと同じであり、Negative sense方式を用いた電流センス方式に対して、必要とされるベリファイレベルＶrfyを適用したものである。
【０１０９】
そして、第１ソフトプログラムベリファイにおいて全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあると判定されなければ（ステップＳ３２、ＮＯ）、ステップＳ３０を繰り返す。他方、全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあれば（ステップＳ３２、ＹＥＳ）、次に第２ソフトプログラムが行われる（ステップＳ３３）。
【０１１０】
第２ソフトプログラムの基本的な動作は第１ソフトプログラムと同じであるが、一括して選択されるワード線の本数Ｌは、第１ソフトプログラムで一括して選択される本数Ｍよりも少ない。つまり、Ｌ＜Ｍ≦Ｎである。そして、Ｌ＝１であれば、第２の実施形態で説明した図２０の場合と同様であり、Ｌ＞２であれば、第３の実施形態と同様となる。
【０１１１】
ステップＳ３３の後、制御回路７は第２ソフトプログラムベリファイを実行する（ステップＳ３４）。第２ソフトプログラムベリファイは、第２ソフトプログラム後のメモリセルトランジスタＭＴの閾値電圧が、所定の電圧の範囲内に収まっているか否かを判定する処理である。第２ソフトプログラムベリファイの詳細は、第１の実施形態で説明した消去ベリファイと同じであり、Negative sense方式を用いた電流センス方式に対して、必要とされるベリファイレベルＶrfyを適用したものである。
【０１１２】
そして、第２ソフトプログラムベリファイにおいて全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあると判定されなければ（ステップＳ３５、ＮＯ）、ステップＳ３３を繰り返す。他方、全てのメモリセルトランジスタＭＴの閾値電圧が所定の電圧の範囲内にあれば（ステップＳ３５、ＹＥＳ）、消去シーケンスは終了する。
【０１１３】
＜閾値分布の変化について＞  
次に、上記消去シーケンスによるメモリセルトランジスタＭＴの閾値分布の変化について、図２３を用いて説明する。図２３は、ステップＳ３０、Ｓ３１における第１ソフトプログラム及び第１ソフトプログラムベリファイによる閾値分布の変化と、ステップＳ３３、Ｓ３４における第２ソフトプログラム及び第２ソフトプログラムベリファイによる閾値分布の変化を示すグラフである。なお、図中の斜線を付した領域が、各動作後における閾値分布を示している。
【０１１４】
図示するように、まず第１ソフトプログラムと第１ソフトプログラムベリファイにより、消去直後の閾値分布は全体として正方向へシフトする。特に、閾値分布の下限が高電圧側へシフトし、閾値分布幅は消去直後に比べて狭められている。その後、第２ソフトプログラムと第２ソフトプログラムベリファイとが行われると、閾値分布は全体として更に正方向へシフトする。以上の結果、消去状態のメモリセルトランジスタＭＴの閾値電圧の分布幅が、消去直後に比べて大幅に狭められる。
【０１１５】
＜効果＞  
以上のように、この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリであると、第１乃至第３の実施形態で説明した（１）乃至（５）の効果に加えて、下記（６）の効果が得られる。
【０１１６】
（６）ソフトプログラムを高速化しつつ、消去状態の閾値分布幅を狭めることが出来る（その２）。  
本実施形態に係る構成であると、消去動作後のソフトプログラムを２段階に分けて実行している。すなわち、初めにワード線Ｍ本毎（Ｌ＜Ｍ≦Ｎ）に一括してプログラムを順次行い、次にワード線Ｎ本毎につきプログラムを行っている。
【０１１７】
つまり、初めに多数のワード線ＷＬにつき一括してプログラムを行うことで、ソフトプログラムの高速化を図ることが出来る。更に、次のソフトプログラムベリファイでは少数のワード線ＷＬにつき一括してプログラムを行うことで、閾値分布を高精度に設定出来る。つまり、消去状態の閾値分布幅を狭くすることが出来る。従って、ソフトプログラムの更なる高速化と、閾値分布の更なる高精度化とを両立出来る。
【０１１８】
なお、第４の実施形態と同様、ワード線ＷＬの本数Ｍ、Ｌを大きくするほど、より高速化が可能であり、本数Ｌを小さくするほど高精度化が可能である。また、ワード線ＷＬの本数Ｗ、Ｌの組み合わせとしては、次の場合が考えられる。すなわち、
・Ｍ＝Ｎ（全ワード線一括プログラム）、Ｌ＝１（１本毎のプログラム）  
・Ｍ＝Ｎ（全ワード線一括プログラム）、Ｌ＝複数（複数本一括プログラム）  
・Ｍ＝複数（Ｍ＜Ｎ、複数本一括プログラム）、Ｌ＝１（１本毎のプログラム）  
・Ｍ＝複数（Ｍ＜Ｎ、複数本一括プログラム）、Ｌ＝複数（複数本一括プログラム）  
但し、前述の通りＭ＞Ｌである。
【０１１９】
［第５の実施形態］  
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態においてセンスアンプ４を、電圧をセンスするビット線シールド方式とし、且つNegative sense方式を適用したものである。従って本実施形態は、上記第１乃至第４の実施形態とセンスアンプ４の構成及び動作が異なるのみであるので、以下では異なる点についてのみ説明する。
【０１２０】
＜センスアンプについて＞  
以下では、図２４を用いて本実施形態に係るセンスアンプ４について説明する。図２４は、本実施形態に係るセンスアンプ４とメモリセルアレイ２の回路図である。
【０１２１】
図示するように、センスアンプ４は大まかには、図４で説明したＭＯＳトランジスタ５４、５５と、更にインバータ６０を備えている。そしてインバータ６０は、ＭＯＳトランジスタ５４とＭＯＳトランジスタ５５との接続ノードにおける電位を反転・増幅し、読み出しデータとして出力する。すなわちセンスアンプ４は、データを読み出すことによってビット線ＢＬに現れた電圧をセンスする。つまり、データを読み出した結果、ビット線ＢＬの電位がインバータ６０の反転閾値よりも低くなれば、インバータ６０は“Ｈ”レベル（“１”データ）を出力し、反転閾値よりも高くなれば“Ｌ”レベル（“０”データ）を出力する。
【０１２２】
次に、上記センスアンプ４を用いたデータの読み出し動作について、引き続き図２４を用いて説明する。電圧をセンスするビット線シールド方式であると、センス中にビット線ＢＬの電位が変動することは好ましくない。従って、隣接する２本のビット線は、いずれか１本のみが、図示せぬカラムセレクタによってセンスアンプ４に接続される。以後、センスアンプ４に接続されるビット線を選択ビット線と呼び、接続されないビット線を非選択ビット線と呼ぶ。
【０１２３】
図２４では、一例としてメモリセルアレイ２がビット線ＢＬを４本含み、そのうちの偶数ビット線ＢＬ０、ＢＬ２が選択され、奇数ビット線ＢＬ１、ＢＬ３が非選択とされた場合を示している。図示するように、選択ビット線ＢＬ０、ＢＬ２は、センスアンプ４のＭＯＳトランジスタ５５に接続される。他方、非選択ビット線ＢＬ１、ＢＬ３は、図示せぬカラムセレクタ、またはセンスアンプ４によって一定電位に固定される。
【０１２４】
そして、ソース線ドライバ５及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域３２に電圧ＶＲＥＦ_ＳＲＣを印加する。非選択ビット線ＢＬ１、ＢＬ３の固定電位も、同様にＶＲＥＦ＿ＳＲＣである。またセンスアンプ４のＭＯＳトランジスタ５４は、選択ビット線ＢＬ０、ＢＬ２を（ＶＰＲＥ＋ＶＲＥＦ＿ＳＲＣ）のレベルにプリチャージする。その後、ロウデコーダ３によってセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬの選択動作が行われ、選択ビット線ＢＬ０、ＢＬ２にデータが読み出される。
【０１２５】
上記読み出し動作時におけるビット線ＢＬ、信号ＢＬＣＬＡＭＰ、ソース線ＳＬ、ｐ型ウェル領域３２、及びワード線ＷＬの電圧について、図２５を用いて説明する。図２５は、読み出し時における、各種信号の電圧変化を示すタイミングチャートである。
【０１２６】
図示するように、時刻ｔ０において読み出し動作が開始される。時刻ｔ０において、データの読み出し動作時には、ロウデコーダ３は選択ワード線ＷＬに電圧ＶＣＧＲを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲは、図７で説明したいずれかの値である。他方、消去ベリファイ時及びソフトプログラムベリファイ時には、ロウデコーダ３は全ワード線ＷＬに対し、ベリファイレベルＶrfyに応じた値を印加する（図２５では０Ｖの場合を示す）。
【０１２７】
また図示せぬビット線ドライバは、信号ＢＬＣＬＡＭＰとして電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＴＮ）を発生する。その結果、ＭＯＳトランジスタ５５がオン状態となる。従って、選択ビット線ＢＬ０、ＢＬ２と、ＭＯＳトランジスタ５４とが電気的に接続される。そしてセンスアンプ４は、選択ビット線ＢＬの電位をＶＲＥＦ＿ＳＲＣとする。また非選択ビット線ＢＬ１、ＢＬ３の電位もＶＲＥＦ＿ＳＲＣに固定される。更にソース線ドライバ５及びウェルドライバ６はそれぞれ、ソース線ＳＬ及びウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加する。
【０１２８】
次に時刻ｔ１において、センスアンプ４によりプリチャージが行われる。そのために、信号ＢＬＣＬＡＭＰの電位は（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ＋ＶＴＮ）とされる。その結果、選択ビット線ＢＬ０、ＢＬ２の電位は、電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）とされる。他方、非選択ビット線ＢＬ１、ＢＬ３の電位はＶＲＥＦ＿ＳＲＣで一定である。
【０１２９】
その後、ロウデコーダ３は図５に示すような電圧を、セレクトゲート線ＳＧＤ、ＳＧＳに印加する。すると、メモリセルトランジスタＭＴがオン状態となれば、選択ビット線からソース線にセル電流Ｉcellが流れて、選択ビット線の電位は約ＶＲＥＦ＿ＳＲＣとなる。他方、オフ状態であれば、セル電流Ｉcellは流れず、選択ビット線の電位は（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）を維持する。この電位変化をインバータ６０が反転・増幅して、読み出しデータとして出力する（時刻ｔ３）。
【０１３０】
＜効果＞  
以上のように、上記第１乃至第４の実施形態で説明したNegative sense方式は、ビット線シールド方式のセンスアンプにも適用出来る。そして、Negative sense方式を用いることで、読み出しレベルが負であるデータを、ビット線シールド方式のセンスアンプでも読み出すことが可能となる。従って、Negative sense方式を採用したビット線シールド方式のセンスアンプを第１乃至第４の実施形態のＮＡＮＤ型フラッシュメモリに使用することで、上記（２）乃至（６）の効果が得られる。
【０１３１】
［第６の実施形態］  
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４の実施形態における第１ソフトプログラムベリファイ及び第２ソフトプログラムベリファイの詳細に関するものである。以下では、上記第４の実施形態と異なる点についてのみ説明する。
【０１３２】
＜消去シーケンスについて＞  
図２６は、本実施形態に係る消去シーケンスを示すフローチャートであり、図２７は閾値分布を示すグラフを消去シーケンスに沿って図示したものである。
【０１３３】
図２６に示すように、まずステップＳ１０、Ｓ１１の処理が行われ、データが消去される。この時点におけるメモリセルトランジスタＭＴの閾値分布は、図２７における「ステップＳ１０」と記載したグラフである。
【０１３４】
次に、第４の実施形態で説明したステップＳ３０の第１ソフトプログラムが行われる。すなわち、Ｍ本のワード線毎に一括してソフトプログラムが実行される。その後、第４の実施形態で説明したステップＳ３１に相当する第１ソフトプログラムベリファイが実行される。すなわち、まずベリファイレベルをＶrfy１（＜０Ｖ）としてデータが読み出され、センスされる（ステップＳ４０）。この読み出しは、上記説明したNegative sense方式により行われる。従って、ロウデコーダ３は選択ワード線ＷＬに対してＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖrfy１｜）を印加する。センスアンプ４は電流センス方式でもビット線シールド方式でもどちらでも良い。そしてベリファイ回路９は、ステップＳ４０の読み出し時における、オフ状態のメモリセルトランジスタＭＴの数ｎ１をカウントする（ステップＳ４１）。そして、オフ状態のメモリセルトランジスタＭＴの数ｎ１が規定値に達するまで、ステップＳ３０、Ｓ４０、Ｓ４１を繰り返す。
【０１３５】
この時点における閾値分布は、図２７において「ステップＳ３０、Ｓ４０、Ｓ４１」と記載したグラフである。図示するように、第１ソフトプログラムが行われたことにより閾値分布は、消去直後に比べて正電圧側へシフトすると共に、分布幅も狭くされる。
【０１３６】
例えば、ベリファイレベルがＶrfy１＝−１．２Ｖであったとすると、図中の斜線で示した領域に閾値を有するメモリセルトランジスタＭＴの数ｎ１が規定値に達した時点で、第１ソフトプログラム及び第１ソフトプログラムベリファイが終了する（ステップＳ４２、ＹＥＳ）。つまりステップＳ４２における規定値は、第１ソフトプログラムにおいてベリファイレベルＶrfy１を超えることの許されるメモリセルトランジスタ数の上限値であり、ベリファイレベルＶrfy１は、第１ソフトプログラムによって設定すべき閾値電圧のおおよその上限値である。
【０１３７】
次に、第４の実施形態で説明したステップＳ３３の第２ソフトプログラムが行われる。すなわち、Ｌ本のワード線毎に一括してソフトプログラムが実行される。その後、第４の実施形態で説明したステップＳ３４に相当する第２ソフトプログラムベリファイが実行される。すなわち、ベリファイレベルをＶrfy２（＜０Ｖ、｜Ｖrfy２｜＜｜Ｖrfy１｜）としてデータが読み出され、センスされる（ステップＳ４３）。この読み出しもNegative sense方式により行われる。従って、ロウデコーダ３は選択ワード線ＷＬに対してＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖrfy２｜）を印加する。そしてベリファイ回路９は、ステップＳ４０の読み出し時における、オフ状態のメモリセルトランジスタＭＴの数ｎ２をカウントする（ステップＳ４４）。そして、オフ状態のメモリセルトランジスタＭＴの数ｎ２が規定値に達するまで、ステップＳ３３、Ｓ４３、Ｓ４４を繰り返す。
【０１３８】
この時点における閾値分布は、図２７において「ステップＳ３３、Ｓ４３、Ｓ４４」と記載したグラフである。図示するように、第２ソフトプログラムが行われたことにより閾値分布は、第１ソフトプログラムベリファイ直後に比べて更に正電圧側へシフトされると共に、分布幅も更に狭くされる。
【０１３９】
例えば、ベリファイレベルがＶrfy２＝−１．０Ｖであったとすると、図中の斜線で示した領域に閾値を有するメモリセルトランジスタＭＴの数ｎ２が規定値に達した時点で、第２ソフトプログラム及び第２ソフトプログラムベリファイが終了する（ステップＳ４５、ＹＥＳ）。つまりステップＳ４５における規定値は、第２ソフトプログラムにおいてベリファイレベルＶrfy２を超えることの許されるメモリセルトランジスタ数の上限値であり、ベリファイレベルＶrfy２は、第２ソフトプログラムによって設定すべき閾値電圧のおおよその上限値である。
【０１４０】
そして最後に、最終ベリファイが行われる（ステップＳ４６）。最終ベリファイは、ステップＳ４５までの処理によって設定された閾値分布の上限が、規定値（Ｖrfy２）未満に収まっているか否かを判定する処理である。この様子を示すのが、図２７において「ステップＳ４６」と記載したグラフである。
【０１４１】
すなわち、ベリファイレベルをＶrfy３（＜０Ｖ、｜Ｖrfy３｜＜｜Ｖrfy２｜）としてデータが読み出され、センスされる。この読み出しもNegative sense方式により行われる。従って、ロウデコーダ３は選択ワード線ＷＬに対してＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖrfy３｜）を印加する。そして、全てのメモリセルトランジスタＭＴがオン状態となれば、消去シーケンスは終了する。
【０１４２】
上記第４の実施形態のようにソフトプログラムを２段階に分けて行う場合には、本実施形態で説明したように各段階におけるベリファイレベルを変化させても良い。
【０１４３】
［第７の実施形態］  
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６の実施形態におけるベリファイレベルＶrfy１、Ｖrfy２を、閾値分布の上限を規定するものでは無く下限を規定するものとして用いるものである。以下では、上記第６の実施形態と異なる点についてのみ説明する。
【０１４４】
＜消去シーケンスについて＞  
図２８は、本実施形態に係る消去シーケンスを示すフローチャートであり、図２９は閾値分布を示すグラフを消去シーケンスに沿って図示したものである。
【０１４５】
まず上記第６の実施形態と同様にステップＳ１０、Ｓ１１、Ｓ３０の処理を行った後、第１ソフトプログラムベリファイが実行される。すなわち、まずベリファイレベルをＶrfy１（＜０Ｖ）としてデータが読み出され、センスされる（ステップＳ４０）。但し第６の実施形態と異なり、本実施形態におけるベリファイレベルＶrfy１は、図２９に示すように第１ソフトプログラムによって設定すべき閾値電圧のおおよその下限値であり、例えばＶrfy＝−１．６Ｖである。そしてベリファイ回路９は、ステップＳ４０の読み出し時における、オン状態のメモリセルトランジスタＭＴの数ｎ１をカウントする（ステップＳ５０）。そして、オン状態のメモリセルトランジスタＭＴの数ｎ１が規定値に達するまで、ステップＳ３０、Ｓ４０、Ｓ５０を繰り返す。つまりステップＳ５０における規定値は、第１ソフトプログラムにおいてベリファイレベルＶrfy１以下のメモリセルトランジスタ数の下限値である。
【０１４６】
次に、第２ソフトプログラムを実行した後、第２ソフトプログラムベリファイが実行される。すなわち、まずベリファイレベルをＶrfy２（＜０Ｖ）としてデータが読み出され、センスされる（ステップＳ４３）。但し第６の実施形態と異なり、本実施形態におけるベリファイレベルＶrfy２は、図２９に示すように第２ソフトプログラムによって設定すべき閾値電圧のおおよその下限値であり、例えばＶrfy＝−１．４Ｖである。そしてベリファイ回路９は、ステップＳ４３の読み出し時における、オン状態のメモリセルトランジスタＭＴの数ｎ２をカウントする（ステップＳ５２）。そして、オン状態のメモリセルトランジスタＭＴの数ｎ２が規定値に達するまで、ステップＳ３３、Ｓ４３、Ｓ５２を繰り返す。つまりステップＳ５３における規定値は、第２ソフトプログラムにおいてベリファイレベルＶrfy２以下のメモリセルトランジスタ数の下限値である。
【０１４７】
その後、ステップＳ４６の最終ベリファイを行って消去シーケンスは終了する。
【０１４８】
以上のように、第１、第２ソフトプログラムベリファイにおけるベリファイレベルＶrfy１、Ｖrfy２は、閾値分布の下限を規定するものであっても良い。
【０１４９】
上記のように、この発明の第１乃至第７の実施形態に係る半導体記憶装置であると、データの読み出し時において、ソース線ＳＬ及びｐ型ウェル領域３２に電圧ＶＲＥＦ＿ＳＲＣを印加し、選択ワード線ＷＬにＶＣＧＲ＝（ＶＲＥＦ＿ＳＲＣ−読み出しレベル）を印加することによって、メモリセルトランジスタＭＴのゲート・ソース間に読み出しレベルに相当する電圧を印加している。そして、ＮＡＮＤ型フラッシュメモリにおいて行われる全てのデータの読み出しを、本手法に統一している。その結果、メモリセルトランジスタの閾値分布の間隔を狭めることが出来る。更に、電流センス方式のセンスアンプを用いることで、全てのビット線から一括してデータを読み出すことが出来る。従って、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。
【０１５０】
更に、データ消去後に行うソフトプログラムを、複数本（但し、全ワード線本数より少ない本数）のワード線ＷＬに対して一括して行っている。従って、消去シーケンスに要する時間を増加させることなく、消去状態のメモリセルトランジスタの閾値分布幅を狭めることが出来る。
【０１５１】
なお、上記第３、第４の実施形態は、データの読み出しをNegative sense方式により行う場合を例に挙げて説明した。しかし、これらの実施形態では、Negative sense方式を用いない従来の読み出し方法を用いても良い。この場合には、（１）、（２）の効果は得られないが、（３）〜（６）の効果を得ることは出来る。
【０１５２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１５３】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るメモリセルアレイの断面図。
【図３】この発明の第１の実施形態に係るメモリセルの閾値分布を示すグラフ。
【図４】この発明の第１の実施形態に係るセンスアンプの回路図。
【図５】この発明の第１の実施形態に係るメモリセルユニットの回路図。
【図６】この発明の第１の実施形態に係るメモリセルユニットの一部領域の断面図。
【図７】この発明の第１の実施形態に係るフラッシュメモリにおける、読み出しレベルと電圧ＶＣＧＲとの関係を示すグラフ。
【図８】この発明の第１の実施形態に係るセンスアンプの回路図。
【図９】この発明の第１の実施形態に係るセンスアンプの回路図。
【図１０】この発明の第１の実施形態に係るセンスアンプの回路図。
【図１１】この発明の第１の実施形態に係るセンスアンプの回路図。
【図１２】この発明の第１の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。
【図１３】この発明の第１の実施形態に係るフラッシュメモリにおける、消去シーケンスを示すフローチャート。
【図１４】この発明の第１の実施形態に係るメモリセルユニットの回路図。
【図１５】この発明の第１の実施形態に係るメモリセルの閾値分布を示すグラフであり、消去時における閾値の変化を示す図。
【図１６】この発明の第１の実施形態に係るフラッシュメモリにおける、消去ベリファイ時の各種電圧のタイミングチャート。
【図１７】この発明の第２の実施形態に係るフラッシュメモリにおける、消去シーケンスを示すフローチャート。
【図１８】この発明の第２の実施形態に係るメモリセルの閾値分布を示すグラフであり、ソフトプログラムにおける閾値の変化を示す図。
【図１９】この発明の第２の実施形態に係るメモリセルユニットの回路図。
【図２０】この発明の第２の実施形態に係るメモリセルユニットの回路図。
【図２１】この発明の第３の実施形態に係るメモリセルユニットの回路図。
【図２２】この発明の第４の実施形態に係るフラッシュメモリにおける、消去シーケンスを示すフローチャート。
【図２３】この発明の第４の実施形態に係るメモリセルの閾値分布を示すグラフ。
【図２４】この発明の第５の実施形態に係るセンスアンプ及びメモリセルアレイの回路図。
【図２５】この発明の第５の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。
【図２６】この発明の第６の実施形態に係るフラッシュメモリにおける、消去シーケンスを示すフローチャート。
【図２７】この発明の第６の実施形態に係るメモリセルの閾値分布を示すグラフ。
【図２８】この発明の第７の実施形態に係るフラッシュメモリにおける、消去シーケンスを示すフローチャート。
【図２９】この発明の第７の実施形態に係るメモリセルの閾値分布を示すグラフ。
【符号の説明】
【０１５４】
１…フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…ソース線ドライバ、６…ウェルドライバ、７…制御回路、８…電圧発生回路、９…ベリファイ回路、１０…メモリセルユニット、３０…半導体基板、３１、３２…ウェル領域、３３…ゲート絶縁膜、３４、３６…多結晶シリコン層、３５…ゲート間絶縁膜、３７…不純物拡散層、３８、４１…層間絶縁膜、３９、４０、４２…金属配線層、４３…チャネル、５０〜５３…スイッチ素子、５４〜５７…ＭＯＳトランジスタ、５８…キャパシタ素子、５９…ラッチ回路、６０…インバータ
【図１】
2009230818.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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