(57)【要約】【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターンが配置されたレイアウト領域ＲＬを、複数の分割領域ＲＤに分割することと、（Ｂ）複数の分割領域ＲＤの各々に関して、各分割領域ＲＤに包含されるダミーパターン配置領域ＲＰを決定することと、（Ｃ）各分割領域ＲＤのダミーパターン配置領域ＲＰに、ダミーパターンを追加することと、（Ｄ）ダミーパターンが追加された複数の分割領域ＲＤ同士を結合することと、を有する。ダミーパターン配置領域ＲＰは、各分割領域ＲＤと隣接する分割領域との間の境界のうち少なくとも１つから離れている。【選択図】図４
2009049341.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法であって、
（Ａ）配線パターンが配置されたレイアウト領域を、複数の分割領域に分割することと、
（Ｂ）前記複数の分割領域の各々に関して、前記各分割領域に包含されるダミーパターン配置領域を決定することと、
（Ｃ）前記各分割領域の前記ダミーパターン配置領域に、ダミーパターンを追加することと、
（Ｄ）前記ダミーパターンが追加された前記複数の分割領域同士を結合することと
を有し、
前記ダミーパターン配置領域は、前記各分割領域と隣接する分割領域との間の境界のうち少なくとも１つから離れている
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記配線パターン及び前記ダミーパターンは、第１方向に沿って配置され、
前記境界は、前記第１方向と交差する第１境界を含み、
前記ダミーパターン配置領域は、前記第１境界から所定の距離だけ離れている
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法であって、
前記所定の距離は、デザインルールで規定される最小の配線間隔である
半導体集積回路の設計方法。
【請求項４】
請求項２又は３に記載の半導体集積回路の設計方法であって、
前記境界は、前記第１方向と平行な第２境界を含み、
前記ダミーパターン配置領域は、前記第２境界から離れていない
半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法であって、
前記ダミーパターンは、前記第１方向に沿った配線トラック上に配置され、
前記（Ｂ）プロセスは、
（Ｂ１）前記第２境界が前記配線トラックと重なる場合、前記第２境界を前記配線トラックと重ならない位置に平行移動させることと、
（Ｂ２）前記ダミーパターン配置領域を決定することと
を含む
半導体集積回路の設計方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路の設計方法であって、
前記ダミーパターンは、電源線あるいはグランド線のいずれかに接続される
半導体集積回路の設計方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路の設計方法であって、
前記（Ｃ）プロセスにおいて、前記各分割領域におけるパターン密度が所定の基準を満たすように、前記ダミーパターンは配置される
半導体集積回路の設計方法。
【請求項８】
請求項７に記載の半導体集積回路の設計方法であって、
更に、
（Ｅ）前記（Ｄ）プロセスの後、前記境界近傍におけるパターン密度が所定の基準を満たしているか否かチェックすること
を有する
半導体集積回路の設計方法。
【請求項９】
請求項８に記載の半導体集積回路の設計方法であって、
更に、
（Ｆ）前記（Ｅ）プロセスにおいて、前記境界のうちある境界近傍におけるパターン密度が前記所定の基準を満たしていない場合、前記ある境界を含む境界周辺領域を前記レイアウト領域から抽出することと、
（Ｇ）前記境界周辺領域における前記パターン密度が前記所定の基準を満たすように、前記境界周辺領域にダミーパターンを再度配置することと
を有する
半導体集積回路の設計方法。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体集積回路の設計方法であって、
前記（Ｃ）プロセスは、前記複数の分割領域に対して並列的に実行される
半導体集積回路の設計方法。
【請求項１１】
半導体集積回路の設計システムであって、
配線パターンを示すレイアウトデータが格納された記憶装置と、
第１計算機と、
複数の第２計算機と
を具備し、
前記第１計算機は、前記レイアウトデータを前記記憶装置から読み込み、前記配線パターンが配置されたレイアウト領域を複数の分割領域に分割し、
前記第１計算機は、前記複数の分割領域の各々に関して、前記各分割領域に包含されるダミーパターン配置領域を決定し、ここで、前記ダミーパターン配置領域は、前記各分割領域と隣接する分割領域との間の境界のうち少なくとも１つから離れており、
前記第１計算機は、前記複数の分割領域のそれぞれに関して複数の分割領域データを作成し、ここで、前記複数の分割領域データの各々は、前記各分割領域のレイアウトと前記ダミーパターン配置領域を示し、
前記複数の第２計算機のそれぞれは、前記複数の分割領域データを受け取り、前記複数の分割領域のそれぞれに関して、前記ダミーパターン配置領域にダミーパターンを追加する処理を並列的に実行し、
前記第１計算機は、前記ダミーパターンが追加された前記複数の分割領域データを受け取り、前記複数の分割領域同士を結合する
半導体集積回路の設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関する。特に、本発明は、ダミーパターンを備える半導体集積回路の設計技術に関する。
【背景技術】
【０００２】
半導体集積回路においては、設計上、配線パターンが密な領域と疎な領域が存在し得る。つまり、配線パターンの密度（以下、「パターン密度」と参照される）が高い領域と低い領域が存在し得る。そのようなパターン密度の不均一は、設計回路の製造工程において様々な問題を引き起こす可能性がある。
【０００３】
例えばＣＭＰ（Chemical Mechanical Polishing）工程において、パターン密度が高い領域と低い領域とで、研磨特性に差がでてしまう。その結果、配線（例：Ｃｕ配線）の表面が皿状にくぼむ「ディッシング（Dishing）」と呼ばれる現象が発生する。ディッシングは、配線の平坦性の低下および膜厚の減少を意味し、配線抵抗のバラツキおよび増加を引き起こす。
【０００４】
このような製造工程で発生する不具合を抑制するためには、回路の設計段階で、パターン密度をできるだけ均一化しておくことが重要である。そのため、回路の配線パターン（信号配線、電源線、グランド線等）に加えて、「ダミーパターン」を設計レイアウトに追加することが一般的に行われている（特許文献１、特許文献２参照）。ダミーパターンは、設計回路の機能には不必要な配線パターンであり、ダミー配線あるいはダミーメタルとも呼ばれている。ダミーパターンを追加することにより、パターン密度をより均一化することができ、ディッシング等の発生を抑制することが可能となる。
【０００５】
特許文献１には、配線パターンの局所的な均一性を向上させるための技術が記載されている。そのために、レイアウト領域が複数の分割領域に分割され、各分割領域の設計パターン間にダミーパターンが挿入される。
【０００６】
特許文献２には、均一性の高い被覆率を有するダミーパターン形成方法が記載されている。当該方法によれば、ダミーパターン形成領域が複数のダミーパターン形成ユニット領域に分割される。続いて、ダミーパターン形成ユニット領域よりも大きな面積を有する複数の検査範囲が設定される。複数の検査範囲のそれぞれは、一部が互いにオーバーラップしている。続いて、検査範囲内のダミーパターン形成ユニット領域内に形成されるダミーパターンの仮被覆率が算出される。算出された仮被覆率を平均化することにより、最終的な被覆率が決定される。最終的な被覆率に相当する面積を有するダミーパターンが、ダミーパターン形成ユニット領域内に形成される。
【０００７】
【特許文献１】特開２００４−３９９５１号公報
【特許文献２】特開２００６−６００５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の通り、半導体集積回路の歩留まりを向上させるためには、設計段階でダミーパターンを予め配置しておくことが重要である。しかしながら、ダミーパターンの配置処理にかかる時間は、設計回路が大規模になるにつれて増大し、そのことは設計ＴＡＴ（Turn Around Time）の増大を招く。そこで、レイアウト領域を複数の分割領域に分割することが考えられる。複数の分割領域に対してダミーパターン配置処理を“並列的”に実行することにより、設計ＴＡＴを短縮することができると考えられる。
【０００９】
ここで、本願発明者は、次の点に着目した。すなわち、レイアウト領域が不用意に分割され、ダミーパターン配置処理が複数の分割領域に対して別々に行われた場合、次のような問題が発生する可能性がある。
【００１０】
例えば、ある分割領域内に配置されたダミーパターンが、隣接する分割領域内の配線パターンに接近しすぎる可能性がある。つまり、互いに隣接する分割領域内のパターン間で、デザインルールエラー（スペーシングエラー）が発生する可能性がある。これは、ダミーパターン配置処理がそれぞれの分割領域に対して個別に行われるからである。
【００１１】
また、ダミーパターンの電気特性を安定化し、ノイズを低減するためには、配置されるダミーパターンが電源線あるいはグランド線に接続されることが望ましい。ここで、ある分割領域内に第１ダミーパターンが配置され、隣接する分割領域内に第２ダミーパターンが配置され、第１ダミーパターン及び第２ダミーパターンのそれぞれが電源線及びグランド線に接続された場合を考える。このとき、分割領域間の境界において、第１ダミーパターンと第２ダミーパターンが接触する、あるいは重なり合うことが考えられる。その場合、第１ダミーパターンと第２ダミーパターンとの間でショートが発生してしまう。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）配線パターン（１）が配置されたレイアウト領域（ＲＬ）を、複数の分割領域（ＲＤ）に分割することと、（Ｂ）複数の分割領域（ＲＤ）の各々に関して、各分割領域（ＲＤ）に包含されるダミーパターン配置領域（ＲＰ）を決定することと、（Ｃ）各分割領域（ＲＤ）のダミーパターン配置領域（ＲＰ）に、ダミーパターン（１１）を追加することと、（Ｄ）ダミーパターン（１１）が追加された複数の分割領域（ＲＤ）同士を結合することと、を有する。ダミーパターン配置領域（ＲＰ）は、各分割領域（ＲＤ）と隣接する分割領域（ＲＤ）との間の境界（Ｄ１〜Ｄ４）のうち少なくとも１つから離れている。
【００１４】
このように、レイアウト領域（ＲＬ）は、複数の分割領域（ＲＤ）に分割される。従って、ダミーパターン配置処理を“並列的”に実行することができる。また、ダミーパターン（１１）が配置されるダミーパターン配置領域（ＲＰ）は、隣接する分割領域（ＲＤ）間の境界（Ｄ１〜Ｄ４）のうち少なくとも１つから離れている。従って、その少なくとも１つの境界周辺において、デザインルールエラーやショートの発生が防止される。すなわち、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。
【００１５】
本発明の第２の観点において、半導体集積回路の設計システム（１００）が提供される。その設計システム（１００）は、配線パターン（１）を示すレイアウトデータ（ＬＡＹ）が格納された記憶装置（１１０，１２１）と、第１計算機（１２０）と、複数の第２計算機（１３０）とを備える。第１計算機（１２０）は、レイアウトデータ（ＬＡＹ）を記憶装置（１１０，１２１）から読み込み、配線パターン（１）が配置されたレイアウト領域（ＲＬ）を複数の分割領域（ＲＤ）に分割する。更に、第１計算機（１２０）は、複数の分割領域（ＲＤ）の各々に関して、各分割領域（ＲＤ）に包含されるダミーパターン配置領域（ＲＰ）を決定する。ここで、ダミーパターン配置領域（ＲＰ）は、各分割領域（ＲＤ）と隣接する分割領域（ＲＤ）との間の境界（Ｄ１〜Ｄ４）のうち少なくとも１つから離れている。
【００１６】
更に、第１計算機（１２０）は、複数の分割領域（ＲＤ）のそれぞれに関して複数の分割領域データ（ＤＩＶ）を作成する。ここで、複数の分割領域データ（ＤＩＶ）の各々は、各分割領域（ＲＤ）のレイアウトとダミーパターン配置領域（ＲＰ）を示す。複数の第２計算機（１３０）のそれぞれは、複数の分割領域データ（ＤＩＶ）を受け取る。そして、複数の第２計算機（１３０）は、複数の分割領域（ＲＤ）のそれぞれに関して、ダミーパターン配置領域（ＲＰ）にダミーパターン（１１）を追加する処理を並列的に実行する。第１計算機（１２０）は、ダミーパターン（１１）が追加された複数の分割領域データ（ＤＩＶ’）を受け取り、複数の分割領域（ＲＤ）同士を結合する。
【発明の効果】
【００１７】
本発明によれば、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。
【発明を実施するための最良の形態】
【００１８】
１．第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【００１９】
ステップＳ１：
まず、周知の手法に従って、設計回路のレイアウトデータが作成される。レイアウトデータは、設計回路のレイアウト、すなわち、各種セルやセル間の配線、電源線やグランド線等のレイアウトを示している。当然、この時点でのレイアウトデータは、ダミーパターンの追加前のレイアウトデータである。
【００２０】
図２は、ある半導体集積回路（半導体チップ）のレイアウトデータを概念的に示している。レイアウトデータは、複数のレイアウト層から構成される。各レイアウト層は、配線パターン等が配置されるレイアウト領域ＲＬを有している。例えば図２には、２つの異なる配線層のそれぞれに対応する２つの異なるレイアウト層Ｍ１、Ｍ２が示されている。レイアウト層Ｍ１のレイアウト領域ＲＬには、Ｘ方向に沿った配線パターン１が配置される。一方、レイアウト層Ｍ２のレイアウト領域ＲＬには、Ｙ方向に沿った配線パターン２が配置される。Ｘ方向とＹ方向は互いに交差しており、典型的には、Ｘ方向とＹ方向は互いに直交している。レイアウト層Ｍ１中のＸ方向に沿った配線パターン１とレイアウト層Ｍ２中のＹ方向に沿った配線パターン２は、ビアを介して互いに接続される。尚、配線パターン１、２は、信号配線等、設計回路の動作に必要な配線のパターンである。
【００２１】
ステップＳ１０：
設計回路のレイアウトデータが作成された後、「ダミーパターン（ダミーメタル）」が設計レイアウトに追加される。つまり、ステップＳ１で作成されたレイアウトデータに、ダミーパターンが追加される。ダミーパターンは、設計回路の動作・機能には不必要な配線パターンであり、既存の配線パターン１、２とは異なるパターンである。ダミーパターンを追加することにより、パターン密度をより均一化することができ、ディッシング等の発生を抑制することが可能となる。以下、ステップＳ１０における処理を詳しく説明する。
【００２２】
ステップＳ１１：
ダミーパターンの配置処理にかかる時間は、設計回路が大規模になるにつれて増大し、そのことは設計ＴＡＴの増大を招く。そこで、本実施の形態によれば、ダミーパターン配置処理は、分散的、並列的に実行される。そのために、各レイアウト層のレイアウト領域ＲＬが、複数の分割領域に分割（区分け）される。
【００２３】
図３は、レイアウト領域ＲＬの分割の一例を示している。例として、レイアウト層Ｍ１のレイアウト領域ＲＬが示されている。そのレイアウト領域ＲＬの周縁部には、ＩＯセルが配置されているＩＯ領域ＲＩＯが存在する。ＩＯ領域ＲＩＯに囲まれた領域には、配線パターン１がＸ方向に沿って配置されている。
【００２４】
図３に示されるように、レイアウト領域ＲＬが、分割線Ｄ１〜Ｄ４によって、複数の分割領域ＲＤに分割される。既存の配線パターン１は、分割線によって分断されてもよい。ある分割領域ＲＤと、その分割領域ＲＤに隣接する分割領域との間の境界は、分割線Ｄ１〜Ｄ４のいずれかと一致している。つまり、隣接する分割領域ＲＤ間の境界は、分割線Ｄ１〜Ｄ４のいずれかと一致している。その意味で、分割線Ｄ１〜Ｄ４は、以下「分割境界」と参照される。分割境界Ｄ１及びＤ２は、Ｘ方向に沿っている。一方、分割境界Ｄ３及びＤ４は、Ｙ方向に沿っている。他のレイアウト層に関しても、同様の処理が実施される。尚、各分割領域ＲＤの大きさや形状は、任意である。
【００２５】
ステップＳ１２：
次に、複数の分割領域ＲＤの各々に関して、ダミーパターンの配置が許可される領域が決定される。そのような領域は、以下「ダミーパターン配置領域ＲＰ」と参照される。ダミーパターン配置領域ＲＰは、分割領域ＲＤに包含される領域であり、次のような特徴を有している。
【００２６】
図４は、レイアウト層Ｍ１のある分割領域ＲＤと、その分割領域ＲＤに含まれるダミーパターン配置領域ＲＰを示している。当該レイアウト層Ｍ１では、配線パターン１及びダミーパターンは、Ｘ方向に沿った配線トラックＴＣＫ上に配置される。配線トラックＴＣＫは、配線の基準線であり、その間隔（ピッチ）はデザインルールで規定されている。図４において、分割領域ＲＤと隣接する分割領域との間の境界は、分割境界Ｄ１〜Ｄ４を含んでいる。このうち、分割境界Ｄ１、Ｄ２は、Ｘ方向に沿っており、配線トラックＴＣＫと平行である。一方、分割境界Ｄ３、Ｄ４は、Ｙ方向に沿っており、配線トラックＴＣＫと交差（直交）している。
【００２７】
本実施の形態に係るダミーパターン配置領域ＲＰは、分割境界Ｄ１〜Ｄ４の少なくとも１つから離れている。より詳細には、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫ（Ｘ方向）と交差する分割境界Ｄ３、Ｄ４から所定の距離ＳＰ１だけ離れている。その所定の距離ＳＰ１は、例えば、デザインルールで規定されている最小の配線間隔である。このように、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫと交差する分割境界Ｄ３、Ｄ４からある程度離れるように設定される。
【００２８】
一方、配線トラックＴＣＫと平行な分割境界（Ｄ１、Ｄ２）に関しては、その分割境界が配線トラックＴＣＫと重なっているかどうかがチェックされる。ある分割境界がいずれかの配線トラックＴＣＫと重なっている（一致している）場合、その分割境界は当該配線トラックＴＣＫと重ならない位置に平行移動させられる。その理由は、後述される。図４で示された例では、Ｘ方向に沿った分割境界Ｄ１が配線トラックＴＣＫと重なっている。この場合、分割境界Ｄ１が、平行移動処理により、分割境界Ｄ１’に変更される。
【００２９】
従って、ダミーパターン配置領域ＲＰの決定に際しては、次の処理が行われる。配線トラックＴＣＫと平行な分割境界が、必要に応じて平行移動（シフト）させられる。以下、本明細書において、この処理は「分割境界のシフト処理」と参照される。また、分割領域ＲＤを、配線トラックＴＣＫと交差する分割境界から内部に向かって所定の距離ＳＰ１だけ縮小することにより（セットバック）、ダミーパターン配置領域ＲＰが設定される。以下、本明細書において、この処理は「セットバック処理」と参照される。これら処理の結果、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫと交差する分割境界Ｄ３、Ｄ４から所定の距離ＳＰ１だけ離れる。一方で、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫと平行な分割境界Ｄ１’、Ｄ２から離れていない。尚、配線トラックＴＣＫと平行な分割境界Ｄ１、Ｄ２が配線トラックＴＣＫと一致していない場合、ダミーパターン配置領域ＲＰは、分割境界Ｄ１、Ｄ２から離れていない。
【００３０】
図５は、他のレイアウト層Ｍ２のある分割領域ＲＤと、その分割領域ＲＤに含まれるダミーパターン配置領域ＲＰを示している。当該レイアウト層Ｍ２では、配線パターン２及びダミーパターンは、Ｙ方向に沿った配線トラックＴＣＫ上に配置される。図５において、分割領域ＲＤと隣接する分割領域との間の境界は、分割境界Ｄ１〜Ｄ４を含んでいる。このうち、分割境界Ｄ１、Ｄ２は、Ｘ方向に沿っており、配線トラックＴＣＫと交差（直交）している。一方、分割境界Ｄ３、Ｄ４は、Ｙ方向に沿っており、配線トラックＴＣＫと平行である。
【００３１】
図５で示される例では、Ｙ方向に沿った分割境界Ｄ４が配線トラックＴＣＫと重なっている。従って、分割境界Ｄ４は、平行移動処理により、分割境界Ｄ４’に変更される。また、配線トラックＴＣＫと交差する分割境界Ｄ１，Ｄ２に関して、上記セットバック処理が実施される。結果として、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫと交差する分割境界Ｄ１、Ｄ２から所定の距離ＳＰ２だけ離れる。一方で、ダミーパターン配置領域ＲＰは、配線トラックＴＣＫと平行な分割境界Ｄ３、Ｄ４’から離れていない。尚、配線トラックＴＣＫと平行な分割境界Ｄ３、Ｄ４が配線トラックＴＣＫと一致していない場合、ダミーパターン配置領域ＲＰは、分割境界Ｄ３、Ｄ４から離れていない。
【００３２】
図６は、配線トラックＴＣＫがＸ方向及びＹ方向に対して斜めの場合を示している。この場合、配線トラックＴＣＫと平行な分割境界は存在せず、全ての分割境界Ｄ１〜Ｄ４が、配線トラックＴＣＫと交差している。従って、全ての分割境界Ｄ１〜Ｄ４に関してセットバック処理が実施される。結果として、ダミーパターン配置領域ＲＰは、分割境界Ｄ１、Ｄ２から距離ＳＰ２だけ離れ、分割境界Ｄ３、Ｄ４から距離ＳＰ１だけ離れる。
【００３３】
図４〜図６では、分割領域ＲＤの全ての辺が分割境界と一致している場合が示された。つまり、分割領域ＲＤの四方が別の分割領域で囲まれている場合が示された。一方で、図３に示されるように、レイアウト領域ＲＬの最外部の分割領域ＲＤ（ＩＯ領域ＲＩＯを含む分割領域ＲＤ）は、一部の辺だけで他の分割領域ＲＤと接している。この場合、他の分割領域ＲＤと接している辺、すなわち、分割境界だけに対して、上述のセットバック処理が実施される。他の分割領域ＲＤとの間で境界を形成していない辺に対しては、セットバック処理は不要である。従って、ある分割領域ＲＤ内のダミーパターン配置領域ＲＰは、当該分割領域ＲＤの１つの辺（分割境界）だけから離れており、他の辺からは離れていないこともあり得る。
【００３４】
このように決定されるダミーパターン配置領域ＲＰは、次のステップＳ１３においてダミーパターンの配置が許可される領域である。逆に、分割領域ＲＤ中のダミーパターン配置領域ＲＰ以外の領域は、ダミーパターンの配置が禁止される領域である。
【００３５】
ステップＳ１３：
次に、各分割領域ＲＤのダミーパターン配置領域ＲＰに、ダミーパターンが追加的に配置される。例えば図７は、レイアウト層Ｍ１のある分割領域ＲＤにおけるダミーパターンの配置を示している。この分割領域ＲＤにおいて、既存の配線パターン１が配線トラックＴＣＫ上にＸ方向に沿って配置されている。更に、ダミーパターン配置領域ＲＰにおいて、ダミーパターン１１が、配線トラックＴＣＫ上にＸ方向に沿って追加される。このとき、ダミーパターン１１は、既存の配線パターン１との間でデザインルール違反が発生しないように追加される。
【００３６】
また、ダミーパターン１１の各々は、電源線あるいはグランド線のいずれかと接続される。それは、もしダミーパターン１１がフローティング状態だと、そのダミーパターン１１の電気特性が不明であり、また、ノイズが発生しやすくなるからである。電気特性を安定化し、ノイズを低減するために、配置されたダミーパターン１１は、電源線あるいはグランド線につながれる。
【００３７】
更に、各分割領域ＲＤにおいて、パターン密度（メタル密度）が所定の基準を満たすか否かのチェックが行われる。パターン密度とは、ある領域の面積に対する配線パターン及びダミーパターンの面積の比率（占有率）である。ディッシング等を効果的に抑制するために、各分割領域ＲＤにおけるパターン密度が所定の基準を満たすようにダミーパターン１１は配置される。
【００３８】
図８は、パターン密度のチェック方法の一例を説明するための図である。図８に示されるように、分割領域ＲＤ内に小さいチェック領域ＣＨＫが定義される。この小さいチェック領域ＣＨＫでのパターン密度が所定の基準を満たしているか否かのチェックが行われる。そして、チェック領域ＣＨＫを分割領域ＲＤ内で順番にシフトすることにより、当該分割領域ＲＤ全体にわたってパターン密度のチェックが行われる。パターン密度が所定の基準を満たしていなければ、ダミーパターン１１の再配置が実施される。尚、図８で示された手法は、一般的なチップレベルでのパターン密度のチェックにおいても採用されている。従って、分割領域ＲＤ内のチェック領域ＣＨＫがチップレベルでのチェック領域と一致するように、上記ステップＳ１１において分割境界（Ｄ１〜Ｄ４）が設定されてもよい。これにより、一般的なチップレベルでのチェック精度と同等のチェック精度が得られる。
【００３９】
本実施の形態によれば、レイアウト領域ＲＬが複数の分割領域ＲＤに分割されている。従って、上述のダミーパターン１１の配置及びパターン密度のチェックは、複数の分割領域ＲＤに対して分散的に並列的に実行することができる。これにより、設計ＴＡＴが短縮される。尚、一部の分割領域ＲＤだけが、並列分散処理の対象となってもよい。並列分散処理の対象となる分割領域ＲＤは、ユーザによって指定されてもよい。
【００４０】
ステップＳ１４：
その後、ダミーパターン１１が追加された複数の分割領域ＲＤ同士が互いに結合される。図９は、分割領域ＲＤの結合後のレイアウト領域ＲＬの一例を示している。既出の図３で示されたレイアウト領域ＲＬと比較して、ダミーパターン１１が追加的に配置されている。そのダミーパターン１１は、分割境界Ｄ３、Ｄ４から所定の距離だけ離れている。従って、分割領域ＲＤの結合後、分割境界Ｄ３、Ｄ４周辺におけるデザインルールエラーやショートの発生が防止される。すなわち、デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮することが可能となる。
【００４１】
ステップＳ２０：
各レイアウト層に対して、同様の処理が実行される。このようにして、ダミーパターン１１が追加されたレイアウトデータである「ダミーパターン付きレイアウトデータ」が完成する。
【００４２】
（効果）
本実施の形態によれば、レイアウト領域ＲＬが複数の分割領域ＲＤに分割される。従って、上述のダミーパターン１１の配置及びパターン密度のチェックは、複数の分割領域ＲＤに対して分散的に並列的に実行することができる。並列分散処理によって、ダミーパターン配置に要する時間が大幅に短縮される。すなわち、設計ＴＡＴが大幅に短縮される。
【００４３】
更に、並列分散処理を行っても、分割境界周辺におけるデザインルールエラーやショートの発生が防止される。図１０は、その効果を説明するための図である。図１０において、分割領域ＲＤａ、ＲＤｂが、配線トラックと交差する分割境界ＤＸを挟んで互いに隣り合っている。その分割境界ＤＸに対して上記セットバック処理が実施されている。すなわち、ダミーパターン配置領域ＲＰは、配線トラックと交差する分割境界ＤＸから所定の距離ＳＰ１だけ離れている。
【００４４】
例えば、分割領域ＲＤａにおいて、配線パターン１が分割境界ＤＸに達するように配置されている。一方、分割領域ＲＤｂにおいて、ダミーパターン１１は、分割境界ＤＸから少なくとも距離ＳＰ１（最小配線幅）だけ離れて配置される。従って、配線パターン１とダミーパターン１１との間でデザインルールエラー（スペーシングエラー）は発生しない。言い換えれば、既存の配線パターン１が分割境界ＤＸまで達していたとしても、その分割境界ＤＸの周辺でデザインルールエラーが発生することが防止される。
【００４５】
また、分割領域ＲＤａにおいて、あるダミーパターン１１ａが電源線（ＶＤＤ）に接続されている。一方、分割領域ＲＤｂにおいて、あるダミーパターン１１ｂがグランド線（ＧＮＤ）に接続されている。もしセットバック処理が実施されないと、ダミーパターン１１ａとダミーパターン１１ｂが分割境界ＤＸにおいて接触し、ショートが発生する可能性がある。しかしながら、本実施の形態によれば、セットバック処理が実施されるため、ダミーパターン１１ａ、１１ｂは、分割境界ＤＸから少なくとも所定の距離ＳＰ１だけ離れて配置される。従って、ダミーパターン１１ａとダミーパターン１１ｂの接触が防止される。すなわち、電源線とグランド線との間のショートの発生が防止される。
【００４６】
以上に説明されたように、本実施の形態によれば、分割領域ＲＤの結合後、分割境界ＤＸ周辺におけるデザインルールエラーやショートの発生が防止される。逆に言えば、デザインルールエラーやショートの発生が防止されるため、設計ＴＡＴを短縮できる並列分散処理を実施することができる。このように、デザインルールエラーやショートの発生を防止しながら、設計ＴＡＴを短縮することが可能となる。尚、分割領域ＲＤの結合後、分割境界ＤＸ近傍でパターン密度が比較的低くなる領域が発生する。従って、分割境界ＤＸ近傍で、ごく稀にパターン密度エラーが発生する可能性がある。それに対する対策は、後述の第２の実施の形態で述べられる。
【００４７】
一方、図１１は、配線トラックＴＣＫと平行な分割境界ＤＹ周辺のパターン配置例を示している。図１１において、分割領域ＲＤａ、ＲＤｂが、分割境界ＤＹを挟んで互いに隣り合っている。本実施の形態によれば、配線トラックＴＣＫと平行な分割境界ＤＹに関しては、セットバック処理は行われない。配線パターン１やダミーパターン１１はデザインルールで規定された配線トラックＴＣＫ上に配置されるため、分割境界ＤＹ周辺でデザインルールエラーは発生しないからである。
【００４８】
比較例として、配線トラックＴＣＫと平行な分割境界ＤＹに関してもセットバック処理が実施される場合を考える。この場合、分割境界ＤＹ近傍の配線トラックＴＣＫがダミーパターン配置領域ＲＰの外に出てしまい、その配線トラックＴＣＫ上にダミーパターン１１を追加することができなくなる。これは、配線トラックＴＣＫの一部が消失することを意味する。従って、ディッシング等を抑制するためのダミーパターン１１の配置精度が劣化する。あるいは、分割領域ＲＤの結合後、分割境界ＤＹの近傍でパターン密度エラーが発生する確率が高まる。
【００４９】
本実施の形態では、全ての分割境界に対していたずらにセットバック処理が実施されるわけではない。セットバック処理が実施されるのは、配線トラックＴＣＫと交差する分割境界だけである。いたずらにセットバック処理を実施するわけではないので、その分、パターン密度エラーの発生確率が低減される。本実施の形態によれば、分割境界近傍でのパターン密度エラーの発生が極力防止されていると言える。
【００５０】
また、図１１に示されるように、配線トラックＴＣＫと平行な分割境界ＤＹは、いずれの配線トラックＴＣＫとも重なっていない。それは、上述の通り、分割境界のシフト処理が実施されたからである。
【００５１】
比較例として、分割境界のシフト処理が実施されない場合を考える。図１２は、そのような場合を説明するための図である。図１２において、分割領域ＲＤａ、ＲＤｂが、分割境界ＤＹを挟んで互いに隣り合っている。その分割境界ＤＹは、配線トラックＴＣＫと平行であり、且つ、ある配線トラックＴＣＫと重なっているとする。しかしながら、本比較例では、分割境界ＤＹのシフト処理は実施されない。
【００５２】
この場合、分割境界ＤＹと重なっている配線トラックＴＣＫは、分割領域ＲＤａ、ＲＤｂの双方に存在することになる。従って、分割領域ＲＤａ、ＲＤｂのそれぞれに対するダミーパターン配置処理により、当該配線トラックＴＣＫ上に別々のダミーパターンが配置される可能性がある。例えば、分割領域ＲＤａに対するダミーパターン配置処理により、電源線ＶＤＤにつながるダミーパターン１１ａが当該配線トラックＴＣＫ上に配置されたとする。一方で、分割領域ＲＤｂに対するダミーパターン配置処理により、グランド線ＧＮＤにつながるダミーパターン１１ｂが同じ配線トラックＴＣＫ上に配置されたとする。この場合、分割領域ＲＤａ、ＲＤｂの結合の結果、ショートが発生してしまう。
【００５３】
本実施の形態によれば、配線トラックＴＣＫと平行な分割境界ＤＹは、配線トラックＴＣＫと重ならないようにシフトさせられる。その結果、既出の図１１で示された状態が得られ、ショートの発生が防止される。
【００５４】
２．第２の実施の形態
第１の実施の形態で説明された通り、各分割領域ＲＤの中ではパターン密度のチェックが行われている（ステップＳ１３）。しかしながら、分割領域ＲＤの結合（ステップＳ１４）後、分割境界の近傍でパターン密度エラーが発生する可能性もある。その場合の処理を説明する。図１３は、第２の実施の形態におけるダミーパターン追加処理（ステップＳ１０）を示すフローチャートである。第１の実施の形態と重複する説明は、適宜省略される。
【００５５】
第２の実施の形態において、ステップＳ１１〜Ｓ１４は第１の実施の形態と同じである。図１４は、レイアウト領域ＲＬの一例を示している。図１４で示された例では、配線パターン１及びダミーパターン１１は、Ｘ方向に沿って配置される。ステップＳ１１において、レイアウト領域ＲＬは、分割境界ＤＸとＤＹにより４つの分割領域ＲＤに分割される。分割境界ＤＸはＸ方向と交差しており、一方、分割境界ＤＹはＸ方向の平行である。ステップＳ１２では、Ｘ方向と交差する分割境界ＤＸに関してセットバック処理が行われる。ステップＳ１３では、各分割領域ＲＤにおけるパターン密度が所定の基準を満たすように、ダミーパターン１１が配置される。ステップＳ１４では、４つの分割領域ＲＤ同士が結合され、図１４で示されたレイアウトが得られる。
【００５６】
ステップＳ１５：
ステップＳ１４の後、チップレベルのレイアウト領域ＲＬに関して、パターン密度が所定の基準を満たすか否かのチェックが行われる。パターン密度のチェック手法は、例えば図８で示された手法と同様である。上述の通り、各分割領域ＲＤの中ではパターン密度のチェックが既に行われている（ステップＳ１３）。従って、パターン密度発生エラーが発生するとすれば、分割境界ＤＸ、ＤＹの近傍である。よって、本ステップＳ１５では、少なくとも分割境界ＤＸ、ＤＹ近傍におけるパターン密度がチェックされると十分である。このように、チェック箇所が少なく、好適である。
【００５７】
ステップＳ１６：
パターン密度エラーが検出されなければ（ステップＳ１６；Ｎｏ）、処理はステップＳ２０に進む。一方、パターン密度エラーが検出された場合（ステップＳ１６；Ｙｅｓ）、次のような処理が実施される。
【００５８】
ステップＳ１７：
まず、近傍でパターン密度エラーが検出された分割境界を含む「境界周辺領域ＲＢ」が、レイアウト領域ＲＬから抽出される。例えば、セットバック処理が行われた分割境界ＤＸ近傍で、パターン密度エラーが発生し得る。その場合、その分割境界ＤＸを含む境界周辺領域ＲＢが抽出される。分割領域ＤＹ近傍でもパターン密度エラーが発生した場合、分割境界ＤＸと分割境界ＤＹを含む十字型の境界周辺領域ＲＢが抽出される。
【００５９】
図１４で示された例では、分割境界ＤＸ近傍でパターン密度が比較的低くなる領域が発生している。その分割境界ＤＸ近傍におけるパターン密度が所定の基準を満たしていないことが検出されたとする。よって、図１４に示されるように、分割境界ＤＸを含む境界周辺領域ＲＢがレイアウト領域ＲＬから抽出される。境界周辺領域ＲＢの形状は、例えば長方形である。境界周辺領域ＲＢは、既に配置されているダミーパターン１１の断片を含んでいる。
【００６０】
ステップＳ１８：
次に、抽出された境界周辺領域ＲＢにおいて、ダミーパターン１１の再配置が行われる。図１５は、ダミーパターン１１の再配置の一例を示している。図１５で示された例では、既出のステップＳ１２、Ｓ１３と同じアルゴリズムに従って、ダミーパターン１１が配置されている。すなわち、境界周辺領域ＲＢの辺のうち配線トラックＴＣＫと交差する辺に対してセットバック処理が実施され、ダミーパターン配置領域ＲＰが決定される（ステップＳ１２参照）。そして、そのダミーパターン配置領域ＲＰにダミーパターン１１が配置される。このとき、境界周辺領域ＲＢにおけるパターン密度が所定の基準を満たすように、ダミーパターン１１は再配置される（ステップＳ１３参照）。
【００６１】
但し、図１５に示されるように、狭い境界周辺領域ＲＢにダミーパターン１１が配置されると、細かなパターンが大量に発生する可能性がある。その場合、マスクパターンの作成に要する時間が増大する恐れがある。従って、図１６に示されるように、境界周辺領域ＲＢに含まれる既存のダミーパターン１１の断片同士をつなぐように、新たなダミーパターン１１が配置されてもよい。それにより、細かなパターンの発生が防止され、マスクパターンの作成時間が低減される。
【００６２】
ステップＳ１９：
ステップＳ１８の後、境界周辺領域ＲＢがレイアウト領域ＲＬに戻され、再度結合される。このようにして、分割境界近傍のパターン密度エラーが解消される。
【００６３】
３．設計システム
上述の本発明の実施の形態に係る設計手法は、コンピュータシステムによって実現され得る。特に、その設計手法は、並列分散処理を行うコンピュータシステムによって実現されることが好適である。そのような分散処理システムは、当業者によって適宜構築され得る。
【００６４】
図１７は、分散処理システム１００の構成の一例を示している。分散処理システム１００は、ストレージ１１０、管理計算機１２０、及び複数の計算機１３０を備えている。ストレージ１１０、管理計算機１２０、及び複数の計算機１３０は、ネットワークを介して互いに接続されている。ストレージ１１０としてはハードディスクが例示される。管理計算機１２及び計算機１３０としては、ワークステーションが例示される。
【００６５】
ストレージ１１０には、ネットリストＮＥＴ、レイアウトデータＬＡＹ、デザインルールファイルＤＲＦ、分割領域データＤＩＶ、ダミーパターン付き分割領域データＤＩＶ’、ダミーパターン付きレイアウトデータＬＡＹ’、境界周辺領域データＤＢＰなどが格納されている。
【００６６】
管理計算機１２０は、メモリ１２１、自動レイアウトモジュール１２２、パターン配置管理モジュール１２３を備えている。自動レイアウトモジュール１２２は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１の機能を提供する。パターン配置管理モジュール１２３は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１１、Ｓ１２、Ｓ１４〜Ｓ１９、Ｓ２０の機能を提供する。
【００６７】
計算機１３０の各々は、メモリ１３１及びパターン配置モジュール１３２を備えている。パターン配置モジュール１３２は、演算処理装置及びソフトウェアプログラムの協働により実現され、上記ステップＳ１３の機能を提供する。
【００６８】
まず、自動レイアウトモジュール１２２は、ストレージ１１０から設計回路のネットリストＮＥＴ及びデザインルールファイルＤＲＦを読み出す。ネットリストＮＥＴは、設計回路中の接続関係を示しており、デザインルールファイルＤＲＦは、設計回路のデザインルールを示している。そして、自動レイアウトモジュール１２２は、ネットリストＮＥＴ及びデザインルールファイルＤＲＦに基づいて配置配線処理を行い、レイアウトデータＬＡＹを作成する。レイアウトデータＬＡＹは、設計回路のレイアウトを示している（図２参照）。自動レイアウトモジュール１２２は、作成したレイアウトデータＬＡＹをストレージ１１０に格納する。
【００６９】
次に、パターン配置管理モジュール１２３は、ストレージ１１０からレイアウトデータＬＡＹ及びデザインルールファイルＤＲＦを読み出す。そして、パターン配置管理モジュール１２３は、レイアウトデータＬＡＹに基づいて、配線パターンが配置されたレイアウト領域ＲＬを分割する（ステップＳ１１；図３参照）。
【００７０】
更に、パターン配置管理モジュール１２３は、デザインルールファイルＤＲＦを参照しながら、各分割領域ＲＤに関してダミーパターン配置領域ＲＰを決定する（ステップＳ１２；図４〜図６参照）。そして、パターン配置管理モジュール１２３は、複数の分割領域ＲＤのそれぞれに対応する複数の分割領域データＤＩＶを作成する。分割領域データＤＩＶの各々は、対応する分割領域ＲＤのレイアウトと決定されたダミーパターン配置領域ＲＰを示している。パターン配置管理モジュール１２３は、作成した複数の分割領域データＤＩＶを、ストレージ１１０に格納する。
【００７１】
続いて、パターン配置管理モジュール１２３は、複数の計算機１３０にダミーパターン配置処理（ステップＳ１３）の実行を指示する。複数の計算機１３０は、複数の分割領域ＲＤのそれぞれに対して、ダミーパターン配置処理を“並列的”に実行する。
【００７２】
具体的には、複数の計算機１３０が、複数の分割領域データＤＩＶのそれぞれをストレージ１１０からを読み出す。あるいは、パターン配置管理モジュール１２３が、複数の分割領域データＤＩＶを複数の計算機１３０のそれぞれ分配する。そして、各計算機１３０のパターン配置モジュール１３２が、受け取った分割領域データＤＩＶに基づいて、ダミーパターンの追加とパターン密度のチェックを行う（ステップＳ１３；図７、図８参照）。これにより、ダミーパターンが追加されたダミーパターン付き分割領域データＤＩＶ’が作成される。パターン配置モジュール１３２は、作成したダミーパターン付き分割領域データＤＩＶ’を、ストレージ１１０に格納する、あるいは、管理計算機１２０に送り返す。
【００７３】
パターン配置管理モジュール１２３は、複数の分割領域ＲＤのそれぞれに対応するダミーパターン付き分割領域データＤＩＶ’を取得する。そして、パターン配置管理モジュール１２３は、ダミーパターンが追加された複数の分割領域ＲＤ同士を結合する（ステップＳ１４；図９参照）。このようにして、ダミーパターン付きレイアウトデータＬＡＹ’が作成される。パターン配置管理モジュール１２３は、作成したダミーパターン付きレイアウトデータＬＡＹ’をストレージ１１０に格納する。
【００７４】
必要に応じて、パターン配置管理モジュール１２３は、ステップＳ１５〜Ｓ１９を行う。境界周辺領域データＤＢＰは、ステップＳ１７において抽出された境界周辺領域ＲＢを示すデータである。パターン配置管理モジュール１２３は、境界周辺領域データＤＢＰを参照して、ダミーパターンの再配置を行う（ステップＳ１８；図１４〜図１６参照）。
【００７５】
このようにして、本発明の実施の形態に係る処理が実現される。パターン配置管理モジュール１２３及びパターン配置モジュール１３２が、ダミーパターンをレイアウトデータＬＡＹに追加し、ダミーパターン付きレイアウトデータＬＡＹ’を作成する機能を提供する。
【００７６】
上述の通り、ダミーパターン配置処理は、複数の計算機１３０によって並列的に実行される。従って、設計ＴＡＴが短縮される。また、レイアウトデータＬＡＹが分割されて分割領域データＤＩＶが作成されるため、１つの計算機１３０が処理する１つの分割領域データＤＩＶは軽量化される。従って、チップ全体に対するダミーパターン処理の場合と比較して、処理速度が向上する。このことも、設計ＴＡＴの短縮に寄与する。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明の第１の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図２】図２は、半導体集積回路のレイアウトデータを概念的に示している。
【図３】図３は、レイアウト領域の分割処理（ステップＳ１１）を説明するための概念図である。
【図４】図４は、ダミーパターン配置領域の一例を示す概念図である。
【図５】図５は、ダミーパターン配置領域の他の例を示す概念図である。
【図６】図６は、ダミーパターン配置領域の更に他の例を示す概念図である。
【図７】図７は、ダミーパターンの追加処理（ステップＳ１３）を説明するための概念図である。
【図８】図８は、パターン密度のチェックを説明するための概念図である。
【図９】図９は、分割領域の結合処理（ステップＳ１４）を説明するための概念図である。
【図１０】図１０は、本発明の実施の形態の効果を説明するための概念図である。
【図１１】図１１は、本発明の実施の形態の効果を説明するための概念図である。
【図１２】図１２は、本発明の実施の形態の効果を説明するための概念図である。
【図１３】図１３は、本発明の第２の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図１４】図１４は、境界周辺領域の一例を示す概念図である。
【図１５】図１５は、ダミーパターンの再配置処理（ステップＳ１８）の一例を示す概念図である。
【図１６】図１６は、ダミーパターンの再配置処理（ステップＳ１８）の他の例を示す概念図である。
【図１７】図１７は、本発明の実施の形態に係る分散処理システムの構成例を示すブロック図である。
【符号の説明】
【００７８】
１，２    配線パターン
１１    ダミーパターン
Ｍ１，Ｍ２  レイアウト層
ＲＬ    レイアウト領域
ＲＤ    分割領域
ＲＩＯ  ＩＯ領域
ＲＰ    ダミーパターン配置領域
ＲＢ    境界周辺領域
ＴＣＫ    配線トラック
ＣＨＫ    チェック領域
１００    分散処理システム
１１０    ストレージ
１２０    管理計算機
１２１    メモリ
１２２    自動レイアウトモジュール
１２３    パターン配置管理モジュール
１３０    計算機
１３１    メモリ
１３２    パターン配置モジュール
ＮＥＴ    ネットリスト
ＬＡＹ    レイアウトデータ
ＤＲＦ    デザインルールファイル
ＤＩＶ    分割領域データ
ＤＩＶ’  ダミーパターン付き分割領域データ
ＬＡＹ’  ダミーパターン付きレイアウトデータ
ＤＢＰ    境界周辺領域データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009049341.tif 000009
【図８】
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【図９】
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【図１０】
2009049341.tif 000012
【図１１】
2009049341.tif 000013
【図１２】
2009049341.tif 000014
【図１３】
2009049341.tif 000015
【図１４】
2009049341.tif 000016
【図１５】
2009049341.tif 000017
【図１６】
2009049341.tif 000018
【図１７】
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