(57)【要約】【課題】ＬＳＩのメモリマクロ部におけるＭＩＳＦＥＴの特性ばらつきを抑制する。【解決手段】メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長く、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。ここで、メモリセル部１１０を構成するＭＩＳＦＥＴは、ロジック部２００を構成するＭＩＳＦＥＴのポケット注入領域７ａに対して、不純物濃度が薄く、かつ広く分布したポケット注入領域７ｂを有している。一方、センスアンプ部１２０を構成するＭＩＳＦＥＴはポケット注入領域を有していない。【選択図】図１３
2009124011.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に設けられている第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを備えた半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に第１ゲート絶縁膜を介して設けられている第１ゲート電極と、
前記第１ゲート電極の両側壁側下の前記半導体基板に設けられている第１導電型の一対の第１エクステンション領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第１ゲート電極から前記第１エクステンション領域より離れている前記第１導電型の一対の第１ソース・ドレイン領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第１エクステンション領域を覆うように前記第１ソース・ドレイン領域に接している前記第１導電型とは逆の第２導電型の一対の第１ポケット注入領域とを有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に前記第１ゲート絶縁膜と同じ膜厚の第２ゲート絶縁膜を介して設けられている第２ゲート電極と、
前記第２ゲート電極の両側壁側下の前記半導体基板に設けられている前記第１導電型の一対の第２エクステンション領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第２ゲート電極から前記第２エクステンション領域より離れている前記第１導電型の一対の第２ソース・ドレイン領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第２エクステンション領域を覆うように前記第２ソース・ドレイン領域に接している前記第２導電型の一対の第２ポケット注入領域とを有し、
前記第２ポケット注入領域は、前記第１ポケット注入領域に対して、不純物濃度が薄く、かつ広く分布していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ＭＩＳＦＥＴのゲート長が、前記第１ＭＩＳＦＥＴのゲート長より長いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、ロジック回路を構成し、
前記第２ＭＩＳＦＥＴは、メモリセルを構成することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板上に前記第１ゲート絶縁膜と同じ膜厚の第３ゲート絶縁膜を介して設けられている第３ゲート電極と、
前記第３ゲート電極の両側壁側下の前記半導体基板に設けられている前記第１導電型の一対の第３エクステンション領域と、
前記第３ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第３ゲート電極から前記第３エクステンション領域より離れている前記第１導電型の一対の第３ソース・ドレイン領域とを有する第３ＭＩＳＦＥＴを備え、
前記第３ＭＩＳＦＥＴのゲート長が、前記第２ＭＩＳＦＥＴのゲート長より長いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、ロジック回路を構成し、
前記第２ＭＩＳＦＥＴは、メモリマクロのメモリセルを構成し、
前記第３ＭＩＳＦＥＴは、前記メモリマクロのセンスアンプを構成することを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第３ＭＩＳＦＥＴは、前記第３ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第３エクステンション領域を覆うように前記第３ソース・ドレイン領域に接している前記第２導電型の一対の第３ポケット注入領域を有し、
前記第１ＭＩＳＦＥＴは、前記一対の第１エクステンション領域の間であって前記第１ゲート電極下の前記半導体基板に設けられている前記第２導電型のチャネル注入領域を有し、
前記第３ポケット注入領域の不純物濃度および前記半導体基板の主面からの深さは、それぞれ前記第２ポケット注入領域の不純物濃度および前記半導体基板の主面からの深さと同じであり、
前記第２ゲート電極下の前記半導体基板には前記一対の第２ポケット注入領域の一部が互いに重なって設けられていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、ロジック回路を構成し、
前記第２ＭＩＳＦＥＴは、メモリマクロのメモリセルを構成し、
前記第３ＭＩＳＦＥＴは、前記メモリマクロのセンスアンプを構成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＳＩ（Large Scale Integration）に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩは、特性の異なる複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）から構成されている。複数のＭＩＳＦＥＴには、例えば、コア部となるロジック部、メモリマクロ部などに形成されるＭＩＳＦＥＴや、Ｉ／Ｏ部（入力／出力部）に形成されるＭＩＳＦＥＴなどが含まれている。
【０００３】
ＭＩＳＦＥＴのソース・ドレイン領域、およびそれらのエクステンション領域といった拡散層（半導体領域）の形成には、イオン注入とアニール処理（熱処理）とを組み合わせた方法が用いられている。また、ショートチャネル効果を抑制する対策としてソース・ドレインのエクステンション層の端部にポケット（pocket）注入領域と呼ばれる拡散層（半導体領域）が用いられている。微細化によりゲート長が短くなるとソース・ドレインに広がる空乏層がソース・ドレイン間で分離できなくなり（パンチスルー）、常に電流が流れてしまうが、ポケット注入領域を形成することでこれを防止することができる。このポケット領域の形成には、斜めイオン注入法などを用いてリン（Ｐ）またはホウ素（Ｂ）などの不純物イオンを基板に注入し、その後不活性ガス雰囲気中で基板をアニールする方法が用いられている。
【０００４】
このようなＭＩＳＦＥＴを構成するソース・ドレイン領域、エクステンション領域およびポケット注入領域などの拡散層（半導体領域）は、イオン注入とアニール処理とを組み合わせた方法の条件などによって、ＭＩＳＦＥＴを特性が異ならせるものとして形成される。
【０００５】
なお、本発明者は、発明した結果に基づき、同一プロセスで形成された複数のＭＩＳＦＥＴにおいて、ポケット注入領域の濃度が異なるＭＩＳＦＥＴが混在する半導体装置という観点で先行技術調査を行った。その結果、複数のＭＩＳＦＥＴのそれぞれのポケット注入領域を異ならせる観点では、特開２０００−１５０８８５号公報（特許文献１）が抽出された。特許文献１は、全体として複数のＭＩＳＦＥＴのしきい値をそれぞれ異ならせるためにポケット領域（ハロー層）への不純物イオンの注入量を異ならせることが記載されている。
【特許文献１】特開２０００−１５０８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者が検討したＬＳＩでは、ロジック部を構成するＭＩＳＦＥＴや、メモリマクロ部を構成するＭＩＳＦＥＴなどでゲート絶縁膜の膜厚、拡散層の不純物濃度などのデバイス構造を共通としている。ここで、デバイス構造はＬＳＩの高速性を確保するため、ロジック部を構成するＭＩＳＦＥＴの性能を優先した構造となっている。
【０００７】
９０ｎｍ世代以降において、ＭＩＳＦＥＴの特性ばらつきが急速に問題化している。特に、メモリマクロ部におけるメモリセルの動作マージンの減少や、センスアンプの動作アンバランスの問題が顕著化してきた。さらに、４５ｎｍ世代に入ってからは、本発明者が検討したデバイス構造では、特性歩留まりを保証できないという現象が顕在化しはじめてきた。このため、３２ｎｍ世代、２２ｎｍ世代では、メモリセルの動作保障は不可能であるとも予測される。
【０００８】
このように世代（微細化）が進むにつれてＭＩＳＦＥＴの特性ばらつきが増大してしまう。ロジック部を構成するＭＩＳＦＥＴを、その世代のプロセス技術で可能な限界性能（高速性）を得るデザイン（最小加工寸法）としているため、ロジック部を構成するＭＩＳＦＥＴより高速性を必要としないＭＩＳＦＥＴを用いるメモリセル部においては動作マージンの圧迫や、センスアンプ部においては動作アンバランスの問題が顕在化してしまうのである。
【０００９】
このように、メモリマクロ部におけるＭＩＳＦＥＴには、特性ばらつきを低減したデバイス構造が必要とされるようになってきている。また、３２ｎｍ世代、２２ｎｍ世代のＬＳＩを実現するためにも、メモリマクロ部のＭＩＳＦＥＴに特性ばらつきを低減したデバイス構造が必要になると考えられる。
【００１０】
本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。
【００１１】
本発明の他の目的は、ＬＳＩのメモリマクロ部におけるＭＩＳＦＥＴの特性ばらつきを抑制することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の一実施の形態では、メモリセル部を構成するＭＩＳＦＥＴのポケット注入領域は、ロジック部を構成するポケット注入領域に対して、不純物濃度が薄く、かつ広く分布している。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
この一実施の形態によれば、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態における半導体装置は、ＳＲＡＭ（Static Random Access Memory）を備えたＬＳＩである。図１は本実施の形態における半導体装置を示すブロック図、図２は図１で示すメモリマクロ部を示す回路図、図３は図１で示すロジック部を構成する素子の回路図である。
【００１９】
本実施の形態における半導体装置は、図１に示すように、それぞれ特有の機能を有する独立した１つの回路として機能するメモリマクロ部１００と、データの加工等を行うロジック部２００と、外部回路との間で伝送信号の授受を行うＩ／Ｏ部３００とを１つの半導体チップ１Ｃに有している。例えば、ロジック部２００からメモリマクロ部１００にアクセスされて、その結果がＩ／Ｏ部３００を介して外部に出力される。なお、Ｉ／Ｏ部３００を構成するＭＩＳＦＥＴは、ロジック部２００およびメモリマクロ部１００を構成するＭＩＳＦＥＴより高耐圧のものが用いられる。
【００２０】
図２に示すように、メモリマクロ部１００は、複数のメモリセルＭＣで構成されているメモリセル部１１０と、センスアンプ部１２０と、イコライズ回路部１３０ａ、１３０ｂと、Ｙ選択スイッチ部１４０とを有しており、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにより構成されている。
【００２１】
ＳＲＡＭを構成するメモリセルＭＣは、一対の相補性データ線（データ線ＤＴ、データ線ＤＮ）とワード線ＷＤとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２２】
ＳＲＡＭのメモリセルＭＣを構成する前記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１はＣＭＩＳインバータを構成し、同様に、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２はＣＭＩＳインバータを構成している。これら２つのＣＭＩＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域と電気的に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域と電気的に接続されている。
【００２３】
転送用ＭＩＳＦＥＴＱｔ１のドレイン領域はデータ線ＤＴに接続され、転送用ＭＩＳＦＥＴＱｔ２のドレイン領域はデータ線ＤＮに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。
【００２４】
また、本実施の形態では、図２に示すように、センスアンプ部１２０、イコライズ回路部１３０ａ、１３０ｂおよびＹ選択スイッチ部１４０もＭＩＳＦＥＴから構成されている。
【００２５】
ロジック部２００は、図３に示すように、ロジック回路であるＮＡＮＤ回路、ＩＮＶ回路およびＮＯＲ回路を有しており、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにより構成されている。なお、図示は省略するが、ＬＳＩを構成するＩ／Ｏ部３００も、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにより構成されている。
【００２６】
次に、本実施の形態における半導体装置の製造方法の一例を図４〜図１３を参照して工程順に説明する。図４〜図１３は、製造工程中の半導体装置の断面を示す模式図である。これらの図において、左側の領域はロジック部２００の一部、中央の領域はメモリセル部１１０の一部、右側の領域はセンスアンプ部１２０の一部を示しており、それぞれｎチャネル型ＭＩＳＦＥＴが形成される。なお、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０の他部においてはｐチャネル型ＭＩＳＦＥＴも形成されるが、その工程は以下に示すｎチャネル型ＭＩＳＦＥＴの工程と同様で、導電型を逆にすることで形成することができるのでｐチャネル型ＭＩＳＦＥＴの説明は省略する。
【００２７】
まず、図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１Ｓの主面に素子分離溝２を形成した後、半導体基板１Ｓの一部にｐ型不純物（例えばホウ素）を、注入量および注入エネルギーを調整したイオン注入してｐ型ウエル（図示しない）を形成する。素子分離溝２は、素子分離領域の半導体基板１Ｓをエッチングして溝を形成した後、半導体基板１Ｓ上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜を堆積し、この酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法で平坦化して前記溝の内部のみに残すことにより形成される。
【００２８】
続いて、図５に示すように、フォトリソグラフィ技術により半導体基板１Ｓ上にレジスト膜を形成した後、ロジック部２００の半導体基板１Ｓの表面を露出するように前記レジスト膜がパターニングされたマスクＰＭ１を形成する。続いて、半導体基板１Ｓにｐ型不純物（例えばホウ素）を、注入量および注入エネルギーを調整したイオン注入することによって、露出した半導体基板１Ｓの主面にチャネル注入領域３ａを形成する。このチャネル注入領域３ａはロジック部２００を構成するＭＩＳＦＥＴのしきい値電圧を制御するために設けられている。その後、マスクＰＭ１は除去される。
【００２９】
続いて、図６に示すように、フォトリソグラフィ技術により半導体基板１Ｓ上にレジスト膜を形成した後、メモリセル部１１０およびセンスアンプ部１２０の半導体基板１Ｓの表面を露出するように前記レジスト膜がパターニングされたマスクＰＭ２を形成する。続いて、半導体基板１Ｓにｐ型不純物（例えばホウ素）を、注入量および注入エネルギーを調整したイオン注入することによって、露出した半導体基板１Ｓの主面にチャネル注入領域３ｂ、３ｃを形成する。このチャネル注入領域３ｂ、３ｃはメモリセル部１１０およびセンスアンプ部１２０を構成するＭＩＳＦＥＴのしきい値電圧を制御するために設けられる。その後、マスクＰＭ２は除去される。なお、本実施の形態では、メモリセル部１１０およびセンスアンプ部１２０を構成するＭＩＳＦＥＴのチャネル注入領域３ａ、３ｃは同一工程で形成したが、別工程でそれぞれ注入量および注入エネルギーを調整したイオン注入によって形成しても良い。
【００３０】
続いて、図７に示すように、半導体基板１Ｓ上にロジック部２００を構成するＭＩＳＦＥＴのゲート電極５ａを、ゲート絶縁膜４ａを介して形成する。また、半導体基板１Ｓ上にメモリセル部１１０を構成するＭＩＳＦＥＴのゲート電極５ｂを、ゲート絶縁膜４ｂを介して形成する。また、半導体基板１Ｓ上にセンスアンプ部１２０を構成するＭＩＳＦＥＴのゲート電極５ｃを、ゲート絶縁膜４ｃを介して形成する。
【００３１】
ゲート絶縁膜４ａ〜４ｃは、半導体基板１Ｓを熱処理することにより、活性領域の表面に形成された酸化シリコン膜から構成されている。したがって、ゲート絶縁膜４ａ〜４ｃの全てが同じ膜厚となり、同じゲート耐圧を有することとなる。また、ゲート電極５ａ〜５ｃは、例えばＣＶＤ法で堆積した多結晶シリコン膜で構成される。なお、前記多結晶シリコン膜には、ｎ型不純物（例えばヒ素）がドープされている。
【００３２】
ここで、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴのゲート電極５ａ〜５ｃの幅（図の左右方向の寸法）は異なるように形成され、本実施の形態では、ゲート電極５ｂの幅はゲート電極５ａの幅より大きく、ゲート電極５ｃの幅はゲート電極５ｂの幅より大きくなるようにしている。具体的には、前記酸化シリコン膜上に前記多結晶シリコン膜を形成した後、フォトリソグラフィ技術により前記多結晶シリコン膜上にレジスト膜を形成し、ゲート電極５ａ〜５ｃの幅となるように前記レジスト膜がパターニングされたマスクを形成し、その後、エッチング技術により前記マスクが形成されていない前記多結晶シリコン膜および前記酸化シリコン膜を除去する。これにより、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴのゲート電極５ａ〜５ｃが、それぞれの幅で形成される。
【００３３】
続いて、図８に示すように、半導体基板１Ｓにｎ型不純物（例えば砒素）を、注入量および注入エネルギーを調整したイオン注入し、拡散することにより、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴの一対のエクステンション領域６ａ〜６ｃを同時に形成する。このエクステンション領域６ａ〜６ｃは、ｎ型半導体領域から構成される。
【００３４】
ここで、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴの一対のエクステンション領域６ａ〜６ｃは同時に形成されるため、ゲート電極５ａ〜５ｃ下に潜り込むエクステンション領域６ａ〜６ｃの先端部の大きさも同一とみなすことができる。よって、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴのチャネル長は、それぞれのエクステンション領域６ａ〜６ｃ間の寸法となるが、本実施の形態ではロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴのゲート電極５ａ〜５ｃの幅をそれぞれゲート長とみなしている。
【００３５】
このため、本実施の形態では、メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長く、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されていることとなる。
【００３６】
続いて、図９に示すように、フォトリソグラフィ技術により半導体基板１Ｓ上にレジスト膜を形成した後、ロジック部２００の半導体基板１Ｓの表面を露出するように前記レジスト膜がパターニングされたマスクＰＭ３を形成する。次いで、半導体基板１Ｓを回転させてｐ型不純物（例えばホウ素）を、注入角、注入量および注入エネルギーを調整した斜めイオン注入することによって、露出した半導体基板１Ｓの主面にポケット注入領域７ａを形成する。このポケット注入領域７ａはロジック部２００を構成するＭＩＳＦＥＴのショートチャネル効果を抑制するために設けられる。その後、マスクＰＭ３は除去される。
【００３７】
続いて、図１０に示すように、フォトリソグラフィ技術により半導体基板１Ｓ上にレジスト膜を形成した後、メモリセル部１１０の半導体基板１Ｓの表面を露出するように前記レジスト膜がパターニングされたマスクＰＭ４を形成する。次いで、半導体基板１Ｓを回転させてｐ型不純物（例えばホウ素）を、注入角、注入量および注入エネルギーを調整した斜めイオン注入することによって、露出した半導体基板１Ｓの主面にポケット注入領域７ｂを形成する。このポケット注入領域７ｂはメモリセル部１１０を構成するＭＩＳＦＥＴのショートチャネル効果を抑制するために設けられる。その後、マスクＰＭ４は除去される。
【００３８】
続いて、図１１に示すように、半導体基板１Ｓ上にＣＶＤ法で酸化シリコン膜を堆積した後、前記酸化シリコン膜をエッチングすることによってゲート電極５ａ〜５ｃの側壁にサイドウォール８を形成する。
【００３９】
続いて、図１２に示すように、半導体基板１Ｓにｎ型不純物（例えば砒素）を、注入量および注入エネルギーを調整したイオン注入し、拡散することにより、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０それぞれのＭＩＳＦＥＴの一対のソース・ドレイン領域９ａ〜９ｃを同時に形成する。このソース・ドレイン領域９ａ〜９ｃはｎ＋型半導体領域から構成され、サイドウォール８によって、それぞれゲート電極５ａ〜５ｃからエクステンション領域６ａ〜６ｃより離れて設けられている。
【００４０】
続いて、図１３に示すように、半導体基板１Ｓ上に例えばＣＶＤ法で金属膜を堆積し、半導体基板１Ｓに熱処理を行った後、シリコンと未反応の前記金属膜を除去することにより、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴのゲート電極５ａ〜５ｃ、ソース・ドレイン領域９ａ〜９ｃの表面にシリサイド膜１０を形成する。すなわち、露出しているシリコンが前記金属膜と反応する。前記金属膜は、高融点金属であり、例えばニッケル、コバルト、チタンなどがあり、これによりシリサイド膜１０はニッケルシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜となる。
【００４１】
その後、半導体基板１Ｓ上に、例えばロジック部２００、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴを電気的に接続する多層配線層、および表面を保護するパッシベーション膜を形成して、半導体装置が完成する。
【００４２】
このように、本実施の形態における半導体装置は、半導体基板１Ｓの主面に設けられているロジック部２００を構成するＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、メモリセル部１１０を構成するＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）およびセンスアンプ部１２０を構成するＭＩＳＦＥＴ（第３ＭＩＳＦＥＴ）を備えている。
【００４３】
ロジック部２００を構成するＭＩＳＦＥＴは、半導体基板１Ｓ上にゲート絶縁膜４ａを介して設けられているゲート電極５ａと、ゲート電極５ａの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ａおよびゲート電極５ａからエクステンション領域６ａより離れているｎ＋型の一対のソース・ドレイン領域９ａとを有している。さらに、ロジック部２００を構成するＭＩＳＦＥＴは、ゲート電極５ａの両側壁側下の半導体基板１Ｓに設けられ、エクステンション領域６ａを覆うようにソース・ドレイン領域９ａに接しているｐ型の一対のポケット注入領域７ａを有している。
【００４４】
また、メモリセル部１１０を構成するＭＩＳＦＥＴは、半導体基板１Ｓ上にゲート絶縁膜４ａと同じ膜厚のゲート絶縁膜４ｂを介して設けられているゲート電極５ｂと、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ｂと、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられ、ゲート電極５ｂからエクステンション領域６ｂより離れているｎ＋型の一対のソース・ドレイン領域９ｂとを有している。さらに、メモリセル部１１０を構成するＭＩＳＦＥＴは、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられ、エクステンション領域６ｂを覆うようにソース・ドレイン領域９ｂに接しているｐ型の一対のポケット注入領域７ｂを有している。
【００４５】
また、センスアンプ部１２０を構成するＭＩＳＦＥＴは、半導体基板１Ｓ上にゲート絶縁膜４ａと同じ膜厚のゲート絶縁膜４ｃを介して設けられているゲート電極５ｃと、ゲート電極５ｃの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ｃと、ゲート電極５ｃの両側壁側下の半導体基板１Ｓに設けられ、ゲート電極５ｃからエクステンション領域６ｃより離れているｎ＋型の一対のソース・ドレイン領域９ｃとを有している。
【００４６】
以下に、ＭＩＳＦＥＴの特性についてポケット注入領域との関係を中心にして説明する。なお、本実施の形態では、ロジック部２００を構成するＭＩＳＦＥＴではポケット注入領域７ａ、メモリセル部１１０を構成するＭＩＳＦＥＴではポケット注入領域７ｂを有するが、センスアンプ部１２０を構成するＭＩＳＦＥＴではポケット注入領域を有していない。
【００４７】
微細化プロセスを用いたＭＩＳＦＥＴでは、ポケット注入領域はＭＩＳＦＥＴの基本特性を決定する重要な要因の一つである。ポケット注入領域はショートチャネル効果の抑制を重視して、不純物濃度が濃く、かつ、濃度分布が急峻となるにデザインされる。このようなデザインはショートチャネル効果を抑制し、ゲート長の短いＭＩＳＦＥＴの形成を可能とするため、高速性に優れたＬＳＩを製造可能となる。その一方で、微細化によりＭＩＳＦＥＴ構造は、ポケット注入領域とエクステンション領域が、わずか数ｎｍの空間で、互いに打ち消しあうように接しているため、その位置の揺らぎや、不純物濃度の揺らぎによってＭＩＳＦＥＴの特性ばらつきが大きくなる問題が生じてしまう。
【００４８】
そこで、本実施の形態では、ＬＳＩを構成するＭＩＳＦＥＴにおいて、ロジック部２００、メモリセル部１１０およびセンスアンプ部１２０を構成するそれぞれのＭＩＳＦＥＴの基本構造を作り分けている。具体的にはショートチャネル効果を抑制するためのポケット注入領域の作り分けを行い、ロジック部２００を構成するＭＩＳＦＥＴに対しては高速性を優先させた構造を、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴに対しては、特性ばらつきを低減した構造を採用する。これによって、特性ばらつきを低減することによる半導体装置の信頼性向上と、高速性の両方の特性要求を満たすことができる。
【００４９】
図１４はゲート電極下で形成されるエクステンション領域およびポケット注入領域の模式図である。図１５および図１６はエクステンション領域およびポケット注入領域の不純物濃度分布の一例を示す説明図であり、これら図中の横軸の長さＸは、図１４に示すＸ方向（ゲート長方向）におけるゲート電極の側壁からの長さである。すなわち、長さＸが長いほど、不純物濃度分布が広く分布しているといえる。
【００５０】
本実施の形態では、ロジック部２００を構成するＭＩＳＦＥＴのエクステンション領域６ａ、ポケット注入領域７ａの不純物濃度分布が、図１５の不純物濃度分布に対応するように調整されている。また、メモリセル部１１０を構成するＭＩＳＦＥＴのエクステンション領域６ｂ、ポケット注入領域７ｂの不純物濃度分布が、図１６の不純物濃度分布に対応するように調整されている。
【００５１】
前述したように、エクステンション領域６ａとエクステンション領域６ｂは同一工程で形成される（図８の説明箇所を参照）ため、それぞれの不純物濃度およびその分布は同じあるいは同程度であるといえる。その一方、ポケット注入領域７ａとポケット注入領域７ｂは別工程で形成される（図９および図１０の説明箇所を参照）ので、ポケット注入領域７ｂは、ポケット注入領域７ａに対して、不純物濃度が薄く、かつ広く分布している。なお、センスアンプ部１２０を構成するＭＩＳＦＥＴでは、そのエクステンション領域６ｃもエクステンション領域６ａ、６ｂと同一工程で形成されるが、ポケット注入領域は形成されていない。
【００５２】
ポケット注入領域の不純物分布を広く薄くすることによって、不純物濃度の揺らぎの影響を軽減できることが本発明者によって見出された。つまり、ロジック部２００を構成するＭＩＳＦＥＴでは、図１５に示すように、エクステンション領域とポケット注入領域が、狭い範囲で重なっているため、不純物の位置による特性変動を受け易い。その一方、メモリセル部１１０を構成するＭＩＳＦＥＴでは、図１６に示すように、エクステンション領域とポケット注入領域が広い範囲かつ低濃度で重なるため、不純物の位置の揺らぎや、不純物濃度の揺らぎによる特性変動が受けにくくなる。
【００５３】
図１７は、本実施の形態におけるロジック部２００、メモリセル部１１０およびセンスアンプ部１２０のそれぞれを構成するＭＩＳＦＥＴのしきい値電圧のゲート長依存性を示す説明図である。前述したように、これらのＭＩＳＦＥＴにおいてはゲート長以外それぞれポケット注入領域のみが異なることから、図１７はポケット注入領域をパラメータとしたＭＩＳＦＥＴのしきい値電圧のゲート長依存性とみなすこともでき、ロジック部２００では濃いポケット注入あり、メモリセル部１１０では薄いポケット注入あり、センスアンプ部１２０ではポケット注入領域なし、の場合として考察することができる。
【００５４】
図１７に示すように、どのＭＩＳＦＥＴにおいても、ゲート長が短くなるとしきい値電圧が低下するショートチャネル効果が現れており、ポケット注入なしから濃くなるに従い、ゲート長が短い場合のしきい値電圧の落ち込みが急峻となり、その変曲点はゲート長が短い方向にずれるようになっている。
【００５５】
本実施の形態では、図１７中のＡ点、Ｂ点、Ｃ点が示すゲート長を、それぞれロジック部２００、メモリセル部１１０およびセンスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長としている。これからもわかるように、本実施の形態では、メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長く、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。
【００５６】
ゲート長を長くすることにより、ゲート長の加工寸法変動が減少する。このため本実施の形態では、例えば最小加工寸法をロジック部２００のＭＩＳＦＥＴのゲート長に適用し、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴのゲート長では最小加工寸法よりも長くし、余裕を持たせている。
【００５７】
このように、本実施の形態では、ロジック部２００を構成するＭＩＳＦＥＴでは高速性を優先させるために、メモリセル部１１０を構成するＭＩＳＦＥＴに対して、ゲート長を短くし、かつポケット注入領域７ａの不純物濃度を濃く、狭くしている。また、メモリセル部１１０を構成するＭＩＳＦＥＴでは特性ばらつきの低減を優先させるために、ロジック部２００を構成するＭＩＳＦＥＴに対して、ゲート長を長くし、かつポケット注入領域７ｂの不純物濃度を薄く、広くしている。この結果、特性ばらつきを低減することによる半導体装置の信頼性向上と、高速性の両方の特性要求を満たすことができる。
【００５８】
また、センスアンプ部１２０を構成するＭＩＳＦＥＴはポケット注入領域を有していない。図１７に示したように、ゲート長が短くなるに従い、緩やかにしきい値電圧が低下するが、ゲート長がある程度長ければ、特性ばらつきの少ないＭＩＳＦＥＴとして適用することができる。ポケット注入による不純物の位置揺らぎや分布数揺らぎの影響がないためである。また、チャネル注入の深さや注入量調整して、さらなる特性ばらつきの低減化ができる。チャネル注入を深くすることによって、ゲート電極下のゲート絶縁膜から遠い位置に不純物が分布することになり、不純物濃度分布の揺らぎの影響が緩和される効果が得られる。
【００５９】
なお、センスアンプ部１２０を構成するＭＩＳＦＥＴ全てにおいて、それぞれのゲート長を同じとして、センスアンプ部１２０の初段などに前述したポケット注入領域がないＭＩＳＦＥＴを適用し、センスアンプ部１２０の後段に図１５で示した不純物濃度分布のポケット注入領域を有するＭＩＳＦＥＴを適用することもできる。また、センスアンプ部１２０の初段などにも、例えば図１６で示す不純物濃度分布より薄く、広いポケット注入領域を有するＭＩＳＦＥＴを適用しても良い。
【００６０】
（実施の形態２）
前記実施の形態１のメモリセル部およびセンスアンプ部を構成するＭＩＳＦＥＴでは、それぞれしきい値電圧調整としてチャネル注入工程によるチャネル注入領域を有する場合について説明した。本実施の形態では、チャネル注入工程を適用せずにメモリセル部およびセンスアンプ部を構成するＭＩＳＦＥＴについて説明する。なお、その他の構造、製造方法について前記実施の形態１と同様である。
【００６１】
本実施の形態におけるロジック部２００を構成するＭＩＳＦＥＴは、前記実施の形態１（図１３参照）と同様に、半導体基板１Ｓ上にゲート絶縁膜４ａを介して設けられているゲート電極５ａと、ゲート電極５ａの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ａおよびゲート電極５ａからエクステンション領域６ａより離れているｎ＋型の一対のソース・ドレイン領域９ａとを有している。また、ロジック部２００を構成するＭＩＳＦＥＴは、ゲート電極５ａの両側壁側下の半導体基板１Ｓに設けられ、エクステンション領域６ａを覆うようにソース・ドレイン領域９ａに接しているｐ型の一対のポケット注入領域７ａを有している。さらに、一対のエクステンション領域６ａの間であってゲート電極５ａ下の半導体基板１Ｓに設けられているｐ型のチャネル注入領域を有している。
【００６２】
図１８は本実施の形態におけるメモリセル部１１０を構成するＭＩＳＦＥＴの断面を示す模式図である。メモリセル部１１０を構成するＭＩＳＦＥＴは、半導体基板１Ｓ上にゲート絶縁膜４ａと同じ膜厚のゲート絶縁膜４ｂを介して設けられているゲート電極５ｂと、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ｂと、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられ、ゲート電極５ｂからエクステンション領域６ｂより離れているｎ＋型の一対のソース・ドレイン領域９ｂとを有している。また、メモリセル部１１０を構成するＭＩＳＦＥＴは、ゲート電極５ｂの両側壁側下の半導体基板１Ｓに設けられ、エクステンション領域６ｂを覆うようにソース・ドレイン領域９ｂに接しているｐ型の一対のポケット注入領域７ｂを有している。なお、図１３で示したようなチャネル注入領域３ｂは有していない。
【００６３】
ゲート電極５ｂ下の半導体基板１Ｓにはｐ型の一対のポケット注入領域７ｂの一部が互いに重なって設けられている。前記実施の形態１では、しきい値電圧調整用としてチャネル注入領域３ｂを有していた（図１３参照）が、本実施の形態では、ゲート電極５ｂ下でポケット注入領域７ｂを重ねることで、しきい電圧を調整している。
【００６４】
図１９は本実施の形態におけるセンスアンプ部１２０を構成するＭＩＳＦＥＴの断面を示す模式図である。センスアンプ部１２０を構成するＭＩＳＦＥＴは、半導体基板１Ｓ上にゲート絶縁膜４ａと同じ膜厚のゲート絶縁膜４ｃを介して設けられているゲート電極５ｃと、ゲート電極５ｃの両側壁側下の半導体基板１Ｓに設けられているｎ型の一対のエクステンション領域６ｃと、ゲート電極５ｃの両側壁側下の半導体基板１Ｓに設けられ、ゲート電極５ｃからエクステンション領域６ｃより離れているｎ＋型の一対のソース・ドレイン領域９ｃとを有している。また、センスアンプ部１２０を構成するＭＩＳＦＥＴは、ゲート電極５ｃの両側壁側下の半導体基板１Ｓに設けられ、エクステンション領域６ｃを覆うようにソース・ドレイン領域９ｃに接しているｐ型の一対のポケット注入領域７ｃを有している。なお、図１３で示したようなチャネル注入領域３ｃは有していない。
【００６５】
本実施の形態における半導体装置の製造方法は、前記実施の形態１で図６を参照して説明したチャネル注入領域工程を省略し、また、図１０を参照して説明したイオン注入工程において、メモリセル部１１０の他にセンスアンプ部１２０にもポケット注入領域を形成するためのイオン注入を同時に行う工程が前記実施の形態１と異なる工程となる。このポケット注入領域形成工程のため、本実施の形態では、ポケット注入領域７ｃの不純物濃度および半導体基板１Ｓの主面（表面）からの深さは、それぞれポケット注入領域７ｂの不純物濃度および半導体基板１Ｓの主面（表面）からの深さと同じとなる。
【００６６】
図２０は本実施の形態におけるメモリセル部１１０およびセンスアンプ部１２０を構成するＭＩＳＦＥＴのエクステンション領域およびポケット注入領域の不純物濃度分布の一例を示す説明図であり、これら図中の横軸の長さＸは、図１４に示すＸ方向（ゲート長方向）におけるゲート電極の側壁からの長さである。
【００６７】
図２０に示すポケット注入では、前記実施の形態１で示した図１５、図１６のポケット注入より、不純物濃度が薄く、かつ広く分布している。すなわち、図２０に示す不純物濃度分布でＭＩＳＦＥＴを構成すれば、図１５、図１６に示す不純物濃度分布で構成したＭＩＳＦＥＴよりエクステンション領域とポケット注入領域が広い範囲かつ低濃度で重なるため、不純物の位置の揺らぎや、不純物濃度の揺らぎによる特性変動が受けにくくなる。
【００６８】
図２１は、図２０で示す不純物濃度分布で構成したＭＩＳＦＥＴのしきい値電圧のゲート長依存性を示す説明図である。ゲート長が短くなるとしきい値電圧が低下するショートチャネル効果が現れている。また、図２１では、しきい値電圧が低下する前に、ゲート長が短くなるに従い、しきい値電圧が上昇する現象を観察することができる。これはゲート電極の両側壁側から拡散して形成されるポケット注入領域が、ゲート電極下で重なり、不純物濃度が濃い状態となるからと考えられる。
【００６９】
そこで、本実施の形態では、図２１中のＡ点、Ｂ点が示すゲート長をそれぞれメモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴのゲート長としている。これからもわかるように、本実施の形態では、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。なお、前記実施の形態１と同様に、メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。
【００７０】
ゲート長を長くすることにより、ゲート長の加工寸法変動が減少する。このため本実施の形態では、例えば最小加工寸法をロジック部２００のＭＩＳＦＥＴのゲート長に適用し、メモリセル部１１０およびセンスアンプ部１２０のＭＩＳＦＥＴのゲート長では最小加工寸法よりも長くし、余裕を持たせている。
【００７１】
本実施の形態では、ロジック部２００を構成するＭＩＳＦＥＴでは高速性を優先させるために、メモリセル部１１０を構成するＭＩＳＦＥＴに対して、ゲート長を短くし、かつポケット注入領域７ａの不純物濃度を濃く、狭くしている。また、メモリセル部１１０を構成するＭＩＳＦＥＴでは、特性ばらつきの低減を優先させるために、ロジック部２００を構成するＭＩＳＦＥＴに対して、ゲート長を長くし、かつポケット注入領域７ｂの不純物濃度を薄く、広くしている。この結果、特性ばらつきを低減することによる半導体装置の信頼性向上と、高速性の両方の特性要求を満たすことができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば、前記実施の形態におけるＭＩＳＦＥＴを構成するエクステンション領域、ポケット注入領域およびチャネル注入領域などの拡散層（半導体領域）を形成するための注入角、注入量、注入エネルギーの条件は適宜変更することができる。
【産業上の利用可能性】
【００７４】
本発明は、半導体装置、特に、ＬＳＩの製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施の形態における半導体装置を示すブロック図である。
【図２】図１で示すメモリマクロ部を示す回路図である。
【図３】図１で示すロジック部を構成する素子の回路図である。
【図４】本発明の一実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図５】図４に続く製造工程中の半導体装置の断面を示す模式図である。
【図６】図５に続く製造工程中の半導体装置の断面を示す模式図である。
【図７】図６に続く製造工程中の半導体装置の断面を示す模式図である。
【図８】図７に続く製造工程中の半導体装置の断面を示す模式図である。
【図９】図８に続く製造工程中の半導体装置の断面を示す模式図である。
【図１０】図９に続く製造工程中の半導体装置の断面を示す模式図である。
【図１１】図１０に続く製造工程中の半導体装置の断面を示す模式図である。
【図１２】図１１に続く製造工程中の半導体装置の断面を示す模式図である。
【図１３】図１２に続く製造工程中の半導体装置の断面を示す模式図である。
【図１４】本発明の一実施の形態におけるゲート電極下で形成されるエクステンション領域およびポケット注入領域の模式図である。
【図１５】本発明の一実施の形態におけるエクステンション領域およびポケット注入領域の不純物濃度分布の一例を示す説明図である。
【図１６】本発明の一実施の形態におけるエクステンション領域およびポケット注入領域の不純物濃度分布の他の一例を示す説明図である。
【図１７】本発明の一実施の形態におけるロジック部、メモリセル部およびセンスアンプ部のそれぞれを構成するＭＩＳＦＥＴのしきい値電圧のゲート長依存性を示す説明図である。
【図１８】本発明の他の実施の形態におけるＭＩＳＦＥＴの断面を示す模式図である。
【図１９】本発明の他の実施の形態におけるＭＩＳＦＥＴの断面を示す模式図である。
【図２０】本発明の他の実施の形態におけるエクステンション領域およびポケット注入領域の不純物濃度分布の一例を示す説明図である。
【図２１】本発明の他の実施の形態におけるＭＩＳＦＥＴのしきい値電圧のゲート長依存性を示す説明図である。
【符号の説明】
【００７６】
１Ｃ  半導体チップ
１Ｓ  半導体基板
２  素子分離溝
３ａ、３ｂ、３ｃ  チャネル注入領域
４ａ、４ｂ、４ｃ  ゲート絶縁膜
５ａ、５ｂ、５ｃ  ゲート電極
６ａ、６ｂ、６ｃ  エクステンション領域
７ａ、７ｂ、７ｃ  ポケット注入領域
８  サイドウォール
９ａ、９ｂ、９ｃ  ソース・ドレイン領域
１０  シリサイド膜
１００  メモリマクロ部
１１０  メモリセル部
１２０  センスアンプ部
１３０ａ、１３０ｂ  イコライズ回路部
１４０  Ｙ選択スイッチ部
２００  ロジック部
３００  Ｉ／Ｏ部
ＭＣ  メモリセル
ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４  マスク
【図１】
2009124011.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009124011.tif 000011
【図１０】
2009124011.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2009124011.tif 000017
【図１６】
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【図１７】
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【図１８】
2009124011.tif 000020
【図１９】
2009124011.tif 000021
【図２０】
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【図２１】
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