(57)【要約】【課題】金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消すること。【解決手段】半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。【選択図】図６
2009124103.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に多数の金属配線を形成する段階;
ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;
前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;
前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;
前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。
【請求項２】
前記反応防止膜を形成した後、前記金属配線を含む前記層間絶縁膜上に拡散防止膜を形成する段階をさらに含む請求項１に記載の半導体素子の製造方法。
【請求項３】
前記拡散防止膜は、窒化膜(Nitride)で形成する請求項２に記載の半導体素子の製造方法。
【請求項４】
前記金属配線は、銅で形成される請求項１に記載の半導体素子の製造方法。
【請求項５】
前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成される請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ビアプラグは、タングステンで形成される請求項１に記載の半導体素子の製造方法。
【請求項７】
前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成される請求項１に記載の半導体素子の製造方法。
【請求項８】
半導体基板上に形成された多数の金属配線;
ビアホールが形成される領域の前記金属配線上に形成された反応防止膜;
前記反応防止膜上に形成されたビアホールを含む層間絶縁膜;及び
前記ビアホール内に形成されたビアプラグを含む半導体素子。
【請求項９】
前記反応防止膜及び前記金属配線を含む前記層間絶縁膜上に形成された拡散防止膜をさらに含む請求項８に記載の半導体素子。
【請求項１０】
前記拡散防止膜は、窒化膜(Nitride)で形成された請求項９に記載の半導体素子。
【請求項１１】
前記金属配線が銅で形成された請求項８に記載の半導体素子。
【請求項１２】
前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成された請求項８に記載の半導体素子。
【請求項１３】
前記ビアプラグは、タングステンで形成された請求項８に記載の半導体素子。
【請求項１４】
前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成された請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものであり、特に、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消する半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子は、多数のメモリセル(memory cell)、セレクトトランジスタ(select transistor)及び高電圧トランジスタ(high voltage transistor)を含む。そのうち、ナンドフラッシュメモリ素子は、順に情報を読み出す(read)メモリ素子である。このようなナンドフラッシュメモリ素子のプログラム及び消去は、F-Nトンネリング(tunneling)方式を用いてフローティングゲート(floating gate)に電子を注入したり放出しながらメモリセルのしきい値電圧(threshold Voltage、Vt)を制御することによりなされる。
【０００３】
ナンドフラッシュメモリ素子では、金属配線を通じて外部から印加される駆動電圧(バイアス電圧)を下部の半導体構造物層、例えば、接合領域であるソース領域及びドレイン領域に電気的に接続させるためにコンタクトプラグ(contact plug)が必要である。ナンドフラッシュメモリ素子においてコンタクトプラグとしては、大きくソースコンタクトプラグ(SouRce ConTact Plug、SRCT)、ドレインコンタクトプラグ(DRain CoTact Plug、DRCT)、メタルコンタクトプラグがある。ソースコンタクトプラグは、アクティブ領域に形成されたセルのソース領域と上部金属配線、例えば、共通ソースラインを連結させ、ドレインコンタクトプラグはセルのドレイン領域と上部の金属配線、例えば、ビットラインを電気的に連結させ、メタルコンタクトプラグは、アクティブ領域に形成されたソース領域またはドレイン領域を金属配線と電気的に連結させるために金属配線と同時に形成される。
【０００４】
従来のナンドフラッシュメモリ素子を形成するための工程過程中、金属配線を電気的に連結させるコンタクトプラグを形成する工程過程を簡略に説明すれば、次の通りである。ビットラインダマシンパターン(Bit Line Damascene Pattern)を形成した後に、このような金属パターンを電気的に連結するタングステンプラグ(W Plug)を形成するために、ビアホール(Via Hole)エッチングを進めた後、ビアホールの下部及び側壁にタングステンプラグ金属障壁層(W Plug Metal Barrier Layer)を形成してタングステン(W)を蒸着する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このようなタングステンプラグ金属障壁層及びタングステンの蒸着工程過程で一部のタングステンプラグ金属が十分にビアホール内に満たされない場合、図１で見られるように、タングステンプラグ金属障壁層のキャッピング(Capping)が不良な部分において銅(Cu)元素の結合(Incorporation)により、タングステン-銅(W-Cu)の固形体(A)が形成されることがある。これにより、図２で見られるように、WEBエッチング時にタングステン-銅の固形体(A)により、エッチングされないアンエッチ(Un-Etch)性の残留物(Residue)(B)の形態が存在する。これにより、図３で見られるように、後続工程でパターン(Pattern)問題の誘発及び近隣ビアホールとのブリッジ(Bridge)(C)発生の問題を惹起して素子の信頼性を低下させる問題があった。
【０００６】
前述した問題を解決するために、本発明は、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消することができる半導体素子及びその製造方法を提供することに目的がある。
【課題を解決するための手段】
【０００７】
前述した目的を達成するために、本発明は、半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階からなる。
【０００８】
本発明において、前記反応防止膜を形成した後、前記金属配線を含む前記層間絶縁膜上に拡散防止膜を形成する段階をさらに含む。
【０００９】
本発明において、前記拡散防止膜は窒化膜(Nitride)で形成する。
【００１０】
本発明において、前記金属配線は銅で形成される。
【００１１】
本発明において、前記反応防止膜は、TaN、Ti及びTiNのいずれか一つまたはこれらの2個以上が含まれた積層膜で形成される。
【００１２】
本発明において、前記ビアプラグはタングステンで形成される。
【００１３】
本発明において、前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成される。
【００１４】
また、本発明は、半導体基板上に形成された多数の金属配線;ビアホールが形成される領域の前記金属配線上に形成された反応防止膜;前記反応防止膜上に形成されたビアホールを含む層間絶縁膜;及び前記ビアホール内に形成されたビアプラグを含む半導体素子からなる。
【００１５】
本発明において、前記反応防止膜及び前記金属配線を含む前記層間絶縁膜上に形成された拡散防止膜をさらに含む半導体素子を含む。
【００１６】
本発明において、前記拡散防止膜は窒化膜で形成された半導体素子を含む。
【００１７】
本発明において、前記金属配線が銅で形成された半導体素子を含む。
【００１８】
本発明において、前記反応防止膜はTaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成された半導体素子を含む。
【００１９】
本発明において、前記ビアプラグはタングステンで形成された半導体素子を含む。
【００２０】
本発明において、前記反応防止膜の幅は、前記ビアプラグの幅より広い幅で形成された半導体素子を含む。
【発明の効果】
【００２１】
本発明によれば、半導体素子のビアプラグを形成するために、ビアホールエッチング工程を行う前に、ビアホールが形成される領域の金属配線の上部に伝導性及び銅拡散防止機能を満たすことができるTaN/Ti/TiN積層構造の反応防止膜を形成する。即ち、ビアホールエッチングの進行時に反応防止膜に含まれたTiNにより下部銅配線の銅イオンが直接的に示されない。また、 TaNにより銅拡散防止機能を行うことができ、後続のタングステンプラグ金属障壁層及びタングステン膜形成時のパターン問題の誘発や近隣ビアホールとのブリッジ発生の問題を解消することができ、素子の信頼性を大きく向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下では、添付した図面を参照し、本発明の一実施例による半導体素子及びその製造方法を詳しく説明する。
【００２３】
本発明の属する技術分野によく知られており、本発明と直接的に関連がない技術内容については説明を省略する。これは、不要な説明を省略することにより、本発明の要旨をぼかさずにより明確に伝達するためである。
【００２４】
図４を参照すれば、金属配線216を含む第1の層間絶縁膜214上にビアホールが形成される領域の金属配線の上部に反応防止膜218を形成する。具体的には、半導体基板210上に所定の下部構造物(図示せず)が備えられた状態で、下部層間絶縁膜212を含む半導体基板210上に第1の層間絶縁膜214が形成され、第1の層間絶縁膜214には多数のダマシンパターンが形成される。ダマシンパターンは導電物質で満たされ、その結果、ダマシンパターン内には金属配線216が形成される。ここで、金属配線216は銅で形成されることができる。一方、金属配線216と第1の層間絶縁膜214との間には金属配線216の金属成分が第1の層間絶縁膜214に拡散されるのを防止するために、障壁金属膜213(barrier metal layer)が形成されることが好ましい。
【００２５】
ナンドフラッシュメモリ素子の場合、金属配線216がビットラインになり得、一部の金属配線はウェルピックアップ(well pick up)領域に形成される。
【００２６】
次いで、後続工程でビアプラグが形成される領域の金属配線216の上部には、ビアプラグの物質と金属配線216の物質が反応するのを防止するための反応防止膜218が形成される。反応防止膜218は、伝導性物質で形成する。金属配線216が銅で形成され、後続工程でビアプラグがタングステンで形成される場合、銅とタングステンが反応して素子の信頼性を低下させる問題が発生するのを防止するために反応防止膜218が形成され、このような反応防止膜218はTaN、Ti及びTiNのいずれか一つまたはこれら2個以上が含まれた積層膜で形成することができる。また、反応防止膜218の幅はビアプラグの幅より広い幅で形成されることが好ましい。しかし、隣接した金属配線と反応防止膜218が連結される場合、ブリッジによる不良が発生することがあるため、隣接した金属配線との距離を考慮して反応防止膜218の幅を調節しなければならない。
【００２７】
そして、図４では、ウェルピックアップ領域の金属配線216上にのみ反応防止膜218が形成されるものと示されたが、それ以外にもビアプラグが形成される他の領域に反応防止膜が追加で形成されることができる。
【００２８】
従って、ビアホールエッチング工程前に、ビアホールが形成される領域の金属配線の上部に反応防止膜218を形成することにより、ビアホールエッチング進行時に反応防止膜218に含まれたTiNにより下部銅配線の銅イオンが直接的に示されない。また、 TaNにより銅拡散防止機能を行うことができる。そして、後続のタングステンプラグを形成するために行う金属障壁膜蒸着工程時にタングステンプラグ金属障壁膜の一部を満たせない問題が発生する場合にも、ビアホールが形成される領域の銅配線の上部に伝導性と銅拡散防止機能がある反応防止膜218を形成することにより、銅が露出されないため、素子の信頼性の側面で効率的である。参考までに、図５は、図４の平面図である。
【００２９】
図６を参照すれば、反応防止膜218が形成された金属配線216及び残りの金属配線216を含む第1の層間絶縁膜214上にビアホール224を含む第2の層間絶縁膜222を形成する。具体的には、金属膜積層構造の反応防止膜218が形成された金属配線216及び残りの金属配線216を含む第1の層間絶縁膜214上に拡散防止膜220及び第2の層間絶縁膜222を順に形成する。次いで、ビアホールマスク(図示せず)を用いて反応防止膜218の一部が露出されるように第2の層間絶縁膜222及び拡散防止膜220のエッチング工程を行ってビアホール224を形成する。この時、拡散防止膜220は窒化膜(Nitride)で形成する。また、第2の層間絶縁膜222及び拡散防止膜220のエッチング工程は、それぞれの膜に対する適切な工程条件を用いてイン-サイチュ(In-situ)で進めることができる。その後、ビアホール224内部にタングステン膜を蒸着してタングステンビアプラグを形成することができる。このような工程過程を通じて後続のタングステンビアプラグ金属障壁層及びタングステン膜形成時にパターン問題の誘発や近隣ビアホールとのブリッジ発生問題を解消することができ、素子の信頼性を大きく向上させることができる。
【００３０】
これまで本発明の具体的な具現例を図面を参照として説明したが、これは、本発明の属する技術分野において平均的知識を有する者が容易に理解することができるようにするためのものであり、発明の技術的範囲を制限するためのものではない。従って、本発明の技術的範囲は、特許請求の範囲に記載された事項により定められ、図面を参照として説明した具現例は本発明の技術的思想と範囲内でいくらでも変形または修正することができる。
【産業上の利用可能性】
【００３１】
本発明は、半導体素子及びその製造方法に関するものであり、特に、金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消する半導体素子及びその製造方法に関する。
【図面の簡単な説明】
【００３２】
【図１】従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。
【図２】従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。
【図３】従来技術によるフラッシュメモリ素子の製造過程で発生する問題を示す例示図である。
【図４】本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。
【図５】本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。
【図６】本発明によるフラッシュメモリ素子の製造方法を説明するための段階的な工程断面図である。
【符号の説明】
【００３３】
210…半導体基板
212…下部層間絶縁膜
213…障壁金属膜
214…第1の層間絶縁膜
216…金属配線
218…反応防止膜
220…拡散防止膜
222…第2の層間絶縁膜
224…ビアホール
【図４】
2009124103.tif 000003
【図５】
2009124103.tif 000004
【図６】
2009124103.tif 000005
【図１】
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【図２】
2009124103.tif 000007
【図３】
2009124103.tif 000008