(57)【要約】      （修正有）【課題】ＤＲＡＭセルのキャパシタに適用できる膜厚まで薄膜化しても、高い誘電率を得るのに十分な結晶性を確保する誘電体膜を提供する。【解決手段】トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これは反応バリア層９を介して円筒型のキャパシタ下部電極１０につながっている。下部電極１０の表面には、ニッケルまたはコバルトを０．５％から１０％の範囲で添加した二酸化チタン１１が形成されており、上部電極１２と下部電極１０、および二酸化チタン１１でキャパシタが構成されている。【選択図】図１
2009218408.tif 000002
【特許請求の範囲】
【請求項１】
基板上に下部電極と、誘電体膜と、上部電極とがこの順に積層されてなるキャパシタを有するＤＲＡＭセルを具備した半導体記憶装置であって、
前記誘電体膜が酸化チタンを主成分とし、かつ、ニッケルとコバルトの少なくともひとつを含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記誘電体膜は、その膜厚が１０ｎｍ以下で、かつ、ルチル構造に結晶化していることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記誘電体膜に含まれる金属元素は、９０原子パーセント以上がチタンであることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記誘電体膜に含まれる金属元素の０．５原子パーセントから１０原子パーセントが、ニッケルであることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記誘電体膜に含まれる金属元素の０．５原子パーセントから１０原子パーセントが、コバルトであることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記下部電極と前記上部電極の少なくともひとつが、ルテニウム、イリジウム、または白金を主成分とすることを特徴とする半導体記憶装置。
【請求項７】
半導体基板に素子分離構造を形成した後にウェル構造を形成する工程と、
前記半導体基板上にゲート電極を兼ねるワード線を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し前記ワード線に接続する接続プラグを形成する工程と、
前記層間絶縁膜上に前記接続プラグに接続するビット線を形成する工程と、
前記層間絶縁膜上に下部電極を形成し、前記下部電極に誘電体膜を形成し、さらに前記誘電体膜上に上部電極を形成してキャパシタを形成する工程と、を有し、
前記誘電体膜が、酸化チタンを主成分とし、かつ、ニッケルとコバルトの少なくとも一つを含むことを特徴とする半導体記憶装置の製造方法。
【請求項８】
半導体基板に素子分離構造を形成した後にウェル構造を形成する工程と、
前記半導体基板にビット線となる拡散層を形成する工程と、
前記拡散層に接続するように前記半導体基板上にＰＮ接合を二つ含むピラーを形成する工程と、
前記ピラーの側壁にゲート電極を兼ねるワード線を形成する工程と、
前記ピラーの上部に第１の電極を形成し、前記第１の電極の表面に誘電体膜を形成し、さらに前記誘電体膜の表面に第２の電極を形成してキャパシタを形成する工程と、を有し、
前記誘電体膜が、酸化チタンを主成分とし、かつ、ニッケルとコバルトの少なくとも一つを含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記誘電体膜を形成する工程は、チタンを含有する原料ガス供給と、真空引き／パージと、オゾン供給と、真空引き／パージとを１サイクルとして該サイクルを複数回繰り返すことにより薄膜を堆積する第１の工程とを有し、
前記第１の工程の所定の前記１サイクル終了後に、ニッケルまたはコバルトを含有する原料ガス供給と、真空引き／パージと、オゾン供給と、真空引き／パージとを１サイクルとする第２の工程とが挿入されていることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１の工程のサイクル回数は、前記誘電体膜の厚さに応じて決定され、
前記第２の工程のサイクル回数は、前記誘電体膜に添加されるニッケルまたはコバルトの添加量に応じて決定されることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセスメモリ（以下ＤＲＡＭ）に係り、特に、ＭＯＳトランジスタとともにメモリセルを構成する、情報記憶用のキャパシタに関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、一対のＭＯＳトランジスタとキャパシタで構成されている。ＤＲＡＭを高集積化するには、ＭＯＳトランジスタを微細化するとともに、キャパシタも微細化しなくてはならない。このメモリセル縮小に際し、ＭＯＳトランジスタは、ゲート長が短くなるとともに性能が向上するのに対し、キャパシタは、面積縮小が単純に静電容量の低下を招く。一方セルあたりの静電容量は、各種雑音によるデータエラーを避け、リフレッシュ間隔を保持するために、メモリセルを微細化しても、約２５ｆＦを確保しておく必要がある。従って、メモリセルを微細化するには、単位面積あたりの静電容量を増大させる技術が不可欠となる。
【０００３】
この課題に対するアプローチは２つある。ひとつは、キャパシタの電極を立体化させて、平面投影面積は縮小されても、実効的な面積は減少しない構造をとることであり、スタックキャパシタ構造、トレンチキャパシタ構造、粗面化電極などの技術が開発され、ＤＲＡＭの生産に使われてきた。もうひとつは、キャパシタを構成する誘電体の比誘電率εを上げて容量増大を図るものであり、二酸化シリコン（ε≒４）に代わる誘電体材料として、アルミナ（ε≒９）や二酸化ハフニウム（ε≒２０）が用いられている。
【０００４】
後者の高誘電率材料の適用には、製造工程起因により電極表面がわずかに腐食され、低誘電率の界面層が形成されて、実質的に誘電率が低下する現象があることに留意しなくてはならない。特に多結晶シリコンを電極とするキャパシタでは、界面に形成される二酸化シリコンの影響から、高誘電率を生かすことができなくなる。
【０００５】
このため、最小加工寸法が０．１μｍ以下のような微細なメモリセルでは、電極が従来の多結晶シリコンから、耐食性金属に置き換えられるようになった。例えば、非特許文献１によれば、この金属電極と、高誘電率材料として、窒化チタンと二酸化ハフニウムを用いたキャパシタが、ＤＲＡＭの製造に有望と報告されている。
【０００６】
さらに高い誘電率を示す材料としては、例えば非特許文献２によれば、正方晶に結晶化した二酸化ジルコニウムが提案されている。二酸化ジルコニウムの室温における安定相は、二酸化ハフニウムと同程度の誘電率である単斜晶である。しかし、非特許文献３によると、誘電体膜の物理膜厚が数十ｎｍ以下の場合には正方晶が安定になり、より高い誘電率（ε≒４０）が利用できるようになるとされる。
【０００７】
【非特許文献１】アイ・イー・イー・イー  インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト２００３年、ｐ．６６１−６６４（Technical Digest of IEDM 2003, pp.661-664）
【非特許文献２】第３６回ヨーロピアン・ソリッドステート・デバイス・リサーチ・コンファレンス２００６年、ｐ．１４６−１４９（The 36th European Solid-State Device Research Conference, pp.146-149）
【非特許文献３】アイ・イー・イー・イー  インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト２００６年、論文番号９．７（Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ＩＥＤＭ  ２００６、Ｓｅｓｓｉｏｎ９、Ｐａｐｅｒ  ７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＤＲＡＭの微細化がさらに進展すると、これら高誘電率化技術を適用しても容量の不足は著しくなる。そこで、さらなる誘電率の向上を目的に、発明者らは、誘電体膜として二酸化チタンを検討した。二酸化チタンには、概ね６００℃以下の温度で合成された場合に生成する斜方晶系のアナターゼ（ε≒３０）と、７００℃以上で生成する正方晶系のルチル（ｃ軸に対し平行方向でε≒１７０、垂直方向でε≒９０）の二つの結晶がある。６００℃から７００℃の範囲では、二つの結晶の混合物が得られる。これより、公知技術の二酸化ジルコニウムを超える誘電率を得るには、７００℃以上の熱処理を加えてルチルを生成する必要があると判断される。
【０００９】
そこで発明者らは、二酸化チタンの薄膜形成実験を行なった。ＤＲＡＭキャパシタの誘電体薄膜は、静電容量を増大させるためにできるだけ膜厚を薄くする必要がある。そこで、膜厚を２００ｎｍから１０ｎｍ以下まで広範囲に変化させた実験をおこなった。この結果、先に述べた二酸化ジルコニウムの場合と対照的に、誘電率は５０ｎｍをしきい値として急激に減少する現象が見出された。さらに発明者らの詳細な検討により、この現象は、物理膜厚の薄膜化とともに、二酸化チタンが結晶化し難くなることに起因することが判明した。即ち、従来技術である二酸化ジルコニウムでは、薄膜化することにより、高誘電率の正方晶が生成しやすくなるが、二酸化チタンでは逆に、高誘電率の正方晶は生成しなくなる、という新たな課題が見出された。
【課題を解決するための手段】
【００１０】
本明細書において開示される半導体記憶装置のうち代表的手段の一例を示せば、次の通りである。すなわち、本発明に係る半導体記憶装置は、下部電極と、誘電体膜と、上部電極とからなるキャパシタを持つＤＲＡＭセルを具備する半導体記憶装置であって、前記誘電体膜が二酸化チタンを主成分としており、さらに、コバルトまたはニッケルを含むことを特徴とするものである。
【００１１】
ここで、簡単に本発明に関して説明する。すなわち、本発明では、ＤＲＡＭセルのキャパシタに適用できる膜厚まで薄膜化しても、高い誘電率を得るのに十分な結晶性を確保する方法を提供する。これは、発明者らの詳細な検討から、コバルトまたはニッケルを含有させることで達成される。このコバルトまたはニッケルを、以下添加元素と呼ぶ。添加元素の好適な添加方法と添加量、またＤＲＡＭメモリセルに実装する方法に関しては、実施例の中で明らかになろう。
【発明の効果】
【００１２】
上記構成のキャパシタをＤＲＡＭのメモリセルに適用することで、最小加工寸法６０ｎｍ以下のような微細なメモリセルにおいても、メモリ動作に必要な信号量を得ることが可能になる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る半導体記憶装置の実施の形態について、添付図面を参照しながら、以下、詳細に説明する。
【実施例１】
【００１４】
図１は、本発明に係る半導体記憶装置、すなわちＤＲＡＭの一実施例の断面図である。公知の方法でトランジスタとワード線、ビット線がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これは反応バリア層９を介して円筒型のキャパシタ下部電極１０につながっている。
下部電極１０の表面には、コバルトを添加した二酸化チタン１１が形成されており、上部電極１２と下部電極１０、および二酸化チタン１１でキャパシタが構成されている。
【００１５】
以下、このＤＲＡＭセルの作成方法について、詳述する。
図２は、メモリセルのトランジスタとワード線３、ビット線６、およびキャパシタ下部電極への配線プラグを形成し終わった時点での断面である。シリコン基板１上に、トランジスタの素子分離構造２、ウェル構造（図示せず）を作成した後、ゲート電極を兼ねるワード線３を作成する。ワード線の間隙には、ビット線への接続プラグ５がポリシリコンで形成されている。
接続プラグは、シリコン基板１上に形成された層間絶縁膜１６に貫通孔を形成し、その貫通孔にポリシリコン導電体を埋め込んで形成される。
ここでは、トランジスタを平面構造の公知な構造としたが、短チャネル効果の抑制のために知られているリセスゲート構造や、フィン(Ｆｉｎ)構造としても本発明の実施は可能である。
【００１６】
次に、図２の構造の上に、キャパシタ電極の高さを決める層間絶縁膜を堆積する。ここでは、加工後に図１のエッチングストッパ層４となる窒化シリコン層１０１と、酸化シリコン層１０２との積層とする。窒化シリコン層１０１は、ＣＶＤ法により５ｎｍから１０ｎｍの膜厚を堆積する（図３参照）。その後、テトラエトキシシランと酸素を原料とするプラズマＣＶＤ法により、酸化シリコン層１０２を１μｍから３μｍ形成した。フォトリソグラフィーとドライエッチングにより、キャパシタが形成される部分１０３の酸化シリコン層１０２と窒化シリコン層１０１を取り除き、図４の構造を得る。図１〜８では、図を見易くするために、膜厚や縦横比を任意で表現してあるが、形成された穴構造は、開口部分の直径がおよそ５０ｎｍ〜１５０ｎｍであり、高さが１μｍ〜３μｍであるので、開口部と深さの比（以下、アスペクト比）は数１０にもおよぶ、きわめて深い穴構造になっている。
【００１７】
次に、下部電極１０となるルテニウムをＣＶＤ法により、１０ｎｍ堆積した（図５参照）。このルテニウム層１０４は、エチルシクロペンタジエニルルテニウム（Ｒｕ（ＥｔＣｐ）２）と酸素によるＣＶＤ法のほか、原子層成長（以下、ＡＬＤと記す。）によるルテニウムも好適である。ＡＬＤ法は、成膜速度がＣＶＤ法よりも遅いが、前述のようにアスペクト比が非常に大きい構造の内壁や底部にも均一に成膜する必要がある場合には、段差被覆性に優れる特長を生かすことができる。また下部電極１０としては、ルテニウムのほか、イリジウム、白金が好適な材料として挙げられる。イリジウムは、イリジウムアセチルアセトネート（Ｉｒｉｄｉｕｍ  ａｃｅｔｙｌａｃｅｔｏｎａｔｏ；Ｉｒ（ａｃａｃ）３）と酸素によるＣＶＤ法あるいはＡＬＤ法が適用できる。白金は、白金アセチルアセトネート（Ｐｌａｔｉｎｕｍ  ａｃｅｔｙｌａｃｅｔｏｎａｔｏ；Ｐｔ（ａｃａｃ）２）または、トリメチルシクロペンタジエニル白金（Ｔｒｉｍｅｔｈｙｌ  ｃｙｃｌｏｐｅｎｔａｄｉｅｎｌ  Ｐｌａｔｉｎｕｍ；ＰｔＣｐ（ＣＨ３）３）と酸素によるＣＶＤ法あるいはＡＬＤ法が適用できる。いずれも膜厚はルテニウムと同じく、１０ｎｍである。
【００１８】
この下部電極をビットごとに分割するために、エッチバックプロセスを次に行う。図５の構造の上に、ポジ形のフォトレジストを塗布した後、チップ全面を露光し現像を行うことで、酸化シリコン膜１０２の上のレジストが除去され、穴構造１０３の内部には未露光のフォトレジストが残る。この構造に対してドライエッチングを行うと、ビット間のルテニウム層だけが除去されて、図６に示すように、下部電極１０がビットごとに分割された構造を形成できる。
【００１９】
ここでさらに、ウェットエッチングにより酸化シリコン１０２膜を除去し、フォトレジストを除去して、ルテニウム層１０４だけが円柱状に残存する下部電極構造１０を形成することもできる（図７参照）。この構造にすることも、本発明の好適な実施例のひとつである。本実施例では以降、この酸化シリコン層除去工程を適用しない場合で説明するが、この工程を適用しても以降の工程はそのまま適用可能である。
【００２０】
次に、本発明の主眼であるコバルト添加二酸化チタン層を形成する。原料としては、コバルト錯体、チタン錯体とオゾンを用いるＡＬＤ法によって、コバルトを４％添加した二酸化チタン層１１を６ｎｍ形成した（図８参照）。ここでコバルト添加量は、コバルト原子とチタン原子の数の総和に対するコバルト原子数の比で定義した。成膜温度は２５０℃〜３５０℃である。堆積温度がこのように低温であることにより、ルテニウム表面の酸化が抑えられる効果が得られる。このコバルト添加二酸化チタン膜を、堆積終了後、５００℃の酸化雰囲気中熱処理と６００℃非酸化性熱処理の二段階処理でルチルに結晶化した。結晶化後の比誘電率は、６０であった。
【００２１】
同様に、コバルト添加二酸化チタン層１１に代わってニッケル添加の二酸化チタン層を用いても本発明の効果が得られる。ニッケル錯体、チタン錯体とオゾンを用いるＡＬＤ法によって、ニッケルを２％添加した二酸化チタン層を６ｎｍ形成し、堆積終了後、同様に二段階熱処理でルチルに結晶化させる。結晶化後の比誘電率は、７０であった。ニッケル添加量の定義は、コバルト同様に、ニッケル原子とチタン原子の数の総和に対するニッケル原子数の比で定義した。
【００２２】
添加するコバルトの量は、二酸化チタンが高誘電率相であるルチルに結晶化させるために許される熱処理温度と、リーク電流の関係から決定される。この決定方法については、実施例２において詳述する。
【００２３】
さらに、上部電極１２として、ルテニウムをＣＶＤまたはＡＬＤによって形成する。この工程は、望ましくはＡＬＤによる。この理由は以下の通りである。図８のキャパシタ開口部は、ルテニウム膜と元素添加二酸化チタン膜によって狭められており、３０ｎｍにも満たない。一方、深さは数μｍにもおよび、最もアスペクト比が高い埋め込み工程となる。この理由により、本工程では段差被覆性が最も重要な成膜特性であるので、ＡＬＤが望ましい。ただし、ＡＬＤ工程は堆積速度が遅いので、プレート電極としてのシート抵抗を下げる目的ではスパッタ法によりタングステン膜１３をさらに積層形成することも可能である。これらの工程を経て、図１に示した構造が完成する。なお、上部電極の材料としては、ルテニウムのほか、イリジウムと白金が好適な材料であり、ＡＬＤ法での形成がさらに望ましい。また、上部電極と下部電極との材料が同一である必要はない。下部電極は、ビットごとに電極を切り離す必要があって、この工程で微細加工が必要である。この点で、下部電極としてはルテニウムが他の材料よりも有利である。一方、上部電極には微細加工の必要性は小さいから、材料選択上の制約は小さい。このため、例えば上部電極にのみ白金を用い、下部電極はルテニウムとすることは、本発明の好適な実施例である。また、電極材料はルテニウム、イリジウム、白金のいずれからからなる単一膜である必然性はなく、積層膜、合金膜での実施も好適である。さらにルテニウムとイリジウムについては、導電性の酸化物が存在し、これらを電極に用いることも好適である。これら酸化物が、積層電極構造の一部とする場合もまた、本発明に適用可能な構造である。
【００２４】
キャパシタ開口部６０ｎｍ、深さ２μｍに対し、４％コバルト添加二酸化チタン６ｎｍを用いた場合の蓄積キャパシタ容量は、ビット当たり平均で約２５ｆＦとなり、ＤＲＡＭメモリセル動作に十分な容量を確保することができる。また、２％ニッケル添加二酸化チタン膜を用いた場合の容量は、約３０ｆＦであった。これらのキャパシタにおいて、両電極間に０．５Ｖの電圧を印加した時のリーク電流は、ビット当たり１ｆＡ未満であり、リフレッシュ動作間隔を十分長くすることが可能である。
【００２５】
なお、コバルトおよびニッケルを添加しない、純粋の二酸化チタンによって同様な効果を得ることは不可能であった。これは、純二酸化チタンでは、誘電率の高いルチル相を得るためには７００℃以上の熱処理が必要になることに起因している。この熱処理で、ルテニウム下部電極１０とバリア層９との界面が剥離し、接触抵抗が上がってしまう。この酸化の起こる温度は、バリア層９の材質と膜質に依存するが、公知の窒化物バリア材料である窒化チタンや窒化タンタルは、いずれも７００℃での熱処理で酸化し、その結果発生した窒素ガスが剥離を引き起こした。この現象を避けるには、熱処理温度を下げる必要がある。例えば熱処理温度を４５０℃程度にすると剥離が避けられる。しかしその場合は、比誘電率が約３０と相対的に小さいアナターゼ相が生成するため、蓄積キャパシタ容量はビット当たり１５ｆＦ程度になってしまい、メモリセルの安定動作は望めない。本発明の添加元素でルチル化を低温化することによって初めて、これら剥離の問題を回避して安定動作するＤＲＡＭチップを生産することが可能になる。
【実施例２】
【００２６】
本実施例では、元素添加二酸化チタンを用いて作成したキャパシタの誘電特性について詳述する。
【００２７】
図９は、二酸化チタン膜に、コバルト、ニッケル、バナジウムを添加した場合の、静電容量の膜厚依存性である。参照のため、純粋な二酸化チタン膜も示した。コバルト、ニッケル、バナジウムの添加量はそれぞれ、４％、２％、５％である。熱処理温度は、元素添加ありの場合は５５０℃であるが、純二酸化チタン膜の場合のみ、８００℃である。前述したように８００℃での熱処理では下部電極の剥離が発生するので、特性は、バリアメタルを介さず、下部電極のルテニウムに直接プローブ針を当てて測定した。いずれの場合にも薄膜化によって静電容量が増大する傾向が見られるが、最も薄膜化効果が大きいのはニッケルであり、次いでコバルト、バナジウムの順である。本図より、縦軸を比誘電率としたものを図１０に示した。この図１０を元に、添加元素が１０ｎｍ以下のような領域で誘電率を向上させる効果を持つ機構を説明する。
【００２８】
まず、膜厚が１００ｎｍ程度に厚い場合に着目する。ニッケル、コバルトを添加した場合と純二酸化チタン膜との間には誘電率の差はほとんどなく、いずれも９０弱である。この誘電率は、ルチル構造のｃ軸に垂直方向の誘電率として妥当な値であると考えられる。従って、ニッケル、コバルトの添加は、１００ｎｍ程度に厚い膜では誘電率を向上させる効果を持たない。このことは、ニッケル、コバルトの添加が、二酸化チタンの結晶構造を変化させるような効果を持たないこと、即ち基本的な結晶構造は二酸化チタンのルチル構造であることを示している。これに対し、バナジウムの添加は別の挙動を示す。厚膜においても誘電率は約４０と、純二酸化チタン膜よりも低い。これは、バナジウム添加膜の結晶構造がルチルから別の構造に変化したことを意味する。発明者らの検討によると、バナジウム添加膜の結晶構造は、ルチル構造とアナターゼ構造とが混合した膜になる傾向がある（図示せず）。前述したように、アナターゼ構造は誘電率が約３０であり、この混合効果により、約４０と低い誘電率になったものと推察される。
【００２９】
次に、これら元素添加二酸化チタン膜を薄膜化した場合を考える。実施例１で見たように、ＤＲＡＭに適用するためには、微細構造電極の内壁に作りこむため、物理膜厚は少なくとも１０ｎｍ以下としなくてはならない。この観点から、純二酸化チタン膜誘電率の膜厚依存性を見ると、５０ｎｍを閾値として、急激に比誘電率が低下する現象が見られる。このため、図９では、物理膜厚を薄膜化しても、静電容量が膜厚に反比例した上昇を示さず、飽和する傾向にある。この薄膜化に伴う誘電率劣化は、発明者らの検討により、薄膜化に伴って急激に結晶性が失われていった結果であることが判明した。図１１に、膜厚２０ｎｍと１０ｎｍの純二酸化チタンのＸ線回折図形を示した。ルチルに対応するピークは、２０ｎｍでは弱いながらも観察されるが、１０ｎｍでは全く検出されない。これは、薄膜化に伴って結晶性がなくなることを示している。これに対応して、図１０に示したように、純二酸化チタンの比誘電率は低下する。特にＤＲＡＭの微細構造に対応して必要になる１０ｎｍ以下の膜厚では、比誘電率は３０以下と、アナターゼ構造の厚膜の値をも下回る結果となる。
【００３０】
一方、コバルトまたはニッケルを添加した場合にも、図１０に示されるように薄膜化に伴う誘電率の低下は存在するが、しかし、低下が始まる膜厚は純に酸化チタンよりも薄膜側にあり、かつ、低下率は相対的に穏やかである。この結果として、ＤＲＡＭに有用な膜厚範囲である５ｎｍから１０ｎｍの範囲で、４０以上の高い誘電率が保持されている。この効果は、ニッケル、コバルトにルチル構造への結晶化を補助する作用があるためと解されよう。二酸化チタンのルチル相は、アナターゼ相と比べると対称性が高く、それゆえ熱力学的にも安定な構造である。しかしその結晶化に要する活性化エネルギーも高く、薄膜になるとその活性化エネルギーはさらに増大するものと推察される。ここでコバルトあるいはニッケルを添加することにより、この活性化エネルギーが下がれば、より薄い領域までルチル相を生成させることができる。本発明の効果は、この活性化エネルギーの低減によるものと考えられる。
【００３１】
次にコバルトおよびニッケルの添加量の選択指針について開示する。図１２は、コバルトとニッケルの組成比を横軸にとり、縦軸に比誘電率を示したものである。膜厚の厚い場合、即ち２００ｎｍでは、いずれの添加元素の場合も組成増大に伴って徐々に誘電率が低下する傾向が認められる。一方実用的な膜厚（図１２では１０ｎｍ）では、添加に伴って急激に誘電率が上昇し、その後低下する傾向になる。これは、添加に伴って結晶性が向上し誘電率が増大する効果と、添加が過剰になって誘電率が低下する効果と解されよう。従って、添加量には最適値が存在し、ニッケルでは約２％、コバルトでは約４％が望ましいことがわかる。
【００３２】
なお、このように添加量最適値は誘電率で定まるものであるが、微細ＤＲＡＭへの適用という面では、従来技術である二酸化ジルコニウム（ε≒４０）に対する優位性が得られる組成範囲を用いることが有効である。図１２から、そのような組成範囲は、ニッケル、コバルトともに、およそ１％から１０％の範囲にあり、この組成範囲での実施が実用上有効であると言える。また、この１０％の上限を超えて添加した場合は、リーク電流の増大が顕著であり、ＤＲＡＭキャパシタとして実用にならない。また、次の実施例で示すように、ＡＬＤによる形成を前提とし、実用的な膜厚を１０ｎｍ以下とすると、０．５％以下の組成制御は困難である。以上のように、実用性の観点から、本発明の有効組成範囲は０．５％〜１０％であると言える。
【実施例３】
【００３３】
本実施例では、先に述べた元素添加ルチルＴｉＯ２をＤＲＡＭに好適な成膜方式であるＡＬＤで形成する方法について開示する。最初に、ＤＲＡＭで実用的な膜厚は、たとえば１０ｎｍは、ルチル相ＴｉＯ２を約２０層、積み重ねたことに相当することに注意したい。従って、５％の添加量は、この２０層のうち一層に相当する量のＴｉ原子を添加原子で置換したことに相当する量である。
【００３４】
まず、Ｔｉ原料として、チタンイソプロポキシド（Ｔｉｔａｎｉｕｍ  ｉｓｏｐｒｏｐｏｘｉｄｅ；Ｔｉ（ｉ−Ｃ３Ｈ７）４  、以下にＴＩＰＴと略記する。）を用いたＡＬＤ法について示す。基板温度２５０℃、酸化剤としてオゾンを用いると、堆積速度は２００サイクルで１０ｎｍの成膜が可能であり、サイクル当りの堆積速度は０．０５ｎｍである。ルチル相のａ軸の長さ（０．４６ｎｍ）から考えると、ＴｉＯ２一層分の形成に約１０サイクルを必要とする。同様にニッケルに、ニッケルアセチルアセトネート（Ｎｉｃｋｅｌ  ａｃｅｔｙｌａｃｅｔｏｎａｔｏ；Ｎｉ（ａｃａｃ）２、以下にＮＡＡと略記する。）を用いると、基板温度２５０℃、酸化剤オゾンで、堆積速度はほぼ同等の０．０５ｎｍ／サイクルとなる。コバルトも同様に、コバルトアセチルアセトネート（Ｃｏｂａｌｔ  ａｃｅｔｙｌａｃｅｔｏｎａｔｏ；Ｃｏ（ａｃａｃ）２、以下にＣＡＡと略記する。）でのＡＬＤが可能であり、堆積速度は０．０５ｎｍ／サイクルの程度であった。これらから理解されるように、本発明で扱う材料をＡＬＤ法で形成すると、組成によらず０．０５ｎｍ／サイクルの堆積速度となる。従って、仕上がり膜厚１０ｎｍでは組成によらず必要サイクル数は２００サイクルである。
【００３５】
仕上がり膜厚１０ｎｍとして、ニッケル２％添加の二酸化チタン膜を形成するシーケンスを図１３に示した。ここで、“原料ガス供給＋真空引き／パージ（Ｖ／Ｐ）＋オゾン供給（Ｏ３）＋真空引き＋パージ”を１サイクルと数える。また、以下では、原料ガスがチタン原料（ＴＩＰＴ）のサイクルをチタンサイクル、原料ガスがニッケル原料（ＮＡＡ）のサイクルをニッケルサイクル、原料ガスがコバルト原料（ＣＡＡ）のサイクルをコバルトサイクル、と呼ぶことにする。全サイクル数２００に対し、４サイクルのニッケルアセチルアセトネート供給サイクルを含ませると、ニッケル添加量は２％となる。図１３を参照して、まずチタンサイクルを単独で２０回行なった後、ニッケルサイクルを１回、チタンサイクルを３９回含むシーケンスを計４回繰り返し、最後にチタンサイクルだけを２０回行なう。計２００サイクル中、ニッケルサイクルは４回入るので、２％のニッケルを含有する二酸化チタン膜が形成される。
【００３６】
同様に、コバルト４％添加の二酸化チタン膜を形成するシーケンスを図１４に示した。この例では、まずチタンサイクルを単独２０回実行後、コバルトサイクル１回、チタンサイクル１９回を含むシーケンスを計８回繰り返し、最後にチタンサイクルだけを２０回行なう。計２００サイクル中、コバルトサイクルが８回入るので、４％のコバルトを含有する二酸化チタン膜が形成される。
【００３７】
図１３、図１４の例は、堆積開始後、ニッケルまたはコバルトのシーケンスの間、堆積終了前、のいずれにも、少なくとも２０サイクルのチタンシーケンスが入るように設計されている。２０サイクルのチタンシーケンスは約１ｎｍの二酸化チタンに相当しているから、ニッケル層またはコバルト層は、電極層から１ｎｍ離れ、かつ、ニッケル層同士の間にも１ｎｍの間隔が置かれることになる。即ち、膜厚方向に少なくとも１ｎｍの間隔がある。また水平方向については、サイクルレート０．０５ｎｍが格子間隔の１／１０相当であるから、添加元素間の平均的な水平距離は、格子間隔の３倍相当と、こちらも１ｎｍ程度の距離がある。従って、図１３、図１４のシーケンスをとることにより、添加元素はお互いに１ｎｍ程度はなれた配置になると想定される。
【００３８】
このシーケンスの利点は、添加元素をなるべく二酸化チタンの母材の中に均一に分散させることができる点にある。この方式により、添加元素の結晶化促進効果を最大限に利用することが出来る。ただし、この後述べる結晶化熱処理温度におけるニッケル、コバルトの拡散は十分に速いと考えられるので、本発明の効果は本シーケンスの採用を必須とするものではないことに留意されたい。本シーケンスは、電極界面や二酸化チタン粒界に存在する欠陥構造に添加元素が析出し、結晶化促進効果が損なわれたり、局所的にリーク電流が増大したりする効果を最小限にするために有効な方法である。
【００３９】
添加元素の組成を上記の２％、４％以外の値とする場合は、ニッケルシーケンス、コバルトシーケンスの数を適宜増減させることになる。ただし、ＡＬＤであることに起因し、上記２００サイクル堆積の場合では、１サイクルが組成比０．５％に相当するので、これ以下の組成は制御できないことに留意する必要がある。
【００４０】
ここでは、チタン原料としてチタンイソプロポキシドを用いたが、そのほかに、ジメチルアミドチタン（Ｄｉｍｅｔｈｙｌａｍｉｄｏ  Ｔｉｔａｎｉｕｍ：Ｔｉ（Ｎ（ＣＨ３）２）４）、ジエチルアミドチタン（Ｄｉｅｔｈｙｌａｍｉｄｏ  Ｔｉｔａｎｉｕｍ：Ｔｉ（Ｎ（Ｃ２Ｈ５）２）４）、エチルメチルアミドチタン（Ｅｔｙｌｍｅｔｙｌａｍｉｄｏ  Ｔｉｔａｎｉｕｍ：Ｔｉ（ＮＣＨ３Ｃ２Ｈ５）４）などのアミド原料、およびｔｈｄ（２，２，６，６−ｔｅｔｒａｍｅｔｈｙｌ−３，５−ｈｅｐｔａｎｅｄｉｏｎａｔｅ）錯体原料であるＴｉ（ｉ−ＰｒＯ）２（ｔｈｄ）２も好適なチタン原料である。また、ニッケルの他の好適な原料としては、ｔｈｄ錯体であるＮｉ（ｔｈｄ）２、シクロペンタジエニル（Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ：Ｃ５Ｈ５、略号Ｃｐ）原料であるニケロセン（Ｎｉ（Ｃｐ）２），ニッケルエチルシクロペンタジエニル（Ｎｉ（ＥｔＣｐ）２）や、アミジナート錯体（Ｂｉｓ（Ｎ，Ｎ’−ｄｉｉｓｏｐｒｏｐｙｌａｃｅｔａｍｉｄｉｎａｔｏ）Ｎｉ）が挙げられる。コバルトには、シクロペンタジエニル錯体であるシクロペンタジエニルコバルト（Ｃｏ（Ｃｐ）２），メチルシクロペンタジエニルコバルト（Ｃｏ（（ＣＨ３）５Ｃｐ）２），エチルシクロペンタジエニルコバルト（Ｃｏ（Ｃ２Ｈ５Ｃｐ）２）が好適な原料として挙げられる。
【００４１】
また、酸化剤としてはオゾンを用いたが、一般に知られているように、オゾン発生器からの供給であるので実際は酸素に数％のオゾンを含む混合気である。このオゾン濃度を高め、原料の分解効率を高めることも有効である。また、原料の選択によっては、水を酸化剤として用いることも可能である。さらに基板温度は２５０℃としたが、これに限定されるものではなく、いわゆるＡＬＤウィンドウ（原料の物理吸着に対して化学吸着が支配的になる温度以上で、かつ、原料の気相分解が起きる温度以下）を満たす条件であれば、本発明の実施になんら障害となるものではない。
【００４２】
このようにして形成した元素添加二酸化チタン膜を、堆積後熱処理によって結晶化させる。結晶化条件の選択は、下部電極の耐熱性、耐酸化性により決定されるため、下部電極膜の成膜方式と成膜条件に強く依存する。ここでは、応用上最も好適な実施形態として、ＡＬＤで形成したルテニウム電極上での結晶化条件を示す。ＡＬＤ条件は、図１３、図１４で示したものを前提にする。
【００４３】
第一の方式は、比較的低温の酸化処理と、結晶化温度を超える非酸化性処理との組み合わせである。本方式では、まず酸化性雰囲気、好ましくは酸素中で、４００℃〜５００℃の熱処理を行なう。この酸化処理は、主としてＡＬＤのプロセスで混入する原料中の炭素を除去する目的で行なう。酸素の代わりに、活性酸素、たとえばプラズマ酸素、オゾンなども本方式の有効な実施形態である。この後に、非酸化性雰囲気、好ましくは窒素またはアルゴン中で、６００℃〜７００℃の熱処理を行なう。この熱処理は、主として二酸化チタンをルチル相に結晶化させる目的で行う。この結晶化熱処理は高温になるため、急速な加熱冷却が行なえるランプ加熱方式を用いると実質的な熱負荷を低減できるほか、添加元素であるニッケルまたはコバルトがキャパシタ構造以外の部分に拡散して、例えばトランジスタの接合リーク電流を増大させる可能性を低減できる。
【００４４】
第二の方式は、結晶化温度を超える非酸化性処理と、低温酸化処理の組み合わせである。本方式ではまず、非酸化性雰囲気、好ましくは窒素またはアルゴン中で、６００℃〜７００℃の熱処理を行なう。この処理で二酸化チタンはルチル相に結晶化すると共に、結晶化に伴って不純物として含まれる炭素が雰囲気に排出される。この処理には、急速加熱冷却が可能なランプ加熱方式が有効であり、熱負荷と汚染の可能性の軽減によって、トランジスタ特性を向上できる。この後、２５０℃〜４００℃の酸化性熱処理を行なう。この後者の熱処理は、二酸化チタンに存在する酸素欠損を修復する目的で行なうが、温度が高いと下部電極であるルテニウムの腐食（酸化）が起きる。第一の方式ではＡＬＤ膜に残留する炭素が実効的に酸素を消費されるため、下部電極の酸化は相対的に起こりにくいが、本方式ではすでに結晶化により炭素が除去されているため、第一の方式における酸化処理よりも低温化が必要である。この処理に、活性酸素を用いると、この低温化の目的に有効である。
【００４５】
この二方式を適宜組み合わせる、即ち、酸化性熱処理、結晶化熱処理、低温酸化性熱処理の３段階の熱処理もまた、本発明の有効な実施形態であることは言うまでもない。ＡＬＤプロセスで残留する炭素の量は、図１３、図１４におけるＶ／Ｐ（真空引き／パージ）時間やオゾン供給時間に対する依存性が強く、また、反応炉の形態（枚葉／バッチ）に対する依存性もある。このため、熱処理条件は本発明の各方式を組み合わせて適宜最適化を行なう必要がある。
【実施例４】
【００４６】
次に、本発明の好適な実施例の一つとして、別のメモリセル構造を有する実施例を開示する。図１５は、本発明に係る半導体記憶装置、すなわちＤＲＡＭの一実施例の断面図である。本実施例には、基板面に対して垂直に立てられたシリコンの柱状構造（またはピラー）があって、この柱を取り巻くようにゲート電極が配置されている。この構造では、柱状構造の根元部分にビット線が形成されており、柱状構造を取り巻くゲート電極がワード線である。柱状構造の頂上部分から引き出されたプラグは、キャパシタの下部電極に接続されている。キャパシタ構造は、図１と同様の形状である。
【００４７】
この構造は、最小加工寸法をＦとすると、一ビット当りの占有面積を４Ｆ２にすることができる。図１で示したＤＲＡＭセルの占有面積は、最小でも６Ｆ２であるから、図１５の構造をとることにより、同一の微細加工技術を用いながら、メモリセルの容量を５０％増大させることができることになる。
【００４８】
しかし、この構造をとることで、キャパシタの実効電極面積は、一ビット当たり占有面積比の平方根に比例して減少してしまうことに留意が必要である。即ち、図１の構造では、キャパシタ開口部６０ｎｍ、深さ２μｍの構造を作ることが出来たが、本実施例の構造では、５０ｎｍ程度の開口部となる。この開口部の縮小に伴い、同等の静電容量を得るための孔深さは２．４μｍになる。
【００４９】
次に、このＤＲＡＭセルの作成方法について、詳述する。
図１６は、メモリセルのトランジスタとワード線４３、ビット線４６、およびキャパシタ下部電極への配線プラグを形成し終わった時点での断面である。シリコン基板４１上に、柱状のトランジスタがあり、ゲート電極を兼ねるワード線４３がこの柱状構造を取り巻くように形成されている。
【００５０】
次に、図１６の構造の上に、キャパシタ電極の高さを決める層間絶縁膜を堆積する。ここでは、図１５に示したエッチングストッパ層４９としての窒化シリコン層４０１と、酸化シリコン層４０２との積層とする。窒化シリコン層４０１は、ＣＶＤ法により５ｎｍから１０ｎｍの膜厚を堆積する（図１７参照）。その後、テトラエトキシシランと酸素を原料とするプラズマＣＶＤ法により、酸化シリコン層４０２を２．４μｍ形成した。フォトリソグラフィーとドライエッチングにより、キャパシタが形成される部分４０３の酸化シリコン層４０２と窒化シリコン層４０１を取り除き、図１８の構造を得る。図１５〜２２では、図を見易くするために、膜厚や縦横比を任意で表現してあるが、形成された穴構造は、開口部分の直径がおよそ５０ｎｍであり、高さが２．４μｍであるので、開口部と深さの比（以下、アスペクト比）は５０近い、図１にも増して深い穴構造になっている。
【００５１】
次に、下部電極５０となるルテニウムをＣＶＤ法により、１０ｎｍ堆積した（図１９参照）。このルテニウム層４０４は、エチルシクロペンタジエニルルテニウム（Ｒｕ（ＥｔＣｐ）２）と酸素によるＣＶＤ法のほか、原子層成長（以下、ＡＬＤ）によるルテニウムも好適である。ＡＬＤ法は、成膜速度がＣＶＤ法よりも遅いが、前述のようにアスペクト比が非常に大きい構造の内壁や底部にも均一に成膜する必要がある場合には、段差被覆性に優れる特長を生かすことができる。
【００５２】
この下部電極をビットごとに分割するために、エッチバックプロセスを次に行う。図１９の構造の上に、ポジ形のフォトレジストを塗布した後、チップ全面を露光し現像を行うことで、酸化シリコン膜４０２の上のレジストが除去され、穴構造４０３の内部には未露光のフォトレジストが残る。この構造に対してドライエッチングを行うと、ビット間のルテニウム層だけが除去されて、図２０に示すように、下部電極５０がビットごとに分割された構造を形成できる。
【００５３】
ここで、ウェットエッチングにより酸化シリコン４０２膜を除去し、フォトレジストを除去することにより、ルテニウム層４０４だけが円柱状に残存する下部電極構造６０とすることも可能であり、この場合、外壁もキャパシタ電極として用いることができる（図２１参照）。以下では、酸化シリコン４０２を除去しない場合を図示するが、実施する工程は同等である。
【００５４】
次に、コバルトまたはニッケルを添加した二酸化チタン層５１を、６ｎｍ形成する（図２２参照）。堆積終了後、２段階熱処理でルチルに結晶化した。結晶化後の比誘電率は、コバルト添加で６０、ニッケル添加で７０であった。さらに、上部電極５２として、ルテニウムをＡＬＤによって形成する。さらにプレート電極としてのシート抵抗を下げる目的で、スパッタ法によりタングステン膜５３を形成し、図１５に示した構造が完成する。
【００５５】
占有面積の縮小に対応して、深さを２．４μｍに増大させたことで、４％コバルト添加二酸化チタン６ｎｍを用いた場合の蓄積キャパシタ容量２５ｆＦ、２％ニッケル添加二酸化チタン膜を用いた場合の容量３０ｆＦを確保できる。これらのキャパシタにおいて、両電極間に０．５Ｖの電圧を印加した時のリーク電流は、ビット当たり１ｆＡ未満であり、リフレッシュ動作間隔を十分長くすることが可能である。
【００５６】
なお、本実施例では、図１と同様に、酸化シリコン層４０２に開口した孔形状の内壁を用いるキャパシタを採用したが、図２３に示すような、下部電極を柱状構造として、その外壁に絶縁膜を形成する構造、図２４に示すような、下部電極の外壁をもキャパシタとして用いる構造、図２５に示すような、下部電極の外壁の一部をキャパシタとして用いる構造もまた、本発明の有効な実施形態である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【図２】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図３】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図４】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図５】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図６】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図７】図１に示したＤＲＡＭメモリセルの工程途中における断面図（別形状の電極）。
【図８】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図９】本発明に係る半導体記憶装置で用いる元素添加二酸化チタン膜の静電容量と物理膜厚の関係を示す図。
【図１０】本発明に係る半導体記憶装置で用いる元素添加二酸化チタン膜の比誘電率と物理膜厚の関係を示す図。
【図１１】本発明に係る半導体記憶装置で用いる元素添加二酸化チタン膜のＸ線回折図形。
【図１２】本発明に係る半導体記憶装置で用いる元素添加二酸化チタン膜の、比誘電率の添加元素組成依存を示す図。
【図１３】本発明に係る半導体記憶装置で用いるニッケル添加二酸化チタン膜をＡＬＤで形成する際の、原料ガス供給手順を示す図。
【図１４】本発明に係る半導体記憶装置で用いるコバルト添加二酸化チタン膜をＡＬＤで形成する際の、原料ガス供給手順を示す図。
【図１５】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【図１６】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図１７】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図１８】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図１９】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図２０】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図２１】図１５に示したＤＲＡＭメモリセルの工程途中における断面図（別形状の電極）。
【図２２】図１５に示したＤＲＡＭメモリセルの工程途中における断面図。
【図２３】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【図２４】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【図２５】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【符号の説明】
【００５８】
１…基板、２…素子分離酸化膜、３…ワード線、４…層間絶縁膜、５…第１の導電性プラグ、６…ビット線、７…層間絶縁膜、８…第２の導電性プラグ、９…反応バリア層（窒化チタン層）、１０…下部電極（ルテニウム）、１１…コバルト添加二酸化チタン層、１２…上部電極（ルテニウム）、１３…プレート電極（タングステン）、１５…拡散層、１６…層間絶縁膜、１０１…窒化シリコン層、１０２…酸化シリコン層、１０３…キャパシタ開口部、１０４…ルテニウム膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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