(57)【要約】【課題】バスで消費される電力を低減する。【解決手段】半導体集積回路装置５０には、複数の駆動回路と、複数のバスと、複数の受信回路とが設けられる。駆動回路１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ１が設けられる。バス２は駆動回路１から出力される出力信号Ｓｏｕｔを受信回路３に伝送する。バス２には低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。受信回路３はバス２から伝送される駆動回路１の出力信号Ｓｏｕｔを入力する。出力信号ＳｏｕｔはコンデンサＣ１の容量とバス容量Ｃ０により振幅が小さくなり、バス２で消費される電力が削減される。【選択図】図１
2009124503.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサが設けられ、第１の入力信号及び前記第１の入力信号とは逆位相の第２の入力信号が入力され、前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、
前記駆動回路から出力される前記出力信号を伝送するバスと、
前記バスから伝送される前記出力信号が入力される受信回路と、
を具備し、前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなることを特徴とする半導体集積回路装置。
【請求項２】
前記駆動回路は、ソースが高電位側電源に接続され、ゲートに前記第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、他端が前記低電位側電源に接続されるコンデンサとを有し、
前記出力信号が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記駆動回路は、ソースが高電位側電源に接続され、ゲートに前記第２の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記高電位側電源に接続され、他端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続されるコンデンサとを有し、
前記出力信号が前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記駆動回路は、ソースが高電位側電源に接続され、ゲートに前記第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、他端が前記低電位側電源に接続される第１のコンデンサと、一端が前記高電位側電源に接続され、他端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第２のコンデンサとを有し、
前記出力信号が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから出力されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
縦続接続されるヒューズとコンデンサが並列に複数配置され、第１の入力信号及び前記第１の入力信号とは逆位相の第２の入力信号が入力され、前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、
前記駆動回路から出力される前記出力信号を伝送するバスと、
前記バスから伝送される前記出力信号が入力される受信回路と、
を具備し、前記ヒューズが適宜切断され、前記ヒューズが切断されていない前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号やクロック信号を入力する駆動回路と駆動回路から出力される信号を伝送するバスを備えた及び半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積化路の微細化、高集積度化、低消費電力化の進展に伴い、システムＬＳＩやＳｏＣ（System  on  chip）などの半導体数積回路装置では各種回路間の信号のやりとりを行うバスが多数設けられる。バスはデータ信号やクロック信号を高速に伝送する（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される半導体集積回路装置では、通常、バスを伝送する信号はＣＭＯＳフル振幅レベルであり、バスと接地電位の間の負荷容量によりバスで大きな電力が消費されるという問題点がある。特に、配線が長く、且つ多量のデータを伝送するバスが多数設けられるシステムＬＳＩやＳｏＣでは、バスで消費される電力が非常に大きくなるという問題点がある。
【特許文献１】特開２００１−６３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、バスで消費される電力を低減できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路装置は、コンデンサが設けられ、第１の入力信号及び前記第１の入力信号とは逆位相の第２の入力信号が入力され、前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなることを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路装置は、縦続接続されるヒューズとコンデンサが並列に複数配置され、第１の入力信号及び前記第１の入力信号とは逆位相の第２の入力信号が入力され、前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記ヒューズが適宜切断され、前記ヒューズが切断されていない前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、バスで消費される電力を低減できる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置を示す回路図である。本実施例では、入力信号レベルに対してバスに出力される出力信号レベルを低減する駆動回路を設けている。
【００１０】
図１に示すように、半導体集積回路装置５０には、複数の駆動回路（駆動回路１、駆動回路１ａ、・・・、駆動回路２ｎ）と、複数のバス（バス２、バス２ａ、・・・バス２ｎ）と、複数の受信回路（受信回路３、受信回路３ａ、・・・、受信回路３ｎ）とが設けられる。半導体集積回路装置５０は、図示しない入出力回路部、メモリ部、ロジック回路部などが設けられるシステムＬＳＩである。ここで、駆動回路は、半導体集積回路５０内部或いは外部で生成されるデータ信号或いはクロック信号を入力信号として入力し、信号レベルが低減された出力信号をバスに出力する。受信回路は、バスから伝送される信号（データ信号或いはクロック信号）を入力し、この信号を記憶或いは信号処理したり、又はこの信号に基づいて信号処理する。
【００１１】
駆動回路１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ１が設けられる。ここで、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタとＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートに入力信号Ｓｉｎが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ１に接続され、ドレインがノードＮ２に接続され、ゲートに入力信号Ｓｉｎとは逆位相の入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ２に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎｂが入力される。コンデンサＣ１は、一端がノードＮ１（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１のソース）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、インバータを構成し、ノード２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）から入力信号Ｓｉｎとは同位相の出力信号Ｓｏｕｔが出力される。
【００１４】
バス２は、駆動回路１と受信回路３の間に設けられ、駆動回路１から出力される出力信号Ｓｏｕｔを受信回路３に伝送する。バス２には、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。受信回路３は、バス２から伝送される駆動回路１の出力信号Ｓｏｕｔを入力する。
【００１５】
駆動回路１ａは、駆動回路１と同様な回路構成を有し、入力信号Ｓｉｎａ及び入力信号Ｓｉｎａとは逆位相の入力信号Ｓｉｎａｂが入力され、入力信号Ｓｉｎａとは同位相の出力信号Ｓｏｕｔａを出力する。バス２ａは、駆動回路１ａと受信回路３ａの間に設けられ、駆動回路１ａから出力される出力信号Ｓｏｕｔａを受信回路３ａに伝送する。バス２ａには、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０１が形成される。受信回路３ａは、バス２ａから伝送される駆動回路１ａの出力信号Ｓｏｕｔａを入力する。
【００１６】
駆動回路１ｎは、駆動回路１と同様な回路構成を有し、入力信号Ｓｉｎｎ及び入力信号Ｓｉｎｎとは逆位相の入力信号Ｓｉｎｎｂが入力され、入力信号Ｓｉｎｎとは同位相の出力信号Ｓｏｕｔｎを出力する。バス２ｎは、駆動回路１ｎと受信回路３ｎの間に設けられ、駆動回路１ｎから出力される出力信号Ｓｏｕｔｎを受信回路３ｎに伝送する。バス２ｎには、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０ｎが形成される。受信回路３ｎは、バス２ｎから伝送される駆動回路１ｎの出力信号Ｓｏｕｔｎを入力する。
【００１７】
ここで、コンデンサＣ１は、バス容量Ｃ０と同じ構成、例えばバス２が配線の場合、この配線の一部をガードするような形状のダミー配線形状にするのが好ましい。また、バス２がゲートなどの場合、このゲートとは相似縮小したパターン形状にするのが好ましい。このような形状にすることによりプロセスバラツキに対して駆動回路１から出力される出力信号Ｓｏｕｔの振幅を安定化させることができる。
【００１８】
次に、駆動回路の特性について図２を参照して説明する。図２は駆動回路の入出力特性を示す図である。
【００１９】
図２に示すように、駆動回路１に入力される入力信号Ｓｉｎは、ハイレベルがＶｄｄで、ローレベルがＶｓｓで、１周期のハイレベル期間がＴＨで、１周期のローレベル期間がＴＬである。駆動回路１に入力される入力信号Ｓｉｎとは逆位相の入力信号Ｓｉｎｂは、ハイレベルがＶｄｄで、ローレベルがＶｓｓで、１周期のハイレベル期間がＴＨで、１周期のローレベル期間がＴＬである。ここでは、入力信号Ｓｉｎ及び入力信号Ｓｉｎｂのデューティを５０％（ＴＨ）、５０％（ＴＬ）に設定している。
【００２０】
駆動回路１から出力される出力信号Ｓｏｕｔは、入力信号Ｓｉｎとは同位相の信号となり、コンデンサＣ１の容量とバス２のバス容量（負荷容量）Ｃ０により振幅が小さくなる。そのため、出力信号ＳｏｕｔのハイレベルＳｏｕｔ（Ｈ）、出力信号ＳｏｕｔのローレベルＳｏｕｔ（Ｌ）は、
Sout(H)＝{C1／(C0＋C1)}×Vdd・・・・・・・・・・式（１）
Sout(L)＝Vss・・・・・・・・・・・・・・・・・・式（２）
となる。
【００２１】
一般的にＣＭＯＳ回路などで消費される電力Ｐは、スイッチング確率をＰｔ、クロック周波数をｆ、負荷容量をＣＬ、信号振幅をＶｓ、電源電圧をＶｄｄとすると、
P＝Pt×f×CＬ×Vs×Vdd・・・・・・・・・・・・・式（３）
と表される。バス２で消費される電力Ｐｂは、バス２の負荷容量をＣ０とし、コンデンサＣ１の容量をＣ１とすると、式（１）乃至式（３）から、
Pb＝Pt×f×C0×{C1／(C0＋C1)}２×Vdd２・・・・・・式（４）
と表され、スイッチング確率Ｐｔを１とすると、バス２で消費される電力Ｐｂは、
Pb＝f×C0×{C1／(C0＋C1)}２×Vdd２・・・・・・・・式（５）
と表される。
【００２２】
つまり、駆動回路１にコンデンサＣ１を設けない場合と比較して、駆動回路１にコンデンサＣ１を設けることによりバス２で消費される電力を｛Ｃ１／（Ｃ０＋Ｃ１）｝２分だけ低減することができる。同様に、駆動回路１以外の駆動回路１ａ、・・・・、駆動回路１ｎにもそれぞれコンデンサが設けられているので半導体集積回路装置５０内に設けられるバスで消費される電力を大幅に削減することが可能となる。
【００２３】
上述したように、本実施例の半導体集積回路装置では、複数の駆動回路と、複数のバスと、複数の受信回路とが設けられる。駆動回路１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ１が設けられる。コンデンサＣ１は低電位側電源（接地電位）Ｖｓｓに設けられる。バス２は駆動回路１から出力される出力信号Ｓｏｕｔを受信回路３に伝送する。バス２には低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。出力信号ＳｏｕｔはコンデンサＣ１の容量とバス容量Ｃ０により信号レベルが低電位側電源（接地電位）Ｖｓｓにかたより振幅が小さくなる。同様にバス２以外のバス２ａ、・・・、２ｎでも、駆動回路のコンデンサの容量とバス容量により駆動回路から出力される出力信号レベルが低電位側電源（接地電位）Ｖｓｓにかたより振幅が小さくなる。
【００２４】
このため、バス（バス２、バス２ａ、・・・、バス２ｎ）で消費される電力を大幅に削減することができる。したがって、半導体集積回路装置５０の消費電力を大幅に低減することできる。
【００２５】
なお、本実施例では、半導体集積回路装置５０に設けられたバスを伝送する信号レベルをすべて小さくしているが、必ずしもこれに限定されるものではなく、選定したバスだけ信号レベルを小さくしてもよい。また、駆動回路１をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。
【実施例２】
【００２６】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図３は半導体集積回路装置を示す回路図である。本実施例では、駆動回路の構成を変更している。
【００２７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２８】
図３に示すように、半導体集積回路装置５１には、駆動回路１１、バス２、及び受信回路３が設けられる。半導体集積回路装置５１は、図示していないが実施例１と同様に複数の駆動回路、複数のバス、及び複数の受信回路が設けられる。半導体集積回路装置５１は、図示しない入出力回路部、メモリ部、ロジック回路部などが設けられるシステムＬＳＩである。
【００２９】
駆動回路１１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びコンデンサＣ１が設けられる。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ３に接続され、ゲートに入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ３に接続され、ソースがノードＮ４に接続され、ゲートに入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎｂとは逆位相の入力信号Ｓｉｎが入力される。コンデンサＣ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ４（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のソース及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）に接続される。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、インバータを構成し、ノード３（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）から入力信号Ｓｉｎとは同位相の出力信号Ｓｏｕｔ１１が出力される。
【００３２】
バス２は、駆動回路１１と受信回路３の間に設けられ、駆動回路１１から出力される出力信号Ｓｏｕｔ１１を受信回路３に伝送する。バス２には、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。受信回路３は、バス２から伝送される駆動回路１１の出力信号Ｓｏｕｔ１１を入力する。
【００３３】
ここで、コンデンサＣ１は、バス容量Ｃ０と同じ構成、例えばバス２が配線の場合、この配線の一部をガードするような形状のダミー配線形状にするのが好ましい。また、バス２がゲートなどの場合、このゲートとは相似縮小したパターン形状にするのが好ましい。このような形状にすることによりプロセスバラツキに対して駆動回路から出力される出力信号の振幅を安定化させることができる。
【００３４】
次に、駆動回路の動作について図４を参照して説明する。図４は駆動回路の入出力特性を示す図である。
【００３５】
図４に示すように、駆動回路１１は、入力信号Ｓｉｎ及び入力信号Ｓｉｎｂが入力され、出力信号Ｓｏｕｔ１１が出力される。出力信号Ｓｏｕｔ１１は、入力信号Ｓｉｎとは同位相の信号となり、コンデンサＣ１の容量とバス２のバス容量（負荷容量）Ｃ０により振幅が小さくなる。そのため、出力信号Ｓｏｕｔ１１のハイレベルＳｏｕｔ１１（Ｈ）、出力信号ＳｏｕｔのローレベルＳｏｕｔ１１（Ｌ）は、
Sout11(H)＝Vdd・・・・・・・・・・・・・・・・・式（６）
Sout11(L)＝{C０／(C0＋C1)}×Vdd ・・・・・・・・・式（７）
となる。
【００３６】
バス２で消費される電力Ｐｂは、バス２の負荷容量をＣ０とし、コンデンサＣ１の容量をＣ１とし、スイッチング確率Ｐｔを１とすると、実施例１の式（３）、式（６）、及び式（７）から、
Pb＝f×C0×{C1／(C0＋C1)}×Vdd２・・・・・・・・・式（８）
と表される。
【００３７】
つまり、駆動回路１１にコンデンサＣ１を設けない場合と比較して、駆動回路１１にコンデンサＣ１を設けることによりバス２で消費される電力を｛Ｃ１／（Ｃ０＋Ｃ１）｝分だけ低減することができる。同様に、図示しない駆動回路１１以外の駆動回路にもそれぞれコンデンサが設けられているので半導体集積回路装置５１内に設けられるバスで消費される電力を大幅に削減することが可能となる。
【００３８】
実施例１の出力信号Ｓｏｕｔは低電位側電源（接地電位）Ｖｓｓ側に張り付いているのに対し、本実施例の出力信号Ｓｏｕｔ１１は高電位側電源Ｖｄｄ側に張り付いている。出力信号Ｓｏｕｔ１１は、駆動回路１１、バス２、及び受信回路３が設けられるウエル領域の容量を考慮したり、駆動回路１１、バス２、及び受信回路３などで発生するノイズ量を考慮したり、受信回路３側のトランジスタ構成等を考慮して適用するのが好ましい。
【００３９】
上述したように、本実施例の半導体集積回路装置では、複数の駆動回路と、複数のバスと、複数の受信回路とが設けられる。駆動回路１１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びコンデンサＣ１が設けられる。コンデンサＣ１は高電位側電源Ｖｄｄ側に設けられる。バス２は駆動回路１１から出力される出力信号Ｓｏｕｔ１１を受信回路３に伝送する。バス２には低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。出力信号Ｓｏｕｔ１１はコンデンサＣ１の容量とバス容量Ｃ０により信号レベルが高電位側電源Ｖｄｄ側にかたより振幅が小さくなる。同様にバス２以外のバスでも、駆動回路のコンデンサの容量とバス容量により駆動回路から出力される出力信号レベルが高電位側電源Ｖｄｄ側にかたより振幅が小さくなる。
【００４０】
このため、バスで消費される電力を大幅に削減することができる。したがって、半導体集積回路装置５１の消費電力を大幅に低減することできる。
【００４１】
なお、本実施例では、半導体集積回路装置５１に設けられたバスを伝送する信号レベルをすべて小さくしているが、必ずしもこれに限定されるものではなく、選定したバスだけ信号レベルを小さくしてもよい。また、駆動回路１１をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。
【実施例３】
【００４２】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図５は半導体集積回路装置を示す回路図である。本実施例では、駆動回路に高電位側電源側と低電位側電源にそれぞれコンデンサを設けている。
【００４３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４４】
図５に示すように、半導体集積回路装置５２には、駆動回路１２、バス２、及び受信回路３が設けられる。半導体集積回路装置５２は、図示していないが実施例１と同様に複数の駆動回路、複数のバス、及び複数の受信回路が設けられる。半導体集積回路装置５２は、図示しない入出力回路部、メモリ部、ロジック回路部などが設けられるシステムＬＳＩである。
【００４５】
駆動回路１２には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、コンデンサＣ１ａ、及びコンデンサＣ１ｂが設けられる。
【００４６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ５に接続され、ゲートに入力信号Ｓｉｎが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ５に接続され、ドレインがノードＮ６に接続され、ゲートに入力信号Ｓｉｎとは逆位相の入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ６に接続され、ソースがノードＮ７に接続され、ゲートに入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ７に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎが入力される。
【００４７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１はインバータを構成し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２とＮｃｈ  ＭＯＳトランジスタＮＭＴ２はインバータを構成する。
【００４８】
コンデンサＣ１ａは、一端がノードＮ５（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２のソース）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。コンデンサＣ１ｂは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ７（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のソース及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）に接続される。
【００４９】
ノード６（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）から入力信号Ｓｉｎとは同位相の出力信号Ｓｏｕｔ１２が出力される。
【００５０】
バス２は、駆動回路１２と受信回路３の間に設けられ、駆動回路１２から出力される出力信号Ｓｏｕｔ１２を受信回路３に伝送する。バス２には、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。受信回路３は、バス２から伝送される駆動回路１２の出力信号Ｓｏｕｔ１２を入力する。
【００５１】
ここで、コンデンサＣ１ａ及びＣ１ｂは、バス容量Ｃ０と同じ構成、例えばバス２が配線の場合、この配線の一部をガードするような形状のダミー配線形状にするのが好ましい。また、バス２がゲートなどの場合、このゲートとは相似縮小したパターン形状にするのが好ましい。このような形状にすることによりプロセスバラツキに対して駆動回路１２から出力される出力信号Ｓｏｕｔ１２の振幅を安定化させることができる。
【００５２】
次に、駆動回路の動作について図６を参照して説明する。図６は駆動回路の入出力特性を示す図である。
【００５３】
図６に示すように、駆動回路１２は、入力信号Ｓｉｎ及び入力信号Ｓｉｎｂが入力され、出力信号Ｓｏｕｔ１２が出力される。出力信号Ｓｏｕｔ１２は、入力信号Ｓｉｎとは同位相の信号となり、コンデンサＣ１ａの容量とコンデンサＣ１ｂの容量とバス２のバス容量（負荷容量）Ｃ０により振幅が小さくなる。そのため、コンデンサＣ１ａ及びコンデンサＣ１ｂの容量をＣ１とすると、出力信号Ｓｏｕｔ１２のハイレベルＳｏｕｔ１２（Ｈ）、出力信号ＳｏｕｔのローレベルＳｏｕｔ１２（Ｌ）は、
Sout12(H)＝{(C0＋C1)／(2×C0＋C1)}×Vdd・・・・・・式（９）
Sout12(L)＝{C０／(2×C0＋C1)}×Vdd ・・・・・・・・式（１０）
となる。
【００５４】
バス２で消費される電力Ｐｂは、バス２の負荷容量をＣ０とし、スイッチング確率Ｐｔを１とすると、実施例１の式（３）、式（９）、及び式（１０）から、
Pb＝f×C0×[{(C0＋C1)×C1}／(2×C0＋C1)２]×Vdd２・・・式（１１）
と表される。
【００５５】
つまり、駆動回路１２にコンデンサＣ１ａ及びコンデンサＣ１ｂを設けない場合と比較して、駆動回路１２にコンデンサＣ１ａ及びコンデンサＣ１ｂを設けることによりバス２で消費される電力を［｛（Ｃ０＋Ｃ１）×Ｃ１｝／（２×Ｃ０＋Ｃ１）２］分だけ低減することができる。同様に、図示しない駆動回路１２以外の駆動回路にもそれぞれコンデンサが設けられているので半導体集積回路装置５２内に設けられるバスで消費される電力を大幅に削減することが可能となる。
【００５６】
実施例１の出力信号Ｓｏｕｔは低電位側電源（接地電位）Ｖｓｓ側に張り付いているのに対し、本実施例の出力信号Ｓｏｕｔ１２は（１／２）Ｖｄｄ近傍に張り付いている。出力信号Ｓｏｕｔ１２は、駆動回路１２、バス２、及び受信回路３が設けられるウエル領域の容量を考慮したり、駆動回路１２、バス２、及び受信回路３などで発生するノイズ量を考慮したり、受信回路３側のトランジスタ構成等を考慮して適用するのが好ましい。
【００５７】
上述したように、本実施例の半導体集積回路装置では、複数の駆動回路と、複数のバスと、複数の受信回路とが設けられる。駆動回路１２には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、コンデンサＣ１ａ、及びコンデンサＣ１ｂが設けられる。コンデンサＣ１ａは低電位側電源（接地電位）Ｖｓｓ側に設けられる。コンデンサＣ１ｂは高電位側電源Ｖｄｄ側に設けられる。バス２は駆動回路１２から出力される出力信号Ｓｏｕｔ１２を受信回路３に伝送する。バス２には低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ０が形成される。出力信号Ｓｏｕｔ１２はコンデンサＣ１ａの容量とコンデンサＣ１ｂの容量とバス容量Ｃ０により信号レベルが（１／２）Ｖｄｄ付近にかたより振幅が小さくなる。同様にバス２以外のバスでも、駆動回路の低電位側電源（接地電位）Ｖｓｓ側のコンデンサの容量と駆動回路の高電位側電源Ｖｄｄ側のコンデンサの容量とバス容量により駆動回路から出力される出力信号レベルが（１／２）Ｖｄｄ付近にかたより振幅が小さくなる。
【００５８】
このため、バスで消費される電力を大幅に削減することができる。したがって、半導体集積回路装置５２の消費電力を大幅に低減することできる。
【００５９】
なお、本実施例では、半導体集積回路装置５２に設けられたバスを伝送する信号レベルをすべて小さくしているが、必ずしもこれに限定されるものではなく、選定したバスだけ信号レベルを小さくしてもよい。また、駆動回路１２をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。
【実施例４】
【００６０】
次に、本発明の実施例４に係る半導体集積回路装置について、図面を参照して説明する。図７は半導体集積回路装置を示す回路図である。本実施例では、駆動回路に縦続接続されたヒューズ及びコンデンサを並列に複数設け、ヒューズ切断の有無によりコンデンサを自由に選択できる構造としている。
【００６１】
図７に示すように、半導体集積回路装置５３には、駆動回路２１、バス２２、及び受信部２３が設けられる。半導体集積回路装置５３は、図示していないが実施例１と同様に複数の駆動回路、複数のバス、及び複数の受信部が設けられる。半導体集積回路装置５３は、図示しない入出力回路部、メモリ部、ロジック回路部などが設けられるシステムＬＳＩである。
【００６２】
駆動回路２１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、ヒューズＦ１、ヒューズＦ２、ヒューズＦｎ、コンデンサＣ２１、コンデンサＣ２２、及びコンデンサＣ２ｎが設けられる。
【００６３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートに入力信号Ｓｉｎが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ１に接続され、ドレインがノードＮ２に接続され、ゲートに入力信号Ｓｉｎとは逆位相の入力信号Ｓｉｎｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ２に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎｂが入力される。
【００６４】
ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に縦続接続されるヒューズ及びコンデンサがｎ個並列配置される。ヒューズＦ１は、一端がノードＮ１に接続される。コンデンサＣ２１は、一端がヒューズＦ１の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ヒューズＦ２は、一端がノードＮ１に接続される。コンデンサＣ２２は、一端がヒューズＦ２の他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ヒューズＦｎは、一端がノードＮ１に接続される。コンデンサＣ２ｎは、一端がヒューズＦｎの他端に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ここでは、コンデンサを低電位側電源（接地電位）Ｖｓｓ側に設けているが、ヒューズを低電位側電源（接地電位）Ｖｓｓ側に設けてもよい。
【００６５】
ノード２（Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）から入力信号Ｓｉｎとは同位相の出力信号Ｓｏｕｔ１３が出力される。
【００６６】
バス２２は、多ビットの大規模情報を伝送するグローバルバス或いはメインバスであり、駆動回路２１と受信部２３の間に設けられ、駆動回路２１から出力される出力信号Ｓｏｕｔ１３を受信部２３に伝送する。バス２２には、低電位側電源（接地電位）Ｖｓｓとの間に負荷容量としてのバス容量Ｃ３２が形成される。受信部２３は、バス２２から伝送される駆動回路２１の出力信号Ｓｏｕｔ１３を入力し、多ビットの大規模情報を格納或いは転送等の処理を行う。
【００６７】
ここで、半導体集積回路装置５３のチップ製造後に、半導体集積回路装置５３のチップの特性レベルに応じて、ヒューズを電気的或いはレーザなどで適宜切断する。切断されたヒューズに接続されるコンデンサはノードＮ１に接続されなくなるので、切断されていないヒューズに接続されるコンデンサだけがノードＮ１と低電位側電源（接地電位）Ｖｓｓのコンデンサとして機能する。このコンデンサの容量とバス２２のバス容量（負荷容量）Ｃ３２により、出力信号Ｓｏｕｔ１３の振幅を小さくすることができる。この結果、半導体集積回路装置５３のチップの特性レベルに応じてバス２２で消費される電力を削減することが可能となる。他のバスも同様に消費される電力を削減することが可能となる。
【００６８】
上述したように、本実施例の半導体集積回路装置では、駆動回路２１、バス２１、及び受信部２３が設けられる。駆動回路２１には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、ヒューズＦ１、ヒューズＦ２、ヒューズＦｎ、コンデンサＣ２１、コンデンサＣ２２、及びコンデンサＣ２ｎが設けられる。ヒューズ及びコンデンサは、低電位側電源（接地電位）Ｖｓｓ側に縦続接続され、並列に複数配置される。半導体集積回路装置５３のチップ製造後に、特性レベルに応じて、ヒューズが適宜切断される。切断されていないヒューズに接続されるコンデンサの容量とバス２２のバス容量（負荷容量）Ｃ３２により、出力信号Ｓｏｕｔ１３は低電位側電源（接地電位）Ｖｓｓ側にかたより振幅が小さくなる。
【００６９】
このため、半導体集積回路装置５３のチップ製造後に、バス２２消費される電力を大幅に削減することができる。したがって、半導体集積回路装置５３のチップの特性レベルに応じて消費電力を大幅に低減することできる。
【００７０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７１】
例えば、実施例では、システムＬＳＩに適用したが、入出力回路部、メモリ部、ロジック回路部、アナログ回路部などが設けられるＳｏＣ（System  on  a  chip）や一般のＬＳＩにも適用することができる。また、実施例４では、低電位側電源（接地電位）側に縦続接続されたヒューズ及びコンデンサを並列に複数配置しているが、実施例２の高電位側電源側に縦続接続されたヒューズ及びコンデンサを並列に複数配置してもよい。また、実施例３の低電位側電源（接地電位）側と高電位側電源側に、縦続接続されたヒューズ及びコンデンサを並列に複数配置してもよい。
【００７２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソースが高電位側電源に接続され、ゲートに第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の入力信号とは逆位相の第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に、縦続接続され、並列配置されるヒューズ及びコンデンサとを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記ヒューズが適宜切断され、前記ヒューズが切断されていない前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなる半導体集積回路装置。
【００７３】
（付記２）  ソースが高電位側電源に接続され、ゲートに第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに前記第１の入力信号とは逆位相の第２の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記高電位側電源と前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースの間に、縦続接続され、並列配置されるコンデンサ及びヒューズとを有し、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第２の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記ヒューズが適宜切断され、前記ヒューズが切断されていない前記コンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなる半導体集積回路装置。
【００７４】
（付記３）  ソースが高電位側電源に接続され、ゲートに前記第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に、縦続接続され、並列配置される第１のヒューズ及び第１のコンデンサと、前記高電位側電源と前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースの間に、縦続接続され、並列配置される第２のコンデンサ及び第２のヒューズとを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記第１及び第２のヒューズが適宜切断され、前記第１のヒューズが切断されていない前記第１のコンデンサの容量と前記第２のヒューズが切断されていない前記第２のコンデンサの容量と前記バスの負荷容量により、前記出力信号は前記第１の入力信号よりも振幅が小さくなる半導体集積回路装置。
【００７５】
（付記４）  前記第１及び第２の入力信号はデータ信号或いはクロック信号である付記１乃至３のいずれかに記載の半導体集積回路装置。
【００７６】
（付記５）  ソースが高電位側電源に接続され、ゲートに第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の入力信号とは逆位相の第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが低電位側電源に接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられるコンデンサとを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記高電位側電源の電圧をＶｄｄとし、前記低電位側電源の電圧をＶｓｓとし、前記バスの負荷容量をＣ０とし、前記コンデンサの容量をＣ１とし、前記出力信号の周波数をｆとすると、前記出力信号のハイレベルの電圧が｛Ｃ１／（Ｃ０＋Ｃ１）｝×Ｖｄｄであり、前記出力信号のローレベルの電圧がＶｓｓであり、前記バスで消費される電力がｆ×Ｃ０×｛Ｃ１／（Ｃ０＋Ｃ１）｝２×Ｖｄｄ２である半導体集積回路装置。
【００７７】
（付記６）  ソースが高電位側電源に接続され、ゲートに第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第１の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに前記第１の入力信号とは逆位相の第２の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記高電位側電源と前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースの間に設けられるコンデンサとを有し、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記高電位側電源の電圧をＶｄｄとし、前記バスの負荷容量をＣ０とし、前記コンデンサの容量をＣ１とし、前記出力信号の周波数をｆとすると、前記出力信号のハイレベルの電圧がＶｄｄであり、前記出力信号のローレベルの電圧が｛Ｃ０／（Ｃ０＋Ｃ１）｝×Ｖｄｄであり、前記バスで消費される電力がｆ×Ｃ０×｛Ｃ１／（Ｃ０＋Ｃ１）｝×Ｖｄｄ２である半導体集積回路装置。
【００７８】
（付記７）  ソースが高電位側電源に接続され、ゲートに前記第１の入力信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記第２の入力信号が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられる第１のコンデンサと、前記高電位側電源と前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースの間に設けられる第２のコンデンサとを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインから前記第１の入力信号とは同位相の出力信号を出力する駆動回路と、前記駆動回路から出力される前記出力信号を伝送するバスと、前記バスから伝送される前記出力信号が入力される受信回路とを具備し、前記高電位側電源の電圧をＶｄｄとし、前記バスの負荷容量をＣ０とし、前記第１及び第２のコンデンサの容量をＣ１とし、前記出力信号の周波数をｆとすると、前記出力信号のハイレベルの電圧が｛（Ｃ０＋Ｃ１）／（２×Ｃ０＋Ｃ１）｝×Ｖｄｄであり、前記出力信号のローレベルの電圧が｛Ｃ０／（２×Ｃ０＋Ｃ１）｝×Ｖｄｄであり、前記バスで消費される電力がｆ×Ｃ０×［｛（Ｃ０＋Ｃ１）×Ｃ１｝／（２×Ｃ０＋Ｃ１）２］×Ｖｄｄ２である半導体集積回路装置。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係る半導体集積回路装置を示す回路図。
【図２】本発明の実施例１に係る駆動回路の入出力特性を示す図。
【図３】本発明の実施例２に係る半導体集積回路装置を示す回路図。
【図４】本発明の実施例２に係る駆動回路の入出力特性を示す図。
【図５】本発明の実施例３に係る半導体集積回路装置を示す回路図。
【図６】本発明の実施例３に係る駆動回路の入出力特性を示す図。
【図７】本発明の実施例４に係る半導体集積回路装置を示す回路図。
【符号の説明】
【００８０】
１、１ａ、１ｎ、１１、１２、２１  駆動回路
２、２ａ、２ｎ、２２  バス
２３  受信部
３、３ａ、３ｎ  受信回路
５０、５１、５２、５３  半導体集積回路装置
Ｃ１、Ｃ１ａ、Ｃ１ｂ、Ｃ２１、Ｃ２２、Ｃ２ｎ  コンデンサ
Ｃ０、Ｃ０１、Ｃｏｎ、Ｃ３２  バス容量
Ｎ１〜７  ノード
ＮＭＴ１、ＮＭＴ２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｓｉｎ、Ｓｉｎｂ、Ｓｉｎａ、Ｓｉｎａｂ、Ｓｉｎｎ、Ｓｉｎｎｂ  入力信号
Ｓｏｕｔ、Ｓｏｕｔａ、Ｓｏｕｔｎ、Ｓｏｕｔ１１、Ｓｏｕｔ１２、Ｓｏｕｔ１３  出力信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009124503.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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