(57)【要約】【課題】偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルユニットＭＵと第１，第２選択トランジスタＳ１、Ｓ２とを有する偶数ブロック（Even Blk）と、コンタクト配線ＣＤを挟んで前記偶数ブロックと隣接して配置され、メモリセルユニットＭＵと第３，第４選択トランジスタＳ３，Ｓ４とを有する奇数ブロック（Odd Blk）とを備えるメモリセルアレイ１１と、記憶回路２０と、ステートマシン１８とを具備し、前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第１，第３選択トランジスタに隣接し同一番号が割り当てられたワード線ＷＬ０、および前記第２，第４選択トランジスタに隣接し同一番号が割り当てられたワード線ＷＬ３１にオフセットした書き込み電圧を印加する。【選択図】      図１
2009176372.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第１，第２選択トランジスタとを有する偶数ブロックと、前記第２選択トランジスタのコンタクト配線を挟んで前記偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第３，第４選択トランジスタとを有する奇数ブロックとを備えるメモリセルアレイと、
書き込み電圧のオフセットデータを記憶する記憶回路と、
前記ワード線を制御するワード線制御回路と、
前記ビット線を制御するビット線制御回路と、
前記ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備し、
前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第１，第３選択トランジスタに隣接し同一番号が割り当てられたワード線、および前記第２，第４選択トランジスタに隣接し同一番号が割り当てられたワード線にオフセットした書き込み電圧を印加すること
を特徴とする半導体記憶装置。
【請求項２】
前記偶数ブロックにおいて前記第１選択トランジスタに隣接する第１ワード線の幅は、前記奇数ブロックにおいて前記第１ワード線と同一番号が割り当てられたワード線の幅よりも大きく形成されること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ステートマシンは、前記書き込み電圧を印加する際に、
前記偶数ブロックの前記第１ワード線に印加する書き込み電圧が、前記第１ワード線と同一号が割り当てられた前記奇数ブロックのワード線に印加する書き込み電圧よりも、小さくなるようにオフセットすること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記偶数ブロックにおいて前記第２選択トランジスタに隣接する第２ワード線の幅は、前記奇数ブロックにおいて前記第２ワード線と同一番号が割り当てられたワード線の幅よりも小さく形成されること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ステートマシンは、前記書き込み電圧を印加する際に、
前記偶数ブロックの前記第２ワード線に印加する書き込み電圧が、前記第２ワード線と同一番号が割り当てられた前記奇数ブロックのワード線に印加する書き込み電圧よりも、大きくなるようにオフセットすること
を特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリの書き込み動作の制御等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリの書き込み方式は、例えば、ステップアップ方式と称されるものが多く用いられている。そのステップアップ書き込み方式では、まず、初期の書き込み電圧（Ｖpgm_ini）の書き込みパルスをメモリセルに印加して書き込みを行う。その後、一定のステップアップ（Step Up）電圧(ΔＶpgm)分だけＶpgmを高くしながら、数度に分けて書き込みパルス（Pulse）を印加する。このようにして、メモリセルの閾値を徐々に変動させて閾値分布を制御するものである。この初期の書き込み電圧（Ｖpgm_ini）は、所望の閾値レベル（Level）の分布が書き込み完了した段階でトリミング完了とされる。その後、書込み電圧Ｖpgmの電圧値は、ＮＡＮＤ型フラッシュメモリのＲＯＭ（Read Only Memory）に記憶される。
【０００３】
ここで、上記書き込み動作の際において、メモリセルユニットを選択する選択トランジスタ（セレクトゲートＳＧＳ、ＳＧＤ）に隣接するメモリセルは、他のメモリセルに比べ、バイアス関係が異なる。そのため、選択トランジスタに隣接するメモリセルでは、セル特性が異なってしまい、ワード線（ＷＬ）の書き込み特性ばらつきが発生する。この書き込み特性のばらつきを低減する目的で、トリミングされた書き込み電圧Ｖpgmを与え、ワード線ごとに書き込み電圧の調整(ＷＬ offset)をしているもがある（例えば、特許文献１参照）。
【０００４】
ここで、ＮＡＮＤ型フラッシュメモリのメモリセルアレイのセル配置は、上記選択トランジスタのドレインコンタクト（Drain Contact）を挟んで、ミラー対称にワード線が割り当てられているものである。そして、このワード線の割り当てに従って、上述の書き込み電圧の調整(ＷＬ offset)を行っている。
【０００５】
しかしながら、プロセス要因である“コマ収差”の影響から、ワード線の幅の寸法は、均一に形成することはできない。そのため、同一番号のワード線として割り当てられたワード線であっても、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとにカップリングが異なり、書き込み特性のばらつきが生じてしまう。よって、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、書き込み電圧の調整（ＷＬ offset）の最適化ができず、書き込み特性の信頼性が低下する。
【０００６】
上記のように、従来の半導体記憶装置は、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、書き込み電圧の調整（ＷＬ offset）の最適化ができず、書き込み特性の信頼性が低下する、という問題があった。
【特許文献１】特開２００５−３９０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第１，第２選択トランジスタとを有する偶数ブロックと、前記第２選択トランジスタのコンタクト配線を挟んで前記偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する第３，第４選択トランジスタとを有する奇数ブロックとを備えるメモリセルアレイと、書き込み電圧のオフセットデータを記憶する記憶回路と、前記ワード線を制御するワード線制御回路と、前記ビット線を制御するビット線制御回路と、前記ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備し、前記ステートマシンは、前記記憶回路から読み出した前記オフセットデータにより、前記第１，第３選択トランジスタに隣接し同一番号が割り当てられたワード線、および前記第２，第４選択トランジスタに隣接し同一番号が割り当てられたワード線にオフセットした書き込み電圧を印加する半導体記憶装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１０】
［概要］  
まず、この発明の概要について、図１乃至図４を用いて説明する。図１は、この概要に係る半導体記憶装置のメモリセルアレイを示す平面図である。  
この発明の一例では、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる半導体記憶装置を提案する。
【００１１】
この半導体記憶装置の構成は、例えば、図１に示すように、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットＭＵとメモリセルユニットを第１，第２選択する選択トランジスタＳ１，Ｓ２とを有する偶数ブロック（Even Blk）と、第２選択トランジスタＳ２のコンタクト配線ＤＣを挟んで偶数ブロックと隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットＭＵとメモリセルユニットを選択する第３，第４選択トランジスタＳ３，Ｓ４とを有する奇数ブロック（Odd Blk）とを備えるメモリセルアレイ１１と、書き込み電圧のオフセットデータを記憶する記憶回路２０（ＰＡＧＥ）とを具備するものである。更に、図１には図示しないが、ワード線を制御するワード線制御回路と、ビット線を制御するビット線制御回路と、ワード線制御回路およびビット線制御回路を制御するステートマシンとを具備するものである。  
上記ステートマシンは、記憶回路２０（ＰＡＧＥ）から読み出したオフセットデータにより、第１，第３選択トランジスタＳ１，Ｓ３に隣接し同一番号が割り当てられたワード線ＷＬ０、および第２，第４選択トランジスタＳ２，Ｓ４に隣接し同一番号が割り当てられたワード線ＷＬ３１にオフセットした書き込み電圧を印加するように制御し、書込み電圧の最適化を行う。
【００１２】
より具体的に、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、選択同一番号が割り当てられたワード線ＷＬ０，ＷＬ３１にオフセットした書き込み電圧を印加するとは、例えば、図２乃至図４のようにすることである。
【００１３】
ここで、図示するように、プロセス要因である“コマ収差”の影響から、ワード線の寸法は、均一に形成することはできない（ＷEven0 ＞ＷEven1 ＞ … ＞ＷEven30 ＞ ＷEven31：ＷOdd0 ＜ＷOdd1 ＜ … ＜ＷOdd30 ＜ＷOdd31）。そのため、ドレインコンタクト配線ＤＣを挟んで、ミラー対称に同一番号が割り当てワード線であっても、ワード線の寸法が異なっている。
【００１４】
例えば、偶数ブロック（Even Blk）において第１選択トランジスタＳ１に隣接するワード線ＷＬ０（第１ワード線）の幅ＷEven0は、上記ワード線ＷＬ０と同一番号が割り当てられた奇数ブロック（Odd Blk）において第３選択トランジスタＳ３に隣接するワード線ＷＬ０の幅ＷOdd0よりも大きい（ＷEven0＞ＷOdd0）。
【００１５】
一方、偶数ブロック（Even Blk）におけて第２トランジスタＳ２に隣接するワード線ＷＬ３１（第２ワード線）の幅ＷEven31は、奇数ブロック（Odd Blk）において第４トランジスタＳ４に隣接する上記ワード線ＷＬ３１と同一番号が割り当てられたワード線ＷＬ３１の幅ＷOdd31よりも小さい（ＷEven31＜ＷOdd31）。
【００１６】
そのため、ステートマシンは、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたワード線ＷＬ０（第１ワード線）には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。
【００１７】
この場合の書き込み電圧の調整（ＷＬ０ offset）は、図３のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧の初期値が、実線で示す奇数ブロック側の書き込み電圧の初期値より小さくなるようにトリミングされている。そのため、破線で示す偶数ブロック側の書き込み電圧が、奇数ブロック側より小さくなるようオフセットされている（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。尚、ステップアップ幅ΔＶpgmは、偶数／奇数ブロック側のいずれにおいても同様であるとする。
【００１８】
さらに、ステートマシンは、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたワード線ＷＬ３１（第２ワード線）には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００１９】
この場合の書き込み電圧の調整（ＷＬ３１ offset）は、図４のように示される。図示するように、実線で示す偶数ブロック側の書き込み電圧の初期値が、破線で示す奇数ブロック側の書き込み電圧の初期値より、大きくなるようにトリミングされている。そのため、偶数ブロック側の書き込み電圧が、奇数ブロック側より大きくなるようオフセットされている。（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。尚、ステップアップ幅ΔＶpgmは、偶数／奇数ブロック側のいずれにおいても同様であるとする。
【００２０】
このように、ステートマシンは、書き込み電圧を、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、少なくとも上記の同一番号が割り当てられたワード線（ＷＬ０，ＷＬ３１）に、オフセットした書き込み電圧を印加するように制御を行う。
【００２１】
その結果、“コマ収差”の影響からワード線の幅の寸法が均一に形成されない場合であっても、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことができ、書き込み特性の信頼性を向上できる。
【００２２】
以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態では、半導体記憶装置の一例として、多値ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００２３】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例  
まず、図５を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。図５は、第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。
【００２４】
図示するように、本例に係るＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、書込みオフセット記憶回路２０、ワード線制御回路１２、ビット線制御回路１３、ソース線制御回路１４、Ｐウェル制御回路１５、データ入出力バッファ１６、コマンド・インターフェイス１７、ステートマシン１８により構成されている。
【００２５】
メモリセルアレイ１１は、複数の偶数ブロック（Even Blk）、複数の奇数ブロック（Odd Blk）を備え、さらに、本例では、一のブロック（Odd Blk）中に書込みオフセット記憶回路２０（ＰＡＧＥ）を備えるものである。
【００２６】
偶数ブロック（Even Blk）は、後述するが、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットとメモリセルユニットを選択する選択トランジスタとを有する。偶数ブロック（Odd Blk）も、同様に、選択トランジスタのコンタクト配線を挟んで偶数ブロック（Even Blk）と隣接して配置され、複数のワード線と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルの電流経路が直列接続されたメモリセルユニットと前記メモリセルユニットを選択する選択トランジスタとを有する。
【００２７】
書込みオフセット記憶回路２０は、書込み動作の際に読み出されるメモリセルの書き込み電圧のオフセットデータを記憶している。本例では、書込みオフセット記憶回路２０は、ワード線に設けられる読み出し／書込み単位であるページ（ＰＡＧＥ）である。しかし、これに限られず、例えば、メモリセルアレイ１１の周辺に設けられるヒューズ等の記憶回路であってもよい。
【００２８】
ワード線制御回路１２は、ステートマシン１８の制御に従い、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２９】
ビット線制御回路１３は、ステートマシン１８の制御に従い、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１３は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１３には、データ入出力バッファ１６、およびステートマシン１８が接続されている。
【００３０】
ソース線制御回路１４は、ステートマシン１８の制御に従い、メモリセルアレイ１１中のソース線に、必要な電圧を印加する。
【００３１】
Ｐウェル制御回路１５は、ステートマシン１８の制御に従い、メモリセルアレイ１１中の半導体基板中に形成されたウェル（p-well等）に、必要な電圧を印加する。
【００３２】
データ入出力バッファ１６は、外部Ｉ／Ｏ線に接続され、メモリセルアレイ１１から読み出した読み出しデータＤＴを外部に出力し、外部から入力された書込みデータＤＴをコマンド・インターフェイス１８に出力する。
【００３３】
コマンド・インターフェイス１７は、外部制御信号に接続され、ステートマシン１８の制御に従い、制御信号の入出力を行う。外部制御信号は、例えば、ＡＬＥ（アドレス・ラッチ・イネーブル）信号等がある。
【００３４】
ステートマシン１８は、書込み／読み出し／消去等のＮＡＮＤ型フラッシュメモリ１０全体の動作制御を行う。ここで、上記ワード線制御回路１２、ビット線制御回路１３、ソース線制御回路１４、Ｐウェル制御回路１５、およびステートマシン１８は、書き込み回路、および読み出し回路を構成している。
【００３５】
１−２．メモリセルアレイの平面構成例  
次に、図６を用いて、本例に係るメモリセルアレイの平面構成例について説明する。図示するように、コンタクト配線ＤＣ，ＳＣを挟んで、ビット線方向に隣接して配置された複数の奇数ブロックおよび偶数ブロックが配置されている。
【００３６】
偶数ブロック（Even Blk）は、複数のワード線ＷＬ０〜ＷＬ３１と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットＭＵと、上記メモリセルユニットＭＵを選択する第１，第２選択トランジスタＳ１，Ｓ２（セレクトゲートＳＧＳ，ＳＧＤ）とを有する。
【００３７】
奇数ブロック（Odd Blk）は、上記選択トランジスタ（セレクトゲートＳＧＳ，ＳＧＤ）のコンタクト配線ＤＣ，ＳＣを挟んで偶数ブロックと隣接して配置され、複数のワード線ＷＬ０〜ＷＬ３１と複数のビット線との交際位置のそれぞれに配置された複数のメモリセルトランジスタの電流経路が直列接続されたメモリセルユニットＭＵと、メモリセルユニットを選択する第３，第４選択トランジスタＳ３，Ｓ４（セレクトゲートＳＧＳ，ＳＧＤ）とを有する。
【００３８】
また、本例の場合では、奇数ブロック（Odd Blk）中のワード線ＷＬ１に、書き込み電圧のオフセットデータを記憶する記憶回路２０（ＰＡＧＥ）が設けられている。尚、記憶回路２０は、奇数ブロックに限らず、偶数ブロックに設けられてもよい。
【００３９】
ここで、図示するように、プロセス要因である“コマ収差”の影響から、ビット線方向におけるワード線の寸法（幅）は、均一に形成されていない（ＷEven0 ＞ＷEven1 ＞ … ＞ＷEven30 ＞ ＷEven31：ＷOdd0 ＜ＷOdd1 ＜ … ＜ＷOdd30 ＜ＷOdd31）。そのため、ミラー対称に同一番号が割り当てワード線であっても、ワード線の寸法が異なっている。
【００４０】
例えば、偶数ブロック（Even Blk）におけるワード線ＷＬ０の幅ＷEven0は、奇数ブロック（Odd Blk）における同一番号が割り当てられたワード線ＷＬ０の幅ＷOdd0よりも大きい（ＷEven0＞ＷOdd0）。
【００４１】
一方、偶数ブロック（Even Blk）におけるワード線ＷＬ３１の幅ＷEven31は、奇数ブロック（Odd Blk）における同一番号が割り当てられたワード線ＷＬ３１の幅ＷOdd31よりも小さい（ＷEven31＜ＷOdd31）。
【００４２】
そのため、後述するように、上記ステートマシンは、記憶回路２０（ＰＡＧＥ）から読み出したオフセットデータにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、選択トランジスタＳＧＳ，ＳＧＤに隣接する前記ワード線（ＷＬ０，ＷＬ３１）にオフセットした書き込み電圧を印加するように制御し、書込み電圧の最適化を行う。
【００４３】
１−３．ブロックの構成例  
次に、図７を用いて、本例に係るブロックの構成例について説明する。ここでは、図６中の１の奇数ブロック（Odd Blk）を例に挙げて説明する。
【００４４】
ここで、ＮＡＮＤ型フラッシュメモリの消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。
【００４５】
奇数ブロック（Odd Blk）は、ワード線方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットＭＵを選択する第３，第４選択トランジスタＳ３，Ｓ４により構成される。
【００４６】
メモリセルユニットＭＵは、電流経路が直列接続される３２個のメモリセルトランジスタＭＴから構成される。選択トランジスタＳ３の電流経路の一端は、メモリセルユニットＭＵの電流経路の一端に接続される。選択トランジスタＳ４の電流経路の一端は、メモリセルユニットＭＵの電流経路の他端に接続される。本例では、メモリセルユニットＭＵは、３２個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、３２個に限定されるというものではない。
【００４７】
ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、ワード線ＷＬ０〜ＷＬ３１ごとに設けられたページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページは、読み出しおよび書き込み単位である。本例の場合、ワード線ＷＬ１のページは、書込みオフセット記憶回路２０である。
【００４８】
選択トランジスタＳ３の電流経路の他端は、ソース線ＳＬに接続される。選択トランジスタＳ４の電流経路の他端は、ビット線ＢＬに接続される。
【００４９】
ワード線ＷＬは、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタＭＴの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。
【００５０】
偶数ブロックについても、上記と同様の構成である。
【００５１】
＜２．データ書込み動作＞  
次に、図８乃至図１５を用いて、本例のＮＡＮＤ型フラッシュメモリに係るデータ書込み動作について説明する。
【００５２】
２−１．書込み電圧とブロックとの関係  
まず、結論として、ステートマシン１８は、少なくとも偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、同一番号が割り当てられたワード線（ＷＬ０，ＷＬ３１）にオフセットした書き込み電圧の制御を行い、書込み電圧の最適化を行う。
【００５３】
例えば、図８に示すように、ステートマシン１８は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたＷＬ１には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。
【００５４】
さらに、ステートマシン１８は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたＷＬ３１には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００５５】
以下、より詳細に説明する。この説明においては、図９のフローに則して説明する。
【００５６】
２−２．書込みフロー  
ＳＴ１−１（Power On Read）  
まず、ＮＡＮＤ型フラッシュメモリに電源が投入され、初期データ等の所定のデータがが、例えば、ビット線制御回路１３中のレジスタ（図示せず）に取り込まれる（Power On Read）。
【００５７】
ＳＴ１−２（オフセットデータの取り込み）  
上記ＳＴ１−１の際、記憶回路２０（ＲＯＭ）に記憶されていた書込みオフセットデータ（Ｖpgm(ini)，ＷＬ offset）が、同様にレジスタに取り込まれる。上記書込みオフセットデータ（Ｖpgm(ini)，ＷＬ offset）は、書込み動作の事前に、記憶回路２０に書き込まれるものである。
【００５８】
さらに、上記書込みオフセットデータは、例えば、図１０のように示される。  
図示するように、書込みオフセットデータは、初期値の書込み電圧（Ｖpgm(ini)）と、偶数ブロックおよび奇数ブロックのワード線（ＷＬ０，ＷＬ１，…）ごとに規定されるワード線オフセットデータ（ＷＬ offset）とにより構成されるものである。
【００５９】
例えば、初期値の書込み電圧（Ｖpgm(ini)）は、本例の場合、“０１０００００”の７ビットからなるデータである。
【００６０】
ワード線オフセットデータ（ＷＬ offset）は、先頭ビット（Blk）の“０”または“１”により、偶数ブロックであるか奇数ブロックであるかの識別がなされる。その後の３ビットからなる識別データ（ＷＬ Offset）により、書込み電圧のオフセットを行う。例えば、偶数ブロック（Even Blk）におけるワード線ＷＬ０のワード線オフセットデータは、本例の場合、“０００１”である。
【００６１】
結果、偶数ブロックおよび奇数ブロックの初期の書込み電圧は、以下のように表される。
【００６２】
Even Blkのワード線ＷＬｎ（ｎは割り当て番号）の初期の書込み電圧：
Ｖpgm_EvenＷＬn = （Ｖpgm(ini)）+ （ＷＬ Offset(Even ＷＬｎ）
Odd Blkのワード線ＷＬｎ（ｎは割り当て番号）の初期の書込み電圧：
Ｖpgm_OddＷＬn = （Ｖpgm(ini)）+ （ＷＬ Offset(Odd ＷＬｎ）
ＳＴ１−３（Even/Odd）  
続いて、ワード線オフセット（ＷＬ offset）データの、先頭ビット（Blk）が“０”または“１”により、偶数ブロックであるか奇数ブロックであるかの識別がなされる。例えば、本例の場合、先頭ビットが“０”の場合、偶数ブロックであると識別されＳＴ１−３（Even）へ続く。一方、先頭ビットが“１”の場合、奇数ブロックであると識別されＳＴ１−３（Odd）へ続く。
【００６３】
ＳＴ１−４（Even/Odd）  
続いて、レジスタに取り込まれた書込みオフセットデータを元にして、ワード線ＷＬ０（n=0 (n：ＷＬ number)）からデータの書き込み電圧をセットする。この初期の書込み電圧は、スタート電圧として使用される。
【００６４】
この際、偶数ブロックの場合の初期の書込み電圧は、以下のように表される。
【００６５】
Ｖpgm_EvenＷＬ０ = （Ｖpgm(ini)）+ （ＷＬ Offset(Even ＷＬ０）
この際、奇数ブロックの場合の初期の書込み電圧は、以下のように表される。
【００６６】
Ｖpgm_OddＷＬ０= （Ｖpgm(ini)）+ （ＷＬ Offset(Odd ＷＬ０）
上記の同一番号が割り当てられたＷＬ０に与えられる初期の書き込み電圧は、偶数ブロック側が奇数ブロック側より小さくなるようオフセットされている（Ｖpgm_EvenＷＬ０＜Ｖpgm_OddＷＬ０）。
【００６７】
ＳＴ１−５（Even/Odd）  
続いて、上記ＳＴ１−４の際に、セットされた書込み電圧Ｖpgmにより、ワード線ＷＬ０に接続されたメモリセルの書込みを行う。
【００６８】
ＳＴ１−６（Even/Odd）  
続いて、ビット線からベリファイ読み出しを行い、所定の閾値を満たすか否かの判定（Judge）を行う。
【００６９】
ＳＴ１−７（Even/Odd）  
続いて、上記ＳＴ１−６において、所定の閾値に達していないと判定された場合は、上記初期の書込み電圧より、一定のステップアップ（Step up）電圧ΔＶpgmだけ加えた書込み電圧とし、再び、同様の書込み（ＳＴ１−５）を行う。以後、所望のレベルの閾値電圧まで、同様の書き込みを行う。
【００７０】
この場合の書き込み電圧の調整（ＷＬ０ offset）は、例えば、図１１のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧が、実線で示す奇数ブロック側の書き込み電圧より、小さくなるようにトリミングされている（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。
【００７１】
尚、本例のステップアップ幅ΔＶpgmは、偶数／奇数ブロック側のいずれにおいても同様である場合を例に挙げて説明した。しかし、破線で示す偶数ブロック側の書き込み電圧のステップアップ幅が、実線で示す奇数ブロック側の書き込み電圧のステップアップ幅より、小さくなるように（ΔＶpgm_EvenＷＬ0＜ΔＶpgm_OddＷＬ0）トリミングしても良い。
【００７２】
ＳＴ１−８（Even/Odd）  
続いて、ＳＴ１−６において、所望の閾値に達していると判定された場合は、ワード線の割り当て番号（WL number）が３１であるか否か（全てのワード線ＷＬ０〜ＷＬ３１について書込んであるか）について、判定を行う。
【００７３】
ＳＴ１−９（Even/Odd）  
上記ＳＴ１−８の際に、ワード線の割り当て番号（WL number）が３１でない場合は、割り当て番号を１つインクリメントし（ｎ→ｎ＋１）、再び、上記ステップＳＴ１−４〜ＳＴ１−８までを行う。
【００７４】
例えば、ワード線ＷＬ１（ｎ＝１)の場合も、レジスタに取り込まれた書込みオフセットデータをもとに書込みが行われる。ワード線ＷＬ１（ｎ＝１)の場合の、ＳＴ１−４（Even）の偶数ブロックの初期の書込み電圧は、同様に、以下のように表される。
【００７５】
Ｖpgm_EvenＷＬ１ = （Ｖpgm(ini)）+ （ＷＬ Offset(Even ＷＬ１）
ここで、ワード線ＷＬ３１（ｎ＝３１）の場合、ステップＳＴ１−７の際の書き込み電圧の調整（ＷＬ３１ offset）は、図１２のように示される。図示するように、ステートマシン１８は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたＷＬ３１には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００７６】
図示するように、実線で示す偶数ブロック側の書き込み電圧が、破線で示す奇数ブロック側の書き込み電圧より、大きくなるようにトリミングされている（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００７７】
尚、本例のステップアップ幅ΔＶpgmは、偶数／奇数ブロック側のいずれにおいても同様である場合を例に挙げて説明した。しかし、実線で示す偶数ブロック側の書き込み電圧のステップアップ幅が、破線で示す奇数ブロック側の書き込み電圧のステップアップ幅より、大きくなるように（ΔＶpgm_EvenＷＬ31＞ΔＶpgm_OddＷＬ31）トリミングしても良い。
【００７８】
ＳＴ１−１０（Even/Odd）  
最後に、ワード線の割り当て番号（WL number）が３１である場合は、全てのワード線ＷＬ０〜ＷＬ３１について書込んであるとして、偶数ブロックおよび奇数ブロックの書込みを完了する。
【００７９】
ここで、トリミングされたワード線オフセットデータ（WL offset）は、ページである記憶回路２０（ＲＯＭ）に書き込まれ、データが保持される。
【００８０】
２−３．バイアス関係  
ここで、図１１乃至図１３を用いて、ワード線ＷＬ０〜ＷＬ３１における上記ステップＳＴ１−４〜ＳＴ１−８の際の電圧関係について説明する。ここでは、偶数ブロックを一例に挙げて説明する。
【００８１】
ワード線ＷＬ０の場合  
選択ワード線がワード線ＷＬ０の場合のバイアス関係は、図１３に示すように示される。図示するように、選択ワード線ＷＬ０には、オフセットされた書込み電圧Ｖpgm_EvenＷＬ０が与えられる。一方、その他の非選択のワード線ＷＬ１〜ＷＬ３１には書き込みパス電圧Ｖpassが与えられ、メモリセルユニットのチャネルＣＨがオンとされる。
【００８２】
また、ビット線ＢＬには０Ｖが与えられ、セレクトゲートＳＧＳには０Ｖが与えられ、セレクトゲートＳＧＤには内部電源電圧Ｖddが与えられ、Ｐウェル（P-well）には所定のウェル電圧が与えられる。このようなバイアス関係により、ビット線から選択ワード線ＷＬ０に接続されたメモリセルトランジスタの浮遊電極に電子を注入することにより、書込み動作を行う。
【００８３】
ワード線ＷＬ１〜ＷＬ３０の場合、ワード線ＷＬ３１の場合のバイアス関係も同様に、図１４、図１５のように示される。
【００８４】
ここで、図１３、図１５中において、破線で囲って示すように、選択ワード線がワード線ＷＬ０、ＷＬ３１の場合は、選択ワード線がセレクトゲートＳＧＳ、ＳＧＤに隣接した電圧関係となる。そのため、図１４中に破線で示す選択ワード線がワード線ＷＬ１〜ＷＬ３０の場合と、電圧関係が異なっている。
【００８５】
このように、選択ワード線がワード線ＷＬ０、ＷＬ３１では、バイアス関係が異なったセレクトゲートＳＧＳ、ＳＧＤ近傍となるため、電圧関係をトリミングする必要がある。
【００８６】
また、ワード線ＷＬ０、ＷＬ３１は、セレクトゲートＳＧＳ、ＳＧＤの近傍となるため、寸法ターゲットが異なり、寸法の規則性が崩れて、他のワード線ＷＬ１〜ＷＬ３０に比べてワード線の寸法が変わりやすい。その結果、メモリセルトランジスタのカップリング容量が異なってしまうことも、書き込み特性が異なる要因となり得る。
【００８７】
さらに、ワード線ＷＬ０、ＷＬ３１の寸法は、上述のような製造プロセス（Process要因）である“コマ収差”の影響もある。
【００８８】
しかし、本例では、ワード線ＷＬ０、ＷＬ３１において、寸法のばらつきやバイアス関係のばらつきが生じた場合であっても、ステートマシン１８は、記憶回路２０（ＰＡＧＥ）から読み出したオフセットデータにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、ワード線ＷＬ０，ＷＬ３１にオフセットした書き込み電圧を印加するように制御し、書き込み特性のばらつきを低減し、書込み電圧の最適化を行うことができる。
【００８９】
＜３．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【００９０】
（１）偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことで、書込み特性のばらつきを低減でき、書き込み特性の信頼性を向上できる。
【００９１】
上記のように、ステートマシン１８は、記憶回路２０（ＰＡＧＥ）から読み出したオフセットデータにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、ワード線ＷＬ０，ＷＬ３１にオフセットした書き込み電圧を印加するように制御する。
【００９２】
より具体的には、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたＷＬ０には、偶数ブロック側が奇数ブロック側より小さくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。
【００９３】
この場合の書き込み電圧の調整（ＷＬ０ offset）は、例えば、図１１のように示される。図示するように、破線で示す偶数ブロック側の書き込み電圧の初期値が、実線で示す奇数ブロック側の書き込み電圧の初期値より小さくなるようにトリミングされている。そのため、破線で示す偶数ブロック側の書き込み電圧が、奇数ブロック側の書き込み電圧より小さくなるようオフセットできる（Ｖpgm_EvenＷＬ0＜Ｖpgm_OddＷＬ0）。
【００９４】
さらに、ステートマシン１８は、偶数ブロックおよび奇数ブロックにおいて、同一番号が割り当てられたＷＬ３１には、偶数ブロック側が奇数ブロック側より大きくなるようオフセットした書き込み電圧を与える（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００９５】
この場合の書き込み電圧の調整（ＷＬ３１ offset）は、例えば、図１２のように示される。図示するように、実線で示す偶数ブロック側の書き込み電圧の初期値が、破線で示す奇数ブロック側の書き込み電圧の初期値より、大きくなるようにトリミングされている。そのため、実線で示す偶数ブロック側の書き込み電圧が、破線で示す奇数ブロック側の書き込み電圧のより、大きくなるようにオフセットできる。（Ｖpgm_EvenＷＬ31＞Ｖpgm_OddＷＬ31）。
【００９６】
このように、ステートマシンは、書き込み電圧を、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、少なくとも上記の同一番号が割り当てられたワード線（ＷＬ０，ＷＬ３１）に、オフセットした書き込み電圧を印加するように制御を行う。
【００９７】
その結果、“コマ収差”の影響等のプロセス要因によりワード線ＷＬ０、ＷＬ３１の寸法が均一に形成されない場合や、バイアス関係の違いにより書込み特性がばらついた場合であっても、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化を行うことで、書込み特性のばらつきを低減でき、書き込み特性の信頼性を向上できる。
【００９８】
（２）製造コストの低減に対して有利である。
【００９９】
“コマ収差”の影響等のプロセス要因によりワード線ＷＬ０、ＷＬ３１の寸法が均一に形成されない場合には、ワード線ＷＬ０、ＷＬ３１のみに対して寸法を均一にするようなマスク等の新たな製造工程が必要とも思われる。
【０１００】
しかし、本例では、“コマ収差”の影響等のプロセス要因によりワード線ＷＬ０、ＷＬ３１の寸法が均一に形成されない場合であっても、何ら新たな製造工程を必要とせず、ステートマシン１８によるトリミング制御により対応することができる。そのため、製造コストの低減に対して有利である。
【０１０１】
［第２の実施形態（リファレンスブロックを用いる一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図１６乃至図１８を用いて説明する。この実施形態は、リファレンスブロックを使用する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０２】
図１６に示すように、本例では、Even Blk/Odd Blkごとに個々にワード線オフセット（WL offset）をせず、偶数ブロック（Even Blk）を参照ブロック（Reference Blk）として、他方のブロック（Odd Blk）のワード線オフセットを行う点で、上記第１の実施形態と相違する。
【０１０３】
＜トリミング方法＞  
本例のトリミング方法は、以下のように行う。  
即ち、まず、参照ブロックとする偶数ブロック（Even Blk）のワード線オフセット（WL offset）を、上記第１の実施形態と同様に行う。
【０１０４】
続いて、奇数ブロック（Odd Blk）のトリミングを行う際は、先に行った参照ブロックの差分のみの書込みオフセットデータを、奇数ブロックのオフセットデータとして記憶回路２０（ＰＡＧＥ）に記憶する。
【０１０５】
＜データ書込み＞  
次に、本例のデータ書込みについて、図１７のフローに則して説明する。  
図示するように、ステップＳＴ２−２の際、記憶回路２０（ＲＯＭ）に記憶されていた書込みオフセットデータ（Ｖpgm(ini)，ＷＬ offset）が、同様にレジスタに取り込まれる。
【０１０６】
本例の場合の書込みオフセットデータは、例えば、図１８のように示される。  
図示するように、本例の書込みオフセットデータは、リファレンスブロック（Ref Blk）から、奇数ブロック（Odd Blk）のオフセットデータが作成されている。そのため、奇数ブロック（Odd Blk）のオフセットデータ（ＷＬ offset）のビット数が、１ビット分低減されている点で、上記第１の実施形態と相違している。例えば、ワード線オフセットデータ（ＷＬ offset（Odd ＷＬ0））は、ビット数が１ビット分低減され、“１０１”である。
【０１０７】
そのため、ビット線制御回路１３中に設けられたデータラッチ回路数を低減することができ、ＮＡＮＤ型フラッシュメモリのチップ面積を低減できる点で有利である。
【０１０８】
そのため、ステップＳＴ２−４（Odd）の際、初期の書込み電圧は、下記のように表される。
【０１０９】
Ｖpgm_OddＷＬn = （Ｖpgm(ini)）+ （ＷＬ Offset(Even(Ref)ＷＬｎ）+ ＷＬ offset(Odd ＷＬｎ)
上記のように、参照ブロックからのオフセット電圧（ＷＬ Offset(Even(Ref)ＷＬｎ）に加え、その差分のオフセット電圧ＷＬ offset(Odd ＷＬｎ)が加えられる点で、上記の実施形態と相違している。
【０１１０】
その他の構成および書き込み動作は、上記第１の実施形態と同様であるため、詳細な説明を省略する。  
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１１１】
さらに、本例によれば、偶数ブロック（Even Blk）を参照ブロック（Reference Blk）として、他方のブロック（Odd Blk）のワード線オフセットを行うことができる。
【０１１２】
そのため、図１８に示すように、本例の書込みオフセットデータは、リファレンスブロック（Ref Blk）から、奇数ブロック（Odd Blk）のオフセットデータが作成されるものである。従って、奇数ブロック（Odd Blk）のオフセットデータ（ＷＬ offset）のビット数が、１ビット分低減できる。
【０１１３】
そのため、ビット線制御回路１３中に設けられたデータラッチ回路数を低減することができ、ＮＡＮＤ型フラッシュメモリのチップ面積を低減できる点で有利である。
【０１１４】
尚、本例では、偶数ブロックを参照ブロック（Ref Blk）とする場合を一例として説明したが、これに限られない。即ち、必要に応じて、奇数ブロックを参照ブロックとした場合であっても、同様に適用でき、同様の効果を得ることが可能である。
【０１１５】
［第３の実施形態（書込み速度が遅いブロックを参照ブロックとする一例）］  
次に、第３の実施形態に係る半導体記憶装置について、図１９および図２０を用いて説明する。この実施形態は、書き込み速度が遅いブロックを参照ブロックとして適用する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１６】
図１９に示すように、本例は、Even/Oddブロックごとに個々にワード線オフセット（WL offset）行わず、書き込み速度が遅いブロックを参照ブロック（Ref Blk）として、書き込み速度が速いブロックのワード線オフセットを行う点で、上記第１の実施形態と相違している。
【０１１７】
＜トリミング方法＞  
この際のトリミング方法は、以下のように行う。  
即ち、まず、Even/Odd ブロックの同一番号が割り振られたワード線ＷＬに対して、書込み電圧Ｖpgmトリミングを行う。その結果、偶数ブロックまたは奇数ブロックのうち、書き込み速度の遅いブロックを参照ブロック（本例では、偶数ブロック（Even Blk））として、そのワード線オフセットデータを記憶回路２０（ＰＡＧＥ）に記憶させる。
【０１１８】
一方、書き込み速度の速いブロック（本例では、奇数ブロック（Odd Blk））は、書き込み速度の遅い参照ブロックと比べたワード線オフセットデータの差分のみを、記憶回路２０（ROM）に記憶させる。
【０１１９】
＜データ書込み＞  
次に、本例のデータ書込みについて、図２０のフローに則して説明する。  
図示するように、ステップＳＴ２−２の際、記憶回路２０（ＲＯＭ）に記憶されていた書込みオフセットデータ（Ｖpgm(ini)，ＷＬ offset）が、同様にレジスタに取り込まれる。
【０１２０】
本例の場合の書込みオフセットデータは、図示するように、本例の書込みオフセットデータは、リファレンスブロック（Ref Blk）から、奇数ブロック（Odd Blk）のオフセットデータが作成されている。そのため、奇数ブロック（Odd Blk）のオフセットデータ（ＷＬ offset）のビット数が、１ビット分低減されている点で、上記第１の実施形態と相違している。例えば、ワード線オフセットデータ（ＷＬ offset（fast ＷＬ0））は、ビット数が１ビット分低減され、“１０１”である。
【０１２１】
そのため、ビット線制御回路１３中に設けられたデータラッチ回路数を低減することができ、ＮＡＮＤ型フラッシュメモリのチップ面積を低減できる点で有利である。
【０１２２】
そのため、ステップＳＴ３−４の際、初期の書込み電圧は、下記のように表される。
【０１２３】
偶数ブロック側（Even Blk Side）：
Ｖpgm_EvenＷＬn = Ｖpgm(ini) + （ＷＬ Offset(slow(Ref)ＷＬｎ）
奇数ブロック側（Odd Blk Side）：
Ｖpgm_OddＷＬn = Ｖpgm(ini) + （ＷＬ Offset(slow(Ref)ＷＬｎ） + ＷＬ Offset(fast ＷＬｎ）
上記のように、奇数ブロック側では、参照ブロックからのオフセット電圧（ＷＬ Offset(slow(Ref)ＷＬｎ）に加え、その差分のオフセット電圧ＷＬ Offset(fast ＷＬｎ）が加えられる点で、上記の実施形態と相違している。
【０１２４】
その他の構成および書き込み動作は、上記第１の実施形態と同様であるため、詳細な説明を省略する。  
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１２５】
さらに、本例によれば、書込みが遅いブロック（本例では、Even Blk）を参照ブロック（Reference Blk）として、他方のブロック（本例では、Odd Blk）のワード線オフセットを行うことができる。
【０１２６】
そのため、本例の書込みオフセットデータは、リファレンスブロック（Ref Blk）の差分から、奇数ブロック（Odd Blk）のオフセットデータが作成されるものである。従って、奇数ブロック（Odd Blk）のオフセットデータ（ＷＬ offset）のビット数が、１ビット分低減できる。
【０１２７】
そのため、ビット線制御回路１３中に設けられたデータラッチ回路数を低減することができ、ＮＡＮＤ型フラッシュメモリのチップ面積を低減できる点で有利である。
【０１２８】
尚、本例では、偶数ブロックを、書込みが遅い参照ブロック（Ref Blk）とする場合を一例として説明したが、これに限られない。即ち、必要に応じて、奇数ブロックを参照ブロックとした場合であっても、同様に適用でき、同様の効果を得ることが可能である。
【０１２９】
さらに、上記第１乃至第３の実施形態では、ワード線の本数が３２本の場合を一例に挙げて説明したが、これに限られるものではない。即ち、例えば、セレクトゲートＳＧＳ，ＳＧＤに隣接するワード線（ＷＬ０，ＷＬ３１）をダミーワード線として利用した場合でも、本例と同様に適用でき、同様の効果を得ることが可能である。さらに、この場合では、セレクトゲートＳＧＳ，ＳＧＤに隣接するワード線のプログラム破壊（Program Disturb）をなくし、不良率を向上できる点で有利である。
【０１３０】
以上、第１乃至第３の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１３１】
【図１】この発明の半導体記憶装置の概要を説明するための平面図。
【図２】この発明の半導体記憶装置の概要を説明するためであって書き込み電圧とブロックとの関係を示す図。
【図３】この発明の半導体記憶装置の概要を説明するためであってワード線ＷＬ０のオフセットを示す図。
【図４】この発明の半導体記憶装置の概要を説明するためであってワード線ＷＬ３１のオフセットを示す図。
【図５】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図６】第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す平面図。
【図７】第１の実施形態に係るメモリセルアレイを構成する１のブロックを示す等価回路図。
【図８】第１の実施形態に係る半導体記憶装置の書込み電圧とブロックとの関係を示す図。
【図９】第１の実施形態に係る半導体記憶装置のデータ書込み動作を説明するためのフロー図。
【図１０】図９中の一ステップの際の書込みオフセットデータを示す図。
【図１１】第１の実施形態に係る半導体記憶装置のワード線ＷＬ０のオフセットを示す図。
【図１２】第１の実施形態に係る半導体記憶装置のワード線ＷＬ３１のオフセットを示す図。
【図１３】図９中の一ステップの際のバイアス関係を示す断面図。
【図１４】図９中の一ステップの際のバイアス関係を示す断面図。
【図１５】図９中の一ステップの際のバイアス関係を示す断面図。
【図１６】この発明の第２の実施形態に係る半導体記憶装置の書込み電圧とブロックとの関係を示す図。
【図１７】第２の実施形態に係る半導体記憶装置のデータ書込み動作を説明するためのフロー図。
【図１８】図１７中の一ステップの際の書込みオフセットデータを示す図。
【図１９】この発明の第３の実施形態に係る半導体記憶装置の書込み電圧とブロックとの関係を示す図。
【図２０】第３の実施形態に係る半導体記憶装置のデータ書込み動作を説明するためのフロー図。
【符号の説明】
【０１３２】
１１…メモリセルアレイ、Even Blk…偶数ブロック、Odd Blk…奇数ブロック、ＭＵ…メモリセルユニット、ＳＧＳ，ＳＧＤ…セレクトゲート、２０…書込みオフセット記憶回路（ＰＡＧＥ）。
【図１】
2009176372.tif 000003
【図２】
2009176372.tif 000004
【図３】
2009176372.tif 000005
【図４】
2009176372.tif 000006
【図５】
2009176372.tif 000007
【図６】
2009176372.tif 000008
【図７】
2009176372.tif 000009
【図８】
2009176372.tif 000010
【図９】
2009176372.tif 000011
【図１０】
2009176372.tif 000012
【図１１】
2009176372.tif 000013
【図１２】
2009176372.tif 000014
【図１３】
2009176372.tif 000015
【図１４】
2009176372.tif 000016
【図１５】
2009176372.tif 000017
【図１６】
2009176372.tif 000018
【図１７】
2009176372.tif 000019
【図１８】
2009176372.tif 000020
【図１９】
2009176372.tif 000021
【図２０】
2009176372.tif 000022