(57)【要約】【課題】データの書き込み及び消去が可能なメモリセルＭＣと、このメモリセルＭＣからデータを差動Ｓ／Ａ２４で読み出すときに比較基準となる閾値を有するリファレンスセルＲＣとを備えた不揮発性メモリにおいて、差動Ｓ／Ａ２４の誤判定を起こすまでの書き換え回数或いはデータ保持時間を増加させる。【解決手段】メモリセルＭＣの劣化をモニターする劣化モニターセルＥＭＣ，ＰＭＣと、メモリセルＭＣのデータ書き換え処理の際に、劣化モニターセルＥＭＣ，ＰＭＣに書き換え処理を行って劣化モニターセルＥＭＣ，ＰＭＣにメモリセルＭＣと同様のストレスを加え、メモリセルＭＣのデータ読み出しのためにメモリセルＭＣの制御ゲートに対して、劣化モニターセルＥＭＣ，ＰＭＣの閾値に応じた電圧を印加することにより、リファレンスセルＲＣの閾値を見かけ上変動させ、閾値マージンを適切に調整する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データの書き込み及び消去が可能なメモリセルと、前記メモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルと、を備えた不揮発性メモリにおいて、
前記メモリセルの劣化をモニターする劣化モニター用メモリセルと、
前記メモリセルのデータ書き換え処理の際に、前記劣化モニター用メモリセルに書き換え処理を行って前記劣化モニター用メモリセルに前記メモリセルと同様のストレスを加えるストレス印加器と、
前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記劣化モニター用メモリセルの閾値に応じた電圧を生成する制御電圧生成器と、を備えたことを特徴とする不揮発性メモリ。
【請求項２】
前記劣化モニター用メモリセルは、データ書き込み状態にある前記メモリセルの閾値をモニターするプログラム劣化モニター用メモリセルと、データ消去状態にある前記メモリセルの閾値をモニターするイレース劣化モニター用メモリセルと、を含み、
前記ストレス印加器は、前記プログラム劣化モニター用メモリセルと前記イレース劣化モニター用メモリセルとに書き換え処理を行って、前記メモリセルと同様のストレスを加え、
前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値に応じた電圧を生成することを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値の平均値に応じた電圧を生成することを特徴とする請求項２に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、データの書き込み及び消去が可能なメモリセルと、このメモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルとを備えた不揮発性メモリに関する。
【背景技術】
【０００２】
近年、不揮発性メモリとして、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型の不揮発性メモリが注目されてきている（例えば、特許文献１参照）。
【０００３】
このＭＯＮＯＳ型の不揮発性メモリは、酸化膜に挟まれた窒化膜中のトラップに電荷を蓄積して保持するものであり、１つのメモリセルで２ビットを記憶させることができる。そのため、従来から広く用いられているフローティングゲート型の不揮発性メモリに比べ高密度化を図ることができる。
【０００４】
ここで、ゲート誘電体構造としてＯＮＯ（酸化膜−窒化膜−酸化膜の積層膜）の三層構造を用いた、一般的なＭＯＮＯＳ型の不揮発性メモリにおけるメモリセル（以下、「メモリセルＭＣ」とする。）の構造について図面を参照して説明する。図１１は、ＭＯＮＯＳ型の不揮発性メモリにおけるメモリセルの断面構造の概略図である。
【０００５】
図１１に示すように、メモリセルＭＣは、２つのＰＮ接合を内部に形成したＰ形基板１１２を備えている。このＰ形基板１１２に形成される２つのＰＮ接合のうちの一方はソース１１４とＰ型基部１１３との間に形成され、他方はドレイン１１６とＰ型基部１１３との間に形成される。
【０００６】
また、Ｐ形基板１１２に形成されたチャネル上には、酸化シリコン膜１１８が形成されており、チャネルの上面を覆う絶縁膜を構成している。
【０００７】
酸化シリコン膜１１８上には、電荷捕獲膜１２０が形成される。この電荷捕獲膜１２０は、例えば窒化シリコンＳｉ3Ｎ4で形成される。後述するように、電荷捕獲膜１２０にはホットエレクトロンが注入される。そして、電荷捕獲膜１２０に注入されたホットエレクトロンは、この電荷捕獲膜１２０によって捕獲されることになる。このように電荷捕獲膜１２０は、記憶保持膜として機能するものである。
【０００８】
電荷捕獲膜１２０上には、酸化シリコン膜１２２が形成され、さらに、この酸化シリコン膜１２２上に、制御ゲート（ゲート）１２４が形成される。
【０００９】
このように構成されるメモリセルＭＣでは、少なくとも1ビットのデータを記憶可能である。図１１において点線の円１２３で示した箇所が、右側のデータ記憶箇所（以下、「右側ビット」と呼ぶ。）である。
【００１０】
以上のように構成されたメモリセルＭＣのデータ書き込み方法、データ消去方法及びデータ読み出し方法について、図１１を参照して具体的に説明する。
【００１１】
（データ書き込み方法）
メモリセルＭＣへのデータ書き込みは、制御ゲート１２４とドレイン１１６とにそれぞれ書き込み用電圧を印加することによって行われる。これにより、図１１において点線の円１２３で示した電荷捕獲膜１２０内のドレイン近接領域（以下、「電荷捕獲領域」と呼ぶ。）に、ホットエレクトロンが注入されて捕獲されることになる。
【００１２】
このとき、電荷捕獲膜１２０に対してより多くのホットエレクトロンが注入されるほど、電荷捕獲領域の真下に位置するチャネルの部分の閾値電圧が上昇する。図１１にこの右側ビットの書き込みを、「書き込み」と付記した右向きの矢印で表している。この矢印は電子の流れを示すものであり、従って、右側ビットの書き込み時には電子が右へ流れることを表している。
【００１３】
（データ消去方法）
メモリセルＭＣのデータ消去は、制御ゲート１２４に負電圧を、さらにドレイン１１６に正電圧を同時に印加し、トンネル効果によって電荷捕獲膜１２０から電子を、ＯＮＯ三層構造の最下層にある酸化シリコン膜１１８を通過させ、ドレイン１１６へ移動させる。これにより、電荷捕獲領域の真下に位置するチャネル部分の閾値電圧が降下する。
【００１４】
この消去動作を好適に行えるようにするために、ＯＮＯ三層構造の最下層にある酸化シリコン膜１１８の厚さを適切に選定することが好ましく、それによって、電荷捕獲膜１２０からドレイン１１６への電子の排出が最適化される。
【００１５】
（データ読み出し方法）
データ読み出しは、ドレイン１１６と制御ゲート１２４とに読み出し用電圧を印加し、さらにソース１１４を接地することによって行われる。
【００１６】
ここで、図１２を参照して、上述したメモリセルＭＣからデータを読み出すための従来の構成について説明する。図１２は、従来の不揮発性メモリにおいてメモリセルからデータを読み出すための構成を説明するための図である。
【００１７】
図１２に示すように、従来の不揮発性メモリには、メモリセルアレイ／リファレンスセルアレイ１０７と、読み出し／書き込み制御回路１０８とが設けられている。
【００１８】
メモリセルアレイ／リファレンスセルアレイ１０７には、データの書き込み及び消去が可能なメモリセルＭＣと、メモリセルＭＣからデータを読み出すときに比較基準となる閾値を有するメモリセル（以下、「リファレンスセルＲＣ」と呼ぶ。）とがそれぞれアレイ上に配列される。なお、図１２においては、説明の簡略化のために、複数のメモリセルＭＣのうち読み出し対象となるメモリセルＭＣ（以下、「選択メモリセルＭＣ」とも呼ぶ。）と、この選択メモリセルＭＣに対応したリファレンスセルＲＣのみを図示している。また、メモリセルアレイ／リファレンスセルアレイ１０７の内外にあるカラムセレクタも同様に説明の簡略化の為に図示していない。
【００１９】
読み出し／書き込み制御回路１０８は、メモリセルＭＣ及びリファレンスセルＲＣのドレイン側に接続されるフードバック型ビット線バイアス回路１３０，１３１と、このフードバック型ビット線バイアス回路１３０，１３１に接続されるプリチャージ用の負荷回路１３２，１３３及び差動センスアンプ（以下、「差動Ｓ／Ａ」と呼ぶ。）１３４と、データ書き込み時のビット線バイアス発生回路としてプログラム／イレース用ＢＬドライバ１３５とを有する。
【００２０】
そして、メモリセルＭＣからのデータ読み出しの際には、その読み出しで選択されるメモリセルＭＣ及びリファレンスセルＲＣの読み出し用ソース電圧ＳＬを接地する。また、選択メモリセルＭＣのワード線ＷＬとリファレンスセルＲＣのリファレンスワード線ＲＥＦＷＬとにそれぞれ読み出し用の制御ゲート電圧を印加する。なお、ワード線ＷＬとリファレンスワード線ＲＥＦＷＬへは同じ電圧を印加する。
【００２１】
このとき、選択メモリセルＭＣ側の入力電圧ｍｅｍ及びリファレンスセルＲＣ側の入力電圧ｒｅｆは、メモリセルＭＣからのデータ読み出し開始時にプリチャージ用の負荷回路１３２，１３３によってプリチャージされている。また、フードバック型ビット線バイアス回路１３０，１３１は非活性状態となっている。
【００２２】
その後、フードバック型ビット線バイアス回路１３０，１３１は活性状態となり、メモリセルＭＣ側の入力電圧ｍｅｍ及びリファレンスセルＲＣ側の入力電圧ｒｅｆは、メモリセルＭＣとリファレンスセルＲＣの能力に依存して電位が降下する。
【００２３】
メモリセルＭＣからのデータ読み出しの際に、差動Ｓ／Ａ１３４の入力信号となるメモリセルＭＣ側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆとの時間変化を図１３に示す。
【００２４】
メモリセルＭＣがデータ書き込み状態の時（以下、このようにデータ書き込み状態のメモリセルＭＣを「書き込み状態セル」とも呼ぶ。）には、メモリセルＭＣはリファレンスセルＲＣより閾値が高く、その結果電流能力も低い。そのため、メモリセルＭＣ（書き込み状態セル）側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆの電圧降下スピードはｍｅｍの方が遅く、差動Ｓ／Ａ１３４によって入力電圧ｒｅｆと入力電圧ｍｅｍとを比較判定するタイミング（以下、「差動Ｓ／Ａ判定時間」と呼ぶ。）ｔ１ではｒｅｆ＜ｍｅｍ（書き込み状態セル）の関係となり、メモリセルＭＣは書き込み状態として判定される。
【００２５】
一方、メモリセルＭＣがデータ消去状態の時（以下、このようにデータ消去状態のメモリセルＭＣを「消去状態セル」とも呼ぶ。）には、メモリセルＭＣはリファレンスセルＲＣより閾値が低く、その結果電流能力も高い。そのため、メモリセルＭＣ（消去状態セル）側の入力電圧ｍｅｍとリファレンスセルＲＣ側の入力電圧ｒｅｆの降下スピードはｍｅｍの方が速く、差動Ｓ／Ａ判定時間ｔ１でｒｅｆ＞ｍｅｍ（消去状態セル）の関係となり、メモリセルＭＣは消去状態として判定される。
【特許文献１】特開平１０−１７８１１２公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ところで、上述のようなＮＯＭＯＳ型の不揮発性メモリにおいては、メモリセルＭＣへのデータ書き換え回数（書き込み／消去の繰り返し回数）が制限されている。これは、データ書き換え回数が多くなると、このデータ書き換え処理などによるストレスによって、絶縁膜である酸化シリコン膜１１８と電荷捕獲膜１２０とが劣化して差動Ｓ／Ａ１３４の誤判定（以下、「Ｓ／Ａ誤判定」とも呼ぶ。）を引き起こすからである。
【００２７】
すなわち、図１４で示すように、メモリセルＭＣへのデータ書き換え回数が多くなると、メモリセルＭＣが書き込み状態のときの閾値（以下、「プログラムＶｔｈ」とも呼ぶ。）とメモリセルＭＣが消去状態のときの閾値（以下、「イレースＶｔｈ」とも呼ぶ。）とがそれぞれリファレンスセルＲＣの閾値（以下、「リファレンスＶｔｈ」とも呼ぶ。）に接近する。そのため、閾値マージンｈ０（プログラムＶｔｈとリファレンスＶｔｈとの間のマージン）及び閾値マージンｈ１（イレースＶｔｈとリファレンスＶｔｈとの間のマージン）が小さくなる。
【００２８】
そして、更に酸化シリコン膜１１８と電荷捕獲膜１２０の劣化が進むと、閾値マージンｈ０や閾値マージンｈ１が無くなる。そのため、差動Ｓ／Ａ１３４の誤判定を引き起こし、メモリセルＭＣの正確なデータ読み出しができなくなる。
【００２９】
よって、閾値マージンｈ０及び閾値マージンｈ１が好適になるように最適なリファレンスＶｔｈを設定することが望ましい。
【００３０】
しかしながら、酸化シリコン膜１１８及び電荷捕獲膜１２０の劣化による閾値マージンｈ０，ｈ１の減少特性は、不揮発性メモリの製造時の条件やその使用条件等によって変わってくるものであり、全ての条件で最適なリファレンスＶｔｈを設定するのは難しい。
【００３１】
そのため、設定によってはプログラムＶｔｈとイレースＶｔｈの差分（以下、「Ｖｔｈウインドウ」とも呼ぶ）が十分にあるときでも、図１５に示すように閾値マージンｈ０が無くなったり、図１６に示すように閾値マージンｈ１が無くなったりすると、差動Ｓ／Ａ１３４の誤判定を引き起こしてしまう。
【００３２】
このことは、データ書き換え回数のみならず、メモリセルＭＣにおいて長時間のデータ保持を行った場合においても同様のことが言える。すなわち、メモリセルＭＣのデータ保持時間が長くなると、メモリセルＭＣにデータ保持ストレスが掛かり、プログラムＶｔｈとイレースＶｔｈがリファレンスＶｔｈに接近し、各々の閾値マージンｈ０，ｈ１が小さくなり、図１４〜図１６のグラフにおいて、Ｘ軸のパラメータを書き換え回数からデータ保持時間へと置き換えても図１７〜図１９のグラフに示すように、書き換え回数の場合と同じ様な特性を示すことになる。
【００３３】
このように従来の不揮発性メモリにおいては、閾値マージンｈ０，ｈ１の減少特性が製造条件や使用条件等によって変動することから、Ｖｔｈウインドウは十分であっても、差動Ｓ／Ａ１３４の誤判定を引き起こすことがあった。
【００３４】
そこで、本発明は、不揮発性メモリにおいて、その製造条件や使用条件の変動による影響を抑制して、差動Ｓ／Ａの誤判定を起こすまでの書き換え回数或いはデータ保持時間を増加させることを目的とする。
【課題を解決するための手段】
【００３５】
請求項１に記載の発明は、データの書き込み及び消去が可能なメモリセルと、前記メモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルと、を備えた不揮発性メモリにおいて、前記メモリセルの劣化をモニターする劣化モニター用メモリセルと、前記メモリセルのデータ書き換え処理の際に、前記劣化モニター用メモリセルに書き換え処理を行って前記劣化モニター用メモリセルに前記メモリセルと同様のストレスを加えるストレス印加器と、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記劣化モニター用メモリセルの閾値に応じた電圧を生成する制御電圧生成器とを備えたことを特徴とする。
【００３６】
請求項２に記載の発明は、請求項１に記載の発明において、前記劣化モニター用メモリセルは、データ書き込み状態にある前記メモリセルの閾値をモニターするプログラム劣化モニター用メモリセルと、データ消去状態にある前記メモリセルの閾値をモニターするイレース劣化モニター用メモリセルと、を含み、前記ストレス印加器は、前記プログラム劣化モニター用メモリセルと前記イレース劣化モニター用メモリセルとに書き換え処理を行って、前記メモリセルと同様のストレスを加え、前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値に応じた電圧を生成することを特徴とする。
【００３７】
請求項３に記載の発明は、請求項２に記載の発明において、前記制御電圧生成器は、前記メモリセルのデータ読み出しのために前記メモリセルの制御ゲートへ印加する電圧として、前記プログラム劣化モニター用メモリセルの閾値及び前記イレース劣化モニター用メモリセルの閾値の平均値に応じた電圧を生成することを特徴とする。
【発明の効果】
【００３８】
本発明は、メモリセルの書き換えの際に発生するメモリセルの閾値の劣化をモニターし、メモリセルの制御ゲートの電圧を調整することで、リファレンスセルの閾値を見かけ上変動させて、閾値マージンｈ０，ｈ１を調整するので、Ｓ／Ａ誤判定を起こすまでの書き換え回数或いはデータ保持時間を増やすことが可能となる。
【発明を実施するための最良の形態】
【００３９】
本発明の実施形態における不揮発性メモリは、データの書き込み及び消去が可能なメモリセルと、このメモリセルからデータを読み出すときに比較基準となる閾値を有するリファレンスセルとを備えている。
【００４０】
しかも、メモリセルの劣化をモニターする劣化モニター用メモリセル（以下、「劣化モニターセル」と呼ぶ。）と、メモリセルのデータ書き換え処理の際に、劣化モニターセルに書き換え処理を行ってこの劣化モニターセルにメモリセルと同様のストレスを加えるストレス印加器と、メモリセルのデータ読み出しのためにメモリセルの制御ゲートへ印加する電圧として、劣化モニターセルの閾値に応じた電圧を生成する制御電圧生成器とを備えている。
【００４１】
このようにメモリセルのデータ書き換え処理の際に、劣化モニターセルに書き換え処理を行うようにしているので、メモリセルの劣化と同様に劣化モニターセルを劣化させることができる。そして、この劣化モニターセルの閾値の変化に応じてメモリセルの制御ゲートへ印加する電圧を変えることで、リファレンスセルの閾値を見かけ上変動させることができる。
【００４２】
従って、上述した閾値マージンｈ０，ｈ１（図１４参照）を適切に調整し、Ｓ／Ａ誤判定を起こすまでの書き換え回数（所謂エンデュランス特性）或いはデータ保持時間（所謂リテンション特性）を増やすことが可能となる。
【００４３】
また、劣化モニターセルとして、メモリセルがデータ書き込み状態のときの閾値をモニターするプログラム劣化モニターセル、及びメモリセルがデータ消去状態のときの閾値をモニターするイレース劣化モニターセルのいずれか一つ又は双方の劣化モニターセルが用いられる。
【００４４】
プログラム劣化モニターセルのみを用いる場合には、このプログラム劣化モニターセルにおける閾値から、メモリセルがデータ書き込み状態のときの閾値を検出し、さらにこの検出結果に基づいて、メモリセルがデータ消去状態のときの閾値を予測し、これら双方の閾値に応じた電圧（例えば、これらの閾値の平均値）を制御電圧生成器によって生成する。そして、生成した電圧をメモリセルの制御ゲートに印加する。
【００４５】
また、イレース劣化モニターセルのみを用いる場合には、このイレース劣化モニターセルにおける閾値から、メモリセルがデータ消去状態のときの閾値を検出し、さらにこの検出結果に基づいて、メモリセルがデータ書き込み状態のときの閾値を予測し、これら双方の閾値（例えば、これらの閾値の平均値）に応じた電圧を制御電圧生成器によって生成する。そして、生成した電圧をメモリセルの制御ゲートに印加する。
【００４６】
このように、プログラム劣化モニターセルとイレース劣化モニターセルのいずれか一つを用いることで、リファレンスセルの閾値を見かけ上変動させることができ、閾値マージンｈ０，ｈ１を適切に調整し、Ｓ／Ａ誤判定を起こすまでの書き換え回数或いはデータ保持時間を増やすことが可能となる。
【００４７】
一方、プログラム劣化モニターセルとイレース劣化モニターセルの双方を用いる場合には、ストレス印加器により、メモリセルのデータ書き換え処理の際に、プログラム劣化モニターセルとイレース劣化モニターセルとに書き換え処理を行って、メモリセルと同様のストレス（データ書き換えストレスやデータ保持ストレス）を加える。そして、制御電圧生成器は、データ読み出しのためにメモリセルの制御ゲートへ印加する電圧として、プログラム劣化モニターセルの閾値及びイレース劣化モニターセルの閾値に応じた電圧を生成する。
【００４８】
このように、プログラム劣化モニターセルとイレース劣化モニターセルの双方を用いることにより、データ書き込み状態にあるメモリセルの閾値とデータ消去状態にあるメモリセルの閾値の検出を簡単に行うことができ、回路設計が容易となる。
【００４９】
特に、プログラム劣化モニターセルの閾値及びイレース劣化モニターセルの閾値の平均値に応じた電圧を、メモリセルの制御ゲートへ印加することにより、閾値マージンｈ０，ｈ１を最適に調整することができ、Ｓ／Ａ誤判定を起こすまでの書き換え回数を限界に近いところまで増加させることができる。
【００５０】
ここで、メモリセルのデータ書き換え処理は、プログラム／イレース用ＢＬドライバによって実行される。メモリセルをデータ消去状態に再設定するときには、メモリセルにデータ書き込みを行ってからデータ消去を行う。また、メモリセルをデータ書き込み状態に再設定するときには、メモリセルにデータ書き込みを行ってからメモリセルをデータ消去状態にし、さらにデータ書き込みを行う。
【００５１】
そして、メモリセルのデータ書き換え処理の際に、劣化モニターセルに同様のデータ書き換え処理によるストレスを印加して、再度それぞれ劣化モニターセルをデータ消去状態又はデータ書き込み状態に再設定する。例えば、イレース劣化モニターセルへのデータ書き換え処理によるストレスは、メモリセルにデータ書き込みを行ってからデータ消去を行うことによって行う。また、プログラム劣化モニターセルへのデータ書き換え処理によるストレスは、データ書き込みを行ってからメモリセルをデータ消去状態にし、さらにデータ書き込みを行うことによって行う。
【００５２】
このように本実施形態における不揮発性メモリでは、メモリセルのデータ書き換えや長時間のデータ保持により発生するメモリセルの閾値（データ書き込み状態の閾値やデータ消去状態の閾値）の劣化をモニターし、メモリセルの制御ゲートへの印加電圧を調整することにより、メモリセルの閾値に対して、リファレンスセルの閾値を見かけ上変動させ、閾値マージンｈ０，ｈ１を調整して、Ｓ／Ａ誤判定を起こすまでの書き換え回数を増やし、またデータ保持時間を大きくすることができる。よって、従来の技術に比べて、閾値マージンｈ０，ｈ１を大きく取ることが可能であり、これにより読み出しマージンをより大きく得ることが可能である。
【００５３】
以下、本発明の一実施形態における不揮発メモリについて、図面を参照して具体的に説明する。図１は本実施形態における不揮発性メモリの構成を示す図である。
【００５４】
本実施形態における不揮発性メモリ１は、タイミング制御回路２と、昇圧回路３と、アドレスバッファ４と、ロウデコーダ５と、カラムデコーダ６と、読み出し／書き込み制御回路７と、メモリセルＭＣ及びリファレンスセルＲＣがアレイ上に配列されたメモリセルアレイ／リファレンスセルアレイ８と、Ｉ／Ｏバッファ９と、読み出しＷＬ電圧発生回路１０とを有している。なお、メモリセルＭＣ及びリファレンスセルＲＣは、図１１に示す構造と同様の構造であり、上述したため、ここでは説明を省略する。
【００５５】
タイミング制御回路２は、外部から送出されるコントロール信号ＣＥ、ＯＥ、ＷＥに基づいて、昇圧回路３、アドレスバッファ４、及び読み出し／書き込み制御回路７に制御信号を送るとともに、外部にコントロール信号Ｒ／Ｂを出力する。
【００５６】
昇圧回路３は、タイミング制御回路２からの制御信号に基づいて、メモリセルアレイ／リファレンスセルアレイ８内のメモリセルＭＣ及びリファレンスセルＲＣへのデータ書き込み時及びデータ消去時に必要な高電圧を発生する。
【００５７】
アドレスバッファ４は、タイミング制御回路２から送出される制御信号に基づいて、アドレス信号Ａ０…Ａｎをロウデコーダ５及びカラムデコーダ６に振り分けて送る。
【００５８】
ロウデコーダ５及びカラムデコーダ６は、アドレスバッファ４からの信号に基づいて、それぞれメモリセルアレイ／リファレンスセルアレイ８の行及び列を指定する。
【００５９】
読み出し／書き込み制御回路７は、タイミング制御回路２からの制御信号に基づいて、ロウデコーダ５及びカラムデコーダ６によって選択されたメモリセルＭＣ、リファレンスセルＲＣに対して、データの書き込み、消去、或いは読み出しを行う。読み出されたデータはコントロール信号ＯＥがイネーブル状態のときにＩ／Ｏバッファ９を介して外部に出力される。
【００６０】
読み出しＷＬ電圧発生回路１０は、データ読み出しの際、選択されたメモリセルＭＣの制御ゲートに供給するＷＬ電圧（ワード線電圧）を調整する機能を有する。すなわち、読み出しＷＬ電圧発生回路１０は、調整リファレンス電圧ＶＷＬを調整して出力し、このように出力された調整リファレンス電圧ＶＷＬがロウデコーダ５の電源として供給される。そして、ロウデコーダ５によって選択メモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと同じレベルのＷＬ電圧が供給される。
【００６１】
この読み出しＷＬ電圧発生回路１０には、後述するように、イレース劣化モニター用メモリセルＥＭＣ（以下、「イレース劣化モニターセルＥＭＣ」と呼ぶ。）をアレイ状に備えたイレース劣化モニターセルアレイ６０と、プログラム劣化モニター用メモリセルＰＭＣ（以下、「プログラム劣化モニターセルＰＭＣ」と呼ぶ。）をアレイ状に備えたプログラム劣化モニターセルアレイ６１と、第２リファレンスセルＳＲＣをアレイ状に備えた第２リファレンスセルアレイとを有している。
【００６２】
ここで、読み出しＷＬ電圧発生回路１０の基本構成及び動作を図２を参照して説明する。この図２は、読み出しＷＬ電圧発生回路１０の基本構成及び動作の説明図である。図２中の読み出し／書き込み制御回路７及びメモリセルアレイ／リファレンスセルアレイ８の構成及び動作は、図１２に示す従来の回路１０７，１０８と同様であるため、ここでは説明を省略している。なお、図２におけるＢＬバイアス回路２０，２１、負荷回路２２，２３、差動Ｓ／Ａ２４、プログラム／イレース用ＢＬドライバ２５は、それぞれ図１２におけるフードバック型ビット線バイアス回路１３０，１３１、負荷回路１３２，１３３、差動Ｓ／Ａ１３４、プログラム／イレース用ＢＬドライバ１３５に対応する。
【００６３】
図２に示すように、読み出しＷＬ電圧発生回路１０は、第２リファレンスセルＳＲＣと、イレース劣化モニターセルＥＭＣと、プログラム劣化モニターセルＰＭＣとを有している。
【００６４】
第２リファレンスセルＳＲＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるリファレンスセルＲＣと同一特性を有するメモリセルである。
【００６５】
一方、イレース劣化モニターセルＥＭＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるメモリセルＭＣがデータ書き込み状態のときの閾値（以下、「プログラムＶｔｈ」とも呼ぶ。）をモニターするメモリセルである。また、プログラム劣化モニターセルＰＭＣは、メモリセルアレイ／リファレンスセルアレイ８内にあるメモリセルＭＣがデータ消去状態のときの閾値（以下、「イレースＶｔｈ」とも呼ぶ。）をモニターするメモリセルである。
【００６６】
これらのイレース劣化モニターセルＥＭＣとプログラム劣化モニターセルＰＭＣは、メモリセルアレイ／リファレンスセルアレイ８内のメモリアレイのデータ書き換え単位毎に設けられ、メモリアレイのデータ書き換え単位毎のメモリセルＭＣと同じデータ書き換えストレス及びデータ保持ストレスが掛け続けられる。これにより、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣは、メモリセルＭＣと同様の劣化特性を有することになる。
【００６７】
すなわち、イレース劣化モニターセルＥＭＣとプログラム劣化モニターセルＰＭＣへのデータ書き換えストレスやデータ保持ストレスは、データ書き換え単位毎の各メモリセルＭＣと同様に実施される。具体的には、データ書き換え単位で、一対の劣化モニターセル（イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣ）を選択し、メモリセルＭＣのデータ書き換え処理の際に同様のデータ書き換え処理を行ってストレスを印加して、再度それぞれ劣化モニターセルＥＭＣ，ＰＭＣをデータ消去状態とデータ書き込み状態に再設定する。このとき、イレース劣化モニターセルＥＭＣへのデータ書き換え処理は、データ消去状態からデータ書き込み状態へ設定し、その後再度データ消去状態に設定することによって行う。また、プログラム劣化モニターセルＰＭＣへのデータ書き換え処理は、データ書き込み状態に再設定してからデータ消去状態へ設定し、その後再度データ書き込み状態に設定することによって行う。
【００６８】
また、読み出しＷＬ電圧発生回路１０は、さらに、ＢＬ（ビット線）バイアス回路１１〜１３と、アンプ１４，１５と、モニターＷＬ（ワード線）電圧発生回路１６（ストレス印加器の一例に相当）と、プログラム／イレース用ＷＬ（ワード線）電位発生回路１７（制御電圧生成器の一例に相当）とを備えている。
【００６９】
ＢＬバイアス回路１１〜１３は、例えばＮＭＯＳトランジスタで構成されており、本実施形態においては、読み出し／書き込み制御回路７内の後述するＢＬバイアス回路２０，２１のＮＭＯＳトランジスタと同じ特性を持つものを使用している。このＢＬバイアス回路１１〜１３は、タイミング制御回路２から入力される制御信号ＢＬ＿ＢＩＡＳによってその活性及び非活性が制御される。
【００７０】
アンプ１４は、イレース劣化モニターセルＥＭＣの閾値電圧を判定するための回路であり、その反転入力端子がＢＬバイアス回路１１の出力に接続され、その非反転入力端子がＢＬバイアス回路１２の出力に接続される。そして、アンプ１４は、イレース劣化モニターセルＥＭＣのセル電流ieが第２リファレンスセルＳＲＣのセル電流irと等しくなる様に、イレース劣化モニターセルＥＭＣの制御ゲートの電圧を生成して出力端子から出力する。以下、このように生成される電圧をイレース劣化モニターセル閾値電圧Ｖｅと呼ぶ。
【００７１】
このイレース劣化モニターセル閾値電圧Ｖｅは以下の式（１）で表される。なお、ＥＭＣＶｔｈはイレース劣化モニターセルＥＭＣの閾値電圧であり、ＳＲＣＶｔｈは第２リファレンスセルＳＲＣの閾値電圧、ＶＲＥＦは第２リファレンスセルＳＲＣの制御ゲートに印加される電圧（以下、「リファレンス電圧」とも呼ぶ。）である。
Ｖｅ＝ＶＲＥＦ＋（ＥＭＣＶｔｈ−ＳＲＣＶｔｈ）    ・・・（１）
【００７２】
アンプ１５は、プログラム劣化モニターセルＰＭＣの閾値電圧を判定するための回路であり、その反転入力端子がＢＬバイアス回路１１の出力に接続され、その非反転入力端子がＢＬバイアス回路１３の出力に接続される。そして、アンプ１５は、プログラム劣化モニターセルＰＭＣのセル電流ipが第２リファレンスセルＳＲＣのセル電流irと等しくなる様に、プログラム劣化モニターセルＰＭＣの制御ゲートの電圧を生成して出力端子から出力する。以下、このように生成される電圧を、プログラム劣化モニターセル閾値電圧Ｖｐと呼ぶ。
【００７３】
このプログラム劣化モニターセル閾値電圧Ｖｐは以下の式（２）で表される。なお、ＰＭＣＶｔｈはプログラム劣化モニターセルＰＭＣの閾値電圧である。
Ｖｐ＝ＶＲＥＦ＋（ＰＭＣＶｔｈ−ＳＲＣＶｔｈ）    ・・・（２）
【００７４】
モニターＷＬ電圧発生回路１６は、アンプ１４及びアンプ１５から出力されるイレース劣化モニターセル閾値電圧Ｖｅ及びプログラム劣化モニターセル閾値電圧Ｖｐの平均電圧（以下、「調整リファレンス電圧ＶＷＬ」と呼ぶ。）を発生する回路である。この調整リファレンス電圧ＶＷＬは以下の式（３）で表すことができる。
ＶＷＬ＝ＶＲＥＦ＋｛（ＥＭＣＶｔｈ＋ＰＭＣＶｔｈ）／２−ＳＲＣＶｔｈ｝
・・・（３）
【００７５】
このモニターＷＬ電圧発生回路１６は、生成した調整リファレンス電圧ＶＷＬをロウデコーダ５に供給し、ロウデコーダ５から選択メモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと等しいＷＬ電圧を印加する。
【００７６】
この調整リファレンス電圧ＶＷＬは、上記式（３）から分かるように、劣化モニターセルの閾値電圧ＥＭＣＶｔｈ，ＰＭＣＶｔｈの平均値から、第２リファレンスセルＳＲＣの閾値電圧ＳＲＣＶｔｈを減算した電圧に、第２リファレンスセルＳＲＣの制御ゲートに印加されるリファレンス電圧ＶＲＥＦを加算したものであり、選択メモリセルＭＣの制御ゲートに入力される電圧となる。従って、選択メモリセルＭＣの制御ゲートへは、イレース劣化モニターセルの閾値電圧ＥＭＣＶｔｈとプログラム劣化モニターセルの閾値電圧ＰＭＣＶｔｈの中間の電圧に基づいてリファレンス電圧ＶＲＥＦに調整を加えた電圧が選択メモリセルＭＣの制御ゲートに印加される。
【００７７】
ここで、モニターＷＬ電圧発生回路１６において調整リファレンス電圧ＶＷＬを生成するための具体的な構成例を図３〜図５に示す。
【００７８】
図３に示す構成例では、抵抗分圧により調整リファレンス電圧ＶＷＬを生成するようにしている。すなわち、一端が互いに接続された抵抗器４１，４２を設け、抵抗器４１の他端にイレース劣化モニターセル閾値電圧Ｖｅを入力し、抵抗器４２の他端にプログラム劣化モニターセル閾値電圧Ｖｐを入力する。そして、抵抗器４１，４２の抵抗値に比率によって、抵抗器４１，４２の接続点から調整リファレンス電圧ＶＷＬを出力する。例えば、抵抗器４１，４２の抗値の比率が１：１のとき、調整リファレンス電圧ＶＷＬは（Ｖｅ＋Ｖｐ）／２の電圧レベルになる。このように抵抗分圧で調整リファレンス電圧ＶＷＬを生成することで、モニターＷＬ電圧発生回路１６の構成が簡易なものとなる。
【００７９】
図４に示す構成例では、図３の構成に加え、劣化モニターセル閾値電圧Ｖｅ，Ｖｐと抵抗器４１，４２との間に、オペアンプで構成されたボルテージフォロア４３，４４を設けるようにしている。すなわち、イレース劣化モニターセル閾値電圧Ｖｅをボルテージフォロア４３に入力し、プログラム劣化モニターセル閾値電圧Ｖｐをボルテージフォロア４４に入力しており、さらに、抵抗器４１の他端にボルテージフォロア４３の出力を接続し、抵抗器４２の他端にボルテージフォロア４４の出力を接続している。このようにボルテージフォロア４３，４４を設けることにより、モニターＷＬ電圧発生回路１６においてハイインピーダンスでの入力を実現することができ、劣化モニターセル閾値電圧Ｖｅ，Ｖｐに与える影響を可及的に抑制することができる。
【００８０】
図５に示す構成例では、図４の構成に加え、抵抗器４１，４２と出力との間にオペアンプで構成されたボルテージフォロア４５を設けるようにしている。すなわち、抵抗器４１，４２の接続点にボルテージフォロア４５の入力を接続し、抵抗器４１，４２の接続点の電圧をボルテージフォロア４５を介して出力するようにしている。このように、ボルテージフォロア４５を介して調整リファレンス電圧ＶＷＬを出力するので、調整リファレンス電圧ＶＷＬに対するロウデコーダ５からの影響を可及的に抑制することができる。
【００８１】
プログラム／イレース用ＷＬ電位発生回路１７は、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣのデータを書き換える際に必要になるＷＬ電圧を発生する回路である。すなわち、このプログラム／イレース用ＷＬ電位発生回路１７は、プログラム／イレース用ＢＬドライバ２５によってメモリセルＭＣのデータ書き換え処理が終了した後、劣化モニターセルＥＭＣ，ＰＭＣに対して電圧を印加してこれらの劣化モニターセルの書き換え処理を行う。このとき、イレース劣化モニターセルＥＭＣに対しては、データ消去状態からデータ書き込み状態へ設定し、その後再度データ消去状態に設定する処理を行う。また、プログラム劣化モニターセルＰＭＣに対しては、データ書き込み状態に再設定してからデータ消去状態へ設定し、その後再度データ書き込み状態に設定する処理を行う。
【００８２】
このプログラム／イレース用ＷＬ電位発生回路１７は、モニターＷＬ電圧発生回路１６の動作タイミング（すなわち、メモリセルＭＣからのデータの読み込み処理タイミング）では、劣化モニターセルＥＭＣ，ＰＭＣと切り離され、アンプ１４，１５から劣化モニターセルＥＭＣ，ＰＭＣへ入力される電圧Ｖｅ，Ｖｐに影響を及ぼさない。
【００８３】
一方、イレース劣化モニターセルＥＭＣ及びプログラム劣化モニターセルＰＭＣを書き換える際には、プログラム／イレース用ＷＬ電位発生回路１７は、アンプ１４，１５とモニターＷＬ電圧発生回路１６を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す。そして、この状態で、プログラム／イレース用ＷＬ電位発生回路１７は、劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートに電圧を印加してこれら劣化モニターセルＥＭＣ，ＰＭＣのデータ書き換えを行う。
【００８４】
なお、図示していないが、アンプ１４，１５とモニターＷＬ電圧発生回路１６を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す回路、及びプログラム／イレース用ＷＬ電位発生回路１７を劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートから切り離す回路を有している。例えば、アンプ１４，１５と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間、モニターＷＬ電圧発生回路１６と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間、及びプログラム／イレース用ＷＬ電位発生回路１７と劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートとの間にそれぞれスイッチを設けてプログラム／イレース用ＷＬ電位発生回路１７によって制御可能とする。
【００８５】
ここで、ロウデコーダ５の構成を説明する。図６はメモリセルＭＣのデータ読み出し時におけるロウデコーダ５の等価回路を示す図である。
【００８６】
図６に示すように、ロウデコーダ５は、アドレスデコードにより選択されたリファレンスセルＲＣの制御ゲートにリファレンス電圧ＶＲＥＦと同電圧レベルの電圧をリファレンスワード線ＲＥＦＷＬへ印加する第１選択回路５０と、アドレスデコードにより選択されたメモリセルＭＣの制御ゲートに調整リファレンス電圧ＶＷＬと同電圧レベルの電圧をワード線ＷＬへ印加する第２選択回路５１とを有している。
【００８７】
第１選択回路５０は、ロウアドレスをデコードするデコーダ回路５２と、このデコーダ回路５２の出力レベルをシフトするレベルシフト回路５３と、このレベルシフト回路５３の出力に基づいてリファレンス電圧ＶＲＥＦと同電圧レベルの電圧をリファレンスワード線ＲＥＦＷＬへ出力するドライバ回路５４とにより構成される。このドライバ回路５４は、メモリアレイのデータ書き換え単位毎に設けられる。また、ドライバ回路５４はＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されて構成され、ＰＭＯＳトランジスタのソースにリファレンス電圧ＶＲＥＦが入力され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点からリファレンスワード線ＲＥＦＷＬへ電圧が出力される。
【００８８】
また、第２選択回路５１は、ロウアドレスをデコードするデコーダ回路５５と、このデコーダ回路５５の出力レベルをシフトするレベルシフト回路５６と、このレベルシフト回路５６の出力に基づいて調整リファレンス電圧ＶＷＬと同電位の電圧をワード線ＷＬへ出力するドライバ回路５７とにより構成される。このドライバ回路５７は、メモリアレイのデータ書き換え単位毎に設けられる。また、ドライバ回路５７はＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続されて構成され、ＰＭＯＳトランジスタのソースに調整リファレンス電圧ＶＷＬが入力され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点から調整リファレンス電圧ＶＷＬと同じ電圧レベルの電圧がワード線ＷＬへ出力される。
【００８９】
このようにロウデコーダ５及び読み出しＷＬ電圧発生回路１０が構成されているため、本実施形態における不揮発性メモリ１では、メモリセルＭＣのデータ読み出しの際、リファレンスセルＲＣと第２リファレンスセルＳＲＣには、リファレンス電圧ＶＲＥＦの電圧レベルが印加され、一方で、メモリセルＭＣには、当該メモリセルＭＣの劣化を反映させた劣化モニターセルＥＭＣ，ＰＭＣの閾値電圧ＥＭＣＶｔｈ，ＰＭＣＶｔｈの中間電圧に基づいて、リファレンス電圧ＶＲＥＦを調整して生成された調整リファレンス電圧ＶＷＬと同電圧の電圧がリファレンスワード線ＲＥＦＷＬへ印加される。
【００９０】
従って、リファレンス電圧ＶＲＥＦの電圧レベルを変動させることなく、ワード線ＷＬの電圧レベルを変動させることによって、図７に示すように、リファレンスＶｔｈをプログラムＶｔｈとイレースＶｔｈの中点に移動させたときと同じ効果を得られる（見かけ上、リファレンスＶｔｈがプログラムＶｔｈとイレースＶｔｈの中点に移動した様な特性を示すことになる。）。
【００９１】
すなわち、ワード線ＷＬの電圧レベルを変動させない従来の読み出し方式では、書き換え回数がＸ１回数になった際、Ｖｔｈウンドウが十分広い状態であるにも関わらず、例えば、上述したように閾値マージンｈ０が無くなり（図１５参照）、差動Ｓ／Ａ２４が誤判定する領域になっていた。一方で、本実施形態における不揮発性メモリ１では、図７に示すように、ワード線ＷＬの電圧レベルを変動させており、見かけ上、リファレンスＶｔｈがプログラムＶｔｈとイレースＶｔｈの中点に移動した様な特性を示す。そのため、書き換え回数がＸ１回数になった際でも、各閾値マージンｈ０，ｈ１を十分確保することができ、正しい読み出しができる。
【００９２】
しかも、閾値マージンｈ０，ｈ１が無くなるＸ２回数（図７参照）まで、書き換え回数を増やすことが可能となり、従来の読み出し方式よりも更に狭いＶｔｈウインドウ状態での読み出しが可能となる。
【００９３】
このことは、メモリセルＭＣにおいて長時間のデータ保持を行った場合においても同様であり、図８に示すように、Ｘ軸を書き換え回数からデータ保持時間と置き換えても同じことが言える。
【００９４】
ところで、本実施形態における不揮発性メモリ１においては、メモリセルＭＣがアレイ状に設けられており、データ書き換え単位に応じて一対の劣化モニターセルＥＭＣ，ＰＭＣが必要となることから、実際の劣化モニターセルＥＭＣ，ＰＭＣはそれぞれ図９のメモリセルアレイに示す様な構成となる。図９は、イレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１の構成例を示す図である。
【００９５】
すなわち、イレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１においては、それぞれ劣化モニターセルＥＭＣ，ＰＭＣのドレインにカラムデコーダ６２が接続されており、それぞれ劣化モニターセルＥＭＣ，ＰＭＣのドレインをカラムアドレスに従って選択的にＶＢＬ端子に接続する。
【００９６】
各劣化モニターセルアレイ６０，６１には、それぞれ劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートにロウデコーダ６３が接続されており、それぞれ劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートをロウアドレスに従って選択する。選択された各劣化モニターセルＥＭＣ，ＰＭＣの制御ゲートの電位はＶＧ端子で供給される電位となる。
【００９７】
ＷＬ電圧発生回路１０のイレース劣化モニターセルＥＭＣ、プログラム劣化モニターセルＰＭＣを図９で説明したイレース劣化モニターセルアレイ６０及びプログラム劣化モニターセルアレイ６１に置き換えた例を図１０に示す。図１０はＷＬ電圧発生回路１０の構成及び動作の説明図である。なお、カラムアドレス、ロウアドレスは図の簡略化のため図示していないが、当然各劣化モニターセルアレイ６０，６１に入力されており、メモリセルＭＣの書き換え単位に割り当てられたそれぞれの劣化モニターセルＥＭＣ，ＰＭＣを選択することになる。
【００９８】
以上のように本実施形態における不揮発性メモリ１では、リファレンスセルＲＣと第２リファレンスセルＳＲＣの各制御ゲートに同じリファレンス電圧ＶＲＥＦを印加し、一方でアドレスデコードにより選択されたメモリセルＭＣの制御ゲートには、メモリアレイの書き換え単位毎のメモリセルＭＣの劣化を反映させたプログラム劣化モニターセルＰＭＣとイレース劣化モニターセルＥＭＣの平均の閾値電圧に応じた電圧を印加して、選択メモリセルＭＣの読み出しを行うようにしている。
【００９９】
従って、閾値マージンｈ０，ｈ１が無くなる書き換え回数まで、書き換え回数を増やすことが可能であり、従来の読み出し方式よりも更に狭いＶｔｈウインドウの状態まで読み出しが可能となる。
【０１００】
特に、本実施形態における不揮発性メモリ１は、ＭＯＮＯＳ型の電子捕獲メモリであり、酸化膜欠陥に強く、エラティックな単ビット不良が起こりにくい。しかも、メモリセルの閾値電圧Ｖｔｈ分布も正規分布に近いので、劣化モニターセルを使って読み出し電圧のレベルを精度よく制御することができる。
【０１０１】
なお、上述においては、モニターＷＬ電圧発生回路１６において、プログラム劣化モニターセル閾値電圧Ｖｐとイレース劣化モニターセル閾値電圧Ｖｅの平均の電圧を出力するようにしたが、メモリセルＭＣの特性に合わせてプログラム劣化モニターセル閾値電圧Ｖｐ或いはイレース劣化モニターセル閾値電圧Ｖｅの一方から他方の閾値電圧を予測して、それらの閾値電圧に応じた電圧を発生する回路にしても良い。例えば、モニターＷＬ電圧発生回路１６において、プログラム劣化モニターセル閾値電圧Ｖｐ或いはイレース劣化モニターセル閾値電圧Ｖｅに基づいて、プログラム劣化モニターセルの閾値電圧ＥＭＣＶｔｈ寄りの調整リファレンス電圧ＶＷＬ、或いはイレース劣化モニターセルの閾値電圧ＰＭＣＶｔｈ寄り等の調整リファレンス電圧ＶＷＬを生成して、メモリセルＭＣの制御ゲートに印加するようにしてもよい。
【０１０２】
また、上述した実施形態においては、メモリセルＭＣやプログラム劣化モニターセルＰＭＣ（以下、「メモリセルＭＣ，ＰＭＣ」と呼ぶ。）をデータ書き込み状態に再設定するとき、メモリセルＭＣ，ＰＭＣにデータ書き込みを行ってからメモリセルＭＣ，ＰＭＣをデータ消去状態にし、さらにデータ書き込みを行うようにしたが、メモリセルＭＣ，ＰＭＣにデータ書き込みを行わずに、メモリセルＭＣ，ＰＭＣをデータ消去状態にし、さらにデータ書き込みを行うようにしてメモリセルＭＣ，ＰＭＣをデータ書き込み状態に再設定するようにしてもよい。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一実施形態に係る不揮発性メモリの構成を示す図である。
【図２】図１に示すモニターＷＬ電圧発生回路の基本構成及び動作の説明図である。
【図３】調整リファレンス電圧を生成するための具体的な構成例を示す図である。
【図４】調整リファレンス電圧を生成するための具体的な構成例を示す図である。
【図５】調整リファレンス電圧を生成するための具体的な構成例を示す図である。
【図６】メモリセルのデータ読み出し時におけるロウデコーダの等価回路を示す図である。
【図７】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。
【図８】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。
【図９】劣化モニターセルアレイの構成例を示す図である
【図１０】図１に示すモニターＷＬ電圧発生回路の構成及び動作の説明図である。
【図１１】ＭＯＮＯＳ型の不揮発性メモリセルの断面構造の概略図である。
【図１２】従来の不揮発性メモリにおけるデータを読み出す構成を説明するための図である。
【図１３】メモリセル側とリファレンスセル側の入力電圧との時間変化を示す図である。
【図１４】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。
【図１５】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。
【図１６】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈの書き換え回数による変化を示す図である。
【図１７】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。
【図１８】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。
【図１９】プログラムＶｔｈ，イレースＶｔｈ及びリファレンスＶｔｈのデータ保持時間による変化を示す図である。
【符号の説明】
【０１０４】
ＭＣ  メモリセル
ＲＣ  リファレンスセル
ＳＲＣ  第２リファレンスセル
ＰＭＣ  プログラム劣化モニターセル
ＥＭＣ  イレース劣化モニターセル
１  不揮発性メモリ
２  タイミングコントロール回路
３  昇圧回路
４  アドレスバッファ
５  ロウデコーダ
６  カラムデコーダ
７  読み出し／書き込み制御回路
８  メモリセルアレイ／リファレンスセルアレイ
９  Ｉ／Ｏバッファ
１０  ＷＬ電圧発生回路
１１〜１３  ＢＬバイアス回路
１４，１５  アンプ
１６  モニターＷＬ電圧発生回路
１７  プログラム／イレース用ＷＬ電位発生回路
１８  酸化シリコン膜
２０，２１  ＢＬバイアス回路
２２，２３  負荷回路
２４  差動Ｓ／Ａ（差動センスアンプ）
２５  プログラム／イレース用ＢＬドライバ
４１，４２  抵抗器
４３〜４５  ボルテージフォロア
５０  第１選択回路
５１  第２選択回路
５２，５５  デコーダ回路
５３，５６  レベルシフト回路
５４，５７  ドライバ回路
【図１】
2009176340.tif 000003
【図２】
2009176340.tif 000004
【図３】
2009176340.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009176340.tif 000018
【図１７】
2009176340.tif 000019
【図１８】
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【図１９】
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