(57)【要約】【課題】電荷蓄積層、ブロック絶縁層、及び制御ゲート電極の特性が劣化するのを防ぐ。【解決手段】不揮発性半導体記憶素子は、半導体基板１１と、半導体基板１１内に離間して設けられたソース領域１６Ａ及びドレイン領域１６Ｂと、ソース領域１６Ａ及びドレイン領域１６Ｂ間で半導体基板１１上に設けられたトンネル絶縁層１２と、トンネル絶縁層１２上に設けられた電荷蓄積層１３と、電荷蓄積層１３上に設けられ、かつ結晶化したアルミン酸ランタン層を含むブロック絶縁層１４と、ブロック絶縁層１４上に設けられた制御ゲート電極１５とを含む。【選択図】      図１
2009054951.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に離間して設けられたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間で前記半導体基板上に設けられたトンネル絶縁層と、
前記トンネル絶縁層上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられ、かつ結晶化したアルミン酸ランタン層を含むブロック絶縁層と、
前記ブロック絶縁層上に設けられた制御ゲート電極と
を具備することを特徴とする不揮発性半導体記憶素子。
【請求項２】
前記ブロック絶縁層は、前記電荷蓄積層及び前記アルミン酸ランタン層間に設けられた酸化アルミニウム層を含むことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記ブロック絶縁層は、前記アルミン酸ランタン層及び前記制御ゲート電極間に設けられた酸化アルミニウム層を含むことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
【請求項４】
前記ブロック絶縁層は、
前記電荷蓄積層及び前記アルミン酸ランタン層間に設けられた第１の酸化アルミニウム層と、
前記アルミン酸ランタン層及び前記制御ゲート電極間に設けられた第２の酸化アルミニウム層と
を含むことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
【請求項５】
前記アルミン酸ランタン層の両側面に設けられた酸化アルミニウム膜をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶素子。
【請求項６】
前記アルミン酸ランタン層は、アルミニウム（Ａｌ）とランタン（Ｌａ）との組成比Ａｌ／Ｌａが、１≦Ａｌ／Ｌａ≦４であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶素子。
【請求項７】
前記トンネル絶縁層は、酸化シリコン、窒化シリコン、又は酸窒化シリコンからなることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶素子。
【請求項８】
前記電荷蓄積層は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びハフニウム（Ｈｆ）のうちの少なくとも一つの元素を含む酸化物又は酸窒化物からなることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶素子。
【請求項９】
前記電荷蓄積層は、導電体からなることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶素子。
【請求項１０】
半導体基板上に、トンネル絶縁層を形成する工程と、
前記トンネル絶縁層上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、アルミン酸ランタン層を含むブロック絶縁層を形成する工程と、
前記ブロック絶縁層上に、制御ゲート電極を形成する工程と、
前記半導体基板に不純物を導入して、前記半導体基板内に第１及び第２の不純物領域を形成する工程と、
熱処理を行い、前記アルミン酸ランタン層を結晶化する工程と
を具備することを特徴とする不揮発性半導体記憶素子の製造方法。
【請求項１１】
前記熱処理は、前記第１及び第２の不純物領域を活性化するために行われることを特徴とする請求項１０に記載の不揮発性半導体記憶素子の製造方法。
【請求項１２】
前記ブロック絶縁層を形成する工程は、
前記電荷蓄積層上に、酸化アルミニウム層を形成する工程と、
前記酸化アルミニウム層を加熱する工程と、
前記酸化アルミニウム層上に、前記アルミン酸ランタン層を形成する工程と
を含むことを特徴とする請求項１０に記載の不揮発性半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶素子及びその製造方法に係り、例えば電荷蓄積層に電荷を注入、放出することで情報を記憶する不揮発性半導体記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリやＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性半導体記憶装置のメモリセルトランジスタは、半導体基板上に、トンネル絶縁層、電荷蓄積層、ブロック絶縁層、及び制御ゲート電極が順次積層されたゲート構造を有する。このメモリセルトランジスタへのデータ書き込み及び消去は、制御ゲート電極に電圧を印加して、半導体基板から電荷蓄積層に電荷を注入、放出することで行われる。
【０００３】
メモリの大容量化と高速化のためには、メモリセルトランジスタ及び周辺回路の微細化が要求される。周辺回路の主要素子であるトランジスタも微細化され耐圧が低下することから、メモリセルトランジスタの制御ゲート電極に印加する書き込み電圧、或いは消去電圧の低減が必要となる。さらに、高速化のためには、半導体基板から電荷蓄積層へトンネル絶縁層を介してより効率的に電荷を注入、放出することが必要となる。故に、大容量かつ高速なメモリを実現するためには、低電圧で効率的に電荷蓄積層に電荷を注入、放出できることが要求される。
【０００４】
この要求を満足するためには、第１に、トンネル絶縁層を薄膜化して電荷の注入及び放出を容易にすることが考えられる。しかしながら、トンネル絶縁層を薄膜化すると電荷保持特性が劣化するために、トンネル絶縁層の薄膜化には限界がある。第２に、ブロック絶縁層の静電容量を増やすことで、トンネル絶縁層にかかる電界を増加させることが考えられる。ブロック絶縁層の静電容量を増やすには（１）ブロック絶縁層の薄膜化、（２）ブロック絶縁層と電荷蓄積層との接触面積を広くすること、（３）ブロック絶縁層に高誘電体材料を用いること、が考えられる。しかしながら、（１）は電荷蓄積層による電荷保持特性の劣化を考慮すると薄膜化に限界があり、（２）は電荷蓄積層の上面及び側面をブロック絶縁層で覆うことが必要となるため、微細化が困難となる。（３）は物理膜厚を維持しつつ、電気的な膜厚を小さくすることができる。さらに、ブロック絶縁層と電荷蓄積層との接触面積を広くすることなく、ブロック絶縁層の静電容量を増やすことができるため、メモリセルトランジスタの微細化が容易となる。故に、ブロック絶縁層に高誘電体材料を適用するための開発が進められている。
【０００５】
高誘電体材料をブロック絶縁層に適用するには、従来のメモリセルトランジスタの形成方法に適応できることが望ましい。ここで、従来のフラッシュメモリやＭＯＮＯＳ型のメモリセルトランジスタの形成方法は、半導体基板上に、トンネル絶縁層、電荷蓄積層、ブロック絶縁層、及び制御ゲート電極を順次堆積したゲート構造を形成する。そして、半導体基板に、ホウ素（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、或いはアンチモン（Ｓｂ）などの不純物をイオン注入することでイオン注入領域を形成する。最後に、試料に熱処理を施し、イオン注入領域を活性化させる。
【０００６】
このように、従来の形成方法ではゲート構造を形成した後に、イオン注入領域の活性化が行なわれるため、ゲート構造は高温で加熱される。その際、ブロック絶縁層と、その上下に配置される制御ゲート電極及び電荷蓄積層との反応が問題となる。例えば、電荷蓄積層に多結晶シリコン、そしてブロック絶縁層に酸化ハフニウムを用いた場合、上記と同様の熱処理を施すと、多結晶シリコンと酸化ハフニウムとの間に低誘電率の酸化反応層が形成され、界面構造が変質するという問題が生じる。この結果、ブロック層絶縁層と酸化反応層との直列容量となったことによる容量の低下や上下電極との仕事関数の変調によるリーク電流の増加が起こることなどにより電荷蓄積層、ブロック絶縁層、及び制御ゲート電極の特性が劣化し、ひいてはメモリセルトランジスタの特性が劣化してしまう。
【０００７】
また、この種の関連技術として、半導体記憶素子の製造時において高温の熱処理を施した場合でも、意図せぬ結晶化を防止できる高誘電体材料を用いた半導体記憶素子が開示されている（特許文献１参照）。
【特許文献１】特開２００６−２０３２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、ブロック絶縁層に高誘電体材料を用いた場合でも、電荷蓄積層、ブロック絶縁層、及び制御ゲート電極の特性が劣化するのを防ぐことができる不揮発性半導体記憶素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る不揮発性半導体記憶素子は、半導体基板と、前記半導体基板内に離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間で前記半導体基板上に設けられたトンネル絶縁層と、前記トンネル絶縁層上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、かつ結晶化したアルミン酸ランタン層を含むブロック絶縁層と、前記ブロック絶縁層上に設けられた制御ゲート電極とを具備することを特徴とする。
【００１０】
本発明の第２の視点に係る不揮発性半導体記憶素子の製造方法は、半導体基板上に、トンネル絶縁層を形成する工程と、前記トンネル絶縁層上に、電荷蓄積層を形成する工程と、前記電荷蓄積層上に、アルミン酸ランタン層を含むブロック絶縁層を形成する工程と、前記ブロック絶縁層上に、制御ゲート電極を形成する工程と、前記半導体基板に不純物を導入して、前記半導体基板内に第１及び第２の不純物領域を形成する工程と、熱処理を行い、前記アルミン酸ランタン層を結晶化する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ブロック絶縁層に高誘電体材料を用いた場合でも、電荷蓄積層、ブロック絶縁層、及び制御ゲート電極の特性が劣化するのを防ぐことができる不揮発性半導体記憶素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリセルトランジスタ（不揮発性半導体記憶素子）の構成を示す断面図である。
【００１４】
Ｐ型導電性の基板１１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板１１としては、シリコン（Ｓｉ）等の半導体、又はＳｉＧｅ、ＧａＡｓ、ＺｎＳｅ等の化合物半導体が用いられる。
【００１５】
半導体基板１１内には、離間したソース領域１６Ａ及びドレイン領域１６Ｂが設けられている。ソース領域１６Ａ及びドレイン領域１６Ｂはそれぞれ、シリコン内に高濃度のｎ＋型不純物（リン（Ｐ）、砒素（Ａｓ）等）を導入して形成されたｎ＋型拡散領域により構成される。
【００１６】
ソース領域１６Ａ及びドレイン領域１６Ｂ間で半導体基板１１上（すなわち、チャネル領域上）には、トンネル絶縁層１２、電荷蓄積層１３、ブロック絶縁層１４、制御ゲート電極１５が順に積層されたゲート構造が設けられている。
【００１７】
本実施形態のメモリセルトランジスタは、電荷蓄積層１３として導電体を用いたフローティングゲート型であってもよいし、電荷蓄積層１３として窒化膜等の絶縁体を用いた、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型であってもよい。図１には、ＭＯＮＯＳ型メモリセルトランジスタを一例として示している。
【００１８】
ＭＯＮＯＳ型メモリセルトランジスタは、電荷蓄積層１３に電荷（電子）を捕捉して蓄積する。電荷を捕捉する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕捉することができる。
【００１９】
電荷蓄積層１３には、チャネル領域から電子が注入される。電荷蓄積層１３に注入された電子は、この電荷蓄積層１３のトラップに捕捉される。トラップに捕捉された電子は、簡単にはトラップから脱出することができず、そのまま安定することになる。そして、電荷蓄積層１３の電荷量に応じてメモリセルトランジスタの閾値電圧が変化するため、この閾値電圧のレベルによってデータ“０”、データ“１”を判別することで、メモリセルトランジスタにデータを記憶する。
【００２０】
ＭＯＮＯＳ型メモリセルトランジスタに使用される電荷蓄積層１３としては、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びハフニウム（Ｈｆ）のうち少なくとも一つの元素を含む酸化物又は酸窒化物が用いられる。
【００２１】
フローティングゲート型メモリセルトランジスタに使用される電荷蓄積層（浮遊ゲート電極）１３としては、Ｐ＋型多結晶シリコン、又は、金（Ａｕ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）、チタン（Ｔｉ）、及びイットリウム（Ｙ）からなる群から選択される一種類以上の元素を含み、それらの単体又は珪化物、ホウ化物、窒化物、若しくは炭化物等の金属系導電材料を広く用いることができる。
【００２２】
トンネル絶縁層１２としては、酸化シリコン、窒化シリコン、又は酸窒化シリコン等が用いられる。
【００２３】
制御ゲート電極１５に適用可能な材料としては、Ｐ＋型多結晶シリコン、又は、金（Ａｕ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）、チタン（Ｔｉ）、及びイットリウム（Ｙ）からなる群から選択される一種類以上の元素を含み、それらの単体又は珪化物、ホウ化物、窒化物、若しくは炭化物等の金属系導電材料を広く用いることができる。特に、仕事関数の大きな金属系導電材料は、電極間絶縁膜から制御ゲート電極へのリーク電流を低減できることや、多結晶シリコンからなる制御ゲート電極に比べて空乏化がないことから、酸化膜換算膜厚（ＥＯＴ）を薄くすることができるため望ましい。
【００２４】
ところで、本実施形態では、ブロック絶縁層１４として、結晶化したアルミン酸ランタン（ＬＡＯ：ＬａＡｌＯ３）を用いている。アルミン酸ランタン（ＬＡＯ）は、結晶化することで安定し、かつ非晶質のアルミン酸ランタンと比べても絶縁性が劣化しない。この結晶化したアルミン酸ランタンをブロック絶縁層１４として用いることで、電荷蓄積層１３或いは制御ゲート電極１５との反応を防ぐことができる。このため、ブロック絶縁層１４、電荷蓄積層１３、及び制御ゲート電極１５の特性が劣化するのを防ぐことができる。
【００２５】
また、アルミン酸ランタンは、高誘電体（high-k）材料であるため、基板１１−制御ゲート電極１５間の静電容量を大きくすることができる。これにより、制御ゲート電極１５に印加される動作電圧を低くすることができる。
【００２６】
具体的には、ブロック絶縁層１４の静電容量を大きくすることで、トンネル絶縁層１２にかかる電界を増加させることができる。これにより、低電圧で効率的に電荷蓄積層に電荷を注入、放出することができる。
【００２７】
制御ゲート電極１５−電荷蓄積層１３間の静電容量Ｃ２と、基板１１−電荷蓄積層１３間の静電容量Ｃ１とのカップリング比は、“Ｃ２／（Ｃ１＋Ｃ２）”で表される。制御ゲート電極１５−電荷蓄積層１３間のブロック絶縁層１４に高誘電体材料を用いているため、静電容量Ｃ２を大きくすることができる。これにより、メモリセルトランジスタのカップリング比を向上させることができる。また、カップリング比が向上するため、メモリセルトランジスタの素子特性を向上させることができる。さらに、静電容量Ｃ２を大きくすることで、制御ゲート電極１５に印加される動作電圧を低くすることができる。
【００２８】
次に、本実施形態におけるメモリセルトランジスタの製造方法の一例について図面を参照しながら説明する。
【００２９】
図２に示すように、Ｐ型シリコン基板１１上に、例えば熱酸化法を用いて、トンネル絶縁層として、膜厚５ｎｍ程度の酸化シリコン層１２を形成する。続いて、酸化シリコン層１２上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、電荷蓄積層として、膜厚５ｎｍ程度の窒化シリコン層１３を形成する。
【００３０】
続いて、窒化シリコン層１３上に、例えばＭＢＥ（Molecular Beam Epitaxy）法を用いて、ブロック絶縁層として、それぞれ膜厚１０ｎｍ程度の酸化アルミニウム層１４Ａ及びアルミン酸ランタン層１４Ｂを順に形成する。ブロック絶縁層として酸化アルミニウム層１４Ａとアルミン酸ランタン層１４Ｂとを積層した理由は、９００℃程度の熱処理を行ったときに酸化アルミニウム層１４Ａによって下部の窒化シリコン層１３とアルミン酸ランタン層１４Ｂとの反応を抑制するためである。続いて、アルミン酸ランタン層１４Ｂ上に、例えばスパッタ法を用いて、制御ゲート電極として、膜厚５ｎｍ程度の窒化タンタル層１５を形成する。
【００３１】
続いて、図３に示すように、所望の平面形状を有するゲート構造を形成するために、窒化タンタル層１５上に、リソグラフィー法を用いて、レジスト層１７を形成する。続いて、図４に示すように、レジスト層１７をマスクとしてＲＩＥ（Reactive Ion Etching）法を用いてゲート構造をエッチングし、シリコン基板１１の上面を露出させる。
【００３２】
続いて、図５に示すように、シリコン基板１１にドナーであるリン（Ｐ）をイオン注入し、シリコン基板１１内にイオン注入領域１６Ａ及び１６Ｂを形成する。その後、レジスト層１７を除去する。そして最後に、試料に９００℃程度の熱処理を行い、イオン注入領域を活性化させてソース領域１６Ａ及びドレイン領域１６Ｂを形成する。このようにして、本実施形態のメモリセルトランジスタが形成される。
【００３３】
実際に作製したメモリセルトランジスタに対して、透過電子顕微鏡を用いて、断面構造を観察した。この結果、ブロック絶縁層１４下の窒化シリコン層（電荷蓄積層）１３、及びブロック絶縁層１４上の窒化タンタル層（制御ゲート電極）１５の膜厚が変化していないことが確認できた。すなわち、ブロック絶縁層１４と窒化シリコン層（電荷蓄積層）１３、及びブロック絶縁層１４と窒化タンタル層（制御ゲート電極）１５との反応が起きていないといえる。
【００３４】
さらに、熱処理工程によって、酸化アルミニウム層１４Ａとアルミン酸ランタン層１４Ｂとが反応し、結晶化した単層のアルミン酸ランタン層１４が形成されていることが確認できた。アルミン酸ランタン層（電荷蓄積層）１４の結晶化は、電子線回折（Electron Diffraction）を用いて確認した。図６は、結晶化したアルミン酸ランタン層（電荷蓄積層）１４の電子線回折像を示す図である。
【００３５】
結果として、図１に示すように、酸化シリコン層（トンネル絶縁層）１２、窒化シリコン層（電荷蓄積層）１３、単層のアルミン酸ランタン層（ブロック絶縁層）１４、窒化タンタル層（制御ゲート電極）１５を順次積層したゲート構造が形成される。よって、ソース領域１６Ａ及びドレイン領域１６Ｂと、結晶化した単層のアルミン酸ランタン層１４とは、９００℃程度の熱処理によって同時に形成できることが確認できた。
【００３６】
また、熱処理前の（非晶質の）アルミン酸ランタン層（ＬＡＯ）を含むゲート構造と、熱処理後の（結晶化した）アルミン酸ランタン層（ＬＡＯ）を含むゲート構造とを用いて、それぞれの電流−電圧特性を測定した。図７は、熱処理前の（非晶質の）アルミン酸ランタン層（ＬＡＯ）を含むゲート構造のリーク電流Ｊｇ１を１００％とした場合に、熱処理後の（結晶化した）アルミン酸ランタン層（ＬＡＯ）を含むゲート構造のリーク電流Ｊｇ２のパーセントを示した図である。
【００３７】
図７に示すように、リーク電流Ｊｇ１（１００％）と比較して、リーク電流Ｊｇ２は１３％程度となっている。すなわち、アルミン酸ランタン層は、熱処理前と比べて熱処理後の絶縁性が劣化しておらず、絶縁性が向上していることが分かる。一般的に結晶化した絶縁材料は非晶質よりも絶縁性が低下することが報告されているが、アルミン酸ランタンは結晶化することで安定化し、かつ絶縁性が劣化しないことが確認できた。
【００３８】
上記製造方法を用いれば、単層のアルミン酸ランタン層１４のアルミニウムとランタンとの組成比は、酸化アルミニウム層１４Ａの膜厚を調整することで制御可能である。このアルミニウムとランタンとの組成比制御性を確かめるために、ブロック絶縁層として、酸化アルミニウム層１４Ａの膜厚を１５ｎｍ、アルミニウムとランタンとの組成比が１：１のアルミン酸ランタン層１４Ｂの膜厚を５ｎｍにしたゲート構造を作製し、９００℃程度の熱処理を行った。この結果、結晶化した単層のアルミン酸ランタン層１４が形成される。
【００３９】
この結晶化した単層のアルミン酸ランタン層１４の組成比を、ＩＣＰ（Inductively Coupled Plasma）分析を用いて測定した結果、ランタン：アルミニウムの比率は１：４であった。このゲート構造の電流−電圧特性を熱処理前後で比較した結果（図８）、熱処理後の（結晶化した）アルミン酸ランタン層（ＬＡＯ）のリーク特性が改善しているのが分かる。このリーク特性が改善される効果は、ランタン（Ｌａ）とアルミニウム（Ａｌ）との組成比はＡｌの組成がＬａの４倍以下で効果があることを確認できた。
【００４０】
一方、アルミニウム（Ａｌ）に対するランタン（Ｌａ）の比率が多すぎると、酸化ランタンの特徴である吸湿性や炭酸ガス吸収性が顕在化し、このアルミン酸ランタンは水分及び炭酸ガスを吸収するようになる。このアルミン酸ランタンは、水分や炭酸ガスを吸収して、アルミン酸ランタンとランタン水和物や炭酸ランタンとの混晶となる。その結果、ランタン水和物や炭酸ランタンの比誘電率が低いため、全体の比誘電率の低下及びリーク特性の劣化が起こるため、メモリセルトランジスタの特性が劣化してしまう。このため、ランタン（Ｌａ）とアルミニウム（Ａｌ）との組成比は、Ａｌの組成がＬａの１倍以上であることが好ましい。
【００４１】
以上詳述したように本実施形態では、電荷蓄積層１３及び制御ゲート電極１５間に配置されるブロック絶縁層１４に、結晶化したアルミン酸ランタン（ＬＡＯ：ＬａＡｌＯ３）を用いてメモリセルトランジスタを構成するようにしている。
【００４２】
従って本実施形態によれば、メモリセルトランジスタに熱処理を行った場合でも、電荷蓄積層１３とブロック絶縁層１４、及び制御ゲート電極１５とブロック絶縁層１４との反応をそれぞれ防ぐことができる。これにより、電荷蓄積層１３、ブロック絶縁層１４、制御ゲート電極１５の積層構造を維持することができるため、ブロック絶縁層１４、電荷蓄積層１３、及び制御ゲート電極１５それぞれの特性が劣化するのを防ぐことができる。
【００４３】
また、アルミン酸ランタンは高誘電体材料であるため、制御ゲート電極１５−電荷蓄積層１３間の静電容量を大きくすることができる。これにより、メモリセルトランジスタのカップリング比を向上させることができるため、制御ゲート電極１５に印加される動作電圧を低くすることができる。すなわち、低電圧で効率的に電荷蓄積層１３に電荷を注入、放出することが可能となる。
【００４４】
また、イオン注入領域を活性化させするための９００℃程度の熱処理と同時に、アルミン酸ランタン層を結晶化させることができる。これにより、従来の製造方法と同じ回数の熱処理工程で、本実施形態のメモリセルトランジスタを形成することが可能である。
【００４５】
（第２の実施形態）
第２の実施形態は、電荷蓄積層とブロック絶縁層の一部としてのアルミン酸ランタン層との間に安定化した酸化アルミニウムを挿入することで、電荷蓄積層とアルミン酸ランタン層との反応をより抑制するようにしている。図９は、本発明の第２の実施形態に係るメモリセルトランジスタの構成を示す断面図である。
【００４６】
半導体基板１１内には、離間したソース領域１６Ａ及びドレイン領域１６Ｂが設けられている。ソース領域１６Ａ及びドレイン領域１６Ｂ間で半導体基板１１上（すなわち、チャネル領域上）には、トンネル絶縁層１２、電荷蓄積層１３、ブロック絶縁層１４、制御ゲート電極１５が順に積層されたゲート構造が設けられている。
【００４７】
ブロック絶縁層１４は、酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂが順に積層された積層構造を有している。そして、アルミン酸ランタン層１４Ｂは、結晶化している。
【００４８】
アルミン酸ランタン層１４Ｂは、結晶化することで安定し、かつ非晶質のアルミン酸ランタンと比べても絶縁性が劣化しない。この結晶化したアルミン酸ランタン層１４Ｂをブロック絶縁層１４の一部として用いることで、制御ゲート電極１５との反応を防ぐことができる。
【００４９】
さらに、電荷蓄積層１３とアルミン酸ランタン層１４Ｂとの間に、酸化アルミニウム層１４Ａを挿入している。これにより、アルミン酸ランタン層１４Ｂと電荷蓄積層１３とが反応するのを抑制することができる。この結果、アルミン酸ランタン層１４Ｂ、電荷蓄積層１３、及び制御ゲート電極１５の特性が劣化するのを防ぐことができる。
【００５０】
また、アルミン酸ランタン（ＬＡＯ）は、高誘電体材料であるため、制御ゲート電極１５−電荷蓄積層１３間の静電容量を大きくすることができる。これにより、メモリセルトランジスタのカップリング比を向上させることができるため、制御ゲート電極１５に印加される動作電圧を低くすることができる。
【００５１】
次に、本実施形態におけるメモリセルトランジスタの製造方法の一例について図面を参照しながら説明する。
【００５２】
図１０に示すように、Ｐ型シリコン基板１１上に、例えばＣＶＤ法を用いて、トンネル絶縁層として、膜厚５ｎｍ程度の酸窒化シリコン層１２を形成する。続いて、酸窒化シリコン層１２上に、例えばＣＶＤ法を用いて、電荷蓄積層として、膜厚５ｎｍ程度の酸窒化ハフニウム層１３を形成する。
【００５３】
続いて、酸窒化ハフニウム層１３上に、ブロック絶縁層の一部として、例えばＣＶＤ法を用いて、膜厚５ｎｍ程度の酸化アルミニウム層１４Ａを形成する。そして、試料に９００℃程度の熱処理を行い、酸化アルミニウム層１４Ａを安定化させる。
【００５４】
続いて、図１１に示すように、安定化した酸化アルミニウム層１４Ａ上に、ブロック絶縁層の一部として、例えばＭＢＥ法を用いて、膜厚１０ｎｍ程度のアルミン酸ランタン層１４Ｂを形成する。続いて、アルミン酸ランタン層１４Ｂ上に、例えばスパッタ法を用いて、制御ゲート電極として、膜厚５ｎｍ程度の炭化タンタル層１５を形成する。
【００５５】
続いて、図１２に示すように、所望の平面形状を有するゲート構造を形成するために、炭化タンタル層１５上に、リソグラフィー法を用いて、レジスト層１７を形成する。続いて、図１３に示すように、レジスト層１７をマスクとしてＲＩＥ法を用いてゲート構造をエッチングし、シリコン基板１１の上面を露出させる。
【００５６】
続いて、図１４に示すように、シリコン基板１１にドナーであるリン（Ｐ）をイオン注入し、シリコン基板１１内にイオン注入領域１６Ａ及び１６Ｂを形成する。その後、レジスト層１７を除去する。そして最後に、試料に９００℃程度の熱処理を行い、イオン注入領域を活性化させてソース領域１６Ａ及びドレイン領域１６Ｂを形成する。この熱処理工程において、アルミン酸ランタン層１４Ｂが結晶化する。このようにして、本実施形態のメモリセルトランジスタが形成される。
【００５７】
ここで、第１の実施形態では、ブロック絶縁層として酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂを順に積層した後、イオン注入領域を活性化させるための熱処理を行った際に、酸化アルミニウム層１４Ａとアルミン酸ランタン層１４Ｂとが混合して、結晶化した単層のアルミン酸ランタン層１４が形成される。しかしながら、酸化アルミニウム層１４Ａを薄膜化し過ぎると電荷蓄積層１３とアルミン酸ランタン層１４とが反応することがあるため、酸化アルミニウム層１４Ａの膜厚の制御が必要となる場合がある。
【００５８】
一方、本実施形態では、電荷蓄積層１３上に酸化アルミニウム層１４Ａを形成した後に９００℃程度の熱処理を行うことで、まず酸化アルミニウム層１４Ａを安定化させる。そして、この安定化した酸化アルミニウム層１４Ａ上にアルミン酸ランタン層１４Ｂを形成することで、電荷蓄積層としての酸窒化ハフニウム層１３とアルミン酸ランタン層１４Ｂとの反応を抑制している。
【００５９】
本実施形態で実際に作製したメモリセルトランジスタに対して、透過電子顕微鏡を用いて断面構造を観察した。この結果、酸化アルミニウム層１４Ａとアルミン酸ランタン層１４Ｂとが積層構造を維持することが確認できた（図１５）。また、アルミン酸ランタン層１４Ｂの結晶化は、第１の実施形態と同様に、電子線回折像により確認することができた。
【００６０】
結果として、図９に示すような、酸窒化シリコン層１２、酸窒化ハフニウム層１３、酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂ、炭化タンタル層１５を順次積層したゲート構造を、イオン注入領域１６Ａ及び１６Ｂの活性化のための熱処理後も維持することができる。すなわち、ゲート構造を構成する層同士の反応を抑制することができるため、各層の特性が劣化するのを防ぐことができる。
【００６１】
さらに、第１の実施形態と同様に、第２の実施形態のゲート構造について電流−電圧特性を熱処理前後で比較した結果、熱処理後の（結晶化した）アルミン酸ランタン層１４Ｂのリーク特性が改善しているのが確認できた。また、第１の実施形態と同様に、アルミン酸ランタン層１４Ｂのリーク特性が改善される効果は、ランタン（Ｌａ）とアルミニウム（Ａｌ）との組成比はＬａを１とするとＡｌが１以上４以下で効果があることを確認できた。
【００６２】
（第３の実施形態）
第３の実施形態は、電荷蓄積層とブロック絶縁層の一部としてのアルミン酸ランタン層との間に安定化した酸化アルミニウムを挿入することで、電荷蓄積層とアルミン酸ランタン層との反応をより抑制するようにしている。さらに、制御ゲート電極とアルミン酸ランタン層との間に安定化した酸化アルミニウムを挿入することで、制御ゲート電極とアルミン酸ランタン層との反応をより抑制するようにしている。図１６は、本発明の第３の実施形態に係るメモリセルトランジスタの構成を示す断面図である。
【００６３】
半導体基板１１内には、離間したソース領域１６Ａ及びドレイン領域１６Ｂが設けられている。ソース領域１６Ａ及びドレイン領域１６Ｂ間で半導体基板１１上（すなわち、チャネル領域上）には、トンネル絶縁層１２、電荷蓄積層１３、ブロック絶縁層１４、制御ゲート電極１５が順に積層されたゲート構造が設けられている。
【００６４】
ブロック絶縁層１４は、酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂ、酸化アルミニウム層１４Ｃが順に積層された積層構造を有している。そして、アルミン酸ランタン層１４Ｂは、結晶化している。
【００６５】
すなわち、電荷蓄積層１３とアルミン酸ランタン層１４Ｂとの間に、酸化アルミニウム層１４Ａを挿入している。また、アルミン酸ランタン層１４Ｂと制御ゲート電極１５との間に、酸化アルミニウム層１４Ｃを挿入している。さらに、アルミン酸ランタン層１４Ｂを結晶化させている。これにより、アルミン酸ランタン層１４Ｂと電荷蓄積層１３とが反応するのを抑制することができる。また、アルミン酸ランタン層１４Ｂと制御ゲート電極１５とが反応するのを抑制することができる。この結果、アルミン酸ランタン層１４Ｂ、電荷蓄積層１３、及び制御ゲート電極１５の特性が劣化するのを防ぐことができる。
【００６６】
また、アルミン酸ランタン（ＬＡＯ）は、高誘電体材料であるため、制御ゲート電極１５−電荷蓄積層１３間の静電容量を大きくすることができる。これにより、メモリセルトランジスタのカップリング比を向上させることができるため、制御ゲート電極１５に印加される動作電圧を低くすることができる。
【００６７】
次に、本実施形態におけるメモリセルトランジスタの製造方法の一例について図面を参照しながら説明する。
【００６８】
図１７に示すように、Ｐ型シリコン基板１１上に、例えばＣＶＤ法を用いて、トンネル絶縁層として、膜厚５ｎｍ程度の酸窒化シリコン層１２を形成する。続いて、酸窒化シリコン層１２上に、例えばＣＶＤ法を用いて、電荷蓄積層として、膜厚５ｎｍ程度の多結晶シリコン層１３を形成する。
【００６９】
続いて、多結晶シリコン層１３上に、ブロック絶縁層の一部として、例えばＭＢＥ法を用いて、膜厚５ｎｍ程度の酸化アルミニウム層１４Ａを形成する。そして、試料に９００℃程度の熱処理を行い、酸化アルミニウム層１４Ａを安定化させる。
【００７０】
続いて、図１８に示すように、安定化した酸化アルミニウム層１４Ａ上に、ブロック絶縁層の一部として、例えばＭＢＥ法を用いて、膜厚１０ｎｍ程度のアルミン酸ランタン層１４Ｂを形成する。そして、試料に９００℃程度の熱処理を行い、アルミン酸ランタン層１４Ｂを結晶化して安定化させる。
【００７１】
続いて、図１９に示すように、結晶化したアルミン酸ランタン層１４Ｂ上に、ブロック絶縁層の一部として、例えばＭＢＥ法を用いて、膜厚５ｎｍ程度の酸化アルミニウム層１４Ｃを形成する。続いて、酸化アルミニウム層１４Ｃ上に、例えばＣＶＤ法を用いて、制御ゲート電極として、膜厚５ｎｍ程度の多結晶シリコン層１５を形成する。
【００７２】
続いて、図２０に示すように、所望の平面形状を有するゲート構造を形成するために、多結晶シリコン層１５上に、リソグラフィー法を用いて、レジスト層１７を形成する。続いて、図２１に示すように、レジスト層１７をマスクとしてＲＩＥ法を用いてゲート構造をエッチングし、シリコン基板１１の上面を露出させる。
【００７３】
続いて、図２２に示すように、シリコン基板１１にドナーであるリン（Ｐ）をイオン注入し、シリコン基板１１内にイオン注入領域１６Ａ及び１６Ｂを形成する。その後、レジスト層１７を除去する。そして最後に、試料に９００℃程度の熱処理を行い、イオン注入領域を活性化させてソース領域１６Ａ及びドレイン領域１６Ｂを形成する。このようにして、本実施形態のメモリセルトランジスタが形成される。
【００７４】
以上詳述したように本実施形態では、電荷蓄積層１３上に酸化アルミニウム層１４Ａを形成した後に９００℃程度の熱処理を行うことで、まず酸化アルミニウム層１４Ａを安定化させる。その後、酸化アルミニウム層１４Ａ上にアルミン酸ランタン層１４Ｂを形成することで、電荷蓄積層としての多結晶シリコン層１３とアルミン酸ランタン層１４Ｂとの反応を抑制している。
【００７５】
さらに、酸化アルミニウム層１４Ａ上にアルミン酸ランタン層１４Ｂを形成した後に９００℃程度の熱処理を行うことで、アルミン酸ランタン層１４Ｂを結晶化して安定化させる。そして、アルミン酸ランタン層１４Ｂ上に、酸化アルミニウム層１４Ｃ、多結晶シリコン層１５を順に形成した後に、イオン注入領域を活性化するための熱処理を行うようにしている。これにより、制御ゲート電極としての多結晶シリコン層１５とアルミン酸ランタン層１４Ｂとの反応を抑制している。
【００７６】
本実施形態で実際に作製したメモリセルトランジスタに対して、透過電子顕微鏡を用いて、断面構造を観察した。この結果、酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂ、及び酸化アルミニウム層１４Ｃが積層構造を維持することが確認できた。また、アルミン酸ランタン層１４Ｂの結晶化は、第１の実施形態と同様に、電子線回折像により確認することができた。
【００７７】
結果として、図１６に示すような、酸窒化シリコン層１２、多結晶シリコン層１３、酸化アルミニウム層１４Ａ、アルミン酸ランタン層１４Ｂ、酸化アルミニウム層１４Ｃ、多結晶シリコン層１５を順次積層したゲート構造を、イオン注入領域１６Ａ及び１６Ｂの活性化のための熱処理後も維持することができる。すなわち、ゲート構造を構成する層同士の反応を抑制することができるため、各層の特性が劣化するのを防ぐことができる。
【００７８】
さらに、第１の実施形態と同様に、第２の実施形態のゲート構造について電流−電圧特性を熱処理前後で比較した結果、熱処理後の（結晶化した）アルミン酸ランタン層１４Ｂのリーク特性が改善しているのが確認できた。また、アルミン酸ランタン層１４Ｂのリーク特性が改善される効果は、ランタン（Ｌａ）とアルミニウム（Ａｌ）との組成比はＬａを１とするとＡｌが１以上４以下で効果があることを確認できた。
【００７９】
（第４の実施形態）
第１乃至第３の実施形態で示したメモリセルトランジスタを形成した後、層間絶縁層を各素子間に埋め込む工程を施すことが一般的である。通常、層間絶縁層には酸化シリコンが用いられる。しかしながら、アルミン酸ランタン中のランタンは高温にて拡散し易いため、層間絶縁層に酸化シリコンを用いるとランタンが酸化シリコン層中に拡散する恐れがある。この結果、アルミン酸ランタン層の特性が劣化するとともに、層間絶縁層の誘電率が大きくなるため、メモリセルトランジスタの特性が劣化してしまう。
【００８０】
そこで、本実施形態では、メモリセルトランジスタを酸化アルミニウム層で被覆した後に層間絶縁層を形成するようにしている。図２３は、本発明の第４の実施形態に係るメモリセルトランジスタの構成を示す断面図である。
【００８１】
ゲート構造は、例えば第１の実施形態と同じである。半導体基板１１上には、ゲート構造を覆うように、膜厚２ｎｍ程度の酸化アルミニウム膜１８が設けられている。酸化アルミニウム膜１８は、層間絶縁層の一部として機能する。酸化アルミニウム膜１８上には、隣接するメモリセルトランジスタ間を埋め込むように、層間絶縁層１９が設けられている。層間絶縁層１９としては、例えば酸化シリコンが用いられる。
【００８２】
このように構成されたメモリセルトランジスタでは、酸化アルミニウム膜１８は、ブロック絶縁層としての結晶化したアルミン酸ランタン層１４を被覆するバリア膜として機能する。この酸化アルミニウム膜１８により、アルミン酸ランタン層１４に含まれるランタンが層間絶縁層１９に拡散するのを防ぐことができる。
【００８３】
本実施形態は、第２及び第３の実施形態に適用することも可能であることは勿論である。具体的には、本実施形態を第２の実施形態に適用した場合は、メモリセルトランジスタは、アルミン酸ランタン層１４Ｂの底面を酸化アルミニウム層１４Ａが被覆し、かつアルミン酸ランタン層１４Ｂの両側面を酸化アルミニウム膜１８が被覆する構成となる。
【００８４】
また、本実施形態を第３の実施形態に適用した場合は、アルミン酸ランタン層１４Ｂの上面及び底面をそれぞれ酸化アルミニウム層１４Ａ及び酸化アルミニウム層１４Ｃが被覆し、かつアルミン酸ランタン層１４Ｂの両側面を酸化アルミニウム膜１８が被覆する構成となる。換言すると、本実施形態を第３の実施形態に適用したメモリセルトランジスタは、アルミン酸ランタン層１４Ｂの周囲を酸化アルミニウム層で被覆した構成を有している。
【００８５】
（比較例）
以下に、第１の実施形態で示したメモリセルトランジスタに対する比較例について説明する。
【００８６】
Ｐ型シリコン基板１１上に、例えば熱酸化法を用いて、トンネル絶縁層として、膜厚５ｎｍ程度の酸化シリコン層１２を形成する。続いて、酸化シリコン層１２上に、例えばＣＶＤ法を用いて、電荷蓄積層として、膜厚５ｎｍ程度の窒化シリコン層１３を形成する。
【００８７】
続いて、窒化シリコン層１３上に、例えばＭＢＥ法を用いて、ブロック絶縁層として、膜厚１５ｎｍ程度のアルミン酸ランタン層１４を形成する。続いて、アルミン酸ランタン層１４上に、例えばスパッタ法を用いて、制御ゲート電極として、膜厚５ｎｍ程度の窒化タンタル層１５を形成する。
【００８８】
ここで、アルミン酸ランタン層１４において、ランタン（Ｌａ）とアルミニウム（Ａｌ）との組成比Ａｌ／Ｌａを４．１に設定した。
【００８９】
続いて、イオン注入領域の活性化のための熱処理を想定して、窒素雰囲気中で試料に９００℃程度の熱処理を行った。この熱処理工程では、アルミン酸ランタン層１４は非晶質状態が維持される。
【００９０】
一方で、上記と同じゲート構造で、かつアルミン酸ランタン層１４の組成比Ａｌ／Ｌａが４．１の試料に、窒素雰囲気中で９００℃程度ではなく１０００℃程度の熱処理を行なうと、アルミン酸ランタン層１４は結晶化する。この１０００℃程度の熱処理によってアルミン酸ランタン層１４を結晶化させた試料と、９００℃程度の熱処理によってアルミン酸ランタン層１４を非晶質状態で維持させた試料との電流−電圧特性を測定した。この結果、結晶化したアルミン酸ランタンの方が、非晶質のアルミン酸ランタンに比べて、リーク電流を１／１０程度に低減することが確認できた。
【００９１】
さらに、アルミン酸ランタン層１４の組成比Ａｌ／Ｌａを４に設定した上記同様のゲート構造を作製し、この試料に窒素雰囲気中で９００℃程度の熱処理を行なったところ、アルミン酸ランタン層１４は結晶化することが確認できた。つまり、アルミニウムとランタンとの組成比Ａｌ／Ｌａを４．１以上に設定すると、アルミン酸ランタン層１４を結晶化させるには９００℃より高い熱処理が必要となり、プロセスの低温化が難しくなる。
【００９２】
従って、プロセスの低温化という観点からも、アルミン酸ランタン層１４の組成比Ａｌ／Ｌａは、４以下であることが望ましい。
【００９３】
なお、第１乃至第３の実施形態に示されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層、制御ゲート電極の形成方法は、そこに示した方法に限らず、ＭＢＥ法、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、熱蒸着法、電子線ビーム蒸着法、レーザーアブレーション法、又はこれらの手法を組み合わせなど、各種形成方法を用いることができ、さらに各種製膜方法に依らず各実施形態の効果を得ることができる。
【００９４】
また、半導体基板の一例としてシリコン基板を用いたが、ＳＯＩ基板、多結晶シリコン基板、フィン型基板など、あらゆる半導体基板やトランジスタ構造に適用可能である。加えて、本発明のメモリセルトランジスタは、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＤＩＮＯＲ（Divided bit-line NOR）、ＮＡＮＯ、或いはＯＲＮＡＮＤ型のメモリセルアレイに適用可能である。
【００９５】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係るメモリセルトランジスタの構成を示す断面図。
【図２】第１の実施形態に係るメモリセルトランジスタの製造工程を示す断面図。
【図３】図２に続くメモリセルトランジスタの製造工程を示す断面図。
【図４】図３に続くメモリセルトランジスタの製造工程を示す断面図。
【図５】図４に続くメモリセルトランジスタの製造工程を示す断面図。
【図６】結晶化したアルミン酸ランタン層１４の電子線回折像を示す図。
【図７】非晶質のアルミン酸ランタン層を含むゲート構造と、結晶化したアルミン酸ランタン層を含むゲート構造とのリーク電流を説明する図。
【図８】ランタン：アルミニウムの比率が１：４の場合における、非晶質のアルミン酸ランタン層を含むゲート構造と、結晶化したアルミン酸ランタン層を含むゲート構造とのリーク電流を説明する図。
【図９】本発明の第２の実施形態に係るメモリセルトランジスタの構成を示す断面図。
【図１０】第２の実施形態に係るメモリセルトランジスタの製造工程を示す断面図。
【図１１】図１０に続くメモリセルトランジスタの製造工程を示す断面図。
【図１２】図１１に続くメモリセルトランジスタの製造工程を示す断面図。
【図１３】図１２に続くメモリセルトランジスタの製造工程を示す断面図。
【図１４】図１３に続くメモリセルトランジスタの製造工程を示す断面図。
【図１５】酸化アルミニウム層１４Ａとアルミン酸ランタン層１４Ｂとの積層構造を説明する図。
【図１６】本発明の第３の実施形態に係るメモリセルトランジスタの構成を示す断面図。
【図１７】第３の実施形態に係るメモリセルトランジスタの製造工程を示す断面図。
【図１８】図１７に続くメモリセルトランジスタの製造工程を示す断面図。
【図１９】図１８に続くメモリセルトランジスタの製造工程を示す断面図。
【図２０】図１９に続くメモリセルトランジスタの製造工程を示す断面図。
【図２１】図２０に続くメモリセルトランジスタの製造工程を示す断面図。
【図２２】図２１に続くメモリセルトランジスタの製造工程を示す断面図。
【図２３】本発明の第４の実施形態に係るメモリセルトランジスタの構成を示す断面図。
【符号の説明】
【００９７】
１１…半導体基板、１２…トンネル絶縁層、１３…電荷蓄積層、１４…ブロック絶縁層、１４Ａ…酸化アルミニウム層、１４Ｂ…アルミン酸ランタン層、１４Ｃ…酸化アルミニウム層、１５…制御ゲート電極、１６Ａ…ソース領域、１６Ｂ…ドレイン領域、１７…レジスト層、１８…酸化アルミニウム膜、１９…層間絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009054951.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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