(57)【要約】【課題】高い静電印加電圧を必要とすることなく、共振特性に優れたレゾネータを備えた半導体装置を提供する。【解決手段】本発明の半導体装置１は、圧電体層と圧電体層上に設けられた電極とを少なくとも含む多層薄膜による可動ダイアフラム部４が複数、半導体基板上に形成され、電極は、互いに異なる極性の電荷を発生する一対の電極（第１上部電極５、第２上部電極６）であり、複数の可動ダイアフラム部４のうちの任意の隣接する２つの可動ダイアフラム部４において、一方の可動ダイアフラム部４の一方の上部電極５と他方の可動ダイアフラム部４の他方の上部電極６とが電気的に接続され、隣接する２つの可動ダイアフラム部４において、電気的に接続された双方の上部電極５，６に同じ極性の電荷が発生するように複数の可動ダイアフラム部４が共振する。【選択図】図１
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【特許請求の範囲】
【請求項１】
圧電体層と、前記圧電体層を挟持する上部電極および下部電極と、を少なくとも含む多層薄膜からなる可動ダイアフラム部が複数、半導体基板上に形成され、
前記上部電極は、互いに異なる極性の電荷を発生する一対の電極の組み合わせを有し、
前記複数の可動ダイアフラム部のうちの任意の隣接する２つの可動ダイアフラム部において、一方の可動ダイアフラム部の前記一対の上部電極のうちの一方の上部電極と、他方の可動ダイアフラム部の前記一対の上部電極のうちの他方の上部電極と、が電気的に接続され、
前記隣接する２つの可動ダイアフラム部において、前記電気的に接続された双方の上部電極に同じ極性の電荷が発生するように前記複数の可動ダイアフラム部が共振することを特徴とする半導体装置。
【請求項２】
前記一対の上部電極が前記可動ダイアフラムの中央部と周縁部とに形成され、
前記隣接する２つの可動ダイアフラム部において、一方の可動ダイアフラム部の中央部の上部電極と他方の可動ダイアフラム部の周縁部の上部電極とが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記圧電体層の下部電極は、前記多層薄膜からなる可動ダイアフラム部の膜厚に対して中間の位置に成膜され、複数の可動ダイアフラム部にわたって同電位に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記圧電体層の下部電極の電位は、電源電圧の半分の電位に固定されていることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
【請求項５】
前記可動ダイアフラム部が奇数個形成されていることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体基板上に集積回路が形成されていることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に圧電薄膜を用いたレゾネータを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年の半導体業界において、ＭＥＭＳ（Micro Electro-Mechanical System）と集積回路（Integrated Circuit）の融合化が進んでいる。特にシリコン材料を用いたレゾネータ（Resonator,発振器）とそれを制御するＩＣを一体化する技術開発が進んでおり、これによりタイミングデバイスの小型化、低価格化が加速している。
【０００３】
近年、タイミングデバイスとして基板上にシリコンＭＥＭＳを最初に作製し、その後にシリコンＣＭＯＳによる集積回路を作製する技術が公開されている（非特許文献１参照）。この技術は、ＳＯＩ（Silicon On Insulator）基板上のシリコンを深掘りエッチングすることによりシリコンからなるレゾネータを形成し、その後で多結晶シリコンを堆積させ、高温処理により封止し、その上にＣＭＯＳ集積回路を形成するというものである。また、シリコンレゾネータを別チップとして作り、実装時に一体化する方法も公開されている（特許文献１参照）。あるいは、シリコンレゾネータを機械的に連結して、共振のＱ値を向上させる方法も公開されている（非特許文献２参照）。
【非特許文献１】"Using MEMS To Build The Device And The Package", B.Kim, et al., TRANSDUCER & EUROSENSORS '07, pp331-334
【非特許文献２】"MEMS AND NANO TECHNOLOGY FOR THE HANDHELD, PORTABLE ELECTRONIC AND THE AUTOMOTIVE MARKETS", Albert P. Pisano, TRANSDUCER & EUROSENSORS '07, pp.1-3
【特許文献１】米国特許第６９３０５６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の非特許文献１、特許文献１、および非特許文献２に記載の技術はいずれもシリコンの構造体に静電的な電界を印加して共振させるものであり、高い静電印加電圧が必要となる。したがって、電源電圧と異なる電圧源（通常は電源電圧よりも高い電圧値）が必要となり、電気的なインピーダンスが高くなり過ぎてしまう、という問題があった。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、高い静電印加電圧を必要とすることなく、共振特性に優れたレゾネータを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明の半導体装置は、圧電体層と、前記圧電体層を挟持する上部電極および下部電極と、を少なくとも含む多層薄膜からなる可動ダイアフラム部が複数、半導体基板上に形成され、前記上部電極は、互いに異なる極性の電荷を発生する一対の電極の組み合わせを有し、前記複数の可動ダイアフラム部のうちの任意の隣接する２つの可動ダイアフラム部において、一方の可動ダイアフラム部の前記一対の上部電極のうちの一方の上部電極と、他方の可動ダイアフラム部の前記一対の上部電極のうちの他方の上部電極と、が電気的に接続され、前記隣接する２つの可動ダイアフラム部において、前記電気的に接続された双方の上部電極に同じ極性の電荷が発生するように前記複数の可動ダイアフラム部が共振することを特徴とする。
【０００７】
すなわち、本発明の半導体装置は、半導体基板上に多層薄膜からなる可動ダイアフラム部が複数形成され、これら複数の可動ダイアフラム部によってレゾネータが構成されている。複数の可動ダイアフラム部のうち、任意の隣接する２つの可動ダイアフラム部に着目したとき、一方の可動ダイアフラム部の一方の上部電極と、他方の可動ダイアフラム部の他方の上部電極と、が電気的に接続され、電気的に接続された双方の電極に同じ極性の電荷が発生するように複数の可動ダイアフラム部が共振する。そのため、隣接した可動ダイアフラム部の振動の位相が逆になり、位相が異なる可動ダイアフラム部（すなわち、振動子）が複数個接続されたことになる。その結果、振動子が電気的に連結されるため、共振特性（Ｑ値）を向上させることができる。また、シリコン構造体を振動子とする従来の構造に対し、本発明の場合は圧電体層と電極とを少なくとも含む可動ダイアフラム部を振動子とするため、電源電圧以外の静電印加電圧が不要となり、電気的インピーダンスを下げることができる。
【０００８】
本発明において、前記一対の上部電極が前記可動ダイアフラムの中央部と周縁部とに形成され、前記隣接する２つの可動ダイアフラム部において、一方の可動ダイアフラム部の中央部の上部電極と他方の可動ダイアフラム部の周縁部の上部電極とが電気的に接続された構成を採用することができる。
この構成によれば、一方の可動ダイアフラム部の中央部に引張応力が加わったときには他方の可動ダイアフラム部の周縁部にも引張応力が加わり、一方の可動ダイアフラム部の中央部に圧縮応力が加わったときには他方の可動ダイアフラム部の周縁部にも圧縮応力が加わるように、隣接する２つの可動ダイアフラム部が振動することになる。したがって、これら２つの可動ダイアフラム部が確実に逆位相で振動する構成が具体的に実現できる。
【０００９】
本発明において、前記圧電体層の下部電極は、前記多層薄膜からなる可動ダイアフラム部の膜厚に対して中間の位置に成膜され、複数の可動ダイアフラム部にわたって同電位に接続されていることが望ましい。
一般に、ダイアフラム表面で圧縮応力が加わったときにはダイアフラム裏面では引張応力が発生する。よって、圧電体層の下部電極をダイヤフラム裏面に配置すると、発生する電荷が互いに打ち消しあってしまう。その点、上記の構成によれば、圧電体層に発生する応力を圧縮もしくは引張のどちらかに限定できるため、効率の良い電荷の取り出しが行える。
【００１０】
本発明において、前記圧電体層の下部電極の電位は、電源電圧の半分の電位に固定されていることが望ましい。
この構成によれば、前記一対の上部電極は電源電圧の半分の電位を中心に振幅するため、インバータ回路による発振回路によって発振させることが容易となる。
【００１１】
本発明において、前記可動ダイアフラム部が奇数個形成されていることが望ましい。
可動ダイアフラム部は偶数個でも良いが、奇数個とすれば、両端の可動ダイアフラム部における電極の電位が逆極性となるため、通常奇数個のインバータ回路で構成されるレゾネータの発振回路の構成を簡単にすることができる。すなわち、可動ダイアフラム部が奇数個の場合、レゾネータ発振回路をインバータ回路１個の最小個数で構成することができる。
【００１２】
本発明において、前記半導体基板上に集積回路を形成する構成としても良い。
この構成によれば、レゾネータとこれを制御する集積回路とを一体化した半導体装置が実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態を図１〜図４を参照して説明する。
本実施形態は、複数の可動ダイアフラム部を有するレゾネータと集積回路を一体化した半導体装置の例である。
図１は、本実施形態の半導体装置の平面図である。図２は、図１のＡ−Ａ’線に沿う断面図である。図３は、本実施形態の半導体装置におけるレゾネータの動作を説明するための図である。図４は、レゾネータの発振回路を示すブロック図である。
【００１４】
本実施形態の半導体装置１は、図１に示すように、レゾネータ２と集積回路３とを備えている。レゾネータ２は、各々が振動子となる３個の可動ダイアフラム部４が電気的に接続されて構成されている。各可動ダイアフラム部４は平面視略円形であり、可動ダイアフラム部４の輪郭をなす円の中央部に円形の第１上部電極５が形成され、円の周縁部には略円環状の第２上部電極６が形成されている。集積回路３は、例えばレゾネータの駆動回路、共振周波数検出回路、検出した共振周波数から任意の周波数の信号を生成する信号生成回路、等を含むものである。集積回路３は、ＣＭＯＳ回路で構成されている。
【００１５】
３個の可動ダイアフラム部４のうち、任意の隣接する２個の可動ダイアフラム部４に着目すると、図１中の右側の可動ダイアフラム部４の第１上部電極５と左側の可動ダイアフラム部４の第２上部電極６とが線状の接続部７によって電気的に接続されている。接続部７が通る位置では第２上部電極６の輪郭をなす円環が途切れた形状となっており、第２上部電極６と接続部７とは接触しない状態になっている。また、右端の可動ダイアフラム部４の第２上部電極６は接続部７を介して端子８に電気的に接続され、左端の可動ダイアフラム部４の第１上部電極５は接続部７を介して端子８に電気的に接続されている。なお、上記の説明では、「第１上部電極５、第２上部電極６、接続部７等が電気的に接続されている」と表現したが、実際には全体が一体化した導電膜パターンとして形成されている。
【００１６】
本実施形態の半導体装置１には、図２に示すように、絶縁基板１０上に絶縁膜１１を介してシリコン単結晶層１２が積層されたＳＯＩ（Silicon On Insulator）基板１３が用いられている。ＳＯＩ基板１３には裏面側から一部が除去された空間１４が形成され、その空間１４の上方に下部電極１５、上部電極１６（第１上部電極５、第２上部電極６）の一対の電極と、上下電極に挟持された圧電体層１７と、局所酸化法により局所的に酸化された酸化膜層２１と、で構成された多層薄膜からなる可動ダイアフラム部４が形成されている。圧電体層１７は、圧電性を示す絶縁薄膜であれば良く、酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）、ニオブ酸リチウム（ＬｉＮｂＯ３）などを用いることができる。本実施形態では、反応性スパッタリング法で容易に得られる窒化アルミニウムを用いた。下部電極１５は、例えば白金（Ｐｔ）薄膜から構成されている。ただし、下部電極１５は、後述するように、その他の金属薄膜であっても良い。なお、上部電極１６には任意の金属膜を用いることができる。
【００１７】
上記構成の半導体装置１を製造する際には、まず最初に、ＳＯＩ基板１３上に集積回路３をなすＣＭＯＳ回路を形成する。このとき、ＳＯＩ基板１３の表面にシリコン酸化膜１９を形成し、シリコン酸化膜１９の一部を局所酸化法等により厚く成長させる。本実施形態では、トップシリコン層２０μｍのＳＯＩウェハ上に、局所酸化法により約１μｍの酸化膜層２１を形成した。その後、集積回路３とレゾネータ２とを接続するための配線層等を形成する。次に、振動子となる領域に下部電極１５となる白金薄膜を１００ｎｍ程度成膜し、フォトリソグラフィー、エッチング法により白金薄膜をパターニングし、下部電極１５を形成する。ただし、白金薄膜と酸化膜層２１の密着性を高めるためにチタン薄膜５０ｎｍを挿入しても良い。次に、圧電体層１７となる窒化アルミニウム膜を反応性スパッタリング法等により成膜する。
【００１８】
白金薄膜上に窒化アルミニウム膜を成膜すると、窒化アルミニウム膜がウルツ鉱構造のＣ軸方向に配向しつつ成長することが広く知られている。これにより、窒化アルミニウム膜は柱状結晶膜となり、圧電特性が得られる。窒化アルミニウム膜を例えば１μｍ程度堆積させると、半径８０〜２００μｍ程度の柱状結晶粒が成長する。なお、Ｃ軸配向を促進する金属膜は、白金に限ることはなく、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等のＦＣＣ構造金属膜、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等のHexa構造金属膜等を用いることができる。また、圧電体層１７は、窒化アルミニウムに限ることなく、酸化亜鉛（ＺｎＯ）等、他のウルツ鉱構造結晶膜を用いることができる。
【００１９】
圧電体層１７を形成した後、任意の金属膜を形成し、パターニングすることにより上部電極層１６（第１上部電極５、第２上部電極６）を形成する。この工程により、図１に示すようなパターンの第１上部電極５、第２上部電極６が形成される。最後に、ＳＯＩ基板１３の裏面からシリコン酸化膜が厚く成長した酸化膜層２１に向けて深掘りエッチングを施して絶縁基板１０、絶縁膜１１、およびシリコン単結晶層１２を除去し、酸化膜層２１の下方に空間１４を形成する。この工程を経て、酸化膜層２１、下部電極１５、圧電体層１７、上部電極１６の積層体が図２における上下方向に撓んで振動できるようになり、可動ダイアフラム部４となる。
【００２０】
上記構成のレゾネータ２に駆動電圧を印加すると、例えば図３に示すように、３個の可動ダイアフラム部４のうち、右側、左側の可動ダイアフラム部４が上方、中央の可動ダイアフラム部４が下方に撓んだとすると、右側、左側の可動ダイアフラム部４の中央部には引張応力、周縁部には圧縮応力、中央の可動ダイアフラム部４の中央部には圧縮応力、周縁部には引張応力が生じることになる。このとき、仮に引張応力によって正の電荷、圧縮応力によって負の電荷が生じるとすると、右側、左側の可動ダイアフラム部４の第１上部電極５には正、第２上部電極６には負、中央の可動ダイアフラム部４の第１上部電極５には負、第２上部電極６には正の電荷が生じることになる。この場合、レゾネータ２の左側の端子８からは正、右側の端子８からは負の電荷が取り出せる。そして、次の瞬間、図３とは逆に右側、左側の可動ダイアフラム部４が下方、中央の可動ダイアフラム部４が上方に撓む。このように、隣接する可動ダイアフラム部４が逆位相となるように振動しつつ共振する。
【００２１】
このとき、圧電体層１７の下部電極１５は、多層薄膜からなる可動ダイアフラム部４全体の膜厚に対し、中間となる位置に配置されている。具体的には、多層薄膜の可動ダイアフラム部４のうち、膜厚１μｍの酸化膜層２１と膜厚１μｍの窒化アルミニウム圧電体層１７との間に、白金による下部電極１５を挟んだ構成とした。このような構成によれば、圧電体層１７には圧縮応力と引張応力のどちらか一方のみが発生することとなり、効率良く電荷を発生させることができる。
【００２２】
さらに、下部電極１５を複数の可動ダイアフラム部４にわたって電気的に接続し、電源電圧の１／２の電位に固定すると、第１上部電極５および第２上部電極６は、電源電圧の１／２の電位を中心に振動することとなるため、インバータ回路による発振現象が得やすくなる。本実施形態では、電源電圧３．３Ｖに対し、下部電極１５全ての電位を１．６５Ｖに固定した。
【００２３】
レゾネータ２からの発振回路１９は、図４に示すように、レゾネータ２の両端の端子８間にインバータ２０の入出力が接続され、インバータ２０に電源電圧（Ｖdd）、グランド電圧が与えられる。また、レゾネータ２の下部電極１５は電源電圧の半分の電位（１／２・Ｖdd）に固定した。
【００２４】
本実施形態の半導体装置１においては、上述したように、逆位相の可動ダイアフラム部４（振動子）が複数個接続されたレゾネータ２を有しているため、共振特性（Ｑ値）を向上させることができる。また、シリコン構造体を振動子とする従来の構造に対し、薄膜状の可動ダイアフラム部４が振動子となるため、静電印加電圧が不要となる。また、本実施形態の場合、可動ダイアフラム部４を奇数個有しているため、レゾネータの発振回路の構成をインバータ回路１個の最小個数で構成することができる。
【００２５】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態では３個（奇数個）の可動ダイアフラム部を有するレゾネータの例を示したが、偶数個の可動ダイアフラム部を有するものであってもよい。その場合、図４に示した発振回路には２個のインバータを直列接続したものを用いればよい。その他、可動ダイアフラム部の構成材料、形状、電極の形状、形成位置等については、上記実施形態に限らず、適宜変更が可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態の半導体装置の平面図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】本実施形態の半導体装置のレゾネータの動作を説明するための図である。
【図４】レゾネータの発振回路を示すブロック図である。
【符号の説明】
【００２７】
１…半導体装置、２…レゾネータ、３…集積回路、４…可動ダイアフラム部、５…第１上部電極、６…第２上部電極、１５…下部電極、１６…上部電極層、１７…圧電体層。
【図１】
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【図２】
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【図３】
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【図４】
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