(57)【要約】【課題】アナログ電源変動を抑制することが可能で、誤動作を防止することが可能な固体撮像素子、およびカメラシステムを提供する。【解決手段】ＡＤＣ群１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２とを有し、比較器２００（１５１）は、縦続接続された第１アンプ２１０と第２アンプ２２０、および第２アンプ２２０と並列に配置され、行動作開始時に各カラム毎に動作点を決めるためにＡＺ（初期化）してサンプリングした電圧をゲート入力とするミラー回路２３０を有し、第２アンプの出力レベルを検出し、ミラー回路２３０を制御することでアナログ電源変化を抑制する。【選択図】図５
2009124514.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタと、当該差動トランジスタのゲートとコレクタ間に接続された行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、上記差動トランジスタの各ゲートに接続された初期化時のサンプリング用の第１および第２のキャパシタとを含む第１アンプと、
行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、初期化時のサンプリング用の第３のキャパシタとを含み、上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプと並列に電流ミラーを形成するミラー回路と、を有し、
上記ミラー回路は、
上記第１アンプのサンプリングした電圧または記第２アンプのサンプリングした電圧がゲートに入力されるゲート入力トランジスタを含む
固体撮像素子。
【請求項２】
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に上記初期化用スイッチが配置され、ゲートが上記第３のキャパシタに接続されてミラー回路を形成するための第２導電型トランジスタと、を有し、
上記第１導電型トランジスタと上記第２導電型トランジスタの接続点により出力ノードが形成され、
上記ミラー回路は、
上記ゲート入力トランジスタと直列に接続され、ゲートが上記第２アンプの上記第２導電型トランジスタのゲートと共通に上記第３のキャパシタに接続された第２導電型トランジスタを含み、
上記ゲート入力トランジスタのゲートは上記第２アンプの上記出力ノードに接続されて、当該ゲート入力トランジスタは第１導電型トランジスタにより形成されている
請求項１記載の固体撮像素子。
【請求項３】
上記参照電圧は、
傾きを持った線形に変化するスロープ波形を有し、
上記第１アンプは、
上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記第２アンプの上記第１導電型ゲート入力トランジスタがオフし、交差後はオンするレベルの比較出力を上記第２アンプに出力し、
上記ミラー回路は、
上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記ゲート入力ゲート入力トランジスタがオンし、交差後はオフする
請求項２記載の固体撮像素子。
【請求項４】
上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、
上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に上記初期化用スイッチが配置され、ゲートが上記第３のキャパシタに接続されてミラー回路を形成するための第２導電型トランジスタと、を有し、
上記第１導電型トランジスタと上記第２導電型トランジスタの接続点により出力ノードが形成され、
上記ミラー回路は、
上記ゲート入力トランジスタと直列に接続され、ゲートが上記第２アンプの上記第２導電型トランジスタのゲートと共通に上記第３のキャパシタに接続された第２導電型トランジスタを含み、
上記ゲート入力トランジスタのゲートは上記第１アンプの上記出力ノードに接続されて、当該ゲート入力トランジスタは上記第２アンプの第１導電型ゲート入力トランジスタの逆極性の第２導電型トランジスタにより形成されている
請求項１記載の固体撮像素子。
【請求項５】
上記参照電圧は、
傾きを持った線形に変化するスロープ波形を有し、
上記第１アンプは、
上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記第２アンプの上記第１導電型ゲート入力トランジスタがオフし、交差後はオンするレベルの比較出力を上記第２アンプに出力し、
上記ミラー回路は、
上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記ゲート入力ゲート入力トランジスタがオンし、交差後はオフする
請求項４記載の固体撮像素子。
【請求項６】
上記ミラー回路の論理しきい値が調整された上で上記ミラー回路が制御される
請求項４記載の固体撮像素子。
【請求項７】
上記ミラー回路の論理しきい値が調整された上で上記ミラー回路が制御される
請求項５記載の固体撮像素子。
【請求項８】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタと、当該差動トランジスタのゲートとコレクタ間に接続された行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、上記差動トランジスタの各ゲートに接続された初期化時のサンプリング用の第１および第２のキャパシタとを含む第１アンプと、
行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、初期化時のサンプリング用の第３のキャパシタとを含み、上記第１アンプの出力をゲインアップして出力する第２アンプと、
上記第２アンプと並列に電流ミラーを形成するミラー回路と、を有し、
上記ミラー回路は、
上記第１アンプのサンプリングした電圧または記第２アンプのサンプリングした電圧がゲートに入力されるゲート入力トランジスタを含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
【０００６】
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【０００７】
これを除去する一般的な手法として、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
【０００８】
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
【０００９】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００１０】
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
【００１１】
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１２】
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
【００１３】
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１４】
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００１５】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【００１６】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【００１７】
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００１８】
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
【００１９】
画素部２は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
【００２０】
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器（コンパレータ）２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
【００２１】
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述したように、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、コンパレータはＤＡＣからのＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
【００２３】
一般的に、コンパレータは２段アンプ構成になっており、初段で低速信号比較動作を行い、動作帯域を狭くし、２段目のアンプでゲインアップする構成となっている。
【００２４】
ところが、この回路方式においては、ＲＡＭＰ波と画素信号の交差以降は２段目のアンプで貫通電流が流れ続けるため、カラムが一斉動作する場合などＩＲドロップによるアナログ電源変動が大きくなり、電源経由ノイズで隣接するコンパレータや動作中のコンパレータ自身が誤動作する可能性がある。
【００２５】
本発明は、アナログ電源変動を抑制することが可能で、誤動作を防止することが可能な固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２６】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタと、当該差動トランジスタのゲートとコレクタ間に接続された行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、上記差動トランジスタの各ゲートに接続された初期化時のサンプリング用の第１および第２のキャパシタとを含む第１アンプと、行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、初期化時のサンプリング用の第３のキャパシタとを含み、上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプと並列に電流ミラーを形成するミラー回路と、を有し、上記ミラー回路は、上記第１アンプのサンプリングした電圧または記第２アンプのサンプリングした電圧がゲートに入力されるゲート入力トランジスタを含む。
【００２７】
好適には、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に上記初期化用スイッチが配置され、ゲートが上記第３のキャパシタに接続されてミラー回路を形成するための第２導電型トランジスタと、を有し、上記第１導電型トランジスタと上記第２導電型トランジスタの接続点により出力ノードが形成され、上記ミラー回路は、上記ゲート入力トランジスタと直列に接続され、ゲートが上記第２アンプの上記第２導電型トランジスタのゲートと共通に上記第３のキャパシタに接続された第２導電型トランジスタを含み、上記ゲート入力トランジスタのゲートは上記第２アンプの上記出力ノードに接続されて、当該ゲート入力トランジスタは第１導電型トランジスタにより形成されている。
【００２８】
好適には、上記参照電圧は、傾きを持った線形に変化するスロープ波形を有し、上記第１アンプは、上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記第２アンプの上記第１導電型ゲート入力トランジスタがオンし、交差後はオフするレベルの比較出力を上記第２アンプに出力し、上記ミラー回路は、上記読み出し信号と上記参照電圧のスロープ波形が交差するまでは、上記ゲート入力ゲート入力トランジスタがオンし、交差後はオフする。
【００２９】
好適には、上記第２アンプは、上記第１アンプの出力がゲートに入力される第１導電型ゲート入力トランジスタと、上記第１導電型トランジスタと直列に接続され、ゲートとドレイン間に上記初期化用スイッチが配置され、ゲートが上記第３のキャパシタに接続されてミラー回路を形成するための第２導電型トランジスタと、を有し、上記第１導電型トランジスタと上記第２導電型トランジスタの接続点により出力ノードが形成され、上記ミラー回路は、上記ゲート入力トランジスタと直列に接続され、ゲートが上記第２アンプの上記第２導電型トランジスタのゲートと共通に上記第３のキャパシタに接続された第２導電型トランジスタを含み、上記ゲート入力トランジスタのゲートは上記第１アンプの上記出力ノードに接続されて、当該ゲート入力トランジスタは上記第２アンプの第１導電型ゲート入力トランジスタの逆極性の第２導電型トランジスタにより形成されている。
【００３０】
好適には、上記ミラー回路の論理しきい値が調整された上で上記ミラー回路が制御される。
【００３１】
本発明の第２の観点は、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタと、当該差動トランジスタのゲートとコレクタ間に接続された行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、上記差動トランジスタの各ゲートに接続された初期化時のサンプリング用の第１および第２のキャパシタとを含む第１アンプと、行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、初期化時のサンプリング用の第３のキャパシタとを含み、上記第１アンプの出力をゲインアップして出力する第２アンプと、上記第２アンプと並列に電流ミラーを形成するミラー回路と、を有し、上記ミラー回路は、上記第１アンプのサンプリングした電圧または記第２アンプのサンプリングした電圧がゲートに入力されるゲート入力トランジスタを含む。
【００３２】
本発明によれば、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
参照電圧は、たとえば傾きを持った線形に変化するスロープ波形を有している。第１アンプは、読み出し信号と上記参照電圧のスロープ波形が交差するまでは、第２アンプの上記第１導電型ゲート入力トランジスタがオンし、交差後はオフするレベルの比較出力を上第２アンプに出力する。
そして、上記ミラー回路は、読み出し信号と参照電圧のスロープ波形が交差するまでは、ゲート入力ゲート入力トランジスタがオンし、交差後はオフする。
【発明の効果】
【００３３】
本発明によれば、アナログ電源変動を抑制することができ、その結果、誤動作を防止することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３５】
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００３６】
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００３７】
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
そして、タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００３８】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００３９】
ＡＤＣ群１５０は、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１と、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
【００４０】
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【００４１】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４２】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００４３】
そして、本実施形態に係るＡＤＣ群（画素信号読み出し回路）１５０においては、一斉並列処理を場合などに発生するＩＲドロップによるアナログ電源変動を抑制することが可能で、電源経由ノイズで隣接する比較器や動作中の比較器自身が誤動作することを防止可能なように、比較器１５１が以下に示すように構成されている。
【００４４】
カラム毎に配置される各比較器１５１は、第１の構成例として、縦続接続された第１アンプと第２アンプを有し、行動作開始時に各カラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングした電圧をゲート入力とするミラー回路が比較器１５１の第２アンプと並列に配置されている。
その際、第１の構成例においては、第２アンプの出力レベルを検出し、ミラー回路を制御することでアナログ電源変化を抑制する。
第１アンプは初段で低速信号比較動作を行い動作帯域を狭くし、次段の第２アンプはゲインアップするように構成される。
ＡＺ時、Ｐ相、Ｄ相のＲＡＭＰ波と画素信号の交差後はミラー回路はオフし、Ｐ／Ｄ相のＲＡＭＰ波と画素信号の交差前ミラー回路はオンするため、明暗に依存せず、コンパレータの定常電流は一定である。
【００４５】
また、各比較器１５１は、第２の構成例として、上述した第１の構成例と同様に、縦続接続された第１アンプと第２アンプを有し、行動作開始時に各カラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングした電圧をゲート入力とするミラー回路が比較器１５１の第２アンプと並列に配置されている。
その際、第２の例においては、第１アンプの出力を並列ミラー回路のゲート入力とし、ミラー回路の論理しきい値を調整した上で、ミラー回路を制御することでアナログ電源変化を抑制する。
【００４６】
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０の比較器１５１の構成、機能について詳細に説明する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
以下の比較器は符号２００を付して説明する。
【００４７】
図５は、本実施形態に係る比較器の第１の構成例を示す回路図である。
【００４８】
比較器２００は、図５に示すように、縦続接続された第１アンプ２１０、第２アンプ２２０、および第２アンプ２２０と並列に配置され、行動作開始時に各カラム毎に動作点を決めるためにＡＺ（ＡＺ：初期化）してサンプリングした電圧をゲート入力とするミラー回路２３０を有している。
その際、比較器２００は、第２アンプ２２０の出力レベルを検出し、ミラー回路２３０を制御することでアナログ電源変化を抑制する。
ＡＺ時、Ｐ相、Ｄ相のＲＡＭＰ波と画素信号の交差後はミラー回路２３０はオフし、Ｐ／Ｄ相のＲＡＭＰ波と画素信号の交差前ミラー回路２３０はオンするため、明暗に依存せず、コンパレータの定常電流は一定である。
【００４９】
第１アンプ２１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＴ２１１〜ＮＴ２１３、およびＡＺレベルのサンプリング容量としての第１のキャパシタＣ２１１，第２のキャパシタＣ２１２を有する。
【００５０】
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のエミッタ同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは接地電位ＧＮＤに接続されている。
【００５１】
ＮＭＯＳトランジスタＮＴ２１１のゲートがキャパシタＣ２１１の第１電極に接続され、その接続点によりノードＮＤ２１３が形成されている。そして、キャパシタＣ２１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のドレインがノードＮＤ２１１に接続され、ソースがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のドレインがノードＮＤ２１２に接続され、ソースがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
【００５２】
このような構成を有する第１アンプ２１０において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２によりＮＭＯＳトランジスタＮＴ２１３を電流源とする差動の比較部が構成されている。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
【００５３】
第２アンプ２２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ２２１を有する。
【００５４】
ＰＭＯＳトランジスタＰＴ２１１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ２１０の出力ノードＮＤ２１２に接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＰＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに共通に接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
【００５５】
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２２１により入力および電流源回路が構成されている。
また、ＮＭＯＳトランジスタＰＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、ミラー回路２３０のＰＭＯＳトランジスタのゲートおよび比較器２００の出力端子ＴＯＵＴに接続されている。
【００５６】
ミラー回路２３０は、ＰＭＯＳトランジスタＰＴ２３１〜ＰＴ２３３、およびＮＭＯＳトランジスタＮＴ２３１を有する。
【００５７】
ＰＭＯＳトランジスタＰＴ２１１のソースが電源電位ＶＤＤに接続され、ゲートがバイアス信号ＴＳＴの入力端子ＴＴＳＴに接続され、ドレインがＰＭＯＳトランジスタＰＴ２３２のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２３２のドレインは自身のゲートおよびＰＭＯＳトランジスタＰＴ２３３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２３３のドレインがＮＭＯＳトランジスタＮＴ２３１のドレインに接続され、その接続点によりノードＮＤ２３１が形成されている。ＮＭＯＳトランジスタＮＴ２３１のソースが接地電位ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２３３のゲートが第２アンプ２２０の出力ノードＮＤ２２１に接続され、ＮＭＯＳトランジスタＮＴ２３１のゲートが第２アンプ２２０のＮＭＯＳトランジスタＮＴ２２１のゲートと共通してノードＮＤ２２２に接続されている。
【００５８】
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２３１，ＰＴ２３２、ＮＭＯＳトランジスタＮＴ２３１により電流源が構成されている。
そして、ＰＭＯＳトランジスタＰＴ２３３により第２アンプ２２０の出力レベルの検出部が構成されている。
【００５９】
次に、本実施形態に係る比較器２００の動作について図６のタイミングチャートに関連付けて説明する。
なお、図６において、ＡＺ信号としては第２アンプ２２０に供給される第２のＡＺ信号ＮＳＥＬのみを示している。第１のＡＺ信号ＰＳＥＬは前述したように第２のＡＺ信号ＮＳＥＬと相補的なレベルをとる。すなわち、第２のＡＺ信号ＮＳＥＬがハイレベルのとき第１のＡＺ信号ＰＳＥＬはローレベルをとり、第２のＡＺ信号ＮＳＥＬがローレベルのとき第１のＡＺ信号ＰＳＥＬはハイレベルをとる。
【００６０】
比較器２００において、ＡＺ期間に、第１のＡＺ信号ＰＳＥＬがローレベル、第２のＡＺ信号ＮＳＥＬはハイレベルで供給される。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオンする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオンする。
このようにＡＤＣ群１５０においては、比較器２００（１５１）を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
次に、ＡＺ期間を終了するとき、第１のＡＺ信号ＰＳＥＬがハイレベル、第２のＡＺ信号ＮＳＥＬはローに切り替えられる。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオフする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオフする。
これにより、画素リセットレベルの積分型ＡＤ変換（以降Ｐ相）を開始する。
なお、第２アンプ２２０のキャパシタＣ２２１には電荷が蓄積され、ノードＮＤ２２２の電位がＮＭＯＳトランジスタを導通させ得るレベルとなっている。その結果、第２アンプ２２０のＮＭＯＳトランジスタＮＴ２２１およびミラー回路２３０のＮＭＯＳトランジスタＮＴ２３１はオン状態に保持される。
【００６１】
比較器２００の第１アンプ２１０において、Ｐ相では、ＡＺ時に蓄積したサンプリング容量であるキャパシタＣ２１１、Ｃ２１２のＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート側ノードＮＤ２１３，ＮＤ２１４はハイインピーダンス（ＨｉＺ）になっている。
このため、ＤＡＣ１６１によるランプ信号ＲＡＭＰのランプ波変化に追従して差動トランジスタを構成するＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート入力が変化し、画素信号であるＶＳＬレベルとの比較を開始する。
そして、ランプ信号ＲＡＭＰと画素信号の交差以降、第１アンプ２１０の出力信号１ｓｔｃｏｍｐが急峻に変化する。
これにより、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオンして、電流Ｉ１が流れ始め、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）からハイレベル（Ｈ）に変化したことに伴い、ミラー回路２３０において、ＰＭＯＳトランジスタＰＴ２３３がオフして、ノードＮＤ２３１のレベルがハイレベル（Ｈ）からローレベル（Ｌ）に変化し、ミラー回路２３０の貫通電流Ｉ２はオフする（流れなくなる）。
【００６２】
ランプ信号ＲＡＭＰと画素信号の交差以前は、逆に第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオフし、貫通電流Ｉ１がオフしているが、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）に固定である。
このため、ミラー回路２３０のＰＭＯＳトランジスタＰＴ２３３がオンしている。その結果、ノードＮＤ２３１が中間レベルになり、貫通電流Ｉ２が流れている（図６のタイミングチャート：Ｐ相期間）。
この際、第２アンプ２２０のＮＭＯＳトランジスタＮＴ２２１とミラー回路２３０のＮＭＯＳトランジスタＮＴ２３１は、まさにミラー回路を形成し、飽和動作での貫通電流Ｉ１，Ｉ２の電流値は同じである。
このため、ランプ信号ＲＡＭＰと画素信号の交差前後での貫通電流Ｉ１＋Ｉ２は一定である。
Ｄ相においても、各カラム毎に比較器２００はＰ相と同じ動作をするため、アナログＣＤＳの結果、ｋＴＣノイズや画素リセットノイズをキャンセルすることができる（図６のタイミングチャート：Ｄ相期間）。
【００６３】
なお、第２アンプ２１０のＰＭＯＳトランジスタＰＴ２２１とミラー回路２３０のＰＭＯＳトランジスタＰＴ２３３の切り替わりの遅延差分だけグリッチ（glitch）が発生するが、周波数成分が高いため、動作中の比較器自体や隣接の比較器の誤動作にはつながらない。
また、グリッチ（glitch）によるアナログ電源変動が、ＲＡＭＰ波、比較器２００のハイインピーダンス（ＨｉＺ）のノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２にＡＣカップリングする可能性はある。しかし、ＲＡＭＰ波へのカップリングは、ゆれ戻しがあるため、ＲＡＭＰ波の収束が早くなり、ストリーキングのピーク値の改善効果は不明ではあるが、ストリーキングの光量依存特性では改善が見込める。
さらに、ハイインピーダンス（ＨｉＺ）のノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２へのカップリングによる信号のオフセット成分はアナログ電源波形に戻りがあるため、キャンセルされる。
【００６４】
図７は、本実施形態に係る比較器の第２の構成例を示す回路図である。
【００６５】
この第２の構成例に係る比較器２００Ａが上述した第１の構成例に係る比較器２００と異なる点は、ミラー回路２３０Ａにおいて、ダイオード接続のＰＭＯＳトランジスタＰＴ２３２を削除し、ゲート入力のトランジスタをＰＭＯＳトランジスタＰＴ２３３の代わりにＮＭＯＳトランジスタＮＴ２３２として、ＮＭＯＳトランジスタＮＴ２３２のゲートが第２アンプ２２０の出力ノードＤＮ２２１ではなく、第１アンプ２１０の出力ノードＮＤ２１２に接続されていることにある。
【００６６】
図７の比較器２００Ａによれば、アナログ電源の変化、特に第２アンプ２２０の変化をなくすことが可能となる。
また、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１とミラー回路２３０ＡのＮＭＯＳトランジスタＮＴ２３２の切り替え遅延差が図５の比較器２００より小さくなり、アナログ電源変化が図５の比較器より小さくすることが可能となる。
ただし、第２アンプ２２０に並列な回路の論理しきい値は第２アンプ２２０と同じにする必要がある。回路しきい値は、たとえばＭＯＳトランジスタのチャネル長Ｌを調整する等により設定可能である。
その他の構成は第１の構成例と同様である。
【００６７】
この場合も、ランプ信号ＲＡＭＰと画素信号の交差以降、第１アンプ２１０の出力信号１ｓｔｃｏｍｐが急峻に変化する。
これにより、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオンして、電流Ｉ１が流れ始め、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
このランプ信号ＲＡＭＰと画素信号の交差以降は、ミラー回路２３０Ａにおいて、ＮＭＯＳトランジスタＮＴ２３２が、オン状態となった第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１とほぼ相補的にオフして、ノードＮＤ２３１のレベルがハイレベル（Ｈ）からローレベル（Ｌ）に変化し、ミラー回路２３０Ａの貫通電流Ｉ２はオフする（流れなくなる）。
【００６８】
ランプ信号ＲＡＭＰと画素信号の交差以前は、逆に第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオフし、貫通電流Ｉ１がオフして、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）に固定である。
このとき、ミラー回路２３０Ａにおいて、ＮＭＯＳトランジスタＮＴ２３２が、オフ状態となった第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１とほぼ相補的にオンしている。その結果、ノードＮＤ２３１が中間レベルになり、貫通電流Ｉ２が流れている。
この際、第２アンプ２２０のＮＭＯＳトランジスタＮＴ２２１とミラー回路２３０ＡのＮＭＯＳトランジスタＮＴ２３１は、まさにミラー回路を形成し、飽和動作での貫通電流Ｉ１，Ｉ２の電流値は同じである。
このため、ランプ信号ＲＡＭＰと画素信号の交差前後での貫通電流Ｉ１＋Ｉ２は一定である。
Ｄ相においても、各カラム毎に比較器２００はＰ相と同じ動作をするため、アナログＣＤＳの結果、ｋＴＣノイズや画素リセットノイズをキャンセルすることができる。
【００６９】
なお、第２アンプ２１０のＰＭＯＳトランジスタＰＴ２２１とミラー回路２３０ＡのＮＭＯＳトランジスタＮＴ２３２の切り替わりの遅延差が図５の比較器に比べて小さいことから、グリッチ（glitch）が発生する確率が小さくなる。また、グリッチが発生したとしても、前述したように、周波数成分が高いため、動作中の比較器自体や隣接の比較器の誤動作にはつながらない。
また、グリッチ（glitch）によるアナログ電源変動が、ＲＡＭＰ波、比較器２００のハイインピーダンス（ＨｉＺ）のノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２にＡＣカップリングする可能性はある。しかし、ＲＡＭＰ波へのカップリングは、ゆれ戻しがあるため、ＲＡＭＰ波の収束が早くなり、ストリーキングのピーク値の改善効果は不明ではあるが、ストリーキングの光量依存特性では改善が見込める。
さらに、ハイインピーダンス（ＨｉＺ）のノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２へのカップリングによる信号のオフセット成分はアナログ電源波形に戻りがあるため、キャンセルされる。
【００７０】
図８は、本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
【００７１】
図８の比較器２００Ｂは、図５の比較器２００のトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図８においては、理解を容易にするために、ノードとキャパシタの符号は図５と同じ符号を付している。
【００７２】
第１アンプ２１０Ｂにおいて、図５のＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３の代わりに、ＰＭＯＳトランジスタＰＴ２１５〜ＰＴ２１７を用いて差動比較部および電流源が構成されて、電流源としてのＰＭＯＳトランジスタＰＴ２１７のソースが電源電位ＶＤＤに接続されている。
また、図５のＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２の代わりに、ＮＭＯＳトランジスタＮＴ２１４，ＮＴ２１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１４、ＮＴ２１５のソースが接地電位ＧＮＤに接続されている。
また、図５のＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４の代わり、ＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ２１０Ｂには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７のゲートに供給される。
【００７３】
第２アンプ２２０Ｂにおいて、図５のＰＭＯＳトランジスタＰＴ２２１の代わりに、ＭＯＳトランジスタＮＴ２２３を用いて入力および電流源回路が構成されている。ＮＭＯＳトランジスタＮＴ２２３のソースが接地電位ＧＮＤに接続されている。
図５のＮＭＯＳトランジスタＮＴ２２１の代わりに、ＰＭＯＳトランジスタＰＴ２２２を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ２２２のソースが電源電位ＶＤＤに接続されている。また、キャパシタＣ２２１の第１電極がＰＭＯＳトランジスタＰＴ２２２のゲートに接続されたノードＮＤ２２２に接続され、第２電極が電源電位ＶＤＤに接続されている。
また、図５のＮＭＯＳトランジスタＮＴ２２２の代わり、ＰＭＯＳトランジスタＰＴ２２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ２２０Ｂには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ２２３のゲートに供給される。
【００７４】
ミラー回路２３０Ｂにおいて、図５のＰＭＯＳトランジスタＰＴ２３１〜ＰＴ２３３の代わりに、ＮＭＯＳトランジスタＮＴ２３３〜ＮＴ２３５を用いて電流源およびゲート入力トランジスタが構成されている。ＮＭＯＳトランジスタＮＴ２３３のソースが接地電位ＧＮＤに接続されている。
また、図５のＮＭＯＳトランジスタＮＴ２３１の代わりに、ＰＭＯＳトランジスタＰＴ２３４を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ２３４のソースが電源電位ＶＤＤに接続されている。
【００７５】
このような構成を有する図８の比較器２００Ｂは、基本的に、図５の比較器２００と同様に動作し、図６のタイミングチャートがそのまま適用できる。
そして、図８の比較器２００Ｂによれば、図５の比較器２００と同様の効果を得ることができる。
【００７６】
図９は、本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
【００７７】
図９の比較器２００Ｃは、図５の比較器２００のトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図９においては、理解を容易にするために、ノードとキャパシタの符号は図５と同じ符号を付している。
また、図９の比較器２００Ｃにおいては、理解を容易にするために、図８の比較器２００Ｂと同一構成部分は同一符号をもって表している。
【００７８】
図９の比較器２００Ｃが上述した図８の比較器２００Ｂと異なる点は、ミラー回路２３０Ａにおいて、ダイオード接続のＮＭＯＳトランジスタＮＴ２３４を削除し、ゲート入力のトランジスタをＮＭＯＳトランジスタＮＴ２３５の代わりにＰＭＯＳトランジスタＰＴ２３５として、ＰＭＯＳトランジスタＰＴ２３５のゲートが第２アンプ２２０Ｂの出力ノードＤＮ２２１ではなく、第１アンプ２１０Ｂの出力ノードＮＤ２１２に接続されていることにある。
【００７９】
ただし、この場合も、第２アンプ２２０Ｂに並列な回路の論理しきい値は第２アンプ２２０Ｂと同じにする必要がある。
そして、図９の比較器２００Ｃによれば、図７の比較器２００Ａと同様の効果を得るこができる。
【００８０】
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有し、比較器１５１は、縦続接続された第１アンプ２１０と第２アンプ２２０、および第２アンプ２２０と並列に配置され、行動作開始時に各カラム毎に動作点を決めるためにＡＺ（初期化）してサンプリングした電圧をゲート入力とするミラー回路２３０を有し、第２アンプの出力レベルを検出し、ミラー回路２３０を制御することでアナログ電源変化を抑制し、または第１アンプ２１０の出力を並列ミラー回路２３０Ａのゲート入力とし、ミラー回路の論理しきい値を調整した上で、ミラー回路を制御することでアナログ電源変化を抑制することから、以下の効果を得ることができる。
【００８１】
すなわち、ＡＺ時、Ｐ相、Ｄ相のＲＡＭＰ波と画素信号の交差後はミラー回路はオフし、Ｐ／Ｄ相のＲＡＭＰ波と画素信号の交差前ミラー回路はオンするため、明暗に依存せず、比較器の定常電流は一定である。
その結果、定電流化によるアナログ電源変動の低減とそれに伴う固定/ランダム縦筋、ストリーキングの改善が可能となる。
また、第２アンプとミラー回路のゲート入力トランジスタ（たとえば、図５のＰＭＯＴトランジスタＰＴ２２１とＰＴ２３３）の切り替わりの遅延差によって発生するグリッチ（glitch）によるアナログ電源変動が、ＲＡＭＰ波、比較器のハイインピーダンスＨｉＺのノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２にＡＣカップリングする可能性はあるが、ＲＡＭＰ波へのカップリングは、ゆれ戻しがあるため、ＲＡＭＰ波の収束が早くなり、ストリーキングのピーク値の改善効果は不明であるが、ストリーキングの光量依存特性では改善が見込める。
さらに、比較器のハイインピーダンスＨｉＺのノードＮＤ２１３，ＮＤ２１４，ＮＤ２２２ノードへのカップリングによる信号のオフセット成分はアナログ電源波形に戻りがあるため、キャンセルされる。
【００８２】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８３】
図１０は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８４】
本カメラシステム３００は、図１０に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８５】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８６】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【００８８】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図５】本実施形態に係る比較器の第１の構成例を示す回路図である。
【図６】図５の比較器のタイミングチャートである。
【図７】本実施形態に係る比較器の第２の構成例を示す回路図である。
【図８】本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
【図９】本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
【図１０】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００８９】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００，２００Ａ〜２００Ｃ・・・比較器、２１０，２１０Ｂ・・・第１アンプ、２２０，２２０Ｂ・・・第２アンプ、２３０，２３０Ｂ，２３０Ｃ・・・ミラー回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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