(57)【要約】【課題】性能を維持したままでより小さなサイズに製造が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。【解決手段】ｐＦＥＴからなる一対のドライバトランジスタ３０２ａ、３０２ｂと、ｎＦＥＴからなる一対の負荷トランジスタ３０４ａ、３０４ｂと、ｐＦＥＴからなる一対のトランスファゲート３０６ａ、３０６ｂとからなる複数のスタティックランダムアクセスメモリセル３００を具備する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
ｐ型の電界効果トランジスタからなる一対のドライバトランジスタと、
ｎ型の電界効果トランジスタからなる一対の負荷トランジスタと、
ｐ型の電界効果トランジスタからなる一対のトランスファゲートとからなる複数のスタティックランダムアクセスメモリセルを有することを特徴する半導体記憶装置。
【請求項２】
（１１０）結晶表面配向を有する第１のシリコン層をさらに具備し、前記一対のドライバトランジスタが前記第１のシリコン層に形成されていることを特徴する請求項１記載の半導体記憶装置。
【請求項３】
前記一対のトランスファゲートがさらに前記第１のシリコン層に形成されており、かつ前記一対の負荷トランジスタがさらに前記第１のシリコン層に形成されていることを特徴する請求項２記載の半導体記憶装置。
【請求項４】
（１００）結晶表面配向を有し、前記第１のシリコン層に埋め込まれた第２のシリコン層をさらに具備し、前記一対の負荷トランジスタが前記第２のシリコン層に形成されていることを特徴する請求項３記載の半導体記憶装置。
【請求項５】
複数のスタティックランダムアクセスメモリセルを有し、
前記各メモリセルは、ソース及びドレインの一方が第１のビット線に接続され、ゲートがワード線に接続された第１のｐＦＥＴと、
ソース及びドレインの一方が第２のビット線に接続され、ゲートが前記ワード線に接続された第２のｐＦＥＴと、
ゲートが前記第１のｐＦＥＴのソース及びドレインの他方に接続された第３のｐＦＥＴと、
ゲートが前記第２のｐＦＥＴのソース及びドレインの他方に接続された第４のｐＦＥＴと、
ゲートが前記第３のｐＦＥＴのゲートに接続された第１のｎＦＥＴと、
ゲートが前記第４のｐＦＥＴのゲートに接続された第２のｎＦＥＴと具備し、
前記第１、第２、第３、及び第４のｐＦＥＴは、（１１０）結晶表面配向を有する第１のシリコン層に形成されており、
前記第１、第２のｎＦＥＴは、（１００）結晶表面配向を有する第２のシリコン層に形成されていることを特徴する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
より大容量化が求められるメモリとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルは、高集積（ＬＳＩ）デバイスチップマーケットの大きな部分を占めている。しかし、さらなるチップ開発がなされるに伴い、チップサイズは減少している。競争力を維持するには、チップサイズを減少させてＳＲＡＭセルのサイズを縮小しなければならない。ＳＲＡＭセルサイズを縮小することは可能であるが、セルサイズの縮小化は性能の劣化につながる。
【０００３】
ＳＲＡＭ全体の性能を維持するには、ＳＲＡＭを構成する金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能を維持しなければならない。一般的に、より小型のＭＯＳＦＥＴは電子等のチャージキャリアを流すチャネルが狭いので、ＭＯＳＦＥＴの性能が狭いチャネルによって損なわれ、ＳＲＡＭセルの性能に対して負の影響を与える。
【０００４】
従って、性能を維持したままでより小さなサイズに製造可能なＳＲＡＭセルが望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、性能を維持したままでより小さなサイズに製造が可能なＳＲＡＭセルを有する半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置は、ｐ型の電界効果トランジスタからなる一対のドライバトランジスタと、ｎ型の電界効果トランジスタからなる一対の負荷トランジスタと、ｐ型の電界効果トランジスタからなる一対の転送トランジスタとからなる複数のスタティックランダムアクセスメモリセルを有することを特徴する。
【０００７】
本発明の半導体記憶装置は、複数のスタティックランダムアクセスメモリセルを有し、前記各メモリセルは、ソース及びドレインの一方が第１のビット線に接続され、ゲートがワード線に接続された第１のｐＦＥＴと、ソース及びドレインの一方が第２のビット線に接続され、ゲートが前記ワード線に接続された第２のｐＦＥＴと、ゲートが前記第１のｐＦＥＴのソース及びドレインの他方に接続された第３のｐＦＥＴと、ゲートが前記第２のｐＦＥＴのソース及びドレインの他方に接続された第４のｐＦＥＴと、ゲートが前記第３のｐＦＥＴのゲートに接続された第１のｎＦＥＴと、ゲートが前記第４のｐＦＥＴのゲートに接続された第２のｎＦＥＴとを具備し、前記第１、第２、第３、及び第４のｐＦＥＴが（１１０）結晶表面配向を有する第１のシリコン層に形成され、前記第１、第２のｎＦＥＴが（１００）結晶表面配向を有する第２のシリコン層に形成されている。
【発明の効果】
【０００８】
本発明によれば、性能を維持したままでより小さなサイズに製造が可能なＳＲＡＭセルを有する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
まず、本発明の実施形態の説明の前に、本発明の概要について説明する。本発明の半導体記憶装置には、ドライバ用の電界効果トランジスタ、負荷用の電界効果トランジスタ、及びトランスファゲート用の電界効果トランジスタを含むＳＲＡＭセルが設けられる。ドライバトランジスタ、及びトランスファゲートはｐ型電界効果トランジスタにより構成される。負荷トランジスタはｎ型電界効果トランジスタにより構成される。各電界効果トランジスタは、トランジスタとしての性能が増強されるような半導体層にそれぞれ形成される。
【００１０】
例えば、一例では、ｐ型電界効果トランジスタは、ホールの移動度を増加させるためにシリコン（１１０）基板上に形成され、他方、ｎ型電界効果トランジスタは、電子の移動度を増加させるために絶縁層上のシリコン（１００）基板上に形成される。これを実現するために、ハイブリッド配向技術（hybrid orientation technique: ＨＯＴ）プロセスがシリコン層に適用され、同一ＳＲＡＭセル内の周囲のシリコン層とは異なる結晶表面配向を有する埋め込みシリコン層が形成される。
【００１１】
他の例では、ｎ型の負荷トランジスタは、他の電界効果トランジスタと同様に、ＳＲＡＭセル全体に渡って一定の結晶表面配向を有するシリコン（１１０）基板上に形成される。これにより、製造が容易となり、ＨＯＴ領域を用いる場合と比べてさらに縮小化を可能にする構造が得られる。
【００１２】
図１は、従来の６トランジスタ型スタティックランダムアクセスメモリ（ＳＲＡＭ）セル２００の構成を示す回路図である。このセル２００は、ｎ型ＦＥＴ（ｎＦＥＴ）からなる２個のドライバ用の電界効果トランジスタ（ＦＥＴ）２０２と、ｐ型ＦＥＴ（ｐＦＥＴ）からなる２個の負荷用の電界効果トランジスタ（ＦＥＴ）２０４と、ｎ型ＦＥＴ（ｎＦＥＴ）からなる２個のトランスファゲート用の電界効果トランジスタ（ＦＥＴ）２０６を有する。
【００１３】
図２は、図１の６トランジスタ型ＳＲＡＭセル２００の平面図を示している。典型的には、ＳＲＡＭセル全体に渡って、シリコン（Ｓｉ）基板またはシリコンオンインシュレータ（ＳＯＩ）基板のいずれかが使用される。図２に示すように、各ＦＥＴは、全体に渡って一定の結晶表面配向を有するシリコン（１００）基板２０８に形成されている。ｎＦＥＴ及びｐＦＥＴに対して同じ基板を使用することには利点と欠点がある。例えば、シリコン（１１０）基板におけるホールの移動度は、シリコン（１００）基板におけるそれよりも高いことが一般的に知られている。これに対して、シリコン（１１０）基板における電子の移動度は、シリコン（１００）基板におけるそれよりも低い。
【００１４】
チップサイズをより小さくするためにＳＲＡＭセルサイズを小型化すると、性能が低下する。ＳＲＡＭセルサイズを小さくすると、チャージキャリアを流すチャネルが小さく、あるいは狭くなる。狭いチャネルは、キャリアの流れを妨げ、性能を低下させる。例えば、サイズが減少すると、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能は、狭いチャネルに起因して低下する。ＳＲＡＭの性能を維持するには、狭いチャネルにもかかわらず、ＭＯＳＦＥＴの性能を維持しなければならない。
【００１５】
逆に、チャネルを狭くすることを性能の向上に利用することもできる。ＳＲＡＭセル内のＭＯＳＦＥＴの性能は、周囲のシャロウトレンチアイソレーション（ＳＴＩ）領域によって引き起こされる圧縮応力により影響される。ＳＴＩ領域によって引き起こされる圧縮応力は、ｐＦＥＴではホールの移動度を向上させ、ｎＦＥＴでは電子の移動度を低下させる。ＳＴＩ領域から圧縮応力を受ける結果、狭チャネルのｐＦＥＴは、狭チャネルのｎＦＥＴと比べて良好な性能を示す。
【００１６】
ハイブリッド配向技術（ＨＯＴ）プロセスの使用により、ｐＦＥＴの性能をさらに向上させることができる。部分的に最適化された（locally-optimized）ＦＥＴ領域を形成するために、ＨＯＴプロセスを使用することが一般に知られている。ＨＯＴプロセスにより、上部シリコン層が例えば（１００）のような第１の結晶表面配向を有し、下部シリコン層が例えば（１１０）のような第２の結晶表面配向を有するシリコンオンオキサイド（silicon-on-oxide）ウェハが提供される。次に、介在する絶縁膜や他の酸化膜を介して下部シリコン層に達するように、上部シリコン層にトレンチが形成される。次に、同じ結晶表面配向、この場合は下部シリコン層と同じ（１１０）を持つように、バルクシリコンがエピタキシャル成長により形成される。エピタキシャル成長により形成されたバルクシリコンの上面が化学的機械研磨（ＣＭＰ）により調整された後、トランジスタや他のデバイスがエピタキシャルシリコン層（以降、ＨＯＴ領域と称する）内に形成される。
【００１７】
ＳＲＡＭセルにおいてＨＯＴプロセスを使用することにより、シリコン（１１０）はｐＦＥＴにおいてホールの移動度をさらに改善するので、シリコン（１１０）基板がｐＦＥＴに使用され、シリコン（１００）はシリコン（１１０）に比べてｎＦＥＴにおいて電子の移動度を良好にするので、シリコン（１００）基板が同じＳＲＡＭ内のｎＦＥＴに使用される。従って、ＳＲＡＭセル内の異なる型のＦＥＴ毎に異なる結晶表面配向を使用することにより、ＳＲＡＭセル全体の性能を向上させることができる。
【００１８】
次に、本発明を種々の実施の形態により説明する。
【００１９】
図３は、本発明の一実施形態によるＳＲＡＭセル３００の構成を示す回路図である。この実施例において、一対のトランスファゲート３０６ａ、３０６ｂはｐＦＥＴからなる。上述したように、狭チャネルではｐＦＥＴの性能がｎＦＥＴの性能よりも良いという理由により、トランスファゲート３０６ａ、３０６ｂとしてｐＦＥＴを使用することにより、ＳＲＡＭの性能を向上させることができる。加えて、ｎＦＥＴ及びｐＦＥＴの機能を、図１及び図２に示す従来のＳＲＡＭセル２００におけるそれと交換するようにしている。例えば、従来のＳＲＡＭセル２００において、ドライバ用のＦＥＴ２０２は一般にｎＦＥＴであり、負荷用のＦＥＴ２０４は一般にｐＦＥＴである。図３に示すように、ｐＦＥＴ及びｎＦＥＴの機能は、この構成では逆にされている。つまり、ＳＲＡＭセル３００は、負荷用のＦＥＴ３０４ａ、３０４ｂとしてｎＦＥＴを有し、ドライバ用のＦＥＴ３０２ａ、３０２ｂとしてpＦＥＴを有する。
【００２０】
図３の実施形態では、トランスファゲート用のｐＦＥＴ３０６ａ、３０６ｂのゲートは同じワード線ＷＬに接続されており、ソース及ドレインの一方は相補ビット線ＢＬ、ＢＬ´にそれぞれ接続されている。ドライバ用のｐＦＥＴ３０２ａ、３０２ｂのソース及ドレインの一方は電源電圧ＶＤＤに接続されている。ドライバ用のｐＦＥＴ３０２ａのゲートはｐＦＥＴ３０６ａのソース及ドレインの他方に接続され、ドライバ用のｐＦＥＴ３０２ｂのゲートはｐＦＥＴ３０６ｂのソース及ドレインの他方に接続されている。負荷用のｐＦＥＴ３０４ａ、３０４ｂのソース及ドレインの一方はそれぞれ接地電圧に接続されている。負荷用のｐＦＥＴ３０４ａのゲートはドライバ用のｐＦＥＴ３０２ａのゲートに接続され、負荷用のｐＦＥＴ３０４ｂのゲートはドライバ用のｐＦＥＴ３０２ｂのゲートに接続されている。
【００２１】
図４は、図３のＳＲＡＭセル３００の平面図の一例を示している。トランスファゲート用のｐＦＥＴ３０６及びドライバ用のｐＦＥＴ３０２は、エピタキシャル成長されたバルクシリコン（１１０）層３１２にそれぞれ形成されている。このような構成により、周囲のＳＴＩ層３２０による圧縮応力により、ｐＦＥＴ３０２におけるホールの移動度が向上する。負荷用のｎＦＥＴ３０４は、必要とされる結晶表面がｐＦＥＴのそれとは異なり、ｎＦＥＴとしての性能を維持するために、ＳＯＩ（１００）構造３１４に形成される。これにより、各タイプのＦＥＴの性能特性及び各ＦＥＴが形成される基板の利用により、性能が向上する。仮に、図２に示す従来構造のｎＦＥＴがＳＯＩ（１００）構造に形成されるとすると、ｎＦＥＴからなるトランスファゲート用のＦＥＴの基体ポテンシャルがフローティング状態になり、セルの安定性が減少することに注目すべきである。これに対し、図４に示すような構成は、ＳＯＩ（１００）及びバルクシリコン（１１０）の両方が使用されるので、トランスファゲート用のｐＦＥＴの基体ポテンシャルがフローティング状態となる問題を伴わずにＳＲＡＭセルをより安定にできる。この結果、ｐＦＥＴの性能が向上し、ＳＲＡＭセルのベターレシオ及び安定性を改善することができる。安定が増すことにより、ＳＲＡＭの性能も向上する。
【００２２】
図５は、第２の実施の形態に係る半導体記憶装置で使用されるＳＲＡＭセルの平面図であり、図３のＳＲＡＭセルの平面図の他の例を示している。この構成において、ＳＲＡＭセル４００内のトランスファゲート用のＦＥＴ４０６及びドライバ用のＦＥＴ４０２は共にｐＦＥＴである。これらのｐＦＥＴは狭チャネルでの性能を向上させるためにシリコン（１１０）基板４１２に形成されている。負荷用のＦＥＴ４０４はｎＦＥＴであり、これらもまた同じシリコン（１１０）基板４１２に形成されている。なお、図５において、図４と対応する箇所には、図４中の３桁の符号の先頭の「３」の変わりに「４」を付している。
【００２３】
シリコン（１１０）に形成されたｎＦＥＴは、シリコン（１００）に形成された場合よりもより低いオン電流値を示すが、この構成はＳＲＡＭ内のｎＦＥＴの性能よりも、ＳＲＡＭサイズがより重要である場合に使用される。この構成により、製造が容易となり、図４に示す構成よりもより小さな寸法にスケールダウンすることができる。
【００２４】
本発明は上記の実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で容易に変形が可能であることはいうまでもない。
【図面の簡単な説明】
【００２５】
【図１】従来の半導体記憶装置で使用されるＳＲＡＭセルの回路図。
【図２】図２のＳＲＡＭセルの平面図。
【図３】第1の実施の形態に係る半導体記憶装置で使用されるＳＲＡＭセルの回路図。
【図４】図３のＳＲＡＭセルの平面図。
【図５】第２の実施の形態に係る半導体記憶装置で使用されるＳＲＡＭセルの平面図。
【符号の説明】
【００２６】
３００、４００…ＳＲＡＭセル、３０２、４０２…ドライバ用のｐＦＥＴ、３０４、４０４…負荷用のｎＦＥＴ、３０６、４０６…転送用のｐＦＥＴ、３１２…バルクシリコン（１１０）層、３１４…ＳＯＩ（１００）構造、４１２…シリコン（１１０）基板、３２０、４２０…ＳＴＩ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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