(57)【要約】【目的】デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供する。【解決手段】ゲート電極５をツェナーダイオードとなるｎ+ポリシリコン７とｐ+ポリシリコン８で形成し、厚い絶縁膜６上にｐ+ポリシリコン８を形成し、このｐ+ポリシリコン８をソース電極１３と接続することで、ツェナーダイオードをゲート端子Ｇとソース端子Ｓの間に挿入することができる。このツェナーダイオードは活性領域に形成されるため、ちチップサイズを小型化しつつ、通電能力を大きくできる。【選択図】        図１
2009218307.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成された複数の第２導電型の第１半導体領域と、該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、該第２半導体領域と前記半導体基板に挟まれた前記第１半導体領域上に形成されたゲート絶縁膜と、隣接する前記第１半導体領域に挟まれた前記半導体基板上に前記ゲート絶縁膜と接して形成された前記ゲート絶縁膜の膜厚より厚い絶縁膜と、前記ゲート絶縁膜上と前記厚い絶縁膜上に形成されたゲート電極と、前記ゲート電極上と前記第２半導体領域上と前記第１半導体領域上に形成された層間絶縁膜と、該層間絶縁膜に形成されたコンタクトホールを介して前記第２半導体領域および前記第１半導体領域に接続された主電極とを有するＭＯＳ型半導体装置において、
前記ゲート絶縁膜上の前記ゲート電極が第１導電型のポリシリコンで形成され、前記厚い絶縁膜上の前記ゲート電極の少なくとも一部が第２導電型のポリシリコンで形成され、該第２導電型のポリシリコン上の前記層間絶縁膜にコンタクトホールが形成され、前記第２導電型のポリシリコンが前記コンタクトホールを介して前記主電極と接続されることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記第１導電型のポリシリコンと前記第２導電型のポリシリコンとでツェナーダイオードを構成することを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記第２導電型のポリシリコンの底部が前記第１導電型のポリシリコンで形成されることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート絶縁膜の絶縁破壊を防止するためのツェナーダイオードを備えたＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置は、ゲート絶縁膜によってゲート電極が絶縁されており、ゲート電極に電圧を印加することよって駆動される。そのため、外部から静電気などによって過大な電圧が印加されるとゲート絶縁膜が破壊してしまう。
特に、大電力を制御するパワーＭＯＳＦＥＴやＩＧＢＴにおいてはこれを防止するため、ゲート端子Ｇとソース端子Ｓ（またはエミッタ端子）の間にツェナーダイオード８０（図３（ｂ）参照）を挿入するように設計されている。
図３は、縦型パワーＭＯＳＦＥＴの断面構造とその等価回路を示したものであり、同図（ａ）はパワーＭＯＳＦＥＴの要部断面図、同図（ｂ）はその等価回路図である。
図３（ａ）において、ｎ半導体基板２００の端部の表面層にｐウエル領域５１と活性領域内に形成されるｐウエル領域５２が配置される。ｐウエル領域５２の表面層にｎソース領域５３が配置され、ｎソース領域５３とｎ半導体基板２００に挟まれたｐウエル領域５２上にゲート絶縁膜５４を介してｎ+ポリシリコン５７からなるゲート電極５５が配置される。ゲート電極５５上に層間絶縁膜６０が配置され、ｎソース領域５３上およびｐウエル領域５２上の層間絶縁膜６０にコンタコトホール６２を形成して、その上にソース電極６３が配置される。ソース電極６３とソース端子Ｓが接続する。
ｐウエル領域５１上に絶縁膜５６を配置し、絶縁膜５６上にｎ+ポリシリコン５７とこれと接続するｐ+ポリシリコン５８を配置し、その上に層間絶縁膜６０を配置する。層間絶縁膜６０にコンタクトホール６１、６４、７１を形成し、このコンタクトホール６１を介してｐ+ポリシリコン５８とソース電極１３を接続し、ｎ+ポリシリコン５７の左側とゲートパッド６５を接続し、ｎ+ポリシリコン５７の右側と金属電極７２を接続する。ゲートパッド６５はゲート端子Ｇと接続する。ｎ+ポリシリコン５７とｐ+ポリシリコン５８はツェナーダイオード８０を形成し、またｎ+ポリシリコン５７は抵抗６９の働きをする。
【０００３】
一方、ｎ半導体基板２００の裏面にｎドレイン領域６６が配置され、ｎドレイン領域６６上にドレイン電極６７が配置される。このドレイン電極６７とドレイン端子Ｄが接続する。
通常、パワーＭＯＳＦＥＴやＩＧＢＴのゲート電極５５のポリシリコンは、抵抗を小さくするため、ｎ型の高濃度不純物を導入してｎ+ポリシリコン５７とする。
前記の構成とすることで、ｎ+ポリシリコン５７とｐ+ポリシリコン５８で構成されるツェナーダイオード８０がゲート電極５５（ゲート端子Ｇ）とソース電極６３（ソース端子Ｓ）間に挿入された構造となる。このツェナーダイオード８０は、通常は専用の領域を確保して形成される。
図４は、上面から見たツェナーダイオード８０が接続されたＭＯＳ型半導体装置の要部平面図である。この図はゲートパッド６５、ソース電極６３およびｎ+ポリシリコン５７に接続する金属電極７２を示す平面図である。くしの歯状になっている箇所が、ツェナダイオード８０を構成するｎ+ポリシリコン５７とｐ+ポリシリコン５８にそれぞれ接続する金属電極７２およびソース電極６３を延在した金属電極６３ａである。ツェナーダイオード８０は想定される外部からの最大電流を破壊なく吸収するように、所定の面積を確保するように形成されている。尚、図３（ａ）は図４のＡ−Ｂ線で切断した要部断面図である。
【０００４】
図３（ｂ）の等価回路において、ゲート端子Ｇ（ＭＯＳＦＥＴのゲート電極５５に接続する）とソース端子Ｓ（ＭＯＳＦＥＴのソース電極６３に接続する）の間にツェナーダイオード８０が挿入されている。ゲート端子Ｇに過大な電圧が印加されると、ツェナーダイオード８０が所定の電圧でブレークダウンして、それ以上の電圧がゲート端子Ｇに印加されないようになっている。
また、ツェナーダイオード８０とゲート端子Ｇの間には所定の抵抗６９を入れておけば、過大な電圧がゲート端子Ｇに印加されたとしても、ゲート端子Ｇと接続するゲート電極５５には、ツェナーダイオード８０と抵抗６９とで分圧された電圧しか印加されないため、さらに安全である。
このようなツェナーダイオード８０や抵抗６９は、ゲート電極材料であるポリシリコンを利用して形成されることが、これまで多く提案されている（特許文献１〜４）。
また、特許文献５には、ゲート電極となるポリシリコンにｐｎ接合を形成して、層間絶縁膜が破壊した場合でも、このｐｎ接合で印加される電圧を保持して、ソース電極とゲート電極間での短絡を防止できることが記載されている。また、ゲート電極とソース電極を層間絶縁膜に形成したコンタクトホールを介して接続することによりゲート保護ダイオードとすることができて、ゲート絶縁膜の破壊を防ぐことができることが記載されている。
【特許文献１】特開平１−１５２６７０号公報
【特許文献２】特開平２−１０２５７８号公報
【特許文献３】特開平１−１８５９７１号公報
【特許文献４】公開実用新案  平１−１２３６５号公報
【特許文献５】特開平１１−２２０１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
最近、自動車のエンジンのイグニッション用途などで、電磁的環境の厳しいところでＭＯＳ型半導体装置が使用される場合には、ゲートのサージ吸収能力を高める要求が大きく、そのためにツェナーダイオード８０の占める面積が過大になりつつある。
たとえば、ゲートパッドの面積は４００μｍ×１０００μｍ程度であるが、十分な電流吸収能力を持たせるために、ツェナーダイオード８０形成領域だけでその２倍以上の面積を必要とする場合もある。
しかしながら、この所定の領域は主電流を流す領域ではないため、その直下の基板領域は電流を流すために使用されていない無効領域となる。
このため、デバイスサイズが大きいわりに、電流能力が大きくなく、この無効領域の削減が強く求められている。
この発明の目的は、前記の課題を解決して、デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、第１導電型の半導体基板の表面層に選択的に形成された複数の第２導電型の第１半導体領域（ウエル領域）と、該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域（ソース領域）と、該第２半導体領域と前記半導体基板に挟まれた前記第１半導体領域上に形成されたゲート絶縁膜と、隣接する前記第１半導体領域に挟まれた前記半導体基板上に前記ゲート絶縁膜と接して形成された前記ゲート絶縁膜の膜厚より厚い絶縁膜と、前記ゲート絶縁膜上と前記厚い絶縁膜上に形成されたゲート電極と、前記ゲート電極上と前記第２半導体領域上と前記第１半導体領域上に形成された層間絶縁膜と、該層間絶縁膜に形成されたコンタクトホールを介して前記第２半導体領域および前記第１半導体領域に接続された主電極（ソース電極）とを有するＭＯＳ型半導体装置において、前記ゲート絶縁膜上の前記ゲート電極が第１導電型のポリシリコンで形成され、前記厚い絶縁膜上の前記ゲート電極の少なくとも一部が第２導電型のポリシリコンで形成され、該第２導電型のポリシリコン上の前記層間絶縁膜にコンタクトホールが形成され、前記第２導電型のポリシリコンが前記コンタクトホールを介して前記主電極と接続する構成とする。
また、前記第１導電型のポリシリコンと前記第２導電型のポリシリコンとでツェナーダイオードを構成するとよい。
また、前記第２導電型のポリシリコンの底部が前記第１導電型のポリシリコンで形成されるとよい。
【発明の効果】
【０００７】
この発明によれば、ゲート保護用ダイオードであるツェナーダイオードを主電流を流す活性領域に形成することで、デバイスサイズを大きくすることなく、ゲート保護が可能となる。
一方、ツェナーダイオードの面積は従来よりも大幅に大きくできるので、その通電能力（サージ電圧印加時の電流吸収能力）を大幅に高めることができる。その結果、破壊しにくいＭＯＳ型半導体装置を提供することができる。
また、ツェナーダイオードのアノード領域となるｐ+ポリシリコンをｎ+ポリシリコンの表面層に形成することで、ツェナーダイオードのｐｎ接合の面積を増加させることができて、さらに通電能力を高めることができる。
また、ｐ+ポリシリコンへのコンタクトホールが開口されている部分の直下に厚い絶縁膜を配置し、この箇所でソース電極へのワイヤボンデイングすることで、ボンディング時のソース領域への衝撃を緩和できる。
また、厚い絶縁膜上にゲート電極の一部を形成することで、ゲート容量を減少させることができて、スイッチング速度を上げることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態を以下の実施例で説明する。ここでは第１導電型をｎ型、第２導電型をｐ型として説明したが、逆にしても構わない。また、説明ではｎ型、ｐ型を単にｎ、ｐで表示した。また、以下の実施例ではＭＯＳＦＥＴについて述べているが、本発明は、ＭＯＳゲート構造に特徴を有するものであるため、ＭＯＳゲート構造を有する他のデバイス（例えば、ＩＧＢＴ）に適用できる。
【実施例１】
【０００９】
図１は、この発明の第１実施例のＭＯＳ型半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｃ−Ｂ線で切断した要部断面図である。このＭＯＳ型半導体装置は、ゲート保護用のツェナーダイオードを内蔵したプレーナゲート構造のパワーＭＯＳＦＥＴである。同図（ａ）は主にｐウェル領域１、２、ｎソース領域３およびゲートポリシリコン９のパターンを示した。ゲートポリシリコン９はｎ+ポリシリコン７とｐ+ポリシリコン８で構成される。
同図（ａ）において、ｎ半導体基板１００（ｎドリフト層１８）の端部周辺にｐウエル領域１が配置され、それと隣接して活性領域となるｐウエル領域２が多数形成配置される。ｐウエル領域２上に図示しない厚い絶縁膜６を介してｎ+ポリシリコン７が配置され、その上にゲートバッド１５が配置される。このｎ+ポリシリコン７は抵抗１９の役目もする。活性領域のｐウエル２領域内にｎソース領域３を形成し、ｎソース領域３の一部とｐウエル領域２上の図示しない層間絶縁膜１０上にコンタクトホール１２を介して図示しないソース電極１３が配置される。
また、前記のｎ+ポリシリコン７は活性領域内まで延在させて図示しないゲート絶縁膜４上に配置される図示しないゲート電極５となる。活性領域内に延在されたｎ+ポリシリコン７に接続してｐ+ポリシリコン８がゲート絶縁膜４と接続する厚い絶縁膜６上に配置される。ここではｎ+ポリシリコン７とｐ+ポリシリコン８を合わせてゲート電極５と称す。このｎ+ポリシリコン７とｐ+ポリシリコン８はツェナーダイオードを構成し、ｎ+ポリシリコン７がカソード領域と抵抗となり、ｐ+ポリシリコン８がアノード領域となる。このｐ+ポリシリコン８は図示しない層間絶縁膜１０に形成したコンタクトホール１１を介して図示しないソース電極１３と接続する。こうすることで、ツェナーダイオードが図示しないゲート端子Ｇとソース端子Ｓの間に挿入される。
同図（ｂ）において、ｎ半導体基板１００の端部の表面層にｐウエル領域１と活性領域内に形成されるｐウエル領域２が配置される。ｐウエル領域２の表面層にｎソース領域３が配置され、ｎソース領域３とｎ半導体基板１００に挟まれたｐウエル領域２上にゲート絶縁膜４を介してゲート電極５が配置される。隣接するｐウエル領域２の間に挟まれたｎ半導体基板１００上に前記ゲート絶縁膜４と繋がる厚い絶縁膜６が配置され、この厚い絶縁膜６上に前記のゲート電極５を延在させる。厚い絶縁膜６上のゲート電極５をｐ+ポリシリコン７で形成しゲート絶縁膜４上のゲート電極５をｎ+ポリシリコン７で形成して、ツェナーダイオードとする。ゲート電極５上に層間絶縁膜１０が配置され、ｐ+ポリシリコン８上、ｎソース領域３上およびｐウエル領域２上の層間絶縁膜１０にコンタコトホール１１、１２を形成して、その上にソース電極１３が配置される。ゲートパッド１５とゲート端子Ｇが接続し、ソース電極１３とソース端子Ｓが接続する。尚、前記のソース電極１３とｐウエル領域２とのコンタクトを良好にするために、ｐウエル領域２を貫通する図示しない高濃度のｐコンタクト領域を形成する場合もある。
ｎウエル領域２上に厚い絶縁膜６が配置され、その上にｎ+ポリシリコン７が配置され、さらにその上に層間絶縁膜１０に形成したコンタクトホール１４を介してゲートパッド１５が配置される。このゲート絶縁膜４上のｎ+ポリシリコン７はゲート電極５となり、ｐウエル領域１上および図１（ｂ）では示されていないｎウエル領域２上の厚い絶縁膜６上を被覆しているｎ+ポリシリコン７はツェナーダイオードに接続する抵抗１９の働きをする。この厚い絶縁膜６上のｎ+ポリシリコンのｎ型不純物(リンなど)の濃度を変えることで抵抗値を変えるかとができる。
一方、ｎ半導体基板１００の裏面にｎドレイン領域１６が配置され、ｎドレイン領域１６上にドレイン電極１７が配置される。このドレイン電極１７とドレイン端子Ｄが接続する。前記のツェナーダイオードのアノード（ｐ+ポリシリコン８）はソース電極１３に接続されるので、このツェナーダイオードはゲート端子Ｇとソース端子Ｓの間に挿入されたゲート保護用のツェナーダイオードとなる。なお、前記のゲート電極５を形成するｎ+ポリシリコン７とｐ+ポリシリコン８はゲートポリシリコン９と呼ばれる。また、ｎ半導体基板１００で拡散領域が形成されない箇所はｎドリフト層１８と呼ばれている。
プレーナゲート構造のパワーＭＯＳＦＥＴやＩＧＢＴは、ゲートポリシリコン９の幅が８〜２０μｍ程度の値に設定されている。このため、ツェナーダイオードの形成やコンタクトホール１１の形成は加工上も特に問題がなく、従来の製造工程をそのまま使用することが可能となる。
ｐ+ポリシリコン８を形成するには、通常不純物としてボロンが導入される。また、このようにして形成したツェナーダイオードは、最大でパワーＭＯＳＦＥＴのチャネル幅とほぼ同じだけの距離に設定できる。従来の方法で形成するツェナーダイオードの面積は、前記したようにゲートパッド１５の２，３倍程度であることから、ほぼ活性領域全域が使用できる本発明では、より大きな電流容量（通電能力）を確保することができるようになる。
また、ツェナーダイオード形成のための専用の場所を必要としないことでデバイスサイズを従来構造より大幅に縮小できる。
また、ツェナーダイオードのアノード領域（ｐ+ポリシリコン８）とソース電極１３の接触する開口部直下は、ゲート絶縁膜４よりも厚い絶縁膜６が形成されているので、この厚い絶縁膜６が形成されている領域上にワイヤボンディングすることにより、ワイヤボンディング時の応力によるゲート絶縁膜４の機械的な破壊(クラックやワレなど)を防止することができる。
さらに、この構造はテラスゲート構造と呼ばれており、ゲート容量を減少させる効果があるためスイッチング特性の向上を図ることができる。
【実施例２】
【００１０】
図２は、この発明の第２実施例のＭＯＳ型半導体装置の要部断面図である。図２は図１（ｂ）に相当する断面図である。図１の構造のパワーＭＯＳＦＥＴの電流容量をさらに上げるため、ツェナーダイオードの接合面積を増加させる方法を提供するものである。
ツェナーダイオードを構成しているｐ+ポリシリコンは、ゲートポリシリコンをｎ+ポリシリコンにして、それにボロンを高濃度にイオン注入・拡散して形成される。図１ではこのボロン層をｎ+ポリシリコン７の底面まで達するようにしてｐ+ポリシリコン８を形成している。それに対して図２ではｎ+ポリシリコン７のボロン層を底面に達しないように形成し、ｎ+ポリシリコン７の表面層にｐ+ポリシリコン８ａ形成している。図１の場合のツェナーダイオードのｐｎ接合面はゲートポリシリコン９に対して垂直面（断面）のみとなるが、図２では水平面（ｐ+ポリシリコン８ａの底面）も利用できるので、ｐｎ接合面の面積が大幅に増大する。そのため、ツェナーダイオードの電流吸収能力を図１より向上させることができる。
以上の実施の形態での厚い絶縁膜６は、酸化膜により形成することが望ましい。酸化膜としては、例えば熱酸化膜、ＣＶＤで形成した酸化膜、またＬＴＯ，ＰＳＧなどでもよい。
また、上記のように、厚い絶縁膜６を形成しこの厚い絶縁膜６が形成される領域上にワイヤボンディングすることにより、ワイヤボンディング時の圧力によりゲート絶縁膜がダメージを受けることを防止できる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１実施例のＭＯＳ型半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｃ−Ｂ線で切断した要部断面図
【図２】この発明の第２実施例のＭＯＳ型半導体装置の要部断面図
【図３】縦型パワーＭＯＳＦＥＴの断面構造とその等価回路を示したものであり、（ａ）はパワーＭＯＳＦＥＴの要部断面図、（ｂ）はその等価回路図
【図４】上面から見たツェナーダイオード８０が接続されたＭＯＳ型半導体装置の要部平面図
【符号の説明】
【００１２】
１、２  ｐウエル領域
３    ｎソース領域
４    ゲート絶縁膜
５    ゲート電極
６    厚い絶縁膜
７    ｎ+ポリシリコン
８、８ａ  ｐ+ポリシリコン
９    ゲートポリシリコン
１０    層間絶縁膜
１１、１２、１４  コンタクトホール
１３    ソース電極
１５    ゲートパッド
１６    ｎドレイン領域
１７    ドレイン電極
１８    ｎドリフト層
１９    抵抗
１００    ｎ半導体基板
【図１】
2009218307.tif 000003
【図２】
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【図３】
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【図４】
2009218307.tif 000006