(57)【要約】【課題】後工程に悪影響を及ぼすことなく、シリコン層（活性層）の厚さを選択的に調整可能なＳＯＩ基板を提供することを課題とする。また、検出感度の向上及びストッパ膜による保護機能の向上との両方の課題を達成可能な加速度センサを提供することを他の課題とする。【解決手段】本発明は、第１の絶縁層を介して第１のシリコン基板と第２のシリコン基板とを接合した構造のＳＯＩ基板に適用される。そして、前記第１のシリコン基板は、部分的に厚さの薄い薄膜領域を有し；前記第１の絶縁層は、少なくとも前記第１のシリコン基板の前記薄膜領域内に形成されることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の絶縁層を介して、第１のシリコン基板の第１の面と第２のシリコン基板の第１の面とを接合した構造のＳＯＩ基板において、
前記第１のシリコン基板は、前記第１の面側が部分的に窪んで形成される薄膜領域を有し、
前記第１の絶縁層は、少なくとも前記第１のシリコン基板の前記薄膜領域内に形成されることを特徴とするＳＯＩ基板。
【請求項２】
前記第１の絶縁層は、前記第１のシリコン基板の薄膜領域を含む前記第１のシリコン基板の前記第１の面全体に形成されることを特徴とする請求項１に記載のＳＯＩ基板。
【請求項３】
前記第２のシリコン基板の前記第１の面に第２の絶縁膜が形成され、
前記第１の絶縁膜と前記第２の絶縁膜とが対向するように前記第１及び第２のシリコン基板が接合されることを特徴とする請求項１又は２に記載のＳＯＩ基板。
【請求項４】
前記第２のシリコン基板の前記第１の面と反対側の第２の面に、第３の絶縁膜が形成されていることを特徴とする請求項１，２又は３に記載のＳＯＩ基板。
【請求項５】
前記薄膜領域を形成する凹状部は、縁部がテーパ状に成形されていることを特徴とする請求項１，２，３又は４に記載のＳＯＩ基板。
【請求項６】
第１の絶縁層を介して、第１のシリコン基板の第１の面と第２のシリコン基板の第１の面とを接合した構造のＳＯＩ基板の製造方法において、
前記第１のシリコン基板の前記第１の面の一部に凹部を形成することにより、当該部分のシリコン基板の厚さを薄くする工程と；
少なくとも前記第１のシリコン基板の前記凹部に前記第１の絶縁層を形成する工程と；
前記第１の絶縁膜を有する前記第１のシリコン基板の前記第１の面を平坦化する工程と；
前記第１のシリコン基板の前記第１の面と前記第２のシリコン基板の前記第１の面とを接合する工程とを含むことを特徴とするＳＯＩ基板の製造方法。
【請求項７】
前記第２のシリコン基板と前記第１のシリコン基板とを接合する前に、前記第２のシリコン基板の前記第１の面に第２の絶縁膜を形成し、
前記第１の絶縁膜と前記第２の絶縁膜とが対向するように前記第１及び第２のシリコン基板同士が接合されることを特徴とする請求項６に記載のＳＯＩ基板の製造方法。
【請求項８】
前記第１のシリコン基板の前記第１の面を平坦化する工程において、前記第１の絶縁膜が当該第１の面全体に残るようにすることを特徴とする請求項６又は７に記載のＳＯＩ基板の製造方法。
【請求項９】
前記第１のシリコン基板の前記第１の面を平坦化する工程において、前記第１の絶縁膜が当該第１の面の前記凹部内にのみ残るようにすることを特徴とする請求項６又は７に記載のＳＯＩ基板の製造方法。
【請求項１０】
前記第２のシリコン基板の前記第１の面と反対側の第２の面に、第３の絶縁膜を形成する工程を更に含むことを特徴とする請求項６，７，８又は９に記載のＳＯＩ基板の製造方法。
【請求項１１】
前記凹部は、縁部がテーパ状に成形されていることを特徴とする請求項６，７，８，９又は１０に記載のＳＯＩ基板の製造方法。
【請求項１２】
第１の絶縁層を介して第１のシリコン基板の第１の面と第２のシリコン基板の第１の面とを接合した構造のＳＯＩ基板を用いて製造され、梁によって支持された錘の動きに基づいて加速度を検出する加速度センサにおいて、
前記錘は、第２のシリコン基板によって形成され；
前記梁は、第１のシリコン基板によって形成され；
前記第１のシリコン基板の一部には、前記錘の過剰な動きを抑制するストッパ膜が形成され、
前記第１のシリコン基板の前記梁が形成された領域の厚さが、前記ストッパ膜の厚さより薄いことを特徴とする半導体加速度センサ。
【請求項１３】
前記第２のシリコン基板の前記第１の面に第２の絶縁膜が形成され、
前記第１の絶縁膜と前記第２の絶縁膜とが対向するように前記第１及び第２のシリコン基板同士が接合されることを特徴とする請求項１２に記載の半導体加速度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層を介して２枚のシリコン基板を接合した構造のＳＯＩ基板に関する。また、このようなＳＯＩ基板を使用して製造される半導体加速度センサに関する。
【背景技術】
【０００２】
近年、半導体微細加工技術を応用したマイクロマシン技術を用い、数百ミクロン程度の非常に微小な構造体を製造する方法が注目を集めている。このような微小構造体は、各種センサや光通信分野における光スイッチ、高周波部品などへの応用が検討されている。一般に、このようなマイクロマシン応用部品は、半導体プロセスを用いて製造されるため、信号処理系LSIとチップ上で集積化することが可能である。その結果、ある一つの機能をもったシステムをチップ上に構築することが可能となる。米国ではこのような機能を持った素子はＭＥＭＳ（Micro Electrical Mechanical System）、欧州ではＭＩＳＴ（Micro System Technology）と呼ばれている。
【０００３】
ＭＥＭＳ（ＭＩＳＴ）の応用部品として広く用いられているものの一つに加速度センサがある。加速度センサは、自動車のエアバッグや地震活動などの地下環境情報計測システム、ＩＴ部品の耐震システムなどに幅広く利用されている。特開平７−２２５２４０号公報には、ＭＥＭＳ構造を採用したピエゾ型加速度センサが示されている。
【特許文献１】特開平７−２２５２４０号公報
【０００４】
ＭＥＭＳ技術を使った半導体加速度センサには、ＳＯＩウエハを使用することがある。一般に、ＳＯＩウエハは上から活性層（Ｓｉ）、ＢＯＸ酸化膜（ＳｉＯ２）、支持基板（Ｓｉ）、バランス酸化膜（ＳｉＯ２）の各層から構成されている。ＳＯＩウエハの製造に際しては、支持基板となるウエハを所望の厚さに成形し、鏡面仕上げを行い、ＢＯＸ酸化膜及びバランス酸化膜となる酸化膜を表裏両面に形成する。次に、このように成形された支持基板（ウエハ）を活性層となるＳｉウエハの表面に接合する。その後、ＣＭＰ装置を用いて活性層の厚さを所定の厚さに調整する。
【０００５】
しかしながら、上記のような方法で製造されたＳＯＩウエハは、活性層の厚さがウエハ面内でほぼ同一であるため、活性層の厚さを選択的に調整するのが困難であった。すなわち、表面を処理することにより活性層の厚さを調整した場合、表面に大きな凸凹ができ、後工程におけるレジストのコーティング不良が発生しやすくなる。その結果、微細レジストパターニングの妨げとなり、製造される半導体装置の小型化が困難となっていた。
【０００６】
ＳＯＩウエハを使用した半導体加速度センサでは、支持基板（Ｓｉ）によって錘部を形成するとともに、活性層（Ｓｉ）によって梁部を形成する。また、錘部の過剰な動きを規制するために活性層によってストッパ膜を形成することがある。このような構造の半導体加速度センサにおいては、梁部に形成されるピエゾ素子による変位検出感度の向上及びストッパ膜による保護機能の向上が重要な課題となる。しかしながら、従来のＳＯＩウエハを用いた構造では、上記のような両方の課題を同時に達成することは容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような状況に鑑みて成されたものであり、後工程に悪影響を及ぼすことなく、シリコン層（活性層）の厚さを選択的に調整可能なＳＯＩ基板を提供することを第１の目的とする。
【０００８】
また、後工程に悪影響を及ぼすことなく、シリコン層（活性層）の厚さを選択的に調整可能なＳＯＩ基板の製造方法を提供することを第２の目的とする。
【０００９】
さらに、検出感度の向上及びストッパ膜による保護機能の向上との両方の課題を達成可能な加速度センサを提供することを第３の目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様は、第１の絶縁層を介して第１のシリコン基板と第２のシリコン基板とを接合した構造のＳＯＩ基板に適用される。そして、前記第１のシリコン基板は、部分的に厚さの薄い薄膜領域を有し；前記第１の絶縁層は、少なくとも前記第１のシリコン基板の前記薄膜領域内に形成されることを特徴とする。
【００１１】
本発明の第２の態様は、第１の絶縁層を介して第１のシリコン基板と第２のシリコン基板とを接合した構造のＳＯＩ基板の製造方法に適用される。そして、第１のシリコン基板の第１の面の一部に凹部を形成することにより、当該部分のシリコン基板の厚さを薄くする工程と；前記凹部を含む前記第１のシリコン基板の前記第１の面全体に前記第１の絶縁層を形成する工程と；前記第１のシリコン基板の前記第１の面を平坦化する工程と；前記第１のシリコン基板の前記第１の面と第２のシリコン基板の平坦な第１の面とを接合する工程とを含むことを特徴とする。
【００１２】
本発明の第３の態様は、第１の絶縁層を介して第１のシリコン基板と第２のシリコン基板とを接合した構造のＳＯＩ基板を用いて製造され、梁によって支持された錘の動きに基づいて加速度を検出する加速度センサに適用される。そして、前記錘は、第２のシリコン基板によって形成され；前記梁は、第１のシリコン基板によって形成され；前記第１のシリコン基板の一部には、前記錘の過剰な動きを抑制するストッパ膜が形成される。さらに、前記第１のシリコン基板の前記梁が形成された領域の厚さが、前記ストッパ膜の厚さより薄いことを特徴とする。
【発明の効果】
【００１３】
上記のような本発明の第１及び第２の態様によれば、第１のシリコン基板と第２のシリコン基板とを接合する前に第１のシリコン基板に厚さの異なる領域を選択的に形成しているため、両基板を接合して完成したＳＯＩ基板の表面を平坦にすることが容易となる。したがって、表面の凹凸による後工程での悪影響を容易に回避することができる。
【００１４】
また、本発明の第３の態様によれば、第１及び第２の態様の効果に加え、検出感度の向上及びストッパ膜による保護機能の向上の両方を達成可能となる。梁の部分の厚みを小さくすることにより、梁自体が変位にしやすくなる。一方、ストッパ膜の厚みを大きくすることにより、当該ストッパによる錘の過剰移動抑制効果を十分に発揮することが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明に適用される半導体加速度センサの構造を示す平面図である。図２は、本発明の第１実施例にかかる半導体加速度センサの構造を示す断面図であり、図１のＡ−Ａ方向の断面に対応する。加速度センサは、厚さ５μｍ程度の第１のシリコン基板１０と厚さ５２５μｍ程度の第２のシリコン基板（１３）とを絶縁層を介して貼り合わせたＳＯＩ（Silicon on Insulator）ウエハに、エッチング等の処理を施して形成したものである。
【００１６】
加速度センサ１個分の第１のシリコン基板１０は、１辺が２．５ｍｍ程度のほぼ正方形をしており、その内側に４個の開口部１１を設けることにより、周辺固定部１２、錘固定部１３、梁部１４、及びストッパ部１５の各領域が形成されている。周辺固定部１２は、第１のシリコン基板１０の周辺部に設けられた幅５００μｍ程度の領域であり、錘固定部１３は、このシリコン基板１０の中央部に設けられた１辺が７００μｍ程度のほぼ正方形の領域である。周辺固定部１２と錘固定部１３との間は、縦及び横方向に直交するように設けられた幅４００μｍ程度の４つの梁部１４で接続されている。梁部１４の表面には、機械的歪みによって電気抵抗が変化するピエゾ抵抗効果を有する抵抗素子１６が形成されている。
【００１７】
周辺固定部１２と梁部１４で囲まれるほぼ正方形の領域の内で、この周辺固定部１２の２辺を有するほぼ直角三角形の領域がストッパ部１５となっている。ストッパ部１５には、複数の小さな開口部１７が設けられている。
【００１８】
一方、第２のシリコン基板２０は、第１のシリコン基板１０の周辺固定部１２に対応して周辺に設けられた幅５００μｍ程度の台座部２１と、この台座部２１の内側に間隙２２を介して設けられた錘部２３を有している。錘部２３は、第１のシリコン基板１０の錘固定部１３、開口部１１及びストッパ部１５の領域に対応した形状をしている。即ち、錘部２３は、錘固定部１３に対応する中央錘部２３ａと、この中央錘部２３ａの四隅に接続された４個の周辺錘部２３ｂとで構成されている。
【００１９】
第２のシリコン基板２０において、第１のシリコン基板１０の梁部１４に対応する箇所は、溝部２４としてシリコンが除去されている。錘部２３の厚さは、台座部２１の厚さよりも最大許容変位量（例えば、５μｍ）だけ薄く形成されている。
【００２０】
（第１実施例）
次に、図１の加速度センサに適用可能な本発明の第１実施例に係るＳＯＩ基板１００の構造について、図３を参照して説明する。ＳＯＩ基板１００は、第１の絶縁層１１６を介して、第１のシリコン基板１１０の第１の面１１０ａと第２のシリコン基板１２０の第１の面１２０ａとを接合した構造である。第１のシリコン基板１１０は、第１の面１１０ａ側が部分的に窪んで形成される薄膜領域１１１を有し、第１の絶縁層１１６は、少なくとも第１のシリコン基板１００の薄膜領域１１１内に形成される。
【００２１】
本実施例においては、第１の絶縁層１１６は、第１のシリコン基板１００の薄膜領域１１１を含む第１の面１１０ａ全体に形成される。第２のシリコン基板１２０の第２の面１２０ｂには、第３の絶縁膜１２２が形成されている。
【００２２】
なお、薄膜領域１１１を形成する凹状部１１３は、縁部がテーパ状に成形されている。後に説明するが、凹部１１３の形状をテーパ状とすることにより、梁部１１１の膜厚が徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。
【００２３】
次に、本発明の第１実施例に係るＳＯＩ基板１００自体及びこれを用いた加速度センサの製造工程について図４−図９を参照して説明する。まず、図４（Ａ）に示すように、第１のシリコン基板１１０の表裏両面に酸化膜１１２，１１４を形成する。第１のシリコン基板１１０としては、厚さ６〜７μｍで体積抵抗率６〜８Ω／ｃｍ程度のＮ型のシリコン基板を使用することができる。
【００２４】
次に、図４（Ｂ）に示すように、酸化膜１１４をパターニングした後に薄膜領域１１１となる部分のシリコン基板１１０を露出させる。その後、図４（Ｃ）に示すように、酸化膜１１４をマスクとして第１のシリコン基板１１０に対してウェットエッチングを行い、凹部１１３を形成する。凹部１１３の深さは３〜４μｍとすることができる。
【００２５】
この時、第１のシリコン基板１１０の面方位は（１００）となるようにする。これにより、全てのライン部分が同じ角度で傾斜したプロファイルで処理されることとなる。凹部１１３の形状をテーパ状とすることにより、梁部１１１の膜厚が徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。また、ドライエッチングではなくウェットエッチングを採用する理由は、エッチングされた底面の平坦度が高く、ウエハ面内でのばらつきが小さいためである。
【００２６】
次に、図５（Ｄ）に示すように、酸化膜１１４を除去する。その後、図５（Ｅ）に示すように、第１のシリコン基板１１０の第１の面１１０ａに新たな酸化膜１１６（ＢＯＸ酸化膜：第１の絶縁層）を形成する。この時、酸化膜１１６は凹部１１３の深さよりも厚く形成する。次に、図５（Ｆ）に示すように、酸化膜１１６の表面をＣＭＰ処理によって平坦化する。
【００２７】
次に、図６（Ｇ）に示すように、図５（Ｆ）に示す構造の第１のシリコン基板１１０と第２のシリコン基板１２０とを接合する。この時、第１のシリコン基板１１０の第１の面１１０ａに形成された酸化膜１１６（第１の絶縁層）と、第２のシリコン基板１２０の露出した第１の面１２０ａとを対向させる。
【００２８】
なお、第２のシリコン基板１２０の第２の面（図の底面）にはバランス酸化膜（ＳｉＯ２：第３の絶縁膜）１２２が形成されている。接合した状態を図６（Ｈ）に示す。第２のシリコン基板１２０は、厚さ約３５０μｍ、体積抵抗率１６Ω／ｃｍ程度のシリコン基板を使用することができる。酸化膜（第３の絶縁膜）１２２の厚さは、例えば２〜３μｍ程度とすることができる。
【００２９】
次に、図７（Ｉ）に示すように、第１のシリコン基板１１０の第２の面１１０ｂをＣＭＰ処理によって切削し、第１のシリコン基板１１０を所定の厚さに成形し、これによって、第１の実施例に係るＳＯＩ基板１００が完成する。
【００３０】
この後は、本実施例に係るＳＯＩ基板１００を用いた加速度センサの製造工程に入る。最初に、図７（Ｊ）に示すように、第１のシリコン基板１１０の第２の面１１０ｂ上の薄膜領域１１１にピエゾ抵抗素子１６を形成する。
【００３１】
次に、図８（Ｋ）に示すように、第２のシリコン基板１２０の第２の面１２０ｂを所定の深さだけ削り、凹部１２４を形成する。この凹部１２４より外側の部分が台座部２１となる。次に、図８（Ｌ）に示すように、フォトリソグラフィック及びエッチング技術により錘部２３ａ及び２３ｂ（図示せず）を形成する。ここで、ホトリソグラフィー及びエッチング技術を用いて、梁部１４とストッパ部１５を区隔する開口部を形成すると同時に、後の工程で周辺錘部（２３ｂ）とストッパ部（１５）の間に介在する絶縁層１１６を除去するために用いる開口部（１７）を形成する。開口部１７については、図１及び図２に示されている。
【００３２】
次に、図９（Ｍ）に示すように、図８（Ｌ）の状態のＳＯＩ基板をフッ酸に浸漬し、台座部２１及び錘部２３ａ以外の部分の絶縁膜（酸化膜）１１６を除去する。この時、第１のシリコン基板１１０に設けられた開口部１１，１７と、第２のシリコン基板１２０の間隙及び溝部から緩衝フッ酸が流入し、周辺錘部２３ｂとストッパ部１５の間に介在する絶縁層１１６が除去される。その後、通常の半導体製造方法と同様に、ＳＯＩウエハからチップを切り出し、容器に収容して所定の配線を行う。
【００３３】
次に、上記のように製造された加速度センサの動作について、図１，図２及び図９を参照して簡単に説明する。容器に収容された加速度センサの錘部２３に下向きの加速度が加えられると、梁部１４が撓んで、この錘部２３が下側に変位する。錘部２３の下側への変位は、この錘部２３の底面が容器の底部に接する位置で停止され、それ以上の変位は阻止される。また、錘部２３に上向きの加速度が与えられると、梁部１４が撓んでこの錘部２３は上側に変位するが、周辺錘部２３ｂがストッパ部１５に接した位置で停止され、それ以上の変位は阻止される。
【００３４】
一方、４つの梁部１４に形成された抵抗素子１６の電気抵抗は、この梁部１４の撓みに応じて変化する。これにより、４つの抵抗素子１６の変化量に基づいて、加速度の大きさと方向が算出される。
【００３５】
上記のような本発明の第１の実施例によれば、第１のシリコン基板１１０と第２のシリコン基板１２０とを接合する前に第１のシリコン基板１１０に凹部１１３を選択的に形成しているため、両基板１１０，１２０を接合して完成したＳＯＩ基板１００の表面を平坦にすることが容易となる。
【００３６】
また、梁１４の部分の厚みを小さくすることにより、梁１４自体が変位し易くなり、加速度の検出感度が向上する。一方、ストッパ膜１５の厚みを大きくすることにより、当該ストッパ１５による錘２３の過剰移動抑制効果を十分に発揮することが可能となる。すなわち、検出感度の向上及びストッパ膜による保護機能の向上を両立させることが可能となる。
【００３７】
本実施例に係るＳＯＩ基板１００は、活性層表面（１１０ｂ）がフラットであるため、微細加工レジストパターニング処理を適用することができる。このため、レジストの塗布量増加を抑制でき、部材費（製造費）の削減を図ることができる。また、製品の設計ルールを更に小さくすることができ、製品の小型化に繋がる。
【００３８】
（第２実施例）
次に、図１の加速度センサに適用可能な本発明の第２実施例に係るＳＯＩ基板２００の構造について、図１０を参照して説明する。ＳＯＩ基板２００は、第１の絶縁層２１６を介して、第１のシリコン基板２１０の第１の面２１０ａと第２のシリコン基板２２０の第１の面２２０ａとを接合した構造である。第１のシリコン基板２１０は、第１の面２１０ａ側が部分的に窪んで形成される薄膜領域２１１を有し、第１の絶縁層２１６は、第１のシリコン基板２００の薄膜領域２１１内を含む第１の面２１０ａ全面に形成される。
【００３９】
第２のシリコン基板２２０の第２の面２２０ｂには、第３の絶縁膜２２４が形成されている。また、第２のシリコン基板２２０の第１の面２２０ａには、第４の絶縁膜２２２が形成されている。なお、薄膜領域２１１を形成する凹状部２１３は、縁部がテーパ状に成形されている。後に説明するが、凹部２１３の形状をテーパ状とすることにより、梁部２１１の膜厚が徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。
【００４０】
次に、本発明の第２実施例に係るＳＯＩ基板２００自体及びこれを用いた加速度センサの製造工程について図１１−図１６を参照して説明する。まず、図１１（Ａ）に示すように、第１のシリコン基板２１０の表裏両面に酸化膜２１２，２１４を形成する。第１のシリコン基板２１０としては、厚さ６〜７μｍで体積抵抗率６〜８Ω／ｃｍ程度のＮ型のシリコン基板を使用することができる。
【００４１】
次に、図１１（Ｂ）に示すように、酸化膜２１４をパターニングした後に薄膜領域２１１となる部分のシリコン基板２１０を露出させる。その後、図１１（Ｃ）に示すように、酸化膜２１４をマスクとして第１のシリコン基板２１０に対してウェットエッチングを行い、凹部２１３を形成する。凹部２１３の深さは３〜４μｍとすることができる。
【００４２】
この時、第１のシリコン基板２１０の面方位は（１００）となるようにする。これにより、全てのライン部分が同じ角度で傾斜したプロファイルで処理されることとなる。凹部２１３の形状をテーパ状とすることにより、梁部２１１の膜厚が徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。また、ドライエッチングではなくウェットエッチングを採用する理由は、エッチングされた底面の平坦度が高く、ウエハ面内でのばらつきが小さいためである。
【００４３】
次に、図１２（Ｄ）に示すように、酸化膜２１４を除去する。その後、図１２（Ｅ）に示すように、第１のシリコン基板２１０の第１の面２１０ａに新たな酸化膜２１６（ＢＯＸ酸化膜：第１の絶縁層）を形成する。この時、酸化膜２１６は第１のシリコン基板２１０の凹部２１３の深さよりも厚く形成する。次に、図１２（Ｆ）に示すように、酸化膜２１６の表面をＣＭＰ処理によって平坦化する。
【００４４】
次に、図１３（Ｇ）に示すように、図１２（Ｆ）に示す構造の第１のシリコン基板２１０と第２のシリコン基板２２０とを接合する。この時、第１のシリコン基板１１０の第１の面１１０ａに形成された酸化膜２１６（第１の絶縁層）と、第２のシリコン基板２２０の第１の面２２０ａに形成された酸化膜２２２（第２の絶縁層）とを対向させる。
【００４５】
なお、第２のシリコン基板２２０の第２の面２２０ｂにはバランス酸化膜（ＳｉＯ２）２２４が形成されている。第１のシリコン基板２１０と第２のシリコン基板２２０とを接合した状態を図１３（Ｈ）に示す。第２のシリコン基板２２０は、厚さ約３５０μｍ、体積抵抗率１６Ω／ｃｍ程度のシリコン基板を使用することができる。酸化膜２２４の厚さは、例えば２〜３μｍ程度とすることができる。
【００４６】
次に、図１４（Ｉ）に示すように、第１のシリコン基板２１０の第２の面２１０ｂをＣＭＰ処理によって切削し、第１のシリコン基板２１０を所定の厚さに成形し、これによって、第２の実施例に係るＳＯＩ基板２００が完成する。
【００４７】
この後は、本実施例に係るＳＯＩ基板２００を用いた加速度センサの製造工程に入る。最初に、図１４（Ｊ）に示すように、第１のシリコン基板２１０の第２の面２１０ｂ上の薄膜領域２１１にピエゾ抵抗素子１６を周知の手法によって形成する。
【００４８】
次に、図１５（Ｋ）に示すように、第２のシリコン基板２２０の第２の面２２０ｂを所定の深さだけ削り、凹部２２８を形成する。この凹部２２８より外側の部分が台座部２１となる。次に、図１５（Ｌ）に示すように、フォトリソグラフィック及びエッチング技術により錘部２３ａ及び２３ｂ（図示せず）を形成する。ここで、ホトリソグラフィー及びエッチング技術を用いて、梁部１４とストッパ部１５を区隔する開口部を形成すると同時に、後の工程で周辺錘部（２３ｂ）とストッパ部（１５）の間に介在する絶縁層２１６を除去するために用いる開口部（１７）を形成する。開口部１７については、図１及び図２に示されている。
【００４９】
次に、図１６（Ｍ）に示すように、図１５（Ｌ）の状態のＳＯＩ基板をフッ酸に浸漬し、台座部２１及び錘部２３ａ以外の部分の絶縁膜（酸化膜）２１６を除去する。この時、第１のシリコン基板２１０に設けられた開口部１１，１７と、第２のシリコン基板２２０の間隙及び溝部から緩衝フッ酸が流入し、周辺錘部２３ｂとストッパ部１５の間に介在する絶縁層２１６が除去される。その後、通常の半導体製造方法と同様に、ＳＯＩウエハからチップを切り出し、容器に収容して所定の配線を行う。
【００５０】
上記のように製造された加速度センサの動作について、上述した第１実施例と同様であるため重複した説明は省略する。
【００５１】
上記のような本発明の第２の実施例によれば、第１の実施例と同様に、第１のシリコン基板２１０と第２のシリコン基板２２０とを接合する前に第１のシリコン基板２１０に凹部２１３を選択的に形成しているため、両基板２１０，２２０を接合して完成したＳＯＩ基板２００の表面を平坦にすることが容易となる。
【００５２】
第１の実施例と同様に、梁１４の部分の厚みを小さくすることにより、梁１４自体が変位し易くなり、加速度の検出感度が向上する。一方、ストッパ膜１５の厚みを大きくすることにより、当該ストッパ１５による錘２３の過剰移動抑制効果を十分に発揮することが可能となる。すなわち、検出感度の向上及びストッパ膜による保護機能の向上を両立させることが可能となる。
【００５３】
また、第１の実施例と同様に、本実施例に係るＳＯＩ基板２００は、活性層表面（２１０ｂ）がフラットであるため、微細加工レジストパターニング処理を適用することができる。このため、レジストの塗布量増加を抑制でき、部材費（製造費）の削減を図ることができる。また、製品の設計ルールを更に小さくすることができ、製品の小型化に繋がる。
【００５４】
本実施例においては、上述した第１の実施例と同様の効果の他に、第２のシリコン基板２２０の表裏に設けられる酸化膜２２２，２２４の厚さを同一とすることにより、第１のシリコン基板２１０との接合前における第２のシリコン基板２２０の反り（変形）を抑制することが可能となるという効果がある。
【００５５】
（第３実施例）
次に、図１の加速度センサに適用可能な本発明の第３実施例に係るＳＯＩ基板３００の構造について、図１７を参照して説明する。ＳＯＩ基板３００は、第１のシリコン基板３１０の第１の面３１０ａと第２のシリコン基板３２０の第１の面３２０ａとを直接接合した構造である。第１のシリコン基板３１０は、第１の面３１０ａ側が部分的に窪んで形成される薄膜領域３１１を有し、第１の絶縁層３１６が当該凹部内にのみ形成される。このため、第１の絶縁層３１６は薄膜領域３１１に対応する領域でのみ第２のシリコン基板３２０と接することになる。
【００５６】
第２のシリコン基板３２０の第２の面３２０ｂには、第３の絶縁膜３２２が形成されている。また、第２のシリコン基板３２０の第１の面３２０ａには、絶縁膜は形成されない。なお、薄膜領域３１１を形成する凹状部３１３は、縁部がテーパ状に成形されている。後に説明するが、凹部３１３の形状をテーパ状とすることにより、梁部３１１の膜厚が中央に向かって徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。
【００５７】
次に、本発明の第２実施例に係るＳＯＩ基板２００自体及びこれを用いた加速度センサの製造工程について図１８−図２３を参照して説明する。まず、図１８（Ａ）に示すように、第１のシリコン基板３１０の表裏両面に酸化膜３１２，３１４を形成する。第１のシリコン基板３１０としては、厚さ６〜７μｍで体積抵抗率６〜８Ω／ｃｍ程度のＮ型のシリコン基板を使用することができる。
【００５８】
次に、図１８（Ｂ）に示すように、酸化膜３１４をパターニングした後に薄膜領域３１１となる部分のシリコン基板３１０を露出させる。その後、図１８（Ｃ）に示すように、酸化膜３１４をマスクとして第１のシリコン基板３１０に対してウェットエッチングを行い、凹部３１３を形成する。凹部３１３の深さは３〜４μｍとすることができる。
【００５９】
この時、第１のシリコン基板３１０の面方位は（１００）となるようにする。これにより、全てのライン部分が同じ角度で傾斜したプロファイルで処理されることとなる。凹部３１３の形状をテーパ状とすることにより、梁部３１１の膜厚が徐々に薄くなり、応力の集中箇所が形成されず、耐衝撃性が向上する。また、ドライエッチングではなくウェットエッチングを採用する理由は、エッチングされた底面の平坦度が高く、ウエハ面内でのばらつきが小さいためである。
【００６０】
次に、図１９（Ｄ）に示すように、酸化膜３１４を除去する。その後、図１９（Ｅ）に示すように、第１のシリコン基板３１０の第１の面３１０ａに新たな酸化膜３１６（ＢＯＸ酸化膜：第１の絶縁層）を形成する。この時、酸化膜３１６は第１のシリコン基板３１０の凹部３１３の深さよりも厚く形成する。次に、図１９（Ｆ）に示すように、ＣＭＰ処理によって、第１のシリコン基板３１０の凹部３１３以外の部分が露出するように酸化膜３１６の表面を平坦化する。これにより、凹部３１３の内部のみに酸化膜３１６が残ることになる。
【００６１】
次に、図２０（Ｇ）に示すように、図１９（Ｆ）に示す構造の第１のシリコン基板３１０と第２のシリコン基板３２０とを接合する。この時、第１のシリコン基板３１０の第１の面３１０ａと、第２のシリコン基板３２０の第１の面３２０ａとを対向させる。
【００６２】
なお、第２のシリコン基板３２０の第２の面３２０ｂにはバランス酸化膜（ＳｉＯ２）３２２が形成されている。第１のシリコン基板３１０と第２のシリコン基板３２０とを接合した状態を図２０（Ｈ）に示す。第２のシリコン基板３２０は、厚さ約３５０μｍ、体積抵抗率１６Ω／ｃｍ程度のシリコン基板を使用することができる。酸化膜３２２の厚さは、例えば２〜３μｍ程度とすることができる。
【００６３】
次に、図２１（Ｉ）に示すように、第１のシリコン基板３１０の第２の面３１０ｂをＣＭＰ処理によって切削し、第１のシリコン基板３１０を所定の厚さに成形し、これによって、第３の実施例に係るＳＯＩ基板３００が完成する。
【００６４】
この後は、本実施例に係るＳＯＩ基板３００を用いた加速度センサの製造工程に入る。最初に、図２１（Ｊ）に示すように、第１のシリコン基板３１０の第２の面３１０ｂ上の薄膜領域３１１にピエゾ抵抗素子１６を周知の手法によって形成する。
【００６５】
次に、図２２（Ｋ）に示すように、第２のシリコン基板３２０の第２の面３２０ｂを所定の深さだけ削り、凹部３２８を形成する。この凹部３２８より外側の部分が台座部２１となる。次に、図２２（Ｌ）に示すように、フォトリソグラフィック及びエッチング技術により錘部２３ａ及び２３ｂ（図示せず）を形成する。ここで、ホトリソグラフィー及びエッチング技術を用いて、梁部１４とストッパ部１５を区隔する開口部を形成する。
【００６６】
次に、図２３（Ｍ）に示すように、図２２（Ｌ）の状態のＳＯＩ基板をフッ酸に浸漬し、台座部２１及び錘部２３ａ以外の部分の絶縁膜（酸化膜）３１６を除去する。その後、通常の半導体製造方法と同様に、ＳＯＩウエハからチップを切り出し、容器に収容して所定の配線を行う。
【００６７】
上記のように製造された加速度センサの動作について、上述した第１実施例と同様であるため重複した説明は省略する。
【００６８】
上記のような本発明の第３の実施例によれば、第１及び第２の実施例と同様に、第１のシリコン基板３１０と第２のシリコン基板３２０とを接合する前に第１のシリコン基板３１０に凹部３１３を選択的に形成しているため、両基板３１０，３２０を接合して完成したＳＯＩ基板３００の表面を平坦にすることが容易となる。
【００６９】
第１及び第２の実施例と同様に、梁１４の部分の厚みを小さくすることにより、梁１４自体が変位し易くなり、加速度の検出感度が向上する。一方、ストッパ膜１５の厚みを大きくすることにより、当該ストッパ１５による錘２３の過剰移動抑制効果を十分に発揮することが可能となる。すなわち、検出感度の向上及びストッパ膜による保護機能の向上を両立させることが可能となる。
【００７０】
また、第１及び第２の実施例と同様に、本実施例に係るＳＯＩ基板３００は、活性層表面（３１０ｂ）がフラットであるため、微細加工レジストパターニング処理を適用することができる。このため、レジストの塗布量増加を抑制でき、部材費（製造費）の削減を図ることができる。また、製品の設計ルールを更に小さくすることができ、製品の小型化に繋がる。
【００７１】
本実施例においては、上述した第１及び第２の実施例と同様の効果の他に、第１のシリコン基板３１０と第２のシリコン基板３２０とが部分的に露出面で接合されるため、第１のシリコン基板３１０側から第２のシリコン基板３２０の電位制御及び、第２のシリコン基板３２０側から第１のシリコン基板３１０の電位制御が可能となるという効果がある。
【００７２】
図２４は、本発明に係る半導体加速度センサを構成する第１のシリコン基板の膜厚分布状態を示す平面図である。先にも説明したように、第１のシリコン基板（１０，１１０，２１０，３１０）では錘部やストッパ等に対応する部分の膜厚が大きく、梁（１４）に相当する部分の膜厚が薄くなっている。また、薄膜領域（１１１，２１１，３１１）の周囲には傾斜領域が形成される。
【００７３】
図２５は、本発明に係るＳＯＩ基板（ウエハ状態）を示す概略平面図であり、第１のシリコン基板の膜厚分布を模式的に示している。このような状態のＳＯＩ基板に対して所定の工程を実行し、加速度センサを製造する。
【００７４】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００７５】
【図１】図１は、本発明に適用される半導体加速度センサの構造を示す平面図である。
【図２】図２は、本発明に適用される半導体加速度センサの構造を示す断面図であり、（Ａ）が図１のＡ−Ａ方向の断面に対応し、（Ｂ）が図１のＢ−Ｂ方向の断面に対応する。
【図３】図３は、本発明の第１実施例にかかるＳＯＩ基板の構造を示す断面図である。
【図４】図４は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図５】図５は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図６】図６は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図７】図７は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図８】図８は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図９】図９は、本発明の第１実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１０】図１０は、本発明の第２実施例にかかるＳＯＩ基板の構造を示す断面図である。
【図１１】図１１は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１２】図１２は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１３】図１３は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１４】図１４は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１５】図１５は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１６】図１６は、本発明の第２実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１７】図１７は、本発明の第３実施例にかかるＳＯＩ基板の構造を示す断面図である。
【図１８】図１８は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図１９】図１９は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図２０】図２０は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図２１】図２１は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図２２】図２２は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図２３】図２３は、本発明の第３実施例にかかる半導体加速度センサの製造工程（ＳＯＩ基板の製造工程含む）を示す断面図である。
【図２４】図２４は、本発明に係る半導体加速度センサを構成する第１のシリコン基板の膜厚分布状態を示す平面図である。
【図２５】図２５は、本発明に係るＳＯＩ基板（ウエハ状態）を示す概略平面図であり、第１のシリコン基板の膜厚分布を模式的に示す。
【符号の説明】
【００７６】
１５      ストッパ
１６      ピエゾ抵抗素子
１４      梁部
２３ａ，２３ｂ      錘部
２４      凹部
１１０，２１０，３１０      第１のシリコン基板
１１１，２１１，３１１      薄膜領域
１１３，２１３，３１３      凹部
１１０ａ，２１０ａ，３１０ａ      第１の面
１１０ｂ，２１０ｂ，３１０ｂ      第２の面
１２０，２２０，３２０      第２のシリコン基板
１２０ａ，２２０ａ，３２０ａ      第１の面
１２０ｂ，２２０ｂ，３２０ｂ      第２の面
１１６，２１６，３１６      第１の絶縁膜
【図１】
2009049113.tif 000003
【図２】
2009049113.tif 000004
【図３】
2009049113.tif 000005
【図４】
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【図５】
2009049113.tif 000007
【図６】
2009049113.tif 000008
【図７】
2009049113.tif 000009
【図８】
2009049113.tif 000010
【図９】
2009049113.tif 000011
【図１０】
2009049113.tif 000012
【図１１】
2009049113.tif 000013
【図１２】
2009049113.tif 000014
【図１３】
2009049113.tif 000015
【図１４】
2009049113.tif 000016
【図１５】
2009049113.tif 000017
【図１６】
2009049113.tif 000018
【図１７】
2009049113.tif 000019
【図１８】
2009049113.tif 000020
【図１９】
2009049113.tif 000021
【図２０】
2009049113.tif 000022
【図２１】
2009049113.tif 000023
【図２２】
2009049113.tif 000024
【図２３】
2009049113.tif 000025
【図２４】
2009049113.tif 000026
【図２５】
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