(57)【要約】【課題】  半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置およびその製造方法を提供すること。【解決手段】  エピタキシャル層５の表面にＬＯＣＯＳ酸化膜８を形成する。また、エピタキシャル層５には、ＬＯＣＯＳ酸化膜８の厚さよりも大きな厚さを有する第１絶縁体１３を埋設する。そして、第１絶縁体１３上に抵抗素子３を形成する。これにより、抵抗素子３とエピタキシャル層５との間に、第１絶縁体１３を介在させる。エピタキシャル層５と抵抗素子３との間に印加される電圧が第１絶縁体１３に分散されるので、抵抗素子３への電圧の印加に伴うＬＯＣＯＳ酸化膜８の印加電圧を低減することができる。【選択図】図１
2009295783.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面に形成された絶縁膜と、
前記半導体層に埋設され、前記絶縁膜の厚さよりも大きな厚さを有する第１絶縁体と、
前記第１絶縁体上に形成された抵抗素子とを備える、半導体装置。
【請求項２】
前記第１絶縁体は、前記半導体層における前記抵抗素子と対向する部分にその表面から掘り下がったトレンチを形成し、前記トレンチに絶縁材料を充填することにより形成される、請求項１に記載の半導体装置。
【請求項３】
前記半導体層に形成され、その表面が前記絶縁膜から選択的に露出する第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成され、その表面が前記絶縁膜に取り囲まれた領域で露出する第１導電型のドレイン領域と、
前記ドリフト領域の表層部に形成され、その表面が前記絶縁膜から露出する第２導電型のボディ領域と、
前記ボディ領域の表層部に形成された第１導電型のソース領域と、
前記ドリフト領域および前記ボディ領域の各表面上に跨って設けられるゲート電極と、
前記ドリフト領域に埋設され、前記絶縁膜に接する第２絶縁体とを備える、請求項１または２に記載の半導体装置。
【請求項４】
基板上に第１導電型のドリフト領域と第２導電型の半導体領域とを互いに隣接して形成する工程と、
前記ドリフト領域および前記半導体領域を各表面から掘り下げて、前記ドリフト領域および前記半導体領域にトレンチを形成する工程と、
各前記トレンチに絶縁材料を充填して、前記半導体領域の前記トレンチおよび前記ドリフト領域の前記トレンチにそれぞれ第１絶縁体および第２絶縁体を形成する工程と、
前記ドリフト領域上にその表面の第１部分および第２部分を選択的に被覆するハードマスクを形成する工程と、
前記半導体領域の表面および前記ドリフト領域の表面における前記ハードマスクから露出する部分を酸化させて、前記第１絶縁体の厚さよりも小さい厚さを有する絶縁膜を形成する工程と、
前記ハードマスクの除去後、少なくとも前記第１絶縁体上および前記絶縁膜から露出する前記ドリフト領域の表面上に導電材料膜を形成し、その導電材料膜をパターニングすることにより、前記半導体領域と対向する抵抗素子および前記第１部分の一部に対向するゲート電極を形成する工程と、
前記ゲート電極の形成後、前記第１部分の表面から前記ドリフト領域に第２導電型の不純物を注入し、前記ゲート電極に一部が対向するボディ領域を形成する工程と、
前記ボディ領域の表層部に第１導電型の不純物を選択的に注入するとともに、前記第２部分の表面から前記ドリフト領域に第１導電型の不純物を注入して、前記ボディ領域の表層部および前記ドリフト領域の表層部にそれぞれソース領域およびドレイン領域を形成する工程とを備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。高耐圧半導体装置には、能動素子とともに内部回路を構成する受動素子として、たとえば、ポリシリコンからなる抵抗素子が備えられている。
図５は、従来の高耐圧半導体装置の模式的な断面図である。
半導体装置１０１は、Ｐ型基板１０２を備えている。Ｐ型基板１０２の表面には、アクティブ領域を区画する、絶縁材料からなる素子分離膜１０３が形成されている。アクティブ領域において、Ｐ型基板１０２の表層部には、各種能動素子（トランジスタ、ダイオードなど）が作り込まれている（図示せず）。素子分離膜１０３上には、抵抗素子１０４が形成されている。また、Ｐ型基板１０２上には、層間絶縁膜１０５が積層されており、層間絶縁膜１０５は、素子分離膜１０３および抵抗素子１０４を被覆している。
【０００３】
層間絶縁膜１０５上には、外部電源に接続された配線１０７と、別の素子（能動素子）に接続される配線１０８とが、互いに離間して配設されている。そして、抵抗素子１０４は、素子分離膜１０３上において、一方の配線１０７に対向する位置と他方の配線１０８に対向する位置との間で延びている。抵抗素子１０４の長手方向の両端部と配線１０７、１０８との各間には、コンタクトホール１０６が層間絶縁膜１０５を膜厚方向に貫通して形成されている。各コンタクトホール１０６は、導電材料からなるコンタクトプラグ１１１で埋め尽くされている。これにより、一方の配線１０７は、コンタクトプラグ１１１を介して、抵抗素子１０４の一端部に電気的に接続され、他方の配線１０８は、コンタクトプラグ１１１を介して、抵抗素子１０４の他端部に電気的に接続されている。
【特許文献１】特開平７−６６２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置１０１では、抵抗素子１０４に、外部電源からの数百Ｖの高電圧が配線１０７を介して印加される。一方、Ｐ型基板１０２は、接地電位（０Ｖ）とされる。そのため、Ｐ型基板１０２と抵抗素子１０４とで挟まれる素子分離膜１０３には、抵抗素子１０４への印加電圧とほぼ同じ大きさの電圧が印加される。この印加電圧による素子分離膜１０３の絶縁破壊を防止すべく、半導体装置１０１の耐圧を向上させる必要がある。
【０００５】
素子分離膜１０３の厚さを増大させることによる耐圧の向上が検討されるが、素子分離膜１０３の厚さを大きくすると、これに伴って、素子分離膜１０３の平面サイズも大きくなるため、抵抗素子１０４とともに混載される素子の集積度の低下を招いてしまう。
本発明の目的は、半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１に記載の発明は、半導体層と、前記半導体層上に積層された絶縁膜と、前記半導体層に埋設され、前記絶縁膜の厚さよりも大きな厚さを有する第１絶縁体と、前記半導体層における前記抵抗素子に対向する部分に埋設され、前記第１絶縁体上に形成された抵抗素子とを備える、半導体装置である。
この構成によれば、半導体層の表面には、絶縁膜が形成されている。また、半導体層には、絶縁膜の厚さよりも大きな厚さを有する第１絶縁体が埋設されている。この第１絶縁体上には、抵抗素子が形成されている。したがって、抵抗素子と半導体層との間には、少なくとも第１絶縁体が介在されている。
【０００７】
これにより、半導体層と抵抗素子との間に印加される電圧は、第１絶縁体に分散される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を第１絶縁体に分散させることができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。さらに、絶縁膜の厚さを増大させる必要がないので、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【０００８】
なお、前記第１絶縁体は、前記絶縁膜の下面に接するように前記半導体に埋設されていてもよい。また、前記第１絶縁体は、平面視で前記絶縁膜と重ならないように前記半導体層に埋設されていてもよい。
また、請求項２に記載の発明は、前記第１絶縁体は、前記半導体層における前記抵抗素子と対向する部分にその表面から掘り下がったトレンチを形成し、前記トレンチに絶縁材料を充填することにより形成される、請求項１に記載の半導体装置である。
【０００９】
この構成によれば、第１絶縁体が、半導体層にトレンチを形成し、そのトレンチに絶縁材料を充填することにより形成される。したがって、たとえば、ＳＴＩ（Shallow Trench Isolation：シャロートレンチアイソレーション）技術により、半導体層に各素子形成領域を区画するためのアイソレーション領域を形成する場合には、上記アイソレーション領域の形成と並行して第１絶縁体を形成することができる。その結果、第１絶縁体を形成するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。
【００１０】
また、請求項３に記載の発明は、前記半導体層に形成され、その表面が前記絶縁膜から選択的に露出する第１導電型のドリフト領域と、前記ドリフト領域の表層部に形成され、その表面が前記絶縁膜に取り囲まれた領域で露出する第１導電型のドレイン領域と、前記ドリフト領域の表層部に形成され、その表面が前記絶縁膜から露出する第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ドリフト領域および前記ボディ領域の各表面上に跨って設けられるゲート電極と、前記ドリフト領域に埋設され、前記絶縁膜に接する第２絶縁体とを備える、請求項１または２に記載の半導体装置である。
【００１１】
この構成によれば、半導体層には、その表面が絶縁膜から選択的に露出する第１導電型のドリフト領域が形成されている。ドリフト領域には、その表面が絶縁膜に取り囲まれた領域で露出する第１導電型のドレイン領域と、その表面が絶縁膜から露出する第２導電型のボディ領域とが形成されている。ボディ領域には、その表層部に第１導電型のソース領域が形成されている。また、ドリフト領域およびボディ領域の各表面に跨ってゲート電極が形成されている。これにより、半導体装置は、絶縁膜、ドリフト領域、ドレイン領域、ボディ領域、ソース領域およびゲート電極を備えるＤＭＯＳＦＥＴ（Double diffused Metal Oxide Semiconductor）を備えている。このＤＭＯＳＦＥＴは、ドリフト領域に埋設され、絶縁膜に接する第２絶縁体を備えている。
【００１２】
ドリフト領域に第２絶縁体が埋設されているので、ドリフト領域における第２絶縁体との界面に沿う部分の長さをＤＭＯＳＦＥＴの実効的なドリフト長とすることができる。そのため、ＤＭＯＳＦＥＴの素子ピッチを小さくすることができる。その結果、半導体装置を全体としてコンパクトにすることができる。
また、請求項４に記載の発明は、基板上に第１導電型のドリフト領域と第２導電型の半導体領域とを互いに隣接して形成する工程と、前記ドリフト領域および前記半導体領域を各表面から掘り下げて、前記ドリフト領域および前記半導体領域にトレンチを形成する工程と、各前記トレンチに絶縁材料を充填して、前記半導体領域の前記トレンチおよび前記ドリフト領域の前記トレンチにそれぞれ第１絶縁体および第２絶縁体を形成する工程と、前記ドリフト領域上にその表面の第１部分および第２部分を選択的に被覆するハードマスクを形成する工程と、前記半導体領域の表面および前記ドリフト領域の表面における前記ハードマスクから露出する部分を酸化させて、前記第１絶縁体の厚さよりも小さい厚さを有する絶縁膜を形成する工程と、前記ハードマスクの除去後、少なくとも前記第１絶縁体上および前記絶縁膜から露出する前記ドリフト領域の表面上に導電材料膜を形成し、その導電材料膜をパターニングすることにより、前記半導体領域と対向する抵抗素子および前記第１部分の一部に接するゲート電極を形成する工程と、前記ゲート電極の形成後、前記第１部分の表面から前記ドリフト領域に第２導電型の不純物を注入し、前記ゲート電極に一部が接するボディ領域を形成する工程と、前記ボディ領域の表層部に第１導電型の不純物を選択的に注入するとともに、前記第２部分の表面から前記ドリフト領域に第１導電型の不純物を注入して、前記ボディ領域の表層部および前記ドリフト領域の表層部にそれぞれソース領域およびドレイン領域を形成する工程とを備える、半導体装置の製造方法である。
【００１３】
この方法によれば、半導体領域には、その表面から掘り下がったトレンチが形成される。半導体領域のトレンチには、絶縁材料を充填することにより、第１絶縁体が形成される。また、半導体領域の表面には、第１絶縁体の厚さよりも小さい厚さを有する絶縁膜が形成される。そして、第１絶縁体上には、半導体領域と対向する抵抗素子が形成される。
一方、ドリフト領域には、その表面から掘り下がったトレンチが形成される。ドリフト領域のトレンチには、絶縁材料を充填することにより、第２絶縁体が形成される。また、ドリフト領域の表面には、その表面の第１部分と第２部分とを露出させる絶縁膜が形成される。そして、絶縁膜から露出する第１部分の一部に対向するようにゲート電極が形成される。ゲート電極の形成後、第１部分には、ゲート電極に一部が対向するボディ領域が形成される。そして、ボディ領域の表層部には、第１導電型の不純物が選択的に注入されることにより、ソース領域が形成される。一方、ドリフト領域における第２部分の表層部には、第１導電型の不純物が注入されることにより、ドレイン領域が形成される。
【００１４】
こうして、半導体領域上に形成された抵抗素子と、ドリフト領域に形成されたＤＭＯＳＦＥＴとを備える半導体装置が得られる。
この半導体装置において、抵抗素子と半導体領域との間には、少なくとも第１絶縁体が介在される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を第１絶縁体に分散させることができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。
【００１５】
一方、ＤＭＯＳＦＥＴには、ドリフト領域に第２絶縁体が埋設されているので、ドリフト領域における第２絶縁体との界面に沿う部分の長さをＤＭＯＳＦＥＴの実効的なドリフト長とすることができる。そのため、ＤＭＯＳＦＥＴの素子ピッチを小さくすることができる。
また、半導体領域にトレンチを形成する工程とドリフト領域にトレンチを形成する工程とが同じ工程で行なわれる。さらに、各トレンチに第１絶縁体および第２絶縁体を形成する工程が同じ工程で行なわれる。各トレンチを形成する工程を１工程とし、各絶縁体を埋設する工程を１工程とすることができるので、半導体装置の製造工程の工程数を低減することができる。その結果、半導体装置の製造効率を向上させることができる。
【００１６】
これらの結果、この製造方法によれば、耐圧に優れ、かつ、全体としてコンパクトな半導体装置を効率よく製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、シリコンからなる半導体基板２上に、抵抗素子３と、ＬＤＭＯＳＦＥＴ４とを備え、これらとともに、たとえば、その他の素子（能動素子、受動素子）が混載される高耐圧半導体装置である。
【００１８】
半導体基板２には、シリコンからなるＮ-型のエピタキシャル層５が積層されている。  半導体層としてのエピタキシャル層５の表面には、エピタキシャル層５を抵抗素子３の形成のための抵抗素子形成領域６と、ＬＤＭＯＳＦＥＴ４の形成のためのＬＤＭＯＳＦＥＴ形成領域７とに区画するＬＯＣＯＳ酸化膜８が形成されている。絶縁膜としてのＬＯＣＯＳ酸化膜８は、平面視でＬＯＣＯＳ酸化膜８に囲まれる、抵抗素子形成領域６およびＬＤＭＯＳＦＥＴ形成領域７をアクティブ領域としてそれぞれ露出させている。また、ＬＯＣＯＳ酸化膜８の膜厚は、たとえば、０．３〜０．８μｍである。
【００１９】
抵抗素子３は、抵抗素子形成領域６に形成されている。抵抗素子形成領域６において、エピタキシャル層５は、Ｐ型不純物がドーピングされたＰ型領域９をなしている。Ｐ型領域９のＰ型不純物濃度は、たとえば、１０15〜１０18ｃｍ-3である。
半導体領域としてのＰ型領域９には、第１トレンチ１０がその表面から掘り下がって形成されている。第１トレンチ１０は、図１の左右方向において互いに対向する１対の側面１１が抵抗素子形成領域６の外周を形成するＬＯＣＯＳ酸化膜８の内端面１２と略面一をなすように形成されている。第１トレンチ１０の深さは、たとえば、ＬＯＣＯＳ酸化膜８の膜厚よりもやや大きく、たとえば、１．０〜１０μｍである。また、第１トレンチ１０の幅は、たとえば、１０〜１００μｍである。
【００２０】
第１トレンチ１０には、絶縁材料（たとえば、酸化シリコン）が充填されることにより、第１絶縁体１３が埋設されている。第１絶縁体１３は、第１トレンチ１０を埋め尽くし、その表面がＬＯＣＯＳ酸化膜８の膜厚方向途中まで達している。したがって、第１絶縁体１３は、平面視でＬＯＣＯＳ酸化膜８に重ならず、その側面においてＬＯＣＯＳ酸化膜８の内端面１２に接している。第１絶縁体１３の厚さは、ＬＯＣＯＳ酸化膜８の厚さよりも大きく、たとえば、１．０〜１０μｍである。
【００２１】
抵抗素子３は、この第１絶縁体１３上に形成され、図１の左右方向に延びている。抵抗素子３は、Ｐ型不純物がドーピングされたポリシリコンからなり、半導体装置１の内部回路の一部をなしている。抵抗素子３の表層部には、Ｐ型領域９よりも高いＰ型不純物濃度（たとえば、１０19〜１０20ｃｍ-3）を有するＰ+型のコンタクト領域１４が、抵抗素子３の長手方向（抵抗素子３が延びる方向）における両端部に形成されている。
【００２２】
また、エピタキシャル層５には、各素子形成領域全域を覆う酸化シリコンからなる層間絶縁膜３１が積層されている。
層間絶縁膜３１には、抵抗素子形成領域６において、層間絶縁膜３１を膜厚方向に貫通するコンタクトホール３２が２つ形成されている。コンタクトホール３２は、抵抗素子３の長手方向（図１の左右方向）における両端部の一方側および他方側と対向する部分に１つずつ設けられている。
【００２３】
コンタクトホール３２には、導電材料からなるコンタクトプラグ３３が埋設されている。コンタクトプラグ３３は、抵抗素子３のコンタクト領域１４において、抵抗素子３にコンタクト（接触）している。これにより、コンタクトプラグ３３は、抵抗素子３に電気的に接続されている。
層間絶縁膜３１上には、抵抗素子形成領域６において、１対の配線３４が形成されている。配線３４は、コンタクトプラグ３３を覆うようにパターニングされている。これにより、配線３４は、コンタクトプラグ３３に電気的に接続されている。また、一方の配線３４は、配線３９を介して外部電源に電気的に接続され、他方の配線３４は、配線４０を介して別の素子（能動素子）に電気的に接続される。
【００２４】
ＬＤＭＯＳＦＥＴ４は、ＬＤＭＯＳＦＥＴ形成領域７に形成されている。ＬＤＭＯＳＦＥＴ形成領域７において、エピタキシャル層５は、エピタキシャル成長後のままの状態が維持される、Ｎ-型のドリフト領域１５をなしている。ドリフト領域１５は、抵抗素子形成領域６のＰ型領域９に隣接して形成されている。ドリフト領域１５のＮ型不純物濃度は、たとえば、１０14〜１０16ｃｍ-3である。
【００２５】
ドリフト領域１５の表面には、ＬＤＭＯＳＦＥＴ形成領域７を、ソース領域２４（後述）が形成される第１形成領域１６とドレイン領域２９（後述）が形成される第２形成領域１７とに分離するＬＯＣＯＳ酸化膜１８が形成されている。ＬＯＣＯＳ酸化膜１８は、紙面と直交する方向に延び、その両端がＬＯＣＯＳ酸化膜８に接続され、ＬＯＣＯＳ酸化膜８と一体的に形成されている。また、ＬＯＣＯＳ酸化膜１８は、互いに間隔を空けるように、対をなして形成されている。これにより、１対のＬＯＣＯＳ酸化膜１８の間の領域は、ＬＯＣＯＳ酸化膜１８およびＬＯＣＯＳ酸化膜８に囲まれる閉領域５７とされる。
【００２６】
閉領域５７において、ドリフト領域１５には、第２トレンチ１９がその表面から掘り下がって形成されている。第２トレンチ１９は、図１の左右方向において互いに対向する１対の側面２０が閉領域５７の外周を形成するＬＯＣＯＳ酸化膜１８の内端面２１と略面一をなすように形成されている。第２トレンチ１９の深さは、たとえば、抵抗素子形成領域６の第１トレンチ１０の深さとほぼ同じ深さ（たとえば、１．０〜１０μｍ）である。また、第２トレンチ１９の幅は、抵抗素子形成領域６の第１トレンチ１０の幅よりも小さく、たとえば、１．０〜６０μｍである。
【００２７】
第２トレンチ１９には、絶縁材料（たとえば、酸化シリコン）が充填されることにより、第２絶縁体２２が埋設されている。第２絶縁体２２は、第２トレンチ１９を埋め尽くし、その表面がＬＯＣＯＳ酸化膜１８の膜厚方向途中まで達している。したがって、第２絶縁体２２は、平面視でＬＯＣＯＳ酸化膜１８に重ならず、その側面においてＬＯＣＯＳ酸化膜１８の内端面２１に接している。第２絶縁体２２の厚さは、たとえば、第１絶縁体１３の厚さとほぼ同じ大きさ（たとえば、１．０〜１０μｍ）である。
【００２８】
第１形成領域１６において、ドリフト領域１５の表層部には、Ｐ型のボディ領域２３が形成されている。ボディ領域２３は、ＬＯＣＯＳ酸化膜１８側の端部がＬＯＣＯＳ酸化膜１８と間隔を空けて形成されている。したがって、第１形成領域１６において、ボディ領域２３とＬＯＣＯＳ酸化膜１８との間には、ドリフト領域１５の一部が露出している。ボディ領域２３の深さは、たとえば、１．０〜１０μｍである。
【００２９】
ボディ領域２３の表層部には、Ｐ+型のボディコンタクト領域２５が形成されている。ボディコンタクト領域２５は、ボディ領域２３におけるＬＯＣＯＳ酸化膜８側に位置し、ＬＯＣＯＳ酸化膜８に接している。
また、ボディ領域２３の表層部には、ボディコンタクト領域２５に隣接してドリフト領域１５よりも高いＮ型不純物濃度（たとえば、１０19〜１０20ｃｍ-3）を有するＮ+型のソース領域２４が形成されている。ソース領域２４は、ボディ領域２３とドリフト領域１５との境界と間隔を空けて位置している。したがって、第１形成領域１６において、ソース領域２４とドリフト領域１５との間には、ボディ領域２３の一部が露出している。
【００３０】
この露出するボディ領域２３の表面からドリフト領域１５の表面に跨って、ゲート酸化膜２６が形成されている。
ゲート酸化膜２６上には、ゲート電極２７が形成されている。ゲート電極２７は、ゲート酸化膜２６を挟んでドリフト領域１５およびボディ領域２３と対向している。また、ＬＯＣＯＳ酸化膜１８上には、フィールドプレート２８がゲート電極２７と一体的に形成されている。
【００３１】
第２形成領域１７において、ドリフト領域１５の表層部には、Ｎ+型のドレイン領域２９が全域にわたって形成されている。
そして、ＬＤＭＯＳＦＥＴ形成領域７も、抵抗素子形成領域６と同様に、層間絶縁膜３１で覆われている。
層間絶縁膜３１には、ＬＤＭＯＳＦＥＴ形成領域７において、ソース領域２４およびボディコンタクト領域２５と対向する部分にソースコンタクトホール３５が貫通して形成されている。また、層間絶縁膜３１には、ドレイン領域２９と対向する部分にドレインコンタクトホール３６が貫通して形成されている。
【００３２】
層間絶縁膜３１上には、ＬＤＭＯＳＦＥＴ形成領域７において、ソース配線３７およびドレイン配線３８が形成されている。ソース配線３７は、ソースコンタクトホール３５を介して、ソース領域２４およびボディコンタクト領域２５に電気的に接続されている。ドレイン配線３８は、ドレインコンタクトホール３６を介して、ドレイン領域２９に電気的に接続されている。
【００３３】
なお、エピタキシャル層５は、抵抗素子形成領域６およびＬＤＭＯＳＦＥＴ形成領域７の他にも、ＬＯＣＯＳ酸化膜８により区画される素子形成領域を有している。図１では、ＬＤＭＯＳＦＥＴ形成領域７に隣接する素子形成領域が表わされており、この素子形成領域では、エピタキシャル層５は、Ｐ型不純物がドーピングされたＰ型領域３０をなしている。
【００３４】
半導体装置１では、抵抗素子３に、外部電源からの数百Ｖの高電圧が配線３９を介して印加される。一方、半導体基板２は、接地電位（０Ｖ）とされる。
そして、この半導体装置１では、エピタキシャル層５の上に、ＬＯＣＯＳ酸化膜８が形成されている。抵抗素子形成領域６において、エピタキシャル層５（Ｐ型領域９）には、第１トレンチ１０が形成されている。第１トレンチ１０には、第１絶縁体１３が埋設されている。この第１絶縁体１３は、第１トレンチ１０を埋め尽くし、その側面においてＬＯＣＯＳ酸化膜８の内端面１２に接している。そして、抵抗素子３は、第１絶縁体１３上に形成されている。したがって、抵抗素子３とエピタキシャル層５との間には、第１絶縁体が介在されている。
【００３５】
これにより、半導体基板２と抵抗素子３との間に印加される電圧は、第１絶縁体１３に分散される。そのため、抵抗素子３への電圧の印加に伴うＬＯＣＯＳ酸化膜８への印加電圧を低減することができる。抵抗素子３に高電圧が印加されても、高電圧を第１絶縁体１３に分散させることができるので、ＬＯＣＯＳ酸化膜８の絶縁破壊を抑制することができる。その結果、ＬＯＣＯＳ酸化膜８の厚さを増大させることなく、ＬＯＣＯＳ酸化膜８の絶縁破壊に対する耐圧を向上させることができる。さらに、ＬＯＣＯＳ酸化膜８の厚さを増大させる必要がないので、ＬＯＣＯＳ酸化膜８の厚さを適当に設計することにより、抵抗素子３と混載される能動素子やその他の受動素子の集積度を上げることもできる。
【００３６】
また、ＬＤＭＯＳＦＥＴ形成領域７において、エピタキシャル層５（ドリフト領域１５）の表面には、第１形成領域１６と第２形成領域１７とを分離する１対のＬＯＣＯＳ酸化膜１８が形成されている。さらに、１対のＬＯＣＯＳ酸化膜１８の間の閉領域５７において、エピタキシャル層５（ドリフト領域１５）には、第２トレンチ１９が形成されている。第２トレンチ１９には、第２絶縁体２２が埋設されている。この第２絶縁体２２は、第２トレンチ１９を埋め尽くし、その側面においてＬＯＣＯＳ酸化膜１８の内端面２１に接している。
【００３７】
これにより、第２トレンチ１９の周囲長（つまり、第２トレンチ１９の深さおよび幅を足した長さ）を、ソース領域２４とドレイン領域２９とを導通させるＬＤＭＯＳＦＥＴ４の実効的なドリフト長とすることができる。そのため、ＬＤＭＯＳＦＥＴ４の素子ピッチを小さくすることができる。その結果、半導体装置１を全体としてコンパクトにすることができる。
【００３８】
さらに、第１絶縁体１３および第２絶縁体２２が、エピタキシャル層５にトレンチ（第１トレンチ１０および第２トレンチ１９）を形成し、これらトレンチに絶縁材料を充填することにより形成されている。したがって、たとえば、ＳＴＩ（Shallow Trench Isolation：シャロートレンチアイソレーション）技術により、エピタキシャル層５に各素子形成領域を区画するためのアイソレーション領域を形成する場合には、上記アイソレーション領域の形成と並行して第１絶縁体１３および第２絶縁体２２を形成することができる。その結果、第１絶縁体１３および第２絶縁体２２を形成するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。
【００３９】
図２Ａ〜図２Ｚは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、Ｐ型の半導体基板２が用意される。次いで、図２Ｂに示すように、エピタキシャル成長法により、半導体基板２に、Ｎ-型のエピタキシャル層５が積層される。
【００４０】
次いで、図２Ｃに示すように、フォトリソグラフィにより、エピタキシャル層５上にＰ型領域９およびＰ型領域３０を形成すべき部分と対向する開口を有するマスク４１が形成される。そして、マスク４１を用いて、Ｐ型不純物がエピタキシャル層５の表面からその内部に注入される。このときのドーズ量は、Ｐ型領域９およびＰ型領域３０のＰ型不純物濃度に応じて定められ、後述するＰ型の高ドーズ量よりも相対的に小さいＰ型の低ドーズ量であり、たとえば、１０12〜１０14ｃｍ-2である。
【００４１】
そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図２Ｄに示すように、エピタキシャル層５にＰ型領域９およびＰ型領域３０が形成されるとともに、これらに隣接するドリフト領域１５が形成される。
次いで、図２Ｅに示すように、エピタキシャル層５の表層部が熱酸化されることにより、エピタキシャル層５上に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜４２が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜４２上に、ＳｉＮ（窒化シリコン）からなる犠牲窒化膜４３が積層される。
【００４２】
続いて、図２Ｆに示すように、フォトリソグラフィにより、犠牲窒化膜４３上に第１トレンチ１０および第２トレンチ１９を形成すべき部分と対向する開口を有するマスク４４が形成される。そして、マスク４４の開口に露出する犠牲窒化膜４３および犠牲酸化膜４２がエッチングにより除去される。
次に、図２Ｇに示すように、犠牲窒化膜４３および犠牲酸化膜４２をハードマスクとして利用して、エピタキシャル層５がエッチングされることにより、Ｐ型領域９に側面１１を有する第１トレンチ１０が形成されるとともに、ドリフト領域１５に側面２０を有する第２トレンチ１９が形成される。
【００４３】
その後、図２Ｈに示すように、犠牲窒化膜４３および犠牲酸化膜４２を残したまま、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法またはＳＡ−ＣＶＤ（Sub Atmospheric Chemical Vapor Deposition：準常圧化学気相成長）法により、エピタキシャル層５上に酸化シリコンからなる絶縁材料４５が堆積される。絶縁材料４５は、第１トレンチ１０および第２トレンチ１９を埋め尽くし、犠牲窒化膜４３上に膜を形成するように堆積される。
【００４４】
次いで、図２Ｉに示すように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、絶縁材料４５が研磨される。研磨は、絶縁材料４５の表面と犠牲窒化膜４３の表面とがほぼ面一となるまで続けられる。これにより、絶縁材料４５が、第１トレンチ１０に充填された第１絶縁体１３と、第２トレンチ１９に充填された第２絶縁体２２とに分離される。
【００４５】
ＣＭＰ処理後、図２Ｊに示すように、犠牲窒化膜４３が、たとえば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより除去される。そして、第１絶縁体１３および第２絶縁体２２の表面にマスクが形成された後、犠牲酸化膜４２が、たとえば、フッ酸（ＨＦ）を用いたウェットエッチングにより除去される。こうして、Ｐ型領域９の表面よりもその表面が一段高くされた第１絶縁体１３と、ドリフト領域１５の表面よりもその表面が一段高くされた第２絶縁体２２とが得られる。
【００４６】
次いで、図２Ｋに示すように、エピタキシャル層５の表層部が熱酸化されることにより、エピタキシャル層５上に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜４６が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、エピタキシャル層５上に犠牲窒化膜４７が積層される。
【００４７】
続いて、図２Ｌに示すように、フォトリソグラフィにより、犠牲窒化膜４７上に、ＬＯＣＯＳ酸化膜８およびＬＯＣＯＳ酸化膜１８を形成すべき部分と対向する開口を有するマスク４８が形成される。そして、マスク４８の開口に露出する犠牲窒化膜４７および犠牲酸化膜４６がエッチングにより除去される。犠牲窒化膜４７および犠牲酸化膜４６の除去後、マスク４８は、除去される。これにより、エピタキシャル層５のＬＯＣＯＳ酸化膜８およびＬＯＣＯＳ酸化膜１８を形成すべき部分を露出させるとともに、第１形成領域１６を形成すべき第１部分および第２形成領域１７を形成すべき第２部分を選択的に被覆するハードマスク（犠牲酸化膜４６および犠牲窒化膜４７）が形成される。
【００４８】
次いで、図２Ｍに示すように、ハードマスクから露出するエピタキシャル層５の表層部が熱酸化される。熱酸化は、形成される酸化膜の厚さが第１絶縁体１３および第２絶縁体２２の厚さよりも大きくならない条件で行なわれる。これにより、エピタキシャル層５上に、第１絶縁体１３および第２絶縁体２２の厚さよりも小さい厚さを有するＬＯＣＯＳ酸化膜８およびＬＯＣＯＳ酸化膜１８が一体的に形成される。こうして、エピタキシャル層５が、第１絶縁体１３を有する抵抗素子形成領域６と第２絶縁体２２を有するＬＤＭＯＳＦＥＴ形成領域７とに絶縁分離される。
【００４９】
ＬＯＣＯＳ酸化膜の形成後、図２Ｎに示すように、犠牲窒化膜４７が、たとえば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより除去される。そして、第１絶縁体１３、第２絶縁体２２およびＬＯＣＯＳ酸化膜８，１８の表面にマスクが形成された後、犠牲酸化膜４６が、たとえば、フッ酸（ＨＦ）を用いたウェットエッチングにより除去される。こうして、ＬＯＣＯＳ酸化膜８およびＬＯＣＯＳ酸化膜１８により囲まれる第１形成領域１６と第２形成領域１７とが形成される。
【００５０】
続いて、図２Ｏに示すように、第１形成領域１６および第２形成領域１７に露出するエピタキシャル層５の表層部が熱酸化される。これにより、第１形成領域１６および第２形成領域１７を被覆する熱酸化膜４９が形成される。その後、ＬＰ−ＣＶＤ法により、エピタキシャル層５上に導電材料膜としてのポリシリコン膜５０が堆積される。
次いで、図２Ｐに示すように、フォトリソグラフィにより、ポリシリコン膜５０上に抵抗素子３を形成すべき部分と対向する開口を有するマスク５１が形成される。そして、マスク５１を用いて、Ｐ型不純物がポリシリコン膜５０の表面からその内部に注入される。このときのＰ型不純物のドーズ量は、抵抗素子３の抵抗値に応じて定められ、たとえば、１０13〜１０15ｃｍ-2である。Ｐ型不純物の注入後、マスク５１は、除去される。
【００５１】
次に、図２Ｑに示すように、フォトリソグラフィにより、ポリシリコン膜５０上に抵抗素子３を形成すべき部分を被覆するマスク５２が形成される。そして、マスク５２を用いて、Ｎ型不純物がポリシリコン膜５０の表面からその内部に注入される。Ｎ型不純物の注入後、マスク５２は、除去される。
その後、図２Ｒに示すように、フォトリソグラフィにより、ポリシリコン膜５０上に抵抗素子３、ゲート電極２７およびフィールドプレート２８を形成すべき部分を被覆するマスク５３が形成される。そして、マスク５３から露出するポリシリコン膜５０がエッチングされることにより、ポリシリコン膜５０の不要部分（抵抗素子３、ゲート電極２７およびフィールドプレート２８以外の部分）が除去される。これにより、抵抗素子３、ゲート電極２７およびフィールドプレート２８が形成される。さらに、このマスク５３を利用して熱酸化膜４９の不要部分（ゲート酸化膜２６以外の部分）が除去されることにより、ゲート酸化膜２６が形成される。その後、マスク５３は、除去される。
【００５２】
次いで、図２Ｓに示すように、フォトリソグラフィにより、エピタキシャル層５上に第１形成領域１６と対向する開口を有するマスク５４が形成される。そして、マスク５４を用いて、Ｐ型不純物が第１形成領域１６の上方からドリフト領域１５に注入される。Ｐ型不純物は、ドリフト領域１５の表面に直交する鉛直方向に対して、たとえば、１５〜４５°の傾斜角度（注入角度）で斜めに注入される。このときのドーズ量は、ボディ領域２３のＰ型不純物濃度に応じて定められ、たとえば、Ｐ型の低ドーズ量（たとえば、１０12〜１０14ｃｍ-2）とほぼ同じドーズ量である。
【００５３】
その後、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図２Ｔに示すように、ドリフト領域１５にボディ領域２３が形成される。
続いて、図２Ｕに示すように、フォトリソグラフィにより、エピタキシャル層５上に第１形成領域１６におけるソース領域２４を形成すべき部分および第２形成領域１７全域と対向する開口を有するマスク５５が形成される。そして、マスク５５を用いて、Ｎ型不純物がボディ領域２３およびドリフト領域１５に注入される。このときのドーズ量は、ソース領域２４およびドリフト領域１５のＮ型不純物濃度に応じて定められ、たとえば、１０15〜１０16ｃｍ-2である。
【００５４】
次いで、マスク５５が除去され、図２Ｖに示すように、フォトリソグラフィにより、エピタキシャル層５上に第１形成領域１６におけるボディコンタクト領域２５を形成すべき部分および抵抗素子３におけるコンタクト領域１４を形成すべき部分と対向する開口を有するマスク５６が形成される。そして、マスク５６を用いて、Ｐ型不純物がボディ領域２３および抵抗素子３に注入される。このときのドーズ量は、Ｐ型の低ドーズ量よりも相対的に大きいＰ型の高ドーズ量であり、たとえば、１０15〜１０16ｃｍ-2である。
【００５５】
その後、マスク５６が除去され、図２Ｗに示すように、注入された各不純物を活性化させるための熱処理が行なわれることにより、コンタクト領域１４、ボディコンタクト領域２５、ソース領域２４およびドレイン領域２９が形成される。こうして、ＬＤＭＯＳＦＥＴ形成領域７にＬＤＭＯＳＦＥＴ４が形成される。
次に、図２Ｘに示すように、ＣＶＤ法により、エピタキシャル層５上に層間絶縁膜３１が積層される。
【００５６】
層間絶縁膜３１の形成後、図２Ｙに示すように、フォトリソグラフィにより、層間絶縁膜３１上にコンタクトホール３２、ソースコンタクトホール３５およびドレインコンタクトホール３６を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、層間絶縁膜３１にコンタクトホール３２、ソースコンタクトホール３５およびドレインコンタクトホール３６が形成される。コンタクトホールの形成後、層間絶縁膜３１上のマスクは除去される。
【００５７】
次いで、スパッタ法により、層間絶縁膜３１上に導電材料が付着される。導電材料は、コンタクトホール３２を埋め尽くすとともに、ソースコンタクトホール３５およびドレインコンタクトホール３６の内面および層間絶縁膜３１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜３１上の導電材料の薄膜がパターニングされる。これにより、図２Ｚに示すように、コンタクトプラグ３３および配線３４、ならびにソース配線３７およびドレイン配線３８が形成される。以上の工程を経ることにより、図１に示す半導体装置１が得られる。
【００５８】
上記の製造工程では、第１トレンチ１０を形成する工程と第２トレンチ１９を形成する工程とが同じ工程（図２Ｇ参照。）で行なわれる。また、第１トレンチ１０に第１絶縁体１３を埋設する工程と第２トレンチ１９に第２絶縁体２２を埋設する工程とが同じ工程で行なわれる（図２Ｈ〜図２Ｉ参照。）。各トレンチを形成する工程を１工程とし、各絶縁体を埋設する工程を１工程とすることができるので、半導体装置１の製造工程の工程数を低減することができる。その結果、半導体装置１の製造効率を向上させることができる。
【００５９】
つまり、上記の製造工程により、耐圧に優れ、かつ、全体としてコンパクトな半導体装置を効率よく製造することができる。
図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００６０】
この半導体装置６１では、抵抗素子形成領域６のＰ型領域９は、ＬＤＭＯＳＦＥＴ形成領域７に延設されることにより、その上面においてボディ領域２３と接し、その下面において半導体基板２と接している。これにより、ボディ領域２３と半導体基板２とは、Ｐ型領域９を介して電気的に接続されている。
また、ＬＤＭＯＳＦＥＴ形成領域７のドリフト領域１５は、隣接する素子形成領域に延設されている。これにより、当該領域において、エピタキシャル層５の一部がドリフト領域１５と一体をなすＮ型領域とされている。
【００６１】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
図４Ａ〜図４Ｄは、図３に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図４Ａに示すように、Ｐ型の半導体基板２が用意される。次いで、フォトリソグラフィにより、半導体基板２上にドリフト領域１５を形成すべき部分を被覆するマスク６２が形成される。そして、マスク６２を用いてＰ型不純物が半導体基板２の表層部に注入される。このときのドーズ量は、半導体基板２からＰ型半導体を成長させることのできるドーズ量であり、たとえば、１０12〜１０14ｃｍ-2である。
【００６２】
次いで、マスク６２が除去され、図４Ｂに示すように、エピタキシャル成長法により、エピタキシャル層５が積層される。エピタキシャル成長は、Ｎ型の半導体がＰ型の半導体よりも速く成長する成長条件で行なわれる。これにより、Ｎ型半導体を、マスク６２で被覆されていた部分（Ｐ型不純物が注入されていない部分）から縦方向に成長させるとともに、Ｐ型半導体の上方へ回り込むように横方向にも成長させることができる。こうして、Ｎ-型領域６４とＰ型領域６５とを有するエピタキシャル層５が形成される。
【００６３】
次いで、図４Ｃに示すように、フォトリソグラフィにより、エピタキシャル層５上にドリフト領域１５を形成すべき領域を被覆するマスク６６が形成される。そして、マスク６６を用いてＰ型不純物がエピタキシャル層５に注入される。このときのドーズ量は、Ｐ型の低ドーズ量（たとえば、１０12〜１０14ｃｍ-2）とほぼ同じドーズ量である。
そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図４Ｄに示すように、エピタキシャル層５にＰ型領域９およびＰ型領域３０が形成されるとともに、これらに隣接するドリフト領域１５が形成される。
【００６４】
その後は、図２Ｅ〜図２Ｚを参照して説明した工程と同様の工程が行なわれる。
以上の工程を経ることにより、図３に示す半導体装置６１が得られる。
以上、本発明の複数の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、半導体装置１および半導体装置６１の各半導体部分の導電型を反転した構成が採用されてもよい。半導体装置１および半導体装置６１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００６５】
また、抵抗素子３は、図２Ｏ〜図２Ｒで説明した方法に限らず、たとえば、予めＮ型不純物がドーピングされたポリシリコン膜をエピタキシャル層５上に形成し、このポリシリコン膜をフォトリソグラフィ技術によりパターニングすることによっても形成することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す模式的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す模式的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す模式的な断面図である。
【図２Ｐ】図２Ｏの次の工程を示す模式的な断面図である。
【図２Ｑ】図２Ｐの次の工程を示す模式的な断面図である。
【図２Ｒ】図２Ｑの次の工程を示す模式的な断面図である。
【図２Ｓ】図２Ｒの次の工程を示す模式的な断面図である。
【図２Ｔ】図２Ｓの次の工程を示す模式的な断面図である。
【図２Ｕ】図２Ｔの次の工程を示す模式的な断面図である。
【図２Ｖ】図２Ｕの次の工程を示す模式的な断面図である。
【図２Ｗ】図２Ｖの次の工程を示す模式的な断面図である。
【図２Ｘ】図２Ｗの次の工程を示す模式的な断面図である。
【図２Ｙ】図２Ｘの次の工程を示す模式的な断面図である。
【図２Ｚ】図２Ｙの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図５】従来の高耐圧半導体装置の模式的な断面図である。
【符号の説明】
【００６７】
１    半導体装置
２    半導体基板
３    抵抗素子
４    ＬＤＭＯＳＦＥＴ
５    エピタキシャル層（半導体層）
８    ＬＯＣＯＳ酸化膜（絶縁膜）
９    Ｐ型領域（半導体領域）
１０  第１トレンチ
１３  第１絶縁体
１５  ドリフト領域
１６  第１形成領域
１７  第２形成領域
１８  ＬＯＣＯＳ酸化膜（絶縁膜）
１９  第２トレンチ
２２  第２絶縁体
２３  ボディ領域
２４  ソース領域
２７  ゲート電極
２９  ドレイン領域
４５  絶縁材料
４６  犠牲酸化膜（ハードマスク）
４７  犠牲窒化膜（ハードマスク）
５０  ポリシリコン膜（導電材料膜）
６１  半導体装置
【図１】
2009295783.tif 000003
【図２Ａ】
2009295783.tif 000004
【図２Ｂ】
2009295783.tif 000005
【図２Ｃ】
2009295783.tif 000006
【図２Ｄ】
2009295783.tif 000007
【図２Ｅ】
2009295783.tif 000008
【図２Ｆ】
2009295783.tif 000009
【図２Ｇ】
2009295783.tif 000010
【図２Ｈ】
2009295783.tif 000011
【図２Ｉ】
2009295783.tif 000012
【図２Ｊ】
2009295783.tif 000013
【図２Ｋ】
2009295783.tif 000014
【図２Ｌ】
2009295783.tif 000015
【図２Ｍ】
2009295783.tif 000016
【図２Ｎ】
2009295783.tif 000017
【図２Ｏ】
2009295783.tif 000018
【図２Ｐ】
2009295783.tif 000019
【図２Ｑ】
2009295783.tif 000020
【図２Ｒ】
2009295783.tif 000021
【図２Ｓ】
2009295783.tif 000022
【図２Ｔ】
2009295783.tif 000023
【図２Ｕ】
2009295783.tif 000024
【図２Ｖ】
2009295783.tif 000025
【図２Ｗ】
2009295783.tif 000026
【図２Ｘ】
2009295783.tif 000027
【図２Ｙ】
2009295783.tif 000028
【図２Ｚ】
2009295783.tif 000029
【図３】
2009295783.tif 000030
【図４Ａ】
2009295783.tif 000031
【図４Ｂ】
2009295783.tif 000032
【図４Ｃ】
2009295783.tif 000033
【図４Ｄ】
2009295783.tif 000034
【図５】
2009295783.tif 000035