(57)【要約】      （修正有）【課題】工程を単純化させるとともに、ドレインコンタクトを形成するための工程過程で発生する素子の信頼性の低下問題を解消することが可能なフラッシュメモリ素子の製造方法の提供。【解決手段】半導体基板１１０上に層間絶縁膜１１２、ハードマスク膜１１４、１１６および第１エッチングマスクパターン１１８を形成する段階と、補助膜１２０を形成する段階と、前記第１エッチングマスクパターンの間が充填されるように前記補助膜上にエッチングマスク膜を形成する段階と、前記エッチングマスク膜をエッチングして前記補助膜の上部より低い高さで前記第１エッチングマスクパターンの間の前記補助膜上に残留する第２エッチングマスクパターン１２２ａを形成する段階と、前記補助膜を除去する段階と、前記第１および第２エッチングマスクパターンの間の前記ハードマスク膜を除去してハードマスクパターンを形成する段階とを含んでなる。【選択図】図１Ｄ
2009124102.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜、ハードマスク膜および第１エッチングマスクパターンを形成する段階と、
前記第１エッチングマスクパターンおよび前記ハードマスク膜の表面に沿って補助膜を形成する段階と、
前記第１エッチングマスクパターンの間が充填されるように前記補助膜上にエッチングマスク膜を形成する段階と、
前記エッチングマスク膜をエッチングして前記補助膜の上部より低い高さで前記第１エッチングマスクパターンの間の前記補助膜上に残留する第２エッチングマスクパターンを形成する段階と、
前記第１および第２エッチングマスクパターンの間の前記補助膜を除去する段階と、
前記第１および第２エッチングマスクパターンの間の前記ハードマスク膜を除去してハードマスクパターンを形成する段階と、
前記ハードマスクパターンを用いたエッチング工程によって前記層間絶縁膜にコンタクトホールを形成する段階とを含んでなることを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
前記第１エッチングマスクパターンが、互いに隣接したドレインセレクトライン（ＤＳＬ）を交差するように形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１エッチングマスクパターンが、前記コンタクトホールの間の領域に前記コンタクトホール間の間隔の２倍の間隔で形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第２エッチングマスクパターンを形成する段階は、
前記エッチングマスク膜上に感光膜を塗布する段階と、
前記感光膜に対して露光および現像工程を行い、コンタクトホールが形成されるべき領域がオープンされた感光膜パターンを形成しながら、前記エッチングマスク膜が同時にエッチングされる段階とを含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第２エッチングマスクパターンは、互いに隣接したドレインセレクトライン（ＤＳＬ）の間に形成された前記エッチングマスク膜がエッチングされて形成されることを特徴とする、請求項１または４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第１エッチングマスクパターンの側壁に形成された前記補助膜の厚さが前記コンタクトホールの幅に比例することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第１エッチングマスクパターンは、シリコンを含有した下部反射防止膜パターンで形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ハードマスク膜は、非晶質カーボン膜およびシリコン酸化窒化膜の積層構造で形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第２エッチングマスクパターンは、シリコンを含有した感光膜パターンで形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記補助膜は、カーボンポリマー膜で形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記補助膜を除去する工程の際に、Ｏ2 を含むガスを用いて行うことを特徴とする、請求項１または１０に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、工程を単純化させるとともに、ドレインコンタクトを形成するための工程過程で発生する素子の信頼性低下問題を解消することが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子(Flash Memory Device)は、プログラミング(Programming)および消去(Erase)特性を持つＥＰＲＯＭと、電気的にプログラムおよび消去特性を持つＥＥＰＲＯＭの利点を生かして製造された素子である。このようなフラッシュメモリ素子は、一つのトランジスタであって、１ビットの格納状態を実現し、電気的にプログラミングと消去を行うことができる。
【０００３】
フラッシュメモリ素子は、セルアレイ構造によって、ビットラインと接地との間にセルが並列に配置されたＮＯＲ型構造と、ビットラインと接地との間にセルが直列に配置されたＮＡＮＤ型構造に分けられるが、ＮＡＮＤ型フラッシュメモリ素子のセルアレイは、一般フラッシュ素子とは異なり、セルアレイがストリングで連結されて動作している。このような特性上、ストリングの両端にビットラインで連結されるドレインコンタクト(Drain Contact)とグローバルグラウンド(Global Ground)のためのソースラインコンタクト(Source Line Contact)が位置し、これらのコンタクトはストリング制御のためのセレクトトランジスタ(Select Transistor)のジャンクションと連結される。
【０００４】
ここで、ドレインコンタクトを形成するために一般にパターン工程を行うが、例えば、ソースコンタクトプラグを含む所定の下部構造物が形成された半導体基板上に複数層のハードマスク膜(Hard Mask Layer)を形成する。この際、ハードマスク膜としてポリシリコン膜を使用し、このようなポリシリコン膜上に下部反射防止膜を蒸着し、フォトレジスト膜の露光工程および現像工程を含む後続の工程を行う。ところが、前述したようなポリシリコン膜の蒸着の際に、ポリシリコン膜の下部に形成された非晶質カーボン(Amorphous Carbon)の応力によるクラックが発生して素子の信頼性を低下させるおそれがある。また、ポリシリコンを蒸着しエッチングする工程によって工程の段階が追加され、下部反射防止膜のエッチングおよびフォトレジストのパターニングなどの後続工程によって製造工程が多いうえ、これによる製造コストおよび時間が増加して生産性を低下させるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、かかる問題点を解決するためのもので、その目的とするところは、工程を単純化させるとともに、ドレインコンタクトを形成するための工程過程で発生する素子の信頼性低下問題を解消することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、半導体基板上に層間絶縁膜、ハードマスク膜および第１エッチングマスクパターンを形成する段階と、前記第１エッチングマスクパターンおよび前記ハードマスク膜の表面に沿って補助膜を形成する段階と、前記第１エッチングマスクパターンの間が充填されるように前記補助膜上にエッチングマスク膜を形成する段階と、前記エッチングマスク膜をエッチングして前記補助膜の上部より低い高さで前記第１エッチングマスクパターンの間の前記補助膜上に残留する第２エッチングマスクパターンを形成する段階と、前記第１および第２エッチングマスクパターンの間の前記補助膜を除去する段階と、前記第１および第２エッチングマスクパターンの間の前記ハードマスク膜を除去してハードマスクパターンを形成する段階と、前記ハードマスクパターンを用いたエッチング工程によって前記層間絶縁膜にコンタクトホールを形成する段階とを含んでなる。
【０００７】
ここで、前記第１エッチングマスクパターンが、互いに隣接したドレインセレクトライン（ＤＳＬ）を交差するように形成される。
【０００８】
前記第１エッチングマスクパターンが、前記コンタクトホールの間の領域に前記コンタクトホール間の間隔の２倍の間隔で形成される。
【０００９】
前記第２エッチングマスクパターンを形成する段階は、前記エッチングマスク膜上に感光膜を塗布する段階と、前記感光膜に対して露光および現像工程を行い、コンタクトホールが形成されるべき領域がオープンされた感光膜パターンを形成しながら、前記エッチングマスク膜が同時にエッチングされる段階とを含む。
【００１０】
前記第２エッチングマスクパターンは、互いに隣接したドレインセレクトライン（ＤＳＬ）の間に形成された前記エッチングマスク膜がエッチングされて形成される。
【００１１】
前記第１エッチングマスクパターンの側壁に形成された前記補助膜の厚さが前記コンタクトホールの幅に比例する。
【００１２】
前記第１エッチングマスクパターンは、シリコンを含有した下部反射防止膜パターンで形成される。
【００１３】
前記ハードマスク膜は、非晶質カーボン膜およびシリコン酸化窒化膜の積層構造で形成される。
【００１４】
前記第２エッチングマスクパターンは、シリコンを含有した感光膜パターンで形成される。
【００１５】
前記補助膜は、カーボンポリマー膜で形成される。
【００１６】
前記補助膜を除去する工程の際に、Ｏ2 を含むガスを用いて行う。
【発明の効果】
【００１７】
本発明によれば、フラッシュメモリ素子のドレインコンタクトを形成するための工程過程でハードマスク膜としてシリコン含有反射防止膜を使用することにより、非晶質カーボンの応力によるクラックが発生するという問題を解消して素子の信頼性を向上させることができる。また、超微細パターンピッチをダブリングする技術を適用するためのカーボンポリマー蒸着の後、コンタクト領域を定義するために、コンタクトアレイを形成すべき領域がオープンされた感光膜パターンを形成するように露光および現像する工程で、互いに隣接したドレインセレクトライン（ＤＳＬ）の間に形成されたシリコン含有感光膜が同時に露光および現像されることにより、マルチレイヤプロセスによって、従来必要であった複数のエッチングマスク層が不要になるので、工程の簡略化が可能である。したがって、製造コストおよび工程時間を短縮して生産性を大幅向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照しながら、本発明の一実施例に係るフラッシュメモリ素子の製造方法を詳細に説明する。
【００１９】
本発明の属する技術分野で広く知られており且つ本発明と直接的に関連のない技術内容については説明を省略する。これは無駄な説明を省略することにより、本発明の要旨を乱すことなくさらに明確に伝達するためである。
【００２０】
図１Ａを参照すると、図示してはいないが、半導体基板１１０上に素子分離膜、ソースセレクトラインＳＳＬ、ワードラインＷＬおよびドレインセレクトラインＤＳＬを含む所定の構造が形成される。このような構造を含む半導体基板１１０の全体構造上に、ドレインコンタクトを形成するための層間絶縁膜１１２、第１ハードマスク膜１１４および第２ハードマスク膜１１６を含むハードマスク膜、第１エッチングマスクパターン１１８を順次形成する。具体的に、第２ハードマスク膜１１６を含む半導体基板１１０上に第１エッチングマスクパターン１１８を形成するためのエッチングマスク膜および第１感光膜（図示せず）を順次形成する。次いで、第１感光膜をパターニングして第１エッチングマスクパターン１１８を形成するためのエッチングマスク膜上に第１感光膜パターン（図示せず）を形成する。このような第１感光膜パターンを用いたエッチングによって第１エッチングマスクパターン１１８を形成するためのエッチングマスク膜のエッチング工程を行い、第１エッチングマスクパターン１１８を形成する。このような第１エッチングマスクパターン１１８のピッチは最終的に形成するコンタクトアレイピッチの２倍になる。一方、第１エッチングマスクパターン１１８は、基板１１０上に隣接して形成されたドレインセレクトラインＤＳＬを交差するように形成される。
【００２１】
特に、第１エッチングマスクパターン１１８は、シリコン（Ｓｉ）を含有した下部反射防止膜（Bottom Antireflective Coating、ＢＡＲＣ）を使用する。一般に、下部反射防止膜の下部にはハードマスク膜が形成されるが、このようなハードマスク膜は、複数層の積層型構造で形成されることにより、下部反射防止膜と共に、蒸着およびエッチング工程などを含む多数の工程段階を経た。しかし、本発明での如く、シリコンを含有した下部反射防止膜を、第１エッチングマスクパターン１１８を形成するためのエッチングマスク膜として使用することにより、反射防止膜の機能を含み、ポリシリコン膜のハードマスク機能を充足させることができるため、工程時間および費用を短縮させることができる。また、シリコン含有下部反射防止膜を使用することにより、ポリシリコン膜をハードマスクとして使用するときに発生した従来の非晶質カーボンの下部膜の応力によるクラック問題が発生しないため、信頼性の側面で効率的である。
【００２２】
次いで、第１エッチングマスクパターン１１８を形成するためのエッチングマスク膜は、本発明での如く、シリコン含有下部反射防止膜からなる一つの単一層で形成してもよく、複数層で形成してもよい。この際、シリコン含有下部反射防止膜上にさらに形成される複数層は、シリコンを含有していない通常の下部反射防止膜を使用しても構わない。但し、本発明での如く、単一層の第１エッチングマスク膜で形成する場合、シリコンが含有された下部反射防止膜を使用することが好ましい。そして、層間絶縁膜１１２はＨＤＰ(High Density Plasma)酸化膜、ハードマスク膜は非晶質カーボンの第１ハードマスク膜１１４およびシリコン酸化窒化膜の第２ハードマスク膜１１６の積層型構造で形成することができる。
【００２３】
図１Ｂを参照すると、第１エッチングマスクパターン１１８を含む半導体基板１１０上に第１エッチングマスクパターン１１８に沿って補助膜１２０をコンフォーマル(conformal)に形成する。この際、補助膜１２０はカーボンポリマー膜で形成されるが、カーボンポリマー膜の側壁の厚さは、第１エッチングマスクパターン１１８の厚さと同様に、最終的に形成するコンタクトアレイの幅と同一にする。このようなカーボンポリマー膜を補助膜として用いることにより、パターンピッチ(Pattern Pitch)をダブリング(Doubling)、すなわち微細に形成することができるため、３２ｍ以下のフラッシュメモリ素子の高集積化による傾向に寄与することができる。
【００２４】
図１Ｃを参照すると、第１エッチングマスクパターン１１８の間が充填されるように補助膜１２０上にエッチングマスク膜１２２を形成する。この際、エッチングマスク膜１２２はシリコン（Ｓｉ）が含有された感光膜で形成する。一般に、カーボンポリマー膜を蒸着した後、カーボン膜間の空間を埋め込むためにシリコン含有下部反射防止膜を形成し、その後、コンタクトを形成しようとする領域をオープンさせて後続のエッチング工程によってカーボンポリマーを除去するために感光膜を形成してパターニングする工程段階を経る。しかし、本発明によって、図１ｄに示すように、コンタクト領域を定義するために、コンタクトアレイを形成する領域がオープンされた感光膜パターンを形成するように露光および現像する工程で、互いに隣接したドレインセレクトラインの間に形成されたシリコン含有感光膜が同時に露光および現像されることにより、前述したような２つの目的を同時に達成することができる。
【００２５】
図１Ｄを参照すると、ドレインセレクトラインＤＳＬの間の領域のエッチングマスク膜１２２をエッチングし、補助膜１２０の上部高さより低い高さで第１エッチングマスクパターン１１８の間の補助膜１２０上に残留する第２エッチングマスクパターン１２２ａを形成する。具体的に、コンタクトホールが形成されるべき領域（すなわち、ドレインセレクトラインＤＬＳの間の領域）がオープンされた感光膜パターン１００を形成するために、エッチングマスク膜１２２上に感光膜を塗布した後、露光および現像工程を行う。この際、露光および現像工程を行う過程でドレインセレクトラインＤＳＬの間の領域に形成されたエッチングマスク膜１２２も同時にエッチングされ、第１エッチングマスクパターン１１８の間の補助膜１２０上にのみ所定の厚さで残留し、これにより補助膜１２０の一部が露出する。その結果、ドレインセレクトラインＤＳＬの間の領域では第２エッチングマスクパターン１２２ａが第１エッチングマスクパターン１１８の間にコンタクトアレイピッチの２倍間隔でそれぞれ残留する。また、図１Ｄに示すように、第２エッチングマスクパターン１２２ａは第１エッチングマスクパターン１１８の高さと同一の高さで形成できる。
【００２６】
すなわち、超微細パターンピッチをダブリングする技術を適用するためのカーボンポリマー蒸着の後、コンタクト領域を定義するために、コンタクトアレイを形成するべき領域がオープンされた感光膜パターン１００を形成するように露光および現像する工程で、互いに隣接したドレインセレクトラインの間に形成されたシリコン含有感光膜、すなわちエッチングマスク膜１２２が同時に露光および現像されることにより、マルチレイヤプロセスで、従来必要であった複数のエッチングマスク層が不要になるので、工程の簡略化が可能になる。したがって、製造コストおよび工程時間を短縮して生産性を大幅向上させることができる。
【００２７】
図１Ｅを参照すると、補助膜１２０に対して異方性エッチング工程を行う。この際、シリコン含有下部反射防止膜からなる第１エッチングマスクパターン１１８とシリコン含有感光膜からなる第２エッチングマスクパターン１２２ａに対して選択比を持つＯ2 含有ガスを選択してエッチング工程を行うことができる。こうして異方性エッチング工程によって第２エッチングマスクパターン１２２ａと第１エッチングマスクパターン１１８間のカーボンポリマーの補助膜１２０が除去されると、コンタクトホールが形成されるべき領域の第２ハードマスク膜１１６が露出する。一方、異方性エッチングの後、エッチングに影響されていない補助膜の一部が第２エッチングマスクぽターン１２２ａの下部に残留して補助膜パターン１２０ａを形成する。
【００２８】
図１Ｆを参照すると、補助膜パターン１２０ａおよび第２エッチングマスクパターン１２２ａが積層された構造のパターンと第１エッチングマスクパターン１１８を用いて、第２ハードマスク膜１１６の露出した部分をエッチングする。
【００２９】
図１Ｇを参照すると、補助膜パターン１２０ａおよび第２エッチングマスクパターン１２２ａが積層された構造のパターンと第１エッチングマスクパターン１１８を除去する。その結果、第１ハードマスク膜１１４上には、コンタクトホールが形成されるべき領域が定義された第２ハードマスク膜パターン１１６ａが形成される。
【００３０】
図１Ｈを参照すると、第２ハードマスク膜パターン１１６ａを用いて半導体基板１１０上の層間絶縁膜１１２が露出するように、第１ハードマスク膜１１４のエッチング工程を行う。こうして、第１ハードマスク膜パターン１１４ａおよび第２ハードマスク膜パターン１１６ａからなる積層型コンタクトアレイパターンを形成することができる。このような積層型コンタクトアレイパターンを用いて半導体基板１１０上の層間絶縁膜１１２のエッチング工程を行い、最終的にドレインコンタクトを形成するためのドレインコンタクトホールを形成することができる。
【００３１】
以上、本発明の具体的な具現例を図面を参照して説明したが、これは本発明の属する技術分野における通常の知識を有する者が容易に理解し得るようにするためのものであり、発明の技術的範囲を限定するためのものではない。したがって、本発明の技術的範囲は特許請求の範囲に記載された事項によって定められ、図面を参照して説明した具現例は本発明の技術的思想と範囲内でいくらでも変形または修正することができる。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｂ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｃ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｄ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｅ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｆ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｇ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【図１Ｈ】本発明に係るフラッシュメモリ素子の製造方法を順次説明するための工程断面図である。
【符号の説明】
【００３３】
１１０    半導体基板
１１２    層間絶縁膜
１１４    第１ハードマスク膜
１１４ａ    第１ハードマスク膜パターン
１１６    第２ハードマスク膜
１１６ａ    第２ハードマスク膜パターン
１１８    第１エッチングマスクパターン
１２０    補助膜
１２０ａ    補助膜パターン
１２２    エッチングマスク膜
１２２ａ    第２エッチングマスクパターン
１００    コンタクトホールが形成されるべき領域がオープンされた感光膜パターン
【図１Ａ】
2009124102.tif 000003
【図１Ｂ】
2009124102.tif 000004
【図１Ｃ】
2009124102.tif 000005
【図１Ｄ】
2009124102.tif 000006
【図１Ｅ】
2009124102.tif 000007
【図１Ｇ】
2009124102.tif 000008
【図１Ｈ】
2009124102.tif 000009
【図１Ｆ】
2009124102.tif 000010