(57)【要約】【課題】シングルスロープ型のアナログデジタル変換回路は、分解能が増加するにつれ参照信号のステップ数を増大させる必要があるため、変換速度が遅くなってしまう。【解決手段】コンパレータＣＰは、デジタル信号に変換すべきアナログ信号に対応する電圧を受ける第１入力端子と、電圧レベルが順次上昇または下降する第１参照電圧を受ける第２入力端子を有し、第１入力端子の電圧と第２入力端子の電圧とを比較する。容量Ｃは、出力側端子がコンパレータＣＰの第１入力端子に直列に接続され、入力側端子がアナログ信号Ｖｉｎを受ける。容量Ｃによりサンプリングされたアナログ信号Ｖｉｎに対応する電圧が第１入力端子に現れたのち、容量Ｃの入力側端子に、電圧レベルが順次上昇または下降する第２参照電圧が入力される。【選択図】図１
2009218964.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号に変換すべきアナログ信号に対応する電圧を受ける第１入力端子と、電圧レベルが順次上昇または下降する第１参照電圧を受ける第２入力端子を有し、前記第１入力端子の電圧と前記第２入力端子の電圧とを比較する比較回路と、
前記比較回路の出力が反転したタイミングを記憶する記憶部と、
出力側端子が前記比較回路の第１入力端子に直列に接続され、入力側端子が前記アナログ信号を受ける容量と、を備え、
前記容量によりサンプリングされたアナログ信号に対応する電圧が前記第１入力端子に現れたのち、前記容量の入力側端子に、電圧レベルが順次上昇または下降する第２参照電圧が入力されることを特徴とするアナログデジタル変換回路。
【請求項２】
前記第１参照電圧および前記第２参照電圧の入力タイミングを制御する制御部をさらに備え、
前記第１参照電圧のステップ幅は、前記第２参照電圧のステップ幅より細かく設定され、
前記制御部は、前記アナログ信号に対応する電圧が前記第１入力端子に現れたのち、前記第２入力端子の電圧を固定したまま前記容量の入力側端子に前記第２参照電圧を入力し、前記比較回路の出力が反転すると、前記容量の入力側端子をそのときの電圧に固定し、かつ前記第２入力端子に前記第１参照電圧を入力することを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記第１参照電圧および前記第２参照電圧の入力タイミングを制御する制御部をさらに備え、
前記第１参照電圧のステップ幅は、前記第２参照電圧のステップ幅より粗く設定され、
前記制御部は、前記アナログ信号に対応する電圧が前記第１入力端子に現れたのち、前記容量の入力側端子の電圧を固定し、かつ前記第２入力端子に前記第１参照電圧を入力し、前記比較回路の出力が反転すると、前記第２入力端子をそのときの電圧に固定し、かつ前記容量の入力側端子に前記第２参照電圧を入力することを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項４】
前記第１参照電圧および前記第２参照電圧のうち、後に入力される参照電圧の起点電圧レベルが、先に入力される参照電圧の変化方向に対して逆の方向に冗長レンジを持った電圧レベルに設定されることを特徴とする請求項２または３に記載のアナログデジタル変換回路。
【請求項５】
前記第１参照電圧および前記第２参照電圧のうち、後に入力される参照電圧の一ステップの変化時間が、先に入力される参照電圧の一ステップの変化時間より長く設定されることを特徴とする請求項２または３に記載のアナログデジタル変換回路。
【請求項６】
前記第１参照電圧および前記第２参照電圧の入力タイミングを制御する制御部をさらに備え、
前記第１参照電圧のステップ幅は、前記第２参照電圧のステップ幅より細かく設定され、
前記制御部は、前記アナログ信号に対応する電圧が前記第１入力端子に現れたのち、前記第２参照電圧の一ステップおよびその一ステップに対応する第１参照電圧の複数ステップを切替単位として、前記第１参照電圧と前記第２参照電圧とを交互に入力することを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項７】
デジタル信号に変換すべきアナログ信号に対応する電圧を受ける第１入力端子と、電圧レベルが順次上昇または下降する参照信号を受ける第２入力端子を有し、前記第１入力端子の電圧と前記第２入力端子の電圧とを比較する比較回路と、
前記比較回路の出力が反転したタイミングを記憶する記憶部と、
それぞれの出力側端子が前記比較回路の第１入力端子に直列に接続され、それぞれの入力側端子が前記アナログ信号を並列に受ける複数の容量と、
前記複数の容量の入力側端子にそれぞれ接続され、所定の定電圧をそれぞれの容量に入力するための複数のスイッチと、
前記複数のスイッチがオフ状態のときに前記複数の容量によりサンプリングされたアナログ信号に対応する電圧が前記第１入力端子に現れたのち、前記複数のスイッチを順次オンする制御部と、
を備えることを特徴とするアナログデジタル変換回路。
【請求項８】
撮像素子と、
前記撮像素子から出力されるアナログ信号をデジタル信号に変換する請求項１から７のいずれかに記載のアナログデジタル変換回路と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子などから出力されるアナログ信号をデジタル信号に変換するアナログデジタル変換回路、およびそれを搭載した撮像装置に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルムービーカメラ（以下、デジタルカメラと総称する）が広く普及してきている。デジタルカメラは年々、小型化、高精細化してきている。これにともない、デジタルカメラに搭載されるアナログデジタル変換器は、小型で高速なものが要求されている。デジタルカメラ以外の電子機器、たとえば携帯電話機などでも同様の傾向にある。
【０００３】
このような要求に対応するアナログデジタル変換回路の一つに、シングルスロープ型がある。シングルスロープ型のアナログデジタル変換回路は比較回路を備える。この比較回路は、入力アナログ信号と、クロックに同期して単調増加または単調減少する参照信号とを比較する。そして、その比較結果が反転したときの情報、たとえばクロック数を用いてデジタル信号を生成する。このシングルスロープ型のアナログデジタル変換回路はフラッシュ型などと比較し、回路面積を小さくすることができる。
【０００４】
非特許文献１は、シングルスロープ型のアナログデジタル変換回路の一例を開示する。
【非特許文献１】M.F.snoeij etc. "A CMOS Image Sensor with a Columun-Level  Multiple-Ramp Single-Slope ADC" 2007 IEEE international Solid-State Circuit Conference p.506-507,618
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シングルスロープ型のアナログデジタル変換回路は、分解能が増加するにつれ参照信号のステップ数を増大させる必要があるため、分解能が増加すると変換速度が遅くなってしまう。ステップ幅の異なる複数の参照信号を生成し、それらを途中で切り替える手法もあるが、その場合、参照信号を生成するための回路規模が増大してしまう。
【０００６】
本発明はこうした状況に鑑みなされたものであり、回路規模の増大を抑制しつつ、変換速度を向上させることができるアナログデジタル変換回路およびそれを搭載した撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のある態様のアナログデジタル変換回路は、デジタル信号に変換すべきアナログ信号に対応する電圧を受ける第１入力端子と、電圧レベルが順次上昇または下降する第１参照電圧を受ける第２入力端子を有し、第１入力端子の電圧と第２入力端子の電圧とを比較する比較回路と、比較回路の出力が反転したタイミングを記憶する記憶部と、出力側端子が比較回路の第１入力端子に直列に接続され、入力側端子がアナログ信号を受ける容量と、を備える。容量によりサンプリングされたアナログ信号に対応する電圧が第１入力端子に現れたのち、容量の入力側端子に、電圧レベルが順次上昇または下降する第２参照電圧が入力される。
【０００８】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、回路面積の増大を抑制しつつ、変換速度を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の実施の形態１に係るアナログデジタル変換回路１００の構成を示す図である。アナログデジタル変換回路１００は、比較回路（以下、コンパレータＣＰと表記する。）、容量Ｃ、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、記憶部１０および制御部２０を備える。
【００１１】
コンパレータＣＰは、デジタル信号に変換すべきアナログ信号Ｖｉｎに対応する電圧を受ける第１入力端子（図１では反転入力端子）と、第１参照電圧を受ける第２入力端子（図１では非反転入力端子）を有し、第１入力端子の電圧と第２入力端子の電圧とを比較する。コンパレータＣＰの、第１入力端子と出力端子は、第１スイッチＳＷ１を介して接続される。
【００１２】
容量Ｃはアナログ信号Ｖｉｎをサンプリングする。容量Ｃの出力側端子はコンパレータＣＰの第１入力端子に直列に接続され、入力側端子は第２スイッチＳＷ２および第３スイッチＳＷ３に並列に接続される。容量Ｃの入力側端子には、第２スイッチＳＷ２を介してアナログ信号Ｖｉｎが入力され、第３スイッチＳＷ３を介して第２参照電圧が入力される。第２参照電圧は、容量Ｃによりサンプリングされたアナログ信号Ｖｉｎに対応する電圧がコンパレータＣＰの第１入力端子に現れたのち、容量Ｃの入力側端子に入力される。
【００１３】
第１参照電圧および第２参照電圧は、電圧レベルが順次上昇または下降する電圧である。同一方向に階段状に変化する電圧であってもよいし、同一方向に線形に変化する電圧であってもよい。実施の形態１では第１参照電圧のステップ幅が第２参照電圧のステップ幅より細かく設定される。すなわち、第２参照電圧のほうが第１参照電圧より広い量子化幅を持つ。この広い量子化幅を持つ第２参照電圧とアナログ信号Ｖｉｎとが比較されることにより、アナログ信号Ｖｉｎの上位ビット側の成分が変換される。その後に、第２参照電圧より狭い量子化幅を持つ第１参照電圧とアナログ信号Ｖｉｎとが比較されることにより、アナログ信号Ｖｉｎの下位ビット側の成分が変換される。このように、アナログ信号Ｖｉｎは二段階の変換処理によりデジタル信号に変換される。
【００１４】
記憶部１０は、コンパレータＣＰの出力が反転したタイミングを記憶する。記憶部１０にはコンパレータＣＰからその比較結果に応じて、ハイレベル信号およびローレベル信号のいずれかの信号が入力される。また、第１参照電圧および第２参照電圧の単位ステップの変化時間に同期した、図示しないカウント値も入力される。記憶部１０は、コンパレータＣＰの出力が反転したタイミングのカウント値を記憶することができる。図示しないデジタル値生成回路は、記憶部１０に記憶されたカウント値を参照してデジタル信号を生成することができる。
【００１５】
制御部２０は、種々の論理回路およびプロセッサの任意の組合せで実現することができる。制御部２０は、図示しない参照電圧生成回路を制御して、第１参照電圧および第２参照電圧の入力タイミングを制御する。制御部２０は、アナログ信号Ｖｉｎに対応する電圧がコンパレータＣＰの第１入力端子に現れたのち、コンパレータＣＰの第２入力端子の電圧を固定したまま容量Ｃの入力側端子に第２参照電圧を入力する。その後、コンパレータＣＰの出力が反転すると、容量Ｃの入力側端子をそのときの電圧に固定し、かつコンパレータＣＰの第２入力端子に第１参照電圧を入力する。
【００１６】
図２は、実施の形態１に係るアナログデジタル変換回路１００の動作を説明するための図である。ここではアナログ信号Ｖｉｎを１０ビットのデジタル信号に変換する例を説明する。この例では第２参照電圧を用いた第１変換期間で上位４ビットを変換し、第１参照電圧を用いた第２変換期間で下位６ビットを変換する。また、第２参照電圧として電圧レベルが階段状に変化する先行ランプ波電圧Ｖｒｐ２、第１参照電圧として電圧レベルが先行ランプ波電圧Ｖｒｐ２より細かいステップ幅で階段状に変化する後行ランプ波電圧Ｖｒｐ１を用いる例を説明する。なお、上記条件では先行ランプ波電圧Ｖｒｐ２のステップ数が１６、後行ランプ波電圧Ｖｒｐ１のステップ数が６４となる。すなわち、第１変換期間で１６分割した電圧範囲から一つを選択し、その選択した範囲を６４分割した電圧範囲から一つを選択する構成である。なお、実際に後行ランプ波電圧Ｖｒｐ１の初期電圧レベルを固定するには、後行ランプ波電圧Ｖｒｐ１のステップ数を先行ランプ波電圧Ｖｒｐ２の２ステップに対応する１２８にするとよい。図２ではすべてのステップを描ききれないため模擬的に描いている。
【００１７】
まず、制御部２０は、第１スイッチＳＷ１および第２スイッチＳＷ２をオンに、第３スイッチＳＷ３をオフに制御する。それとともに、コンパレータＣＰの第２入力端子に初期参照電圧Ｖｉｒが入力されるよう制御する。この状態の期間、入力アナログ信Ｖｉｎがリセット電圧Ｖｒｓｔを維持するように、ＣＤＳ（Correlated Double Sampling）回路などの前段素子を含む回路全体を設計する。したがって、この期間、第１スイッチＳＷ１の入力端子Ｔ１の電圧すなわち容量Ｃの入力側端子電圧はリセット電圧Ｖｒｓｔとなり、ノードＮ１の電圧すなわち容量Ｃの出力側端子電圧およびコンパレータＣＰの第１入力端子電圧は初期参照電圧Ｖｉｒとなる。容量Ｃはこの期間にリセットされる。
【００１８】
つぎに、制御部２０は、デジタル値に変換すべきアナログ値をサンプリングすべく第１スイッチＳＷ１をオフに制御する。この状態の期間、入力アナログ信Ｖｉｎはリセット電圧Ｖｒｓｔから上記アナログ値に応じて変化する。ここで変化した電圧が変換対象となるサンプリング電圧ΔＶである。容量Ｃの入力側端子電圧の変化に比例して、容量Ｃの出力側端子電圧も変化する。ノードＮ１の電圧もサンプリング電圧ΔＶに比例して変化する。図２の例では両端子電圧が低下する。
【００１９】
つぎに、制御部２０は、サンプリングした電圧ΔＶを確定すべく第２スイッチＳＷ２をオフに制御する。これにより、容量Ｃの入力側端子に第２スイッチＳＷ２の入力端子Ｔ２の電圧が入力されることになる。容量Ｃの出力側端子すなわちコンパレータＣＰの第１入力端子に、上記アナログ値として初期参照電圧Ｖｉｒからサンプリング電圧ΔＶの分、変化した電圧が現れる。
【００２０】
つぎに、制御部２０は第３スイッチＳＷ３をオンする。それとともに、容量Ｃの入力側端子に先行ランプ波電圧Ｖｒｐ２が入力されるよう制御する。ここで、先行ランプ波電圧Ｖｒｐ２の初期電圧レベルは、入力アナログ信Ｖｉｎの最大振幅に合わせて設定すればよい。
【００２１】
コンパレータＣＰの第１入力端子電圧は、容量Ｃの入力側端子に入力される先行ランプ波電圧Ｖｒｐ２の変化に応じて変化する。ここでは順次上昇する。コンパレータＣＰは、順次変化する第１入力端子電圧と、固定レベルの初期参照電圧Ｖｉｒが入力される第２入力端子電圧とを比較し、両電圧の大小関係が変化したとき、その出力を反転させる。ここでは第１入力端子電圧が第２入力端子電圧以上となったとき、その出力を反転させる。この第３スイッチＳＷ３がオンしている期間が第１変換期間である。
【００２２】
制御部２０は、コンパレータＣＰの出力の反転を検知すると第３スイッチＳＷ３をオフに制御する。それとともに、コンパレータＣＰの第２入力端子に初期参照電圧Ｖｉｒに代えて、後行ランプ波電圧Ｖｒｐ１が入力されるよう制御する。ここで容量Ｃの入力側端子はその寄生容量により、第３スイッチＳＷ３がオフされた時点の電圧を維持する。
【００２３】
コンパレータＣＰの第２入力端子電圧は、後行ランプ波電圧Ｖｒｐ１の変化に応じて変化する。ここでは順次上昇する。コンパレータＣＰは、第３スイッチＳＷ３がオフされた時点の電圧を維持する第１入力端子電圧と、後行ランプ波電圧Ｖｒｐ１が入力される第２入力端子電圧とを比較し、両電圧の大小関係が変化したとき、その出力を反転させる。ここでは第２入力端子電圧が第１入力端子電圧以上となったとき、その出力を反転させる。この、第３スイッチＳＷ３がオフしてからコンパレータＣＰの出力が反転するまでの期間が第２変換期間である。
【００２４】
図３は、実施の形態１と比較すべき比較例１に係るアナログデジタル変換回路５００の構成を示す図である。比較例１に係るアナログデジタル変換回路５００の構成は、実施の形態１に係るアナログデジタル変換回路１００の構成と異なり、容量Ｃの入力側端子にランプ波電圧Ｖｒｐを入力する構成を持たない。すなわち、ランプ波電圧Ｖｒｐの種類はコンパレータＣＰ１の第２入力端子に入力される１種類である。
【００２５】
図４は、比較例１に係るアナログデジタル変換回路５００の動作を説明するための図である。ここでもアナログ信号Ｖｉｎを１０ビットのデジタル信号に変換する例を説明する。この例では１種類のランプ波電圧Ｖｒｐしか使用しないため、ステップ数が１０２４ステップのランプ波電圧Ｖｒｐを用意する必要がある。
【００２６】
図５は、実施の形態１と比較すべき比較例２に係るアナログデジタル変換回路６００の構成を示す図である。比較例２に係るアナログデジタル変換回路６００では、各コンパレータの反転入力端子に複数種類のランプ波が入力可能な構成である。
【００２７】
図６は、比較例２に係るアナログデジタル変換回路６００に供給されるランプ波ｒａｍｐを説明するための図である。１回目の変換期間では１種類のランプ波ｒａｍｐ１しか使用されないが、２回目の変換期間では初期レベルが異なる複数種類のランプ波ｒａｍｐ１、２、３、・・・のなかから、１回目の変換結果に応じて一つが選択される。
【００２８】
以上説明したように実施の形態１によれば、シングルスロープ側のアナログデジタル変換回路において回路面積の増大を抑制しつつ、変換速度を向上させることができる。すなわち、２種類のランプ波電圧を使用して変換期間を２回に分けることにより変換速度を向上させることができる。シングルスロープ側のアナログデジタル変換回路では分解能が増加するにしたがいランプ波のステップ数が増加し、変換時間が長くなるという性質がある。たとえば、比較例１に係るアナログデジタル変換回路５００では１０ビット変換するのに１０２４ステップ、１２ビット変換するのに４０９６ステップ必要である。このようにビット数が２増えると変換時間が４倍になる。これに対し、実施の形態１に係るアナログデジタル変換回路１００では１０ビット変換するのに１６＋６４ステップで済む。よって、比較例１より高速に変換することができる。
【００２９】
また、２つの端子から別々のランプ波を入力することにより、用意すべきランプ波を２種類に限定することができる。比較例２に係るアナログデジタル変換回路６００では１つの端子からランプ波を入力することにより、３種類以上の、多くのランプ波を用意しなければならない。したがって、ランプ波を生成するための回路面積が増大していまう。また、各ランプ波間のバラツキが大きい場合、変換精度が低下する。また、１回目の変換期間で使用するランプ波のステップの境界に位置する信号を精度よく判定できない。２回目の変換期間で使用するランプ波の選択を誤ると、その後の救済処理が複雑になる。
【００３０】
これに対し、実施の形態１に係るアナログデジタル変換回路１００では、用意すべきランプ波を２種類に限定することができることから、ランプ波を生成するための回路面積の増大を抑制することができる。アナログデジタル変換回路１００およびそのランプ波生成回路がアナログフロントエンド回路に搭載される場合、アナログフロントエンド回路内の配線数の増加も抑制することができる。また、２回目の変換期間で使用するランプ波が１種類であるため、各ランプ波間のバラツキによる変換精度の低下も生じえない。また、２回目の変換期間で使用するランプ波が１種類であるため、その選択の誤りも生じえない。
【００３１】
また、実施の形態１に係るアナログデジタル変換回路１００では、コンパレータＣＰの一回目の出力が反転する際、コンパレータＣＰの第１入力端子電圧は第２入力端子に印加されている初期参照電圧Ｖｉｒに近いレベルに必ず到達することになる。コンパレータＣＰの第１入力端子電圧すなわち容量Ｃの出力側端子電圧がコンパレータＣＰの第２入力端子電圧に近づくよう、容量Ｃの入力側端子に先行ランプ波電圧Ｖｒｐ２を入力しているためである。よって、コンパレータＣＰの入力電圧範囲を狭く設定することができ、低スペックなコンパレータＣＰを採用することができる。よって、回路面積、消費電力およびコストを抑制することができる。
【００３２】
図７は、本発明の実施の形態２に係るアナログデジタル変換回路２００の構成を示す図である。アナログデジタル変換回路２００は、コンパレータＣＰ、複数の容量Ｃａ〜Ｃｄ、第１スイッチＳＷ１、複数の第２スイッチＳＷ２ａ〜ＳＷ２ｄ、複数の第３スイッチＳＷ３ａ〜ＳＷ３ｄ、記憶部１０および制御部２０を備える。
【００３３】
以下、実施の形態１の構成と異なる構成について説明する。
複数の容量Ｃａ〜Ｃｄは、それぞれの出力側端子がコンパレータＣＰの第１入力端子に直列に接続され、それぞれの入力側端子が複数の第２スイッチＳＷ２ａ〜ＳＷ２ｄを介してアナログ信号Ｖｉｎを並列に受ける。複数の容量Ｃａ〜Ｃｄのそれぞれの容量値は、実施の形態１に係る容量Ｃの容量値をその個数で等分した値に設定される。ここでは実施の形態１に係る容量Ｃの容量値の１／４に設定される。
【００３４】
複数の第２スイッチＳＷ２ａ〜ＳＷ２ｄは、複数の容量Ｃａ〜Ｃｄの入力側端子にそれぞれ接続され、アナログ信号Ｖｉｎをそれぞれの容量に入力する。複数の第３スイッチＳＷ３ａ〜ＳＷ３ｄは、複数の容量Ｃａ〜Ｃｄの入力側端子にそれぞれ接続され、所定の定電圧Ｖｃをそれぞれの容量に入力する。制御部２０は、複数の第３スイッチＳＷ３ａ〜ＳＷ３ｄがオフ状態のときに複数の容量Ｃａ〜Ｃｄによりサンプリングされたアナログ信号に対応する電圧がコンパレータＣＰの第１入力端子に現れたのち、複数の第３スイッチＳＷ３ａ〜ＳＷ３ｄを順次オンする。
【００３５】
図８は、実施の形態２に係るアナログデジタル変換回路２００の動作を説明するための図である。実施の形態２でも実施の形態１と同様に、アナログ信号Ｖｉｎを１０ビットのデジタル信号に変換する例を説明する。この例の第１変換期間では、複数の第３スイッチＳＷ３ａ〜ＳＷ３ｄが順次オンされることにより、上述した先行ランプ波電圧Ｖｒｐ２が容量Ｃの入力側端子に入力される状態と同様の状態を作り出すことができる。第２変換期間に入力されるランプ波電圧Ｖｒｐは実施の形態１に係る後行ランプ波電圧Ｖｒｐ１と同様である。
【００３６】
以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。実施の形態１と比較し、容量およびその容量に接続されるスイッチの数が増えるが、ランプ波の種類を１種類にすることができる。したがって、ランプ波生成回路の面積増大を実施の形態１と比較してさらに抑制することができ、それに付随する配線数の増加もさらに抑制することができる。
【００３７】
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００３８】
まず、変形例１について説明する。実施の形態１では容量Ｃの入力側端子に第２参照電圧を先に入力し、コンパレータＣＰの第２入力端子に第１参照電圧を後に入力した。この点、この順番を逆にしてもよい。
変形例１に係るアナログデジタル変換回路１００では、第１参照電圧（変形例１では先行ランプ波電圧）のステップ幅は、第２参照電圧（変形例１では後行ランプ波電圧）のステップ幅より粗く設定される。すなわち、変形例１に係るアナログデジタル変換回路１００の第１参照電圧は、実施の形態１の基本例に係るアナログデジタル変換回路１００の先行ランプ波電圧と同様の波形を描く。同様に、変形例１に係る第２参照電圧は、基本例に係る後行ランプ波電圧と同様の波形を描く。
【００３９】
制御部２０は、アナログ信号Ｖｉｎに対応する電圧がコンパレータＣＰの第１入力端子に現れたのち、容量Ｃの入力側端子の電圧を固定し、かつコンパレータＣＰの第２入力端子に第１参照電圧を入力する。制御部２０は、コンパレータＣＰの比較結果が反転すると、コンパレータＣＰの第２入力端子をそのときの電圧に固定し、かつ容量Ｃの入力側端子に第２参照電圧を入力する。
【００４０】
以上説明したように変形例１によれば、実施の形態１の基本例と同様の効果を奏する。ただし、基本例と異なりコンパレータＣＰの第１入力端子に現れるアナログ信号Ｖｉｎに対応する電圧が第１変換期間に変化しないため、コンパレータＣＰの出力が１回目に反転する際のレベルは基本例よりばらつく。したがって、コンパレータＣＰの入力電圧範囲を基本例のように狭くすることはできない。ただし、先行ランプ波電圧を駆動するドライバ素子のスペックを下げることができる。コンパレータＣＰの第２入力端子のほうが第１入力端子より容量成分が小さいためである。
【００４１】
つぎに、変形例２について説明する。変形例２では第１参照電圧および第２参照電圧のうち、後に入力される参照電圧の起点電圧を、先に入力される参照電圧の変化方向に対して逆の方向に冗長レンジを持った電圧に設定する。
【００４２】
図９は、変形例２に係るアナログデジタル変換回路２００の動作を説明するための図である。ここでは後行ランプ波Ｖｒｐ１が、起点側に冗長レンジＲＲ１および終了点側に冗長レンジＲＲ２を持つように設定される。なお実際は、ノードＮ１に印加される後行ランプ波Ｖｒｐ１の電圧レベルは、解の存在する電圧レベルで固定されるが、図９ではノードＮ１に印加され得る後行ランプ波Ｖｒｐ１の電圧範囲を示している。図９の後行ランプ波Ｖｒｐ１の初期レベルは冗長レンジＲＲ１の分、図２に示した後行ランプ波Ｖｒｐ１の初期レベルより低く設定されている。これにより、基本例と比較し変換精度を向上させることができる。すなわち、先行ランプ波Ｖｒｐ２を用いた第１変換期間で変換誤りがあった場合でも、後行ランプ波Ｖｒｐ１に冗長性を持たせることによりその変換誤りを救済できる可能性を持たせる。たとえば、第１変換期間でのコンパレータＣＰの出力反転が１ステップ遅れた場合、その１ステップ分、後行ランプ波Ｖｒｐ１の起点側に冗長性が設定されていれば、第２変換期間で救済することができる。この考察は終了点側にもあてはまる。たとえば、第１変換期間でのコンパレータＣＰの出力反転が１ステップ早かった場合、その１ステップ分、後行ランプ波Ｖｒｐ１の終了点側に冗長性が設定されていれば、解を見つけることができる。この冗長性が設定されていなければ、解が見つからない可能性がある。
【００４３】
つぎに、変形例３について説明する。変形例３では第１参照電圧および第２参照電圧のうち、後に入力される参照電圧の１ステップの変化時間を、先に入力される参照電圧の１ステップの変化時間より長く設定する。これにより、精度が要求される第２変換期間の変換精度を向上させることができる。とくに変形例２と組み合わせると、第１変換期間の変換誤りを検出できる確率を高めることができ、全体の変換精度を向上させることができる。
【００４４】
つぎに、変形例４について説明する。変形例４でも実施の形態１の基本例と同様に、第１参照電圧のステップ幅は、第２参照電圧のステップ幅より細かく設定される。制御部２０は、アナログ信号Ｖｉｎに対応する電圧がコンパレータＣＰの第１入力端子に現れたのち、第２参照電圧の一ステップおよびその一ステップに対応する第１参照電圧の複数ステップを切替単位として、第１参照電圧と第２参照電圧とを交互に入力する。
【００４５】
具体的には、制御部２０は、コンパレータＣＰ２の第２入力端子に第１参照電圧を、第２参照電圧の１ステップに対応するステップ数分、入力する。つぎに、第１参照電圧の入力を停止し、容量Ｃの入力側端子に第２参照電圧を、１ステップ分入力する。つぎに、第２参照電圧の入力を停止し、コンパレータＣＰ２の第２入力端子に第１参照電圧を、第２参照電圧の１ステップに対応するステップ数分、入力する。以下、これを繰り返す。ここでは第１参照電圧は第２参照電圧の１ステップに対応するステップ数分のランプ波電圧を用意すればよい。第２参照電圧は１ステップ変化するランプ波電圧を用意すればよい。信号の遷移としては一般的なシングルスロープ型と同じになるが、ランプ波を２種類使用することにより、各ランプ波のステップ数を大幅に低減することができる。
【００４６】
図１０は、実施の形態１に係るアナログデジタル変換回路１００を適用した撮像装置７００の構成を示す図である。撮像装置７００は、撮像素子５０、ＣＤＳ回路６０、アナログデジタル変換回路１００およびランプ波生成回路７０を備える。
撮像素子５０は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサまたはＣＣＤ（Charge Coupled Devices）イメージセンサを用いることができる。アナログデジタル変換回路１００は、ＣＤＳ回路６０を介して撮像素子５０から入力されるアナログ信号をデジタル信号に変換する。ランプ波生成回路７０はアナログデジタル変換回路１００に２種類のランプ波電圧を供給する。なお、実施の形態１に係るアナログデジタル変換回路１００の代わりに実施の形態２に係るアナログデジタル変換回路２００を用いてもよい。この場合、ランプ波生成回路７０はアナログデジタル変換回路１００に１種類のランプ波電圧を供給する。本構成によれば、小型でありながら、撮像からデジタル画像信号の出力までの時間が短い撮像装置を構築することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１に係るアナログデジタル変換回路の構成を示す図である。
【図２】実施の形態１に係るアナログデジタル変換回路の動作を説明するための図である。
【図３】実施の形態１と比較すべき比較例１に係るアナログデジタル変換回路の構成を示す図である。
【図４】比較例１に係るアナログデジタル変換回路の動作を説明するための図である。
【図５】実施の形態１と比較すべき比較例２に係るアナログデジタル変換回路の構成を示す図である。
【図６】比較例２に係るアナログデジタル変換回路に供給されるランプ波を説明するための図である。
【図７】本発明の実施の形態２に係るアナログデジタル変換回路の構成を示す図である。
【図８】実施の形態２に係るアナログデジタル変換回路の動作を説明するための図である。
【図９】変形例２に係るアナログデジタル変換回路の動作を説明するための図である。
【図１０】実施の形態１に係るアナログデジタル変換回路を適用した撮像装置の構成を示す図である。
【符号の説明】
【００４８】
ＣＰ  コンパレータ、  ＳＷ１  第１スイッチ、  Ｃ  容量、  ＳＷ２  第２スイッチ、  ＳＷ３  第３スイッチ、  １０  記憶部、  ２０  制御部、  ５０  撮像素子、  ６０  ＣＤＳ回路、  ７０  ランプ波生成回路、  １００  アナログデジタル変換回路、  ７００  撮像装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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