(57)【要約】【課題】半導体装置の製造安定性を向上させる。【解決手段】半導体装置１００においては、シリコン基板１０１にメモリ領域とロジック領域が混載されている。メモリ領域においてシリコン基板１０１に溝部１１１が設けられ、メモリ領域にメモリセルトランジスタ１２０が設けられるとともにロジック領域にロジックトランジスタ１３０が設けられる。メモリセルトランジスタ１２０は金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられる。ロジックトランジスタ１３０は第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。【選択図】図１
2009231772.tif 000002
【特許請求の範囲】
【請求項１】
基板にメモリ領域とロジック領域が混載された半導体装置であって、
前記メモリ領域において前記基板に溝状の凹部が設けられ、
前記メモリ領域に第一トランジスタが設けられるとともに前記ロジック領域に第二トランジスタが設けられ、
前記第一トランジスタが、金属材料により構成された第一ゲート電極を含み、
前記第一ゲート電極が、前記凹部に埋設されるとともに前記凹部の外部に突出して設けられ、
前記第二トランジスタが、前記第一ゲート電極と同一材料により構成された第二ゲート電極を含む、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記メモリ領域は、前記第一トランジスタが設けられたメモリセル領域と、前記メモリセル領域の外部に設けられるとともに第三トランジスタを含む周辺回路領域と、
を含み、
前記第三トランジスタを構成する第三ゲート電極と前記第二ゲート電極とが、ゲート長方向において同じ断面構造を有する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第一ゲート電極が、前記凹部の外部において前記基板の面方向に庇状に張り出している、半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第一および第二ゲート電極が、タングステン（Ｗ）膜を含む、半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記メモリ領域の前記第一ゲート電極の側方において前記基板に第一不純物拡散領域が設けられるとともに、前記ロジック領域の前記第二ゲート電極の側方において前記基板に第二不純物拡散領域が設けられ、
前記第一および第二不純物領域の上部にシリサイド層が設けられた、半導体装置。
【請求項６】
基板の素子形成面に、メモリ領域を構成する第一トランジスタと、ロジック領域を構成する第二トランジスタと、を形成する工程を含み、
第一および第二トランジスタを形成する前記工程が、
前記メモリ領域において前記基板の所定の領域を選択的に除去して溝状の凹部を形成する工程と、
前記メモリ領域から前記ロジック領域にわたって、前記基板の上部に前記凹部を埋めるように金属膜を形成する工程と、
前記金属膜を所定の形状に加工して、前記メモリ領域に第一ゲート電極を形成するとともに前記ロジック領域に第二ゲート電極を形成する工程と、
前記基板の表面近傍に不純物を導入し、前記第一ゲート電極の側方に第一不純物拡散領域を形成し、前記第二ゲート電極の側方に第二不純物拡散領域を形成する工程と、
を含み、
第一および第二ゲート電極を形成する前記工程において、前記メモリ領域に、前記凹部を埋設するとともに前記凹部の外部に突出するように前記第一ゲート電極を形成する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、第一および第二ゲート電極を形成する前記工程の後、第一および第二不純物拡散領域を形成する前記工程を行う、半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
第一および第二トランジスタを形成する前記工程が、
前記メモリ領域において前記基板の上部に第一犠牲ゲート電極を形成し、前記ロジック領域において前記基板の上部に第二犠牲ゲート電極を形成する工程と、
前記基板上に、前記第一および第二犠牲ゲート電極の側壁を覆う第一および第二側壁絶縁膜を形成する工程と、
前記基板の前記素子形成面に、前記第一および第二側壁絶縁膜を覆う絶縁膜を形成する工程と、
絶縁膜を形成する前記工程の後、前記第一および第二犠牲ゲート電極を選択的に除去し、前記基板の前記素子形成面を露出させる工程と、
をさらに含み、
第一および第二不純物拡散領域を形成する前記工程を、第一および第二犠牲ゲート電極を形成する前記工程の後、絶縁膜を形成する前記工程の前に行い、
凹部を形成する前記工程を、第一および第二犠牲ゲート電極を選択的に除去する前記工程の後に行う、半導体装置の製造方法。
【請求項９】
請求項６乃至８いずれかに記載の半導体装置の製造方法において、前記金属膜がタングステン（Ｗ）である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
メモリ領域とロジック領域を一つの半導体装置に混載する際には、メモリ領域のトランジスタについて、ワード線（ゲート電極）を細くしつつチャネル長を確保するために、トレンチゲート型のゲート電極構造を適用することが検討されている（特許文献１〜３）。
【０００３】
特許文献１に記載の装置においては、ＤＲＡＭ（Dynamic Random Access Memory）領域およびロジック領域のワード線としてポリシリコン膜が用いられている。また、ＤＲＡＭ領域のみに溝が形成されており、ＤＲＡＭ領域のワード線が溝内部に形成され、その上面は基板上面よりも内側に後退している。
【０００４】
特許文献２は、メモリセル領域にＮ型のトレンチゲート型トランジスタを設け、Ｎ型およびＰ型周辺回路領域にそれぞれＮ型およびＰ型のプレーナ型トランジスタを形成する方法が記載されている。具体的には、Ｎ型およびＰ型周辺回路領域のゲート絶縁膜上に、ノンドープシリコン膜を導電性の保護膜として形成し、この保護膜上にシリコン窒化膜を形成する。このシリコン窒化膜をマスクとして、メモリセル領域にゲートトレンチを形成し、トレンチ内を含む全面にリンドープアモルファスシリコン膜を形成する。シリコン窒化膜をマスクとして化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）およびエッチバックを行い、リンドープアモルファスシリコン膜をゲートトレンチ内に埋め込む。その後、全面にノンドープのアモルファスシリコン膜を形成し、Ｐ型周辺回路領域にはボロンを選択的にイオン注入し、メモリ領域およびＮ型周辺回路領域にはリンを選択的にイオン注入する。
【０００５】
このように上記方法においては、Ｐ型およびＮ型周辺回路領域において、ゲートトレンチを形成するためのマスク層であるシリコン窒化膜の下のゲート絶縁膜上に保護膜を設けておき、ゲートトレンチを形成した後、マスク層を除去せずにゲートトレンチ内に不純物がドープされたアモルファスシリコン膜を形成し、その後、ゲートトレンチ形成用のマスク層を除去している。同文献によれば、ゲートトレンチ内にドープドアモルファスシリコン膜を埋込形成した後に、マスク層を除去していることから、予め形成しておいた保護膜により、ゲート絶縁膜へのダメージを防止することができるとされている。また、周辺回路領域のゲート絶縁膜にダメージを与えることなく、各ゲート電極のシリコン膜中の不純物濃度を適切にすることができるとされている。
【０００６】
特許文献３には、メモリ領域および周辺回路領域に形成するトランジスタのゲート絶縁膜について、以下のことが記載されている。すなわち、周辺回路領域に形成するトランジスタは低電圧動作のためにゲート酸化膜を薄くする必要がある一方、メモリセル領域に形成するトランジスタには、ブースト電圧がかかることになるため、高耐圧にする、すなわち厚いゲート絶縁膜が必要となる。
【０００７】
同文献には、上記必要に対応し、周辺回路領域の半導体基板上に、予めプレーナ型トランジスタのゲート絶縁膜となる薄膜酸化膜を形成しておき、さらにこれをアモルファスシリコン膜で覆った状態で、メモリセル領域にゲートトレンチを形成し、ゲートトレンチの内壁にゲート絶縁膜よりも厚いゲート絶縁膜を形成する方法が記載されている。この方法により、アモルファスシリコン膜がゲート絶縁膜の成長を防ぐ保護膜として機能することから、ゲート絶縁膜は薄膜のままとし、ゲート絶縁膜を厚膜にすることができるとされている。
【０００８】
また、技術分野は異なるが、特許文献４には、リセス構造を有するトランジスタに関する技術が記載されている。同文献には、エレベーテッド・ソースドレイン構造を有するＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（Field effect transistor：ＦＥＴ）が記載されている。このＭＯＳＦＥＴにおいては、タングステン等の金属からなるゲート電極が、半導体基板に掘り込まれており、リセス構造となっている。
【特許文献１】特開２００２−２６１２５６号公報
【特許文献２】特開２００７−１３４６７４号公報
【特許文献３】特開２００７−１２３５５１号公報
【特許文献４】特開２００５−２８５９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、本発明者が検討したところ、メモリ領域およびロジック領域が混載された半導体装置において、上述した技術を用いてもなお、各領域にトランジスタとしての性能に優れたトランジスタを安定的に形成する点で、改善の余地があった。
【００１０】
すなわち、上述した特許文献１〜３においては、各領域のトランジスタのゲート電極をポリシリコンで構成している。このため、たとえば特許文献２を参照して前述したように、Ｎ型およびＰ型周辺回路領域にそれぞれの導電型のゲート電極を形成するためには、ポリシリコンにゲートエッチング後にそれぞれイオン注入によりＮ+ポリシリコンおよびＰ+ポリシリコンを形成する必要があった。また、メモリ領域に溝を形成すると実効的に溝上部のポリシリコンが厚くなり、その他の部分（たとえば、拡散層やロジック領域のゲート部）と両立する注入方法がなく、溝外部のポリシリコンを除去した後、再度ポリシリコンを形成する手順となっていた。このため、製造工程が煩雑化し、トランジスタの製造安定性の点で改善の余地があった。具体的には、溝深さの出来上がりばらつきにより、深さ方向にイオン注入量がばらつき、結果として、ゲート絶縁膜に対して突き抜けが生じたり、ゲート電極が空乏化するなどの問題があった。さらには、Ｐ+、Ｎ+ポリシリコン用に別々に注入するため工程数が増加してしまい、製造安定性に乏しくプロセス再現性や量産性が充分でないことがあった。このことは、微細化、高集積化に伴い顕著となっていた。
【課題を解決するための手段】
【００１１】
本発明によれば、
基板にメモリ領域とロジック領域が混載された半導体装置であって、
前記メモリ領域において前記基板に溝状の凹部が設けられ、
前記メモリ領域に第一トランジスタが設けられるとともに前記ロジック領域に第二トランジスタが設けられ、
前記第一トランジスタが、金属材料により構成された第一ゲート電極を含み、
前記第一ゲート電極が、前記凹部に埋設されるとともに前記凹部の外部に突出して設けられ、
前記第二トランジスタが、前記第一ゲート電極と同一材料により構成された第二ゲート電極を含む、半導体装置が提供される。
【００１２】
また、本発明によれば、
基板の素子形成面に、メモリ領域を構成する第一トランジスタと、ロジック領域を構成する第二トランジスタと、を形成する工程を含み、
第一および第二トランジスタを形成する前記工程が、
前記メモリ領域において前記基板の所定の領域を選択的に除去して溝状の凹部を形成する工程と、
前記メモリ領域から前記ロジック領域にわたって、前記基板の上部に前記凹部を埋めるように金属膜を形成する工程と、
前記金属膜を所定の形状に加工して、前記メモリ領域に第一ゲート電極を形成するとともに前記ロジック領域に第二ゲート電極を形成する工程と、
前記基板の表面近傍に不純物を導入し、前記第一ゲート電極の側方に第一不純物拡散領域を形成し、前記第二ゲート電極の側方に第二不純物拡散領域を形成する工程と、
を含み、
第一および第二ゲート電極を形成する前記工程において、前記メモリ領域に、前記凹部を埋設するとともに前記凹部の外部に突出するように前記第一ゲート電極を形成する、半導体装置の製造方法が提供される。
【００１３】
本発明においては、第一および第二ゲート電極が、同じ金属材料で構成されており、メモリ領域については、第一ゲート電極が溝状の凹部を埋めるとともに凹部外部に突出した構成となっている。これにより、メモリ領域およびロジック領域にそれぞれ所定の導電型のトランジスタを形成する場合にも、各領域におけるトランジスタの性能を向上させることができる。
【００１４】
なお、本発明において、金属材料により構成された膜（金属膜）とは、ポリシリコン以外の材料からなる膜のことであり、具体的には、タングステン（Ｗ）膜等の金属からなる膜や、ＴｉＮ膜等の金属窒化膜が挙げられる。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、メモリ領域およびロジック領域が混載された半導体装置において、各領域にトランジスタとしての性能に優れたトランジスタを安定的に形成することができる。
【００１６】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００１７】
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。また、図２は、図１に示した半導体装置１００のメモリ領域（ＤＲＡＭ（セル部））の構成を示す平面図である。図１の左図は、図２のＡ−Ａ'断面図に対応する。また、図１中の２つの断面図のうち、左図は、メモリ部のワード線と垂直な方向（ゲート長方向）の断面図であり、右図は、ロジック部のゲート長方向の断面図である。後述する図３および図５〜図７においても、これら２つの断面図を一組で示す。
【００１８】
図１に示した半導体装置１００は、メモリ領域（ＤＲＡＭ（セル部））およびロジック領域が混載された装置であって、メモリ領域に第一トランジスタ（メモリセルトランジスタ１２０）が設けられるとともにロジック領域に第二トランジスタ（ロジックトランジスタ１３０）が設けられている。
【００１９】
なお、メモリ領域は、メモリセルトランジスタ１２０が設けられたメモリセル領域と、メモリセル領域の外部に設けられるとともに第三トランジスタを含む周辺回路領域とを含んでもよい。メモリセル領域の周辺回路とは、たとえば、デコーダ、センスアンプ、Ｉ／Ｏ回路等である。このとき、第三トランジスタを構成する第三ゲート電極は、ロジック領域に設けられているロジックトランジスタ１３０の第二ゲート電極１２７と、ゲート長方向において同じ断面構造を有する。
【００２０】
半導体装置１００のメモリ領域において、基板（シリコン基板１０１等の半導体基板）に溝状の凹部（溝部１１１）が設けられている。メモリセルトランジスタ１２０は、金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は、溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられている。
【００２１】
また、メモリセルトランジスタ１２０は、シリコン基板１０１と第一ゲート電極１１５との間に設けられた第一ゲート絶縁膜１１３、第一ゲート電極１１５の両脇においてシリコン基板１０１に設けられた低濃度不純物拡散領域（エクステンション領域１０９）および高濃度不純物拡散領域（ソース・ドレイン領域１０５）を含む。ソース・ドレイン領域１０５およびエクステンション領域１０９は、いずれも、溝部１１１よりも充分に浅い領域にのみ形成されており、メモリセルトランジスタ１２０のチャネル長が充分に確保されている。なお、ソース・ドレイン領域１０５の形成領域において、シリコン基板１０１上部がシリサイド化されてシリサイド層１０７となっている。
【００２２】
一方、ロジックトランジスタ１３０は、第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。本実施形態では、第一ゲート電極１１５および第二ゲート電極１２７は、タングステン（Ｗ）膜（上層）／ＴｉＮ膜（下層（基板側））の積層体からなる。ここで、ＴｉＮ膜はＷ膜とゲート絶縁膜とのバリア層やＨｉｇｈ−ｋゲート絶縁膜に対する仕事関数金属（ワークファンクションメタル）として働く。ゲート電極膜は、極形成領域には溝部が形成されて必ずしもＷ膜、ＴｉＮ膜などの積層膜である必要はなく、金属および金属窒化膜などからの組み合わせとすることができる。また、図１においては、ロジック領域のゲート電おらず、第二ゲート電極１２７はプレーナ型である。
【００２３】
ロジックトランジスタ１３０は、シリコン基板１０１と第二ゲート電極１２７との間に設けられた第二ゲート絶縁膜１２５、第二ゲート電極１２７の両脇においてシリコン基板１０１に設けられた低濃度不純物拡散領域（エクステンション領域１２３）および高濃度不純物拡散領域（ソース・ドレイン領域１１９）を含む。ソース・ドレイン領域１１９の形成領域において、シリコン基板１０１上部がシリサイド化されてシリサイド層１２１となっている。
【００２４】
なお、第一ゲート絶縁膜１１３と第二ゲート絶縁膜１２５の材料は同じであってもよいし、異なっていてもよい。
【００２５】
次に、図３（ａ）〜図３（ｄ）および図４（ａ）〜図４（ｃ）を参照して、半導体装置１００の製造方法を説明する。図３（ａ）〜図３（ｄ）は、半導体装置１００の製造工程を示す断面図である。図４（ａ）〜図４（ｃ）は、半導体装置１００のメモリ領域の製造工程を示す平面図である。
本実施形態における半導体装置１００の製造方法は、以下の工程を含む。
ステップ１１：シリコン基板１０１の素子形成面に、メモリ領域を構成するメモリセルトランジスタ１２０と、ロジック領域を構成するロジックトランジスタ１３０と、を形成する工程
【００２６】
上記ステップ１１は、具体的には以下の工程を含む。
ステップ１２：メモリ領域において前記基板の所定の領域を選択的に除去して溝状の凹部（溝部１１１）を形成する工程、
ステップ１３：メモリ領域からロジック領域にわたって、シリコン基板１０１の上部に溝部１１１を埋めるように金属膜（Ｗ膜１３３）を形成する工程、
ステップ１４：金属膜を所定の形状に加工して、メモリ領域に第一ゲート電極１１５を形成するとともにロジック領域に第二ゲート電極１２７を形成する工程、および
ステップ１５：シリコン基板１０１の表面近傍に不純物を導入し、第一ゲート電極１１５の側方に第一不純物拡散領域（ソース・ドレイン領域１０５）を形成し、第二ゲート電極１２７の側方に第二不純物拡散領域（ソース・ドレイン領域１１９）を形成する工程。
【００２７】
上記手順のうち、第一ゲート電極１１５および第二ゲート電極１２７を形成するステップ１４において、メモリ領域に、溝部１１１を埋設するとともに溝部１１１の外部に突出するように第一ゲート電極１１５を形成する。また、本実施形態では、第一ゲート電極１１５および第二ゲート電極１２７を形成するステップ１４の後、ソース・ドレイン領域１０５およびソース・ドレイン領域１１９を形成するステップ１５を行う。以下、半導体装置１００の製造方法をさらに具体的に説明する。
【００２８】
まず、図３（ａ）および図４（ａ）に示したように、シリコン基板１０１の素子形成面の所定の位置に、たとえばＳＴＩ（Shallow Trench Isolation）による素子分離領域１０３を形成する。そして、メモリ領域の第一ゲート電極１１５の形成領域においてシリコン基板１０１を選択的に除去し、リセス状の溝部１１１を形成する（図３（ｂ）、図４（ｂ））。
【００２９】
つづいて、溝部１１１が形成されたシリコン基板１０１の素子形成面全面に、高誘電率膜１３１を形成した後、溝部１１１を埋め込むようにＴｉＮ膜（不図示）を形成し、その上にＷ膜１３３を形成する（図３（ｃ））。
【００３０】
ここで、高誘電率膜１３１は、後工程で加工されてゲート絶縁膜となる膜である。高誘電率膜１３１は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜１３１は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜１３１は、ＨｆおよびＺｒからなる群から選択される一種以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。
【００３１】
また、Ｗ膜１３３は、たとえば化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）または原子層堆積法（Atomic Layer Deposition：ＡＬＤ）により形成する。
【００３２】
そして、第一ゲート電極１１５および第二ゲート電極１２７の形成領域を覆うマスクを形成し、Ｗ膜１３３、ＴｉＮ膜（不図示）および高誘電率膜１３１を所定の形状に加工して、メモリ領域に第一ゲート電極１１５および第一ゲート絶縁膜１１３の積層体を形成し（図４（ｃ））、ロジック領域に第二ゲート電極１２７および第二ゲート絶縁膜１２５の積層体を形成する。
【００３３】
その後、メモリセルトランジスタ１２０およびロジックトランジスタ１３０の形成領域において、シリコン基板１０１にそれぞれ所定の導電型の不純物をイオン注入し、エクステンション領域１０９およびエクステンション領域１２３を形成する（図３（ｄ））。そして、シリコン基板１０１の素子形成面全面にシリコン酸化膜等の絶縁膜を形成し、所定の形状に加工することにより、第一ゲート電極１１５および第二ゲート電極１２７の側方に、それぞれ側壁絶縁膜１１７および側壁絶縁膜１２９を形成する。ついで、これらのエクステンション領域より深く溝部１１１よりも浅い高濃度不純物拡散領域として、ソース・ドレイン領域１０５およびソース・ドレイン領域１１９をイオン注入により形成する。
【００３４】
以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、シリコン基板１０１の上部にさらに所定の素子を形成したり、配線層や層間絶縁膜を形成してもよい。
【００３５】
次に、本実施形態の作用効果を説明する。
本実施形態においては、第一ゲート電極１１５および第二ゲート電極１２７の材料をいずれも金属（Ｗ）としている。そして、Ｗ膜からなる第一ゲート電極１１５が溝部１１１に埋め込まれているため、メモリセルトランジスタ１２０のセルサイズを縮小することが可能となり、メモリセルトランジスタ１２０のセルサイズが小さい場合にも、実効チャネル長を充分に確保できるため、メモリセルトランジスタ１２０のリーク電流（たとえば、オフ電流（ＩOFF）や接合リーク電流）の増大を抑制することができる。また、メモリセルトランジスタ１２０の保持特性を向上させることができる。このため、１つのシリコン基板１０１にメモリ領域とロジック領域を混載する場合にも、メモリセルトランジスタ１２０およびロジックトランジスタ１３０の各トランジスタの性能に優れた構成とすることができる。この作用効果は、第一ゲート電極１１５の底面がソース・ドレイン領域１０５よりもシリコン基板１０１内部に位置する構成において顕著に発揮される。
【００３６】
なお、背景技術の項で前述した特許文献４では、メタルゲートのリセス構造が記載されているが、この構成では、トランジスタのゲート長の縮小に伴い、短チャネル対策として、チャネルドーズの高ドーズ化が必要となる。その結果、トランジスタのＩOFFや接合リーク電流の増大が生じる。これに対し、本実施形態では、同一のゲート幅においてもリセス構造により、実効チャネル長を拡げることができるため、チャネルドーズの低ドーズ化が可能となる。結果として、接合リークの低減、保持特性の向上、不純物濃度の揺らぎによるしきい値ばらつきを低減でき、高性能、高信頼性が実現できる。
【００３７】
また、本実施形態においては、溝部１１１の外部において溝部１１１がシリコン基板１０１の面方向に庇状に張り出している。庇状に張り出すことで、ゲート電極加工時に溝内（特に溝側壁部分）のゲート絶縁膜部分にゲートエッチングガスやレジスト剥離時のプラズマがさらされないように保護することが可能となり、製造安定性やトランジスタの信頼性が向上する。このため、第一ゲート電極１１５の製造安定性をさらに向上させることができる。
【００３８】
また、本実施形態においては、第一ゲート電極１１５と第二ゲート電極１２７を同一工程でゲート電極の形状に加工し、これらのシリコン基板１０１表面からの高さを揃えることができる。このため、メモリ−ロジック領域間の段差の形成が抑制されるため、ゲート電極よりも上層を形成する際の製造安定性を向上させることができる。
【００３９】
また、本実施形態においては、ロジック領域に設けられたソース・ドレイン領域１１９の上部にシリサイド層１２１が設けられているのに加えて、メモリ領域に設けられたソース・ドレイン領域１０５の上部にもシリサイド層１０７が設けられている。これにより、メモリセルトランジスタ１２０のソース・ドレイン領域１０５上部における抵抗をさらに効果的に低減することができるため、メモリセルトランジスタ１２０の特性をさらに向上させることができる。
【００４０】
以下、第一の実施形態と異なる点を中心に説明する。
【００４１】
（第二の実施形態）
図５は、本実施形態における半導体装置１１０の構成を示す断面図である。半導体装置１１０の基本構成は、第一の実施形態で前述した半導体装置１００（図１、２）と同様であるが、メモリ領域およびロジック領域のトランジスタのゲート絶縁膜が、いずれも、シリコン基板１０１とゲート電極底部との間の領域からゲート電極側面と側壁絶縁膜との間の領域にわたって設けられている点が異なる。
【００４２】
すなわち、半導体装置１１０においては、半導体装置１００の第一ゲート絶縁膜１１３および第二ゲート絶縁膜１２５に代えて、それぞれ第一ゲート絶縁膜１３５および第二ゲート絶縁膜１３７が設けられている。第一ゲート絶縁膜１３５の上端は第一ゲート電極１１５の上面と一致しており、第二ゲート絶縁膜１３７の上端は第二ゲート電極１２７の上面と一致している。なお、本実施形態においても、第一ゲート電極１１５および第二ゲート電極１２７の上面は同一水準に位置している。そして、シリコン基板１０１の素子形成面にシリコン酸化膜１３９が設けられている。シリコン酸化膜１３９の上面は、第一ゲート電極１１５および第二ゲート電極１２７の上面と同一水準に位置しており、第一ゲート電極１１５および第二ゲート電極１２７はシリコン酸化膜１３９中に埋設されている。
【００４３】
次に、半導体装置１１０の製造方法を説明する。本実施形態では、第一の実施形態とは異なり、第一ゲート電極１１５および第二ゲート電極１２７を形成するステップ１４の前に、ソース・ドレイン領域１０５およびソース・ドレイン領域１１９を形成するステップ１５を行う。
【００４４】
また、本実施形態では、シリコン基板１０１上に、後工程で除去されるダミーのゲート電極構造を形成し、ソース・ドレイン領域を形成した後、シリコン基板１０１の素子形成面全面を絶縁膜で覆う。そして、絶縁膜をマスクとしてダミーのゲート電極構造を除去し、メモリ領域においてダミーの電極構造が除去された領域に溝部１１１を形成する。
【００４５】
本実施形態において、メモリセルトランジスタ１２０およびロジックトランジスタ１３０を形成するステップ１１は、以下の工程を含む。
ステップ１６：メモリ領域においてシリコン基板１０１の上部に第一犠牲ゲート電極（第一ダミーゲート電極１４３）を形成し、ロジック領域においてシリコン基板１０１の上部に第二犠牲ゲート電極（第二ダミーゲート電極１５３）を形成する工程、
ステップ１７：シリコン基板１０１上に、第一ダミーゲート絶縁膜１４１および第二ダミーゲート絶縁膜１５１の側壁を覆う第一および第二側壁絶縁膜（側壁絶縁膜１１７、側壁絶縁膜１２９）を形成する工程、
ステップ１８：シリコン基板１０１の素子形成面に、側壁絶縁膜１１７および側壁絶縁膜１２９を覆う絶縁膜（シリコン酸化膜１３９）を形成する工程、および
ステップ１９：シリコン酸化膜１３９を形成するステップ１８の後、第一ダミーゲート電極１４３および第二ダミーゲート電極１５３を選択的に除去し、シリコン基板１０１の素子形成面を露出させる工程。
【００４６】
また、本実施形態では、ソース・ドレイン領域１０５およびソース・ドレイン領域１１９を形成するステップ１５を、第一ダミーゲート電極１４３および第二ダミーゲート電極１５３を形成するステップ１６の後、シリコン酸化膜１３９を形成するステップ１８の前に行う。また、溝部１１１を形成するステップ１２を、第一ダミーゲート電極１４３および第二ダミーゲート電極１５３を選択的に除去するステップ１９の後に行う。
【００４７】
以下、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）を参照してさらに説明する。図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）は、半導体装置１１０の製造工程を示す断面図である。
【００４８】
まず、第一の実施形態と同様に、メモリ領域およびロジック領域それぞれ所定の位置において、シリコン基板１０１の素子形成面に素子分離領域１０３を形成する（図６（ａ））。次に、メモリ領域の所定の位置に、第一ダミーゲート絶縁膜１４１および第一ダミーゲート電極１４３からなる第一ダミー電極構造を形成するとともに、ロジック領域の所定の位置に、第二ダミーゲート絶縁膜１５１および第二ダミーゲート電極１５３からなる第二ダミー電極構造を形成する。
【００４９】
第一ダミーゲート絶縁膜１４１および第二ダミーゲート絶縁膜１５１は同一工程で形成され、同一材料からなる。また、第一ダミーゲート電極１４３および第二ダミーゲート電極１５３は同一工程で形成され、同一材料からなる。これらのダミー絶縁膜およびダミーゲート電極の材料に特に制限はない。第一ダミーゲート絶縁膜１４１および第二ダミーゲート絶縁膜１５１の材料として、たとえば、シリコン酸化膜、高誘電率膜が挙げられる。また、第一ダミーゲート電極１４３および第二ダミーゲート電極１５３の材料として、たとえば、窒化シリコン膜（上層）／アモルファスシリコン（下層（基板側））が挙げられる。
【００５０】
そして、第一の実施形態で図３（ｄ）および図１を参照して前述した方法に準じて、メモリ領域にエクステンション領域１０９、ロジック領域にエクステンション領域１２３を形成する。つづいて、シリコン基板１０１の全面にシリコン酸化膜等の絶縁膜を形成し、これを所定の形状に加工して、第一および第二ダミー電極構造の側壁を覆う側壁絶縁膜１１７および第二ゲート電極の側壁を覆う側壁絶縁膜１２９を形成する。その後に、メモリ領域にソース・ドレイン領域１０５、ロジック領域にソース・ドレイン領域１１９を形成する。次いで、シリコン基板１０１の素子形成面をシリサイド化し、シリサイド層１０７およびシリサイド層１２１を形成する（図６（ｂ））。
【００５１】
次に、シリコン基板１０１の全面に、各側壁絶縁膜および窒化シリコン膜１４５を覆うシリコン酸化膜１３９を形成した後、ＣＭＰ法やドライエッチングを行うことにより、ダミーゲート上部の窒化シリコン膜１４５の表面を露出させる（図６（ｃ））。ここで、窒化シリコン膜１４５はダミーゲートパターンのエッチングマスクとして、またダミーゲート上のシリサイド化反応を防止し、さらにはシリコン酸化膜１３９のＣＭＰやドライエッチング時のストッパー膜として用いている。本実施形態では、窒化シリコン膜の例を示したが、上記の働きの膜特性を持つ膜であれば、他の材料を用いてもよい。
【００５２】
続いて、メモリ領域において絶縁膜中に埋設された窒化シリコン膜１４５、第一ダミーゲート電極１４３および第一ダミーゲート絶縁膜１４１をエッチングにより除去してシリコン基板１０１表面を露出させ、開口部１５５を形成する（図７（ａ））。このエッチングは、シリコン酸化膜１３９に対する選択性の高い条件で行う。このとき、ロジック領域においても、窒化シリコン膜１４５、第二ダミーゲート電極１５３および第二ダミーゲート絶縁膜１５１が除去されて、シリコン基板１０１の表面が露出し開口部１５７が形成される。
【００５３】
ロジック部については開口部１５７を覆うマスク(不図示)を形成した後、シリコン酸化膜１３９をマスクとしてシリコン基板１０１を選択的にエッチングする。これにより、開口部１５５の底部に溝部１１１を形成する（図７（ｂ））。図７（ｂ）の例では、ゲート長方向の断面視において、溝部１１１は開口部１５５より幅狭に形成されている。また、ゲート長方向の断面視において、シリコン基板１０１の表面から溝部１１１の内部に向かって溝部１１１が幅狭に形成されている。
【００５４】
そして、開口部１５７を覆うマスク(不図示)を除去した後、シリコン基板１０１の全面に高誘電率膜１４７、ＴｉＮ膜（不図示）および金属膜（Ｗ膜１４９）を順次形成する（図７（ｃ））。高誘電率膜１４７は、メモリ領域において溝部１１１および開口部１５５からなる凹部の内壁を覆うとともに、ロジック領域において開口部１５７の内壁を覆うように形成される。
【００５５】
その後、開口部１５５および開口部１５７の外部に形成されたＷ膜１４９、ＴｉＮ膜（不図示）および高誘電率膜１４７を除去することにより、メモリ領域およびロジック領域にゲート電極構造を形成する。以上の手順により、図５に示した半導体装置１１０が得られる。
【００５６】
本実施形態においても、第一の実施形態と同様の作用効果が得られる。
また、本実施形態においては、ダミーのゲート電極構造が形成されたシリコン基板１０１をシリコン酸化膜１３９で覆った後、ダミーのゲート電極構造を除去し、シリコン酸化膜１３９に対して自己整合的に溝部１１１を形成する。このため、第一ゲート電極１１５のゲート長が短い場合にも第一ゲート電極１１５の加工安定性および寸法制御性をさらに向上させることができる。
【００５７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５８】
また、以上の実施形態においては、第一および第二ゲート電極のゲート長方向の断面形状が異なる例を示したが、これらの断面形状は同じであってもよい。このとき、メモリ領域に溝部１１１を形成する工程で、ロジック領域の第二ゲート電極１２７の形成領域についてもシリコン基板１０１に溝部を形成し、第二ゲート電極１２７がこの溝部を埋める構成とすることができる。
【００５９】
また、本実施形態においては、メモリ領域にＤＲＡＭを形成した例を示したが、メモリ領域に形成するメモリの種類はこれに限られず、たとえばＳＲＡＭ（Static Random Access Memory）であってもよい。
【図面の簡単な説明】
【００６０】
【図１】実施形態における半導体装置の構成を示す断面図である。
【図２】図１の半導体装置のメモリ領域の構成を示す平面図である。
【図３】図１の半導体装置の製造工程を示す断面図である。
【図４】図１の半導体装置のメモリ領域の製造工程を示す平面図である。
【図５】実施形態における半導体装置の構成を示す断面図である。
【図６】図５の半導体装置の製造工程を示す断面図である。
【図７】図５の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６１】
１００  半導体装置
１０１  シリコン基板
１０３  素子分離領域
１０５  ソース・ドレイン領域
１０７  シリサイド層
１０９  エクステンション領域
１１０  半導体装置
１１１  溝部
１１３  第一ゲート絶縁膜
１１５  第一ゲート電極
１１７  側壁絶縁膜
１１９  ソース・ドレイン領域
１２０  メモリセルトランジスタ
１２１  シリサイド層
１２３  エクステンション領域
１２５  第二ゲート絶縁膜
１２７  第二ゲート電極
１２９  側壁絶縁膜
１３０  ロジックトランジスタ
１３１  高誘電率膜
１３３  Ｗ膜
１３５  第一ゲート絶縁膜
１３７  第二ゲート絶縁膜
１３９  シリコン酸化膜
１４１  第一ダミーゲート絶縁膜
１４３  第一ダミーゲート電極
１４５  窒化シリコン膜
１４７  高誘電率膜
１４９  Ｗ膜
１５１  第二ダミーゲート絶縁膜
１５３  第二ダミーゲート電極
１５５  開口部
１５７  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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