(57)【要約】【課題】ゲートパルスの遅延を抑止することができ、シェーディング、スジムラの発生を抑止することが可能な画素回路および表示装置、並びに表示装置の製造方法を提供する。【解決手段】駆動配線ＷＳＬと、流れる電流によって輝度が変化する発光素子１１３と、駆動トランジスタ１１１と、信号線ＳＧＬと駆動トランジスタ１１１のゲートとの間に接続され、ゲートが駆動配線ＷＳＬに接続される少なくとも一つのスイッチングトランジスタ１１２と、駆動トランジスタ１１１のゲートとソース間に接続されたキャパシタＣ１１１と、を有し、電源ラインＰＳＬと基準電位間に駆動トランジスタ１１１と発光素子１１３が直列に接続され、電源用配線層は、他の層の配線と接続されて多層配線化され、発光素子のカソード配線層は、多層配線のための電源用配線層と同層の配線層で多層配線化されている。【選択図】図３０
2009157157.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインと、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記電源用配線層は、
他の層の配線と接続されて多層配線化され、
上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている
画素回路。
【請求項２】
上記発光素子のアノード層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化され、
上記発光素子は、
上記アノード層上に形成された発光材料層と、
上記発光材料層上に形成されたカソード層と、を有し、
上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、
上記カソードパッドは、上記多層化配線層と接続されている
請求項１記載の画素回路。
【請求項３】
マトリクス状に配列された画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記画素回路は、
電源ラインと、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記電源用配線層は、
他の層の配線と接続されて多層配線化され、
上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている
表示装置。
【請求項４】
上記発光素子のアノード層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化され、
上記発光素子は、
上記アノード層上に形成された発光材料層と、
上記発光材料層上に形成されたカソード層と、を有し、
上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、
上記カソードパッドは、上記多層化配線層と接続されている
請求項３記載の表示装置。
【請求項５】
マトリクス状に配列され、少なくとも発光素子と、駆動トランジスタと、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタとを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、を有する表示装置の製造方法であって、
上記スキャナによる駆動信号が伝搬される駆動配線を配線するステップと、
電源ラインを形成するステップと、
上記電源用配線層を、他の層の配線と接続して多層配線化するステップと、
上記発光素子のカソード配線層を、上記多層配線のための電源用配線層と同層の配線層で多層配線化するステップと
を有する表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路およびアクティブマトリクス型表示装置、並びに表示装置の製造方法に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１８】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
【００２５】
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【００２６】
ところが、たとえば図６に示すように、ライトスキャナの最終段のバッファ４０を通して、画素回路内のトランジスタ（ＴＦＴ）のゲートにパルス信号を印加している配線４１の配線抵抗ｒおよび配線容量の影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。
各画素回路２ａ内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、後述するが、パネルの両端を比較した場合、例えば移動度補正期間のような短い期間で動作するタイミングに差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、十分な書き込みが行えず、移動度のばらつきを補正しきれない画素が出現し、スジとして視認されるという不利益があった。
【００２７】
また、電源ラインの電圧降下によってシェーディング等のムラが発生し、画像にはムラやザラツキとして発生する場合もある。
【００２８】
これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。
【００２９】
本発明は、シェーディング、スジムラ等の発生を抑止することが可能で、高画質の画像を得ることが可能な画素回路および表示装置、並びに表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
本発明の第１の観点の画素回路は、電源ラインと、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、上記電源用配線層は、他の層の配線と接続されて多層配線化され、上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている。
【００３１】
本発明の第２の観点の表示装置は、マトリクス状に配列された画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記画素回路は、電源ラインと、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、上記電源用配線層は、他の層の配線と接続されて多層配線化され、上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている。
【００３２】
好適には、上記発光素子のアノード層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化され、上記発光素子は、上記アノード層上に形成された発光材料層と、上記発光材料層上に形成されたカソード層と、を有し、上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、上記カソードパッドは、上記多層化配線層と接続されている。
【００３３】
本発明の第３の観点は、マトリクス状に配列され、少なくとも発光素子と、駆動トランジスタと、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタとを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、を有する表示装置の製造方法であって、上記スキャナによる駆動信号が伝搬される駆動配線を配線するステップと、電源ラインを形成するステップと、上記電源用配線層を、他の層の配線と接続して多層配線化するステップと、上記発光素子のカソード配線層を、上記多層配線のための電源用配線層と同層の配線層で多層配線化するステップとを有する。
【発明の効果】
【００３４】
本発明によれば、シェーディング、スジムラ等の発生を抑止することが可能で、高画質の画像を得ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３６】
図７は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図８は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３７】
この表示装置１００は、図７および図８に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００３８】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図７においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図８においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
【００３９】
本実施形態に係る画素回路１０１は、図８に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
【００４０】
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノードＮＤ１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
【００４１】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
【００４２】
図９（Ａ）〜（Ｃ）は、図８の画素回路の基本的な動作を示すタイミングチャートである。
図９（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図９（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図９（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
【００４３】
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図９（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
【００４４】
そして、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルス（ゲートパルス）を印加している配線である走査線ＷＳＬの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および／または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
【００４５】
図１０は、画質等を改善するための第１の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【００４６】
第１の対策例においては、各画素回路１０１のスイッチングトランジスタであるＴＦＴ１１２のゲートＧＴが接続される走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される信号線ＳＧＬを、走査線ＷＳＬおよび電源ラインＰＳＬより下層（図示しない基板側の層）として形成している。
そして、上層にある走査線ＷＳＬと、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造としている。
さらに、本第１の対策例においては、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。
【００４７】
なお、各画素回路のＴＦＴ１１２は、いわゆるボトムゲート型であり、そのゲート電極（制御端子）は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線ＷＳＬに接続されている。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
【００４８】
以上のように、第１の対策例においては、走査線（ゲートライン）ＷＳＬを低抵抗な電源配線と同一の層と信号線と同一の層１１４の２段配線でレイアウトすることを特徴としている。
【００４９】
このような特徴を有する第１の対策例によれば、走査線（ゲートライン）ＷＳＬの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線ＳＧＬを形成する配線層も低抵抗金属で形成されることから、２段配線とすることにより、走査線ＷＳＬの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのＴＦＴ１１２のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ１０４のゲートパルス（制御信号）ＧＰの走査線ＷＳＬへの出力端側と、この出力端から離れた位置のゲートパルスＧＰのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。  そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
【００５０】
図１１は、図１０の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【００５１】
図１１に示すように、走査線(ゲートライン)ＷＳＬの層の積層方向に重なる位置に容量（キャパシタ）や信号線を配置した構成をとることで、走査線ＷＳＬの寄生容量を増加させる傾向にある。
これに対して、本第１の対策例のように、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置し、走査線ＷＳＬ下には信号線ＳＧＬのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
【００５２】
次に、走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造とした理由について述べる。
【００５３】
図１２は、本実施形態に係る対策を適用せず、走査線（ゲートライン）をＴＦＴのゲート電極と同層で同材料の高抵抗配線で形成した場合の画素の要部の平面図である。
【００５４】
図１２の構成を有する画素回路における書き込みについて考察する。
図９にも関連付けて説明したように、本画素回路では、書き込みと移動度補正を信号線ＳＧＬの入力信号ＳＩＮの立ち上がり（ＶｏｆｓからＶｓｉｇ）と走査線ＷＳＬに印加するゲートパルスＧＰの立下りで決定している。
この方式では、ライトスキャナ１０４の走査線ＷＳＬへのゲートパルスＧＰの出力端と、このＧＰ出力端から離れた位置（図１３ではＧＰ出力逆側として図示）でパルスがなまってしまい、図１３（Ａ）〜（Ｄ）に示すように、書き込み時間がＧＰ出力端側とＧＰ出力逆側で異なってしまう。具体的にはパネルの入力逆側の方が、書き込み時間が長くなってしまうため、画ではシェーディングとなって現れてしまう。
【００５５】
この対策として、図１４（Ａ）〜（Ｃ）に示されるようなタイミングで書き込みを行うことが可能である。
この方法は書き込みと移動度補正を、信号線ＳＧＬの立ち上がりとゲートパルスＧＰの立下りで決めるのではなく、ゲートパルスＧＰの立ち上がりとゲートパルスＧＰの立下りで決定している。
しかしながら、この方式の書き込みにおいても、図１５（Ａ）〜（Ｄ）に示すように、信号の階調によって書き込み時間が、ライトスキャナ１０５のゲートパルスＧＰの出力端側とＧＰ出力端逆側で異なってしまい、シェーディングの原因となってしまう場合がある。
【００５６】
また、図１４（Ａ）〜（Ｃ）の方式では、書き込みをゲートパルスＧＰのみで決定する必要がある。書込み時間を長くとりすぎると駆動トランジスタのソースは上昇を続けてしまうので輝度をとるためには書込み時間は短く設定せざるを得ない。
しかし，大型化が進むにつれ、走査線（ゲートライン）ＷＳＬの負荷は大きくなり、図１６（Ａ）〜（Ｄ）に示すように、ゲートパルスＧＰの出力端では短い幅のパルスを出してもＧＰ出力端逆側ではパルスのなまり(劣化)によって書き込みを行うことが困難となる。
【００５７】
前述したように、一般的にゲート配線は高抵抗金属（Ｍｏ等）で配線されているので負荷が大きくなる。
そこで、本実施形態においては、走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成している。
そして、大型化、高精細化を考えた場合、更なる低抵抗化、低容量化が望まれることら、走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造とし、および／または、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。
【００５８】
図１７は、画質等を改善するための第２の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【００５９】
図１７の第２の対策例が図１０の第１の対策例と異なる点は、信号線ＳＧＬと同層で同材料で形成される配線層１１４のさらに下層に、高抵抗金属で形成されるＴＦＴのゲート電極と同層で同材料の配線層１１７を、ゲート絶縁膜１１８に形成したコンタクト１１９で接続し、低抵抗配線層である走査線（ゲートライン）ＷＳＬと、低抵抗配線である配線層１１４と、高抵抗配線である配線層１１７とを多層化接続して３段配線構造としたことにある。
【００６０】
これにより、走査線ＷＳＬの抵抗をさらに減少させることが可能となる。
本第２の対策例を適用することで、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
【００６１】
図１８は、画質等を改善するための第３の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【００６２】
図１８の第３の対策例が図１７の第２の対策例と異なる点は、信号線ＳＧＬと同層で、かつ同材料で形成される配線層１１４を経ることなく、さらに下層に、高抵抗金属で形成されるＴＦＴのゲート電極と同層で同材料の配線層１１７を、層間絶縁膜１１５、ゲート絶縁膜１１８に形成したコンタクト１２０で接続し、低抵抗配線層である走査線（ゲートライン）ＷＳＬと、高抵抗配線である配線層１１７とを多層化接続して２段配線構造としたことにある。
【００６３】
この構成においても、走査線ＷＳＬの抵抗を減少させることが可能となる。
本第３の対策例を適用することでも、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
【００６４】
図１９は、画質等を改善するための第４の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００６５】
本第４の対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化している。
【００６６】
前述したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図１９においては、上層の電源用配線層１２２上に平坦化膜１２３が形成され、平坦化膜１２３上にアノード電極１２５が形成されている。
【００６７】
本第４の対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。
【００６８】
図２０は、画質等を改善するための第５の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００６９】
本第５の対策例においては、たとえば上述したように電源ラインＰＳＬを多層配線化した場合等であっても、駆動トランジスタとしてのＴＦＴ１１１の上、すなわち層の積層方向の上層側に電源ラインＰＳＬが配置（形成）されないようにしている。
換言すれば、本第５の対策例においては、ＴＦＴ１１１の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成としている。
【００７０】
具体的な構成を説明する。
ボトムゲート構造のＴＦＴ１１１は、図２０に示すように、透明絶縁基板（たとえばガラス基板）１３１上にゲート絶縁膜１３２で覆われたゲート電極１３３が形成されている。ゲート電極１３３は第２のノードＮＤ１１２と接続される。
前述したように、ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ＴＦＴ１１１は、ゲート絶縁膜１３２上に半導体膜（チャネル形成領域）１３４、並びに半導体膜１３４を挟んで一対のｎ＋拡散層１３５，１３６が形成されている。半導体膜１３４上にＳＴＯ１３７が形成された後、層間絶縁膜１３８が形成されている。
なお、図示していないが、半導体膜１３４と各ｎ＋拡散層１３５，１３６との間にはそれぞれｎ-拡散層（ＬＤＤ）が形成される。
一方のｎ＋拡散層１３５には、層間絶縁膜１３８に形成されたコンタクトホール１３９ａを介してソース電極１４０が接続され、他方のｎ＋拡散層１３６には、層間絶縁膜１３８に形成されたコンタクトホール１３９ｂを介してドレイン電極１４１が接続される。
ソース電極１４０およびドレイン電極１４１は、たとえばアルミニウム（Ａｌ）をパターニングしたものである。ソース電極１４０はたとえば発光素子１１３のアノードが接続され、ドレイン電極１４１は図２０に図示しない接続電極を介して電源ラインＰＳＬと接続される。
そして、ＴＦＴ１１１上において、層間絶縁膜１３８、ソース電極１４０、ドレイン電極１４１を覆うように、絶縁膜１４２が積層されている。
【００７１】
ここで、図２０のようにＴＦＴ１１１の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用した理由について述べる。
【００７２】
図２１は、図２０の比較例としてＴＦＴ１１１上に電源ラインを配置した構成を示す断面図である。
図２２は、図２１の等価回路を示す図である。
【００７３】
図２１においては、ＴＦＴ１１１のドレイン電極１４１が層間絶縁膜１４２に形成したコンタクト１４３を介して層間絶縁膜１４２に形成された電源ライン用配線層１２２と接続されている。
【００７４】
ここでアモルファスシリコンＴＦＴについて考察する。
駆動トランジスタであるＴＦＴ１１１の上層に電源電位が存在すると、図２１中に矢印で示すように、黒表示時においてアモルファスシリコン内の電子が電源に引き寄せられてゲートとは逆側にチャネルを形成してしまうバックゲート効果が発現する。
この結果、駆動トランジスタのリーク電流が大きくなる。このリーク電流が大きいと黒表示時に輝点となって画に現れる。
【００７５】
そこで、本実施形態においては、図２０に示すように、ＴＦＴ１１１の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用している。
【００７６】
本第５の対策例によれば、ＴＦＴ１１１上に電源配線をレイアウトしないことで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
【００７７】
図２３は、画質等を改善するための第６の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００７８】
本第６の対策例においては、第５の対策例と同様に、たとえば上述したように電源ラインＰＳＬを多層配線化した場合等であっても、スイッチングトランジスタ(書き込みトランジスタ)としてのＴＦＴ１１２の上、すなわち層の積層方向の上層側に電源ラインＰＳＬが配置（形成）されないようにしている。
換言すれば、本第６の対策例においても、ＴＦＴ１１２の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成としている。
【００７９】
図２３は、第６の対策例の具体的な構成を示しているが、基本的な構成は第５の対策例の場合と同様であるため、同一の構成要素については図２０と同一符号をもって表している。そして、その具体的な説明は省略する。
【００８０】
ここで、図２３のようにＴＦＴ１１２の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用した理由について述べる。
【００８１】
図２４は、図２３の比較例としてＴＦＴ１１２上に電源ラインを配置した構成を示す断面図である。
図２５は、図２３の等価回路を示す図である。
【００８２】
図２１においては、図示しないＴＦＴ１１１のドレイン電極１４１が層間絶縁膜１４２に形成したコンタクト１４３を介して層間絶縁膜１４２に形成された電源ライン用配線層１２２と接続されている。
【００８３】
書き込みトランジスタとしてのＴＦＴ１１２についても、前述した駆動トランジスタとしてのＴＦＴ１１１と同様に、図２４に示すように、電源電位がトランジスタの上にあるとトランジスタがオフ時に電源の電界によってアモルファスシリコン内の電子が電源側に引き寄せられる。
その結果、バックゲート効果が発現し、ゲートとは逆側にチャネルが形成されリーク電流が大きくなることで駆動トランジスタの保持電位が変化し、画にはムラやザラツキとなって現れる。
【００８４】
そこで、本実施形態においては、図２３に示すように、ＴＦＴ１１２の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用している。
【００８５】
本第６の対策例によれば、ＴＦＴ１１２上に電源配線をレイアウトしないことで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
【００８６】
図２６は、画質等を改善するための第７の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００８７】
本第７の対策例が上記した第５の対策例と異なる点は、駆動トランジスタとしてのＴＦＴ１１１の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用する代わりに、ＴＦＴ１１１の上層にカソード用配線層１４３を配置（形成）したことにある。
【００８８】
このように、本第７の対策例では、ＴＦＴ１１１上に電源配線でなく、カソード配線１４３をレイアウトする。
その理由は、カソード電圧は黒表示時の駆動トランジスタであるＴＦＴ１１１のゲート電圧や信号電圧、駆動トランジスタであるＴＦＴ１１１のソース電圧よりも低い電圧であるため、バックゲート効果は起きないからである。
【００８９】
本第７の対策例によれば、ＴＦＴ１１１上にカソード用配線１４３をレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
【００９０】
図２７は、画質等を改善するための第８の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００９１】
本第８の対策例が上記した第６の対策例と異なる点は、第７の対策例と同様に、書き込みトランジスタとしてのＴＦＴ１１２の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用する代わりに、ＴＦＴ１１２の上層にカソード用配線層１４３を配置（形成）したことにある。
【００９２】
このように、本第８の対策例では、ＴＦＴ１１２上に電源配線でなく、カソード配線１４３をレイアウトする。
その理由は、カソード電圧は黒表示時の書き込みトランジスタであるＴＦＴ１１２のソース・ドレイン電圧等よりも低い電圧であるため、バックゲート効果は起きないからである。
【００９３】
本第８の対策例によれば、ＴＦＴ１１２上にカソード用配線１４３をレイアウトすることで黒表示時、若しくはトランジスタがオフ時にバックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
【００９４】
図２８は、画質等を改善するための第９の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００９５】
本第９の対策例が上記した第６の対策例と異なる点は、書き込みトランジスタとしてのＴＦＴ１１２の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用する代わりに、ＴＦＴ１１２の上層に走査線（ゲートライン）ＷＳＬ１４４を配置（形成）したことにある。
【００９６】
このように、本第９の対策例では、ＴＦＴ１１２の上層、ＴＦＴ１１２のゲートラインである走査線ＷＳＬをレイアウトする。
その理由は、ＴＦＴ１１２のゲート電圧も駆動トランジスタであるＴＦＴ１１１のゲート電圧や信号電圧よりも低い電圧であるため、バックゲート効果は起きない。
さらに、ＴＦＴ１１２については、ＴＦＴ１１２がオンのときに対してゲート側だけでなく、ゲートと逆側もチャネルが形成されオンする。
この結果、ＴＦＴ１１２のオン抵抗は通常（レイアウトしないとき）よりも下がり、高速書き込みが実現できる。
【００９７】
本第９の対策例によれば、ＴＦＴ１１２上に走査線ＷＳＬをレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
また、ＴＦＴ１１２上にＴＦＴ１１２のゲートラインである走査線ＷＳＬをレイアウトすることで、ＴＦＴ１１２がオンしているとき、そのオン抵抗を通常よりも下げることが可能となり、高速書き込みが実現できる。
高速書き込みが実現できるため高精細化が可能となる。
【００９８】
図２９は、画質等を改善するための第１０の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００９９】
本第１０の対策例が上記した第５の対策例と異なる点は、上記した第９の対策例と同様に、駆動トランジスタとしてのＴＦＴ１１１の配置領域の上層に電源ラインＰＳＬが重ならないように、また、電源ラインＰＳＬからの電界の影響を受けないような構成を採用する代わりに、ＴＦＴ１１１の上層にＴＦＴ１１２のゲートが接続される走査線（ゲートライン）ＷＳＬ１４４を配置（形成）したことにある。
【０１００】
このように、本第１０の対策例では、ＴＦＴ１１１の上層に、ＴＦＴ１１２のゲートラインである走査線ＷＳＬをレイアウトする。
その理由は、ＴＦＴ１１２のゲート電圧も、駆動トランジスタであるＴＦＴ１１１のソース電圧よりも低い電圧であるため、バックゲート効果は起きない。
【０１０１】
本第１０の対策例によれば、ＴＦＴ１１１上に走査線ＷＳＬをレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
【０１０２】
図３０は、画質等を改善するための第１１の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【０１０３】
前述した第４の対策例において、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化することを説明した。
本第１１の対策例においては、通常アノードの金属で形成される配線されるカソード配線を電源ライン（パワー駆動線）ＰＳＬの電源ライン層と同層で、かつ同材料の低抵抗配線で多層化している。
【０１０４】
図１９に関連付けて説明したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、絶縁膜１１５上には、電源ラインＰＳＬ用の低抵抗配線層１２２と並列に、カソード用低抵抗配線層１４５が形成されている。
たとえば、上層の電源用配線層１２２およびカソード用配線層１４５上に平坦化膜１２３が形成され、平坦化膜１２３にコンタクト１４６を形成し、カソード用配線層１４５は、コンタクト１４６を介して平坦化膜１２３上に形成された小面積のカソードパッド１４７に接続される。
アノード電極１２５上にＥＬ発光素子材料層１４８が形成され、カソードパッド１４７とアノード電極１２５、ＥＬ発光素子材料層１４８との間等に絶縁膜１４９が形成され、ＥＬ発光素子１４８、絶縁膜１４９、およびカソードパッド１４７上にカソード電極が形成されている。
【０１０５】
このように、本第１１の対策例では、カソードラインを多層化した電源配線と同層でレイアウトする。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
また、カソードラインを電源配線層でレイアウトすることでパネル中央部の電圧上昇を防ぎ、なお、図３０および図３１に示すように、ＥＬ発光素子１１３（１４８）の発光領域（開口）も大きく確保することが可能となる。
【０１０６】
図３２は、本実施形態に係る対策を適用せず、カソードラインを形成した場合の画素の要部の断面図であり、図３３はその平面図である。
【０１０７】
ここでパネルの発光領域（開口率）について考える。
発光領域（開口率）を大きく取る手法としてはトップエミッション方式が挙げられる。一般に、トップエミッション方式では、図３２および図３３に示すように、ＥＬ発光素子１４８のアノード配線層１２５でカソードを形成することが特徴となっている。
しかし、パネルの大型化、高精細化が進むにつれ、発光時におけるパネル中心（カソード取り出しから最も遠い部分）での電圧上昇による画質ムラを防ぐためにカソードラインは太く配線する必要があり、その分開口率も下がってしまう。開口率が下がることでＥＬ発光素子１４８に流れる電流密度が大きくなってしまい寿命が短くなるという問題が発生する。
【０１０８】
これに対して、本第１１の対策例においては、前述したように、カソードラインを多層化した電源配線と同層でレイアウトすることを特徴としており、カソードラインを電源レイヤーでレイアウトすることでパネル中央部の電圧上昇を防ぎ、なおかつ開口も大きく確保することが可能となる。
その結果、発光時ＥＬ発光素子１４８に流れる電流密度を小さくすることができる。その結果、長寿命化が実現可能となる。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
【０１０９】
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図３４（Ａ）〜（Ｅ）、および図３５〜図４２に関連付けて説明する。
なお、図３４（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図３４（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図３４（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図３４（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図３４（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
【０１１０】
まず、ＥＬ発光素子１１３の発光状態時は、図３４（Ｂ）および図３５に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタであるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
【０１１１】
次に、非発光期間において、図３４（Ｂ）および図３６に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図３４（Ｅ）に示すように、Ｖｓｓに充電される。
【０１１２】
さらに、図３４（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図３７に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰをハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
【０１１３】
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図３８に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図３８に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、ノードＮＤ１１１の電圧Ｖｅｌは時間と共に、図３９に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
【０１１４】
しきい値キャンセル動作終了後、図３４（Ａ），（Ｃ）、および図４０に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図３４（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図４１に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
【０１１５】
最後に、図３４（Ａ）〜（Ｃ）、および図４２に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ’をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ’という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
【０１１６】
このように駆動される画素回路においては、前述したような第１〜第１１の対策例に係る構成を有することから、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
なお、上述した第１〜第１１の対策は、全て施してもよいし、いずれか一つ、あるいは複数の対策を組み合わせる等、種々の選択が可能である。
【０１１７】
以上、本第１の実施形態においては、図８の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な画質改善の対策として第１〜第１１の対策例について説明した。
ただし、第１〜第１１の対策例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、５個のトランジスタと１個のキャパシタの５Ｔｒ＋１Ｃ画素回路を有する表示装置の構成例について第２の実施形態として説明する。
【０１１８】
図４３は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図４４は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
【０１１９】
この表示装置２００は、図４３および図４４に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
【０１２０】
本実施形態に係る画素回路２０１は、図４３および図４４に示すように、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
ＴＦＴ２１１により第１のスイッチトランジスタが形成され、ＴＦＴ２１３により第２のスイッチトランジスタが形成され、ＴＦＴ２１５により第３のスイッチトランジスタが形成され、ＴＦＴ２１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
【０１２１】
画素回路２０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがＴＦＴ２１２のドレインに接続され、ＴＦＴ２１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２１３のドレインが第１のノードＮＤ２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
【０１２２】
このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３を介して固定電位に接続し、また、ＴＦＴ２１１のソース・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
【０１２３】
そして、本第２の実施形態においては、第１の実施形態として説明した画質改善のための第１〜第１１の対策が、走査線ＷＳＬ、駆動線ＤＳＬ、オートゼロ線ＡＺＬ１，ＡＺＬ２のうちの少なくとも走査線ＷＳＬおよび駆動線ＤＳＬのいずれか、または２つ以上、あるいは全部に対して施される。
所望の対策を施すことにより、パネル全体で駆動信号(パルス)の配線抵抗や配線容量による遅延に起因するシェーディング、スジムラ等の対策が行われ、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
【０１２４】
次に、上記構成の動作を、画素回路の動作を中心に、図４５（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図４５（Ａ）は駆動線ＤＳＬに印加される駆動信号ＤＳ、図４５（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図４５（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図４５（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図４５（Ｅ）は第２のノードＮＤ２１２の電位を、図４５（Ｆ）は第１のノードＮＤ２１１の電位をそれぞれ示している。
【０１２５】
非発光動作において、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ２１３がオンし、このとき、ＴＦＴ２１３を介して電流が流れ、ＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧もＶｓｓ２となり、Ｖｓｓ２＜Ｖｃａｔｈｏｄｅ＋ＶｔｈＥＬならば、ＥＬ発光素子２１６は非発光となる。
この場合、ＴＦＴ２１３がオンしてもキャパシタＣ２１１に保持されている電圧、すなわちＴＦＴ２１２のゲートソース間電圧は変わらない。
【０１２６】
次に、ＥＬ発光素子２１６の非発光期間において、図４５（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２１３がオフし、ＴＦＴ２１５、ＴＦＴ２１１がオンすることにより、ＴＦＴ２１２，ＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがローレベルに切り替えられる。
この時ＴＦＴ２１４がオンした状態でＴＦＴ２１１がオンすることで移動度の補正が行われる。やがて駆動信号ＷＳがローレベルに切り替えられ、ＴＦＴ２１４がオフする。
この場合、ＴＦＴ２１４がオフしており、ＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ＴＦＴ２１２は一定電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ２１１の電位も変化する。しかしながら、ＴＦＴ２１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子２１６に流れる電流は変化しない。よって、ＥＬ発光素子２１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１６の輝度が変化することはない。
【０１２７】
このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
【図面の簡単な説明】
【０１２８】
【図１】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の画素回路の一構成例を示す回路図である。
【図３】有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。
【図６】配線抵抗による不利益を説明するための図である。
【図７】本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図８】本第１の第実施形態に係る画素回路の具体的な構成を示す回路図である。
【図９】図８の画素回路の基本的な動作を示すタイミングチャートである。
【図１０】画質等を改善するための第１の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【図１１】図１０の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【図１２】本実施形態に係る対策を適用せず、走査線（ゲートライン）をＴＦＴのゲート電極と同層で同材料の高抵抗配線で形成した場合の画素の要部の平面図である。
【図１３】対策を施さずに図９のタイミングで動作させた場合のパルス劣化について示す図である。
【図１４】図９と異なる他のタイミングチャートである。
【図１５】対策を施さずに図１４のタイミングで動作させた場合のパルス劣化について示す図である。
【図１６】対策を施さずに図１４のタイミングで動作させた場合のさらなるパルス劣化について示す図である。
【図１７】画質等を改善するための第２の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【図１８】画質等を改善するための第３の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【図１９】画質等を改善するための第４の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２０】画質等を改善するための第５の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２１】図２０の比較例としてＴＦＴ１１１（駆動トランジスタ）上に電源ラインを配置した構成を示す断面図である。
【図２２】図２１の等価回路を示す図である。
【図２３】画質等を改善するための第６の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２４】図２３の比較例としてＴＦＴ１１２（スイッチングトランジスタ）上に電源ラインを配置した構成を示す断面図である。
【図２５】図２３の等価回路を示す図である。
【図２６】画質等を改善するための第７の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２７】画質等を改善するための第８の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２８】画質等を改善するための第９の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図２９】画質等を改善するための第１０の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図３０】画質等を改善するための第１１の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図３１】第１１の対策によりＥＬ発光素子の発光領域（開口）も大きく確保することが可能となってことを示す図である。
【図３２】本実施形態に係る対策を適用せず、カソードラインを形成した場合の画素の要部の断面図である。
【図３３】本実施形態に係る対策を適用せず、カソードラインを形成した場合の画素の要部の平面図である。
【図３４】図８の画素回路の具体的な動作を示すタイミングチャートである。
【図３５】図８の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。
【図３６】図８の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。
【図３７】図８の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。
【図３８】図８の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。
【図３９】図８の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。
【図４０】図８の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。
【図４１】図８の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。
【図４２】図８の画素回路の動作を説明するための図であって、発光状態を示す図である。
【図４３】本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図４４】本第２の第実施形態に係る画素回路の具体的な構成を示す回路図である。
【図４５】図４４の画素回路の基本的な動作を示すタイミングチャートである。
【符号の説明】
【０１２９】
１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、１１４・・・信号線と同層の低抵抗配線層、１１５・・・層間絶縁膜、１１６・・・コンタクト、１１７・・・ＴＦＴのゲート電極と同層の配線層、１１８・・・ゲート絶縁膜、１１９〜１２１・・・コンタクト、１２２・・・電源ラインとしての低抵抗配線層、１２３・・・平坦化膜、１２４・・・コンタクト、１２５・・・アノード電極、１３１・・・透明絶縁基板、１３２・・・ゲート絶縁膜、１３３・・・ゲート電極、１３４・・・半導体膜、１３５，１３６・・・ｎ＋拡散層、１３８・・・層間絶縁膜、１３９ａ，１３９ｂ・・・コンタクト、１４０・・・ソース電極、１４１・・・ドレイン電極、１４２・・・層間絶縁膜、１４３・・・カソード用配線、１４４・・・走査線（ＷＳＬ）、１４５・・・カソード用配線層、１４６・・・コンタクト、１４７・・・カソードパッド、１４８・・・ＥＬ発光素子材料層、１４９・・・絶縁膜、１５０・・・カソード、２００・・・表示装置、２０１・・・画素回路、２０２・・・画素アレイ部、２０３・・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・ドライブスキャナ（ＤＳＣＮ）、２０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、２０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、ＳＧＬ・・・信号タ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺＬ１，ＡＺＬ２・・・オートゼロ線、２１１・・・スイッチとしてのｐチャネルＴＦＴ、２１２…駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、２１３〜２１５・・・…スイッチとしてのｎチャネルＴＦＴ、ＮＤ２１１・・・第１のノード、ＮＤ１１２・・・第２のノード。
【図１】
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【図２】
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【図３】
2009157157.tif 000005
【図４】
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【図５】
2009157157.tif 000007
【図６】
2009157157.tif 000008
【図７】
2009157157.tif 000009
【図８】
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【図９】
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【図１０】
2009157157.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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