(57)【要約】【課題】上層の配線と下層の配線とを接続するプラグに流れる電流を効率的に分散させ、エレクトロマイグレーション耐性に優れた半導体装置を実現できるようにする。【解決手段】半導体装置は、第１の配線３１と、第１の配線３１とは異なる配線層に形成され、第１の配線３１よりも線幅が太い第２の配線３２と、第１の配線３１と第２の配線３２とが互いに重なりあって同一方向に延びる領域に形成され、第１の配線３１と第２の配線３２とを電気的に接続する第１のプラグ５１及び第２のプラグ５２とを備えている。第１のプラグ５１は、第２のプラグ５２よりも底面積が大きく且つ第２のプラグ５２よりも第１の配線３１の末端側に形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線とは異なる配線層に形成され、前記第１の配線よりも線幅が太い第２の配線と、
前記第１の配線と前記第２の配線とが互いに重なりあって同一方向に延びる領域に形成され、前記第１の配線と第２の配線とを電気的に接続する第１のプラグ及び第２のプラグとを備え、
前記第１のプラグは、前記第２のプラグよりも底面積が大きく且つ前記第２のプラグよりも前記第１の配線の末端側に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の配線は、前記第２の配線に比べて比抵抗が大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のプラグの底面形状は、正方形状又は円形状であり、
前記第２のプラグの底面形状は、長方形状又は楕円形状であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のプラグは、前記第１の配線の線幅と交差する方向の長さが前記第２のプラグよりも長いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のプラグ及び第２のプラグは、前記第１の配線の線幅と平行する方向の幅が前記第１の配線の線幅と等しいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の配線における前記第１のプラグと前記第２のプラグとの間の抵抗値と、前記第１のプラグの抵抗値との和は、前記第２の配線における前記第１のプラグと前記第２のプラグとの間の抵抗値と、前記第２のプラグの抵抗値との和と等しいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のプラグ及び第２のプラグが形成された領域は、前記第１の配線の末端を含む領域であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の配線は前記第２の配線よりも上側の配線層に形成され、
前記第１の配線及び第２の配線は導電性バリア膜を有する銅配線であり、
前記第１のプラグ及び第２のプラグは前記第１の配線と一体に形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の配線は前記第１の配線よりも上側の配線層に形成され、
前記第１の配線及び第２の配線は導電性バリア膜を有する銅配線であり、
前記第１のプラグ及び第２のプラグは前記第２の配線と一体に形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の配線と前記第２の配線とを電気的に接続し、前記第１のプラグと前記第２のプラグとの間に形成され、底面積が前記第１のプラグの底面積よりも小さく且つ前記第２のプラグの底面積よりも大きい第３のプラグをさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、プラグにより互いに電気的に接続された複数の配線を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高集積化のため、半導体能動素子の微細化と共に、配線の微細化及び多層化が進められている。配線の微細化及び多層化により、エレクトロマイグレーション（ＥＭ）による信頼性の低下が問題となってきている。ＥＭとは、配線材料中の電子の流れにより配線を構成する金属原子が移動し、配線中に空隙が発生することである。これにより、配線抵抗の上昇が生じたり、最悪の場合には断線が生じたりする。
【０００３】
近年の半導体装置には、銅を主体とした配線材料が用いられている。銅はアルミニウムよりも低抵抗であり且つ融点も高い。このため、配線抵抗の低減と共に、ＥＭ耐性も向上させることができる。
【０００４】
銅配線は、一般的に層間膜に形成した溝にめっきで銅を埋め込むダマシンプロセスにより形成する。特に、配線と、下層の配線と接続するための層間配線（プラグ）とを同時に形成するデュアルダマシンプロセスが広く用いられている。
【０００５】
銅は二酸化シリコンを主体とした層間膜に対する拡散係数が大きい。このため、銅配線は、銅の拡散を防止するバリア膜と、銅からなる配線材料膜との積層構造とすることが一般的である。このため、デュアルダマシンプロセスにより上層の配線と一体に形成されたプラグと、下層の配線との界面にはバリア膜が存在する。つまり、上層の配線及びプラグを構成する銅原子と下層の配線を構成する銅原子とは、異種材料であるバリア膜により物理的に分離される。このため、ＥＭによる銅原子の流れがプラグと下層の配線との界面において不連続となる。
【０００６】
上層の配線からプラグを通して下層の配線に電子が移動する場合、下層の配線への銅原子の供給がバリア膜により阻害されるため、下層の配線におけるプラグと接する部分に、ＥＭによる銅原子の欠損が発生する。また、下層の配線からプラグを通して上層の配線に電子が移動する場合、プラグへの銅原子の供給がバリア膜により阻害されるため、プラグの底部にＥＭによる銅原子の欠損が発生する。このような銅原子の欠損は、配線抵抗の上昇を引き起こし、最悪の場合には断線が生じる。
【０００７】
一般にＥＭによる配線材料原子の流れJ(ＥＭ)は、配線を流れる電流密度jに比例し、以下の式（１）により表される。
J(ＥＭ) = Ｎ×(Ｄ／kT)×Ｚ*×ｅ×ρ×ｊ  ・・・  （１）
ここで、Ｎは原子密度、Ｄは拡散係数、ｋはボルツマン定数、Ｔは温度、Ｚ*は有効荷電子数、ｅは電気素量、ρは抵抗率、ｊは電流密度を示す。
【０００８】
つまり、ＥＭによる原子の移動は配線及びプラグの電流密度に比例するため、ＥＭの抑制には配線及びプラグの電流密度を下げることが必要である。配線及びプラグの電流密度を下げるために、プラグの形状を改良したり、プラグの数を増やしたりする方法が試みられている（例えば、特許文献１を参照。）。例えば、図９（ａ）に示すように下層の配線Ｍ１と上層の配線Ｍ２とを接続するプラグＴＨ１を、幅Ｙが長さＸよりも大きい長方形状の底面を有するように形成する。これによりプラグＴＨ１の底面が正方形状の場合と比べて、プラグＴＨ１に流れ込む電流を分散させることができる。従って、ＴＨ１の周辺において電流密度が局所的に高密度になることを抑制し、ＥＭ耐性を向上させることができる。
【０００９】
また、図９（ｂ）に示すように、下層の配線Ｍ１と上層の配線Ｍ２とを２つのプラグＴＨ２により接続し、２つのプラグＴＨ２を電流が流れる方向に対して直交する方向に沿って配置している。これにより、ＴＨ２の周辺における電流密度が局所的に高密度になることを抑制し、ＥＭ耐性を向上させることができる。
【特許文献１】特開平１０−２１４８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来のＥＭ耐性を向上させる方法は、配線の線幅の微細化が進むと対応できないという問題がある。配線の線幅がプラグの幅よりも十分に大きい場合には、従来の方法によりプラグに流れる電流を分散させることができる。しかし、線幅の微細化が進むにつれ配線の最小設計寸法とプラグの最小設計寸法とを同等にすることが一般的となってきている。このため、プラグの幅は配線の線幅により決定されてしまう。このため、底面が長方形状のプラグを形成すると、底面が正方形状のプラグを形成する場合よりも底面積が小さくなり、逆に電流密度が増大してしまう。
【００１１】
配線の線幅が細くなると、複数のプラグを電流が流れる方向に対して直交する方向に沿って配置することは不可能となる。一方、複数のプラグを単純に電流が流れる方向に沿って配置した場合には、一方のプラグに電流が集中してしまうという問題が発生することを本願発明者は見いだした。
【００１２】
このような問題は、配線幅の最小設計寸法とプラグの最小設計寸法が同一である半導体装置において特に顕著であるが、配線幅の最小設計寸法とプラグの最小設計寸法とが同一でない場合においても、配線の微細化に伴い生じる問題である。
【００１３】
本発明は、微細化された配線を有する半導体装置において、上層の配線と下層の配線とを接続するプラグに流れる電流を効率的に分散させ、エレクトロマイグレーション耐性に優れた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置を、２つの配線を相互に接続する複数のプラグを備え、プラグの底面積が互いに異なっている構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、第１の配線と、第１の配線とは異なる配線層に形成され、第１の配線よりも線幅が太い第２の配線と、第１の配線と第２の配線とが互いに重なりあって同一方向に延びる領域に形成され、第１の配線と第２の配線とを電気的に接続する第１のプラグ及び第２のプラグとを備え、第１のプラグは、第２のプラグよりも底面積が大きく且つ第２のプラグよりも第１の配線の末端側に形成されていることを特徴とする。ここで、末端側とは第１の配線と同一の配線層にある他の配線又は第１の配線とは異なる配線層にある他の配線と電気的に接続されていない側を意味する。
【００１６】
本発明の半導体装置は、第１のプラグ及び第２のプラグとを備え、第１のプラグは、第２のプラグよりも底面積が大きく且つ第２のプラグよりも第１の配線の末端側に形成されている。このため、第１の配線の線幅が第２の配線の線幅よりも細い場合にも、第１のプラグを通る電流の経路の抵抗と、第２のプラグを通る電流の経路の抵抗との差を小さくすることができる。従って、一方のプラグへの電流の集中を回避し、エレクトロマイグレーションによる配線及びプラグの劣化を抑えることが可能となる。
【００１７】
本発明の半導体装置において、第１の配線は、第２の配線に比べて比抵抗が大きい構成であってもよい。
【００１８】
本発明の半導体装置において、第１のプラグの底面形状は、正方形状又は円形状であり、第２のプラグの底面形状は、長方形状又は楕円形状であってもよい。
【００１９】
本発明の半導体装置において第１のプラグは、第１の配線の線幅と交差する方向の長さが第２のプラグよりも長い構成であってもよい。
【００２０】
本発明の半導体装置において、第１のプラグ及び第２のプラグは、第１の配線の線幅と平行する方向の幅が第１の配線の線幅と等しくてもよい。
【００２１】
本発明の半導体装置において、第１の配線における第１のプラグと第２のプラグとの間の抵抗値と、第１のプラグの抵抗値との和は、第２の配線における第１のプラグと第２のプラグとの間の抵抗値と、第２のプラグの抵抗値との和と等しい構成としてもよい。
【００２２】
本発明の半導体装置において、第１のプラグ及び第２のプラグが形成された領域は、第１の配線の末端を含む領域であってもよい。
【００２３】
本発明の半導体装置において、第１の配線は第２の配線よりも上側の配線層に形成され、第１の配線及び第２の配線は導電性バリア膜を有する銅配線であり、第１のプラグ及び第２のプラグは第１の配線と一体に形成されていてもよい。
【００２４】
本発明の半導体装置において、第２の配線は第１の配線よりも上側の配線層に形成され、第１の配線及び第２の配線は導電性バリア膜を有する銅配線であり、第１のプラグ及び第２のプラグは第２の配線と一体に形成されていてもよい。
【００２５】
本発明の半導体装置は、第１の配線と第２の配線とを電気的に接続し、第１のプラグと第２のプラグとの間に形成され、底面積が第１のプラグの底面積よりも小さく且つ第２のプラグの底面積よりも大きい第３のプラグをさらに備えていてもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置によれば、上層の配線と下層の配線とを接続するプラグに流れる電流を効率的に分散させ、エレクトロマイグレーション耐性に優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２７】
まず、本願発明者が独自に見いだした上層配線と下層配線の配線幅の違いにより各々のプラグに配分される電流量に差が生じるメカニズムについて説明する。
【００２８】
半導体装置の配線の線幅が１００ｎｍ以下になると、配線材料を流れる電子の平均自由工程と配線の線幅とが同程度となる。この状態では、配線の側壁において散乱が発生するので、電子の移動度が劣化して配線抵抗が大幅に上昇することが知られている。一般に銅配線における電子の平均自由工程は４０ｎｍ〜６０ｎｍ程度である。
【００２９】
図１は、銅配線における配線の線幅と比抵抗との関係を評価した結果を示している。配線の線幅が１００ｎｍ以上の場合には、配線の高さＨに関わらず配線の比抵抗はほぼ一定となる。しかし、配線の線幅が１００ｎｍ以下になると、急激に比抵抗が上昇する。一例として配線の高さＨが１８０ｎｍ〜２８０ｎｍの場合、線幅が２００ｎｍの配線の比抵抗が２．０μΩ・ｃｍであるのに対し、線幅が５０ｎｍの配線の比抵抗は３．０μΩ・ｃｍとなり、約５０％も増加している。これは、半導体装置の配線の線幅が１００ｎｍ以下になると、配線の線幅に依存して配線の抵抗値が変化してしまうことを示している。
【００３０】
図２（ａ）及び（ｂ）に示すように、線幅がＷ１の第１の配線Ｍ１と線幅がＷ２の第２の配線Ｍ２とが、第１のプラグＶ１と第２のプラグＶ２により接続されている場合を考える。図２（ａ）は配線の平面構成を示し、（ｂ）は（ａ）のIIｂ−IIｂ線における断面構成を示す。第１の配線Ｍ１の点ａと第２の配線Ｍ２の点ｆとの間の構成を等価回路図に書き表すと、図２（ｃ）に示すようになる。ＲＭ１は点ａと第２のプラグＶ２との間の第１の配線Ｍ１の抵抗、ＲＭ１’は第２のプラグＶ２と第１のプラグＶ１との間の第１の配線Ｍ１の抵抗、ＲＶ２は第２のプラグＶ２の抵抗、ＲＶ１は第１のプラグＶ１の抵抗、ＲＭ２’は第２のプラグＶ２と第１のプラグＶ１との間の第２の配線Ｍ２の抵抗、ＲＭ２は第１のプラグＶ１と点ｆとの間の第２の配線Ｍ２の抵抗である。
【００３１】
第１の配線Ｍ１の線幅Ｗ１と第２の配線Ｍ２の線幅Ｗ２とが等しいか、共に１００ｎｍ以上の場合には、ＲＭ１’の抵抗値とＲＭ２’の抵抗値とはほぼ等しくなる。また、第１のプラグＶ１と第２のプラグＶ２との底面積が等しい場合には、ＲＶ１の抵抗値とＲＶ２の抵抗値とは等しくなる。このため、第１のプラグＶ１を電流が流れる経路ａ−ｂ−ｃ−ｅ−ｆの総抵抗値と、第２のプラグＶ２を電流が流れる経路ａ−ｂ−ｄ−ｅ−ｆの総抵抗値とは等しくなり、点ａと点ｆとの間を流れる電流はほぼ均等に２つの経路に分散する。従って、プラグに流れる電流密度を低減でき、ＥＭ耐性を向上させることができる。
【００３２】
しかし、第１の配線Ｍ１の線幅Ｗ１と第２の配線Ｍ２の線幅Ｗ２とが異なり且つ一方が１００ｎｍ以下の場合には、ＲＭ１’の抵抗値とＲＭ２’の抵抗値とは異なる値となる。例えばＷ１＞Ｗ２の場合には、ＲＭ１’＜ＲＭ２’となり、第１のプラグＶ１を電流が流れる経路ａ−ｂ−ｃ−ｅ−ｆの総抵抗値は、第２のプラグＶ２を電流が流れる経路ａ−ｂ−ｄ−ｅ−ｆの総抵抗値よりも小さくなる。このため、点ａと点ｆとの間を流れる電流は、第１のプラグＶ１に集中する。逆にＷ１＜Ｗ２の場合には、ＲＭ１’＞ＲＭ２’となり第２のプラグＶ２に電流が集中する。このように、第１の配線Ｍ１の線幅Ｗ１と第２の配線Ｍ２の線幅Ｗ２とが異なり且つ一方が１００ｎｍ以下の場合には、２つのプラグを形成したとしても、電流の分散効果が小さく一方のプラグに電流が集中してしまう。その結果、ＥＭ耐性をほとんど向上させることができない。
【００３３】
以上の知見に基づいて、第１の配線Ｍ１の線幅Ｗ１と第２の配線Ｍ２の線幅Ｗ２とが異なる場合においても、電流の分散を効率的に行い、ＥＭ耐性を向上させることができる半導体装置の構成について以下に説明する。
【００３４】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置について、図面を参照して説明する。図３（ａ）及び（ｂ）は一実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面構成を示している。
【００３５】
半導体装置は図３に示すように、基板１０に形成された能動素子と、能動素子と接続された配線とを備えている。図３においては、配線が銅配線であり、能動素子がＭＩＳ（Metal Insulator Semiconductor）トランジスタである例を示している。
【００３６】
能動素子であるＭＩＳトランジスタ１５は、基板１０における素子分離領域１１によって囲まれた活性領域の上に形成されたゲート絶縁膜１２及びゲート電極１４と、その両側方に形成されたソースドレイン領域１３とを有している。
【００３７】
基板１０の上には、能動素子を覆うように形成された絶縁膜１６を介在させて複数の配線層が形成されている。図３においては、配線層が２層であり、下層の配線層２１は第１の配線３１と第１の層間膜４１とを有し、上層の配線層２２は第１の配線３１よりも線幅が太い第２の配線３２と第２の層間膜４２とを有している。上層の配線層２２の上には低誘電率膜１８が形成されている。但し、下層の配線層２１よりも下側にさらに配線層が形成されていたり、上層の配線層２２よりも上側にさらに配線層が形成されていてもよい。また、下層の配線層２１と上層の配線層２２との間に他の配線層が形成されていてもよい。
【００３８】
第１の配線３１は、第１の層間膜４１に形成された配線形成溝に埋め込まれたタンタル（Ｔａ）等からなる導電性バリア膜３１Ａと銅（Ｃｕ）等からなる配線材料３１Ｂとを有し、コンタクト１７によりソースドレイン領域１３と接続されている。第１の層間膜４１は、炭素添加酸化シリコン（ＳｉＯＣ）等からなる低誘電率膜４１Ａと、窒化シリコン（ＳｉＮ）等からなるキャップ膜４１Ｂとを有している。
【００３９】
第２の配線３２は、第２の層間膜４２に形成された配線形成溝に埋め込まれたＴａ等からなる導電性バリア膜３２ＡとＣｕ等からなる配線材料３２Ｂとを有し、一体に形成された第１のプラグ５１及び第２のプラグ５２により下層の第１の配線３１と接続されている。第２の層間膜４２はＳｉＯＣ等からなる低誘電率膜４２ＡとＳｉＮ等からなるキャップ膜４２Ｂとを有している。
【００４０】
第１の配線３１と第２の配線３２とは、少なくとも第１のプラグ５１及び第２のプラグ５２が形成された領域においては、上下に重なりあって同一方向に延びている。第１の配線３１の線幅Ｗ１は、第２の配線３２の線幅Ｗ２よりも細い。第１のプラグ５１は第２のプラグ５２よりも第１の配線３１の末端側に形成され、第１のプラグ５１の第１の配線３１と接する底面の面積（底面積）は第２のプラグ５２の底面積よりも大きい。ここで、第１の配線３１の末端側とは、第１のプラグ５１が形成されている領域以降において、第１の配線と同一の配線層にある他の配線又は第１の配線とは異なる配線層にある他の配線と電気的に接続されていない側を意味する。
【００４１】
図３においては、第２のプラグ５２の底面形状は正方形状であり、第１の配線３１の線幅Ｗ１と平行する方向の幅ｂ２及び第１の配線３１の線幅Ｗ１と交差する方向の長さｃ２が第１の配線３１の線幅Ｗ１と等しい。第１のプラグ５１の底面形状は長方形状であり、第１の配線３１の線幅Ｗ１と平行する方向の幅ｂ１が第１の配線３１の線幅Ｗ１と等しく、第１の配線３１の線幅Ｗ１と交差する方向の長さｃ１が第２のプラグ５２の長さｃ２よりも長い。但し、幅ｂ１及び幅ｂ２が第１の配線３１の線幅Ｗ１と一致している必要はない。また、幅ｂ２と長さｃ２とが一致している必要もない。
【００４２】
この構成について、図２（ｃ）に示す等価回路を考えると、ＲＭ１’＞ＲＭ２’且つＲＶ１＜ＲＶ２となる。このため、第１のプラグ５１を電流が流れる経路の総抵抗値と第２のプラグ５２を電流が流れる経路の総抵抗値との差は、ＲＶ１とＲＶ２とが等しい場合と比べて小さくなる。従って、第２のプラグ５２への電流集中が緩和され、ＥＭ耐性を向上することができる。特に、ＲＭ１’＋ＲＶ１＝ＲＭ２’＋ＲＶ２となるように、第１のプラグ５１の底面積と第２のプラグ５２の底面積とを設計すれば、第１のプラグ５１を電流が流れる経路の総抵抗値と第２のプラグ５２を電流が流れる経路の総抵抗値とが等しくなる。これにより、最も効率よく電流を分散させることができ、ＥＭ耐性をさらに向上できる。
【００４３】
第１のプラグ５１を電流が流れる経路の総抵抗値と第２のプラグ５２を電流が流れる経路の総抵抗値とを等しくした場合に、最もＥＭ耐性を向上させることができる。しかし、形成可能なプラグのサイズが制限され、ＲＭ１’＋ＲＶ１とＲＭ２’＋ＲＶ２とを等しくできない場合も生じ得る。この場合であっても、第１のプラグ５１の底面積を第２のプラグ５２の底面積よりも大きくすることにより、ＥＭ耐性を向上させることができる。
【００４４】
図４は、第１のプラグ５１の底面積Ｓ１と第２のプラグ５２の底面積Ｓ２との比率と、各プラグにおける電流密度との関係をシミュレーションにより求めた結果を示している。第１の配線３１の線幅Ｗ１と第２の配線３２の線幅Ｗ２とが等しい場合には、底面積Ｓ１と底面積Ｓ２との比率を１とすると、第１のプラグ５１における電流密度と第２のプラグ５２における電流密度とがほぼ等しくなる。しかし、第１の配線３１の線幅Ｗ１が第２の配線３２の線幅Ｗ２よりも細い場合には、底面積Ｓ１と底面積Ｓ２との比率を１とすると、第２のプラグ５２における電流密度が上昇し、第２のプラグ５２への電流の集中が生じていることがわかる。一方、例えばｃ１をｃ２よりも１０％大きくして、第１のプラグ５１の底面積Ｓ１を第２のプラグ５２の底面積Ｓ２の１．１倍とした場合には、第２のプラグ５２における電流密度は、第１のプラグ５１の底面積Ｓ１と第２のプラグ５２の底面積Ｓ２とが等しい場合よりも約５％低下する。また、第１のプラグ５１における電流密度も低下している。
【００４５】
ＥＭにより半導体装置が故障するまでの時間であるＥＭ寿命は、一般に以下のＢｌａｃｋの式により表すことができる。
ｔ５０ ＝ Ａ  ×  1/Ｊn × exp (Ea/ｋＴ)
ここで、ｔ５０は故障確率が５０％となる時間（故障時間）、Ａは定数、Ｊは電流密度、ｎは電流密度指数、Ｅａは活性化エネルギー、ｋはボルツマン定数、Ｔは温度である。  一般に、銅を主体とした配線の電流密度指数ｎは、ほぼ１．０である。つまり、ほぼ電流密度の低下分だけＥＭ寿命を長くすることができる。従って、第１の配線３１の線幅Ｗ１が第２の配線３２の線幅Ｗ２よりも細い場合に、第１のプラグ５１の底面積を第２のプラグ５２の底面積よりも１０％大きくすることにより、ＥＭ寿命を少なくとも５％長くすることができる。このように、ＲＭ１’＋ＲＶ１とＲＭ２’＋ＲＶ２とが一致していなくても、第１のプラグ５１の底面積を第２のプラグ５２の底面積よりも大きくすれば、ＥＭ耐性を向上する効果が得られる。
【００４６】
図３においては、線幅が細い第１の配線３１が下層の配線層２１に形成され、線幅が太い第２の配線３２が上層の配線層２２に形成されている例を示した。しかし、図５に示すように線幅が細い第１の配線３１が上層の配線層２２に形成され、線幅が太い第２の配線３２が下層の配線層２１に形成されている場合においても、一方のプラグへの電流集中を低減することができる。第１のプラグ５１及び第２のプラグ５２は第１の配線３１と一体に形成されている。この場合においても、底面積が大きい第１のプラグ５１を第２のプラグ５２と比べて、第１の配線３１の末端側に形成すればよい。
【００４７】
第１の配線３１と第２の配線３２とは、プラグを形成する領域において重なりあって同一方向に延びていればよく、全体が同一方向に延びている必要はない。このため、図６（ａ）及び（ｂ）に示すように第１の配線３１が屈曲部を設けることにより、第１の配線３１と第２の配線３２とが重なりあって同一方向に延びる領域を形成すれば、異なる方向に延びる配線同士を接続することも可能である。なお、図６において第１の配線３１が第２の配線３２よりも下層にある例を示しているが、第２の配線３２が第１の配線よりも上層にあってもよい。また、第１の配線３１が屈曲部を有しているが、第２の配線３２が屈曲部を有していてもよく、両方が屈曲部を有していてもよい。
【００４８】
図７（ａ）は、第１の配線３１が第２の配線３２と第３の配線３３とを接続する接続配線である例を示している。この場合には、第１の配線３１の両末端付近にそれぞれ第１のプラグ５１と第２のプラグ５２とを形成すればよい。また、図７（ｂ）に示すように、第２の配線３２が第１の配線３１と第４の配線３４とを接続する接続配線であってもよい。この場合においては、第１の配線３１及び第４の配線３４のそれぞれにおいて、第１のプラグ５１と第２のプラグ５２とを第１のプラグ５１が末端側になるように形成すればよい。この場合においても、第１の配線３１と第２の配線３２とはどちらが上側の配線層に形成されていてもよい。また、第２の配線３２と第３の配線３３及び第１の配線３１と第４の配線３４とが、同一の配線層に形成された配線である必要はない。
【００４９】
本実施形態においては、第１の配線３１と第２の配線３２とを接続するプラグが２つである場合について説明したが、プラグの数は３本又はそれ以上であってもよい。この場合、線幅細い第１の配線３１の末端側に形成された第１のプラグ５１の底面積を最も大きくし、順次底面積が小さくなるようにする。図８は第１のプラグ５１及び第２のプラグ５２と、第１のプラグ５１と第２のプラグ５２との間に形成され、底面積が第１のプラグ５１よりも小さく且つ第２のプラグ５２よりも大きい第３のプラグ５３が形成された例を示す。この場合、例えばＣ１＞Ｃ３＞Ｃ２となるようにすればよい。また、第１のプラグ５１と第２のプラグ５２との間に２本以上のプラグが形成されていてもよい。
【００５０】
本実施形態においては、第１のプラグ及び第２のプラグが平面方形状である例を示した。しかし、第１のプラグの底面積が第２のプラグの底面積よりも大きければよく、平面形状は円形、楕円形等どのような形状であってもよい。
【００５１】
第１の配線及び第２の配線が銅配線でありデュアルダマシンにより形成されている場合について説明した。しかし、これに限らず２つのアルミ配線の間をタングステンプラグにより接続した場合等のように、配線とプラグとが異なる材料により形成されている場合にも同様にＥＭ耐性を向上させることが可能である。また、配線とプラグとが同一の材料により形成されている場合であっても、配線とプラグとの界面においてＥＭによる原子の移動が阻害される現象が生じ得る。従って、配線とプラグとが同一の材料により形成されている場合においてもＥＭ耐性を向上させる効果が得られる。
【産業上の利用可能性】
【００５２】
本発明に係る半導体装置は、上層の配線と下層の配線とを接続するプラグに流れる電流を効率的に分散させ、エレクトロマイグレーション耐性に優れた半導体装置を実現でき、プラグにより互いに電気的に接続された複数の配線を備えた半導体装置等として有用である。
【図面の簡単な説明】
【００５３】
【図１】配線の線幅と比抵抗との関係を示すグラフである。
【図２】（ａ）〜（ｃ）は２つのプラグにより接続された２つの配線の関係を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図であり、（ｃ）は等価回路図である。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。
【図４】第１のプラグの底面積と第２のプラグの底面積の比率と電流密度との関係を示すグラフである。
【図５】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の変形例を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の変形例を示す平面図である。
【図７】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の変形例を示す平面図である。
【図８】本発明の一実施形態に係る半導体装置の変形例を示す平面図である。
【図９】（ａ）及び（ｂ）は従来例に係る半導体装置を示す平面図である。
【符号の説明】
【００５４】
１０      基板
１１      素子分離領域
１２      ゲート絶縁膜
１３      ソースドレイン領域
１４      ゲート電極
１５      ＭＩＳトランジスタ
１６      絶縁膜
１７      コンタクト
１８      低誘電率膜
２１      配線層
２２      配線層
３１      第１の配線
３１Ａ    導電性バリア膜
３１Ｂ    配線材料
３２      第２の配線
３２Ａ    導電性バリア膜
３２Ｂ    配線材料
３３      第３の配線
３４      第４の配線
４１      第１の層間膜
４１Ａ    低誘電率膜
４１Ｂ    キャップ膜
４２      第２の層間膜
４２Ａ    低誘電率膜
４２Ｂ    キャップ膜
５１      第１のプラグ
５２      第２のプラグ
５３      第３のプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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