(57)【要約】【課題】メモリセルから読み出されたビットデータを出力しつつ、該ビットデータの信頼性を含む情報を出力することが可能な不揮発性半導体メモリを提供する。【解決手段】不揮発性半導体メモリは、ビット線と、ビット線を第１の設定電位に充電する充電回路と、ワード線とビット線とに接続され、読み出し電位がワード線に印可されることにより、読み出し電位と設定されたしきい値電圧との大小関係に応じてビット線を放電させ、読み出し電位印加後のビット線の電位に基づいて情報を読み出し可能なメモリセルと、ビット線の電位と基準電位とを比較した結果に応じた信号を出力するコンパレータと、クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、コンパレータの出力信号に基づいてキャパシタの放電が制御され、キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備える。【選択図】図１
2009054258.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線を第１の設定電位に充電する充電回路と、
ワード線と前記ビット線とに接続され、読み出し電位が前記ワード線に印可されることにより、前記読み出し電位と設定されたしきい値電圧との大小関係に応じて前記ビット線を放電させ、前記読み出し電位印加後の前記ビット線の電位に基づいて前記情報を読み出し可能なメモリセルと、
非反転入力端子が前記ビット線に接続され、反転入力端子が基準電位に接続され、前記ビット線の電位と前記基準電位とを比較した結果に応じた信号を出力するコンパレータと、
クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、前記コンパレータの出力信号に基づいて前記クロック信号の入力が制御されることにより前記キャパシタの放電が制御され、前記キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備え、
前記ビット線が前記充電回路により第１の設定電位に充電された後に、
前記スイッチト・キャパシタ回路は、
前記ワード線への前記読み出し電位の印可以後、前記クロック信号の入力が開始されることにより、第２の設定電位に充電された前記キャパシタの放電を開始し、
前記ビット線の電位が前記基準電位よりも低くなった場合には、前記コンパレータから出力される信号に基づいて、前記クロック信号の入力が停止され、前記キャパシタの放電を終了する
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記基準電位は、前記第１の設定電位と接地電位との間で可変であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記スイッチト・キャパシタ回路から出力された前記キャパシタの電位に基づいて、前記メモリセルのしきい値電圧と所定のしきい値電圧とのずれを判断する判断回路をさらに備える
ことを特徴とする請求項１または２に記載の不揮発性半導体メモリ。
【請求項４】
前記スイッチト・キャパシタ回路から出力された電位を選択し出力するマルチプレクサと、
前記マルチプレックサから出力された電位をアナログデジタル変換し、得られたデジタルデータを前記判断回路に出力するＡ／Ｄコンバータと、をさらに備え、
前記判断回路は、
前記デジタルデータに基づいて、前記メモリセルのしきい値電圧と所定のしきい値電圧とのずれを判断する
ることを特徴とする請求項３に記載の不揮発性半導体メモリ。
【請求項５】
ビット線と、前記ビット線を第１の設定電位に充電する充電回路と、ワード線と前記ビット線とに接続され、読み出し電位が前記ワード線に印可されることにより、前記読み出し電位と設定されたしきい値電圧との大小関係に応じて前記ビット線を放電させ、前記読み出し電位印加後の前記ビット線の電位に基づいて前記情報を読み出し可能なメモリセルと、非反転入力端子が前記ビット線に接続され、反転入力端子が基準電位に接続され、前記ビット線の電位と前記基準電位とを比較した結果に応じた信号を出力するコンパレータと、クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、前記コンパレータの出力信号に基づいて前記クロック信号の入力が制御されることにより前記キャパシタの放電が制御され、前記キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備え、前記ビット線が前記充電回路により第１の設定電位に充電された後に、前記スイッチト・キャパシタ回路が、前記ワード線への前記読み出し電位の印可以後、前記クロック信号の入力が開始されることにより、第２の設定電位に充電された前記キャパシタの放電を開始し、前記ビット線の電位が前記基準電位よりも低くなった場合には、前記コンパレータから出力される信号に基づいて、前記クロック信号の入力が停止され、前記キャパシタの放電を終了する不揮発性半導体メモリと、
前記メモリセルに記憶された情報をエラー訂正するＥＣＣ回路を有し、前記不揮発性半導体メモリを制御するコントローラと、を備え、
前記コントローラは、前記スイッチト・キャパシタ回路から出力された前記キャパシタの電位に基づいて、エラー訂正の必要性を判断し、判断された必要性に応じて、前記メモリセルに記憶された情報をエラー訂正する
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶する不揮発性半導体メモリおよびこの不揮発性半導体メモリを備えたメモリシステムに関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの１つであるＮＡＮＤ型フラッシュメモリでは、微細化に伴い、設定されたしきい値電圧が見かけ上変動する現象が顕著になってきている。
【０００３】
このしきい値の変動には、隣接セル間のカップリングによりしきい値が上昇する隣接セルの干渉効果や、電子蓄積量が減少ししきい値変動する電荷抜けや、酸化膜にトラップができそこに電子が捕獲されてしきい値電圧が変動するＲＴＮ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ）等がある。
【０００４】
そこで、ＮＡＮＤ型フラッシュメモリを制御するコントローラに、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）回路を搭載し、このＥＣＣ回路によりエラー訂正する必要が生ずる（例えば、特許文献１参照）。
【０００５】
しかし、上記しきい値電圧の変動によるエラーを、数学的にランダムなエラーと仮定してエラー訂正すると、計算量が多くなり、処理速度低下、電力消費の増大等の問題が生じ得る。
【０００６】
ここで、従来の不揮発性半導体メモリには、メモリセルに接続されたビット線が該メモリセルを介して放電する時間を含むデータをレジスタに格納し、このレジスタに格納されたデータに基づいて、該メモリセルのしきい値を監視するものがある（例えば、特許文献２参照。）
しかし、上記従来の不揮発性半導体メモリは、複数のメモリセルに対してそれぞれレジスタを設ける必要があり、レジスタの数が膨大になり、消費電流が増大し得る。
【特許文献１】特表２００５−５２７０６２号公報
【特許文献２】特表２００１−５０４９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルから読み出されたビットデータを出力しつつ、該ビットデータの信頼性を含む情報を出力することが可能な不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体メモリは、
ビット線と、
前記ビット線を第１の設定電位に充電する充電回路と、
ワード線と前記ビット線とに接続され、読み出し電位が前記ワード線に印可されることにより、前記読み出し電位と設定されたしきい値電圧との大小関係に応じて前記ビット線を放電させ、前記読み出し電位印加後の前記ビット線の電位に基づいて前記情報を読み出し可能なメモリセルと、
非反転入力端子が前記ビット線に接続され、反転入力端子が基準電位に接続され、前記ビット線の電位と前記基準電位とを比較した結果に応じた信号を出力するコンパレータと、
クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、前記コンパレータの出力信号に基づいて前記クロック信号の入力が制御されることにより前記キャパシタの放電が制御され、前記キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備え、
前記ビット線が前記充電回路により第１の設定電位に充電された後に、
前記スイッチト・キャパシタ回路は、
前記ワード線への前記読み出し電位の印可以後、前記クロック信号の入力が開始されることにより、第２の設定電位に充電された前記キャパシタの放電を開始し、
前記ビット線の電位が前記基準電位よりも低くなった場合には、前記コンパレータから出力される信号に基づいて、前記クロック信号の入力が停止され、前記キャパシタの放電を終了する
ことを特徴とする。
【０００９】
本発明の一態様に係るメモリシステムは、
ビット線と、前記ビット線を第１の設定電位に充電する充電回路と、ワード線と前記ビット線とに接続され、読み出し電位が前記ワード線に印可されることにより、前記読み出し電位と設定されたしきい値電圧との大小関係に応じて前記ビット線を放電させ、前記読み出し電位印加後の前記ビット線の電位に基づいて前記情報を読み出し可能なメモリセルと、非反転入力端子が前記ビット線に接続され、反転入力端子が基準電位に接続され、前記ビット線の電位と前記基準電位とを比較した結果に応じた信号を出力するコンパレータと、クロック信号の入力に応じて、充電された電荷を段階的に放電可能なキャパシタを有し、前記コンパレータの出力信号に基づいて前記クロック信号の入力が制御されることにより前記キャパシタの放電が制御され、前記キャパシタの電位を出力可能なスイッチト・キャパシタ回路と、を備え、前記ビット線が前記充電回路により第１の設定電位に充電された後に、前記スイッチト・キャパシタ回路が、前記ワード線への前記読み出し電位の印可以後、前記クロック信号の入力が開始されることにより、第２の設定電位に充電された前記キャパシタの放電を開始し、前記ビット線の電位が前記基準電位よりも低くなった場合には、前記コンパレータから出力される信号に基づいて、前記クロック信号の入力が停止され、前記キャパシタの放電を終了する不揮発性半導体メモリと、
前記メモリセルに記憶された情報をエラー訂正するＥＣＣ回路を有し、前記不揮発性半導体メモリを制御するコントローラと、を備え、
前記コントローラは、前記スイッチト・キャパシタ回路から出力された前記キャパシタの電位に基づいて、エラー訂正の必要性を判断し、判断された必要性に応じて、前記メモリセルに記憶された情報をエラー訂正する
ことを特徴とする。
【発明の効果】
【００１０】
本発明の一態様に係る不揮発性半導体メモリによれば、メモリセルから読み出されたビットデータを出力しつつ、該ビットデータの信頼性を含む情報を出力することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を適用した各実施例について図面を参照しながら説明する。ここでは、不揮発性半導体メモリ（メモリチップ）として、例えば、ＮＡＮＤ型フラッシュメモリを選択した場合について説明する。なお、ＮＯＲ型フラッシュメモリ等の他の不揮発性半導体メモリにも同様に適用できる。
【実施例１】
【００１２】
図１は、本発明の一態様である実施例１に係る不揮発性半導体メモリ１００の要部構成を示す図である。
【００１３】
図１に示すように、不揮発性半導体メモリ１００は、情報を記憶するメモリセル１と、このメモリセル１にビット線を介して接続されたベリファイ回路２と、該ビット線を充電する充電回路３と、コンパレータ４と、キャパシタ回路５と、マルチプレックサ６と、Ａ／Ｄコンバータ７と、判断回路８と、を備える。
【００１４】
ここで、図２は、図１に示すメモリセル１が適用されるＮＡＮＤ型フラッシュメモリのセル構造を示す回路図である。また、図３は、図１に示すメモリセル１のしきい値電圧の個数分布を示す分布図である。
【００１５】
図２に示すように、浮遊ゲートを有するＭＯＳトランジスタからなる複数のメモリセル１が直列に接続され、一端が第１の選択トランジスタ１ａを介してビット線ＢＬに接続され、他端が第２の選択トランジスタ１ｂを介して共通ソース線に接続されている。
【００１６】
それぞれのメモリセル１のゲートは、ワード線ＷＬ１〜ＷＬ４に接続されている。第１の選択トランジスタ１ａのゲートは、選択線ＳＬ１に接続されている。第２の選択トランジスタ１ｂのゲートは、選択線ＳＬ２に接続されている。
【００１７】
図３に示すように、各メモリセル１は、記憶する情報に応じたしきい値電圧を有する。このしきい値電圧は、例えば”０”データを記憶している場合には、所定の電圧（例えば、０Ｖ）以上に設定され、”１”データを記憶している場合には、該所定の電圧未満に設定される。
【００１８】
情報の読み出し動作時には、ビット線ＢＬを始めに充電回路３により、第１の設定電位Ｖｓｅｔ１に充電（プリチャージ）し、さらに、ビット線ＢＬを浮遊状態にする。これに引き続いて、選択線ＳＬ１、ＳＬ２に電圧を印加して第１、第２の選択トランジスタ１ａ、１ｂをオン状態にする。さらに、選択されたメモリセル１のワード線ＷＬ３に選択ワード線電圧ＶＲ（ベリファイ時のワード線電位と異なってもよい）を印加し、選択されていないメモリセル１のワード線ＷＬ１、２、４に非選択ワード線電圧Ｖｒｅａｄを印加し、共通ソース線を０Ｖする。
【００１９】
これにより、選択されたメモリセル１以外のトランジスタがすべてオンする。
【００２０】
したがって、選択されたメモリセル１に”０”が記憶されている場合は、このメモリセル１は非導通となり、ビット線ＢＬの電位は第１の設定電位Ｖｓｅｔ１に維持される。
【００２１】
一方、選択されたメモリセル１に”１”が記憶されている場合は、このメモリセル１は導通し、ビット線ＢＬが放電し、ビット線ＢＬの電位が低下する。
【００２２】
したがって、読み出し時のビット線ＢＬの電位を検出することにより、記憶された情報（データ）を取得することができる。
【００２３】
ここで、図４は、電荷抜け、隣接セルの干渉効果、ＲＴＮ等により、メモリセルのしきい値電圧がシフトする例を示す図である。
【００２４】
図４に示すように、既述のように、デバイスの微細化に伴い、設定されたしきい値電圧が変動する場合がある。
【００２５】
以下、上記しきい値電圧の変動を検出するための原理について説明する。
【００２６】
図５は、メモリセルのしきい値電圧の分布と、各メモリセルに読み出し電位を印加した場合における、浮遊状態のビット線の電位が基準電位まで低下するまでの時間との関係を示す図である。
【００２７】
図５に示すように、読み出し時のワード線電位（読み出し電位）ＶＲ（これは、必ずしも、ベリファイ時のワード線電位と同じに設定する必要はない）を印加する。
【００２８】
これにより、しきい値電圧が（１）、（２）、（３）に分布するメモリセルに接続され、浮遊状態のビット線ＢＬ１〜ＢＬ３は、放電し、電位が低下する。
【００２９】
一方、しきい値電圧が（４）に分布するメモリセルに接続された、メモリセルがオンしないため、浮遊状態のビット線ＢＬ０は放電せず、電位が維持される。
【００３０】
図５に示すように、ビット線ＢＬの電位が低下する波形が基準電位に交差するまでの時間（Δｔ＿ｓｅｎｓｅ）は、ワード線電位（読み出し電位）ＶＲとメモリセルのしきい値電圧との差に相関があると考えられる。
【００３１】
すなわち、時間Δｔ＿ｓｅｎｓｅを測定することができれば、そのメモリセルが確実な”１”データを有する（すなわち、読み出し電位ＶＲからそのメモリセルのしきい値電圧が十分離れているメモリセル）か、マージナルなメモリセル（すなわち、読み出し電位ＶＲに近く、”１”のしきい値分布から離れているメモリセル）か、を判断可能である。
【００３２】
上記時間Δｔ＿ｓｅｎｓｅに基づいて、例えば、マージナルなメモリセルに記憶された情報に対してエラー訂正することにより、ＥＣＣ回路の計算量を減らすことができる。
【００３３】
次に、上述の原理に基づいてメモリセルから読み出されたビットデータの信頼性に関する情報を出力するための、図１に示す不揮発性半導体メモリの具体的な構成について説明する。
【００３４】
図６は、図１に示す不揮発性半導体メモリ１００の構成のメモリセル、ベリファイ回路、充電回路、コンバータ回路、およびスイッチト・キャパシタ回路の具体な構成の一例を示す回路図である。
【００３５】
図６に示すように、充電回路３は、例えば、一端が電源ＶＣＣに接続され、他端がビット線ＢＬに接続され、ゲートに信号ΦＰｃｈが印加されるＭＯＳトランジスタで構成される。
【００３６】
この充電回路３は、ゲートに信号ΦＰｃｈが印加されることにより、ビット線ＢＬを第１の設定電位Ｖｓｅｔに充電するようになっている。
【００３７】
また、メモリセル１は、ワード線ＷＬとビット線ＢＬとに接続されている。メモリセル１は、既述のように、読み出し電位がワード線ＷＬに印可されることにより、読み出し電位と設定されたしきい値電圧との大小関係に応じてビット線ＢＬを放電させる。そして、この読み出し電位印加後のビット線ＢＬの電位に基づいて、メモリセル１に記憶された情報を読み出し可能である。
【００３８】
ベリファイ回路２は、書き込みデータを第１の状態および第２の状態として保持するフリップフロップ２ａと、このフリップフロップ２ａの一端（Ｓ）とビット線ＢＬとの間に接続されたｎ型ＭＯＳトランジスタである第１のトランジスタ２ｂと、を有する。
【００３９】
また、ベリファイ回路２は、フリップフロップ２ａの一端（Ｓ）と接地との間に接続されたｎ型ＭＯＳトランジスタである第２のトランジスタ２ｃと、フリップフロップ２ａの他端と接地との間に接続されたｎ型ＭＯＳトランジスタである第３のトランジスタ２ｄと、を有する。
【００４０】
また、ベリファイ回路２は、第３のトランジスタ２ｄとフリップフロップ２ａの他端との間に接続され、ゲートがビット線ＢＬに接続されたｎ型ＭＯＳトランジスタである第４のトランジスタ２ｅを有する。
【００４１】
このベリファイ回路２は、第１のトランジスタ２ｂのゲートに入力される信号ΦＴを”Ｈｉｇｈ”にすることにフリップフロップ２ａの一端（Ｓ）とビット線ＢＬとを導通させ、ビット線ＢＬの電位を保持された状態に応じた電位（一端（Ｓ）の電位）にするようになっている。また、信号ΦＴを”Ｌｏｗ”にすることにフリップフロップ２ａの一端（Ｓ）とビット線ＢＬとの間を電気的に遮断するようになっている。
【００４２】
また、ベリファイ回路２は、第２のトランジスタ２ｃのゲートに入力される信号ΦＲｅｓｅｔを”Ｈｉｇｈ”にすることにより、フリップフロップ２ａの一端Ｓを接地電位、論理”Ｌｏｗ”にするようになっている。
【００４３】
また、ベリファイ回路２は、第３のトランジスタ２ｃのゲートに入力される信号ΦＲｅａｄを”Ｈｉｇｈ”にすることにより、フリップフロップ２ａの他端を接地電位にする（すなわち、一端Ｓの論理を”Ｈｉｇｈ”にする）ようになっている。なお、ビット線ＢＬの電位が或る電位以下である場合には、第４のトランジスタがオフし、フリップフロップ２ａの状態は、保持される。
【００４４】
不揮発性半導体メモリ１００において、上記構成を有するベリファイ回路２により、メモリセル１のベリファイ動作が実施されるようになっている。
【００４５】
また、図６に示すように、コンパレータ４は、非反転入力端子がビット線ＢＬに接続され、反転入力端子が基準電位Ｖｒｅｆに接続されている。また、コンパレータ４の出力は、第１のＮＡＮＤ回路４ａ、第２のＮＡＮＤ回路４ｂに接続されている。
【００４６】
このコンバータ４は、ビット線ＢＬの電位と基準電位Ｖｒｅｆとを比較した結果に応じた信号を出力するようになっている。
【００４７】
第１のＮＡＮＤ回路４ａは、コンパレータ４の出力信号およびクロック信号Φ１が入力されるようになっている。この第１のＮＡＮＤ回路４ａは、ビット線ＢＬの電位が基準電位Ｖｒｅｆよりも低くなった場合に出力されるコンパレータ４の出力信号に応じて、クロック信号Φ１の出力を停止する。
【００４８】
第２のＮＡＮＤ回路４ｂは、コンパレータ４の出力信号およびクロック信号Φ２が入力されるようになっている。この第２のＮＡＮＤ回路４ｂは、ビット線ＢＬの電位が基準電位Ｖｒｅｆよりも低くなった場合に出力されるコンパレータ４の出力信号に応じて、クロック信号Φ２の出力を停止する。
【００４９】
なお、本実施例においては、コンパレータ４の出力に基づいてクロック信号Φ１、Φ２を制御する構成として、第１、第２のＮＡＮＤ回路４ａ、４ｂを用いて説明したが、同様の機能を有すれば、他の論理回路等を用いてもよい。
【００５０】
また、図６に示すように、スイッチト・キャパシタ回路５は、信号ΦＲｒｅｃｈａｒｇｅが入力されるとともに、第１、第２のＮＡＮＤ回路４ａ、４ｂから出力されたクロック信号Φ１、Φ２が入力されるようになっている。スイッチト・キャパシタ回路５は、クロック信号Φ１、Φ２の入力に応じて、充電された電荷を段階的に放電可能なキャパシタ（図示せず）を有する。すなわち、スイッチト・キャパシタ回路５は、コンパレータ４の出力信号に基づいてクロック信号Φ１、Φ２の入力が制御されることにより該キャパシタの放電が制御されるようになっている。
【００５１】
また、スイッチト・キャパシタ回路５は、図１に示すように、該キャパシタの電位ｎ０を、マルチプレックサ６に出力するようになっている。
【００５２】
ここで、スイッチト・キャパシタ回路５の具体的な構成の一例について説明する。
【００５３】
図７は、図６に示すスイッチト・キャパシタ回路の具体的な構成の一例を示す回路図である。
【００５４】
図７に示すように、スイッチト・キャパシタ回路５は、ｐ型ＭＯＳトランジスタである第５のトランジスタ５ａと、主キャパシタ５ｂと、ｎ型ＭＯＳトランジスタである第６のトランジスタ５ｃと、放電用キャパシタ５ｄと、ｎ型ＭＯＳトランジスタである第７のトランジスタ５ｅと、を有する。
【００５５】
第５のトランジスタ５ａは、一端が電源ＶＣＣに接続され、ゲートに信号ΦＲｒｅｃｈａｒｇｅが入力されるよういなっている。
【００５６】
主キャパシタ５ｂは、第５のトランジスタ５ａの他端と接地との間に接続され、容量ＣＬを有する。
【００５７】
第６のトランジスタ５ｃは、一端が第５のトランジスタの他端に接続され、ゲートに信号Φ２が入力されるようになっている。
【００５８】
放電用キャパシタ５ｄは、第６のトランジスタ５ｃの他端と接地との間に接続され、容量ＣＳを有する。なお、ここでは、ＣＬ＞＞ＣＳとする。
【００５９】
第７のトランジスタ５ｅは、第６のトランジスタ５ｃの他端と接地との間に接続され、ゲートに信号Φ１が入力されるようになっている。
【００６０】
次に、以上の構成を有するスイッチト・キャパシタ回路５の動作について説明する。
【００６１】
図８は、スイッチト・キャパシタ回路に入力される各信号の波形とキャパシタの電位との関係を示すタイミングチャートである。
【００６２】
まず、信号ΦＲｒｅｃｈａｒｇｅにより第５のトランジスタ５ａがオンし、主キャパシタ５ｂを充電する。すなわち、主キャパシタ５ｂの電位ｎ０が第２の設定電位Ｖｓｅｔ２（ここでは電源電位ＶＣＣ）になる（図８の時間ｔ０）。
【００６３】
次に、クロック信号Φ１、Φ２の入力に応じて、主キャパシタ５ｂを放電させる。
【００６４】
例えば、上述のように、主キャパシタ５ｂの電位ｎ０が電源電位ＶＣＣに充電されているとすると、主キャパシタ５ｂにはＱ＝ＶＣＣ＊ＣＬの電荷が蓄積されていることになる。
【００６５】
この状態で、クロック信号Φ１により第７のトランジスタ５ｅがオンすると、放電用キャパシタ５ｄが放電し、放電用キャパシタ５に電荷が蓄積されていない状態になる（図８の時間ｔ１）。
【００６６】
そして、クロック信号Φ２により第６のトランジスタ５ｃがオンし主キャパシタ５ｂと電荷が蓄積されていない放電用キャパシタ５ｄとが電気的に接続される（図８の時間ｔ２）。
【００６７】
これにより、主キャパシタ５ｂの電位ｎ０は、式（１）で表されるようになる。
ｎ０＝ＶＣＣ＊ＣＬ／（ＣＬ＋ＣＳ）＝ＶＣＣ(１−ＣＳ／(ＣＬ＋ＣＳ))・・・（１）
【００６８】
さらに、クロック信号Φ２により第６のトランジスタ５ｃが再びオンしたときの主キャパシタ５ｂの電位ｎ０は、同様な計算で、式（２）で表されるようになる。
ｎ０＝ＶＣＣ＊(１−ＣＳ／（ＣＬ＋ＣＳ）)２・・・（２）
【００６９】
この後、クロック信号Φ１により第７のトランジスタ５ｅが再びオンし、放電用キャパシタ５ｄが放電し、放電用キャパシタ５に電荷が蓄積されていない状態になる。
【００７０】
以下同様にしてクロック信号Φ２により第６のトランジスタ５ｃがｉ回オンしたときの主キャパシタ５ｂの電位ｎ０は、同様な計算で、式（３）で表されるようになる。
ｎ０＝ＶＣＣ＊(１−ＣＳ／（ＣＬ＋ＣＳ）)ｉ・・・（３）
【００７１】
既述のように、ＣＬ＞＞ＣＳであるので、クロック信号Φ２により第６のトランジスタ５ｃがｉ回オンしたときの主キャパシタ５ｂの電位ｎ０は、式（４）のように近似できる。
ｎ０＝ＶＣＣ＊（１−ｉ＊ＣＳ／（ＣＬ＋ＣＳ））・・・（４）
【００７２】
式（４）に示すように、クロック信号Φ１、Φ２に応じて、ほぼ同じ間隔で階段状に主キャパシタ５ｂの電位ｎ０は、降下するとみなせる。すなわち、主キャパシタ５ｂは、スイッチト・キャパシタ回路５は、クロック信号Φ１、Φ２の入力に応じて、充電された電荷を段階的に放電可能である。
【００７３】
ここで、図６に示す構成において、スイッチト・キャパシタ回路がビット線の放電時間Δｔ＿ｓｅｎｓｅを計測する動作について説明する。
【００７４】
図９は、ビット線ＢＬの電位と、コンパレータの出力波形と、スイッチト・キャパシタ回路の各信号波形と、の関係を示すタイミングチャートである。
【００７５】
まず、信号ΦＲｒｅｃｈａｒｇｅにより第５のトランジスタ５ａがオンし、主キャパシタ５ｂを充電する。すなわち、主キャパシタ５ｂの電位ｎ０が第２の設定電位Ｖｓｅｔ２（ここでは電源電位ＶＣＣ）になる（図９の時間ｔ０）。
【００７６】
次に、ビット線ＢＬが充電回路３により第１の設定電位Ｖｓｅｔ１に充電される。
【００７７】
その後、メモリセル１のワード線ＷＬへの読み出し電位ＷＲが印加される。これにより、メモリセル１のしきい値電圧よりも読み出し電位ＷＲが大きい場合には、メモリセル１がオンし、ビット線ＢＬがメモリセル１を介して放電を開始する（図９の時間ｔ０ａ）。
【００７８】
このワード線ＷＬへの読み出し電位ＷＲの印可以後、スイッチト・キャパシタ回路５は、クロック信号Φ１、Φ２の入力が開始されることにより、第２の設定電位Ｖｓｅｔ２に充電された主キャパシタ５ｂの放電を開始する（図９の時間ｔ２）。
【００７９】
そして、メモリセル１を介した放電によりビット線ＢＬの電位が基準電位Ｖｒｅｆよりも低くなった場合には、コンパレータ４から出力される信号に基づいて、クロック信号Φ１、Φ２の入力が停止され、主キャパシタ５ｂの放電を終了する（図９の時間ｔｘ）。
【００８０】
これにより、ビット線ＢＬの電位が基準電位Ｖｒｅｆよりも低くなった後は、主キャパシタ５ｂの電位ｎ０は維持される。
【００８１】
また、図１０は、図１に示す不揮発性半導体メモリ１００の構成のマルチプレックサ、Ａ／Ｄコンバータ、および判断回路の具体な構成の一例を示す回路図である。
【００８２】
図１０に示すように、マルチプレクサ６は、スイッチト・キャパシタ回路５の出力を選択するための第８のトランジスタ６ａを有する。マルチプレックサ６は、第８のトランジスタ６ａをオン／オフすることにより、所望のスイッチト・キャパシタ回路５から出力された電位ｎ０を選択し出力するようになっている。
【００８３】
Ａ／Ｄコンバータ７は、電源電位ＶＣＣを分圧する分圧回路７ａと、この分圧回路７ａの出力とマルチプレックサ６の出力とを比較し、この比較結果に応じた信号を出力するコンパレータ７ｂと、このコンパレータ７ｂの出力をコード化するコード化回路７ｃと、を有する。すなわち、高速化のためフラッシュＡ／Ｄコンバータを使用している。これにより、Ａ／Ｄコンバータ７は、マルチプレックサ６から出力された電位ｎ０をアナログデジタル変換し、得られたデジタルデータＳｄ１を判断回路８に出力するようになっている。
【００８４】
このように、メモリセル１の読み出し動作が終了した段階で、スイッチト・キャパシタ回路５の電位ｎ０を、マルチプレクサ６を介してＡ／Ｄコンバータ７でデジタル信号に変換することにより、放電時間Δｔ＿ｓｅｎｓｅをデジタル的に読み出せることになる。
【００８５】
判断回路８は、デジタルデータＳｄ１に基づいて、メモリセル１のしきい値電圧と所定のしきい値電圧とのずれを判断する。すなわち、判断回路８は、デジタルデータＳｄ１に基づいて、例えば、既述のように、そのメモリセル１が確実な”１”データを有する（すなわち、読み出し電位ＶＲからそのメモリセルのしきい値電圧が十分離れているメモリセル）か、マージナルなメモリセル（すなわち、読み出し電位ＶＲに近く、”１”のしきい値分布から離れているメモリセル）か、を判断する。判断回路８は、この判断結果を含む信号Ｓｄ２（ＩＯデータ）を出力する。
【００８６】
ここで、図１１は、メモリセルのしきい値電圧の分布を２ビットのデジタルデータで表現した信号Ｓｄ２の一例を示す図である。
【００８７】
図１１に示すように、例えば、Δｔ＿ｓｅｎｓｅを加味し、非常にマージナル（”０”に近い）な“１”を“０１”、マージナルな“１”を“１０”、確実な（正規分布に入っている”１”）を”１１”のように、２ビットのデジタルデータに表現する。
【００８８】
ここで、以上のような不揮発性半導体メモリ１００を適用したメモリシステムの一例について説明する。
【００８９】
図１２は、本発明の実施例１に係るメモリシステム３００の一例を示す図である。
【００９０】
図１２に示すように、メモリシステム３００は、不揮発性半導体メモリ１００と、この不揮発性半導体メモリ１００を制御するコントローラ２００と、を備える。
【００９１】
コントローラ２００は、不揮発性半導体メモリ１００から出力された信号Ｓｄ２に基づいて、メモリセル１に記憶された情報をエラー訂正するＥＣＣ回路２００ａを有する。
【００９２】
コントローラ２００は、例えば、信号Ｓｄ２に基づいて、マージナルな”０”データが”０”データに囲まれていることを認識した場合には、隣接セルの干渉効果により”１”が”０”に化けた可能性があると判断する。
【００９３】
また、コンパレータ２００は、例えば、信号Ｓｄ２に基づいて、マージナルな”１”が”１”で囲まれていることを認識した場合には、電荷抜けにより”０”が”１”に化けた可能性がある判断する。
【００９４】
そして、ＥＣＣ回路２００ａは、データが化けたと判断されたメモリセルに格納された情報（”０”データ、”１”データ）に対して、エラー訂正をする。
【００９５】
このように、コントローラ２００は、信号Ｓｄ２（すなわち、スイッチト・キャパシタ回路５から出力された主キャパシタ５ｂの電位ｎ０）に基づいて、エラー訂正の必要性を判断する。そして、コントローラ２００のＥＣＣ回路２００ａは、判断した必要性に応じて、メモリセル１に記憶された情報をエラー訂正する。これにより、エラー訂正のための計算量を減らすことができる。
【００９６】
なお、本実施例においては、基準電位Ｖｒｅｆは、第１の設定電位Ｖｓｅｔ１（例えば、電源電位ＶＣＣ）と接地電位との間で可変にしてもよい。ここで、図１３は、ビット線ＢＬの電位と基準電位Ｖｒｅｆとの関係を示す図である。
【００９７】
従来技術では、ビット線の”１”／”０”判定は、メモリセルのしきい値電圧、Ｖｔｈ＿ｓｅｎｓｅで決まる。
【００９８】
これに対し、図１３に示すように、本実施例において、データの信頼性を判断する場合には、コンパレータ４に入力される基準電位Ｖｒｅｆは、回路によらず外部から変更可能である。これにより、この基準電位Ｖｒｅｆを、例えば、Ｖｔｈ＿ｓｅｎｓｅよりも高く設定することにより、図１３のようにΔｔ＿ｓｅｎｓｅを短縮できる。
【００９９】
また、本実施例においては、読み出し電位ＶＲは、ベリファイ時の電位と同等としているが、必ずしも一致させる必要はない。
【０１００】
読み出し電位ＶＲをベリファイ時の電位よりも高く設定することにより、メモリセルのしきい値電圧が、”０”側分布の裾に含まれているか否かも測定することができる。
【０１０１】
以上のように、本実施例に係る不揮発性半導体メモリによれば、メモリセルから読み出されたビットデータを出力しつつ、該ビットデータの信頼性を含む情報を出力することができる。
【０１０２】
そして、本実施例係るメモリシステムは、メモリセルから読み出されたビットデータの信頼性を加味して、エラー訂正の必要性が高いメモリセルに記憶された情報についてエラー訂正する。これにより、計算量を減少させて処理速度を向上し、電力消費を低減することができる。
【０１０３】
なお、既述の実施例においては、メモリセルに記憶されるビットデータが２値の場合について説明したが、ビットデータが多値である場合にも同様に適用可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の一態様である実施例１に係る不揮発性半導体メモリ１００の要部構成を示す図である。
【図２】図１に示すメモリセル１が適用されるＮＡＮＤ型フラッシュメモリのセル構造を示す回路図である。
【図３】図１に示すメモリセル１のしきい値電圧の個数分布を示す分布図である。
【図４】電荷抜け、隣接セルの干渉効果、ＲＴＮ等により、メモリセルのしきい値電圧がシフトする例を示す図である。
【図５】メモリセルのしきい値電圧の分布と、各メモリセルに読み出し電位を印加した場合における、浮遊状態のビット線の電位が基準電位まで低下するまでの時間との関係を示す図である。
【図６】図１に示す不揮発性半導体メモリ１００の構成のメモリセル、ベリファイ回路、充電回路、コンバータ回路、およびスイッチト・キャパシタ回路の具体な構成の一例を示す回路図である。
【図７】図６に示すスイッチト・キャパシタ回路の具体的な構成の一例を示す回路図である。
【図８】スイッチト・キャパシタ回路に入力される各信号の波形およびキャパシタの電位を示すタイミングチャートである。
【図９】ビット線ＢＬの電位と、コンパレータの出力波形と、スイッチト・キャパシタ回路の各信号波形と、の関係を示すタイミングチャートである。
【図１０】図１に示す不揮発性半導体メモリ１００の構成のマルチプレックサ、Ａ／Ｄコンバータ、および判断回路の具体な構成の一例を示す回路図である。
【図１１】メモリセルのしきい値電圧の分布を２ビットのデジタルデータで表現した信号Ｓｄ２の一例を示す図である。
【図１２】本発明の一態様である実施例１に係るメモリシステム３００の一例を示す図である。
【図１３】ビット線ＢＬの電位と基準電位Ｖｒｅｆとの関係を示す図である。
【符号の説明】
【０１０５】
１  メモリセル
１ａ  第１の選択トランジスタ
１ｂ  第２の選択トランジスタ
２  ベリファイ回路
２ａ  フリップフロップ
２ｂ  第１のトランジスタ
２ｃ  第２のトランジスタ
２ｄ  第３のトランジスタ
２ｅ  第４のトランジスタ
３  充電回路
４  コンバータ回路
４ａ  第１のＮＡＮＤ回路
４ｂ  第２のＮＡＮＤ回路
５  キャパシタ回路
５ａ  第５のトランジスタ
５ｂ  主キャパシタ
５ｃ  第６のトランジスタ
５ｄ  放電用キャパシタ
５ｅ  第７のトランジスタ
６  マルチプレックサ
６ａ  第８のトランジスタ
７  Ａ／Ｄコンバータ
７ａ  分圧回路
７ｂ  コンパレータ
７ｃ  コード化回路
８  判断回路
１００  不揮発性半導体メモリ
２００  コントローラ
３００  メモリシステム
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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