(57)【要約】【課題】不揮発性メモリ及び／又は揮発性メモリの不良箇所を救済可能な新たな半導体集積回路を提供する。【解決手段】救済対象の不揮発性メモリと、前記不揮発性メモリをテストするテスト回路と、前記不揮発性メモリの不良箇所のアドレス及び正常データを保持することが可能な救済情報保持回路と、前記不揮発性メモリの不良箇所を救済するのに利用可能な救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、前記不揮発性メモリの不良箇所のアドレス及び正常データを前記救済情報保持回路から前記救済メモリに書き込み、前記不揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路。【選択図】図１
2009123302.tif 000002
【特許請求の範囲】
【請求項１】
救済対象の不揮発性メモリと、
前記不揮発性メモリをテストするテスト回路と、
前記不揮発性メモリの不良箇所のアドレス及び正常データを保持することが可能な救済情報保持回路と、
前記不揮発性メモリの不良箇所を救済するのに利用可能な救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、
前記不揮発性メモリの不良箇所のアドレス及び正常データを前記救済情報保持回路から前記救済メモリに書き込み、前記不揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路。
【請求項２】
救済対象の揮発性メモリを更に備え、
前記テスト回路は更に、前記揮発性メモリをテストし、
前記救済情報保持回路は更に、前記揮発性メモリの不良箇所のアドレスを保持することが可能であり、
前記救済メモリは、前記不揮発性メモリの不良箇所と前記揮発性メモリの不良箇所とを救済するのに利用可能な、前記不揮発性メモリと前記揮発性メモリとに共通の救済メモリであり、
前記救済回路は更に、前記揮発性メモリの不良箇所への書き込みを前記救済メモリへの書き込みに切り替え、前記揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記不揮発性メモリの正常データを保持することが可能なデータ保持回路を更に備え、
前記テスト回路は、前記不揮発性メモリの正常データを利用した前記不揮発性メモリのテストにより、前記不揮発性メモリの不良箇所のアドレス及び正常データを導出し、
前記救済情報保持回路は、前記テスト回路により導出された前記アドレス及び前記正常データを保持することが可能であることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記不揮発性メモリの正常データを修正した修正正常データを保持することが可能な修正データ保持回路を更に備え、
前記テスト回路は、前記不揮発性メモリの修正正常データを利用した前記不揮発性メモリのテストにより、前記不揮発性メモリの修正箇所を含む前記不揮発性メモリの不良箇所のアドレス及び正常データを導出し、
前記救済情報保持回路は、前記テスト回路により導出された前記アドレス及び前記正常データを保持することが可能であることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
救済対象の第１の揮発性メモリと、
救済対象の第２の揮発性メモリと、
前記第１及び第２の揮発性メモリをテストするテスト回路と、
前記第１及び第２の揮発性メモリの不良箇所のアドレスを保持することが可能な救済情報保持回路と、
前記第１及び第２の揮発性メモリの不良箇所を救済するのに利用可能な、前記第１及び第２の揮発性メモリに共通の救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、
前記第１及び第２の揮発性メモリの不良箇所への書き込みを前記救済メモリへの書き込みに切り替え、前記第１及び第２の揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
マスクＲＯＭを備えるＬＳＩを製造する際、幾つかのメモリビットが不良ビットとなることがある。マスクＲＯＭのメモリビットが１ビットでも不良になると、ＬＳＩは不良品として破棄されてしまう。これは、ＬＳＩのコストを抑制する上で大きな障害となる。
【０００３】
また、マスクＲＯＭに格納されたプログラムに不具合がある場合にも、メモリデータが不良データとなるため、ＬＳＩは不良品となる。特に、量産品のＬＳＩにてマスクＲＯＭのプログラムに不具合がある場合には、不具合の発覚までに量産されたＬＳＩを全て破棄しなければならなくなる。
【０００４】
一方、ＲＡＭの不良ビットは、冗長救済技術により救済可能である。同様に、ＲＯＭの不良ビットを救済する技術が存在すれば便利である。しかしながら、ＲＯＭの不良ビットを救済するためには、例えば、本来不良ビットにあるはずの正常データをどのように取り扱うかが問題となる。
【０００５】
特許文献１には、ＲＡＭと、ＲＡＭを検査する回路と、ＲＡＭの検査結果に基づいて、ＲＡＭの欠陥を救済するための欠陥救済情報を生成する回路とを備える半導体集積回路が開示されている。特許文献２には、ＲＡＭの故障ビットをレジスタ群を利用して救済するような半導体装置が開示されている。
【特許文献１】特開２００６−２３６５５１号公報
【特許文献２】特開２０００−１８１８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、不揮発性メモリ及び／又は揮発性メモリの不良箇所を救済可能な新たな半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の実施例は、救済対象の不揮発性メモリと、前記不揮発性メモリをテストするテスト回路と、前記不揮発性メモリの不良箇所のアドレス及び正常データを保持することが可能な救済情報保持回路と、前記不揮発性メモリの不良箇所を救済するのに利用可能な救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、前記不揮発性メモリの不良箇所のアドレス及び正常データを前記救済情報保持回路から前記救済メモリに書き込み、前記不揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路である。
【０００８】
本発明の実施例は、救済対象の第１の揮発性メモリと、救済対象の第２の揮発性メモリと、前記第１及び第２の揮発性メモリをテストするテスト回路と、前記第１及び第２の揮発性メモリの不良箇所のアドレスを保持することが可能な救済情報保持回路と、前記第１及び第２の揮発性メモリの不良箇所を救済するのに利用可能な、前記第１及び第２の揮発性メモリに共通の救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、前記第１及び第２の揮発性メモリの不良箇所への書き込みを前記救済メモリへの書き込みに切り替え、前記第１及び第２の揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路である。
【発明の効果】
【０００９】
本発明により、不揮発性メモリ及び／又は揮発性メモリの不良箇所を救済可能な新たな半導体集積回路を提供することが可能になる。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例の半導体集積回路１０１の回路構成図である。図１の半導体集積回路１０１は、救済対象の不揮発性メモリの例であるマスクＲＯＭ（Read Only Memory）１１１と、アドレスデコーダ１２１と、データレジスタ１２２と、テスト回路の例であるＢＩＳＴ（Built-In Self Test）回路１３１と、救済情報保持回路１４１と、救済メモリ１４２と、救済回路１４３と、セレクタ１５１とを備える。
【００１１】
マスクＲＯＭ１１１は、救済対象のマスクＲＯＭである。アドレスデコーダ１２１は、マスクＲＯＭ１１１のアドレスを生成するためのデコーダである。データレジスタ１２２は、マスクＲＯＭ１１１のデータを保持するためのレジスタである。ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１をテストする回路であり、マスクＲＯＭ１１１の不良箇所を特定するためのテストを行う。
【００１２】
救済情報保持回路１４１は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを保持することが可能な回路である。救済情報保持回路１４１は例えば、通常のＦＵＳＥでもよいし、電気切断式のＦＵＳＥでもよい。マスクＲＯＭ１１１の不良箇所のアドレス及び正常データは、救済データの形で救済情報保持回路１４１に保持される。救済データは、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを圧縮したデータである。
【００１３】
救済メモリ１４２は、マスクＲＯＭ１１１の不良箇所を救済するのに利用可能なメモリであり、半導体集積回路１０１のメモリ回路又はロジック回路に設けられている。前者の構成を採用する場合には例えば、図２Ａのように、ＲＡＭ（Ａ）の内部に救済用の領域を確保し、当該領域を救済メモリ１４２として採用してもよい。前者の構成を採用する場合には例えば、図２Ｂのように、救済用のＲＡＭ（Ｂ）を用意し、当該ＲＡＭを救済メモリ１４２として採用してもよい。後者の構成を採用する場合には例えば、図２Ｃのように、ロジック回路（Ｃ）に設けられたレジスタを救済メモリ１４２として採用してもよい。
【００１４】
救済回路１４３は、マスクＲＯＭ１１１の不良箇所の救済処理を行う回路であり、救済情報保持回路１４１に保持されている救済データを伸張することが可能である。救済回路１４３は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを救済情報保持回路１４１から救済メモリ１４２に書き込み、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。
【００１５】
セレクタ１５１は、マスクＲＯＭ１１１からのデータか救済メモリ１４２からのデータかをセレクトする回路である。
【００１６】
図１には、種々の信号が図示されている。
【００１７】
信号Ｓ1は、アドレスデコーダ１２１から出力されてマスクＲＯＭ１１１に入力されるアドレス信号である。信号Ｓ2は、マスクＲＯＭ１１１から出力されてセレクタ１５１に入力されるデータ信号である。信号Ｓ3は、救済メモリ１４２から出力されてセレクタ１５１に入力されるデータ信号である。信号Ｓ4は、セレクタ１５１から出力されてデータレジスタ１２２に入力されるデータ信号である。なお、信号Ｓ4は、信号Ｓ2又は信号Ｓ3である。信号Ｓ1は、アドレスバスを介して伝達される。信号Ｓ2，Ｓ3，Ｓ4は、データバスを介して伝達される。
【００１８】
信号ＳX1は、マスクＲＯＭ１１１をテストするための信号である。ＢＩＳＴ回路１３１は、信号ＳX1によりマスクＲＯＭ１１１をテストする。信号ＳX2は、マスクＲＯＭ１１１のテスト結果データを出力するための信号である。信号ＳX2はここでは、半導体集積回路１０１の外部に出力される。ＢＩＳＴ回路１３１は、信号ＳX2によりマスクＲＯＭ１１１のテスト結果データを出力する。
【００１９】
信号ＳY1は、救済データに相当するデータ信号である。信号ＳY2は、救済回路１４３がセレクタ１５１及び救済メモリ１４２を制御するための制御信号である。
【００２０】
以下、図１の半導体集積回路１０１の動作について詳細に説明する。
【００２１】
先ず、ＢＩＳＴ回路１３１が、マスクＲＯＭ１１１のＬＳＩテストを実施する。マスクＲＯＭ１１１に不良があった場合には、ＢＩＳＴ回路１３１から半導体集積回路１０１の外部に、マスクＲＯＭ１１１のテスト結果データが出力される。半導体集積回路１０１の外部では例えば、テスタが、マスクＲＯＭ１１１の不良箇所のアドレスを特定し、該特定結果を利用して、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを圧縮した救済データを作成し、該救済データを救済情報保持回路１４１に保持させる。テスタによる上記の処理は代わりに、ユーザが実施してもよいし、後述のように半導体集積回路１０１の内部で実施してもよい。救済情報保持回路１４１は、通常のＦＵＳＥでも電気切断式のＦＵＳＥでもよい。以下、正常箇所のアドレスを適宜、正常アドレスと呼び、不良箇所のアドレスを適宜、不良アドレスと呼ぶ。
【００２２】
次に、半導体集積回路１０１が初期化状態（例えばリセット状態）の際に、救済回路１４３が、マスクＲＯＭ１１１の救済データからマスクＲＯＭ１１１の不良箇所のアドレス及び正常データを取得する。次に、救済回路１４３は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを、救済メモリ１４２に書き込む。救済メモリ１４２は、メモリ回路に設けられていてもロジック回路に設けられていてもよい。
【００２３】
次に、半導体集積回路１０１の動作時に、救済回路１４３は、アドレス信号Ｓ1の値が正常アドレスであるか不良アドレスであるかを判断する。
【００２４】
アドレス信号Ｓ1の値が正常アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ2をセレクトさせるような制御信号ＳY2を出力する。これにより、データレジスタ１２２には、データ信号Ｓ4としてデータ信号Ｓ2が供給される。
【００２５】
アドレス信号Ｓ1の値が不良アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ3をセレクトさせるような制御信号ＳY2を出力する。すなわち、救済回路１４３は、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、データレジスタ１２２には、データ信号Ｓ4としてデータ信号Ｓ3が供給される。
【００２６】
以上のように、本実施例では、マスクＲＯＭ１１１の正常箇所についてはマスクＲＯＭ１１１のデータが利用され、マスクＲＯＭ１１１の不良箇所については救済メモリ１４２のデータが利用される。このように、本実施例によれば、マスクＲＯＭ１１１の不良箇所の救済が可能になる。これにより、マスクＲＯＭ１１１を備える半導体集積回路１０１に関し、破棄される半導体集積回路１０１の個数を減少させることができ、半導体集積回路１０１のコストを抑制することができる。
【００２７】
以下、第２乃至第４実施例の半導体集積回路１０１について説明する。第２乃至第４実施例は第１実施例の変形例であり、第２乃至第４実施例については第１実施例との相違点を中心に説明する。
【００２８】
（第２実施例）
図３は、第２実施例の半導体集積回路１０１の回路構成図である。図３の半導体集積回路１０１は、救済対象の不揮発性メモリの例であるマスクＲＯＭ（Read Only Memory）１１１と、救済対象の揮発性メモリの例であるＲＡＭ（Random Access Memory）１１２と、アドレスデコーダ１２１と、データレジスタ１２２と、テスト回路の例であるＢＩＳＴ回路１３１と、救済情報保持回路１４１と、救済メモリ１４２と、救済回路１４３と、セレクタ１５１と、セレクタ１５２と、データ保持回路の例である期待値保持回路２０１とを備える。
【００２９】
マスクＲＯＭ１１１は、救済対象のマスクＲＯＭである。ＲＡＭ１１２は、救済対象のＲＡＭである。アドレスデコーダ１２１は、マスクＲＯＭ１１１及びＲＡＭ１１２のアドレスを生成するためのデコーダである。データレジスタ１２２は、マスクＲＯＭ１１１及びＲＡＭ１１２のデータを保持するためのレジスタである。ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１及びＲＡＭ１１２をテストする回路であり、マスクＲＯＭ１１１及びＲＡＭ１１２の不良箇所を特定するためのテストを行う。
【００３０】
救済情報保持回路１４１は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データと、ＲＡＭ１１２の不良箇所のアドレスとを保持することが可能な回路である。救済情報保持回路１４１は例えば、通常のＦＵＳＥでもよいし、電気切断式のＦＵＳＥでもよい。マスクＲＯＭ１１１の不良箇所のアドレス及び正常データは、救済データの形で救済情報保持回路１４１に保持される。即ち、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データは、圧縮されて救済情報保持回路１４１に保持される。これに対し、ＲＡＭ１１２の不良箇所のアドレスは、圧縮されずに救済情報保持回路１４１に保持される。
【００３１】
救済メモリ１４２は、マスクＲＯＭ１１１の不良箇所とＲＡＭ１１２の不良箇所とを救済するのに利用可能な、マスクＲＯＭ１１１とＲＡＭ１１２とに共通のメモリであり、半導体集積回路１０１のメモリ回路又はロジック回路に設けられている。
【００３２】
救済回路１４３は、マスクＲＯＭ１１１及びＲＡＭ１１２の不良箇所の救済処理を行う回路であり、救済情報保持回路１４１に保持されている救済データを伸張することが可能である。救済回路１４３は、マスクＲＯＭ１１１に関し、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを救済情報保持回路１４１から救済メモリ１４２に書き込み、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。救済回路１４３は更に、ＲＡＭ１１２に関し、ＲＡＭ１１２の不良箇所への書き込みを救済メモリ１４２への書き込みに切り替え、ＲＡＭ１１２の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。
【００３３】
セレクタ１５１は、読み出し用に使用されるＲＤセレクタであり、マスクＲＯＭ１１１からのデータかＲＡＭ１１２からのデータか救済メモリ１４２からのデータかをセレクトする回路である。セレクタ１５２は、書き込み用に使用されるＷＲセレクタであり、救済メモリ１４２への書き込みを有効にするか無効にするかをセレクトする回路である。
【００３４】
期待値保持回路２０１は、マスクＲＯＭ１１１の正常データを保持することが可能な回路である。マスクＲＯＭ１１１の正常データは、期待値データの形で期待値保持回路２０１に保持される。期待値データは、マスクＲＯＭ１１１の正常データを圧縮したデータである。マスクＲＯＭ１１１に不良がない場合には、マスクＲＯＭ１１１に格納されているデータの圧縮データは、期待値保持回路２０１の期待値データと一致する。
【００３５】
本実施例において、期待値データは、救済データを作成するのに利用される。本実施例において、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の正常データ（期待値データ）を利用したマスクＲＯＭ１１１のテストにより、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データ（救済データ）を導出する。本実施例において、救済情報保持回路１４１は、ＢＩＳＴ回路１３１により導出されたアドレス及び正常データ（救済データ）を保持することが可能である。これにより、本実施例では、救済データを半導体集積回路１０１の外部で作成する必要がなくなる。
【００３６】
図３には、種々の信号が図示されている。
【００３７】
信号Ｓ1は、アドレスデコーダ１２１から出力されてマスクＲＯＭ１１１に入力されるアドレス信号である。信号Ｓ2は、マスクＲＯＭ１１１から出力されてセレクタ１５１に入力されるＲＤデータ信号である。信号Ｓ3は、ＲＡＭ１１２から出力されてセレクタ１５１に入力されるＲＤデータ信号である。信号Ｓ4は、救済メモリ１４２から出力されてセレクタ１５１に入力されるＲＤデータ信号である。信号Ｓ5は、セレクタ１５１から出力されてデータレジスタ１２２に入力されるＲＤデータ信号である。なお、信号Ｓ5は、信号Ｓ2、信号Ｓ3又は信号Ｓ4である。信号Ｓ6は、データレジスタ１２２から出力されてＲＡＭ１１２及びセレクタ１５２に入力されるＷＲデータ信号である。信号Ｓ7は、セレクタ１５２から出力されて救済メモリ１４２に入力されるＷＲデータ信号である。なお、有効な場合の信号Ｓ7は、信号Ｓ6である。信号Ｓ1は、アドレスバスを介して伝達される。信号Ｓ2，Ｓ3，Ｓ4，Ｓ5は、ＲＤデータバスを介して伝達される。信号Ｓ6，Ｓ7は、ＷＲデータバスを介して伝達される。
【００３８】
信号ＳX1は、マスクＲＯＭ１１１及びＲＡＭ１１２をテストするための信号である。ＢＩＳＴ回路１３１は、信号ＳX1によりマスクＲＯＭ１１１及びＲＡＭ１１２をテストする。信号ＳX2は、マスクＲＯＭ１１１及びＲＡＭ１１２のテスト結果データを出力するための信号である。信号ＳX2はここでは、マスクＲＯＭ１１１の救済データ又はＲＡＭ１１２の不良箇所のアドレスに相当するデータ信号であり、救済情報保持回路１４１に出力される。ＢＩＳＴ回路１３１は、信号ＳX2によりマスクＲＯＭ１１１及びＲＡＭ１１２のテスト結果データを出力する。
【００３９】
信号ＳY1は、マスクＲＯＭ１１１の救済データ又はＲＡＭ１１２の不良箇所のアドレスに相当するデータ信号である。信号ＳY2は、救済回路１４３がセレクタ１５１、セレクタ１５２、及び救済メモリ１４２を制御するための制御信号である。
【００４０】
信号ＳZ1は、マスクＲＯＭ１１１の期待値データに相当するデータ信号である。
【００４１】
以下、図３の半導体集積回路１０１の動作について詳細に説明する。
【００４２】
マスクＲＯＭ１１１のＬＳＩテストの前に、期待値保持回路２０１は予めマスクＲＯＭ１１１の期待値データを保持しているとする。該期待値データは例えば、半導体集積回路１０１の製造時に書き込まれてもよいし、ＬＳＩテストの直前に書き込まれてもよい。
【００４３】
半導体集積回路１０１が初期化状態の際、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１及びＲＡＭ１１２のＬＳＩテストを実施する。ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１に格納されているデータの圧縮データとマスクＲＯＭ１１１の期待値データとを比較することで、マスクＲＯＭ１１１をテストする。これにより、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の救済データを導出する。ＢＩＳＴ回路１３１は更に、ＲＡＭ１１２をテストして、ＲＡＭ１１２の不良アドレスを導出する。マスクＲＯＭ１１１及び／又はＲＡＭ１１２に不良があった場合には、ＢＩＳＴ回路１３１から救済情報保持回路１４１に、マスクＲＯＭ１１１及び／又はＲＡＭ１１２のテスト結果データが出力される。マスクＲＯＭ１１１のテスト結果データは救済データとなり、ＲＡＭ１１２のテスト結果データは不良アドレスとなる。
【００４４】
半導体集積回路１０１が初期化状態の際には更に、救済回路１４３が、マスクＲＯＭ１１１の救済データからマスクＲＯＭ１１１の不良箇所のアドレス及び正常データを取得する。次に、救済回路１４３は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを、救済メモリ１４２に書き込む。
【００４５】
次に、半導体集積回路１０１の動作時に、救済回路１４３は、アドレス信号Ｓ1の値が正常アドレスであるか不良アドレスであるかを判断する。
【００４６】
マスクＲＯＭ１１１からの読み出し時の救済回路１４３の動作は、次の通りである。
【００４７】
アドレス信号Ｓ1の値が正常アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ2をセレクトさせるような制御信号ＳY2を出力する。これにより、データレジスタ１２２には、データ信号Ｓ5としてデータ信号Ｓ2が供給される。
【００４８】
アドレス信号Ｓ1の値が不良アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ4をセレクトさせるような制御信号ＳY2を出力する。すなわち、救済回路１４３は、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、データレジスタ１２２には、データ信号Ｓ5としてデータ信号Ｓ4が供給される。
【００４９】
ＲＡＭ１１２への書き込み時の救済回路１４３の動作は、次の通りである。
【００５０】
アドレス信号Ｓ1の値が正常アドレスである場合、救済回路１４３は、セレクタ１５２をディセーブルにするような制御信号ＳY2を出力する。これにより、ＲＡＭ１１２のみにデータ信号Ｓ6が供給される。
【００５１】
アドレス信号Ｓ1の値が不良アドレスである場合、救済回路１４３は、セレクタ１５２をイネーブルにするような制御信号ＳY2を出力する。すなわち、救済回路１４３は、ＲＡＭ１１１の不良箇所への書き込みを救済メモリ１４２への書き込みに切り替えるような救済処理を行う。これにより、データレジスタ１２２から救済メモリ１４２に、データ信号Ｓ6（＝Ｓ7）が供給される。なお、本実施例の半導体集積回路１０１は、ＲＡＭ１１１の不良箇所への書き込みを、救済メモリ１４２及びＲＡＭ１１１への書き込みに切り替えるよう構成されているが、ＲＡＭ１１１の不良箇所への書き込みを、救済メモリ１４２のみへの書き込みに切り替えるよう構成されていてもよい。前者の場合、データ信号Ｓ6は救済メモリ１４２及びＲＡＭ１１１に供給され、後者の場合、データ信号Ｓ6は救済メモリ１４２のみに供給される。
【００５２】
ＲＡＭ１１２からの読み出し時の救済回路１４３の動作は、次の通りである。
【００５３】
アドレス信号Ｓ1の値が正常アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ3をセレクトさせるような制御信号ＳY2を出力する。これにより、データレジスタ１２２には、データ信号Ｓ5としてデータ信号Ｓ3が供給される。
【００５４】
アドレス信号Ｓ1の値が不良アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ4をセレクトさせるような制御信号ＳY2を出力する。すなわち、救済回路１４３は、ＲＡＭ１１２の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、データレジスタ１２２には、データ信号Ｓ5としてデータ信号Ｓ4が供給される。
【００５５】
以上のように、本実施例では、ＲＡＭ１１２の正常箇所への書き込みやＲＡＭ１１２の正常箇所からの読み出しの際には、ＲＡＭ１１２が利用され、ＲＡＭ１１２の不良箇所への書き込みやＲＡＭ１１２の不良箇所からの読み出しの際には、救済メモリ１４２が利用される。このように、本実施例では、救済メモリ１４２が、マスクＲＯＭ１１１の不良箇所の救済だけでなく、ＲＡＭ１１２の不良箇所の救済にも利用される。これにより、マスクＲＯＭ１１１とＲＡＭ１１２とを備える半導体集積回路１０１に関し、同じ救済メモリ１４２でマスクＲＯＭ１１１とＲＡＭ１１２とを救済することが可能になる。
【００５６】
本実施例では、１個の救済メモリ１４２を、１個のマスクＲＯＭ１１１と１個のＲＡＭ１１２とが共有しているが、１個の救済メモリ１４２を、複数個のマスクＲＯＭ１１１が共有してもよいし、複数個のＲＡＭ１１２が共有してもよいし、１個以上のマスクＲＯＭ１１１と１個以上のＲＡＭ１１２とが共有してもよい。これらの場合の利点については、第４実施例で詳細に説明する。
【００５７】
（第３実施例）
図４は、第３実施例の半導体集積回路１０１の回路構成図である。図４の半導体集積回路１０１は、救済対象の不揮発性メモリの例であるマスクＲＯＭ（Read Only Memory）１１１と、アドレスデコーダ１２１と、データレジスタ１２２と、テスト回路の例であるＢＩＳＴ回路１３１と、救済情報保持回路１４１と、救済メモリ１４２と、救済回路１４３と、セレクタ１５１と、データ保持回路の例である期待値保持回路２０１と、修正データ保持回路の例である修正期待値保持回路３０１と、修正期待値生成回路３１１と、セレクタ３２１とを備える。
【００５８】
マスクＲＯＭ１１１は、救済対象のマスクＲＯＭである。アドレスデコーダ１２１は、マスクＲＯＭ１１１のアドレスを生成するためのデコーダである。データレジスタ１２２は、マスクＲＯＭ１１１のデータを保持するためのレジスタである。ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１をテストする回路であり、マスクＲＯＭ１１１の不良箇所を特定するためのテストを行う。
【００５９】
救済情報保持回路１４１は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを保持することが可能な回路である。救済情報保持回路１４１は例えば、通常のＦＵＳＥでもよいし、電気切断式のＦＵＳＥでもよい。マスクＲＯＭ１１１の不良箇所のアドレス及び正常データは、救済データの形で救済情報保持回路１４１に保持される。救済データは、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを圧縮したデータである。
【００６０】
救済メモリ１４２は、マスクＲＯＭ１１１の不良箇所を救済するのに利用可能なメモリであり、半導体集積回路１０１のメモリ回路又はロジック回路に設けられている。
【００６１】
救済回路１４３は、マスクＲＯＭ１１１の不良箇所の救済処理を行う回路であり、救済情報保持回路１４１に保持されている救済データを伸張することが可能である。救済回路１４３は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを救済情報保持回路１４１から救済メモリ１４２に書き込み、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。
【００６２】
セレクタ１５１は、マスクＲＯＭ１１１からのデータか救済メモリ１４２からのデータかをセレクトする回路である。
【００６３】
期待値保持回路２０１は、マスクＲＯＭ１１１の正常データを保持することが可能な回路である。マスクＲＯＭ１１１の正常データは、期待値データの形で期待値保持回路２０１に保持される。期待値データは、マスクＲＯＭ１１１の正常データを圧縮したデータである。マスクＲＯＭ１１１に不良がない場合には、マスクＲＯＭ１１１に格納されているデータの圧縮データは、期待値保持回路２０１の期待値データと一致する。
【００６４】
本実施例において、期待値データは、救済データを作成するのに利用される。本実施例において、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の正常データ（期待値データ）を利用したマスクＲＯＭ１１１のテストにより、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データ（救済データ）を導出する。本実施例において、救済情報保持回路１４１は、ＢＩＳＴ回路１３１により導出されたアドレス及び正常データ（救済データ）を保持することが可能である。
【００６５】
修正期待値保持回路３０１は、マスクＲＯＭ１１１の正常データを修正した修正正常データを保持することが可能な回路である。マスクＲＯＭ１１１の修正正常データは、修正期待値データの形で修正期待値保持回路３０１に保持される。修正期待値データは、マスクＲＯＭ１１１の修正正常データを圧縮したデータである。
【００６６】
本実施例において、修正期待値データは、救済データを作成するのに利用される。本実施例において、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の修正正常データ（修正期待値データ）を利用したマスクＲＯＭ１１１のテストにより、マスクＲＯＭ１１１の修正箇所を含むマスクＲＯＭ１１１の不良箇所のアドレス及び正常データ（救済データ）を導出する。本実施例において、救済情報保持回路１４１は、ＢＩＳＴ回路１３１により導出されたアドレス及び正常データ（救済データ）を保持することが可能である。
【００６７】
修正期待値生成回路３１１は、マスクＲＯＭ１１１の修正期待値データの生成を制御する回路である。
【００６８】
セレクタ３２１は、マスクＲＯＭ１１１の期待値データかマスクＲＯＭ１１１の修正期待値データかをセレクトする回路である。
【００６９】
ここで、正常データ及び修正正常データについて説明する。
【００７０】
半導体集積回路１０１の製造時に、マスクＲＯＭ１１１には正常データが格納される。しかしながら、半導体集積回路１０１の製造後に、この正常データの不具合が発覚することがある。この場合、マスクＲＯＭ１１１は書き換え不可能であるため、半導体集積回路１０１を破棄しなければならなくなる。
【００７１】
しかしながら、本実施例ではこのような場合、上記正常データの不具合を修正した修正正常データを作成し、当該修正正常データを圧縮した修正期待値データを、マスクＲＯＭ１１１のテストに利用する。これにより、マスクＲＯＭ１１１において正常データを修正すべき箇所（修正箇所）を、マスクＲＯＭ１１１の不良箇所として取り扱うことが可能になる。修正箇所では、マスクＲＯＭ１１１に格納されたデータの圧縮データと修正期待値データとが一致しないため、修正箇所が不良箇所として検出されるからである。よって、修正正常データを利用した本実施例の救済処理によれば、マスクＲＯＭ１１１の書き換えと同様の効果を得る事ができる。そのため、本実施例で取り扱われる不良箇所には、本来の不良箇所のほか、修正箇所が含まれる事になる。本実施例は特に、量産品の半導体集積回路１０１に有効である。
【００７２】
なお、本実施例は、正常データに不具合がある場合以外にも適用可能である。本実施例は、正常データに不具合はないが、正常データの修正が望まれるような場合にも適用可能である。
【００７３】
図４には、種々の信号が図示されている。
【００７４】
信号Ｓ1は、アドレスデコーダ１２１から出力されてマスクＲＯＭ１１１に入力されるアドレス信号である。信号Ｓ2は、マスクＲＯＭ１１１から出力されてセレクタ１５１に入力されるデータ信号である。信号Ｓ3は、救済メモリ１４２から出力されてセレクタ１５１に入力されるデータ信号である。信号Ｓ4は、セレクタ１５１から出力されてデータレジスタ１２２に入力されるデータ信号である。なお、信号Ｓ4は、信号Ｓ2又は信号Ｓ3である。信号Ｓ1は、アドレスバスを介して伝達される。信号Ｓ2，Ｓ3，Ｓ4は、データバスを介して伝達される。
【００７５】
信号ＳX1は、マスクＲＯＭ１１１をテストするための信号である。ＢＩＳＴ回路１３１は、信号ＳX1によりマスクＲＯＭ１１１をテストする。信号ＳX2は、マスクＲＯＭ１１１のテスト結果データを出力するための信号である。信号ＳX2はここでは、マスクＲＯＭ１１１の救済データに相当するデータ信号であり、救済情報保持回路１４１に出力される。ＢＩＳＴ回路１３１は、信号ＳX2によりマスクＲＯＭ１１１のテスト結果データを出力する。
【００７６】
信号ＳY1は、マスクＲＯＭ１１１の救済データに相当するデータ信号である。信号ＳY2は、救済回路１４３がセレクタ１５１及び救済メモリ１４２を制御するための制御信号である。
【００７７】
信号ＳZ1は、マスクＲＯＭ１１１の期待値データに相当するデータ信号であり、期待値保持回路２０１から出力されてセレクタ３２１に入力される。信号ＳZ2は、マスクＲＯＭ１１１の修正期待値データに相当するデータ信号であり、修正期待値保持回路３０１から出力されてセレクタ３２１に入力される。信号ＳZ3は、マスクＲＯＭ１１１の修正期待値データの生成を制御するための制御信号であり、修正期待値生成回路３１１から出力されて修正期待値保持回路３０１及びセレクタ３２１に入力される。信号ＳZ4は、マスクＲＯＭ１１１の期待値データ又は修正期待値データに相当するデータ信号であり、セレクタ３２１から出力されてＢＩＳＴ回路１３１に入力される。なお、信号ＳZ4は、信号ＳZ1又は信号ＳZ2である。
【００７８】
以下、図４の半導体集積回路１０１の動作について詳細に説明する。
【００７９】
マスクＲＯＭ１１１のＬＳＩテストの前に、期待値保持回路２０１は予めマスクＲＯＭ１１１の期待値データを保持しているとする。該期待値データは例えば、半導体集積回路１０１の製造時に書き込まれてもよいし、ＬＳＩテストの直前に書き込まれてもよい。
【００８０】
半導体集積回路１０１が初期化状態の際、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１のＬＳＩテストを実施する。この際、修正期待値生成回路３１１は、制御信号ＳZ3を出力せず、セレクタ３２１は、マスクＲＯＭ１１１の期待値データに相当するデータ信号ＳZ1を出力する。よって、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１に格納されているデータの圧縮データとマスクＲＯＭ１１１の期待値データとを比較することで、マスクＲＯＭ１１１をテストする。これにより、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の救済データを導出する。マスクＲＯＭ１１１に不良があった場合には、ＢＩＳＴ回路１３１から救済情報保持回路１４１に、マスクＲＯＭ１１１のテスト結果データが出力される。マスクＲＯＭ１１１のテスト結果データは、救済データとなる。
【００８１】
半導体集積回路１０１が初期化状態の際には更に、救済回路１４３が、マスクＲＯＭ１１１の救済データからマスクＲＯＭ１１１の不良箇所のアドレス及び正常データを取得する。次に、救済回路１４３は、マスクＲＯＭ１１１の不良箇所のアドレス及び正常データを、救済メモリ１４２に書き込む。
【００８２】
次に、半導体集積回路１０１の動作時に、救済回路１４３は、アドレス信号Ｓ1の値が正常アドレスであるか不良アドレスであるかを判断する。
【００８３】
アドレス信号Ｓ1の値が正常アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ2をセレクトさせるような制御信号ＳY2を出力する。これにより、データレジスタ１２２には、データ信号Ｓ4としてデータ信号Ｓ2が供給される。
【００８４】
アドレス信号Ｓ1の値が不良アドレスである場合、救済回路１４３は、セレクタ１５１にデータ信号Ｓ3をセレクトさせるような制御信号ＳY2を出力する。すなわち、救済回路１４３は、マスクＲＯＭ１１１の不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、データレジスタ１２２には、データ信号Ｓ4としてデータ信号Ｓ3が供給される。
【００８５】
一方、正常データを修正正常データに置き換える必要が生じた場合には、修正期待値生成回路３１１を動作させる。この際、修正期待値生成回路３１１は、制御信号ＳZ3を出力する。そして、制御信号ＳZ3により、修正期待値保持回路３０１にマスクＲＯＭ１１１の修正期待値データが書き込まれる。そして、セレクタ３２１は、マスクＲＯＭ１１１の修正期待値データに相当するデータ信号ＳZ2を出力する。よって、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１に格納されているデータの圧縮データとマスクＲＯＭ１１１の修正期待値データとを比較することで、マスクＲＯＭ１１１をテストする。これにより、ＢＩＳＴ回路１３１は、マスクＲＯＭ１１１の救済データを導出する。以降の処理は、正常データの場合でも修正正常データの場合でも同様である。
【００８６】
以上のように、本実施例の救済処理によれば、マスクＲＯＭ１１１の書き換えと同様の効果を得る事ができる。
【００８７】
第１実施例では、期待値データを利用せずに救済されるマスクＲＯＭ１１１について説明した。第２実施例では、期待値データを利用して救済されるマスクＲＯＭ１１１について説明した。第３実施例では、期待値データ又は修正期待値データを利用して救済されるマスクＲＯＭ１１１について説明した。半導体集積回路１０１では、１個の救済メモリ１４２を、複数個のマスクＲＯＭ１１１が共有してもよいし、複数個のＲＡＭ１１２が共有してもよいし、１個以上のマスクＲＯＭ１１１と１個以上のＲＡＭ１１２とが共有してもよい。これらの場合、各マスクＲＯＭ１１１は、第１実施例のようなマスクＲＯＭ１１１でもよいし、第２実施例のようなマスクＲＯＭ１１１でもよいし、第３実施例のようなマスクＲＯＭ１１１でもよい。
【００８８】
（第４実施例）
図５は、第４実施例の半導体集積回路１０１の回路構成図である。図５の半導体集積回路１０１は、救済対象の第１の揮発性メモリの例である第１のＲＡＭ（Random Access Memory）１１２Ａと、救済対象の第２の揮発性メモリの例である第２のＲＡＭ（Random Access Memory）１１２Ｂと、第１のアドレスデコーダ１２１Ａと、第２のアドレスデコーダ１２１Ｂと、第１のデータレジスタ１２２Ａと、第２のデータレジスタ１２２Ｂと、テスト回路の例であるＢＩＳＴ回路１３１と、救済情報保持回路１４１と、救済メモリ１４２と、救済回路１４３と、セレクタ１５１Ａと、セレクタ１５１Ｂと、セレクタ１５２と、メモリ制御回路１６１とを備える。
【００８９】
第１及び第２のＲＡＭ１１２Ａ及びＢはそれぞれ、救済対象のＲＡＭである。第１及び第２のアドレスデコーダ１２１Ａ及びＢはそれぞれ、第１及び第２のＲＡＭ１１２Ａ及びＢのアドレスを生成するためのデコーダである。第１及び第２のデータレジスタ１２２Ａ及びＢはそれぞれ、第１及び第２のＲＡＭ１１２Ａ及びＢのデータを保持するためのレジスタである。ＢＩＳＴ回路１３１は、第１及び第２のＲＡＭ１１２Ａ及びＢをテストする回路であり、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所を特定するためのテストを行う。
【００９０】
救済情報保持回路１４１は、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所のアドレスを保持することが可能な回路である。救済情報保持回路１４１は例えば、通常のＦＵＳＥでもよいし、電気切断式のＦＵＳＥでもよい。第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所のアドレスは、圧縮されずに救済情報保持回路１４１に保持される。
【００９１】
救済メモリ１４２は、第１のＲＡＭ１１２Ａの不良箇所と第２のＲＡＭ１１２Ｂの不良箇所とを救済するのに利用可能な、第１のＲＡＭ１１２Ａと第２のＲＡＭ１１２Ｂとに共通のメモリであり、半導体集積回路１０１のメモリ回路又はロジック回路に設けられている。
【００９２】
救済回路１４３は、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所の救済処理を行う回路である。救済回路１４３は、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所への書き込みを救済メモリ１４２への書き込みに切り替え、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。
【００９３】
セレクタ１５１Ａは、読み出し用に使用されるＲＤセレクタであり、第１のＲＡＭ１１２Ａからのデータか救済メモリ１４２からのデータかをセレクトする回路である。セレクタ１５１Ｂは、読み出し用に使用されるＲＤセレクタであり、第２のＲＡＭ１１２Ｂからのデータか救済メモリ１４２からのデータかをセレクトする回路である。セレクタ１５２は、救済メモリ１４２へのアクセス用に使用されるセレクタであり、救済メモリ１４２へのアクセスを有効にするか無効にするかをセレクトする回路である。
【００９４】
メモリ制御回路１６１は、第１のＲＡＭ１１２Ａ、第２のＲＡＭ１１１Ｂ、及び救済メモリ１４２へのアクセスを制御する回路である。
【００９５】
図５には、種々の信号が図示されている。
【００９６】
信号Ｓ1A及びＳ1Aはそれぞれ、第１及び第２のアドレスデコーダ１２１Ａ及びＢから出力されて、第１及び第２のＲＡＭ１１２Ａ及びＢに入力されるアドレス信号である。信号Ｓ2A及びＳ2Bはそれぞれ、第１及び第２のＲＡＭ１１２Ａ及びＢから出力されて、セレクタ１５１Ａ及びＢに入力されるＲＤデータ信号である。信号Ｓ3A及びＳ3Bはそれぞれ、救済メモリ１４２から出力されて、セレクタ１５１Ａ及びＢに入力されるＲＤデータ信号である。信号Ｓ4A及びＳ4Bはそれぞれ、セレクタ１５１Ａ及びＢから出力されて、第１及び第２のデータレジスタ１２２Ａ及びＢに入力されるＲＤデータ信号である。なお、信号Ｓ4Aは信号Ｓ2A又は信号Ｓ3Aであり、信号Ｓ4Bは信号Ｓ2B又は信号Ｓ3Bである。信号Ｓ5Aは、第１のデータレジスタ１２２Ａから出力されて、第１のＲＡＭ１１２Ａ及び救済メモリ１４２に入力されるＷＲデータ信号である。信号Ｓ5Bは、第２のデータレジスタ１２２Ｂから出力されて、第２のＲＡＭ１１２Ｂ及び救済メモリ１４２に入力されるＷＲデータ信号である。信号Ｓ6及びＳ7は、第１のＲＡＭ１１２Ａ、第２のＲＡＭ１１１Ｂ、及び救済メモリ１４２へのアクセスを制御するための制御信号（ＲＤ，ＷＲ，ＣＥ等）である。信号Ｓ6は、メモリ制御回路１６１から出力されて第１のＲＡＭ１１２Ａ、第２のＲＡＭ１１２Ｂ、及びセレクタ１５２に入力され、信号Ｓ7は、セレクタ１５２から出力されて救済メモリ１４２に入力される。信号Ｓ1A，Ｓ1Bは、アドレスバスを介して伝達される。信号Ｓ2A，Ｓ2B，Ｓ3A，Ｓ3B，Ｓ4A，Ｓ4Bは、ＲＤデータバスを介して伝達される。信号Ｓ5A，Ｓ5Bは、ＷＲデータバスを介して伝達される。
【００９７】
信号ＳX1は、第１及び第２のＲＡＭ１１２Ａ及びＢをテストするための信号である。ＢＩＳＴ回路１３１は、信号ＳX1により第１及び第２のＲＡＭ１１２Ａ及びＢをテストする。信号ＳX2は、第１及び第２のＲＡＭ１１２Ａ及びＢのテスト結果データを出力するための信号である。信号ＳX2はここでは、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所のアドレスに相当するデータ信号であり、救済情報保持回路１４１に出力される。ＢＩＳＴ回路１３１は、信号ＳX2により第１及び第２のＲＡＭ１１２Ａ及びＢのテスト結果データを出力する。
【００９８】
信号ＳY1は、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所のアドレスに相当するデータ信号である。信号ＳY2は、救済回路１４３がセレクタ１５１Ａ、セレクタ１５１Ｂ、セレクタ１５２、及び救済メモリ１４２を制御するための制御信号である。
【００９９】
以下、図５の半導体集積回路１０１の動作について詳細に説明する。
【０１００】
半導体集積回路１０１が初期化状態の際、ＢＩＳＴ回路１３１は、第１及び第２のＲＡＭ１１２Ａ及びＢのＬＳＩテストを実施する。ＢＩＳＴ回路１３１は、第１及び第２のＲＡＭ１１２Ａ及びＢをテストして、第１及び第２のＲＡＭ１１２Ａ及びＢの不良アドレスを導出する。第１のＲＡＭ１１２Ａ及び／又は第２のＲＡＭ１１２Ｂに不良があった場合には、ＢＩＳＴ回路１３１から救済情報保持回路１４１に、第１のＲＡＭ１１２Ａ及び／又は第２のＲＡＭ１１２Ｂのテスト結果データが出力される。第１及び第２のＲＡＭ１１２Ａ及びＢのテスト結果データはそれぞれ、不良アドレスとなる。
【０１０１】
続いて、半導体集積回路１０１の動作時に、救済回路１４３は、アドレス信号Ｓ1A及びＳ1Bの値が正常アドレスであるか不良アドレスであるかを判断する。
【０１０２】
第１のＲＡＭ１１２Ａへの書き込み時の救済回路１４３の動作は、次の通りである。
【０１０３】
アドレス信号Ｓ1Aの値が正常アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５２に出力しない。これにより、第１のＲＡＭ１１２Ａのみにデータ信号Ｓ5Aが書き込まれる。
【０１０４】
アドレス信号Ｓ1Aの値が不良アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５２に出力する。すなわち、救済回路１４３は、第１のＲＡＭ１１１Ａの不良箇所への書き込みを救済メモリ１４２への書き込みに切り替えるような救済処理を行う。これにより、救済メモリ１４２にデータ信号Ｓ5Aが書き込まれる。なお、本実施例の半導体集積回路１０１は、第１のＲＡＭ１１１Ａの不良箇所への書き込みを、救済メモリ１４２及び第１のＲＡＭ１１１Ａへの書き込みに切り替えるよう構成されているが、第１のＲＡＭ１１１Ａの不良箇所への書き込みを、救済メモリ１４２のみへの書き込みに切り替えるよう構成されていてもよい。前者の場合、データ信号Ｓ5Aは救済メモリ１４２及び第１のＲＡＭ１１１Ａに書き込まれ、後者の場合、データ信号Ｓ5Aは救済メモリ１４２のみに書き込まれる。
【０１０５】
第１のＲＡＭ１１２Ａからの読み出し時の救済回路１４３の動作は、次の通りである。
【０１０６】
アドレス信号Ｓ1Aの値が正常アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５１Ａに出力しない。これにより、第１のデータレジスタ１２２Ａには、データ信号Ｓ4Aとしてデータ信号Ｓ2Aが供給される。
【０１０７】
アドレス信号Ｓ1Aの値が不良アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５１Ａに出力する。すなわち、救済回路１４３は、第１のＲＡＭ１１２Ａの不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、第１のデータレジスタ１２２Ａには、データ信号Ｓ4Aとしてデータ信号Ｓ3Aが供給される。
【０１０８】
第２のＲＡＭ１１２Ｂへの書き込み時の救済回路１４３の動作は、次の通りである。
【０１０９】
アドレス信号Ｓ1Bの値が正常アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５２に出力しない。これにより、第２のＲＡＭ１１２Ｂのみにデータ信号Ｓ5Bが書き込まれる。
【０１１０】
アドレス信号Ｓ1Bの値が不良アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５２に出力する。すなわち、救済回路１４３は、第２のＲＡＭ１１１Ｂの不良箇所への書き込みを救済メモリ１４２への書き込みに切り替えるような救済処理を行う。これにより、救済メモリ１４２にデータ信号Ｓ5Bが書き込まれる。なお、本実施例の半導体集積回路１０１は、第２のＲＡＭ１１１Ｂの不良箇所への書き込みを、救済メモリ１４２及び第２のＲＡＭ１１１Ｂへの書き込みに切り替えるよう構成されているが、第２のＲＡＭ１１１Ｂの不良箇所への書き込みを、救済メモリ１４２のみへの書き込みに切り替えるよう構成されていてもよい。前者の場合、データ信号Ｓ5Bは救済メモリ１４２及び第２のＲＡＭ１１１Ｂに書き込まれ、後者の場合、データ信号Ｓ5Bは救済メモリ１４２のみに書き込まれる。
【０１１１】
第２のＲＡＭ１１２Ｂからの読み出し時の救済回路１４３の動作は、次の通りである。
【０１１２】
アドレス信号Ｓ1Bの値が正常アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５１Ｂに出力しない。これにより、第２のデータレジスタ１２２Ｂには、データ信号Ｓ4Bとしてデータ信号Ｓ2Bが供給される。
【０１１３】
アドレス信号Ｓ1Bの値が不良アドレスである場合、救済回路１４３は、制御信号ＳY2をセレクタ１５１Ｂに出力する。すなわち、救済回路１４３は、第２のＲＡＭ１１２Ｂの不良箇所からの読み出しを救済メモリ１４２からの読み出しに切り替えるような救済処理を行う。これにより、第２のデータレジスタ１２２Ｂには、データ信号Ｓ4Bとしてデータ信号Ｓ3Bが供給される。
【０１１４】
以上のように、本実施例では、第１及び第２のＲＡＭ１１２Ａ及びＢの正常箇所への書き込みや第１及び第２のＲＡＭ１１２Ａ及びＢの正常箇所からの読み出しの際には、第１及び第２のＲＡＭ１１２Ａ及びＢが利用され、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所への書き込みや第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所からの読み出しの際には、救済メモリ１４２が利用される。このように、本実施例では、救済メモリ１４２が、第１及び第２のＲＡＭ１１２Ａ及びＢの不良箇所の救済に利用される。これにより、第１のＲＡＭ１１２Ａと第２のＲＡＭ１１２Ｂとを備える半導体集積回路１０１に関し、同じ救済メモリ１４２で第１のＲＡＭ１１２Ａと第２のＲＡＭ１１２Ｂとを救済することが可能になる。
【０１１５】
本実施例では、１個の救済メモリ１４２を２個のＲＡＭ１１２が共有しているが、１個の救済メモリ１４２を３個以上のＲＡＭ１１２が共有してもよい。
【０１１６】
以下、救済メモリ１４２の利点について詳細に説明する。
【０１１７】
図６は、複数のＲＡＭ１１２を備える半導体集積回路１０１を表す。このような半導体集積回路１０１に冗長救済技術を適用する場合には、図６のように、個々のＲＡＭ１１２の内部に予備セル領域（Ｒ）を設ける事が多い。このような構造には、ＲＡＭ１個あたりの回路面積が増大するという欠点がある。そのため、半導体集積回路１０１のレイアウト設計が困難になる、半導体集積回路１０１のチップ面積が増大する、などの問題が生じるおそれがある。また、小容量のＲＡＭ１１２（Ｘ）には、用意されている標準ライブラリに予備セル領域（Ｒ）が存在しない事も多く、救済処理に対応できない事も多い。
【０１１８】
そこで、本実施例の半導体集積回路１０１は、図７のように、救済メモリ１４２を備えている。このような構造には、ＲＡＭ１個あたりの回路面積の増大を抑制しつつ、複数のＲＡＭ１１２を救済できるという利点がある。そのため、半導体集積回路１０１のレイアウト設計が困難になる、半導体集積回路１０１のチップ面積が増大する、などの問題を抑制することが可能になる。また、このような構造によれば、小規模のＲＡＭ１１２（Ｘ）を救済することも可能になる。従って、救済処理に対応できないＲＡＭ１１２も救済可能になり、半導体集積回路１０１全体におけるＲＡＭ１１２の救済率を高めることが可能になる。
【０１１９】
以上のように、救済メモリ１４２は、マスクＲＯＭ１１１の救済に有効であるだけでなく、複数のＲＡＭ１１２のメモリの救済にも有効である。なお、上記の利点は、１個の救済メモリ１４２を、複数のマスクＲＯＭ１１１が共有するような場合や、１個以上のマスクＲＯＭ１１１と１個以上のＲＡＭ１１２とが共有するような場合にも有効である。
【図面の簡単な説明】
【０１２０】
【図１】第１実施例の半導体集積回路の回路構成図である。
【図２Ａ】救済メモリの配置の例を説明するための図である。
【図２Ｂ】救済メモリの配置の例を説明するための図である。
【図２Ｃ】救済メモリの配置の例を説明するための図である。
【図３】第２実施例の半導体集積回路の回路構成図である。
【図４】第３実施例の半導体集積回路の回路構成図である。
【図５】第４実施例の半導体集積回路の回路構成図である。
【図６】半導体集積回路の比較例について説明するための図である。
【図７】半導体集積回路の実施例について説明するための図である。
【符号の説明】
【０１２１】
１０１  半導体集積回路
１１１  ＲＯＭ
１１２  ＲＡＭ
１２１  アドレスデコーダ
１２２  データレジスタ
１３１  ＢＩＳＴ回路
１４１  救済情報保持回路
１４２  救済メモリ
１４３  救済回路
１５１  セレクタ
１５２  セレクタ
１６１  メモリ制御回路
２０１  期待値保持回路
３０１  修正期待値保持回路
３１１  修正期待値生成回路
３２１  セレクタ
【図１】
2009123302.tif 000003
【図２Ａ】
2009123302.tif 000004
【図２Ｂ】
2009123302.tif 000005
【図２Ｃ】
2009123302.tif 000006
【図３】
2009123302.tif 000007
【図４】
2009123302.tif 000008
【図５】
2009123302.tif 000009
【図６】
2009123302.tif 000010
【図７】
2009123302.tif 000011