(57)【要約】【課題】パワーＭＯＳＦＥＴなどが封止された小型面実装パッケージの低オン抵抗化を実現する。【解決手段】モールド樹脂２の内部には２個のシリコンチップ３Ｈ、３Ｌが封止されている。モールド樹脂２の一辺には、３本のソースリード４Ｓ２と１本のゲートリード４Ｇ２が配置されている。３本のソースリード４Ｓ２は、モールド樹脂２の内部で互いに連結されており、この連結された部分とシリコンチップ３Ｌのソースパッド７とが２本のＡｌリボン１０を介して電気的に接続されている。また、シリコンチップ３Ｌのゲートパッド８は、１本のＡｕワイヤ１１を介してゲートリード４Ｇ２と電気的に接続されている。【選択図】図１６
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【特許請求の範囲】
【請求項１】
第１ダイパッド部上に搭載された第１半導体チップと、第２ダイパッド部上に搭載された第２半導体チップとが樹脂パッケージに封止され、前記樹脂パッケージの側面から複数本のリードのアウターリード部が露出した半導体装置であって、
前記第１および第２半導体チップのそれぞれの主面には、パワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
前記第１および第２半導体チップのそれぞれの裏面には、前記パワーＭＯＳＦＥＴのドレイン電極が形成され、
前記第１半導体チップの裏面と前記第１ダイパッド部との間、および前記第２半導体チップの裏面と前記第２ダイパッド部との間には、それぞれＡｇペーストが介在し、
前記複数本のリードは、前記第１半導体チップのゲートパッドと電気的に接続された第１ゲートリード、前記第１半導体チップのソースパッドと電気的に接続された第１ソースリード、前記第２半導体チップのゲートパッドと電気的に接続された第２ゲートリード、および前記第２半導体チップのソースパッドと電気的に接続された第２ソースリードを含んで構成され、
少なくとも、前記第１半導体チップのソースパッドと前記第１ソースリードは、金属リボンによって電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２半導体チップのソースパッドと前記第２ソースリードは、金属ワイヤによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲であり、剪断強度は８．５ＭＰａ以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１ゲートリードおよび前記第１ソースリードは、前記樹脂パッケージの第１の側面から露出し、前記第２ゲートリードおよび前記第２ソースリードは、前記樹脂パッケージの第２の側面から露出していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第２ダイパッド部、前記第１および第２ゲートリード、前記第１および第２ソースリードのそれぞれの表面には、Ｐｄを主成分とするメッキ層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１および第２ダイパッド部のそれぞれの裏面は、前記樹脂パッケージから露出していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１半導体チップの主面に形成されたパワーＭＯＳＦＥＴと、前記第２半導体チップの主面に形成されたパワーＭＯＳＦＥＴとによって、ＤＣ−ＤＣコンバータが構成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１ダイパッド部の一部には、前記第２ダイパッド部の近傍に延在する第１ドレインリードが一体形成され、前記第２半導体チップのソースパッドと前記第１ドレインリードは、金属ワイヤまたは金属リボンによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記樹脂パッケージの内部において、前記第１ドレインリードは、前記樹脂パッケージの底面から離れるように折り曲げ形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１半導体チップのソースパッドと前記第１ソースリードは、複数本の前記金属リボンによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
ダイパッド部上に搭載された半導体チップが樹脂パッケージに封止され、前記樹脂パッケージの側面から複数本のリードのアウターリード部が露出した半導体装置であって、
前記半導体チップの主面には、パワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きい複数のソースパッドが形成され、
前記半導体チップの裏面には、前記パワーＭＯＳＦＥＴのドレイン電極が形成され、
前記半導体チップの裏面と前記ダイパッド部との間には、Ａｇペーストが介在し、
前記複数本のリードは、前記半導体チップのゲートパッドと電気的に接続されたゲートリードおよび前記半導体チップのソースパッドと電気的に接続されたソースリードを含んで構成され、
前記複数のソースパッドと前記ソースリードは、それぞれ金属リボンによって電気的に接続され、
前記ゲートパッドは、前記複数のソースパッドの間に配置されていることを特徴とする半導体装置。
【請求項１２】
前記ゲートパッドと前記ゲートリードは、金属ワイヤによって電気的に接続されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲であり、剪断強度は８．５ＭＰａ以上であることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記樹脂パッケージの第１の側面から前記ゲートリードおよび前記ソースリードが露出し、前記樹脂パッケージの第２の側面から、前記ダイパッド部と一体に形成されたドレインリードが露出していることを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記ダイパッド部、前記ゲートリード、前記ソースリードのそれぞれの表面には、Ｐｄを主成分とするメッキ層が形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記ダイパッド部の表面に形成された前記メッキ層の一部には、前記ダイパッド部上に前記半導体チップを搭載する際の位置合わせ用切り欠き部が設けられていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記ダイパッド部の表面に形成された前記メッキ層の一部には、前記ダイパッド部に前記金属リボンをボンディングする際の位置合わせ用切り欠き部が設けられていることを特徴とする請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、小型面実装パッケージを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ＳＯＰ８などの小型面実装パッケージに封止されている。この種のパワーＭＯＳＦＥＴについては、例えば特許文献１（特開２０００−１６４８６９号公報）や特許文献２（特開２０００−２９９４６４号公報）に記載がある。
【０００３】
特許文献１は、ｎ＋型シリコン基板の上層をなすｐ型エピタキシャル層を含む構造体内に形成されたトレンチ（溝）ゲート型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、ｎ型ドレイン領域をｎ＋型シリコン基板とトレンチの底部との間に延在するように形成し、ｎ型ドレイン領域とｐ型エピタキシャル層との接合部をｎ＋型シリコン基板とトレンチの隔壁との間に延在するように形成することによって、パンチスルーブレークダウンが生じる危険性を低減する技術を開示している。
【０００４】
また、特許文献２は、第１導電型の半導体基体上に第１導電型のエピタキシャル層と第２導電型のウエル層とを設け、これらエピタキシャル層およびウエル層からなる上側層内に絶縁層で分離された深いトレンチゲートを設け、トレンチゲートの下にドレイン領域を設け、トレンチゲートに隣接してソース領域を設け、ウエル層上部にウエル層よりも高濃度の不純物をドープした本体領域を設けることによって、ドレイン領域のオン抵抗を小さくする技術を開示している。
【特許文献１】特開２０００−１６４８６９号公報
【特許文献２】特開２０００−２９９４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、パワーＭＯＳＦＥＴが形成されたシリコンチップを封止するＳＯＰ８などの小型面実装パッケージについて検討した。
【０００６】
本発明者が検討したＳＯＰ８は、エポキシ系のモールド樹脂でシリコンチップを封止した面実装型パッケージであり、シリコンチップは、ドレインリードと一体に形成されたダイパッド部の上に、その主面を上に向けた状態で搭載されている。シリコンチップの裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストを介してダイパッド部の上面に接合されている。
【０００７】
上記シリコンチップの主面には、ソースパッドとゲートパッドが形成されている。ソースパッドとゲートパッドは、シリコンチップの最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッドは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッドよりも広い面積で構成されている。同様の理由から、シリコンチップの裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
【０００８】
モールド樹脂の外部には、ＳＯＰ８の外部接続端子を構成するソースリード、ドレインリードおよびゲートリードが露出している。ソースリードとソースパッド、およびゲートリードとゲートパッドは、それぞれＡｕワイヤによって電気的に接続されている。ゲートパッドは、その面積が小さいので、１本のＡｕワイヤによってゲートリードと電気的に接続されている。一方、ソースパッドは、ゲートパッドよりも面積が大きいので、複数本のＡｕワイヤによってソースリードと電気的に接続されている。
【０００９】
しかしながら、上記のような構造のＳＯＰ８は、パワーＭＯＳＦＥＴのオン抵抗を下げることが難しく、デバイスの性能向上に限界が生じている。これは、ソースパッドやソースリードとＡｕワイヤとの接触面積が小さいため、Ａｕワイヤの本数を増やしても十分な接触面積を確保することが困難なためである。
【００１０】
本発明の目的は、パワーＭＯＳＦＥＴのオン抵抗を下げることのできる面実装パッケージを実現することにある。
【００１１】
本発明の他の目的は、パワーＭＯＳＦＥＴを含む面実装パッケージを高性能化することにある。
【００１２】
本発明の他の目的は、パワーＭＯＳＦＥＴを含む面実装パッケージの信頼性および製造歩留まりを向上させることにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本願の一発明である半導体装置は、第１ダイパッド部上に搭載された第１半導体チップと、第２ダイパッド部上に搭載された第２半導体チップとが樹脂パッケージに封止され、前記樹脂パッケージの側面から複数本のリードのアウターリード部が露出した半導体装置であって、
前記第１および第２半導体チップのそれぞれの主面には、パワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
前記第１および第２半導体チップのそれぞれの裏面には、前記パワーＭＯＳＦＥＴのドレイン電極が形成され、
前記第１半導体チップの裏面と前記第１ダイパッド部との間、および前記第２半導体チップの裏面と前記第２ダイパッド部との間には、それぞれＡｇペーストが介在し、
前記複数本のリードは、前記第１半導体チップのゲートパッドと電気的に接続された第１ゲートリード、前記第１半導体チップのソースパッドと電気的に接続された第１ソースリード、前記第２半導体チップのゲートパッドと電気的に接続された第２ゲートリード、および前記第２半導体チップのソースパッドと電気的に接続された第２ソースリードを含んで構成され、
少なくとも、前記第１半導体チップのソースパッドと前記第１ソースリードは、金属リボンによって電気的に接続されているものである。
【００１６】
（２）本願の他の一発明である半導体装置は、ダイパッド部上に搭載された半導体チップが樹脂パッケージに封止され、前記樹脂パッケージの側面から複数本のリードのアウターリード部が露出した半導体装置であって、
前記半導体チップの主面には、パワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きい複数のソースパッドが形成され、
前記半導体チップの裏面には、前記パワーＭＯＳＦＥＴのドレイン電極が形成され、
前記半導体チップの裏面と前記ダイパッド部との間には、Ａｇペーストが介在し、
前記複数本のリードは、前記半導体チップのゲートパッドと電気的に接続されたゲートリードおよび前記半導体チップのソースパッドと電気的に接続されたソースリードを含んで構成され、
前記複数のソースパッドと前記ソースリードは、それぞれ金属リボンによって電気的に接続され、
前記ゲートパッドは、前記複数のソースパッドの間に配置されているものである。
【００１７】
本発明において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンをリードやパッドに接続する方式として、超音波接合やレーザ接合がある。Ａｌリボンは、極めて薄いため、リードやパッドに接続する際は、長さやループ形状を任意に設定することができる。
【００１８】
また、Ａｌリボンに類似した結線材料として、クリップと呼ばれるものがある。これは、Ｃｕ合金やＡｌなどからなる薄い金属板をあらかじめ所定のループ形状、所定の長さに成形したもので、これをリードやパッドに接続する際には、その一端をリード上に、他端をパッド上に置き、クリップとリードおよびクリップとパッドを同時に接続する。接続方式としては、半田接合、Ａｇペースト接合、超音波接合などがある。
【００１９】
本発明において、リボンというときは上記クリップを含んだ結線材料を意味する。しかし、あらかじめ長さやループ形状が決められたクリップよりも、リードやパッドの面積、あるいはリードとパッドの距離に応じて、長さやループ形状を任意に設定することができるリボンの方がより好ましい。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
パワーＭＯＳＦＥＴを含む面実装パッケージを高性能化することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
図１〜図５は、本実施の形態の半導体装置を示す図であり、図１は外観を示す平面図、図２は外観を示す側面図、図３は内部構造を示す平面図、図４は図３のＡ−Ａ線に沿った断面図、図５は図３のＢ−Ｂ線に沿った断面図である。
【００２４】
本実施の形態の半導体装置１Ａは、シリコンチップ３をエポキシ系のモールド樹脂２で封止した面実装型パッケージであり、モールド樹脂２の２つの側面には、半導体装置１Ａの外部接続端子を構成するリード４のアウターリード部が５本ずつ露出している。これら１０本のリード４のうち、図１に示すモールド樹脂２の上辺に沿って配置された５本のリード４は、ドレインリード４Ｄである。また、モールド樹脂２の下辺に沿って配置された５本のリード４のうち、中央の１本はゲートリード４Ｇであり、残り４本はソースリード４Ｓである。
【００２５】
上記シリコンチップ３の平面寸法は、例えば長辺×短辺＝３．９ｍｍ×２．２ｍｍである。シリコンチップ３の主面には、携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（後述）が形成されている。
【００２６】
また、上記シリコンチップ３は、５本のドレインリード４Ｄと一体に形成されたダイパッド部４Ｐの上に、その主面を上に向けた状態で搭載されている。シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部４Ｐの上面に接合されている。ダイパッド部４Ｐおよび１０本のリード４（ドレインリード４Ｄ、ゲートリード４Ｇ、ソースリード４Ｓ）は、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。Ａｇペースト５の組成およびメッキ層の効果については、後述する。
【００２７】
図３に示すように、シリコンチップ３の主面には、ソースパッド７およびゲートパッド８が形成されている。後述するように、ソースパッド７およびゲートパッド８のそれぞれは、シリコンチップ３の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド７は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド８よりも広い面積を有している。同様の理由から、シリコンチップ３の裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
【００２８】
本実施の形態の半導体装置１Ａは、シリコンチップ３の主面に２個のソースパッド７と１個のゲートパッド８を形成し、２個のソースパッド７の間にゲートパッド８を配置している。
【００２９】
図６（ａ）は、パワーＭＯＳＦＥＴを含むパッケージの模式的回路図である。図のように、パワーＭＯＳＦＥＴは複数のＭＯＳＦＥＴが並列に接続されて構成されていると近似できる。図中のＲ１〜Ｒｎは、ソースパッド７から各パワーＭＯＳＦＥＴのソース領域までの抵抗を表している。例えばＲ１は、ソースパッド７から最も近い位置にあるソース領域までの抵抗を表し、Ｒｎは、ソースパッド７から最も遠い位置にあるソース領域までの抵抗を表している。
【００３０】
図６（ｂ）は、シリコンチップ３の主面の中心に対してソースパッド７とゲートパッド８を非対称に配置した比較例のパッケージを示す平面図、図６（ｃ）は、ソースパッド７の間にゲートパッド８を配置した本実施の形態のパッケージを示す平面図である。図６（ｂ）に示す比較例の場合は、ソースパッド７から最も遠いソース領域の位置（Ｘ）までの距離（Ｄ１）が大きいため、Ｒ１に対してＲｎが非常に大きくなり、パッケージ全体のソース抵抗が大きくなる。これに対し、図６（ｃ）に示す本実施の形態では、ソースパッド７から最も遠いソース領域の位置（Ｙ）までの距離（Ｄ２）を小さくできるため、Ｒ１に対するＲｎの増分は、比較例よりも小さくなる。このように、２個のソースパッド７の間にゲートパッド８を配置する本実施の形態によれば、図６（ｂ）に示す比較例に比べてパッケージ全体のソース抵抗を小さくすることができる。
【００３１】
図３に示すように、本実施の形態の半導体装置１Ａは、ゲートリード４Ｇの右側に配置された２本のソースリード４Ｓおよびゲートリード４Ｇの左側に配置された２本のソースリード４Ｓがそれぞれモールド樹脂２の内部で互いに連結されており、この連結された部分とソースパッド７とがそれぞれ１本のＡｌリボン１０を介して電気的に接続されている。Ａｌリボン１０の厚さは０．１ｍｍ程度であり、幅は１ｍｍ程度である。パワーＭＯＳＦＥＴのオン抵抗を低減するためには、Ａｌリボン１０の幅をソースパッド７の幅に近づけることによって、Ａｌリボン１０とソースパッド７の接触面積をできるだけ大きくすることが望ましい。一方、ソースリード４Ｓより面積の小さいゲートパッド８は、１本のＡｕワイヤ１１を介してゲートリード４Ｇと電気的に接続されている。
【００３２】
次に、上記シリコンチップ３に形成されたパワーＭＯＳＦＥＴについて説明する。図７は、パワーＭＯＳＦＥＴの一例であるｎチャネル型のトレンチゲート型パワーＭＯＳＦＥＴを示すシリコンチップ３の要部断面図である。
【００３３】
ｎ＋型単結晶シリコン基板２０の主面には、ｎ−型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ＋型単結晶シリコン基板２０およびｎ−型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。
【００３４】
ｎ−型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ−型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ−型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。
【００３５】
溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴの下層ゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記下層ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。下層ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。
【００３６】
素子形成領域のｎ−型単結晶シリコン層２１には、溝２４よりも浅いｐ−型半導体領域２７が形成されている。このｐ−型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ−型半導体領域２７の上部には、ｐ−型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ＋型半導体領域２９は、ソースを構成している。
【００３７】
上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ＋型半導体領域２９を貫通してｐ−型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。
【００３８】
接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ膜との積層膜で構成されたソース電極４０およびゲート電極４１が形成されている。素子形成領域に形成されたソース電極４０は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド７とｐ−型半導体領域２７とをオーミック接触させるためのｐ＋型半導体領域３５が形成されている。また、素子分離領域に形成されたゲート電極４１は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴの下層ゲート電極（多結晶シリコン膜２６Ａ）に接続されている。
【００３９】
ソース電極４０およびゲート電極４１の上部には、酸化シリコン膜と窒化シリコン膜との積層膜で構成された表面保護膜４２が形成されている。そして、表面保護膜４２の一部を除去してソース電極４０を露出することによってソースパッド７が形成され、表面保護膜４２の他の一部を除去してゲート電極４１を露出することによってゲートパッド８が形成されている。
【００４０】
上述したように、ソースパッド７にはＡｌリボン１０の一端がウェッジボンディング法によって電気的に接続されている。ソースパッド７は、Ａｌリボン１０をボンディングする際にパワーＭＯＳＦＥＴが受ける衝撃を緩和するため、酸化シリコン膜３０、３１の上部における厚さを３μｍ以上とすることが望ましい。
【００４１】
図８は、シリコンチップ３に形成されたソース電極４０およびゲート電極４１を含む最上層の導電膜を示す平面図である。シリコンチップ３の外周部には、Ａｌ配線３６、３７、３８が形成されている。Ａｌ配線３６、３７、３８は、ソース電極４０およびゲート電極４１と同層の導電膜（ＴｉＷ膜とＡｌ膜との積層膜）で構成されている。実際のシリコンチップ３は、ソース電極４０、ゲート電極４１およびＡｌ配線３６、３７、３８が表面保護膜４２によって覆われているので、シリコンチップ３の表面には、上記した最上層の導電膜のうち、ソースパッド７が形成された領域のソース電極４０と、ゲートパッド８が形成された領域のゲート電極４１のみが露出している。
【００４２】
図９は、本実施の形態の半導体装置１Ａの製造工程の一例を示すフロー図である。半導体装置１Ａを製造するには、まず、通常の製造方法に従ってシリコンウエハにパワーＭＯＳＦＥＴを形成した後、このシリコンウエハをダイシングしてシリコンチップ３を得る。次に、リード４およびダイパッド部４Ｐが形成されたリードフレームを用意し、Ａｇペースト５を使ってダイパッド部４Ｐ上にシリコンチップ３をダイボンディングする。
【００４３】
次に、超音波を利用したウェッジボンディング法を用いて、シリコンチップ３のソースパッド７とソースリード４ＳとをＡｌリボン１０で電気的に接続する。続いて、熱と超音波を利用したボールボンディング法を用いて、シリコンチップ３のゲートパッド８とゲートリード４ＧとをＡｕワイヤ１１で電気的に接続する。
【００４４】
次に、モールド金型を用いてシリコンチップ３（およびダイパッド部４Ｐ、Ａｌリボン１０、Ａｕワイヤ１１、リード４のインナーリード部）をモールド樹脂２で封止した後、モールド樹脂２の表面に製品名や製造番号などをマーキングする。続いて、モールド樹脂２の外部に露出したリード４の不要部分を切断・除去した後、リード４をガルウィング状に成形し、最後に、製品の良・不良を判別する選別工程を経て半導体装置１Ａが完成する。
【００４５】
このように、本実施の形態では、ゲートパッド８よりも広い面積を有するソースパッド７とソースリード４Ｓとを電気的に接続する導電材料として、Ａｕワイヤ１１よりも広い面積を有するＡｌリボン１０を使用する。そのため、ソースパッド７の表面にＡｌリボン１０をウェッジボンディングする際には、図１０に示すように、シリコンチップ３の表面だけでなく、シリコンチップ３とダイパッド部４Ｐとの間に介在するＡｇペースト５にもボンディングツール１２の大きな振動エネルギーが加わる。従って、ボンディングツールの大きな振動エネルギーによってＡｇペースト５にクラックが発生するのを防ぐ対策として、最適な弾性率（Ｐａ）を持ったＡｇペースト５を選択的に使用することが望ましい。
【００４６】
本実施の形態では、Ａｇペースト５の弾性率（Ｐａ）を、以下の式（１）で定義する。
弾性率(Ｐａ)＝２．６×接着厚さ(μｍ)／破断変位(μｍ)×剪断強度(Ｐａ)    （１）
式（１）において、接着厚さはＡｇペーストの厚さ（μｍ）、剪断強度（Ｐａ）は剪断方向の力／断面積（接着面積）である。また、破断変位は、図１１に示す計算式から導出される値（μｍ）である。ここで、破断変位＞Ａｌリボン超音波ボンディング可能変位（＝Ａｌリボンの超音波ボンディング時にボンディングツールを振動させることによって、Ａｇペーストが変形する量）となるので、本実施の形態のＡｇペースト５に要求される弾性率（Ｐａ）の選択指針式は、｛弾性率（Ｐａ）＜２．６×接着厚さ（μｍ）／Ａｌリボン超音波ボンディング可能変位（μｍ）×剪断強度（Ｐａ）｝となる。
【００４７】
次に、上記した選択指針式の有効性を確認するために行ったクラック耐性実験について説明する。この実験で使用した市販の４種類のＡｇペースト（１〜４）の弾性率、剪断強度、接着厚さを表１に示す。Ａｌリボンの超音波ボンディング時におけるＡｇペーストの変位量は、Ａｇペースト（１）、（３）、（４）がそれぞれ０．１２１８μｍであり、Ａｇペースト（２）が０．０７μｍである。
【００４８】
【表１】
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【００４９】
図１２は、４種類のＡｇペースト（１〜４）の選択指針式と実験結果を示すグラフである。各グラフの実線は、式（１）から算出される各Ａｇペースト（１〜４）の弾性率を示しており、実線よりも下側の領域は、選択指針式を満たす領域、すなわちボンディング可能領域を表している。また、各グラフの黒点は、各Ａｇペースト（１〜４）の実際の弾性率を示している。
【００５０】
実験結果によれば、実際の弾性率が選択指針式を満たしていたＡｇペースト（３および４）ではクラックが発生しなかったが、選択指針式を満たしていないＡｇペースト（１および２）ではクラックが発生した。この実験結果から、ダイパッド部４Ｐ上にシリコンチップ３を接合する際、上記選択指針式を満たすＡｇペースト５を選択することによって、ボンディングツールの振動エネルギーによるＡｇペースト５のクラックを有効に回避できることが確認された。
【００５１】
図１３は、Ａｇペーストの厚さを１０μｍに設定し、標準的な超音波ボンディング出力（４Ｗ）でＡｌリボンをボンディングした場合におけるＡｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。グラフ中の白丸はクラックが発生しなかった例であり、黒丸はクラックが発生した例である。
【００５２】
この測定結果から、Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲が望ましく、剪断強度（ＭＰａ）は８．５ＭＰａ以上が望ましいと判断される。弾性率が０．２ＧＰａ未満では、Ａｇの含有量が少なすぎて所望の電気伝導率が得られない。他方、５．３ＧＰａよりも大きい場合は、Ａｇペーストの硬度が高すぎて変形できないため、超音波ボンディング時の振動に追従できなくなってクラックが発生する。また、Ａｇペーストの剪断強度が８．５ＭＰａ未満の場合は、超音波ボンディング時に生じる衝撃に耐えられなくなる。
【００５３】
次に、リードフレーム（ダイパッド部４Ｐおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成した効果について説明する。表２は、Ｃｕからなるリードフレームの表面に３種類（Ａｇ、Ｎｉ、Ｐｄ）のメッキ単層を形成した場合と、メッキ層を形成しない場合（Ｃｕベア）とにおいて、ソースリードとＡｌリボン、ゲートリードとＡｕワイヤ、ダイパッド部とＡｇペーストのそれぞれの接着性を示したものである（○印は良好な接着性を示し、×印は接着不良を示す）。
【００５４】
【表２】
2009231805.tif 000004
【００５５】
表２から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ソースリード（ソースポスト）とＡｌリボン、ゲートリード（ゲートポスト）とＡｕワイヤ、ダイパッド部とＡｇペーストのすべてが良好な接着性を示すことが分かる。
【００５６】
【表３】
2009231805.tif 000005
【００５７】
また、表３から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ゲートパッドとゲートリードをＡｌワイヤで接続する場合でも良好な接着性を示す。このように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成することにより、一種類のメッキ材料ですべての接続に対応することが可能となるので、製造工程を簡略化することができる。
【００５８】
このように、本実施の形態によれば、ソースリード４Ｓとソースパッド７をＡｌリボン１０で接続することにより、両者をＡｕワイヤで接続する場合に比べてボンディング面積が大きくなるので半導体装置１Ａの低抵抗化を実現することができる。また、Ａｌリボン１０はＡｕワイヤよりも原価が低廉であることから、半導体装置１Ａの製造コストを低減することができる。なお、要求される抵抗値が同一であれば、ソースリード４Ｓとソースパッド７をＡｕワイヤで接続する場合に比べて、ソースパッド７ひいてはシリコンチップ３のサイズを縮小することができるので、この場合も、半導体装置１Ａの製造コストを低減することができる。
【００５９】
また、本実施の形態によれば、Ａｇペースト５の弾性率および剪断強度を最適化することによって、Ａｌリボン１０の超音波ボンディングに起因するＡｇペースト５のクラックを防止することができるので、半導体装置１Ａの製造歩留まりおよび信頼性が向上する。
【００６０】
また、本実施の形態によれば、リードフレーム（ダイパッド部４Ｐおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成することにより、半導体装置１ＡのＰｂフリー化を実現することができる。
【００６１】
（実施の形態２）
図１４は、本実施の形態の半導体装置の内部構造を示す平面図である。本実施の形態の半導体装置１Ｂと前記実施の形態１の半導体装置１Ａは、外部接続端子（リード４）の数およびそれらの配置が異なっている。
【００６２】
すなわち、本実施の形態の半導体装置１Ｂは、モールド樹脂２の２つの側面にリード４のアウターリード部が４本ずつ露出している。これら８本のリード４のうち、図１４に示すパッケージの上辺に沿って配置された４本のリード４は、３本のドレインリード４Ｄと１本のゲートリード４Ｇである。また、パッケージの下辺に沿って配置された４本のリード４は、ソースリード４Ｓである。そして、シリコンチップ３は、３本のドレインリード４Ｄと一体に形成されたダイパッド部４Ｐの上に搭載されている。図には示さないが、シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、前記実施の形態１で用いたものと同一のＡｇペースト５を介してダイパッド部４Ｐの上面に接合されている。
【００６３】
上記シリコンチップ３の主面には、ソースパッド７およびゲートパッド８が形成されている。上述したように、本実施の形態の半導体装置１Ｂは、ドレインリード４Ｄとゲートリード４Ｇをモールド樹脂２の同一側面に配置している。このため、ゲートパッド８は、ゲートリード４Ｇの近傍のコーナー部に配置され、Ａｕワイヤ１１を介してゲートリード４Ｇと電気的に接続されている。
【００６４】
一方、図１４に示すパッケージの下辺に沿って配置された４本のソースリード４Ｓは、モールド樹脂２の内部で互いに連結されており、この連結された部分とソースパッド７とがＡｌリボン１０を介して電気的に接続されている。
【００６５】
本実施の形態では、ゲートパッド８をシリコンチップ３の主面のコーナー部に配置したことにより、シリコンチップ３の主面に形成されたソースパッド７の面積が前記実施の形態１のそれよりも大きくなっている。このため、ソースリード４Ｓとソースパッド７は、３本のＡｌリボン１０を介して接続されている。
【００６６】
また、上記３本のＡｌリボン１０のうち、真ん中のＡｌリボン１０は、シリコンチップ３の主面の中央に配置されており、残り２本のＡｌリボン１０は、真ん中のＡｌリボン１０から等しい距離だけ離れて配置されている。３本のＡｌリボン１０をこのように配置することにより、前記実施の形態１と同様の効果が得られるので、パワーＭＯＳＦＥＴのオン抵抗が低減される。
【００６７】
また、本実施の形態によれば、前記実施の形態１に比べてソースパッド７の面積が増加したことにより、ソースパッド７に接続されるＡｌリボン１０の数を増やすことができる。これにより、ソースパッド７とＡｌリボン１０の接触面積が増加し、その分、パワーＭＯＳＦＥＴのオン抵抗が小さくなるので、デバイス性能が向上した半導体装置１Ｂを実現することができる。
【００６８】
（実施の形態３）
図１５は、本実施の形態の半導体装置の内部構造を示す平面図である。本実施の形態の半導体装置１Ｃと前記実施の形態１の半導体装置１Ａは、外部接続端子（リード４）の数およびそれらの配置が異なっている。
【００６９】
本実施の形態の半導体装置１Ｃは、モールド樹脂２の２つの側面にリード４のアウターリード部が４本ずつ露出している。これら８本のリード４のうち、図１５に示すパッケージの上辺に沿って配置された４本のリード４は、ドレインリード４Ｄである。また、パッケージの下辺に沿って配置された４本のリード４は、３本のソースリード４Ｓと１本のゲートリード４Ｇである。すなわち、本実施の形態の半導体装置１Ｃは、外部接続端子の配置が既存のＳＯＰ８と同一になっている。
【００７０】
シリコンチップ３は、４本のドレインリード４Ｄと一体に形成されたダイパッド部４Ｐの上に搭載されている。図には示さないが、シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、前記実施の形態１で用いたものと同一のＡｇペースト５を介してダイパッド部４Ｐの上面に接合されている。
【００７１】
上記シリコンチップ３の主面には、ソースパッド７およびゲートパッド８が形成されている。ゲートパッド８は、ゲートリード４Ｇの近傍のコーナー部に配置され、Ａｕワイヤ１１を介してゲートリード４Ｇと電気的に接続されている。一方、図１５に示すパッケージの下辺に沿って配置された３本のソースリード４Ｓは、モールド樹脂２の内部で互いに連結されており、この連結された部分とソースパッド７とが２本のＡｌリボン１０を介して電気的に接続されている。
【００７２】
上記２本のＡｌリボン１０は、ソースパッド７の中心から等しい距離だけ離れて配置されている。２本のＡｌリボン１０をこのように配置することにより、前記実施の形態１と同様の効果が得られるので、パワーＭＯＳＦＥＴのオン抵抗が低減される。すなわち、本実施の形態によれば、外部接続端子の配置を既存のＳＯＰ８と同一にしたままで、デバイス性能を向上させることができる。
【００７３】
（実施の形態４）
図１６〜図１９は、本実施の形態の半導体装置を示す図であり、図１６は内部構造を示す平面図、図１７は裏面側の外観を示す平面図、図１８は図１６のＣ−Ｃ線に沿った断面図、図１９は内部等価回路図である。
【００７４】
本実施の形態の半導体装置１Ｄは、２個のシリコンチップ３Ｈ、３Ｌをモールド樹脂２で封止した面実装型パッケージであり、モールド樹脂２の２つの側面には、外部接続端子を構成するリード４のアウターリード部が４本ずつ露出している。
【００７５】
上記２個のシリコンチップ３Ｈ、３Ｌのうち、面積の小さいシリコンチップ３Ｈの主面には、ハイサイドＭＯＳＦＥＴが形成されており、面積の大きいシリコンチップ３Ｌの主面には、ロウサイドＭＯＳＦＥＴが形成されている。図１９に示すように、ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインとは電気的に接続され、これによって、例えばＤＣ−ＤＣコンバータが構成されている。ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴの具体的な構造は、前記実施の形態１のパワーＭＯＳＦＥＴとほぼ同一であるため、それらの図示は省略する。
【００７６】
また、上記２個のシリコンチップ３Ｈ、３Ｌのうち、面積の小さいシリコンチップ３Ｈは、２本のドレインリード４Ｄ１と一体に形成されたダイパッド部４Ｐ１の上に、その主面を上に向けた状態で搭載されている。シリコンチップ３Ｈの裏面は、ハイサイドＭＯＳＦＥＴのドレインを構成しており、実施の形態１で用いたものと同一のＡｇペースト５を介してダイパッド部４Ｐ１の上面に接合されている。
【００７７】
図１６に示すモールド樹脂２の下辺には、上記２本のドレインリード４Ｄ１を挟んでそれらの両側にゲートリード４Ｇ１とソースリード４Ｓ１が１本ずつ配置されている。また、シリコンチップ３Ｈの主面には、大面積のソースパッド７と小面積のゲートパッド８が形成されている。そして、シリコンチップ３Ｈのソースパッド７とソースリード４Ｓ１とが１本のＡｕワイヤ１１を介して電気的に接続され、シリコンチップ３Ｈのゲートパッド８とゲートリード４Ｇ１とが１本のＡｕワイヤ１１を介して電気的に接続されている。
【００７８】
一方、面積の大きいシリコンチップ３Ｌは、上記ダイパッド部４Ｐ１よりも面積の大きいダイパッド部４Ｐ２の上に、その主面を上に向けた状態で搭載されている。このシリコンチップ３Ｌの主面には、大面積のソースパッド７と小面積のゲートパッド８とが形成されている。また、シリコンチップ３Ｌの裏面は、ロウサイドＭＯＳＦＥＴのドレインを構成しており、実施の形態１で用いたものと同一のＡｇペースト５を介してダイパッド部４Ｐ２の上面に接合されている。
【００７９】
図１６に示すモールド樹脂２の上辺には、３本のソースリード４Ｓ２と１本のゲートリード４Ｇ２が配置されている。３本のソースリード４Ｓ２は、モールド樹脂２の内部で互いに連結されており、この連結された部分とシリコンチップ３Ｌのソースパッド７とが２本のＡｌリボン１０を介して電気的に接続されている。また、シリコンチップ３Ｌのゲートパッド８は、１本のＡｕワイヤ１１を介してゲートリード４Ｇ２と電気的に接続されている。
【００８０】
また、図１６に示すように、シリコンチップ３Ｈが搭載されたダイパッド部４Ｐ１の近傍には、シリコンチップ３Ｌが搭載されたダイパッド部４Ｐ２と一体に形成された２本のドレインリード４Ｄ２が配置されている。そして、これらのドレインリード４Ｄ２とシリコンチップ３Ｈのソースパッド７がＡｕワイヤ１１を介して電気的に接続されており、これによって、ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインとが電気的に接続されている（図１９参照）。
【００８１】
また、図１７に示すように、モールド樹脂２の裏面には、上記２つのダイパッド部４Ｐ１、４Ｐ２の裏面が露出している。これにより、半導体装置１Ｄを配線基板などに実装する際に、ダイパッド部４Ｐ１、４Ｐ２の裏面を配線基板上の配線に半田付けすることができるので、２個のシリコンチップ３Ｈ、３Ｌで発生した熱を効率的に外部に逃がすことができ、パッケージの熱抵抗を下げることができる。
【００８２】
このように、本実施の形態の半導体装置１Ｄは、モールド樹脂２で封止された２個のシリコンチップ３Ｈ、３Ｌのうち、面積の大きいシリコンチップ３Ｌのソースパッド７とソースリード４Ｓ２をＡｌリボン１０で接続する。これにより、ソースパッド７とソースリード４Ｓ２をＡｕワイヤで接続する場合に比べて、ロウサイドＭＯＳＦＥＴのオン抵抗を低減することができる。なお、シリコンチップ３Ｌのソースパッド７とソースリード４Ｓ２を２本のＡｌリボン１０で接続する場合は、２本のＡｌリボン１０をシリコンチップ３Ｌの中心から等しい距離だけ離して配置することが望ましい。これにより、ロウサイドＭＯＳＦＥＴのオン抵抗をより低減することが可能となる。
【００８３】
ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインを電気的に接続する場合は、図２０に示すように、ダイパッド部４Ｐ１上に搭載されたシリコンチップ３Ｈのソースパッド７と、シリコンチップ３Ｌが搭載されたダイパッド部４Ｐ２とをＡｕワイヤ１１で直接接続してもよい。
【００８４】
ただし、この場合は、シリコンチップ３ＬとＡｕワイヤ１１とが接近するので、ボンディング条件によっては、シリコンチップ３Ｌとダイパッド部４Ｐ２との隙間から外側に滲み出した導電性のＡｇペースト５にＡｕワイヤ１１が接触し、Ａｕワイヤ１１の接続信頼性が低下する恐れがある。このような不具合を確実に避けるためには、ダイパッド部４Ｐ２上に搭載するシリコンチップ３Ｌのサイズを小さくしなければならないが、その場合は、シリコンチップ３Ｌのソースパッド７とＡｌリボン１０との接触面積も小さくなるので、ロウサイドＭＯＳＦＥＴのオン抵抗を低減することが困難となる。
【００８５】
従って、ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインを電気的に接続する場合は、図１６に示したように、ダイパッド部４Ｐ１の近傍にダイパッド部４Ｐ２と一体に形成されたドレインリード４Ｄ２を配置し、このドレインリード４Ｄ２とシリコンチップ３Ｈのソースパッド７をＡｕワイヤ１１で接続することが望ましい。
【００８６】
また、本実施の形態では、図１８に示すように、ドレインリード４Ｄ２に曲げ加工を施すことによって、その高さをダイパッド部４Ｐ２よりも高くする。このようにした場合は、図２１に示すように、シリコンチップ３Ｌとダイパッド部４Ｐ２との隙間から多量のＡｇペースト５が外側に滲み出した場合でも、このＡｇペースト５がドレインリード４Ｄ２のボンディング領域まで達することがないので、Ａｇペースト５とＡｕワイヤ１１の干渉を確実に防止することができる。
【００８７】
また、このようにした場合は、図１７に示したように、モールド樹脂２の裏面にダイパッド部４Ｐ１を露出させても、ドレインリード４Ｄ２が露出することはない。従って、ダイパッド部４Ｐ１、４Ｐ２の裏面を配線基板上に半田付けする際、ダイパッド部４Ｐ１とその近傍のドレインリード４Ｄ２とが半田を介して短絡する不良の発生を確実に防止することができる。
【００８８】
本実施の形態の半導体装置１Ｄは、上記した構成に限定されるものではなく、例えば図２２および図２３（図２２のＤ−Ｄ線に沿った断面図）に示すように、ドレインリード４Ｄ２およびソースリード４Ｓ１を一体化して１本のリード（４Ｓ１／Ｄ２）とし、このリード（４Ｓ１／Ｄ２）とシリコンチップ３Ｈのソースパッド７をＡｕワイヤ１１で接続することによって、ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインを電気的に接続することもできる。
【００８９】
この場合においても、Ａｇペースト５とＡｕワイヤ１１との干渉や、半田によるリード（４Ｓ１／Ｄ２）とダイパッド部４Ｐ１との短絡を防止するためには、図２３に示すように、モールド樹脂２の内部において、リード（４Ｓ１／Ｄ２）の高さをダイパッド部４Ｐ２よりも高くすることが望ましい。
【００９０】
（実施の形態５）
例えばシリコンチップ３Ｌのサイズが比較的小さい場合や、シリコンチップ３Ｈのサイズが比較的大きい場合などには、図２４や図２５に示すように、シリコンチップ３Ｈのソースパッド７とダイパッド部４Ｐ２をＡｌリボン１０で直接接続してもよい。この場合は、シリコンチップ３Ｌに形成されたロウサイドＭＯＳＦＥＴのオン抵抗だけでなく、シリコンチップ３Ｈに形成されたハイサイドＭＯＳＦＥＴのオン抵抗も低減することができる。
【００９１】
また、例えば図２６に示すように、ドレインリード４Ｄ２とソースリード４Ｓ１とを一体化して一本のリード（４Ｓ１／Ｄ２）にした場合は、リード（４Ｓ１／Ｄ２）の面積が大きくなるので、シリコンチップ３Ｈのソースパッド７とリード（４Ｓ１／Ｄ２）をＡｌリボン１０で接続することによって、ハイサイドＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
【００９２】
（実施の形態６）
図２７に示すように、本実施の形態の半導体装置１Ｅは、ダイパッド部４Ｐ２上にシリコンチップ３Ｌを搭載する際、シリコンチップ３Ｌの長辺を８本のリード４の延在方向と平行に配置してもよい。この場合は、シリコンチップ３Ｌのソースパッド７とソースリード４Ｓ２を接続するＡｌリボン１０の延在方向がシリコンチップ３Ｌの長辺と平行になるので、ソースパッド７に接続されるＡｌリボン１０が１本であっても、ソースパッド７とＡｌリボン１０の接触面積を増やしてロウサイドＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
【００９３】
（実施の形態７）
図２８に示す半導体装置１Ｆは、ドレインリード４Ｄと一体に形成されたダイパッド部４Ｐ上に２個のシリコンチップ３を搭載した例であり、図２９はこの半導体装置１Ｆの内部等価回路図である。
【００９４】
２個のシリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、前記実施の形態１で用いたものと同一のＡｇペースト５を介してダイパッド部４Ｐの上面に接合されている。また、２個のシリコンチップ３の主面には、ソースパッド７およびゲートパッド８が形成されている。そして、ソースパッド７とソースリード４ＳがＡｌリボン１０を介して電気的に接続され、ゲートパッド８とゲートリード４ＧがＡｕワイヤ１１を介して電気的に接続されている。
【００９５】
この場合も、２個のシリコンチップ３のソースパッド７とソースリード４ＳをＡｌリボン１０で接続することにより、それぞれのシリコンチップ３に形成されたパワーＭＯＳＦＥＴのオン抵抗を低減することができる。
【００９６】
（実施の形態８）
図３０に示す半導体装置１Ｇは、ダイパッド部４Ｐ１の上に搭載されたシリコンチップ３Ｈのソースパッド７とソースリード４Ｓ１、ダイパッド部４Ｐ２の上に搭載されたシリコンチップ３Ｌのソースパッド７とソースリード４Ｓ２、シリコンチップ３Ｈのソースパッド７とダイパッド部４Ｐ２をそれぞれＡｌリボン１０で電気的に接続した例であり、図３１はこの半導体装置１Ｇの内部等価回路図である。
【００９７】
この半導体装置１Ｇによれば、シリコンチップ３Ｌに形成されたロウサイドＭＯＳＦＥＴのオン抵抗とシリコンチップ３Ｈに形成されたハイサイドＭＯＳＦＥＴのオン抵抗を共に低減することができる。
【００９８】
（実施の形態９）
図３２に示す半導体装置１Ｈは、ドレインリード４Ｄと一体に形成された２個のダイパッド部４Ｐ上にそれぞれシリコンチップ３を搭載し、それぞれのシリコンチップ３のソースパッド７とソースリード４ＳをＡｌリボン１０で電気的に接続した例であり、図３３はこの半導体装置１Ｈの内部等価回路図である。
【００９９】
この半導体装置１Ｈによれば、２個のシリコンチップ３に形成されたパワーＭＯＳＦＥＴのオン抵抗を共に低減することができる。
【０１００】
（実施の形態１０）
前記実施の形態１〜９では、１個または２個のシリコンチップをモールド樹脂で封止した面実装型パッケージに適用したが、３個以上のシリコンチップをモールド樹脂で封止した面実装型パッケージに適用することもできる。
【０１０１】
図３４に示す半導体装置１Ｉは、３個のシリコンチップ３Ｄ、３Ｈ、３Ｌをモールド樹脂２で封止したシステム・イン・パッケージ(System In Package：ＳＩＰ)であり、図３５はこの半導体装置１Ｉの内部等価回路図である。
【０１０２】
３個のシリコンチップ３Ｄ、３Ｈ、３Ｌのそれぞれは、前述したＡｇペースト５を介してダイパッド部４Ｐ１、４Ｐ２、４Ｐ３の上に搭載されている。３個のシリコンチップ３Ｄ、３Ｈ、３Ｌのうち、シリコンチップ３Ｈの主面には、ハイサイドＭＯＳＦＥＴが形成されており、シリコンチップ３Ｌの主面には、ロウサイドＭＯＳＦＥＴが形成されている。また、シリコンチップ３Ｄの主面には、ドライバＩＣまたはコントロールＩＣが形成されている。
【０１０３】
この場合も、シリコンチップ３Ｈ、３Ｌのそれぞれのソースパッド７にＡｌリボン１０を接続することにより、シリコンチップ３Ｌに形成されたロウサイドＭＯＳＦＥＴのオン抵抗とシリコンチップ３Ｈに形成されたハイサイドＭＯＳＦＥＴのオン抵抗を共に低減することができるので、システム・イン・パッケージの特性を向上させることができる。
【０１０４】
図３６に示す半導体装置１Ｊは、ハイサイドＭＯＳＦＥＴが形成された半導体チップ３Ｈのソースパッド７およびロウサイドＭＯＳＦＥＴが形成された半導体チップ３Ｌのソースパッド７を含めて、３個の半導体チップ３Ｄ、３Ｈ、３Ｌの間をＡｕワイヤ１１のみで接続したシステム・イン・パッケージの一例である。
【０１０５】
一方、図３７に示す半導体装置１Ｋは、半導体チップ３Ｈ、３Ｌのそれぞれのソースパッド７ＳＨ、７ＳＬにＡｌリボン１０Ｈ、１０Ｌを接続したシステム・イン・パッケージの一例であり、半導体チップ３Ｈに形成されたハイサイドＭＯＳＦＥＴの素子サイズ、および半導体チップ３Ｌに形成されたロウサイドＭＯＳＦＥＴの素子サイズは、いずれも図３６に示す半導体装置１Ｊのそれと同一である。
【０１０６】
図３６と図３７とを比較すれば分かるように、ハイサイドＭＯＳＦＥＴの素子サイズおよびロウサイドＭＯＳＦＥＴの素子サイズがそれぞれ同一であっても、半導体チップ３Ｈ、３Ｌのそれぞれのソースパッド７ＳＨ、７ＳＬにＡｌリボン１０Ｈ、１０Ｌを接続する場合は、半導体チップ３Ｈ、３Ｌのそれぞれのサイズを小さくすることができる。これは、前述したように、ソースパッド７ＳＨ、７ＳＬにＡｌリボン１０Ｈ、１０Ｌを接続する場合は、ソースパッド７ＳＨ、７ＳＬにＡｕワイヤ１１を接続する場合に比べて接触面積が大きくなり、パワーＭＯＳＦＥＴのオン抵抗が小さくなる。また、オン抵抗が同一であれば、ソースパッド７ＳＨ、７ＳＬの面積を小さくすることができるので、その分、半導体チップ３Ｈ、３Ｌのサイズを小さくすることができるからである。
【０１０７】
半導体チップ３Ｈ、３Ｌのそれぞれのサイズを小さくした場合には、図３７に示すように、同一寸法の樹脂パッケージ内に収容する半導体チップ３Ｄ搭載用のダイパッド部４Ｐ３のサイズを大きくすることができる。従って、ダイパッド部４Ｐ３上に搭載する半導体チップ３Ｄのサイズを大きくすることができ、その分、半導体チップ３Ｄに形成するパッドの数を増やすことができるので、半導体装置１Ｊよりも多機能の半導体装置１Ｋを実現することができる。
【０１０８】
次に、上記半導体装置１Ｋの製造工程の一例を図３８（全体フロー図）および図３９〜図４６（工程毎の平面図）を用いて説明する。
【０１０９】
まず、通常の製造方法に従ってハイサイドＭＯＳＦＥＴ、ロウサイドＭＯＳＦＥＴおよびドライバＩＣ回路（またはコントロールＩＣ回路）を形成した３種類のシリコンウエハをそれぞれダイシングして半導体チップ３Ｈ、３Ｌ、３Ｄを得る。
【０１１０】
次に、図３９に示すように、リード４Ｄ、４Ｈ、４Ｌおよびダイパッド部４Ｐ１、４Ｐ２、４Ｐ３が形成されたリードフレームＬＦを用意する。このリードフレームＬＦは、Ｃｕ合金またはＦｅ−Ｎｉ合金からなり、その表面の一部（図中のハッチングを施した領域）には、例えば前記実施の形態１で説明したＰｄ膜を主成分とするメッキ層９が形成されている。また、このリードフレームＬＦは、ダイパッド部４Ｐ１、４Ｐ２のメッキ層９に切り欠き部９Ｓ１〜９Ｓ４が設けてある。ダイパッド部４Ｐ１、４Ｐ２のメッキ層９に切り欠き部９Ｓ１〜９Ｓ４を設けた効果については後述する。
【０１１１】
次に、図４０に示すように、Ａｇペースト５を使ってダイパッド部４Ｐ１上に半導体チップ３Ｈをダイボンディングする。Ａｇペースト５は、前記実施の形態１で説明した組成を有するものを使用する。
【０１１２】
次に、図４１に示すように、超音波を利用したウェッジボンディング法を用いて、半導体チップ３Ｈのソースパッド７ＳＨとダイパッド部４Ｐ２とをＡｌリボン１０Ｈで電気的に接続する。なお、Ａｇペースト５を使ってダイパッド部４Ｐ１、４Ｐ２上にそれぞれ半導体チップ３Ｈ、３Ｌをダイボンディングした後、半導体チップ３Ｈのソースパッド７ＳＨとダイパッド部４Ｐ２とをＡｌリボン１０Ｈで電気的に接続した場合には、図４２に示すように、半導体チップ３Ｌの外側に広がったＡｇペースト５とＡｌリボン１０Ｈとが干渉し、Ａｌリボン１０Ｈとダイパッド部４Ｐ２とが正常に接続されない場合がある。従って、半導体チップ３Ｈのソースパッド７ＳＨとダイパッド部４Ｐ２とをＡｌリボン１０Ｈで接続する作業は、ダイパッド部４Ｐ２上に半導体チップ３Ｌをダイボンディングする作業よりも先に行うことが望ましい。他方、ダイパッド部４Ｐ１、４Ｐ２上にそれぞれ半導体チップ３Ｈ、３Ｌをダイボンディングした後、半導体チップ３Ｈのソースパッド７ＳＨとダイパッド部４Ｐ２とをＡｌリボン１０Ｈで接続する場合は、ダイパッド部４Ｐ１上に塗布したＡｇペースト５と、ダイパッド部４Ｐ２上に塗布したＡｇペースト５を１回のベーク処理で同時にキュアさせることができるので、ダイボンディング作業の効率が向上する。
【０１１３】
次に、図４３に示すように、Ａｇペースト５を使ってダイパッド部４Ｐ２、４Ｐ３上にそれぞれ半導体チップ３Ｌ、３Ｄをダイボンディングした後、図４４に示すように、超音波を利用したウェッジボンディング法を用いて、半導体チップ３Ｌのソースパッド７ＳＬとリード４ＬとをＡｌリボン１０Ｌで電気的に接続する。なお、ドライバＩＣ回路（またはコントロールＩＣ回路）が形成された半導体チップ３Ｄは、その裏面がドレイン電極となっていないので、前述した組成を有するＡｇペースト５以外の接着剤を使ってダイパッド部４Ｐ３上にダイボンディングしてもよい。
【０１１４】
次に、図４５に示すように、熱と超音波を利用したボールボンディング法を用いて、半導体チップ３Ｄと半導体チップ３Ｈ、３Ｌとの間、および半導体チップ３Ｄとリード４Ｄとの間をそれぞれＡｕワイヤ１１で電気的に接続する。
【０１１５】
次に、図４６に示すように、半導体チップ３Ｈ、３Ｌ、３Ｄ（およびダイパッド部４Ｐ１〜４Ｐ３、Ａｌリボン１０Ｈ、１０Ｌ、Ａｕワイヤ１１、リード４Ｈ、４Ｌ、４Ｄのインナーリード部）をモールド樹脂２で封止する。図示は省略するが、その後、モールド樹脂２の表面に製品名や製造番号などをマーキングし、続いて、モールド樹脂２の外部に露出したリード４Ｈ、４Ｌ、４Ｄの不要部分を切断・除去した後、リード４Ｈ、４Ｌ、４Ｄのアウターリード部を所定の形状に成形し、最後に、製品の良・不良を判別する選別工程を経て半導体装置１Ｋが完成する。
【０１１６】
上記した半導体装置１Ｋの製造工程のうち、ダイパッド部４Ｐ１上に半導体チップ３Ｈをダイボンディングする工程（図４０）では、ダイパッド部４Ｐ１と半導体チップ３Ｈとの位置合わせを適正に行う必要がある。
【０１１７】
例えば図４７（ａ）（図４１のＡ−Ａ線に沿った断面図）に示すように、ダイパッド部４Ｐ１上に半導体チップ３Ｈをダイボンディングする際、半導体チップ３Ｈが隣りのダイパッド部４Ｐ２に近づきすぎると、半導体チップ３Ｈのソースパッド７ＳＨとダイパッド部４Ｐ２とを接続する距離が短くなる。その結果、ソースパッド７ＳＨとダイパッド部４Ｐ２との間のＡｌリボン１０Ｈに強い曲げ応力が加わり、Ａｌリボン１０Ｈが切断したり、ループ異常を引き起こしたりするなどのボンディング不良が発生し易くなる。
【０１１８】
他方、図４７（ｂ）に示すように、ダイパッド部４Ｐ１上に半導体チップ３Ｈをダイボンディングする際、半導体チップ３Ｈが隣接するダイパッド部４Ｐ２から離れすぎると、ソースパッド７とダイパッド部４Ｐ２とを接続する距離が長くなり、Ａｌリボン１０が半導体チップ３Ｈの端部やダイパッド部４Ｐ１の端部と接触する短絡不良が発生し易くなる。
【０１１９】
前述したように、半導体チップ３Ｈ、３Ｌが搭載されるダイパッド部４Ｐ１、４Ｐ２のメッキ層９には、切り欠き部９Ｓ１〜９Ｓ４が設けてある。そこで、本実施の形態においては、半導体チップ３Ｈをダイパッド部４Ｐ１に搭載する際（図４０参照）に、ダイパッド部４Ｐ１のメッキ層９に設けられた切り欠き部９Ｓ１に対して半導体チップ３Ｈの位置合わせを行う。これにより、図４７（ｃ）に示すように、半導体チップ３Ｈの端部からダイパッド部４Ｐ１の端部までの距離（Ｌ１）を最適化することができる。従って、半導体チップ３Ｈのソースパッド７ＳＨからダイパッド部４Ｐ２のボンディング領域までの距離（Ｌ２）も最適化される結果、良好なボンディングが可能となる。また、切り欠き部９Ｓ１と対角の位置に設けられた他の切り欠き部９Ｓ２は、半導体チップ３Ｈがダイパッド部４Ｐ１に対して回転した場合のズレを検出するのに用いることができる。
【０１２０】
同様に、ダイパッド部４Ｐ２上に半導体チップ３Ｌをダイボンディングする工程（図４３）では、ダイパッド部４Ｐ２と半導体チップ３Ｌとの位置合わせを適正に行う必要がある。
【０１２１】
例えば図４８（ａ）（図４３のＢ−Ｂ線に沿った断面図）に示すように、Ａｇペースト５を使ってダイパッド部４Ｐ１、４Ｐ２上にそれぞれ半導体チップ３Ｈ、３Ｌをダイボンディングした際、半導体チップ３Ｌが隣りのダイパッド部４Ｐ１に近づきすぎると、ダイパッド部４Ｐ２のボンディング領域の面積が狭くなる。その結果、ダイパッド部４Ｐ２上にＡｌリボン１０Ｈの一端をボンディングする際、ボンディング装置のウェッジをこの領域に接触させることができなくなったり、ウェッジとＡｌリボン１０Ｈとの接触面積が小さくなったりするので、Ａｌリボン１０Ｈをダイパッド部４Ｐ２上に良好にボンディングすることが困難となる。
【０１２２】
そこで、本実施の形態においては、半導体チップ３Ｌをダイパッド部４Ｐ２に搭載する際（図４３参照）に、ダイパッド部４Ｐ２のメッキ層９に設けられた切り欠き部９Ｓ３に対して半導体チップ３Ｌの位置合わせを行う。これにより、図４８（ｂ）に示すように、半導体チップ３Ｈ（Ａｇペースト５）の端部からダイパッド部４Ｐ２の端部までの距離（Ｌ３）を最適化することができるので、ダイパッド部４Ｐ２のボンディング領域の面積を確保することができ、Ａｌリボン１０Ｈをダイパッド部４Ｐ２に良好にボンディングすることが可能となる。また、切り欠き部９Ｓ３に対して半導体チップ３Ｈの位置合わせを行うことで、半導体チップ３Ｌとリード４Ｌとの距離を最適化することができるため、Ａｌリボン１０Ｌをリード４Ｌに対して良好にボンディングすることが可能になる（この点については図４７での説明と同様である）。また、切り欠き部９Ｓ３と対角の位置に設けられた他の切り欠き部９Ｓ４は、前記切り欠き部９Ｓ２と同様、半導体チップ３Ｌがダイパッド部４Ｐ２に対して回転した場合のズレを検出するのに用いることができる。さらに、この切り欠き部９Ｓ４は、ＡＬリボン４Ｈのボンディング領域の範囲を確認するために用いることもできる。
【０１２３】
上記切り欠き部９Ｓ１〜９Ｓ４は、本実施の形態１０の半導体装置のみならず、前記実施の形態１〜９の半導体装置にも適用することができる。また、本実施の形態では、ダイパッド部４Ｐ１に２個の切り欠き部９Ｓ１、９Ｓ２を設け、ダイパッド部４Ｐ２に２個の切り欠き部９Ｓ３、９Ｓ４を設けたが、ダイパッド部４Ｐ１、４Ｐ２には、それぞれ１個の切り欠き部９Ｓ１、９Ｓ３があれば足り、９Ｓ２と９Ｓ４を設けない構造であってもよい。
【０１２４】
図３９に示したように、本実施の形態のリードフレームＬＦにおいては、ハイサイドＭＯＳＦＥＴが形成された半導体チップ３Ｈが搭載されるダイパッド部４Ｐ１と、ロウサイドＭＯＳＦＥＴが形成された半導体チップ３Ｌが搭載されるダイパッド部４Ｐ２とにメッキ層９が形成され、半導体チップ３Ｄが搭載されるダイパッド部４Ｐ３にはメッキ層９が形成されていない。
【０１２５】
ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴには裏面電極（ドレイン電極）が形成され、それぞれダイパッド部４Ｐ１および４Ｐ２と電気的に接続されている。ダイパッド部４Ｐ１、４Ｐ２にメッキ層９を形成し、銅を主成分とするダイパッド部４Ｐ１および４Ｐ２表面の酸化を防止することでドレインの寄生抵抗を低減しているのである。
【０１２６】
これに対し、ドライバＩＣ（またはコントロールＩＣ）が形成された半導体チップ３Ｄが搭載されるダイパッド部４Ｐ３にメッキ層９が形成されていない理由は、ドライバＩＣまたはコントロールＩＣに裏面電極が形成されておらず、ダイパッド部４Ｐ３と電気的な接続を取る必要がないからである。また、ダイパッド部４Ｐ３にメッキ層９がない方がモールド樹脂２とダイパッド部４Ｐ３との接着強度を向上することができるからである。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２８】
半導体チップに形成される素子は、パワーＭＯＳＦＥＴに限定されるものではなく、例えば絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ）などであってもよい。また、Ａｌリボンに代えて、ＡｕあるいはＣｕ合金のような電気抵抗の小さい金属材料で構成されたリボンを用いることもできる。
【産業上の利用可能性】
【０１２９】
本発明は、携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワー半導体装置に利用することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の一実施の形態である半導体装置の外観を示す平面図である。
【図２】本発明の一実施の形態である半導体装置の外観を示す側面図である。
【図３】本発明の一実施の形態である半導体装置の内部構造を示す平面図である。
【図４】図３のＡ−Ａ線に沿った断面図である。
【図５】図３のＢ−Ｂ線に沿った断面図である。
【図６】（ａ）はパワーＭＯＳＦＥＴを含むパッケージの模式的回路図、（ｂ）は比較例のパッケージを示す平面図、（ｃ）は、本実施の形態のパッケージを示す平面図である。
【図７】シリコンチップに形成されたパワーＭＯＳＦＥＴを示す要部断面図である。
【図８】シリコンチップに形成されたソース電極およびゲート電極を含む最上層の導電膜を示す平面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程の一例を示すフロー図である。
【図１０】シリコンチップのソースパッドにＡｌリボンをウェッジボンディングする際にＡｇペーストに振動エネルギーが加わる様子を説明する図である。
【図１１】Ａｇペーストの最適な弾性率を導出するための選択指針式を説明する図である。
【図１２】４種類のＡｇペーストの選択指針式とクラック耐性実験の結果を示すグラフである。
【図１３】Ａｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。
【図１４】本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
【図１５】本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
【図１６】本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
【図１７】本発明の他の実施の形態である半導体装置の裏面側の外観を示す平面図である。
【図１８】図１６のＣ−Ｃ線に沿った断面図である。
【図１９】本発明の他の実施の形態である半導体装置の内部等価回路図である。
【図２０】本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
【図２１】本発明の他の実施の形態である半導体装置の効果を説明する平面図である。
【図２２】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２３】図２２のＤ−Ｄ線に沿った断面図である。
【図２４】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２５】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２６】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２７】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２８】本発明の他の実施の形態である半導体装置を示す平面図である。
【図２９】図２８に示した半導体装置の内部等価回路図である。
【図３０】本発明の他の実施の形態である半導体装置を示す平面図である。
【図３１】図３０に示した半導体装置の内部等価回路図である。
【図３２】本発明の他の実施の形態である半導体装置を示す平面図である。
【図３３】図３２に示した半導体装置の内部等価回路図である。
【図３４】本発明の他の実施の形態である半導体装置を示す平面図である。
【図３５】図３４に示した半導体装置の内部等価回路図である。
【図３６】本発明の比較例として例示した半導体装置を示す平面図である。
【図３７】本発明の他の実施の形態である半導体装置を示す平面図である。
【図３８】本発明の他の実施の形態である半導体装置の製造工程の一例を示すフロー図である。
【図３９】本発明の他の実施の形態である半導体装置の製造工程を示す平面図である。
【図４０】図３９に続く半導体装置の製造工程を示す平面図である。
【図４１】図４０に続く半導体装置の製造工程を示す平面図である。
【図４２】本発明の他の実施の形態である半導体装置の製造工程を示す平面図である。
【図４３】図４１に続く半導体装置の製造工程を示す平面図である。
【図４４】図４３に続く半導体装置の製造工程を示す平面図である。
【図４５】図４４に続く半導体装置の製造工程を示す平面図である。
【図４６】図４５に続く半導体装置の製造工程を示す平面図である。
【図４７】（ａ）〜（ｃ）は、図４１のＡ−Ａ線に沿った断面図であり、（ａ）および（ｂ）は、ダイパッド部とシリコンチップとの位置合わせが不適正である場合の問題点を示す拡大断面図、（ｃ）は、ダイパッド部とシリコンチップとの位置合わせが適正である場合の拡大断面図である。
【図４８】（ａ）、（ｂ）は、図４３のＢ−Ｂ線に沿った断面図であり、（ａ）は、ダイパッド部とシリコンチップとの位置合わせが不適正である場合の問題点を示す拡大断面図、（ｂ）は、ダイパッド部とシリコンチップとの位置合わせが適正である場合の拡大断面図である。
【符号の説明】
【０１３１】
１Ａ〜１Ｋ  半導体装置
２  モールド樹脂
３、３Ｄ、３Ｈ、３Ｌ  シリコンチップ（半導体チップ）
４、４Ｈ、４Ｌ、４Ｄ  リード
４Ｄ、４Ｄ１、４Ｄ２  ドレインリード
４Ｇ、４Ｇ１、４Ｇ２  ゲートリード
４Ｓ、４Ｓ１、４Ｓ２  ソースリード
４Ｐ、４Ｐ１、４Ｐ２、４Ｐ３  ダイパッド部
５  Ａｇペースト
７、７ＳＨ、７ＳＬ  ソースパッド
８  ゲートパッド
９  メッキ層
９Ｓ１〜９Ｓ４  切り欠き部
１０、１０Ｈ、１０Ｌ  Ａｌリボン
１１  Ａｕワイヤ
１２  ボンディングツール
２０  ｎ＋型単結晶シリコン基板
２１  ｎ−型単結晶シリコン層
２２  ｐ型ウエル
２３  酸化シリコン膜
２４  溝
２５  酸化シリコン膜（ゲート酸化膜）
２６Ａ  多結晶シリコン膜（下層ゲート電極）
２６Ｂ  ゲート引き出し電極
２７  ｐ−型半導体領域
２８  ｐ型半導体領域
２９  ｎ＋型半導体領域（ソース）
３０、３１  酸化シリコン膜
３２、３３  接続孔
３５  ｐ＋型半導体領域
３６、３７、３８  Ａｌ配線
４０  ソース電極
４１  ゲート電極
４２  表面保護膜
ＬＦ  リードフレーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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