(57)【要約】【課題】  半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供すること。【解決手段】  エピタキシャル層３の表面に素子分離膜６を形成する。素子分離膜６の上には、抵抗素子７を形成する。また、エピタキシャル層３における素子分離膜６を挟んで抵抗素子７と対向する部分には、周囲から電気的にフローティングされたＮ型領域４を形成する。これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。【選択図】図１
2009295867.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面に形成された絶縁膜と、
前記絶縁膜上に形成された抵抗素子と、
前記半導体層における前記絶縁膜を挟んで前記抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域とを備える、半導体装置。
【請求項２】
前記半導体層の下層に設けられた第１導電型の半導体基板と、
前記半導体層に前記フローティング領域を取り囲む環状に形成された第１導電型のアイソレーション領域とを備え、
前記フローティング領域は、第２導電型を有する、請求項１に記載の半導体装置。
【請求項３】
前記アイソレーション領域に対応する環状に形成され、前記アイソレーション領域と前記絶縁膜を挟んで対向するガードリングをさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記ガードリングは、前記抵抗素子と同じ材料を用いて、前記絶縁膜上に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記抵抗素子と電気的に接続され、平面視で前記フローティング領域の内外に跨って設けられた配線と、
前記絶縁膜上に積層され、前記絶縁膜と前記配線との間に介在された複数の層間絶縁膜とをさらに備える、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層の下層に設けられた絶縁層と、
前記絶縁層の下層に設けられた半導体基板と、
前記半導体層を層厚方向に貫通するトレンチの少なくとも側面に絶縁材料を被着して形成され、前記半導体層に前記フローティング領域を取り囲む環状のトレンチアイソレーション領域とをさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。高耐圧半導体装置には、能動素子とともに内部回路を構成する受動素子として、たとえば、ポリシリコンからなる抵抗素子が備えられている。
図１０は、従来の高耐圧半導体装置の要部断面図である。
半導体装置１０１は、Ｐ型基板１０２を備えている。Ｐ型基板１０２の表面には、アクティブ領域を区画する、絶縁材料からなる素子分離膜１０３が形成されている。アクティブ領域において、Ｐ型基板１０２の表層部には、各種能動素子（トランジスタ、ダイオードなど）が作り込まれている（図示せず）。素子分離膜１０３上には、抵抗素子１０４が形成されている。また、Ｐ型基板１０２上には、層間絶縁膜１０５が積層されており、層間絶縁膜１０５は、素子分離膜１０３および抵抗素子１０４を被覆している。
【０００３】
層間絶縁膜１０５上には、外部電源に接続された配線１０７と、別の素子（能動素子）に接続される配線１０８とが、互いに離間して配設されている。そして、抵抗素子１０４は、素子分離膜１０３上において、一方の配線１０７に対向する位置と他方の配線１０８に対向する位置との間で延びている。抵抗素子１０４の長手方向の両端部と配線１０７、１０８との各間には、コンタクトホール１０６が層間絶縁膜１０５を膜厚方向に貫通して形成されている。各コンタクトホール１０６は、導電材料からなるコンタクトプラグ１１１で埋め尽くされている。これにより、一方の配線１０７は、コンタクトプラグ１１１を介して、抵抗素子１０４の一端部に電気的に接続され、他方の配線１０８は、コンタクトプラグ１１１を介して、抵抗素子１０４の他端部に電気的に接続されている。
【特許文献１】特開平７−６６２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置１０１では、抵抗素子１０４に、外部電源からの数百Ｖの高電圧が配線１０７を介して印加される。一方、Ｐ型基板１０２は、接地電位（０Ｖ）とされる。そのため、Ｐ型基板１０２と抵抗素子１０４とで挟まれる素子分離膜１０３には、抵抗素子１０４への印加電圧とほぼ同じ大きさの電圧が印加される。この印加電圧による素子分離膜１０３の絶縁破壊を防止すべく、半導体装置１０１の耐圧を向上させる必要がある。
【０００５】
素子分離膜１０３の厚さを増加させることによる耐圧の向上が検討されるが、素子分離膜１０３の厚さを大きくすると、これに伴って、素子分離膜１０３の平面サイズも大きくなるため、抵抗素子１０４とともに混載される素子の集積度の低下を招いてしまう。
本発明の目的は、半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面に形成された絶縁膜と、前記絶縁膜上に形成された抵抗素子と、前記半導体層における前記絶縁膜を挟んで前記抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域とを備える、半導体装置である。
この構成によれば、半導体層の表面には、絶縁膜が形成されている。絶縁膜上には、抵抗素子が形成されている。また、半導体層は、絶縁膜を挟んで抵抗素子と対向する部分に、周囲から電気的にフローティングされたフローティング領域を備えている。したがって、抵抗素子は、絶縁膜を介してフローティング領域内に広がる空乏層と対向する。
【０００７】
これにより、半導体層と抵抗素子との間に印加される電圧は、空乏層に分散される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を空乏層に分散することができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。さらに、絶縁膜の厚さを増大させる必要がないので、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【０００８】
また、請求項２に記載の発明は、前記半導体層の下層に設けられた第１導電型の半導体基板と、前記半導体層に前記フローティング領域を取り囲む環状に形成された第１導電型のアイソレーション領域とを備え、前記フローティング領域は、第２導電型を有する、請求項１に記載の半導体装置である。
この構成によれば、半導体層の下層に第１導電型の半導体基板が設けられている。また、半導体層には、フローティング領域を取り囲む環状の第１導電型のアイソレーション領域が形成されている。一方、フローティング領域は、第２導電型を有する。したがって、フローティング領域は、その下方の半導体基板およびその周囲のアイソレーション領域により、周囲から電気的にフローティングされている。
【０００９】
そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域、半導体基板およびアイソレーション領域に広がる空乏層に分散される。そのため、請求項１と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【００１０】
また、請求項３に記載の発明は、前記アイソレーション領域に対応する環状に形成され、前記アイソレーション領域と前記絶縁膜を挟んで対向するガードリングをさらに備える、請求項２に記載の半導体装置である。
この構成によれば、アイソレーション領域に対応する環状に形成されたガードリングが、絶縁膜を挟んでアイソレーション領域と対向している。
【００１１】
高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
請求項３に記載されているように、アイソレーション領域とガードリングとが対向していれば、半導体装置に高電圧が印加されても、ガードリングを接地しておくことにより、アイソレーション領域への電界の影響を低減することができる。その結果、アイソレーション領域の導電型の反転を抑制することができる。
【００１２】
また、請求項４に記載の発明は、前記ガードリングは、前記抵抗素子と同じ材料を用いて、前記絶縁膜上に形成されている、請求項３に記載の半導体装置である。
この構成によれば、ガードリングが抵抗素子と同じ材料を用いて、絶縁膜上に形成されている。そのため、半導体装置の製造工程において、抵抗素子とガードリングとを同じ工程で作製することができる。その結果、ガードリングを作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。
【００１３】
また、請求項５に記載の発明は、前記抵抗素子と電気的に接続され、平面視で前記フローティング領域の内外に跨って設けられた配線と、前記絶縁膜上に積層され、前記絶縁膜と前記配線との間に介在された複数の層間絶縁膜とをさらに備える、請求項１〜４のいずれか一項に記載の半導体装置である。
この構成によれば、抵抗素子に配線が電気的に接続されている。この配線は、平面視でフローティング領域の内外に跨って設けられている。一方、絶縁膜上には、層間絶縁膜が積層されている。絶縁膜と配線との間には、複数の層間絶縁膜が介在されている。
【００１４】
配線と半導体層との間に複数の層間絶縁膜が介在されるので、配線と半導体層との距離を大きくすることができる。その結果、配線に高電圧が印加されても、半導体層への電界の影響を低減することができる。
さらに、請求項６に記載の発明は、前記半導体層の下層に設けられた絶縁層と、前記絶縁層の下層に設けられた半導体基板と、前記半導体層を層厚方向に貫通するトレンチの少なくとも側面に絶縁材料を被着して形成され、前記半導体層に前記フローティング領域を取り囲む環状のトレンチアイソレーション領域とをさらに備える、請求項１に記載の半導体装置である。
【００１５】
この構成によれば、半導体層の下層には、絶縁層が設けられている。この絶縁層の下層には、半導体基板が設けられている。また、半導体層には、層厚方向に貫通するトレンチの少なくとも側面に絶縁材料を被着して形成され、フローティング領域を取り囲む環状のトレンチアイソレーション領域が形成されている。したがって、フローティング領域は、その下方の絶縁層およびその周囲のトレンチアイソレーション領域により、周囲から電気的にフローティングされている。
【００１６】
そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域に広がる空乏層および絶縁層に分散される。そのため、請求項１と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図２は、図１にII−IIで示される切断線で切断したときの断面図である。
半導体装置１は、たとえば、パワーエレクトロニクス分野などに用いられる、高電圧が印加される高耐圧半導体装置である。
【００１８】
半導体装置１は、その基体をなすＰ型基板２を備えている。
Ｐ型基板２には、半導体層としてのＮ型のエピタキシャル層３が積層されている。エピタキシャル層３には、その表層部に、各種能動素子（トランジスタ、ダイオードなど）が多数作り込まれている（図示せず）。
また、エピタキシャル層３には、エピタキシャル成長後のままの状態が維持される、フローティング領域としてのＮ型領域４が形成されている。Ｎ型領域４は、断面視でＰ型基板２に接するエピタキシャル層３の下面から表面に至る、平面視略矩形状の領域である。
【００１９】
また、エピタキシャル層３において、Ｎ型領域４の周囲の領域は、Ｎ型領域４を取り囲むアイソレーション領域としてのＰ型領域５をなしている。Ｐ型領域５は、断面視でエピタキシャル層３の下面から表面に至り、Ｎ型領域４の外周面に接する環状の内周面を有する領域である。
したがって、Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティング（絶縁分離）されている。
【００２０】
エピタキシャル層３の表面には、たとえば、酸化シリコンからなる、絶縁膜としての素子分離膜６（図１では省略）が形成されている。素子分離膜６は、エピタキシャル層３における各素子の形成領域（アクティブ領域）を区画する膜である。素子分離膜６は、Ｎ型領域４の表面全域を被覆し、さらにＮ型領域４からＰ型領域５の表面に跨って形成されている。
【００２１】
素子分離膜６上には、ポリシリコンからなる抵抗素子７が形成されている。抵抗素子７は、半導体装置１の内部回路の一部をなし、たとえば、内部回路において電流の制限や電圧の分圧などを行なう素子である。抵抗素子７は、平面視で略矩形状（長方形状）に形成されている。そして、抵抗素子７は、その全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている。具体的には、抵抗素子７は、素子分離膜６におけるＮ型領域４に接する部分上に、その部分の各隅とＮ型領域４の各隅との距離が略一定となるように配置されている。
【００２２】
エピタキシャル層３には、たとえば、酸化シリコンからなる第１層間絶縁膜８（図１では省略）が積層されている。第１層間絶縁膜８は、素子分離膜６および抵抗素子７を被覆している。
第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のコンタクトホール９が複数形成されている。複数のコンタクトホール９は、抵抗素子７の長手方向（図１の左右方向）における両端部の一方側および他方側と対向する部分に５つずつ設けられている。複数のコンタクトホール９は、一方側の各コンタクトホール９と他方側の各コンタクトホール９とが抵抗素子７の長手方向に対をなして対向するように配置されている。
【００２３】
各コンタクトホール９には、導電材料からなるコンタクトプラグ１０が埋設されている。各コンタクトプラグ１０は、抵抗素子７の端部表面において、抵抗素子７にそれぞれコンタクト（接触）している。これにより、各コンタクトプラグ１０は、抵抗素子７に電気的に接続されている。
第１層間絶縁膜８上には、１対の第１配線１１が形成されている。各第１配線１１は、それぞれ平面視略矩形状に、平面視でＮ型領域４内に収まるようにパターニングされている。つまり、各第１配線１１は、平面視でＰ型領域５と重なっていない。また、各第１配線１１は、抵抗素子７の長手方向に平行な幅方向の約半分が抵抗素子７の長手方向における各端部と重なっており、その重なる部分がコンタクトプラグ１０を一括して覆っている。これにより、各第１配線１１は、コンタクトプラグ１０に電気的に接続されている。
【００２４】
第１層間絶縁膜８には、たとえば、酸化シリコンからなる第２層間絶縁膜１２（図１では省略）が積層されている。第２層間絶縁膜１２は、第１配線１１を被覆している。
第２層間絶縁膜１２には、第２層間絶縁膜１２を膜厚方向に貫通する、平面視略矩形状のコンタクトホール１３が複数形成されている。複数のコンタクトホール１３は、抵抗素子７の長手方向においてコンタクトホール９よりも外側に、１対の第１配線１１の一方および他方と対向する部分に５つずつ設けられている。複数のコンタクトホール１３は、一方の各コンタクトホール１３と他方の各コンタクトホール１３とが抵抗素子７の長手方向に対をなして対向するように配置されている。
【００２５】
各コンタクトホール１３には、導電材料からなるコンタクトプラグ１４が埋設されている。各コンタクトプラグ１４は、対応する第１配線１１の表面において、第１配線１１にそれぞれコンタクト（接触）している。これにより、各コンタクトプラグ１４は、第１配線１１に電気的に接続されている。
第２層間絶縁膜１２上には、１対の第２配線１５が形成されている。各第２配線１５は、それぞれ平面視略矩形状に、平面視でＮ型領域４の内外に跨るようにパターニングされている。つまり、各第２配線１５は、抵抗素子７の長手方向に沿って、平面視でＮ型領域４に重なる第１部分１６と、Ｎ型領域４と重ならずＰ型領域５に重なる第２部分１７とを一体的に有している。また、各第２配線１５は、第１部分１６がコンタクトプラグ１４を一括して覆っている。これにより、各第２配線１５は、コンタクトプラグ１４に電気的に接続されている。また、一方の第２配線１５は、配線１８を介して外部電源に電気的に接続され、他方の第２配線１５は、配線１９を介して別の素子（能動素子）に電気的に接続される。
【００２６】
半導体装置１では、抵抗素子７に、外部電源からの数百Ｖの高電圧が配線１８を介して印加される。一方、Ｐ型基板２は、接地電位（０Ｖ）とされる。
そして、この半導体装置１では、Ｎ型領域４の下方にＰ型基板２が設けられ、その側方にＰ型領域５が形成されている。Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティングされている。抵抗素子７は、平面視でその全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている。したがって、抵抗素子７は、素子分離膜６を介して、Ｐ型基板２、Ｎ型領域４およびＰ型領域５内に広がる空乏層２０と対向する。
【００２７】
これにより、Ｐ型基板２と抵抗素子７との間に印加される電圧は、空乏層２０に分散される。そのため、抵抗素子７への電圧の印加に伴う素子分離膜６への印加電圧を低減することができる。抵抗素子７に高電圧が印加されても、高電圧の一部を空乏層２０に分散することができるので、素子分離膜６の絶縁破壊を抑制することができる。その結果、素子分離膜６の厚さを増大させることなく、素子分離膜６の絶縁破壊に対する耐圧を向上させることができる。さらに、素子分離膜６の厚さを増大させる必要がないので、素子分離膜６の厚さを適当に設計することにより、抵抗素子７とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【００２８】
また、平面視でＰ型領域５と対向する配線、つまり、第２配線１５の第２部分１７とＰ型領域５との間には、複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されている。
高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
【００２９】
半導体装置１のように、第２部分１７とＰ型領域５との間に複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されるので、第２部分１７とＰ型領域５との距離を大きくすることができる。そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を低減することができる。その結果、Ｐ型領域５の導電型の反転を抑制することができる。
【００３０】
図３Ａ〜図３Ｋは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図３Ａに示すように、エピタキシャル成長法により、Ｐ型基板２上に、エピタキシャル層３が形成される。
次いで、図３Ｂに示すように、フォトリソグラフィにより、エピタキシャル層３上にＰ型領域５を形成すべき部分と対向する開口を有するマスク２１が形成される。そして、マスク２１を用いて、Ｐ型不純物がエピタキシャル層３の表面からその内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図３Ｃに示すように、エピタキシャル層３にＰ型領域５が形成されるとともに、Ｐ型領域５の内側にＮ型領域４が形成される。
【００３１】
次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜（図示せず）が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜上にＳｉＮ（窒化シリコン）からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、当該開口から露出するエピタキシャル層３が熱酸化処理されることにより、図３Ｄに示すように、エピタキシャル層３の表面に素子分離膜６が形成される。素子分離膜６の形成後、エピタキシャル層３上のハードマスクは、除去される。
【００３２】
次いで、図３Ｅに示すように、ＬＰ−ＣＶＤ法により、エピタキシャル層３上にポリシリコン膜２２が堆積される。素子分離膜６は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図３Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７を形成すべき部分と対向する開口を有するマスク２３が形成される。そして、マスク２３を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク２３は、除去される。
【００３３】
次いで、図３Ｇに示すように、フォトリソグラフィにより、抵抗素子７を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク２４が形成される。そして、マスク２４の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７以外の部分）が除去される。これにより、抵抗素子７が形成される。抵抗素子７の形成後、マスク２４は、除去される。
【００３４】
その後、図３Ｈに示すように、ＣＶＤ法により、エピタキシャル層３上に第１層間絶縁膜８が積層される。抵抗素子７および素子分離膜６は、第１層間絶縁膜８により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜８上にコンタクトホール９を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図３Ｉに示すように、第１層間絶縁膜８にコンタクトホール９が形成される。コンタクトホール９の形成後、第１層間絶縁膜８上のマスクは除去される。
【００３５】
次いで、スパッタ法により、第１層間絶縁膜８上に導電材料が付着される。導電材料は、コンタクトホール９を埋め尽くし、第１層間絶縁膜８上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜８上の導電材料の薄膜がパターニングされる。これにより、図３Ｉに示すように、コンタクトプラグ１０および第１配線１１が形成される。
【００３６】
その後、図３Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜８上に第２層間絶縁膜１２が積層される。第１配線１１は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図３Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。
【００３７】
次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図３Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図１に示す半導体装置１が得られる。
【００３８】
図４は、本発明の第２の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図５は、図４にＶ−Ｖで示される切断線で切断したときの断面図である。また、図４および図５において、図１または図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００３９】
この半導体装置３１では、素子分離膜６上に、Ｐ型領域５に対応する第１ガードリング３２が形成されている。つまり、第１ガードリング３２は、平面視で抵抗素子７を取り囲み、Ｎ型領域４の外周に沿った矩形環状に形成されている。これにより、第１ガードリング３２は、素子分離膜６を挟んでＰ型領域５と対向している。また、第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて形成されている。
【００４０】
第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のブリッジ用ホール３３が多数形成されている。多数のブリッジ用ホール３３は、第１ガードリング３２と対向する部分に設けられている。多数のブリッジ用ホール３３は、第１ガードリング３２の形状に対応して矩形環状に整列して配置されている。
各ブリッジ用ホール３３には、導電材料からなるブリッジプラグ３４が埋設されている。ブリッジプラグ３４は、第１ガードリング３２と後述する接地ガードリング３５とをブリッジするためのプラグであり、第１ガードリング３２の表面において、第１ガードリング３２に接触している。これにより、ブリッジプラグ３４は、第１ガードリング３２に電気的に接続されている。
【００４１】
また、第１層間絶縁膜８上には、第１ガードリング３２を接地電位（０Ｖ）とするための接地ガードリング３５が形成されている。接地ガードリング３５は、平面視で第１ガードリング３２とほぼ同一形状の矩形環状に形成されている。接地ガードリング３５は、平面視で第１ガードリング３２とほぼ一致するように配置され、ブリッジプラグ３４を一括して覆っている。これにより、接地ガードリング３５は、ブリッジプラグ３４に電気的に接続されている。そして、接地ガードリング３５は、接地された接地配線３６と電気的に接続されることにより、接地電位とされる。接地配線３６が接地ガードリング３５に接続された状態では、ブリッジプラグ３４を介して接地ガードリング３５に電気的に接続された第１ガードリング３２も接地電位とされる。
【００４２】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
そして、この半導体装置３１では、素子分離膜６上におけるＰ型領域５に対向する部分に、第１ガードリング３２が形成されている。そして、第１ガードリング３２は、接地ガードリング３５の接地に伴い、接地電位とされる。
【００４３】
そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を一層低減することができる。その結果、Ｐ型領域５の導電型の反転を一層抑制することができる。
また、第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて、素子分離膜６上に形成されている。そのため、後述する半導体装置３１の製造工程において、抵抗素子７と第１ガードリング３２とを同じ工程（図６Ｆおよび図６Ｇ参照。）で作製することができる。その結果、第１ガードリング３２を作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。
【００４４】
図６Ａ〜図６Ｋは、図４に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図６Ａに示すように、エピタキシャル成長法により、Ｐ型基板２上に、エピタキシャル層３が形成される。
次いで、図６Ｂに示すように、フォトリソグラフィにより、エピタキシャル層３上にＰ型領域５を形成すべき部分と対向する開口を有するマスク２１が形成される。そして、マスク２１を用いて、Ｐ型不純物がエピタキシャル層３の表面からその内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図６Ｃに示すように、エピタキシャル層３にＰ型領域５が形成されるとともに、Ｐ型領域５の内側にＮ型領域４が形成される。
【００４５】
次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜（図示せず）が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜上にＳｉＮ（窒化シリコン）からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、当該開口から露出するエピタキシャル層３が熱酸化処理されることにより、図６Ｄに示すように、エピタキシャル層３の表面に素子分離膜６が形成される。素子分離膜６の形成後、エピタキシャル層３上のハードマスクは、除去される。
【００４６】
次いで、図６Ｅに示すように、ＬＰ−ＣＶＤ法により、エピタキシャル層３上にポリシリコン膜２２が堆積される。素子分離膜６は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図６Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７および第１ガードリング３２を形成すべき部分と対向する開口を有するマスク３７が形成される。そして、マスク３７を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク３７は、除去される。
【００４７】
次いで、図６Ｇに示すように、フォトリソグラフィにより、抵抗素子７および第１ガードリング３２を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク３８が形成される。そして、マスク３８の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７および第１ガードリング３２以外の部分）が除去される。これにより、抵抗素子７および第１ガードリング３２が形成される。抵抗素子７および第１ガードリング３２の形成後、マスク３８は、除去される。
【００４８】
その後、図６Ｈに示すように、ＣＶＤ法により、エピタキシャル層３上に第１層間絶縁膜８が積層される。抵抗素子７、第１ガードリング３２および素子分離膜６は、第１層間絶縁膜８により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜８上にコンタクトホール９およびブリッジ用ホール３３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図６Ｉに示すように、第１層間絶縁膜８にコンタクトホール９およびブリッジ用ホール３３が形成される。コンタクトホール９およびブリッジ用ホール３３の形成後、第１層間絶縁膜８上のマスクは除去される。
【００４９】
次いで、スパッタ法により、第１層間絶縁膜８上に導電材料が付着される。導電材料は、コンタクトホール９およびブリッジ用ホール３３を埋め尽くし、第１層間絶縁膜８上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜８上の導電材料の薄膜がパターニングされる。これにより、図６Ｉに示すように、コンタクトプラグ１０および第１配線１１、ならびにブリッジプラグ３４および接地ガードリング３５が形成される。
【００５０】
その後、図６Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜８上に第２層間絶縁膜１２が積層される。第１配線１１および接地ガードリング３５は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図６Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。
【００５１】
次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図６Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図４に示す半導体装置３１が得られる。
【００５２】
図７は、本発明の第３の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図８は、図７にＶIII−ＶIIIで示される切断線で切断したときの断面図である。また、図７および図８において、図１または図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００５３】
この半導体装置４１は、厚膜ＳＯＩ基板４２を備えている。厚膜ＳＯＩ基板４２は、半導体基板としてのＰ型基板５１上に、ＳｉＯ2からなる絶縁層としてのＢＯＸ層４３を介して、ＳｉからなるＮ型のＳＯＩ層４７を積層した構造を有している。つまり、厚膜ＳＯＩ基板４２は、ＳＯＩ層４７の下層にＢＯＸ層４３が設けられ、ＢＯＸ層４３の下層にＰ型基板５１が設けられた積層構造を有している。
【００５４】
半導体層としてのＳＯＩ層４７には、その表層部に、各種能動素子（トランジスタ、ダイオードなど）が多数作り込まれている（図示せず）。また、ＳＯＩ層４７には、平面視矩形環状のディープトレンチ４４が層厚方向に貫通して形成されている。すなわち、ＳＯＩ層４７には、その表面からＢＯＸ層４３に至る深さを有する、矩形環状のディープトレンチ４４が形成されている。互いに対向するディープトレンチ４４の内側面は、トレンチ酸化膜４５で覆われている。
【００５５】
トレンチ酸化膜４５の内側は、埋設体４６で埋め尽くされている。
ＳＯＩ層４７において、ディープトレンチ４４よりも外側の領域は、厚膜ＳＯＩ基板４２の導電型が維持される、Ｎ型領域４８をなしている。一方、ディープトレンチ４４よりも内側の領域（ディープトレンチ４４に囲まれる領域）は、ＢＯＸ層４３およびトレンチアイソレーション領域としてのディープトレンチ４４により、その周囲から電気的にフローティング（絶縁分離）されたＮ型領域４９となっている。
【００５６】
ＳＯＩ層４７の表面には、絶縁膜としてのＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜５４が形成されている。ＬＯＣＯＳ酸化膜５４は、ＳＯＩ層４７の表面全域を被覆している。
ＬＯＣＯＳ酸化膜５４上には、ポリシリコンからなる抵抗素子７が形成されている。抵抗素子７は、その全域がＬＯＣＯＳ酸化膜５４を挟んでＮ型領域４９と対向するように配置されている。具体的には、抵抗素子７は、ＬＯＣＯＳ酸化膜５４上に、その各隅とＮ型領域４９の各隅との距離が略一定となるように配置されている。
【００５７】
ＳＯＩ層４７には、たとえば、酸化シリコンからなる第１層間絶縁膜５５が積層されている。第１層間絶縁膜５５は、ＬＯＣＯＳ酸化膜５４および抵抗素子７を被覆している。  その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
そして、この半導体装置４１では、Ｎ型領域４９の下層にＢＯＸ層４３が設けられ、ＢＯＸ層４３の下層にＰ型基板５１が設けられている。また、その側方にディープトレンチ４４が形成され、ディープトレンチ４４の内側面がトレンチ酸化膜４５で覆われている。これにより、Ｎ型領域４９は、その周囲から電気的にフローティング（絶縁分離）された領域となっている。また、抵抗素子７は、平面視でその全域がＬＯＣＯＳ酸化膜５４を挟んでＮ型領域４９と対向するように配置されている。したがって、抵抗素子７は、ＬＯＣＯＳ酸化膜５４を介して、Ｎ型領域４９に広がる空乏層５０およびＢＯＸ層４３と対向する。
【００５８】
これにより、Ｐ型基板５１と抵抗素子７との間に印加される電圧は、空乏層５０およびＢＯＸ層４３に分散される。そのため、抵抗素子７への電圧の印加に伴うＬＯＣＯＳ酸化膜５４への印加電圧を低減することができる。抵抗素子７に高電圧が印加されても、高電圧の一部を空乏層５０およびＢＯＸ層４３に分散することができるので、ＬＯＣＯＳ酸化膜５４の絶縁破壊を抑制することができる。その結果、ＬＯＣＯＳ酸化膜５４の厚さを増大させることなく、ＬＯＣＯＳ酸化膜５４の絶縁破壊に対する耐圧を向上させることができる。さらに、ＬＯＣＯＳ酸化膜５４の厚さを増大させる必要がないので、ＬＯＣＯＳ酸化膜５４の厚さを適当に設計することにより、抵抗素子７とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【００５９】
図９Ａ〜図９Ｋは、図７に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、たとえば、Ｐ型シリコン基板が熱酸化処理され、その後、当該処理により形成された酸化膜上に、Ｎ型シリコン基板が貼り合わせられる。これにより、図９Ａに示すように、Ｐ型基板５１、ＢＯＸ層４３およびＳＯＩ層４７を有する厚膜ＳＯＩ基板４２が作製される。
【００６０】
次いで、図９Ｂに示すように、フォトリソグラフィにより、ＳＯＩ層４７上にディープトレンチ４４を形成すべき部分と対向する開口を有するマスク５２が形成される。そして、マスク５２の開口から露出するＳＯＩ層４７がエッチングされることにより、ディープトレンチ４４が形成される。
続いて、マスク５２を残存させた状態で、ディープトレンチ４４の内側面が熱酸化処理される。これにより、図９Ｃに示すように、ディープトレンチ４４の内側面上にトレンチ酸化膜４５が形成される。次いで、ＬＰ−ＣＶＤ法により、ＳＯＩ層４７上にポリシリコン膜（図示せず）が堆積される。このポリシリコン膜は、ディープトレンチ４４を埋め尽くし、マスク５２上に薄膜を形成するように付着（堆積）される。そして、ポリシリコン膜の不要部分（埋設体４６以外の部分）およびマスク５２が除去される。これにより、図９Ｃに示すように、埋設体４６が形成される。
【００６１】
次いで、ＳＯＩ層４７が熱酸化処理されることにより、図９Ｄに示すように、ＳＯＩ層４７の表面にＬＯＣＯＳ酸化膜５４が形成される。
次いで、図９Ｅに示すように、ＬＰ−ＣＶＤ法により、ＳＯＩ層４７上にポリシリコン膜２２が堆積される。ＬＯＣＯＳ酸化膜５４は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図９Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７を形成すべき部分と対向する開口を有するマスク２３が形成される。そして、マスク２３を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク２３は、除去される。
【００６２】
次いで、図９Ｇに示すように、フォトリソグラフィにより、抵抗素子７を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク２４が形成される。そして、マスク２４の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７以外の部分）が除去される。これにより、抵抗素子７が形成される。抵抗素子７の形成後、マスク２４は、除去される。
【００６３】
その後、図９Ｈに示すように、ＣＶＤ法により、ＳＯＩ層４７上に第１層間絶縁膜５５が積層される。抵抗素子７およびＬＯＣＯＳ酸化膜５４は、第１層間絶縁膜５５により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜５５上にコンタクトホール９を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図９Ｉに示すように、第１層間絶縁膜５５にコンタクトホール９が形成される。コンタクトホール９の形成後、第１層間絶縁膜５５上のマスクは除去される。
【００６４】
次いで、スパッタ法により、第１層間絶縁膜５５上に導電材料が付着される。導電材料は、コンタクトホール９を埋め尽くし、第１層間絶縁膜５５上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜５５上の導電材料の薄膜がパターニングされる。これにより、図９Ｉに示すように、コンタクトプラグ１０および第１配線１１が形成される。
【００６５】
その後、図９Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜５５上に第２層間絶縁膜１２が積層される。第１配線１１は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図９Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。
【００６６】
次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図９Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図７に示す半導体装置４１が得られる。
【００６７】
以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１、半導体装置３１および半導体装置４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００６８】
また、前述の実施形態では、素子分離膜６やＬＯＣＯＳ酸化膜５４上に形成される層間絶縁膜が複数枚（第１層間絶縁膜８，５５および第２層間絶縁膜１２）形成される構成を例示したが、たとえば、層間絶縁膜が単数、つまり、第１層間絶縁膜８，５５のみが形成される構成が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。
【図２】図１にII−IIで示される切断線で切断したときの断面図である。
【図３Ａ】図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す模式的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す模式的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す模式的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す模式的な断面図である。
【図３Ｉ】図３Ｈの次の工程を示す模式的な断面図である。
【図３Ｊ】図３Ｉの次の工程を示す模式的な断面図である。
【図３Ｋ】図３Ｊの次の工程を示す模式的な断面図である。
【図４】本発明の第２の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。
【図５】図４にＶ−Ｖで示される切断線で切断したときの断面図である。
【図６Ａ】図４に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｇの次の工程を示す模式的な断面図である。
【図６Ｉ】図６Ｈの次の工程を示す模式的な断面図である。
【図６Ｊ】図６Ｉの次の工程を示す模式的な断面図である。
【図６Ｋ】図６Ｊの次の工程を示す模式的な断面図である。
【図７】本発明の第３の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。
【図８】図７にＶIII−ＶIIIで示される切断線で切断したときの断面図である。
【図９Ａ】図７に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【図９Ｂ】図９Ａの次の工程を示す模式的な断面図である。
【図９Ｃ】図９Ｂの次の工程を示す模式的な断面図である。
【図９Ｄ】図９Ｃの次の工程を示す模式的な断面図である。
【図９Ｅ】図９Ｄの次の工程を示す模式的な断面図である。
【図９Ｆ】図９Ｅの次の工程を示す模式的な断面図である。
【図９Ｇ】図９Ｆの次の工程を示す模式的な断面図である。
【図９Ｈ】図９Ｇの次の工程を示す模式的な断面図である。
【図９Ｉ】図９Ｈの次の工程を示す模式的な断面図である。
【図９Ｊ】図９Ｉの次の工程を示す模式的な断面図である。
【図９Ｋ】図９Ｊの次の工程を示す模式的な断面図である。
【図１０】従来の半導体装置の要部断面図である。
【符号の説明】
【００７０】
１    半導体装置
２    Ｐ型基板（半導体基板）
３    エピタキシャル層（半導体層）
４    Ｎ型領域（フローティング領域）
５    Ｐ型領域（アイソレーション領域）
６    素子分離膜（絶縁膜）
７    抵抗素子
８    第１層間絶縁膜
１２  第２層間絶縁膜
１５  第２配線（配線）
１７  第２部分
３１  半導体装置
３２  第１ガードリング（ガードリング）
４１  半導体装置
４３  ＢＯＸ層（絶縁層）
４４  ディープトレンチ（トレンチアイソレーション領域）
４５  トレンチ酸化膜（絶縁材料）
４７  ＳＯＩ層（半導体層）
４９  Ｎ型領域（フローティング領域）
５１  Ｐ型基板（半導体基板）
５４  ＬＯＣＯＳ酸化膜（絶縁膜）
【図１】
2009295867.tif 000003
【図２】
2009295867.tif 000004
【図３Ａ】
2009295867.tif 000005
【図３Ｂ】
2009295867.tif 000006
【図３Ｃ】
2009295867.tif 000007
【図３Ｄ】
2009295867.tif 000008
【図３Ｅ】
2009295867.tif 000009
【図３Ｆ】
2009295867.tif 000010
【図３Ｇ】
2009295867.tif 000011
【図３Ｈ】
2009295867.tif 000012
【図３Ｉ】
2009295867.tif 000013
【図３Ｊ】
2009295867.tif 000014
【図３Ｋ】
2009295867.tif 000015
【図４】
2009295867.tif 000016
【図５】
2009295867.tif 000017
【図６Ａ】
2009295867.tif 000018
【図６Ｂ】
2009295867.tif 000019
【図６Ｃ】
2009295867.tif 000020
【図６Ｄ】
2009295867.tif 000021
【図６Ｅ】
2009295867.tif 000022
【図６Ｆ】
2009295867.tif 000023
【図６Ｇ】
2009295867.tif 000024
【図６Ｈ】
2009295867.tif 000025
【図６Ｉ】
2009295867.tif 000026
【図６Ｊ】
2009295867.tif 000027
【図６Ｋ】
2009295867.tif 000028
【図７】
2009295867.tif 000029
【図８】
2009295867.tif 000030
【図９Ａ】
2009295867.tif 000031
【図９Ｂ】
2009295867.tif 000032
【図９Ｃ】
2009295867.tif 000033
【図９Ｄ】
2009295867.tif 000034
【図９Ｅ】
2009295867.tif 000035
【図９Ｆ】
2009295867.tif 000036
【図９Ｇ】
2009295867.tif 000037
【図９Ｈ】
2009295867.tif 000038
【図９Ｉ】
2009295867.tif 000039
【図９Ｊ】
2009295867.tif 000040
【図９Ｋ】
2009295867.tif 000041
【図１０】
2009295867.tif 000042