(57)【要約】【課題】ゲート電極形成時に発生する微小パーティクルに起因するゲート電極とコンタクトのショートを防止する。【解決手段】半導体基板上に配置されたゲート電極膜に対してエッチングすることにより複数のゲート電極が形成される。第一の窒化膜が形成される。第一の窒化膜をエッチバックすることにより複数のゲート電極の間の領域の半導体基板が露出する。熱酸化により、ゲート電極の間の領域に形成されたゲート電極の一部が熱酸化膜に置換される。ゲート電極の間の領域にコンタクトが形成される。微小パーティクルによりエッチング時にゲート電極膜の端部に残りが発生しても、その残りを増速酸化膜に転化することができ、ショートを防止することができる。【選択図】図２Ｉ
2009231592.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置されたゲート電極膜に対してエッチングすることにより複数のゲート電極を形成するステップと、
第一の窒化膜を形成するステップと、
前記第一の窒化膜をエッチバックすることにより前記複数のゲート電極の間の領域の前記半導体基板を露出させるステップと、
熱酸化により前記複数のゲート電極の間の領域に形成されたゲート電極の一部を熱酸化膜に置換するステップと、
前記複数のゲート電極の間の領域にコンタクトを形成するステップ
とを具備する半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法であって、
更に、前記半導体基板を露出させるステップの後に、前記半導体基板の前記複数のゲート電極の間の領域に拡散層を形成するステップ
を具備する半導体装置の製造方法。
【請求項３】
請求項１又は２に記載された半導体装置の製造方法であって、
更に、前記半導体基板を露出させるステップの後で第二の窒化膜を形成するステップを具備し、
前記熱酸化膜を除去するステップにおいて、前記複数のゲート電極の間の領域の前記第二の窒化膜も除去される
半導体装置の製造方法。
【請求項４】
請求項１から３のいずれかに記載された半導体装置の製造方法であって、
前記ゲート電極膜の熱酸化速度は前記半導体基板の熱酸化速度よりも速い
半導体装置の製造方法。
【請求項５】
請求項１から４のいずれかに記載された半導体装置の製造方法であって、
前記第一の窒化膜を形成するステップにおいて、前記複数のゲート電極のサイドウォールが前記第一の窒化膜によって形成され、
前記熱酸化膜を形成するステップにおいて、前記サイドウォールの前記ゲート電極が露出した領域に酸化膜が形成される
半導体装置の製造方法。
【請求項６】
半導体基板上に形成され、サイドウォールによって覆われたゲート電極と、
前記サイドウォールに隣接して形成され、前記半導体基板の所定領域と、前記ゲート電極より上方の配線とを接続するコンタクトとを具備し、
前記サイドウォールの前記半導体基板の表面に接する領域において、前記ゲート電極と前記コンタクトとは絶縁体によって絶縁され、前記絶縁体は前記ゲート電極を形成する材料の酸化物である
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
前記サイドウォールの前記絶縁体よりも上の領域は窒化膜である
半導体装置。
【請求項８】
請求項６又は７記載された半導体装置であって、
前記サイドウォールは、前記ゲート電極の上端まで前記絶縁体によって絶縁されている
半導体装置。
【請求項９】
請求項６から８のいずれかに記載された半導体装置であって、
更に、前記絶縁体と前記サイドウォールとを覆う第二のサイドウォール
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。本発明は特に、ＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリのメモリセルコンタクトを形成する技術に関する。
【背景技術】
【０００２】
１トランジスタと１キャパシタから構成されるＤＲＡＭや、それと同じセル構造を有する疑似ＳＲＡＭに例示される半導体メモリの微細化が進められている。微細化により、大容量化と収率増によるチップ単価の低減を図ることができる。
【０００３】
半導体メモリセルの微細化が進めば進むほど、メモリセルのゲート電極とセルコンタクトの間のクリアランスを確保することが、益々厳しくなる。現在では、セルコンタクトサイズをゲート電極間距離と同一にし、ゲート電極に対して自己整合的にセルコンタクトを形成する方法が一般的である。
【０００４】
以下に、出願人が本願発明に関連してサーチを行うことによって知り得た先行技術文献を挙げる。
【特許文献１】特開２０００−２６９４５８号公報
【特許文献２】特開２００７−０６７２５０号公報
【特許文献３】特開平０５−３４３６６９号公報
【特許文献４】特開平０６−０２１０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、クォーターミクロン未満のゲート長の時代になると、ゲート電極形成時に発生する微小パーティクルの処理が問題となる。微小パーティクルがマスクとして働くことにより、ゲート電極に裾ひき残りが発生する。この裾ひき残りが、後に形成されるセルコンタクトと直に接して、ビット線とゲート電極、または容量電極とゲート電極間のショートを引き起こす可能性がある。この現象は、ウェハテストでの歩留まりを低下させる可能性がある。また、こうした現象による不良を避けるために、選別工程での初期不良のスクリーニングに高い注意が要求される。
【０００６】
特に、ＳＩＰ（Ｓｙｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）やＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）用のＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）ビジネスの場合は、顧客サブコンでの高い選別歩留まりを維持するため、および、市場の高い信頼性を維持するために、上記の現象を抑制することは重要な課題である。現状では、微小パーティクルを極力発生させないエッチング条件を見出すことにより上記の現象に対応している。しかし、今後の一層の微細化に伴って、自動欠陥検出機の検出限界が問題となってくる可能性もあるため、さらなる技術開発が望まれる。
【０００７】
次に、図１Ａ〜図１Ｈを参照して、上記の課題についてより詳細に説明する。まず、Ｐ型シリコン基板１０１の表面に溝素子分離法を用いて素子分離酸化膜１０２を形成する。ついで、素子分離酸化膜１０２によって分離された素子形成領域にゲート酸化膜１０３を形成する。その後、Ｐ型シリコン基板１０１上に、Ｎ＋ドープトシリコン膜１０４、タングステンシリサイド膜１０５、ＣＶＤ酸化膜１０６を続けて形成する〔図１Ａ〕。
【０００８】
その後、フォトレジストをマスクにＣＶＤ酸化膜１０６をエッチングし、マスク酸化膜１０７を形成する〔図１Ｂ〕。さらに、マスク酸化膜１０７をマスクに、タングステンシリサイド膜１０５、Ｎ＋ドープトシリコン膜１０４を続けてエッチングすることにより、セルゲート電極１０８を形成する。この際、Ｎ＋ドープトシリコン膜４をエッチング時に発生する微小パーティクルがマスクとなって局所的にＮ＋ドープトシリコン膜残り１０９が生じる可能性がある。
【０００９】
次に、セルゲート電極１０８をマスクにイオン注入を行い、Ｎ型拡散層１１０を形成する〔図１Ｃ〕。さらに全面を覆うように第一の窒化膜１１１を形成した後、ＣＭＰ法により表面を平坦化した層間膜１１２を形成する〔図１Ｄ〕。しかる後に、フォトレジストをマスクに、第一の窒化膜１１１をストッパーとして、層間膜１１２をエッチングすることによりセルコンタクト１１３を形成する〔図１Ｅ〕。さらに、第一の窒化膜１１１をエッチバックしセルコンタクト１１３内のＰ型シリコン基板１０１を露出させる。同時に、セルゲート電極１０８の側部に第一の窒化膜のサイドウォール１１４を形成する。この際、第一の窒化膜１１１とＮ＋ドープトシリコン膜１０４のエッチレート差の為に、Ｎ＋ドープトシリコン膜残り１０９の一部が露出する〔図１Ｆ〕。
【００１０】
次に、Ｎ＋ドープトシリコン膜を全面に形成する。その後、全面エッチバックを施すことにより、セルコンタクト１１３内に、コンタクトＮ＋ドープトシリコン膜１１５を埋め込む。この際、Ｎ＋ドープトシリコン膜残り１０９の一部が露出し、露出した部分がコンタクトＮ＋ドープトシリコン膜１１５と直に接してしまうことによりセルゲート−セルコンタクトショート部１１６が生じる〔図１Ｇ〕。この後、図示はしないが、層間膜を形成してから、容量コンタクト１１７、容量電極１１８、容量膜１１９、容量プレート１２０を形成する。さらに層間膜を形成後、ビット線コンタクト１２１をセルコンタクト１１３に接続した後、ビット線１２２を形成すると、１トランジスタと１キャパシタから構成されるＤＲＡＭのメモリセルが出来上がる〔図１Ｈ〕。
【００１１】
しかし上述のような半導体装置の製造方法では、既述のように、セルゲート電極１０８がＮ＋ドープトシリコン膜残り１０９を介してコンタクト（容量コンタクト１１７、ビット線コンタクト１２１）と伝導的に接することにより、ビット線１２２とゲート電極１０８、または容量電極１１８とゲート電極１０８間のショートを引き起こす可能性がある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明による半導体装置の製造方法は、半導体基板（１）上に配置されたゲート電極膜（４）に対してエッチングすることにより複数のゲート電極（８）を形成するステップと、第一の窒化膜（１１）を形成するステップと、第一の窒化膜をエッチバックすることにより複数のゲート電極の間の領域の半導体基板を露出させるステップと、熱酸化によりゲート電極の間の領域に形成されたゲート電極の一部（９）を熱酸化膜（２４）に置換するステップと、複数のゲート電極の間の領域にコンタクト（１７）を形成するステップとを含む。
【００１４】
熱酸化処理が行われるとき、ゲート電極膜（Ｎ＋ドープトシリコン膜）と半導体基板（シリコン基板）との電子濃度差によって生じる酸化速度差の為に、ゲート電極膜の方が熱酸化膜よりも早く酸化される。すなわち、ゲート電極膜のほとんどを増速酸化膜に出来る。その結果、微小パーティクルに起因するゲート電極膜端部のシリコン膜残りによるショートの発生を防ぐことができる。
【００１５】
本発明による半導体装置は、半導体基板（１）上に形成され、サイドウォール（１４）によって覆われたゲート電極（８）と、サイドウォールに隣接して形成され、半導体基板の所定領域とゲート電極より上方の配線（１８、２２）とを接続するコンタクト（１７、２１）とを備える。サイドウォールの半導体基板の表面に接する領域において、ゲート電極とコンタクトとは、ゲート電極を形成する材料が酸化されることにより得られる絶縁体（２７）によって絶縁されている。
【００１６】
このような構成により、半導体基板の表面近くの領域でゲート電極とコンタクトが確実に絶縁される。
【発明の効果】
【００１７】
本発明により、ビット線とセルゲート電極とのショート、あるいは容量電極とセルゲート電極とのショート、またはその両方を同時に防ぐことを可能とする半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
［実施の第１形態］
本発明の半導体装置の製造方法の実施の第１形態を、図２Ａ〜図２Ｋを用いて説明する。まず、Ｐ型シリコン基板１の表面に溝素子分離法を用いて深さ０．２５〜０．４０ｕｍの素子分離酸化膜２を形成する。ついで、素子分離酸化膜２によって分離された素子形成領域に、ゲート酸化膜３を５〜１０ｎｍ形成した後、Ｐ型シリコン基板１上に、Ｎ＋ドープトシリコン膜４を０．１〜０．１５ｕｍ、タングステンシリサイド膜５を０．１〜０．１５ｕｍ、ＣＶＤ酸化膜６を０．２〜０．３ｕｍ続けて形成する〔図２Ａ〕。
【００２０】
その後、フォトレジストをマスクに、ＣＶＤ酸化膜６をエッチングし、０．１１〜０．２ｕｍの幅のマスク酸化膜７を形成する〔図２Ｂ〕。さらに、マスク酸化膜７をマスクに、タングステンシリサイド膜５、Ｎ＋ドープトシリコン膜４を続けてエッチングすることによりセルゲート電極８（ポリサイド構造）を形成する。この際、Ｎ＋ドープトシリコン膜４をエッチング時に発生する０．０５〜０．１５ｕｍの微小パーティクルがマスクとなって局所的にＮ＋ドープトシリコン膜残り９が生じる可能性がある。
【００２１】
次に、セルゲート電極８をマスクに、例えば、砒素を１〜５Ｅ１３ｃｍ−２イオン注入し、Ｎ型拡散層１０を形成する〔図２Ｃ〕。さらに全面に第一の窒化膜１１を０．０５〜０．１ｕｍ形成した後、ＣＭＰ法により表面を平坦化した層間膜１２を形成する〔図２Ｄ〕。しかる後に、フォトレジストをマスクに、第一の窒化膜１１をストッパーとして、層間膜１２をエッチングすることによりセルコンタクト１３を０．１〜０．１８ｕｍの開口で形成する〔図２Ｅ〕。さらに、第一の窒化膜１１をエッチバックしセルコンタクト１３内のＰ型シリコン基板１を露出させる。同時に、セルゲート電極８の側部に第一の窒化膜のサイドウォール１４を０．０３〜０．０８ｕｍ厚さ形成する。この際、第一の窒化膜１１とＮ＋ドープトシリコン膜４のエッチングレート差（高選択比エッチング）の為に、Ｎ＋ドープトシリコン膜残り９の一部が露出する〔図２Ｆ〕。
【００２２】
次に、熱酸化を、たとえば、電気炉で８５０度、乾燥空気雰囲気で熱酸化膜２３を１０〜２５ｎｍ形成する。この処理により、Ｎ＋ドープトシリコン膜残り９は電子濃度がＮ型拡散層１０よりも高いので増速酸化され、その残りのほとんどを増速酸化膜２４に転換できる〔図２Ｇ〕。
【００２３】
次に、第二の窒化膜２５を膜厚３０〜８０ｎｍで全面を覆うように形成する〔図２Ｈ〕。さらに、第二の窒化膜２５をエッチバックし、Ｐ型シリコン基板１を露出させる。この際、増速酸化膜２４の先端が削られるので、みかけ上、第二の窒化膜のサイドウォール２６とＰ型シリコン基板１の間を塞ぐようにキャップ酸化膜２７が形成される〔図２Ｉ〕。次に、Ｎ＋ドープトシリコン膜を全面に形成した後、全面エッチバックを施すことにより、セルコンタクト１３内に、コンタクトＮ＋ドープトシリコン膜１５を埋め込む〔図２Ｊ〕。この後、図示はしないが、層間膜を形成してから、セルゲート電極８よりも上方（基板の反対側）に容量コンタクト１７、容量電極１８、容量膜１９、容量プレート２０を形成する。さらに層間膜を形成後、ビット線コンタクト２１をセルコンタクト１３に接続した後、セルゲート電極８よりも上方にビット線２２を形成することにより、１トランジスタと１キャパシタから構成されるＤＲＡＭのメモリセルが出来上がる〔図２Ｋ〕。
【００２４】
このように、本発明の実施の第１形態では、セルコンタクト１３形成後、熱酸化することにより、Ｎ＋ドープトシリコン膜４とＰ型シリコン基板１の電子濃度差によって生じる酸化速度差の為に、Ｎ＋ドープトシリコン膜残り９のほとんどを増速酸化膜２４で置換できる。その上で、さらに第二の窒化膜のサイドウォール２６で覆うので、セルコンタクト１３とセルゲート電極８とを、第二の窒化膜のサイドウォール２６とキャップ酸化膜２７の両方で絶縁分離出来る。即ち、サイドウォールがP型シリコン基板１の表面と接する基部領域において、セルゲート電極８とセルコンタクト１３とは、セルゲート電極８を形成する材料の酸化物であるキャップ酸化膜２７によって絶縁される。その結果、ビット線２２とセルゲート電極８とのショート、あるいは容量電極１８とセルゲート電極８とのショート、またはその両方を同時に防止することが出来る。
【００２５】
［実施の第２形態］
本発明の半導体装置の製造方法の実施の第２形態を、図３Ａ〜図３Ｋを用いて説明する。実施の第１形態では、Ｎ＋ドープトシリコン膜４をエッチング時に発生する０．０５〜０．１５ｕｍの微小パーティクルがマスクとなって局所的に、Ｎ＋ドープトシリコン膜残り９に対する解決策を提示した。
【００２６】
それに対して、実施の第２形態では、フォトレジストをマスクに、ＣＶＤ酸化膜６をエッチングする際に発生する０．０５〜０．１５ｕｍの微小パーティクルによって発生する問題を回避することが可能である。
【００２７】
実施の第１形態と同様に、素子分離酸化膜２、ゲート酸化膜３、Ｎ＋ドープトシリコン膜４、タングステンシリサイド膜５、ＣＶＤ酸化膜６が形成される〔図３Ａ〕。その後、フォトレジストをマスクに、ＣＶＤ酸化膜６をエッチングし、マスク酸化膜７を形成する。この際、微小パーティクル２９により、設計より太目のマスク酸化膜７（図の右から３番目のマスク酸化膜７）が形成されることがある〔図３Ｂ〕。
【００２８】
マスク酸化膜７をマスクに、タングステンシリサイド膜５、Ｎ＋ドープトシリコン膜４を続けてエッチングすることによりセルゲート電極８を形成する。この際、太目のマスク酸化膜７が形成された箇所では、設計よりも太いＬ太セルゲート電極３０が形成される。このＬ太セルゲート電極３０とセルコンタクト１３の間のショートを防止する処理が求められる〔図３Ｃ〕。
【００２９】
全面に第一の窒化膜１１を形成した後、ＣＭＰ法により表面を平坦化した層間膜１２を形成する〔図３Ｄ〕。しかる後に、フォトレジストをマスクに、第一の窒化膜１１をストッパーとして、層間膜１２をエッチングすることによりセルコンタクト１３を形成する〔図３Ｅ〕。
【００３０】
セルゲート電極８と自己整合的にセルコンタクト１３を形成しようとすると、Ｌ太セルゲート電極３０のために、Ｐ型シリコン基板１が露出するまでエッチングを行う過程で、第一の窒化膜のサイドウォール１４の膜厚が充分に確保出来ない場合がある。こうした場合、露出したＬ太セルゲート電極側面３１が生じてしまう〔図３Ｆ〕。
【００３１】
熱酸化を施すことにより、Ｐ型シリコン基板１上に熱酸化膜２３を形成すると同時に、露出したＬ太セルゲート電極側面酸化膜３２が形成される〔図３Ｇ〕。さらにその上を、第二の窒化膜を形成〔図３Ｈ〕してエッチバックし、Ｐ型シリコン基板１を露出させる。露出したＬ太セルゲート電極側面酸化膜３２をサイドウォール２６で覆うことにより、２重の絶縁分離が可能である〔図３Ｉ〕。
【００３２】
この後、セルコンタクト１３内にコンタクトＮ＋ドープトシリコン膜１５を埋め込み〔図３Ｊ〕、実施の第１形態と同様の半導体装置が作製される〔図３Ｋ〕。
【００３３】
Ｌ太セルゲート電極３０が形成されてしまつた場合でも、本実施の形態の製造方法を適用すれば、セルコンタクト１３とセルゲート電極８の間を、第二の窒化膜のサイドウォール２６とＬ太セルゲート電極側面酸化膜３２の両方で絶縁分離出来る。その結果、ビット線２２とセルゲート電極８とのショート、あるいは容量電極１８とセルゲート電極８とのショート、またはその両方を同時に防ぐことが出来る。上記の熱酸化処理により、実施の第２形態において、実施の第１形態と同様の効果を得ることが可能である。
【図面の簡単な説明】
【００３４】
【図１Ａ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｂ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｃ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｄ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｅ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｆ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｇ】本発明の課題を説明するための製造方法の一工程を示す。
【図１Ｈ】本発明の課題を説明するための製造方法の一工程を示す。
【図２Ａ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｂ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｃ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｄ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｅ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｆ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｇ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｈ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｉ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｊ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図２Ｋ】実施の第１形態における半導体装置の製造方法の一工程を示す。
【図３Ａ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｂ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｃ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｄ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｅ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｆ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｇ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｈ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｉ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｊ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【図３Ｋ】実施の第２形態における半導体装置の製造方法の一工程を示す。
【符号の説明】
【００３５】
１・・・    Ｐ型シリコン基板
２・・・    素子分離酸化膜
３・・・    ゲート酸化膜
４・・・    Ｎ＋ｄｏｐｅｄシリコン膜
５・・・    タングステンシリサイド膜
６・・・    ＣＶＤ酸化膜
７・・・    マスク酸化膜
８・・・    セルゲート電極
９・・・    Ｎ＋ｄｏｐｅｄシリコン膜残り
１０・・・  Ｎ型拡散層
１１・・・  第一の窒化膜
１２・・・  層間膜
１３・・・  セルコンタクト
１４・・・  第一の窒化膜のサイドウォール
１５・・・    コンタクトＮ＋ｄｏｐｅｄシリコン膜
１６・・・  セルゲート−セルコンタクトショート部
１７・・・    容量コンタクト
１８・・・  容量電極
１９・・・  容量膜
２０・・・  容量プレート
２１・・・  ビット線コンタクト
２２・・・  ビット線
２３・・・  熱酸化膜
２４・・・  増速酸化膜
２５・・・  第二の窒化膜
２６・・・  第二の窒化膜のサイドウォール
２７・・・  キャップ酸化膜
２８・・・  レジスト
２９・・・  微小パーティクル
３０・・・  Ｌ太セルゲート電極
３１・・・  露出したＬ太セルゲート電極側面
３２・・・  露出したＬ太セルゲート電極側面酸化膜
【図１Ａ】
2009231592.tif 000003
【図１Ｂ】
2009231592.tif 000004
【図１Ｃ】
2009231592.tif 000005
【図１Ｄ】
2009231592.tif 000006
【図１Ｅ】
2009231592.tif 000007
【図１Ｆ】
2009231592.tif 000008
【図１Ｇ】
2009231592.tif 000009
【図１Ｈ】
2009231592.tif 000010
【図２Ａ】
2009231592.tif 000011
【図２Ｂ】
2009231592.tif 000012
【図２Ｃ】
2009231592.tif 000013
【図２Ｄ】
2009231592.tif 000014
【図２Ｅ】
2009231592.tif 000015
【図２Ｆ】
2009231592.tif 000016
【図２Ｇ】
2009231592.tif 000017
【図２Ｈ】
2009231592.tif 000018
【図２Ｉ】
2009231592.tif 000019
【図２Ｊ】
2009231592.tif 000020
【図２Ｋ】
2009231592.tif 000021
【図３Ａ】
2009231592.tif 000022
【図３Ｂ】
2009231592.tif 000023
【図３Ｃ】
2009231592.tif 000024
【図３Ｄ】
2009231592.tif 000025
【図３Ｅ】
2009231592.tif 000026
【図３Ｆ】
2009231592.tif 000027
【図３Ｇ】
2009231592.tif 000028
【図３Ｈ】
2009231592.tif 000029
【図３Ｉ】
2009231592.tif 000030
【図３Ｊ】
2009231592.tif 000031
【図３Ｋ】
2009231592.tif 000032