(57)【要約】【課題】オフ動作時にノイズの発生を防ぐと共に、高いアバランシェ耐量を得ることのできる半導体装置を提供する。【解決手段】半導体装置１は、半導体基板１０に設けられたｎ−型ベース領域１４と、ｎ−型ベース領域１４の下面に設けられたｎ＋型バッファ領域１３とを有する。また、ｎ＋型バッファ領域１３の下面にはｐ型エミッタ領域１２が設けられ、ｐ型エミッタ領域１２の下面に電気的に接続するようにコレクタ電極１１が設けられている。そして、ｎ−型ベース領域１４の上面にはｐ型ベース領域１５、ｎ型エミッタ領域１６、ゲート電極１８及びエミッタ電極１９が設けられている。ｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合界面は凹凸を有するように形成されている。【選択図】図１
2009218543.tif 000002
【特許請求の範囲】
【請求項１】
相互に対向する上面及び下面を有する半導体基板と、
前記半導体基板に設けられた第１導電型の第１のベース領域と、
前記第１のベース領域の下面に設けられ、前記第１のベース領域よりも高い不純物濃度を有する第１導電型のバッファ領域と、
前記バッファ領域の下面に設けられた第２導電型のエミッタ領域と、
前記第１のベース領域の上面に選択的に設けられた第２導電型の第２のベース領域と、
前記第２のベース領域の上面に選択的に設けられた第１導電型の拡散領域と、
前記拡散領域から前記第２のベース領域を介して前記第１のベース領域に亘る領域に絶縁膜を介して設けられた制御電極と、
前記第２のベース領域及び前記拡散領域に電気的に接続するように設けられた第１の主電極と、
前記エミッタ領域の下面に電気的に接続するように設けられた第２の主電極と
を備え、
前記バッファ領域と前記第１のベース領域との接合界面は凹凸を有する
ことを特徴とする半導体装置。
【請求項２】
前記バッファ領域と前記エミッタ領域との接合界面は凹凸を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板に設けられ、前記拡散領域が前記第１の主電極に接続されて半導体素子が形成される素子領域と、
前記素子領域の外周部を囲むように設けられた終端領域と
を更に備え、
前記バッファ領域と前記第１のベース領域との接合界面の凹凸は、前記素子領域に設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
相互に対向する上面及び下面を有する半導体基板と、
前記半導体基板に設けられた第１の不純物濃度を有する第１導電型の第１のベース領域と、
前記第１のベース領域の下面に設けられ、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のバッファ領域と、
前記バッファ領域の下面に設けられた第２導電型のエミッタ領域と、
前記第１のベース領域の上面に選択的に設けられた第２導電型の第２のベース領域と、
前記第２のベース領域の上面に選択的に設けられた第１導電型の拡散領域と、
前記拡散領域から前記第２のベース領域を介して前記第１のベース領域に亘る領域に絶縁膜を介して設けられた制御電極と、
前記第２のベース領域及び前記拡散領域に電気的に接続するように設けられた第１の主電極と、
前記エミッタ領域の下面に電気的に接続するように設けられた第２の主電極と
を備え、
前記第１のベース領域内に前記第１の不純物濃度よりも高い第３の不純物濃度を有する第１導電型の高濃度拡散領域を有する
ことを特徴とする半導体装置。
【請求項５】
相互に対向する上面及び下面を有する半導体基板と、
前記半導体基板に設けられた第１の不純物濃度を有する第１導電型の第１の半導体領域と、
前記第１の半導体領域の下面に設けられ、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型エミッタ領域と、
前記第１の半導体領域の上面に設けられ、第３の不純物濃度を有する第２導電型エミッタ領域と、
前記第１導電型エミッタ領域に電気的に接続するように設けられた第１の主電極と、
前記第２導電型エミッタ領域に電気的に接続するように設けられた第２の主電極と
を備え、
前記第１の半導体領域内に前記第１の不純物濃度よりも高い第４の不純物濃度を有する第１導電型拡散領域を有するとともに、前記第１の半導体領域内の前記第１導電型拡散領域よりも前記第１導電型エミッタ領域の表面の近くに前記第３の不純物濃度よりも高い第５の不純物濃度を有する第２導電型拡散領域を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するＩＧＢＴ等は、高耐圧を保持したままでオン動作時の抵抗やターンオフ時の損失を低減する必要がある。ＩＧＢＴの低オン抵抗化、ターンオフ損失の低減を図る種々の構成が知られている（特許文献１及び２参照）。
【０００３】
ＩＧＢＴのオフ動作時において、導通状態でｎ−型ベース領域に蓄積されているキャリアが排出される。その際、コレクタ−エミッタ間電圧が上昇し、これに伴いｐ型ベース領域とｎ−型ベース領域の接合界面から空乏層が広がる。特許文献１及び２に示されるような、ｎ＋型バッファ領域が同一の深さで一様に形成されている場合、ｐ型ベース領域とｎ−型ベース領域の接合界面から伸びる空乏層は、ｎ＋型バッファ領域の全面に同時に到達する。ｎ−型ベース領域に蓄積されていたキャリアはこの時に完全に排出され、急峻に電流が切れてノイズが発生するという問題があった。
【特許文献１】特開２００２−４３５７３号公報
【特許文献２】特開２００４−１０３９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オフ動作時にノイズの発生を防ぐと共に、高いアバランシェ耐量を得ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、相互に対向する上面及び下面を有する半導体基板と、前記半導体基板に設けられた第１導電型の第１のベース領域と、前記第１のベース領域の下面に設けられ、前記第１のベース領域よりも高い不純物濃度を有する第１導電型のバッファ領域と、前記バッファ領域の下面に設けられた第２導電型のエミッタ領域と、前記第１のベース領域の上面に選択的に設けられた第２導電型の第２のベース領域と、前記第２のベース領域の上面に選択的に設けられた第１導電型の拡散領域と、前記拡散領域から前記第２のベース領域を介して前記第１のベース領域に亘る領域に絶縁膜を介して設けられた制御電極と、前記第２のベース領域及び前記拡散領域に電気的に接続するように設けられた第１の主電極と、前記エミッタ領域の下面に電気的に接続するように設けられた第２の主電極とを備え、前記バッファ領域と前記第１のベース領域との接合界面は凹凸を有することを特徴とする。
【０００６】
本発明の別の一態様に係る半導体装置は、相互に対向する上面及び下面を有する半導体基板と、前記半導体基板に設けられた第１の不純物濃度を有する第１導電型の第１のベース領域と、前記第１のベース領域の下面に設けられ、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型のバッファ領域と、前記バッファ領域の下面に設けられた第２導電型のエミッタ領域と、前記第１のベース領域の上面に選択的に設けられた第２導電型の第２のベース領域と、前記第２のベース領域の上面に選択的に設けられた第１導電型の拡散領域と、前記拡散領域から前記第２のベース領域を介して前記第１のベース領域に亘る領域に絶縁膜を介して設けられた制御電極と、前記第２のベース領域及び前記拡散領域に電気的に接続するように設けられた第１の主電極と、前記エミッタ領域の下面に電気的に接続するように設けられた第２の主電極とを備え、前記第１のベース領域内に前記第１の不純物濃度よりも高い第３の不純物濃度を有する第１導電型の高濃度拡散領域を有することを特徴とする。
【０００７】
本発明の別の一態様に係る半導体装置は、相互に対向する上面及び下面を有する半導体基板と、前記半導体基板に設けられた第１の不純物濃度を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の下面に設けられ、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する第１導電型エミッタ領域と、前記第１の半導体領域の上面に設けられ、第３の不純物濃度を有する第２導電型エミッタ領域と、前記第１導電型エミッタ領域に電気的に接続するように設けられた第１の主電極と、前記第２導電型エミッタ領域に電気的に接続するように設けられた第２の主電極とを備え、前記第１の半導体領域内に前記第１の不純物濃度よりも高い第４の不純物濃度を有する第１導電型拡散領域を有するとともに、前記第１の半導体領域内の前記第１導電型拡散領域よりも前記第１導電型エミッタ領域の表面の近くに前記第３の不純物濃度よりも高い第５の不純物濃度を有する第２導電型拡散領域を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、オフ動作時にノイズの発生を防ぐと共に、高いアバランシェ耐量を得ることのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、以下に記載する「ｎ＋型」はｎ型不純物濃度が高い半導体を示し、「ｎ−型」はｎ型不純物濃度が低い半導体を示す。これと同様に、「ｐ＋型」、「ｐ−型」は、それぞれ、ｐ型不純物濃度が高い半導体、ｐ型不純物濃度が低い半導体を示す。
【００１０】
図１の上部は本発明の第１の実施の形態に係る半導体装置の構成を模式的に示す断面図である。図１の下部はｎ＋型バッファ領域におけるｎ型不純物濃度を示すグラフである。本実施の形態に係る半導体装置１は、トレンチゲート型のＩＧＢＴである。この半導体装置１は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなる半導体基板１０に形成される。本実施の形態における半導体基板１０の厚さは、例えば５０〜１２０μｍである。
【００１１】
半導体基板１０には、ｎ−型ベース領域１４が設けられている。一例として、ｎ−型ベース領域１４の不純物濃度は６Ｅ１３ａｔｏｍ／ｃｍ３である。ｎ−型ベース領域１４の上面には、ｎ−型ベース領域１４に接続されるｐ型ベース領域１５が選択的に設けられている。更に、ｐ型ベース領域１５の上面には、ｎ型ソース領域１６が選択的に設けられている。また、ｎ型ソース領域１６からｐ型ベース領域１５を介してｎ−型ベース領域１４に亘る領域にはトレンチｔが形成されており、このトレンチｔの内部にゲート絶縁膜１７を介してゲート電極１８が設けられている。ゲート絶縁膜１７は、例えば膜厚約０．１μｍのシリコン酸化膜からなる。このゲート電極１８は、しきい値電圧以上のゲート電圧を印加されることにより、半導体基板１０に対して垂直方向（図１に示すｘ方向）に伸びるチャネルをｐ型ベース領域１５に形成してＩＧＢＴを導通させるものである。
【００１２】
更に、ｐ型ベース領域１５及びｎ型ソース領域１６の上面には、ｎ型ソース領域１６に接続されると共に、ｐ型ベース領域１５を介してｎ−型ベース領域１４と電気的に接続するようにエミッタ電極１９が設けられている。エミッタ電極１９はゲート絶縁膜１７によりゲート電極１８と絶縁されている。また、ｎ−型ベース領域１４の下面には、ｎ−型ベース領域１４より高い不純物濃度を有するｎ＋型バッファ領域１３が設けられている。一例として、ｎ＋型バッファ領域１３の不純物濃度は５Ｅ１５ａｔｏｍ／ｃｍ３である。ｎ＋型バッファ領域１３の下面には、ｐ型エミッタ領域１２が設けられ、ｐ型エミッタ領域１２に電気的に接続するようにコレクタ電極１１が設けられている。
【００１３】
図１に示すように、本実施の形態の半導体装置１のｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合部分の断面は、上に凸な複数の曲線が半導体基板１０の上面に沿った横方向（図１に示すｙ方向）につながるように形成されている。本実施の形態においては、この接合部分の断面形状は紙面垂直方向にストライプ状に続いている。これにより、半導体装置１のｎ−型ベース領域１４とｎ＋型バッファ領域１３との間の接合界面の形状は凹凸を有するように形成されている。
【００１４】
図１の下部に示すグラフは、ｎ＋型バッファ領域１３の深さが同一の箇所（図１の上部の構成図に示すＡ−Ａ’線箇所）でのｎ型不純物濃度の分布のグラフを、上部のＩＧＢＴの構造と対応付けて示したものである。本実施の形態に係る半導体装置１のｎ＋型バッファ領域１３のｎ型不純物濃度の分布は、同一深さにおいて周期的に不純物濃度が変化する分布となっている。ｎ＋型バッファ領域１３の凸部のピークが形成された箇所に不純物濃度のピークが形成される。ｎ＋型バッファ領域１３の凹凸の１つの繰り返し単位が有する幅Ｘと同一の幅で不純物濃度が周期的に変化している。
【００１５】
このように構成された本実施の形態に係る半導体装置１のオン動作について説明する。オン動作時にｎ型ソース領域１６はエミッタ電極１９を介して接地されているものとする。この状態でゲート電極１８に対してしきい値以上の電圧が印加されることにより、ゲート電極１８とｎ型ソース領域１６との間に電位差が生じる。そして、ｐ型ベース領域１５のゲート絶縁膜１７に沿った部分にチャネルが生じる。このチャネルからｎ−型ベース領域１４に電子が注入され、コレクタ電極１１からエミッタ電極１９へと電流が流れる。このとき、電子の注入を受けてｐ型エミッタ領域１２からｎ＋型バッファ領域１３を介してｎ−型ベース領域１４にキャリアであるホールが注入されるため、導電率変調が起こりＩＧＢＴのオン抵抗が低減される。
【００１６】
次に、本実施の形態に係る半導体装置１のオフ動作について説明する。オフ動作時にｎ−型ベース領域１４に蓄積されたキャリアがｎ＋型バッファ領域１３側へ排出される。その際、コレクタ−エミッタ間電圧が上昇し、これに伴いｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から空乏層が広がる。
【００１７】
特許文献１及び２に示されるように、ｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合界面が平坦に形成されている場合、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から伸びてくる空乏層はｎ＋型バッファ領域１３の全面に同時に到達する。この際、ｎ−型ベース領域１４に蓄積されていたキャリアが完全に排出され、急峻に電流が切れる。電圧Ｖは電流Ｉの時間変化により表され（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）、急激な電流の変化によって発生する電圧によりノイズが引き起こされるという問題があった。
【００１８】
本実施の形態の半導体装置１におけるオフ動作時には、凹凸を有するように形成されたｎ＋型バッファ領域１３の頂点部分が、エミッタ電極１９側から伸びる空乏層の広がりを止める。この時、半円形状に形成されたｎ＋型バッファ領域１３のピーク間の谷間の領域Ｒが空乏化されずに残る。ｎ＋型バッファ領域１３のピーク間の谷間の領域Ｒにたまったキャリアは空乏層により急激には排出されず、緩やかに排出される。そのため、空乏層がｎ＋型バッファ領域１３に到達した後もキャリアが徐々に排出され、電流が急激に止まることがない。電流の時間変化で表される電圧も急激に上昇することがなく、ノイズが緩和される。
【００１９】
次に、図１に示す半導体装置の製造方法の一例を、図２乃至図６を参照して説明する。図２乃至図６は第１の実施の形態に係る半導体装置１の製造工程を示す工程図である。図２乃至図６に示される半導体装置の製造工程において、図１に示したエミッタ電極１９側を紙面下方に、コレクタ電極１１側を紙面上方に上下反転して記載している。
【００２０】
図２に示すように、半導体基板１０の所定の領域にトレンチＴを形成する。本実施の形態において、半導体基板１０の厚さは例えば２００μｍ程度であり、トレンチＴの深さは例えば１２０μｍ、トレンチＴ間の間隔は例えば３０μｍである。また、このトレンチＴは紙面垂直方向にストライプ状に続いているものとする。続いて、図３に示すように、このトレンチＴの形成された半導体基板１０の全面にイオン注入装置を用いてｎ型の不純物、例えば砒素（Ａｓ）をイオン注入する。本実施の形態において、半導体基板１０に注入するイオンのドーズ量を例えば１Ｅ１２〜３Ｅ１３ａｔｏｍ／ｃｍ２のように設定する。
【００２１】
次に、図４に示すように、半導体基板１０に対し例えば熱工程を加えることにより、ｎ型不純物を拡散する。トレンチＴの底部に注入したｎ型不純物は、互いに結合して半導体基板１０中にｎ＋型バッファ領域１３を形成する。ここで、トレンチＴの底部に注入されたｎ型不純物は、トレンチＴの開口ピッチの分だけ離間している。そのため、ｎ型不純物が拡散して形成されたｎ＋型バッファ領域１３を断面半円状に形成することができる。本実施の形態において、ｎ＋型バッファ領域１３の形状及び不純物濃度は、トレンチＴの幅や深さ、トレンチＴの内部に注入されるｎ型不純物によって調整することができる。この後、半導体基板１０のトレンチＴが形成された面の全面に保護膜２０を形成する。
【００２２】
次に、図５に示すように、周知のＩＧＢＴの製造工程で半導体基板１０にｐ型ベース領域１５、ｎ型ソース領域１６、トレンチ型のゲート電極１８及びエミッタ電極１９を形成する。この際、図示しない半導体装置の終端領域にガードリング領域等の構造を形成してもよい。そして、半導体基板１０のトレンチＴが形成された面をトレンチＴ底部の保護膜２０が除去されるまで研削し、平坦化する。本実施の形態において、半導体基板１０の厚さが例えば５０〜８０μｍ程度になるまで研削する。
【００２３】
続いて、図６に示すように平坦化した面にｐ型の不純物、例えばホウ素（Ｂ）をドーズ量１Ｅ１３〜１Ｅ１４ａｔｏｍ／ｃｍ２でイオン注入した後に活性化し、ｐ型エミッタ領域１２を形成する。このように形成されたｐ型エミッタ領域１２上に導電体を堆積し、コレクタ電極１１を形成して図１に示す半導体装置を得ることができる。
【００２４】
第１の実施の形態に係る半導体装置１の製造方法によれば、ＩＧＢＴの構造を半導体基板１０の表面に形成する前に、ｎ型不純物を熱拡散してｎ＋型バッファ領域１３を形成することができる。表面構造を形成した後に熱を加える必要がないため、半導体装置１の表面に形成されたｐ型ベース領域１５、ｎ型ソース領域１６等は影響を受けることがない。また、表面構造を形成する際、半導体基板１０の厚さは２００μｍとして厚いまま表面構造を形成し、その後研削を行うため、表面構造を形成するための搬送や加工等の種々の工程を行うことが容易である。
【００２５】
次に、第１の実施の形態に係る半導体装置の製造方法の変形例を図７乃至図９を参照して説明する。本実施の形態の製造方法において、図３に示すイオン注入を行う工程までは、先の例と同様である。
【００２６】
次に、図７に示すように、半導体基板１０に対し例えば熱工程を加えることにより、ｎ型不純物を拡散する。トレンチＴの底部に注入したｎ型不純物は、互いに結合して半導体基板１０中にｎ＋型バッファ領域１３を形成する。ここで、トレンチＴの底部に注入されたｎ型不純物は、トレンチＴの開口ピッチの分だけ離間している。そのため、ｎ型不純物が拡散して形成されたｎ＋型バッファ領域１３を断面半円状に形成することができる。この後、半導体基板１０のトレンチＴが形成された面の全面に埋め込み材、例えばポリシリコン２１を堆積する。ポリシリコン２１はトレンチＴ内部にも堆積されてトレンチＴを埋め込んでいる。
【００２７】
次に、図８に示すように、周知のＩＧＢＴの製造工程で半導体基板１０にｐ型ベース領域１５、ｎ型ソース領域１６、トレンチ型のゲート電極１８及びエミッタ電極１９を形成する。この際、図示しない半導体装置の終端領域にガードリング領域等の構造を形成してもよい。その後、半導体基板１０のトレンチＴが形成された面を研削し、平坦化する。この際、トレンチＴ内部に埋め込んだポリシリコン２１を残す程度まで研削してもよいし、トレンチＴ内部に埋め込んだポリシリコン２１が除去されるまで研削してもよい。本例においては、半導体基板１０の厚さが例えば５０〜１２０μｍになるまで研削して、トレンチＴ内部に埋め込んだポリシリコン２１の一部が残るように平坦化している。
【００２８】
次に、図９に示すように、平坦化した面にｐ型の不純物、例えばホウ素（Ｂ）をドーズ量１Ｅ１３〜１Ｅ１４ａｔｏｍ／ｃｍ２でイオン注入した後に活性化し、ｐ型エミッタ領域１２を形成する。このｐ型エミッタ領域１２上に導電体を堆積し、コレクタ電極１１を形成する。このようにしてもｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合界面に凹凸を有する半導体装置１を得ることができる。この場合、トレンチＴ内部をポリシリコン２１で埋め込んでいるため、ｎ＋型バッファ領域１３内のｎ型不純物濃度は、図１に示すグラフとは異なる。
【００２９】
第１の実施の形態に係る半導体装置の製造方法の変形例によれば、ＩＧＢＴの構造を表面に形成する際に、トレンチＴがポリシリコン２１で埋め込まれている。そのため、表面の構造を形成する際にトレンチＴ内にダストが入ることを防ぐことができる。また、トレンチＴの形成された面を研削して平坦化する際に、半導体基板１０を均一に平坦化することも可能となる。
【００３０】
（第２の実施の形態）
図１０は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。第２の実施の形態に係る半導体装置２において、第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００３１】
図１０に示すように、本実施の形態に係る半導体装置２は、ｎ＋型バッファ領域１３とｐ型エミッタ領域１２との接合界面の形状も凹凸を有するように形成されている。図１０に示す本実施の形態の半導体装置２のｐ型エミッタ領域１２は、ｎ＋型バッファ領域１３の半円形状のピーク位置と略同一の箇所に凸部が形成されている。この凸部は本実施の形態においては、ｎ＋型バッファ領域１３の半円形状と同様に紙面垂直方向にストライプ状に続いている。これにより、半導体装置２のｐ型エミッタ領域１２とｎ＋型バッファ領域１３との間の接合界面の形状は凹凸を有するように形成されている。ここで、ｎ＋型バッファ領域１３とｐ型エミッタ領域１２との接合界面の凹凸の形状は、ｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合界面の凹凸の形状と同一であってもよい。
【００３２】
ｐ型エミッタ領域１２をこのような構造にすることにより、オン動作時にｎ−型ベース領域１４内に蓄積されるキャリアに若干の濃淡ができる。このキャリアの濃淡によって、オフ動作時に形成される空乏層には広がりの速度が早い部分と遅い部分とが繰り返し現れる。このため、空乏層がｎ＋型バッファ領域１３バッファに到達する時間にずれが生じ、コレクタ電流が瞬間的に遮断され、ノイズが発生する現象を抑えることが出来る。
【００３３】
次に、第２の実施の形態に係る半導体装置の製造方法の例を図１１乃至図１３を参照して説明する。本実施の形態の製造方法において、図３に示すイオン注入を行う工程までは、第１の実施の形態に係る半導体装置の製造方法と同様である。
【００３４】
図１１に示すように、半導体基板１０に対し例えば熱工程を加えることにより、ｎ型不純物を拡散する。トレンチＴの底部に注入したｎ型不純物は、互いに結合して半導体基板１０中にｎ＋型バッファ領域１３を形成する。ここで、トレンチＴの底部に注入されたｎ型不純物は、トレンチＴの開口ピッチの分だけ離間している。そのため、ｎ型不純物が拡散して形成されたｎ＋型バッファ領域１３を断面半円状に形成することができる。この後、半導体基板１０のトレンチＴが形成された面の全面にイオン注入装置を用いてｐ型の不純物、例えばホウ素（Ｂ）を例えば１Ｅ１３〜１Ｅ１４ａｔｏｍ／ｃｍ２のドーズ量でイオン注入して活性化する。これにより、トレンチＴの側壁及び底部を含む半導体基板１０の全面にｐ型半導体領域２３を形成する。そして、半導体基板１０のトレンチＴが形成された面の全面に埋め込み材、例えばｐ型不純物がドーピングされたポリシリコン２２を堆積する。ｐ型ポリシリコン２２はトレンチＴ内部にも堆積されてトレンチＴを埋め込んでいる。
【００３５】
次に、図１２に示すように、周知のＩＧＢＴの製造工程で半導体基板にｐ型ベース領域１５、ｎ型ソース領域１６、トレンチ型のゲート電極１８及びエミッタ電極１９を形成する。この際、図示しない半導体装置の終端領域にガードリング領域等の構造を形成してもよい。その後、半導体基板１０のトレンチＴが形成された面を研削し、平坦化する。この際、トレンチＴ内部に埋め込んだｐ型ポリシリコン２２を残す程度まで研削してもよいし、トレンチＴ内部に埋め込んだｐ型ポリシリコン２２が除去されるまで研削してもよい。本例においては、半導体基板１０の厚さが例えば５０〜１２０μｍになるまで研削して、トレンチＴ内部に埋め込んだｐ型ポリシリコン２２の一部が残るように平坦化している。
【００３６】
次に、図１３に示すように、平坦化した面にｐ型の不純物、例えばホウ素（Ｂ）をドーズ量１Ｅ１３〜１Ｅ１４ａｔｏｍ／ｃｍ２でイオン注入してｐ型エミッタ領域１２を形成する。このイオン注入により形成される層は、ｎ＋型バッファ領域１３がコレクタ電極１１に接続しないために必要なものであるため、平坦化後にイオン注入するホウ素の活性化は低くてもよい。すなわち、通常活性化に用いられる高温の熱工程は必要ない。このように形成されたｐ型エミッタ領域１２上に導電体を堆積し、コレクタ電極１１を形成して図１０に示す半導体装置２を得ることができる。この場合、トレンチＴの側壁及び底部近傍に形成したｐ型半導体領域２３、トレンチＴ内部に埋め込まれたｐ型ポリシリコン２２及びホウ素のイオン注入により、ｎ＋型バッファ領域１３との接合界面に凹凸を有するｐ型エミッタ領域１２を形成することができる。
【００３７】
第１の実施の形態に係る半導体装置１の製造方法では、ｎ＋型バッファ領域１３の実効的なｎ型不純物のドーズ量が半導体基板１０の研削の精度に影響を受ける。この結果、オン動作時にｐ型エミッタ領域１２からｎ＋型バッファ領域１３を介してｎ−型ベース領域１４に注入されるホールの注入量も半導体基板１０の研削の精度に左右される。半導体基板１０の研削により半導体装置の特性が影響を受ける可能性がある。これに対し、第２の実施の形態の半導体装置２の製造方法では、半導体基板１０の研削の前にｐ型半導体領域２３を形成すると共に、トレンチＴ内にｐ型ポリシリコン２２を堆積してｐ型エミッタ領域１２を形成する。そのため、ｐ型エミッタ領域１２から注入されるホールの量は半導体基板１０の研削の精度に左右されることがない。また、ｐ型エミッタ領域１２とｎ＋型バッファ領域１３との接合界面が凹凸を有するように形成されているため、ｐ型エミッタ領域１２とｎ型バッファ領域１３との接触面積が広くなり、ｐ型エミッタ領域からのホールの注入効率が上がる。
【００３８】
（第３の実施の形態）
図１４は本発明の第３の実施の形態に係る半導体装置の構成を模式的に示す断面図である。第３の実施の形態に係る半導体装置において、第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００３９】
図１４に示すように、本実施の形態に係る半導体装置３のｎ＋型バッファ領域１３とｐ型エミッタ領域１２とは素子領域にのみ選択的に形成されている。ここで、素子領域とは半導体基板１０の上面にｐ型ベース層１５、ｎ型ソース層１６、エミッタ電極１９等が形成され、ＩＧＢＴが構成されている領域である。また、終端領域とは半導体基板上において素子領域を取り囲むように形成される領域である。本実施の形態に係る半導体装置３は、素子領域の裏面にのみトレンチＴを形成してｎ型不純物を注入することにより、素子領域にｎ＋型バッファ領域１３を製造することができる。ここで、図１４に示すｐ型エミッタ領域１２の形状は、第１の実施の形態に示すように平坦に形成されている。しかし、図１５に示すように、第２の実施の形態と同様に、ｎ＋型バッファ領域１３とｐ型エミッタ領域１２との接合界面の形状が凹凸を有するように形成することもできる。
【００４０】
第３の実施の形態の半導体装置３のオフ動作時に、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から空乏層が広がる。この空乏層は終端領域に広がると共に、素子領域に形成されたｎ＋型バッファ領域１３に到達する。ｎ＋型バッファ領域１３に到達した空乏層内の高電界によりアバランシェが発生するものの、アバランシェ電流は素子領域全体を経路として分散して流れるため、終端部分などに電流が集中して素子の破壊が起こることがない。半導体装置３の耐圧を面積の広い素子領域における耐圧によって決定することができ、広い面でアバランシェ電流を分散的に流すことができる。そのため、アバランシェ時の電流密度を低減することができ、高いアバランシェ耐量を得ることができる。
【００４１】
また、第３の実施の形態の半導体装置３の終端領域には、ｐ型エミッタ領域１２及びｎ＋型バッファ領域１３が形成されていない。この半導体装置３のオン動作時には、ｐ型エミッタ領域１２からホールが注入されることがないため、終端領域下のｎ−型ベース領域１４にはキャリアが蓄積されない。この半導体装置３のオフ動作時に、終端領域に蓄積されたキャリアによる電流が素子領域の最外周部に集中することがなく、素子領域最外周部の素子が破壊されることがない。
【００４２】
図１６は本発明の第３の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。第３の実施の形態の変形例の半導体装置３’において、第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００４３】
図１６に示すように、本実施の形態に係る半導体装置３’のｐ型エミッタ領域１２は先の例と同様に素子領域にのみ選択的に形成されている。一方、ｎ＋型バッファ領域１３から延長した、ｎ型領域が終端領域に形成されている。ただし、ｎ型領域はｎ＋型バッファ領域１３よりも半導体基板の裏面からの深さ方向距離が短くなるように設けられている。この点において先の例の半導体装置３と異なる。
【００４４】
半導体装置３’をこのような構成とすることで、先の例に対し、以下の効果がある。先の例における半導体装置３のオフ動作時において、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から広がる空乏層がコレクタ電極１１に到達するとリーク電流を増大させる。そのため、終端領域において、空乏層が終端領域のコレクタ電極１１に直接到達しないように設計する必要がある。これに対し、第３の実施の形態の変形例の半導体装置３’は、オフ動作時にｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から広がる空乏層が終端領域のｎ−型ベース領域１４に伸びた場合でも、終端領域に形成されたｎ＋型バッファ領域１３に接触して広がりが止まる。空乏層が半導体装置３’のコレクタ電極１１に到達することがないため、コレクタ電極１１への電流のリークを抑えることができる。
【００４５】
次に、第３の実施の形態の変形例の半導体装置３’の製造方法の例を図１７乃至図１９を参照して説明する。
【００４６】
図１７に示すように、半導体基板１０の素子領域及び終端領域にトレンチＴを形成する。本実施の形態において、マスクの開口部の幅によりトレンチＴの深さを調整することのできるマイクロローディング効果を用いてトレンチＴを形成する。即ち、開口幅の広いマスクを用いて素子領域に深いトレンチＴを、開口幅の狭いマスクを用いて終端領域に浅いトレンチＴを形成する。
【００４７】
続いて、図１８に示すように、素子領域及び終端領域にトレンチの形成された半導体基板１０の全面にイオン注入装置を用いてｎ型の不純物、例えば砒素（Ａｓ）をイオン注入する。本実施の形態において、半導体基板１０に注入するイオンのドーズ量を例えば１Ｅ１２〜１Ｅ１３ａｔｏｍ／ｃｍ２のように設定する。
【００４８】
次に、図１９に示すように、半導体基板１０に対し例えば熱工程を加えることにより、ｎ型不純物を拡散する。トレンチＴの底部に注入したｎ型不純物は、互いに結合して半導体基板１０中にｎ＋型バッファ領域１３を形成する。ここで、素子領域に形成されるトレンチＴと終端領域に形成されるトレンチＴの深さが異なるため、素子領域と終端領域とでｎ＋型バッファ領域１３とｎ−型ベース領域１４との接合界面の深さが異なるように形成することができる。この後、第１及び第２の実施の形態と同様に、周知のＩＧＢＴの製造工程で半導体装置３’を形成する。ここで、半導体基板１０のトレンチが形成された面を研削する際に、素子領域にはｎ＋型バッファ領域１３及びｐ型エミッタ領域１２が形成され、且つ終端領域にはｎ＋型バッファ領域１３が薄く形成される程度まで研削する。このようにして、ｎ＋型バッファ領域１３が終端領域にも薄く形成されている半導体装置３’を得ることができる。
【００４９】
（第４の実施の形態）
図２０は本発明の第４の実施の形態に係る半導体装置の構成を模式的に示す断面図である。また、図２０の右側は、半導体装置４のオン動作時及びオフ動作時のキャリア濃度及びオフ動作時の電界強度を半導体装置４の構成に対応して示したグラフである。第４の実施の形態に係る半導体装置４において、第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００５０】
図２０に示すように、本実施の形態の半導体装置４のｎ−型ベース領域１４内には、高濃度のｎ＋型拡散領域２４が形成されている。ｎ＋型拡散領域２４は１Ｅ１３ａｔｏｍ／ｃｍ２程度のドーズ量のイオン注入で形成することができる。このｎ＋型拡散領域２４は、ｎ−型ベース領域１４内のｎ＋型バッファ領域１３表面から所定距離離れた位置に複数設けられている。ｎ＋型拡散領域２４は、球形状に形成されていてもよいし、紙面垂直方向に延びたストライプ形状を有していてもよい。また、網目状の平面形状を有していてもよい。
【００５１】
このように構成された半導体装置４の動作について、比較例を参照して説明する。図２１は、本実施の形態の比較例の半導体装置の構成を模式的に示す断面図である。また、図２１の右側は、比較例の半導体装置４−ｃのオン動作時及びオフ動作時のキャリア濃度及びオフ動作時の電界強度を半導体装置４−ｃの構成に対応して示したグラフである。第４の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。図２１に示す比較例の半導体装置４−ｃは、ｎ−型ベース領域内にｎ＋型拡散領域２４が設けられていない点において本実施の形態に係る半導体装置と異なる。また、図２２及び図２３は本実施の形態及び比較例の半導体装置のターンオフ時におけるコレクタ電流・コレクタ電圧波形を示す波形図である。
【００５２】
比較例の半導体装置４−ｃにおいて、導通時にｎ−型ベース領域１４に蓄積していたキャリア（電子、ホール）のキャリア濃度が図２０の右側のグラフにＯＮで示されている。半導体装置４−ｃのターンオフ後、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から空乏層が広がるとともにｎ−型ベース領域１４のｐ型ベース領域１５側からキャリアが減少する。このときのキャリア濃度の変化が図２１の右側のグラフにおいてＯＦＦ−１〜ＯＦＦ−６で示されている。また、このときｎ−型ベース領域１４に広がる電界の電界強度が図２１の右側のグラフにＯＦＦ−１〜ＯＦＦ−７で示されている。
【００５３】
ｎ−型ベース領域１４に生じた空乏層の広がりとともに、ｎ−型ベース領域１４からキャリアが排出される。キャリア濃度ＯＦＦ−６の後、ｎ−型ベース領域１４に残存しているキャリアが完全に排出されると、電界強度のグラフのＯＦＦ−７に示すように、所定の強度以上の電界がｎ＋型バッファ領域１３に到達し、コレクタ電流が急峻に切れる。電圧Ｖは電流Ｉの時間変化により表され（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）、急激なコレクタ電流の変化によってコレクタ電圧にノイズが引き起こされる（図２３参照）。
【００５４】
ＩＧＢＴにおいて、導通時の損失を減らすとともに、ターンオン時のキャリア移動の高速性を改善するには、ｎ−型ベース領域１４の厚さを薄くすればよい。しかし、ｎ−型ベース領域１４の厚さを薄くすると、図２３に示すように、波形に振動が出てノイズが発生する。このノイズは他の電子機器の誤動作を引き起こしたり、通信などへの影響、さらに装置などの制御系への影響が懸念されるため、ノイズを低減することが求められている。
【００５５】
本実施の形態の半導体装置４において、導通時にｎ−型ベース領域１４に蓄積していたキャリア（電子、ホール）のキャリア濃度が図２０の右側のグラフにＯＮで示されている。半導体装置４のターンオフ後、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から空乏層が広がるとともにｎ−型ベース領域１４のｐ型ベース領域１５側からキャリアが減少する。このときのキャリア濃度の変化が図２０の右側のグラフにおいてＯＦＦ−１〜ＯＦＦ−６で示されている。また、このときｎ−型ベース領域１４に広がる電界の電界強度が図２０の右側のグラフにＯＦＦ−１〜ＯＦＦ−５で示されている。
【００５６】
本実施の形態の半導体装置４において、空乏層の伸びは、ｎ−型ベース領域１４内のｎ＋型拡散領域２４においてストップされる。そのため、所定の強度以上の電界はＯＦＦ−５から下に広がることがない。ｎ＋型拡散領域２４とｎ＋型バッファ領域１３との間に残存したキャリアは、緩やかに排出されるため、コレクタ電流が急峻に切れることがない。電流の時間変化で表される電圧（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）も急激に上昇することがなく、ノイズが緩和される。（図２２参照）。このように、本実施の形態に係る半導体装置４においては、オフ動作時にノイズの発生を防ぐことができる。
【００５７】
図２４は、本実施の形態に係る半導体装置４と比較例の半導体装置４−ｃとにおける、ターンオフ時のコレクタ電圧の波形をシミュレーションした波形図である。図２４に示すように、本実施の形態に係る構造では電圧波形の振動が抑えられている。この際、ｎ＋型拡散領域２４により空乏層の伸びが止められるため、本実施の形態の半導体装置４の耐圧が落ちる。しかし、電圧の振動が低く抑えられているため、この耐圧の低下は特に問題にならない。また本実施の形態の構造では導通時の電圧降下、スイッチング損失はほとんど変化しない。
【００５８】
第４の実施の形態に係る半導体装置４において、ｎ−型ベース領域１４内におけるｎ＋型拡散領域２４の具体的な配置について図２６を参照して説明する。ここで、ｎ＋型拡散領域２４は楕円球形状に形成され、ｎ−型ベース領域１４に点在するように設けられている。
【００５９】
図２６に示すように、ｎ＋型拡散領域２４に接し、ｎ＋型バッファ領域１３の表面に対し４５度の傾きを有する直線Ｌを考える。ここで、直線Ｌがｎ＋型拡散領域２４に接する点Ｐ１からｎ＋型バッファ領域１３に接する点Ｐ２までの距離をＤ１とする。また、隣り合う点Ｐ２間の距離をＤ２とする。ｎ−型ベース領域１４内で隣り合うｎ＋型拡散領域２４の間隔は、Ｄ２＞Ｄ１となる程度に設けられている。また、ｎ＋型拡散領域２４に接する直線Ｌをｎ＋型拡散領域２４に沿って回転させた領域Ｒ１の体積は、ｎ−型ベース領域１４全体の体積の１％以上であることが望ましい。
【００６０】
図２６に示される第４の実施の形態の半導体装置４のオフ動作時に、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から空乏層が広がる。図２６に破線Ｅで示されるように空乏層の伸びは、ｎ−型ベース領域１４内のｎ＋型拡散領域２４においてストップされる。しかし、ｎ＋型拡散領域２４はｎ−型ベース領域１４内で点在しているため、その間では空乏層はｎ＋型バッファ領域１３に到達する程度まで伸長する。ｎ＋型拡散領域２４は、上述のような広い間隔で設けられるため、ｎ−型ベース領域１４内に高濃度のｎ＋型拡散領域２４を設けたとしても半導体装置４の耐圧は低下することがない。
【００６１】
図２６の右側に示すグラフには、ｎ−型ベース領域１４のＢ−Ｂ’線部及びＣ−Ｃ’線部における電界強度が示されている。ｎ＋型拡散領域２４の形成されていないＣ−Ｃ’線部において、電界強度はｎ＋型バッファ領域１３に近づくほど低くなっている。また、ｎ＋型拡散領域２４の形成されているＢ−Ｂ’線部においても、電界強度はｎ＋型バッファ領域１３に近づくほど低くなっている。ここで、ｎ＋型拡散領域２４により空乏層の伸びがストップされるため、この周囲では空乏層が曲率を有し電界強度が高くなる。しかし、ｎ＋型拡散領域２４の周囲で電界が集中したとしても、ｎ＋型バッファ領域１３に近く、電界強度がもともと弱いため、この点での電界強度は素子を破壊するまでには至らない。
【００６２】
ここで、図２２に示すように、半導体装置４のターンオフ動作時に空乏層がｎ＋型バッファ領域１３に到達したときの電流値Ｉｄは、経験的に導通時の電流Ｉｃの２０％程度かそれ以下である。その後、ｄＩ／ｄｔを上昇させないようテール電流（図２２のＦ部）を流すために必要な電荷量は、ｎ−型ベース領域１４全体に蓄積されたキャリアの４％以上あることが必要とされる。ｎ＋型拡散領域２４の下の領域Ｒ１に蓄積されるキャリアがｎ−型ベース領域１４全体のキャリアの４％以上となるには、ｎ＋型拡散領域２４の下部の空乏層が伸長しない領域Ｒ１の体積が、ｎ−型ベース領域１４の体積の１％以上であればよい。
【００６３】
このようなｎ＋型拡散領域２４を有する半導体装置の製造方法として、以下のものが考えられる。まず、ｎ＋型バッファ領域１３上に薄いｎ型エピタキシャル層を積み、その後、砒素（Ａｓ）等のｎ型不純物を選択的にイオン注入する。そして、再度ｎ型エピタキシャル層を積み増してｎ−型ベース領域１４を形成し、その上部に既知の方法によりＩＧＢＴの構造を形成する方法である。
【００６４】
なお、ｎ＋型拡散領域２４にて空乏層の伸びを効果的に抑制するためには、ｎ＋型拡散領域２４自体が空乏化する程度にｎ＋型拡散領域２４が低い不純物濃度を有しているのが好ましいことが、コンピュータによるシミュレーションの結果判明した。図２５は、このシミュレーションの結果を示したグラフであり、横軸がｎ＋型拡散領域２４の不純物濃度（ｎ−型ベース領域１４の不純物濃度に対する比）、縦軸がスイッチング動作時の電圧振動量（ｎ＋型拡散領域２４が無い場合と比べた場合の比）を表している。このグラフから明らかなように、ｎ＋型拡散領域２４の不純物濃度は、ｎ−型ベース領域１４の不純物濃度の１００〜１０００倍程度に設定された場合に、最も電圧振動量を低減することができる。これは、スイッチング動作時のコレクタ電流Ｉｃの大きさに拘わらず同様である。
【００６５】
図２７は本発明の第４の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。第４の実施の形態の変形例の半導体装置４’において、第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。
【００６６】
図２７に示すように、本実施の形態に係る半導体装置４’も先の例と同様にｎ−型ベース領域１４内にｎ＋型拡散領域２５が形成されている。本例のｎ＋型拡散領域２５は、ｎ＋型バッファ領域１３に接して設けられている点において先の例と異なる。
【００６７】
半導体装置４’をこのような構成とすることによっても、先の例と同様の効果がある。すなわち、半導体装置４’のオフ動作時に、ｐ型ベース領域１５とｎ−型ベース領域１４との接合界面から広がった空乏層の伸びは、図２７に破線Ｅで示されるように、ｎ−型ベース領域１４内のｎ＋型拡散領域２５においてストップされる。しかし、ｎ＋型拡散領域２５はｎ−型ベース領域１４内で点在しているため、その間では空乏層はｎ＋型バッファ領域１３に到達する程度まで伸長する。ｎ＋型拡散領域２５は、上述のような広い間隔で設けられるため、ｎ−型ベース領域１４内に高濃度のｎ＋型拡散領域２５を設けたとしても半導体装置４’の耐圧は低下することがない。また、ターンオフ時に空乏層がｎ＋型バッファ領域１３まで到達しても、領域Ｒ２にたまったキャリアは空乏層により急激には排出されず、緩やかに排出される。空乏層がｎ＋型バッファ領域１３に到達した後もキャリアが徐々に排出されるため、電流が急激に止まることがない。電流の時間変化で表される電圧（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）も急激に上昇することがなく、ノイズが緩和される。
【００６８】
このようなｎ＋型拡散領域２５を有する半導体装置４’の製造方法として、以下のものが考えられる。半導体基板１０の裏面からトレンチを形成し、ｎ−型ベース領域１４にｎ型不純物をイオン注入する等の方法で製造できる。この工程は、エピタキシャル工程が不要なため、先の例に比べて安価に半導体装置を製造することができる。
【００６９】
（第５の実施の形態）
図２８は本発明の第５の実施の形態に係る半導体装置の構成を模式的に示す断面図である。また、図２８の右側は、半導体装置５のオン動作時及びオフ動作時のキャリア濃度及びオフ動作時の電界強度を半導体装置５の構成に対応して示したグラフである。本実施の形態に係る半導体装置５は、ＰｉＮダイオードである。
【００７０】
この半導体装置５は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなる半導体基板１０に形成される。半導体基板１０には、ｎ−型半導体領域２８が設けられている。ｎ−型半導体領域２８の上面にはｎ−型半導体領域２８に接続されたｐ型エミッタ領域２９が設けられている。またｐ型エミッタ領域２９の上面には、ｐ型エミッタ領域２９と電気的に接続された上部電極３０が設けられている。ｎ−型半導体領域２８の下面にはｎ−型半導体領域２８に接続されたｎ型エミッタ領域２７が設けられている。ここで、ｎ型エミッタ領域２７はｎ−型半導体領域２８よりも高い不純物濃度を有する。また、ｎ型エミッタ領域２７の下面には、ｎ型エミッタ領域２７と電気的に接続された下部電極２６が設けられている。
【００７１】
図２８に示すように、本実施の形態の半導体装置５のｎ−型半導体領域２８内には、ｎ−型半導体領域２８及びｎ型エミッタ領域２７よりも高い不純物濃度を有するｎ＋型拡散領域３１が設けられている。このｎ＋型拡散領域３１は、ｎ型エミッタ領域２７の表面から所定距離離れた位置に複数設けられている。また、ｎ−型半導体領域２８内には、ｐ型エミッタ領域２９よりも高い不純物濃度を有するｐ＋型拡散領域３２が設けられている。このｐ＋型拡散領域３２は、ｎ＋型拡散領域３１よりもｎ型エミッタ領域２７の表面に近い位置に、ｎ型エミッタ領域２７の表面から所定距離離れて複数設けられている。ｎ＋型拡散領域３１及びｐ＋型拡散領域３２は、球状に形成されていてもよいし、紙面垂直方向に延びたストライプ形状を有していてもよい。また、網目状の平面形状を有していてもよい。そして、ｎ−型半導体領域２８内で一様な層として設けられていてもよい。ただし、オン動作時におけるキャリア移動の高速性を考えると、キャリアが流れる経路が確保されるようなパターンのある構造が望ましい。
【００７２】
このように構成された半導体装置５のオフ動作について、比較例を参照して説明する。図２９は、本実施の形態の比較例の半導体装置の構成を模式的に示す断面図である。また、図２９の右側は、比較例の半導体装置５−ｃのオン動作時及びオフ動作時のキャリア濃度及びオフ動作時の電界強度を半導体装置の構成に対応して示したグラフである。第５の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。図２９に示す比較例の半導体装置５−ｃは、ｎ−型半導体領域２８内にｎ＋型拡散領域３１及びｐ＋型拡散領域３２が設けられていない点において本実施の形態に係る半導体装置５と異なる。また、図３０及び図３１は本実施の形態及び比較例の半導体装置のターンオフ時における逆回復電流・逆回復電圧波形を示す波形図である。
【００７３】
比較例の半導体装置５−ｃにおいて、導通時にｎ−型半導体領域２８に蓄積していたキャリア（電子、ホール）のキャリア濃度が図２９の右側のグラフにＯＮで示されている。半導体装置５−ｃのターンオフ後に、逆回復動作とともにｎ−型半導体領域２８のｎ型エミッタ領域２７側及びｐ型エミッタ領域２９側の両方からキャリアが減少する。このときのキャリア濃度の変化が図２９の右側のグラフにおいてＯＦＦ−１〜ＯＦＦ−５で示されている。また、このときｎ−型半導体領域２８に広がる電界の電界強度が図２９の右側のグラフにＯＦＦ−１〜ＯＦＦ−５で示されている。
【００７４】
ｎ−型半導体領域２８に生じた電界の広がりとともに、ｎ−型半導体領域２８からキャリアが排出される。キャリア濃度ＯＦＦ−５の後、ｎ−型半導体領域２８に残存しているキャリアが完全に排出されると、電界強度のグラフのＯＦＦ−６に示すように、所定の強度以上の電界がｎ型エミッタ領域２７に到達し、逆回復時の電流が急峻に切れる。スパイク的に現れる電圧Ｖは電流Ｉの時間変化により表され（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）、急激な電流の変化によって逆回復電圧にノイズが引き起こされる（図３１参照）。
【００７５】
ＰｉＮダイオードにおいて、導通時の損失を減らすとともに、逆回復動作の特性を改善するには、ｎ−型半導体領域２８の厚さを薄くすればよい。しかし、ｎ−型半導体領域２８の厚さを薄くすると、図３１に示すように、波形に振動が出てノイズが発生する。このノイズは他の電子機器の誤動作を引き起こしたり、通信などへの影響、さらに装置などの制御系への影響が懸念されるため、ノイズを低減することが求められている。
【００７６】
本実施の形態の半導体装置５において、導通時にｎ−型半導体領域２８に蓄積していたキャリア（電子、ホール）のキャリア濃度が図２８の右側のグラフにＯＮで示されている。半導体装置５のターンオフ後に、逆回復動作とともにｎ−型半導体領域２８のｎ型エミッタ領域２７側及びｐ型エミッタ領域２９側の両方からキャリアが減少する。このときのキャリア濃度の変化が図２８の右側のグラフにおいてＯＦＦ−１〜ＯＦＦ−６で示されている。また、このときｎ−型半導体領域２８に広がる電界の電界強度が図２８の右側のグラフにＯＦＦ−１〜ＯＦＦ−４で示されている。
【００７７】
本実施の形態の半導体装置５において、所定の強度以上の電界はＯＦＦ−４に示されるようにｎ＋型拡散領域３１及びｐ＋型拡散領域３２まで広がった後、ｎ＋型拡散領域３１及びｐ＋型拡散領域３２によりその広がりが止められる。ｎ＋型拡散領域３１とｐ＋型拡散領域３２との間に残存したキャリアは、緩やかに排出されるため、逆回復時の電流が急峻に切れることがない。電圧Ｖは電流Ｉの時間変化により表され（Ｖ＝Ｌｓ（ｄＩ／ｄｔ）、Ｌｓは回路の寄生インダクタンス）、緩やかな電流の変化により、逆回復電圧はノイズを発生させることがない（図３０参照）。このように、本実施の形態に係る半導体装置５においては、オフ動作時にノイズの発生を防ぐことができる。
【００７８】
ｎ＋型拡散領域３２は、ｎ−型半導体領域２８の中心より下部電極２６の表面の近くに設けられている。そのため、高電圧印加時に空乏層が広がりやすく、高耐圧化が容易になる。特に高耐圧化が必要な場合には、ｐ＋型拡散領域３２をｎ型エミッタ領域２７の直近に配置する、又はｎ型エミッタ領域２７に接して配置すると共に、ｎ＋型拡散領域３１をｎ型エミッタ領域２７の表面からｎ−型半導体領域２８の厚さの５分の１以下の距離だけ離して設けるとよい。すなわち、宇宙線耐量の面から、インバータの直流電圧（コンデンサの電圧）がダイオードに印加された際、空乏層がちょうどｎ＋型拡散領域３１に接する程度に設計することが望ましい。これにより、主接合側の電界をインバータの直流電圧印加時に低く抑えておくことができる。
【００７９】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態においては第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００８０】
また、本発明の実施の形態においては、半導体基板に形成するトレンチＴを紙面垂直方向に伸びるストライプ状としたが、このトレンチＴは図３２乃至図３４の半導体基板１０の平面図に示すように、円柱状、六角柱状又は格子状にすることも可能である。このようにトレンチＴを形成することにより、半導体装置の製造工程において熱処理等を加えても、ウェハの反りが少なくなる。また、トレンチＴをストライプ状に形成する場合でも図３５乃至図３６の半導体基板１０の平面図に示すように部分的にトレンチの形成されない箇所を設けることにより、半導体装置の製造工程においてウェハの反りが少なくなる。
【００８１】
上述の実施の形態において、半導体装置をトレンチゲート型ＩＧＢＴとして説明したが、これはプレーナゲート型のＩＧＢＴであってもよい。また、終端領域においてガードリング領域を設ける、フィールドプレート電極を設ける等の種々の終端領域の構造と組み合わせて実施することが可能である。
【００８２】
また、実施の形態において半導体材料としてシリコンを用いたＩＧＢＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、実施の形態においてはＩＧＢＴを用いて説明したが、これは半導体装置であれば、ＭＯＳＦＥＴ、ＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）等の半導体装置でも適用可能である。
【図面の簡単な説明】
【００８３】
【図１】第１の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図４】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図５】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図６】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図７】第１の実施の形態に係る半導体装置の製造工程の変形例を示す工程図である。
【図８】第１の実施の形態に係る半導体装置の製造工程の変形例を示す工程図である。
【図９】第１の実施の形態に係る半導体装置の製造工程の変形例を示す工程図である。
【図１０】第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図１１】第２の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１２】第２の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１３】第２の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１４】第３の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図１５】第３の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。
【図１６】第３の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。
【図１７】第３の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１８】第３の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１９】第３の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図２０】第４の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２１】第４の実施の形態の比較例の半導体装置の構成を模式的に示す断面図である。
【図２２】第４の実施の形態の半導体装置のターンオフ時における電流・電圧波形を示す波形図である。
【図２３】第４の実施の形態の比較例の半導体装置のターンオフ時における電流・電圧波形を示す波形図である。
【図２４】第４の実施の形態の半導体装置及び比較例の半導体装置のターンオフ時における電圧波形を示す波形図である。
【図２５】第４の実施の形態の半導体装置におけるｎ＋型拡散領域２４の不純物濃度の設定に関するコンピュータシミュレーションの結果を示すグラフである。
【図２６】第４の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２７】第４の実施の形態に係る半導体装置の変形例の構成を模式的に示す断面図である。
【図２８】第５の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２９】第５の実施の形態の比較例の半導体装置の構成を模式的に示す断面図である。
【図３０】第５の実施の形態の半導体装置のターンオフ時における電流・電圧波形を示す波形図である。
【図３１】第５の実施の形態の比較例の半導体装置のターンオフ時における電流・電圧波形を示す波形図である。
【図３２】半導体基板に形成するトレンチの形状の例を示す平面図である。
【図３３】半導体基板に形成するトレンチの形状の例を示す平面図である。
【図３４】半導体基板に形成するトレンチの形状の例を示す平面図である。
【図３５】半導体基板に形成するトレンチの形状の例を示す平面図である。
【図３６】半導体基板に形成するトレンチの形状の例を示す平面図である。
【符号の説明】
【００８４】
１、２、３・・・半導体装置、  １０・・・半導体基板、  １１・・・コレクタ電極、  １２・・・ｐ型エミッタ領域、  １３・・・ｎ＋型バッファ領域、  １４・・・ｎ−型ベース領域、  １５・・・ｐ型ベース領域、  １６・・・ｎ型ソース領域、  １７・・・ゲート絶縁膜、  １８・・・ゲート電極、  １９・・・エミッタ電極、  ２０・・・保護膜、  ２１、２２・・・ポリシリコン、  ２３・・・ｐ型半導体領域、  ２４、２５・・・ｎ＋型拡散領域、  ２６・・・下部電極、  ２７・・・ｎ型エミッタ領域、  ２８・・・ｎ−型半導体領域、  ２９・・・ｐ型エミッタ領域、  ３０・・・上部電極、  ３１・・・ｎ＋型拡散領域、  ３２・・・ｐ＋型拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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