(57)【要約】【課題】Ｃ−Ｖ特性におけるヒステリシスの小さなＧｅチャネル素子を得る。【解決手段】Ｇｅチャネル層（２）と、このＧｅチャネル層（２）上に形成されたＳｉを含む界面層（４）と、この界面層（４）上に形成されたＬａ2Ｏ3層（６）と、このＬａ2Ｏ3層（６）上に形成される導電層（８）とによって、Ｇｅチャネル素子を構成し、Ｓｉを含む界面層（４）によってＧｅ原子がＬａ2Ｏ3層（６）中へ拡散するのを抑制し、かつＬａ2Ｏ3層（６）中でＧｅ酸化物が生成されるのを防止する。【選択図】図２
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【特許請求の範囲】
【請求項１】
Ｇｅチャネル層と、
前記Ｇｅチャネル層上に形成されたＳｉを含む界面層と、
前記界面層上に形成されたＬａ2Ｏ3層と、
前記Ｌａ2Ｏ3層上に形成される導電層と、を備える、Ｇｅチャネル素子。
【請求項２】
請求項１に記載の素子において、
前記Ｓｉを含む界面層は、０．５〜２ｎｍの層厚を有する、Ｇｅチャネル素子。
【請求項３】
請求項１又は２に記載の素子において、
前記Ｓｉを含む界面層は、Ｓｉ、シリケート、Ｌａシリケートのいずれかを含む、Ｇｅチャネル素子。
【請求項４】
請求項１乃至３の何れか１項に記載の素子において、
当該素子をＭＯＳキャパシタとして動作させるために、前記Ｇｅチャネル層の前記界面層が形成される表面とは反対の表面に第２の導電層を備える、Ｇｅチャネル素子。
【請求項５】
請求項１乃至３の何れか１項に記載の素子において、
前記Ｇｅを材料とするチャネル層は、ソースおよびドレイン領域を含む、Ｇｅチャネル素子。
【請求項６】
Ｇｅを材料とするチャネル層上にＳｉを含む界面層を形成するステップと、
前記界面層上にＬａ2Ｏ3を材料とするゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に導電材料層を形成するステップと、を含む、Ｇｅチャネル素子の製造方法。
【請求項７】
請求項６に記載の方法において、
前記界面層は０．５〜２ｎｍの層厚を有する、Ｇｅチャネル素子の製造方法。
【請求項８】
請求項６又は７に記載の方法において、さらに
前記導電材料層を形成するステップの後に、前記界面層、ゲート絶縁膜を備える前記チャネル層に対して熱処理を行うステップを含む、Ｇｅチャネル素子の製造方法。
【請求項９】
請求項６乃至８の何れか１項に記載の方法において、
前記Ｇｅを材料とするチャネル層上にＳｉを含む界面層を形成するステップは、前記チャネル層の前記界面層を形成する表面に存在するＧｅ酸化膜を除去した後に実施される、Ｇｅチャネル素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇｅをチャンネル材料とする半導体素子およびこの素子を製造するための方法に関し、特に、Ｌａ２Ｏ３をゲート絶縁膜材料とするＧｅチャネル素子およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）を高速化、低消費電力化させる要求は、日々、増大する一方である。従来から、Ｓｉをチャネル材料とするＬＳＩを高速動作させるために、ＬＳＩの構成要素であるＭＯＳデバイスを微細化する努力がなされている。その結果、ＭＯＳデバイスのゲート長が数十ｎｍ程度にまで縮小され、ほぼ微細化の限界に達しつつある。そこで、さらに高速動作が可能なＬＳＩを開発するために、Ｓｉ半導体に代わってＧｅ半導体をチャネル材料とする試みがなされている。これは、ＧｅがＳｉに比べて優れた電子物性、特に高いキャリア移動度を有するためである。キャリア移動度が高くなれば、その分、ＬＳＩを高速動作させることができる。
【０００３】
ところが、Ｇｅの酸化物は化学的、熱力学的に不安定であり、Ｇｅ基板の表面を安定的に保護することが困難であるという欠点を有している。この理由から、Ｇｅ基板を利用したＬＳＩの開発はあまり進展していない。ところが、最近、Ｇｅ基板表面を安定的に保護する誘電体が種々見出されるようになり、Ｇｅ基板を用いたＬＳＩの将来性に期待が集まっている（例えば特許文献１参照）。
【０００４】
本発明者等は、Ｌａ2Ｏ3が高い誘電率を有しかつそのバンドギャップが他の誘電材料に比べて大きいことから、これをゲート絶縁膜材料として使用してＧｅチャネル素子を形成することを試みている。
【０００５】
図１に、このようにして形成したＧｅ−ＭＯＳキャパシタ１００の構造を示す。図において、１０２はＧｅチャネルを形成するためのＧｅの半導体基板、１０４はＧｅ半導体基板１０２上に、例えば電子ビーム蒸着法によって形成されたＬａ２Ｏ３層、１０６は、Ｌａ２Ｏ３層１０４上にＰｔあるいはＷ等の金属を、例えば電子ビーム蒸着することによって形成された電極層を示す。なお、Ｌａ２Ｏ３層１０４はゲート絶縁膜を構成する。
【０００６】
図１の構造を有するＧｅ−ＭＯＳキャパシタ１００は、製造後、その電気的特性の評価を行うためにＣ−Ｖ特性を測定した。ところが、そのＣ−Ｖ特性は大きなヒステリシスを有し（後述の図５参照）、トランジスタ等のスイッチング素子を形成するにあたって、大きな問題を有していることが見出された。その原因を追究するために、キャパシタ１００の光電子分光スペクトルの測定を行ったところ、Ｇｅ酸化物（特にサブオキサイド）に特有のピークが現れ、これによって図１に示す構造のキャパシタ１００中にＧｅの酸化物が成長していることが明らかとなった。
【０００７】
Ｇｅ基板はその上にＬａ２Ｏ３を蒸着形成するに当たり、基板を洗浄し、かつ例えば加熱法によりＧｅ基板表面に形成されたＧｅの酸化物を予め除去しているので、本来、光電子スペクトルにＧｅ酸化物のピークは現れないはずである。従って、光電子分光スペクトルに現れたＧｅ酸化物のピークは、キャパシタ１００を製造した時点で生成されたものと考えられる。即ち、キャパシタ１００の製造工程中の加熱処理により、Ｇｅ基板中のＧｅ原子が拡散してＬａ２Ｏ３層に達し、Ｌａ２Ｏ３層中の酸素と結合することによって、Ｇｅの酸化物が形成されるものと思われる。
【０００８】
従って、Ｃ−Ｖ特性におけるヒステリシスの小さなＧｅチャネル素子を実現するためには、熱処理工程におけるＬａ２Ｏ３層へのＧｅの拡散を抑制し、Ｌａ2Ｏ3層中にＧｅの酸化物を成長させないための、新規な構造および製造方法の開発が必須である。
【０００９】
【特許文献１】特開２００５−１９１２９３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の課題は、Ｇｅチャネル素子を製造するにあたって、熱処理時に基板中のＧｅ原子がＬａ2Ｏ3層中へ拡散することを効果的に抑制することが可能な新規な構造のＧｅチャネル素子を得ること、およびその構造を有する素子を製造するための方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明にかかるＧｅチャネル素子は、Ｇｅチャネル層と、前記Ｇｅチャネル層上に形成されたＳｉを含む界面層と、前記界面層上に形成されたＬａ2Ｏ3層と、前記Ｌａ２Ｏ３層上に形成される導電層と、を備える。
【００１２】
上記Ｇｅチャネル素子において、前記Ｓｉを含む界面層は、０．５〜２ｎｍの層厚を有していても良い。
【００１３】
また、上記Ｇｅチャネル素子において、前記Ｓｉを含む界面層は、Ｓｉ、シリケート、Ｌａシリケートのいずれかあるいは全てを含んでいても良い。
【００１４】
また、上記Ｇｅチャネル素子において、当該素子をＭＯＳキャパシタとして動作させるために、前記Ｇｅチャネル層の前記界面層が形成される表面とは反対側の表面に第２の導電層を備えるようにしても良い。
【００１５】
また、上記Ｇｅチャネル素子において、前記Ｇｅを材料とするチャネル層が、ソースおよびドレイン領域を含むようにしても良い。
【００１６】
上記課題を解決するために、本発明にかかるＧｅチャネル素子の製造方法は、Ｇｅを材料とするチャネル層上にＳｉを含む界面層を形成するステップと、前記界面層上にＬａ2Ｏ3を材料とするゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に導電材料層を形成するステップと、を含む。
【００１７】
また、上記方法において、前記界面層を形成するステップを、前記チャネル層上にＳｉを電子ビーム蒸着することによって実現しても良い。
【００１８】
また、上記方法において、前記界面層は０．５〜２ｎｍの層厚を有するようにしても良い。
【００１９】
また、上記方法において、さらに、前記導電材料層の形成後に、前記チャネル層に対して熱処理を行うステップを含むようにしても良い。
【００２０】
また、上記方法において、前記Ｇｅを材料とするチャネル層上にＳｉを含む界面層を形成するステップは、前記チャネル層の前記界面層を形成する表面に存在するＧｅ酸化膜を除去した後に実施するようにしても良い。
【発明の効果】
【００２１】
本発明にかかるＧｅチャネル素子およびその製造方法によれば、Ｇｅチャネル層とＬａ2Ｏ3層間にＳｉを含む界面層が形成される。そのため、熱処理工程において、Ｇｅチャネル層中のＧｅの熱拡散がこのＳｉ界面層によって抑制され、その結果、Ｇｅ原子がＬａ2Ｏ3層中へ達しない。これによって、Ｌａ2Ｏ3層中でＧｅ酸化物の生成が抑制されることとなり、Ｃ−Ｖ特性におけるヒステリシスが大幅に低減された、優れた電気特性を有するＧｅチャネル素子を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明者等は、Ｌａ２Ｏ３とＧｅ半導体基板との界面にＳｉ層を導入することによって、Ｇｅの拡散とサブオキサイドの成長の抑制が可能であることを見出した。Ｓｉを半導体基板の材料とする場合には、Ｇｅを基板材料とする場合に比べてサブオキサイドの成長が少なく、むしろ、Ｌａ−シリケートを形成する傾向があり、形成した半導体素子のＣ−Ｖ特性におけるヒステリシスも小さい。そこで、Ｇｅ半導体基板と、ゲート絶縁膜を構成するＬａ２Ｏ３層との間にＳｉ層を導入することにより、Ｇｅの拡散とサブオキサイドの成長を抑制することを考え、以下のようにして本発明のＧｅチャンネル素子を構成したものである。
【００２３】
図２は、本発明にかかるＧｅチャネル素子を形成するための製造工程を示す図である。なお、図１以下の各図面では、各層の層厚は誇張して示して有り、各層間で一定の比を維持して表現されたものではない。まず、図（ａ）に示すように、Ｇｅチャネルを形成するためのＧｅ半導体基板２を用意する。Ｇｅ半導体基板２は、基板の洗浄を行った後、超真空成膜チャンバー（図示せず）内に搬入され、加熱法により半導体基板表面に形成されているＧｅの自然酸化膜が除去される。
【００２４】
次に、超真空成膜チャンバー内でＳｉの電子ビーム蒸着を行って、図（ｂ）に示すように、Ｇｅ半導体基板２上にＳｉ界面層４を形成する。Ｓｉ界面層４の層厚は０．５〜２ｎｍ程度である。次に、同じ超真空成膜チャンバー内で電子ビーム蒸着を行って、図（ｃ）に示すようにＳｉ界面層４上に、ゲート絶縁膜として作用するＬａ2Ｏ3層６を形成する。このとき、Ｇｅ半導体基板２は２５０℃に保持される。１実施例ではＬａ2Ｏ3層６は５．０ｎｍ〜６．０ｎｍの厚さに形成された。
【００２５】
その後、図（ｄ）に示すように、電子ビーム蒸着により、層６上に上部電極層８を形成する。電極層８の材料としては、例えば、ＰｔあるいはＷを使用することができる。上部電極層８の層厚は、光電子分光測定の場合は数ｎｍ、電気特性測定の場合は数十ｎｍである。図（ｄ）の構造の素子は、窒素雰囲気中での熱処理後、電気特性測定用の裏面電極（図示せず）が形成される。この熱処理は、例えば、５００℃に保持された窒素雰囲気中で５分間行われる。
【００２６】
この熱処理により、Ｓｉ界面層４中の一部のＳｉは、Ｌａ2Ｏ3層６中の酸素と結合してＳｉＯ、ＳｉＯ２等の種々のシリケートを形成し、あるいはＬａと結合してＬａシリケートを形成するものと思われる。従って、製造後のＧｅチャネル素子では、Ｓｉ界面層４中にこれらのシリケートを含んでいる。
【００２７】
Ｓｉ界面層４によるＧｅサブオキサイド成長の抑制効果を調べるために、光電子分光法によるスペクトル測定およびＣ−Ｖ特性の測定を行った。
【００２８】
図３は、Ｐｔ／Ｌａ2Ｏ3／Ｓｉ／Ｇｅ構造の光電子分光スペクトルを示す図であり、Ｓｉ界面層の膜厚を変化させた場合に、光電子分光スペクトルがどのように変化するかを示している。図３では、特に、Ｇｅの２ｐ電子によるピーク周辺のスペクトルを示している。測定は、Ｐｔ／Ｌａ2Ｏ3／Ｓｉ／Ｇｅ構造体を５００℃の窒素雰囲気中で５分間熱処理した後に行った。図の縦軸は発光強度を任意単位で示し、横軸は結合エネルギーをｅＶで示している。
【００２９】
曲線Ａは、Ｓｉ界面層の厚さが０、即ちＳｉ界面層を設けない場合のスペクトルを示し、曲線ＢはＳｉ界面層の厚さが〜０．５ｎｍの場合のスペクトルを示し、さらに曲線ＣはＳｉ界面層の厚さが１．０〜１．５ｎｍの場合のスペクトルを示している。図示するエネルギー範囲において、スペクトル波形にほぼ２個のピークが確認された。１２１８ｅＶ近辺に現れているピークはＧｅ２ｐ電子によるピークであり、１２１９ｅＶ〜１２２２ｅＶ付近に現れているピークはＧｅ酸化物によるピークであると考えられる。
【００３０】
Ｇｅ酸化物によるピークには、ＧｅＯｘにおいてｘが０．５、１、１．５等のＧｅサブオキサイドによるそれぞれの発光ピークが含まれていると考えられる。Ｓｉ界面層を設けない場合のスペクトル曲線Ａは、１２１９ｅＶ〜１２２２ｅＶ付近に比較的大きなピークを示している。従ってこの構造体には、Ｇｅ酸化物が相当量、存在するものと思われる。
【００３１】
Ｓｉ界面層を〜０．５ｎｍの膜厚で形成した場合のスペクトル曲線Ｂは、１２１９ｅＶ〜１２２２ｅＶ付近にわずかなピークを示している。従ってこの構造体にはわずかではあるがＧｅ酸化物が存在するものと思われる。一方、Ｓｉ界面層を１．０〜１．５ｎｍの膜厚で形成した場合のスペクトル曲線Ｃでは、１２１９ｅＶ〜１２２２ｅＶ付近に殆どピークを確認することができなかった。従ってこの構造体にはＧｅ酸化物が殆ど存在しないものと思われる。Ｌａ2Ｏ3膜中へ拡散したＧｅは酸化物として存在することから、図３の結果は、Ｓｉ界面層を１．０〜１．５ｎｍの膜厚かあるいはそれ以上の膜厚で形成することにより、熱処理によるＬａ2Ｏ3層中へのＧｅの拡散およびＧｅのサブオキサイドの成長が抑制できていることを表している。
【００３２】
図４は、Ｗ／Ｌａ2Ｏ3／Ｓｉ（〜２ｎｍ）／Ｇｅ構造体のＣ−Ｖ特性曲線Ｓと、比較のためのＷ／Ｌａ2Ｏ3／Ｇｅ構造体のＣ−Ｖ特性曲線Ｐとを示す図である。これらの構造体は、何れも、５００℃の窒素雰囲気中で５分間熱処理を行った後、Ｃ−Ｖ特性が測定された。図から明らかなように、Ｓｉ界面層を設けないＷ／Ｌａ2Ｏ3／Ｇｅ構造体のＣ−Ｖ特性曲線Ｐは顕著なヒステリシスを示しており、また、ゲート電圧が−１Ｖ〜１Ｖの範囲でＣ／Ｃｍａｘの値がなだらかに立ち上がっている。従って、Ｓｉ界面層を設けないＷ／Ｌａ2Ｏ3／Ｇｅ構造体では優れたスイッチング特性を有する半導体素子を得ることが困難である。
【００３３】
これに対して、Ｓｉ界面層を〜２ｎｍの厚さで設けたＷ／Ｌａ2Ｏ3／Ｓｉ／Ｇｅ構造体のＣ−Ｖ特性曲線Ｓにはわずかなヒステリシスが存在するのみである。また、曲線Ｓの場合、ゲート電圧１Ｖ近辺でＣ／Ｃｍａｘの値が急峻に立ち上がり、従ってこの構造の素子を利用することによって、優れたスイッチング特性を有する半導体素子の製造が可能であることが理解される。
【００３４】
以上のように、本発明にかかるＧｅチャネル素子では、Ｇｅ基板層とＬａ2Ｏ3の誘電体層間にＳｉの界面層（厚さ０．５〜２ｎｍ程度）を介在させたことにより、ＧｅのＬａ2Ｏ3中への拡散を抑制し、かつ、サブオキサイドの生成が抑制され、その結果、優れた電気特性を有するＧｅチャネル素子を構成することができる。
【００３５】
図５は、本発明にかかるＷ（Ｐｔ）／Ｌａ2Ｏ3／Ｓｉ／Ｇｅ構造体を用いて構成することが可能な、キャパシタ素子１０を示す図である。図において、１２はＧｅ半導体基板、１４はＳｉの界面層、１６はＬａ2Ｏ3層、１８は電極層を示す。これらの構造については、図２を参照して説明したとおりである。本素子１０では、Ｇｅ半導体基板１２を、Ｓｉの半導体基板２０上に例えばエピタキシャル成長させることによって形成することができる。これは、素子の取り扱いを容易にするためである。あるいは、Ｓｉの半導体基板２０上にＳｉＯ２層を形成して、その上にＧｅ半導体基板１２を成長させるようにしても良い。
【００３６】
図６は、本発明にかかるＧｅチャネル素子を利用して構成することが可能な、Ｇｅ−ＭＯＳトランジスタ３０の構造を示す図である。Ｇｅチャネル層３２は、支持基板４４上に形成される。Ｇｅチャネル層３２は、不純物の拡散による、ソース、ドレイン領域３４、３６を備える。３８はＳｉの界面層、４０はＬａ2Ｏ3層、４２はＷあるいはＰｔ等を材料とする電極層を示す。Ｇｅチャネル層３２上へのＳｉ界面層３８、Ｌａ2Ｏ3層４０、電極層４２の形成方法については、図２に示す実施形態の方法を利用することができる。
【００３７】
図６には示していないが、ソース、ドレイン領域３４、３６上には、ソース、ドレイン電極が形成され、これによって、Ｇｅチャネル４６を有するＭＯＳトランジスタが構成される。なお、電極層４２はゲート電極を構成し、Ｌａ２Ｏ３層４０はゲート絶縁膜を構成する。周知のように、ゲート電極４２への印加電圧を制御することによって、ソース、ドレイン領域間のチャネル４６の通電状態を制御し、本素子をスイッチング素子として動作させることが可能となる。この場合、キャパシタ構造において測定されたＣ−Ｖ特性から、本トランジスタ素子が実用に耐えうる充分に優れた電気特性を有することが予期される。
【図面の簡単な説明】
【００３８】
【図１】Ｌａ2Ｏ3で構成される誘電体層を備えた、従来のＧｅチャネル素子の構成を示す図。
【図２】本発明の一実施形態にかかるＧｅチャネル素子の製造方法の説明に供する図。
【図３】図２に示す方法によって製造されたＧｅチャネル素子の光電子分光スペクトルを示す図。
【図４】図２に示す方法によって製造されたＧｅチャネル素子のＣ−Ｖ特性を示す図。
【図５】図２に示す方法を適用することによって製造が可能なＧｅキャパシタ素子の構造を示す図。
【図６】図２に示す方法を適用することによって製造可能なＧｅ−ＭＯＳトランジスタの構造を示す図。
【符号の説明】
【００３９】
２    Ｇｅ基板
４    Ｓｉ界面層
６    Ｌａ2Ｏ3層
８    電極層
１０    Ｇｅキャパシタ
３０    Ｇｅ−ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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