(57)【要約】【課題】ＥＳＤ耐性が高い半導体装置を提供する。【解決手段】Ｐ型基板２上にＣＭＯＳ領域及びＤＭＯＳ領域が形成された半導体装置１において、Ｐ型基板２上にＮ型エピタキシャル層３を形成し、その上にＰ型ウェル８を形成し、Ｐ型ウェル８の表層にＮ＋型のソース層１２及びドレイン層１３を設ける。そして、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２を形成し、ソース層１２の直下域にＰ型ベース層３３及びディープＰ型ベース層３４を形成する。これにより、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間に配置されたＰ型ウェル８のパンチスルー電圧ＶＰＴを、ソース層１２、Ｐ型ウェル８及びドレイン層１３からなる寄生横バイポーラトランジスタ４２の動作電圧Ｖｔ１よりも低くする。【選択図】図１
2009124085.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられた第２導電型の半導体層と、
前記半導体層上に設けられた第１導電型のウェルと
前記ウェルの表層に相互に離隔して設けられた第２導電型のソース層及びドレイン層と、
前記ウェルにおける前記ドレイン層の直下域に形成され、前記ドレイン層に接続された第２導電型のベース層と、
を備え、
前記ベース層と前記半導体層との間に配置された前記ウェルのパンチスルー電圧は、前記ソース層、前記ウェル及び前記ドレイン層からなる寄生横バイポーラトランジスタの動作電圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記ウェルにおける前記ソース層の直下域に形成され、前記ソース層に接続された第１導電型のベース層と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層と前記第２導電型のベース層との間の距離をＷとし、前記ウェルの不純物濃度をＮＢとし、前記ウェルを形成する半導体材料のバンドギャップをＥｇとし、前記半導体材料の誘電率をεＳとし、素電荷量をｑとし、前記第２導電型のベース層、前記ウェル及び前記半導体層からなる寄生縦バイポーラトランジスタの増幅効果を表わす係数をＭとするとき、下記数式が成立することを特徴とする請求項１または２に記載の半導体装置。
2009124085.tif 000009
【請求項４】
前記第２導電型のベース層は、
イオン注入により形成された下層部分と、
不純物の拡散により前記下層部分と前記ドレイン層との間に形成され、前記下層部分及び前記ドレイン層に接続された上層部分と、
を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体基板上にはＣＭＯＳ領域及びＤＭＯＳ領域が設定されており、前記ソース層及びドレイン層は、前記ＤＭＯＳ領域に形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
一般にパワーＩＣ（Integrated Circuit：集積回路）は、制御系を構成する低電圧デバイスと、出力系を構成する高耐圧デバイスとで構成されている。そして、低電圧デバイスが高耐圧デバイスの動作を制御することにより、高耐圧デバイスから大きな出力信号が出力される。制御系を構成する低電圧デバイスは、電圧が例えば３Ｖ（ボルト）程度のデジタル信号を扱う回路であり、通常、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）トランジスタによって構成されている。一方、出力系を構成する高耐圧デバイスは、電圧が例えば３０Ｖのアナログ信号を扱う回路であり、例えば、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor：２重拡散型ＭＯＳ)トランジスタによって構成されている。
【０００３】
そして、同一の基板にＣＭＯＳトランジスタ及びＤＭＯＳトランジスタを同時に形成する技術として、ＣＤプロセスが知られている。この場合、ＤＭＯＳトランジスタとしては、ＬＤＭＯＳ（Laterally DMOS：横方向ＤＭＯＳ）を形成する。例えば、ＣＭＯＳを構成する各拡散層に、高耐圧化に必要ないくつかの拡散層を追加するだけで、最小限のプロセス変更で高耐圧ＬＤＭＯＳを得ることができる。また、ＣＭＯＳ及びＤＭＯＳに加えてバイポーラトランジスタ（Bipolar Transistor）を同時に形成するＢｉＣＤプロセスも知られている。
【０００４】
パワーＩＣは、半導体チップが完成した後の各組み立て工程において、種々の静電気放電（ＥＳＤ：Electro Static Discharge）に曝される可能性がある。従って、通常、パワーＩＣには、ＥＳＤに曝されても破壊されないように、外部端子に接続されるパッドに保護回路が接続されている（例えば、特許文献１参照。）。
【０００５】
しかしながら、実際には、パワーＩＣにＥＳＤが印加されてから保護回路が動作するまでには時間差があるために、その間は内部回路はＥＳＤに耐える必要がある。一方、パワーＩＣの微細化の要請に従い、素子を構成する拡散層の拡散深さはどんどん浅くなっており、それに伴い、ＥＳＤ耐量もどんどん低くなる傾向にある。その結果、保護回路が動作するまで内部回路が耐えられず、破壊されてしまうという問題が生じている。
【０００６】
【特許文献１】特開２００２−２６３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＥＳＤ耐性が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層上に設けられた第１導電型のウェルと前記ウェルの表層に相互に離隔して設けられた第２導電型のソース層及びドレイン層と、前記ウェルにおける前記ドレイン層の直下域に形成され、前記ドレイン層に接続された第２導電型のベース層と、を備え、前記ベース層と前記半導体層との間に配置された前記ウェルのパンチスルー電圧は、前記ソース層、前記ウェル及び前記ドレイン層からなる寄生横バイポーラトランジスタの動作電圧よりも低いことを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ耐性が高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、本実施形態に係る半導体装置を例示する断面図であり、
図３は、本実施形態に係る半導体装置のＤＭＯＳ領域を例示する断面図である。
本実施形態に係る半導体装置は、パワーＩＣである。
【００１１】
図１乃至図３に示すように、本実施形態に係る半導体装置１においては、導電型がＰ−型であり、例えば単結晶のシリコン（Ｓｉ）からなるＰ型基板２が設けられている。また、Ｐ型基板２上には、導電型がＮ−型であり、例えば単結晶のシリコンからなるＮ型エピタキシャル層３がエピタキシャル成長により形成されている。一方、半導体装置１においては、ＣＭＯＳ領域Ｃ及びＤＭＯＳ領域Ｄが設定されている。すなわち、半導体装置１はＣＤプロセスによって形成されており、ＣＭＯＳ領域Ｃ及びＤＭＯＳ領域Ｄは同一のチップ上に形成されている。
【００１２】
図２に示すように、ＣＭＯＳ領域Ｃ及びＤＭＯＳ領域Ｄにおいて、Ｐ型基板２とＮ型エピタキシャル層３との間には、導電型がＮ＋型であるＮ型埋込層６が形成されている。また、Ｎ型エピタキシャル層３内におけるＣＭＯＳ領域Ｃの周辺部及びＤＭＯＳ領域Ｄの周辺部には、導電型がＮ＋型のＮ型分離領域７が形成されている。これにより、ＣＭＯＳ領域Ｃ及びＤＭＯＳ領域Ｄは、Ｎ型埋込層６及びＮ型分離領域７によって他の領域から区画され、素子島となっている。
【００１３】
ＣＭＯＳ領域ＣにはＣＭＯＳトランジスタ（図示せず）が形成されており、半導体装置１の制御系回路を構成している。この制御系回路は、例えば、電圧が３Ｖのデジタル信号によって作動し、これを出力する。一方、ＤＭＯＳ領域ＤにはＬＤＭＯＳトランジスタ１１が形成されており、半導体装置１の出力系回路を構成している。この出力系回路は、制御系回路の出力信号によって制御され、例えば、電圧が３０Ｖのアナログ信号を導通させる。なお、図１及び図２においては、ＬＤＭＯＳトランジスタ１１は図示を省略されている。
【００１４】
図３に示すように、ＤＭＯＳ領域Ｄ（図１、図２参照）においては、Ｐ型基板２とＮ型エピタキシャル層３との間にＮ型埋込層６が埋め込まれている。また、Ｎ型エピタキシャル層３の表層部には、導電型がＰ型のＰ型ウェル８が形成されている。Ｐ型ウェル８はエピタキシャル成長によって形成されたものである。そして、Ｐ型ウェル８の表層部に、ＬＤＭＯＳトランジスタ１１が形成されている。
【００１５】
すなわち、Ｐ型ウェル８の表層部には、導電型がＮ＋型のソース層１２及びドレイン層１３とが相互に離隔して形成されている。ソース層１２及びドレイン層１３は、図３の紙面に対して垂直な方向にストライプ状に延びている。また、ソース層１２と隣接して導電型がＰ＋型のＰ型層１４が形成されている。更に、Ｐ型ウェル８の表層部におけるソース層１２とドレイン層１３との間には、ソース層１２に接したチャネル層１５と、ドレイン層１３に接したドリフト層１６とが形成されている。チャネル層１５の導電型はＰ型であり、ドリフト層１６の導電型はＮ型である。チャネル層１５とドリフト層１６とは接触しておらず、両層間にはＰ型ウェル８の部分８ａが存在している。
【００１６】
一方、ソース層１２及びＰ型層１４の直上には、金属又は合金からなるソース電極２１が設けられており、ソース層１２及びＰ型層１４に接続されている。また、ドレイン層１３の直上には、金属又は合金からなるドレイン電極２２が設けられており、ドレイン層１３に接続されている。更に、チャネル層１５及びＰ型ウェル８の部分８ａの直上には、ゲート絶縁膜（図示せず）が設けられており、その上にはゲート電極２３が設けられている。ゲート電極２３は、制御系回路を構成するＣＭＯＳ領域Ｃ（図１参照）に接続されており、制御系回路の出力信号が入力される。また、ソース電極２１及びドレイン電極２２は、半導体装置１の外部端子に接続されている
【００１７】
そして、本実施形態においては、Ｐ型ウェル８内におけるドレイン層１３の直下域に、Ｎ型領域が形成されている。このＮ型領域は、ドレイン層１３に接しており、Ｎ型エピタキシャル層３には接していない。具体的には、ドレイン層１３の直下域には、Ｎ型領域の上層部分として、ドレイン層１３に接するＮ型ベース層３１が設けられており、Ｎ型ベース層３１の直下域には、Ｎ型領域の下層部分として、Ｎ型ベース層３１に接するディープＮ型ベース層３２が設けられている。一例では、Ｎ型ベース層３１は不純物の拡散によって形成されたものであり、ディープＮ型ベース層３２はイオン注入によって形成されたものである。Ｎ型ベース層３１、ディープＮ型ベース層３２及びドリフト層１６は、ドレイン層１３を介してドレイン電極２２に接続されている。そして、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間にはＰ型ウェル８が介在している。Ｎ型エピタキシャル層３とディープＮ型ベース層３２との距離をＷとする。
【００１８】
一方、Ｐ型ウェル８内におけるソース層１２の直下域には、Ｐ型領域が形成されている。このＰ型領域は、ソース層１２に接しており、Ｎ型エピタキシャル層３には接していない。具体的には、ソース層１２の直下域にはソース層１２に接するＰ型ベース層３３が設けられており、Ｐ型ベース層３３の直下域にはＰ型ベース層３３に接するディープＰ型ベース層３４が設けられている。一例では、Ｐ型ベース層３３は不純物の拡散によって形成されたものであり、ディープＰ型ベース層３４はイオン注入によって形成されたものである。Ｐ型ベース層３３及びディープＰ型ベース層３４は、Ｐ型層１４を介してソース電極２１に接続されている。そして、ディープＰ型ベース層３４とＮ型エピタキシャル層３との間にはＰ型ウェル８が介在している。
【００１９】
以下、半導体装置１について、上述の層構造によって形成される電気的な構成について説明する。
半導体装置１においては、上述の構成により、ドレイン電極２２に接続されているドレイン層１３、Ｎ型ベース層３１及びディープＮ型ベース層３２からなるＮ型の領域と、Ｐ型ウェル８と、Ｎ型エピタキシャル層３及びＮ型埋込層６からなるＮ型の領域とから、ＮＰＮ型の寄生縦ＢＪＴ（Bipolar junction transistor：バイポーラトランジスタ）４１が形成される。また、Ｎ＋型のソース層１２と、Ｐ型ベース層３３、ディープＰ型ベース層３４及びＰ型ウェル８からなるＰ型の領域と、ドリフト層１６及びドレイン層１３からなるＮ型の領域とから、ＮＰＮ型の寄生横ＢＪＴ４２が形成される。
【００２０】
そして、半導体装置１においては、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２が設けられているため、これらの層を設けない場合と比較して、距離Ｗが短くなっている。これにより、ディープＮ型ベース層３２とＰ型ウェル８との界面から生じた空乏層がＮ型エピタキシャル層３に到達しやすくなっている。そして、ディープＮ型ベース層３２とＰ型ウェル８との界面から生じた空乏層がＮ型エピタキシャル層３に到達すると、（ディープＮ型ベース層３２−Ｐ型ウェル８−Ｎ型エピタキシャル層３）の縦の経路にパンチスルー電流が流れる。すなわち、半導体装置１においては、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間に配置されたＰ型ウェル８のパンチスルー電圧ＶＰＴが低くなっている。素電荷量をｑとし、シリコンの誘電率をεＳとするとき、上述のパンチスルー電圧ＶＰＴは、ポアソン方程式より、下記数式１のように求められる。
【００２１】
【数１】
2009124085.tif 000003
【００２２】
一方、寄生横ＢＪＴ４２の動作電圧Ｖｔ１は、ソース層１２の直下域の部分のシート抵抗によって決定される。半導体装置１においては、ソース層１２の直下域にＰ型ベース層３３及びディープＰ型ベース層３４が設けられているため、これらの層を設けない場合と比較して、ソース層１２の直下域におけるドーズ量が高くなっており、シート抵抗が低くなっている。これにより、ディープＰ型ベース層３４内を電流が流れたときの電圧上昇が小さく、寄生横ＢＪＴ４２が動作しにくくなっている。すなわち、半導体装置１においては、寄生横ＢＪＴ４２の動作電圧（スナップアップ電圧）Ｖｔ１が高くなっている。この結果、動作電圧Ｖｔ１がパンチスルー電圧ＶＰＴよりも高くなっている。
【００２３】
なお、ディープＰ型ベース層３４のドーズ量を高くし過ぎると、Ｐ型ウェル８の部分８ａにおけるｐ型不純物濃度が高くなり過ぎてしまい、ＬＤＭＯＳトランジスタ１１の閾値電圧が上がってしまうので、ディープＰ型ベース層３４のドーズ量の増加には限界がある。このため、ディープＰ型ベース層３４を形成してシート抵抗を下げるだけでは、寄生横ＢＪＴ４２の動作電圧Ｖｔ１を十分に高くすることはできない。従って、ＶＰＴ＜Ｖｔ１とするためには、ディープＮ型ベース層３２を形成してパンチスルー電圧ＶＰＴを低減することが必要である。
【００２４】
そして、本実施形態に係る半導体装置１においては、ＬＤＭＯＳトランジスタ１１の降伏電圧をＢＶｄｓとし、寄生縦ＢＪＴ４１の降伏電圧をＶＢＶＢＪＴとするとき、上述のパンチスルー電圧ＶＰＴ及び寄生横ＢＪＴ４２の動作電圧Ｖｔ１との関係で、下記数式２が成立する。
【００２５】
【数２】
2009124085.tif 000004
【００２６】
以下、上記数式２に記載の寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴについて説明する。Ｐ型ウェル８の不純物濃度をＮＢとし、Ｐ型ウェル８とそれに接するＮ型領域との間のアバランシェ降伏電圧をＶＢとし、シリコンのバンドギャップをＥｇとすると、文献「”Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ”，  Ｓ．Ｍ．Ｓｚｅ，  ｐ１０４」により、アバランシェ降伏電圧ＶＢは、下記数式３の近似式で表わすことができる。なお、シリコンのバンドギャップＥｇは、１．１２ｅＶである。
【００２７】
【数３】
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【００２８】
但し、寄生縦ＢＪＴ４１においては、トランジスタ構造による増幅効果のために、降伏電圧は上記数式３で与えられるＶＢの値よりも低くなる。寄生縦ＢＪＴ４１の降伏電圧をＶＢＶＢＪＴとし、寄生縦ＢＪＴ４１の増幅効果を表わす係数をＭとすると、降伏電圧ＶＢＶＢＪＴは下記数式４により与えられる。なお、本発明者等の実験では、Ｍを０．２程度にすると、降伏電圧ＶＢＶＢＪＴの値が実測値とよく一致する。すなわち、一例では、Ｍ＝０．２である。
【００２９】
【数４】
2009124085.tif 000006
【００３０】
図４は、横軸にＰ型ウェルのドーズ量をとり、縦軸に各電圧をとって、半導体装置の動作を例示するグラフ図である。
なお、図４の横軸及び縦軸に示す数値は一例であり、本実施形態はこれらの数値には限定されない。
【００３１】
図４の横軸に示すＰ型ウェル８のドーズ量ＱＰＷは、Ｐ型ウェル８の不純物濃度ＮＢとＰ型ウェル８の深さとの積によって与えられる。例えば、ドレイン層１３の直下域においては、Ｐ型ウェル８の深さはＷである。従って、上記数式１及び図４に示すように、パンチスルー電圧ＶＰＴとＰ型ウェル８のドーズ量ＱＰＷとの間には正の相関があり、Ｐウェル８のドーズ量が増大するほど、パンチスルー電圧ＶＰＴは増加する。一方、図４に示すＬＤＭＯＳトランジスタ１１の降伏電圧ＢＶｄｓ、寄生横ＢＪＴ４２の動作電圧Ｖｔ１、及び寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴは、設計目標値であり、ドーズ量ＱＰＷ以外の設計パラメータにより、所望の目標値に固定されている。そして、図４に示すように、ドーズ量ＱＰＷには上記数式１を満たすような範囲が存在し、Ｐ型ウェル８のドーズ量ＱＰＷはこの範囲にある。
【００３２】
例えば、図４に示す例では、Ｐ型ウェル８のドーズ量ＱＰＷを２．３×１０１２ｃｍ−２よりも高くすることにより、パンチスルー電圧ＶＰＴがＬＤＭＯＳトランジスタ１１の降伏電圧ＢＶｄｓよりも高くなる。一方、ドーズ量ＱＰＷを２．７×１０１２ｃｍ−２未満とすることにより、パンチスルー電圧ＶＰＴが寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴよりも低くなる。
【００３３】
そして、パンチスルー電圧ＶＰＴが寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴよりも低くなるためのＷの範囲は、上記数式２及び上記数式４を解くことによって、下記数式５のように与えられる。
【００３４】
【数５】
2009124085.tif 000007
【００３５】
図５は、横軸にＰ型ウェルの不純物濃度ＮＢをとり、縦軸にディープＮ型ベース層３２とＮ型エピタキシャル層３との距離Ｗをとって、パンチスルー電圧ＶＰＴが寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴよりも低くなるような不純物濃度ＮＢと距離Ｗとの関係を例示するグラフ図である。
図５に示す直線Ｌは、パンチスルー電圧ＶＰＴが寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴと等しくなる（ＶＰＴ＝ＶＢＶＢＪＴ）ような不純物濃度ＮＢと距離Ｗとの関係を表わしており、図５における直線Ｌの左下側の領域が、ＶＰＴ＜ＶＢＶＢＪＴとなるような不純物濃度ＮＢと距離Ｗとの関係を表わしている。
本実施形態においては、Ｐ型ウェル８の不純物濃度ＮＢ及び距離Ｗは、少なくとも上記数式５に示すような範囲に設計されており、例えば、図５において、直線Ｌの左下側の領域の関係を満たすように設計されている。
【００３６】
また、本実施形態においては、上述の如く、半導体装置１の各部の寸法及び不純物濃度は、パンチスルー電圧ＶＰＴが寄生横ＢＪＴ４２の動作電圧Ｖｔ１よりも低くなるように設計されている。すなわち、寄生横ＢＪＴ４２の動作電圧Ｖｔ１が、パンチスルー電圧ＶＰＴと寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴとの間の大きさとなるように設計されている。
【００３７】
次に、上述の如く構成された本実施形態に係る半導体装置１の動作について説明する。
半導体装置１の通常の動作時においては、ＬＤＭＯＳトランジスタ１１のソース電極２１とドレイン電極２２との間（以下、「ソース・ドレイン間」という）に、半導体装置１の外部から電圧が印加される。そして、ＬＤＭＯＳトランジスタ１１の動作により、ソース・ドレイン間に電流が流れる。
【００３８】
一方、半導体装置１にＥＳＤが印加された場合は、以下のように動作する。ＬＤＭＯＳトランジスタ１１のソース電極２１及びドレイン電極２２は、半導体装置１の外部端子に接続されているため、ＥＳＤが印加される可能性がある。上記数式２より、ソース・ドレイン間にＥＳＤが印加されたときに、ソース・ドレイン間の電圧がＬＤＭＯＳトランジスタ１１の降伏電圧ＢＶｄｓを超えると、ＬＤＭＯＳトランジスタ１１が降伏して導通する。また、ソース・ドレイン間の電圧がパンチスルー電圧ＶＰＴを超えると、Ｐ型ウェル８においてパンチスルーが発生し、（ディープＮ型ベース層３２−Ｐ型ウェル８−Ｎ型エピタキシャル層３）からなる縦の経路に沿ってＥＳＤが流れる。これにより、ＥＳＤはＮ型エピタキシャル層３及びＮ型埋込層６に放出される。Ｎ型エピタキシャル層３及びＮ型埋込層６はＬＤＭＯＳトランジスタ１１を構成する各層と比べると面積が大きいため、ＥＳＤが流れることによって破壊されることはない。
【００３９】
そして、上述の縦の経路をＥＳＤ電流が流れることにより、ソース・ドレイン間の電圧は低下する。半導体装置１においては、寄生横ＢＪＴ４２の動作電圧（スナップバック電圧）Ｖｔ１がパンチスルー電圧ＶＰＴよりも高く、また、寄生横ＢＪＴ４２をスナップバックさせるＬＤＭＯＳトランジスタ１１の降伏電流が減少するため、寄生横ＢＪＴ４２がスナップバックしにくい。このため、ＥＳＤが、（ソース層１２−Ｐ型ベース層３３−ディープＰ型ベース層３４−Ｐ型ウェル８−ドリフト層１６−ドレイン層１３）からなる横の経路に集中して流れることがない。また、半導体装置１においては、寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴがパンチスルー電圧ＶＰＴよりも高いため、寄生縦ＢＪＴ４１が降伏することもない。
【００４０】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る半導体装置１においては、ソース・ドレイン間にＥＳＤが入力されたときに、このＥＳＤは、微細構造が形成された半導体装置１の表層部分を流れることなく、Ｎ型エピタキシャル層３及びＮ型埋込層６に逃がされるため、半導体装置１が破壊されることがない。この結果、本実施形態によれば、ＥＳＤ耐性が高い半導体装置を得ることができる。
【００４１】
以下、この効果を比較例と比較して説明する。
図６は、比較例に係る半導体装置を例示する断面図である。
図６に示すように、比較例に係る半導体装置１０１においては、上述の本実施形態に係る半導体装置１（図３参照）と比較して、ソース層１２の直下域にディープＰ型ベース層３４が設けられておらず、また、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２が設けられていない。半導体装置１０１における上記以外の構成は、半導体装置１と同様である。
【００４２】
半導体装置１０１においては、Ｎ型ベース層３１及びディープＮ型ベース層３２が設けられていないため、半導体装置１（図３参照）と比較して、（ドレイン層１３−Ｐ型ウェル８−Ｎ型エピタキシャル層３）からなる縦の経路のパンチスルー電圧ＶＰＴが高い。また、ディープＰ型ベース層３４が設けられていないため、半導体装置１（図３参照）と比較して、ソース層１２の直下域におけるドーズ量が低く、シート抵抗が高い。このため、寄生横ＢＪＴ４２の動作電圧（スナップアップ電圧）Ｖｔ２は、パンチスルー電圧ＶＰＴよりも低い。この結果、比較例に係る半導体装置１０１においては、寄生横ＢＪＴ４２の動作電圧Ｖｔ２、パンチスルー電圧ＶＰＴ、ＬＤＭＯＳトランジスタ１１の降伏電圧ＢＶｄｓ、及び寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴとの間に、下記数式６が成立する。例えば、半導体装置１０１においては、寄生横ＢＪＴ４２の動作電圧Ｖｔ２は、ＬＤＭＯＳトランジスタ１１の降伏電圧ＢＶｄｓよりも５Ｖ程度高いだけである。
【００４３】
【数６】
2009124085.tif 000008
【００４４】
上記数式６より、半導体装置１０１においては、ソース・ドレイン間にＥＳＤが印加されると、ドレイン層１３とＮ型エピタキシャル層３との間でパンチスルーが発生するよりも先に、寄生横ＢＪＴ４２がスナップバックしてしまい、半導体装置１０１の表層部分に横方向に電流が流れてしまう。これにより、半導体装置１０１の表層部分に形成された微細構造が破壊されてしまう。
【００４５】
図７は、横軸にＬＤＭＯＳトランジスタのソース・ドレイン間に印加される電圧をとり、縦軸にソース・ドレイン間に流れる電流をとって、本実施形態に係る半導体装置の特性を比較例と比較して例示するグラフ図である。図７に示す実線Ｌ１は本実施形態に係る半導体装置１の動作を示しており、破線Ｌ２は比較例に係る半導体装置１０１の動作を示している。
【００４６】
図７に示すように、本実施形態においては、寄生横ＢＪＴの動作電圧Ｖｔ１が、比較例における寄生横ＢＪＴの動作電圧Ｖｔ２よりも高い。また、比較例に係る半導体装置１０１に動作電圧Ｖｔ２が印加されたときに流れる電流Ｉｔ２は、寄生横ＢＪＴ４２に流れる電流のみであるが、本実施形態に係る半導体装置１に動作電圧Ｖｔ１が印加されたときに流れる電流Ｉｔ１は、寄生横ＢＪＴ４２に流れる電流と（ディープＮ型ベース層３２−Ｐ型ウェル８−Ｎ型エピタキシャル層３）からなる縦の経路に流れるパンチスルー電流との合計値である。
【００４７】
このように、本実施形態によれば、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２を設け、ソース層１２の直下域にＰ型ベース層３３及びディープＰ型ベース層３４を設けることにより、これらの層を設けない場合と比較して、ＥＳＤ耐性を向上させることができる。
【００４８】
また、本実施形態に係る半導体装置１によれば、Ｎ型エピタキシャル層３とドレイン層１３との間にＰ型ウェル８が設けられているため、通常動作時においては、ドレイン層１３はＮ型エピタキシャル層３に接続されない。このため、Ｐ型基板２とＮ型エピタキシャル層３との界面に形成されるキャパシタが、ソース・ドレイン間の電圧の変動に伴って充放電されることがなく、高速動作が可能である。
【００４９】
更に、前述の本実施形態においては、ソース層１２とディープＰ型ベース層３４との間にＰ型ベース層３３を設け、ドレイン層１３とディープＮ型ベース層３２との間にＮ型ベース層３１を設けているため、ディープＰ型ベース層３４及びディープＮ型ベース層３２をそれぞれソース層１２及びドレイン層１３に接続させつつ、深く形成することができる。但し、ディープＰ型ベース層３４をソース層１２に直接接続できる場合には、Ｐ型ベース層３３は省略可能である。同様に、ディープＮ型ベース層３２をドレイン層１３に直接接続できる場合には、Ｎ型ベース層３１は省略可能である。
【００５０】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態に係る半導体装置の導電型を反転させた半導体装置も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る半導体装置を例示する平面図である。
【図２】本実施形態に係る半導体装置を例示する断面図である。
【図３】本実施形態に係る半導体装置のＤＭＯＳ領域を例示する断面図である。
【図４】横軸にＰ型ウェルのドーズ量をとり、縦軸に各電圧をとって、半導体装置の動作を例示するグラフ図である。
【図５】横軸にＰ型ウェルの不純物濃度ＮＢをとり、縦軸にディープＮ型ベース層３２とＮ型エピタキシャル層３との距離Ｗをとって、パンチスルー電圧ＶＰＴが寄生縦ＢＪＴ４１の降伏電圧ＶＢＶＢＪＴよりも低くなるような不純物濃度ＮＢと距離Ｗとの関係を例示するグラフ図である。
【図６】比較例に係る半導体装置を例示する断面図である。
【図７】横軸にＬＤＭＯＳトランジスタのソース・ドレイン間に印加される電圧をとり、縦軸にソース・ドレイン間に流れる電流をとって、本実施形態に係る半導体装置の特性を比較例と比較して例示するグラフ図である。
【符号の説明】
【００５２】
１  半導体装置、２  Ｐ型基板、３  Ｎ型エピタキシャル層、６  Ｎ型埋込層、７  Ｎ型分離領域、８  Ｐ型ウェル、８ａ  部分、１１  ＬＤＭＯＳトランジスタ、１２  ソース層、１３  ドレイン層、１４  Ｐ型層、１５  チャネル層、１６  ドリフト層、２１  ソース電極、２２  ドレイン電極、２３  ゲート電極、３１  Ｎ型ベース層、３２  ディープＮ型ベース層、３３  Ｐ型ベース層、３４  ディープＰ型ベース層、４１  寄生縦ＢＪＴ、４２  寄生横ＢＪＴ、Ｃ  ＣＭＯＳ領域、Ｄ  ＤＭＯＳ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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