(57)【要約】【課題】電極間絶縁膜にHigh-k材料を用いても周辺トランジスタの性能を劣化させない。【解決手段】メモリセルは、第１及び第２拡散層間の第１チャネル領域上に第１ゲート絶縁膜７を介して形成されるフローティングゲート電極８と、フローティングゲート電極８上に第１電極間絶縁膜１０を介して形成されるコントロールゲート電極２，１１とを有する。周辺トランジスタは、第３及び第４拡散層間の第２チャネル領域上に第２ゲート絶縁膜１６Ａ，１６Ｂを介して形成される下部電極１７と、下部電極１７上に第２電極間絶縁膜１８を介して形成される上部電極３，１９とを有する。下部電極１７及び上部電極３，１９は、第２電極間絶縁膜１８に設けられた開口を介して電気的に接続される。第１及び第２電極間絶縁膜１０，１８は、共に、高誘電率材料を含み、第１電極間絶縁膜１０は、第１構造を有し、第２電極間絶縁膜１８は、第１構造とは異なる第２構造を有する。【選択図】図４５
2009054942.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、
前記メモリセルは、第１及び第２拡散層と、前記第１及び第２拡散層間の第１チャネル領域上に形成される第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成されるコントロールゲート電極とを有し、
前記周辺トランジスタは、第３及び第４拡散層と、前記第３及び第４拡散層間の第２チャネル領域上に形成される第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される下部電極と、前記下部電極上に形成される第２電極間絶縁膜と、前記第２電極間絶縁膜上に形成される上部電極とを有し、
前記下部電極及び前記上部電極は、前記第２電極間絶縁膜に設けられた開口を介して電気的に接続され、
前記第１電極間絶縁膜及び前記第２電極間絶縁膜は、共に、高誘電率材料を含み、前記第１電極間絶縁膜は、第１構造を有し、前記第２電極間絶縁膜は、前記第１構造とは異なる第２構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２電極間絶縁膜は、前記第１構造の全てを含み、さらに、前記第１構造と前記下部電極との間にブロッキング絶縁膜を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロッキング絶縁膜は、ＨＴＯであり、その厚さdBLは、
5 [nm] ≦ dBL ≦ (dFG-20)/3 [nm]
但し、dFGは、前記電荷蓄積層の厚さ[nm]。
であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロッキング絶縁膜は、シリコン窒化膜であり、その厚さdBLは、
5 [nm] ≦ dBL ≦ (dFG-20)/2 [nm]
但し、dFGは、前記電荷蓄積層の厚さ[nm]。
であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、
前記メモリセルは、第１及び第２拡散層と、前記第１及び第２拡散層間の第１チャネル領域上に形成される第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される電荷蓄積層と、前記電荷蓄積層上に形成される誘電体膜と、前記誘電体膜上に形成されるコントロールゲート電極とを有し、
前記周辺トランジスタは、第３及び第４拡散層と、前記第３及び第４拡散層間の第２チャネル領域上に形成される第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されるゲート電極とを有し、
前記誘電体膜は、高誘電率材料を含み、前記周辺トランジスタの前記ゲート電極の直上、直下及び内部には、前記高誘電率材料が存在しないことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の周辺トランジスタの構造に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、書き込み時に、ＦＮ(Fowler-Nordheim)トンネル電流をゲート絶縁膜に流してフローティングゲート電極（電荷蓄積層）内に電荷を注入する。この際、コントロールゲート電極には、１５〜４０Ｖの正電圧を印加する。
【０００３】
ここで、メモリセルのゲート絶縁膜と電極間絶縁膜（誘電体膜）との容量比（カップリング比）が大きければ、ゲート絶縁膜に効率的に高電界が発生し、書き込み特性が向上する。
【０００４】
従って、カップリング比を向上させる技術の一つとして、電極間絶縁膜に高誘電率(High-k)材料を使用する技術が提案されている（例えば、特許文献１，２参照）。
【０００５】
ところで、不揮発性半導体記憶装置は、メモリセルと周辺トランジスタとを含む。また、両者は、プロセスコストを低減するために、できるだけ共通プロセスで形成される。
【０００６】
このため、周辺トランジスタは、メモリセルに近似した構造、即ち、下部電極／電極間絶縁膜／上部電極というスタック構造を有する。但し、下部電極と上部電極とは、電極間絶縁膜に設けられた開口を介して電気的に接続される。
【０００７】
この場合、メモリセルのカップリング比の向上のために採用した高誘電率材料が周辺トランジスタの電極間絶縁膜にも使用されることになる。
【０００８】
しかし、周辺トランジスタの電極間絶縁膜に使用された高誘電率材料は、周辺トランジスタのオフリーク電流の増加や、素子分離耐圧の低下などといった問題を引き起こす。
【０００９】
例えば、高誘電率材料が金属酸化膜を含む場合、この金属酸化膜を成膜するときの原料ガスに炭素原子を含まれていると、この炭素原子が、半導体基板の表面部や、素子分離絶縁膜の底部などに拡散する。
【００１０】
また、高誘電率材料がプラズマ窒化による窒化膜を含む場合、同様に、成膜時の窒素ラジカルが、半導体基板の表面部や、素子分離絶縁膜の底部などに拡散し、寄生トランジスタを形成して、周辺トランジスタのオフリーク電流の増加や、素子分離耐圧の低下などといった問題を発生させる。
【００１１】
さらに、電極間絶縁膜の成膜後においても、電極間絶縁膜内に存在する炭素原子や窒素原子などが拡散することにより、素子領域内に固定電荷が発生し、周辺トランジスタの性能を劣化させる恐れがある。
【００１２】
このように、メモリセルの電極間絶縁膜に高誘電率材料を使用することを前提とした場合に、ウェハプロセスのステップ数（プロセスコスト）を増加させずに、オフリーク電流の増加や、素子分離耐圧の低下などといった問題をなくすことがプロセスインテグレーション上の課題になっている。
【特許文献１】特開２００５−２７７１７１号公報
【特許文献２】特開２００６−１８６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、電荷蓄積層とコントロールゲート電極との間の誘電体膜に高誘電率材料を使用しても、周辺トランジスタの性能を劣化させない技術について提案する。
【課題を解決するための手段】
【００１４】
本発明の例に係る不揮発性半導体記憶装置は、半導体基板上に形成されるメモリセルと周辺トランジスタとを備える。メモリセルは、第１及び第２拡散層と、第１及び第２拡散層間の第１チャネル領域上に形成される第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第１電極間絶縁膜と、第１電極間絶縁膜上に形成されるコントロールゲート電極とを有する。周辺トランジスタは、第３及び第４拡散層と、第３及び第４拡散層間の第２チャネル領域上に形成される第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成される下部電極と、下部電極上に形成される第２電極間絶縁膜と、第２電極間絶縁膜上に形成される上部電極とを有する。下部電極及び上部電極は、第２電極間絶縁膜に設けられた開口を介して電気的に接続され、第１電極間絶縁膜及び第２電極間絶縁膜は、共に、高誘電率材料を含み、第１電極間絶縁膜は、第１構造を有し、第２電極間絶縁膜は、第１構造とは異なる第２構造を有する。
【００１５】
本発明の例に係る不揮発性半導体記憶装置は、半導体基板上に形成されるメモリセルと周辺トランジスタとを備える。メモリセルは、第１及び第２拡散層と、第１及び第２拡散層間の第１チャネル領域上に形成される第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成される電荷蓄積層と、電荷蓄積層上に形成される誘電体膜と、誘電体膜上に形成されるコントロールゲート電極とを有する。周辺トランジスタは、第３及び第４拡散層と、第３及び第４拡散層間の第２チャネル領域上に形成される第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成されるゲート電極とを有する。誘電体膜は、高誘電率材料を含み、周辺トランジスタのゲート電極の直上、直下及び内部には、高誘電率材料が存在しない。
【発明の効果】
【００１６】
本発明によれば、電荷蓄積層とコントロールゲート電極との間の誘電体膜に高誘電率材料を使用しても、周辺トランジスタの性能が劣化することがない。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の特徴は、メモリセルの電極間絶縁膜（誘電体膜）に高誘電率材料を使用した場合の周辺トランジスタへの悪影響を排除するために、周辺トランジスタの電極間絶縁膜の構造をメモリセルのそれとは異ならせた点にある。
【００１９】
例えば、メモリセルの電極間絶縁膜が、高誘電率材料又はそれを含む積層からなる第１構造を有する場合に、周辺トランジスタの電極間絶縁膜は、第１構造の全てを含み、さらに、第１構造と下部電極との間にブロッキング絶縁膜を有する第２構造とする。
【００２０】
また、周辺トランジスタの下部電極上に直接上部電極を形成し、下部電極と上部電極との間に電極間絶縁膜が存在しない構造としてもよい。
【００２１】
このような構造によれば、メモリセルの電極間絶縁膜に高誘電率材料を使用しても、成膜時に発生する炭素原子や、窒素ラジカルなどが、半導体基板の表面部や、素子分離絶縁膜の底部などに拡散することはない。
【００２２】
また、電極間絶縁膜の成膜後においても同様である。
【００２３】
従って、メモリセルの電極間絶縁膜に高誘電率材料を使用した場合でも、プロセスコストの増加なく、周辺トランジスタの性能劣化を防止できる。
【００２４】
２．  実施の形態  
ＮＡＮＤ型不揮発性半導体記憶装置を例に本発明の実施の形態を説明する。
【００２５】
まず、実施の形態で使用する用語について以下のように定義する。
【００２６】
周辺トランジスタとは、メモリセル（セルトランジスタ）以外のトランジスタのことであり、主に、周辺回路を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを意味する。周辺トランジスタは、低電圧型ＭＯＳトランジスタ及び高電圧型ＭＯＳトランジスタの双方を含む。
【００２７】
電極間絶縁膜とは、２つの電極間に存在する絶縁膜のことである。メモリセルの場合には、フローティングゲート電極（電荷蓄積層）とコントロールゲート電極との間に存在する絶縁膜のことであり、周辺トランジスタの場合には、下部電極と上部電極との間に存在する絶縁膜のことである。
【００２８】
ここで、本発明は、いわゆるＭＯＮＯＳ型メモリセルにも適用可能である。
【００２９】
この場合、メモリセルは、フローティングゲート電極の代わりに、絶縁体から構成される電荷蓄積層を有する。
【００３０】
そこで、本実施の形態では、電極間絶縁膜を含めて、電荷蓄積層（フローティングゲート電極を含む）とコントロールゲート電極との間に存在する絶縁膜のことを、誘電体膜と称することにする。
【００３１】
ブロッキング絶縁膜とは、周辺トランジスタの下部電極と誘電体膜（電極間絶縁膜のうちメモリセルの電極間絶縁膜と同じ構造の部分）との間に存在する絶縁膜のことであり、炭素原子や窒素原子などの拡散をブロックする機能を有する。
【００３２】
ブロッキング絶縁膜と下部電極との間には、自然酸化による薄い酸化膜が存在していてもよい。
【００３３】
高誘電率(High-k)材料とは、ここでは、シリコン窒化膜、及び、その比誘電率よりも大きな比誘電率を持つ金属原子を含む絶縁材料を意味するものとする。
【００３４】
メモリセルアレイエリアに関して、第１方向（カラム方向）と第２方向（ロウ方向）とは直交するものとし、また、周辺回路エリアに関して、チャネル長方向とチャネル幅方向とは直交するものとする。
【００３５】
(1)   第１実施の形態  
A.  構造  
［メモリセル］  
図１は、ＮＡＮＤセルユニットを示す回路図である。
【００３６】
ＮＡＮＤセルユニット１は、直列接続される複数のメモリセルＭ０，・・・Ｍ１５からなるＮＡＮＤストリングと、その両端に１つずつ接続されるセレクトゲートトランジスタＳ１，Ｓ２とから構成される。
【００３７】
メモリセルＭ０，・・・Ｍ１５は、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート構造を有する。ワード線２（ＷＬ０，・・・ＷＬ１５）は、第２方向（ロウ方向）に延び、メモリセルＭ０，・・・Ｍ１５のコントロールゲート電極に接続される。
【００３８】
セレクトゲートトランジスタＳ１のＮＡＮＤストリング側とは反対側は、ビット線ＢＬに接続される。ビット線ＢＬは、第１方向（カラム方向）に延びる。セレクトゲート線（ブロックセレクト線）３（ＳＳＬ）は、第２方向に延び、セレクトゲートトランジスタＳ１のセレクトゲート電極に接続される。
【００３９】
セレクトゲートトランジスタＳ２のＮＡＮＤストリング側とは反対側は、ソース線ＳＬに接続される。セレクトゲート線（ブロックセレクト線）３（ＧＳＬ）は、第２方向に延び、セレクトゲートトランジスタＳ２のセレクトゲート電極に接続される。
【００４０】
本例では、ＮＡＮＤストリングを構成するメモリセルの数を１６（＝２４）個としているが、この数は、複数であればどんな数でもよい。但し、この数を２ｎ個（ｎは正の整数）とすれば、アドレスデコードの観点から好ましい。また、セレクトゲートトランジスタＳ１，Ｓ２のうちの１つを省略することも可能である。
【００４１】
図２は、ＮＡＮＤセルユニットを示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図２のＩＶ−ＩＶ線に沿う断面図である。
【００４２】
ｐ型シリコン基板４内には、ｎ型ウェル領域５及びｐ型ウェル領域６からなるダブルウェル領域が形成される。ＮＡＮＤセルユニットは、ｐ型ウェル領域６内に形成される。
【００４３】
ｐ型ウェル領域６は、例えば、ボロン濃度が１×１０１４ｃｍ−３〜１×１０１９ｃｍ−３の間に設定される。ｐ型ウェル領域６は、ｎ型ウェル領域５によってｐ型シリコン基板４とは分離されているため、ｐ型ウェル領域６には、ｐ型シリコン基板４とは独立に電圧を印加することが可能である。
【００４４】
これにより、例えば、ＮＡＮＤセルユニット内のメモリセルのデータ消去時に、消去電圧をｐ型ウェル領域６のみに与えればよいため、消去電圧をｐ型シリコン基板４に与える場合に比べて、昇圧回路の負荷が減り、消費電力が抑えられる。
【００４５】
ｐ型ウェル領域６の表面上には、例えば、３ｎｍ〜１５ｎｍの厚さを有するゲート絶縁膜７が形成される。ゲート絶縁膜７は、例えば、シリコン酸化膜、オキシナイトライド膜などから構成される。
【００４６】
ゲート絶縁膜７上には、メモリセルのフローティングゲート電極８及びセレクトゲートトランジスタの下部電極９が形成される。フローティングゲート電極８及び下部電極９は、例えば、リン又は砒素を濃度１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲で添加した導電性ポリシリコン膜から構成される。
【００４７】
フローティングゲート電極８及び下部電極９の厚さは、例えば、１０ｎｍ〜５００ｎｍの範囲内とする。
【００４８】
フローティングゲート電極８は、例えば、シリコン酸化膜からなる素子分離絶縁膜１３により区画されたアクティブ領域に自己整合的に形成される。
【００４９】
この場合、フローティングゲート電極８の加工に続けて、ｐ型ウェル領域６を、例えば、０．０５μｍ〜０．５μｍの範囲でエッチングし、その部分に素子分離絶縁膜１３を埋め込む。
【００５０】
フローティングゲート電極８上には、例えば、５ｎｍ〜３０ｎｍの厚さを有する電極間絶縁膜（誘電体膜）１０が形成される。同様に、下部電極９上にも、例えば、５ｎｍ〜３０ｎｍの厚さを有する電極間絶縁膜１０が形成される。
【００５１】
電極間絶縁膜１０上には、コントロールゲート電極１１及び上部電極１２が形成される。コントロールゲート電極１１及び上部電極１２は、例えば、リン、砒素又はボロンを１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３の濃度で添加した導電性ポリシリコン膜、又は、この導電性ポリシリコン膜と金属シリサイド膜（例えば、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ）とのスタック構造から構成される。
【００５２】
コントロールゲート電極１１は、例えば、１０ｎｍ〜５００ｎｍの厚さを有し、メモリセルアレイの第２方向（ロウ方向）に連続的に形成され、ワード線２（ＷＬ０〜ＷＬ１５）となる。
【００５３】
同様に、上部電極１２も、例えば、１０ｎｍ〜５００ｎｍの厚さを有し、メモリセルアレイの第２方向（ロウ方向）に連続的に形成され、セレクトゲート線３（ＳＳＬ，ＧＳＬ）となる。
【００５４】
セレクトゲートトランジスタの下部電極９と上部電極１２とは、電極間絶縁膜１０に設けられた開口を介して互いに電気的に接続される。
【００５５】
メモリセル及びセレクトゲートトランジスタは、拡散層Ｘにより直列接続され、ＮＡＮＤセルユニットを構成する。
【００５６】
ＮＡＮＤセルユニットの一端となるソース拡散層Ｘ（ＳＬ）は、ソース線ＳＬに接続され、その他端となるドレイン拡散層Ｘ（ＢＬ）は、第１方向（カラム方向）に延びるビット線ＢＬに接続される。
【００５７】
ここで、電極間絶縁膜１０は、メモリセルのカップリング比を向上させるために、高誘電率(High-k)材料、例えば、ＨｆＡｌＯ、ＨｆＳｉＯｘ、Ａｌ２Ｏ３などの金属酸化物を含んだ絶縁膜から構成する。
【００５８】
具体的には、電極間絶縁膜１０は、図５に示すように、高誘電率材料のみからなる単層構造であってもよいし、また、図６に示すように、シリコン窒化膜／高誘電率材料／シリコン窒化膜、又は、シリコン酸化膜／高誘電率材料／シリコン酸化膜といった３層構造であってもよい。
【００５９】
さらに、図７に示すように、電極間絶縁膜１０は、シリコン窒化膜／シリコン酸化膜／高誘電率材料／シリコン酸化膜／シリコン窒化膜といった５層構造にすることも可能である。
【００６０】
［周辺トランジスタ］  
図８及び図９は、周辺トランジスタを示す断面図である。  
図８は、チャネル長方向の断面であり、図９は、チャネル幅方向の断面である。
【００６１】
周辺トランジスタの種類としては、例えば、導電型に関して、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴがあり、耐圧に関して、低電圧系ＭＩＳＦＥＴ及び高電圧系ＭＩＳＦＥＴがあり、さらに、オン／オフ動作に関して、エンハンスメント型とディプレッション型とがある。
【００６２】
ｐ型ウェル領域１５の表面上には、ゲート絶縁膜１６が形成される。ゲート絶縁膜１６は、ｐ型ウェル領域１５ではなく、ｐ型半導体基板の表面上に形成してもよい。
【００６３】
ゲート絶縁膜１６上には、下部電極１７が形成される。下部電極１７上には、電極間絶縁膜（誘電体膜）１８を介して上部電極３，１９が形成される。下部電極１７及び上部電極３，１９は、電極間絶縁膜１８に設けられた開口１４を介して電気的に接続される。
【００６４】
電極間絶縁膜１８は、ＨｆＡｌＯ、ＨｆＳｉＯｘ、Ａｌ２Ｏ３といった高誘電率材料を含む絶縁膜から構成される。また、電極間絶縁膜１８は、メモリセルの電極間絶縁膜とは異なる構造を有する。
【００６５】
具体的には、図１０に示すように、電極間絶縁膜１８は、ブロッキング絶縁膜／高誘電率材料の２層構造から構成される。
【００６６】
また、電極間絶縁膜１８は、図１１に示すように、ブロッキング絶縁膜／シリコン窒化膜／高誘電率材料／シリコン窒化膜、又は、ブロッキング絶縁膜／シリコン酸化膜／高誘電率材料／シリコン酸化膜といった４層構造であってもよいし、さらに、図１２に示すように、ブロッキング絶縁膜／シリコン窒化膜／シリコン酸化膜／高誘電率材料／シリコン酸化膜／シリコン窒化膜といった６層構造であってもよい。
【００６７】
ここで、重要なのは、周辺トランジスタの電極間絶縁膜１８のうちブロッキング絶縁膜を除いた部分の構成が、メモリセルの電極間絶縁膜１０の構成と同一となることである。これにより、後述する製造方法を用いれば、メモリセルの電極間絶縁膜１０を堆積させる前にブロッキング絶縁膜を堆積するだけでよく、本実施例における工程数の増加を最小限に抑えることができる。
【００６８】
尚、ブロッキング絶縁膜は、例えば、電極間絶縁膜１８の最下層を構成し、炭素原子や窒素原子などの拡散をブロックする機能を有する。
【００６９】
ブロッキング絶縁膜は、その目的から、緻密性を有する材料から構成するのが好ましい。例えば、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜は、ブロッキング絶縁膜として有力である。
【００７０】
但し、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などの絶縁膜をブロッキング絶縁膜としてもよい。
【００７１】
下部電極１７は、メモリセルのフローティングゲート電極と同じ構造を有し、上部電極３，１９は、メモリセルのコントロールゲート電極と同じ構造を有する。
【００７２】
下部電極１７及び上部電極３，１９の側壁には、側壁絶縁膜が形成される。また、ｐ型ウェル領域１５内には、ソース／ドレインとしての拡散層Ｘが形成される。
【００７３】
このような構造にすることで、メモリセルの電極間絶縁膜に高誘電率材料を使用しても、周辺トランジスタの電極間絶縁膜からの炭素原子や窒素原子などの拡散を防止できるため、これらが半導体基板内で固定電荷となることはない。
【００７４】
従って、メモリセルのカップリング比の向上と周辺トランジスタの特性の向上とを両立させることができる。
【００７５】
尚、上述の説明では、周辺トランジスタは、ｎ型ＭＩＳＦＥＴであるが、ｎ型ウェル領域の表面上に周辺トランジスタを形成すれば、この周辺トランジスタは、ｐ型ＭＩＳＦＥＴになる。
【００７６】
また、周辺トランジスタが高電圧系ＭＩＳＦＥＴの場合、ゲート絶縁膜が厚く、寄生トランジスタの影響を受け易いため、本発明は、特に有効である。
【００７７】
B.  製造方法  
第１実施の形態のメモリセル及び周辺トランジスタの製造方法を説明する。
【００７８】
まず、図１３乃至図１６に示すように、イオン注入法により、ｐ型半導体基板（シリコン基板）４内にｎ型ウェル領域５及びｐ型ウェル領域６，１５を形成する。熱酸化法により、ｐ型ウェル領域６，１５上にゲート絶縁膜（シリコン酸化膜）７，１６を形成する。続けて、ＣＶＤ法により、ゲート絶縁膜７，１６上に導電膜（例えば、導電性ポリシリコン膜）８’，１７’を形成する。
【００７９】
この後、導電膜８’，１７’上にレジストパターンを形成し、これをエッチングマスクとして、ＲＩＥにより、導電膜８’，１７’、ゲート絶縁膜７，１６及び半導体基板（ｐ型ウェル領域）４を順次エッチングする。
【００８０】
また、エッチングにより形成された溝を素子分離絶縁膜(STI: Shallow Trench Isolation)１３で満たした後、レジストパターンを除去すると、メモリセルに関しては、図１３及び図１４に示す構造が得られ、周辺トランジスタに関しては、図１５及び図１６に示す構造が得られる。
【００８１】
このステップでは、周辺トランジスタの用途に応じて、周辺トランジスタのゲート絶縁膜１６の厚さを、メモリセルのゲート絶縁膜７の厚さとは異ならせることができる。この場合、メモリセルのゲート絶縁膜７と周辺トランジスタのゲート絶縁膜１６とは、別々に形成される。
【００８２】
また、素子分離絶縁膜１３を満たす溝は、レジストパターンにより加工されたハードマスク（例えば、シリコン窒化膜）をエッチングマスクとして、ＲＩＥにより形成することも可能である。
【００８３】
次に、図１７乃至図２０に示すように、導電膜８’，１７’上及び素子分離絶縁膜１３上に、１ｎｍ〜２０ｎｍの厚さを有するブロッキング絶縁膜２０を形成する。
【００８４】
ブロッキング絶縁膜２０は、半導体基板４内の固定電荷の原因となる炭素原子や窒素原子などの拡散をブロックする役目を果たす必要があるため、例えば、緻密性の高いＨＴＯ膜（シリコン酸化膜）とする。
【００８５】
次に、図２１乃至図２４に示すように、周辺トランジスタエリアを覆い、メモリセルエリアを覆わないフォトレジスト膜（レジストパターン）２１を形成する。
【００８６】
そして、このフォトレジスト膜２１をエッチングマスクにして、エッチングガス又は薬液により、メモリセルエリアに存在するブロッキング絶縁膜２０を除去すると、図２５乃至図２８に示すように、ブロッキング絶縁膜２０は、周辺トランジスタエリア内に残存する。
【００８７】
ここで、エッチングガス又は薬液は、メモリセルエリア内の導電膜８’とブロッキング絶縁膜２０とのエッチング選択比を十分に確保できるものを使用する。
【００８８】
これにより、導電膜８’を残したまま、ブロッキング絶縁膜２０のみをエッチングすることができる。また、この時、メモリセルエリア内の素子分離絶縁膜１３をエッチバックすることもできる。
【００８９】
このエッチバックにより、素子分離絶縁膜１３の上面は、導電膜８’の上面よりも低くなり、導電膜８’の側面の一部が露出する。
【００９０】
この後、周辺トランジスタエリアを覆うフォトレジスト膜２１を除去する。
【００９１】
次に、図２９乃至図３２に示すように、導電膜８’上、ブロッキング絶縁膜２０上、及び、素子分離絶縁膜１３上に、電極間絶縁膜（誘電体膜）１０を形成する。
【００９２】
電極間絶縁膜１０は、高誘電率材料、又は、それを含む積層構造から構成される。
【００９３】
メモリセルエリア内においては、電極間絶縁膜１０は、導電膜８’の上面と側面の一部を覆う。
【００９４】
また、周辺トランジスタエリア内においては、電極間絶縁膜１０とブロッキング絶縁膜２０とにより、電極間絶縁膜（誘電体膜）１８が構成される。
【００９５】
電極間絶縁膜１８の一部には、開口が形成される。
【００９６】
次に、図３３乃至図３６に示すように、ＣＶＤ法又はスパッタ法により、電極間絶縁膜１０，１８上に、例えば、導電性ポリシリコン膜及び金属シリサイド膜（例えば、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ）を形成する。
【００９７】
この後、レジストパターン又はハードマスクをエッチングマスクに用いて、ＲＩＥにより、金属シリサイド膜及び導電性ポリシリコン膜をエッチングし、さらに、その下の電極間絶縁膜、導電膜及びゲート絶縁膜を順次エッチングし、メモリセル及び周辺トランジスタのゲート加工を行う。
【００９８】
その結果、メモリセルエリア内においては、メモリセルのフローティングゲート電極８及びコントロールゲート電極（ワード線）２，１１が形成され、セレクトゲートトランジスタの下部電極９及び上部電極（セレクトゲート線）３，１２が形成される。
【００９９】
また、周辺トランジスタエリア内においては、周辺トランジスタの下部電極１７及び上部電極３，１９が形成される。下部電極１７及び上部電極３，１９は、電極間絶縁膜１８の開口を介して電気的に接続される。
【０１００】
そして、メモリセルのコントロールゲート電極２，１１、セレクトゲートトランジスタの上部電極３，１２、及び、周辺トランジスタの上部電極３，１９をマスクにして、イオン注入法により、ｐ型ウェル領域６，１５内に、ｎ型不純物（リン、砒素など）を注入する。
【０１０１】
また、メモリセルのコントロールゲート電極２，１１及びフローティングゲート電極８の側壁、セレクトゲートトランジスタの上部電極３，１２及び下部電極９の側壁、さらに、周辺トランジスタの上部電極３，１９及び下部電極１７の側壁に、側壁絶縁膜Ｙを形成する。
【０１０２】
さらに、側壁絶縁膜Ｙ、メモリセルのコントロールゲート電極２，１１、セレクトゲートトランジスタの上部電極３，１２、及び、周辺トランジスタの上部電極３，１９をマスクにして、イオン注入法により、ｐ型ウェル領域６，１５内に、ｎ型不純物（リン、砒素など）を注入し、ｎ型拡散層Ｘ，Ｘ（ＳＬ），Ｘ（ＢＬ）を形成する。
【０１０３】
次に、図３７乃至図４０に示すように、メモリセル、セレクトゲートトランジスタ及び周辺トランジスタを覆う層間絶縁膜を形成する。
【０１０４】
また、ＮＡＮＤセルユニットのｎ型拡散層（ソース拡散層）Ｘ（ＳＬ）にはソース線ＳＬを接続し、ｎ型拡散層（ドレイン拡散層）Ｘ（ＢＬ）にはビット線ＢＬを接続する。周辺トランジスタのｎ型拡散層Ｘ及び上部電極３，１９には、それぞれ、電極を接続する。
【０１０５】
以上の工程により、本発明に係わるメモリセル及び周辺トランジスタが完成する。
【０１０６】
C.  まとめ  
第１実施の形態によれば、周辺トランジスタの電極間絶縁膜にブロッキング絶縁膜を含め、メモリセルの電極間絶縁膜と異なる構造とすることにより、炭素原子や窒素原子などの不純物が半導体基板と素子分離絶縁膜との界面に蓄積されることによるオフリーク電流を抑制できる。
【０１０７】
(2)   第２実施の形態  
図４１乃至図４４は、第２実施の形態の不揮発性半導体記憶装置を示している。
【０１０８】
第２実施の形態は、第１実施の形態の変形例である。
【０１０９】
ＮＡＮＤセルユニット（メモリセル及びセレクトゲートトランジスタ）の構造については、第１実施の形態と同じである。
【０１１０】
従って、電極間絶縁膜１０としては、図５の単層構造、図６の３層構造、及び、図７の５層構造のいずれも採用可能である。
【０１１１】
第２実施の形態が第１実施の形態と異なる点は、周辺トランジスタの構造にある。具体的には、周辺トランジスタの下部電極１７と上部電極３，１９との間には、電極間絶縁膜が存在しない。その他の構造については、第１実施の形態と同じである。
【０１１２】
従って、下部電極１７及び上部電極３，１９をまとめて、周辺トランジスタのゲート電極と考えれば、そのゲート電極の直上、直下及び内部には、高誘電率材料が存在しないことになる。
【０１１３】
このように、半導体基板内の固定電荷の原因となる高誘電率材料を周辺トランジスタの構成要素に使用しないことで、周辺トランジスタの性能劣化を防ぐことができる。
【０１１４】
(3)   第３実施の形態  
第３実施の形態は、第１実施の形態の応用例であり、第１実施の形態の特徴の全てを含んでいる。第３実施の形態は、周辺トランジスタを低電圧系と高電圧系の２種類に分けて本発明の有用性を検討したものである。
【０１１５】
A.  構造  
図４５は、第３実施の形態の不揮発性半導体記憶装置を示している。
【０１１６】
メモリセルアレイ内のメモリセル及びセレクトゲートトランジスタの構造については、以下の点を除き、第１実施の形態と同じである。
【０１１７】
セレクトゲートトランジスタの上部電極（例えば、導電性ポリシリコン膜）１２及び電極間絶縁膜１０に開口が形成され、金属シリサイド膜３は、その開口を介して、直接、下部電極（例えば、導電性ポリシリコン膜）９に接続される。
【０１１８】
周辺回路内には、低電圧系トランジスタと高電圧系トランジスタが存在する。
【０１１９】
周辺回路内の低電圧系トランジスタの構造については、以下の点を除き、第１実施の形態の周辺トランジスタと同じである。
【０１２０】
低電圧系トランジスタの上部電極（例えば、導電性ポリシリコン膜）１９及び電極間絶縁膜１８に開口が形成され、金属シリサイド膜３は、その開口を介して、直接、下部電極（例えば、導電性ポリシリコン膜）１７に接続される。
【０１２１】
周辺回路内の高電圧系トランジスタは、低電圧系トランジスタと比べると、ゲート絶縁膜の厚さが異なっている。即ち、高電圧系トランジスタのゲート絶縁膜１６Ｂは、低電圧系トランジスタのゲート絶縁膜１６Ａよりも厚い。
【０１２２】
低電圧系トランジスタのゲート絶縁膜１６Ａの厚さは、例えば、５ｎｍ〜１５ｎｍの範囲内の値に設定される。高電圧系トランジスタのゲート絶縁膜１６Ｂの厚さは、例えば、２０ｎｍ〜６０ｎｍの範囲内の値に設定される。
【０１２３】
高電圧系トランジスタのゲート絶縁膜１６Ｂに印加される電圧は、低電圧系トランジスタのゲート絶縁膜１６Ａに印加される電圧よりも大きい。
【０１２４】
周辺回路内では、素子分離絶縁膜１３の上面と下部電極１７の上面とは、一致、又は、ほぼ一致している。
【０１２５】
これは、素子分離絶縁膜１３上の電極間絶縁膜１８をｐ型ウェル領域（半導体基板）１５から遠くなることにより、素子分離絶縁膜１３上の上部電極３，１９もｐ型ウェル領域１５から遠くなるためである。これにより、寄生トランジスタの発生を防止でき、素子分離耐圧を向上できる。
【０１２６】
尚、第３実施の形態の構成要素に関して、第１実施の形態の構成要素に対応するものについては、第１実施の形態と同じ符号を付してある。
【０１２７】
第３実施の形態では、第１実施の形態と同様に、電極間絶縁膜１０に高誘電率材料を使用する。この場合、高誘電率材料の成膜に用いられるガス中の炭素原子が矢印１００に示すように拡散する。また、電極間絶縁膜１０にプラズマ窒化膜を使用する場合にも、窒素ラジカルが同様に拡散する。
【０１２８】
このような不純物が素子分離絶縁膜１３の底部２００に達すると、素子分離絶縁膜１３のエリアに形成される寄生トランジスタの発生を助長させる。そして、特に、周辺トランジスタのオフリークを増大させ、素子分離耐圧を低下させる。
【０１２９】
しかし、周辺回路内の低電圧系トランジスタ及び高電圧系トランジスタは、炭素原子や窒素ラジカルのような不純物の拡散を防止するブロッキング絶縁膜２０を備えている。
【０１３０】
このため、同図（ｂ）の矢印に示すように、これらの不純物が素子分離絶縁膜１３の底部に達することはなく、オフリーク電流の増加が抑制される。
【０１３１】
尚、メモリセルの電極間絶縁膜にブロッキング絶縁膜を含めると、カップリング比が低下するため、メモリセルの電極間絶縁膜にはブロッキング膜を含めない。
【０１３２】
また、セレクトゲートトランジスタについては、ブロッキング絶縁膜を含めても、含めなくても、どちらでもよい。
【０１３３】
本実施の形態では、不純物拡散によるセレクトゲートトランジスタのオフリーク電流の増加量が小さいこと、及び、プロセスコストの低下をそれぞれ考慮し、セレクトゲートトランジスタの電極間絶縁膜にブロッキング絶縁膜を含めない。
【０１３４】
B.  製造方法  
第３実施の形態のメモリセル及び周辺トランジスタの製造方法を説明する。
【０１３５】
以下では、フローティングゲート電極の高さや、電極間絶縁膜の落ち込み量などのパラメータを従来と変化させずに、本発明の構造を得るための製造方法を提案する。
【０１３６】
この製造方法によれば、従来と同じ仕様で、優れた特性の不揮発性半導体記憶装置を実現できる。
【０１３７】
まず、図４６に示すように、熱酸化法により、ｐ型ウェル領域６，１５上に厚さ２０ｎｍ〜６０ｎｍのゲート絶縁膜（シリコン酸化膜）１６Ｂを形成する。
【０１３８】
ここで、ｐ型ウェル領域６，１５は、ｎ型ウェル領域であってもよい。また、ゲート絶縁膜１６Ｂは、ウェル領域ではなく、半導体基板上に形成してもよい。
【０１３９】
次に、図４７に示すように、ＰＥＰ(Photo Engraving Process)により、レジストパターン３００を形成する。このレジストパターン３００は、周辺回路内の高電圧系トランジスタエリアを被覆し、それ以外のエリアに開口を有する。
【０１４０】
そして、レジストパターン３００をマスクにして、薬液により、高電圧系トランジスタエリア以外に存在するゲート絶縁膜１６Ｂを除去し、さらに、レジストパターン３００を除去すると、図４８に示すように、ゲート絶縁膜１６Ｂは、高電圧系トランジスタエリアのみに残存する。
【０１４１】
次に、図４９に示すように、熱酸化法により、再び、ｐ型ウェル領域６，１５上に厚さ５ｎｍ〜１５ｎｍのゲート絶縁膜７，１６Ａを形成する。
【０１４２】
その結果、メモリセルアレイエリア及び低電圧系トランジスタエリアには、厚さ５ｎｍ〜１５ｎｍのゲート絶縁膜７，１６Ａが形成され、高電圧系トランジスタエリアには、厚さ２０ｎｍ〜６０ｎｍのゲート絶縁膜１６Ｂが形成される。
【０１４３】
次に、図５０に示すように、ＣＶＤ法により、ゲート絶縁膜７，１６Ａ，１６Ｂ上に導電膜（例えば、導電性ポリシリコン膜）８’，９’，１７’を形成する。
【０１４４】
続けて、図５１に示すように、ＣＶＤ法により、導電膜８’，９’，１７’上にハードマスクとしての絶縁膜（例えば、シリコン窒化膜）４００を形成する。
【０１４５】
そして、図５２に示すように、ＰＥＰにより、絶縁膜４００上にレジストパターン５００を形成する。また、レジストパターン５００をエッチングマスクにして、ＲＩＥにより、絶縁膜４００をエッチングし、絶縁膜４００からなるハードマスクを形成する。
【０１４６】
この後、レジストパターン５００を除去する。
【０１４７】
次に、図５３に示すように、ハードマスクとしての絶縁膜４００をエッチングマスクにして、ＲＩＥにより、導電膜８’，９’，１７’及びゲート絶縁膜７，１６Ａ，１６Ｂを順次エッチングすると、図５４に示すような構造が得られる。
【０１４８】
続けて、図５５に示すように、絶縁膜４００をエッチングマスクにして、ＲＩＥにより、ｐ型ウェル領域（半導体基板）６，１５をエッチングすると、素子分離のためのトレンチが形成される。
【０１４９】
次に、図５６に示すように、ＣＶＤ法により、絶縁膜４００上にトレンチを完全に満たす素子分離絶縁膜（例えば，シリコン酸化膜）１３を形成する。
【０１５０】
また、図５７に示すように、ＣＭＰ(Chemical Mechanical Polishing)法により、素子分離絶縁膜１３の上面が絶縁膜４００の上面とほぼ等しくなるまで、素子分離絶縁膜１３を研磨する。
【０１５１】
さらに、図５８に示すように、素子分離絶縁膜１３の上面の位置を調整する。
【０１５２】
本例では、素子分離絶縁膜１３を、その上面が導電膜８’，９’，１７’の上面とほぼ一致するまで、さらにエッチングする。
【０１５３】
この後、ハードマスクとしての絶縁膜４００を除去すると、図５９に示すような構造が得られる。
【０１５４】
次に、図６０に示すように、ＣＶＤ法により、導電膜８’，９’，１７’上及び素子分離絶縁膜１３上にブロッキング絶縁膜２０を形成する。
【０１５５】
ブロッキング絶縁膜２０は、不純物の拡散を防ぎ、かつ、自らが不純物源とならないような材料から構成される。そのような材料としては、例えば、ＨＴＯ(High Temperature Oxide)膜に代表される緻密なシリコン酸化膜や、ＣＶＤ法で形成されたシリコン窒化膜などが有力である。
【０１５６】
ブロッキング絶縁膜２０の厚さの下限は、不純物拡散の防止の観点から5nmとする。また、その上限は、ＨＴＯ膜の場合には、((dFG-20)/3)nmとし、シリコン窒化膜の場合には、((dFG-20)/2)nmとする。ここで、dFGは、メモリセルの電荷蓄積層としての導電性ポリシリコン膜８の厚さである。
【０１５７】
ブロッキング絶縁膜２０の厚さの上限の理由については、後述する。
【０１５８】
次に、図６１に示すように、ＰＥＰにより、周辺回路エリアを被覆し、メモリセルアレイエリアに開口を有するレジストパターン５００を形成する。
【０１５９】
そして、図６２に示すように、レジストパターン５００をエッチングマスクにして、ＲＩＥにより、メモリセルアレイエリア内のブロッキング絶縁膜２０を選択的にエッチングする。
【０１６０】
このエッチングでは、下地となる素子分離絶縁膜１３もエッチングされる。
【０１６１】
そこで、メモリセルアレイエリアにおいては、この段階で、素子分離絶縁膜１３の上面が導電膜８’，９’の上面よりも低くなるように調整する。
【０１６２】
これにより、導電膜８’，９’の側面の一部が露出する。
【０１６３】
この後、レジストパターン５００を除去する。
【０１６４】
次に、図６３に示すように、導電膜８’，９’，１７’上及び素子分離絶縁膜１３上に電極間絶縁膜１０を形成する。電極間絶縁膜１０は、図５に示すような単層構造、図６に示すような３層構造、又は、図７に示すような５層構造とする。
【０１６５】
この場合、周辺回路エリアでは、ブロッキング絶縁膜２０と電極間絶縁膜１０とにより周辺トランジスタの電極間絶縁膜１８が形成される。
【０１６６】
次に、図６４に示すように、ＣＶＤ法により、電極間絶縁膜１０，１８上に導電膜（例えば、導電性ポリシリコン膜）１１’，１９’を形成する。
【０１６７】
次に、図６５に示すように、ＰＥＰにより、導電膜１１’，１９’上にレジストパターン６００を形成する。
【０１６８】
そして、レジストパターン６００をエッチングマスクにして、ＲＩＥにより、導電膜１１’，１９’及び電極間絶縁膜１０，１８をエッチングし、レジストパターン６００を除去すると、図６６に示すように、これらに開口が形成される。
【０１６９】
この開口は、セレクトゲートトランジスタ、低電圧系トランジスタ及び高電圧系トランジスタの上部電極と下部電極を結合させるためのものである。
【０１７０】
ここで、開口の底面とゲート絶縁膜７，１６Ａ，１６Ｂの上面との距離がいずれも20 nm以上になるようにエッチング量を調整する。この条件を満たせば、この後に行われる洗浄処理において、薬液がゲート絶縁膜７，１６Ａ，１６Ｂに染み出すことを防止できるからである。
【０１７１】
この点に関して以下のことに注意する。
【０１７２】
周辺回路エリア内にブロッキング絶縁膜２０が導入されたことに伴い、その分だけ、メモリセルアレイエリアにおいて導電膜８’，９’のエッチング量が増加する。
【０１７３】
そこで、この場合にも、上述のスペック(20 nm以上)を満たすためのブロッキング絶縁膜２０の厚さの上限について定式化する。
【０１７４】
ブロッキング絶縁膜２０の厚さの上限は、  
・  導電膜8’,9’とブロッキング絶縁膜20とのエッチング選択比  
・  導電膜8’,9’の厚さ  
によって決まる。
【０１７５】
メモリセルの電荷蓄積層としての導電膜８’の厚さをdFG[nm]、ブロッキング絶縁膜２０の厚さをdBL[nm]、導電膜８’，９’，１７’とブロッキング絶縁膜２０とのエッチング選択比を、  
R = vFG/vBL  
（但し、vBL[nm/s]は、ブロッキング絶縁膜２０のエッチング速度、vFG［nm/s］は、導電膜８’，９’，１７’のエッチング速度である。）  
とすると、
ブロッキング絶縁膜２０を開口するのに必要な時間t[s]は、  
t=dBL/vBL  …(1)  
となる。
【０１７６】
一方、メモリセルアレイにおいては、開口における導電膜９’の厚さを20 nm以上にすることが必要である。
【０１７７】
つまり、  
vFG×t ≦ dFG-20nm  …(2)  
を満たさなければならない。
【０１７８】
上記(1)式及び(2)式を連立して、dBLについて解くと、  
dBLの満たすべき上限  
dBL ≦ (dFG-20nm)/R  
が決まる。
【０１７９】
ここで、エッチング選択比Rは、導電膜８’，９’，１７’を構成する材料及びブロッキング絶縁膜２０を構成する材料によって変化する。
【０１８０】
導電膜８’，９’，１７’を導電性ポリシリコン膜とすると、ブロッキング絶縁膜２０がシリコン窒化膜の場合には、R≒2であり、ブロッキング絶縁膜２０がＨＴＯの場合には、R≒3である。
【０１８１】
従って、ブロッキング絶縁膜２０の厚さの範囲は、  
その下限(5 nm)を加味すると、  
ＨＴＯの場合：  5 [nm] ≦ dBL ≦ (dFG-20)/3 [nm]  
シリコン窒化膜の場合：  5 [nm] ≦ dBL ≦ (dFG-20)/2 [nm]  
となる。
【０１８２】
次に、図６７に示すように、金属シリサイド膜を形成した後、金属シリサイド膜、導電膜、電極間絶縁膜、導電膜及びゲート絶縁膜のパターニングにより、ゲート加工を行う。
【０１８３】
その結果、メモリセルエリア内においては、メモリセルのフローティングゲート電極８及びコントロールゲート電極（ワード線）２，１１が形成され、セレクトゲートトランジスタの下部電極９及び上部電極（セレクトゲート線）３，１２が形成される。
【０１８４】
また、周辺トランジスタエリア内においては、低電圧系トランジスタ及び高電圧系トランジスタの下部電極１７及び上部電極３，１９が形成される。下部電極１７及び上部電極３，１９は、電極間絶縁膜１８の開口を介して電気的に接続される。
【０１８５】
この後、周知のプロセスにより、ソース／ドレイン拡散層の形成、電極の形成などを行うと、第３実施の形態の不揮発性半導体記憶装置が完成する。
【０１８６】
C.  まとめ  
第３実施の形態によれば、以下の効果を得ることができる。
【０１８７】
・  ブロッキング絶縁膜の形成により、不純物が素子分離絶縁膜の底部及び側部に拡散することを防止し、不純物に起因する周辺トランジスタのオフリーク電流の増加や、素子分離耐圧の低下などを抑制する。
【０１８８】
・  ブロッキング絶縁膜の膜厚dBLを、ＨＴＯ膜の場合は、5 nm ≦ dBL ≦ (dFG-20)/3 nmとし、シリコン窒化膜の場合は，5 nm ≦ dBL ≦ (dFG-20)/2 nm とすることで、電極間絶縁膜の形成時における不純物の拡散を防止すると共に、メモリセルアレイエリアにおける電極間絶縁膜の開口プロセスと周辺回路エリアにおける電極間絶縁膜及びブロッキング絶縁膜の開口プロセスとを同一工程にて処理し、プロセスコストを低くする。
【０１８９】
・  メモリセルアレイエリアにおけるセレクトゲートトランジスタにはブロッキング絶縁膜を残さないようにすることで、セレクトゲートトランジスタにブロッキング絶縁膜を残す場合と比較して、製造工程のステップ数が減る。
【０１９０】
・  周辺回路エリアにおける素子分離絶縁膜上のコントロールゲート電極の下面の位置を、素子領域（アクティブエリア）上のフローティングゲート電極の上面の位置よりも高くすることで、素子分離耐圧が向上する。
【０１９１】
・  製造工程のステップの増加は、従来と比較して、ブロッキング絶縁膜の成膜ステップのみであり、このステップの追加のみで、不純物に起因する周辺トランジスタの特性低下の問題を解決する。
【０１９２】
(4)   第４実施の形態  
A.  構造  
図６８は、第４実施の形態の不揮発性半導体記憶装置を示している。
【０１９３】
第４実施の形態は、第３実施の形態の変形例である。
【０１９４】
ＮＡＮＤセルユニット（メモリセル及びセレクトゲートトランジスタ）の構造については、第１実施の形態と同じである。
【０１９５】
従って、電極間絶縁膜１０としては、図５の単層構造、図６の３層構造、及び、図７の５層構造のいずれも採用可能である。
【０１９６】
第４実施の形態が第３実施の形態と異なる点は、周辺トランジスタの構造にある。具体的には、周辺トランジスタの下部電極１７と上部電極３，１９との間には、電極間絶縁膜が存在しない。その他の構造については、第３実施の形態と同じである。
【０１９７】
従って、下部電極１７及び上部電極３，１９をまとめて、周辺トランジスタのゲート電極と考えれば、そのゲート電極の直上、直下及び内部には、高誘電率材料が存在しないことになる。
【０１９８】
このように、半導体基板内の固定電荷の原因となる高誘電率材料を周辺トランジスタの構成要素に使用しないことで、周辺トランジスタの性能劣化を防ぐことができる。
【０１９９】
B.  製造方法  
第４実施の形態のメモリセル及び周辺トランジスタの製造方法を説明する。
【０２００】
まず、図６９に示すように、素子分離絶縁膜１３の上面を導電膜８’，９’，１７’の上面とほぼ一致させるまでのステップについて、第３実施の形態（図４２乃至図５９）と同様の製造方法により実行する。
【０２０１】
次に、図７０に示すように、周辺回路エリアをフォトレジスト膜７００により覆い、メモリセルアレイエリア内の素子分離絶縁膜１３のエッチバックを行う。これにより、メモリセルアレイエリアにおいては、素子分離絶縁膜１３の上面は、導電膜８’，９’の上面よりも低くなり、導電膜８’，９’の側面の一部が露出する。
【０２０２】
次に、図７１に示すように、ＣＶＤ法により、導電膜８’，９’，１７’上及び素子分離絶縁膜１３上に電極間絶縁膜１０を形成する。電極間絶縁膜１０は、図５に示すような単層構造、図６に示すような３層構造、又は、図７に示すような５層構造とする。
【０２０３】
ここで、メモリセルアレイエリア内では、電極間絶縁膜１０は、導電膜８’，９’の上面と側面の一部とを覆う。
【０２０４】
次に、図７２に示すように、メモリセルアレイエリアをフォトレジスト膜で覆い、周辺回路エリア内に存在する電極間絶縁膜１０を選択的に除去する。この後、フォトレジスト膜も除去する。
【０２０５】
次に、図７３に示すように、ＣＶＤ法により、電極間絶縁膜１０上、導電膜１７’上及び素子分離絶縁膜１３上に、導電膜（例えば、導電性ポリシリコン膜）１１’，１９’を形成する。
【０２０６】
次に、図７４に示すように、ＰＥＰにより、導電膜１１’，１９’上にレジストパターン８００を形成する。
【０２０７】
そして、レジストパターン８００をエッチングマスクにして、ＲＩＥにより、導電膜１１’，１９’及び電極間絶縁膜１０をエッチングし、レジストパターン８００を除去すると、図７５に示すように、これらに開口が形成される。
【０２０８】
この開口は、セレクトゲートトランジスタの上部電極と下部電極を結合させるためのものである。
【０２０９】
ここで、第３実施の形態と同様に、開口の底面とゲート絶縁膜７，１６Ａ，１６Ｂの上面との距離がいずれも20 nm以上になるようにエッチング量を調整する。
【０２１０】
次に、図７６に示すように、金属シリサイド膜を形成した後、金属シリサイド膜、導電膜、電極間絶縁膜、導電膜及びゲート絶縁膜のパターニングにより、ゲート加工を行う。
【０２１１】
その結果、メモリセルエリア内においては、メモリセルのフローティングゲート電極８及びコントロールゲート電極（ワード線）２，１１が形成され、セレクトゲートトランジスタの下部電極９及び上部電極（セレクトゲート線）３，１２が形成される。
【０２１２】
また、周辺トランジスタエリア内においては、低電圧系トランジスタ及び高電圧系トランジスタの下部電極１７及び上部電極３，１９が形成される。
【０２１３】
この後、周知のプロセスにより、ソース／ドレイン拡散層の形成、電極の形成などを行うと、第３実施の形態の不揮発性半導体記憶装置が完成する。
【０２１４】
C.  まとめ  
第４実施の形態においても第３実施の形態と同様の効果を得ることができる。
【０２１５】
特に、周辺回路エリア内には、周辺トランジスタの特性変動の原因となる高誘電率材料が存在しないため、高信頼性の不揮発性半導体記憶装置を実現できる。
【０２１６】
(5)   第５実施の形態  
上述の第１乃至第４実施の形態では、スタックゲート型メモリセルについての例であったが、本発明は、メモリセルがＭＯＮＯＳ型であっても構わない。
【０２１７】
図７７は、第５実施の形態の不揮発性半導体記憶装置を示している。
【０２１８】
第５実施の形態の特徴は、メモリセルが、いわゆるＭＯＮＯＳ型を有していることにある。この場合、メモリセルの電荷蓄積層２４は、絶縁膜（例えば、シリコン窒化膜）から構成される。
【０２１９】
半導体基板（アクティブエリア）２１内には、ソース／ドレイン拡散層２２が配置される。ソース／ドレイン拡散層２２間のチャネル領域上には、ゲート絶縁膜２３Ａ，２３Ｂが形成される。
【０２２０】
メモリセルの場合、ゲート絶縁膜２３Ａ上には、電荷蓄積層２４、誘電体膜２５及びコントロールゲート電極（ワード線）２６が形成される。誘電体膜２５は、高誘電率(High-k)材料を含む。周辺トランジスタの場合、ゲート絶縁膜２３Ｂ上には、ゲート電極２６が形成される。
【０２２１】
このようなデバイス構造においても、周辺トランジスタは、高誘電率材料を有しないため、周辺トランジスタの特性変動を防止できる。
【０２２２】
３．  適用例  
本発明の不揮発性半導体記憶装置（半導体メモリ）が適用されるシステムの例について説明する。
【０２２３】
図７８は、メモリシステムの一例を示している。  
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。
【０２２４】
パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わる不揮発性半導体記憶装置（半導体メモリ）である。
【０２２５】
図７９は、半導体メモリのチップレイアウトを示している。  
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、第２方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。
【０２２６】
セルユニットＣＵは、図８０に示すように、第２方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
【０２２７】
メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂの第２方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。
【０２２８】
メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。
【０２２９】
４．  むすび  
本発明によれば、電荷蓄積層とコントロールゲート電極との間の誘電体膜に高誘電率材料を使用しても、周辺トランジスタの性能が劣化することがない。
【０２３０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２３１】
【図１】ＮＡＮＤセルユニットを示す回路図。
【図２】ＮＡＮＤセルユニットを示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】電極間絶縁膜の例を示す断面図。
【図６】電極間絶縁膜の例を示す断面図。
【図７】電極間絶縁膜の例を示す断面図。
【図８】周辺トランジスタを示す断面図。
【図９】周辺トランジスタを示す断面図。
【図１０】電極間絶縁膜の例を示す断面図。
【図１１】電極間絶縁膜の例を示す断面図。
【図１２】製造方法の一工程を示す断面図。
【図１３】製造方法の一工程を示す断面図。
【図１４】製造方法の一工程を示す断面図。
【図１５】製造方法の一工程を示す断面図。
【図１６】製造方法の一工程を示す断面図。
【図１７】製造方法の一工程を示す断面図。
【図１８】製造方法の一工程を示す断面図。
【図１９】製造方法の一工程を示す断面図。
【図２０】製造方法の一工程を示す断面図。
【図２１】製造方法の一工程を示す断面図。
【図２２】製造方法の一工程を示す断面図。
【図２３】製造方法の一工程を示す断面図。
【図２４】製造方法の一工程を示す断面図。
【図２５】製造方法の一工程を示す断面図。
【図２６】製造方法の一工程を示す断面図。
【図２７】製造方法の一工程を示す断面図。
【図２８】製造方法の一工程を示す断面図。
【図２９】製造方法の一工程を示す断面図。
【図３０】製造方法の一工程を示す断面図。
【図３１】製造方法の一工程を示す断面図。
【図３２】製造方法の一工程を示す断面図。
【図３３】製造方法の一工程を示す断面図。
【図３４】製造方法の一工程を示す断面図。
【図３５】製造方法の一工程を示す断面図。
【図３６】製造方法の一工程を示す断面図。
【図３７】製造方法の一工程を示す断面図。
【図３８】製造方法の一工程を示す断面図。
【図３９】製造方法の一工程を示す断面図。
【図４０】製造方法の一工程を示す断面図。
【図４１】ＮＡＮＤセルユニットを示す断面図。
【図４２】ＮＡＮＤセルユニットを示す断面図。
【図４３】周辺トランジスタを示す断面図。
【図４４】周辺トランジスタを示す断面図。
【図４５】メモリセル及び周辺トランジスタを比較して示す断面図。
【図４６】製造方法の一工程を示す断面図。
【図４７】製造方法の一工程を示す断面図。
【図４８】製造方法の一工程を示す断面図。
【図４９】製造方法の一工程を示す断面図。
【図５０】製造方法の一工程を示す断面図。
【図５１】製造方法の一工程を示す断面図。
【図５２】製造方法の一工程を示す断面図。
【図５３】製造方法の一工程を示す断面図。
【図５４】製造方法の一工程を示す断面図。
【図５５】製造方法の一工程を示す断面図。
【図５６】製造方法の一工程を示す断面図。
【図５７】製造方法の一工程を示す断面図。
【図５８】製造方法の一工程を示す断面図。
【図５９】製造方法の一工程を示す断面図。
【図６０】製造方法の一工程を示す断面図。
【図６１】製造方法の一工程を示す断面図。
【図６２】製造方法の一工程を示す断面図。
【図６３】製造方法の一工程を示す断面図。
【図６４】製造方法の一工程を示す断面図。
【図６５】製造方法の一工程を示す断面図。
【図６６】製造方法の一工程を示す断面図。
【図６７】製造方法の一工程を示す断面図。
【図６８】メモリセル及び周辺トランジスタを比較して示す断面図。
【図６９】製造方法の一工程を示す断面図。
【図７０】製造方法の一工程を示す断面図。
【図７１】製造方法の一工程を示す断面図。
【図７２】製造方法の一工程を示す断面図。
【図７３】製造方法の一工程を示す断面図。
【図７４】製造方法の一工程を示す断面図。
【図７５】製造方法の一工程を示す断面図。
【図７６】製造方法の一工程を示す断面図。
【図７７】ＭＯＮＯＳ型メモリセルへの応用例を示す断面図。
【図７８】適用例としてのシステムを示す図。
【図７９】半導体メモリのレイアウトを示す図。
【図８０】ＮＡＮＤセルユニットを示す図。
【符号の説明】
【０２３２】
１：  ＮＡＮＤセルユニット、  ２：  ワード線（コントロールゲート電極）、  ３：  セレクトゲート線（上部電極）、  ４：  ｐ型半導体基板、  ５：  ｎ型ウェル領域、  ６，１５：  ｐ型ウェル領域、  ７，１６，１６Ａ，１６Ｂ：  ゲート絶縁膜、  ８：  フローティングゲート電極、  ９，１７：  下部電極、  １０，１８：  電極間絶縁膜、  １１：  コントロールゲート電極、  １２，１９：  上部電極、  １３：  素子分離絶縁膜、  １４：  開口、  ３１：  パッケージ、  ３２：  回路基板、  ３３，３４，３５，４０：  半導体チップ、  ４１Ａ，４１Ｂ：  メモリセルアレイ、  ４２：  パッドエリア、  ４３：  ページバッファ、  ４４：  ロウデコーダ、  ４５：  周辺回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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