(57)【要約】【課題】半導体層にゲルマニウムを添加した際、ゲート絶縁膜のリークによるTFT特性劣化を抑制する。【解決手段】非晶質シリコンの固相成長の低温化を図るため、TFT３３の半導体層３５にゲルマニウムを添加し、かつゲート絶縁膜２０bのゲートリーク電流を抑えるため、窒化物を主成分とするゲート絶縁膜２０bを用いる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成される多結晶シリコンで形成される半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層上にゲート絶縁膜を介して配置されるゲート電極と、
前記半導体層に電気的に接続されるソース電極及びドレイン電極を備える薄膜トランジスタとを有するアレイ基板であって、
前記半導体層はゲルマニウムを含有し、
前記ゲート絶縁膜は窒化物を主成分とする絶縁膜で形成されることを特徴とするアレイ基板。
【請求項２】
前記半導体層が含有するゲルマニウムは1at%以上であることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記ゲート絶縁膜の酸素濃度は5at%以下であることを特徴とする請求項１又は２に記載のアレイ基板。
【請求項４】
前記窒化物は窒化シリコンであることを特徴とする請求項１乃至３のいずれか１項に記載のアレイ基板。
【請求項５】
前記半導体層は水素プラズマ処理により形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ基板に関し、特に薄膜トランジスタ製造プロセスの低温化が可能となるアレイ基板に関する。
【背景技術】
【０００２】
近年、MOS型の薄膜トランジスタ（以下TFTという）の半導体層にゲルマニウムを添加することで、TFT製造プロセスの低温化を図る技術が検討されている（特許文献１参照）。
【０００３】
ゲルマニウムを添加した半導体層、例えば多結晶シリコンゲルマニウム(SiGe)からなる半導体層は、物性上、固相成長温度が低く、リーク電流、ON電圧の増大等TFTの電気特性の劣化を抑制できるためである。
【０００４】
当該TFT製造プロセスの低温化はガラス基板の歪みが発生しない温度（以下歪点という）以下での製造が可能となる点、有用である。
【特許文献１】特開２００２−５０７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来のゲルマニウム(Ge)を添加した半導体層によるTFTは、酸化物を主成分とするゲート絶縁膜を用いた場合、TFTのゲートリーク電流が大きくなり、またON電圧が小さくなるという問題がある。
【０００６】
この原因としては、ゲート絶縁膜を成膜する前に、半導体層表面の汚染除去のために純水水洗または、希釈フッ酸処理及び純水水洗などのプロセスを行うが、この際に用いる水と、半導体層中のゲルマニウムが反応して酸化ゲルマニウム(GeOx)が最表面に生成され、直後の酸化膜の成膜中も残存することに起因すると考えられる。
【０００７】
したがって、本発明は、半導体層にゲルマニウム(Ge)を添加したTFTのゲートリーク電流を抑えるゲート絶縁膜を備えたアレイ基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のアレイ基板は、絶縁基板と、前記絶縁基板上に形成される多結晶シリコンで形成される半導体層と、前記半導体層を覆うゲート絶縁膜と、前記半導体層上にゲート絶縁膜を介して配置されるゲート電極と、前記半導体層に電気的に接続されるソース電極及びドレイン電極を備える薄膜トランジスタとを有するアレイ基板であって、前記半導体層はゲルマニウムを含有し、前記ゲート絶縁膜は窒化物を主成分とする絶縁膜で形成されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ゲルマニウム含有半導体層を用いてTFTを作製した場合のゲートリーク電流を抑え、TFTの性能向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明によるアレイ基板の実施の形態を図１乃至図４を参照して説明する。なお同一部分は同一符号を付して示す。
【００１１】
図１は、本発明によるアレイ基板１０の実施の形態を示す平面図である。また図２は、図１のアレイ基板１０のA−A断面図を示している。より詳しくは、図２は、Ａ−Ａ断面図にＢ−Ｂ断面図のソース電極３３ａ及びコンタクトホール４０ｂを組み込んで示している。
【００１２】
アレイ基板１０は、ガラス等の透明絶縁基板１１上に、多層薄膜２０を設け、この多層薄膜２０内に複数本の信号線３１及び走査線３０を、また多層薄膜２０上に電圧を印加する画素電極３４を配置している。そして、画素電極３４を制御するTFT３３を多層薄膜２０内に備えている。
【００１３】
多層薄膜２０はガラス基板１１に接する順に積層されたアンダーコート層２０a、ゲート絶縁膜２０b、層間絶縁膜２０c、及び平坦化樹脂膜２０dを有し、多層薄膜２０内に配置される各配線を互いに絶縁する。
【００１４】
複数本の信号線３１及び走査線３０は多層薄膜２０中の絶縁膜を介して格子状に配置され、その交点の近傍にTFT３３が形成される。
【００１５】
また各走査線３０に沿って補助容量線３２が配列され、補助容量線３２と信号線３１がなすマス目上の画素開口にほぼ対応するようIndium-Tin-Oxide（以下ITOという）等の透明導電材料からなる画素電極３４が配設される。
【００１６】
TFT３３はソース電極３３a、ドレイン電極３３b、ゲート電極３３c、及び半導体層３５を備え、画素電極３４のスイッチング素子として利用される。具体的には、ゲート電極３３cに電圧が印加されると、ソース電極３３a−ドレイン電極３３b間が導通し、TFT３３が一定期間オン状態になる。この期間に画像表示に必要な信号が信号線３１から供給され、所定のタイミングで書き込まれる。
【００１７】
TFT３３のドレイン電極３３b端子は、画素電極３４が有する層間絶縁膜２０c及びゲート絶縁膜２０bを貫くコンタクトホール４０aを介し、画素電極３４と半導体層３５を電気的に接続している。またTFT３３のソース電極３３a端子は、半導体層３５と信号線３１を、信号線３１領域中でゲート絶縁膜２０b及び層間絶縁膜２０cを貫くコンタクトホール４０bを介して、電気的に接続している。
【００１８】
半導体層３５とゲート電極３３cを絶縁するゲート絶縁膜２０bは窒化物を主成分とするものであり、本実施の形態では窒化物として窒化シリコン(SiNx)を用いる。
【００１９】
図３はゲルマニウム(Ge)を添加した半導体層３５を窒化シリコン(SiNx)からなるゲート絶縁膜２０bで被膜した際の、ゲート絶縁膜２０b中の酸素濃度とTFT３３ゲートリーク電流の関係を示す図である。
【００２０】
図中の○印は窒化シリコン(SiNx)からなるゲート絶縁膜２０bをゲルマニウム(Ge)を２％添加した半導体層３５に適用した際のゲート絶縁膜２０b中の酸素濃度とTFT３３ゲートリーク電流の関係を示しており、図中の×印は窒化シリコン(SiNx)からなるゲート絶縁膜２０bをゲルマニウム(Ge)を添加していない半導体層３５に適用した際のゲート絶縁膜２０b中の酸素濃度とTFT３３ゲートリーク電流の関係を示している。
【００２１】
ここで、本願発明者は、ゲート絶縁膜２０b中の酸素濃度に対するリーク電流の変化を調査する実験を行った。実験は印加電圧１０V、ゲート絶縁膜の膜厚は８０nmの条件下で行った。
【００２２】
実験により、ゲート絶縁膜２０b中の酸素濃度が上昇すると、併せてゲートリーク電流も増加する傾向があることを確認することができた。特に絶縁膜中の酸素濃度を１０at％以下とした場合、ゲルマニウム(Ge)を添加しないゲート絶縁膜２０bと同様のゲートリーク電流値を取った。
【００２３】
このため、ゲート絶縁膜２０b中の酸素濃度を１０at％以下とすることにより、ゲルマニウム(Ge)を添加することによるゲートリーク電流への影響を抑えることができるといえる。
【００２４】
加えて、酸素濃度を５at％以下とすることにより、ゲート絶縁膜２０b成膜後の水洗、希フッ酸処理等のwetプロセスにおいてもゲートリーク電流及びON電流の減少等TFT３３特性の劣化を抑える効果を奏した。
【００２５】
次に、本実施の形態に係るアレイ基板１０の製造工程について説明する。
【００２６】
はじめにガラス基板１１上に、CVD法により、酸化シリコン膜(SiOx)及び窒化シリコン膜(SiNx)からなる２層の膜を堆積する。これにより不純物の拡散を防ぐためのアンダーコート層２０aを形成する。
【００２７】
続いて、非晶質シリコン膜(Si)を堆積する。プラズマCVD法により、シランガス(SiH4)：ゲルマンガス(GeH4)：水素ガス(H2)の比率が１００：２：３９８になる条件下で、かつ、基板温度が２８０℃、ガスの圧力が６５Pa、プラズマの電力が８００Wとなるように行なう。これによりゲルマニウム(Ge)を添加した非晶質シリコン膜(Si)を堆積することができる。非晶質シリコン膜(Si)の膜厚は例えば５０nmである。
【００２８】
その後、非晶質シリコン膜(Si)を５５０℃程度の温度で５時間加熱し固相成長によりポリシリコン膜(Si)を得る。
【００２９】
ここで非晶質シリコン膜(Si)形成時にわずかでもゲルマニウム(Ge)を添加することにより結晶成長温度を低下させることが可能となる。
【００３０】
図４は非晶質シリコン(Si)中のゲルマニウム(Ge)濃度と固相成長の結晶化率との関係を表す図である。
【００３１】
ゲルマニウム(Ge)濃度の上昇に伴い結晶化温度が低下し、特に当該効果はゲルマニウム(Ge)の添加が１at％を上回る場合にあらわれ、２at％以上であれば顕著に確認することができた。
【００３２】
当該効果により、本来例えば６００℃程度の温度で１２時間加熱する必要がある固相成長の温度を下げて行なうことが可能となり、また例えばガラス基板１１の歪点が６００℃付近にある場合は、歪点以下での製造が可能となる。
【００３３】
次にポリシリコン(Si)膜をパターニングしTFT３３の半導体層３５を形成し、続いてCVD法により窒化シリコン(SiNx)からなるゲート絶縁膜２０bを形成する。この際、不純物としての酸素濃度は例えば１.１at％以下とし、ゲート絶縁膜２０bの膜厚は８０ｎmとする。
【００３４】
その後スパッタにより、例えばモリブデンタングステンを堆積し、これをパターニングすることで走査線３０、及び補助容量線３２を形成する。
【００３５】
次に、走査線３０をマスクとし、非晶質分離型のイオン注入装置を用いて、半導体層３５に不純物をドーピングする。これによりソース電極３３a及びドレイン電極３３bを半導体層３５とコンタクトする。続いて不純物活性アニールを５５０℃程度の温度で１時間加熱し行なう。
【００３６】
その後CVD法により、酸化シリコン(SiOx)膜からなる層間絶縁膜２０cを形成し、パターニングする。また、エッチングによりコンタクトホール４０a及び４０bを形成する。
【００３７】
次に、スパッタリングにより、例えばアルミニウムをチタンにより挟持した金属膜(Ti/Al/Ti)をパターニングし、信号線３１を形成する。
【００３８】
また、例えばアクリル系樹脂等からなる感光性の硬化性樹脂液を均一に塗布し、その後、マスクパターンによる感光、現象を行なう。これにより透明性の平坦化樹脂膜２０dを形成する。
【００３９】
最後に透明導電層としてITO層を堆積した後、パターニングにより、画素電極３４を形成し、アレイ基板１０を製造する。
【００４０】
なお水素プラズマ処理を行なうことにより、界面のダングリングボンドに対して結合を終端させTFT３３特性を向上させることができるが、水素プラズマ処理は熱による水素への影響を避けるため、不純物活性アニール工程後、所望の工程で行なう。
【００４１】
上記本発明の実施の形態により、半導体層３５にゲルマニウム(Ge)を添加した場合にもゲートリーク電流が少なく、On電流の大きいTFT３３を製造し、併せて固相成長の低温化により、多結晶シリコン(Si)の粒形及び表面凹凸が小さい、つまりTFT３３特性のバラツキの少ないTFT３３を量産することができる。
【００４２】
なおゲート絶縁膜に用いる窒化物として遷移金属の窒化物である窒化ハフニウム(HfNx)又は窒化ジルコニウム(ZrNx)等を用いた場合も、同様の製造方法で、本実施の形態と同様の効果を奏する。
【００４３】
上記したアレイ基板は、液晶材料を用いたアクティブマトリクスによる液晶表示装置に適用することができる。この発明のアレイ基板は、有機材料を用いたアクティブマトリクスによる有機EL表示装置に適用することもでき、TFTの半導体層にゲルマニウム(Ge)を添加し、その影響を抑える窒化物からなるゲート絶縁膜を用いていれば上述した効果と同様の効果を得ることができる。さらに、この発明のアレイ基板は、半導体装置などの各種電子機器に適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明によるアレイ基板の実施の形態を示す平面図。
【図２】図１のアレイ基板のＡ−Ａ線に沿う断面図。
【図３】ゲート絶縁膜中の酸素濃度とTFTゲートリーク電流との関係を示す図。
【図４】シリコン中のゲルマニウム濃度と固相成長の結晶化率との関係を表す図。
【符号の説明】
【００４５】
１０…アレイ基板、１１…ガラス基板、２０…多層薄膜、２０b…ゲート絶縁膜、３０…走査線、３１…信号線、３２…補助容量線、３３…薄膜トランジスタ（TFT）、３３a…ソース電極、３３b…ドレイン電極、３４…画素電極、３５…半導体層。
【図１】
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【図２】
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【図３】
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【図４】
2009176943.tif 000006