(57)【要約】      （修正有）【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の絶縁膜と、
前記第１の絶縁膜上に形成され第１の方向に延在する第１の導電体と、
前記第１の導電体上に形成され第１の開口を有する第２の絶縁膜と、
前記第２の絶縁膜上に前記第１の方向に延在して形成され前記第１の開口を介して前記第１の導電体と導通する第２の導電体と、
前記第２の導電体の上に形成された第３の絶縁膜と、
前記第３の絶縁膜を貫通し前記第２の導電体に導通する第１のコンタクトと、
前記第３の絶縁膜と前記第２の絶縁膜とを貫通して前記１の導電体と導通しさらに前記第２の導電体とは前記第１の開口を介して導通する第２のコンタクトと、
を有する抵抗素子を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１の絶縁膜は半導体基板上に形成されており、
前記半導体基板上に形成された第４の絶縁膜と、
第４の絶縁膜上に前記第２の導電体と同じ材料で形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された第５の絶縁膜と、
前記第５の絶縁膜上に形成された制御ゲート電極と、
を有する記憶素子を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の導電体は、前記制御ゲート電極の一部または全体と同じ材料で形成されたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の絶縁膜の厚さは前記第４の絶縁膜の厚さよりも大きいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
第１の絶縁膜上に第１の方向に延在する第１の導電体を形成し、
前記第１の導電体上に第１の開口を有する第２の絶縁膜を形成し、
前記第２の絶縁膜上に前記第１の方向に延在し前記第１の開口を介して前記第１の導電体と導通する第２の導電体を形成し、
前記第２の導電体の上に第３の絶縁膜を形成し、
前記第３の絶縁膜を貫通し前記第２の導電体に導通する第１のコンタクトを形成し、
前記第３の絶縁膜と前記第２の絶縁膜とを貫通して前記１の導電体と導通しさらに前記第２の導電体とは前記第１の開口を介して導通する第２のコンタクトを形成することを特徴とする抵抗素子を有する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体を用いて製造される半導体記憶装置は、記憶素子が配置された領域と、周辺回路が配置された領域とを有する。そして周辺回路が配置された領域の多くの部分をアナログ回路が占めている。アナログ回路には、抵抗素子が不可欠である。抵抗素子は、例えば、外部から入力される信号の入力部などに集中して配置される。また、半導体記憶装置の中でも、ＮＡＮＤ型フラッシュメモリを用いるものは、チャージポンプ回路で生成された高電圧を、正確に所定の電圧に変換するためのリミッター回路などに、精度の高い抵抗素子が必要とされる。また、アナログ回路の中でもＲＣ遅延回路は抵抗素子を用いて構成され、ここにも精度の高い抵抗素子が必要とされる。
【０００３】
半導体記憶装置の抵抗素子は、半導体形成プロセスによって形成される。このため、半導体記憶装置の半導体形成プロセスが変更されたり、一部の回路の設計が変更されたりすると、抵抗素子の抵抗値が変更され、結果的に大幅な設計の変更が引き起こされる場合がある。
【０００４】
大幅な設計変更の発生を防止するために、抵抗素子の長手方向に沿って複数のコンタクトを等間隔に分散して形成し、抵抗素子のコンタクトと接続する配線パターンを変更することにより、抵抗素子の抵抗値を変更する技術が知られている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特開２００６−２６９５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述の開示に従い抵抗素子の長手方向に沿って複数のコンタクトを等間隔に分散して形成する場合、将来生じるかもしれない設計の変更のために、コンタクトの周辺の配線を疎にしておく必要がある。このため、配線の集積度が低下する。また、例えば、抵抗素子を横断するには抵抗素子とコンタクトが配置される層とは異なる層の配線を設けたり、コンタクトを迂回する配線を設けたりしなければならず、配線に制約が発生する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態として、第１の絶縁膜上に形成された第１の導電体と、前記第１の導電体上に形成され第１の開口を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記第１の開口を介して前記第１の導電体と導通する第２の導電体と、前記第２の導電体の上に形成された第３の絶縁膜と、前記第３の絶縁膜を貫通し前記第２の導電体に導通する第１のコンタクトと、前記第３の絶縁膜と前記第２の絶縁膜とを貫通して前記１の導電体と導通する第２のコンタクトとを有する抵抗素子を有することを特徴とする半導体記憶装置を提供する。
【発明の効果】
【０００８】
本発明によれば、配線の存在する層とは異なる層に存在する第２の絶縁膜の有する第１の開口の位置を変更すれば第１のコンタクトと第２のコンタクトとの間の抵抗値を変更することができる構造の抵抗素子を有する半導体記憶装置が提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について、図面を参照して以下に説明する。なお、図面においては、同一の材料となってもよい部分には同一の参照符号を付す場合がある。また、図面は、理解を容易にするために模式的に示されており、厚みと平面寸法との関係、各層の厚みの比率などは、現実のものとは異なる場合がある。また、以下に説明する本発明の実施形態は、一例として示したものであり、発明の要旨を逸脱しない範囲において種々の変更をして実施することが可能である。
【００１０】
図１（ａ）は、本発明の一実施形態に係る半導体記憶装置の機能ブロック図を示す。その半導体記憶装置１００は、メモリセルアレイ１０１と、ローアドレスデコーダ１０２と、カラムアドレスデコーダ１０３と、制御回路１０４と、高電圧発生回路１０５と、動作ロジックコントロール回路１０６と、レジスタ群１０７と、入出力回路１０８と、レディ／ビジー出力回路１０９とを備える。
【００１１】
メモリセルアレイ１０１には、メモリ素子が配置されている。メモリ素子の配列の一例として、メモリ素子が直列に配列されたセルユニットを複数配置したＮＡＮＤ型の配置がある。メモリ素子としては、半導体基板の上に電荷蓄積層（フローティングゲート電極）と制御ゲートとを積層したＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造のメモリ素子がある。
【００１２】
図１（ｂ）は、メモリ素子がＮＡＮＤ型に配置されたメモリセルアレイ１０１の等価回路図を示す。ビット線ＢＬ１、…ＢＬｎ−１、ＢＬｎのそれぞれに、セルユニットが接続される。セルユニットは、ビット線に接続されるドレイン側選択トランジスタと共通ソース線ＣＥＬＳＲＣに接続されるソース側選択トランジスタとの間にｍ個のメモリ素子が直列に接続されている。それぞれのセルユニットのドレイン側選択トランジスタのゲート電極はＳＧＳ線に接続され、ソース側選択トランジスタのゲート電極は、ＳＧＤ線に接続され、メモリセルの制御ゲートは、ワード線ＷＬ１、…、ＷＬｍ−１、ＷＬｍに接続される。
【００１３】
ローアドレスデコーダは１０２、ＳＧＳ線、ワード線及びＳＧＤ線の電位を制御する制御回路である。カラムアドレスデコーダ１０３は、ビット線の電位を制御し、また、ビット線の電位をセンスするセンスアンプなどを備える。制御回路１０４は、半導体記憶装置１００の外部から入力された命令に従って、半導体記憶装置１００の各部を制御する。高電圧発生回路１０５は、ＳＧＳ線、ワード線、ＳＧＤ線及びビット線などに印加する種々の電圧を発生する。動作ロジックコントロール回路１０６は、制御回路１０４による制御の順序などを決定するシーケンサなどにより構成される。レジスタ群１０７は、書き込み、読み出し及び消去の対象となるメモリセルのアドレスを保持するアドレスレジスタ、書き込み及び読み出しのデータを保持するデータレジスタ、各種のステータスを保持するためのステータスレジスタなどの複数のレジスタから構成される。入出力回路１０８は、アドレスやデータの入出力を外部のホスト装置と行う。レディ／ビジー出力回路１０９は、半導体記憶装置１００が外部からのデータの受け付けが可能であるかどうかを示すレディ／ビジー状態信号を出力する。
【００１４】
一般に、半導体記憶装置においては、メモリ素子が配置される領域とその他の領域とを区別し、前者はメモリセル領域と呼ばれ、後者は周辺回路領域と呼ばれる。
【００１５】
図２（ａ）は、本発明の一実施形態に係る半導体記憶装置の平面断面図である。図２（ａ）に示す平面断面図は、半導体基板面に平行でありワード線を含む平面での断面図である。図２（ａ）に示す平面断面図の左側にはメモリセル領域の平面断面が示され、右側には周辺回路領域の平面断面が示されている。特に周辺回路領域の平面断面には、抵抗素子へ至るコンタクト２２，２３が示されている。
【００１６】
メモリセル領域の平面断面には、ワード線２０が示されている。ワード線２０の下層のフローティングゲート電極１３の配置が点線により示されている。また、周辺回路領域の平面断面には、コンタクト２２と導通し第１の方向に延在する第１の導電体１３の存在が点線により示され、コンタクト２３と導通する第２の導電体２０の存在が点線により示されている。第２の導電体２０も第１の方向に延在している。また、第１の導電体１３と第２の導電体２０とを導通させる第１の開口１９の存在が点線で示されている。図２（ａ）のように半導体基板に垂直な方向から見た場合、第１の導電体１３と第２の導電体２０とは、第１の開口１９以外の領域においても重なっている。
【００１７】
なお、参照符号１３をフローティングゲート電極と第１の導電体とに用いたが、これは、フローティングゲート電極と第１の導電体との材料が同一であってもよいことを示す。また、フローティングゲート電極と第１の導電体とが同時に形成されるようになっていてもよいことを示す。また、図２（ａ）では、ワード線の長手方向と第１の導電体１３などの長手方向とが同一になっているが、異なっていてもよい。
【００１８】
図２（ｂ）は、本発明の一実施形態に係る半導体記憶装置の図２（ａ）におけるＡ−Ａ断面線での断面を示す。半導体基板１０の上に素子領域が素子分離領域１６、１７により分離されている。周辺回路領域には、第１の絶縁膜１２が半導体基板１０上に形成され、第１の導電体１３が第１の絶縁膜１２の上に形成されている。メモリセル領域の素子領域には、第４の絶縁膜１１が半導体基板１０上に形成され、フローティングゲート電極１３が第４の絶縁膜１１の上に形成されている。
【００１９】
ここに、第１の絶縁膜１２の材料と第４の絶縁膜１１の材料とは同一であってもよい。例えば、ＳｉＯ２やＳｉＯＮを用いる。また、第１の絶縁膜１２と第４の絶縁膜１１は同時に形成されていてもよい。そして、第１の絶縁膜１２の膜厚と第４の絶縁膜１１の膜厚が同じとなっていてもよい。ただし、第４の絶縁膜１１にはトンネル電流が流れる。それに対し、第１の絶縁膜１２にはトンネル電流が流れないのが好ましいので、第１の絶縁膜１２は第４の絶縁膜１１よりも厚く形成されているのがよい。また、第１の絶縁膜１２の材料と第４の絶縁膜１１の材料とは異なっており、同時に形成されなくてもよい。例えば、同一の材料を用いるとしても、第１の絶縁膜１２の膜厚を１３ｎｍ以上とし、第４の絶縁膜１１の膜厚を４ｎｍから１２ｎｍとする。このようにすることにより、第１の絶縁膜１２により隔てられている半導体基板１０と第１の導電体１３との間の電位差が５Ｖ以上となってもトンネル電流の発生を防止できる。
【００２０】
第１の導電体１３とフローティングゲート電極１３は、例えば、多結晶シリコンやシリコン・ゲルマニウムなどを使用し、２０ｎｍから２００ｎｍの厚さに堆積されている。
【００２１】
周辺回路領域において、第１の導電体１３の上には、第１の開口１９を有する第２の絶縁膜１４が形成されている。第２の絶縁膜１４は、例えば２０ｎｍから３００ｎｍのＳｉＮやＳｉＯ２により形成される。第１の開口１９の位置は、第２のコンタクト２２と第１のコンタクト２３との間の好ましい抵抗値に応じて決定される。メモリセル領域において、素子分離領域１７とフローティングゲート電極１３は、第５の絶縁膜１８により覆われている。第５の絶縁膜１８は、第２の絶縁膜１４と同じ材料を用いて同時に形成されていてもよい。また、異なる材料が用いられていてもよい。さらに異なる時に形成されてもよい。
【００２２】
周辺回路領域において、第２の絶縁膜１４の上には、第２の導電体２０が堆積される。第２の導電体２０は、第１の開口１９により、第１の導電体１３と導通する。また、メモリセル領域においては、第５の絶縁膜１８の上には、制御ゲート電極とワード線となる第５の導電体２０が堆積される。第２の導電体２０と第５の導電体２０とは、例えば、高濃度に不純物を添加した多結晶シリコンを１０ｎｍから３０ｎｍで堆積して形成される。また、第５の導電体２０は複数層からなっており、第５の絶縁膜上の最下層は高濃度に不純物を添加した多結晶シリコンとなっており、最上層は金属膜となっていてもよい。金属膜の材料として、例えば、タングステン・シリサイド、コバルト・シリサイド、ニッケル・シリサイド、タングステン、アルミニウムなどを用いることができる。また、第１の導電体１３はフローティングゲート電極として働き、第２の導電体２０は制御ゲート電極として働くので、一般的には、第１の導電体１３と第２の導電体２０とは材料が異なる。このため、一般的には第１の導電体１３の抵抗率と第２の導電体２０の抵抗率は、異なっている。また、後に示すように、は第１の導電体１３の抵抗率と第２の導電体２０の抵抗率とが異なっているのが好ましい場合もある。
【００２３】
そして、第２の導電体２０、第５の導電体２０の上には層間絶縁膜２１（第３の絶縁膜）が堆積される。例えば、ＳｉＯ２又はＢＰＳＧ、ＢＳＧ、ＰＳＧ等のシリケートガラスが堆積される。あるいは、ＨＳＱ、ＭＳＱ又はＳｉＬＫ等の低誘電率絶縁膜が堆積される。周辺回路領域においては、層間絶縁膜２１に、第１のコンタクト２３と第２のコンタクト２２とが設けられる。第１のコンタクト２３は、層間絶縁膜２１を貫通して、第２の導電体２０に到達している。一方、第２のコンタクト２２は、層間絶縁膜２１と第２の絶縁膜１４とを貫通し、第１の導電体に到達している。ここに、第２のコンタクト２２は第２の導電体２０とは直接に導通しておらず、第１の導電体１３と第１の開口１９を介して導通している。また、第１のコンタクト２３は第２の導電体２０と第１の開口１９を介して第１の導電体１３と導通している。したがって、第１のコンタクト２３と第２のコンタクト２２との間の電気抵抗は、主に、第１の開口１９を介して導通している第１の導電体１３と第２の導電体２０とにより生ずる電気抵抗に由来する。
【００２４】
図３（ａ）は、図２（ｂ）から第１の導電体１３、第１の開口１９、第２の導電体２０、第１のコンタクト２３及び第２のコンタクト２２を抜き出した断面図である。第２のコンタクト２２から第１の開口１９までの長さをＬ１とし、第１のコンタクト２３から第１の開口１９までの長さをＬ２とする。また、第１の導電体１３の抵抗率（単位長さあたりの抵抗値）をρ１とし、第２の導電体２０の抵抗率をρ２とする。すると、第１のコンタクト２３と第２のコンタクト２２との間の電気抵抗は、ρ１＊Ｌ１＋ρ２＊Ｌ２となる。したがって、設計の完了によりＬ１とＬ２との値が定まり、第１の開口１９の位置が決定された後に、第１の導電体１３や第２の導電体２０の材料特性などが設計変更され、抵抗率ρ１、ρ２が異なることになっても、Ｌ１とＬ２を変更し、これに伴い第１の開口１９の位置を変更すれば、設計当初の第１のコンタクト２３と第２のコンタクト２２との間の電気抵抗を維持することができる。この場合、第１のコンタクト２３と第２のコンタクト２２との位置を変更する必要はない。このため、第１のコンタクト２３、第２のコンタクト２２への配線の変更は生じない。
【００２５】
具体的には、ρ１、ρ２がそれぞれ、ρ１´、ρ２´に変更された場合、第１の開口１９を左方向への移動距離は、｛Ｌ１＊（ρ１´―ρ１）＋Ｌ２＊（ρ２´―ρ２）｝／（ρ１´＋ρ２´）となる。この値がｍｉｎ（Ｌ１，Ｌ２）以上であり、第１の導電体の長さ以下であれば、第１の導電体１３、第２の導電体２０に設計変更は及ばず、第１のコンタクト２３、第２のコンタクト２２への配線の変更は生じない。
【００２６】
図２（ｂ）においては、第１のコンタクト２３と第２のコンタクト２２とを隣り合うように配置したが、本発明はこれに限定されることはない。例えば、図３（ｂ）に示すように、第１のコンタクト２３と第２のコンタクト２２とが、図２（ｂ）に示すよりも離れて配置され、その間に第１の開口１９が存在するようになっていてもよい。この場合も、第１のコンタクト２３と第２のコンタクト２２との間の電気抵抗は、ρ１＊Ｌ１＋ρ２＊Ｌ２となる。この場合、第１の開口１９の位置によらず、Ｌ１＋Ｌ２の値は一定となる。しかし、一般的には、第１の導電体１３の材料と第２の導電体２０の材料は異なるので、ρ１とρ２とは同一ではない。このため、Ｌ１＋Ｌ２の値が一定であっても、Ｌ１、Ｌ２の値を変更することにより、すなわち第１の開口１９の位置を変更することにより、第１のコンタクト２３と第２のコンタクト２２との間の電気抵抗を変更することができる。
【００２７】
具体的には、ρ１、ρ２がそれぞれ、ρ１´、ρ２´に変更された場合、第１の開口１９を左方向への移動距離は、｛Ｌ１＊（ρ１―ρ１´）＋Ｌ２＊（ρ２―ρ２´）｝／（ρ１´−ρ２´）となる。この値がＬ１以下、−Ｌ２以上であれば、第１の導電体１３、第２の導電体２０に設計変更は及ばず、第１のコンタクト２３、第２のコンタクト２２への配線の変更は生じない。
【００２８】
以下、図４から図１２を参照して、図２に示す半導体記憶装置の製造過程の一例を説明する。
【００２９】
図４に示すように、半導体基板１０の上に、第１の絶縁膜１２、第４の絶縁膜１１を形成する。そして、第１の絶縁膜１２、第４の絶縁膜１１の上に第１の導電体１３、フローティングゲート電極１３の材料を堆積し、その材料の上に第２の絶縁膜１４を形成する。第２の絶縁膜１４は、後に行われるＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパとして働く物質が好ましい。
【００３０】
また、半導体基板１０の部分のうち、周辺回路領域には、ボロンを表面濃度で１０１６ｃｍ−３以上添加してもよい。これにより、半導体基板１０の反転閾値を高くし、基板に対する第１の導電体１３の寄生容量を小さくすることができる。とくに寄生容量に起因するＣＲ遅延の増大を抑制することができる。
【００３１】
第２の絶縁膜１４の上にフォトレジストを塗布し、フォトリソグラフィにより、素子分離１６、１７を形成するためのトレンチのパターンを形成する。このパターンを用いてエッチングを行い、図５に示すように、トレンチ１５を得る。そして、必要に応じてトレンチ１５の内側を酸化した後、トレンチ１５を埋めるように、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）法などによりＳｉＯ２を堆積したり、あるいはポリシラザンなどのＳｉＯ２に転換する膜を用いて堆積したりする。その後、ＣＭＰを行い、平坦化を行い、図６の構成を得る。
【００３２】
その後、図７に示すように、メモリセル領域の素子分離１７をエッチバックにより後退させる。これにより、後に導入される第５の絶縁膜１８を介してフローティングゲート電極１３が制御ゲートと接する面積を大きくすることができる。これにより、第５の絶縁膜１８として絶縁耐圧が高くない膜を用いても、信頼性を上げることができる。また、素子分離１７と前後して、メモリセル領域の第２の絶縁膜を剥離する。
【００３３】
次に図８に示すように、メモリセル領域を第５の絶縁膜１８で覆う。また、図９に示すように、周辺回路領域の第２の絶縁膜１４に第１の開口１９を設ける。第１の開口１９の位置は、第１の導電体１３の抵抗率と第２の導電体２０との抵抗率、コンタクト２２、２３の位置を考慮して決める。なお、メモリセル領域を第５の絶縁膜１８で覆うことと第１の開口１９を設けることとの前後はどちらでもよい。
【００３４】
なお、メモリセル領域を第５の絶縁膜１８で覆った後には、フローティングゲート電極を分離し、拡散領域を形成するプロセスが行われるが、本発明の一実施形態の本質ではないので、図示はされていない。
【００３５】
その後、メモリセル領域の第５の絶縁膜１８と周辺回路領域の第２の絶縁膜１４との上に導電膜２０を堆積する。この導電膜２０は、メモリセル領域では制御ゲート電極となり、周辺回路領域では、抵抗素子の一部となる。また必要に応じて、メモリセル領域に堆積された導電膜２０の上にワード線として機能する金属膜を形成してもよい。その後、リソグラフィとエッチングにより加工を行い、図１０のように第２の導電体２０、第５の導電体２０をそれぞれ周辺回路領域とメモリセル領域とに形成し、その上に層間絶縁膜２１を形成する。
【００３６】
そして、層間絶縁膜２１の上から、第２の導電体２０へ導通する第１のコンタクト２３、第１の導電体１３へ導通する第２のコンタクト２２を形成し、図２（ｂ）の構造を得る。
【００３７】
なお、図１０においては、第１の導電体の左端の上部には、第２のコンタクト２２を設けるために、第２の導電体２０は存在しないようになっている。しかし、本発明はこれに限定されるものではない。例えば、図９において、第２の絶縁膜１４に第１の開口１９を設けるとともに、第１の導電体の左端の上部に第２の開口を設ける。そして、導電膜２０を堆積し、周辺回路領域において、第１の導電体１３と第２の導電体２０とが第１の開口１９を介して導通する上にさらに第２の開口を介しても導通しないように、図１１のように第２の導電体２０にリソグラフィとエッチングにより加工を行い、第１の開口と導通する部分と第２の開口に導通する部分とに分離する。そして、分離して得られる導電体２０のそれぞれにコンタクト２４、２５を設けるようにしてもよい。
【００３８】
あるいは、第１の開口と導通する部分と第２の開口に導通する部分とに分離する代わりに、コンタクト２４を形成するために第２の導電体２０に開口を設けた後に、その開口の内部の全体を絶縁膜で覆ってもよい。これにより、コンタクト２４が直接第２の導電体２０と直接導通しないが電気的に接続されるようにすることができる。「直接導通しないが電気的に接続される」とは、コンタクト２４は第１の導電体１３と第１の開口１９とを介して第２の導電体２０と導通することを意味する。
【００３９】
図１２は、本発明の一実施形態と比較するための実施形態に係る半導体記憶装置の断面の一例である。図１２と本発明の一実施形態に係る半導体記憶装置の断面である図１１とを比較すると、第２の絶縁膜１４に二つの開口が存在し、それぞれの開口の上に第２の導電体２０が存在している点で共通している。しかし、図１２では、周辺回路領域の第２の導電体２０が３つの部分に分割されており、二つの開口２６、２７のそれぞれの上に、比較的長さが小さい第２の導電体２０の部分が存在している。「比較的長さが小さい」とは、第２の導電体２０と比較して長さが小さいということである。この長さが小さい第２の導電体２０の部分にそれぞれコンタクト２７、２８が設けられている。このため、開口２６、２７の位置を変更する余地が図１１の場合よりも少なくなり、第１の導電体１３の抵抗率が大幅に変更されてしまうと、コンタクト間の間隔を変更せざるを得なくなり、コンタクト２７、２８の周辺の配線密度が高いと、この変更が他の部分に波及することになる。
【００４０】
図１３は、コンタクト間の間隔の変更が困難な例を示す。図１３は周辺回路領域を上から見た図である。最下層には、抵抗素子１３０１〜１３１０が平行に配置されている。そして、抵抗素子それぞれは両端にコンタクトを有し、配線１３１１は、抵抗素子１３０１のコンタクトの一つに接続され、配線１３１２は抵抗素子１３０２のコンタクトの一つに接続されている。抵抗素子１３０１、１３０２の配線１３１１、１３１２に接続されていない方のコンタクトは、配線１３１７で接続されている。これにより、一つの抵抗素子のコンタクト間の抵抗値をＲとすると、配線１３１１と配線１３１２との間の抵抗値は２＊Ｒとなる。同様に、配線１３１３は、抵抗素子１３０３のコンタクトの一つに接続され、配線１３１４は、抵抗素子１３０４のコンタクトの一つに接続され、抵抗素子１３０３、１３０４の配線１３１３、１３１４に接続されていない方のコンタクトは配線で接続され、配線１３１３、１３１４間の抵抗は２＊Ｒとなる。また、配線１３１５は、抵抗素子１３０５のコンタクトの一つに接続され、配線１３１６は、抵抗素子１３１０のコンタクトの一つに接続され、配線１３１５と配線１３１６との間の電気抵抗が６＊Ｒとなるように、抵抗素子１３０５〜１３１０のコンタクトが接続されている。
【００４１】
図１４は、抵抗素子が図１２に示される構造である場合の図１３のＢ−Ｂ断面を示す。図１４に示すように、最下層に抵抗素子１３０１の両端のコンタクトに対応して、開口１４０１、１４０２が設けられ、その上に第２の導電体２０に相当する導電体が存在し、それぞれの上にコンタクトが設けられ、その上に配線１３１１と配線１３１７が配置される。そして、配線１３１１と配線１３１７との間には、配線１３１２、１３１３、１３１４、１３１５、１３１６が配置されている。
【００４２】
もし、設計変更により、抵抗素子１３０１の材料の抵抗率が大きくなった場合、抵抗素子１３０１の抵抗を維持するためには、開口１４０１、１４０２の距離を小さくする必要がある。しかし、開口１４０１、１４０２の距離を小さくすることは、配線１３１１と配線１３１７との距離を小さくすることになり、場合によっては、配線１３１２、１３１３、１３１４、１３１５、１３１６を通す余地がなくなり、迂回させる必要が生じる。このため、配線層の大幅な設計変更が求められる場合がある。
【００４３】
一方、図１５は、抵抗素子が本発明の一実施形態を用いて形成されている場合の図１３のＢ−Ｂ断面を示す。図１５に示すように、抵抗素子１３０１の上に開口１５０１と開口１５０２とが存在する。図１５に示すように開口１５０２を配置する自由度が図１４の開口１４０２に比べて大きくなっている。このため、設計変更により、抵抗素子１３０１の材料の抵抗率が変更となっても、開口１５０２の位置を移動することにより、配線１４１１と配線１４１７との間の抵抗値を維持することができ、配線層を修正する必要がなくなる。
【図面の簡単な説明】
【００４４】
【図１】（ａ）は、本発明の一実施形態に係る半導体記憶装置の機能ブロック図であり、（ｂ）は、メモリ素子がＮＡＮＤ型に配置されたメモリセルアレイ１０１の等価回路図である。
【図２】（ａ）は、本発明の一実施形態に係る半導体記憶装置の平面断面図であり、（ｂ）は、（ａ）におけるＡ−Ａ断面線での断面図である。
【図３】（ａ）、（ｂ）のぞれぞれは、本発明の一実施形態に係る半導体記憶装置の抵抗素子の断面図である。
【図４】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図５】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図６】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図７】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図８】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図９】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図１０】本発明の一実施形態に係る半導体記憶装置のプロセスの過程を示す図である。
【図１１】本発明の一実施形態に係る半導体記憶装置の平面断面図である。
【図１２】本発明の一実施形態との比較を行うための実施形態に係る半導体記憶装置の断面図である。
【図１３】抵抗素子と上層配線の平面図の一例である。
【図１４】抵抗素子と上層配線の断面図の一例である。
【図１５】本発明の一実施形態を用いた場合の抵抗素子と上層配線の断面図の一例である。
【符号の説明】
【００４５】
１０  半導体基板
１１  第４の絶縁膜
１２  第１の絶縁膜
１３  第１の導電体、フローティングゲート電極
１４  第２の絶縁膜
１６  素子分離
１７  素子分離
１８  第５の絶縁膜
１９  第１の開口
２０  第２の導電体、制御ゲート電極
２１  層間絶縁膜
２２  第２のコンタクト
２３  第１のコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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