(57)【要約】【課題】デバイスと高さの異なるモニタが同一ウェハに設けられた半導体装置において、デバイスに成膜された半導体膜を研磨する際に、膜厚のばらつきを抑えること。【解決手段】シリコン基板であるウェハ１内に、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１を形成し、デバイス形成領域２にエピタキシャル層を形成する際に、ＰＣＭ形成領域３にはエピタキシャル層を形成しない。ついで、エピタキシャル層を所定の厚さにするために、ウェハ１と研磨パッド６とを加圧して研磨する。ついで、デバイス形成領域２に形成されたエピタキシャル層と、ＰＣＭ形成領域３におけるシリコン基板とに、同条件で、同時期に、イオンを注入する。【選択図】図５
2009218343.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域と、モニタを形成するためのモニタ形成領域と、をともに有するチップが設けられた半導体装置の製造方法であって、
前記デバイス形成領域のみに半導体膜を成膜する成膜工程と、
前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記研磨工程において、前記半導体装置の表面に研磨パッドを接触させて研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記研磨工程の後に、
前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域における前記半導体ウェハの表面とに、イオンを注入するイオン注入工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記成膜工程の前に、
前記デバイス形成領域の表面に、厚い部分と薄い部分を有する絶縁膜を形成し、前記モニタ形成領域の表面を覆うように絶縁膜を形成する絶縁膜形成工程と、
前記デバイス形成領域における前記絶縁膜の薄い部分の一部を除去して窓部を形成する窓部形成工程と、
を含み、
前記成膜工程において、前記デバイス形成領域における、前記絶縁膜の薄い部分および前記半導体ウェハの、前記窓部において露出した部分の上に前記半導体膜を成膜することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記半導体ウェハにおける全てのチップが、少なくとも、当該半導体ウェハの一方の主面側に、前記デバイス形成領域と、前記モニタ形成領域と、をともに有していることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記半導体ウェハにおいて、前記デバイス形成領域のみが設けられたチップと、少なくとも、一方の主面側に、前記デバイス形成領域と前記モニタ形成領域をともに有するチップと、が交互に設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記半導体ウェハにおいて、前記デバイス形成領域のみが設けられた８つのチップに囲まれた中央のチップが、少なくとも、一方の主面側に、前記デバイス形成領域と、前記モニタ形成領域と、をともに有するチップであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域を有するチップと、モニタを形成するためのモニタ形成領域のみを有するチップと、が設けられた半導体装置の製造方法であって、
前記デバイス形成領域と、前記モニタ形成領域のみを有するチップの外周部とに、半導体膜を成膜する成膜工程と、
前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域を有するチップと、モニタを形成するためのモニタ形成領域のみを有するチップと、が設けられた半導体装置の製造方法であって、
前記デバイス形成領域と、前記モニタ形成領域のみを有するチップの全面とに半導体膜を成膜する成膜工程と、
前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記研磨工程において、前記半導体装置の表面に研磨パッドを接触させて研磨することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記研磨工程の後に、前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域のみを有するチップの中央部における前記半導体ウェハの表面とに、イオンを注入するイオン注入工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域のみを有するチップに形成された前記半導体膜とに、イオンを注入するイオン注入工程を含むことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１３】
前記成膜工程の前に、
前記デバイス形成領域の表面に、厚い部分と薄い部分を有する絶縁膜を形成する絶縁膜形成工程と、
前記デバイス形成領域における前記絶縁膜の薄い部分の一部を除去して窓部を形成する窓部形成工程と、
を含み、
前記成膜工程において、前記デバイス形成領域における、前記絶縁膜の薄い部分および前記半導体ウェハの、前記窓部において露出した部分の上に前記半導体膜を成膜し、前記モニタ形成領域のみを有するチップの全面または外周部に前記半導体膜を成膜することを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を構成するパワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、デバイスの製造プロセスの各工程における、管理、確認または検査などを行うために、デバイスを形成するウェハ面内にＰＣＭ（プロセスコントロールモニタ）を形成する技術が公知である（例えば、下記特許文献１参照。）。ＰＣＭを評価または分析することで、例えばイオン注入量とドライブ条件を確認するためのシート抵抗や、酸化膜の膜厚を確認するためのＣＶ（Ｃａｐａｃｉｔａｎｃｅ  Ｖｏｌｔａｇｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃ：容量電圧特性）などを測定することができる。
【０００３】
このように、ＰＣＭによって、デバイスの製造プロセスの各工程において、用いられる装置の異常状態を検出することができる。また、各工程での装置間、ロット間、ウェハ間、ウェハ面内での誤差（ばらつき）を、実デバイスの設計の範囲内か否かを管理することができる。ここで、実デバイスに不具合が生じた場合、実デバイスそのものを評価または分析することで、ある程度不具合の原因を検査することは可能である。しかしながら、各工程でのばらつきが、複数重なり合っている場合、不具合の主原因を特定しにくい。一方、ＰＣＭを評価または分析する場合、各工程ごとにＰＣＭを作成することができるため、不具合の主原因を特定しやすいという効果がある。
【０００４】
図１２は、従来の半導体装置の構造について示す平面図である。図１２に示すように、特許文献１には、異物またはダストがどの層のものであるかを特定するためのＰＣＭを、ウェハ１面内の３箇所に設ける方法が提案されている。図１２に斜線で示すように、特許文献１の技術では、ウェハの中心部と、ウェハの外周部と、ウェハの中心部と外周部の中間部とに、ＰＣＭを形成するための領域（以下、ＰＣＭ形成領域とする）３のみが設けられたチップ１３が形成されている。そして、デバイスを形成する際に、各工程で、デバイスを形成する領域（以下、デバイス形成領域とする）２に成膜した膜をＰＣＭ形成領域３にも成膜する。そして、後の工程で、デバイス形成領域２にエッチングを行う際に、ＰＣＭ形成領域３にはエッチングを行わずに、成膜した所定膜を残す。このようにして、ＰＣＭが形成される。そして、この膜の残ったＰＣＭを解析することで、デバイスの電気特性が不良となった原因の物質（異物あるいはダスト）がどの層のものであるかを見つけ出すことができる。
【０００５】
ここで、ウェハに形成されるデバイスとしては、例えばＩＧＢＴがある。ＩＧＢＴは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能を有している。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。
【０００６】
ここで、ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在する。また、ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間あたり大きな損失が発生する。そして、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係が存在する。
【０００７】
このようなＩＧＢＴ性能のトレードオフの改善のために、トップゲート型ＩＧＢＴやボトムゲート型ＩＧＢＴが提案されている（例えば、下記特許文献２参照。）。トップゲート型ＩＧＢＴは、ドリフト層となるウェハ１、例えばｎ型の単結晶シリコン基板の第１の主面上に、例えば厚い部分と薄い部分を有する酸化膜が選択的に形成されている。そして、この酸化膜の薄い部分の表面と、ウェハ１の、酸化膜によって覆われていない部分を、ウェハ１よりも高濃度のｎ型カソード膜がエピタキシャル成長によって覆っている。
【０００８】
カソード膜には、選択的にｐ型にドープされたベース領域（ｐ型領域）が設けられており、ベース領域の内部には、ｎ型のソース領域が選択的に設けられている。また、カソード膜の表面には、ベース領域およびソース領域の一部を覆うように、ゲート酸化膜を介して、ゲート電極が設けられている。ゲート電極は、層間絶縁膜によりエミッタ電極から絶縁されている。また、エミッタ電極は、ソース領域の一部と接するように設けられている。また、ウェハ１の第２の主面には、アノード層と、アノード電極とが設けられている。
【０００９】
上述した従来のトップゲート型ＩＧＢＴを製造する際は、ウェハ１の第１の主面上に、例えば厚い部分と薄い部分を有する酸化膜を選択的に形成した後に、カソード膜を選択的エピタキシャル成長によって酸化膜の厚い部分より若干厚くなるまで形成する。ついで、酸化膜の厚い部分の高さまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨でカソード膜を減厚させて平坦なカソード膜とする。
【００１０】
ついで、ゲート酸化膜と、ゲート電極を形成し、このゲート電極をマスクとして、カソード膜に、ボロンをイオン注入し、ドライブを行い、チャネル領域となるｐベース領域を形成する。ついで、ｐベース領域に、例えば砒素をイオン注入し、ドライブを行い、ソース領域を形成する。ついで、層間絶縁膜およびエミッタ電極を形成する。ついで、ウェハ１の裏面に、ボロンをイオン注入し、ｐ型のアノード層を形成する。ついで、アノード層の表面にアノード電極を形成する。このようにして、従来のトップゲート型ＩＧＢＴが完成する。
【００１１】
【特許文献１】特開２０００−１１４３３４号公報
【特許文献２】特開２００７−３２４５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のトップゲート型ＩＧＢＴでは、カソード膜に形成されるｐ型領域の不純物濃度によって、しきい値電圧が変化する。例えば、カソード膜に同じドーズ量でｐ型不純物イオンを注入しても、カソード膜の膜厚が異なるとｐ型不純物を注入する領域の体積が変化し、ｐ型不純物濃度が変化する。このように、カソード膜の厚さで電流路が決定するため、カソード膜が平坦でないと電気特性がばらつくという問題がある。
【００１３】
ここで、例えば従来のトップゲート型ＩＧＢＴ等の半導体膜を成膜し、この半導体膜を研磨する工程を含む半導体装置と同一のウェハに、高さの異なるＰＣＭを形成する場合、半導体膜をＣＭＰ研磨等で研磨する際に、デバイス形成領域の半導体膜の膜厚にばらつきが生じるという問題がある。
【００１４】
図１３は、従来技術における問題点について示す断面図である。図１３においては、図１２における切断線Ｂ−Ｂ'の断面構造を用いて説明する。図１３に示すように、例えば、従来のトップゲート型ＩＧＢＴ等におけるカソード膜をＣＭＰ研磨で減厚する場合、上下から研磨パッド６とウェハ１とを押しつけるように加圧して、研磨パッド６とウェハ１との間に研磨剤を入れてこすり合わせる。研磨パッド６は、ウェハ１に押しつけられているため変形する。
【００１５】
このとき、図１３に示すように、ＰＣＭ形成領域３の高さが、デバイス形成領域２の高さよりも低い場合、パッドの研磨面のＰＣＭ形成領域３と接する部分が凸状となる。この状態で、ＣＭＰ研磨を行うと、ＰＣＭ形成領域３のみが設けられたチップ１３に隣接したチップは、他のチップよりも研磨が進む。このため、研磨後のカソード膜の厚さのばらつきが他のチップより大きくなり、完成したデバイスの電気特性が不良となる。これによって、ウェハ１における良品率が低下し、コストが高くなるという問題がある。
【００１６】
特に、図１３に示したように、ＰＣＭ形成領域３がチップサイズ程度の大面積の場合、ＰＣＭ形成領域３のみが設けられたチップ１３に隣接したチップにおいては、カソード膜の厚さのばらつきが他のチップよりさらに大きくなるため、完成したデバイスの電気特性がさらに不良となる。
【００１７】
また、ＰＣＭ形成領域３のみを設けたチップを形成する場合、最終的にはＰＣＭ形成領域３はデバイスの形成されない無効領域となる。このため、ウェハ内に設けられたＰＣＭ形成領域３の個数分だけ、１枚のウェハからのチップの取れ数が減少するという問題がある。さらに、ＰＣＭ形成領域３のみが設けられたチップ１３のチップサイズを他のチップよりも小さくすることが考えられるが、異なるサイズのチップをウェハ内に配置しなければならず、ブレードによるダイシングができなくなる等の理由によって、コストが高くなるという問題がある。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、デバイスと高さの異なるモニタが同一ウェハに設けられた半導体装置において、デバイスに成膜された半導体膜を研磨する際に、膜厚のばらつきを抑えることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域と、モニタを形成するためのモニタ形成領域と、をともに有するチップが設けられた半導体装置の製造方法であって、前記デバイス形成領域のみに半導体膜を成膜する成膜工程と、前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、を含むことを特徴とする。
【００２０】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記研磨工程において、前記半導体装置の表面に研磨パッドを接触させて研磨することを特徴とする。
【００２１】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記研磨工程の後に、前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域における前記半導体ウェハの表面とに、イオンを注入するイオン注入工程を含むことを特徴とする。
【００２２】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記成膜工程の前に、前記デバイス形成領域の表面に、厚い部分と薄い部分を有する絶縁膜を形成し、前記モニタ形成領域の表面を覆うように絶縁膜を形成する絶縁膜形成工程と、前記デバイス形成領域における前記絶縁膜の薄い部分の一部を除去して窓部を形成する窓部形成工程と、を含み、前記成膜工程において、前記デバイス形成領域における、前記絶縁膜の薄い部分および前記半導体ウェハの、前記窓部において露出した部分の上に前記半導体膜を成膜することを特徴とする。
【００２３】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記半導体ウェハにおける全てのチップが、少なくとも、当該半導体ウェハの一方の主面側に、前記デバイス形成領域と、前記モニタ形成領域と、をともに有していることを特徴とする。
【００２４】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記半導体ウェハにおいて、前記デバイス形成領域のみが設けられたチップと、少なくとも、一方の主面側に、前記デバイス形成領域と前記モニタ形成領域をともに有するチップと、が交互に設けられていることを特徴とする。
【００２５】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記半導体ウェハにおいて、前記デバイス形成領域のみが設けられた８つのチップに囲まれた中央のチップが、少なくとも、一方の主面側に、前記デバイス形成領域と、前記モニタ形成領域と、をともに有するチップであることを特徴とする。
【００２６】
また、請求項８の発明にかかる半導体装置の製造方法は、少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域を有するチップと、モニタを形成するためのモニタ形成領域のみを有するチップと、が設けられた半導体装置の製造方法であって、前記デバイス形成領域と、前記モニタ形成領域のみを有するチップの外周部とに、半導体膜を成膜する成膜工程と、前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、を含むことを特徴とする。
【００２７】
また、請求項９の発明にかかる半導体装置の製造方法は、少なくとも、半導体ウェハの一方の主面側に、デバイスを形成するためのデバイス形成領域を有するチップと、モニタを形成するためのモニタ形成領域のみを有するチップと、が設けられた半導体装置の製造方法であって、前記デバイス形成領域と、前記モニタ形成領域のみを有するチップの全面とに半導体膜を成膜する成膜工程と、前記半導体膜を所定の厚さにするために、前記半導体装置の表面を研磨する研磨工程と、を含むことを特徴とする。
【００２８】
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項８または９に記載の発明において、前記研磨工程において、前記半導体装置の表面に研磨パッドを接触させて研磨することを特徴とする。
【００２９】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記研磨工程の後に、前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域のみを有するチップの中央部における前記半導体ウェハの表面とに、イオンを注入するイオン注入工程を含むことを特徴とする。
【００３０】
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項８または９に記載の発明において、前記デバイス形成領域に形成された前記半導体膜と、前記モニタ形成領域のみを有するチップに形成された前記半導体膜とに、イオンを注入するイオン注入工程を含むことを特徴とする。
【００３１】
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項８〜１２のいずれか一つに記載の発明において、前記成膜工程の前に、前記デバイス形成領域の表面に、厚い部分と薄い部分を有する絶縁膜を形成する絶縁膜形成工程と、前記デバイス形成領域における前記絶縁膜の薄い部分の一部を除去して窓部を形成する窓部形成工程と、を含み、前記成膜工程において、前記デバイス形成領域における、前記絶縁膜の薄い部分および前記半導体ウェハの、前記窓部において露出した部分の上に前記半導体膜を成膜し、前記モニタ形成領域のみを有するチップの全面または外周部に前記半導体膜を成膜することを特徴とする。
【００３２】
上述の請求項１〜７の発明によれば、ＰＣＭなどのモニタを形成する領域と、デバイスを形成する領域とを、同一のチップに設けることで、デバイスを形成する領域の間隔を均等にすることができる。したがって、デバイスを形成する領域とモニタを形成する領域の高さが異なっていても、各デバイスに成膜された半導体膜を研磨する際に、膜厚のばらつきを抑えることができる。
【００３３】
また、上述の請求項８〜１２の発明によれば、ＰＣＭなどのモニタを形成する領域のみが設けられたチップに、デバイスを形成する領域と同様の半導体膜を成膜することで、モニタを形成する領域と、デバイスを形成する領域との高さを均一にすることができる。したがって、各デバイスの半導体膜を研磨する際に、膜厚のばらつきを抑えることができる。
【００３４】
また、上述の請求項３、１１または１２の発明によれば、モニタを分析することで、デバイスを製造する工程において、イオン注入が適切に行われたか否かを検査することができる。
【００３５】
また、上述の請求項３または１１の発明によれば、モニタを形成する領域における半導体ウェハの表面にイオンを注入することができる。ここで、半導体ウェハの表面は、ロット間でばらつきがないため、デバイスの製造工程において、イオン注入が適切に行われたか否かの検査結果をロット間で比較することができる。
【００３６】
また、上述の請求項３または１３の発明によれば、トップゲート型ＩＧＢＴなどの膜厚によって電気特性が変化する半導体装置において、膜厚のばらつきを抑え、電気特性が不良となることを抑えることができる。
【発明の効果】
【００３７】
本発明にかかる半導体装置の製造方法によれば、デバイスとモニタとの高さが異なる場合に、良品率の低下を抑えることで、製造コストを低くすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および全ての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３９】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。図１に示すように、実施の形態１にかかる半導体装置は、ウェハ１の各チップ１１に、それぞれデバイス形成領域２と、ＰＣＭ形成領域３と、が設けられている。また、各チップ１１の間には、スクライブライン５が設けられている。なお、図１においては、ＰＣＭ形成領域３を明確にするために、ＰＣＭ形成領域３を拡大している。ＰＣＭ形成領域３は、各チップ１１のデバイス形成領域２以外の領域に形成されている。また、ＰＣＭ形成領域３の面積は、デバイス形成領域２の面積と比べて、十分に小さい。
【００４０】
また、例えば、図１に示すように、ＰＣＭ形成領域３が各チップ１１の１方の辺に設けられている場合、ＰＣＭ形成領域３の設けられた１方の辺と直交する方向に隣り合うチップ同士では、ＰＣＭ形成領域３が同じ側の辺に形成されている。また、ＰＣＭ形成領域３の設けられた１方の辺と平行な方向に隣り合うチップ１１同士では、ＰＣＭ形成領域３が対向する側の辺に形成されている。なお、図示はしないが、ＰＣＭ形成領域３の設けられた１方の辺と平行な方向に隣り合うチップ１１同士では、ＰＣＭ形成領域３が同じ側の辺に形成されていてもよい。また、図１においては、オリフラ７と平行な方向が、ＰＣＭ形成領域３の設けられた１方の辺と直交する方向となっている。
【００４１】
つぎに、一例として、実施の形態１におけるデバイス形成領域にトップゲート型ＩＧＢＴを設けた例について説明する。なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
【００４２】
図２は、トップゲート型ＩＧＢＴの構造について示す断面図である。図２において、ドリフト層となるウェハ１、例えばｎ-単結晶シリコン基板１０１の第１の主面上に、例えば厚い部分と薄い部分を有する酸化膜１０２が選択的に形成されている。そして、この酸化膜１０２の薄い部分の表面と、ｎ-単結晶シリコン基板１０１の、酸化膜１０２によって覆われていない部分は、ｎ-単結晶シリコン基板１０１よりも高濃度にｎ型ドープされたカソード膜（半導体膜）１０３によって覆われている。カソード膜１０３は、ｎ-単結晶シリコン基板１０１の、酸化膜１０２によって覆われていない部分からエピタキシャル成長し、酸化膜１０２の薄い部分上へ横方向に成長したｎ型の単結晶シリコンでできている。このように選択的なエピタキシャル成長で形成した単結晶シリコンに換えて多結晶シリコンとしてもよい。
【００４３】
カソード膜１０３には、選択的にｐ型にドープされたｐベース領域１０６が設けられている。また、ｐベース領域１０６の内部には、ｐベース領域１０６より不純物濃度の高いｎ++ソース領域１０７が選択的に設けられている。また、カソード膜１０３の表面には、ｐベース領域１０６およびｎ++ソース領域１０７の一部を覆うように選択的に、ゲート酸化膜となるポリシリコン層（以下、ゲート酸化膜ポリシリコン層とする）１０４が形成されている。ゲート酸化膜ポリシリコン層１０４の上には、ゲート電極となるポリシリコン層（以下、ゲートポリシリコン層とする）１０５が堆積されている。ゲートポリシリコン層１０５は、その周囲が層間絶縁膜１０８により覆われている。この層間絶縁膜１０８によりゲートポリシリコン層１０５は、エミッタ電極１０９から絶縁されている。
【００４４】
層間絶縁膜１０８と、ｎ++ソース領域１０７と、ｐベース領域１０６との表面には、エミッタ電極１０９となる金属層が形成されている。すなわち、エミッタ電極１０９は、ｎ++ソース領域１０７の一部と接している。また、ｎ-単結晶シリコン基板１０１の第２の主面には、ｐ+アノード層１１０が形成されている。ｐ+アノード層１１０の表面には、アノード電極１１１となる金属層が形成されている。
【００４５】
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図３または図４は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。図３および図４においては、実施の形態１におけるデバイス形成領域２にトップゲート型ＩＧＢＴを形成する場合について説明する。なお、ＰＣＭ形成領域については図示を省略する。まず、図３に示すように、デバイス形成領域２において、ｎ-単結晶シリコン基板１０１などのウェハ１の第１の主面上に、例えば厚い部分と薄い部分を有する酸化膜１０２を選択的に形成する。このとき、ＰＣＭ形成領域にも酸化膜を形成する。
【００４６】
ついで、デバイス形成領域２の酸化膜１０２の薄い部分に開口部を設け、ｎ-単結晶シリコン基板１０１を露出させる。ついで、ｎ-単結晶シリコン基板１０１の、酸化膜１０２によって覆われていない部分からエピタキシャル成長させて、酸化膜１０２の薄い部分上へ横方向に成長させることで、カソード膜１０３を、酸化膜１０２の薄い部分を覆い、かつ酸化膜１０２の厚い部分より若干厚くなるまで形成する。エピタキシャル成長の厚さとしては１０μｍ程度である。このとき、ＰＣＭ形成領域の酸化膜には、窓部がない、すなわちウェハ１が酸化膜で覆われているため、エピタキシャル成長によって膜が形成されない。
【００４７】
ついで、詳細は後述するが、図４に示すように、酸化膜１０２の厚い部分の高さまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨でカソード膜１０３を減厚させて厚さ１μｍ程度の平坦なカソード膜１０３とする。
【００４８】
ついで、図２に示すように、ゲート酸化膜ポリシリコン層１０４と、ゲートポリシリコン層１０５を形成し、パターニングおよびエッチングを行って、ゲートポリシリコン層１０５の一部を除去する。残ったゲートポリシリコン層１０５をマスクとして、カソード膜１０３に、ボロンをイオン注入し、ドライブを行い、チャネル領域となるｐベース領域１０６を形成する。このとき、ＰＣＭ形成領域においては、カソード膜が形成されていないため、半導体ウェハ１の表面に同条件で、同時期にイオン注入する。
【００４９】
ついで、ｐベース領域１０６に、例えば砒素をイオン注入し、ドライブを行い、ｎ++ソース領域１０７を形成する。ついで、層間絶縁膜１０８を堆積し、パターニングおよびエッチングを行って、層間絶縁膜１０８を貫通するコンタクトホールを形成する。ついで、層間絶縁膜１０８の上に、金属をスパッタする。そして、金属のパターニングおよびエッチングを行い、エミッタ電極１０９を形成する。ついで、ｎ-単結晶シリコン基板１０１の裏面に、ボロンをイオン注入し、ｐ+アノード層１１０を形成する。ついで、ｐ+アノード層１１０の表面にアルミニウム等の金属を蒸着し、アノード電極１１１を形成する。このようにして、同一のチップにトップゲート型ＩＧＢＴと、ＰＣＭが形成される。
【００５０】
つぎに、実施の形態１にかかる半導体装置の製造方法における研磨工程について詳細に説明する。図５は、図１の切断線Ａ−Ａ'における断面構造について示す断面図である。図５に示すように、デバイス形成領域２の表面に研磨パッド６をあてて、ウェハ１と研磨パッド６を押しつけるように加圧する。これによって、研磨パッド６は、デバイス形成領域２の表面の形状に合わせて変形する。実施の形態１によれば、ＰＣＭ形成領域３およびデバイス形成領域２がそれぞれ均等に配置されている。このため、研磨パッド６の変形がウェハ１面内で均一になる。ついで、ウェハ１と研磨パッド６との間に研磨剤を入れてこすり合わせる。したがって、ウェハ１面内の各デバイス形成領域２においてカソード膜の研磨される量が均一に近くなり、ウェハ１内の各デバイス形成領域２におけるカソード膜の膜厚にばらつきが生じない。
【００５１】
つぎに、図１２および図１３に示す従来例と比較する。図６は、実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置と、従来例と、における、研磨後のカソード膜の厚さについて示す特性図である。図６においては、実施の形態１における、デバイス形成領域とＰＣＭ形成領域とが設けられたチップを、「デバイス＋ＰＣＭ」と表記し、従来例における、デバイス形成領域のみが設けられたチップ、またはＰＣＭ形成領域のみが設けられたチップを、「デバイス」または「ＰＣＭ」と表記する。図６に示すように、実施の形態１においては、全てのチップの膜厚が、ほぼ同じである。一方、従来例においては、ＰＣＭ形成領域のみが設けられたチップに隣接するチップの膜厚が、他の、デバイス形成領域のみが設けられたチップの膜厚よりも薄くなり、膜厚にばらつきが生じている。このように、実施の形態１にかかる半導体装置は、従来例と比べると、膜厚のばらつきが少ないことがわかる。
【００５２】
また、図７は、実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置と、従来例と、における、単位面積あたりのチップの取れ数について示す特性図である。なお、図７においては、長さおよび面積の単位を規格化している。また、図７においては、ＰＣＭ形成領域のないウェハを従来例１とし、ウェハ内にＰＣＭ形成領域のみが設けられたチップが３個ある場合を従来例２とする。また、従来例２のウェハにおいて、例えばデバイス形成領域と高さの異なるＰＣＭ形成領域が設けられている場合、すなわちＰＣＭ形成領域に隣接するチップの電気特性が不良となる場合を、従来例３とする。
【００５３】
また、実施の形態１において、ＰＣＭ形成領域をデバイス形成領域と同一のチップに設けることで元のチップサイズから０．０５増加する場合を、実施例１とし、０．１増加する場合を、実施例２とする。図７においては、チップサイズを０．５０から１．５０まで、０．１ずつ大きくした場合について検査した。そして、単位面積を１００として、取れ数を単位面積あたりの、電気特性が良好なデバイスの数として、それぞれを比較した。また、面積比は、元のチップサイズが同じときの、従来例のチップ面積に対する各実施例の面積の割合（実施例のチップ面積／従来例のチップ面積）である。
【００５４】
図７に示すように、例えば、チップサイズが０．７の場合、従来例１においては、チップ面積は、０．７×０．７＝０．４９となる。また、取れ数は、単位面積あたりのチップの個数であり、１００／０．４９＝２０４（個）となる。また、従来例２の取れ数は、従来例１の取れ数から、ＰＣＭ形成領域となるチップ（例えば３個）を減算し、２０１個となる。さらに、従来例３の取れ数は、従来例２の取れ数から、ＰＣＭ形成領域となる各チップに隣接し、電気特性が不良となるチップ（各ＰＣＭ形成領域ごとに８個）を減算し、２０１−（８×３）＝１７７（個）となる。
【００５５】
実施例１においては、元のチップサイズが０．７の場合、ＰＣＭ形成領域を設けることでチップサイズが０．０５増加し、０．７５となる。したがって、チップ面積は、０．７５×０．７５＝０．５６となる。面積比は、従来例のチップ面積（０．４９）に対する実施例１のチップ面積（０．５６）であり、１．１５である。したがって、実施例１の取れ数は、１００／０．５６＝１７８（個）となる。なお、実施例１においては、ＰＣＭ形成領域のみが設けられたチップがなく、それによって電気特性が不良になるチップがないため、取れ数は１７８個のままである。
【００５６】
図７に示すように、ＰＣＭ形成領域をデバイス形成領域と同一のチップに形成することで増加するチップサイズが同一の場合（例えば、０．０５）、元のチップサイズが大きいほど、従来例よりも取れ数が多くなる。例えば、元のチップサイズが０．７以上の場合、従来例よりも取れ数が多くなる。
【００５７】
また、ＰＣＭ形成領域をデバイス形成領域と同一のチップに形成することで増加するチップサイズが大きい場合（例えば、０．１）、元のチップサイズが０．９以上で、従来例よりも取れ数が多くなる。
【００５８】
実施の形態１によれば、ＰＣＭ形成領域およびデバイス形成領域が、均等に配置されるため、ＰＣＭ形成領域とデバイス形成領域との高さが異なっている場合に、通常のＣＭＰ研磨によって用いられる装置を使用しても、デバイス形成領域に成膜された半導体膜の厚さのばらつきを抑えることができる。これによって、デバイスの電気特性が不良となることを抑えることができるので、ウェハの良品率を向上させて、コストを低くすることができる。
【００５９】
また、例えば、ＰＣＭ形成領域にエピタキシャル成長により形成された層（以下、エピタキシャル層とする）を設けて、このエピタキシャル層にイオン注入を行った場合、ロット間ではエピタキシャル層の厚さにばらつきが生じるため、ロット間での比較ができない。一方、実施の形態１によれば、ＰＣＭ形成領域にエピタキシャル層を形成せず、シリコン基板であるウェハにイオン注入を行う。シリコン基板の表面はロット間でほとんどばらつきがないため、イオン注入の検査結果をロット間において比較することができる。
【００６０】
（実施の形態２）
図８は、実施の形態２にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。図８に示すように、実施の形態２においては、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１と、デバイス形成領域２のみが設けられたチップ１２が、交互に並んだ構成となっている。したがって、２つのチップに１つの割合で、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１が形成されている。
【００６１】
実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態１よりも、ＰＣＭ形成領域を減らすことができるので、さらにコストを低くすることができる。
【００６２】
（実施の形態３）
図９は、実施の形態３にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。図９に示すように、実施の形態３においては、縦３個×横３個の隣り合ったチップ群の中心にのみ、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１が形成されている。したがって、９つのチップに１つの割合で、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１が形成されている。なお、実施の形態３においては、デバイス形成領域２とＰＣＭ形成領域３とが設けられたチップ１１と、デバイス形成領域２のみが設けられたチップ１２の割合は、適宜変更可能である。
【００６３】
実施の形態３によれば、実施の形態１および実施の形態２と同様の効果を得ることができる。また、実施の形態１および実施の形態２よりも、ＰＣＭ形成領域を減らすことができるので、さらにコストを低くすることができる。
【００６４】
（実施の形態４）
図１０は、実施の形態４にかかる半導体装置の製造方法によって製造される半導体装置について示す断面図である。図１０に示すように、実施の形態４においては、ＰＣＭ形成領域３のみが設けられたチップ１３の一部にエピタキシャル層が形成されている。
【００６５】
つぎに、実施の形態４にかかる半導体装置の製造方法について説明する。図１１は、実施の形態４にかかる半導体装置の製造方法の一部について示す断面図である。図１１に示すように、例えば、デバイス形成領域２にトップゲート型ＩＧＢＴを形成する場合、デバイス形成領域２においてエピタキシャル成長によってカソード膜を形成する際に、ＰＣＭ形成領域３のみが設けられたチップ１３の外周部にのみエピタキシャル層を形成する。
【００６６】
ついで、デバイス形成領域２のカソード膜を所定の厚さに研磨する際に、ＰＣＭ形成領域３のみが設けられたチップ１３において、エピタキシャル層の形成されていない領域の近傍は、研磨パッド６の傾きによって他のチップよりも早く研磨される。しかしながら、エピタキシャル層の幅を所定の幅以上とすることで、この膜厚のばらつきがＰＣＭ形成領域３のみが設けられたチップ１３内に留まるため、他のチップに影響を与えない。このようにすることで、ＰＣＭ形成領域３のみが設けられたチップ１３に隣接するチップの膜厚にばらつきが生じない。
【００６７】
なお、実施の形態４においては、図１０に示すように、ロット間での検査結果の比較を行う場合、シリコン基板が露出した領域３１にＰＣＭを形成する。また、ロット間での検査結果の比較を行わず、同一のウェハ内のみの検査を行う場合、エピタキシャル層が形成された外周部の表面３２にＰＣＭを形成してもよい。
【００６８】
また、実施の形態４においては、ウェハ内のみで検査を行う場合、ＰＣＭ形成領域のみが設けられたチップの全面にエピタキシャル層を形成してもよい。このようにすることで、ＰＣＭ形成領域と、デバイス形成領域との高さが同等となるため、研磨のときに、研磨パッドの変形がウェハ面内で均一となり、各デバイスにおけるエピタキシャル層の膜厚にばらつきが生じない。そして、ＰＣＭ形成領域においては、エピタキシャル層にイオン注入を行うことでＰＣＭを形成する。
【００６９】
なお、実施の形態４においては、ウェハ内におけるＰＣＭ形成領域のみが設けられたチップの個数は、適宜変更可能である。
【００７０】
実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、デバイス形成領域の設けられたチップにＰＣＭ形成領域が設けられていないため、チップサイズが増えない。このため、実施の形態１よりも、チップの取れ数が多くなり、さらにコストが低くなる。
【産業上の利用可能性】
【００７１】
以上のように、本発明にかかる半導体装置の製造方法は、ウェハ内にモニタを設けた半導体装置に有用であり、特に、トップゲート型ＩＧＢＴなどの膜厚のばらつきによって電気特性が変化する半導体装置に適している。
【図面の簡単な説明】
【００７２】
【図１】実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。
【図２】トップゲート型ＩＧＢＴの構造について示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法について示す断面図である。
【図５】図１の切断線Ａ−Ａ'における断面構造について示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置と、従来例と、における、研磨後のカソード膜の厚さについて示す特性図である。
【図７】実施の形態１にかかる半導体装置の製造方法によって製造される半導体装置と、従来例と、における、単位面積あたりのチップの取れ数について示す特性図である。
【図８】実施の形態２にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。
【図９】実施の形態３にかかる半導体装置の製造方法によって製造される半導体装置の構造について示す平面図である。
【図１０】実施の形態４にかかる半導体装置の製造方法によって製造される半導体装置について示す断面図である。
【図１１】実施の形態４にかかる半導体装置の製造方法の一部について示す断面図である。
【図１２】従来の半導体装置の構造について示す平面図である。
【図１３】従来技術における問題点について示す断面図である。
【符号の説明】
【００７３】
１  ウェハ
２  デバイス形成領域
３  ＰＣＭ形成領域（モニタ形成領域）
５  スクライブライン
１１  チップ
【図１】
2009218343.tif 000003
【図２】
2009218343.tif 000004
【図３】
2009218343.tif 000005
【図４】
2009218343.tif 000006
【図５】
2009218343.tif 000007
【図６】
2009218343.tif 000008
【図７】
2009218343.tif 000009
【図８】
2009218343.tif 000010
【図９】
2009218343.tif 000011
【図１０】
2009218343.tif 000012
【図１１】
2009218343.tif 000013
【図１２】
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【図１３】
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