(57)【要約】【課題】基板電位コンタクトを工程数の増加を抑えつつ容易に形成可能な半導体装置およびその製造方法を提供する。【解決手段】支持基板１、ＢＯＸ（Buried Oxide）層２およびＳＯＩ（Silicon-On-Insulator）層３がこの順に積層して成るＳＯＩ基板に形成される半導体装置において、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１に接続する基板電位コンタクト１２を設ける。基板電位コンタクト１２のためのホールは次の手順で形成される。まずＳＯＩ層３を貫通するホールを形成し、一旦それに酸化膜３５を埋め込む。そしてウェットエッチングによりホール内の酸化膜３５およびその下のＢＯＸ層２を除去し、当該ホールを支持基板１にまで到達させる。【選択図】図９
2009054828.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）支持基板、ＢＯＸ（Buried Oxide）層およびＳＯＩ（Silicon-On-Insulator）層がこの順に積層して成るＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ層を貫通するホールを形成する工程と、
（ｃ）前記ホールに酸化膜を埋め込む工程と、
（ｄ）前記ホール内の前記酸化膜およびその下部の前記ＢＯＸ層をエッチングして、前記ホールを前記支持基板にまで到達させる工程と、
（ｅ）前記ホール内に所定の導電物質を埋め込むことで、前記ＳＯＩ層および前記ＢＯＸ層を貫通して前記支持基板に接続する基板電位コンタクトを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（ｄ）における前記エッチングは、ウェットエッチングである
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２記載の半導体装置の製造方法であって、
前記工程（ｅ）における前記導電物質は、ポリシリコンである
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から請求項３記載のいずれかに記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
前記ＳＯＩ層に形成される素子間を分離するトレンチの形成と並行して行われ、
前記工程（ｃ）は、
前記トレンチへの酸化膜を埋め込みと並行して行われる
ことを特徴とする半導体装置の製造方法。
【請求項５】
支持基板、ＢＯＸ（Buried Oxide）層およびＳＯＩ（Silicon-On-Insulator）層がこの順に積層して成るＳＯＩ基板と、
前記ＳＯＩ層および前記ＢＯＸ層を貫通して前記支持基板に接続する基板電位コンタクトとを備え、
前記基板電位コンタクトは、半導体層内の部分よりもＢＯＸ層内の部分の方が幅が広く形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記基板電位コンタクトは、ポリシリコンにより形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon-On-Insulator）基板を用いて形成される半導体装置に関し、特にＳＯＩ基板の表面側から支持基板に特定の電位を与えるための基板電位コンタクトを備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体の支持基板、埋め込み絶縁膜（ＢＯＸ（Buried Oxide）層）および半導体層（ＳＯＩ（Silicon-On-Insulator）層）がこの順に積層して成るＳＯＩ基板を用いて形成される半導体装置（ＳＯＩデバイス）は広く知られている。ＳＯＩデバイスは、例えばＰＤＰ（プラズマディスプレイパネル）のデータドライバ等に使用されている。
【０００３】
またデータドライバをＰＤＰに搭載する方式として、ＴＣＰ（テープキャリアパッケージ）方式がある。この方式は、データドライバのチップを一旦フィルム状プリント基板（キャリアテープ）に搭載し、その基板を表示パネルに接合するものである。このときチップとキャリアテープとは、チップの上面側に形成された半田バンプを解して接続される。よってチップがＳＯＩデバイスの場合、その裏面側の支持基板にキャリアテープから直接的に電位を与えることができない。
【０００４】
このようにＳＯＩデバイスおよびＴＣＰを使用した半導体装置では、支持基板の電位を裏面側から直接的に得ることができない（図１参照）。よって支持基板電位が浮遊して半導体装置の動作が不安定になりやすい。さらに耐電圧の低下等も発生する。
【０００５】
支持基板電位が浮遊することによる誤動作が防止されるように、支持基板電位の変動を考慮してＳＯＩデバイスの動作マージンを大きくすることもできる。しかしそのように設計するとチップサイズが大きくなる点で好ましくない。
【０００６】
そこで、ＳＯＩデバイスの表面側から基板電位を得ることを可能にするために、ＳＯＩ層およびＢＯＸ層を貫通して支持基板に接続する「基板電位コンタクト」を形成する技術が提案されている（例えば、特許文献１，２）。
【０００７】
【特許文献１】特開２００２−１１０９９０号公報
【特許文献２】特開２００６−３３２１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献１の技術では、ＳＯＩ層と基板電位コンタクトが接続されることにより、半導体基板だけでなくＳＯＩ層の電位も常に固定されるため、レイアウトの自由度が減少するという問題があった。また基板電位コンタクトの形成領域に凹状の段差が生じるため平坦性が悪くなる。そのため、基板電位コンタクトの形成領域の上方に配線を形成する際に、露光時のフォーカスぼけが発生したり、配線のパターニング後にエッチング残が残るといった問題が生じる。
【０００９】
これらの問題を解消すべく、本発明者らは上記の特許文献２において新たな基板電位コンタクトの形成手法を提案した。当該手法によれば、基板電位コンタクトをトレンチ分離に囲まれた領域に形成することで、ＳＯＩ層と基板電位とを独立させることができる。よってレイアウトの自由度は高い。また基板電位コンタクトは、レジストマスクを用いたエッチングにより形成したホールに導電物質であるポリシリコンを埋め込むことで形成される。よって基板電位コンタクトの形成領域の平坦性は良く、当該領域上での配線の形成も容易である。
【００１０】
しかし、基板電位コンタクトのホール形成工程にドライエッチングが使用されていたため、ＳＯＩ層やＢＯＸ層が厚い場合にはレジストマスクの膜減り量が増加し、場合によってはレジストの突き抜けや形状ダレが発生することが懸念される。また基板電位コンタクトのホール（トレンチ）形成工程において、シリコン（ＳＯＩ層）と酸化膜（ＢＯＸ層）の両方をエッチングする必要があるので、基板電位コンタクトを形成するための工程数の増加に繋がる。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、工程数の増加を抑えつつ、基板電位コンタクトを容易に形成可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、支持基板、ＢＯＸ（Buried Oxide）層およびＳＯＩ（Silicon-On-Insulator）層がこの順に積層して成るＳＯＩ基板に形成され、ＳＯＩ層およびＢＯＸ層を貫通して支持基板に接続する基板電位コンタクトを備えるものである。当該基板電位コンタクトのためのホールは次の手順で形成される。まずＳＯＩ層を貫通するホールを形成し、一旦それに酸化膜を埋め込む。そして、酸化膜のウェットエッチングにより当該ホールを支持基板にまで到達させる。
【発明の効果】
【００１３】
基板電位コンタクトのためのホール形成工程において、ＳＯＩ層を貫通するホールの形成と、その後の酸化膜の埋め込みは、素子間を分離するトレンチ分離の形成と並行して行うことが可能である。よって基板電位コンタクトを設けることに伴う製造工程数の増大は抑制される。また上記ホールを支持基板に到達させるための工程は、酸化膜のウェットエッチングにより行えるので、そのときのマスクの膜減りは比較的少なく、マスクの突き抜けや形状ダレの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
図１は、ＳＯＩデバイスとフィルム状プリント基板（キャリアテープ）との接続関係を示す概略図である。半導体装置１００は、支持基板１０１、ＢＯＸ層１０２、ＳＯＩ層１０３がこの順に積層して成るＳＯＩ基板を用いて形成されたＳＯＩデバイスであり、例えばＰＤＰのデータドライバである（以下「ＳＯＩデバイス１００」と称す）。
【００１５】
フィルム状プリント基板１１０は、その端部に例えばＰＤＰに接続するためのコネクタ１１１を有している。ＳＯＩデバイス１００の上面（図１では下側）には、半田のバンプ１０４が形成されており、ＳＯＩデバイス１００とバンプ１０４との間の接続はそれを介して成されている。このようにフィルム状プリント基板１１０は支持基板１０１に直接接続されないので、フィルム状プリント基板１１０から支持基板１０１に直接的に所定の基板電位を与えることができない。
【００１６】
但し、本発明に係るＳＯＩデバイス１００は、ＳＯＩ層１０３およびＢＯＸ層１０２を貫通して支持基板１０１に接続する「基板電位コンタクト」を備えており、支持基板１０１にはそれを通してフィルム状プリント基板１１０から基板電位を与えることができるようになっている。
【００１７】
図２は、実施の形態１に係る半導体装置（ＳＯＩデバイス）の素子のレイアウトを示す図である。各素子が形成される素子領域１２１は、ＳＯＩ層に形成されたトレンチ分離５により規定される。ここで、ＳＯＩ層における素子領域１２１間の領域（即ちトレンチ分離５間の領域）を「素子間領域１２３」と定義する。基本的に素子間領域１２３は全て図２の如く繋がっている。
【００１８】
先に述べたように、本発明に係る半導体装置は基板電位コンタクトを備えるが、それが形成される領域（基板電位コンタクト領域）１２２は、素子間領域１２３内に複数個配置される。基板電位コンタクト領域１２２もトレンチ分離５によって規定されている。
【００１９】
図３は、実施の形態１に係る半導体装置における基板電位コンタクト領域１２２の断面図であり、図４はその上面図である。即ち図３は、図４に示すＡ−Ａ線に沿った断面に相当する。
【００２０】
当該半導体装置は、シリコンの支持基板１、ＳｉＯ2のＢＯＸ層２、シリコンのＳＯＩ層３がこの順に積層して成るＳＯＩ基板に形成されている。本実施の形態では、支持基板１およびＳＯＩ層３はｎ型シリコンであるとする。基板電位コンタクト領域１２２の外周にはトレンチ分離５が形成されている。それによって基板電位コンタクト領域１２２の内側と外側とが電気的に分離される。
【００２１】
基板電位コンタクト領域１２２内には、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１に接続する基板電位コンタクト１２が形成されている。基板電位コンタクト１２を構成する導電物質としては、ｎ型ドーパントがドープされたポリシリコンが用いられている。また支持基板１における基板電位コンタクト１２との接続部分には、ｎ型領域１１が形成されている。ｎ型領域１１は、支持基板１と基板電位コンタクト１２との間の接続抵抗を小さくするように機能している。
【００２２】
ＳＯＩ層３の表面にはＬＯＣＯＳ４が形成されている。ここではＬＯＣＯＳ４が素子間領域１２３の全体を覆っているように図示しているが、必ずしもそのように形成されている必要はない。
【００２３】
ＳＯＩ層３上には層間絶縁膜６が形成されており、当該層間絶縁膜６を貫通するように、基板電位コンタクト領域１２２のＳＯＩ層３に接続するコンタクト１４（例えばタングステン）が形成されている。層間絶縁膜６上には、コンタクト１４に接続するアルミ配線１５が形成されている。
【００２４】
基板電位コンタクト領域１２２内におけるＳＯＩ層３の上部には、ｎウェル１３が形成されている。上記のコンタクト１４はこのｎウェル１３に接続しており、基板電位コンタクト１２は当該ｎウェル１３内を通っているためｎウェル１３が基板電位コンタクト１２の側面に接続することとなる。従ってｎウェル１３は、コンタクト１４と基板電位コンタクト１２との間の抵抗を低く抑えるように機能している。
【００２５】
後の説明で明らかになるが、本発明に係る半導体装置の基板電位コンタクト１２のホール（トレンチ）を支持基板１に到達させる工程は、シリコン酸化膜のウェットエッチングにより行われる。ウェットエッチングは等方性であるため、ＢＯＸ層２内では横方向にもエッチングが進む。そのため図３に示すように基板電位コンタクト１２の幅は、ＳＯＩ層３内の部分よりもＢＯＸ層２内の部分の方が広く形成される。
【００２６】
この構成によれば、ＳＯＩ基板の上面側に形成されたアルミ配線１５が、その裏面側の支持基板１と電気的に接続される。従って、当該半導体装置を、その上面側のバンプを介してフィルム状プリント基板に接続させる場合にも、アルミ配線１５を通して支持基板１に所定の電位を供給することができる。
【００２７】
また基板電位コンタクト領域１２２がトレンチ分離５で囲まれることにより、支持基板１の電位と基板電位コンタクト領域１２２以外の素子間領域１２３の電位とを個別に設定することができる。つまり素子間領域１２３の電位を支持基板１の電位と独立して制御できるため、レイアウトの自由度が広がる。
【００２８】
次に、図３に示した半導体装置の製造方法について説明する。まず支持基板１、ＢＯＸ層２、ＳＯＩ層３がこの順に積層して成るＳＯＩ基板を用意する。ＳＯＩ層３の活性領域（不図示）および基板電位コンタクト領域１２２となる部分上に、シリコン酸化膜３１（パッド酸化膜）およびシリコン窒化膜３２から成るパターンを形成する。そして熱酸化を行うことで、ＳＯＩ層３の活性領域および基板電位コンタクト領域１２２以外の表面部にＬＯＣＯＳ４を形成する（図５）。活性領域上のシリコン窒化膜３２はこの時点では除去しない。
【００２９】
そしてシリコン窒化膜３３およびＴＥＯＳ膜３４を形成し（図６）、フォトリソグラフィ技術を用いてＴＥＯＳ膜３４をエッチングすることで、トレンチ分離５および基板電位コンタクト１２の形成領域上を開口する。このときシリコン窒化膜３３はエッチングストッパとして機能する。そしてパターニングされたＴＥＯＳ膜３４をマスクにして、シリコン窒化膜３３およびＬＯＣＯＳ４をエッチングし（図７）、続けてＳＯＩ層３もエッチングしてＢＯＸ層２にまで達するトレンチを形成する（図８）。この工程は、ＳＯＩ層３に形成される素子間を分離するトレンチ（図２に示す素子領域１２１の外周のトレンチ）の形成と並行して行われる。
【００３０】
その後、シリコン酸化膜（ＴＥＯＳ）を堆積してトレンチを埋め、エッチバックにより余剰なシリコン酸化膜を除去することで、トレンチ分離５が形成される。このとき図９のように、基板電位コンタクト１２のためのホール内にも酸化膜３５が埋め込まれる。この工程は、ＳＯＩ層３に形成される素子間を分離するトレンチに酸化膜を埋め込む工程と並行して行われる。
【００３１】
ここまでは従来のトレンチ分離５の形成工程と同じであり、基板電位コンタクト１２を形成するための特別な工程は加えられていない。
【００３２】
続いて、基板電位コンタクト１２の形成領域上を開口したレジストマスク３６を形成し、それをマスクにするウェットエッチング（例えばフッ素系の溶剤を用いたもの）により、基板電位コンタクト１２のためのホール内の酸化膜３５およびＢＯＸ層２を除去する。ウェットエッチングは等方性であるので、ＢＯＸ層２内では横方向にもエッチングが進む。そのため当該ホールの幅は、図１０のようにＳＯＩ層３内の部分よりもＢＯＸ層２内の部分の方が広く形成される。続けて、ｎ型ドーパント（例えばリン、砒素）を注入し、それによって基板電位コンタクト１２のためのホールの底にあたる支持基板１の部分にｎ型領域１１が形成される（図１１）。
【００３３】
レジストマスク３６を除去した後、導電物質としてｎ型のイオン（例えばリン）をドープしたポリシリコンを堆積し、それをエッチバックする。その結果、ＳＯＩ層３およびＢＯＸ層２を貫通し、支持基板１にまで達する基板電位コンタクト１２が形成される。
【００３４】
このときホールの形状および深さによっては、ポリシリコンの埋め込みが困難なことがあるが、その場合はポリシリコンの堆積とエッチバックを複数回繰り返すことにより、埋め込み性を向上させることができる。
【００３５】
また基板電位コンタクト１２のホールは、ＳＯＩ層３内の部分よりもＢＯＸ層２内の部分の方が幅が広いので、当該ホールの内部にＳＯＩ層３が張り出すことになる。その形状のために、従来の手法では当該ホールにおけるＢＯＸ層２内の部分に良好にポリシリコンを埋め込むことが困難になることも考えられるが、その問題を解決するためにはポリシリコンの堆積速度を低く抑えることが効果的である。
【００３６】
そしてシリコン酸化膜３１、シリコン窒化膜３２，３３を除去して、ｎ型ドーパント（例えばリン、砒素）を注入することで、基板電位コンタクト領域１２２内にｎウェル１３を形成する（図１２）。この工程は例えばトランジスタのためのｎウェルの形成と並行して行うことができるので、工程数の増加は伴わない。
【００３７】
なお本実施の形態では、基板電位コンタクト領域１２２の上部のｎ型領域を、便宜上「ｎウェル」と称したが、そのｎ型領域には例えばトランジスタのｎ＋ソース・ドレインの形成工程を利用してさらに高濃度のｎ型ドーパントを注入してもよい。そうすることにより当該ｎ型領域（ｎウェル１３）がより低抵抗化され、基板電位コンタクト１２とコンタクト１４との間の抵抗をより小さくすることができる。
【００３８】
その後、ＳＯＩ層３上に層間絶縁膜６を形成し、その内部にｎウェル１３に接続するコンタクト１４を形成する。そして層間絶縁膜６上に、コンタクト１４に接続するアルミ配線１５を形成することで、図３に示した半導体装置構造が完成する。
【００３９】
なお本実施の形態では、コンタクト１４がｎウェル１３を介して基板電位コンタクト１２に接続した構造としているが、コンタクト１４を基板電位コンタクト１２の真上に形成し両者を直接的に接続させてもよい。但し、ポリシリコンのエッチバック時にできる基板電位コンタクト１２上のリセスによる段差や、基板電位コンタクト１２の形状によってはコンタクト１４と基板電位コンタクト１２とを直接的に接続させることが困難になる場合もある。その点、上で示したようにコンタクト１４をＳＯＩ層３上に接続させる方が容易である。
【００４０】
本実施の形態に係る製造方法によれば、基板電位コンタクト１２のためのホール形成工程の一部を、トレンチ分離５の形成工程と並行して行っているため（図７〜図９）、基板電位コンタクト１２形成のために追加する工程数は少なくて済む。また当該ホールをＳＯＩ層３およびＢＯＸ層２を貫通させ支持基板１にまで達するようにする工程（図１０）は、シリコン酸化膜（酸化膜３５およびＢＯＸ層２）のエッチングのみで行うことが可能であるため、エッチング工程の複雑化も伴わない。またその工程をウェットエッチングで行うことで、レジストマスク３６の膜減りを抑え、その突き抜けや形状ダレを防止することができる。
【００４１】
またウェットエッチングでは、基板電位コンタクト１２のためのホール内に埋め込まれた酸化膜３５（ＴＥＯＳ）の界面に沿ってエッチングが進むため、ドライエッチングよりも実質的なエッチングレートが高い。さらに複数の基盤に対する一括処理（バッチ処理）が可能なため処理能力が高く、半導体装置の製造効率の向上にも寄与できる。
【００４２】
上記の手法により形成される基板電位コンタクト１２の抵抗値（寄生抵抗）は、その形状および寸法や、材料となるポリシリコンにおけるドーパントの濃度などによってばらつくことが考えられる。よって支持基板１の電位をより安定させるためには、例えば図２のように複数の基板電位コンタクト領域１２２を一定間隔で設けることが望ましい。特に支持基板１の電位に高い精度が求められる場合には、チップの中央や端部に配置して、複数の基板電位コンタクト１２全体での寄生抵抗を極力減らすことが望ましい。なお支持基板１の電位にそれほど精度を求めない場合には、形成領域の削減を考慮し、基板電位コンタクト領域１２２は１つだけでもよい。
【００４３】
また図４に示したように本実施の形態では、基板電位コンタクト領域１２２の外周部はトレンチ分離５で取り囲むことで、支持基板１と素子間領域１２３（基板電位コンタクト領域１２２を除く）とを、それぞれ異なる電位に設定することを可能にしていた。しかし、両領域を互いに同じ電位に設定するのであれば、基板電位コンタクト領域１２２の外周のトレンチ分離５は省略してもよい。実際、支持基板１の電位と素子間領域１２３とは共に接地電位に設定されることが多い。なお基板電位コンタクト領域１２２の外周のトレンチ分離５を省略する場合には、素子間領域１２３内に形成されるウェル（不図示）はｎウェル１３と同じｎ型であることが好ましい。
【００４４】
なお本実施の形態では、本発明の適用例としてＰＤＰのデータドライバを挙げたが、本発明の適用はそれに限定されるものではなく、ＳＯＩ基盤を用いて形成される半導体装置（ＳＯＩデバイス）全般に適用可能である。
【００４５】
＜実施の形態２＞
実施の形態１では、支持基板１はｎ型シリコンであったが、それがｐ型シリコンである半導体装置（ＳＯＩデバイス）にも本発明は適用可能である。本実施の形態では、支持基板１がｐ型シリコンの場合の実施例を示す。
【００４６】
図１３は、実施の形態２に係る半導体装置における基板電位コンタクト領域１２２の断面図である。同図においては、図３に示したものと同様の機能を有する要素には、それと同一符号を付してある。
【００４７】
本実施の形態に係る半導体装置は、ｐ型シリコンの支持基板１ｐ、ＳｉＯ2のＢＯＸ層２、ｎ型シリコンのＳＯＩ層３がこの順に積層して成るＳＯＩ基板に形成されている。また基板電位コンタクト領域１２２の外周にはトレンチ分離５が形成されており、基板電位コンタクト領域１２２の内側と外側とが電気的に分離されている。
【００４８】
基板電位コンタクト領域１２２内には、ＳＯＩ層３およびＢＯＸ層２を貫通して支持基板１ｐに接続する基板電位コンタクト１２ｐが形成されている。この基板電位コンタクト１２ｐは、ｐ型ドーパントを含むポリシリコンにより形成されている。また支持基板１ｐにおける基板電位コンタクト１２ｐとの接続部分には、ｐ型領域１１ｐが形成されている。ｐ型領域１１ｐは、支持基板１ｐと基板電位コンタクト１２ｐとの間の接続抵抗を小さくするように機能している。また、ｐ型領域１１ｐは基板電位コンタクト１２の側面と接するＳＯＩ層３の部分にも形成されている。
【００４９】
層間絶縁膜６内には基板電位コンタクト領域１２２のＳＯＩ層３に接続するコンタクト１４が形成されている。層間絶縁膜６上には、コンタクト１４に接続するアルミ配線１５が形成されている。
【００５０】
基板電位コンタクト領域１２２内におけるＳＯＩ層３の上部には、ｐウェル１３ｐが形成されている。上記のコンタクト１４はこのｐウェル１３ｐに接続しており、基板電位コンタクト１２ｐは当該ｐウェル１３ｐ内を通っているためｐウェル１３ｐが基板電位コンタクト１２ｐの側面に接続することとなる。従ってｐウェル１３ｐは、コンタクト１４と基板電位コンタクト１２ｐとの間の抵抗を低く抑えるように機能している。
【００５１】
本実施の形態においても、コンタクト１４のホール（トレンチ）は、シリコン酸化膜のウェットエッチングにより形成される。ウェットエッチングは等方性であるため、図１３に示すように基板電位コンタクト１２ｐの幅は、ＳＯＩ層３内の部分よりもＢＯＸ層２内の部分の方が広く形成される。
【００５２】
この構成によれば、ｐ型シリコンの支持基板１がにアルミ配線１５が電気的に接続される。従って、当該半導体装置をＳＯＩ基板の上面側のバンプを介してフィルム状プリント基板に接続させる場合にも、アルミ配線１５を通して支持基板１ｐに所定の電位を供給することができる。
【００５３】
次に、図１３に示した半導体装置の製造方法について説明する。まずｎ型シリコンの支持基板１ｐ、ＢＯＸ層２、ｎ型シリコンのＳＯＩ層３がこの順に積層して成るＳＯＩ基板を用意する。そして実施の形態１と同様の手法で、ＳＯＩ層３の活性領域（不図示）および基板電位コンタクト領域１２２以外の表面部にＬＯＣＯＳ４を形成し（図１４）、その上にシリコン窒化膜３３およびＴＥＯＳ膜３４を形成する（図１５）。
【００５４】
そしてトレンチ分離５および基板電位コンタクト１２ｐの形成領域上が開口されるようにパターニングする。パターニングされたＴＥＯＳ膜３４をマスクにして、シリコン窒化膜３３およびＬＯＣＯＳ４をエッチングし（図１６）、続けてＳＯＩ層３もエッチングしてＢＯＸ層２にまで達するトレンチを形成する（図１７）。この工程は、ＳＯＩ層３に形成される素子間を分離するトレンチ（図２に示す素子領域１２１の外周のトレンチ）の形成と並行して行われる。
【００５５】
その後、シリコン酸化膜（ＴＥＯＳ）を堆積してトレンチを埋め、エッチバックにより余剰なシリコン酸化膜を除去することで、トレンチ分離５が形成される。このとき図１８のように、基板電位コンタクト１２ｐのためのホール内にも酸化膜３５が埋め込まれる。この工程は、ＳＯＩ層３に形成される素子間を分離するトレンチに酸化膜を埋め込む工程と並行して行われる。
【００５６】
ここまでは従来のトレンチ分離５の形成工程と同じであり、基板電位コンタクト１２ｐを形成するための特別な工程は加えられていない。
【００５７】
続いて、基板電位コンタクト１２ｐの形成領域上を開口したレジストマスク３６を形成し、それをマスクにするウェットエッチング（例えばフッ素系の溶剤を用いたもの）により、基板電位コンタクト１２ｐのためのホール内の酸化膜３５およびＢＯＸ層２を除去する。ウェットエッチングは等方性であるので、ＢＯＸ層２内では横方向にもエッチングが進む。そのため当該ホールの幅は、図１９に示すようにＳＯＩ層３内の部分よりもＢＯＸ層２内の部分の方が広く形成される。
【００５８】
そしてｐ型ドーパント（例えばリン、砒素）を注入し、基板電位コンタクト１２ｐのためのホールの側面にあたるＳＯＩ層３の部分および底にあたる支持基板１ｐの部分にｐ型領域１１ｐが形成される（図１９）。
【００５９】
レジストマスク３６を除去した後、ドーパントをドープしていないポリシリコン（アンドープポリシリコン）を堆積し、それをエッチバックして、基板電位コンタクト１２のためのホール内にアンドープポリシリコンのプラグを形成する。このときホールの形状および深さによっては、ポリシリコンの埋め込みが困難なことがあるが、その場合はポリシリコンの堆積とエッチバックを複数回繰り返すことにより、埋め込み性を向上させることができる。
【００６０】
そして熱処理を行うことで、ｐ型領域１１ｐ内のドーパントをそのプラグ内に拡散させ、当該プラグをｐ型のポリシリコンにする。その結果、ＳＯＩ層３およびＢＯＸ層２を貫通し、支持基板１ｐにまで達するｐ型ポリシリコンの基板電位コンタクト１２ｐが形成される（図２０）。なお、この熱処理は必ずしもこの段階で行う必要は無く、他の目的の熱処理（例えばトレンチ分離５の酸化膜の焼き締めのための熱処理や、トランジスタのソース・ドレイン内の不純物の活性化のための熱処理）を利用しても良い。
【００６１】
そしてシリコン酸化膜３１、シリコン窒化膜３２，３３を除去して、ｐ型ドーパント（例えばリン、砒素）を注入することで、基板電位コンタクト領域１２２内にｐウェル１３ｐを形成する（図２１）。この工程は例えばトランジスタのためのｐウェルの形成と並行して行うことができるので、工程数の増加は伴わない。
【００６２】
なお本実施の形態では、基板電位コンタクト領域１２２の上部のｐ型領域を、便宜上「ｐウェル」と称したが、そのｐ型領域には例えばトランジスタのｐ＋ソース・ドレインの形成工程を利用してさらに高濃度のｐ型ドーパントを注入してもよい。そうすることにより当該ｐ型領域（ｐウェル１３ｐ）がより低抵抗化され、基板電位コンタクト１２ｐとコンタクト１４との間の抵抗をより小さくすることができる。
【００６３】
その後、ＳＯＩ層３上に層間絶縁膜６を形成し、その内部にｐウェル１３ｐに接続するコンタクト１４を形成する。そして層間絶縁膜６上に、コンタクト１４に接続するアルミ配線１５を形成することで、図１３に示した半導体装置構造が完成する。
【００６４】
実施の形態１ではｎ型のドープトポリシリコンを用いて基板電位コンタクト１２を形成したが、本実施の形態ではｐ型のドープトポリシリコンを用いずに、一旦ノンドープポリシリコンのプラグを形成し、その後の熱処理でｐ型領域１１ｐのｐ型ドーパントを導入して基板電位コンタクト１２ｐする手法をとった。しかし、可能であるならばｐ型のドープトポリシリコンを用いて基板電位コンタクト１２ｐを形成してもよい。本実施の形態において上記のような手法をとった理由は、一般的にｐ型のドープトポリシリコンの形成は比較的困難だからである。
【００６５】
またコンタクト１４がｐウェル１３ｐを介して基板電位コンタクト１２ｐに接続した構造としたが、コンタクト１４を基板電位コンタクト１２ｐの真上に形成し両者を直接的に接続させてもよい。
【００６６】
本実施の形態に係る製造方法によれば、基板電位コンタクト１２ｐのためのホール形成工程の一部を、トレンチ分離５の形成工程と並行して行っているため（図１６〜図１８）、基板電位コンタクト１２ｐ形成のために追加する工程数は少なくて済む。また当該ホールをＳＯＩ層３およびＢＯＸ層２を貫通させ支持基板１ｐにまで達するようにする工程（図１９）は、シリコン酸化膜（酸化膜３５およびＢＯＸ層２）のエッチングのみで行うことが可能であるため、エッチング工程の複雑化も伴わない。またその工程をウェットエッチングで行うことで、レジストマスク３６の膜減りを抑え、その突き抜けや形状ダレを防止することができる。
【００６７】
また本実施の形態においても、支持基板１ｐと素子間領域１２３（基板電位コンタクト領域１２２を除く）とを、互いに同じ電位に設定する場合には、基板電位コンタクト領域１２２の外周のトレンチ分離５は省略してもよい。基板電位コンタクト領域１２２の外周のトレンチ分離５を省略する場合には、素子間領域１２３内に形成されるウェル（不図示）はｐウェル１３ｐと同じｐ型であることが好ましい。
【図面の簡単な説明】
【００６８】
【図１】ＳＯＩデバイスとフィルム状プリント基板（キャリアテープ）との接続関係を示す概略図である。
【図２】実施の形態１に係る半導体装置の素子のレイアウトを示す図である。
【図３】実施の形態１に係る半導体装置の構造を示す断面図である。
【図４】実施の形態１に係る半導体装置の構造を示す上面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１３】実施の形態２に係る半導体装置の構造を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図１５】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図１８】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図１９】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図２０】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【符号の説明】
【００６９】
１，１ｐ  支持基板、２  ＢＯＸ層、３  ＳＯＩ層、４  ＬＯＣＯＳ、５  トレンチ分離、６  層間絶縁膜、１１  ｎ型領域、１１ｐ  ｐ型領域、１２，１２ｐ  基板電位コンタクト、１３  ｎウェル、１３ｐ  ｐウェル、１４  コンタクト、１５  アルミ配線、３１  シリコン酸化膜、３２  シリコン窒化膜、３３  シリコン窒化膜、３４  ＴＥＯＳ膜、３５  酸化膜、３６  レジストマスク、１２１  素子領域、１２２  基板電位コンタクト領域、１２３  素子間領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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