(57)【要約】【課題】高周波特性に優れた光電子集積回路を安価に提供する。【解決手段】光電子集積回路６００は、ＳＯＳ基板６１０のサファイア基板６１１を下部クラッドとし、かつ、シリコン膜６１１をコアとした光導波路と、該シリコン膜６１１に形成された電子集積回路６４０と、光ファイバ６７０，６８０を固定する溝６２１，６２２とがモノリシックに形成され、さらに、フォトダイオードアレイ６５０およびレーザダイオードアレイ６６０がハイブリッドに搭載される。光導波路の下部クラッドをサファイア基板とし且つコアをシリコン膜としたので、屈折率差を十分に大きくでき、その結果シリコン膜を薄くできるので、コアの加工時間等が短縮できる。さらに、サファイア基板６１１上に電子集積回路６４０を形成するので、高周波特性が向上する。【選択図】図６
2009186577.tif 000002
【特許請求の範囲】
【請求項１】
光導波路を用いて構成された回路を備える光集積回路であって、
前記光導波路が、
下部クラッドとしてのサファイア基板と、
該サファイア基板上にシリコン膜パターンで形成されたコアと、
を有することを特徴とする光集積回路。
【請求項２】
前記光導波路が、前記コアを覆う酸化シリコン膜で形成された上部クラッドをさらに備えたことを特徴とする請求項１に記載の光集積回路。
【請求項３】
前記コアが、リブ形状に形成されたことを特徴とする請求項１または２に記載の光集積回路。
【請求項４】
シリコン・オン・サファイア基板上の所定領域を覆うレジストパターンを形成する第１工程と、
前記レジストパターンをマスクとして前記シリコン・オン・サファイア基板のシリコン膜をエッチングすることにより、前記所定領域にコアを形成する第２工程と、
を含むことを特徴とする光集積回路の製造方法。
【請求項５】
サファイア基板を下部クラッドとし且つサファイア基板上のシリコン膜をコアとして用いた光導波路を有する光集積回路と、
前記サファイア基板上の前記光集積回路が形成されていない領域に設けられた電子集積回路と、
を備えることを特徴とする光電子集積回路。
【請求項６】
前記電子集積回路はＭＯＳＦＥＴから構成され、
前記コアのシリコン膜と前記ＭＯＳＦＥＴのシリコン膜とは同じ膜厚であることを特徴とする請求項５に記載の光電子集積回路。
【請求項７】
前記電子集積回路が、予め作成した半導体集積回路チップを前記サファイア基板上に固定することによってハイブリッドに搭載されたことを特徴とする請求項６に記載の光電子集積回路。
【請求項８】
前記光集積回路内に設けられた第１、第２光集積回路ブロックと、
前記第１光集積回路ブロックに光信号を出力する第１光ファイバを固定する第１溝と、
前記第２光集積回路ブロックから光信号を入力する第２光ファイバを固定する第２溝と、
前記第１光集積回路ブロックから入力した光信号を電気信号に変換して前記電子集積回路に出力する第１変換器と、
前記電子集積回路から入力した電気信号を光信号に変換して前記第２光集積回路ブロックに出力する第２変換器と、
をさらに有することを特徴とする請求項５に記載の光電子集積回路。
【請求項９】
サファイア基板上のシリコン膜に電子集積回路を形成する第１工程と、
前記電子集積回路と光導波路のコアを形成すべき領域とを覆うレジストパターンを形成する第２工程と、
前記レジストパターンをマスクとして前記シリコン膜をエッチングすることにより前記コアを形成する第３工程と、
を含むことを特徴とする光電子集積回路の製造方法。
【請求項１０】
前記サファイア基板に、光信号入力用光ファイバを固定するための第１溝と光信号出力用光ファイバを固定するための第２溝とを形成する第４工程をさらに含むことを特徴とする請求項９に記載の光電子集積回路の製造方法。
【請求項１１】
光信号を電気信号に変換する第１変換器と、電気信号を光信号に変換する第２変換器とを前記シリコン膜上にハイブリッドに搭載する第５工程をさらに含むことを特徴とする請求項９または１０に記載の光電子集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光導波路で構成された回路を用いた光集積回路と、該光集積回路を搭載した光電子集積回路と、これら回路の製造方法とに関する。
【背景技術】
【０００２】
光導波路回路を用いたデバイスとしては、例えば、光電子集積回路(Opto-Electronic Integrated Circuit)が知られている。光電子集積回路とは、光集積回路と半導体集積回路とを同一基板上に設けた回路である。
【０００３】
光集積回路では、多くの場合、平面光波回路（ＰＬＣ；Planar Lightwave Circuit）が使用される。平面光波回路とは、基板上に形成された光導波路を用いて、光信号の合波や分波等の各種機能を実現する回路である。平面光波回路で使用される光導波路の構成は、例えば、下記非特許文献１および特許文献１、２に開示されている。
【０００４】
非特許文献１の図２に示された光導波路は、基板、下部クラッド、コアおよび上部クラッドを備えている。
【０００５】
従来の光導波路は、基板として、石英ガラス基板やシリコン基板を用いる。この基板上に、例えば火炎堆積法、化学気相成長法または電子ビーム蒸着法等を用いて、下部クラッドとしての酸化シリコン膜（膜厚例えば２０μｍ）およびコア用の酸化シリコン膜（膜厚例えば５〜８μｍ）を形成する。このとき、これら酸化シリコン膜の一方または両方に不純物をドーピングすることにより、コア用酸化シリコン膜と下部クラッドとの屈折率差が０．２〜５パーセント程度となるように設定する。ここで、コアの屈折率ｎ１と下部クラッドの屈折率ｎ２との屈折率差Δは、Δ＝（ｎ１−ｎ２）／ｎ１で与えられる。コア用酸化シリコン膜の屈折率を高くするための不純物としては、例えばゲルマニウム（Ｇｅ）、リン（Ｐ）、チタン（Ｔｉ）等が使用される。一方、酸化シリコンのクラッドの屈折率を低下させるための不純物としては、例えばフッ素（Ｆ）やボロン（Ｂ）等が使用される。なお、石英ガラス基板を使用する場合、該石英ガラス基板をそのまま下部クラッドとして使用することも可能である。
【０００６】
続いて、基板全面にレジスト膜を塗布し、通常のフォトリソグラフィ法を用いて該レジスト膜をパターニングする。そして、該レジストパターンをマスクとして、反応性イオンエッチング等のエッチングを行うことにより、コアを作成する。
【０００７】
その後、基板全面に上部クラッドとしての酸化シリコン膜（膜厚例えば２０μｍ）を形成する。上部クラッドの形成方法は、下部クラッドやコア用酸化シリコン膜と同じでよい。また、上部クラッドも、下部クラッド同様、コアとの屈折率差Δが０．２〜５パーセントとなるように設定される。
【０００８】
このようにして、高屈折率酸化シリコン膜で形成したコアの周囲を、該コアよりも屈折率が低い酸化シリコン膜のクラッドで覆うことにより、当該コア内に伝搬光を閉じ込めることができ、これによって、光信号の伝搬が可能になる。
【０００９】
特許文献１には、基板としてサファイアを使用できることが開示されている（特許文献１の段落００２０および図３参照）。該特許文献１では、サファイア基板を下部クラッドとして使用し、その上にコアとしての強誘電体光学単結晶膜を形成している（特許文献１の段落００２１参照）。
【００１０】
特許文献２には、シリコン膜を用いてコアを形成できること（特許文献２の段落００２２参照）や、その場合にサファイア基板上に下部クラッドとしてのシリコン膜を形成すること（特許文献２の段落００２５参照）が、開示されている。
【非特許文献１】深水克郎編集「非晶質シリカ材料応用ハンドブック」株式会社リアライズ社、平成１１年５月３１日、ｐ．５７２−ｐ．５７４
【特許文献１】特開２００１−２３５６４０号公報
【特許文献２】特開平５−２１００２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
光電子集積回路は、上述したような平面光波回路と同じ基板の上に半導体集積回路を設けることによって、作成される。ここで、該基板の上に半導体集積回路チップをはんだ付け等で固着することにより、ハイブリッド光電子集積回路を作製することができる。また、該基板の上にシリコン膜を形成して半導体集積回路を形成することや、シリコン基板上に直接半導体集積回路を作成することにより、モノリシック光電子集積回路を作成することができる。
【００１２】
しかしながら、従来の平面光波回路を用いて光電子集積回路を作製する場合、以下のような欠点が生じる。
【００１３】
シリコン基板上に平面光波回路および半導体集積回路をハイブリッドまたはモノリシックに形成する場合、上述したような従来の平面光波回路では、該半導体集積回路に発生する寄生容量が大きくなってしまうという欠点がある。このため、シリコン基板を用いた光電子集積回路は、１ギガバイト／秒以上の高周波動作において十分な特性を得ることができず、このため、高速光通信等の用途に使用することが困難であった。
【００１４】
上述のように、光導波路はガラス基板上にも形成できるが、その一方で、ガラス基板上に、高速光通信用の半導体集積回路を作製することは、結晶性、温度等の理由から、現状の技術では困難である。このため、ガラス基板を用いて光電子集積回路を作成することは非常に困難である。
【００１５】
また、上述したような従来の平面光波回路では、コアとクラッド（下部クラッドおよび上部クラッド）との屈折率差を十分に大きくすることが困難であるという欠点がある。上述したように、コアおよびクラッドの積層は、屈折率差を０．２〜５パーセントに設定すれば、光導波路として使用できる。しかし、この屈折率差が小さいほど、コアを通過して基板や大気に放出される光波が多くなる（すなわち、光の閉じ込め効果が悪化する）。このため、当該屈折率差を十分に大きくできない場合は、光波の放出を抑制するために、クラッドの膜厚を厚くする必要がある。クラッドの膜厚を厚くすると、下部クラッドおよび上部クラッドの製造プロセスにおいて、成膜時間やエッチング時間が長くなったり、成膜・加工等が困難になって歩留まりが低下したりするおそれがあり、その結果、製造コストが増大する。上述のようにコアおよびクラッドを共に酸化シリコンで形成する場合、屈折率差は通常０．５パーセント以下にしか設定できず、この結果、下部クラッド、コアおよび上部クラッドの膜厚の総和は数十μｍにも達する。
【００１６】
この発明の課題は、光集積回路を安価に提供すること、および、高周波特性に優れた光電子集積回路を安価に提供することにある。
【課題を解決するための手段】
【００１７】
第１の発明は、光導波路を用いて構成された回路を備える光集積回路に関する。
【００１８】
そして、光導波路が、下部クラッドとしてのサファイア基板と、サファイア基板上にシリコン膜パターンで形成されたコアとを有する。
【００１９】
第２の発明に係る光集積回路の製造方法は、シリコン・オン・サファイア基板上の所定領域を覆うレジストパターンを形成する第１工程と、レジストパターンをマスクとしてシリコン・オン・サファイア基板のシリコン膜をエッチングすることにより、所定領域にコアを形成する第２工程とを含む。
【００２０】
第３の発明に係る光電子集積回路は、サファイア基板を下部クラッドとし、かつ、サファイア基板上のシリコン膜をコアとして用いた光導波路を有する光集積回路と、サファイア基板上の光集積回路が形成されていない領域に設けられた電子集積回路とを備える。
【００２１】
第４の発明に係る光電子集積回路の製造方法は、サファイア基板上のシリコン膜に電子集積回路を形成する第１工程と、電子集積回路と光導波路のコアを形成すべき領域とを覆うレジストパターンを形成する第２工程と、レジストパターンをマスクとしてシリコン膜をエッチングすることによりコアを形成する第３工程とを含む。
【発明の効果】
【００２２】
第１、第２の発明によれば、光導波路の下部クラッドとしてサファイア基板を使用し、かつ、該光導波路のコアとしてシリコンを使用するので、十分な屈折率差を得ることができ、これによりコアの寸法を小さくすることができる。したがって、コアを作成するための工程数および時間を短縮でき、さらには歩留まりを向上させることができるので、光集積回路を安価に提供することができる。
【００２３】
第３、第４の発明によれば、同一サファイア基板上のシリコン膜にコアと電子集積回路とを形成するので、光導波路の下部クラッドとしてサファイア基板を使用し、かつ、該光導波路のコアとしてシリコンを使用した光集積回路と、ＳＯＳ(Silicon On Sapphire) 基板タイプの電子集積回路とを、同一のサファイア基板上に設けることができる。これにより、高周波特性に優れた光電子集積回路を安価に提供することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２５】
＜第１の実施形態＞
この発明に係る光集積回路の実施形態について、図１〜図５を用いて説明する。
【００２６】
図１は、この実施形態に係る光集積回路の光導波路構造を概念的に示す断面図である。
【００２７】
図１に示したように、この実施形態に係る光導波路１００は、下部クラッド１１０と、コア１２０とを備える。
【００２８】
下部クラッド１１０は、サファイア基板によって構成される。ここで、サファイアの屈折率は、光波長が１５５０ｎｍの光の場合、１．７５である。また、サファイア基板の厚さは、例えば３３０〜４６０μｍである。
【００２９】
コア１２０は、下部クラッド１１０上に直接形成された、シリコン膜によって構成される。ここで、シリコンの屈折率は、光波長が１５５０ｎｍの場合、３．４８である。また、コアの断面形状は矩形としてあり、その寸法は、例えば、厚さ約０．２２μｍ、幅約０．２２μｍである。
【００３０】
後述するように、この実施形態に係る光導波路１００は、ＳＯＳ(Silicon On Sapphire) 基板を用いて作成することができる。
【００３１】
この実施形態に係る光導波路１００は、高速光通信（波長１５５０ｎｍ）で、単一モード導波路となるように構成される。光導波路の単一モード条件は、下式（１）で与えられる。
【００３２】
Ｖ＝π（２ａ／λ）・ｎ１・√（２Δ）＜２／π  ・・・（１）
式（１）において、Ｖは、規格化周波数である。λは光波長であり、高速光通信の場合は１５５０ｎｍである。ａはコア幅の１／２の値である。Δは、屈折率差（上述）である。この実施形態では、コアの屈折率ｎ１は３．４８である。また、クラッドの屈折率ｎ２は、サファイアの下部クラッド（サファイア）が１．７５であり、上部クラッドは大気であるため１である。したがって、単一モード条件を満たす光導波路幅（すなわち、コア幅２ａ）は、下部クラッドに対しては約０．２２μｍ未満、上部クラッドに対しては約０．１９μｍ未満となる。この結果、コア幅２ａ＜０．２２μｍであれば、単一モード光を得ることができる。
【００３３】
ここで、光信号をコア１２０内に閉じ込めて伝搬させるためには、下式（２）が満たされている必要がある。
【００３４】
β≧ｎ２・ｋ０  ・・・（２）
式（２）において、βは伝搬定数、ｎ２はクラッドの屈折率、ｋ０は波数（すなわち、２π／λ）である。式（２）より、閉じ込め効果を高くして信号光の損失を減らすためには、すなわち光導波路外への光の放射を減らすためには、コア幅が大きい方ほど望ましいことがわかる。このため、通常は、コア幅２ａとして、単一モード光が得られる寸法の最大幅が採用される。
【００３５】
このような理由から、この実施形態では、コア１２０の断面寸法を約０．２２μｍ×約０．２２μｍとした。すなわち、サファイア基板１１０上に形成される光導波路の厚さは、約０．２２μｍである。
【００３６】
これに対して、従来の光導波路、すなわちコアおよびクラッドを共に酸化シリコンで形成した光導波路では、屈折率差Δを０．３とすると、λ＝１５５０ｎｍの場合のコア幅２ａは、上式（１）により、７μｍ未満となる。また、上式（２）を満たすためのコア幅２ａの最小値は、約４．８μｍである。加えて、従来の光導波路では、屈折率差Δが小さいために、コア幅を７μｍとしても閉じ込め効果が十分でなく、その分だけクラッドを厚く形成する必要がある。本発明者の検討によれば、従来の光導波路の場合、下部クラッド、上部クラッド共に、２０μｍ以上のクラッド厚さが必要になる。その結果、従来の光導波路の全膜厚は、４７μｍ以上となる。また、従来の光導波路において、シリコン基板を用いて下部クラッドを不要にした場合、全膜厚は２７μｍとなる。
【００３７】
以上の説明から解るように、この実施形態によれば、光導波路の全膜厚を、従来の場合と比較して、非常に小さくすることができる。したがって、この実施形態によれば、光導波路を製造する際の成膜時間やエッチング時間を短くすることができるとともに、かかる成膜・加工等の歩留まりを向上させることができ、したがって、製造コストを低減することができる。
【００３８】
図２は、この実施形態に係る光導波路１００の製造方法を説明するための断面工程図である。
【００３９】
上述のように、この実施形態に係る光導波路１００は、ＳＯＳ基板２０１を用いて製造することができる（図２（Ａ）参照）。周知のように、ＳＯＳ基板２０１では、サファイア基板２０２（厚さ例えば３３０〜４６０μｍ）の表面に、シリコン膜２０３（この実施形態では０．２４μｍ）が形成されている。
【００４０】
最初に、ＳＯＳ基板２０１の洗浄を行う。例えば、このＳＯＳ基板２０１を、８５℃のＨ2ＳＯ4／Ｈ2Ｏ2混合溶液で５分間洗浄したあとで純水で５分間水洗し、さらに、０．５％のフッ素酸化水で２０秒間洗浄したあとで純水で５分間水洗すればよい。
【００４１】
次に、ＳＯＳ基板２０１の表面に、例えば膜厚１μｍのレジストを塗布する。そして、このレジスト膜に対して、例えば紫外線露光装置を用い、光導波路パターンに対応するマスクを介して、露光を行う。そして、現像処理のあと、例えば１２０℃で３０分間加熱する。これにより、光導波路パターンに対応するレジストパターン２０４を得ることができる（図２（Ｂ）参照）。
【００４２】
続いて、このレジストパターン２０４をマスクとし、例えば反応性イオンエッチング法を用いて、シリコン膜２０３をパターニングする。これにより、コア２０５を形成することができる（図２（Ｃ）参照）。
【００４３】
その後、酸素プラズマ等を用いてレジストパターン２０４を剥離して、光導波路１００の形成を終了する（図２（Ｄ）参照）。
【００４４】
なお、図１および図２では、光導波路１００を下部クラッド１１０および矩形コア１２０のみで構成した場合を例に採って説明したが、この発明を他の構造の光導波路にも適用できることはもちろんである。
【００４５】
図３は、上部クラッドを有する光導波路に、この実施形態を適用した例を概念的に示す断面図である。図３の例では、下部クラッド１１０としてのサファイア基板と、シリコンで形成したコア１２０とが、酸化シリコンで形成された上部クラッド３１０により覆われている。なお、上部クラッド３１０の形成材料は、コア１２０を形成するシリコンよりも屈折率が低い材料であれば良く、例えば窒化シリコンや高分子材料等を用いることも可能である。
【００４６】
図４は、コアをリブ型に構成した例を示す概念的断面図である。図４の例では、下部クラッド１１０としてのサファイア基板上に、シリコンで形成したリブ型コア４１０が形成されている。リブ型コア４１０は、例えば、コアのパターニング時（図２（Ｃ）参照）に、所定厚さのシリコンを残すことによって形成できる。リブ型コア４１０の断面寸法は、例えば、この残した部分の厚さが２μｍ、パターニングされた部分が横３μｍ、縦２μｍである。
【００４７】
図５は、リブ型コアを採用し、かつ、上部クラッドを設けた例を示す概念的断面図である。図５の例では、下部クラッド１１０としてのサファイア基板上に、シリコンで形成したリブ型コア５１０が形成され、さらに、この上に上部クラッド５２０が形成されている。リブ型コア５１０の断面寸法や、上部クラッド５２０の形成材料は、図３、図４の場合と同じでよい。
【００４８】
以上説明したように、この実施形態によれば、サファイア基板を下部クラッド１１０とし、かつ、シリコン膜をコア１２０としたので、該シリコン膜を薄くすることができ、したがって光集積回路を製造する際の成膜・加工時間や歩留まりを向上させることができる。したがって、この実施形態によれば、光集積回路の製造コストを低減できる。
【００４９】
また、下部クラッド層を形成する工程が不要となり、この点でも、光集積回路の製造コストを低減できる。
【００５０】
＜第２の実施形態＞
この発明に係る光電子集積回路の実施形態について、図６〜図１３を用いて説明する。
【００５１】
図６は、この実施形態に係る光電子集積回路の全体構成を示す概念図である。
【００５２】
図６に示したように、この実施形態の光電子集積回路６００は、ＳＯＳ基板６１０、光集積回路６３０、電子集積回路６４０、フォトダイオードアレイ６５０、レーザダイオードアレイ６６０を備える。この光電子集積回路６００は、入力用光ファイバ６７０および出力用光ファイバ６８０に接続される。
【００５３】
ＳＯＳ基板６１０は、サファイア基板６１１と、シリコン膜６１２とを有する。サファイア基板６１１は、電子集積回路６４０を形成するための基板として使用されるとともに、上述の第１の実施形態と同様、光集積回路６３０を構成する光導波路の下部クラッドとしても使用される（図１参照）。サファイアの屈折率は、光波長１５５０ｎｍの場合、１．７５である。また、サファイア基板の厚さは、例えば３３０〜４６０μｍである。また、シリコン膜６１２は、光導波路のコアを形成するために使用されるとともに、トランジスタ等の半導体素子の形成に使用される。シリコンの屈折率は、波長１５５０ｎｍの光に対して、３．４８である。この実施形態では、シリコン膜６１２の膜厚を、約０．２２μｍとする。ＳＯＳ基板６１０には、溝６２１，６２２が設けられる。溝６２１，６２２は、光ファイバ６７０，６８０を固定するために使用される。
【００５４】
光集積回路６３０は、入力光信号用の分波回路６３１と、出力信号用の合波回路６３２とを有する。分波回路６３１および合波回路６３２は、それぞれ光導波路６３３を用いて構成されている。分波回路６３１は、光ファイバ６７０から入力された光信号を波長λ１，λ２，λ３，λ４（但し、λ１≠λ２≠λ３≠λ４）に応じて分波し、フォトダイオードアレイ６５０に送る。合波回路６３２は、レーザダイオードアレイ６６０から入力された四系統の光信号（波長λ１，λ２，λ３，λ４）を合波して、光ファイバ６８０に送る。分波回路６３１および合波回路６３２の構造および原理については、公知であるので、説明を省略する。上述のように、この実施形態では、光導波路６３３を、上述の第１の実施形態と同様、サファイア製下部クラッドとシリコン製コアとによって構成する（図１参照）。
【００５５】
電子集積回路６４０は、トランスインピーダンスアンプ回路６４１と、ドライバ回路６４２と、電極パッド６４３と、配線６４４とを有する。トランスインピーダンスアンプ回路６４１は、フォトダイオードアレイ６５０から出力された電気信号を信号増幅して、対応する電極パッド６４３に出力する。また、ドライバ回路６４２は、対応する電極パッド６４３から入力した電気信号に応じてレーザダイオードアレイ６６０を駆動する。トランスインピーダンスアンプ回路６４１およびドライバ回路６４２は、シリコン膜６１２に形成されたトランジスタ等で構成される。トランスインピーダンスアンプ回路６４１およびドライバ回路６４２の具体的な構造および原理については、公知であるので、説明を省略する。
【００５６】
フォトダイオードアレイ６５０は、分波回路６３１で分波された各光信号（波長λ１，λ２，λ３，λ４）を、電気信号に変換する。フォトダイオードアレイ６５０は、４個のフォトダイオード素子１２１０（図１２（Ａ）、（Ｂ）参照）によって構成される。各フォトダイオード素子１２１０は、ＩｎＰ基板１２１１、受光層１２１２、アノード１２１３、カソード１２１４およびミラー１２１５を備えている。受光層１２１２はＩｎＧａＡｓ等で形成される。ミラー１２１５は、異方性エッチングによって形成されたＶ字溝であり、入射光を反射して受光層１２１２に導く。この結果、入射された信号光の強度に応じた電流が、アノード・カソード間に流れる。後述するように、フォトダイオード素子１２１０は、シリコン膜６１２の電極にはんだで固定される。
【００５７】
レーザダイオードアレイ６６０は、ドライバ回路６４２から入力された電気信号に基づいて、それぞれ光信号（波長λ１，λ２，λ３，λ４）を生成・出力する。レーザダイオードアレイ６６０は、４個のレーザダイオード素子１３１０（図１３（Ａ）参照）によって構成される。各レーザダイオード素子１３１０は、ＩｎＰ基板１３１１と、レーザ１３１２と、電界変調器１３１３とを備えている。レーザ１３１２には電極１３１４が、電界変調器１３１３には電極１３１５が、それぞれ設けられている。レーザ１３１２は、電極１３１４を介してドライバ回路６４２から入力された駆動信号に基づき、信号光を生成・出力する。電界変調器１３１３は、電界を利用して該信号光を変調する。この結果、信号光の波長は、予め設定された値（λ１，λ２，λ３，λ４のいずれか）になる。後述するように、各レーザダイオード素子１３１０は、シリコン膜６１２上の電極パッド１３１６，１３１７にはんだで固定される。
【００５８】
入力用光ファイバ６７０は、溝６２１に固定されて、分波回路６３１に光信号を供給する。また、出力用光ファイバ６８０は、溝６２２に固定されて、合波回路６３２から光信号を受け取る。光ファイバ６７０，６８０としては、公知のものを使用できる。
【００５９】
このような構成の光電子集積回路６００において、入力用光ファイバ６７０から入力された光信号は、分波回路６３１で四系統の光信号（波長λ１，λ２，λ３，λ４）に分波され、各信号毎にフォトダイオードアレイ６５０で電気信号に変換され、トランスインピーダンスアンプ回路６４１で増幅された後、対応する電極パッド６４３から出力される。また、入力用の電極パッド６４３から入力された電気信号がドライバ回路６４２に入力されると、レーザダイオードアレイ６６０から該電気信号に対応して四系統の光信号（波長λ１，λ２，λ３，λ４）が出力され、合波回路６３２で合波されて、出力用光ファイバ６８０に出力される。
【００６０】
このように、この実施形態の光電子集積回路６００では、サファイア基板６１１上に光集積回路６３０を形成した。したがって、光導波路の全膜厚を、従来の場合と比較して、非常に小さくすることができるので、光導波路を製造する際の成膜時間やエッチング時間を短くすることができるとともに、かかる成膜・加工等の歩留まりを向上させることができる。この結果、この実施形態によれば、光電子集積回路の製造コストを低減することができる。
【００６１】
加えて、この実施形態によれば、サファイア基板６１１上に電子集積回路６４０を形成したので、該電子集積回路の高周波特性を向上させることができる。
【００６２】
図７は、この実施形態に係る電子集積回路６４０の高周波特性を説明するための図であり、（Ａ）はシミュレーションモデルを示す概念図、（Ｂ）はこの実施形態の高周波特性を示すグラフ、（Ｃ）は従来例（コアおよびクラッドを共にシリコンで形成した光導波路）の高周波特性を示すグラフである。
【００６３】
ここでは、図７（Ａ）に示したように、基板７１０上にアルミニウム製の信号線路７２０およびグランド線路７３０を形成した場合の、高周波特性をシミュレーションで求めた。ここで、基板７１０は、実施形態例の場合はサファイア基板、従来例の場合はシリコン基板である。サファイア基板の抵抗率は、２５℃で１０１６ｃｍ・Ωである。また、シリコン基板は、不純物導入により、抵抗率を、２５℃で１００ｃｍ・Ωとした。信号線路７２０は、幅を８０μｍ、長さを５ｍｍとした。信号線路７２０の両側には、グランド線路７３０を形成した。信号線路７２０とグランド線路７３０との間隔は、５０μｍである。
【００６４】
図７（Ｂ）、（Ｃ）において、横軸は周波数［ＧＨｚ］、縦軸は光強度［ｄＢ］である。曲線Ｓ１１は、ＳパラメータのＳ１１であり、光信号の反射量に相当する。また、曲線Ｓ２１は、ＳパラメータのＳ２１であり、光信号の損失量に相当する。
【００６５】
図７（Ｂ）、（Ｃ）に比較から解るように、信号損失（Ｓ２１）は、従来例（図７（Ｃ）参照）では−２ｄＢ程度発生するのに対して、実施形態例（図７（Ｂ）参照）ではほぼ０ｄＢである。また、信号反射（Ｓ１１）については、顕著な違いが見られない。
【００６６】
このように、この実施形態によれば、信号損失を抑えて、良好な高周波特性を得ることができる。
【００６７】
図８〜図１１は、この実施形態に係る光電子集積回路６００の製造方法を説明するための断面工程図である。なお、図８〜図１０は、図６のＡ１−Ａ２断面に対応し、図１１は図６のＢ１−Ｂ２断面に対応する。
【００６８】
上述のように、この実施形態に係る光電子集積回路６００は、ＳＯＳ基板６１０を用いて製造することができる。周知のように、ＳＯＳ基板６１０では、サファイア基板６１１（厚さ例えば３３０〜４６０μｍ）の表面に、シリコン膜６１２（この実施形態では０．２４μｍ）が形成されている。
【００６９】
最初に、ＳＯＳ基板６１０の洗浄を行う。例えば、このＳＯＳ基板６１０を、８５℃のＨ2ＳＯ4／Ｈ2Ｏ2混合溶液で５分間洗浄したあとで純水で５分間水洗し、さらに、０．５％のフッ素酸化水で２０秒間洗浄したあとで純水で５分間水洗すればよい。
【００７０】
次に、例えば化学気相成長法を用いてシリコン膜６１２上に窒化シリコン膜を堆積し、さらに、この窒化シリコン膜上にレジストを塗布する。そして、このレジスト膜に対する選択露光および現像を行うことにより、素子分離領域以外を覆うレジスト膜パターンを形成する。そして、このレジスト膜パターンをマスクとして例えば反応性イオンエッチングを行うことにより、素子分離位置以外を覆う窒化シリコン膜パターンを形成する。続いて、熱酸化法等を用いて、窒化シリコン膜パターンで覆われていない領域（すなわち、素子分離位置）に酸化シリコン膜を形成する。その後、窒化シリコン膜パターンを除去することにより、一般にＬＯＣＯＳ(localized oxidation of silicon)と呼ばれる素子分離膜８０１を得る（図８（Ａ）参照）。この素子分離膜８０１により、ＳＯＳ基板６１０の電子集積回路形成領域が、ｎ型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) 形成領域８１０とｐ型ＭＯＳＦＥＴ形成領域８２０に分割される。
【００７１】
続いて、上述のレジスト膜パターンと同様のプロセスにより、領域８１０を露出するレジスト膜パターン８０２を形成する。そして、このレジスト膜パターン８０２をマスクとしたイオン注入等により、ｎ型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物導入を行う（図８（Ｂ）参照）。その後、レジスト膜パターン８０２を除去する。
【００７２】
さらに、上述のレジスト膜パターンと同様のプロセスにより、領域８２０を露出するレジスト膜パターン８０３を形成する。そして、このレジスト膜パターン８０３をマスクとしたイオン注入等により、ｐ型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物導入を行う（図８（Ｃ）参照）。その後、レジスト膜パターン８０３を除去する。
【００７３】
次に、例えば熱酸化法等を用いて、ゲート酸化膜となるべき酸化シリコン膜８０４をＳＯＳ基板６１０上に形成する。そして、例えば化学気相成長法等を用いて、酸化シリコン膜８０４上に、ゲート電極となるポリシリコン膜８０５を形成する（図８（Ｄ）参照）。なお、このポリシリコン膜８０５上に、さらにシリサイド膜を形成しても良い。
【００７４】
続いて、ポリシリコン膜８０５を覆うレジスト膜パターンを形成し、このレジスト膜パターンをマスクとした反応性イオンエッチング等により、ゲート酸化膜９０１およびゲート電極９０２を、領域８１０，８２０に形成する（図９（Ａ）参照）。
【００７５】
そして、化学気相成長法等を用いて窒化シリコンを堆積した後、反応性イオンエッチング法等を用いて該窒化シリコンを加工することにより、ゲート酸化膜９０１およびゲート電極の側面にサイドウォール９０３を形成する（図９（Ｂ）参照）。
【００７６】
続いて、領域８１０を露出するレジスト膜パターン９０４を形成する。そして、このレジスト膜パターン９０４をマスクとしたイオン注入等により、ｎ型ＭＯＳＦＥＴのソース・ドレイン領域を形成する（図９（Ｃ）参照）。
【００７７】
さらに、領域８２０を露出するレジスト膜パターン９０５を形成する。そして、このレジスト膜パターン９０５をマスクとしたイオン注入等により、ｐ型ＭＯＳＦＥＴのソース・ドレイン領域を形成する（図９（Ｄ）参照）。
【００７８】
次に、レジスト膜パターン１００１を、上述の各レジスト膜パターンと同様にして形成する（図１０（Ａ）参照）。このレジスト膜パターン１００１は、電子集積回路６４０、光導波路６３３および溝６２１，６２２を形成する領域を覆うように形成される。
【００７９】
そして、このレジスト膜パターン１００１をマスクとした反応性イオンエッチング等で、シリコン膜６１２を加工する。その後、レジスト膜パターン１００１を除去することにより、光導波路６３３のコア１００２と溝形成領域１００３とを得る（図１０（Ｂ）参照）。
【００８０】
続いて、例えば化学気相成長法等を用いて、ＳＯＳ基板６１０の全面に、パッシベーション膜用の酸化シリコン膜１００４を形成する。なお、この酸化シリコン膜１００４の上に、さらに窒化シリコン膜を形成してもよい。その後、電子集積回路６４０のコンタクトホール形成領域のみを露出するレジスト膜パターンを形成し、このレジスト膜パターンをマスクとした反応性イオンエッチング等を行うことにより、コンタクトホール１００５を形成する。そして、レジスト膜パターンを除去する（図１０（Ｃ）参照）。
【００８１】
次に、例えば化学気相成長法等を用いてアルミニウムを堆積することにより、コンタクトホール１００５内にコンタクト１００６を形成する。さらに、例えば化学気相成長法等により酸化シリコン膜１００４上にアルミニウムを堆積し、その後、レジスト膜パターンをマスクとした反応性イオンエッチング等によりパターニングすることで、電極パッド６４３や配線６４４を形成する（図１０（Ｄ）、図６参照）。なお、このとき、フォトダイオードアレイ６５０およびレーザダイオードアレイ６６０を電子集積回路６４０に接続・固定するための電極パッド（図示せず）も形成される。
【００８２】
続いて、レジスト膜パターンをマスクとした反応性イオンエッチング等を用いて、溝形成領域１００３の一部を酸化シリコン膜１００４から露出させる（図１１（Ａ）参照）。
【００８３】
そして、例えば水酸化ナトリウム水溶液を用いたウエットエッチング等により、シリコン膜６１２を異方性エッチングする。さらに、エッチングした部分の中央部分をダイシングすることにより、サファイア基板６１１に溝６２１，６２２を形成する（図１１（Ｂ）参照）。なお、ダイシング法に代えて、反応性イオンエッチングで溝６２１，６２２を形成することも可能である。
【００８４】
その後、レジスト膜パターンをマスクとした反応性イオンエッチング等を用いて、光集積回路６３０や溝６２１，６２２が形成された領域の酸化シリコン膜１００４を除去する（図１１（Ｃ）参照）。
【００８５】
以上のようにして、ＳＯＳ基板６１０上に、光集積回路６３０および電子集積回路６４０を、モノリシックに搭載することができる。
【００８６】
次に、各レーザダイオード素子１３１０の電極１３１４，１３１５にはんだバンプ１３１４ａ，１３１５ａを形成し、さらに、シリコン膜６１２側の電極１３１６，１３１７にも、はんだバンプ１３１６ａ，１３１７ａを形成する（図１３（Ｂ）参照）。はんだ材料としては、例えばＡｎＳｎを使用することができる。
【００８７】
その後、電極１３１４と電極１３１６、電極１３１５と電極１３１７とをそれぞれ当接させて、これら電極を２８０℃に加熱する。これにより、はんだバンプ１３１４ａ，１３１５ａ，１３１６ａ，１３１７ａが溶融・接合される。このようにして、レーザダイオードアレイ６６０が、ＳＯＳ基板６１０上に、ハイブリッドに搭載される。
【００８８】
同様にして、各フォトダイオード素子１２１０の基板をシリコン膜６１２の電極１２１６にはんだで固定して、アノード１２１３およびカソード１２１４を配線する（図１２（Ｃ）参照）。これにより、フォトダイオードアレイ６５０が、ＳＯＳ基板６１０上に、ハイブリッドに搭載される。
【００８９】
なお、この実施形態では、光集積回路６３０のコア１００２と、電子集積回路６４０のＭＯＳＦＥＴとを、ＳＯＳ基板６１０に予め設けられたシリコン膜６１２で形成した（図９および図１０参照）。すなわち、コア１００２のシリコン膜と電子集積回路６４０のＭＯＳＦＥＴのシリコン膜とは同じ膜厚である。しかし、コア１００２とＭＯＳＦＥＴとを、別個のシリコン膜から形成することも可能である。例えば、コア１００２を形成する際に、光集積回路形成領域のシリコン膜６１２を除去した後で、新たなシリコン膜を形成することとしてもよい。これにより、コア１００２の高さと、ＭＯＳＦＥＴのソース・ドレイン領域の深さとを個別に設定することができるので、設計上の制約を減らして、光電子集積回路の性能の向上等を図ることができる。
【００９０】
また、コア１００２に不純物導入を行って屈折率を調節する場合には、この不純物導入工程を、ｎ型ＭＯＳＦＥＴ形成領域８１０やｐ型ＭＯＳＦＥＴ形成領域８２０のしきい値調整のための不純物導入工程（図８（Ｂ）、（Ｃ））或いはソース・ドレイン領域への不純物導入工程（図９（Ｃ）、（Ｄ）参照）と、共通化することも可能である。但し、これらの不純物導入工程を共通化しない方が、不純物濃度を個別に設定することができるため、設計上の制約を減らして光電子集積回路の性能の向上等を図る上で有利である。
【００９１】
さらに、この実施形態では、電子集積回路６４０をモノリシックに形成したが、ＳＯＳ基板６１０上にハイブリッドに搭載することも可能である。この場合、例えばはんだを用いて、ＳＯＳ基板６１０に電子集積回路チップを接合・固定することができる。
【００９２】
以上説明したように、この実施形態によれば、サファイア基板とシリコン膜とを用いて光導波路を形成するとともに当該サファイア基板上に電子集積回路を設けたので、高周波特性に優れた光導波路を備える光電子集積回路を安価に提供することができる。
【図面の簡単な説明】
【００９３】
【図１】第１の実施形態に係る光集積回路の光導波路構造を概念的に示す断面図である。
【図２】第１の実施形態に係る光導波路の製造方法を説明するための断面工程図である。
【図３】第１の実施形態に係る光導波路の変形例を概念的に示す断面図である。
【図４】第１の実施形態に係る光導波路の変形例を概念的に示す断面図である。
【図５】第１の実施形態に係る光導波路の変形例を概念的に示す断面図である。
【図６】第２の実施形態に係る光電子集積回路の構造を示す概念図である。
【図７】第２の実施形態に係る光電子集積回路に設けられた電子集積回路の高周波特性を説明するための図であり、（Ａ）はシミュレーションモデルを示す概念図、（Ｂ）は実施形態例の高周波特性を示すグラフ、（Ｃ）は従来例の高周波特性を示すグラフである。
【図８】第２の実施形態に係る光電子集積回路の製造方法を説明するための断面工程図である。
【図９】第２の実施形態に係る光電子集積回路の製造方法を説明するための断面工程図である。
【図１０】第２の実施形態に係る光電子集積回路の製造方法を説明するための断面工程図である。
【図１１】第２の実施形態に係る光電子集積回路の製造方法を説明するための断面工程図である。
【図１２】（Ａ）、（Ｂ）は第２の実施形態に係るフォトダイオードアレイの構成を示す概念図、（Ｃ）は第２の実施形態に係る光電子集積回路の製造方法を説明するための概念図である。
【図１３】（Ａ）は第２の実施形態に係るレーザダイオードアレイの構成を示す概念図、（Ｂ）は第２の実施形態に係る光電子集積回路の製造方法を説明するための概念図である。
【符号の説明】
【００９４】
１００  光導波路
１１０，６１１  サファイア基板
１２０  コア
６００  光電子集積回路
６１０  ＳＯＳ基板
６１２  シリコン膜
６２１，６２２  溝
６３０  光集積回路
６３１  分波回路
６３２  合波回路
６４０  電子集積回路
６４１  トランスインピーダンスアンプ回路
６４２  ドライバ回路
６４３  電極パッド
６４４  配線
６５０  フォトダイオードアレイ
６６０  レーザダイオードアレイ
６７０，６８０  光ファイバ
【図１】
2009186577.tif 000003
【図２】
2009186577.tif 000004
【図３】
2009186577.tif 000005
【図４】
2009186577.tif 000006
【図５】
2009186577.tif 000007
【図６】
2009186577.tif 000008
【図７】
2009186577.tif 000009
【図８】
2009186577.tif 000010
【図９】
2009186577.tif 000011
【図１０】
2009186577.tif 000012
【図１１】
2009186577.tif 000013
【図１２】
2009186577.tif 000014
【図１３】
2009186577.tif 000015