(57)【要約】      （修正有）【課題】電気的接続信頼性を向上することのできる半導体チップが実装される多層配線構造体と、多層配線構造体に設けられたスティフナーとを備えた配線基板及びその製造方法、及び半導体装置及びその製造方法を提供。【解決手段】積層された複数の絶縁層１７，２１，２４と、複数の絶縁層１７，２１，２４に設けられた配線パターン２２，２５と、配線パターン２２，２５と電気的に接続されると共に、半導体チップ１２がフリップチップ実装されるチップ実装用パッド１８と、を有する多層配線構造体１４と、半導体チップ１２がフリップチップ実装される領域の外側に位置する部分の多層配線構造体１４に設けられたスティフナー１５と、を備えた配線基板１１であって、スティフナー１５の熱膨張係数を、半導体チップ１２の熱膨張係数と略等しくした。【選択図】図１
2009231635.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の絶縁層と、前記複数の絶縁層に設けられた配線パターンと、前記配線パターンと電気的に接続されると共に、半導体チップがフリップチップ実装されるチップ実装用パッドと、を有する多層配線構造体と、
前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられたスティフナーと、を備えた配線基板であって、
前記スティフナーの熱膨張係数は、前記半導体チップの熱膨張係数と略等しいことを特徴とする配線基板。
【請求項２】
前記スティフナーの材料は、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバーのうち、少なくとも１つの材料からなることを特徴とする請求項１記載の配線基板。
【請求項３】
半導体チップと、
積層された複数の絶縁層、前記複数の絶縁層に設けられた配線パターン、及び前記配線パターンと電気的に接続されると共に、前記半導体チップがフリップチップ実装されたチップ実装用パッドを有する多層配線構造体と、前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられたスティフナーとを有する配線基板と、を備えた半導体装置であって、
前記スティフナーの熱膨張係数は、前記半導体チップの熱膨張係数と略等しいことを特徴とする半導体装置。
【請求項４】
前記スティフナーの材料は、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバーのうち、少なくとも１つの材料からなることを特徴とする請求項３記載の半導体装置。
【請求項５】
電極パッドを有する半導体チップがフリップチップ実装されるチップ実装用パッドを備えた多層配線構造体と、前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられ、前記半導体チップを収容する貫通部を有したスティフナーと、を備えた配線基板の製造方法であって、
前記半導体チップと熱膨張係数が略等しく、前記貫通部を有するスティフナー母材を形成するスティフナー母材形成工程と、
前記貫通部の形状に対応する凸部を有し、前記半導体チップと熱膨張係数が略等しい支持体を形成する支持体形成工程と、
前記スティフナー母材に形成された前記貫通部に前記凸部を挿入して、前記スティフナー母材と前記支持体とを仮接着する仮接着工程と、
前記凸部の上面、及び前記凸部の上面側に位置する前記スティフナー母材の面に、前記多層配線構造体を形成する多層配線構造体形成工程と、
前記多層配線構造体形成工程後に前記スティフナー母材から前記支持体を取り外す支持体取外工程と、を含むことを特徴とする配線基板の製造方法。
【請求項６】
前記スティフナー母材の材料は、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバーのうち、少なくとも１つの材料からなることを特徴とする請求項５記載の配線基板の製造方法。
【請求項７】
前記支持体の材料は、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバーのうち、少なくとも１つの材料からなることを特徴とする請求項５又は６記載の配線基板の製造方法。
【請求項８】
前記スティフナー母材は、前記スティフナーが形成されるスティフナー形成領域を複数有し、
前記スティフナー母材形成工程では、前記貫通部を複数形成し、前記支持体形成工程では、前記凸部を複数形成し、前記多層配線構造体形成工程では、個片化されていない複数の前記多層配線構造体を形成し、
前記支持体除去工程後に、前記スティフナー母材及び前記個片化されていない複数の多層配線構造体を切断する切断工程をさらに設けたことを特徴とする請求項５ないし７のうち、いずれか１項記載の配線基板の製造方法。
【請求項９】
前記貫通部に前記凸部が挿入された状態において、前記貫通部は、前記凸部の上面から前記凸部の下方に向かうにつれて幅広形状とされていることを特徴とする請求項５ないし８のうち、いずれか１項記載の配線基板の製造方法。
【請求項１０】
請求項５ないし９のうち、いずれか１項記載の配線基板の製造方法により前記配線基板を形成後に、前記半導体チップを前記チップ実装用パッドにフリップチップ実装することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板及びその製造方法、及び半導体装置及びその製造方法に関し、特に、半導体チップが実装される多層配線構造体と、多層配線構造体に設けられたスティフナーとを備えた配線基板及びその製造方法、及び半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置（半導体パッケージ）は、半導体チップと、半導体チップがフリップチップ実装される多層配線構造体及び多層配線構造体に接着されたスティフナーを有する配線基板と、を有する。
【０００３】
半導体チップは、半導体基板（例えば、シリコン基板（熱膨張係数３〜４ｐｐｍ／℃））と、半導体基板に形成された半導体集積回路と、半導体集積回路と電気的に接続された電極パッドとを有する。
【０００４】
多層配線構造体は、複数の樹脂層（熱膨張係数は５５ｐｐｍ／℃）が積層された樹脂層積層体と、樹脂層積層体に設けられ、半導体チップと電気的に接続される配線パターンと、配線パターンと電気的に接続されると共に、半導体チップが実装されるチップ実装用パッドとを有する。多層配線構造体としては、例えば、コアレス基板を用いることができる。多層配線構造体としてコアレス基板を用いた場合、多層配線構造体は、ビッドアップ法により、支持体となるＣｕ板（熱膨張係数は１８ｐｐｍ／℃）上に多層配線構造体を形成し、その後、Ｃｕ板をエッチングにより除去することで形成する。ビッドアップ法では、加熱処理や冷却処理を繰り返し行う。
【０００５】
スティフナーは、多層配線構造体に実装された半導体チップを収容するための貫通部を有する。スティフナーは、コアレス基板の反りや歪みを低減するための部材である。スティフナーは、多層配線構造体とは別の製造工程で形成されており、接着剤により、支持体であるＣｕ板が除去された多層配線構造体に接着されている。スティフナーの材料としては、ＮｉやＣｕ等の金属が用いられる（例えば、特許文献１参照。）。
【特許文献１】特開２０００−３２３６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置では、半導体チップと金属からなるスティフナーとの熱膨張係数が異なるため、例えば、マザーボード等の実装基板に半導体装置を実装する場合、実装時の加熱により多層配線構造体が伸縮して、半導体装置と実装基板との間の電気的接続信頼性が低下してしまうという問題があった。
【０００７】
また、従来の配線基板の製造方法では、支持体であるＣｕ板の熱膨張係数が大きい（Ｃｕ板の熱膨張係数は１８ｐｐｍ／℃）ため、多層配線構造体の製造時に発生する多層配線構造体の反りや歪み（具体的には、樹脂層とＣｕ板との熱膨張係数の差に起因する反りや歪み）を十分に低減することができない。そのため、半導体チップと配線基板との間の電気的接続信頼性が低下してしまうという問題があった。
【０００８】
また、従来の配線基板の製造方法では、支持体であるＣｕ板が除去された多層配線構造体にスティフナーを接着していたため、Ｃｕ板により抑制されていた反りや歪みが多層配線構造体に反映されてしまう。これにより、Ｃｕ板上に形成された多層配線構造体に設けられたチップ実装用パッドの位置と、Ｃｕ板が除去された多層配線構造体に設けられたチップ実装用パッドの位置との間にずれが生じてしまうため、半導体チップと配線基板との間の電気的接続信頼性が低下してしまうという問題があった。
【０００９】
なお、上記問題は、電極パッドが狭ピッチで配置された半導体チップを多層配線構造体のチップ実装用パッドに実装する場合に顕著となる。
【００１０】
そこで本発明は、上述した問題点に鑑みなされたものであり、電気的接続信頼性を向上させることのできる配線基板及びその製造方法、及び半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、積層された複数の絶縁層と、前記複数の絶縁層に設けられた配線パターンと、前記配線パターンと電気的に接続されると共に、半導体チップがフリップチップ実装されるチップ実装用パッドと、を有する多層配線構造体と、前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられたスティフナーと、を備えた配線基板であって、前記スティフナーの熱膨張係数は、前記半導体チップの熱膨張係数と略等しいことを特徴とする配線基板が提供される。
【００１２】
本発明によれば、半導体チップがフリップチップ実装される領域の外側に位置する部分の多層配線構造体に設けられたスティフナーの熱膨張係数を、半導体チップの熱膨張係数と略等しくすることにより、半導体チップとスティフナーとが１枚の反り抑制基板として機能するため、多層配線構造体の反りや歪みを低減することが可能となる。これにより、例えば、配線基板をマザーボード等の実装基板に実装する場合、配線基板と実装基板との間の電気的接続信頼性を向上させることができる。
【００１３】
本発明の他の観点によれば、半導体チップと、積層された複数の絶縁層、前記複数の絶縁層に設けられた配線パターン、及び前記配線パターンと電気的に接続されると共に、前記半導体チップがフリップチップ実装されたチップ実装用パッドを有する多層配線構造体と、前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられたスティフナーとを有する配線基板と、を備えた半導体装置であって、前記スティフナーの熱膨張係数は、前記半導体チップの熱膨張係数と略等しいことを特徴とする半導体装置が提供される。
【００１４】
本発明によれば、半導体チップがフリップチップ実装される領域の外側に位置する部分の多層配線構造体に設けられたスティフナーの熱膨張係数を、半導体チップの熱膨張係数と略等しくすることにより、半導体チップとスティフナーとが１枚の反り抑制基板として機能するため、多層配線構造体の反りや歪みを低減することが可能となる。これにより、例えば、半導体装置をマザーボード等の実装基板に実装する場合、半導体装置と実装基板との間の電気的接続信頼性を向上させることができる。
【００１５】
本発明のその他の観点によれば、電極パッドを有する半導体チップがフリップチップ実装されるチップ実装用パッドを備えた多層配線構造体と、前記半導体チップがフリップチップ実装される領域の外側に位置する部分の前記多層配線構造体に設けられ、前記半導体チップを収容する貫通部を有したスティフナーと、を備えた配線基板の製造方法であって、前記半導体チップと熱膨張係数が略等しく、前記貫通部を有するスティフナー母材を形成するスティフナー母材形成工程と、前記貫通部の形状に対応する凸部を有し、前記半導体チップと熱膨張係数が略等しい支持体を形成する支持体形成工程と、前記スティフナー母材に形成された前記貫通部に前記凸部を挿入して、前記スティフナー母材と前記支持体とを仮接着する仮接着工程と、前記凸部の上面、及び前記凸部の上面側に位置する前記スティフナー母材の面に、前記多層配線構造体を形成する多層配線構造体形成工程と、前記多層配線構造体形成工程後に前記スティフナー母材から前記支持体を取り外す支持体取外工程と、を含むことを特徴とする配線基板の製造方法が提供される。
【００１６】
本発明によれば、半導体チップと熱膨張係数が略等しく、貫通部を有するスティフナー母材を形成し、貫通部の形状に対応する凸部を有し、半導体チップと熱膨張係数が略等しい支持体を形成し、次いで、スティフナー母材に形成された貫通部に凸部を挿入して、スティフナー母材と支持体とを仮接着し、次いで、凸部の上面、及び凸部の上面側に位置するスティフナー母材の面に、多層配線構造体を形成し、その後、スティフナー母材から支持体を取り外すことにより、スティフナーの母材であるスティフナー母材上に多層配線構造体が直接形成されるため、多層配線構造体から支持体を取り外した後も多層配線構造体１４の反りや歪みを低減することが可能となる。これにより、多層配線構造体のチップ実装用パッドにフリップチップ実装される半導体チップと多層配線構造体との間の電気的接続信頼性を向上させることができる。
【００１７】
また、多層配線構造体の反りや歪みが低減されることにより、例えば、半導体装置をマザーボード等の実装基板に実装する場合、半導体装置と実装基板との間の電気的接続信頼性を向上させることができる。
【００１８】
さらに、半導体チップを収容するスティフナー母材の貫通部に、半導体チップと熱膨張係数が略等しい凸部を挿入した状態で、凸部の上面、及び凸部の上面側に位置するスティフナー母材の面に多層配線構造体を形成することにより、半導体チップと熱膨張係数が略等しい凸部が半導体チップのダミーとして機能するため、予め半導体チップが搭載された状態で多層配線構造体を形成することが可能となる。これにより、半導体チップに設けられた電極パッドに対するチップ接続用パッドの位置ずれがなくなるため、チップ接続用パッドにフリップチップ実装される半導体チップと多層配線構造体との間の電気的な接続信頼性を向上させることができる。
【発明の効果】
【００１９】
本発明によれば、半導体チップと多層配線構造体との間の電気的接続信頼性、及び／又は配線基板と実装基板との間の電気的接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
次に、図面に基づいて本発明の実施の形態について説明する。
【００２１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置（半導体パッケージ）の断面図である。
【００２２】
図１を参照するに、第１の実施の形態の半導体装置１０は、配線基板１１と、半導体チップ１２とを有する。
【００２３】
配線基板１１は、多層配線構造体１４と、スティフナー１５とを有する。多層配線構造体１４は、絶縁層１７，２１，２４（積層された複数の絶縁層）と、チップ接続用パッド１８と、配線パターン１９，２２，２５と、はんだ２０と、ソルダーレジスト層２７とを有する。
【００２４】
絶縁層１７は、半導体チップ１２が実装されるチップ接続用パッド１８と、配線パターン１９とを形成するための層である。絶縁層１７は、貫通孔２９を有する。絶縁層１７としては、例えば、樹脂層を用いることができる。樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
【００２５】
チップ接続用パッド１８は、貫通孔２９に設けられている。チップ接続用パッド１８は、配線パターン１９と一体的に構成されている。チップ接続用パッド１８は、半導体チップ１２をフリップチップ実装するためのパッドであり、半導体チップ１２と電気的に接続されている。チップ接続用パッド１８の接続面１８Ａは、絶縁層１７の面１７Ａと略面一とされている。チップ接続用パッド１８の接続面１８Ａは、はんだ２０が形成される面である。チップ接続用パッド１８の材料としては、例えば、Ｃｕを用いることができる。
【００２６】
配線パターン１９は、絶縁層１７の面１７Ｂ（面１７Ａとは反対側の絶縁層１７の面）に設けられている。配線パターン１９は、チップ接続用パッド１８と電気的に接続されている。配線パターン１９の材料としては、例えば、Ｃｕを用いることができる。
【００２７】
はんだ２０は、チップ接続用パッド１８の接続面１８Ａに設けられている。はんだ２０は、半導体チップ１２の電極パッド４８に設けられたバンプ２３をチップ接続用パッド１８上に固定するためのものである。はんだ２０としては、例えば、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｃｕ−Ｎｉ系はんだ、Ｓｎ−Ｃｕ系はんだ、Ｉｎ等を用いることができる。
【００２８】
絶縁層２１は、配線パターン１９を覆うように、絶縁層１７の面１７Ｂに設けられている。絶縁層２１は、配線パターン１９の一部を露出する開口部３４を有する。絶縁層２１としては、例えば、樹脂層を用いることができる。樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
【００２９】
配線パターン２２は、ビア３６と、ビア３６と一体的に構成された配線３７とを有する。ビア３６は、開口部３４に設けられている。ビア３６は、その一方の端部が配線パターン１９と接続されている。これにより、配線パターン２２は、配線パターン１９を介して、チップ接続用パッド１８と電気的に接続されている。配線３７は、絶縁層２１の面２１Ａ（絶縁層１７と接触する絶縁層２１の面とは反対側の面）に設けられている。上記構成とされた配線パターン２２の材料としては、例えば、Ｃｕを用いることができる。
【００３０】
絶縁層２４は、配線３７を覆うように、絶縁層２１の面２１Ａに設けられている。絶縁層２４は、配線３７の一部を露出する開口部３９を有する。絶縁層２４としては、例えば、樹脂層を用いることができる。樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
【００３１】
配線パターン２５は、ビア４２と、ビア４２と一体的に構成された外部接続用パッド４３とを有する。ビア４２は、開口部３９に設けられている。ビア４２は、その一方の端部が配線３７と接続されている。これにより、配線パターン２５は、配線バターン２２と電気的に接続されている。外部接続用パッド４３は、絶縁層２４の面２４Ａ（絶縁層２１と接触する絶縁層２４の面とは反対側の面）に設けられている。外部接続用パッド４３は、マザーボード等の実装基板と接続されるパッドである。外部接続用パッド４３は、外部接続端子（図示せず）が配設される接続面４３Ａを有する。
【００３２】
ソルダーレジスト層２７は、絶縁層２４の面２４Ａに設けられている。ソルダーレジスト層２７は、外部接続用パッド４３の接続面４３Ａを露出する開口部４５を有する。
【００３３】
スティフナー１５は、半導体チップ１２を収容するための貫通部４７を有する。スティフナー１５は、チップ実装領域Ａ（半導体チップ１２がフリップチップ実装される領域）の外側に位置する部分の絶縁層１７の面１７Ａに接着されている。スティフナー１５は、半導体チップ１２の熱膨張係数（具体的には、半導体チップ１２の構成要素の１つである半導体基板の熱膨張係数（半導体基板がシリコン基板の場合の熱膨張係数は３〜４ｐｐｍ／℃））と熱膨張係数が略等しくなるように構成されている。
【００３４】
このように、半導体チップ１２を収容するための貫通部４７を有したスティフナー１５の熱膨張係数を半導体チップ１２の熱膨張係数と略等しくすることにより、半導体チップ１２とスティフナー１５とが１枚の反り抑制基板として機能するため、多層配線構造体１４の反りや歪みを低減することが可能となる。これにより、例えば、配線基板１１をマザーボード等の実装基板（図示せず）に実装する場合、配線基板１１と実装基板との間の電気的接続信頼性を向上させることができる。
【００３５】
半導体チップ１２がシリコン基板（熱膨張係数は３〜４ｐｐｍ／℃）を備えた構成である場合、スティフナー１５の熱膨張係数の値は、例えば、１〜５ｐｐｍ／℃にすることができる。スティフナー１５の材料としては、例えば、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバーのうち、少なくとも１つの材料を用いることができる。なお、スティフナー１５の材料は、上記材料に限定されない。
【００３６】
半導体チップ１２の厚さが３０μｍ〜７７５μｍ、スティフナー１５の材料としてシリコンを用いた場合、スティフナー１５の厚さは、例えば、５０μｍ〜７７５μｍとすることができる。
【００３７】
半導体チップ１２は、多層配線構造体１４のチップ実装領域Ａにフリップチップ実装されている。半導体チップ１２は、図示していない半導体基板（例えば、シリコン基板）と、半導体基板に形成された半導体集積回路と、半導体集積回路と電気的に接続された電極パッド４８とを有する。電極パッド４８には、バンプ２３（例えば、Ａｕバンプ）が設けられている。バンプ２３の下端部は、はんだ２０によりチップ接続用パッド１８に固定されている。これにより、電極パッド４８は、チップ接続用パッド１８と電気的に接続されている。半導体チップ１２としては、例えば、ＣＰＵ用半導体チップを用いることができる。
【００３８】
本実施の形態の半導体装置によれば、半導体チップ１２を収容するための貫通部４７を有したスティフナー１５の熱膨張係数を半導体チップ１２の熱膨張係数と略等しくすることにより、半導体チップ１２とスティフナー１５とが１枚の反り抑制基板として機能するため、多層配線構造体１４の反りや歪みを低減することが可能となる。これにより、例えば、配線基板１１をマザーボード等の実装基板（図示せず）に実装する場合、配線基板１１と実装基板との間の電気的接続信頼性を向上させることができる。
【００３９】
図２〜図２６は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図２〜図２６において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００４０】
図２〜図２６を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。始めに、図２に示す工程では、半導体チップ１２と熱膨張係数が略等しい板体５１を準備する。板体５１は、スティフナー母材５３の母材である。板体５１は、スティフナー１５が形成されるスティフナー形成領域Ｂを複数有する。スティフナー形成領域Ｂは、多層配線構造体１４が形成される領域でもある。
【００４１】
半導体チップ１２がシリコン基板（熱膨張係数は３〜４ｐｐｍ／℃）を備えた構成とされている場合、板体５１の熱膨張係数は、例えば、１〜５ｐｐｍ／℃にすることができる。板体５１の材料としては、例えば、シリコン、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバー等を用いることができる。板体５１の材料としてシリコンを用いた場合、板体５１の厚さは、例えば、２００ｍｍとすることができる。
【００４２】
次いで、図３に示す工程では、スティフナー形成領域Ｂの中央に対応する部分の板体５１に貫通部４７を加工することで、スティフナー母材５３を形成する（図２及び図３に示す工程が「スティフナー母材形成工程」に相当する工程）。貫通部４７の側面４７Ａとスティフナー母材５３の上面５３Ａとが成す角度は、略９０度とされている。貫通部４７は、例えば、板体５１を機械加工（例えば、パンチ）することで形成する。
【００４３】
次いで、図４に示す工程では、半導体チップ１２と略熱膨張係数が略等しい基板５５を準備する。基板５５は、スティフナー母材５３の貫通部４７に挿入される後述する支持体７１の凸部６１（図８参照）を複数形成するための部材である。基板５５は、凸部６１が形成される凸部形成領域Ｄを複数有する。基板５５の熱膨張係数は、半導体チップ１２の熱膨張係数と略等しい。基板５５の材料としては、例えば、シリコン、ガラス、ＣＦＲＰ（Carbon Fiber Reinforced Plastic）、インバー等を用いることができる。基板５５の材料としてシリコンを用いた場合、基板５５の厚さは、例えば、５００μｍとすることができる。
【００４４】
次いで、図５に示す工程では、基板５５の上面５５Ａに、開口部５７Ａを有したレジスト膜５７を形成する。次いで、図６に示す工程では、レジスト膜５７をマスクとするエッチングにより、基板５５の上面５５Ａ側に複数の凹部５９を形成する。凹部５９は、はんだ２０を配設するためのエリアである。上記エッチングとしては、例えば、ウエットエッチングやドライエッチング等を用いることができる。ドライエッチングとしては、例えば、ＩＣＰプラズマを用いて行うことができる。この場合のエッチングガスとしては、例えば、ＳＦ６ガスを用いることができる。
【００４５】
凹部５９の配設ピッチは、半導体チップ１２に設けられた電極パッド４８の配設ピッチと略等しくなるように設定されている。凹部５９の配設ピッチは、例えば、１μｍ〜５０μｍとすることができる。また、凹部５９の深さは、例えば、１μｍ〜２０μｍとすることができる。
【００４６】
次いで、図７に示す工程では、図６に示すレジスト膜５７を除去する。次いで、図８に示す工程では、図７に示す構造体を切断位置Ｅに沿って切断する。これにより、後述する支持体７１の凸部６１が複数形成される。
【００４７】
次いで、図９に示す工程では、凸部６１の表面全体（凹部５９を構成する部分の凸部６１の表面も含む）を覆うように金属膜６３を形成する。金属膜６３は、電解めっき法により、凹部５９にはんだ２０を形成する際の給電層となる膜である。金属膜６３は、例えば、スパッタ法により形成することができる。金属膜６３としては、例えば、凸部６１の表面全体に、Ｔｉ膜（例えば、厚さ０．１μｍ）と、Ｃｕ膜（例えば、厚さ０．１μｍ）とを順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。
【００４８】
また、Ｔｉ／Ｃｕ積層膜の代わりに金属膜６３として、例えば、はんだ２０と合金を形成しにくい金属膜（具体的には、例えば、Ａｌ膜，Ｃｒ膜，Ｐｔ膜等）を用いてもよい。
【００４９】
このように、凹部５９にはんだ２０を形成する際の給電層となる金属膜６３として、はんだ２０と合金を形成しにくい金属膜（具体的には、例えば、Ａｌ膜，Ｃｒ膜，Ｐｔ膜等）を用いることにより、後述する図２３に示す工程（支持体取外工程）において、金属膜６３が形成された凸部６１をはんだ２０が形成された多層配線構造体１４から取り外す際、金属膜６３が形成された凸部６１を容易に取り外すことができる。金属膜６３としてＡｌ膜を用いた場合、金属膜６３の厚さは、例えば、０．５μｍとすることができる。
【００５０】
次いで、図１０に示す工程では、金属膜６３が形成された凸部６１が配設される凸部配設領域Ｆを複数有すると共に、半導体チップ１２の熱膨張係数と略等しい熱膨張係数とされた支持基板６５を準備する。
【００５１】
次いで、図１１に示す工程では、支持基板６５の上面６５Ａを覆うように金属膜６６を成膜し、その後、凸部配設領域Ｆを除いた部分の金属膜６６の一部をエッチングにより除去することで、アライメントマーク６７を形成する。金属膜６６は、電解めっき法によりはんだ２０を形成する際、金属膜６３に給電するための膜である。金属膜６６としては、例えば、支持基板６５の上面６５Ａに、Ｔｉ膜（例えば、厚さ０．１μｍ）と、Ｃｕ膜（例えば、厚さ０．１μｍ）とを順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。アライメントマーク６７は、金属膜６３が形成された凸部６１を支持基板６５の所定の領域（凸部配設領域Ｆ）に載置する際に使用するマークである。
【００５２】
次いで、図１２に示す工程では、凸部配設領域Ｆに対応する部分の金属膜６６上に金属膜６３が形成された凸部６１を接着して、凸部６１に形成された金属膜６３と、支持基板６５に形成された金属膜６６とを電気的に接続する。これにより、金属膜６３が形成された複数の凸部６１と、金属膜６６が形成された支持基板６５とを備えた支持体７１が形成される（図４〜図１２に示す工程が「支持体形成工程」に相当する工程）。金属膜６３と金属膜６６との接着には、例えば、導電性接着剤（例えば、Ａｇペーストやカーボンテープ等）を用いることができる。
【００５３】
図１２に示す工程では、金属膜６６に形成されたアライメントマーク６７を用いて、凸部配設領域Ｆに対応する部分の金属膜６６上に、金属膜６３が形成された凸部６１を載置する。これにより、支持基板６５の凸部配設領域Ｆに対して位置精度良く金属膜６３が形成された凸部６１を接着することができる。
【００５４】
次いで、図１３に示す工程では、スティフナー母材に設けられた貫通部４７に、金属膜６３が形成された凸部６１を挿入して、スティフナー母材５３と支持体７１とを仮接着する（仮接着工程）。スティフナー母材５３と支持体７１との仮接着には、例えば、熱剥離タイプの両面テープを用いることができる。
【００５５】
次いで、図１４に示す工程では、スティフナー母材５３の上面５３Ａ、及び凹部５９が設けられた側の凸部６１に形成された金属膜６３上に、複数の貫通孔２９を有した絶縁層１７を形成する。絶縁層１７としては、例えば、樹脂層を用いることができる。また、樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。絶縁層１７として樹脂層を用いた場合、絶縁層１７の厚さは、例えば、５μｍ〜３０μｍとすることができる。貫通孔２９は、凹部５９に形成された部分の金属膜６３を露出するように形成する。貫通孔２９は、例えば、レーザ加工により形成することができる。
【００５６】
次いで、図１５に示す工程では、金属膜６３，６６を給電層とする電解めっき法により、金属膜６３が形成された凹部５９を充填するようにはんだ２０を形成する。はんだ２０としては、例えば、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｃｕ−Ｎｉ系はんだ、Ｓｎ−Ｃｕ系はんだ、Ｉｎ等を用いることができる。
【００５７】
次いで、図１６に示す工程では、はんだ２０の上面２０Ａ、貫通孔２９の側面に対応する部分の絶縁層１７の面、及び絶縁層１７の面１７Ｂを覆うように、シード層７３を形成する。具体的には、例えば、貫通孔２９の側面に対応する部分の絶縁層１７の面及び絶縁層１７の面１７Ｂをパラジウム処理した後、無電解めっき法によりめっき膜を析出成長させることでシード層７３を形成する。シード層７３としては、例えば、Ｃｕ層を用いることができる。シード層７３としてＣｕ層を用いた場合、シード層７３の厚さは、例えば、０．１μｍとすることができる。
【００５８】
次いで、図１７に示す工程では、シード層７３上に開口部７４Ａを有したレジスト膜７４を形成する。開口部７４Ａは、チップ接続用パッド１８及び配線パターン１９の形成領域に対応する部分のシード層７３の上面を露出するように形成する。
【００５９】
次いで、図１８に示す工程では、シード層７３を給電層とする電解めっき法により、開口部７４Ａに露出された部分のシード層７３上にめっき膜７６を析出成長させる。これにより、絶縁層１７の貫通部２９に、シード層７３及びめっき膜７６からなるチップ接続用パッド１８が形成される。めっき膜７６としては、例えば、Ｃｕめっき膜を用いることができる。
【００６０】
次いで、図１９に示す工程では、図１８に示す構造体に設けられたレジスト膜７４を除去する。次いで、図２０に示す工程では、図１９に示す構造体に設けられた不要な部分のシード層７３（具体的には、めっき膜７６に覆われていない部分のシード層７３）を除去する。具体的には、例えば、ウエットエッチングにより、不要な部分のシード層７３を除去する。これにより、絶縁層１７の面１７Ｂに、シード層７３及びめっき膜７６からなる配線パターン１９が形成される。
【００６１】
次いで、図２１に示す工程では、先に説明した図１４〜図２０に示す工程と同様な手法により、開口部３４を有した絶縁層２１と、配線パターン２２と、開口部３９を有した絶縁層２４と、配線パターン２５とを順次形成する。絶縁層２１，２４としては、例えば、樹脂層を用いることができる。また、樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。絶縁層２１，２４として樹脂層を用いた場合、絶縁層２１の厚さは、例えば、５μｍ〜３０μｍ、絶縁層２４の厚さは、例えば、５μｍ〜３０μｍとすることができる。開口部３４，３９は、例えば、レーザ加工により形成することができる。
【００６２】
次いで、図２２に示す工程では、絶縁層２４の面２４Ａに、開口部４５を有したソルダーレジスト層２７を形成する。これにより、スティフナー形成領域Ｂに対応する部分のスティフナー母材５３の上面５３Ａ及び凸部６１上に多層配線構造体１４が形成される（図１４〜図２２に示す工程が「多層配線構造体形成工程」に相当する工程である。）。この段階では、複数の多層配線構造体１４は、一体的に構成されており、個片化されていない。
【００６３】
このように、半導体チップ１２を収容するスティフナー母材５３の貫通部４７に、半導体チップ１２と熱膨張係数が略等しい凸部６１を挿入した状態で、凸部６１の上面に形成された金属膜６３、及び凸部６１の上面側に位置するスティフナー母材５３の面５３Ａに多層配線構造体１４を形成することにより、半導体チップ１２と熱膨張係数が略等しい凸部６１が半導体チップ１２のダミーとして機能するため、予め半導体チップ１２が搭載された状態と同様に多層配線構造体１４を形成することが可能となる。これにより、半導体チップ１２に設けられた電極パッド４８に対するチップ接続用パッド１８の位置ずれがなくなるため、チップ接続用パッド１８にフリップチップ実装される半導体チップ１２と多層配線構造体１４との間の電気的な接続信頼性を向上させることができる。
【００６４】
次いで、図２３に示す工程では、スティフナー母材５３から支持体７１を取り外す（支持体取外工程）。具体的には、例えば、スティフナー母材５３と支持体７１との接着に熱剥離タイプの両面テープを用いた場合、図２２に示す構造体を加熱することで、スティフナー母材５３から支持体７１を取り外す。これにより、個片化されていない複数の配線基板１１が形成される。
【００６５】
このように、複数の多層配線構造体１４が形成されたスティフナー母材５３から支持体７１を取り外すことにより、多層配線構造体から支持体を取り外した後もスティフナー母材５３により多層配線構造体１４の反りや歪みを低減することが可能となる。これにより、多層配線構造体１４のチップ実装用パッド１８に半導体チップ１２をフリップチップ実装した場合、半導体チップ１２と多層配線構造体１４との間の電気的接続信頼性を向上させることができる。
【００６６】
また、多層配線構造体１４の反りや歪みが低減されることにより、例えば、半導体装置１０をマザーボード等の実装基板（図示せず）に実装する場合、半導体装置１０と実装基板との間の電気的接続信頼性を向上させることができる。
【００６７】
さらに、スティフナー母材５３から取り外した支持体７１は、他の複数の配線基板１１を製造する際に再利用することが可能なため、支持体としてＣｕ板を用いて多層配線構造体を形成する従来の手法（この場合、Ｃｕ板をエッチングにより除去するため再利用できない）と比較して、配線基板１１の製造コストを低減することができる。
【００６８】
次いで、図２４に示す工程では、図２３に示すスティフナー母材５３と、複数の多層配線構造体１４とを備えた構造体の上下を反転させる。
【００６９】
次いで、図２５に示す工程では、図２４に示す構造体を切断位置Ｃに沿って切断することで、多層配線構造体１４及びスティフナー１５を個片する（切断工程）。これにより、複数の配線基板１１が製造される。
【００７０】
このように、複数のスティフナー１５の母材であるスティフナー母材５３に、個片化されていない複数の多層配線構造体１４を形成し、その後、個片化されていない複数の多層配線構造体１４及びスティフナー母材５３を切断位置Ｃに沿って切断することにより、一度に複数の複数の配線基板１１を製造することができる。
【００７１】
次いで、図２６に示す工程では、電極パッド４８にバンプ２３が形成された半導体チップ１２を、多層配線構造体１４のチップ接続用パッド１８にフリップチップ実装する。これにより、第１の実施の形態の半導体装置１０が製造される。
【００７２】
本実施の形態の半導体装置の製造方法によれば、半導体チップ１２を収容するスティフナー母材５３の貫通部４７に、半導体チップ１２と熱膨張係数が略等しい凸部６１を挿入した状態で、凸部６１の上面に形成された金属膜６３、及び凸部６１の上面側に位置するスティフナー母材５３の面５３Ａに多層配線構造体１４を形成することにより、半導体チップ１２と熱膨張係数が略等しい凸部６１が半導体チップ１２のダミーとして機能するため、予め半導体チップ１２が搭載された状態と同様に多層配線構造体１４を形成することが可能となる。これにより、半導体チップ１２に設けられた電極パッド４８に対するチップ接続用パッド１８の位置ずれがなくなるため、チップ接続用パッド１８にフリップチップ実装される半導体チップ１２と多層配線構造体１４との間の電気的な接続信頼性を向上させることができる。
【００７３】
また、複数の多層配線構造体１４が形成されたスティフナー母材５３から支持体７１を取り外すことにより、多層配線構造体から支持体を取り外した後もスティフナー母材５３により多層配線構造体１４の反りや歪みを低減することが可能となる。これにより、多層配線構造体１４のチップ実装用パッド１８に半導体チップ１２をフリップチップ実装した場合、半導体チップ１２と多層配線構造体１４との間の電気的接続信頼性を向上させることができる。
【００７４】
また、多層配線構造体１４の反りや歪みが低減されることにより、例えば、半導体装置１０をマザーボード等の実装基板（図示せず）に実装する場合、半導体装置１０と実装基板との間の電気的接続信頼性を向上させることができる。
【００７５】
さらに、スティフナー母材５３から取り外した支持体７１は、他の複数の配線基板１１を製造する際に再利用することが可能なため、支持体としてＣｕ板を用いて多層配線構造体を形成する従来の手法（この場合、Ｃｕ板をエッチングにより除去するため再利用できない）と比較して、配線基板１１の製造コストを低減することができる。
【００７６】
なお、本実施の形態では、電解めっき法によりはんだ２０を形成する場合を例に挙げて説明したが、インクジェット法によりはんだ２０を形成してもよい。この場合、先に説明した図９に示す工程の処理が不要となるため、半導体装置１０の製造コストを低減することができる。
【００７７】
また、本実施の形態では、凸部６１と支持基板６５とが別体とされた支持体７１を用いて半導体装置１０を製造する場合を例に挙げて説明したが、凸部６１と支持基板６５とが一体的に構成された支持体を用いて、半導体装置１０を製造してもよい。この場合、支持体の表面に一度で金属膜（電解めっき法により、はんだ２０を形成する際の給電層となる金属膜）を形成することができる。
【００７８】
また、本実施の形態では、図１５に示す工程において、凹部５９を充填するよう、電解めっきにより、はんだ２０を形成する場合を例に挙げて説明したが、はんだ２０の代わりに、電解めっき法を用いて、はんだ以外の金属により凹部５９を充填してバンプを形成してもよい。具体的には、電解めっき法により、凹部５９の内壁に金層と、ニッケル層とを順次積層し、次いで、電解めっき法により、凹部５９を充填するようにバンプ本体となる銅膜を形成し、そして、多層配線構造体形成後に、支持体を除去することで、銅膜からなるバンプ本体の表面をニッケル層が覆う（金層はニッケル層を覆う）バンプを形成する。このようなバンプを備えた配線基板に半導体チップ１２を実装する場合、予め、バンプ表面にはんだペーストを形成した後、配線基板に半導体チップ１２をフリップチップ接続する。
【００７９】
また、本実施の形態では、スティフナー母材５３の上面５３Ａと貫通部４７の側面４７Ａとが成す角度が略９０度となるように構成されたスティフナー母材５３を用いて、半導体装置１０を製造する場合を例に挙げて説明したが、スティフナー母材５３の代わりに、図２７に示すスティフナー母材７９を用いて半導体装置１０を製造してもよい。
【００８０】
図２７は、他のスティフナー母材を説明するための図である。
【００８１】
図２７を参照するに、スティフナー母材７９は、金属膜６３が形成された凸部６１が収容される貫通部８１を有する。貫通部８１の形状は、スティフナー母材７９の上面７９Ａ（多層配線構造体１４が形成される側）から下方（下面７９Ｂ（支持体７１が挿入される側））に向かうにつれて幅広形状とされている。
【００８２】
このように、金属膜６３が形成された凸部６１が収容される貫通部８１の形状を、スティフナー母材７９の上面７９Ａ（多層配線構造体１４が形成される側）からスティフナー母材７９の下面７９Ｂに向かうにつれて幅広形状とすることにより、支持体取外工程において、スティフナー母材７９から支持体７１を容易に取り外すことができる。
【００８３】
スティフナー母材７９の上面７９Ａと貫通部８１の側面８１Ａとが成す角度θは、例えば、１度〜３０度とすることができる。スティフナー母材７９は、半導体チップ１２の熱膨張係数と略等しく、先に説明したスティフナー１５と同様な材料により構成されている。
【００８４】
（第２の実施の形態）
図２８は、本発明の第２の実施の形態に係る半導体装置（半導体パッケージ）の断面図である。図２８において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００８５】
図２８を参照するに、第２の実施の形態の半導体装置９０は、第１の実施の形態の半導体装置１０に設けられた配線基板１１の代わりに配線基板９１を設けた以外は、半導体装置１０と同様に構成される。
【００８６】
配線基板９１は、配線基板１１に設けられた多層配線構造体１４の代わりに多層配線構造体９２を設けた以外は配線基板１１と同様に構成される。多層配線構造体９２は、チップ接続用パッド１８の厚さを薄くして、はんだ２０を貫通孔２９の一部に設けた（言い換えれば、はんだ２０を絶縁層１７間に配設した）以外は、多層配線構造体１４と同様に構成される。
【００８７】
このような構成とされた第２の実施の形態の半導体装置９０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００８８】
また、貫通孔２９間に位置する部分の絶縁層１７がソルダーレジスト層として機能するため、隣り合うはんだ２０が接触することを防止できる。特に、電極パッド４８が狭ピッチで配置された半導体装置１２を多層配線構造体９２に実装する場合に有効である。
【００８９】
図２９〜図３７は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図２９〜図３７において、第２の実施の形態の半導体装置９０と同一構成部分には同一符号を付す。
【００９０】
図２９〜図３７を参照して、第２の実施の形態の半導体装置９０の製造方法について説明する。始めに、図２９に示す工程では、第１の実施の形態で説明した図４に示す基板５５を切断位置Ｅに沿って切断する。これにより、後述する支持体９７の凸部９５が複数形成される。複数の凸部９５の上面９５Ａは、平坦な面とされている。
【００９１】
次いで、図３０に示す工程では、凸部９５の表面全体を覆うように金属膜６３を形成する。次いで、図３１に示す工程では、第１の実施の形態で説明した図１１に示す構造体の凸部配設領域Ｆに対応する部分に形成された金属膜６６上に、金属膜６３が形成された凸部９５を接着して、凸部９５に形成された金属膜６３と、支持基板６５に形成された金属膜６６とを電気的に接続する。これにより、金属膜６３が形成された複数の凸部９５と、金属膜６６が形成された支持基板６５とを備えた支持体９７が形成される。
【００９２】
次いで、図３２に示す工程では、スティフナー母材５３に形成された貫通部４７に、金属膜６３が形成された凸部９５を挿入して、スティフナー母材５３と支持体９７とを仮接着する（仮接着工程）。これにより、凸部９５の上面９５Ａに設けられた金属膜６３の上面とスティフナー母材５３の上面５３Ａとが略面一となる。スティフナー母材５３と支持体９７との仮接着には、例えば、熱剥離タイプの両面テープを用いることができる。
【００９３】
次いで、図３３に示す工程では、図３２に示す構造体上に、複数の貫通孔２９を有した絶縁層１７を形成する。このとき、貫通孔２９は、はんだ２０の形成領域に対応する部分の金属膜６３を露出するように形成する。絶縁層１７は、第１の実施の形態で説明した図１４に示す工程と同様な処理を行うことで形成する。
【００９４】
次いで、図３４に示す工程では、金属膜６３，６６を給電層とする電解めっき法により、貫通孔２９に露出された部分の金属膜６３上にはんだ２０を形成する。はんだ２０としては、例えば、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｃｕ−Ｎｉ系はんだ、Ｓｎ−Ｃｕ系はんだ、Ｉｎ等を用いることができる。また、はんだ２０の厚さは、例えば、１μｍ〜２０μｍとすることができる。
【００９５】
次いで、図３５に示す工程では、第１の実施の形態で説明した図１６〜図２３に示す工程と同様な処理を行うことで、個片化されていない複数の配線基板９１を形成し、その後、個片化されていない複数の配線基板９１の上下を反転させる。
【００９６】
次いで、図３６に示す工程では、図３５に示す構造体を切断位置Ｃに沿って切断することで、多層配線構造体９２及びスティフナー１５を個片する（切断工程）。これにより、複数の配線基板１１が個片化される。
【００９７】
次いで、図３７に示す工程では、電極パッド４８にバンプ２３が形成された半導体チップ１２を、多層配線構造体９２に設けられたチップ接続用パッド１８にフリップチップ実装する。これにより、第２の実施の形態の半導体装置９０が製造される。
【００９８】
本実施の形態の半導体装置の製造方法によれば、凸部９５の上面９５Ａ側にはんだ２０を配設するための凹部５９を形成する工程が不要となるため、半導体装置９０の製造コストを低減することができる。
【００９９】
また、はんだ２０が絶縁層１７の貫通孔２９に形成されるため、多層配線構造体９２に設けられたチップ接続用パッド１８に半導体チップ１２をフリップチップ実装する際、隣り合うはんだ２０が接触してショートすることを防止できる。
【０１００】
本実施の形態の半導体装置９０の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【０１０１】
なお、本実施の形態では、電解めっき法によりはんだ２０を形成する場合を例に挙げて説明したが、インクジェット法によりはんだ２０を形成してもよい。この場合、先に説明した図３０に示す工程の処理が不要となるため、半導体装置９０の製造コストを低減することができる。
【０１０２】
また、本実施の形態では、凸部９５と支持基板６５とが別体とされた支持体９７を用いて半導体装置９０を製造する場合を例に挙げて説明したが、凸部９５と支持基板６５とが一体的に構成された支持体を用いて半導体装置９０を製造してもよい。
【０１０３】
また、本実施の形態では、スティフナー母材５３を用いて半導体装置９０を製造する場合を例に挙げて説明したが、スティフナー母材５３の代わりに第１の実施の形態で説明したスティフナー母材７９（図２７参照）を用いて半導体装置９０を製造してもよい。
【０１０４】
また、本実施の形態では、図３４に示す工程において、金属膜６３上にはんだ２０を形成する場合を例に挙げて説明したが、はんだ２０の代わりに、はんだ以外の金属からなるパッドを設けてもよい。具体的には、金属膜６３上に、電解めっき法により、金層と、ニッケル層と、銅層とを順次積層させ、多層配線構造体形成後、支持体を除去することで、金層、ニッケル層、及び銅層からなるパッドを形成する。このようなパッドを有した配線基板に半導体チップ１２を実装する場合、予め、パッド表面にはんだペーストを形成した後、配線基板に半導体チップ１２をフリップチップ接続する。
【０１０５】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１０６】
本発明は、半導体チップが実装される多層配線構造体と、多層配線構造体に設けられたスティフナーとを備えた配線基板及びその製造方法、及び半導体装置及びその製造方法に適用できる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態に係る半導体装置（半導体パッケージ）の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１７）である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１８）である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１９）である。
【図２１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２０）である。
【図２２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２１）である。
【図２３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２２）である。
【図２４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２３）である。
【図２５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２４）である。
【図２６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２５）である。
【図２７】他のスティフナー母材を説明するための図である。
【図２８】本発明の第２の実施の形態に係る半導体装置（半導体パッケージ）の断面図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図３５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図３６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図３７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【符号の説明】
【０１０８】
１０，９０  半導体装置
１１，９１  配線基板
１２  半導体チップ
１４，９２  多層配線構造体
１５  スティフナー
１７，２１，２４  絶縁層
１７Ａ，１７Ｂ，２１Ａ，２４Ａ  面
１８  チップ接続用パッド
１８Ａ，４３Ａ  接続面
１９，２２，２５  配線パターン
２０  はんだ
２０Ａ，５３Ａ，５５Ａ，６５Ａ，７９Ａ，９５Ａ  上面
２３  バンプ
２７  ソルダーレジスト層
２９  貫通孔
３４，３９，４５，５７Ａ，７４Ａ  開口部
３６，４２  ビア
３７  配線
４３  外部接続用パッド
４７，８１  貫通部
４７Ａ，８１Ａ  側面
４８  電極パッド
５１  板体
５３，７９  スティフナー母材
５５  基板
５７，７４  レジスト膜
５９  凹部
６１，９５  凸部
６３，６６  金属膜
６５  支持基板
６７  アライメントマーク
７１，９７  支持体
７３  シード層
７６  めっき膜
７９Ｂ  下面
Ａ  チップ実装領域
Ｂ  スティフナー形成領域
Ｃ，Ｅ  切断位置
Ｄ  凸部形成領域
Ｆ  凸部配設領域
θ  角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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