(57)【要約】【課題】  論理パターン試験における高電圧割り込み径路の影響を低減し、ＤＵＴに印加する信号の波形品質が向上した半導体試験装置を提供する。【解決手段】  第１のスイッチ手段２を介してＤＵＴに論理レベル信号を印加するドライバ１と、第２のスイッチ手段４を介してＤＵＴに所定の高電圧レベル信号を印加する高電圧ドライバ３と、第３のスイッチ手段７を介してＤＵＴにＤＣレベル信号を印加するＤＣ計測ユニット５とを具備する半導体試験装置に於いて、ＤＣ計測ユニット５と第３のスイッチ手段７との間に接続される第４のスイッチ手段１４を備え、第３のスイッチ手段７と第４のスイッチ手段１４との接続点に第２のスイッチ手段４を介して高電圧ドライバ３が接続されることを特徴とする。【選択図】                    図１
2009192396.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチ手段を介してＤＵＴに論理レベル信号を印加するドライバと、第２のスイッチ手段を介してＤＵＴに所定の高電圧レベル信号を印加する高電圧ドライバと、第３のスイッチ手段を介してＤＵＴにＤＣレベル信号を印加するＤＣ計測ユニットとを具備する半導体試験装置に於いて、
前記ＤＣ計測ユニットと前記第３のスイッチ手段との間に接続される第４のスイッチ手段を備え、
前記第３のスイッチ手段と前記第４のスイッチ手段との接続点に前記第２のスイッチ手段を介して前記高電圧ドライバが接続される
ことを特徴とする半導体試験装置。
【請求項２】
前記第２のスイッチ手段および前記第４のスイッチ手段としてリレーを用いたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記第２のスイッチ手段および前記第４のスイッチ手段としてアナログスイッチを用いたことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記第２のスイッチ手段および前記第４のスイッチ手段としてダイオードブリッジを用いたことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定デバイスに高電圧を印加する高電圧割り込み径路を有する半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置において、ピンエレクトロニクス部は被測定デバイス（以下ＤＵＴと記す）への信号の印加、および、ＤＵＴから発生される信号の計測を行い、ＤＵＴの動作ならびに信号の状態を計測して良否を判定する機能を有する。この場合、フラッシュメモリ等、高電圧印加が必要なデバイスに対し、高電圧割り込み径路をピンエレクトロニクス部に設けている。
【０００３】
図５は、従来の半導体試験装置に於ける、高電圧割り込み径路を有するピンエレクトロニクス部の構成を示す構成説明図である。
【０００４】
ドライバ１は所定個数設けられ、測定パターンの論理値に対応した論理レベル信号を出力する。出力リレー２は、ドライバ１とＤＵＴとの間に接続される第１のスイッチ手段を構成し、論理レベル信号をＤＵＴに印加する場合にオンとなる。アナログコンパレータ（以下コンパレータと記す）１０は所定個数設けられ、ＤＵＴからの応答信号を基準値と比較する。
【０００５】
高電圧ドライバ３は所定個数設けられ、所定の高電圧レベル信号を発生、出力する。高電圧径路出力リレー４は、高電圧ドライバ３とＤＵＴとの間に接続される第２のスイッチ手段を構成し、高電圧ドライバ３の割り込みにより高電圧レベル信号をＤＵＴに印加する場合にオンとなる。
【０００６】
ＤＣ計測ユニット５は、ＤＣレベル信号の発生、出力および測定を行う。フォースリレー７は、ＤＣ計測ユニット５のフォース線６とＤＵＴとの間に接続される第３のスイッチ手段を構成する。センスリレー９は、ＤＣ計測ユニット５のセンス線８とＤＵＴとの間に抵抗Ｒ１を介して接続される。ここで、抵抗Ｒ１は、センスリレー９の端子間容量による悪影響を低減するためのセンス径路用抵抗である。
【０００７】
なお、ピンエレクトロニクス部にはこれ以外にタイミング発生などの機能を有する場合があるが、ここでは省略する。
【０００８】
また、上記の各リレーにはリードリレーなど機械接点を持つもの（メカニカルリレー）や、半導体リレーなど接続・非接続の状態を作り出せる任意のスイッチ手段を用いることができる。
【０００９】
図１装置の動作を次に説明する。
【００１０】
論理パターンによる機能試験を行う場合、フォースリレー７、センスリレー９、高電圧径路出力リレー４はオフとなり、出力リレー２はオンとなる。ドライバ１から出力された論理レベル信号は、論理パターン試験径路（以下Ｘ径路と記す）１１で示すように、出力リレー２を経由してＤＵＴに印加される。ＤＵＴから出力される応答信号はコンパレータ１０で基準値と比較されて論理信号に変換され、周知の方法で期待値パターンと比較される（図示せず）。
【００１１】
高電圧ドライバ３の割り込みを行う場合は、フォースリレー７、センスリレー９、出力リレー２はオフとなり、高電圧径路出力リレー４はオンとなる。高電圧ドライバ３から出力された高電圧レベル信号は、高電圧割り込み径路（以下Ｙ径路と記す）１２に示す様に、高電圧径路出力リレー４を経由してＤＵＴに印加される。
【００１２】
ＤＣ測定を行う場合、出力リレー２、高電圧径路出力リレー４はオフとなり、フォースリレー７、センスリレー９はオンとなる。ＤＣ計測ユニット５からフォース線６に出力されたＤＣレベル信号は、ＤＣ径路１３に示すように、フォースリレー７を経由してＤＵＴに印加され、センス径路用抵抗Ｒ１、センスリレー９、センス線８を経由して測定される。
【００１３】
以上のように、図１の装置では、リレーの切り替えにより、機能毎の径路を切り替えている。
【００１４】
半導体試験装置に関連する先行技術文献としては次のようなものがある。
【００１５】
【特許文献１】特開平１１−３２６４４１
【発明の開示】
【発明が解決しようとする課題】
【００１６】
各リレー２、４、７、９は通常メカニカルリレーを使用するが、寿命品であり高価なため、近年では、安価で高寿命の半導体リレーを使用することが多い。しかし、半導体リレーはスイッチオフ時に容量（端子間容量、以下オフ容量と記す）と等価となってしまう特徴がある。
【００１７】
図５のＸ径路を使用する場合、高電圧径路出力リレー４、フォースリレー７、センスリレー９はスイッチオフとなるので、そのオフ容量Ｃ１、Ｃ２、Ｃ３がＸ径路に対し、並列に接続されるようになる。それらは高速線路に対してインピーダンス不整合による反射の要因となり、このためＤＵＴへ印加するドライバ１出力波形の品質が悪化する。
【００１８】
近年のＤＵＴは立ち上がり／立ち下りが急峻な高速波形が要求されてきているため、ＤＵＴに伝播するドライバ１出力波形の品質劣化要因は極力取り除いた方が良い。
【００１９】
この場合、センスリレー９に関しては、センス径路用抵抗Ｒ１を追加することで、Ｘ径路に対しオフ容量Ｃ３の影響を低減することが可能であるが、回路構成上、フォースリレー７、高電圧径路出力リレー４に関しては線路特性インピーダンスに対して十分大きな抵抗等を追加することはできない。
【００２０】
たとえメカニカルリレーを用いた場合であっても、Ｘ径路１１に対して、メカニカルリレーの実装ＰＡＤやスルーホール等が高速信号の反射の要因となるので、ドライバ１出力波形の品質は悪化する恐れがある。
【００２１】
本発明はこのような課題を解決しようとするもので、論理パターン試験における高電圧割り込み径路の影響を低減し、ＤＵＴに印加する信号の波形品質が向上した半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
第１のスイッチ手段を介してＤＵＴに論理レベル信号を印加するドライバと、第２のスイッチ手段を介してＤＵＴに所定の高電圧レベル信号を印加する高電圧ドライバと、第３のスイッチ手段を介してＤＵＴにＤＣレベル信号を印加するＤＣ計測ユニットとを具備する半導体試験装置に於いて、
前記ＤＣ計測ユニットと前記第３のスイッチ手段との間に接続される第４のスイッチ手段を備え、
前記第３のスイッチ手段と前記第４のスイッチ手段との接続点に前記第２のスイッチ手段を介して前記高電圧ドライバが接続される
ことを特徴とする。
【００２３】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記第２のスイッチ手段および前記第４のスイッチ手段としてリレーを用いたことを特徴とする。
【００２４】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記第２のスイッチ手段および前記第４のスイッチ手段としてアナログスイッチを用いたことを特徴とする。
【００２５】
請求項４記載の発明は、
請求項１記載の半導体試験装置において、
前記第２のスイッチ手段および前記第４のスイッチ手段としてダイオードブリッジを用いたことを特徴とする。
【発明の効果】
【００２６】
以上説明したことから明らかなように、本発明によれば、第１のスイッチ手段を介してＤＵＴに論理レベル信号を印加するドライバと、第２のスイッチ手段を介してＤＵＴに所定の高電圧レベル信号を印加する高電圧ドライバと、第３のスイッチ手段を介してＤＵＴにＤＣレベル信号を印加するＤＣ計測ユニットとを具備する半導体試験装置に於いて、前記ＤＣ計測ユニットと前記第３のスイッチ手段との間に接続される第４のスイッチ手段を備え、前記第３のスイッチ手段と前記第４のスイッチ手段との接続点に前記第２のスイッチ手段を介して前記高電圧ドライバが接続されることにより、論理パターン試験における高電圧割り込み径路の影響を低減し、ＤＵＴに印加する信号の波形品質が向上した半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２８】
図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成回路図である。図５と同じ部分は同一の記号を付して重複する説明は省略する。
【００２９】
ＤＣ計測ユニット切断リレー１４は、ＤＣ計測ユニット５のフォース線６とフォースリレー７（第３のスイッチ手段）との間を接続する第４のスイッチ手段を構成する。
【００３０】
フォースリレー７とＤＣ計測ユニット切断リレー１４との接続点に高電圧径路出力リレー４（第２のスイッチ手段）を介して高電圧ドライバ３が接続される。
【００３１】
図１装置の動作を次に説明する。
【００３２】
論理パターンによる機能試験を行う場合、フォースリレー７、ＤＣ計測ユニット切断リレー１４、センスリレー９、高電圧径路出力リレー４はオフとなり、出力リレー２はオンとなる。ドライバ１から出力された論理レベル信号は、Ｘ径路１１で示すように、出力リレー２を経由してＤＵＴに印加される。ＤＵＴから出力される応答信号はコンパレータ１０で基準値とアナログ比較されて論理信号に変換された後、期待値パターンと論理比較される（図示せず）。
【００３３】
高電圧ドライバ３の割り込みを行う場合は、センスリレー９、出力リレー２、ＤＣ計測ユニット切断リレー１４はオフとなり、高電圧径路出力リレー４、フォースリレー７はオンとなる。高電圧ドライバ３から出力された高電圧レベル信号は、Ｚ径路１５に示す様に、高電圧径路出力リレー４とフォースリレー７を経由してＤＵＴに印加される。
【００３４】
ＤＣ測定を行う場合、出力リレー２、高電圧径路出力リレー４はオフとなり、ＤＣ計測ユニット切断リレー１４、フォースリレー７、センスリレー９はオンとなる。ＤＣ計測ユニット５からフォース線６に出力されたＤＣレベル信号は、フォース線６、ＤＣ計測ユニット切断リレー１４、フォースリレー７を経由してＤＵＴに印加され、センス径路用抵抗Ｒ１、センスリレー９、センス線８を経由してＤＣ計測ユニット５で測定される。上記で、各リレーの制御はＣＰＵにより行われる。
【００３５】
図２は、Ｘ径路１１に並列に入るリレーのオフ容量を（ａ）図５従来装置の場合と（ｂ）図１装置の場合とで影響比較するための動作説明図である。
【００３６】
図２（ａ）の場合、Ｚ径路１１のＫ点における並列容量（ＣＫ１）は高電圧径路出力リレー４のオフ容量（Ｃ１）とフォースリレー７のオフ容量（Ｃ２）との足し合わせとなり、
ＣＫ１  ＝  Ｃ１  ＋  Ｃ２      （１）
で表される。
【００３７】
一方、図２（ｂ）の場合は、Ｋ点における容量（ＣＫ２）は高電圧径路出力リレー４のオフ容量（Ｃ１）とＤＣ計測ユニット切断リレー１４のオフ容量（Ｃ３）との並列接続と、フォースリレー７のオフ容量（Ｃ２）との直列接続となるので、
ＣＫ２  ＝［１／Ｃ２＋１／（Ｃ１＋Ｃ３）］−１        （２）
と表される。
【００３８】
（１）（２）式より    ＣＫ１  ＞    ＣＫ２    
という関係が成り立ち、図１装置の場合のＫ点における容量（ＣＫ２）を図５装置の場合のＫ点における並列容量（ＣＫ１）より常に小さくすることができる。これは、Ｋ点における並列容量は、従来の図５装置ではオフ容量Ｃ１がＣ２と並列に入っていたのでＣ２より大きくなっていたが、図１装置ではオフ容量Ｃ１がＣ３とともにＣ２と直列に入るためＣ２よりも小さくなることによる。
【００３９】
上記のような構成の半導体試験装置によれば、高電圧印加の径路接続を変え、リレーを一個追加するのみの簡易変更で、高速線路（Ｘ径路）に対する高電圧割り込み径路の影響を低減することができるので、インピーダンス不整合による反射を減少させ、ドライバ１から出力される信号波形の品質劣化を低減することができる。
【００４０】
なお、図１では高電圧径路出力リレー４とＤＣ計測ユニット切断リレー１４に半導体リレーやメカニカルリレーを想定しているが、この２箇所の切り替え部においてはリレー以外のスイッチ手段を用いてもよい。すなわち、フォースリレー７に関しては、ドライバ１とＤＵＴ間の高速線路（Ｘ径路）に直接接続するため、低キャパシタンス（Ｃ２）のスイッチ手段が必要になってくるが、高電圧径路出力リレー４およびＤＣ計測ユニット切断リレー１４に関しては、上記（２）式が示すように、フォースリレー７に比べＫ点容量ＣＫ２に対するオフ容量Ｃ１，Ｃ３の影響が少ないため、スイッチ手段の種類は限定されず、下記の条件（Ａ）（Ｂ）を満足する任意のスイッチ手段が使用可能である。
（Ａ）高電圧径路出力スイッチ手段（第２のスイッチ手段）：スイッチオフ時のリーク電流が低いこと。本スイッチ手段はＤＣテストを行う際オフしているが、ＤＣテストの精度に影響がないよう、オフリークの精度が求められる。
（Ｂ）ＤＣ計測ユニット切断スイッチ手段（第４のスイッチ手段）：フォースリレー７と同様の電流が流せる必要がある。本スイッチ手段は、フォース線上に位置するため、ＤＣテストを行う際に必要な電流量が流せる必要がある。
【００４１】
図３は図１装置の第１の変形例で、高電圧径路出力スイッチ手段およびＤＣ計測ユニット切断スイッチ手段としてアナログスイッチを用いたものを示す構成回路図である。図１と同じ部分は同一の記号を付して重複する説明は省略する。
【００４２】
高電圧径路出力用スイッチ４ａおよびＤＣ計測ユニット切断用スイッチ１４ａはそれぞれ第２のスイッチ手段および第４のスイッチ手段を構成する、並列接続されたＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴからなる標準的なアナログスイッチであり、それぞれスイッチ４ａ用制御信号、スイッチ１４ａ用制御信号により制御される。
【００４３】
図４は図１装置の第２の変形例で、高電圧径路出力スイッチ手段およびＤＣ計測ユニット切断スイッチ手段としてダイオードブリッジを用いたものを示す構成回路図である。図１と同じ部分は同一の記号を付して重複する説明は省略する。
【００４４】
高電圧径路出力用ダイオードブリッジ回路４ｂおよびＤＣ計測ユニット切断用ダイオードブリッジ回路１４ｂは、それぞれ第２のスイッチ手段および第４のスイッチ手段を構成する周知のダイオードブリッジ回路である。
【００４５】
高電圧径路出力用ダイオードブリッジ回路４ｂにおいて、ダイオードＤ１，Ｄ２の直列回路と、ダイオードＤ３，Ｄ４の直列回路は並列に接続されてダイオードブリッジ回路を構成し、ダイオードＤ１，Ｄ３のアノード側に正側電流源Ｉ１が、ダイオードＤ２，Ｄ４のカソード側に負側電流源Ｉ２が接続される。ダイオードＤ１，Ｄ３のアノード側と電流源Ｉ２のシンク側とは制御スイッチＳＷ１で接続され、電流源Ｉ１のソース側とダイオードＤ２，Ｄ４のカソード側とは制御スイッチＳＷ２で接続される。
【００４６】
高電圧径路出力用ダイオードブリッジ回路４ｂ内のスイッチＳＷ１、ＳＷ２がオフ時にはダイオードＤ１〜Ｄ４はオンとなり、高電圧径路出力用ダイオードブリッジ回路４ｂの入出力Ａ点とＢ点とは接続状態となる。
【００４７】
また、スイッチＳＷ１、ＳＷ２がオン時には、ダイオードＤ１〜Ｄ４がオフとなり、Ａ点とＢ点とは切断状態となる。
【００４８】
なお、ＤＣ計測ユニット切断用ダイオードブリッジ回路１４ｂも高電圧径路出力用ダイオードブリッジ回路４ｂと同様の動作で切り替えを行う。
【００４９】
上記の各変形例で用いたアナログスイッチや、ダイオードブリッジによるスイッチ手段は、半導体リレーまたはメカニカルリレーに比較して高速の切り替えが可能であるため、半導体試験装置のテスト高速化を実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例を示す構成回路図である。
【図２】図５装置と図１装置とでリレーのオフ容量の影響比較を行うための動作説明図である。
【図３】図１装置の第１の変形例を示す構成回路図である。
【図４】図１装置の第２の変形例を示す構成回路図である。
【図５】従来の半導体試験装置の構成説明図である。
【符号の説明】
【００５１】
１  ドライバ
２  第１のスイッチ手段
３  高電圧ドライバ
４，４ａ，４ｂ  第２のスイッチ手段
５  ＤＣ計測ユニット
７  第３のスイッチ手段
１４，１４ａ，１４ｂ  第４のスイッチ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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