(57)【要約】【課題】回路規模の縮小を可能としたクーロンカウンタを提供する。【解決手段】センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、入力電圧に比例したカウント値を出力するクーロンカウンタ１００であって、サンプリング容量Ｃｓ１と、積分容量Ｃｉ１とを有し、入力電圧をサンプリング容量Ｃｓ１でサンプリングすると共に、サンプリングされた入力電圧に比例する電圧を積分容量Ｃｉ１で積分するスイッチト・キャパシタ方式の積分回路と、積分容量Ｃｉ１で積分された電圧を反映して積分回路から出力される出力電圧Ｖｏｕｔ-がＶＣＭ以上の場合は信号Ｑを出力し、出力電圧Ｖｏｕｔ-がＶＣＭよりも低い場合は信号ＱＢを出力するコンパレータ５と、信号Ｑ、ＱＢとを一定時間カウントしてその差をカウント値として出力するロジック回路１０と、を備える。【選択図】図３
2009192464.tif 000002
【特許請求の範囲】
【請求項１】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と、第１のキャパシタ及び第２のキャパシタを有し、前記スイッチ素子が操作されることにより、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、を備えることを特徴とするクーロンカウンタ。
【請求項２】
前記カウント値を第１のカウント値として保持する第１の記憶回路と、
前記カウント値をさらに一定時間積算して第２のカウント値を保持する第２の記憶回路と、を備えることを特徴とする請求項１に記載のクーロンカウンタ。
【請求項３】
前記カウント回路は、前記第１の記憶回路と前記第２の記憶回路の両方に向けて、同じカウント値を同じタイミングで出力することを特徴とする請求項２に記載のクーロンカウンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クーロンカウンタに関する。
【背景技術】
【０００２】
例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話やゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
【特許文献１】特開２００６−１８４０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だけ回路規模が大きくなってしまうという問題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能としたクーロンカウンタの提供を目的とする。
【課題を解決するための手段】
【０００４】
〔発明１〕  上記課題を解決するために、発明１のクーロンカウンタは、検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、スイッチ素子と、第１のキャパシタ及び第２のキャパシタを有し、前記スイッチ素子が操作されることにより、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、を備えることを特徴とするものである。
【０００５】
このような構成によれば、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例した数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
【０００６】
〔発明２〕  発明２のクーロンカウンタは、発明１のクーロンカウンタにおいて、前記カウント値を第１のカウント値として保持する第１の記憶回路と、前記カウント値をさらに一定時間積算して第２のカウント値を保持する第２の記憶回路と、を備えることを特徴とするものである。
このような構成によれば、例えば、更新パルスが入力されてから次の更新パルスが入力されるまでの「１変換時間当たりのカウント値」を第１の記憶回路で保持することができる。また、例えば、「単位時間当たりのカウント値」を第２の記憶回路で保持することができる。
【０００７】
〔発明３〕  発明３のクーロンカウンタは、発明２のクーロンカウンタにおいて、前記カウント回路は、前記第１の記憶回路と前記第２の記憶回路の両方に向けて、同じカウント値を同じタイミングで出力することを特徴とするものである。
このような構成によれば、例えば、検出抵抗を流れる現在の電流量を「１回変換時間当たりのカウント値」と「単位時間当たりのカウント値」の両方にほぼ同時に反映させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を添付図面を参照して説明する。
（１）第１実施形態
（クーロンカウンタの構成例）
図１は、本発明の実施の形態に係るクーロンカウンタ１００と、クーロンカウンタ１００の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等の充放電可能な２次電池が着脱可能に装着されている。
【０００９】
図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、センス抵抗の両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であり、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に接続されている。
【００１０】
また、ＩＣ部５０には２つの入力端子Ｖｉｎ+、Ｖｉｎ-が設けられており、これら入力端子Ｖｉｎ+、Ｖｉｎ-がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ+、Ｖｉｎ-間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば１３ビットのカウント値が出力される。
【００１１】
図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩＣ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウント値を示す。図２に示すように、入力電圧とカウント値は例えば右肩上がりの比例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧によって、例えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値をとるときのカウント値は８１９２（＝２13）に設定され、最小値をとるときのカウント値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓに流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れていることを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部から−８１９２〜＋８１９２のカウント値が出力される。
なお、入力電圧は、例えば基準電圧発生回路の基準電圧によって、その値を一定の範囲に設定することが可能である。また、充放電の電流は、例えばセンス抵抗Ｒｓの抵抗値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である。次に、ＩＣ部の構成について説明する。
【００１２】
図３は、ＩＣ部５０の構成例を示すブロック図である。図３に示すように、クーロンカウンタが有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１と、基準電圧発生回路（以下、ＶＲＥＦ回路）３と、コンパレータ５と、ロジック回路１０と、を備える。
【００１３】
次に、これら各部の接続関係を説明する。図３に示すように、サンプリング容量Ｃｓ１の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ+に接続されると共に、スイッチＢ１を介して入力端子Ｖｉｎ-に接続されている。また、この入力側電極はスイッチＣ１を介してＶＲＥＦ回路３のＸ端子に接続されると共に、スイッチＤ１を介してＶＲＥＦ回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に接続されると共に、スイッチＳ１を介してコモン電圧（以下、ＶＣＭ）に接続されている。なお、ＶＣＭは例えば１Ｖである。
【００１４】
サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ-に接続されると共に、スイッチＢ２を介して入力端子Ｖｉｎ+に接続されている。また、この入力側電極はスイッチＤ２を介してＶＲＥＦ回路３のＸ端子に接続されると共に、スイッチＣ２を介してＶＲＥＦ回路３のＹ端子に接続されている。また、サンプリング容量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に、スイッチＳ２を介してＶＣＭに接続されている。
【００１５】
なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続されると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアンプ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用のスイッチＲ１、Ｒ２がそれぞれ接続されている。
【００１６】
全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続されており、負出力端子側の電位Ｖｏｕｔ-がコンパレータ５の入力端子Ｉｎ＋に入力され、正出力端子側の電位Ｖｏｕｔ+がコンパレータ５の入力端子Ｉｎ−に入力されるようになっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の出力端子Ｑから出力される信号Ｑと、コンパレータ５の出力端子ＱＢから出力される信号ＱＢとがそれぞれロジック回路１０に入力されるようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるようになっている。
【００１７】
図４は、本発明の第１実施形態に係るロジック回路１０の構成例を示すブロック図である。図４に示すように、このロジック回路１０は、内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕｌａｔｅｄ  Ｃｕｒｒｅｎｔ  Ｒｅｓｉｓｔｏｒ）１９と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、それぞれが複数個のフリップフロップからなるレジスタである。
【００１８】
図４に示すように、内部カウンタ１１には、図示しない発振回路で生成されたＣＬＯＣＫ信号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成されたレジスタ更新パルス（以下、更新パルス）と、コンパレータ５（図３参照。）から出力される信号Ｑ、ＱＢが入力されるようになっている。
【００１９】
さらに、内部カウンタ１１は、少なくとも２つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウント値」として保持すると共に、その保持する値を外部に出力するようになっている。また、演算回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算して「単位時間当たりのカウント値」を保持すると共に、その保持する値を外部に出力するようになっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント値」は、その両方とも２次電池の充放電状態を示すデータである。
【００２０】
（クーロンカウンタの動作例）
次に、クーロンカウンタの動作例について説明する。
図５は、クーロンカウンタが有するスイッチ等の動作例を示すタイミングチャートである。図５において、「ＣＬＫＲ」は図３に示したスイッチＲ１、Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される、出力制御信号（Ｅｎａｂｌｅ）を示す。
【００２１】
まず、図５のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量の蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ+の電位（以下、単にＶｉｎ+）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の入力側電極に入力端子Ｖｉｎ-の電位（以下、単にＶｉｎ-）が印加され、その出力側電極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ+）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ-）に応じた電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。その結果、負出力端子側の電位Ｖｏｕｔ-と、正出力端子側の電位Ｖｏｕｔ+は共にＶＣＭとなる。
【００２２】
次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極にＶｉｎ-が印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｖｉｎ-−Ｖｉｎ+）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には（Ｖｉｎ+−Ｖｉｎ-）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電圧Ｖ１が積分容量Ｃｉ１に転送される。
【００２３】
また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ+が印加され、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ+−Ｖｉｎ-）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｖｉｎ-−Ｖｉｎ+）に比例した電圧−Ｖ１が生じる。つまり、電圧−Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現れ、電位Ｖｏｕｔ-は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ+は「ＶＣＭ−Ｖ１」となる。
【００２４】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧のサンプリング動作が行われる。基準電圧とは、ＶＲＥＦ回路３から出力される電圧のことであり、端子Ｘ、Ｙ間の電位差のことである。ここでは、ＶＲＥＦ回路３が有するＸ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、ＶＲＥＦ回路３が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負出力端子側の電位Ｖｏｕｔ-と、正出力端子側の電位Ｖｏｕｔ+は共にＶＣＭとなる。
【００２５】
次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転送される。
【００２６】
また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転送される。
【００２７】
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現れ、電位Ｖｏｕｔ-は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ+は「ＶＣＭ−Ｖ１−Ｖ２」となる。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換していく。
【００２８】
図６は、入力電圧の信号Ｑ，ＱＢへの変換方法を示す図である。ここでは、より具体的な説明を行うために、図３に示したＶｉｎ+を１０ｍＶ、Ｖｉｎ-を０ｍＶとする。また、ＶＲＥＦ回路３は端子Ｘと端子Ｙとの間の電位差を例えば５０ｍＶ又は−５０ｍＶに切り替える機能を有するが、ここではＶＲＥＦ回路３の機能の一例として、端子Ｘの電位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定するものとする。なお、図６では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図５と同じである。
【００２９】
図６に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ-はＶＣＭとなっている。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｓ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ-はＶＣＭから“１０”上昇し、ＶＣＭ＋１０となる。
【００３０】
またこのとき、コンパレータ５は、Ｖｏｕｔ-≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力をＶＲＥＦ回路３にフィードバックする。これにより、ＶＲＥＦ回路３において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧のサンプリング動作が行われるので、Ｖｏｕｔ-は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｓ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ-はＶＣＭ＋１０に“−５０”が足されて、ＶＣＭ−４０となる。
【００３１】
次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ-は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ-はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき、コンパレータ５は、Ｖｏｕｔ-＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力をＶＲＥＦ回路３にフィードバックする。これにより、ＶＲＥＦ回路３において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ４では、基準電圧のサンプリング動作が行われるので、Ｖｏｕｔ-は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ-はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋２０となる。
【００３２】
以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ-をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３のときのＶｏｕｔ-が、Ｖｏｕｔ-≧ＶＣＭ、となっているときは、コンパレータ５から信号Ｑを出力する共に、ＶＲＥＦ回路３の端子Ｘを−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ３のときのＶｏｕｔ-が、Ｖｏｕｔ-＜ＶＣＭ、となっているときは、コンパレータ５から信号ＱＢを出すと共に、ＶＲＥＦ回路３の端子Ｘを５０ｍＶに設定する。このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ-をＶＣＭを基準に２値化して、デジタル信号Ｑ，ＱＢを出力する。そして、出力された信号Ｑ，ＱＢはロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値が外部に出力される。
【００３３】
図７は、本発明の第１実施形態に係る信号Ｑ，ＱＢのカウント方法を示す図である。図７において、分周信号ＣｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝２13）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６００ｓｅｃ／４０９６、４０９６＝２12）に設定されており、１時間当たり約２12回更新パルスが出力される。
【００３４】
図７において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、ＣＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ１１は信号Ｑ，ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、図７では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力される。
【００３５】
なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例えば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭＲ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１回変換時間当たりの充放電量を示しており、この値は外部に出力される。
【００３６】
また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８によって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６）は演算回路によって４０９６（＝２12）で割り算され、小数点以下を切り捨てた値（例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持する。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示しており、この値は外部に出力される。
このように、本発明の第１実施形態によれば、特許文献１に開示された従来例とは異なり、コンパレータ１１から出力される信号Ｑ，ＱＢの出力数（即ち、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小が可能である。
【００３７】
また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショートして放電させているため、１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）以下のわずかな電池充放電電流を検知することはできない。これに対して、本発明の第１実施形態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積算容量Ｃｉ１、Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積算容量Ｃｉ１、Ｃｉ２の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の電流が流れていても、Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１ＬＳＢ分の電荷まで溜まれば信号Ｑ，ＱＢのカウント値として出力される。このため、１ＬＳＢ以下のわずかな電流も検知可能である。
【００３８】
さらに、本発明の第１実施形態によれば、ＣＭＲ１７とＡＣＲ１９とを備えているので、「１回変換時間当たりのカウント値」と「単位時間当たりのカウント値」の両方を保持すると共に、これらの値を外部に出力することができる。従って、例えば、０．８秒間の電流量（Ａ）と１時間の電流量（Ａｈ）の両方を知ることができるので、電流量の短期的変化と、長期的変化の両方を把握することができる。
【００３９】
（２）第２実施形態
上記の第１実施形態では、図４に示したように、内部カウンタ１１は少なくとも２つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続されている場合について説明した。しかしながら、本発明のロジック回路はこのような構成に限定されることはない。例えば、図８に示すような構成であっても良い。
【００４０】
図８は、本発明の第２実施形態に係るロジック回路１０´の構成例を示す図である。図８において、第１実施形態と同一の構成及び機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
図８に示すように、このロジック回路１０´は、内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ１７と、演算回路１８と、ＡＣＲ１９と、を備える。ここで、ＣＭＲ１７及びＡＣＲ１９は、第１実施形態と同様に、例えば複数個のフリップフロップからなるレジスタである。このロジック回路１０´では、内部カウンタ１１は少なくとも１つ以上の出力端子を有し、第１の出力端子にＣＭＲ１７が接続されている。また、このＣＭＲ１７に演算回路１８を介してＡＣＲ１９が接続されている。
【００４１】
図９は、本発明の第２実施形態に係る信号Ｑ，ＱＢのカウント方法を示す図であり、（ａ）は１回目の更新パルスが入力されたときを示し、（ｂ）は２回目の更新パルスが入力されたときを示している。
図９（ａ）及び（ｂ）に示すように、このロジック回路１０´では、内部カウンタ１１で積算された内部カウント値は、更新パルスが入力されたタイミングでＣＭＲ１７→（演算回路１８）→ＡＣＲ１９の順に出力される。つまり、１回目の更新パルスで内部カウンタ１１からＣＭＲ１７に内部カウント値（一例として、６７２６）が出力され、２回目の更新パルスで同カウント値（６７２６）がＡＣＲ１９に出力される。
【００４２】
このような構成であっても、ＩＣ部５０から出力されるカウント値からセンス抵抗Ｒｓを流れる充放電の電流量を把握することができる。また、第１実施形態と同様、コンパレータ５から出力される第１、第２の信号の出力数（即ち、パルス数）はセンス抵抗Ｒｓの両端に生じる電位差（即ち、入力電圧）に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数であるため、反転ブロックは不要である。従って、回路規模の縮小が可能である。
【００４３】
なお、第１実施形態は、第２実施形態に比べて大きな利点を有する。即ち、第２実施形態では、現在の充放電量を「単位時間当たりのカウント値」に反映させるために２回の更新パルス（≒２×０．８ｓｅｃ）を必要とし、ＡＣＲ１９の出力はＣＭＲ１７の出力よりも１回の更新パルス分だけ遅れてしまう。これに対して、第１実施形態では、内部カウンタ１１は少なくとも２つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続されている。そして、更新パルスが入力されるタイミングで、内部カウンタ１１からＣＭＲ１７とＡＣＲ１９の両方に向けて同じ内部カウント値（一例として、６７２６）が出力されるようになっている。このため、現在の充放電量を「単位時間当たりのカウント値」に１回の更新パルスで反映させることができ、ＣＭＲ１７に対するＡＣＲ１９の出力遅延をほぼゼロ（０）にすることができる。つまり、センス抵抗Ｒｓを流れる現在の電流量を「単位時間当たりのカウント値」に、よりリアルタイムに反映させることができる。
【００４４】
この第１、第２実施形態では、サンプリング容量Ｃｓ１、Ｃｓ２が本発明の「第１のキャパシタ」に対応し、積分容量Ｃｉ１、Ｃｉ２が本発明の「第２のキャパシタ」に対応している。また、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１とにより、本発明の「スイッチト・キャパシタ方式の積分回路」が構成されている。さらに、コンパレータ５が本発明の「比較回路」に対応し、ロジック回路１０、１０´が本発明の「カウント回路」に対応している。また、ＣＭＲ１７が本発明の「第１の記憶回路」に対応し、ＡＣＲ１９が本発明の「第２の記憶回路」に対応している。そして、ＶＣＭが本発明の「基準値」に対応し、信号Ｑが本発明の「第１の信号」に対応し、信号ＱＢが本発明の「第２の信号」に対応している。
【図面の簡単な説明】
【００４５】
【図１】実施の形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。
【図２】入力電圧とカウント値との関係を示す図。
【図３】ＩＣ部５０の構成例を示す図。
【図４】第１実施形態に係るロジック回路１０の構成例を示す図。
【図５】スイッチ等の動作例を示すタイミングチャート。
【図６】入力電圧の信号Ｑ，ＱＢへの変換方法を示す図。
【図７】第１実施形態に係る信号Ｑ，ＱＢのカウント方法を示す図。
【図８】第２実施形態に係るロジック回路１０´の構成例を示す図。
【図９】第２実施形態に係る信号Ｑ，ＱＢのカウント方法を示す図。
【符号の説明】
【００４６】
１  全差動入力オペアンプ、３  ＶＲＥＦ回路、５  コンパレータ、１０、１０´  ロジック回路、１１  内部カウンタ、１３  分周器、１５  更新パルス発生器、１７  ＣＭＲ、１８  演算回路、１９  ＡＣＲ、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２  スイッチ、Ｃｓ１、Ｃｓ２  サンプリング容量、Ｃｉ１、Ｃｉ２  積分容量
【図１】
2009192464.tif 000003
【図２】
2009192464.tif 000004
【図３】
2009192464.tif 000005
【図４】
2009192464.tif 000006
【図５】
2009192464.tif 000007
【図６】
2009192464.tif 000008
【図７】
2009192464.tif 000009
【図８】
2009192464.tif 000010
【図９】
2009192464.tif 000011