(57)【要約】【課題】垂直ＭＯＳ構造を採用することにより、製造プロセスを簡略化した不揮発性半導体記憶素子を提供することを課題とする。【解決手段】  不揮発性半導体記憶素子は、半導体基板の上に形成される埋め込み酸化層２の上の第１領域に形成されるｎ＋型ドレイン層３を備える。このｎ＋型ドレイン層３の上には、ｐ型半導体層４が形成され、ｐ型半導体層４の上にはｎ＋型ソース層５が形成される。第１領域に隣接する第２領域には、ｎ＋型ドレイン層３、ｐ型半導体層４及びｎ＋型ソース層５と絶縁分離され、埋め込み酸化層２の上に形成されるフローティングゲート１０が形成される。第２領域に隣接する第３領域には、ｎ＋型ドレイン層３及びｐ型半導体層４と同一層を含む積層体の上部にコントロールゲートコンタクト層１２が形成される。コントロールゲートコンタクト層１２は、フローティングゲート１０と絶縁分離される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成される酸化層と、
前記酸化層上の第１領域内に形成される第１導電型のドレイン層と、
前記ドレイン層の上に形成される第２導電型の半導体層と、
前記半導体層の上の一部の領域に形成される第１導電型のソース層と、
前記第１領域に平面視隣接する第２領域内で、前記ドレイン層、前記半導体層、及び前記ソース層と絶縁分離され、前記酸化層上に形成されるフローティングゲート層と、
前記第２領域に平面視隣接する第３領域内で、前記フローティングゲート層と絶縁分離され、前記第１導電型のドレイン層及び前記第２導電型の半導体層と同一の積層体の上部に形成されるコントロールゲート層と
を備える不揮発性半導体記憶素子。
【請求項２】
前記半導体層の厚さ方向に貫通し、前記ドレイン層に接続される第１導電型の接続層をさらに備える、請求項１に記載の不揮発性半導体記憶素子。
【請求項３】
前記第１領域は、平面視矩形の領域であり、前記第２領域、及び前記第３領域は、前記第１領域の周囲に順次隣接する平面視矩形環状の領域である、請求項１又は２に記載の不揮発性半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直ＭＯＳ(Metal  Oxide  Silicon)トランジスタを有する不揮発性半導体記憶素子に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶素子にはスタック型のトランジスタが多く用いられている。このようなトランジスタは、コントロールゲート電極の下の絶縁層内に埋め込み型のフローティングゲート電極を備える。すなわち、ＭＯＳトランジスタのゲート電極と、ソース電極及びドレイン電極との間に記憶素子（フローティングゲート電極）が挿入された構造になっている。
【０００３】
このフローティングゲート電極は、絶縁層に囲まれているため長期にわたって電荷を保持でき、データの保持性が良好である。データの書き込みは、コントロールゲート電極に印加する電圧を制御することにより、フローティングゲートに電荷を蓄積することによって行われ、データの消去は、フローティングゲートの電荷を引き抜く（消滅させる）ことによって行われる。（例えば、特許文献１参照）。
【特許文献１】特開２００３−３３２４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、スタック型のトランジスタを有する不揮発性半導体記憶素子は、フローティングゲートとコントロールゲートが絶縁層を挟んで積層される構造であるため、ＭＯＳトランジスタと記憶素子を別々の製造工程で作り分ける必要がある。このため、ＭＯＳトランジスタ作製用のフォトマスクと、記憶素子作製用のフォトマスクとを別々に用意する必要があり、工程数も増えるため、製造コストが高いという問題がある。
【０００５】
そこで、本発明は、垂直ＭＯＳ構造を採用することにより、製造プロセスを簡略化した不揮発性半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一局面の不揮発性半導体記憶素子は、半導体基板の上に形成される酸化層と、前記酸化層上の第１領域内に形成される第１導電型のドレイン層と、前記ドレイン層の上に形成される第２導電型の半導体層と、前記半導体層の上の一部の領域に形成される第１導電型のソース層と、前記第１領域に平面視隣接する第２領域内で、前記ドレイン層、前記半導体層、及び前記ソース層と絶縁分離され、前記酸化層上に形成されるフローティングゲート層と、前記第２領域に平面視隣接する第３領域内で、前記フローティングゲート層と絶縁分離され、前記第１導電型のドレイン層及び前記第２導電型の半導体層と同一の積層体の上部に形成されるコントロールゲート層とを備える。
【０００７】
また、前記半導体層の厚さ方向に貫通し、前記ドレイン層に接続される第１導電型の接続層をさらに備えてもよい。
【０００８】
また、前記第１領域は、平面視矩形の領域であり、前記第２領域、及び前記第３領域は、前記第１領域の周囲に順次隣接する平面視矩形環状の領域であってもよい。
【発明の効果】
【０００９】
本発明によれば、垂直ＭＯＳ構造を採用することにより、製造プロセスを簡略化した不揮発性半導体記憶素子を提供できるという特有の効果が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の不揮発性半導体記憶素子を適用した実施の形態について説明する。
【００１１】
図１は、実施の形態の不揮発性半導体記憶素子の構成を示す断面図である。
【００１２】
図１に示すように、本実施の形態の不揮発性半導体記憶素子は、基板１、埋め込み酸化層２、ｎ＋型ドレイン層３、ｐ型半導体層４、ｎ＋型ソース層５、バックゲートコンタクト層６、フィールド絶縁酸化層７、チャネルストッパ８、ドレインコンタクト層９、フローティングゲート１０、トレンチ側壁酸化層１１Ａ及び１１Ｂ、コントロールゲートコンタクト層１２、及び、層間絶縁層１３を備える。
【００１３】
基板１、埋め込み酸化層２、ｎ＋型ドレイン層３、及びｐ型半導体層４は、４層構造のＳＯＩ(Silicon  On  Insulator)ウェハで構成することができる。
【００１４】
このＳＯＩウェハに含まれるｎ＋型ドレイン層３は、不純物（典型的にはホスフィン（Ｐ））を含むことにより、導電型がｎ＋型にされている。また、ｐ型半導体層４は、不純物（典型的には、ボロン（Ｂ））の注入によって導電型がｐ型にされている。
【００１５】
ｎ＋型ソース層５は、ＳＯＩウェハのｐ型半導体層４の表面から不純物（典型的にはホスフィン（Ｐ））を注入してｎ＋型にすることによって形成される。このｎ＋型ソース層５は、後述する層間絶縁層１３に形成されるコンタクトホール（図示せず）を介してソース電極用の配線が接続される。
【００１６】
バックゲートコンタクト層６は、バックゲート接続用のｐ＋半導体層であり、ＳＯＩ基板のｐ型半導体層４の表面から不純物（典型的にはボロン（Ｂ））を注入してｐ＋型にすることによって形成される。
【００１７】
なお、ｎ＋型ソース層５は、後述する層間絶縁層１３に形成されるコンタクトホール（図示せず）を介してバックゲートコンタクト層６に接続され、同電位に保持される。
【００１８】
フィールド絶縁酸化層７は、素子分離用に形成される酸化膜であり、例えば、局所酸化法（ＬＯＣＯＳ）によって形成される。このフィールド絶縁酸化層７によってバックゲートコンタクト層６と後述するドレインコンタクト層９とが絶縁分離される。
【００１９】
チャネルストッパ８は、フィールド酸化膜７の下に形成される導電型がｐ−型の半導体層であり、ｎ＋型ソース層５とドレインコンタクト層９の間にチャネルが形成されることを防止するために設けられる。
【００２０】
ドレインコンタクト層９は、ＳＯＩウェハのｐ型半導体層４の表面から不純物（典型的にはホスフィン（Ｐ））をイオン注入や熱拡散等により注入してｎ＋型にすることによって形成され、ｎ＋型ドレイン層３に接続される。このドレインコンタクト層９には、後述する層間絶縁層１３に設けられるコンタクトホール（図示せず）を介してドレイン電極用の配線が接続される。
【００２１】
フローティングゲート１０は、例えば、ドープドポリシリコン層によって構成される。このポリシリコン層は、例えば、ＳＯＩウェハのｐ型半導体層４の一部をエッチングしてトレンチを形成し、そのトレンチ内にＣＶＤ法により形成することができる。ドーピングによる導電型は、例えば、ｐ型にすることができる。
【００２２】
トレンチ側壁酸化層１１Ａ及び１１Ｂは、上述したトレンチ内でｐ型半導体層４とフローティングゲート１０を絶縁分離するために形成される。
【００２３】
コントロールゲートコンタクト層１２は、ｎ＋型ドレイン層３及びｐ型半導体層４と同一層によって構成される積層体の上部に、ＳＯＩ基板の表面から不純物（典型的には、ボロン（Ｂ））の注入によって導電型をｐ＋型にすることによって形成される。このコントロールゲートコンタクト層１２には、後述する層間絶縁層１３に設けられるコンタクトホール（図示せず）を介してゲート電極駆動用の配線が接続される。
【００２４】
層間絶縁層１３は、図１に示す断面構造の最上層として形成される絶縁層である。この層間絶縁層１３の上には、ｎ＋型ソース層５、バックゲートコンタクト層６、ドレインコンタクト層９、及びコントロールゲートコンタクト層１２に接続される配線等が形成される。
【００２５】
以上のように、本実施の形態の不揮発性半導体記憶素子は、垂直ＭＯＳトランジスタに、同じく垂直方向に形成されるフローティングゲートを付加した構成である。
【００２６】
ここで、データの書き込み／消去について簡単に説明する。データの記憶は、フローティングゲート１０に蓄積される電荷によるトランジスタのスレッショルド電圧の変化を利用し、フローティングゲート１０に電荷が蓄積された状態を第１の論理値に、また、フローティングゲート１０に電荷が蓄積されていない状態を第２の論理値に対応させることで実現される。
【００２７】
フローティングゲート１０に電荷を蓄積させる（データを書き込む）ためには、ｎ＋型ドレイン層３及びｎ＋型ソース層５を接地し、コントロールゲートコンタクト層１２に所定の正電圧（例えば、５Ｖ）を印加することにより、ｎ＋型ドレイン層３及びｎ＋型ソース層５の間のｐ型半導体層に形成されるチャネルからトレンチ側壁酸化層１１Ａを通じてフローティングゲート１０に電子を注入する。これは、例えば、インパクトイオン化現象によって得るホットエレクトロンを注入する方式（チャネルホットエレクトロン注入方式）で行ってもよいし、これに代えて、トンネル現象によってフローティングゲートに電子を注入するＦＮ(Folower  Nordheim)書込方式を用いてもよい。
【００２８】
一方、フローティングゲート１０から電荷を抜く（データを消去する）ためには、ｎ＋型ドレイン層３及びｎ＋型ソース層５に所定の正電圧（例えば、５Ｖ）を印加し、コントロールゲートコンタクト層１２を接地することにより、トレンチ側壁酸化層１１Ａを通じてフローティングゲート１０から電子を引き抜く。これは、インパクトイオン化現象によって得るホットホールを注入する方式（チャネルホットホール注入方式）で行ってもよいし、その他の方式で行うこともできる。
【００２９】
以上により、フローティングゲート１０へのデータの記憶／消去を行うことができる。
【００３０】
図２は、本実施の形態の不揮発性半導体記憶素子の構造を示す図である。図２（ａ）は、本実施の形態の不揮発性半導体記憶素子を平面視した構造を示し、図２（ｂ）は、図２（ａ）におけるＡ−Ａ’断面図を示す。この図２（ｂ）に示す断面構造は、図中左右対称であり、図１に示す断面構造は、図２（ｂ）に示す断面構造のうちのドレインコンタクト層９よりも左側の部分に相当する。
【００３１】
また、図２（ｂ）に示す素子の最上層である層間絶縁層１３は、実際には、不揮発性半導体記憶素子の上部全体を覆うように形成されるが、説明の便宜上、図２（ａ）には、層間絶縁層１３を除いた状態の不揮発性半導体記憶素子を平面視した構造を示す。
【００３２】
図２（ａ）に示すように、不揮発性半導体記憶素子は、マトリクス状に複数形成される素子（以下、各素子を「セル」と称す）の集合である。各セルは、各々を分離するためのトレンチに埋め込まれるセル分離層１４によって分離されている。このセル分離層１４は、ドープドポリシリコン層で構成される。このセル分離層１４は、フローティングゲート１０と同時に同一のポリシリコン層を成膜することによって形成してもよい。ドーピングによる導電型は、例えば、ｐ型にすることができる。
【００３３】
なお、各セルと、セル分離層１４の側壁との間には、トレンチ側壁酸化層１５が形成される。これらは、トレンチ側壁酸化層１１Ａ及び１１Ｂと同様の酸化層である。
【００３４】
図２（ａ）に示すように、本実施の形態の不揮発性半導体記憶素子の各セルは、平面視において、矩形状のドレインコンタクト層９を中心として、バックゲートコンタクト層６、ｎ＋型ソース層５、トレンチ側壁酸化層１１Ａ、フローティングゲート１０、トレンチ側壁酸化層１１Ｂ、ｐ型半導体層４、チャネルストッパ８、及びセル分離層１４が矩形環状に配列された構成を有する。
【００３５】
すなわち、本実施の形態の不揮発性半導体記憶素子では、平面視において、矩形状の第１領域内にｎ＋ドレイン層３が形成され、このｎ＋ドレイン層３の上に、ｎ＋型ソース層５、バックゲートコンタクト層６、フィールド絶縁酸化層７、チャネルストッパ８、及びドレインコンタクト層９が形成されている。
【００３６】
また、この第１領域の外側に隣接する矩形環状の第２領域内には、フローティングゲート１０が形成される。さらに、この第２領域の外側に隣接する矩形環状の第３領域には、コントロールゲートとして機能するｐ型半導体層４及びコントロールゲートコンタクト層１２が形成される。
【００３７】
このように第１乃至第３領域内に形成されたセルは、図２（ａ）に示すようにマトリクス状に配列され、上述のようにセル分離層１４によって分離された構造になっている。
【００３８】
このように、本実施の形態の不揮発性半導体記憶素子は、図２（ｂ）の断面構造に示されるように、垂直ＭＯＳトランジスタに、同じく垂直方向に形成されるフローティングゲートを付加したセルがマトリクス状に配列された構造を有する。
【００３９】
このため、記憶素子となるフローティングゲート１０を作製するためのフォトマスクを垂直ＭＯＳトランジスタの各要素を作製するためのフォトマスクと別に用意する必要がない。これにより、フォトマスクの数を減らすことができるとともに、製造工程の簡略化を図ることができ、不揮発性半導体記憶素子を低コストで提供することができる。
【００４０】
また、以上では、ＳＯＩ基板に不揮発性半導体記憶素子を形成する形態について説明したが、基板はＳＯＩ基板に限られるものではなく、上述の構成が実現されれば他の構成であってもよい。
【００４１】
以上、本発明の例示的な実施の形態の不揮発性半導体記憶素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】実施の形態の不揮発性半導体記憶素子の構成を示す断面図である。
【図２】実施の形態の不揮発性半導体記憶素子の構造を示す平面図である。
【符号の説明】
【００４３】
１  基板
２  埋め込み酸化層
３  ｎ＋型ドレイン層
４  ｐ型半導体層
５  ｎ＋型ソース層
６  バックゲートコンタクト層
７  フィールド絶縁酸化層
８  チャネルストッパ
９  ドレインコンタクト層
１０  フローティングゲート
１１Ａ、１１Ｂ  トレンチ側壁酸化層
１２  コントロールゲートコンタクト層
１３  層間絶縁層
１４  セル分離層
１５  トレンチ側壁酸化層
【図１】
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【図２】
2009049181.tif 000004