(57)【要約】【課題】フローティングゲートとコントロールゲートの間に耐圧を超える電圧が印加されることを防ぐ。【解決手段】半導体記憶装置は、半導体基板２６と、半導体基板２６上にゲート絶縁膜を介して設けられた一対の選択ゲート電極４，６と、一対の選択ゲート電極４，６の間の半導体基板２６上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極ＦＧと、各フローティングゲート電極ＦＧの間及びフローティングゲート電極ＦＧと選択ゲート電極４，６との間にそれぞれ設けられた複数のコントロールゲート電極ＣＧと、を備えた半導体記憶装置であって、読み出しアクセス時に、読み出しセルとなるフローティングゲート電極ＦＧの第１の側壁に隣接する第１のコントロールゲート電極ＣＧに第１の読み出し電圧が印加され、当該フローティングゲート電極ＦＧの第２の側壁に隣接する第２のコントロールゲート電極ＣＧに前記第１の読み出し電圧より大きい第２の読み出し電圧が印加される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた半導体記憶装置であって、
読み出しアクセス時に、読み出しセルとなるフローティングゲート電極の第１の側壁に隣接する第１のコントロールゲート電極に第１の読み出し電圧が印加され、当該フローティングゲート電極の第２の側壁に隣接する第２のコントロールゲート電極に前記第１の読み出し電圧より大きい第２の読み出し電圧が印加されることを特徴とする半導体記憶装置。
【請求項２】
前記第１のコントロールゲート電極は、前記読み出しセルとなるフローティングゲート電極に対してドレイン側の側壁に隣接する請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のコントロールゲート電極は、前記読み出しセルとなるフローティングゲート電極に対してソース側の側壁に隣接する請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の読み出し電圧は、０Ｖの固定電圧である請求項１乃至３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記読み出しセルとなるフローティングゲート電極以外のフローティングゲート電極の両側に設けられたコントロールゲート電極対を構成するコントロールゲート電極にそれぞれ読み出し高電圧及び読み出し低電圧が印加され、又は当該コントロール電極に当該読み出し高電圧と当該読み出し低電圧の平均電圧が印加される請求項１乃至４の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、フローティングゲート電極の両側にコントロールゲート電極が設けられた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な半導体記憶装置として、いわゆるＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
従来のＮＡＮＤ型フラッシュメモリのメモリセルは、電荷を蓄積するフローティングゲート電極と当該フローティングゲート電極の電圧を制御するためのコントロールゲート電極によって構成される積層形成されたスタックゲート構造を有している。
【０００４】
このメモリセルは、フローティングゲート電極の電荷蓄積状態に応じてデータを不揮発に記憶する。例えば、２値データを記憶する２値記憶方式（以下「ＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）方式」という）を実現する場合には、チャネルから電子が注入されたフローティングゲート電極の閾値電圧より高い状態をデータ“０”としチャネルに電子が放出されたフローティングゲート電極の閾値電圧より低い状態をデータ“１”とする。なお、閾値分布をより細分化することによって、４値以上のデータを記憶する多値記憶方式（以下「ＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ  Ｃｅｌｌ）方式」という）を実現することもできる。
【０００５】
しかし、従来のＮＡＮＤ型フラッシュメモリのメモリセルには、メモリセルの微細化に伴って、書き込みアクセスの重要なパラメータの１つであるカップリングレシオ（以下「Ｃｒ」という）を十分に確保することができないという問題がある。
【０００６】
これに対して、Ｃｒを十分に確保するための技術として、フローティングゲート電極とコントロールゲート電極の接触面積が大きい改良型ＮＡＮＤ型フラッシュメモリが知られている（特許文献１）。
【０００７】
特許文献１のＮＡＮＤ型フラッシュメモリのメモリセルは、フローティングゲートの両側に一対のコントロールゲート電極が位置し、一対のコントロールゲート電極の電圧が変化すると、一対のコントロールゲート電極に挟まれたフローティングゲート電極の電圧が変化する。特許文献１のＮＡＮＤ型フラッシュメモリの書き込みアクセスでは、読み出しセルに隣接するコントロールゲート電極を２つ同時に駆動し、他のコントロールゲート電極をバイアスすることによって、フローティングゲート電極の電圧と閾値電圧の関係に応じて２値又は多値のデータを不揮発に記憶する。
【０００８】
このようなメモリセルの構造は、ＭＬＣ方式の動作を想定して決定されるが、多値データ（例えば、４値（Ｅ，Ａ，Ｂ，Ｃ））を書き込むための閾値電圧のウインドウを広くして４個以上に分割することは難しい。従って、ＳＬＣ方式の動作に必要な書き込み電圧及び読み出し電圧よりも高い書き込み電圧及び読み出し電圧が必要である。
【０００９】
しかし、メモリセルの微細化が進んだ場合には、２つのフローティングゲート間の間隔が短くなり、電極間絶縁膜（以下「ＩＰＤ（Ｉｎｔｅｒ  Ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）」という）が薄膜化するので、フローティングゲートとコントロールゲートの間に耐圧を超える電圧が印加され、メモリセルに記憶されたデータの消失やメモリセルの破損が発生するという問題がある。
【特許文献１】特開２００５−１０１０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、フローティングゲートとコントロールゲートの間に耐圧を超える電圧が印加されることを防ぐことである。
【課題を解決するための手段】
【００１１】
本発明の第１態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた半導体記憶装置であって、
読み出しアクセス時に、読み出しセルとなるフローティングゲート電極の第１の側壁に隣接する第１のコントロールゲート電極に第１の読み出し電圧が印加され、当該フローティングゲート電極の第２の側壁に隣接する第２のコントロールゲート電極に前記第１の読み出し電圧より大きい第２の読み出し電圧が印加されることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明によれば、フローティングゲートとコントロールゲートの間に耐圧を超える電圧が印加されることを防ぐことができ、ひいては、メモリセルに記憶されたデータの消失やメモリセルの破損を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【００１４】
はじめに、本発明の実施例に係る不揮発性半導体記憶装置の基本構造について説明する。
【００１５】
図１は、本発明の実施例に係る半導体記憶装置の模式的回路構成図（ａ）及び模式的素子断面構造図（ｂ）である。
【００１６】
図１（ｂ）に示されるように、本発明の実施例に係る半導体記憶装置は、半導体基板に形成されたｐ型のウェル２６と、ウェル２６上に図示されないゲート絶縁膜を介して設けられた一対の選択ゲート電極４、６と、選択ゲート電極４、６の間のウェル２６上に図示されないゲート絶縁膜を介して設けられた複数のフローティングゲート電極（ＦＧ）８と、各フローティングゲート電極（ＦＧ）８の間及びフローティングゲート電極（ＦＧ）８と選択ゲート電極４、６との間に電極間絶縁膜を介してそれぞれ設けられた複数のコントロールゲート電極（ＣＧ）２を備えている。このコントロールゲート電極（ＣＧ）２も図示されない絶縁膜を介してウェル２６上に設けられている。
【００１７】
各コントロールゲート電極（ＣＧ）２には、コントロールゲート線ＣＧ０〜８が接続され、選択ゲート電極４、６には、選択ゲート線ＳＧＳ、ＳＧＤが接続されている。
【００１８】
ウェル２６内には、ｎ型のビット線コンタクト領域１４、ソース線コンタクト領域１６及び複数の拡散層１８が設けられている。ビット線コンタクト領域１４には、ビット線ＢＬが配線されている。ソース線コンタクト領域１６には、ソース線ＳＬが配線されている。各拡散層１８は、各コントロールゲート電極（ＣＧ）２の下方のウェル２６内に設けられている。一対の選択ゲート電極４、６及び複数のフローティングゲート電極（ＦＧ）８は拡散層１８を共有して直列に配置され、ＮＡＮＤメモリセル列（以下「ＮＡＮＤストリング」という）が構成される。
【００１９】
ＮＡＮＤストリングは、ビット線ＢＬｋ又はＢＬｋ＋１との間に選択ゲートトランジスタＳＧ１を備えている。この選択ゲートトランジスタＳＧ１に、コントロールゲート線ＣＧ０〜８に平行に１本のドレイン側選択ゲート線ＳＧＤが接続されている。また、ＮＡＮＤストリングは、ソース線ＳＬとの間に選択ゲートトランジスタＳＧ２を備えている。この選択ゲートトランジスタＳＧ２に、コントロールゲート線ＣＧ０〜８に平行に１本の選択ゲート線ＳＧＳが接続されている。また、ＮＡＮＤストリングは、コントロールゲート線ＣＧ８に隣接して接続される選択ゲートトランジスタＳＧ１を介して、ビット線ＢＬｋ又はＢＬｋ＋１に接続され、コントロールゲート線ＣＧ０に隣接して接続される選択ゲートトランジスタＳＧ２を介して、ソース線ＳＬに接続される。
【００２０】
これらの選択ゲートトランジスタＳＧ１、ＳＧ２の各ゲートに対して選択ゲート線ＳＧＳ、ＳＧＤが配線されている。
【００２１】
図１（ａ）より明らかなように、２本のＮＡＮＤストリングは、ビット線側選択ゲートトランジスタＳＧ１を介して別々のビット線ＢＬｋ、ＢＬｋ＋１に接続され、各ビット線毎のビット線コンタクトＣＢｋ、ＣＢｋ＋１を有する。
【００２２】
図１（ｂ）に示されるように、ＮＡＮＤストリングのビット線ＢＬ側は、ビット線側選択ゲートトランジスタＳＧ１の選択ゲート６に接続されたドレイン側選択ゲート線ＳＧＤを介してビット線コンタクト領域１４に接続され、ＮＡＮＤストリングのソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ２の選択ゲート４に接続された選択ゲート線ＳＧＳを介してソース線コンタクト領域１６に接続されている。
【００２３】
ＮＡＮＤストリングに対して更に、このようなソース側選択ゲートトランジスタＳＧ１及びビット線側の選択ゲートトランジスタＳＧ２までも含めた構成を「ＮＡＮＤメモリセルユニット」という。
【００２４】
図１（ａ）に示される回路構成は、２列のＮＡＮＤメモリセルユニットが示されたものであり、図１（ｂ）に示される構造は、図１（ａ）に示される回路構成のうち、１本のＮＡＮＤメモリセルユニット部分を模式的に表した断面構造を示している。
【００２５】
なお、上記例では、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳがそれぞれ１本であるが、本発明の実施例は、これに限られるものではなく、ドレイン側選択ゲート線ＳＧＤが２本以上であっても良く、ソース側選択ゲート線ＳＧＳが２本以上であっても良い。
【００２６】
なお、本発明の実施例では、フローティングゲート電極（ＦＧ）及びコントロールゲート電極（ＣＧ）の数は幾つでも良い。
【００２７】
また、本発明の実施例では、最端部のコントロールゲート電極（ＣＧ）と選択ゲート電極４、６との間にダミーのフローティングゲート電極を設けても良い。
【実施例１】
【００２８】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、読み出しセルの電圧を制御するコントロールゲート電極に第１及び第２の読み出し電圧を印加し、非選択コントロールゲート電極に読み出し高電圧又は読み出し中間電圧を印加する例である。
【００２９】
図２は、本発明の実施例１に係る半導体記憶装置の読み出し動作を説明する概略図である。
【００３０】
フローティングゲート電極ＦＧ４は、書き込まれたデータを読み出すときにアクセスされるメモリセル（以下、「読み出しセル」という）である。読み出しセルであるフローティングゲート電極ＦＧ４のソース側の側壁に隣接するコントロールゲート電極ＣＧ４には、第１の読み出し電圧Ｖｃｇが印加され、ドレイン側の側壁に層間絶縁膜を介して隣接するコントロールゲート電極ＣＧ５には、第２の読み出し電圧Ｖｖｅｒｉｆｙが印加される。例えば、第１の読み出し電圧Ｖｃｇは固定電圧０［Ｖ］である。その結果、読み出しセルであるフローティングゲート電極ＦＧ４の電圧は、（Ｖｖｅｒｉｆｙ＋Ｖｃｇ）×１／２となる。
【００３１】
読み出しセルの電圧を制御するコントロールゲート電極ＣＧ４，ＣＧ５に隣接する非選択コントロールゲート電極ＣＧ３，ＣＧ６には、読み出し高電圧ＶｒｅａｄＨが印加される。その結果、フローティングゲート電極ＦＧ３の電圧は、（Ｖｃｇ＋ＶｒｅａｄＨ）×１／２となり、フローティングゲート電極ＦＧ５の電圧は、（Ｖｖｅｒｉｆｙ＋ＶｒｅａｄＨ）×１／２となる。
【００３２】
それ以外の非選択コントロールゲート電極ＣＧ０〜ＣＧ２，ＣＧ７、ＣＧ８には、読み出し中間電圧ＶｒｅａｄＭが印加される。その結果、フローティングゲート電極ＦＧ２，ＦＧ６の電圧は（ＶｒｅａｄＨ＋ＶｒｅａｄＭ）×１／２となり、フローティングゲート電極ＦＧ０，ＦＧ１，ＦＧ７の電圧はＶｒｅａｄＭとなる。
【００３３】
読み出し中間電圧ＶｒｅａｄＭは、式１，２の何れかを満たす。
［式１］ＶｒｅａｄＭ＝（ＶｒｅａｄＨ＋ＶｒｅａｄＬ）×１／２
［式２］（ＶｒｅａｄＨ＋ＶｒｅａｄＬ）×１／２＜ＶｒｅａｄＭ＜ＶｒｅａｄＨ
【００３４】
図３は、本発明の実施例１及び従来技術に係る半導体記憶装置の読み出しアクセスにおける電圧特性を示すグラフである。
【００３５】
図３において、縦軸は読み出しセルの電圧Ｖｆｇであり、横軸は読み出しセルの電圧を制御する一方のコントロールゲート電極に印加される読み出し電圧Ｖｃｇであり、カップリングレシオ（以下、「Ｃｒ」という）は０．７である。破線Ａは、従来技術に係るＶｆｇ＝０［Ｖ］，Ｖｃｇ＝−１［Ｖ］の特性であり、破線Ｂは、従来技術に係るＶｆｇ＝０［Ｖ］，Ｖｃｇ＝２［Ｖ］の特性であり、実線Ｃは、本発明の実施例１に係るＶｆｇ＝０［Ｖ］，Ｖｃｇ＝−２［Ｖ］の特性であり、実線Ｄは、本発明の実施例１に係るＶｆｇ＝０［Ｖ］，Ｖｃｇ＝４［Ｖ］の特性である。
【００３６】
破線Ａ，Ｂは、Ｖｆｇ＝０［Ｖ］のときの読み出し電圧の差が３（＝２−（−１））［Ｖ］であり、実線Ｃ，Ｄは、Ｖｆｇ＝０［Ｖ］のときの読み出し電圧の差が６（＝４−（−２））［Ｖ］である。
【００３７】
本発明の実施例１では、従来技術に比べて、Ｖｆｇ＝０［Ｖ］のときの読み出し電圧の差は２倍である。一般的には、消去レベルの閾値電圧Ｖｔｈのウインドウ幅は、最大で−２〜４［Ｖ］であるので、本発明の実施例１に係る半導体記憶装置は、消去レベルの閾値Ｖｔｈのウインドウ幅の最大範囲をカバーする。従って、本発明の実施例１に係る半導体記憶装置は、従来技術に係る半導体記憶装置よりも多値データの書き込みに適している。
【００３８】
また、従来技術では、読み出し電圧が５［Ｖ］のときに読み出しセルに印加される電圧Ｖｆｇは約４［Ｖ］であるのに対して、本発明の実施例１では、約２．５［Ｖ］である。即ち、本発明の実施例１では、従来技術に比べて、高い読み出し電圧が印加されたときのフローティングゲート電極とコントロールゲート電極の間の電圧差が低くなる。従って、本発明の実施例１に係る半導体記憶装置は、従来技術に係る半導体記憶装置よりも微小化に適している。
【００３９】
図４は、本発明の実施例１に係る半導体記憶装置の書き込み動作を説明する概略図である。
【００４０】
本発明の実施例１に係る半導体記憶装置の書き込み動作は、セルフブースト（ＳＢ）書き込み方式によって行われる。ＳＢ書き込み方式とは、“１”データ書き込みの場合にＮＡＮＤメモリセルユニット内の全チャネル領域をフローティング状態として、コントロールゲート電極からの容量結合によりチャネル電圧を昇圧する書き込み時のチャネル電圧制御の方式である。
【００４１】
はじめに、前述のように、“１”データ書き込みの場合にＮＡＮＤセルユニット内の全チャネル領域がフローティング状態となる。図４において、選択ゲート４，６に対応する選択ゲートトランジスタＳＧ１，ＳＧ２のチャネル領域がカットオフされ、メモリセルトランジスタ部分の拡散層１８及びチャネル領域をビット線ＢＬ及びソース線ＳＬから電気的に絶縁する。
【００４２】
コントロールゲート電極ＣＧ０〜８に書き込み電圧Ｖｐｇｍを印加する前に、ビット線Ｂ Ｌに“０”データ、“１”データ毎にビット線電圧Ｖｂｌ１,Ｖｂｌ２を印加する。例えば、Ｖｂｌ１は０Ｖであり、Ｖｂｌ２は１．２〜４．０Ｖである。ドレイン側選択ゲート線ＳＧＤは、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにオンさせ、“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲート電極６が自動的にカットオフされるようにする。即ち、ドレイン側選択ゲート線ＳＧＤには、Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）を満たすゲート電圧Ｖｓｇｄを印加する。ここで、Ｖｔｈ＿ｓｇｄは、ビット線側選択ゲート電極６の閾値であり、括弧内は、ビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧である。一般的には、Ｖｓｇｄは、“１”書き込みのビット線電圧Ｖｂｌ２と同じ値である。ソース側選択ゲート線ＳＧＳに印加される電圧Ｖｓｇｓは、ソース側選択ゲートトランジスタをカットオフさせるような電圧（例えば０Ｖ）である。
【００４３】
次に、図４に示されるように、書き込みを行うメモリセルトランジスタ（以下、「書き込みセル」という）であるフローティングゲート電極ＦＧ４に隣接するコントロールゲート電極ＣＧ４，ＣＧ５には同一の書き込み電圧Ｖｐｇｍが印加される。また、非選択コントロールゲート電極ＣＧ０〜ＣＧ３，ＣＧ６〜ＣＧ８には書き込み電圧Ｖｐｇｍよりも低い中間電圧Ｖｐａｓｓ（例えば１０Ｖ）が印加される。
【００４４】
このとき、コントロールゲート電極ＣＧ４，ＣＧ５に隣接する非選択コントロールゲート電極ＣＧ３，ＣＧ６には中間低電圧ＶｐａｓｓＬが印加され、それ以外の非選択コントロールゲート電極ＣＧ０〜ＣＧ２，ＣＧ７，ＣＧ８には中間低電圧ＶｐａｓｓＬより電圧が高い中間高電圧ＶｐａｓｓＨが印加される。
【００４５】
本発明の実施例１によれば、読み出しセルの両側のコントロールゲート電極に異なる読み出し電圧が印加されるので、フローティングゲートとコントロールゲートの間に耐圧を超える電圧が印加されることを防ぐことができる。
【実施例２】
【００４６】
次に、本発明の実施例２について説明する。本発明の実施例１は、読み出しセルの電圧を制御するコントロールゲート電極に第１及び第２の読み出し電圧を印加し、非選択コントロールゲート電極に読み出し高電圧又は読み出し中間電圧を印加する例であるが、本発明の実施例２は、読み出しセルの電圧を制御するコントロールゲート電極に第１及び第２の読み出し電圧を印加し、非選択コントロールゲート電極に読み出し高電圧又は読み出し低電圧を印加する例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００４７】
図５は、本発明の実施例２に係る半導体記憶装置の読み出し動作を説明する概略図である。
【００４８】
フローティングゲート電極ＦＧ４は、書き込まれたデータを読み出すときにアクセスされるメモリセル（以下、「読み出しセル」という）である。読み出しセルであるフローティングゲート電極ＦＧ４のソース側の側壁に隣接するコントロールゲート電極ＣＧ４には、第１の読み出し電圧Ｖｃｇが印加され、ドレイン側の側壁に隣接するコントロールゲート電極ＣＧ５には、第２の読み出し電圧Ｖｖｅｒｉｆｙが印加される。例えば、Ｖｃｇは０［Ｖ］である。その結果、読み出しセルであるフローティングゲート電極ＦＧ４の電圧は、（Ｖｖｅｒｉｆｙ＋Ｖｃｇ）×１／２となる。
【００４９】
読み出しセルの電圧を制御するコントロールゲート電極ＣＧ４，ＣＧ５に隣接する非選択コントロールゲート電極ＣＧ３，ＣＧ６には、読み出し高電圧ＶｒｅａｄＨが印加される。その結果、フローティングゲート電極ＦＧ３の電圧は、（Ｖｃｇ＋ＶｒｅａｄＨ）×１／２となり、フローティングゲート電極ＦＧ５の電圧は、（Ｖｖｅｒｉｆｙ＋ＶｒｅａｄＨ）×１／２となる。
【００５０】
それ以外の非選択コントロールゲート電極ＣＧ０〜ＣＧ２，ＣＧ７、ＣＧ８には、読み出し低電圧ＶｒｅａｄＬが印加される。その結果、フローティングゲート電極ＦＧ２，ＦＧ６の電圧は（ＶｒｅａｄＨ＋ＶｒｅａｄＬ）×１／２となり、フローティングゲート電極ＦＧ０，ＦＧ１，ＦＧ７の電圧はＶｒｅａｄＬとなる。
【００５１】
本発明の実施例２に係る半導体記憶装置の書き込み動作は、本発明の実施例１に係る半導体記憶装置の書き込み動作と同様である。
【００５２】
図６は、本発明の実施例２の変形例に係る半導体記憶装置の読み出し動作を説明する概略図である。
【００５３】
読み出しセルであるフローティングゲート電極ＦＧ４のドレイン側の側壁に層間絶縁膜を介して隣接するコントロールゲート電極ＣＧ５には、第１の読み出し電圧Ｖｃｇが印加され、ソース側の側壁に隣接するコントロールゲート電極ＣＧ４には、第２の読み出し電圧Ｖｖｅｒｉｆｙが印加される。例えば、Ｖｃｇは０［Ｖ］である。その結果、読み出しセルであるフローティングゲート電極ＦＧ４の電圧は、（Ｖｖｅｒｉｆｙ＋Ｖｃｇ）×１／２となる。
【００５４】
読み出しセルの電圧を制御するコントロールゲート電極ＣＧ４，ＣＧ５に隣接する非選択コントロールゲート電極ＣＧ３，ＣＧ６には、読み出し高電圧ＶｒｅａｄＨが印加される。その結果、フローティングゲート電極ＦＧ５の電圧は、（Ｖｃｇ＋ＶｒｅａｄＨ）×１／２となり、フローティングゲート電極ＦＧ３の電圧は、（Ｖｖｅｒｉｆｙ＋ＶｒｅａｄＨ）×１／２となる。
【００５５】
それ以外の非選択コントロールゲート電極ＣＧ０〜ＣＧ２，ＣＧ７，ＣＧ８には、読み出し低電圧ＶｒｅａｄＬが印加される。その結果、フローティングゲート電極ＦＧ２，ＦＧ６の電圧は（ＶｒｅａｄＬ＋ＶｒｅａｄＨ）×１／２となり、フローティングゲート電極ＦＧ０，ＦＧ１，ＦＧ７の電圧はＶｒｅａｄＬとなる。
【００５６】
本発明の実施例２及び当該実施例２の変形例によれば、非選択コントロールゲートに読み出し高電圧又は読み出し低電圧を印加する場合であっても、本発明の実施例１と同様の効果を得ることができる。
【００５７】
また、本発明の実施例２によれば、読み出しセルであるフローティングゲート電極ＦＧ４のソース側の側壁に隣接するコントロールゲート電極ＣＧ４に低い値の第１の読み出し電圧Ｖｃｇが印加されるので、ソース側チャネルの寄生抵抗の影響を低減することができる。
【図面の簡単な説明】
【００５８】
【図１】（ａ）は、本発明の実施例に係る半導体記憶装置の模式的回路構成図であり、（ｂ）は、模式的素子断面構造図である。
【図２】本発明の実施例１に係る半導体記憶装置の読み出し動作を説明する概略図である。
【図３】本発明の実施例１及び従来技術に係る半導体記憶装置の読み出しアクセスにおける電圧特性を示すグラフである。
【図４】本発明の実施例１に係る半導体記憶装置の書き込み動作を説明する概略図である。
【図５】本発明の実施例２に係る半導体記憶装置の読み出し動作を説明する概略図である。
【図６】本発明の実施例２の変形例に係る半導体記憶装置の読み出し動作を説明する概略図である。
【符号の説明】
【００５９】
２  コントロールゲート電極（ＣＧ）
４，６  選択ゲート電極
８  フローティングゲート電極（ＦＧ）
１４  ビット線コンタクト領域
１６  ソース線コンタクト領域
１８  拡散層
２６  ウェル
【図１】
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【図２】
2009230815.tif 000004
【図３】
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【図４】
2009230815.tif 000006
【図５】
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【図６】
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