(57)【要約】【課題】多層配線形成時のプラズマダメージによるＶｔ変動を利用してＶｔを制御した高耐圧半導体デバイス、及びその製造方法を提供する。【解決手段】同一のシリコン基板上に、３５０Å以上のゲート絶縁膜２０、４０を有する複数のＭＯＳトランジスタ１０、３０を備え、ゲート電極１２、３２が前記ゲート絶縁膜２０、４０と接している部分の面積Ｓｇと、前記ゲート電極２０、４０側から見たときに前記ゲート電極２０、４０上に形成されたコンタクト１４、３４の総開口面積Ｓｃと、の面積比が異なるＭＯＳトランジスタ１０、３０を有することを特徴とする高耐圧半導体デバイス。【選択図】図１
2009231443.tif 000002
【特許請求の範囲】
【請求項１】
同一のシリコン基板上に、３５０Å以上のゲート絶縁膜を有する複数のＭＯＳトランジスタを備え、
ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるＭＯＳトランジスタを有することを特徴とする高耐圧半導体デバイス。
【請求項２】
前記複数のＭＯＳトランジスタにおける前記面積比の差が、すべてのＭＯＳトランジスタの面積比の平均に対して、１０％以上であることを特徴とする請求項１に記載の高耐圧半導体デバイス。
【請求項３】
複数のトランジスタ形成領域を有するシリコン基板を準備する工程と、
前記トランジスタ形成領域の前記半導体基板の表層領域にチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側にソース領域及びドレイン領域を形成して複数のトランジスタを設ける工程と、
前記複数のトランジスタの前記ゲート電極上に、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるようにコンタクトを設ける工程と、
前記コンタクト上に多層配線を設ける工程と、
を有することを特徴とする高耐圧半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法に関し、特に、複数のトランジスタが集積されている高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法。
【背景技術】
【０００２】
近年、システムの多様化により１チップにデジタル回路とアナログ回路とを混載するシステムＬＳＩ等の半導体デバイスが実用化されている。このような半導体装置では、非導通時のリーク電流低減が重視されるデジタル回路と電流駆動能力を重視するアナログ回路とが混在するため、トランジスタが導通開始する電圧である閾値電圧を変える必要がある。
【０００３】
この閾値電圧を調整する手段として、トランジスタのチャネル領域（拡散領域）の不純物濃度を調整する方法や、トランジスタのゲート長を調整する方法（例えば、特許文献１参照）や、チャネル層とゲート電極との距離を調整する方法（例えば、特許文献２参照）が提案されている。
【０００４】
【特許文献１】特開２００５−３８９５８号公報
【特許文献２】特開平９−３６０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、拡散領域の不純物濃度を調整する方法では、不純物をドープしても不純物濃度がチャネル領域の膜厚方向で分布を持ち、所望の閾値（以下、適宜、「Ｖｔ」と称する）にすることが難しい。また、不純物をドープする工程を敢えて行う必要があり、ＴＡＴ（製造工程時間）の増加やプロセスコストの増加がともなっていた。
ここで、従来の多層配線基板を有する高耐圧半導体デバイスの構造を図３に示す。半導体基板７５にゲート絶縁膜７６、ゲート電極７７が形成され、ゲート電極７７の両側において半導体基板７５の表層領域に、ソース領域７８、ドレイン領域７９が形成される。ソース領域７８、ドレイン領域７９、及びゲート電極７７は、コンタクト８０を介して第１メタル配線８１に接続される。第１メタル配線８１は、第１ビアホール８２を介して第２メタル配線８３に接続され、第２メタル配線８３は第２ビアホール８４を介して第３メタル配線８５に接続する。また、ゲート電極７７と第１メタル配線８１は中間膜８６により絶縁され、第１メタル配線８１と第２メタル配線８３は第１層間膜８７により絶縁され、第２メタル配線８３と第３メタル配線８５は第２層間膜８８により絶縁されている。
このような構造でゲート絶縁膜７６を厚くすると、図４に示すように、Ｖｔ変動量はゲート絶縁膜の膜厚が３５０Å付近より急激に上昇することがわかる。これは、第１メタル配線以降の製造工程により生じるプラズマダメージでＶｔ変動が発生するためである。
また、ゲート長を調整する方法では、図５に示すように、ゲート長が小さくなるにつれて、短チャネル効果の影響により閾値（Ｖｔ）が急激に低下し、Ｖｔの制御が困難であった。
【０００６】
一方、未公開ではあるが、特願２００６−３０５９９１号には、ゲート絶縁膜のプラズマダメージによるＶｔの変動を抑制するためにダイオードを別途設けた発明が提案されている。しかし、いずれのトランジスタにおいても同程度のＶｔを有するものであり、異なるＶｔを示すトランジスタを有する半導体デバイスを想定したものではない。
このように、ゲート絶縁膜が３５０Å以上の高耐圧デバイスは、前述した従来の方法ではＶｔを制御することが困難であった。
【０００７】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、多層配線形成時のプラズマダメージによるＶｔ変動を利用してＶｔを制御した高耐圧半導体デバイス、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者は鋭意検討した結果、下記の高耐圧半導体デバイス、及び該高耐圧半導体デバイスの製造方法を用いることにより、これまでの問題を解決できることを見出し、上記目的を達成するに至った。
【０００９】
即ち、請求項１に記載の高耐圧半導体デバイスは、同一のシリコン基板上に、３５０Å以上のゲート絶縁膜を有する複数のＭＯＳトランジスタを備え、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるＭＯＳトランジスタを有することを特徴とする。
請求項２に記載の高耐圧半導体デバイスは、前記複数のＭＯＳトランジスタにおける前記面積比の差が、すべてのＭＯＳトランジスタの面積比の平均に対して、１０％以上であることを特徴とする。
請求項１に記載の高耐圧半導体デバイスによると、総開口面積の大きいトランジスタはゲート絶縁膜に加わるプラズマダメージが大きいため、Ｖｔの変動量が大きい。一方、総開口面積の小さいトランジスタはゲート絶縁膜に加わるプラズマダメージが小さい。従って、Ｖｔが異なる複数のトランジスタを備えた半導体デバイスを提供することができる。また、総開口面積の大きいトランジスタはゲート絶縁膜に加わるプラズマダメージが大きいため、Ｖｔが小さい。すなわち、高速動作になるもののリーク電流が大きくなる。しかしながら、総開口面積が大きいので各配線層間と導通している部分の断面積が大きく、すなわち電気抵抗が低いため、リーク電流を抑制して各配線層に所定の電流を流すことが可能となる。一方、総開口面積が小さいトランジスタは、動作速度が低速であるもののリーク電流が少ない。従って、種々のＶｔを示すトランジスタを有する高耐圧半導体デバイスの消費電力を低減させることができる。
請求項２に記載の高耐圧半導体デバイスによると、請求項１の効果を発現しやすくなる。
【００１０】
請求項３に記載の高耐圧半導体デバイスの製造方法は、複数のトランジスタ形成領域を有するシリコン基板を準備する工程と、前記トランジスタ形成領域の前記半導体基板の表層領域にチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側にソース領域及びドレイン領域を形成して複数のトランジスタを設ける工程と、前記複数のトランジスタの前記ゲート電極上に、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるようにコンタクトを設ける工程と、前記コンタクト上に多層配線を設ける工程と、を有することを特徴とする。
請求項３に記載の高耐圧半導体デバイスの製造方法によれば、ゲート電極上のコンタクトホール及びビアホールの開口面積に応じて、当該ホールの開口時におけるゲート絶縁膜のプラズマダメージは変化する。従って、それぞれのトランジスタにおいて、コンタクトの総開口面積を変化させることにより、異なるＶｔを示す複数のトランジスタをこれまでの工程フローと同様にして製造することができる。
【発明の効果】
【００１１】
本発明によれば、多層配線形成時のプラズマダメージによるＶｔ変動を利用してＶｔを制御した高耐圧半導体デバイス、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。
【００１３】
＜高耐圧半導体デバイス＞
本発明の高耐圧半導体デバイスは、同一のシリコン基板上に、３５０Å以上のゲート絶縁膜を有する複数のＭＯＳトランジスタを備え、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比がそれぞれのＭＯＳトランジスタで異なる構造を有する。
ここで、「ゲート電極がゲート絶縁膜と接している部分の面積」とは、図１（Ａ）のゲート電極１２の面積である。図１（Ｂ）より、ゲート絶縁膜２０上には、ゲート電極１２とサイドウォール２４が設けられており、ゲート絶縁膜２０とゲート電極１２との接触面積Ｓｇを表す。
また、「総開口面積」とは、一つのゲート電極上に形成されたコンタクトの開口面積の和を表す。例えば、図１（Ａ）のように、ゲート電極１２上に６つのコンタクトが形成されている場合、そのコンタクトの開口面積の合計が「総開口面積」Ｓｃに相当する。コンタクトが一つであれば、その開口面積が「総開口面積」に相当する。
【００１４】
図１（Ａ）は本発明の高耐圧半導体デバイスの部分上面概略図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ’断面図であり、図１（Ｃ）は本発明の高耐圧半導体デバイスの部分上面概略図であり、図１（Ｄ）は図１（Ｃ）のＡ−Ａ’断面図である。
図１の（Ａ）及び（Ｃ）は、同一のシリコン基板上に設けられており、それぞれＶｔが異なるトランジスタである。
図１（Ａ）に記載のトランジスタ１０は、６つのコンタクト１４が形成されており、図１（Ｃ）に記載のトランジスタ３０は、２つのコンタクト３４が形成されている。従って、図１（Ｂ）中のゲート絶縁膜２０に加わるプラズマダメージは、図１（Ｄ）中のゲート絶縁膜４０に加わるプラズマダメージより大きい。従って、Ｖｔ変動量はトランジスタ１０の方が大きい。具体的には、図２に示すように、トランジスタ３０のＶｔ変動量が０．１Ｖ程度であるのに対し、トランジスタ１０のＶｔ変動量は０．１７５Ｖ程度と大きい。従って、トランジスタ１０の方がＶｔが低く、動作速度が高速となる。ここで、一般に、Ｖｔが低く動作速度が高速になると、トランジスタ内におけるリーク電流も増加する。しかしながら、本発明におけるトランジスタ１０は、コンタクト１４が多数設けられている。従って、本来リークするはずの電流がコンタクト１４に流れるため、リーク電流を抑制することができる。また、図２より明らかなように、後述するゲート電極１２がゲート絶縁膜２０と接する面積Ｓｇに対するコンタクトの総開口面積Ｓｃの割合（Ｓｃ／Ｓｇ）とＶｔ変動量とは比例関係にある。すなわち、所望のＶｔを得るためのコンタクトの面積（コンタクトの数）を容易に見積もることができる。
【００１５】
また、本発明の高耐圧半導体デバイスは、異なるＶｔを示すトランジスタを複数有する構造である。すなわち、前述した面積比（Ｓｃ／Ｓｇ）はトランジスタ間で異なる必要がある。ここで、この差が微小であり誤差範囲にあると同じＶｔを有するトランジスタを複数有することになってしまう。
そこで、本発明の高耐圧半導体デバイスの好ましい態様としては、前記複数のＭＯＳトランジスタにおける前記面積比の差が、すべてのＭＯＳトランジスタの面積比の平均に対して、１０％以上であることが好ましい。
ここで、「面積比の差」とは、一つのトランジスタの面積比（Ｓｃ／Ｓｇ）と、本発明の高耐圧半導体デバイス中の各トランジスタの面積比の平均との差を表す。面積比の差が１０％以上であると、異なるＶｔを示すことになり、例えばアナログ回路とデジタル回路とが混載した半導体デバイスとして駆動することができる場合がある。また、本発明の高耐圧半導体デバイスは、少なくとも２種類のＶｔを示すトランジスタを備えることができる。例えば、３つのトランジスタを設ける場合には、同じＶｔを示すトランジスタが２つとそれとは異なるＶｔを示すトランジスタが１つ備えた態様であってもよく、３つすべてＶｔが異なる態様であってもよい。
なお、Ｖｔ変動量は、図２よりゲート電極上のコンタクトに対する面積比で制御するものであるが、多層配線構造を有する場合には、図３で示す第１ビア形成時のプラズマダメージの影響を受ける。従って、本発明の高耐圧半導体デバイス中のトランジスタが多層配線構造を有する場合には、第１ビアの断面積をも考慮してＶｔを想定する必要がある。
以下に、本発明の高耐圧半導体デバイスの構成部位である、コンタクト、ゲート絶縁膜等について詳述する。
【００１６】
〔コンタクト〕
本発明におけるコンタクトは、製造効率の観点からソース領域１６やドレイン領域１８上に形成されるコンタクトと同じ形状であることが好ましい。また、プラズマエッチング時間の観点から、断面積は０．１６μｍ２以下であることが好ましい。
コンタクトを形成する際のコンタクトホールの形成は、プラズマエッチング等により行うことができる。プラズマエッチングの条件としては、ＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、ＣＨＦ３等のＣＦ系ガス、Ａｒ、及びＯ２の混合ガス等の従来のエッチングガスを用いてエッチングを行うことができる。これは、多層配線構造を有する場合の第１ビア等においても同様の方法にて形成することができる。
【００１７】
〔ゲート絶縁膜等〕
本発明におけるゲート絶縁膜としては、ＳｉＯ２、酸窒化膜等の従来の酸化物を用いることができる。ゲート電極としては、ＰｏｌｙＳｉ、ＷＳｉＸ、Ｗ等の従来の金属を用いることができる。コンタクトとしては、Ｐｏｌｙ−Ｓｉ、Ａｌ、Ｗ、Ｃｕ等の従来の金属を用いることができる。多層配線構造を有する場合の第１ビア等もコンタクトと同様の材質を用いることができる。また、第１メタル配線等としては、Ａｌ−Ｃｕ合金、Ａｌ−Ｃｕ−Ｓｉ、Ｃｕ等の従来の合金を用いることができる。中間膜２２や、多層配線構造の場合に用いる層間膜としては、ＳｉＯ２等の従来の酸化物を用いることができる。
ゲート絶縁膜の膜厚については、Ｖｔ変動量が３５０Å以上で急激に増加していることが図４のより明らかである。すなわち、プラズマダメージによりＶｔ変動が発生する、ゲート絶縁膜の膜厚が３５０Å以上の時に、本発明の構造を有することで本発明の効果を奏することができる。ゲート絶縁膜の膜厚は、３５０Å以上であれば、用途により適宜変更することができる。
【００１８】
＜高耐圧半導体デバイスの製造方法＞
本発明の高耐圧半導体デバイスの製造方法は、複数のトランジスタ形成領域を有するシリコン基板を準備する工程と、前記トランジスタ形成領域の前記半導体基板の表層領域にチャネル領域を形成し、前記チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側にソース領域及びドレイン領域を形成して複数のトランジスタを設ける工程と、前記複数のトランジスタの前記ゲート電極上に、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるようにコンタクトを設ける工程と、前記コンタクト上に多層配線を設ける工程と、を有する。
以下に、各工程について詳述する。
【００１９】
＜複数のトランジスタ形成領域を有するシリコン基板を準備する工程＞
半導体基板の表層領域に複数のＭＯＳトランジスタ形成領域を有する半導体基板を準備する。
ここで、複数のＭＯＳトランジスタ形成領域は、領域が重ならないような異なる領域に形成される。ＭＯＳトランジスタ形成領域は、ＭＯＳトランジスタとしての機能が発揮される程度に離れていれば特に限定されない。
【００２０】
＜前記トランジスタ形成領域の前記半導体基板の表層領域にチャネル領域を形成し、前記  チャネル領域上に膜厚３５０Å以上のゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記チャネル領域の両側にソース領域及びドレイン領域を形成して複数のトランジスタを設ける工程＞
この工程は、各ＭＯＳトランジスタ形成領域に所定のトランジスタを設ける工程である。
まず、チャネル領域を公知のインプラ技術により形成し、その上に膜厚３５０Å以上のゲート絶縁膜を熱酸化により形成し、前記ゲート絶縁膜上にゲート電極を形成する。次いで、チャネル領域の両側に公知のインプラ技術によりソース領域及びドレイン領域を形成することにより、ＭＯＳトランジスタを形成する。
【００２１】
＜前記複数のトランジスタの前記ゲート電極上に、ゲート電極が前記ゲート絶縁膜と接している部分の面積Ｓｇと、前記ゲート電極側から見たときに前記ゲート電極上に形成されたコンタクトの総開口面積Ｓｃと、の面積比が異なるようにコンタクトを設ける工程＞
コンタクトの形成は、トランジスタを絶縁材料からなる中間膜で覆い、コンタクトホールを形成する箇所以外の箇所をマスクにて覆い、プラズマエッチングによりコンタクトホールを形成する。次いで、マスクを除去後、Ａｌ等の金属でコンタクトホールを埋め、ＣＭＰ等により表面を平滑にしてコンタクトを設けることができる。
このコンタクトは、図１に示すように、２つのトランジスタが左右で異なる本数になるように形成する。すなわち、ゲート電極の面積に対するコンタクトの断面積の比が、二つのトランジスタで異なることになる。従って、このような場合には、ゲート絶縁膜に加わるプラズマダメージが異なるため、異なる閾値のトランジスタを形成することができる。
このようにして、コンタクトを形成することにより、ゲート長を調整することなく、尚且つソース領域及びドレイン領域の不純物濃度を調整することなく、従来の半導体デバイスと同様の工程で、複数のＶｔを示すトランジスタを設けることができる。
【００２２】
＜前記コンタクト上に多層配線を設ける工程＞
さらに、多層配線基板を設けるために、コンタクト上に第１配線層を形成し、第１層間膜にて覆い、前述したコンタクトの形成と同様にして第１ビアを設ける。同様に、第２、第３の配線層を形成する。
なお、第１ビアを形成するには、前述のコンタクトと同様に形成することができる。
【００２３】
上記の実施形態における本発明の高耐圧半導体デバイス、及びその製造方法においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【図面の簡単な説明】
【００２４】
【図１】（Ａ）は本発明の高耐圧半導体デバイスの部分上面概略図であり、（Ｂ）は（Ａ）のＡ−Ａ’断面図であり、（Ｃ）は本発明の高耐圧半導体デバイスの部分上面概略図であり、（Ｄ）は図１（Ｃ）のＡ−Ａ’断面図である。
【図２】本発明の高耐圧半導体デバイスにおける、Ｖｔ変動量の（コンタクトの総開口面積）／（ゲート電極の断面積）依存性を表す図である。
【図３】従来の高耐圧半導体デバイスを示す部分断面図である。
【図４】従来の高耐圧半導体デバイスにおける、Ｖｔ変動量のゲート絶縁膜厚依存性を示すグラフである。
【図５】従来の高耐圧半導体デバイスにおける、閾値のゲート長依存性を表す図である。
【符号の説明】
【００２５】
１０、３０  ＭＯＳトランジスタ
１２、３２  ゲート電極
１４、３４  コンタクト
１６、３６  ソース領域
１８、３８  ドレイン領域
２０、４０  ゲート絶縁膜
２２、４２  中間膜（絶縁膜）
【図１】
2009231443.tif 000003
【図２】
2009231443.tif 000004
【図３】
2009231443.tif 000005
【図４】
2009231443.tif 000006
【図５】
2009231443.tif 000007