(57)【要約】【課題】  クロック信号が高周波数になると、クロック信号ＣＬＫと、制御信号であるチップセレクト信号ＣＳ、リードライト信号ｎＲＷ及びバイトライト信号ENとの間のセットアップ時間が確保できない。【解決手段】  第１クロック信号ＣＬＫと、アドレスに基づいて出力されたチップセレクト信号がそれぞれ入力されるクロック信号発生回路であって、前記チップセレクト信号が入力されてから所定時間経過の後に前記第１クロック信号に基づく第２クロック信号ＲＡＭＣＬＫを発生させるクロック信号生成回路を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１クロック信号と、アドレスに基づいた制御信号とがそれぞれ入力されるクロック信号発生回路であって、前記制御信号が入力されてから所定時間経過の後に前記第１クロック信号に基づく第２クロック信号を発生させるクロック信号生成回路を備えることを特徴とする半導体集積回路。
【請求項２】
第１のモードの時には前記制御信号から第１の時間遅延した後に前記第１クロック信号に基づく第２クロック信号を出力し、第２のモードの時には前記制御信号から第２の時間遅延した後に前記第１クロック信号に基づく第２クロック信号を出力するクロック信号生成回路を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１クロック信号を受け、前記アドレスと前記制御信号とを前記第１クロック信号に同期して出力する制御信号コントローラを備えることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記アドレス、前記制御信号及び前記第２クロック信号を受けて動作するメモリを備えることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記クロック信号生成回路は、前記第２クロック信号としてワンショットパルスを出力することを特徴とする請求項２記載の半導体集積回路。
【請求項６】
前記クロック信号生成回路は、第１クロック信号を分周して前記第２クロック信号を生成することを特徴とする請求項２記載の半導体集積回路。
【請求項７】
第２の遅延時間は第１の遅延時間より大きいことを特徴とする請求項２記載の半導体集積回路。
【請求項８】
前記制御信号は前記第２クロック信号を供給すべき複数の回路から所定の回路を選択するためのチップセレクト信号であることを特徴とする請求項２記載の半導体集積回路。
【請求項９】
前記クロック信号生成回路は、前記第１のモードの時に、前記制御信号として入力されるチップセレクト信号及びリードモードを示すＲ／Ｗ信号及びＰｒｅＷａｉｔ信号に基づいて第２クロック信号を生成することを特徴とする請求項２記載の半導体集積回路。
【請求項１０】
前記クロック信号生成回路は、前記第２のモードの時に、前記制御信号として入力されるチップセレクト信号及びライトモードを示すＲ／Ｗ信号及びＰｒｅＷａｉｔ信号に基づいて第２クロック信号を生成することを特徴とする請求項２記載の半導体集積回路。
【請求項１１】
前記第１のモードの時には前記制御信号として入力されるチップセレクト信号及びＲ／Ｗ信号に基づいて遅延されたチップセレクト信号及びＲ／Ｗ信号を生成する制御信号生成回路を備えることを特徴とする請求項２記載の半導体集積回路。
【請求項１２】
前記制御信号生成回路は、前記制御信号に基づいて前記クロック信号の２周期以上にわたってアクティブな制御信号を出力することを特徴とする請求項１２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にクロック信号生成回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、図１２に示される第１の従来技術のように、メモリ２００とメモリコントローラ１００を備えるものが多くなってきている。メモリコントローラ１００は、メモリ２００を制御するために設けられており、クロック信号ＣＬＫに同期して、メモリ２００へのデータ書き込み時には、アドレスＡＤＤＲ、書き込みデータＷＤ、メモリ制御信号を出力し、メモリ２００からのデータ読み出し時には、アドレスＡＤＤＲ、メモリ制御信号を出力する。なお、メモリ制御信号は、所定のメモリを活性化するためのチップセレクト信号ＣＳ、書き込み又は読み出しを示すリードライト信号ｎＲＷ（ローレベルでＲｅａｄ，ハイレベルでＷｒｉｔｅを示す信号）及びバイトライト信号ＥＮである。
ここで、第１の従来技術の動作について簡単に説明する。
【０００３】
メモリ２００へのデータ書き込み時には、メモリコントローラ１００は、図１３に示されるように、時刻Ｔ１にアドレスＡＤＤＲ、書き込みデータＷＤを出力すると共にメモリ制御信号であるチップセレクト信号ＣＳ、リードライト信号ｎＲＷをアサートし、時刻Ｔ１からクロック信号１周期遅れた時刻Ｔ２にメモリ制御信号ＣＳ及びｎＲＷをデアサートする。なお、チップセレクト信号ＣＳ及びｎＲＷが共にアサートされたときは書き込みを示し、チップセレクト信号ＣＳのみがアサートされているときには、読み出しを意味するものとする。続いてメモリは、クロック信号CLKに基づいて時刻Ｔ１にアドレスＡＤＤＲ、書き込みデータＷＤを受け取ると共にアサートされた制御信号ＣＳ及びｎＲＷを受け取り、アドレスＡＤＤＲで指定されたメモリ領域に対し書き込みデータＷＤを書き込む書き込み動作を実行する。なお、メモリ２００は、メモリ制御信号をローアクティブの信号として受け取るため、図１２ではメモリコントローラ１００から出力されたメモリ制御信号を、インバータ３００を介してメモリに供給している。
【０００４】
次にメモリ２００からのデータ読み出し時には、メモリコントローラ１００は、時刻Ｔ１にアドレスＡＤＤＲを出力すると共にメモリ制御信号のうちチップセレクト信号ＣＳをアサートし、時刻Ｔ２にチップセレクト信号ＣＳをデアサートする。メモリ２００は、Ｔ１に受け取ったチップセレクト信号ＣＳに応答してアドレスＡＤＤＲに対応する読み出しデータを所定レイテンシ時間経過の後、時刻Ｔlat-1に出力する。メモリコントローラ１００は、時刻Ｔlat-1に出力された読み出しデータRDを受け取る。
【０００５】
このような従来技術１では、図１３から判るように、メモリコントローラ１００は、書き込み時において、チップセレクト信号CS、リードライト信号ｎＲＷ、アドレスＡＤＤＲ、書き込みデータＷＤを時刻Ｔ１で出力する。そのため、これらの信号を同時に受け取ったメモリ２００側では、チップセレクト信号ＣＳ、リードライト信号ｎＲＷに対してアドレス、書き込みデータのセットアップ時間を確保できなくなり、セットアップ違反がおきる。
【０００６】
このセットアップ違反を解消するために、図１４に示すような従来技術２が用いられている。すなわち、従来技術２では、メモリ２００へのデータ書き込み時に、コントローラ１００から時刻Ｔ１に出力されたチップセレクト信号ＣＳ、リードライト信号ｎＲＷに対して、フリップフロップ４００を入れることによって、アドレスＡＤＤＲ、書き込みデータＷＤに対して、図１５に示すように２クロック遅延させたチップセレクト信号ＣＳ、リードライト信号ｎＲＷをメモリ２００に供給し、アドレスＡＤＤＲ、書き込みデータＷＤとチップセレクト信号ＣＳ、リードライト信号ｎＲＷとの間のセットアップ時間を確保している。
【０００７】
このような、メモリを制御するためのメモリコントローラに関する関連技術が非特許文献１に開示されている。
【０００８】
【非特許文献１】L220 Cache Controller Revision r1p 7 Technical Reference Manual ARM (http://infocenter.arm.com/help/topic/com.arm.doc.ddi0329i/DDI0329.pdf)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このような従来技術２に対し、本発明者は以下の課題を見出した。メモリに供給されるクロック信号ＣＬＫが益々高速化してきていることも相まって、図１４に示す従来技術２においても、クロック信号ＣＬＫと、制御信号であるチップセレクト信号ＣＳ、リードライト信号ｎＲＷ及びバイトライト信号ENとの間のセットアップ時間が確保できなくなってきている。
【課題を解決するための手段】
【００１０】
本願発明に係る半導体集積回路は、第１クロック信号と、アドレスに基づいた制御信号とがそれぞれ入力されるクロック信号発生回路であって、制御信号が入力されてから所定時間経過の後に第１クロック信号に基づく第２クロック信号を発生させるクロック信号生成回路を備えることに特徴がある。
【発明の効果】
【００１１】
上記クロック信号生成回路により、アドレス及び制御信号を出力する回路（例えば、ＲＡＭコントローラ）及びこれら信号を受け取るべき回路（例えば、ＲＡＭ）を何ら変更することなく、制御信号と第２クロック信号との間の時間間隔をコントロールすることが可能となり、これら信号を受けて動作する回路のセットアップを満足させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
本願発明を実施するための最良の形態は、第１クロック信号、アドレスと同時刻に出力された制御信号がそれぞれ入力されるクロック信号発生回路であって、制御信号が入力されてから所定時間経過の後に第１クロック信号に基づく第２クロック信号を発生させるクロック信号生成回路を備える半導体集積回路にある。すなわち、クロック信号発生回路が、制御信号と第１クロック信号とに基づいて第２クロック信号を生成することによって、制御信号と第２クロック信号との間の時間間隔をコントロールすることが可能となり、これら信号を受けて動作する回路のセットアップ（制御信号と第２クロック信号との間のセットアップ）を満足させることが容易となる。
【００１３】
以下、実施の形態について図面を参照しながら詳述する。
【００１４】
図１に示すように、本実施の形態の制御回路１０は、メモリコントローラ１００とＲＡＭ２００との間に接続される。制御回路１０は、レイテンシコントローラ５００、制御信号生成回路６００及びクロック信号生成回路７００から構成される。
【００１５】
レイテンシコントローラ５００は、レイテンシ値を保持するLATレジスタ５２０と、クロック信号CLK、メモリコントローラ１００からのチップセレクト信号CS及びＬＡＴレジスタ５２０からのレイテンシ値を受けてpre_waitlat信号を生成するレイテンシカウンタ回路５１０と、pre_waitlat信号と”０”とを比較した結果を出力する比較回路５３０と、pre_waitlat信号と”１”とを比較した結果を出力する比較回路５４０と、比較回路５３０の出力とチップセレクト信号CSとの論理和をとってｃｔｌ_en信号を生成する論理和回路５５０とから構成される。さらに、レイテンシカウンタ回路５１０は、LATレジスタ５２０からの出力を一方の入力に受けチップセレクト信号CSに基づいて選択的に出力する２入力１出力のセレクタ５１１と、クロック信号CLKに基づいてセレクタ５１１の出力しているデータを保持して出力するフリップフロップ５１２と、フリップフロップ５１２の出力データを受けて出力データを１デクリメントして出力するデクリメンタ５１３と、フリップフロップ５１２の出力データと”０”とを比較して比較結果を出力する比較回路５１４と、デクリメンタ５１３の出力と”０”とが入力され比較回路５１４の比較結果に基づいていずれか一方を選択してセレクタ５１１の他方の入力に出力するセレクタ５１５とから構成される。このような回路構成によって、レイテンシカウンタ回路５１０は、図３に示すように、チップセレクト信号CSがアサートされたときLATレジスタ５２０から読み出したレイテンシ値LATをクロック信号ＣＬＫに応答して取り込みpre_waitlat信号として出力すると共に、クロック信号ＣＬＫに応じてデクリメンタ５１３でデクリメントを繰り返した値及び、デクリメントの結果レイテンシ値LATが”０”になった時点で”０”をpre_waitlat信号として出力する。その結果、ctl_en信号は、チップセレクト信号CSがアサートされたとき、又はpre_waitlat信号が”０”となったときにアサートされる。また、pre_wr RAMCLK信号は、pre_waitlat信号が”１”となったときにアサートされる。
【００１６】
制御回路１０を構成する制御信号生成回路６００は、クロック信号CLKと、メモリコントローラから出力されたEN信号,nRW信号、チップセレクト信号CSと、レイテンシコントローラ５００から出力されたctl_en信号を受け、メモリ２００に出力するチップセレクト信号CSBを生成する。制御信号生成回路６００は、図４に示すように、EN信号を反転出力するインバータ６１０、ｎRW信号（ローレベルでＲｅａｄ，ハイレベルでＷｒｉｔｅを示す信号）を反転出力するインバータ６１１、チップセレクト信号ＣＳを反転出力するインバータ６１２、イネーブル端子にclt_en信号、データ入力端子にインバータ６１０の出力、クロック端子にクロック信号CLKが入力されたフリップフロップ６２０、イネーブル端子にctl_en信号、データ入力端子にインバータ６１１の出力、クロック端子にクロック信号CLKが入力されたフリップフロップ６２１、イネーブル端子にctl_en信号、データ入力端子にインバータ６１２の出力、クロック端子にクロック信号CLKが入力されたフリップフロップ６２２、インバータ６１０の出力及びフリップフロップ６２０の出力が入力されBWB信号として出力する論理積ゲート６３０、インバータ６１１の出力及びフリップフロップ６２１の出力が入力されWEB信号として出力する論理積ゲート６３１及びインバータ６１２の出力及びフリップフロップ６２１の出力が入力されチップセレクト信号CSBとして出力する論理積ゲート６３２とから構成される。このような構成の制御信号生成回路６００は、読み出し時には図５のタイミングチャートに示すように、チップセレクト信号CSBを、メモリコントローラからのチップセレクト信号CS及び最初のctl_en信号に応答してアサートし、次のctl_en信号が入力された後、デアサートするよう制御し、書き込み時には図６のタイミングチャートに示すように、チップセレクト信号CSBに加えてＢＷＢ信号及びＷＥＢ信号を、メモリコントローラからのチップセレクト信号CS及び最初のctl_en信号に応答してアサートし、次のctl_en信号が入力された後、デアサートするよう動作する。
【００１７】
制御回路１０を構成するクロック信号生成回路７００は、メモリコントローラ１００の出力したｎＲＷ信号、チップセレクト信号ＣＳ、レイテンシコントローラ５００の出力したctl_en信号、pre_wr RAMCLK信号及びクロック信号ＣＬＫを受け取り、ＲＡＭＣＬＫ信号を生成する。クロック信号生成回路７００は、データ入力端子にチップセレクト信号を受けクロック端子にクロック信号ＣＬＫが入力されるフリップフロップ７１０、データ入力端子にｎＲＷ信号、イネーブル端子にctl_en信号及びクロック端子にクロック信号を受けるフリップフロップ７２０、一方の入力にレイテンシコントローラ５００からのpre_wr_RAMCLK信号を受けると共に他方の入力にフリップフロップ７１０の出力を受けフリップフロップ７２０の出力によってこれらを切り替えて出力する選択回路７３０、及びデータ入力端子に選択回路７３０の出力を受けると共にクロック端子にクロック信号ＣＬＫが入力されＲＡＭＣＫＬ信号を出力するフリップフロップ７４０から構成される。クロック信号生成回路７００は、メモリ２００からのデータ読み出し時には、図８に示すように、チップセレクト信号ＣＳをフリップフロップ７１０でクロック信号の立ち上がりで取り込みpre_rd RAMCLK信号として出力し、選択回路７３０を介してフリップフロップ７４０に供給する。フリップフロップ７４０は、クロック信号CLKの立ち上がりでpre_RAMCLK信号を取り込みRAMCLK信号として出力する。すなわちクロック信号生成回路７００は、読み出し時には、チップセレクト信号CSからクロック信号CLKの１周期以上遅れRAMCLK信号を生成している。次に、メモリ２００へのデータ書き込み時には、図９に示すように、クロック信号生成回路７００は、フリップフロップ７２０のctl_en信号がアサートされたタイミングでnRW信号の値を取り込み選択回路７３０にpre_wr_RAMCLK信号を選択させる。続いて、フリップフロップ７４０は、レイテンシコントローラ５００からアサートされたpre_wr_RAMCLK信号をクロック信号CLKに応答して取り込み、メモリ２００に供給するRAMCLK信号を生成する。すなわち、クロック信号生成回路７００は、書き込み時には、チップセレクト信号CSがアサートされてからpre_wr_RAMCLK信号が入力されるまでの間、RAMCLK信号を発生させず、pre_wr_RAMCLK信号が入力された後にRAMCLK信号を発生させている。
【００１８】
上記では、各回路ブロック毎に動作を説明したが、以下、全体の動作について図１０及び図１１を参照しながら説明をする。
【００１９】
最初に、メモリコントローラ１００がメモリ２００からデータを読み出す場合について説明する。なお、図面上には書き込み動作に直接関係しないが各ブロックが出力している信号も記載しているが、書き込み動作に直接関係しない信号については、簡単のため説明を省略する。図１０に示すように、メモリコントローラ１００は、時刻Ｔ０に、レイテンシ値LATをLATレジスタ５２０に書き込む。続いて、時刻T1に、アドレスADDR及びチップセレクト信号CSをアサートする。時刻Ｔ１にチップセレクト信号ＣＳを受け取ったレイテンシコントローラ５００は、ＬＡＴレジスタ５２０からレイテンシ値LATを読み出すと共にチップセレクト信号CSに基づいてctl_en信号をアサートすると共に、時刻T2でctl_en信号をデアサートする。制御信号生成回路６００は、時刻T1にチップセレクト信号CSに応答して、メモリ２００に供給するチップセレクトCSB信号（ローアクティブ）を立ち下げる。クロック生成回路７００は、時刻T1でメモリコントローラ１００から出力されたチップセレクト信号CSをラッチ回路７１０及び７４０を介させることによって２クロック分遅らせた時刻T3でRAMCLK信号を出力する。メモリ２００は、時刻T3にRAMCLK信号に応じて動作を開始すると共に、RAMCLK信号の立ち上がりエッジでアドレスADDR及びチップセレクト信号CSBを取り込む。このとき、アドレスADDR及びチップセレクト信号CSBとRAMCLK信号との間には２クロック分のマージンがあるため、RAMCLK信号とアドレス信号及び制御信号であるチップセレクト信号CSBとの間のセットアップを満足させることができる。
【００２０】
メモリ２００は、時刻T3で受け取ったアドレスADDRに基づいて対応するデータを時刻Tlat+2にリードデータRDとして出力する。レイテンシコントローラ５００は、時刻Tlat+1にpre_waitlat信号が”０”になったことに応答して、ctl_en信号をアサートし制御信号生成回路６００に供給する。ctl_en信号を受け取った制御信号生成回路６００は、チップセレクト信号CSがアサートされた時刻T1から時刻Tlat+1までアクティブにされていたチップセレクト信号CSBをインアクティブにし、メモリ２００の読み出し動作を完了させる。
【００２１】
ここで、レイテンシ値LATは、RAMCLK信号が入力されてからデータが出力されるまでクロック信号CLKで５クロック分かかるとすると、５＋２（クロック生成回路での２ラッチ回路分）＝７に設定すれば良い。
【００２２】
次に、メモリコントローラ１００がメモリ２００にデータを書き込む場合について説明する。図１１に示すように、メモリコントローラ１００は、時刻T0にレイテンシ値LATをLATレジスタ５２０に書き込む。続いて、時刻T1にアドレスADDR及び書き込みデータWDを出力すると共に、チップセレクト信号CSをアサートする。時刻Ｔ１にチップセレクト信号ＣＳを受け取ったレイテンシコントローラ５００は、ＬＡＴレジスタ５２０からレイテンシ値LATを読み出すと共にチップセレクト信号CSに基づいてctl_en信号をアサートすると共に、時刻T2でctl_en信号をデアサートする。制御信号生成回路６００は、時刻T1にチップセレクト信号CSに応答して、メモリ２００に供給するチップセレクトCSB信号及びライト信号WEB（ローアクティブ）を立ち下げ、同様に、バイトライト信号ENがアサートされている場合には、BWB信号（ローアクティブ）を立ち下げる。クロック生成回路７００は、レイテンシコントローラ５００から出力されるpre_wr_RAMCLK信号が”１”になったとき、すなわち時刻Tlatのとき、pre_wr_RAMCLK信号に応答して時刻Tlat+1にRAMCLK信号を発生させる。この時刻Tlatに、レイテンシコントローラ５００は、pre_waitlat信号の値が”１”となり、比較器５４０で”１”と比較した結果、一致するためpre_wr_RAMCLK信号として”１”を出力する。続いて時刻Tlat+1に、pre_waitlat信号が”０”となるため、レイテンシコントローラ５００はctl_en信号をアサートする。アサートされたctl_en信号を受け取った制御信号生成回路６００は、時刻Tlat+2に、ＢＷＢ信号、ＷＥＢ信号及びＣＳＢ信号を立ち上げてインアクティブとする。このようにRAMCLK信号の生成をレイテンシ値LATに応じて遅らせることにより、クロック信号CLKがさらに高速になった場合でも、レイテンシ値LATを適宜設定することによって、書き込み時のセットアップ時間を確保することができる。
【００２３】
このように、実施の形態では、制御信号であるチップセレクト信号CSから所定の時間送らせてRAMCLK信号を生成しているため、クロック信号ＣＬＫの周波数が高くなったとしても、制御信号とRAMCLK信号とのセットアップ時間を容易に確保することができる。
【００２４】
また、メモリコントローラ１００のクロックがシステムクロックのような高速クロックであり、そのクロックがＲＡＭ２００に供給される場合であっても、RAMのCycle Time制約を満足させることが可能となる。
【００２５】
さらに、書き込み時と読み出し時とでレイテンシ値LATを変更することによって、読み出しのセットアップタイムと書き込みのセットアップ時間を独立して設定することができるため、自由度が高くなる。
【００２６】
なお、実施の形態では、メモリコントローラ１００が時刻T0でLATレジスタ５２０にレイテンシ値LATを書き込むことを説明したが、レイテンシコントローラ５００にてレイテンシ値が必要とされる前までに書き込まれていれば良い。
【００２７】
また、実施の形態では、RAMCLK信号としてワンショットパルスを用いるものについて説明したが、メモリコントローラから出力されるチップセレクト信号CSから所定時間遅らせた後に、読み出し用又は書き込み用のRAMCLK信号をメモリ２００に提供できる構成にしても良い。さらに、RAMCLK信号をクロック信号CLKよりも低速のクロックに分周することによって、メモリ及びクロック生成回路での消費電力を低減することができると共に、高速のRAMCLK信号を必要とするRAMを使わなくても良くなり、面積及びコストを低減することができる。
【００２８】
さらに、メモリコントローラとメモリとの間に上記の制御回路１０を挿入しているため、メモリコントローラ及びメモリについては何ら設計変更を必要とせず、従来から使用しているものをそのまま使用することができるため、設計変更にかかるコストを低減することができると共に設計時間を短縮することもできる。
【００２９】
また、実施の形態では、読み出し時のRAMCLK信号の生成はチップセレクト信号CSを、フリップフロップ７１０及び７４０を介することによって２クロック後に出力されるものについて説明したが、フリップフロップ７１０のデータ入力端子Dとチップセレクト信号ＣＳとの経路に、フリップフロップ７１０と同様にデータ入力端子にチップセレクト信号ＣＳを受けデータ出力端子Ｑをフリップフロップ７１０のデータ入力端子Ｄに接続しクロック入力端子にクロック信号ＣＬＫを受けるフリップフロップをさらに追加することによって、さらに１クロック遅らせることが出来、このようなフリップフロップをＮ個挿入することで、読み出し時のセットアップも（Ｎ＋１）クロックサイクル分緩和できる。さらに、もう一つLATレジスタを設け、このLATレジスタの出力を受けるレイテンシカウンタ（レイテンシカウンタ５１０と同様の構成）を更に設け、この出力を読み出し時のクロック生成回路に入力されるチップセレクト信号CSをフリップ７１０に供給する制御信号に用い、このLATレジスタの値を適宜変更することによって、チップセレクト信号が発行されてRAMCLK信号が出力されるまでの期間をこのLATレジスタの値に基づいて任意に設定することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本実施の形態によるシステム全体を示すブロック図。
【図２】レイテンシカウンタの回路図。
【図３】レイテンシカウンタの動作タイミングチャート。
【図４】制御信号生成回路の回路図。
【図５】制御信号生成回路の読み出し時の動作タイミングチャート。
【図６】制御信号生成回路の書き込み時の動作タイミングチャート。
【図７】クロック生成回路の回路図。
【図８】クロック生成回路の読み出し時の動作タイミングチャート。
【図９】クロック生成回路の書き込み時の動作タイミングチャート。
【図１０】本実施の形態のブロック図の読み出し時の動作タイミングチャート。
【図１１】本実施の形態のフロック図の書き込み時の動作タイミングチャート。
【図１２】従来技術１によるブロック図。
【図１３】従来技術１による書き込み及び読み出しのタイミングチャート。
【図１４】従来技術２によるブロック図。
【図１５】従来技術２による書き込み及び読み出しのタイミングチャート。
【符号の説明】
【００３１】
１０  制御回路
１００  メモリコントローラ
２００  メモリ
５００  レイテンシコントローラ
５１０  レイテンシカウンタ
５２０  ＬＡＴレジスタ
５３０、５４０  比較回路
５５０  論理和回路（ＯＲゲート）
６００  制御信号生成回路
６１０，６１１，６１２  インバータ
６２０，６２１，６２２  イネーブル端子つきＤ−Ｑフリップフロップ
６３０，６３１，６３２  論理積回路（ＡＮＤゲート）
７００  クロック生成回路
７１０、７４０  Ｄ−Ｑフロップフロップ
７２０  イネーブル端子つきＤ−Ｑフリップフロップ
７３０  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009124532.tif 000012
【図１１】
2009124532.tif 000013
【図１２】
2009124532.tif 000014
【図１３】
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【図１４】
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【図１５】
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