(57)【要約】【課題】寄生インダクタンスとバイパスキャパシタ２のキャパシタンスに起因する発振周波数を変更可能で、ノイズの増幅を防止でき、クロックのジッタを抑えることが可能な半導体装置、固体撮像素子、およびカメラシステムを提供する。【解決手段】パッケージのインダクタンスＬとバイパスキャパシタＣ２０のキャパシタンスＣとにより、２π√ＬＣで与えられる共振周波数ｆを、キャパシタンスＣを可変とすることにより、調整可能に構成された調整回路２１を有する。【選択図】図４
2009089049.tif 000002
【特許請求の範囲】
【請求項１】
クロック発生回路と、
上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、
上記バイパスキャパシタのキャパシタンスを調整可能な調整回路と
を有する半導体装置。
【請求項２】
上記調整回路は、
共振周波数が上記クロック発生回路の出力周波数から離れた周波数となるように調整可能である
請求項１記載の半導体装置。
【請求項３】
上記調整回路は、
上記電源ラインと上記基準電位ライン間に接続された複数のキャパシタを有し、配線の切断によりキャパシタを選択的に切り離し可能である
請求項１記載の半導体装置。
【請求項４】
調整回路は、
上記電源ラインまたはおよび基準電位ライン間にスイッチを介して接続された複数のキャパシタを有し、上記スイッチのオンまたはオフによりキャパシタを選択的に切り離しまたは接続可能である
請求項１記載の半導体装置。
【請求項５】
データが設定可能なレジスタを有し、
上記スイッチのオンオフは、上記レジスタの設定データに応じて行われる
請求項４記載の半導体装置。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
上記画素信号読み出し部から読み出された信号に対して所定の処理を行う信号処理部と、
上記信号処理部にクロックを供給するクロック発生回路と、
上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、
上記バイパスキャパシタのキャパシタンスを調整可能な調整回路と
を有する固体撮像素子。
【請求項７】
上記調整回路は、
共振周波数が上記クロック発生回路の出力周波数から離れた周波数となるように調整可能である
請求項５記載の固体撮像素子。
【請求項８】
上記調整回路は、
上記電源ラインと上記基準電位ライン間に接続された複数のキャパシタを有し、配線の切断によりキャパシタを選択的に切り離し可能である
請求項５記載の固体撮像素子。
【請求項９】
調整回路は、
上記電源ラインまたはおよび基準電位ライン間にスイッチを介して接続された複数のキャパシタを有し、上記スイッチのオンまたはオフによりキャパシタを選択的に切り離しまたは接続可能である
請求項５記載の固体撮像素子。
【請求項１０】
データが設定可能なレジスタを有し、
上記スイッチのオンオフは、上記レジスタの設定データに応じて行われる
請求項８記載の固体撮像素子。
【請求項１１】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
上記画素信号読み出し部から読み出された信号に対して所定の処理を行う信号処理部と、
上記信号処理部にクロックを供給するクロック発生回路と、
上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、
上記バイパスキャパシタのキャパシタンスを調整可能な調整回路と、を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子等の半導体装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
【０００６】
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【０００７】
これを除去する一般的な手法として、相関２重サンプリング（ＣＤＳ）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法があるが、列並列出力型ＣＭＯＳイメージセンサの信号出力回路について最も進んだ形態のひとつが列毎にアナログ−デジタル（Ａ／Ｄ）変換回路（ＡＤＣ（Analog digital converter)）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００８】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１，２に開示されている。
【０００９】
たとえば特許文献１に開示された固体撮像素子では、カウンタと比較器（コンパレータ）および、参照電圧発生器で構成したＡ／Ｄ変換を用い、リセットレベルをダウンカウントでＡ／Ｄ変換し、その値を保持したまま、つづいて信号レベルをアップカウントでＡ／Ｄ変換することで、デジタルデータの差分演算によるＣＤＳを行う。
【００１０】
これは２次元状に配列した画素において、その出力信号線を縦方向に共有し、それを受けるＡ／Ｄ変換を含めた信号処理回路を、その信号線ごとに設けることで、１行分の画素信号を同時に読み出す大規模並列処理を行い、高速撮像を実現している。
また、デジタル信号処理回路に対しては、たとえば位相同期回路（ＰＬＬ）によるクロックが供給される。
また、ＰＬＬ近傍には、バイパス用のキャパシタ(以下、バイパスキャパシタという)が配置される。
【００１１】
このような構成を有する固体撮像素子等の半導体装置は、集積化されパッケージ化される。
このパッケージは固有のインダクタンスＬを有する。
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【特許文献１】特開２００５−３０３６４８号公報
【特許文献２】特開２００５−３２３３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以下、パッケージ化した場合の、パッケージのインダクタンスＬとＰＬＬ近傍に配置されるバイパスキャパシタのキャパシタンスＣとの関係について説明する。
【００１３】
図１は、パッケージのインダクタンスＬとバイパスキャパシタのキャパシタンスＣとの関係を模式的に示す図である。
図１において、１がＰＬＬ、２がバイパスキャパシタ、３がパッケージを示している。
【００１４】
パッケージ３のインダクタンスＬとバイパスキャパシタ２のキャパシタンスＣとにより、共振周波数ｆは２π√ＬＣで与えられる。
この共振により、共振周波数のノイズが増幅される。そのノイズの影響を受け、共振周波数がＰＬＬ１の出力周波数の１／ｎの場合、出力周波数がｎ値に分離する。
ｎ値に分離することにより、分離した分だけＰＬＬ１の出力のジッタが増幅し、デジタル信号処理回路の特性を劣化させるという問題が起こる。
【００１５】
ＬＳＩの設計時にパッケージの仕様が定まっていない場合、パッケージのインダクタンスＬを正確に見積もることは困難である。
また、顧客により、パッケージが変更になることは多分にありえる。
【００１６】
ところが、インダクタンスＬの変化に応じてバイパスキャパシタ２のキャパシタンスＣの値は固定であることから、上述したＰＬＬ１の出力のジッタが増幅し、デジタル信号処理回路の特性を劣化させるという問題を解消することができない。
【００１７】
共振周波数が問題として意識されるようになってきたのは、大画素ＣＭＯＳセンサを開発することによって、パッケージサイズが大きくなり、パッケージの寄生インダクタンスＬの大きさが数十ｎＨ程度になることが出てきたためである。
【００１８】
そのため、たとえばＬ=３０ｎＨ、Ｃ=１５０ｐＦのとき、共振周波数ｆ≒５４ＭＨｚとなる。
ＰＬＬ１の入力周波数が５４ＭＨｚ、出力周波数が１０８ＭＨｚのとき、ＰＬＬ１のノイズは５４ＭＨｚ成分が主となる。
共振周波数とノイズの成分が一致し、５４ＭＨｚ付近のノイズが増幅される。５４ＭＨｚはＰＬＬの出力周波数１０８ＭＨｚの１／２であるためＰＬＬの出力周期が２値化する。
２値化するとその分、ＰＬＬ出力のジッタが増加し特性の劣化を起こす原因になる。これまでは、寄生インダクタンスＬは数ｎＨ程度であったので、同じバイパスキャパシタの大きさでも発振周波数は数百ＭＨｚとなり、問題にならなかった。
【００１９】
本発明は、寄生インダクタンスとバイパスキャパシタ２のキャパシタンスに起因する発振周波数を変更可能で、ノイズの増幅を防止でき、クロックのジッタを抑えることが可能な半導体装置、固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の観点の半導体装置は、クロック発生回路と、上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、上記バイパスキャパシタのキャパシタンスを調整可能な調整回路とを有する。
【００２１】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、上記画素信号読み出し部から読み出された信号に対して所定の処理を行う信号処理部と、上記信号処理部にクロックを供給するクロック発生回路と、上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、上記バイパスキャパシタのキャパシタンスを調整可能な調整回路とを有する。
【００２２】
好適には、上記調整回路は、共振周波数が上記クロック発生回路の出力周波数から離れた周波数となるように調整可能である。
【００２３】
好適には、上記調整回路は、上記電源ラインと上記基準電位ライン間に接続された複数のキャパシタを有し、配線の切断によりキャパシタを選択的に切り離し可能である。
【００２４】
好適には、上記調整回路は、上記電源ラインまたはおよび基準電位ライン間にスイッチを介して接続された複数のキャパシタを有し、上記スイッチのオンまたはオフによりキャパシタを選択的に切り離しまたは接続可能である。
【００２５】
好適には、データが設定可能なレジスタを有し、上記スイッチのオンオフは、上記レジスタの設定データに応じて行われる。
【００２６】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、上記画素信号読み出し部から読み出された信号に対して所定の処理を行う信号処理部と、上記信号処理部にクロックを供給するクロック発生回路と、上記クロック発生回路の電源ラインと基準電位ライン間に接続され、寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタと、上記バイパスキャパシタのキャパシタンスを調整可能な調整回路と、を含む。
【００２７】
本発明によれば、調整回路により、たとえば共振周波数が寄生インダクタンスと自身のキャパシタンスにより共振を起こすバイパスキャパシタのキャパシタンスが、クロック発生回路の出力周波数から離れた周波数となるように調整される。
【発明の効果】
【００２８】
本発明によれば、寄生インダクタンスとバイパスキャパシタ２のキャパシタンスに起因する発振周波数を変更可能で、ノイズの増幅を防止でき、クロックのジッタを抑えることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３０】
図２および図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図であって、図２は基本的な配置例を示し、図３はカラムＡＤＣ部をより具体的に示す図である。
【００３１】
この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）１６、およびセンスアンプ回路（Ｓ／Ａ）１７、データ出力回路１８、センサコントロールユニット１９、クロック生成回路としてのＰＬＬ２０、共振周波数調整回路２１を有する。また、Ｃ２０はバイパスキャパシタを示している。
なお、図２においては、列走査回路１３、ＡＤＣ群（カラムＡＤＣ部）１５等が画素アレイ部の両サイドに有る場合を示しているが、図３に示すように、各部を一つずつ設けて構成することも可能である。
【００３２】
このような構成を有する半導体装置としての固体撮像素子１０は、集積化されパッケージ化される。
このパッケージは固有のインダクタンスＬを有する。
そして、本実施形態においては、パッケージのインダクタンスＬとバイパスキャパシタＣ２０のキャパシタンスＣとにより、２π√ＬＣで与えられる共振周波数ｆを、キャパシタンスＣを可変とすることにより、調整可能に構成されている。
この共振周波数調整回路２１の構成については後述する。
【００３３】
画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
そして、行走査回路１２、列走査回路１３、およびＡＤＣ群１５により画素信号読み出し部が構成される。
【００３４】
ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＣＭＰ）１５１と、比較器１５１の出力およびクロックＣＫを受けてアップダウンカウント（またはダウンカウント）を行う非同期アップ／ダウンカウンタ（以下、カウンタ、ＣＮＴという）１５２と、カウンタ１５２のカウント値を保持するメモリ（ラッチ，ＬＴＣ）１５３と、カウンタ１５２の出力とメモリ１５３とを信号ＳＷ１０により選択的に接続するスイッチ１５５からなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５４が構成される。
各メモリ１５３の出力は、データ転送線３０に接続されている。データ転送線３０には、データ転送線３０に対応したセンスアンプ回路１７が配置され、さらに、減算回路を含むデジタル信号処理回路としてのデータ出力回路１８が配置される。
【００３５】
データ出力回路１８は、ＰＬＬ２０によるクロックＣＬＫに同期した処理を行う。
また、センサコントロールユニット１９は、固体撮像素子１０全体の制御を行う。
【００３６】
保持回路としての機能を有するカウンタ１５２は、初期時にはアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値がメモリ１５３に保持される。
このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ１５２は、その後、ダウンカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値がメモリ１５３に保持される。
メモリ１５３に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線３０を経てデータ出力回路１８に入力される。
【００３７】
このような構成を有する固体撮像素子１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
【００３８】
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。
【００３９】
次に、共振周波数調整回路２１の構成例について図４〜図６に関連付けて説明する。
【００４０】
図４は、本実施形態に係る共振周波数調整回路の第１の構成例を示す図である。
図５は、本実施形態に係る共振周波数調整回路の第２の構成例を示す図である。
図６は、本実施形態に係る共振周波数調整回路の第３の構成例を示す図である。
【００４１】
本実施形態の共振周波数調整回路２１は、基本的にＰＬＬ２０に対する電源電圧ＶＤＤの供給ラインＬＶＤＤと基準電位ＶＳＳの供給ラインＬＶＳＳとの間に、複数（本実施形態では３）のバイパスキャパシタＣ２１，Ｃ２２，Ｃ２３が並列に接続されている。
また、本実施形態のＰＬＬの入力周波数は５４ＭＨｚ、出力周波数は１０８ＭＨｚとする。
そして、本実施形態においては、パッケージのインダクタンスＬの変化に応じてバイパスキャパシタＣ２０のキャパシタンスＣの値を変更することにより、共振周波数をＰＬＬ２０の出力周波数から離れた周波数にしてＰＬＬ２０の出力がｎ値に分離しないようにする。
【００４２】
図４の第１の構成例は、共振周波数が共振周波数をＰＬＬ２０の出力周波数から離れた周波数になるように、並列接続されているバイパスキャパシタＣ２１，Ｃ２２，Ｃ２３のうちの１または２個のバイパスキャパシタを、たとえばアルミニウム（Ａｌ）等から形成される配線ＬＣ１〜ＬＣ２の電源電位側または、および基準電位側を切断する。
たとえば配線ＬＣ１を切断してバイパスキャパシタＣ２２，Ｃ２３を並列接続状態とする。
【００４３】
図５の第２の構成例は、電源電位側の電源電圧供給ラインＬＶＤＤと各バイパスキャパシタＣ２１，Ｃ２２，Ｃ２３の一方の電極間に絶縁ゲート形電界効果トランジスタであるＭＯＳトランジスタからなるスイッチＳＷ２１，ＳＷ２２、ＳＷ２３が接続されている。
そして、外部から設定変更可能なレジスタ２１１を設けて、このレジスタ２１１の設定データをスイッチＳＷ２１，ＳＷ２２、ＳＷ２３を構成するＭＯＳトランジスタのゲートに供給することにより、所望のスイッチのオンオフを制御して接続されるバイパスキャパシタの数を調整し、バイパスキャパシタＣ２０の全体のキャパシタンスＣを変更する。
【００４４】
本例の場合、レジスタ２１１には３ビットデータが設定される。
たとえばスイッチＳＷ２１，ＳＷ２２、ＳＷ２３がｎチャネルＭＯＳトランジスタにより構成されている場合、図８に示すようなデータが設定される。
図７においては「０」がセットされているスイッチはオフ、「１」がセットされているスイッチはオンとなる。
【００４５】
図７の例では、レジスタ２１１にデータ「００１」がセットされると、スイッチＳＷ２１，ＳＷ２２がオフ、スイッチＳＷ２３がオンとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２３のキャパシタンスにより決定される。すなわち、キャパシタＣ２３のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「０１０」がセットされると、スイッチＳＷ２１，ＳＷ２３がオフ、スイッチＳＷ２２がオンとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２２のキャパシタンスにより決定される。すなわち、キャパシタＣ２２のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「０１１」がセットされると、スイッチＳＷ２１がオフ、スイッチＳＷ２２，ＳＷ２３がオンとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２２，Ｃ２３の合成キャパシタンスにより決定される。すなわち、キャパシタＣ２２，Ｃ２３のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「１００」がセットされると、スイッチＳＷ２１がオン、スイッチＳＷ２２，ＳＷ２３がオフとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２１のキャパシタンスにより決定される。すなわち、キャパシタＣ２１のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「１０１」がセットされると、スイッチＳＷ２１，ＳＷ２３がオン、スイッチＳＷ２２がオフとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２１，Ｃ２３の合成キャパシタンスにより決定される。すなわち、キャパシタＣ２１，Ｃ２３のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「１１０」がセットされると、スイッチＳＷ２１，ＳＷ２２がオン、スイッチＳＷ２３がオフとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２１，Ｃ２２の合成キャパシタンスにより決定される。すなわち、キャパシタＣ２１、Ｃ２２のキャパシタンスにより共振周波数が決まる。
レジスタ２１１にデータ「１１１」がセットされると、スイッチＳＷ２１，ＳＷ２２，ＳＷ２３がオンとなる。その結果、バイパスキャパシタＣ２０のキャパシタンスＣはキャパシタＣ２１，Ｃ２２，Ｃ２３の合成キャパシタンスにより決定される。すなわち、キャパシタＣ２１，Ｃ２２，Ｃ２３のキャパシタンスにより共振周波数が決まる。
【００４６】
以上は、スイッチＳＷ２１，ＳＷ２２、ＳＷ２３がｎチャネルＭＯＳトランジスタにより構成されている場合であるが、ｐチャネルＭＯＳトランジスタによりスイッチＳＷ２１，ＳＷ２２、ＳＷ２３が構成されている場合、図７の「０」がセットされているスイッチはオン、「１」がセットされているスイッチはオフとなる。
【００４７】
図６の第３の構成例が図５の第２の構成例と異なる点は、電源電位側の基準電位供給ラインＬＶＳＳと各バイパスキャパシタＣ２１，Ｃ２２，Ｃ２３の他方の電極間に絶縁ゲート形電界効果トランジスタであるＭＯＳトランジスタからなるスイッチＳＷ２１，ＳＷ２２、ＳＷ２３が接続されていることにある。
【００４８】
以上のように、共振周波数調整回路２１により、バイパスキャパシタＣ２０のキャパシタンスＣの値を変更することによってＰＬＬ２０の出力の特性劣化を防ぐことができる。  そして、パッケージ組み上り後の評価により共振周波数を求め、正確に所望の共振周波数に変更することが可能になる。
評価後に共振周波数を変更することが可能なため、パッケージ変更に容易に対応できる。また、設計時にパッケージの仕様が決まっていない場合でも複雑なパッケージのインダクタンスＬの計算を正確に行う必要がなくなる。
【００４９】
ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を説明する。
【００５０】
任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、これによりカウンタ１５２のカウント動作が停止し、比較期間に応じたカウント値がメモリ１５３に保持される。
この１回目の読み出し時は、単位画素１１１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素１１１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。
【００５１】
２回目の読み出しは、リセット成分ΔVに加え単位画素１１１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素１１１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、同時にメモリ１５３内に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ１５３内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ１５３に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本のデータ転送線３０を経て、ＰＬＬ２０によりクロックＣＬＫが供給されるデータ出力回路１８で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
【００５２】
以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
【００５３】
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。
【００５４】
以上説明したように、本実施形態によれば、パッケージのインダクタンスＬとバイパスキャパシタＣ２０のキャパシタンスＣとにより、２π√ＬＣで与えられる共振周波数ｆを、キャパシタンスＣを可変とすることにより、調整可能に構成された共振周波数調整回路２１を設けたことから、ＰＬＬ２０の出力の特性劣化を防ぐことができる。  そして、パッケージ組み上り後の評価により共振周波数を求め、正確に所望の共振周波数に変更することが可能になる。
評価後に共振周波数を変更することが可能なため、パッケージ変更に容易に対応できる。また、設計時にパッケージの仕様が決まっていない場合でも複雑なパッケージのインダクタンスＬの計算を正確に行う必要がなくなる。
【００５５】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００５６】
図８は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００５７】
本カメラシステム４０は、図８に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス４１と、この撮像デバイス４１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２と、撮像デバイス４１を駆動する駆動回路(ＤＲＶ)４３と、撮像デバイス４１の出力信号を処理する信号処理回路(ＰＲＣ)４４と、を有する。
【００５８】
駆動回路４３は、撮像デバイス４１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１を駆動する。
【００５９】
また、信号処理回路４４は、撮像デバイス４１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路４４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００６０】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１として、先述した固体撮像素子１０を搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【００６１】
【図１】パッケージのインダクタンスＬとバイパスキャパシタのキャパシタンスＣとの関係を模式的に示す図である。
【図２】本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図であって、基本的な配置例を示す図である。
【図３】本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図であって、カラムＡＤＣ部をより具体的に示す図である。
【図４】本実施形態に係る共振周波数調整回路の第１の構成例を示す図である。
【図５】本実施形態に係る共振周波数調整回路の第２の構成例を示す図である。
【図６】本実施形態に係る共振周波数調整回路の第３の構成例を示す図である。
【図７】スイッチとレジスタの設定データとの対応関係を説明するための図である。
【図８】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００６２】
１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・メモリ（ラッチ）、１５４・・・列並列ＡＣブロック、１６・・・ＤＡＣ、１８・・・データ出力回路、２０・・・ＰＬＬ、２１・・・発振周波数調整回路、２１１・・・レジスタ、３０・・・データ転送線、４０・・・カメラシステム、４１・・・撮像デバイス、４２・・・駆動回路、４３・・・レンズ、４４・・・信号処理回路、Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３・・・バイパスキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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