(57)【要約】【課題】記憶装置へのデータ書き込み中のリセット信号入力によるリセット動作を、データ書き込みに必要な時間だけ遅延させる。【解決手段】ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる途中の時刻で、ユーザによるリセット操作によりフリップフロップ１００にリセット信号１０９が入力された場合、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる間は、リセット遅延信号１０７が‘Ｈ’レベルであるため、論理積回路１０２の出力信号は、常に‘Ｌ’レベルとなる。一方、遅延回路１０１からフリップフロップ１００の出力信号が遅延されて出力されるまでの遅延時間が、データ書き込みに要する一回の最大アクセス時間より長く設定されているため、遅延回路１０１の出力信号は ‘Ｌ’レベルのままである。従って、データ書き込み中はＣＰＵ１０５のリセットを行わないようにできる。【選択図】図１
2009230434.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置にアクセス信号とデータとを供給し、前記アクセス信号の出力期間において前記データを前記記憶装置に書き込ませるための中央処理装置をリセットするリセット回路であって、
当該リセット回路へのリセット入力であるリセット信号の論理値を保持する保持回路と、
前記保持回路から出力された前記リセット信号の論理値を示す第１の信号を、前記中央処理装置の前記記憶装置に対するデータ書き込み時の一回の最大アクセス時間よりも大なる時間分遅延させる遅延回路と、
前記第１の信号と、前記中央処理装置が前記記憶装置に対するデータ書き込みモードの期間、前記中央処理装置から出力されるリセット禁止用の第１の論理値である第２の信号と、前記遅延回路により前記第１の信号を遅延して得た第３の信号とのうち、前記第２の信号が前記第１の論理値でなく、かつ、前記第３の信号が入力されない期間のときに前記第１の信号が入力された時、又は前記第３の信号が入力された時に第２の論理値のリセット用信号を生成して前記中央処理装置と前記保持回路とをそれぞれリセットするリセット用信号生成回路と、
前記アクセス信号と前記リセット用信号とが入力され、前記アクセス信号が非アクセス期間を示す論理値のとき、又は前記リセット用信号が前記第２の論理値のときに、前記遅延回路をリセットする遅延回路リセット信号を生成する遅延回路リセット信号生成回路と、
を有することを特徴とするリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット回路に係り、特にリセット動作を任意の時間遅延させることができるリセット回路に関する。
【背景技術】
【０００２】
従来、記憶装置への書き込み時に外部から非同期にリセット動作が行われたとき、データの破壊を防ぐために書き込みに必要な時間または、書き込みをキャンセルするために必要な時間だけ、リセット動作を遅延させるリセット回路が提案されている（例えば、特許文献１、特許文献２参照）。
【０００３】
【特許文献１】特開昭６３−４５６２６号公報
【特許文献２】特開平９−２８８５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記の特許文献１及び２記載の従来のリセット回路では、その遅延時間は遅延回路によって固定的に決まり、その遅延時間を越えるとまだ書き込み途中であっても強制的にリセット動作が行われるため、遅延回路が持つ遅延時間を越える長時間の処理への対応に問題がある。
【０００５】
本発明は上記の点に鑑みなされたもので、記憶装置へのデータ書き込み中のリセット信号入力によるリセット動作を、データ書き込みに必要な時間だけ遅延させるリセット回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明は、記憶装置にアクセス信号とデータとを供給し、アクセス信号の出力期間においてデータを記憶装置に書き込ませるための中央処理装置をリセットするリセット回路であって、
当該リセット回路へのリセット入力であるリセット信号の論理値を保持する保持回路と、保持回路から出力されたリセット信号の論理値を示す第１の信号を、中央処理装置の記憶装置に対するデータ書き込み時の一回の最大アクセス時間よりも大なる時間分遅延させる遅延回路と、第１の信号と、中央処理装置が記憶装置に対するデータ書き込みモードの期間、中央処理装置から出力されるリセット禁止用の第１の論理値（Ｈ）である第２の信号と、遅延回路により第１の信号を遅延して得た第３の信号とのうち、第２の信号が第１の論理値でなく、かつ、第３の信号が入力されない期間のときに第１の信号が入力された時、又は第３の信号が入力された時に第２の論理値のリセット用信号を生成して中央処理装置と保持回路とをそれぞれリセットするリセット用信号生成回路と、アクセス信号とリセット用信号とが入力され、アクセス信号が非アクセス期間を示す論理値のとき、又はリセット用信号が第２の論理値のときに、遅延回路をリセットする遅延回路リセット信号を生成する遅延回路リセット信号生成回路と、を有することを特徴とする。
【０００７】
この発明では、遅延回路からの第３の信号が入力されない期間のときに、リセット動作により第１の信号が入力された時であっても、第２の信号が第１の論理値であるときには、リセット用信号は生成されないため、中央処理装置のリセットを禁止することができる。また、遅延回路は、アクセス信号が非アクセス期間を示す論理値のとき、又はリセット用信号が第２の論理値で中央処理装置をリセットした時にリセットされるため、遅延回路の遅延時間を延長することができる。
【発明の効果】
【０００８】
本発明によれば、記憶装置への書き込み中にリセット動作が行われても、そのリセット動作を書き込み終了に要する時間まで遅延させることで、書き込み中のデータの破壊を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明に係るリセット回路の実施の形態について、図面に基づいて詳細に説明する。
【００１０】
図１は、本発明になるリセット回路の一実施の形態の回路系統図を示す。同図において、本実施の形態のリセット回路１０は、リセット信号１０９がセット端子Ｓに供給されるフリップフロップ１００と、フリップフロップ１００の出力信号を遅延する遅延回路１０１と、２入力の論理積回路１０２と、２入力の論理和回路１０３及び１０４と、演算処理を行う中央処理装置（ＣＰＵ）１０５と、ＣＰＵ１０５から出力されたチップセレクト信号１０８が供給されるフラッシュ・リード・オンリ・メモリ（フラッシュＲＯＭ）１０６とより構成される。
【００１１】
フリップフロップ１００は、そのセット端子Ｓにリセット信号１０９が入力され、ユーザにより入力されたリセット信号１０９を保持する。リセット信号１０９は、ユーザにより、任意のタイミングでリセットの実行が行われたときに‘Ｈ’レベルとなる信号で、通常は‘Ｌ’レベルの信号である。フリップフロップ１００のリセット端子Ｒは、フリップフロップ１００の状態をリセットするために使用する。
【００１２】
遅延回路１０１は、フリップフロップ１００の出力信号を一定時間（遅延時間Ｔ４）遅延させた後に出力する。遅延回路１０１のリセット端子Ｒは、遅延回路１０１の状態をリセットするために使用する。ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込む前に、論理積回路１０２へ出力するリセット遅延信号１０７を‘Ｈ’レベルの状態にし、データ書き込み終了後に、リセット遅延信号１０７を‘Ｌ’レベルの状態にする。ＣＰＵ１０５のリセット端子Ｒは、ＣＰＵ１０５をリセットするために使用する。リセット遅延信号１０７は、ＣＰＵ１０５がフラッシュＲＯＭ１０６に対するデータ書き込みモードの期間、‘Ｈ’レベルに保持されるリセット禁止用の信号である。
【００１３】
論理積回路１０２は、フリップフロップ１００からの出力信号と、ＣＰＵ１０５から出力されるリセット遅延信号１０７との論理積信号を出力する。論理和回路１０３は、遅延回路１０１の出力信号と、論理積回路１０２の出力信号との論理和信号を出力する。論理和回路１０３の出力信号は、論理和回路１０４の一方の入力端子と、フリップフロップ１００のリセット端子Ｒと、ＣＰＵ１０５のリセット端子Ｒとにそれぞれ供給される。
【００１４】
論理和回路１０４は、論理和回路１０３の出力信号とＣＰＵ１０５から出力されるチップセレクト信号１０８の状態との論理和信号を出力する。論理和回路１０４の出力信号は、遅延回路１０１のリセット端子Ｒへの入力として使用する。フラッシュＲＯＭ１０６は、データの記録保持を行う。
【００１５】
この実施の形態は、ＣＰＵ１０５が記憶装置（フラッシュＲＯＭ１０６）へデータを書き込んでいる間に、ユーザがリセットを行ったときでも、書き込み動作が終了するまで、リセット動作を遅延する構成である。
【００１６】
次に、本実施の形態のリセット回路において、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込む時の動作について、図２のフローチャートと図３のタイミングチャートとを併せ参照して説明する。
【００１７】
ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込んでいないときは、論理積回路１０２へ出力するリセット遅延信号１０７を‘Ｌ’レベルにセットしている。そして、ＣＰＵ１０５は、フラッシュＲＯＭ１０６にデータを書き込むときには、まず時刻Ｔ５で図３（Ｂ）に示すように上記のリセット遅延信号１０７を‘Ｈ’レベル（論理値「１」）にセットし（図２のステップＦ１）、続いてフラッシュＲＯＭ１０６へのデータ書き込みを行う（図２のステップＦ２）。このとき、ＣＰＵ１０５からフラッシュＲＯＭ１０６に供給されるチップセレクト信号１０８は、図３（Ｅ）に示すようになる。このチップセレクト信号１０８の‘Ｌ’レベルの期間でＣＰＵ１０５からフラッシュＲＯＭ１０６へのデータ書き込みが１回行われる。従って、チップセレクト信号１０８の‘Ｈ’レベルの期間は、フラッシュＲＯＭ１０６へのデータ非アクセス期間を示す。
【００１８】
そして、ＣＰＵ１０５は、データ書き込み中はリセット遅延信号１０７を‘Ｈ’の状態のままにしておき、データの書き込みが終わった時刻Ｔ２の時点で、図３（Ｂ）に示すようにリセット遅延信号１０７を再び‘Ｌ’レベルの状態にセットする（図２のステップＦ３）。すると、リセット遅延信号１０７の論理反転値とフリップフロップ１００の出力信号との論理積演算を行う論理積回路１０２の出力信号は、リセット遅延信号１０７の論理反転値が‘Ｈ’となり、また、フリップフロップ１００の出力信号はこの時点では‘Ｈ’レベルであるため図３（Ｄ）に示すように‘Ｈ’レベルとなる。この結果、論理積回路１０２の出力信号が一方の入力端子に供給される論理和回路１０３の出力信号も‘Ｈ’レベルとなり、ＣＰＵ１０５がリセットされる。
【００１９】
ここで、ステップＦ２でＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる途中の時刻Ｔ１で、フリップフロップ１００に図３（Ｃ）に示すように、リセット信号１０９が入力されたとしても、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる間は、図３（Ｂ）に示すようにリセット遅延信号１０７の論理値が‘Ｈ’であり、その論理反転値は‘Ｌ’であるため、リセット遅延信号１０７の論理反転値とフリップフロップ１００の出力信号との論理積演算を行う論理積回路１０２の出力信号は、フリップフロップ１００の出力信号の論理値に関係なく、常に‘Ｌ’レベルとなる。
【００２０】
一方、遅延回路１０１からフリップフロップ１００の出力信号が遅延されて出力されるまでの遅延時間が、データ書き込みに要する一回の最大アクセス時間（チップセレクト信号１０８の最大の‘Ｌ’レベル期間）よりも長く設定されている。また、図３（Ｅ）に示すチップセレクト信号１０８が‘Ｈ’レベルとなる度に論理和回路１０４を通して遅延回路１０１がリセットされて遅延時間がゼロに戻される。このため、フリップフロップ１００から‘Ｈ’レベルの信号が出力されても、遅延回路１０１の出力信号は図３（Ｆ）に示すように‘Ｌ’レベルのままである。従って、時刻Ｔ１から時刻Ｔ２までの間は、論理和回路１０３の出力信号レベルは‘Ｌ’レベルのままであり、ＣＰＵ１０５のリセットを行わないようにできる（リセット動作を遅延することができる）。
【００２１】
なお、ＣＰＵ１０５がフラッシュＲＯＭ１０６のデータ書き込みモードでないときは、リセット遅延信号１０７が‘Ｌ’レベルとなっているため、ＣＰＵ１０５のリセット動作が行われる。また、フリップフロップ１００の出力信号レベルが‘Ｈ’レベルとなると、論理積回路１０２の出力信号レベルが‘Ｈ’レベルとなり、結果として論理和回路１０３の出力信号レベルも‘Ｈ’レベルとなることで、直ちにＣＰＵ１０５とフリップフロップ１００のリセットが実行される。なお、図３（Ａ）はＣＰＵ１０５へのクロックを示す。ＣＰＵ１０５以外のクロックはこれと異なっていてもよい。
【００２２】
次に、遅延回路１０１に入力された信号が遅延回路１０１の出力に反映されるまでにかかる時間を、遅延回路１０１に固定的に設定された遅延時間より長くする方法を、図４のタイミングチャートと共に説明する。
【００２３】
ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込む時（時刻Ｔ６）は、図２のステップＦ１での処理により、ＣＰＵ１０５は図４（Ｂ）に示すように時刻Ｔ６から‘Ｈ’レベルのリセット遅延信号１０７を出力する。ＣＰＵ１０５はデータ書き込み終了時の時刻Ｔ７で、このリセット遅延信号１０７を図４（Ｂ）に示すように‘Ｌ’レベルとする。
【００２４】
また、ＣＰＵ１０５は、データ書き込み時には、図４（Ｃ）に示すように同図（Ａ）に示すＣＰＵ１０５へのクロックに同期したチップセレクト信号１０８をフラッシュＲＯＭ１０６に供給する。このチップセレクト信号１０８が‘Ｌ’レベルになっている期間（アクティブな期間）にデータがフラッシュＲＯＭ１０６に書き込まれる。
【００２５】
ここで、図４（Ｃ）に示すようにチップセレクト信号１０８は、複数回論理値が変化しているが、これは何回かに分けてデータを書き込んでいることを示している。このように、リセット遅延信号１０７が‘Ｈ’レベルである期間に、チップセレクト信号１０８の論理値変化は何度起きてもよい。ここで、図４（Ｃ）に示す‘Ｌ’レベル期間の「一回の最大アクセス時間Ｔ０」とは、チップセレクト信号１０８が‘Ｈ’→‘Ｌ’→‘Ｈ’と一回変化する間のアクティブな期間である。これは、図５の遅延回路１０１の遅延時間Ｔ４より短くなければならない。
【００２６】
ＣＰＵ１０５がフラッシュＲＯＭ１０６に書き込みを行っていないとき、チップセレクト信号１０８は常に‘Ｈ’レベルとなり、その結果、論理和回路１０４の出力信号も‘Ｈ’レベルとなるため、遅延回路１０１は常にリセットされた状態となる。よって、この状態のとき遅延回路１０１の出力信号は常に‘Ｌ’レベルとなる。
【００２７】
実際に遅延回路１０１の出力信号が‘Ｈ’レベルとなるのは、リセット信号１０９が‘Ｈ’レベルで、かつ、チップセレクト信号１０８が‘Ｌ’レベルの状態のときだけである。チップセレクト信号１０８が‘Ｈ’レベルの度に論理和回路１０４を通して遅延回路１０１をリセットする構成としているため、チップセレクト信号１０８のデータ書き込み「一回の最大アクセス時間Ｔ０」を遅延回路１０１の遅延時間Ｔ４より短くすることでチップセレクト信号１０８により何度でも遅延回路１０１をリセットでき、遅延回路１０１の入力状態を出力に反映させる時点（遅延時間）を任意の期間だけ延長させることが可能となる。
【００２８】
次に、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込み中にリセット動作が発生しリセット動作が遅延されているときに、時刻Ｔ８の時点でＣＰＵ１０５またはフラッシュＲＯＭ１０６に問題が発生し、チップセレクト信号１０８が遅延回路１０１の遅延時間Ｔ４を越えて‘Ｌ’レベルになり続けたときの本実施の形態の動作について、図５のタイミングチャートを参照して説明する。図５（Ａ）〜（Ｆ）に示す各信号は、図３（Ａ）〜（Ｆ）に示した各信号とそれぞれ同じ信号である。
【００２９】
ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込み中にリセット動作が発生しリセット動作が遅延されているときに、時刻Ｔ８の時点でＣＰＵ１０５又はフラッシュＲＯＭ１０６に問題が発生した場合、図５（Ｅ）に示すチップセレクト信号１０８が時刻Ｔ８直後に一回の最大アクセス時間Ｔ０経過してもレベル変化しない状態となる。
【００３０】
この時は遅延回路１０１の遅延時間Ｔ４内であるため、遅延回路１０１の出力信号が‘Ｌ’レベルであり、またこの時点では論理積回路１０２の出力信号も‘Ｌ’レベルであるため、論理和回路１０３の出力信号は‘Ｌ’レベルで、ＣＰＵ１０５がリセット遅延信号１０７を‘Ｌ’にできる状態でない。
【００３１】
しかし、遅延時間Ｔ４が終了する時刻Ｔ９で、それ以前にフリップフロップ１００から出力されて遅延回路１０１に供給されている‘Ｈ’レベルの信号が、図５（Ｆ）に示すように遅延回路１０１から遅延出力されるため、論理和回路１０３の出力信号が図５（Ｇ）に示すように‘Ｈ’レベルとなり、ＣＰＵ１０５をリセットする。これにより、フラッシュＲＯＭ１０６へのデータ書き込みが強制的に終了する。
【００３２】
また、論理和回路１０３の出力信号は論理和回路１０４を介して遅延回路１０１のリセット端子Ｒに供給されると共に、フリップフロップ１００のリセット端子Ｒにも供給されるため、時刻Ｔ９でＣＰＵ１０５がリセットされる時に、遅延回路１０１とフリップフロップ１００もそれぞれクリアされる。これにより、図１のリセット回路は、元のリセット待機状態に戻る。
【００３３】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、複数あるフラッシュＲＯＭの中から所定のフラッシュＲＯＭ１０６を指定するチップセレクト信号１０８の代わりに、フラッシュＲＯＭ１０６に対して書き込み期間中のみ所定論理値となり、非書き込み期間（非アクセス期間）のときは上記所定の論理値とは反対論理値となるライトイネーブル信号を用いてもよい。フラッシュＲＯＭ１０６は、チップセレクト信号やライトイネーブル信号などのアクセス信号がアクセス期間を示している論理値のときのみデータが書き込まれる。また、本発明は、フラッシュＲＯＭ以外のメモリ（記憶装置）にも適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明のリセット回路の一実施の形態の回路系統図である。
【図２】図１のリセット回路のＣＰＵがフラッシュＲＯＭにデータを書き込むときの処理手順を示すフローチャートである。
【図３】図１のリセット回路の動作説明用タイミングチャート（その１）である。
【図４】図１のリセット回路の、リセット遅延信号とチップセレクト信号との関係の一例を示す図である。
【図５】図１のリセット回路の動作説明用タイミングチャート（その２）である。
【符号の説明】
【００３５】
１０  リセット回路
１００  フリップフロップ
１０１  遅延回路
１０２  論理積回路
１０３、１０４  論理和回路
１０５  中央処理装置（ＣＰＵ）
１０６  フラッシュＲＯＭ
１０７  リセット遅延信号
１０８  チップセレクト信号
１０９  リセット信号
【図１】
2009230434.tif 000003
【図２】
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【図３】
2009230434.tif 000005
【図４】
2009230434.tif 000006
【図５】
2009230434.tif 000007