(57)【要約】      （修正有）【課題】半導体基板に形成された溝部の側面にトラップ層を有する半導体装置において、ダミー層を除去する際に、トラップ層が侵食されることを抑制する製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１０上に窒化シリコン膜からなるダミー層５０を形成する工程と、ダミー層５０をマスクに半導体基板１０に溝部１２を形成する工程と、溝部１２の内面およびダミー層５０を覆うようにトンネル絶縁膜１４および窒化シリコン膜からなるトラップ層１６を形成する工程と、ダミー層５０の上面上と側方に形成されたトラップ層１６を除去する工程と、残存したトラップ層１６および露出したトンネル絶縁膜１４を覆うようにトップ絶縁膜１８を形成する工程と、を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上にダミー層を形成する工程と、
前記ダミー層をマスクに前記半導体基板に溝部を形成する工程と、
前記溝部の内面および前記ダミー層を覆うようにトンネル絶縁膜およびトラップ層を形成する工程と、
前記ダミー層の上面上と側方に形成されたトラップ層を除去する工程と、
残存したトラップ層および露出した前記トンネル絶縁膜を覆うようにトップ絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トラップ層を除去する工程は、
前記ダミー層の側方のトラップ層が露出するように、前記溝部内に埋込層を形成する工程と、
前記埋込層をマスクに前記トラップ層を除去する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋込層を形成する工程は、
前記溝部を埋め込み前記トラップ層を覆うように埋込層となるべき層を形成する工程と、
前記ダミー層の側方の前記トラップ層が少なくとも露出するように、前記埋込層となるべき層を除去する工程と、を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ダミー層を除去する工程と、
前記ダミー層が除去された前記溝部間の前記半導体基板内にビットラインを形成する工程と、を有する請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記トップ絶縁膜上に前記溝部内に埋め込まれたゲート電極を形成する工程を有し、
前記ビットラインを形成する工程は、前記ゲート電極をマスクに前記半導体基板にイオン注入する工程を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程は、
前記溝部内を埋め込み前記トップ絶縁膜を覆うように、ゲート電極となるべき層を形成する工程と、
前記ゲート電極となるべき層を前記ダミー層まで研磨する工程と、を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極の上面が露出するように前記ビットライン上に絶縁層を形成する工程と、
前記絶縁層上に前記ゲート電極と接続し前記ビットラインの延在方向に交差するワードラインを形成する工程と、を有することを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記ダミー層が除去された前記溝部間の前記ビットライン上に金属シリサイド層を形成する工程を有する請求項４から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記ダミー層と前記トラップ層とは同じ材料からなることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記ダミー層と前記トラップ層とは窒化シリコンからなることを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、半導体基板に形成された溝部の側面にトラップ層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。
【０００３】
さらに、メモリセルの微細化のため、半導体基板に形成された溝部の側面にＯＮＯ膜を設ける技術が開発されている。特許文献１には、このような溝部を有するフラッシュメモリの製造方法が以下のように開示されている。特許文献１の図５のように、窒化膜である補助層をマスクに半導体基板にトレンチを形成する。トレンチの壁にＯＮＯ膜が形成される。トレンチ内にポリシリコンからなるゲート電極が形成される。特許文献１の図６のように、補助層が除去され、ゲート電極をマスクに半導体基板内にソースドレイン領域が形成される。ソースドレイン領域上に絶縁層が形成される。特許文献１の図７のように、絶縁層上にワードラインが形成される。
【０００４】
特許文献１の技術によれば、ＯＮＯ膜を形成した後にソースドレイン領域を形成することができる。また、ソースドレイン領域とワード線とを絶縁層を用い電気的に分離することができる。
【特許文献１】特表２００５−５２５６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に係るフラッシュメモリの製造方法においては、ダミー層（補助層）を除去する際に、ＯＮＯ膜中のトラップ層が侵食される。
【０００６】
本発明は、上記課題に鑑みなされたものであり、ダミー層を除去する際に、トラップ層が侵食されることを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板上にダミー層を形成する工程と、前記ダミー層をマスクに前記半導体基板に溝部を形成する工程と、前記溝部の内面および前記ダミー層を覆うようにトンネル絶縁膜およびトラップ層を形成する工程と、前記ダミー層の上面上と側方に形成されたトラップ層を除去する工程と、残存したトラップ層および露出した前記トンネル絶縁膜を覆うようにトップ絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、トラップ層がトップ絶縁膜で覆われる。これにより、トラップ層が侵食されることを抑制することができる。
【０００８】
上記構成において、前記トラップ層を除去する工程は、前記ダミー層の側方のトラップ層が露出するように、前記溝部内に埋込層を形成する工程と、前記埋込層をマスクに前記トラップ層を除去する工程と、を含む構成とすることができる。この構成によれは、ダミー層の上面上と側方に形成されたトラップ層を除去することができる。
【０００９】
上記構成において、前記埋込層を形成する工程は、前記溝部を埋め込み前記トラップ層を覆うように埋込層となるべき層を形成する工程と、前記ダミー層の側方の前記トラップ層が少なくとも露出するように、前記埋込層となるべき層を除去する工程と、を含む構成とすることができる。この構成によれば、ダミー層の側方のトラップ層が露出するように、溝部内に埋込層を形成することができる。
【００１０】
上記構成において、前記ダミー層を除去する工程と、前記ダミー層が除去された前記溝部間の前記半導体基板内にビットラインを形成する工程と、を有する構成とすることができる。この構成によれば、ビットラインをトップ絶縁膜形成後に形成することができる。
【００１１】
上記構成において、前記トップ絶縁膜上に前記溝部内に埋め込まれたゲート電極を形成する工程を有し、前記ビットラインを形成する工程は、前記ゲート電極をマスクに前記半導体基板にイオン注入する工程を含む構成とすることができる。
【００１２】
上記構成において、前記ゲート電極を形成する工程は、前記溝部内を埋め込み前記トップ絶縁膜を覆うように、ゲート電極となるべき層を形成する工程と、前記ゲート電極となるべき層を前記ダミー層まで研磨する工程と、を含む構成とすることができる。
【００１３】
上記構成において、前記ゲート電極の上面が露出するように前記ビットライン上に絶縁層を形成する工程と、前記絶縁層上に前記ゲート電極と接続し前記ビットラインの延在方向に交差するワードラインを形成する工程と、有する構成とすることができる。この構成によれば、ワードラインは、ゲート電極と電気的に接続され、ビットラインとは絶縁層により電気的に分離される。
【００１４】
上記構成において、前記ダミー層が除去された前記溝部間の前記ビットライン上に金属シリサイド層を形成する工程を有する構成とすることができる。この構成によれば、ビットライン抵抗を低減することができる。
【００１５】
上記構成において、前記ダミー層と前記トラップ層とは同じ材料からなる構成とすることができる。また、上記構成において、前記ダミー層と前記トラップ層とは窒化シリコン膜からなる構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、トラップ層がトップ絶縁膜で覆われる。これにより、トラップ層が侵食されることを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
まず、特許文献１に係る方法でフラッシュメモリを製造した場合を比較例１として説明する。図１は比較例１および実施例に係るフラッシュメモリの平面図である（層間絶縁膜、配線層、ＯＮＯ膜は図示していない）。半導体基板１０に複数のビットライン２４が設けられている。ビットライン２４間には溝部１２が設けられている。ビットライン２４に交差するように複数のワードライン２８が設けられている。ビットライン２４およびワードライン２８にはそれぞれプラグ金属３４および３５が接続している。プラグ金属３４および３５はそれぞれ不図示の配線層に接続されている。
【００１８】
図２（ａ）から図４（ｃ）を用い、比較例１に係るフラッシュメモリの製造方法について説明する。図２（ａ）から図３（ｂ）は図１のＡ−Ａ´およびＢ−Ｂ´断面に相当する断面図である。図４（ａ）、図５（ａ）は図１のＡ−Ａ´断面に相当する断面図であり、図４（ｂ）および図５（ｂ）は図１のＢ−Ｂ´断面に相当する断面図である。
【００１９】
図２（ａ）を参照に、半導体基板１０上にパターンを有する窒化シリコン膜からなるダミー層５０を形成する。ダミー層５０をマスクに半導体基板１０をエッチングし、溝部１２を形成する。図２（ｂ）を参照に、溝部１２の内面およびダミー層５０を覆うように酸化シリコン膜からなるトンネル絶縁膜１４、窒化シリコン膜からなるトラップ層１６および酸化シリコン膜からなるトップ絶縁膜１８を形成する。これにより、トンネル絶縁膜１４、トラップ層１６およびトップ絶縁膜１８からＯＮＯ膜２０が形成される。ＯＮＯ膜２０を覆い溝部１２を埋め込むようにゲート電極となるべき層２１を形成する。図２（ｃ）を参照に、ゲート電極となるべき層２１をダミー層５０の上面が露出するまで研磨する。このとき、ダミー層５０は研磨のストッパとして機能する。
【００２０】
図３（ａ）を参照に、ダミー層５０を例えば燐酸を用い除去する。これにより、ダミー層５０を除去した部分に凹部５６が形成される。図３（ｂ）を参照に、凹部５６の底面の半導体基板１０にイオン注入することによりビットライン２４を形成する。凹部５６を埋め込むように絶縁層２６を形成する。図４（ａ）および図４（ｂ）を参照に、ゲート電極２２上および絶縁層２６上全面にワードラインとなるべき層（不図示）形成する。ワードラインとなるべき層上にパターンを有するフォトレジスト５８を形成する。フォトレジスト５８をマスクにワードライン２８およびゲート電極２２を除去する。これにより、図４（ａ）のようにＡ−Ａ´断面においてはビットライン２４に交差するワードライン２８が形成される。ワードライン２８はゲート電極２２とは電気的に接触し、ビットライン２４とは絶縁層２６を介し電気的に分離される。図４（ｂ）のようにＢ−Ｂ´断面においてはワードライン２８およびゲート電極２２は除去される。
【００２１】
図５（ａ）および図５（ｂ）を参照に、フォトレジスト５８を除去後、図５（ａ）ではワードライン２８上、図５（ｂ）では溝部１２内および絶縁層２６上に層間絶縁膜３２を形成する。層間絶縁膜３２内にビットライン２４に接続するプラグ金属３４を形成する。プラグ金属３４に接続し、ビットライン２４上を同じ方向に延在する配線層３６を形成する。以降、さらに配線層を積層し、フラッシュメモリが完成する。
【００２２】
比較例１によれば、図３（ａ）において、窒化シリコン膜からなるダミー層５０を除去する際に、同じ窒化シリコン膜からなるトラップ層１６が侵食されてしまう（符号４０）。このような侵食４０の量はウエハ間や製造ロット間で安定しない。よって、図５（ａ）に示したトラップ層１６内の電荷蓄積領域６０まで侵食が進むこともある。これにより、フラッシュメモリは安定した動作が支障をきたす。以下、このような課題を解決する本発明の実施例について説明する。
【実施例１】
【００２３】
図６（ａ）から図１１（ｂ）を用い、実施例１に係るフラッシュメモリの製造方法について説明する。図６（ａ）から図９（ｂ）は図１のＡ−Ａ´およびＢ−Ｂ´断面に相当する断面図である。図１０（ａ）、図１１（ａ）は図１のＡ−Ａ´断面に相当する断面図であり、図１０（ｂ）および図１１（ｂ）は図１のＢ−Ｂ´断面に相当する断面図である。
【００２４】
図６（ａ）を参照に、ｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０上にパターンを有する窒化シリコン膜からなるダミー層５０を形成する。ダミー層５０は例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成し。、膜厚は例えば１００ｎｍから２００ｎｍである。ダミー層５０をマスクに半導体基板１０をエッチングし、例えば深さが１００ｎｍから２００ｎｍの溝部１２を形成する。図６（ｂ）を参照に、溝部１２の内面およびダミー層５０を覆うように酸化シリコン膜からなるトンネル絶縁膜１４を熱酸化法を用い、窒化シリコン膜からなるトラップ層１６をプラズマＣＶＤ法を用い形成する。図６（ｃ）を参照に、溝部１２を埋め込みトラップ層１６を覆うように、例えばレジストや樹脂からなる埋込層となるべき層５３を形成する。
【００２５】
図７（ａ）を参照に、アッシングまたはエッチング等によりダミー層５０の上面上と側方に形成されたトラップ層１６が露出するように埋込層となるべき層５３を除去する。これにより、ダミー層５０の上面上と側方に形成されたトラップ層１６が埋込層５４から露出する。埋込層５４から露出する範囲は、トラップ層１６を除去する範囲であり、少なくともダミー層５０の側方に形成されたトラップ層１６の一部が露出していればよい。図７（ｂ）を参照に、埋込層５４をマスクにトラップ層１６を除去する。これにより、ダミー層５０の上面上と側方に形成されたトラップ層１６が除去される。図７（ｃ）を参照に、埋込層５４を除去し、残存したトラップ層１６および露出したトンネル絶縁膜１４を覆うように酸化シリコン膜からなるトップ絶縁膜１８を熱酸化法を用い形成する。これにより、溝部１２の側面には、トンネル絶縁膜１４、トラップ層１６およびトップ絶縁膜１８からなるＯＮＯ膜２０が形成される。
【００２６】
図８（ａ）を参照に、溝部１２内を埋め込みトップ絶縁膜１８を覆うように、ポリシリコンからなるゲート電極となるべき層２１を例えＣＶＤ法を用い形成する。図８（ｂ）を参照に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用い、ゲート電極となるべき層２１をダミー層５０まで研磨する。窒化シリコン膜はポリシリコン膜や酸化シリコン膜に比べ、研磨速度が遅い。このため、ダミー層５０は、ゲート電極となるべき層２１の研磨のストッパとしても機能する。図８（ｃ）を参照に、例えば燐酸を用いダミー層５０をエッチングする。これにより、ダミー層５０が除去された部分に凹部５６が形成される。凹部５６の底面においては、半導体基板１０の表面が露出する。
【００２７】
図９（ａ）を参照に、露出した半導体基板１０に例えばＡｓ（砒素）をイオン注入する。これにより、ダミー層５０が除去された溝部１２間の半導体基板１０内にビットライン２４が形成される。図９（ｂ）を参照に、凹部５６内を埋め込むように例えば酸化シリコンからなる絶縁層２６を形成する。絶縁層２６をＣＭＰ法を用い研磨することにより、絶縁層２６は凹部５６内に選択に形成される。
【００２８】
図１０（ａ）および図１０（ｂ）を参照に、ゲート電極２２上および絶縁層２６上全面に例えばポリシリコンからなるワードラインとなるべき層（不図示）をＣＶＤ法を用い形成する。ワードラインとなるべき層上にパターンを有するフォトレジスト５８を形成する。フォトレジスト５８をマスクにワードライン２８およびゲート電極２２を除去する。これにより、図１０（ａ）のようにＡ−Ａ´断面においてはビットライン２４に交差するワードライン２８が形成される。ワードライン２８はゲート電極２２とは電気的に接触し、ビットライン２４とは絶縁層２６を介し電気的に分離される。図１０（ｂ）のようにＢ−Ｂ´断面においてはワードライン２８およびビットライン２４は除去される。
【００２９】
図１１（ａ）および図１１（ｂ）を参照に、フォトレジスト５８を除去後、図１１（ａ）ではワードライン２８上、図１１（ｂ）では溝部１２内および絶縁層２６上に例えば酸化シリコン膜からなる層間絶縁膜３２を形成する。層間絶縁膜３２内にビットライン２４に接続する例えばタングステンからなるプラグ金属３４を形成する。プラグ金属３４に接続し、ビットライン２４上を同じ方向に延在する配線層３６を形成する。以降、さらに配線層を積層し、フラッシュメモリが完成する。
【００３０】
実施例１によれば、図６（ｂ）のように、溝部１２の内面およびダミー層５０を覆うようにトンネル絶縁膜１４およびトラップ層１６を形成する。図７（ｂ）のように、ダミー層５０の上面上と側方に形成されたトラップ層１６を除去する。図７（ｃ）のように、残存したトラップ層１６および露出したトンネル絶縁膜１４を覆うようトップ絶縁膜１８を形成する。このような、製造工程により、図７（ｃ）のようにトラップ層１６の端部４８がトップ絶縁膜１８で覆われる。よって、その後、ダミー層５０を除去する際にトラップ層１６が侵食されることを抑制することができる。
【００３１】
また、トラップ層１６を除去する際は、図７（ａ）のように、ダミー層５０の側方のトラップ層１６が露出するように、溝部１２内に埋込層５４を形成し、その後、図７（ｂ）のように、埋込層５４をマスクにトラップ層１６を除去することができる。これにより、ダミー層５０の上面上と側方に形成されたトラップ層１６を選択的に除去することができる。
【００３２】
さらに、埋込層５４を形成する際は、図６（ｃ）のように溝部１２を埋め込みトラップ層１６を覆うように埋込層となるべき層５３を形成し、図７（ａ）のようにダミー層５０の側方のトラップ層１６が露出するように、埋込層となるべき層５３を除去する。これにより、ダミー層５０の側方のトラップ層１６が露出するように、溝部１２内に埋込層５４を形成することができる。
【００３３】
さらに、図８（ａ）のように、溝部１２内を埋め込みトップ絶縁膜１８を覆うように、ゲート電極となるべき層２１を形成する。図８（ｂ）のように、ゲート電極となるべき層２１をダミー層５０まで研磨する。図８（ｃ）のように、ダミー層５０を除去する。図９（ａ）のように、ゲート電極２２をマスクに半導体基板１０にイオン注入することにより、ダミー層５０が除去された溝部１２間の半導体基板１０内にビットライン２４を形成する。このような工程により、ビットライン２４をゲート電極２２より、ダミー層５０の膜厚に相当する分低く形成することができる。さらに、ゲート電極２２の上面は露出した状態となる。
【００３４】
さらに、図９（ｂ）のように、ゲート電極２２の上面が露出するようにビットライン２４上に絶縁層２６を形成する。図１０（ａ）のように、絶縁層２６上にゲート電極２２と接続するワードライン２８を形成する。これにより、ワードライン２８は、ゲート電極２２と電気的に接続され、ビットライン２４とは絶縁層２６により電気的に分離される。
【００３５】
ダミー層５０とトラップ層１６とが窒化シリコンである例を説明したが、ダミー層５０をエッチングする際に、トラップ層１６が侵食される材料であれば、実施例１と同じの効果を奏することができる。例えば、ダミー層５０とトラップ層１６とを同じ材料とすることができる。
【実施例２】
【００３６】
実施例２はビットライン上に金属シリサイド層を形成する例である。図１２から図１３（ｂ）を用い、実施例２に係るフラシュメモリの製造方法について説明する。図１２は、は図１のＡ−Ａ´およびＢ−Ｂ´断面に相当する断面図である。図１３（ａ）は図１のＡ−Ａ´断面に相当する断面図であり、図１３（ｂ）は図１のＢ−Ｂ´断面に相当する断面図である。
【００３７】
図１２を参照に、実施例１の図９（ａ）の後、凹部５６の内面およびゲート電極２２の上面上に例えばコバルトまたはチタン等の金属層（不図示）を形成する。その後、熱処理することにより、ビットライン２４上およびゲート電極２２上の金属層がシリサイド化し、金属シリサイド層４２および４４が形成される。シリサイド化されていない金属層を除去する。図１３（ａ）および図１３（ｂ）を参照に、実施例１の図９（ｂ）から図１１（ｂ）の工程を行う。これにより、実施例２に係るフラッシュメモリが完成する。
【００３８】
実施例２によれば、図１２のように、ダミー層５０を除去した後、ダミー層５０が除去された溝部１２間のビットライン２４上に金属シリサイド層４２を形成する。このように、ビットライン２４を形成した後、ビットライン２４の延在方向に連続的に金属シリサイド層４２を形成することができるため、ビットライン抵抗を低減することができる。また、同時に、ゲート電極２２上にも金属シリサイド層４４を形成できるため、ゲート抵抗を低減することもできる。
【００３９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４０】
【図１】図１は比較例１、実施例１および実施例２に係るフラッシュメモリの平面図である。
【図２】図２（ａ）から図２（ｃ）は比較例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図３】図３（ａ）および図３（ｂ）は比較例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図４】図４（ａ）および図４（ｂ）は比較例１に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図５】図５（ａ）および図５（ｂ）は比較例１に係るフラッシュメモリの製造工程を示す断面図（その４）である。
【図６】図６（ａ）から図６（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図７】図７（ａ）から図７（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図８】図８（ａ）から図８（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図９】図９（ａ）および図９（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その４）である。
【図１０】図１０（ａ）および図１０（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その５）である。
【図１１】図１１（ａ）および図１１（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その６）である。
【図１２】図１２は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１３】図１３（ａ）および図１３（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【符号の説明】
【００４１】
１０          半導体基板
１２          溝部
１４          トンネル絶縁膜
１６          トラップ層
１８          トップ絶縁膜
２０          ＯＮＯ膜
２２          ゲート電極
２４          ビットライン
２６          絶縁層
２８          ワードライン
５０          ダミー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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