(57)【要約】【課題】基板の配線パターンとベアチップの接続電極とを確実に接合する。【解決手段】複数の接続電極６ａ、及び各接続電極６ａにそれぞれ設けられた複数のバンプ７を有する集積回路チップ６と、各バンプ７に重なるようにそれぞれ設けられた複数の配線パターン２を有する配線基板５とを備えた電子回路素子１５を製造する方法であって、各バンプ７及び各配線パターン２の間に、粉末状のスズ及び銅を含み、銅の含有量が１０重量％以下且つ７０重量％以下である導電性ペースト１０を配置させた状態で、配線基板５に集積回路チップ６を載置するチップ載置工程と、各バンプ７及び導電性ペースト１０をリフローして、各接続電極６ａ及び各配線パターン２を各バンプ７及び導電性ペースト１０を介して接合する接合工程とを備える。【選択図】図３
2009176840.tif 000002
【特許請求の範囲】
【請求項１】
粉末状のスズ及び銅を含む導電性ペーストであって、
上記銅の含有量は、１０重量％以下且つ７０重量％以下であることを特徴とする導電性ペースト。
【請求項２】
請求項１に記載された導電性ペーストにおいて、
上記銅は、５μｍ未満の粒径を有する粉末と、５μｍ以上且つ１５μｍ以下の粒径を有する粉末との重量比が、１：１〜１：１０であることを特徴とする導電性ペースト。
【請求項３】
複数の接続電極、及び該各接続電極にそれぞれ設けられた複数のバンプを有する集積回路チップと、
上記各バンプに重なるようにそれぞれ設けられた複数の配線パターンを有する配線基板とを備えた電子回路素子を製造する方法であって、
上記各バンプ及び各配線パターンの間に、粉末状のスズ及び銅を含み、該銅の含有量が１０重量％以下且つ７０重量％以下である導電性ペーストを配置させた状態で、上記配線基板に上記集積回路チップを載置するチップ載置工程と、
上記各バンプ及び導電性ペーストをリフローして、上記各接続電極及び各配線パターンを該各バンプ及び導電性ペーストを介して接合する接合工程とを備えることを特徴とする電子回路素子の製造方法。
【請求項４】
請求項３に記載された電子回路素子の製造方法において、
上記チップ載置工程では、上記導電性ペーストの塗膜を各バンプに転写することにより、該導電性ペーストを上記各バンプ及び各配線パターンの間に配置させることを特徴とする電子回路素子の製造方法。
【請求項５】
請求項３に記載された電子回路素子の製造方法において、
上記接合工程の後に、上記配線基板及び集積回路チップの間に樹脂を充填する樹脂充填工程を備えることを特徴とする電子回路素子の製造方法。
【請求項６】
請求項３に記載された電子回路素子の製造方法において、
上記各配線パターンの表面は、金メッキ層であり、上記各バンプは、半田製であることを特徴とする電子回路素子の製造方法。
【請求項７】
請求項３に記載された電子回路素子の製造方法において、
上記集積回路チップは、表示装置の駆動回路であることを特徴とする電子回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性ペースト、及びそれを用いた電子回路素子の製造方法に関し、特に、基板上に集積回路チップを実装するための導電性ペーストに関するものである。
【背景技術】
【０００２】
近年、液晶表示装置では、その小型化及び薄型化に伴って、ＦＰＣ（flexible printed circuit）などのフィルム基板に集積回路（ＩＣ）チップのベアチップがフリップチップで実装されたＣＯＦ（chip on film）とよばれる実装構造が注目されている。このＣＯＦ実装構造では、例えば、ＦＰＣに形成された配線パターンとベアチップの接続電極との間に金や半田などにより構成されたバンプを挟んだ状態で、ベアチップを加熱及び圧着することにより、ＦＰＣの配線パターンとベアチップの接続電極とがバンプを介して接合される。
【０００３】
例えば、特許文献１には、少なくとも、熱硬化性樹脂を予め基板に供給する工程と、その熱硬化性樹脂上に半田バンプ付き半導体を供給する工程と、非接触の熱源による局部加熱で半田バンプ付き半導体を加熱して半田バンプを溶融させ基板上の電極と接合を行なう工程を有する半田バンプ付き半導体接合方法が開示されている。そして、これによれば、半田バンプ付き半導体接合における、接合タクトの問題、フラックス使用による問題、熱硬化性樹脂の注入に関する問題、信頼性の低下問題を解決することができる、と記載されている。
【特許文献１】特開２００６−１４７８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、液晶表示装置に用いられるＦＰＣの配線パターンは、その表面に、ニッケルメッキ層及び金メッキが積層されていることが多いので、以下に示す理由などにより、ＦＰＣの配線パターンとベアチップの接続電極とが十分に接合しない場合がある。
【０００５】
ここで、図６は、ＦＰＣの配線パターン上に配置された従来の半田バンプ１０７のリフロー前の状態を模式的に示した断面図であり、図７は、その半田バンプ１０７のリフロー後の状態を模式的に示した断面図である。
【０００６】
ここで、半田バンプ１０７は、図６に示すように、一般的な無鉛の半田と同様に、例えば、９６．５重量％のスズ１０７ａ、３．０重量％の銀１０７ｂ及び０．５重量％の銅１０７ｃにより構成されている。また、半田バンプ１０７が配置されるＦＰＣの配線パターンは、図６に示すように、その表面がニッケルメッキ層１０２ａ及び金メッキ層１０２ｂで覆われている。そして、半田バンプ１０７は、配線パターン（ニッケルメッキ層１０２ａ及び金メッキ層１０２ｂ）上で加熱されると、図７に示すように、配線パターンの金メッキ層１０２ｂが半田バンプ１０７を構成するスズ（１０７ａ）中に拡散すると共に、半田バンプ１０７中の銅（１０７ｃ）がニッケルメッキ層１０２ａの表面に移動して、Ｃｕ５Ｓｎ６合金層１１１を形成することにより、配線パターン上に濡れ広がることになる。
【０００７】
また、図８は、従来のベアチップ１０６が実装された電子回路素子１１５の断面図である。
【０００８】
この電子回路素子１１５は、ＦＰＣ１０５と、ＦＰＣ１０５に半田バンプ１０７を介して実装されたベアチップ１０６と、ＦＰＣ１０５及びベアチップ１０６の間に充填されたアンダーフィル樹脂１１２とを備えている。なお、ＦＰＣ１０５は、図８に示すように、ポリイミド樹脂などにより構成されたベースフィルム１０１と、ベースフィルム１０１の表面に設けられベアチップ１０６を実装する領域が開口したカバーフィルム１０３ａと、ベースフィルム１０１の裏面に設けられたカバーフィルム１０３ｂと、ベースフィルム１０１並びにカバーフィルム１０３ａ及び１０３ｂの層間に設けられ、カバーフィルム１０３ａから露出した部分をそれぞれ有する複数の配線パターン１０２とを備えている。
【０００９】
ここで、ＦＰＣ１０５に形成された各配線パターン１０２は、高密度の実装を実現するために、カバーフィルム１０３ａから露出するベアチップ１０６の下側にも引き回されて、種々の長さ及び形状を有しているので、半田バンプ１０７をリフローする際に、半田バンプ１０７が配線パターン１０２の引き回し部分に沿って過剰に濡れ広がるおそれがある。そうなると、例えば、カバーフィルム１０３ａから露出する表面積が比較的大きい配線パターン１０２上に配置された半田バンプ１０７は、図８に示すように、ベアチップ１０６の接続電極１０６ａの下側において不足するので、ＦＰＣ１０５の配線パターン１０２とベアチップ１０６の接続電極１０６ａとの接合が不安定になってしまう。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、基板の配線パターンとベアチップの接続電極とを確実に接合することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、粉末状のスズ及び銅を含み、銅の含有量が１０重量％以下且つ７０重量％以下の導電性ペーストを用いるようにしたものである。
【００１２】
具体的に本発明に係る導電性ペーストは、粉末状のスズ及び銅を含む導電性ペーストであって、上記銅の含有量は、１０重量％以下且つ７０重量％以下であることを特徴とする。
【００１３】
上記の構成によれば、粉末状のスズ及び銅を含む導電性ペーストにおける銅の含有量が１０重量％以下且つ７０重量％以下と多量であるので、例えば、基板の配線パターンとの界面にリフロー時に形成されるＣｕ５Ｓｎ６合金層がペースト内にも形成されることになる。そのため、例えば、基板の配線パターンの金メッキ層が拡散していくスズの量が減少するので、金メッキ層の導電性ペーストへの拡散が抑制される。これにより、導電性ペーストのリフロー時の濡れ広がりが抑制され、例えば、半田バンプなどの接合材の不足が解消されるので、基板の配線パターンとベアチップの接続電極とを確実に接合することが可能になる。なお、銅の含有量が１０重量％未満の場合には、導電性ペーストがリフロー時に過剰に濡れ広がるので、基板の配線パターンとベアチップの接続電極との確実な接合が困難になるおそれがある。また、銅の含有量が７０重量％を超える場合には、銅の表面酸化が顕著になるので、Ｃｕ５Ｓｎ６合金層の形成が困難になり、基板の配線パターンとベアチップの接続電極との接合が困難になるおそれがある。
【００１４】
上記銅は、５μｍ未満の粒径を有する粉末と、５μｍ以上且つ１５μｍ以下の粒径を有する粉末との重量比が、１：１〜１：１０であってもよい。
【００１５】
ここで、５μｍ未満の粒径を有する相対的に粒径の小さい銅の粉末は、例えば、基板の配線パターンとの界面にリフロー時に形成されるＣｕ５Ｓｎ６合金層を構成し、５μｍ以上且つ１５μｍ以下の粒径を有する相対的に粒径の大きい銅の粉末は、ペースト内に生じるＣｕ５Ｓｎ６合金層を構成する考えられるので、上記の構成のように、５μｍ未満の粒径を有する銅の粉末と、５μｍ以上且つ１５μｍ以下の粒径を有する銅の粉末との重量比が１：１〜１：１０であれば、Ｃｕ５Ｓｎ６合金層がリフロー時に、例えば、基板の配線パターンとの界面及びペースト内の双方に具体的に形成されることになる。なお、５μｍ未満の粒径を有する銅の粉末と５μｍ以上且つ１５μｍ以下の粒径を有する銅の粉末との重量比が１：１を下回る場合には、銅の平均粒径が相対的に小さくなるので、ペースト内におけるＣｕ５Ｓｎ６合金層の形成が困難になるおそれがある。また、５μｍ未満の粒径を有する銅の粉末と５μｍ以上且つ１５μｍ以下の粒径を有する銅の粉末との重量比が１：１０を超える場合には、銅の平均粒径が相対的に大きくなるので、基板の配線パターンとの界面におけるＣｕ５Ｓｎ６合金層の形成が困難になるおそれがある。
【００１６】
また、本発明に係る電子回路素子の製造方法は、複数の接続電極、及び該各接続電極にそれぞれ設けられた複数のバンプを有する集積回路チップと、上記各バンプに重なるようにそれぞれ設けられた複数の配線パターンを有する配線基板とを備えた電子回路素子を製造する方法であって、上記各バンプ及び各配線パターンの間に、粉末状のスズ及び銅を含み、該銅の含有量が１０重量％以下且つ７０重量％以下である導電性ペーストを配置させた状態で、上記配線基板に上記集積回路チップを載置するチップ載置工程と、上記各バンプ及び導電性ペーストをリフローして、上記各接続電極及び各配線パターンを該各バンプ及び導電性ペーストを介して接合する接合工程とを備えることを特徴とする。
【００１７】
上記の方法によれば、チップ載置工程において、集積回路チップの各接続電極に設けられたバンプと配線基板の各配線パターンとの間に配置される導電性ペーストが粉末状のスズ及び銅を含み、銅の含有量が１０重量％以下且つ７０重量％以下と多量であるので、接合工程において、導電性ペーストと基板の配線パターンとの界面にリフロー時に形成されるＣｕ５Ｓｎ６合金層が導電性ペースト内にも形成されることになる。そのため、導電性ペーストにおいて、例えば、基板の配線パターンの金メッキ層が拡散していくスズの量が減少するので、金メッキ層の導電性ペーストへの拡散が抑制される。これにより、接合工程において、導電性ペーストのリフロー時の濡れ広がりが抑制され、例えば、半田製のバンプの不足が解消されるので、基板の配線パターンとベアチップの接続電極とを確実に接合することが可能になる。なお、導電性ペーストにおける銅の含有量が１０重量％未満の場合には、導電性ペーストがリフロー時に過剰に濡れ広がるので、基板の配線パターンとベアチップの接続電極との確実な接合が困難になるおそれがある。また、導電性ペーストにおける銅の含有量が７０重量％を超える場合には、銅の表面酸化が顕著になるので、Ｃｕ５Ｓｎ６合金層の形成が困難になり、基板の配線パターンとベアチップの接続電極との接合が困難になるおそれがある。
【００１８】
上記チップ載置工程では、上記導電性ペーストの塗膜を各バンプに転写することにより、該導電性ペーストを上記各バンプ及び各配線パターンの間に配置させてもよい。
【００１９】
上記の方法によれば、例えば、導電性ペーストの塗膜に集積回路チップの各接続電極に設けられたバンプを接触させることにより、導電性ペーストの塗膜が各バンプに転写されるので、導電性ペーストを各バンプ及び各配線パターンの間に容易に配置させることが可能になる。
【００２０】
上記接合工程の後に、上記配線基板及び集積回路チップの間に樹脂を充填する樹脂充填工程を備えてもよい。
【００２１】
上記の方法によれば、樹脂充填工程において、配線基板及び集積回路チップの間に樹脂を充填することにより、集積回路チップが配線基板に固定されるので、集積回路が配線基板に具体的に実装される。
【００２２】
上記各配線パターンの表面は、金メッキ層であり、上記各バンプは、半田製であってもよい。
【００２３】
上記の方法によれば、半田製のバンプは、各配線パターンの表面の金メッキ層に濡れ広がり易いので、本発明の作用効果が有効に奏される。
【００２４】
上記集積回路チップは、表示装置の駆動回路であってもよい。
【００２５】
上記の方法によれば、集積回路チップが表示装置の駆動回路であるので、集積回路チップが実装された配線基板が、例えば、液晶表示装置を構成する液晶表示パネルに取り付けられるＣＯＦ実装構造を有するＦＰＣを構成することになる。
【発明の効果】
【００２６】
本発明によれば、粉末状のスズ及び銅を含み、銅の含有量が１０重量％以下且つ７０重量％以下の導電性ペーストを用いるので、基板の配線パターンとベアチップの接続電極とを確実に接合することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る導電性ペースト、及びそれを用いた電子回路素子の製造方法の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００２８】
図１は、本実施形態の電子回路素子１５を備えた液晶表示装置５０の平面図である。そして、図２は、電子回路素子１５の平面図であり、図３は、図２中のIII−III線に沿った電子回路素子１５の断面図である。
【００２９】
液晶表示装置５０は、図１に示すように、液晶表示パネル３０と、液晶表示パネル３０の図中下端部に取り付けられた電子回路素子１５とを備えている。
【００３０】
液晶表示パネル３０は、図１に示すように、例えば、画像の最小単位である各画素毎に薄膜トランジスタなどのスイッチング素子（不図示）、及びそのスイッチング素子に接続された画素電極がそれぞれ形成されたアクティブマトリクス基板２０と、アクティブマトリクス基板２０に対向して配置され、共通電極が形成された対向基板２５と、アクティブマトリクス基板２０及び対向基板２５の間に封入された液晶層（不図示）とを備えている。
【００３１】
電子回路素子１５は、図２及び図３に示すように、ＦＰＣ５と、ＦＰＣ５に半田バンプ７及び導電性ペースト１０を介して実装されたベアチップ６と、ＦＰＣ５及びベアチップ６の間に充填されたアンダーフィル樹脂１２とを備えている。なお、電子回路素子１５は、図１に示すように、対向基板２５よりも突出したアクティブマトリクス基板２０の下辺の端子領域ＴにＡＣＦ（anisotropic conductive film）などを介して実装されている。      
【００３２】
ベアチップ６は、液晶表示パネル３０を駆動するためのゲートドライバやソースドライバなどの駆動回路を備えたＩＣチップである。そして、ベアチップ６の裏面には、その周端に沿って複数の接続電極６ａが配置され、各接続電極６ａに粒状の半田バンプ７がそれぞれ形成されている。なお、ベアチップ６の裏面は、各接続電極６ａ（及び各半田バンプ７）が露出するように、その大部分が、例えば、ポリイミド樹脂などの絶縁膜に覆われている。
【００３３】
ＦＰＣ５は、図３に示すように、ポリイミド樹脂などにより構成されたベースフィルム１と、ベースフィルム１の表面に設けられベアチップ６を実装する領域が開口したカバーフィルム３ａと、ベースフィルム１の裏面に設けられたカバーフィルム３ｂと、ベースフィルム１並びにカバーフィルム３ａ及び３ｂの層間に設けられ、カバーフィルム３ａから露出した部分をそれぞれ有する複数の配線パターン２とを備えている。ここで、各配線パターン２は、ベアチップ６の各接続電極６ａに重なるように配置され、その間隔が、例えば、５０μｍ〜１００μｍ程度と狭くなっている。また、各配線パターン２を有する配線パターンは、いわゆる、ペリフェラル配線を構成している。なお、図３では、図中左側の配線パターン２と、図中右側の配線パターン２との間に配置するその他の配線パターン２の引き回し部分が省略されている。
【００３４】
カバーフィルム３ａ及び３ｂは、例えば、エポキシ樹脂などにより構成されている。
【００３５】
半田バンプ７は、例えば、９６．５重量％のスズ、３．０重量％の銀、及び０．５重量％の銅などにより構成されている。
【００３６】
導電性ペースト１０は、粉末状のスズ及び銅、並びにフラックスを含み、銅の含有量が、１０重量％以下且つ７０重量％以下になっている。そして、導電性ペースト１０中の銅は、５μｍ未満の粒径を有する粉末と、５μｍ以上且つ１５μｍ以下の粒径を有する粉末との重量比が、１：１〜１：１０になっている。また、導電性ペースト１０は、その融点が２２０℃〜２４０℃になるように調製されている。なお、具体的な導電性ペースト１０の配合例は、以下の表１のとおりである。
【００３７】
【表１】
2009176840.tif 000003
【００３８】
ここで、導電性ペースト１０は、上述したスズ、銅及びフラックスの他に、銀などの他の金属粉末を含んでいてもよい。また、導電性ペースト１０を構成するフラックスは、例えば、ロジン、ロジン誘導体、テルペン系樹脂などの天然樹脂、アクリル樹脂、ポリアミド樹脂などの合成樹脂などである。
【００３９】
図４は、各配線パターン２上に配置された導電性ペースト１０のリフロー前の状態を模式的に示した断面図であり、図５は、導電性ペースト１０のリフロー後の状態を模式的に示した断面図である。
【００４０】
各配線パターン２上に配置された導電性ペースト１０は、図４に示すように、スズ８と、５μｍ未満の粒径を有する銅９ａの粉末と、５μｍ以上且つ１５μｍ以下の粒径を有する銅９ｂの粉末とを含んでいる。なお、各配線パターン２は、図４に示すように、その表面がニッケルメッキ層２ａ及び金メッキ層２ｂで覆われている。
【００４１】
導電性ペースト１０は、融点以上に加熱されると、図５に示すように、各配線パターン２の金メッキ層２ｂのうち、導電性ペースト１０に接触する部分が導電性ペースト１０内を構成するスズ８中に拡散し、導電性ペースト１０内の５μｍ未満の粒径を有する銅９がニッケルメッキ層２ａの表面に移動して、Ｃｕ５Ｓｎ６合金層１１ａを形成すると共に、導電性ペースト１０内の５μｍ以上且つ１５μｍ以下の粒径を有する銅９ｂがＣｕ５Ｓｎ６合金層１１ａをペースト内で形成することになる。そのため、各配線パターン２の金メッキ層２ｂが拡散していくスズ８の量が減少するので、金メッキ層２ｂの導電性ペースト１０への拡散が抑制される。これにより、導電性ペースト１０のリフロー時の濡れ広がりが抑制され、半田バンプ７の不足が解消されるので、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとを確実に接合することができる。なお、導電性ペースト１０における銅（９ａ及び９ｂ）の含有量が１０重量％未満の場合には、導電性ペースト１０がリフロー時に過剰に濡れ広がるので、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとの確実な接合が困難になるおそれがある。また、導電性ペースト１０における銅（９ａ及び９ｂ）の含有量が７０重量％を超える場合には、銅（９ａ及び９ｂ）の表面酸化が顕著になるので、Ｃｕ５Ｓｎ６合金層（１１ａ及び１１ｂ）の形成が困難になり、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとの接合が困難になるおそれがある。
【００４２】
また、導電性ペースト１０における５μｍ未満の粒径を有する銅９ａの粉末と５μｍ以上且つ１５μｍ以下の粒径を有する銅９ｂの粉末との重量比が１：１を下回る場合には、銅（９ａ及び９ｂ）の平均粒径が相対的に小さくなるので、ペースト内におけるＣｕ５Ｓｎ６合金層１１ｂの形成が困難になるおそれがある。また、５μｍ未満の粒径を有する銅９ａの粉末と５μｍ以上且つ１５μｍ以下の粒径を有する銅９ｂの粉末との重量比が１：１０を超える場合には、銅（９ａ及び９ｂ）の平均粒径が相対的に大きくなるので、ＦＰＣ５の各配線パターン２との界面におけるＣｕ５Ｓｎ６合金層１１ａの形成が困難になるおそれがある。
【００４３】
次に、上記構成の電子回路素子１５の製造方法について、図２〜図５を参照して説明する。なお、本実施形態の製造方法は、準備工程、チップ載置工程、接合工程及び樹脂充填工程を備える。
【００４４】
＜準備工程＞
上記構成の各接続電極６ａに半田バンプ７が形成されたベアチップ６、及びＦＰＣ５を準備する。また、粉末状のスズ及び銅、並びにフラックスを配合して、上記構成の導電性ペースト１０を調整する。
【００４５】
＜チップ載置工程＞
まず、例えば、転写テーブル上にスキージを用いて導電性ペースト１０を塗布して、転写テーブル上に導電性ペースト１０の塗膜を形成する。
【００４６】
続いて、形成された導電性ペースト１０の塗膜に、ベアチップ６の裏面に形成された各半田バンプ７を接触させて、導電性ペースト１０の塗膜を各半田バンプ７の上部に転写する。
【００４７】
さらに、各半田バンプ７に導電性ペースト１０が転写されたベアチップ６を、各半田バンプ７及び各配線パターン２が重なり合うように位置合わせして、ＦＰＣ５上に載置する。
【００４８】
＜接合工程＞
ベアチップ６が載置されたＦＰＣ５を、例えば、２３０℃〜２５０℃に設定されたリフロー炉に投入して、各半田バンプ７及び導電性ペースト１０をリフローさせることにより、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとを各半田バンプ７及び導電性ペースト１０を介して接合する。
【００４９】
＜樹脂充填工程＞
ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとが接合された接合体に対し、ＦＰＣ５及びベアチップ６の間に、例えば、熱硬化性のエポキシ樹脂をシリンジなどで注入した後に、そのエポキシ樹脂を熱硬化させることにより、アンダーフィル樹脂１２を形成する。
【００５０】
以上のようにして、本実施形態の電子回路素子１５を製造することができる。
【００５１】
以上説明したように、本実施形態の導電性ペースト１０、及びそれを用いた電子回路素子１５の製造方法によれば、チップ載置工程において、ベアチップ６の各接続電極６ａに設けられた半田バンプ７とＦＰＣ５の各配線パターン２との間に配置される導電性ペースト１０が粉末状のスズ８並びに銅９ａ及び９ｂを含み、銅（９ａ及び９ｂ）の含有量が１０重量％以下且つ７０重量％以下と多量であるので、接合工程において、導電性ペースト１０とＦＰＣ５の各配線パターン２との界面にリフロー時に形成されるＣｕ５Ｓｎ６合金層１１ａがＣｕ５Ｓｎ６合金層１１ｂとして導電性ペースト１０内にも形成されることになる。そのため、導電性ペースト１０において、ＦＰＣ５の各配線パターン２の金メッキ層２ｂが拡散していくスズ８の量が減少するので、金メッキ層２ｂの導電性ペースト１０への拡散を抑制することができる。これにより、接合工程において、導電性ペースト１０のリフロー時の濡れ広がりが抑制され、半田バンプ７の不足が解消されるので、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとを確実に接合することができる。
【００５２】
また、本実施形態によれば、ＦＰＣ５の各配線パターン２とベアチップ６の各接続電極６ａとを確実に接合することができ、高価なボンディング装置を用いる必要がないので、安価なフリップチップ実装を実現することができる。
【００５３】
なお、上記実施形態では、ベアチップ６の各接続電極６ａに設けられるバンプとして、半田バンプ７を例示したが、本発明は、金バンプなど、他の金属製のバンプにも適用することができる。
【産業上の利用可能性】
【００５４】
以上説明したように、本発明は、基板の配線パターンとベアチップの接続電極とを確実に接合することができるので、液晶表示装置におけるＣＯＦ、ＴＡＢ（Tape Automated Bonding）テープ及びフリップチップパッケージについて有用である。
【図面の簡単な説明】
【００５５】
【図１】本実施形態に係る電子回路素子１５を備えた液晶表示装置５０の平面図である。
【図２】電子回路素子１５の平面図である。
【図３】図２中のIII−III線に沿った電子回路素子１５の断面図である。
【図４】各配線パターン２上に配置された導電性ペースト１０のリフロー前の状態を模式的に示した断面図である。
【図５】各配線パターン２上に配置された導電性ペースト１０のリフロー後の状態を模式的に示した断面図である。
【図６】ＦＰＣの配線パターン上に配置された従来の半田バンプ１０７のリフロー前の状態を模式的に示した断面図である。
【図７】半田バンプ１０７のリフロー後の状態を模式的に示した断面図である。
【図８】従来のベアチップ１０６が実装された電子回路素子１１５の断面図である。
【符号の説明】
【００５６】
２      配線パターン
２ｂ    金メッキ層
５      ＦＰＣ（配線基板）
６      ベアチップ（集積回路チップ）
６ａ    接続電極
７      半田バンプ
８      スズ
９ａ，９ｂ    銅
１０    導電性ペースト
１２    アンダーフィル樹脂
１５    電子回路素子
【図１】
2009176840.tif 000004
【図２】
2009176840.tif 000005
【図３】
2009176840.tif 000006
【図４】
2009176840.tif 000007
【図５】
2009176840.tif 000008
【図６】
2009176840.tif 000009
【図７】
2009176840.tif 000010
【図８】
2009176840.tif 000011