(57)【要約】【課題】測定ユニットを直列接続するケーブルの誤接続や断線の有無診断や不具合箇所の特定などを短時間で効率よく行える測定システムを実現すること。【解決手段】複数の測定ユニットが共通のバスを介して並列接続されるとともに、ケーブルを介して直列接続される測定システムにおいて、前記測定ユニット間を接続するケーブルの診断手段として、前段測定ユニットに前記バスから所定ビット構成のテストデータを入力する手段と、後段測定ユニットには前記バスから前段測定ユニットに入力されるテストデータと前記ケーブルを介して前段測定ユニットから出力されるテストデータの排他的論理和を求める手段、が設けられたことを特徴とするもの。【選択図】                    図１
2009186352.tif 000002
【特許請求の範囲】
【請求項１】
複数の測定ユニットが共通のバスを介して並列接続されるとともに、ケーブルを介して直列接続される測定システムにおいて、
前記測定ユニット間を接続するケーブルの診断手段として、
前段測定ユニットに前記バスから所定ビット構成のテストデータを入力する手段と、
後段測定ユニットには前記バスから前段測定ユニットに入力されるテストデータと前記ケーブルを介して前段測定ユニットから出力されるテストデータの排他的論理和を求める手段、
が設けられたことを特徴とする測定システム。
【請求項２】
前記前段測定ユニットにテストデータを入力する手段は、測定データとテストデータを切替出力するセレクタを含むことを特徴とする請求項１記載の測定システム。
【請求項３】
前記テストデータとして、ビット配列の異なるものを順次出力することを特徴とする請求項１または請求項２記載の測定システム。
【請求項４】
前記測定システムは、
テスタバスを介してタイミング発生部とパターン発生部と波形整形部と論理比較部と不良解析メモリ部が接続され、
前記タイミング発生部から各部にタイミング信号が供給され、前記パターン発生部は前記波形整形部を介して被試験メモリに直列接続され、被試験メモリは前記論理比較部を介して前記不良解析メモリ部に直列接続されたメモリテストシステムであることを特徴とする請求項１から請求項３のいずれかに記載の測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定システムに関し、詳しくは、各測定ユニット間の接続診断回路に関するものである。
【０００２】
図３は一般的なメモリテストシステムの一例を示すブロック図である。図３において、ＣＰＵ１は、インタフェース部２を介してテスタバスＴＢに接続されている。そして、テスタバスＴＢには、各測定ユニットであるタイミング発生部３、パターン発生部４、波形整形部５、論理比較部７、不良解析メモリ部８が並列接続されている。
【０００３】
タイミング発生部３は、パターン発生部４、波形整形部５、論理比較部７および不良解析メモリ部８に、所定のタイミング信号を供給する。
【０００４】
パターン発生部４は、波形整形部５にアドレス、データなどのパターン信号を出力し、論理比較部７に期待データを出力し、不良解析メモリ部８にアドレスを出力する。
【０００５】
波形整形部５は、パターン発生器４から入力されるアドレス、データなどのパターン信号を波形整形して、被試験メモリ（以下ＤＵＴという）６に与える。
【０００６】
論理比較部７は、ＤＵＴ６から読み出された信号とパターン発生部４から入力される期待データとを比較し、ＤＵＴ６の良・不良を検出する。
【０００７】
不良解析メモリ部８は、論理比較部６から出力されるフェイル信号を、パターン発生部４から入力されるアドレスにしたがって記憶する。
【０００８】
図４は、図３のメモリテストシステムを構成する各測定ユニット間におけるデータ伝送系統の接続説明図である。前段の測定ユニットＭＵ１は、データ出力ラインのデータをフリップフロップＦＦ１でラッチして、コネクタＣＮ１に出力する。
【０００９】
後段の測定ユニットＭＵ２は、コネクタＣＮ２からのデータをフリップフロップＦＦ２でラッチし、データ入力ラインにデータを出力する。コネクタＣＮ１とコネクタＣＮ２はケーブルＣＢＬを介して接続され、送受データを伝送する。
【００１０】
ここで、図４の前段測定ユニットＭＵ１と後段測定ユニットＭＵ２は、ケーブルＣＢＬを介して直列接続されていることになる。このような直列接続関係は、図３のパターン発生部４と波形整形部５の間のアドレスとデータの出力系統、パターン発生部４と論理比較部７の間の期待データの出力系統、パターン発生部４と不良解析メモリ部８の間のアドレスの出力系統、論理比較部７と不良解析メモリ部８の間のフェイル信号の出力系統が該当する。
【００１１】
ところで、近年のＤＵＴの高速化、大容量化およびメモリテストシステムにおけるＤＵＴ同時測定数の増加にともない、メモリテストシステムを構成する各測定ユニット間で授受される信号数が増加し、各測定ユニット間を接続するケーブル本数やこれら接続ケーブルで伝送される信号数も多くなってきている。
【００１２】
特許文献１には、半導体試験装置における電気的接続診断の構成例が記載されている。
【特許文献１】特開平１０−１５００８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
これらのために、測定ユニットを直列接続するケーブルの誤接続やケーブルの断線のないことを確認するための診断や不具合箇所の特定などに時間がかかるという問題がある。
【００１４】
本発明は、これらの課題を解決するものであり、その目的は、測定ユニットを直列接続するケーブルの誤接続や断線の有無診断や不具合箇所の特定などを短時間で効率よく行える測定システムを実現することにある。
【課題を解決するための手段】
【００１５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、複数の測定ユニットが共通のバスを介して並列接続されるとともに、ケーブルを介して直列接続される測定システムにおいて、前記測定ユニット間を接続するケーブルの診断手段として、前段測定ユニットに前記バスから所定ビット構成のテストデータを入力する手段と、後段測定ユニットには前記バスから前段測定ユニットに入力されるテストデータと前記ケーブルを介して前段測定ユニットから出力されるテストデータの排他的論理和を求める手段、が設けられたことを特徴とする。
【００１６】
請求項２記載の発明は、請求項１記載の測定システムにおいて、前記前段測定ユニットにテストデータを入力する手段は、測定データとテストデータを切替出力するセレクタを含むことを特徴とする。
【００１７】
請求項３記載の発明は、請求項１または請求項２記載の測定システムにおいて、前記テストデータとして、ビット配列の異なるものを順次出力することを特徴とする。
【００１８】
請求項４記載の発明は、請求項１から請求項３のいずれかに記載の測定システムにおいて、前記測定システムは、テスタバスを介してタイミング発生部とパターン発生部と波形整形部と論理比較部と不良解析メモリ部が接続され、前記タイミング発生部から各部にタイミング信号が供給され、前記パターン発生部は前記波形整形部を介して被試験メモリに直列接続され、被試験メモリは前記論理比較部を介して前記不良解析メモリ部に直列接続されたメモリテストシステムであることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、測定ユニットを直列接続するケーブルの誤接続や断線の有無診断や不具合箇所の特定などが短時間で効率よく行える。
【発明を実施するための最良の形態】
【００２０】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。
【００２１】
図１の前段の測定ユニットＭＵ１において、データ出力ラインのデータはフリップフロップＦＦ１でラッチされ、セレクタＳＥＬの一方の入力端子Ａ０に入力される。
【００２２】
レジスタＲＥＧ１１には、テスタバスＴＢを介してケーブル接続診断のテストデータがセットされる。このレジスタＲＥＧ１１の出力は、セレクタＳＥＬの他方の入力端子Ｂ０に入力される。
【００２３】
レジスタＲＥＧ１２には、テスタバスＴＢを介してセレクタＳＥＬの選択信号がセットされる。具体的には、たとえばケーブル接続診断時は「１」がセットされ、ケーブル接続診断時以外は「０」がセットされる。このレジスタＲＥＧ１２の出力は、セレクタＳＥＬの選択端子Ｓに入力される。
【００２４】
セレクタＳＥＬは、レジスタＲＥＧ１２の出力が「０」のときフリップフロップＦＦ１から一方の入力端子Ａ０に入力されるデータ出力ラインのデータをコネクタＣＮ１に出力し、レジスタＲＥＧ１２の出力が「１」のときレジスタＲＥＧ１１から他方の入力端子Ｂ０に入力されるケーブル接続診断のテストデータをコネクタＣＮ１に出力する。つまり、ケーブル接続診断時はケーブル接続診断用のテストデータがコネクタＣＮ１に出力され、ケーブル接続診断時以外はデータ出力ラインがコネクタＣＮ１に出力される。
【００２５】
後段の測定ユニットＭＵ２において、コネクタＣＮ２から出力されるデータは、フリップフロップＦＦ２でラッチされてデータ入力ラインに出力されるとともに、排他的論理和ゲートＥ−ＯＲの一方の入力端子に入力される。
【００２６】
レジスタＲＥＧ２には、テスタバスＴＢを介してケーブル接続診断のテストデータがセットされる。このレジスタＲＥＧ２の出力は、排他的論理和ゲートＥ−ＯＲの他方の入力端子に入力される。このときのテストデータは、測定ユニットＭＵ１のレジスタＲＥＧ１１にセットしたテストデータと同じデータをセットする。排他的論理和ゲートＥ−ＯＲの出力端子は、テスタバスＴＢに接続される。
【００２７】
コネクタＣＮ１とコネクタＣＮ２はケーブルＣＢＬを介して接続され、測定ユニットＭＵ１から測定ユニットＭＵ２に送受データが送信される。図１の回路構成により、以下の手順に基づいて、コネクタＣＮ１とコネクタＣＮ２のケーブルＣＢＬによる接続の診断を行う。
【００２８】
測定ユニットＭＵ１から測定ユニットＭＵ２に送信される送受データが８ビットの場合は、図２に示すようなテストデータを用いる。
【００２９】
まず、テストモードにするため、テスタバスＴＢによりレジスタＲＥＧ１２に「１」をセットする。
【００３０】
続いて、テストデータ”１１１１  １１１１”をレジスタＲＥＧ１１とレジスタＲＥＧ２にセットし、排他的論理和ゲートＥ−ＯＲの出力データをテスタバスＴＢにリードバックする。このとき、テスタバスＴＢにリードバックしたデータが”００００  ００００”以外の場合は、ケーブルＣＢＬの断線やケーブルＣＢＬ未接続などの異常があると判断できる。
【００３１】
次に、テストデータ”００００  ００００”をレジスタＲＥＧ１１とレジスタＲＥＧ２にセットし、排他的論理和ゲートＥ−ＯＲの出力データをテスタバスＴＢにリードバックする。このとき、テスタバスＴＢにリードバックしたデータが”００００  ００００”以外の場合は、ケーブルＣＢＬの断線やケーブルＣＢＬ未接続などの異常があると判断できる。
【００３２】
以下同様に、図２に示すようにビット配列の異なるテストデータをレジスタＲＥＧ１１とレジスタＲＥＧ２に順次セットし、排他的論理和ゲートＥ−ＯＲの出力をテスタバスＴＢにリードバックする動作を繰り返す。
【００３３】
このようにビット配列の異なるテストデータを順次セットしたにも拘わらず、ある特定ビットが「０」固定の場合や「１」固定の場合は、該当するビットのケーブルが断線していると判断できる。
【００３４】
図１の回路構成を図３の直列接続関係にある各測定ユニットＭＵに用いることにより、図３に示すようなＤＵＴ６を測定する場合の測定経路を使用することなく、各測定ユニットＭＵ間のケーブルＣＢＬの断線やケーブルＣＢＬの未接続などの診断を行うことができる。
【００３５】
そして、ケーブルＣＢＬに断線などの異常があった場合には、不具合ビットラインの特定を容易かつ的確に行える。
【００３６】
なお、上記実施例では、メモリテストシステムにおける各測定ユニットＭＵ間のケーブルＣＢＬの断線やケーブルＣＢＬの未接続などの診断を行う例について説明したが、複数の測定ユニットＭＵが共通のバスを介して接続されることにより構成される各種の測定システムにおける直列接続された各測定ユニットＭＵ間のケーブルＣＢＬの断線やケーブルＣＢＬの未接続などの診断にも有効である。たとえば３つの測定ユニットＭＵが直列接続されている場合には、中央の測定ユニットＭＵは前段として機能するとともに後段としても機能することになるので、中央の測定ユニットＭＵには図１の前段用回路と後段用回路を設ければよい。
【００３７】
また、テストデータビット数は８ビットに限るものではなく、測定システムのビット構成に応じて適宜増減すればよい。
【００３８】
以上説明したように、本発明によれば、測定ユニットを直列接続するケーブルの誤接続や断線の有無診断や不具合箇所の特定などを短時間で効率よく行える測定システムが実現できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１で用いるテストデータ例の説明図である。
【図３】従来のメモリテストシステムの構成例図である。
【図４】図３における各測定ユニット間のデータ伝送系統接続説明図である。
【符号の説明】
【００４０】
ＭＵ１  前段測定ユニット
ＭＵ２  後段測定ユニット
ＳＥＬ  セレクタ
ＦＦ１、ＦＦ２  フリップフロップ
ＲＥＧ１１、ＲＥＧ１２、ＲＥＧ２  レジスタ
ＣＮ１、ＣＮ２  コネクタ
Ｅ−ＯＲ  排他的論理和ゲート
ＴＢ  テスタバス
【図１】
2009186352.tif 000003
【図２】
2009186352.tif 000004
【図３】
2009186352.tif 000005
【図４】
2009186352.tif 000006