(57)【要約】【課題】半導体基板上にＳＯＩ構造を部分的に形成する際に、不具合の原因となる溝の形成を防止できるようにした半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層５を形成する工程と、Ｓｉ層５及びＳｉＧｅ層をエッチングして、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈを形成する工程と、支持体穴ｈに支持体１２を形成する工程と、Ｓｉ層５をエッチングして、ＳｉＧｅ層を露出させる溝Ｈを形成する工程と、溝Ｈを介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部を形成する工程と、空洞部内にＳｉＯ2膜２３を形成する工程と、ＳｉＯ2膜２３の形成後に、溝ＨにＳｉ膜３１を形成する工程と、Ｓｉ膜３１を熱酸化する工程と、を含む。【選択図】図８
2009176856.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部に絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後で、前記第２溝に半導体膜を形成する工程と、
前記半導体膜を熱酸化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２溝に半導体膜を形成する工程は、
前記半導体基板の上方全体に前記半導体膜を形成する工程と、
前記半導体膜にＣＭＰ処理を施して当該半導体膜を前記第２半導体層上から除去する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜を形成する工程の前に、
前記第２半導体層上に酸化防止膜を形成する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜にＣＭＰ処理を施して当該半導体膜を前記第２半導体層上から除去する工程では、前記酸化防止膜をＣＭＰ処理のストッパーに用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部に絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後で、
前記半導体基板の上方全体に前記半導体膜を形成する工程と、
前記半導体膜を熱酸化する工程と、
前記半導体膜の熱酸化により形成された酸化膜にＣＭＰ処理を施して当該酸化膜を前記第２半導体層上から除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体膜を形成する工程と、前記半導体膜を熱酸化する工程とを、当該順に繰り返し行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２半導体層の表面を露出させ、当該第２半導体層上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜をエッチングしてゲート電極を形成する工程と、をさらに含み、
前記ゲート電極を形成する工程では、
前記半導体膜の熱酸化により形成される酸化膜のうちの前記第２半導体層の外周部に沿った部分と前記ゲート電極とが平面視で交差するように当該ゲート電極を配置することを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。
【背景技術】
【０００２】
バルクウェハ上にＳＯＩ構造にする手法として、例えば特許文献１や非特許文献１に開示された方法がある。これらの文献に開示された方法はＳＢＳＩ法と呼ばれ、バルクウェハ上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、バルクのＳｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。次に、図１７（ａ）に示すように、空洞部の内部に面するＳｉ基板１０１の上面及びＳｉ層１０３の下面を熱酸化することにより、Ｓｉ基板１０１とＳｉ層１０３との間にＳｉＯ2膜（即ち、ＢＯＸ層）１１１を形成する。そして、図１７（ｂ）に示すように、Ｓｉ基板１０１上にＳｉＯ2膜１１３を厚めに成膜して、ＳＯＩ構造が形成されない領域（即ち、素子分離領域）を埋め込む。このＳｉＯ2膜１１３の形成はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法で行う。次に、図１７（ｃ）に示すように、ＳｉＯ2膜１１３をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ：化学的機械的研磨）処理で平坦化し、さらに、希フッ酸溶液等でエッチングする。これにより、図１７（ｄ）に示すように、Ｓｉ層１０３（即ち、ＳＯＩ層）の表面を露出させると共に、Ｓｉ層１０３の周囲にＳｉＯ2膜１１３等からなる素子分離層を形成する。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１７（ｂ）及び（ｃ）に示したように、素子分離層はＳｉＯ2膜１１３の成膜と、その後のＣＭＰ処理等によって形成されるが、ＣＭＰ処理の後にはＳｉ層１０３の表面を露出させるために（或いはその後の洗浄でも）希フッ酸溶液等でウェット処理する必要がある。その際、図１７（ｄ）に示すように、ＳｉＯ2膜１１３のうちのＳｉ層１０３の外周部に沿った部分（即ち、Ｓｉ層１０３との境界部分）が狙いよりも深くエッチングされて溝１２１ができやすい、という問題があった。この問題の原因は、ＳｉＯ2膜１１３をＣＶＤで形成すると、Ｓｉ基板１０１とＳｉ層１０３との段差に沿って形成される部分には巣（即ち、空隙）が入り易く、ＳｉＯ2膜１１３の他の部分と比べて強度が弱くなるためと考えられる。
【０００４】
例えば、溝１２１が形成されると、図１７（ｅ）に示すように、後のトランジスタを形成する工程でゲート電極の材料となるポリシリコン（ｐｏｌｙ−Ｓｉ）膜１３１が溝１２１内にも堆積する。そして、このｐｏｌｙ−Ｓｉ膜１３１をパターニングすると、溝１２１内のｐｏｌｙ−Ｓｉ膜１３１はゲート電極とつながった状態でＳｉ基板１０１上に残る可能性があった。このように、本来残るべきでないｐｏｌｙ−Ｓｉ膜１３１がゲート電極とつながった状態でＳｉ基板１０１上に残ってしまうと、例えば、ゲート電極に寄生容量が生じてトランジスタの動作速度が低下し、或いは、消費電力が増加してしまうおそれがあった。また、溝１２１内のｐｏｌｙ−Ｓｉ膜１３１とＳｉ基板１０１との間で電界が集中して、当該間で絶縁破壊が発生するおそれがあった。
そこで、この発明はこのような事情に鑑みてなされたものであって、半導体基板上にＳＯＩ構造を部分的に形成する際に、不具合の原因となる溝の形成を防止できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１、２〕  上記問題点を解決するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部に絶縁膜を形成する工程と、前記絶縁膜を形成する工程の後で、前記第２溝に半導体膜を形成する工程と、前記半導体膜を熱酸化する工程と、を含むことを特徴とするものである。
【０００６】
ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。結晶構造が単結晶のＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ2）膜又はシリコン窒化（ＳｉＮ）膜などの絶縁膜からなる。さらに、本発明の「半導体膜」は、例えば、アモルファスシリコン（ａ−Ｓｉ）膜又はポリシリコン（Ｐｏｌｙ−Ｓｉ）膜である。
【０００７】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２溝に半導体膜を形成する工程は、前記半導体基板の上方全体に前記半導体膜を形成する工程と、前記半導体膜にＣＭＰ処理を施して当該半導体膜を前記第２半導体層上から除去する工程と、を有することを特徴とするものである。
発明１、２の半導体装置の製造方法によれば、第２溝に形成される酸化膜を半導体膜の熱酸化により形成することができる。半導体膜の熱酸化により形成される酸化膜は、ＣＶＤ法で形成される酸化膜よりもその強度が高い。従って、酸化膜に対して例えばＣＭＰ処理やウェット処理を行う際に、酸化膜のうちの第２半導体層の外周部に沿った部分（即ち、第２半導体層との境界部分）が過度にエッチングされることを防ぐことができ、境界部分に沿って溝が形成されることを防ぐことができる。
【０００８】
〔発明３〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記半導体膜を形成する工程の前に、前記第２半導体層上に酸化防止膜を形成する工程をさらに含むことを特徴とするものである。ここで、本発明の「酸化防止膜」は、例えばＳｉＮ膜である。ＳｉＮ膜は耐酸化性に優れた絶縁膜である。
発明３の半導体装置の製造方法によれば、前記半導体膜を熱酸化する際に、第２半導体層は酸化防止膜で覆われているので、第２半導体層の酸化を防ぐことができる。
【０００９】
〔発明４〕  発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記半導体膜にＣＭＰ処理を施して当該半導体膜を前記第２半導体層上から除去する工程では、前記酸化防止膜をＣＭＰ処理のストッパーに用いることを特徴とするものである。発明４の半導体装置の製造方法によれば、研磨パッドが第２半導体層に接触することを防ぐことができる。これにより、第２半導体層における結晶欠陥等の発生防止に寄与することができる。
【００１０】
〔発明５〕  発明５の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部に絶縁膜を形成する工程と、前記絶縁膜を形成する工程の後で、前記半導体基板の上方全体に前記半導体膜を形成する工程と、前記半導体膜を熱酸化する工程と、前記半導体膜の熱酸化により形成された酸化膜にＣＭＰ処理を施して当該酸化膜を前記第２半導体層上から除去する工程と、を有することを特徴とするものである。
発明５の半導体装置の製造方法によれば、発明１の半導体装置の製造方法と同様の効果を得ることができる。即ち、酸化膜に対してＣＭＰ処理やウェット処理を行う際に、酸化膜のうちの第２半導体層の外周部に沿った部分（即ち、第２半導体層との境界部分）が過度にエッチングされることを防ぐことができ、境界部分に沿って溝が形成されることを防ぐことができる。
【００１１】
〔発明６〕  発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記半導体膜を形成する工程と、前記半導体膜を熱酸化する工程とを、当該順に繰り返し行うことを特徴とするものである。発明６の半導体装置の製造方法によれば、発明５の半導体装置の製造方法と比べて、酸化膜を厚く形成することが容易となる。
〔発明７〕  発明７の半導体装置の製造方法は、発明１から発明６の半導体装置の製造方法において、前記第２半導体層の表面を露出させ、当該第２半導体層上にゲート絶縁膜を介して導電膜を形成する工程と、前記導電膜をエッチングしてゲート電極を形成する工程と、をさらに含み、前記ゲート電極を形成する工程では、前記半導体膜の熱酸化により形成される酸化膜のうちの前記第２半導体層の外周部に沿った部分と前記ゲート電極とが平面視で交差するように当該ゲート電極を配置することを特徴とするものである。
発明７の半導体装置の製造方法によれば、従来の技術で問題視した溝の形成を防ぐことができるので、この溝に起因したトランジスタの動作速度の低下、トランジスタの消費電力の増加、絶縁破壊などの不具合を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を添付図面を参照して説明する。
（１）第１実施形態
図１〜図１４は、本発明の第１実施形態に係る半導体装置の製造方法を示す図である。図１〜図１４において、（ａ）は平面図、（ｂ）は（ａ）をＸ１−Ｘ´１〜Ｘ１４−Ｘ´１４線でそれぞれ切断したときの断面図、（ｃ）は（ａ）をＹ１−Ｙ´１〜Ｙ１４−Ｙ´１４線でそれぞれ切断したときの断面図である。
【００１３】
まず始めに、図１（ａ）〜（ｃ）において、シリコン（Ｓｉ）基板１上にシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層２を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３と単結晶のＳｉ層５とを順次積層する。これらＳｉ−ｂｕｆｆｅｒ層２、ＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ層５を熱酸化してその表面にシリコン酸化（ＳｉＯ2）膜７を形成し、さらに、ＣＶＤ法により、ＳｉＯ2膜７上の全面にシリコン窒化（ＳｉＮ）膜９を形成する。このＳｉＮ膜９は、Ｓｉ層５表面の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ処理を行う際のストッパー層としても機能する。なお、Ｓｉ層５を覆うＳｉＯ2膜７の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。
【００１４】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域のＳｉＮ膜９、ＳｉＯ2膜７、Ｓｉ層５、ＳｉＧｅ層３、Ｓｉ−ｂｕｆｆｅｒ層２を部分的に順次エッチングする。これにより、Ｓｉ層５やＳｉＧｅ層３などを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、図２（ｂ）に示すようにＳｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００１５】
次に、図３（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１の上方全体に支持体膜１１を形成する。そして、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜を部分的にエッチングする。これにより、支持体膜から支持体１２を形成する。続いて、図５（ａ）〜（ｃ）に示すように、支持体１２下から露出しているＳｉＮ膜９、ＳｉＯ2膜７、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層２を順次、部分的にエッチングする。これにより、Ｓｉ基板１を底面としＳｉ層５やＳｉＧｅ層３などの各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層３をエッチングする際に、エッチング液の導入口として使うものである。
【００１６】
なお、溝Ｈを形成するエッチング工程では、溝Ｈが形成される領域にＳｉＧｅ層３の一部を残した状態でエッチングを止めてもよいし、図５（ｃ）に示すように溝Ｈが形成される領域のＳｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。なお、このエッチング工程では、支持体穴の底面で露出しているＳｉ基板１の表面もエッチングされるので、図５（ｂ）に示すように、支持体穴ｈの底面の一部に凹部が形成される。図５（ａ）において、支持体穴ｈ及び溝Ｈによって平面視で囲まれた長方形の領域が、素子領域（即ち、ＳＯＩ構造を形成する領域）である。
【００１７】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図６（ａ）〜（ｃ）に示すように、Ｓｉ層５とＳｉ−ｂｕｆｆｅｒ層２との間に空洞部２１を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対してＳｉＧｅのエッチング選択比が大きい）ので、Ｓｉ−ｂｕｆｆｅｒ層２やＳｉ層５をＳｉ基板１上に残しつつ、ＳｉＧｅ層３だけをエッチングして除去することが可能である。空洞部２１の形成途中から、Ｓｉ層５はその上面と側面とが支持体１２等によって支えられることとなる。
【００１８】
次に、図７（ａ）〜（ｃ）に示すように、Ｓｉ基板１、Ｓｉ−ｂｕｆｆｅｒ層２及びＳｉ層５を熱酸化して、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）２３を形成する。この熱酸化の工程では、Ｓｉ−ｂｕｆｆｅｒ層２の上面から空洞部内に向かってＳｉＯ2膜２３ａが成長すると共に、Ｓｉ層５の下面から空洞部内に向かってＳｉＯ2膜２３ｂが成長する。そして、これら上下方向から成長してくるＳｉＯ2膜２３ａ及び２３ｂは、空洞部内部の高さ方向の中心付近で密着する。
【００１９】
次に、図８（ａ）〜（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１の上方全体に例えばＳｉ膜３１を成膜して溝Ｈ等を埋め込む。ここで、Ｓｉ膜３１は例えばアモルファスシリコン（ａ−Ｓｉ）又はポリシリコン（ｐｏｌｙ−Ｓｉ）である。このＳｉ膜３１は図１１に示す熱酸化の工程でＳｉＯ2膜に組成変化し、素子分離層の一部としての役割を果たすこととなる。また、図８（ｂ）及び（ｃ）では、ＳｉＯ2膜２３ａ及び２３ｂ間に隙間が残っていない場合を図示しているが、かりにＳｉＯ2膜２３ａ及び２３ｂ間に隙間が残っている場合はＳｉ膜３１が隙間に入り込んで接着剤の役割を果たしても良い。
【００２０】
次に、このＳｉ膜３１及びその下の支持体１２に例えばＣＭＰ処理を施して平坦化する。これにより、図９（ａ）〜（ｃ）に示すように、Ｓｉ層５上からＳｉ膜３１と支持体１２とを除去し、Ｓｉ層５上のＳｉＮ膜９表面を露出させる。なお、上記のＣＭＰ処理では、ＳｉＮ膜９をＣＭＰ処理のストッパーとして機能させることができ、研磨パッドがＳｉ層５に接触することを防ぐことができる。これにより、Ｓｉ層５において結晶欠陥等の発生を防止することができる。図９（ａ）〜（ｃ）に示すように、ＣＭＰ処理後は、溝Ｈと支持体穴ｈの一部にのみＳｉ膜３１が残された状態となる。
【００２１】
次に、図１０（ａ）〜（ｃ）に示すように、溝Ｈや支持体穴ｈに残されたＳｉ膜３１をエッチングして、その表面の高さを例えばＳｉ層５の表面の高さと略同一にする。これは、溝Ｈの底部にＳｉ膜３１を残さないための必要な熱酸化時間をできるだけ短くするためである。また、後にゲート電極を形成するときにＳｉ層５と周りの熱酸化膜との段差が大きくなりすぎないようにするためでもある。エッチングによりＳｉ膜３１の厚みが減るので、図１１に示す熱酸化工程でその所要時間を短くすることができる。なお、図１０に示すエッチング工程は、ＳｉＯ2やＳｉＮに対してＳｉのエッチング選択比が大きいドライエッチングで行うことが好ましい。このようなドライエッチングを例えばレジストマスク無しで行うことにより、Ｓｉ膜３１を選択的に削ることができる。
【００２２】
次に、図１１（ａ）〜（ｃ）に示すように、Ｓｉ膜を熱酸化してＳｉ膜をＳｉＯ2膜３２に組成変化させる。つまり、熱酸化により、Ｓｉ膜からＳｉＯ2膜３２を形成する。このとき、Ｓｉ層５は耐酸化性に優れたＳｉＮ膜９で覆われているので、Ｓｉ層５の酸化を防ぐことができる。熱酸化後は、Ｓｉ層５はＳｉＯ2膜３１と支持体１２とにより平面視で囲まれた状態となり、ＳｉＯ2膜３１と支持体１２とが素子分離層としての役割を果たすこととなる。なお、図１１（ｂ）では、支持体穴ｈの底面の一部にＳｉ膜３１が残っているが、この残存したＳｉ膜３１はＳｉＯ2膜２３及び３２によってＳｉ層５から隔てられており、電気的に独立しているので問題はない。それゆえ、支持体穴ｈの底面の一部にＳｉ膜３１が残っていても、残っていなくてもどちらでも良い。
【００２３】
次に、例えば熱リン酸溶液を用いて、支持体下から露出したＳｉＮ膜９をウェットエッチングし、除去する。これにより、図１２（ａ）〜（ｃ）に示すように、Ｓｉ層５上のＳｉＯ2膜７表面を露出させる。さらに、例えば希フッ酸溶液を用いて、ＳｉＯ2膜７をウェットエッチングし、除去する。
これにより、図１３（ａ）〜（ｃ）に示すように、Ｓｉ層５（即ち、ＳＯＩ層）の表面が露出し、Ｓｉ基板１上にＢＯＸ層２３及びＳＯＩ層５からなるＳＯＩ構造が完成する。
【００２４】
なお、支持体１２がＣＶＤ法で形成されたＳｉＯ2である場合は、この希フッ酸溶液を用いたウェットエッチング工程で支持体１２も若干エッチングされる。その結果、例えば、図１３（ｂ）に示すように、支持体１２の角部が多少削られて湾曲した凹み１２´が形成される可能性があり、図１４に示すゲート電極の形成工程で、その材料となる導電膜（例えば、ｐｏｌｙ−Ｓｉ膜）が凹み１２´に残存してしまう可能性がある。但し、この凹み１２´に導電膜が残存した場合でも、この凹み１２´を跨がないようにゲート電極を配置すれば、凹み１２´に残存した導電膜とゲート電極は電気的に独立した状態となるので問題はない。それゆえ、支持体１２の角部に凹み１２´が形成されても、形成されなくてもどちらでも良い。
【００２５】
次に、完成したＳＯＩ構造のＳＯＩ層に例えばＭＯＳトランジスタを形成する。即ち、図１４（ａ）〜（ｃ）に示すように、Ｓｉ層５の表面にゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜５１が形成されたＳｉ基板１の上方全体にゲート電極の材料となる導電膜を形成する。この導電膜は例えばｐｏｌｙ−Ｓｉ膜であり、その形成は例えばＣＶＤ法で行う。ここでは、例えばｐｏｌｙ−Ｓｉ膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ｐｏｌｙ−Ｓｉ膜に導電性を持たせる。
【００２６】
次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ゲート電極５３を形成する。図１４（ａ）〜（ｃ）に示すように、このゲート電極５３の形成工程では、ＳｉＯ2膜３２のうちのＳｉ層５の外周部に沿った部分（即ち、Ｓｉ層５との境界部分）３２´とゲート電極５３とが平面視で交差するように、ゲート電極５３を配置する。つまり、支持体１２の角部に形成された凹み１２´を跨がないようにゲート電極５３を配置する。
【００２７】
その後、ゲート電極５３をマスクにＳｉ層５に不純物をイオン注入し、熱処理を施して、ゲート電極５３の両側のＳｉ層５にソース又はドレイン（以下、Ｓ／Ｄ層という。）５５を形成する。次に、Ｓｉ基板１の上方全体に層間絶縁膜（図示せず）を形成し、この層間絶縁膜を部分的にエッチングして、ゲート電極５３を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層５５を底面とする第２のコンタクトホール（図示せず）とを形成する。そして、これらコンタクトホールの内部にＡｌ配線又はプラグ電極等を形成する。これにより、ゲート電極５３とＳ／Ｄ層５５とが層間絶縁膜上に引き出されて、ＭＯＳトランジスタが完成する。
【００２８】
このように、本発明の第１実施形態によれば、溝Ｈに形成されるＳｉＯ2膜３２をＳｉ膜３１の熱酸化により形成している。Ｓｉ膜３１の熱酸化により形成されるＳｉＯ2膜３２は、ＣＶＤ法で形成されるＳｉＯ2膜よりもその強度が高い。従って、ＳｉＯ2膜３２に対して例えばＣＭＰ処理やウェット処理を行う際に、ＳｉＯ2膜３２のうちのＳｉ層５の外周部に沿った部分（即ち、Ｓｉ層５との境界部分）３２´が過度にエッチングされることを防ぐことができ、境界部分３２´に沿って溝が形成されることを防ぐことができる。これにより、溝に起因したトランジスタの動作速度の低下、トランジスタの消費電力の増加、絶縁破壊などの不具合を防止することができる。
【００２９】
（２）第２実施形態
上述の第１実施形態では、図８の工程でＳｉ基板１の上方全体にＳｉ膜３１を成膜して溝Ｈを埋め込んだ後、図９の工程でＳｉ膜３１にＣＭＰ処理を施し、その後、溝Ｈ等に残されたＳｉ膜３１を熱酸化してＳｉＯ2膜３２を形成する場合について説明した。しかしながら、ＳｉＯ2膜３２の形成方法はこれに限られることはない。
【００３０】
図１５（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図１５（ａ）及び（ｂ）において、図１〜図１４と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
例えば、図１５（ａ）に示すように、Ｓｉ基板１の上方全体にＳｉ膜３１を成膜した後、図１５（ｂ）に示すように、Ｓｉ膜３１を熱酸化してＳｉＯ2膜３２を形成する。その後、このＳｉＯ2膜３２と、その下の支持体１２とにＣＭＰ処理を施して平坦化しても良い。このような方法であっても、Ｓｉ膜３１の熱酸化によりＳｉＯ2膜３２を形成しているので、第１実施形態と同様、ＳｉＯ2膜３２のうちのＳｉ層５の外周部に沿った部分（即ち、Ｓｉ層５との境界部分）が過度にエッチングされることを防ぐことができ、境界部分に沿って溝が形成されることを防ぐことができる。これにより、溝に起因したトランジスタの動作速度の低下、トランジスタの消費電力の増加、絶縁破壊などの不具合を防止することができる。
また、上記のＳｉＯ2膜３２等に対するＣＭＰ処理においても、第１実施形態と同様、ＳｉＮ膜９をＣＭＰ処理のストッパーとして機能させることができ、研磨パッドがＳｉ層５に接触することを防ぐことができる。従って、第１実施形態と同様、Ｓｉ層５において結晶欠陥等の発生を防止することができる。
【００３１】
（３）第３実施形態
さらに、上記の第２実施形態では、Ｓｉ膜３１の成膜工程と、Ｓｉ膜３１の熱酸化工程とを当該順に繰り返し行うようにしても良い。
図１６（ａ）〜（ｄ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図１６（ａ）及び（ｄ）において、図１〜図１４、図１５と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３２】
例えば、図１６（ａ）に示すように、Ｓｉ基板１の上方全体に第１のＳｉ膜３１ａを薄く成膜した後、図１６（ｂ）に示すように、第１のＳｉ膜を熱酸化して第１のＳｉＯ2膜３２ａを薄く形成する。次に、図１６（ｃ）に示すように、ＳｉＯ2膜３２ａ上に第２のＳｉ膜３１ｂを薄く成膜した後、図１６（ｄ）に示すように、第２のＳｉ膜を熱酸化して第２のＳｉＯ2膜３２ｂを薄く形成する。このように、Ｓｉ膜３１ａ、３１ｂ、…の成膜工程と、その熱酸化工程とを繰り返し行い、最終的に、ＳｉＯ2膜３２ａ、３２ｂ、…からなるＳｉＯ2膜３２を形成するようにしても良い。このような方法であれば、第１、第２実施形態と同様の効果を得ることができる。
【００３３】
さらに、第２実施形態と比べて、各々のＳｉ膜３１ａ、３１ｂ、…は、Ｓｉ膜３１と比べて薄いので、各々のＳｉ膜３１ａ、３１ｂ、…をそれぞれ短時間の間に酸化することができる。これにより、ＳｉＯ2膜３２を厚く形成することが容易となる。
上記の第１〜第３実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。さらに、ＳｉＮ膜９が本発明の「酸化防止膜」に対応し、ＳｉＯ2膜２３が本発明の「絶縁膜」に対応している。また、Ｓｉ膜３１、３１ａ、３１ｂが本発明の「半導体膜」に対応し、ＳｉＯ2膜３２、３２ａ、３２ｂが本発明の「酸化膜」に対応している。
【図面の簡単な説明】
【００３４】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第１実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】第１実施形態に係る半導体装置の製造方法を示す図（その１３）。
【図１４】第１実施形態に係る半導体装置の製造方法を示す図（その１４）。
【図１５】第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】従来例とその問題点を示す図。
【符号の説明】
【００３５】
１  Ｓｉ基板、２  Ｓｉ−ｂｕｆｆｅｒ層、３  ＳｉＧｅ層、５  Ｓｉ層（ＳＯＩ層）、７  ＳｉＯ2膜、９  ＳｉＮ膜、１１  支持体膜、１２  支持体、１２´  凹み、２１  空洞部、２３、２３ａ、２３ｂ  ＳｉＯ2膜（ＢＯＸ層）、３１、３１ａ、３１ｂ  Ｓｉ膜、３２、３２ａ、３２ｂ  （Ｓｉ膜の熱酸化により形成された）ＳｉＯ2膜、３２´  （Ｓｉ層５との）境界部分、５１  ゲート絶縁膜、５３  ゲート電極、５５  Ｓ／Ｄ層、ｈ  支持体穴、Ｈ  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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