(57)【要約】【課題】本発明は、たとえゲート構造間の距離が小さくなったとしても、ゲート構造間の半導体基板上に適正な膜厚のシリサイド膜を形成することができる半導体装置の製造方法を提供する。【解決手段】本発明の一実施例によれば、ゲート構造Ｇ１，Ｇ２間の半導体基板１上の領域である第一の領域に形成される金属膜８の膜厚が、所望の膜厚以上となるように、第一の領域を含む半導体基板１上に、金属膜８を形成する。そして、シリサイド膜１１形成のために、所望の膜厚分の金属膜８が半導体基板１を構成するシリコンと反応する程度の熱エネルギーを、半導体基板１に対して加える。【選択図】  図４
2009295931.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）シリコン半導体基板上に、ゲート電極を構成要素として含むゲート構造を、少なくとも２つ形成する工程と、
（Ｂ）前記ゲート構造間の前記半導体基板上の領域である第一の領域に形成される金属膜の膜厚が、所望の膜厚以上となるように、前記第一の領域を含む前記半導体基板上に、前記金属膜を形成する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記所望の膜厚分の前記金属膜が前記半導体基板を構成するシリコンと反応する程度の熱エネルギーを、前記半導体基板に対して加えることにより、前記半導体基板の表面内にシリサイド膜を形成する工程と、を備えている
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記所望の膜厚は、
前記第一の領域の前記半導体基板の表面内に形成される前記シリサイド膜の膜厚が、前記第一の領域の前記半導体基板の表面内に形成される不純物拡散層の接合面に達しないように決定される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（Ａ）は、
前記半導体基板上に、複数のゲート構造を形成する工程であり、
前記第一の領域とは、
不純物拡散層上にコンタクトホールを備えた前記ゲート構造間の距離が最小値となる領域である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｂ）は、
前記半導体基板上の前記第一の領域とは異なる第二の領域の前記金属膜の膜厚が、前記所望の膜厚と前記第一の領域のカバレッジ率の逆数との乗算結果以上となるよう成膜条件で、前記金属膜を形成する工程である
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
（Ｄ）前記第一の領域における前記ゲート構造間の距離と、前記第一の領域における前記金属膜の前記カバレッジ率との関係を示すデータを予め用意する工程と、
（Ｅ）前記第一の領域における前記カバレッジ率を、前記第一の領域の前記ゲート構造間の距離と前記データとから求める工程とをさらに備えており、
前記工程（Ｂ）は、
前記工程（Ｅ）の結果から求められた前記第一の領域における前記カバレッジ率を用いて得られる前記成膜条件により、前記金属膜を形成する工程である、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｃ）は、
所定の温度において、前記所望の膜厚分の前記金属膜が前記半導体基板を構成するシリコンと反応するだけの加熱時間の間、前記半導体基板に対して加熱処理を施す工程である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
（Ｆ）前記所定の温度における、シリコンと反応する前記金属膜の膜厚と前記加熱時間との関係を示すデータを予め用意する工程と、
（Ｇ）前記加熱時間を、前記金属膜の前記所望の膜厚と前記データとから求める工程とをさらに備えており、
前記工程（Ｃ）は、
前記工程（Ｇ）の結果から求められた前記加熱時間、前記所定の温度を前記半導体基板に対して与える工程である、
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（Ａ）は、
前記ゲート構造間の距離と前記ゲート構造の高さとのアスペクト比が１以上となる、前記ゲート構造を形成する工程である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ａ）は、
前記ゲート構造間の距離が８０ｎｍ以下である
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｂ）は、
Ｎｉを含む前記金属膜を形成する工程である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記工程（Ｂ）は、
Ｐｄ、Ｐｔ、Ｈｆ、Ｖ、Ｔａ、Ｒｕ、Ｙｂ、Ｅｒ、Ａｌ、Ｗ、Ｔｉの少なくとも１が、さらに含まれた前記金属膜を形成する工程である
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板と、
前記半導体基板上に形成される、ゲート電極を構成要素として含む少なくとも２つのゲート構造と、
前記ゲート構造間の前記半導体基板の表面内に形成される第一のシリサイド膜と、
前記ゲート構造間以外の前記半導体基板の表面内に形成される第二のシリサイド膜とを、備えており、
前記ゲート構造間の距離と前記ゲート構造の高さとのアスペクト比は、
１以上であり、
前記第一のシリサイド膜の膜厚と、前記第二のシリサイド膜の膜厚とは、
同じである、
ことを特徴とする半導体装置。
【請求項１３】
前記ゲート構造間の距離は、
８０ｎｍ以下である、
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第一のシリサイド膜および前記第二のシリサイド膜には、
少なくともＮｉが含まれている、
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第一のシリサイド膜および前記第二のシリサイド膜には、
Ｐｄ、Ｐｔ、Ｈｆ、Ｖ、Ｔａ、Ｒｕ、Ｙｂ、Ｅｒ、Ａｌ、Ｗ、Ｔｉの少なくとも１が、さらに含まれている、
ことを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、シリサイド化工程を含む半導体装置の製造方法、および当該製造方法により形成される半導体装置に関する。
【背景技術】
【０００２】
従来より、シリサイド化工程を含む半導体装置の製造方法は存在する（たとえば、特許文献１，２）。従来のシリサイド化工程を含む半導体装置の製造方法の一例を、簡単に説明する。
【０００３】
半導体基板上の素子分離絶縁膜により画定された領域に、ゲート絶縁膜とゲート電極とから成るゲート構造を、相互に所定の距離だけ隔てて少なくとも２つ形成する。また、ゲート構造をマスクとして、イオン注入処理を半導体基板に対して施す。これにより、半導体基板の表面内には、第一の不純物拡散層が形成される。さらに、ゲート電極の側面にサイドウォールを形成する。当該サイドウォールを備えるゲート構造をマスクとして、イオン注入処理を半導体基板に対して施す。これにより、半導体基板の表面内には、第二の不純物拡散層が形成される。
【０００４】
次に、シリコン表面の自然酸化膜をドライエッチング法により除去し、スパッタ法によりＮｉ等の金属膜を成膜する。その後、保護金属膜をさらに形成し、熱処理を施す。当該熱処理により、金属膜と半導体基板のシリコンとが反応し、半導体基板上に、シリサイド膜が形成される。
【０００５】
未反応の金属膜および保護金属膜除去後、層間絶縁膜を形成し、化学機械研磨法により層間絶縁膜を平坦化する。その後、リソグラフィーとエッチングの組み合わせにより、層間絶縁膜にコンタクトホールを開口する。そして、当該コンタクトホールにコンタクトプラグを形成する。その後、配線層を形成する。
【０００６】
【特許文献１】特開２００４−１４６６９６号公報
【特許文献２】特開２００４−２２８３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の高集積化が進むに連れて、ゲート構造間の距離も短くなる。したがって、スパッタ法により金属膜を形成した場合、ゲート構造間に形成される金属膜の膜厚が薄くなる。たとえば、ゲート構造間の半導体基板上に形成される金属膜の膜厚は、ゲート構造間以外の半導体基板上の平坦部に形成される金属膜の膜厚の６０〜７０％程度である。このため、ゲート構造間の半導体基板の表面内に形成されるシリサイド膜は、上記平坦部の半導体基板の表面内に形成されるシリサイドと比較し、薄くなる。
【０００８】
このように、ゲート構造間の半導体基板表面内に形成されるシリサイド膜の膜厚が薄くなると、当該シリサイド膜の抵抗値は増加する。特に、多層配線構造のＬＳＩでは、層間絶縁膜や配線層を形成する際の熱処理により、シリサイド膜が凝集する場合がある。このような凝集が起こる場合には、ゲート構造間の半導体基板表面内に形成されるシリサイド膜の抵抗値の増加が顕著化する。
【０００９】
また、シリサイド膜が凝集した場合、層間絶縁膜におけるコンタクトホール開口時に、シリサイド膜で覆われていない半導体基板がエッチングされる。当該状況において、コンタクトプラグを構成するバリアメタルを形成する。すると、半導体基板の当該エッチングされた部分において、スパイク状にバリアメタルが侵入する。半導体基板におけるスパイク状のバリアメタルの侵入は、半導体接合の破壊の要因となる。
【００１０】
上記シリサイド膜の抵抗増加および半導体基板におけるスパイク状のバリアメタルの侵入は、デバイスの消費電力を著しく増加させる。そして、トランジスタの動作に支障をきたし、製品歩留りを低下させる。
【００１１】
そこで、本発明は、たとえゲート構造間の距離が小さくなったとしても、ゲート構造間の半導体基板表面内に適正な膜厚のシリサイド膜を形成することができる半導体装置の製造方法を提供することを目的とする。また、当該半導体装置の製造方法により作製される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明の一実施例によれば、ゲート構造間の半導体基板上の領域である第一の領域に形成される金属膜の膜厚が、所望の膜厚以上となるように、第一の領域を含む半導体基板上に、金属膜を形成する。そして、シリサイド膜形成のために、所望の膜厚分の金属膜が半導体基板を構成するシリコンと反応する程度の熱エネルギーを、半導体基板に対して加える。
【発明の効果】
【００１３】
上記一実施例により、たとえゲート構造間の距離が小さくなったとしても、ゲート構造間の半導体基板上に適正な膜厚のシリサイド膜を形成することができる。したがって、シリサイド膜の凝集および接合破壊が発生することを防止できる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１５】
＜実施の形態＞
以下、本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて具体的に説明する。
【００１６】
シリコンから成る半導体基板１に対して、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を施す。これにより、図１に示すように、半導体基板１の表面内に、素子分離絶縁膜２を形成する。以下の説明では、当該素子分離絶縁膜２により画定された領域に、同じ導電型（Ｐ型もしくはＮ型）のトランジスタを複数（本実施の形態では２つ）形成する。
【００１７】
次に、図１に示すように、たとえばシリコン酸化膜やシリコン酸窒化膜からなるゲート絶縁膜３を、半導体基板１上に形成する。さらに、図１に示すように、当該ゲート絶縁膜３上に、ポリシリコンから成るゲート電極４を形成する。なお、図１では、ゲート構造Ｇ１，Ｇ２は各々、ゲート絶縁膜３とゲート電極４とで構成されている。
【００１８】
次に、図２に示すように、ゲート電極４を含むゲート構造Ｇ１，Ｇ２をマスクとして使用して、半導体基板１に対して、所定の導電型の不純物イオンを注入する。当該イオン注入により、図２に示すように、ゲート構造Ｇ１，Ｇ２の両脇の半導体基板１の表面内には、比較的浅い第一の不純物拡散層５が形成される。
【００１９】
次に、ゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１上に、シリコン酸化膜とシリコン窒化膜とを当該順に積層する。その後、シリコン酸化膜とシリコン窒化膜とに対して、異方性エッチング処理を施す。これにより、図３に示すように、ゲート電極４（若しくはゲート構造Ｇ１，Ｇ２）の両側面には、積層構造のサイドウォール６が形成される。当該工程により、ゲート構造Ｇ１，Ｇ２は、ゲート絶縁膜３、ゲート電極４およびサイドウォール６により構成される。つまり、本願では、ゲート構造Ｇ１，Ｇ２とは、少なくともゲート電極４を含む構造体を意味する。
【００２０】
また、デバイスの微細化に伴い、サイドウォール６形成後のゲート構造Ｇ１とサイドウォール６形成後のゲート構造Ｇ２との間の距離Ｌ（図３の左右方向の距離Ｌ）は、８０ｎｍ以下である。また、デバイスの微細化に伴い、サイドウォール６形成後のゲート構造Ｇ１とサイドウォール６形成後のゲート構造Ｇ２との間の距離Ｌと、ゲート構造Ｇ１，Ｇ２の高さＨとのアスペクト比（＝Ｈ／Ｌ）は、１以上となる。
【００２１】
なお、以下の説明では、工程断面図において、ゲート構造Ｇ１とゲート構造Ｇ２との間の半導体基板１上の領域を、第一の領域と称する。他方、工程断面図において、ゲート構造Ｇ１とゲート構造Ｇ２との間以外の領域（工程断面図では、素子分離絶縁膜２とゲート構造Ｇ１との間の半導体基板１上の領域および素子分離絶縁膜２とゲート構造Ｇ２との間の半導体基板１上の領域）を、第二の領域と称する。第二の領域は、平坦部と解することもできる。
【００２２】
換言すれば、第一の領域とは、ゲート構造Ｇ１，Ｇ２に挟まれた不純物拡散層５，７上の領域であり、後に形成されるコンタクトプラグＣＰの底面が接続する領域である。また、第二の領域とは、半導体基板１の素子形成側の主面上の領域であり、１のゲート構造と素子分離絶縁膜２との間の領域および図示しないが素子分離絶縁膜２で挟まれた領域である。
【００２３】
たとえば、第一の領域では、所定の膜の成膜時における当該所定の膜のカバレッジ率は、１００％未満である。また、同じ成膜条件で所定の膜を成膜したとする。このとき、第一の領域に形成される所定の膜の膜厚は、第二の領域に形成される同じ所定の膜の膜厚よりも薄くなる。
【００２４】
次に、図３に示すように、ゲート構造Ｇ１，Ｇ２をマスクとして使用して、半導体基板１に対して、所定の導電型の不純物イオンを注入する。当該イオン注入により、図３に示すように、サイドウォール６を含むゲート構造Ｇ１，Ｇ２の両脇の半導体基板１の表面内には、比較的深い第二の不純物拡散層７が形成される。
【００２５】
次に、図３に示す構造体を有する半導体基板１の表面に対して、フッ酸やフッ素を含むガスによるドライエッチングを施す。これにより、当該半導体基板１の表面に形成された自然酸化膜を除去することができる。
【００２６】
次に、スパッタ法により、ゲート構造Ｇ１，Ｇ２を覆うように、半導体基板１の上面（第一の領域および第二の領域）に金属膜８を成膜（形成）する（図４）。さらに、同じくスパッタ法により、当該金属膜８上に保護膜として金属窒化膜９を成膜（形成）する（図４）。
【００２７】
ここで、上記のように、ゲート構造Ｇ１，Ｇ２間の距離Ｌが小さい（換言すれば、上記アスペクト比が１以上である）ことに起因して、第一の領域に形成される金属膜８の膜厚は、第二の領域に形成される金属膜８の膜厚よりも薄くなる。そこで、金属膜８の成膜の際には、当該第一の領域に形成される金属膜８の膜厚が、所望の膜厚ｄ１以上となるように、第一の領域および第二の領域の半導体基板１上に金属膜８を形成する。
【００２８】
なお、本実施の形態では、半導体基板１上に２つのゲート構造Ｇ１，Ｇ２が形成される場合について説明している。これと異なり、たとえば半導体基板１上に３つ以上の複数のゲート構造が形成される場合には、上記第一の領域とは、ゲート構造間の各領域のうち、不純物拡散層上にコンタクトプラグ（コンタクトホール）を備えたゲート構造間の距離が最小値となる領域を指す。なお、ゲート構造間の距離の最小値は、ある程度のばらつきを持つことは言うまでも無い。しかし、ゲート構造形成等に用いる装置の仕様により、取り得る最小値は概ね決定され得る。
【００２９】
上記所望の膜厚ｄ１は、第一の領域の半導体基板１の表面内に後に形成されるシリサイド膜１１の膜厚が、第一の領域の半導体基板１の表面内に形成される不純物拡散層５，７の接合面に達しないように、決定される。また、形成されるシリサイド膜１１の膜厚は、配線層等の形成時の熱処理により凝集が起こらないように見積もられる（シリサイド膜１１の膜厚＝２０〜３０ｎｍ）。以上のことから、形成されるシリサイド膜１１と不純物拡散層５，７の界面との間の距離が、デバイス動作時に接合破壊が起こらない程度の最小距離となるように、所望の膜厚ｄ１は決定される。
【００３０】
たとえば、上記観点から決定される金属膜８の所望の膜厚ｄ１が１０ｎｍであるとする。さらに、ゲート構造Ｇ１，Ｇ２間でのスパッタ法による金属膜８のカバレッジ率が７０％であるとする。これらの場合には、半導体基板１上の平坦部領域である第二の領域の金属膜８の膜厚が、上記所望の膜厚ｄ１と第一の領域のカバレッジ率（７０％）の逆数との乗算結果（＝１０ｎｍ／０．７≒１４．３ｎｍ）となるよう成膜条件で、金属膜８を形成する。
【００３１】
なお、上記所定の膜厚ｄ１は、第一の領域で形成される金属膜８の最低限必要な膜厚であり、当該第一の領域で形成される金属膜８は、当該所定の膜厚ｄ１以上であれば良い。換言すれば、第二の領域で形成される金属膜８は、（ｄ１／第一の領域のカバレッジ率）以上であれば良い。
【００３２】
また、第一の領域における金属膜８のカバレッジ率は、第一の領域におけるゲート構造間の距離に応じて、一義的に決定される。たとえば、第一の領域における金属膜８のカバレッジ率と第一の領域におけるゲート構造間の距離とは、図５に示す関係が成立する。ここで、図５の横軸がゲート構造間距離（ｎｍ）であり、縦軸が金属膜８のカバレッジ率（％）である。なお、第一の領域における金属膜８のカバレッジ率と第一の領域におけるゲート構造間の距離との関係は、金属膜８の成膜装置の仕様および金属膜８の種類に応じて、変化する。したがって、当該関係は、実験や経験則に従い決定される。
【００３３】
したがって、経験則に従い、第一の領域における金属膜８のカバレッジ率と第一の領域におけるゲート構造間の距離との関係を示すデータを、予め用意する工程が必要となる。そして、第一の領域のカバレッジ率を、計測された第一の領域のゲート構造間の距離と当該データとから求める。その後、当該求められた第一の領域のカバレッジ率を用いて得られる成膜条件により、金属膜８を形成する。ここで、当該成膜条件とは、上述したように、第二の領域の金属膜８の膜厚が、上記所望の膜厚ｄ１と求めた第一の領域のカバレッジ率の逆数との乗算結果（＝ｄ１／第一の領域のカバレッジ率）以上となるよう成膜条件である。
【００３４】
また、金属膜８は、Ｃｏ（コバルト）、Ｎｉ（ニッケル）の金属の他、これらの金属に、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）、Ｙｂ（イッテルビウム）、Ｅｒ（エルビウム）、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｔｉ（チタン）の少なくとも１以上の金属を数％から数十％添加した合金であっても良い。
【００３５】
なお、例えばフッ素を含むガスによるドライエッチングにより自然酸化膜除去後、半導体基板１を大気に晒すことなく、真空搬送後に金属膜８を形成すれば、その後のプロセスにおいて均質なシリサイド膜１０，１１，１２を形成できる。また、金属膜８の形成後、同一スパッタ装置内で、半導体基板１を大気に晒すことなく、連続して金属窒化膜９を形成することが望ましい。
【００３６】
その後、上記所望の膜厚ｄ１分だけの金属膜８が半導体基板１を構成するシリコンと反応する程度の熱エネルギーを、当該半導体基板１に対して加える。これにより、図６に示すように、半導体基板１の表面内にシリサイド膜１０，１１が形成され、ゲート電極４の表面内にシリサイド膜１２が形成される。ここで、第一の領域における半導体基板１の表面内には、シリサイド膜（第一のシリサイド膜）１１が形成される。他方、第二の領域における半導体基板１の表面内には、シリサイド膜（第二のシリサイド膜）１０が形成される。
【００３７】
なお、ゲート電極Ｇ１，Ｇ２間の第一の領域において金属膜８が、所望の膜厚で形成されていたとする。この場合、図６に示すように、当該シリサイド膜１１の形成により、当該第一の領域における半導体基板１上の金属膜８の全てが、金属シリサイド化反応に用い尽くされる。
【００３８】
ここで、上記熱エネルギーを加える処理として、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理を採用することができる。当該ＲＴＡ処理を採用する場合には、所定の温度において、上記所望の膜厚ｄ１分だけの金属膜８が半導体基板１を構成するシリコンと反応するだけの加熱時間の間、当該半導体基板１に対して加熱処理を施すこととなる。
【００３９】
例えば、金属膜８がＮｉ膜若しくはＮｉ合金膜の場合、２００〜４００℃の温度の窒素雰囲気内で所定の加熱時間の間、熱処理を行う。例えば、２８０℃における、加熱時間と、シリコンと反応する金属膜８の膜厚との関係は、図７に示す関係を有する。図７の横軸は加熱時間（秒）であり、縦軸は金属膜８の反応膜厚（ｎｍ）である。２８０℃の窒素雰囲気内において所望の膜厚（例えば１０ｎｍ）分だけの金属膜８を当該ＲＴＡ処理によりシリコンと反応させる場合には、図７の関係より、加熱処理時間は８０秒程度と設定すれば良い。
【００４０】
なお、加熱時間と金属膜８の反応膜厚との関係は、熱処理装置の仕様、金属膜８の種類および加熱温度に応じて、変化する。したがって、実験や経験則に従い、所定の加熱時間における加熱時間と金属膜８の反応膜厚との関係を示すデータを、予め用意する工程が必要なる。そして、所定の温度の加熱時間を、金属膜８の所望の膜厚と当該データとから求める。その後、シリサイド膜１０〜１２の形成のために、当該求められた加熱時間、所定の温度を金属膜８が形成された半導体基板１に対して与える。
【００４１】
なお、同じシリサイド化処理を半導体基板１全体に対して実施している。したがって、第一の領域に形成されるシリサイド膜（第一のシリサイド膜）１１の膜厚と、第二の領域に形成されるシリサイド膜（第二のシリサイド膜）１０の膜厚とは同一となる。また、当該シリサイド膜１０，１１の膜厚は、シリサイド化処理前に見積もれた膜厚であり、金属膜８の上記所望の膜厚決定の際に用いられる値である。
【００４２】
また、図６では、金属膜８を所望の膜厚丁度形成した場合における、シリサイド化処理を実施した後を示している。上述のように、シリサイド化処理により、図６では、第一の領域の半導体基板１上には金属膜８は残存しない。これは、所望の膜厚分だけの金属膜８をシリコンと反応させるシリサイド化処理を実施したためである。なお、第二の領域に形成される金属膜８の膜厚は、第一の領域に形成される金属膜８の膜厚より厚い。したがって、第一の領域に形成される所望の膜厚の金属膜８を丁度シリサイド化反応に用い尽くしたときには、図６に示すように、第二の領域には未反応の金属膜８が一部残存することになる。
【００４３】
上記と異なり、第一の領域において、所望の膜厚より厚い金属膜８を形成したとする。この場合には、所望の膜厚分だけの金属膜８をシリコンと反応させるシリサイド化処理を実施することにより、第二の領域だけでなく第一の領域においても、未反応の金属膜８が一部残存することとなる（図８参照）。
【００４４】
さて、シリサイド膜１０〜１２形成後、硫酸と過酸化水素水との混合液を用いて、未反応の金属膜８および金属窒化膜９を除去する。図９に示すように、当該除去処理後においても、半導体基板１の表面内にはシリサイド膜１０，１１が残存し、ゲート電極４の表面内にはシリサイド膜１２が残存する。
【００４５】
その後、半導体基板１に対して、さらに２度目のＲＴＡ処理を次の例示する条件で施しても良い。温度４００〜６００℃で、加熱時間１０〜６０秒間。金属膜８がＮｉ膜やその合金の場合、上述した１回目の熱処理で形成されるシリサイド膜１０，１１は、金属膜８の組成の多い、たとえばＮｉ2Ｓｉ膜として形成される。当該Ｎｉ2Ｓｉ膜は、抵抗値が比較的高い。したがって、当該２回目の熱処理により、Ｎｉ2Ｓｉ膜を比較的低抵抗なＮｉＳｉ膜に変換する。
【００４６】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、図９に示す半導体基板１上に、シリコン酸化膜から成る層間絶縁膜１５を形成する（図１０参照）。層間絶縁膜１５の膜厚は、たとえば５００〜１０００ｎｍである。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜１５の上面を研磨平坦化する（図１０参照）。
【００４７】
次に、リソグラフィーとエッチングの組み合わせにより、層間絶縁膜１５に対して貫通孔となるコンタクトホールを形成する。そして、当該コンタクトホールに対して、ＣＶＤ法やＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を実施する。これにより、ＴｉとＴｉＮとの積層膜から成るバリアメタル１６を形成する。その後、ＣＶＤ法により、当該バリアメタル１６上にＷ（タングステン）膜１７を形成する。その後、バリアメタル１６およびＷ膜１７に対して、ＣＭＰ法を施す。これにより、図１０に示すように、コンタクトホール内に、バリアメタル１６とＷ膜１７から成るコンタクトプラグＣＰが形成される。
【００４８】
ここで、第一の領域の半導体基板１の表面内に形成されたシリサイド膜１１と電気的に接続したコンタクトプラグＣＰの他、第二の領域の半導体基板１の表面内に形成されたシリサイド膜１０と電気的に接続したコンタクトプラグＣＰも形成される。
【００４９】
その後、配線層等を形成することにより、トランジスタを備える半導体装置が完成する。
【００５０】
次に、従来の半導体装置の製造方法の問題点を説明した上で、本実施の形態に係る半導体装置の製造方法の効果について述べる。
【００５１】
ゲート構造Ｇ１，Ｇ２間の距離が微細化すると、上記の通り、第一の領域に形成される金属膜８の膜厚は、第二の領域に形成される金属膜８よりも薄くなる。当該状況で、シリサイド化のための熱処理において、第一の領域に形成される金属膜８の全てと半導体基板１を構成するシリコンと反応させる熱エネルギー以上の熱処理を行ったとする。この場合には、図１１に示すように、第一の領域に形成されるシリサイド膜１１の膜厚は、第二の領域に形成されるシリサイド膜１０の膜厚よりも薄くなる。
【００５２】
このように、第一の領域に形成されるシリサイド膜１１の膜厚が薄いと、層間絶縁膜や配線層を形成する際の熱処理により、シリサイド膜１１が凝集する可能性も高くなる。そして、シリサイド膜１１が凝集してしまうと、層間絶縁膜１５におけるコンタクトホール開口時に、シリサイド膜１１の厚さ以上の深さまで半導体基板１がエッチングされる。当該状況において、バリアメタル１６を形成する。すると、図１２に示すように、半導体基板１内部に、スパイク状のバリアメタル１６ｓが形成される。半導体基板１における当該スパイク状のバリアメタル１６ｓの形成は、半導体接合の破壊の要因となる。
【００５３】
そこで、本実施の形態に係る半導体装置の製造方法では、第一の領域の半導体基板１上において、所望の膜厚以上の金属膜８を形成する。そして、シリサイド膜１０〜１２の形成のために、所望の膜厚分だけの金属膜８と半導体基板１を構成するシリコンとを反応させるだけの熱エネルギーを加える。
【００５４】
このように、第一の領域の半導体基板１の表面内に形成されるシリサイド膜１１の膜厚を考慮に入れた、金属膜８の成膜およびシリサイド化のための処理を行う。よって、たとえゲート構造Ｇ１，Ｇ２間の距離Ｌが小さくなったとしても、ゲート構造Ｇ１，Ｇ２間の半導体基板１上に適正な膜厚のシリサイド膜１１を形成することができる。したがって、シリサイド膜１１の凝集を防止することができる。このように、シリサイド膜１１の凝縮を防止できるので、図１２に示すようなスパイク状のバリアメタル１６ｓが形成されることも無く、半導体接合破壊が発生することも防止できる。
【００５５】
なお、第二の領域の半導体基板１の表面内においても、必要以上に厚い膜厚のシリサイド膜１０が形成されることを防止できる。したがって、当該第二の領域に形成においても、半導体接合の破壊が発生することも防止できる。ここで、上述したように、本実施の形態に係る半導体装置の製造方法を採用した場合、第一の領域に形成されるシリサイド膜（第一のシリサイド膜）１１の膜厚と、第二の領域に形成されるシリサイド膜（第二のシリサイド膜）１０の膜厚とは同一となる。
【００５６】
また、本実施の形態に係る半導体装置の製造方法は、ゲート構造Ｇ１，Ｇ２間の距離Ｌとゲート構造Ｇ１，Ｇ２の高さＨとのアスペクト比（＝Ｈ／Ｌ）が１以上となる半導体装置を作成する場合に有益である。具体的には、ゲート構造Ｇ１，Ｇ２間の距離Ｌが８０ｎｍ以下のとき、ゲート構造Ｇ１，Ｇ２の高さＨが１００ｎｍ以上である構成の場合、Ｌが６０ｎｍ以下のとき、Ｈが８０ｎｍ以上である構成の場合、または、Ｌが５０ｎｍ以下のとき、Ｈが６０ｎｍ以上である構成の場合に、本実施の形態に係る半導体装置の製造方法は特に有益である。
【００５７】
また、本実施の形態に係る半導体装置の製造方法は、金属膜８の所望の膜厚は、第一の領域の半導体基板１に形成されるシリサイド膜１１の膜厚が、第一の領域の半導体基板１の表面内に形成される不純物拡散層５，７の接合面に達しないように、決定される。
【００５８】
したがって、シリサイド膜１１の形成により、半導体接合破壊が発生することを確実に防止できる。加えて、シリサイド膜１１の凝集も避けることができるプロセス設計も容易となる。
【００５９】
なお、半導体基板１上に複数のゲート構造を形成されている場合には、第一の領域とは、不純物拡散層上にコンタクトプラグ（コンタクトホール）を備えたゲート構造間の距離が最小値となる領域である。そして、当該第一の領域に所望の膜厚以上となる金属膜８を形成する。そして、当該所望の膜厚分だけの金属膜８がシリサイド化反応を起すだけの熱エネルギーを、半導体基板１に与える。
【００６０】
これにより、最もゲート構造間距離が短い微細領域においても、シリサイド膜１１の凝集および半導体接合破壊を防止することができる。
【００６１】
また、本実施の形態に係る半導体装置の製造方法では、第二の領域の金属膜８の膜厚が、所望の膜厚と第一の領域のカバレッジ率の逆数との乗算結果以上となるような成膜条件で、金属膜８の成膜を行う。
【００６２】
第二の領域に形成される金属膜８の膜厚設定はプロセス上容易である。したがって、上記成膜条件を採用することにより、第一の領域における金属膜８の膜厚が所望の膜厚未満と成ることを、確実に防止できる。
【００６３】
本実施の形態に係る半導体装置の製造方法では、図５，７に例示するデータを予め用意しておく。
【００６４】
これにより、当該データを用いて、第一の領域の前記カバレッジ率およびシリサイド化のための加熱時間を、より簡単に求めることができる。つまり、金属膜８の成膜およびシリサイド化処理がより正確にかつ簡単に実施できる。
【００６５】
なお、シリサイド化処理のための熱エネルギーを付与する処理として、ＲＴＡなどの加熱処理を採用する。これにより、所定の温度において所望の膜厚分だけの金属膜８がシリコンと反応するだけの熱処理を、加熱時間で調整できる。当該加熱時間でのプロセス制御は非常に容易であるので、より正確にかつ容易に、凝集および接合破壊が起こらないシリサイド膜１１を作成できる。
【００６６】
なお、本願発明は、シリサイド膜を半導体基板に形成するＬＳＩ全般に適用することができる。また、半導体基板１としてシリコンの場合だけでなく、シリコンにゲルマニウムを含有させた場合、シリコンに炭素を含有させた場合にも、本願発明は適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】金属膜のカバレッジ率と第一の領域におけるゲート構造間の距離との関係を例示する図である。
【図６】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】加熱時間と金属膜の反応膜厚との関係を例示する図である。
【図８】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】本発明に係る半導体装置の製造方法が必要とされる理由を説明するための図である。
【図１２】本発明に係る半導体装置の製造方法が必要とされる理由を説明するための図である。
【符号の説明】
【００６８】
１  半導体基板、２  素子分離絶縁膜、３  ゲート絶縁膜、４  ゲート電極、５，７  不純物拡散層、８  金属膜、９  金属窒化膜、１０，１１，１２  シリサイド膜、１５  層間絶縁膜、１６  バリアメタル膜、１７  Ｗ膜、ＣＰ  コンタクトプラグ、Ｇ１，Ｇ２  ゲート構造、Ｌ  ゲート構造間距離、Ｈ  ゲート構造の高さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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