(57)【要約】【課題】半導体装置における貫通電極の接続の信頼性を向上し、貫通電極の形成時におけるパッドからの残渣物による電気的特性不良を防止する。【解決手段】パッド２１−１と導体層２７との接触面積は、シリコン基板２０に設けられた開口部２６の孔の口径φ２と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタル（パッド２１−１）を含む残渣物が絶縁膜２５の外側に付着するようにしたので、その残渣物がシリコン基板本体２０ｃと接することが無く、残渣物中のＣｕ等の重金属がシリコン基板本体２０ｃの内部へ拡散して電気的特性不良を発生させることを防止できる。【選択図】図１
2009295676.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１の面及び第２の面を有する半導体基板と、
前記第１の面側に形成された半導体素子と、
前記第１の面側に形成され、前記半導体素子に対して電気的に接続された電極と、
前記半導体素子及び前記電極を被覆する第１の絶縁膜と、
第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜に達する深さの第１の開口部と、
前記第１の開口部内の側面及び前記第２の面に被着された第２の絶縁膜と、
前記第１の開口部内の側面に被着された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の絶縁膜を貫通して前記電極を露出する第２の開口部と、
前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層と、
を有することを特徴とする半導体装置。
【請求項２】
対向する第１の面及び第２の面を有する半導体基板と、
前記第１の面側に形成された半導体素子と、
前記第１の面側に形成され、前記半導体素子に対して電気的に接続された電極と、
前記半導体素子及び前記電極を被覆する第１の絶縁膜と、
第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜中に達する深さの第１の開口部と、
前記第１の開口部内の側面及び前記第２の面に被着された第２の絶縁膜と、
前記第１の開口部内の側面に被着された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の絶縁膜を貫通して前記電極を露出する第２の開口部と、
前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層と、
を有することを特徴とする半導体装置。
【請求項３】
前記導体層と前記電極との接触面積の口径は、前記第２の口径と同一であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１の絶縁膜と前記第２の絶縁膜との界面は、前記第１及び第２の面に対して平行な横方向と、前記第１及び第２の面に対して垂直な縦方向とにおいて、段差形状になっていることを特徴とする請求項２記載の半導体装置。
【請求項５】
対向する第１の面及び第２の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第１の絶縁膜により被覆された状態で、前記第１の面側に形成された半導体基板を用いた半導体装置の製造方法であって、
第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜に達する深さの第１の開口部を選択的に形成する工程と、
前記第１の開口部内の側面及び底面と前記第２の面とに第２の絶縁膜を形成する工程と、
前記第１の開口部内の側面に形成された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の開口部内の底面に形成された前記第２の絶縁膜から、前記第１の絶縁膜を貫通して前記電極に達する深さの第２の開口部を選択的に形成する工程と、
前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
対向する第１の面及び第２の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第１の絶縁膜により被覆された状態で、前記第１の面側に形成された半導体基板を用いた半導体装置の製造方法であって、
第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜中に達する深さの第１の開口部を選択的に形成する工程と、
前記第１の開口部内の側面及び底面と前記第２の面とに第２の絶縁膜を形成する工程と、
前記第１の開口部内の側面に形成された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の開口部内の底面に形成された前記第２の絶縁膜から、前記第１の絶縁膜を貫通して前記電極に達する深さの第２の開口部を選択的に形成する工程と、
前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板は、シリコン基板であることを特徴とする請求項５又は６記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜は、シリコン酸化膜であることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を設けた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置の高集積化及び小型化を図るために貫通電極を使用したＣＳＰ（Chip  Size  Package）、ＳｉＰ（System  in  Package）等の半導体装置が提案されている。半導体回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステム短時間で実現するＳｉＰ技術を用い、複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの例が次の文献に開示されている。
【０００３】
【特許文献１】特開２００７−５３１４９号公報
【０００４】
特許文献１には、積層した半導体チップ間の電気的接続の方法として、半導体チップの基材である半導体基板に貫通電極を形成して、集積回路が形成された面と反対側にも電極パッドを形成し、それぞれの半導体チップの電極パッドを、貫通電極を介して接続する技術が開示されている。
【０００５】
特に、この特許文献１の図４〜図６に示されるように、半導体基板上に層間絶縁膜と素子面電極が形成された構成において、素子面とは反対側から層間絶縁膜に達するまで半導体基板に貫通電極用のすり鉢状の孔を形成し、次にすり鉢状の孔内に絶縁膜を形成し、その後、絶縁膜にさらに小さな孔を形成して素子面電極の表面を露出する技術が開示されている。すり鉢状の孔等の壁面には膜状のコンタクト電極が形成され、このコンタクト電極が小さな孔を介して素子面電極と電気的に接続されている。すり鉢状の孔内には、コンタクト電極を介してバンプが圧入され、積層された複数の半導体チップが、そのバンプを介して電気的に接続される。このように、すり鉢状の孔内にバンプを挿入する構造であるため、バンプを簡易的確に装着できる等といった利点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の特許文献１の技術では、例えば、貫通電極を有する半導体チップを圧入用のバンプを使用しない実装形態で用いる場合、バンプによる非圧接状態下で、コンタクト電極と素子面電極とが小さな孔を介して電気的に接続されているので、コンタクト電極と素子面電極との接触面積が小さく、接続の信頼性が低くなる。そのため、圧入用のバンプにより、コンタクト電極と素子面電極とを圧接するような実装形態で使用する用途に限られ、不利不便であった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、対向する第１の面及び第２の面を有する半導体基板と、前記第１の面側に形成された半導体素子と、前記第１の面側に形成され、前記半導体素子に対して電気的に接続された電極と、前記半導体素子及び前記電極を被覆する第１の絶縁膜と、第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜に達する深さ（又は、前記第１の絶縁膜中に達する深さ）の第１の開口部と、前記第１の開口部内の側面及び前記第２の面に被着された第２の絶縁膜と、前記第１の開口部内の側面に被着された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の絶縁膜を貫通して前記電極を露出する第２の開口部と、  前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層とを有することを特徴とする。
【０００８】
本発明の半導体装置の製造方法は、対向する第１の面及び第２の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第１の絶縁膜により被覆された状態で、前記第１の面側に形成された半導体基板を用いた半導体装置の製造方法であって、第１の口径を有し、前記第２の面から前記半導体基板を貫通して前記第１の絶縁膜に達する深さ（又は、前記第１の絶縁膜中に達する深さ）の第１の開口部を選択的に形成する工程と、前記第１の開口部内の側面及び底面と前記第２の面とに第２の絶縁膜を形成する工程と、前記第１の開口部内の側面に形成された前記第２の絶縁膜の内側面により囲まれる第２の口径を有し、前記第１の開口部内の底面に形成された前記第２の絶縁膜から、前記第１の絶縁膜を貫通して前記電極に達する深さの第２の開口部を選択的に形成する工程と、前記第２の絶縁膜上と前記第２の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電極と導体層との接触面積は、半導体基板に設けられた第２の開口部の口径と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造方法において、メタルを含む残渣物が第２の絶縁膜の外側に付着するようにしたので、その残渣物が半導体基板本体と接することが無く、残渣物中の重金属が半導体基板本体の内部へ拡散して電気的特性不良を発生させることを防止できる。
【００１０】
他の発明によれば、第１の絶縁膜と第２の絶縁膜との界面が、横方向と縦方向とにおいて、段差形状になっている。そのため、従来の技術では、導体層と半導体基板本体とは、第１の絶縁膜と第２の絶縁膜との界面をパスとして電気的に導通してしまう可能性があるが、本発明では、第１の絶縁膜と第２の絶縁膜との界面が段差形状となって距離も長く取れ、パスが形成され難い構造になっているので、導体層と半導体基板本体とが電気的に導通してしまう可能性を低減することが可能となり、信頼性の向上が図れる。
【発明を実施するための最良の形態】
【００１１】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１２】
（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１における貫通電極を有する半導体装置を示す概略の断面図であり、同図（ａ）は全体の断面図、及び、同図（ｂ）は同図（ａ）中のＩ部分を上下反転した拡大断面図である。
【００１３】
本実施例１における貫通電極を有する半導体装置１０は、ＣＳＰ、ＳｉＰ等で構成され、厚さ５０〜２００μｍ程度の半導体基板（例えば、シリコン基板）２０を有している。シリコン基板２０は、対向する第１の面（例えば、回路形成面）２０ａ及び第２の面（例えば、反回路形成面）２０ｂを有している。回路形成面２０ａ側には、多層配線構造（例えば、２層配線構造）になった図示しない半導体素子と、この半導体素子に対して図示しない配線パターンにより接続された電極（例えば、アルミニュウム（Ａｌ）製のパッド）２１−１，２１−２等とが形成されている。各層のパッド２１−１，２１−２は、ビアホール２２により相互に接続されている。図示しない半導体素子、及びパッド２１−１，２１−２等は、第１の絶縁膜（例えば、中間絶縁膜であるシリコン酸化膜）２３により被覆されている。パッド２１−１とシリコン基板本体２０ｃとの間の距離Ｄ１は、０．５〜１μｍ程度である。
【００１４】
シリコン基板２０には、反回路形成面２０ｂから半導体基板本体２０ｃを貫通してシリコン酸化膜２３に達する深さの第１の開口部２４が形成されている。第１の開口部２４の第１の口径φ１は、例えば、５０μｍ程度である。第１の開口部２４内の側面及び反回路形成面２０ｂには、膜厚１μｍ程度のシリコン酸化膜等からなる第２の絶縁膜２５が被着されている。第１の開口部２４内の側面に被着された絶縁膜２５の内側面により囲まれる第２の開口部２６は、この第２の口径φ２が例えば４８μｍ程度であり、この底面がシリコン酸化膜２３を貫通してパッド２１−１の面を露出する構造になっている。絶縁膜２５上と開口部２６内の側面及び底面とには、膜厚５〜１０μｍ程度のＣｕ等からなる導体層２７が形成され、パッド２１−１に対して電気的に接続されている。
【００１５】
図１（ａ）の全体図に示すように、導体層２７には、例えば、複数のバンプ２８が接続され、これらのバンプ２８を除いて、導体層２７を含む反回路形成面２０ｂの全面が、絶縁性の保護膜２９により被覆されている。又、回路形成面２０ａ側には、図示しないが、この回路形成面２０ａに沿って横方向に複数組のパッド２１−１，２１−２，・・・が配設されている。
【００１６】
（実施例１の製造方法）
図２−１（１）〜（３）及び図２−２（４）〜（６）は、図１（ｂ）の半導体装置１０における概略の製造工程例を示す図である。
【００１７】
この貫通電極を有する半導体装置１０の製造工程では、図２−１（１）の工程において、半導体素子等が形成された厚さ５０〜２００μｍ程度のシリコン基板２０を用意する。このシリコン基板２０の回路形成面２０ａ側には、多層配線構造（例えば、２層配線構造）になった図示しない半導体素子と、この半導体素子に対して図示しない配線パターンにより接続されたＡｌ製のパッド２１−１，２１−２等とが形成されている。図示しない半導体素子、及びパッド２１−１，２１−２等は、シリコン酸化膜２３により被覆されている。
【００１８】
図２−１（２）の工程において、ホトリソグラフィ技術により、シリコン基板２０の反回路形成面２０ｂにレジストを塗布し、露光及び現像をして、口径φ１（例えば、５０μｍ程度）の孔を有するレジストパターン３０を形成する。図２−１（３）の工程において、エッチング技術により、レジストパターン３０をマスクにしてシリコン基板２０をエッチングし、反回路形成面２０ｂからシリコン基板本体１０ｃを貫通してシリコン酸化膜２３に達する深さの開口部２４を形成する。その後、不要になったレジストパターン３０を剥離液等により除去する。
【００１９】
図２−２（４）の工程において、化学気相成長（Chemical  Vapor  Deposition、以下「ＣＶＤ」という。）法等により、反回路形成面２０ｂ側の全面に、膜厚１μｍ程度の絶縁膜２５を形成する。絶縁膜２５は、反回路形成面２０ｂと、開口部２４内の側面及び底面とに形成される。開口部２４内の側面に形成された絶縁膜２５の内側面により囲まれる孔の口径φ２は、例えば、４８μｍ程度である。図２−２（５）の工程において、ドライエッチング技術等により、開口部２４内の底面に形成された絶縁膜２５箇所をエッチングして除去し、シリコン酸化膜２３を貫通してＡｌ製パッド２１−１に達する深さの開口部２６を形成する。この際、Ａｌ製パッド２１−１には、銅（Ｃｕ）等の重金属が含まれており、エッチングされたメタル（Ａｌ製パッド２１−１）を含む残渣物２１ａが、絶縁膜２５の内側面等に付着するので、有機溶剤等の洗浄液を用いた洗浄工程により、残渣物２１ａを除去する。
【００２０】
図２−２（６）の工程において、蒸着法、スパッタ法等によって反回路形成面２０ｂ側の全面に、図示しないチタン／銅（Ｔｉ／Ｃｕ）等のバンプ下地金属（Under-Bump  Metallization、以下「ＵＢＭ」という。）膜を被着し、ホトリソグラフィ技術によってそのＵＢＭ膜を選択的にエッチングする。そして、めっき法等によってＵＢＭ膜上に導体層２７を選択的に形成し、膜厚５〜１０μｍ程度の配線パターンを形成する。これにより、絶縁膜２５上と開口部２６内の側面及び底面とに、ＵＢＭ膜を含む導体層２７が選択的に形成されてパッド２１−１と電気的に接続される。その後、図１（ａ）に示すように、反回路形成面２０ｂ側にバンプ２８等を生成し、開口部２６箇所等を保護膜２９で覆う等の処理を行えば、貫通電極を有する半導体装置１０が完成する。
【００２１】
（実施例１の効果）
本実施例１によれば、パッド２１−１とＵＢＭ膜を含む導体層２７との接触面積は、シリコン基板２０に設けられた開口部２６の孔の口径φ２と同じになるので、従来の特許文献１の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物２１ａが絶縁膜２５の外側に付着するようにしたので、その残渣物２１ａがシリコン基板本体２０ｃと接することが無く、残渣物２１ａ中のＣｕ等の重金属がシリコン基板本体２０ｃの内部へ拡散して電気的特性不良を発生させることを防止できる。
【実施例２】
【００２２】
（実施例２の構成）
図３は、本発明の実施例２における貫通電極を有する半導体装置を示す概略の拡大断面図であり、実施例１を示す図１（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００２３】
本実施例２における貫通電極を有する半導体装置１０Ａでは、実施例１の第１の開口部２４及び絶縁膜２５に代えて、これとは断面構造の異なる第１の開口部２４Ａ及び絶縁膜２５Ａが形成されている。
【００２４】
第１の開口部２４Ａは、シリコン基板２０の反回路形成面２０ｂから半導体基板本体２０ｃを貫通してシリコン酸化膜２３中に達する深さに形成されており、口径φ１は、例えば、５０μｍ程度である。即ち、本実施例２の第１の開口部２４Ａが実施例１の第１の開口部２４と異なる点は、開口部２４Ａの底面がシリコン酸化膜２３中に位置していることである。これに対応して、本実施例２の絶縁膜２５Ａは、膜厚１μｍ程度のシリコン酸化膜等からなり、シリコン基板２０の反回路形成面２０ｂと開口部２４Ａ内の側面とに被着されている。
【００２５】
絶縁膜２５Ａの下端部２５ａは、実施例１とは異なり、シリコン酸化膜２３中まで延設されている。下端部２５ａの延設された距離Ｄ２は、パッド２１−１とシリコン基板本体２０ｃとの間の距離Ｄ１（例えば、０．５〜１μｍ程度）に対して、３０〜９０％程度である。シリコン酸化膜２３において、絶縁膜２５Ａの下端部２５ａを受け入れる箇所には、段差部２３ａが形成されている。つまり、シリコン酸化膜２３と絶縁膜２５Ａの下端部２５ａとの界面（即ち、シリコン酸化膜２３の段差部２３ａ箇所）は、シリコン基板２０の回路形成面２０ａ及び反回路形成面２０ｂに対して平行な横方向と、回路形成面２０ａ及び反回路形成面２０ｂに対して垂直な縦方向とにおいて、段差形状になっている。その他の構造は、実施例１と同様である。
【００２６】
（実施例２の製造方法）
図４−１（１）〜（４）及び図４−２（５）〜（７）は、図３の半導体装置１０Ａにおける概略の製造工程例を示す図であり、実施例１の製造工程例を示す図２−１（１）〜（３）及び図２−２（４）〜（６）中の要素と共通の要素には共通の符号が付されている。
【００２７】
本実施例２の貫通電極を有する半導体装置１０Ａの製造工程では、図４−１（１）の工程において、実施例１の図２−１（１）の工程と同様に、半導体素子等が形成された厚さ５０〜２００μｍ程度のシリコン基板２０を用意する。図４−１（２）の工程において、実施例１の図２−１（２）の工程と同様に、シリコン基板２０の反回路形成面２０ｂ上に、口径φ１（例えば、５０μｍ程度）の孔を有するレジストパターン３０を形成する。図４−１（３）の工程において、実施例１の図２−１（３）の工程と同様に、エッチング技術により、レジストパターン３０をマスクにしてシリコン基板２０をエッチングし、反回路形成面２０ｂからシリコン基板本体１０ｃを貫通してシリコン酸化膜２３に達する深さの開口部を形成する。
【００２８】
続いて、図４−１（４）の工程において、実施例１とは異なり、エッチング技術により、レジストパターン３０をマスクにして開口部内のシリコン酸化膜２３の一部をエッチングし、反回路形成面２０ｂからシリコン基板本体１０ｃを貫通してシリコン酸化膜２３中に達する深さの開口部２４Ａを形成する。シリコン酸化膜２３の一部をエッチングにより除去する深さ（＝距離Ｄ２）は、パッド２１−１とシリコン基板本体２０ｃとの間の距離Ｄ１（例えば、０．５〜１μｍ程度）に対して、３０〜９０％程度が望ましい。その後、不要になったレジストパターン３０を剥離液等により除去する。
【００２９】
図４−２（５）の工程において、実施例１の図２−２（４）の工程とほぼ同様に、ＣＶＤ法等により、反回路形成面２０ｂ側の全面に、膜厚１μｍ程度の絶縁膜２５Ａを形成する。絶縁膜２５Ａは、実施例１とは異なり、反回路形成面２０ｂと、開口部２４Ａ内の側面及び底面とに形成される。実施例１とは異なり、開口部２４Ａ内の側面に形成された絶縁膜２５Ａの下端部２５ａと、開口部２４Ａ内の底面に形成された絶縁膜２５Ａとは、シリコン酸化膜２３中に位置している。開口部２４Ａ内の側面に形成された絶縁膜２５Ａの内側面により囲まれる孔の口径φ２は、実施例１と同様に、例えば、４８μｍ程度である。
【００３０】
図４−２（６）の工程において、実施例１の図２−２（５）の工程とほぼ同様に、ドライエッチング技術等により、開口部２４Ａ内の底面に形成された絶縁膜２５Ａ箇所をエッチングして除去し、シリコン酸化膜２３を貫通してＡｌ製パッド２１−１に達する深さの開口部２６を形成する。これにより、実施例１とは異なり、絶縁膜２５Ａの下端部２５ａに対応するシリコン酸化膜２３箇所に、段差部２３ａが形成される。なお、エッチングの際に、実施例１と同様に、Ａｌ製パッド２１−１には、Ｃｕ等の重金属が含まれており、エッチングされたメタル（Ａｌ製パッド２１−１）を含む残渣物２１ａが、絶縁膜２５Ａの内側面等に付着するので、有機溶剤等の洗浄液を用いた洗浄工程により、残渣物２１ａを除去する。
【００３１】
図４−２（７）の工程において、実施例１の図２−２（６）の工程と同様に、反回路形成面２０ｂ側の全面に、図示しないＵＢＭ膜を被着し、ホトリソグラフィ技術によってそのＵＢＭ膜を選択的にエッチングする。そして、めっき法等によってＵＢＭ膜上に導体層２７を選択的に形成し、膜厚５〜１０μｍ程度の配線パターンを形成する。これにより、絶縁膜２５Ａ上と開口部２６内の側面及び底面とに、ＵＢＭ膜を含む導体層２７が選択的に形成されてパッド２１−１と電気的に接続される。その後、実施例１と同様に、反回路形成面２０ｂ側にバンプ等を生成し、開口部２６箇所等を保護膜で覆う等の処理を行えば、貫通電極を有する半導体装置１０Ａが完成する。
【００３２】
（実施例２の効果）
本実施例２によれば、次の（ｉ）、（ｉｉ）のような効果がある。
（ｉ）  本実施例１とほぼ同様に、パッド２１−１とＵＢＭ膜を含む導体層２７との接触面積は、シリコン基板２０に設けられた開口部２６の孔の口径φ２と同じになるので、従来の特許文献１の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物２１ａが絶縁膜２５Ａの外側に付着するようにしたので、その残渣物２１ａがシリコン基板本体２０ｃと接することが無く、残渣物２１ａ中のＣｕ等の重金属がシリコン基板本体２０ｃの内部へ拡散して電気的特性不良を発生させることを防止できる。
【００３３】
（ｉｉ）  シリコン基板本体２０ｃから見て、パッド２１−１、導体層２７からの距離も長く取れるため、信頼性の向上が図れる。即ち、本実施例２では、絶縁膜２５Ａの下端部２５ａとシリコン酸化膜２３の段差部２３ａとの界面が、横方向と縦方向とにおいて、段差形状となっている。特許文献１の技術では、導体層とシリコン基板本体とは、シリコン酸化膜と絶縁膜との界面をパスとして電気的に導通してしまう可能性があるが、本実施例２では、シリコン酸化膜２３と絶縁膜２５Ａの下端部２５ａとの界面が段差形状となって距離も長く取れ、パスが形成され難い構造になっているので、導体層２７とシリコン基板本体２０ｃとが電気的に導通してしまう可能性を低減することが可能となり、信頼性の向上が図れる。
【００３４】
（変形例）
本発明は、上記実施例に限定されず、例えば、半導体装置の形状、構造、あるいは、半導体装置の構成材料、製造条件等については、図示以外の種々の利用形態や変形が可能である。
【産業上の利用可能性】
【００３５】
本発明は、相補型ＭＯＳトランジスタ（ＣＭＯＳ）、電荷結合素子（ＣＣＤ）等のイメージセンサ、あるいは照度センサ、紫外線（ＵＶ）センサ等の貫通電極を使用したセンサ用ＣＳＰ等の他、メモリ積層等のＳｉＰパッケージ、貫通電極付きシリコン中継基板（Ｓｉ−ＩＰ（Interposer））等での利用も可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例１における貫通電極を有する半導体装置を示す概略の断面図である。
【図２−１】図１（ｂ）の半導体装置における概略の製造工程例を示す図である。
【図２−２】図１（ｂ）の半導体装置における概略の製造工程例を示す図である。
【図３】本発明の実施例２における貫通電極を有する半導体装置を示す概略の拡大断面図である。
【図４−１】図３の半導体装置における概略の製造工程例を示す図である。
【図４−２】図３の半導体装置における概略の製造工程例を示す図である。
【符号の説明】
【００３７】
１０，１０Ａ      半導体装置
２０      シリコン基板
２０ａ      回路形成面
２０ｂ      反回路形成面
２０ｃ      シリコン基板本体
２１−１，２１−２      パッド
２３      シリコン酸化膜
２４，２４Ａ，２６      開口部
２５，２５Ａ      絶縁膜
２７      導体層
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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