(57)【要約】【課題】メモリセルトランジスタに所定の電圧を供給するための効果的な手法を提供する。【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟むように前記基板内に形成されたソース・ドレイン領域と、前記第１ゲート電極上に形成され、開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記開口を通じて前記第１ゲート電極と電気的に接続されている第２ゲート電極と、前記ゲート間絶縁膜上に形成され、前記第１ゲート電極及び前記第２ゲート電極と電気的に分離されているブースト電極とを備えることを特徴とする半導体装置。【選択図】図１
2009295781.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟むように前記基板内に形成されたソース・ドレイン領域と、
前記第１ゲート電極上に形成され、開口を有するゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成され、前記開口を通じて前記第１ゲート電極と電気的に接続されている第２ゲート電極と、
前記ゲート間絶縁膜上に形成され、前記第１ゲート電極及び前記第２ゲート電極と電気的に分離されているブースト電極とを備えることを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極と前記ブースト電極は、前記第２ゲート電極と前記ブースト電極との間に形成された溝により分断されており、前記溝に埋め込まれた絶縁膜により電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極に第１電圧を印加し、
前記第２ゲート電極を、前記第１電圧の印加後に電源から切り離し、
前記第２ゲート電極が前記電源から切り離された状態で、前記ブースト電極に第２電圧を印加することで、前記第１ゲート電極の電圧を、前記第１電圧と前記第２電圧との和である第３電圧に変化させる、
よう動作することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２電圧は、正の電圧又は負の電圧であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１ゲート電極を形成し、
前記第１ゲート電極上にゲート間絶縁膜を形成し、
前記ゲート間絶縁膜に開口を形成し、
前記開口が形成された前記ゲート間絶縁膜上に、電極層を形成し、
前記電極層に溝を形成して、前記電極層から、前記開口を通じて前記第１ゲート電極と電気的に接続された第２ゲート電極と、前記第１ゲート電極と電気的に分離され、前記溝により前記第２ゲート電極と分断されたブースト電極とを形成し、
前記第１ゲート電極を挟むように前記基板内にソース・ドレイン領域を形成し、
前記溝に絶縁膜を埋め込み、前記第２ゲート電極と前記ブースト電極とを電気的に分離することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリのメモリセルトランジスタは一般に、トンネル絶縁膜と呼ばれるゲート絶縁膜と、電荷蓄積層として機能する浮遊ゲート電極と、ゲート間絶縁膜と、制御ゲート電極等により構成される。当該不揮発性半導体メモリは、制御ゲート電極に高電圧を印加して、トンネル絶縁膜にトンネル電流を流すことで、浮遊ゲート電極に電荷を蓄積する。これにより、メモリセルトランジスタにデータが書き込まれる。
【０００３】
トンネル絶縁膜にトンネル電流を流すためには通常、１５〜２５Ｖという高い書き込み電圧（Ｖｐｐ）が必要となる。書き込み電圧は、転送ゲートトランジスタからメモリセルトランジスタに転送され、制御ゲート電極に印加される。
【０００４】
転送ゲートトランジスタは一般に、ゲート絶縁膜と、第１ゲート電極と、開口を有するゲート間絶縁膜と、第２ゲート電極等により構成される。第１ゲート電極と第２ゲート電極は、ゲート間絶縁膜の開口を通じて電気的に接続される。転送ゲートトランジスタは通常、メモリセルトランジスタと同時に形成されるため、転送ゲートトランジスタのゲート絶縁膜、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極はそれぞれ通常、メモリセルトランジスタのゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極と同一の層から形成される。
【０００５】
転送ゲートトランジスタは、書き込み電圧Ｖｐｐをソースに転送する必要がある。そのため、ドレインには書き込み電圧Ｖｐｐを、第２ゲート電極には、書き込み電圧Ｖｐｐと閾値電圧Ｖｔｈとの和に相当する電圧を印加する必要がある。そのため、上記のような不揮発性半導体メモリには、Ｖｐｐ＋Ｖｔｈという高電圧を生成するための大きなチャージポンプ回路が必要となる、という問題がある。
【０００６】
なお、特許文献１には、不揮発性半導体記憶装置の例が記載されている。特許文献１の図３、図４、図５にはそれぞれ、メモリセルトランジスタ、低電圧トランジスタ、高電圧トランジスタの断面構造の例が記載されている。
【特許文献１】特開２００７−２７６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルトランジスタに所定の電圧を供給するための効果的な手法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の実施例は例えば、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟むように前記基板内に形成されたソース・ドレイン領域と、前記第１ゲート電極上に形成され、開口を有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記開口を通じて前記第１ゲート電極と電気的に接続されている第２ゲート電極と、前記ゲート間絶縁膜上に形成され、前記第１ゲート電極及び前記第２ゲート電極と電気的に分離されているブースト電極とを備えることを特徴とする半導体装置である。
【０００９】
本発明の実施例は例えば、基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第１ゲート電極上にゲート間絶縁膜を形成し、前記ゲート間絶縁膜に開口を形成し、前記開口が形成された前記ゲート間絶縁膜上に、電極層を形成し、前記電極層に溝を形成して、前記電極層から、前記開口を通じて前記第１ゲート電極と電気的に接続された第２ゲート電極と、前記第１ゲート電極と電気的に分離され、前記溝により前記第２ゲート電極と分断されたブースト電極とを形成し、前記第１ゲート電極を挟むように前記基板内にソース・ドレイン領域を形成し、前記溝に絶縁膜を埋め込み、前記第２ゲート電極と前記ブースト電極とを電気的に分離することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明により、メモリセルトランジスタに所定の電圧を供給するための効果的な手法が提供される。
【発明を実施するための最良の形態】
【００１１】
本発明の実施例を、図面に基づいて説明する。
【００１２】
（第１実施例）
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１は、不揮発性半導体メモリであり、メモリセルトランジスタや転送ゲートトランジスタを備える。図１は、不揮発性半導体メモリを構成する転送ゲートトランジスタの側方断面図に相当する。
【００１３】
図１には、基板１１１と、ゲート絶縁膜１２１と、第１ゲート電極１２２と、ゲート間絶縁膜１２３と、第２ゲート電極１２４と、第２ゲート電極１２４用のコンタクトプラグ１２５と、ブースト電極１２６と、ブースト電極１２６用のコンタクトプラグ１２７と、ソース・ドレイン領域１３１及び１３２と、層間絶縁膜１４１とが図示されている。
【００１４】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。ソース・ドレイン領域１３１及び１３２は、第１ゲート電極１２２を挟むように基板１１１内に形成されている。
【００１５】
ゲート絶縁膜１２１は、基板１１１上に形成されている。ゲート絶縁膜１２１はここでは、シリコン酸化膜である。第１ゲート電極１２２は、ゲート絶縁膜１２１上に形成されている。第１ゲート電極１２２はここでは、ポリシリコン層である。
【００１６】
ゲート間絶縁膜１２３は、第１ゲート電極１２２上に形成されている。ゲート間絶縁膜１２３には、開口Ｘが設けられている。開口Ｘは、ゲート間絶縁膜１２３を貫通し、第１ゲート電極１２２に達している。ゲート間絶縁膜１２３はここでは、ｈｉｇｈ−ｋ絶縁膜である。ゲート間絶縁膜１２３は、シリコン酸化膜、シリコン窒化膜、又はＯＮＯ積層膜でもよい。なお、ゲート間絶縁膜１２３をｈｉｇｈ−ｋ絶縁膜とすれば、ブースト電極１２６のブースト効率を高める効果がある。
【００１７】
第２ゲート電極１２４及びブースト電極１２６は、共にゲート間絶縁膜１２３上に形成されている。第２ゲート電極１２４は、開口Ｘを通じて第１ゲート電極１２２と電気的に接続されている。第２ゲート電極１２４は、第２ゲート電極１２４上のコンタクトプラグ１２５と電気的に接続されている。一方、ブースト電極１２６は、第１ゲート電極１２２及び第２ゲート電極１２４と電気的に分離されている。ブースト電極１２６は、ブースト電極１２６上のコンタクトプラグ１２７と電気的に接続されている。
【００１８】
第２ゲート電極１２４とブースト電極１２６は、第２ゲート電極１２４とブースト電極１２６との間に形成された溝Ｙにより分断されており、溝Ｙに埋め込まれた絶縁膜１５１により電気的に分離されている。絶縁膜１５１は、層間絶縁膜１４１の一部である。層間絶縁膜１４１はここでは、シリコン酸化膜である。絶縁膜１５１は、層間絶縁膜１４１の一部でもよいし、層間絶縁膜１４１とは別の絶縁膜でもよい。但し、前者の方が後者よりも製造工程が単純化される。
【００１９】
第２ゲート電極１２４とブースト電極１２６はここでは、同一の電極層から形成され、同一の膜厚を有する。当該電極層はここでは、ポリシリコン層、又はＷ（タングステン）層、Ｐｔ（白金）層、Ａｌ（アルミニウム）層等のメタル層である。当該電極層は、その上部又は全部がニッケルシリサイド層、コバルトシリサイド層等のシリサイド層となっていてもよい。第２ゲート電極１２４とブースト電極１２６は、同じ電極層から形成してもよいし、異なる電極層から形成してもよい。但し、前者の方が後者よりも製造工程が単純化される。
【００２０】
図２は、図１の半導体装置１０１の平面図である。図１は、図２のＡ−Ａ’線に沿った断面図に相当する。図２には、素子分離領域１６２に囲まれた素子領域１６１が示されている。図２にはさらに、素子領域１６１と交差するように素子領域１６１上に形成された上述の第２ゲート電極１２４とブースト電極１２６とが示されている。図２にはさらに、第２ゲート電極１２４とブースト電極１２６とを分断する溝Ｙが示されている。
【００２１】
ここで、ブースト比は、次のように求められる。ここでは、ブースト電極１２６と第１ゲート電極１２２とに挟まれたゲート間絶縁膜１２３の容量をＣ1とし、第１ゲート電極１２２と半導体基板１１１とに挟まれたゲート絶縁膜１２１の容量をＣ2とする。この場合、ブースト比ＣPは、ＣP＝Ｃ1／（Ｃ1＋Ｃ2）で表される。容量Ｃ1及びＣ2はそれぞれ、挟まれたゲート間絶縁膜１２３の面積及び挟まれたゲート絶縁膜１２１の面積に比例して大きくなる。
【００２２】
すなわち、第１ゲート電極１２２とブート電極１２６との面積比をｘ：ｙとする場合、ｙ／ｘの値はできるだけ大きい方が望ましい。ｙ／ｘの値が大きくなるほど、ブースト電極１２６のブースト効率が高くなるからである。よって、第１ゲート電極１２２上に占める第２ゲート電極１２４の面積比率はできるだけ低くする事が望ましく、第１ゲート電極１２２上に占めるブースト電極１２６の面積比率はできるだけ高くする事が望ましい。第２ゲート電極１２４の面積は、最低限、コンタクトプラグ１２５を形成できるだけの広さがあればよい。このような第２ゲート電極１２４を備える半導体装置１０１の例を、図３に示す。
【００２３】
図３において、第２ゲート電極１２４の面積は、コンタクトプラグ１２５の面積と、工程ばらつきによるコンタクトプラグ１２５の合わせずれとを考慮した面積である。また、第２ゲート電極１２４は、第１ゲート電極１２２上の隅に形成されており、２辺を溝Ｙで囲まれている。このような構造により、溝Ｙの面積を最小限にし、ブースト電極１２６の面積を大きくしている。また、コンタクトプラグ１２５及び１２７は、素子分離領域１６２上に形成されている。このような構成により、例えばコンタクトプラグ１２５及び１２７をＲＩＥにより加工する際に、ゲート絶縁膜１２１へのダメージを減らすことができる。
【００２４】
図４は、図１の半導体装置１０１の更なる側方断面図である。図４の側方断面図には、転送ゲートトランジスタに加えて、メモリセルトランジスタ及び容量素子が示されている。
【００２５】
図４には、図１に示す構成要素に加え、トンネル絶縁膜と呼ばれるゲート絶縁膜２２１と、電荷蓄積層として機能する浮遊ゲート電極２２２と、ゲート間絶縁膜２２３と、制御ゲート電極２２４と、制御ゲート電極２２４用のコンタクトプラグ２２５と、ソース・ドレイン領域２３１及び２３２とが図示されている。
【００２６】
ゲート絶縁膜２２１は、基板１１１上に形成されている。ゲート絶縁膜２２１はここでは、ゲート絶縁膜１２１（の一部）と同じ絶縁膜から形成される。よって、ゲート絶縁膜２２１はここでは、シリコン酸化膜である。
【００２７】
浮遊ゲート電極２２２は、ゲート絶縁膜２２１上に形成されている。浮遊ゲート電極２２２はここでは、第１ゲート電極１２２と同じ電極層から形成される。よって、浮遊ゲート電極２２２はここでは、ポリシリコン層である。
【００２８】
ゲート間絶縁膜２２３は、浮遊ゲート電極２２２上に形成されている。ゲート間絶縁膜２２３はここでは、ゲート間絶縁膜１２３と同じ絶縁膜から形成される。よって、ゲート間絶縁膜２２３はここでは、ｈｉｇｈ−ｋ絶縁膜である。
【００２９】
制御ゲート電極２２４は、ゲート間絶縁膜２２３上に形成されている。制御ゲート電極２２４はここでは、第２ゲート電極１２４と同じ電極層から形成される。よって、制御ゲート電極２２４はここでは、ポリシリコン層、又はＷ層、Ｐｔ層、Ａｌ層等のメタル層である。
【００３０】
ソース・ドレイン領域２３１及び２３２は、浮遊ゲート電極２２２を挟むように基板１１１内に形成されている。
【００３１】
図４の側方断面図には更に、容量素子が示されている。図４の容量素子は、下部絶縁膜３２１と、下部電極３２２と、上部絶縁膜３２３と、下部接続電極３２４と、上部電極３２６から構成されている。図４には更に、下部接続電極３２４用のコンタクトプラグ３２５と、上部電極３２６用のコンタクトプラグ３２７と、半導体基板１１１用のコンタクトプラグ３１１とが示されている。
【００３２】
図４において、下部絶縁膜３２１は、半導体基板１１１上に形成されている。下部電極３２２は、下部絶縁膜３２１上に形成されている。上部絶縁膜３２３は、下部電極３２２上に形成されている。上部絶縁膜３２３には、開口Ｘ’が設けられている。開口Ｘ’は、上部絶縁膜３２３を貫通し、下部電極３２２に達している。下部接続電極３２４及び上部電極３２６は、共に上部絶縁膜３２３上に形成されている。下部接続電極３２４は、開口Ｘ’を通じて、下部電極３２２と電気的に接続されている。上部電極３２６は、下部電極３２２及び下部接続電極３２４と電気的に分離されている。下部接続電極３２４と上部電極３２６は、下部接続電極３２４と上部電極３２６との間に形成された溝Ｙ’により分断されており、溝Ｙ’に埋め込まれた絶縁膜（ここでは層間絶縁膜１４１）により電気的に分離されている。
【００３３】
図４において、下部接続電極３２４は、下部接続電極３２４上に設けられたコンタクトプラグ３２５と電気的に接続されている。上部電極３２６は、上部電極３２６上に設けられたコンタクトプラグ３２７と電気的に接続されている。半導体基板１１１は、半導体基板１１１上に設けられたコンタクトプラグ３１１と電気的に接続されている。本実施例では例えば、コンタクトプラグ３２５に５Ｖを印加し、コンタクトプラグ３２７及び３１１に０Ｖを印加する。これにより、図４の容量素子は、上部電極３２６と下部電極３２２とに挟まれた上部絶縁膜３２３と、下部電極３２２と半導体基板１１１とに挟まれた下部絶縁膜３２１とを容量絶縁膜とする容量素子として機能する。
【００３４】
なお、下部絶縁膜３２１はここでは、ゲート絶縁膜１２１（の一部）と同じ絶縁膜から形成される。また、下部電極３２２はここでは、第１ゲート電極１２２と同じ電極層から形成される。また、上部絶縁膜３２３はここでは、ゲート間絶縁膜１２３と同じ絶縁膜から形成される。また、下部接続電極３２４及び上部電極３２６はここでは、第２ゲート電極１２４及びブースト電極１２６と同じ電極層から形成される。下部接続電極３２４と上部電極３２６はここでは、同一の電極層から形成され、同一の膜厚を有する。
【００３５】
なお、容量素子付近の半導体基板１１１内には、メモリセルトランジスタや転送ゲートトランジスタとは異なり、下部電極３２２を挟むようなソース・ドレイン領域は形成されていない。
【００３６】
図５は、図１の半導体装置１０１の動作を説明するためのフローチャートである。図５には、転送ゲートトランジスタのドレイン１３２からソース１３１に書き込み電圧を転送する動作のフローが示されている。
【００３７】
初期状態において、ブースト電極１２６は、フローティング状態である（Ｓ１０１）。
【００３８】
次に、半導体装置１０１は、第２ゲート電極１２４とドレイン１３２に、書き込み電圧Ｖｐｐを印加する（Ｓ１０２）。書き込み電圧Ｖｐｐは、第１電圧の例である。第２ゲート電極１２４に印加された書き込み電圧Ｖｐｐは、開口Ｘを通じて第１ゲート電極１２２に転送される。
【００３９】
次に、半導体装置１０１は、第２ゲート電極１２４を、書き込み電圧Ｖｐｐの印加後に電源から切り離す（Ｓ１０３）。
【００４０】
次に、半導体装置１０１は、第２ゲート電極１２４が電源から切り離された状態で、ブースト電極１２６に電圧αを印加する（Ｓ１０４）。即ち、ブースト電極１２６の電圧を、０［Ｖ］からα［Ｖ］までスイープする。電圧αはここでは、転送ゲートトランジスタの閾値電圧Ｖｔｈ程度の電圧とする。電圧αは、第２電圧の例である。
【００４１】
Ｓ１０４の動作により、第１ゲート電極１２２の電圧が、書き込み電圧Ｖｐｐと電圧αとの和である電圧Ｖｐｐ＋αに上昇する（Ｓ１０５）。その結果、書き込み電圧Ｖｐｐが、ソース１３１に転送される（Ｓ１０６）。電圧Ｖｐｐ＋αは、第３電圧の例である。
【００４２】
なお、Ｓ１０１（初期状態）では、ブースト電極１２６の電圧を、０［Ｖ］に設定してもよいし、０［Ｖ］とα［Ｖ］との間の値に設定してもよい。後者の場合における電圧の値は例えば、α／２［Ｖ］とする。この場合、Ｓ１０４において、ブースト電極１２６の電圧は、α／２［Ｖ］からα［Ｖ］までスイープされる。本実施例では、Ｓ１０１（初期状態）においてブースト電極１２６に電圧を加えることにより、Ｓ１０５における第１ゲート電極１２２の電圧上昇を安定させることができる。
【００４３】
以上のような構成により、本実施例では、チャージポンプ回路で生成する最大電圧を、Ｖｐｐ＋ＶｔｈからＶｐｐに減らすことができる。即ち、転送ゲートトランジスタに供給する最大電圧を減らすことができる。これにより、本実施例では、半導体装置の回路面積を縮小することが可能になる。
【００４４】
本実施例の転送ゲートトランジスタは、メモリセルトランジスタと同時に形成することが可能である。本実施例の転送ゲートトランジスタは更に、キャパシタと同時に形成することも可能である。これらは、半導体装置の製造プロセスの簡略化に寄与する。本実施例では、第２ゲート電極１２４の存在により、ブースト電極１２６のサイズが制限される。しかしながら、本実施例では、転送ゲートトランジスタのゲート長を十分に長くすることで、十分なブースト効果を得ることが可能である。本実施例の転送ゲートトランジスタのゲート長は例えば、２μｍである。
【００４５】
図６は、第２ゲート電極１２４とチャージポンプ回路との間に設けられたローデコーダの回路構成例を表す。
【００４６】
図６のローデコーダは、入力ＩＮと第２ゲート電極１２４との間に直列に接続された、第１のインバータＩ1と、第２のインバータＩ2と、第１のトランジスタＴＲ1と、第２のトランジスタＴＲ2とを備える。第１のトランジスタＴＲ1はここでは、低耐圧のデプレッション型ＮＭＯＳである。第２のトランジスタＴＲ2はここでは、高耐圧のデプレッション型ＮＭＯＳである。図６には、第１のインバータＩ1と第２のインバータＩ2との間に位置するノードＮ1と、第２のインバータＩ2と第１のトランジスタＴＲ1との間に位置するノードＮ2と、第２のトランジスタＴＲ2と第２ゲート電極１２４との間に位置するノードＮ3と、ノードＮ3と第２ゲート電極１２４との間に位置するノードＮ4が示されている。
【００４７】
図６のローデコーダはさらに、チャージポンプ回路とノードＮ3との間に直列に接続された、第３のトランジスタＴＲ3と、第４のトランジスタＴＲ4とを備える。第３のトランジスタＴＲ3はここでは、高耐圧のデプレッション型ＮＭＯＳである。第４のトランジスタＴＲ4はここでは、高耐圧のエンハンスメント型ＰＭＯＳである。第３のトランジスタＴＲ3のゲートは、ノードＮ4に接続されている。第４のトランジスタＴＲ4のゲートは、ノードＮ1に接続されている。図６には、チャージポンプ回路と第３のトランジスタＴＲ3との間に位置するノードＮ5が示されている。
【００４８】
以下、図６のローデコーダに関連する半導体装置１０１の動作を、図５のフローと関連付けて説明する。
【００４９】
半導体装置１０１は、Ｓ１０３において、第２ゲート電極１２４を電源から切り離す。即ち、ノードＮ3及びＮ4をフローティング状態にする。Ｓ１０２において、チャージポンプ回路は、所定の電圧を生成した後、動作を停止する。よって、Ｓ１０３において、ノードＮ5より先の回路は、切り離されてフローティング状態になる。一方、ノードＮ2は、第２のインバータＩ2に接続されており、電源から切り離されていない。よって、Ｓ１０３では、第１及び第２のトランジスタＴＲ1及びＴＲ2をオフにする必要がある。そこで、半導体装置１０１は、Ｓ１０３において、トランジスタＴＲ1及びＴＲ2のゲートに負の電圧を加えて、トランジスタＴＲ1及びＴＲ2をオフにする。これにより、第２ゲート電極１２４が電源から切り離される。
【００５０】
また、半導体装置１０１は、トランジスタＴＲ1及びＴＲ2のウェル電位に正の電圧を加えることにより、トランジスタＴＲ1及びＴＲ2のゲートの電圧が０Ｖでも、トランジスタＴＲ1及びＴＲ2をオフすることができる。この場合、負の電圧を生成する必要がなくなるため、回路構成を簡単化することが可能になる。
【００５１】
図７は、図６の回路構成の変形例を表す。図７では、ノードＮ2と第１のトランジスタＴＲ1との間に、第５のトランジスタＴＲ5が配置されている。第５のトランジスタＴＲ5はここでは、低耐圧のエンハンスメント型ＮＭＯＳである。図７では、第５のトランジスタＴＲ5のゲートを０Ｖにする（第５のトランジスタＴＲ5をオフにする）ことで、ノードＮ3及びＮ4をフローティング状態にすることができる。その結果、トランジスタＴＲ1及びＴＲ2のウェル電位を変化させなくてよいため、トランジスタＴＲ1及びＴＲ2のウェル電位を他のトランジスタのウェルから分離する必要がなくなる。
【００５２】
なお、図６や図７のチャージポンプ回路は、第２ゲート電極１２４に電圧Ｖｐｐを印加する際、電圧Ｖｐｐ＋Δを生成する。このΔの値は、第２ゲート電極１２４に印加される電圧がＶｐｐになるように調整される。
【００５３】
図８Ａ乃至Ｇは、第１実施例の半導体装置１０１の製造工程図である。
【００５４】
先ず、図８Ａのように、基板１１１上に、第１絶縁膜４２１を形成する。基板１１１はここでは、シリコン基板である。第１絶縁膜４２１はここでは、シリコン酸化膜である。第１絶縁膜４２１は、酸化により、基板１１１上に第１酸化膜を堆積し、リソグラフィ及びエッチングにより、転送ゲートトランジスタ領域以外から第１酸化膜を除去し、再び酸化により、基板１１１上に第２酸化膜を堆積することで形成される。次に、図８Ａのように、例えばＣＶＤにより、第１絶縁膜４２１上に、第１電極層４２２を形成する。第１電極層４２２はここでは、ポリシリコン層である。次に、図８Ａのように、ＣＶＤにより、第１電極層４２２上に、第２絶縁膜４２３を形成する。第２絶縁膜４２３はここでは、ｈｉｇｈ−ｋ絶縁膜である。次に、図８Ａのように、第２絶縁膜４２３上に、第２電極層４２４の下位層である下位電極層４２４Ａを形成する。下位電極層４２４Ａはここでは、ポリシリコン層、又はＷ層、Ｐｔ層、Ａｌ層等のメタル層である。
【００５５】
次に、図８Ｂのように、リソグラフィ及びエッチングにより、転送ゲートトランジスタ領域の下位電極層４２４Ａ及び第２絶縁膜４２３に、開口Ｘを形成すると共に、容量素子領域の下位電極層４２４Ａ及び第２絶縁膜４２３に、開口Ｘ’を形成する。図８Ｂのように、開口Ｘ及びＸ’は、下位電極層４２４Ａと第２絶縁膜４２３とを貫通し、第１電極層４２２に達している。
【００５６】
次に、図８Ｃのように、開口Ｘ及びＸ’が形成された下位電極層４２４Ａ上に、第２電極層４２４の上位層である上位電極層４２４Ｂを形成する。こうして、下位電極層４２４Ａと上位電極層４２４Ｂとを有する第２電極層４２４が形成される。上位電極層４２４Ｂはここでは、ポリシリコン層、又はＷ層、Ｐｔ層、Ａｌ層等のメタル層である。上位電極層４２４Ａと下位電極層４２４Ｂはここでは、同一組成の材料で形成される。
【００５７】
次に、図８Ｄのように、ＲＩＥ等により、ゲート加工を行う。これにより、第１絶縁膜４２１からはゲート絶縁膜１２１、ゲート絶縁膜２２１、及び下部絶縁膜３２１が、第１電極層４２２からは第１ゲート電極１２２、浮遊ゲート電極２２２、及び下部電極３２２が、第２絶縁膜４２３からはゲート間絶縁膜１２３、ゲート間絶縁膜２２３、及び上部絶縁膜３２３が、第２電極層４２４からは制御ゲート電極２２４が形成される。
【００５８】
次に、図８Ｅのように、リソグラフィ及びエッチングにより、転送ゲートトランジスタ領域の第２電極層４２４に、溝Ｙを形成すると共に、容量素子領域の第２電極層４２４に、溝Ｙ’を形成する。これにより、第２電極層４２４から、第２ゲート電極１２４、ブースト電極１２６、下部接続電極３２４、及び上部電極３２６が形成される。第２ゲート電極１２４は、開口Ｘを通じて第１ゲート電極１２２と電気的に接続されている。ブースト電極１２６は、ゲート間絶縁膜１２３により第１ゲート電極１２２と電気的に分離されている。第２ゲート電極１２４とブースト電極１２６は、溝Ｙにより分断されている。下部接続電極３２４は、開口Ｘ’を通じて下部電極３２２と電気的に接続されている。上部電極３２６は、上部絶縁膜３２３により下部電極３２２と電気的に分離されている。下部接続電極３２４と上部電極３２６は、溝Ｙ’により分断されている。
【００５９】
次に、図８Ｆのように、ゲート構造をマスクとして、基板１１１に不純物イオンを注入する。これにより、転送ゲートトランジスタ領域の基板１１１内には、ソース・ドレイン領域１３１，１３２が、メモリセルトランジスタ領域の基板１１１内には、ソース・ドレイン領域２３１，２３２が形成される。この際、容量素子領域においては、レジストマスク等を用いて、ソース・ドレイン領域が形成されないようにする。
【００６０】
次に、図８Ｇのように、基板１１１上に層間絶縁膜１４１を堆積して、溝Ｙ及びＹ’に層間絶縁膜１４１を埋め込む。これにより、第２ゲート電極１２４とブースト電極１２６とが電気的に分離されると共に、下部接続電極３２４と上部電極３２６とが電気的に分離される。層間絶縁膜１４１はここでは、シリコン酸化膜である。次に、図８Ｇのように、コンタクトプラグ１２５，１２７，２２５，３１１，３２５，３２７を形成する。
【００６１】
以下、第２及び第３実施例の半導体装置１０１について説明する。第２及び第３実施例は第１実施例の変形実施例であり、第２及び第３実施例については第１実施例との相違点を中心に説明する。
【００６２】
（第２実施例）
第１実施例では、半導体装置１０１は、ブースト電極１２６に正の電圧αを印加して、第１ゲート電極１２２の電圧をＶｐｐ＋αに上昇させる。一方、第２実施例では、半導体装置１０１は、ブースト電極１２６に負の電圧−αを印加して、第１ゲート電極１２２の電圧をＶｐｐ−αに低下させる。
【００６３】
以下、第２実施例の詳細について説明する。
【００６４】
５極間動作領域においてトランジスタの閾値電圧をＶｔｈ、ソース・ドレイン間電圧をＶｄｓ、ソース・ゲート間電圧をＶｇｓとする場合、これらの間には「Ｖｄｓ＝Ｖｇｓ−Ｖｔｈ」の関係式が成り立つ。転送ゲートトランジスタのドレイン１３２からソース１３１に転送される電圧は、この関係式により決定される。
【００６５】
上記関係式により、第１ゲート電極１２２の電圧を低下、すなわち、Ｖｇｓを低下させれば、ソース１３１に転送される電圧が低下する事が解る。従来、第１ゲート電極１２２の電圧を低下させるには、書き込み電圧Ｖｐｐを低下させる必要があった。そのため、第１ゲート電極１２２の電圧を様々な値に変化させるためには、様々な値の書き込み電圧Ｖｐｐを生成可能なチャージポンプ回路を使用する必要があった。
【００６６】
一方、第２実施例では、ブースト電極１２６に負の電圧を印加することで、第１ゲート電極１２２の電圧を低下させることができる。そのため、様々な値の書き込み電圧Ｖｐｐを生成可能なチャージポンプ回路を使用せずに、第１ゲート電極１２２の電圧を様々な値に変化させることができる。よって、第２実施例では、チャージポンプ回路の回路構成を簡素化することができる。
【００６７】
第２実施例の半導体装置１０１は、ブースト電極１２６に正の電圧を印加する機能と、ブースト電極１２６に負の電圧を印加する機能の両方を有していてもよい。
【００６８】
（第３実施例）
図９は、図１の半導体装置１０１の回路構成例を表す。
【００６９】
本実施例の半導体装置１０１は、ＮＡＮＤ型のフラッシュメモリであり、ローデコーダ５０１と、メモリセルアレイ５０２と、センスアップ５０３と、ソース線ドライバ５０４とを備える。
【００７０】
ローデコーダ５０１は、選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ８、選択ゲート線ＳＧＳのいずれかを選択するよう構成されている。ローデコーダ５０１は、ローメインデコーダ回路部５１１と、ローサブデコーダ回路部５１２とを備える。ロウメインデコーダ回路部５１１は、ローアドレス信号をデコードし、デコード済みのローアドレス信号をローサブデコーダ回路部５１２に送信する。ローサブデコーダ回路部５１２は、選択ゲート線ＳＧＤに接続された転送ゲートトランジスタＴＴＤと、ワード線ＷＬ１〜ＷＬ８に接続された高電圧系トランジスタＴ１〜Ｔ８と、選択ゲート線ＳＧＳに接続された転送ゲートトランジスタＴＴＳとを備える。これらのトランジスタのゲートは、転送ゲート線ＴＧに接続されている。高電圧系トランジスタＴ１〜Ｔ８の各々は、図１の転送ゲートトランジスタに相当する。
【００７１】
メモリセルアレイ５０２は、マトリクス状に配置された複数個のＮＡＮＤセル５２１を有している。各ＮＡＮＤセル５２１は、２個の選択トランジスタＳＴ１，ＳＴ２と、８個のメモリセルトランジスタＭＴ１〜ＭＴ８とを含んでいる。メモリセルトランジスタＭＴ１〜ＭＴ８の各々は、図４のメモリセルトランジスタに相当する。各ＮＡＮＤセル５２１を構成するメモリセルトランジスタの個数は、８個以外の個数（例えば１６個や３２個）でもよい。また、各ＮＡＮＤセル５２１を構成する選択トランジスタの個数は、ＮＡＮＤセル５２１を選択可能であれば、１個でもよい。
【００７２】
ローデコーダ５０１とメモリセルアレイ５０２は、選択ゲート線ＳＧＤ，ＳＧＳやワード線ＷＬ１〜ＷＬ８で接続されている。選択トランジスタＳＴ１，ＳＴ２のゲートはそれぞれ、選択ゲート線ＳＧＤ，ＳＧＳに接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のゲートはそれぞれ、ワード線ＷＬ１〜ＷＬ８に接続されている。
【００７３】
各ＮＡＮＤセル５２１の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。ビット線ＢＬ１〜ＢＬｎは、センスアップ５０３に接続されている。センスアンプ５０３は、選択されたメモリセルトランジスタから読み出したデータを増幅するよう構成されている。
【００７４】
各ＮＡＮＤセル５２１の選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ソース線ドライバ５０４に接続されている。ソース線ドライバ５０４は、ソース線ＳＬに電圧を印加するよう構成されている。
【図面の簡単な説明】
【００７５】
【図１】第１実施例の半導体装置の側方断面図である。
【図２】図１の半導体装置の平面図である。
【図３】図１の半導体装置の平面図である（変形例）。
【図４】図１の半導体装置の更なる側方断面図である。
【図５】図１の半導体装置の動作を説明するためのフローチャートである。
【図６】ローデコーダの回路構成例を表す。
【図７】ローデコーダの回路構成例を表す（変形例）。
【図８Ａ】第１実施例の半導体装置の製造工程図である（１／７）。
【図８Ｂ】第１実施例の半導体装置の製造工程図である（２／７）。
【図８Ｃ】第１実施例の半導体装置の製造工程図である（３／７）。
【図８Ｄ】第１実施例の半導体装置の製造工程図である（４／７）。
【図８Ｅ】第１実施例の半導体装置の製造工程図である（５／７）。
【図８Ｆ】第１実施例の半導体装置の製造工程図である（６／７）。
【図８Ｇ】第１実施例の半導体装置の製造工程図である（７／７）。
【図９】図１の半導体装置の回路構成例を表す。
【符号の説明】
【００７６】
１０１  半導体装置
１１１  基板
１２１  ゲート絶縁膜
１２２  第１ゲート電極
１２３  ゲート間絶縁膜
１２４  第２ゲート電極
１２５  第２ゲート電極用のコンタクトプラグ
１２６  ブースト電極
１２７  ブースト電極用のコンタクトプラグ
１３１  ソース領域
１３２  ドレイン領域
１４１  層間絶縁膜
１５１  絶縁膜
１６１  素子領域
１６２  素子分離領域
２２１  ゲート絶縁膜
２２２  浮遊ゲート電極
２２３  ゲート間絶縁膜
２２４  制御ゲート電極
２２５  制御ゲート電極用のコンタクトプラグ
２３１  ソース領域
２３２  ドレイン領域
３１１  基板用のコンタクトプラグ
３２１  下部絶縁膜
３２２  下部電極
３２３  上部絶縁膜
３２４  下部接続電極
３２５  下部接続電極用のコンタクトプラグ
３２６  上部電極
３２７  上部電極用のコンタクトプラグ
４２１  第１絶縁膜
４２２  第１電極層
４２３  第２絶縁膜
４２４  第２電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図９】
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