(57)【要約】【課題】消費電力を低く抑えながら、低ノイズのバンドパス帯域の数を増やすことが可能な、デルタシグマ型のＡＤ変換器を提供すること。【解決手段】入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成する信号生成手段と、第１の信号および第２の信号を入力してフィルタリングを行う少なくとも１つのバンドパスフィルタ手段と、を備え、バンドパスフィルタ手段は、第１の信号を積分する第１の積分手段と、第２の信号を積分する第２の積分手段と、第１の積分手段の出力を、可変のフィードバック係数によって第２の積分手段の入力にフィードバックを行う第１のフィードバック手段と、第２の積分手段の出力を、可変のフィードバック係数によって第１の積分手段の入力にフィードバックを行う第２のフィードバック手段と、を備えることを特徴とする、デルタシグマ型のＡＤ変換器が提供される。【選択図】図１
2009124507.tif 000002
【特許請求の範囲】
【請求項１】
デルタシグマ型のＡＤ変換器であって、
入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成する信号生成手段と；
前記信号生成手段で生成される信号を演算する信号演算手段と；
を備え、前記信号演算手段は、
前記信号生成手段で生成される前記第１の信号を積分する第１の積分手段と；
前記信号生成手段で生成される前記第２の信号を積分する第２の積分手段と；
前記第１の積分手段の出力に所定の係数を乗算して前記第２の積分手段の入力にフィードバックする第１のフィードバック手段と；
前記第２の積分手段の出力に所定の係数を乗算して前記第１の積分手段の入力にフィードバックする第２のフィードバック手段と；
を備えることを特徴とする、デルタシグマ型のＡＤ変換器。
【請求項２】
前記信号生成手段は、
標本化された前記第１の信号または前記第２の信号に対応する電荷をそれぞれ蓄積する第１のキャパシタを備え、
前記信号演算手段は、
前記第１のキャパシタで保存された前記第１の信号に対応する電荷を積分して蓄積する第２のキャパシタおよび第３のキャパシタと；
前記第１のキャパシタで保存された前記第２の信号に対応する電荷を積分して蓄積する第４のキャパシタおよび第５のキャパシタと；
前記第２のキャパシタ、第３のキャパシタ、第４のキャパシタおよび第５のキャパシタに蓄積される電荷および電圧を一時的に蓄積する第６のキャパシタおよび第７のキャパシタと；
を備え、
前記第１のキャパシタ、第６のキャパシタ、および第７のキャパシタに蓄積された電荷は、前記所定の係数に対応する比率で前記第２のキャパシタおよび第３のキャパシタ、または前記第４のキャパシタおよび第５のキャパシタに振り分けられ、
前記第６のキャパシタに蓄積した電荷と、前記第７のキャパシタに蓄積された電荷とを、前記第２のキャパシタおよび第３のキャパシタ、または前記第４のキャパシタおよび第５のキャパシタにフィードバックし、
前記第３のキャパシタおよび第５のキャパシタに蓄積された電荷は、それぞれ他方の信号入力にフィードバックすることを特徴とする、請求項１に記載のデルタシグマ型のＡＤ変換器。
【請求項３】
前記第３のキャパシタおよび前記第５のキャパシタの容量は可変であることを特徴とする、請求項２に記載のデルタシグマ型のＡＤ変換器。
【請求項４】
前記第１の信号と前記第２の信号の処理タイミングは逆転可能であることを特徴とする、請求項１に記載のデルタシグマ型のＡＤ変換器。
【請求項５】
前記信号生成手段における標本化の周期は可変であることを特徴とする、請求項１に記載のデルタシグマ型のＡＤ変換器。
【請求項６】
前記所定の係数は、２ｓｉｎθ（θは前記信号生成手段における１サンプルあたりの位相の進み量）であることを特徴とする、請求項１に記載のデルタシグマ型のＡＤ変換器。
【請求項７】
請求項１〜６のいずれかに記載のデルタシグマ型のＡＤ変換器を備えることを特徴とする、通信装置。
【請求項８】
入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成する信号生成ステップと；
前記信号生成ステップで生成される前記第１の信号を積分して出力する第１の積分ステップと；
前記信号生成ステップで生成される前記第２の信号を積分して出力する第２の積分ステップと；
前記第１の積分ステップの出力に所定の係数を乗算して前記第２の積分ステップの入力にフィードバックする第１のフィードバックステップと；
前記第２の積分ステップの出力に所定の係数を乗算して前記第１の積分ステップの入力にフィードバックする第２のフィードバックステップと；
を備えることを特徴とする、アナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に関し、より詳細には、複素バンドパスフィルタを用いるデルタシグマ型のＡＤ変換器、通信装置、およびアナログデジタル変換方法に関する。
【背景技術】
【０００２】
デルタシグマ型のＡＤ変換器は、デルタシグマ変調によってアナログ信号をデジタル信号に変換するＡＤ変換器である。デルタシグマ型のＡＤ変換器は、逐次変換方式やフラッシュ変換方式等の他方式のＡＤ変換器と比較して、高い分解能を得ることができ、さらにチップ面積も小さく抑えることができるという利点がある。そのため、デルタシグマ型のＡＤ変換器は、無線通信を行う無線通信装置用のＡＤ変換器として利用されている。
【０００３】
従来のデルタシグマ型のＡＤ変換器の一例を図７に示す（非特許文献１参照）。デルタシグマ型のＡＤ変換器１０は、互いに直交するＩチャネルおよびＱチャネルの信号を生成する乗算器１１ａ、１１ｂと、入力信号を遅延させて出力する遅延素子１５ａ、１５ｂ、１９ａ、１９ｂと、遅延素子１５ａ、１５ｂ、１９ａ、１９ｂの出力をフィードバックして加算する加算器１４ａ、１４ｂ、１８ａ、１８ｂと、入力信号と積分器（加算器と遅延素子とで構成される）との間の振幅比を決定するアンプ１３ａ、１３ｂ、１７ａ、１７ｂと、遅延素子１９ａ、１９ｂの出力を量子化する判定回路２０と、判定回路２０の出力にサンプル周波数の１／４の信号を乗算する乗算回路２１と、判定回路２０の出力をフィードバックして、加算器１４ａ、１４ｂ、１８ａ、１８ｂの前段で入力信号から減算する減算器１２ａ、１２ｂ、１６ａ、１６ｂと、を含んで構成される。上段では、乗算器１１ａが、入力された信号に対して、｛１、０、−１、０｝のビットストリームを順に乗じて出力するので、Ｉチャネルの信号が生成される。下段では、乗算器１１ｂが、入力された信号に対して、｛０、１、０、−１｝のビットストリームを順に乗じて出力するので、Ｑチャネルの信号が生成される。
【０００４】
図８は、図７に示した従来のデルタシグマ型のＡＤ変換器の構成を実際の回路で構成した場合を示す説明図であり、図９は、図８に示した回路に入力されるクロック信号の位相の変化について示す説明図である。図９に示したクロック信号において、信号１は、ＩチャネルおよびＱチャネルの信号のサンプリングを行うタイミングを示し、信号２は、ＩチャネルおよびＱチャネルの信号の積分処理を行うタイミングを示している。また、信号Ｘは、乗算器１１ａ、１１ｂにおける乗算を行うためのレファレンス信号Ｖｒｅｆの反転操作を制御する信号であり、信号Ｚは、ＩチャネルおよびＱチャネルの信号を生成するためのコサイン（Ｃｏｓ）信号およびサイン（Ｓｉｎ）信号の処理の区分を示している。また、図８に示した各スイッチは、図９に示した各クロック信号１、２、ＸおよびＺ並びに判定回路２０の出力Ｙがそれぞれ入力されることによって切り替わる。スイッチの近傍に付した数字及びアルファベットは、それぞれ各クロック信号１、２、ＸおよびＺ並びに判定回路２０の出力Ｙに対応している。
【０００５】
図８の回路の各スイッチに、図９に示したクロック信号がそれぞれ入力されることで信号に対する演算処理が行われる。クロック信号１がＨＩＧＨとなっているタイミングで、サンプリングされた信号はキャパシタＣ１に電荷として蓄えられ、同時に対応する積分値（キャパシタＣｉまたはキャパシタＣｑに電荷として蓄えられた信号）がキャパシタＣ２に移動される。どちらのキャパシタの電荷がキャパシタＣ２に移動するかは、クロック信号１がＨＩＧＨとなっているタイミングにおけるクロック信号Ｚの状態に依存する。クロック信号ＺがＨＩＧＨとなっていれば（図９の（１）または（５）の期間では）、キャパシタＣｉの電荷がキャパシタＣ２に移動し、クロック信号ＺがＬＯＷとなっていれば（図９の（３）または（７）の期間では）、キャパシタＣｑの電荷がキャパシタＣ２に移動する。
【０００６】
そしてクロック信号２がＨＩＧＨとなっているタイミングで、キャパシタＣ１およびＣ２に蓄えられた電荷がキャパシタＣｉまたはキャパシタＣｑに移動し、積分演算が完了する。キャパシタＣｉとキャパシタＣｑのどちらに電荷が移動するかは、クロック信号２がＨＩＧＨとなったタイミングにおけるクロック信号Ｚの状態に依存する。クロック信号ＺがＨＩＧＨとなっていれば（図９の（２）または（６）の期間では）、キャパシタＣｉに電荷が移動し、クロック信号ＺがＬＯＷとなっていれば（図９の（４）または（８）の期間では）、キャパシタＣｑに電荷が移動する。
【０００７】
図１０は、図９に示したデルタシグマ型のＡＤ変換器１０からの出力信号の波形をグラフで示す説明図である。図１０で示したグラフの横軸は、左端がＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）、右端がサンプリング周波数の半分の周波数を示しており、入力波形はサンプリング周波数の１／４付近でシミュレーションしたものである。図１０に示したように、出力信号の周波数付近に量子化ノイズの最小値が来るような構成となっている。
【０００８】
実際にＡＤ変換器として用いる場合には、図８に示した回路の出力Ｙをそのまま出力することにより、信号をＤＣ付近で取り出すことができる。言い換えれば、出力側のＸＮＯＲ回路を省くことで、信号をＤＣ付近で取り出すことができる。
【０００９】
この様に、図８に示した回路によって、サンプリング周波数の１／４の周波数付近の信号を、低ノイズでデジタル化することができる。また、図９のクロック信号を図１１のように変更することで、入力段のミキサをオフにすることができる。この場合には、ＤＣ付近の入力信号を低ノイズでデジタル化できるデルタシグマ型のＡＤ変換器として動作する。図１２は、図１１に示したクロック信号を図８に示したデルタシグマ型のＡＤ変換器１０に入力した場合の出力波形をグラフで示す説明図である。
【００１０】
以上から、図８に示した回路構成によって、ＤＣおよびサンプリング周波数の１／４の２つの帯域において、低ノイズでアナログ信号をデジタル化できる、デルタシグマ型ＡＤ変換器を作成することができる。
【００１１】
アナログ信号を低ノイズでデジタル化できる帯域の数をさらに増加させることで、クロック信号は一定のままで多くの帯域の信号をアナログ信号からデジタル信号にＡＤ変換することができ、無線通信におけるＡＤ変換やデルタシグマ変調に有用となることが期待される。
【００１２】
【非特許文献１】Bang-Sup Song, “A Fourth-Order Bandpass Delta-Sigma Modulator withReduced Number of Op Amps” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.30, NO.12,pp1309-1315, DECEMBER 1995.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、デルタシグマ型のＡＤ変換器を用いて、低ノイズのバンドパス帯域の数をさらに増やすには、積分器のループ内の遅延数を増加させることで容易に実現可能である。
【００１４】
しかし、積分器のループ内の遅延数を増加させることは、アンプの数を増加させることを意味し、消費電力の増加に繋がってしまう問題が生じる。また、回路構成が全てのバンドパス帯域の中で最も遅延が必要な帯域に対応するための冗長な回路構成となってしまい、本来必要ではない高速なクロックでの動作が必要となってしまう。結果として、低消費電力、小回路規模を求める際には適さない。
【００１５】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、消費電力を低く抑えながら、低ノイズのバンドパス帯域の数をさらに増やすことが可能な、新規かつ改良されたデルタシグマ型のＡＤ変換器、通信装置、およびアナログデジタル変換方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明のある観点によれば、デルタシグマ型のＡＤ変換器であって、入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成する信号生成手段と、信号生成手段で生成される信号を演算する信号演算手段と、を備え、信号演算手段は、信号生成手段で生成される第１の信号を積分する第１の積分手段と、信号生成手段で生成される第２の信号を積分する第２の積分手段と、第１の積分手段の出力に所定の係数を乗算して第２の積分手段の入力にフィードバックする第１のフィードバック手段と、第２の積分手段の出力に所定の係数を乗算して第１の積分手段の入力にフィードバックする第２のフィードバック手段と、を備えることを特徴とする、デルタシグマ型のＡＤ変換器が提供される。
【００１７】
かかる構成によれば、信号生成手段は入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成し、第１の積分手段は信号生成手段で生成される第１の信号を積分し、第２の積分手段は信号生成手段で生成される第２の信号を積分し、第１のフィードバック手段は第１の積分手段の出力に所定の係数を乗算して第２の積分手段の入力にフィードバックして、第２のフィードバック手段は第２の積分手段の出力に所定の係数を乗算して第１の積分手段の入力にフィードバックする。その結果、互いに直交する第１の信号および第２の信号に対して積分処理し、積分結果をそれぞれ相手の信号にフィードバックすることによって、冗長な構成にすることなく、消費電力を低く抑えながら、低ノイズのバンドパス帯域の数をさらに増やすことが可能となる。
【００１８】
信号生成手段は、標本化された第１の信号または第２の信号に対応する電荷をそれぞれ蓄積する第１のキャパシタを備え、信号演算手段は、第１のキャパシタで保存された第１の信号に対応する電荷を積分して蓄積する第２のキャパシタ、および第２のキャパシタの容量の所定の係数倍の容量を有する第３のキャパシタと、第１のキャパシタで保存された第２の信号に対応する電荷を積分して蓄積する第４のキャパシタ、および第４のキャパシタの容量の所定の係数倍の容量を有する第５のキャパシタと、第２のキャパシタ、第３のキャパシタ、第４のキャパシタおよび第５のキャパシタに蓄積される電荷および電圧を一時的に蓄積する第６のキャパシタおよび第７のキャパシタと、を備え、第１のキャパシタ、第６のキャパシタ、および第７のキャパシタに蓄積された電荷は、所定の係数に対応する所定の比率で第２のキャパシタおよび第３のキャパシタ、または第４のキャパシタおよび第５のキャパシタに振り分けられ、第６のキャパシタに蓄積した電荷と、第７のキャパシタに蓄積された電荷とを、第２のキャパシタおよび第３のキャパシタ、または第４のキャパシタおよび第５のキャパシタにフィードバックし、第３のキャパシタおよび第５のキャパシタに蓄積された電荷は、それぞれ他方の信号入力にフィードバックしてもよい。
【００１９】
第３のキャパシタおよび第５のキャパシタの容量は可変であってもよい。その結果、キャパシタの容量を変更することによって、バンドパス帯域を変更することができる。
【００２０】
第１の信号と第２の信号の処理タイミングは逆転可能であってもよい。その結果、その結果、第１の信号と第２の信号の処理タイミングを変更することによって、バンドパス帯域を変更することができる。
【００２１】
信号生成手段における標本化の周期は可変であってもよい。その結果、標本化の周期を変更することによって、様々な周波数の信号に対してバンドパス帯域の追加や変更を行うことができる。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、上記デルタシグマ型のＡＤ変換器を備えることを特徴とする、通信装置が提供される。
【００２３】
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成する信号生成ステップと、信号生成ステップで生成される第１の信号を積分して出力する第１の積分ステップと、信号生成ステップで生成される第２の信号を積分して出力する第２の積分ステップと、第１の積分ステップの出力に所定の係数を乗算して第２の積分ステップの入力にフィードバックする第１のフィードバックステップと、第２の積分ステップの出力に所定の係数を乗算して第１の積分ステップの入力にフィードバックする第２のフィードバックステップと、を備えることを特徴とする、アナログデジタル変換方法が提供される。
【００２４】
かかる構成によれば、信号生成ステップは入力信号を異なるタイミングで標本化して、互いに直交する第１の信号および第２の信号を生成し、第１の積分ステップは信号生成ステップで生成される第１の信号を積分して出力し、第２の積分ステップは信号生成ステップで生成される第２の信号を積分して出力し、第１のフィードバックステップは第１の積分ステップの出力に所定の係数を乗算して第２の積分手段の入力にフィードバックして、第２のフィードバックステップは第２の積分ステップの出力に所定の係数を乗算して第１の積分ステップの入力にフィードバックする。その結果、互いに直交する第１の信号および第２の信号に対して積分処理し、積分結果をそれぞれ相手の信号にフィードバックすることによって、冗長な構成にすることなく、消費電力を低く抑えながら、低ノイズのバンドパス帯域の数をさらに増やすことが可能となる。
【発明の効果】
【００２５】
以上説明したように本発明によれば、消費電力を低く抑えながら、低ノイズのバンドパス帯域の数をさらに増やすことが可能な、新規かつ改良されたデルタシグマ型のＡＤ変換器、通信装置、およびアナログデジタル変換方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２７】
まず、低ノイズのバンドパス帯域の数をさらに増やすために、Ｉチャネルの信号とＱチャネルの信号のそれぞれの積分値を用いてフィードバックを行う方法を検討する。図１３は、Ｉチャネルの信号とＱチャネルの信号のそれぞれの積分値を用いてフィードバックを行って低ノイズのバンドパス帯域の数を増やすことを試みるデルタシグマ型のＡＤ変換器について示す説明図である。
【００２８】
図１３では、Ｉチャネルの出力信号を量子化する判定回路２０ａの出力と、Ｑチャネルの出力信号を量子化する判定回路２０ｂの出力を、それぞれフィードバックして入力信号から減算する点では、図７に示した構成と同様である。図７と異なるのは、図７の積分器の部分が図１３では複素共振器２１となっている点である。複素共振器２１とすることで、図７とは異なるバンドパス帯域を生成することができる。
【００２９】
図１４は、図１３に示したデルタシグマ型のＡＤ変換器における、複素共振器２１の構成について説明する説明図である。図１４に示したように、複素共振器２１は、積分器２２ａ、２２ｂと、キャパシタ２５ａ、２５ｂ、２６ａ、２６ｂと、を含んで構成される。また積分器２２ａは、アンプ２３ａと、キャパシタ２４ａと、を含んで構成され、同様に積分器２２ｂは、アンプ２３ｂと、キャパシタ２４ｂと、を含んで構成される。
【００３０】
図１４に示した複素共振器２１は、積分器２２ａ、２２ｂの出力がそれぞれ自チャネルのフィードバック用キャパシタ２５ａ、２５ｂと、他チャネルのフィードバック用キャパシタ２６ａ、２６ｂとに、それぞれ蓄えられる。そして、次のタイミングで、複素共振器２１の入力と共に積分される。
【００３１】
図１５は、図１４に図示した複素共振器２１の構成をブロック図で示す説明図である。図１５に示したように、共振器全体の伝達関数Ｈは、ｃを他チャネルのフィードバック用キャパシタ２６ａ、２６ｂの容量、ｄを自チャネルのフィードバック用キャパシタ２５ａ、２５ｂの容量とすると、
【数１】
2009124507.tif 000003
となる。すなわち、ｃ、ｄの値を変化させることで伝達関数を変化させることができ、従ってバンドパス帯域を変化させることができる。
【００３２】
そこで、図７に示したデルタシグマ型のＡＤ変換器に、図１４に示した複素共振器２１を適用することで、バンドパス帯域を変化させることができるものと考えられるが、実際には図７に示したデルタシグマ型のＡＤ変換器に、図１４に示した複素共振器２１をそのまま適用することができない。何故ならば、図１４に示した複素共振器２１は、同時にサンプリングされたＩチャネルの信号およびＱチャネルの信号を用いているのに対し、図７に示したデルタシグマ型のＡＤ変換器では、異なるタイミングで相互にサンプリングされたＩチャネルの信号およびＱチャネルの信号を用いているからである。
【００３３】
従って、本発明の一実施形態においては、異なるタイミングで相互にサンプリングされたＩチャネルの信号およびＱチャネルの信号を用いてフィードバックを行うことで、バンドパス帯域を変化させるデルタシグマ型のＡＤ変換器について説明する。
【００３４】
まず、本発明の一実施形態にかかるデルタシグマ型のＡＤ変換器について説明する前に、どのようにフィードバックを行えば、異なるタイミングで相互にサンプリングされたＩチャネルの信号およびＱチャネルの信号を用いてバンドパス帯域を変化させることができるかについて、検討する。
【００３５】
入力信号が振幅一定の正弦波である場合、ｎ番目にサンプルされた信号の複素平面上の位置を（Ｘｎ、Ｙｎ）、ｎ−１番目にサンプルされた信号の複素平面上の位置を（Ｘｎ−１、Ｙｎ−１）、ｎ−２番目にサンプルされた信号の複素平面上の位置を（Ｘｎ−２、Ｙｎ−２）とすると、以下の数式２が成立する。
【数２】
2009124507.tif 000004
なお、複素平面上においては、横軸（Ｘ）がＩチャネルに、縦軸（Ｙ）がＱチャネルに、それぞれ該当する。
【００３６】
図７に示したようなデルタシグマ型のＡＤ変換器のように入力された信号がミキサ処理されるとすれば、Ｉチャネルの信号とＱチャネルの信号とが交互にサンプリングされる。従って、サンプリングを行った時点ではＩチャネルの信号とＱチャネルの信号のいずれかしかサンプルされず、ｎ番目のサンプルタイミングでＸ成分が分かっている場合には、Ｙ成分は不明である。言い換えれば、ｎ番目のサンプルタイミングでＸ成分が分かっている場合には、ｎ−１番目のＹ成分とｎ−２番目のＸ成分が分かっており、ｎ番目のサンプルタイミングでＹ成分が分かっている場合には、ｎ−１番目のＸ成分とｎ−２番目のＹ成分が分かっていることとなる。
【００３７】
また、上記の数式２に示したθは、１サンプルあたりの位相の進み量を示している。ここでは、サンプル周波数の１／４の周波数でミキシングしているので、１サンプルあたりの位相の進み量は、サンプリング周波数の１／４の周波数と、入力正弦波の周波数との差分から求めることができる。サンプリング周波数をｆｓ、入力正弦波の周波数をｆｃとすると、θは以下の数式３で求められる。
【数３】
2009124507.tif 000005
【００３８】
ここで、上記数式２で示した行列式を解くと、ＸｎとＹｎは以下の数式４の通りとなる。
【数４】
2009124507.tif 000006
【００３９】
上述したように、ｎ番目のサンプルタイミングでＸ成分が分かっている場合には、ｎ−１番目のＹ成分とｎ−２番目のＸ成分が分かっていて、ｎ番目のサンプルタイミングでＹ成分が分かっている場合には、ｎ−１番目のＸ成分とｎ−２番目のＹ成分が分かっているので、図７に示した構成で得られる情報のみで複素共振器を用いたフィードバックが可能となる。上記のＸｎとＹｎをフィードバックすることで、バンドパス帯域がｆｃとなるようなフィードバックを行うことができる。そのときの複素共振器の伝達関数Ｈは以下の数式５の通りとなる。
【数５】
2009124507.tif 000007
【００４０】
例えば、サンプリング周波数ｆｓの３／８の帯域をバンドパス帯域としたい場合には、数式３のｆｃに３ｆｓ／８を代入すると、θは以下の数式６のようになる。
【数６】
2009124507.tif 000008
【００４１】
従って、サンプリング周波数ｆｓの３／８の帯域をバンドパス帯域としたい場合には、数式４にθ＝π／４を代入し、
【数７】
2009124507.tif 000009
となるようなフィードバックを行えばよいことが分かる。
【００４２】
以上の検討を踏まえて、本発明の一実施形態にかかるデルタシグマ型のＡＤ変換器について説明する。図１は、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の構成について説明する説明図である。以下、図１を用いて、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の構成について説明する。
【００４３】
図１に示したように、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００は、互いに直交するＩチャネルおよびＱチャネルの信号を生成する乗算器１１１ａ、１１１ｂ、１１１ｃ、１１１ｄと、入力信号を遅延させて出力する遅延素子１１５ａ、１１５ｂ、１１９ａ、１１９ｂと、遅延素子の出力をフィードバックして加算する加算器１１４ａ、１１４ｂ、１１８ａ、１１８ｂと、入力信号と、一の遅延素子と一の加算器との組で構成される積分器との間の振幅比を決定するアンプ１１３ａ、１１３ｂ、１１７ａ、１１７ｂと、積分器の出力を量子化する判定回路１２０と、判定回路１２０の出力をフィードバックして、加算器１１４ａ、１１４ｂ、１１８ａ、１１８ｂの前段で入力信号から減算する減算器１１２ａ、１１２ｂ、１１６ａ、１１６ｂと、遅延素子１１５ａ、１１５ｂ、１１９ａ、１１９ｂの出力を乗算し、それぞれ他のチャネルの積分器の入力にフィードバックする乗算器１２２ａ、１２２ｂ、１２３ａ、１２４ｂと、判定回路１２０の出力を所定のｎタイミング遅らせて入力信号との差分を行う遅延素子１２５と、を含んで構成される。
【００４４】
図１に示したデルタシグマ型ＡＤ変換器１００では、上段では、乗算器１１１ａが、入力された信号に、｛１、０、−１、０｝のビットストリームを順に乗じて出力するので、Ｉチャネルの信号が生成される。一方下段では、乗算器１１１ｂが、入力された信号に対して、｛０、１、０、−１｝のビットストリームを順に乗じて出力するので、Ｑチャネルの信号が生成される。
【００４５】
アンプ１１３ａ、１１３ｂ、１１７ａ、１１７ｂは、上述したように入力信号と積分器との間の振幅比を決定するものであり、本実施形態においては、初段においては入力を０．５倍して出力するアンプを、次段においては入力を２倍して出力するアンプを採用している。なお、本発明においてはアンプの増幅倍率はかかる例に限られない。
【００４６】
加算器と遅延素子との組み合わせで構成される積分器は、それぞれＩチャネルまたはＱチャネルの入力信号を積分して出力するものである。図１に示したデルタシグマＡＤ変換器１００では、加算器１１４ａと遅延素子１１５ａとで１つの積分器を構成する。同様に、加算器１１４ｂと遅延素子１１５ｂとで、加算器１１８ａと遅延素子１１９ａとで、加算器１１８ｂと遅延素子１１９ｂとで、それぞれ１つの積分器を構成するものである。後段の積分器の出力は判定回路１２０に入力され、アナログで入力される後段の積分器の入力をデジタル化して出力するものである。判定回路１２０で量子化された出力データは、Ｉチャネル、Ｑチャネルに別れたＤＣ信号がデジタル化され、互い違いに出力されたものである。
【００４７】
図７に示した従来のデルタシグマ型のＡＤ変換器１０と、図１に示したデルタシグマ型ＡＤ変換器１００とは、遅延素子１１５ａ、１１５ｂ、１１９ａ、１１９ｂの出力を、それぞれ他のチャネルの積分器の入力に所定の倍率を乗じてフィードバックする乗算器１２２ａ、１２２ｂ、１２３ａ、１２４ｂと、判定回路１２０の出力を所定のｎタイミング遅らせる遅延素子１２５とが追加されている点で異なっている。
【００４８】
乗算器１２２ａ、１２３ａは、入力される信号に所定の倍率を乗じてＱチャネル信号からＩチャネル信号へのフィードバックを行うものである。フィードバックを行う際には、上記の数式４に対応するように−２ｓｉｎθを乗じてフィードバックする。なお、実際には乗算器１２２ａ、１２３ａで２ｓｉｎθを乗じ、加算器１１４ａ、１１８ａにおいてアンプ１１３ａ、１１７ａの出力から乗算器１２２ａ、１２３ａの出力を減算することで、数式４に対応するように−２ｓｉｎθを乗じたフィードバックを実現する。一方、乗算器１２２ｂ、１２３ｂは、Ｉチャネル信号からＱチャネル信号へのフィードバックを行うものである。フィードバックを行う際には、上記の数式４に対応するように２ｓｉｎθを乗じてフィードバックする。
【００４９】
このように２ｓｉｎθまたは−２ｓｉｎθを乗じた他チャネルの信号と、１サンプル分遅延された自チャネルの信号とをフィードバックし、加算器で加算または減算を行うことで、上記の数式４で示した数式を実現することが可能となる。
【００５０】
また、遅延素子１２５は判定回路１２０の出力を所定のｎタイミング遅らせており、遅延素子１２５の出力は減算器１１２ａ、１１２ｂ、１１６ａ、１１６ｂに入力されて、入力信号との差分が行われる。ここで、ｎはｎ＝（θ／π）で表される値である。上述したように、サンプリング周波数ｆｓの３／８の帯域をバンドパス帯域としたい場合には、θ＝π／４を代入することでｎ＝４となるので、サンプリングのクロック４周期分を遅延素子１２５で遅延させればよいことが分かる。
【００５１】
以上、図１を用いて、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の構成について説明した。次に、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の回路構成について説明する。
【００５２】
図２は、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の回路構成について説明する説明図である。図７に示した従来のデルタシグマ型のＡＤ変換器１０と比較して、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００は、Ｉチャネルの信号をＱチャネルの信号にフィードバックするためのキャパシタ（２ｓｉｎθ・Ｃｉ）と、Ｑチャネルの信号をＩチャネルの信号にフィードバックするためのキャパシタ（２ｓｉｎθ・Ｃｑ）とが追加されている点で異なっている。
【００５３】
キャパシタ２ｓｉｎθ・ＣｉとキャパシタＣｉとの容量比は、２ｓｉｎθ：１となるように構成されている。同様に、キャパシタ２ｓｉｎθ・ＣｑとキャパシタＣｑとの容量比も、２ｓｉｎθ：１となるように構成されている。このように容量比を設定することで、キャパシタＣ１に蓄えられた電荷は、２ｓｉｎθ：１となるようにキャパシタ２ｓｉｎθ・ＣｉとキャパシタＣｉ、およびキャパシタ２ｓｉｎθ・ＣｑとキャパシタＣｑに振り分けられる。そして、キャパシタ２ｓｉｎθ・Ｃｉ、およびキャパシタ２ｓｉｎθ・Ｃｑに蓄えられた電荷は、それぞれ他方のチャネルに対応するキャパシタにフィードバックされ、キャパシタＣｉ、Ｃｑに蓄えられた電荷は、それぞれ自分のチャネルに対応するキャパシタにフィードバックされることで、上記の数式４で示した数式を満たすようになる。なお、上記の数式４および図１に示したように、ＱチャネルからＩチャネルにフィードバックを行う際には−２ｓｉｎθを乗じてフィードバックする必要があるため、図２ではＩチャネル側の電荷をＱチャネル側にフィードバックするように回路構成を行っている。
【００５４】
なお、図２に示した回路に入力されるクロック信号は、図７に示した従来のデルタシグマ型のＡＤ変換器１０に入力されるクロック信号と同一のものが入力される。図９に示したクロック信号が入力されることで、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００が動作する。図２に示した各スイッチは、図９に示した各クロック信号１、２、ＸおよびＺ、並びに遅延素子１２５の出力Ｙがそれぞれ入力されることによって切り替わる。スイッチの近傍に付した数字及びアルファベットは、それぞれ各クロック信号１、２、ＸおよびＺ、並びに遅延素子１２５の出力Ｙに対応している。
【００５５】
これでＩチャネルとＱチャネルの積分値のフィードバック比を達成することができた。しかし、サンプリングされる信号との電荷量の比は１：１のままである。従って、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００では、さらに積分器の出力をフィードバックするためのキャパシタ（２ｓｉｎθ・Ｃ２）を追加した。キャパシタ２ｓｉｎθ・Ｃ２は、キャパシタＣ２との容量比が２ｓｉｎθ：１となるように構成されている。
【００５６】
このキャパシタ２ｓｉｎθ・Ｃ２によって、キャパシタＣ２に蓄えられた電荷のキャパシタＣｉ、キャパシタＣｑへの移動と同時に、キャパシタ２ｓｉｎθ・Ｃ２からの電荷の移動が発生するので、所望のフィードバックを得ることができる。
【００５７】
図２に示した回路の動作を、図８に示した従来のシグマデルタ型ＡＤ変換器１０の動作を比較することで、より詳細に説明する。
【００５８】
図８に示した従来のシグマデルタ型ＡＤ変換器１０と同様に、図２に示したシグマデルタ型ＡＤ変換器１００は、クロック信号１がＨＩＧＨとなっているタイミング（図９の（１）、（３）、（５）、または（７）の期間で）で、サンプリングされた信号はキャパシタＣ１に電荷として蓄えられ、同時に対応する積分値（キャパシタＣｉまたはキャパシタＣｑに電荷として蓄えられた信号）がキャパシタＣ２に移動される。どちらのキャパシタの電荷がキャパシタＣ２に移動するかは、クロック信号１がＨＩＧＨとなったタイミングにおけるクロック信号Ｚの状態に依存する。クロック信号ＺがＨＩＧＨとなっていれば（図９の（１）または（５）の期間では）、キャパシタＣｉの電荷がキャパシタＣ２に移動し、クロック信号ＺがＬＯＷとなっていれば（図９の（３）または（７）の期間では）、キャパシタＣｑの電荷がキャパシタＣ２に移動する。また、クロック信号１がＨＩＧＨとなったタイミングで、キャパシタ２ｓｉｎθ・Ｃ２に電荷が蓄積される。
【００５９】
そして、クロック信号２がＨＩＧＨとなっているタイミングで、キャパシタＣ１、Ｃ２、および２ｓｉｎθ・Ｃ２に蓄えられた電荷がキャパシタＣｉ、２ｓｉｎθ・ＣｉまたはキャパシタＣｑ、２ｓｉｎθ・Ｃｑに移動する。どの組のキャパシタに電荷が移動するかは、クロック信号２がＨＩＧＨとなっているタイミングにおけるクロック信号Ｚの状態に依存する。クロック信号ＺがＨＩＧＨとなっていれば（図９の（２）または（４）の期間では）、キャパシタＣｉおよびキャパシタ２ｓｉｎθ・Ｃｉに電荷が移動し、クロック信号ＺがＬＯＷとなっていれば（図９の（４）または（８）の期間では）、キャパシタＣｑおよびキャパシタ２ｓｉｎθ・Ｃｑに電荷が移動する。
【００６０】
また、クロック信号１とクロック信号Ｚが共にＨＩＧＨとなっているタイミングで（図９の（１）または（５）の期間で）、ｉチャネル側のキャパシタ２ｓｉｎθ・Ｃｑに蓄えられていた電荷がｑチャネル側の回路に移動する。つまり、クロック信号１の１周期前にサンプリングされたＩチャネルおよびＱチャネルの信号に対応する電荷が、それぞれ他方のチャネルに対応する回路に移動することで、上述した数式４の２つの式における右辺第１項を実現することが可能となる。
【００６１】
このように、それぞれのキャパシタにおいて電荷の移動と放出を繰り返すことによって、バンドパス特性を有するスイッチトキャパシタフィルタが形成される。そして、θの値を変更することで、バンドパス帯域を任意に変更することができる。
【００６２】
例えば、サンプリング周波数ｆｓの３／８の帯域をバンドパス帯域としたい場合には。θはθ＝π／４となり、２ｓｉｎθの値は２ｓｉｎ（π／４）＝√２となる。従って、キャパシタの容量比が√２：１となるように回路を構成することで、サンプリング周波数ｆｓの３／８の帯域がバンドパス帯域となる、デルタシグマ型のＡＤ変換器を実現することができる。
【００６３】
また例えば、サンプリング周波数ｆｓの１／８の帯域をバンドパス帯域としたい場合には。θはθ＝−π／４となるが、２ｓｉｎθの値は同じく２ｓｉｎ（−π／４）＝√２となる。従って、キャパシタの容量比が√２：１となるように回路を構成することで、サンプリング周波数ｆｓの１／８の帯域がバンドパス帯域となる、デルタシグマ型のＡＤ変換器を実現することができる。
【００６４】
以上、図２を用いて本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の回路構成について説明した。
【００６５】
図３は、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００において、サンプリング周波数ｆｓの３／８の周波数を入力信号として与えた場合の出力をグラフで示す説明図である。図３に示したように、量子化ノイズが信号帯域において低減されて、目的が達せられていることが分かる。
【００６６】
次に、同じ回路構成でもう一つのバンドパス帯域が達成可能であることを示す。図４は、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００に入力するクロック信号の別の例について示す説明図である。図４に示したクロック信号は、図９と比較してクロック信号Ｚの位相が逆転している。従って、図９のクロック信号をデルタシグマ型ＡＤ変換器１００に入力することで達成したバンドパス帯域の反対側がバンドパス帯域となる。ここで反対側とは、キャリア周波数から見て同じ絶対値での反対側を指す。
【００６７】
図５は、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００において、サンプリング周波数ｆｓの１／８の周波数を入力信号として与えた場合の出力をグラフで示す説明図である。図５に示したように、量子化ノイズが信号帯域において低減されて、目的が達せられていることが分かる。
【００６８】
図６は、図３に示したサンプリング周波数ｆｓの３／８の周波数を入力信号として与えた場合の出力に、サンプリング周波数ｆｓの１／８の周波数の信号を乗算し、ＤＣ信号に変換した状態のスペクトラムについて説明する説明図である。このような信号にローパスフィルタを通すことによって、所望の信号を得ることができる。これは、図５に示したサンプリング周波数ｆｓの１／８の周波数を入力信号として与えた場合の出力についても同様である。
【００６９】
また、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００において、キャパシタ２ｓｉｎθ・Ｃ２、キャパシタ２ｓｉｎθ・Ｃｉ、およびキャパシタ２ｓｉｎθ・Ｃｑを使用しないようにすることで、図７に示した従来のデルタシグマ型のＡＤ変換器１０と同じ回路構成となる。従って、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００は、サンプリング周波数ｆｓの１／４の周波数およびＤＣに対応するバンドパスデルタシグマ変換器として動作することが分かる。よって、図１および図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００は、サンプリング周波数ｆｓの１／４、ＤＣ、および±θに対応する周波数の４つのバンドパス帯域に対応することができる。また、図１および図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００は、入力されるクロック信号のクロック周波数を変更してサンプリング周期を変更することで、バンドパス帯域を変更可能であることも明らかである。
【００７０】
以上、本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００について説明した。
【００７１】
なお、図１および図２においては、アンプと複素共振器との組を２つ設けていたが、これは図７に示した従来のデルタシグマ型のＡＤ変換器１０との比較を容易にするために２つ設けたものであり、本発明においてはかかる例に限定されない。複素共振器は１つであってもよく、３つ以上であってもよい。また、図２に示したデルタシグマ型ＡＤ変換器１００に入力されるクロック信号は、クロック信号１とクロック信号２とはそれぞれ位相がちょうど反対になっているが、クロック信号１および２は２つともＨＩＧＨとならないように、クロック信号２のＬＯＷ期間をクロック信号１のＨＩＧＨ期間よりも長くしてもよい。
【００７２】
（変形例）
以下、本発明の一実施形態にかかるデルタシグマ型のＡＤ変換器の種々の変更例について説明する。
【００７３】
図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の回路構成において、さらにキャパシタを追加したり、キャパシタを可変キャパシタに変更したりすることで、バンドパス帯域の追加や変更が可能となる。具体的には、図２に示したデルタシグマ型ＡＤ変換器１００の回路構成において、キャパシタ２ｓｉｎθ・Ｃ２、キャパシタ２ｓｉｎθ・Ｃｉ、およびキャパシタ２ｓｉｎθ・Ｃｑを可変キャパシタにしたり、異なるθに対応する容量を有するキャパシタ群を並列に存在させて切り替えて使用したりすることにより、異なるθ、つまり異なる周波数にパスバンドを有するデルタシグマ型のＡＤ変換器を構成することができる。
【００７４】
また、図１、図２に示した構成では、サンプリング周波数ｆｓの１／４の周波数の信号と入力信号との乗算を行う乗算器１１１ａ、１１１ｂが含まれているが、本発明においては、この乗算器１１１ａ、１１１ｂをデルタシグマ型のＡＤ変換器から分離してもよい。
【００７５】
なお、図１、図２に示した本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００を、ネットワーク通信を行う通信装置に使用してもよい。本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００を、ネットワーク通信を行う通信装置に使用することで、消費電力を低く抑えつつ、パスバンド位置を複数有することができるので、消費電力を抑えつつ通信効率を向上させることができる。
【００７６】
また、Ｉチャネルの信号とＱチャネルの信号とを逆に入れ替えてデルタシグマ型ＡＤ変換器１００でデルタシグマ変調を行い、アナログ信号からデジタル信号に変換してもよい。Ｉチャネルの信号とＱチャネルの信号とを入れ替えて入力することでバンドパス帯域を変更することができる。
【００７７】
以上説明したように、本発明の一実施形態によれば、スイッチの制御、キャパシタの容量制御、およびクロックの制御を複合的に用いることによって、消費電力を低く抑えつつ、パスバンド位置を複数有することができるデルタシグマ型のＡＤ変換器を実現することができる。これによって、複数の周波数チャネルを用いて、通信処理・信号処理を１つの回路で実現することが可能となる。
【００７８】
また、Ｉチャネル信号およびＱチャネル信号に対して、同じ回路を用いて時分割処理を行うため。回路規模が小さく済み、ＩＱインバランスの発生も抑制することができる。よって、従来の複素バンドパスデルタシグマＡＤ変換器と比較して、小型、低消費電力、低コスト、および低歪を達成することができ、また容易に作成が可能となる。
【００７９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８０】
例えば、図１において、遅延素子１２５から減算器１１２ａ、１１２ｂ、１１６ａ、１１６ｂへのフィードバックを行っているが、本発明では、減算器１１２ａ、１１２ｂ、１１６ａ、１１６ｂへのフィードバックはかかる例に限られず、遅延素子１２５以外の方法でのフィードバックを行ってもよい。そして、図２においても３クロック分遅延させている遅延素子からフィードバックを行っているが、本発明はかかる例に限られず、その他の方法でのフィードバックを行ってもよい。
【産業上の利用可能性】
【００８１】
本発明は、ＡＤ変換器に関し、特に複素バンドパスフィルタを用いるデルタシグマ型のＡＤ変換器、通信装置、およびアナログデジタル変換方法に適用可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の構成について説明する説明図である。
【図２】本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００の回路構成について説明する説明図である。
【図３】本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００において、サンプリング周波数ｆｓの３／８の周波数を入力信号として与えた場合の出力をグラフで示す説明図である。
【図４】本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００に入力するクロック信号の別の例について示す説明図である。
【図５】本発明の一実施形態にかかるデルタシグマ型ＡＤ変換器１００において、サンプリング周波数ｆｓの１／８の周波数を入力信号として与えた場合の出力をグラフで示す説明図である。
【図６】ＤＣ信号に変換した状態のスペクトラムについて説明する説明図である。
【図７】従来のデルタシグマ型のＡＤ変換器１０について説明する説明図である。
【図８】従来のデルタシグマ型のＡＤ変換器１０の回路構成について説明する説明図である。
【図９】図８に示したデルタシグマ型のＡＤ変換器１０に入力するクロック信号の一例を示す説明図である。
【図１０】図９に示したデルタシグマ型のＡＤ変換器１０からの出力信号の波形をグラフで示す説明図である。
【図１１】図８に示したデルタシグマ型のＡＤ変換器１０に入力するクロック信号の別の例を示す説明図である。
【図１２】図１１に示したクロック信号を図８に示したデルタシグマ型のＡＤ変換器１０に入力した場合の出力波形をグラフで示す説明図である。
【図１３】Ｉチャネルの信号とＱチャネルの信号のそれぞれの積分値を用いてフィードバックを行って低ノイズのバンドパス帯域の数を増やすことを試みるデルタシグマ型のＡＤ変換器について示す説明図である。
【図１４】図１３に示したデルタシグマ型のＡＤ変換器における、複素共振器２１の構成について説明する説明図である。
【図１５】複素共振器２１の構成をブロック図で示す説明図である。
【符号の説明】
【００８３】
１００    デルタシグマ型ＡＤ変換器
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１２２ａ、１２２ｂ、１２３ａ、１２４ｂ    乗算器
１１２ａ、１１２ｂ、１１６ａ、１１６ｂ    減算器
１１３ａ、１１３ｂ、１１７ａ、１１７ｂ    アンプ
１１４ａ、１１４ｂ、１１８ａ、１１８ｂ    加算器
１１５ａ、１１５ｂ、１１９ａ、１１９ｂ    遅延素子
１２０    判定回路
１２５    遅延素子
【図１】
2009124507.tif 000010
【図２】
2009124507.tif 000011
【図３】
2009124507.tif 000012
【図４】
2009124507.tif 000013
【図５】
2009124507.tif 000014
【図６】
2009124507.tif 000015
【図７】
2009124507.tif 000016
【図８】
2009124507.tif 000017
【図９】
2009124507.tif 000018
【図１０】
2009124507.tif 000019
【図１１】
2009124507.tif 000020
【図１２】
2009124507.tif 000021
【図１３】
2009124507.tif 000022
【図１４】
2009124507.tif 000023
【図１５】
2009124507.tif 000024