(57)【要約】【課題】外部端子が共有化された複数の半導体チップの静電保護機能を損なうことなく、外部端子に付加される容量を低減する。【解決手段】ｍ個の半導体チップＣＰａ〜ＣＰｍを１個の半導体パッケージＰＫ１上に実装し、半導体パッケージＰＫ１の外部端子Ｔは、ｍ個の半導体チップＣＰａ〜ＣＰｍのパッド電極ＰＤａ〜ＰＤｍにて共有し、ｍ個の半導体チップＣＰａ〜ＣＰｍのうちの半導体チップＣＰｍについてのみ静電保護回路ＣＤを搭載する。【選択図】      図１
2009295750.tif 000002
【特許請求の範囲】
【請求項１】
内部回路がそれぞれ形成された複数の半導体チップと、
前記複数の半導体チップが実装され、前記複数の半導体チップのパッド電極にて外部端子が共有された半導体パッケージと、
前記複数の半導体チップの一部に形成され、前記内部回路を静電気から保護する静電保護回路とを備えることを特徴とする半導体装置。
【請求項２】
内部回路がそれぞれ形成された第１および第２の半導体チップと、
前記第１および第２の半導体チップにそれぞれ形成され、前記内部回路を静電気から保護する静電保護回路と、
前記第１および第２の半導体チップにそれぞれ形成され、前記静電保護回路を介して前記内部回路に接続された第１のパッド電極と、
前記第１および第２の半導体チップにそれぞれ形成され、前記静電保護回路を介することなく前記内部回路に接続された第２のパッド電極と、
前記第１および第２の半導体チップが実装され、前記第１の半導体チップの第１のパッド電極と前記第２の半導体チップの第２のパッド電極にて外部端子が共有された半導体パッケージとを備えることを特徴とする半導体装置。
【請求項３】
前記第１の半導体チップの第１のパッド電極と、前記第２の半導体チップの第２のパッド電極と、前記半導体パッケージの外部端子とは、ボンディングワイヤを介して互いに接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記外部端子が入出力端子である場合、前記第１および前記第２のパッド電極は、前記内部回路の入力部および出力部で共用され、前記第１および第２の半導体チップの内部回路の出力部は、出力イネーブル信号に基づいて切り替え制御される第１および第２のトライステートバッファをそれぞれ介して前記第１および前記第２のパッド電極に接続されていることを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、複数の半導体チップを積層して構成された半導体装置の静電保護方式に適用して好適なものである。
【背景技術】
【０００２】
静電気による内部回路の静電破壊を防止するため、その内部回路が搭載された半導体チップのパッド電極に静電保護回路を搭載したものがある。この静電保護回路は、静電気の放電によって発生する大電流に耐える必要があることから、面積の大きなダイオードで構成されるのが一般的である。このため、半導体チップのパッド電極には、このダイオードに起因する大きな容量が並列に付加され、半導体チップに形成された内部回路の駆動周波数を低下させたり、消費電力の増大を引き起こしたりする要因となる。
【０００３】
一方、ハードディスクに代わる外部記憶装置としてソリッドステートドライブが注目されている（特許文献１）。このソリッドステートドライブでは、不揮発性記憶媒体としてＮＡＮＤフラッシュメモリが用いられ、データの読み書きを行うために、ハードディスクのように機械的な機構が不要になることから、小型軽量化および低消費電力化を図れる上に、耐衝撃性に優れ、アクセス時間も短いという利点がある。
【０００４】
ここで、ソリッドステートドライブの大容量化を図るために、ＮＡＮＤフラッシュメモリが搭載された複数の半導体チップを１つの半導体パッケージに積層する方法がある。複数の半導体チップを１つの半導体パッケージに積層する場合、半導体パッケージの外部端子の本数を減らすために、ＮＡＮＤフラッシュメモリのデータ線やアドレス線を半導体チップごとに個別に半導体パッケージから引き出すのではなく、これらのデータ線やアドレス線のそれぞれについて、複数の半導体チップ間で１つの外部端子を共有化することが行われている。
【０００５】
しかしながら、従来のソリッドステートドライブでは、静電保護回路が半導体チップごとに搭載されるため、複数の半導体チップ間で１つの外部端子を共有化すると、その外部端子には、それらの半導体チップの個数分の静電保護回路が並列接続される。このため、１個分の静電保護回路によって半導体チップに付加される容量だけでも大きいにもかかわらず、それよりもさらに大きな容量が外部端子に並列に付加されることから、半導体チップに形成された内部回路の駆動周波数のさらなる低下を招いたり、消費電力のさらなる増大を引き起こしたりするという問題があった。
【０００６】
【特許文献１】特開平７−３０２１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、外部端子が共有化された複数の半導体チップの静電保護機能を損なうことなく、外部端子に付加される容量を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様によれば、内部回路がそれぞれ形成された複数の半導体チップと、前記複数の半導体チップが実装され、前記複数の半導体チップのパッド電極にて外部端子が共有された半導体パッケージと、前記複数の半導体チップの一部に形成され、前記内部回路を静電気から保護する静電保護回路とを備えることを特徴とする。
【０００９】
また、本発明の一態様によれば、内部回路がそれぞれ形成された第１および第２の半導体チップと、前記第１および第２の半導体チップにそれぞれ形成され、前記内部回路を静電気から保護する静電保護回路と、前記第１および第２の半導体チップにそれぞれ形成され、前記静電保護回路を介して前記内部回路に接続された第１のパッド電極と、前記第１および第２の半導体チップにそれぞれ形成され、前記静電保護回路を介することなく前記内部回路に接続された第２のパッド電極と、前記第１および第２の半導体チップが実装され、前記第１の半導体チップの第１のパッド電極と前記第２の半導体チップの第２のパッド電極にて外部端子が共有された半導体パッケージとを備えることを特徴とする。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、外部端子が共有化された複数の半導体チップの静電保護機能を損なうことなく、外部端子に付加される容量を低減することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置が適用されるソリッドステートドライブの概略構成を示すブロック図である。
図１において、ソリッドステートドライブには、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ３−１〜３−ｎが設けられるとともに、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御を行うコントローラ１が設けられている。そして、ＮＡＮＤメモリ３−１〜３−ｎはバス２を介して互いに並列にコントローラ１に接続されている。ここで、例えば、ＮＡＮＤメモリ３−１には、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、半導体チップＣＰ１〜ＣＰｍには、内部回路Ｋ１〜Ｋｍがそれぞれ搭載されるとともに、内部回路Ｋ１〜Ｋｍにそれぞれ接続されたパッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。なお、内部回路Ｋ１〜Ｋｍには、例えば、ＮＡＮＤフラッシュメモリなどの半導体記憶素子を形成することができ、ＮＡＮＤフラッシュメモリには、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
【００１３】
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子Ｔは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子Ｔを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子Ｔとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子Ｔとを互いに接続するようにしてもよい。
【００１４】
ここで、ｍ個の半導体チップＣＰ１〜ＣＰｍのうちの半導体チップＣＰｍについてのみ静電保護回路ＣＤが搭載されている。そして、半導体チップＣＰｍのパッド電極ＰＤｍは、静電保護回路ＣＤを介して内部回路Ｋｍに接続されている。一方、半導体チップＣＰｍ以外の（ｍ−１）個分の半導体チップＣＰ１〜ＣＰｍ−１のパッド電極ＰＤ１〜ＰＤｍ−１については、静電保護回路を介することなく内部回路Ｋ１〜Ｋｍ−１にそれぞれ接続され、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子Ｔが共有されている場合においても、ｍ個分の静電保護回路の容量が外部端子Ｔに付加されるのを防止することができる。なお、ＮＡＮＤメモリ３−１以外のＮＡＮＤメモリ３−２〜３−ｎについても同様である。
【００１５】
ここで、半導体チップＣＰｍ以外の（ｍ−１）個分の半導体チップＣＰ１〜ＣＰｍ−１については、静電保護回路ＣＤが搭載されていない場合においても、これらの半導体チップＣＰ１〜ＣＰｍ−１のパッド電極ＰＤａ〜ＰＤｍ−１がボンディングワイヤＢＷおよびパッド電極ＰＤｍを介して接続されることから、半導体チップＣＰｍの静電保護回路ＣＤを共有することができる。このため、外部端子Ｔが共有化されたｍ個の半導体チップＣＰ１〜ＣＰｍの静電保護機能を損なうことなく、外部端子Ｔに付加される容量を低減することが可能となり、半導体チップＣＰ１〜ＣＰｍにそれぞれ形成された内部回路Ｋ１〜Ｋｍの駆動周波数の低下や消費電力の増大を抑制することができる。
【００１６】
なお、上述した実施形態では、ｍ個の半導体チップＣＰａ〜ＣＰｍのうちの１個の半導体チップＣＰｍについてのみ静電保護回路ＣＤを搭載する方法について説明したが、ｍ個の半導体チップＣＰ１〜ＣＰｍのうちの（ｍ−１）個以下の半導体チップについて静電保護回路を搭載するようにしてもよい。
【００１７】
また、上述した実施形態では、静電保護回路が搭載される半導体装置としてＮＡＮＤメモリ３−１〜３−ｎを例にとって説明したが、ＮＯＲメモリなどの不揮発性半導体メモリであってもよく、ＤＲＡＭやＳＲＡＭなどの揮発性半導体メモリであってもよい。また、静電保護回路が搭載される半導体装置としては、半導体メモリ以外にも、例えば、プロセッサ、論理回路、固体撮像素子、発光ダイオードやレーザダイオードなどの発光素子であってもよい。
【００１８】
図２は、本発明の第１実施形態に係る半導体装置の概略構成の一例を示すブロック図である。なお、以下の実施形態では、図１の半導体チップＣＰ１〜ＣＰｍの個数が４個の場合を例にとって説明する。
図２において、半導体チップＣＰ１〜ＣＰ４には、例えば、８個のアドレス端子Ａ０〜Ａ７、１個のリード／ライト端子Ｒ／Ｗ、１個のチップセレクト端子ＣＳおよび４個のデータ端子Ｄ１〜Ｄ４がそれぞれ設けられている。また、半導体パッケージＰＫ２には、１７個の外部端子Ｔ１〜Ｔ１７が設けられている。
【００１９】
そして、半導体パッケージＰＫ２には、４個の半導体チップＣＰ１〜ＣＰ４が実装され、これらの４個分の半導体チップＣＰ１〜ＣＰ４のアドレス端子Ａ０〜Ａ７は、外部端子Ｔ１〜Ｔ８にそれぞれ接続されている。また、これらの４個分の半導体チップＣＰ１〜ＣＰ４のリード／ライト端子Ｒ／Ｗは、外部端子Ｔ９に接続され、半導体チップＣＰ１のチップセレクト端子ＣＳは、外部端子Ｔ１０に接続され、半導体チップＣＰ２のチップセレクト端子ＣＳは、外部端子Ｔ１１に接続され、半導体チップＣＰ３のチップセレクト端子ＣＳは、外部端子Ｔ１２に接続され、半導体チップＣＰ４のチップセレクト端子ＣＳは、外部端子Ｔ１３に接続され、これらの４個分の半導体チップＣＰ１〜ＣＰ４のデータ端子Ｄ１〜Ｄ４は、外部端子Ｔ１４〜Ｔ１７にそれぞれ接続されている。
【００２０】
そして、アドレス端子Ａ０〜Ａ７、リード／ライト端子Ｒ／Ｗ、チップセレクト端子ＣＳおよびデータ端子Ｄ１〜Ｄ４のそれぞれについて、例えば、半導体チップＣＰ１〜ＣＰ４のうちの半導体チップＣＰ１にのみ静電保護回路を搭載することができる。
【００２１】
図３は、図２の半導体装置の概略構成の一例を示す斜視図である。
図３において、半導体チップＣＰ１〜ＣＰ４には、図２のアドレス端子Ａ０〜Ａ７、リード／ライト端子Ｒ／Ｗ、チップセレクト端子ＣＳおよびデータ端子Ｄ１〜Ｄ４として、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ２上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、図２のアドレス端子Ａ０のパッド電極ＰＤ１〜ＰＤ４を外部端子Ｔ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のアドレス端子Ａにて１個の外部端子Ｔ１を共有させることができる。
【００２２】
図４は、図２の半導体装置に適用される静電保護回路の概略構成の一例を示す図である。
図４において、半導体チップＣＰ１〜ＣＰ４には、内部回路Ｋ１〜Ｋ４がそれぞれ設けられている。そして、パッド電極ＰＤ１〜ＰＤ４は、抵抗Ｒ１〜Ｒ４をそれぞれ介して内部回路Ｋ１〜Ｋ４にそれぞれ接続されるとともに、外部端子Ｔ１に共通に接続されている。また、抵抗Ｒ１と内部回路Ｋ１との接続点は、ダイオードＤａを介して低電源電位ＶＳＳに接続されるとともに、ダイオードＤｂを介して高電源電位ＶＤＤに接続されている。なお、ダイオードＤａ、Ｄｂは、静電保護回路を構成することができる。
【００２３】
そして、外部端子Ｔ１にサージ電圧が入力されると、ダイオードＤａまたはダイオードＤｂがブレークダウンし、パッド電極ＰＤ１の電位を低電源電位ＶＳＳと高電源電位ＶＤＤとの間に範囲に保つことが可能となることから、内部回路Ｋ１を静電破壊から保護することができる。また、パッド電極ＰＤ２〜ＰＤ４は、パッド電極ＰＤ１と接続されていることから、パッド電極ＰＤ２〜ＰＤ４の電位をパッド電極ＰＤ１の電位と同電位に維持することができ、半導体チップＣＰ２〜ＣＰ４に静電保護回路が搭載されていない場合においても、内部回路Ｋ２〜Ｋ４を静電破壊から保護することができる。また、パッド電極ＰＤ１〜ＰＤ４を外部端子Ｔ１に共通に接続した場合においても、１個分の半導体チップＣＰ１のダイオードＤａ、Ｄｂの容量の付加で済ませることができ、外部端子Ｔ１に付加される容量の増大を抑制することができる。
【００２４】
なお、４個の半導体チップＣＰ１〜ＣＰ４のうちの半導体チップＣＰ１にのみ静電保護回路を搭載する方法について説明したが、この方法では、静電保護回路が搭載されている半導体チップＣＰ１と、静電保護回路が搭載されていない半導体チップＣＰ２〜ＣＰ４を用意する必要がある。このため、半導体チップＣＰ１〜ＣＰ４の製造コストの増大や工程管理の煩雑化を招く恐れがある。
【００２５】
このため、静電保護回路が搭載されている半導体チップのみを用意し、外部配線の変更によって、半導体パッケージの外部端子に静電保護回路が接続された半導体チップおよび半導体パッケージの外部端子に静電保護回路が接続されていない半導体チップを構成するようにしてもよい。なお、以下の実施形態では、この外部配線としてボンディングワイヤを用いる方法を例にとって説明する。
【００２６】
（第２実施形態）
図５は、本発明の第２実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図である。
図５において、半導体チップＣＰ１１〜ＣＰ１４には、内部回路Ｋ１１〜Ｋ１４がそれぞれ設けられるとともに、パッド電極ＰＤ１ａ〜ＰＤ４ａ、ＰＤ１ｂ〜ＰＤ４ｂがそれぞれ設けられている。そして、パッド電極ＰＤ１ａ〜ＰＤ４ａは、抵抗Ｒ１ａ〜Ｒ４ａをそれぞれ介して内部回路Ｋ１１〜Ｋ１４にそれぞれ接続されるとともに、パッド電極ＰＤ１ｂ〜ＰＤ４ｂは、抵抗Ｒ１ｂ〜Ｒ４ｂおよび静電保護回路ＣＤ１〜ＣＤ４をそれぞれ介して内部回路Ｋ１１〜Ｋ１４にそれぞれ接続されている。なお、静電保護回路ＣＤ１〜ＣＤ４には、ダイオードＤ１ａ〜Ｄ４ａ、Ｄ１ｂ〜Ｄ４ｂがそれぞれ設けられている。そして、半導体チップＣＰ１１〜ＣＰ１４は、１個の半導体パッケージ上に共通に実装され、パッド電極ＰＤ１ｂ、ＰＤ２ａ〜ＰＤ４ａは、ボンディングワイヤＢＷ１〜ＢＷ４をそれぞれ介して半導体パッケージの外部端子Ｔ２１に共通に接続されている。
【００２７】
これにより、半導体チップＣＰ１１の静電保護回路ＣＤ１を半導体チップＣＰ１１〜ＣＰ１４にて共有させることができ、半導体チップＣＰ１１の静電保護回路ＣＤ１のみを用いて半導体チップＣＰ１１〜ＣＰ１４の静電保護機能を確保することを可能としつつ、内部回路Ｋ１１〜Ｋ１４にそれぞれ接続されたパッド電極ＰＤ１ｂ、ＰＤ２ａ〜ＰＤ４ａを外部端子Ｔ２１に共通に接続することができる。このため、半導体チップＣＰ１１〜ＣＰ１４の構成を互いに変更することなく、静電保護回路ＣＤ２〜ＣＤ４の容量が外部端子Ｔ２１に付加されるのを防止することが可能となり、半導体チップＣＰ１１〜ＣＰ１４の製造コストの増大や工程管理の煩雑化を抑制しつつ、内部回路Ｋ１１〜Ｋ１４の駆動周波数の低下や消費電力の増大を抑制することが可能となる。
【００２８】
以下、半導体チップＣＰ１１のパッド電極が入力端子、出力端子または入出力端子として用いられる場合に分けて静電保護回路の構成を詳細に説明する。
【００２９】
（第３実施形態）
図６は、本発明の第３実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図である。
図６において、半導体チップＣＰ１１には、内部回路Ｋ１１への入力端子としてパッド電極ＰＤ１１ａ、ＰＤ１１ｂが設けられている。そして、パッド電極ＰＤ１１ａは、抵抗Ｒ１１ａを介して論理和回路ＯＲ１の第１入力端子に接続され、論理和回路ＯＲ１の第１入力端子は、抵抗Ｒ１２ａを介して低電源電位ＶＳＳに接続されている。
【００３０】
また、パッド電極ＰＤ１１ｂは、抵抗Ｒ１１ｂを介して論理和回路ＯＲ１の第２入力端子に接続され、論理和回路ＯＲ１の第２入力端子は、抵抗Ｒ１２ｂを介して低電源電位ＶＳＳに接続されている。そして、論理和回路ＯＲ１の出力端子は、内部回路Ｋ１１に接続されている。
【００３１】
また、抵抗Ｒ１１ｂと論理和回路ＯＲ１の第２入力端子との接続点は、ダイオードＤ１１ａを介して低電源電位ＶＳＳに接続されるとともに、ダイオードＤ１１ｂを介して高電源電位ＶＤＤに接続されている。
【００３２】
そして、半導体チップＣＰ１１の入力端子の静電保護機能を有効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ１１ｂを接続することができる。また、半導体チップＣＰ１１の入力端子の静電保護機能を無効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ１１ａを接続することができる。なお、パッド電極ＰＤ１１ａ、ＰＤ１１ｂと、半導体パッケージの外部端子とを接続する方法としては、例えば、ワイヤーボンディングを用いることができる。
【００３３】
そして、半導体パッケージの外部端子にパッド電極ＰＤ１１ｂが接続されると、パッド電極ＰＤ１１ａがオープン状態になるが、論理和回路ＯＲ１の第１入力端子は、抵抗Ｒ１２ａを介して低電源電位ＶＳＳに接続されていることから、論理和回路ＯＲ１の第１入力端子には論理値‘０’が入力される。このため、パッド電極ＰＤ１１ｂに入力信号が入力されると、その入力信号を論理和回路ＯＲ１を介して内部回路Ｋ１１にそのまま伝達させることができる。
【００３４】
また、半導体パッケージの外部端子にパッド電極ＰＤ１１ａが接続されると、パッド電極ＰＤ１１ｂがオープン状態になるが、論理和回路ＯＲ１の第２入力端子は、抵抗Ｒ１２ｂを介して低電源電位ＶＳＳに接続されていることから、論理和回路ＯＲ１の第２入力端子には論理値‘０’が入力される。このため、パッド電極ＰＤ１１ａに入力信号が入力されると、その入力信号を論理和回路ＯＲ１を介して内部回路Ｋ１１にそのまま伝達させることができる。
【００３５】
このため、パッド電極ＰＤ１１ａ、ＰＤ１１ｂのいずれか一方を選択することで、半導体チップＣＰ１１の入力端子の静電保護機能を有効化したり、無効化したりすることが可能となるとともに、パッド電極ＰＤ１１ａ、ＰＤ１１ｂのいずれを選択した場合においても、論理和回路ＯＲ１を介して入力信号を内部回路Ｋ１１にそのまま伝達させることができる。
なお、図６の回路は、例えば、図２のアドレス端子Ａ０〜Ａ７およびリード／ライト端子Ｒ／Ｗにそれぞれ用いることができる。
【００３６】
（第４実施形態）
図７は、本発明の第４実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図である。
図７において、半導体チップＣＰ１１には、内部回路Ｋ１１からの出力端子としてパッド電極ＰＤ２１ａ、ＰＤ２１ｂが設けられている。そして、内部回路Ｋ１１は、バッファＢ２および抵抗Ｒ２１ａを順次介してパッド電極ＰＤ２１ａに接続されるとともに、バッファＢ１および抵抗Ｒ２１ｂを順次介してパッド電極ＰＤ２１ｂに接続されている。
【００３７】
また、抵抗Ｒ２１ｂとバッファＢ１の出力端子との接続点は、ダイオードＤ２１ａを介して低電源電位ＶＳＳに接続されるとともに、ダイオードＤ２１ｂを介して高電源電位ＶＤＤに接続されている。
【００３８】
そして、半導体チップＣＰ１１の出力端子の静電保護機能を有効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ２１ｂを接続することができる。また、半導体チップＣＰ１１の出力端子の静電保護機能を無効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ２１ａを接続することができる。なお、パッド電極ＰＤ２１ａ、ＰＤ２１ｂと、半導体パッケージの外部端子とを接続する方法としては、例えば、ワイヤーボンディングを用いることができる。
【００３９】
ここで、バッファＢ１、Ｂ２を設けることで、パッド電極ＰＤ２１ａからみた容量を、ダイオードＤ２１ａ、Ｄ２１ｂの容量から分離することができ、パッド電極ＰＤ２１ａ、２１ｂを内部回路Ｋ１１に共通に接続した場合においても、ダイオードＤ２１ａ、Ｄ２１ｂの容量がパッド電極ＰＤ２１ａに付加されるのを防止することができる。このため、パッド電極ＰＤ２１ａ、ＰＤ２１ｂのいずれか一方を選択することで、半導体チップＣＰ１１の出力端子の静電保護機能を有効化したり、無効化したりすることが可能となるとともに、パッド電極ＰＤ２１ａを選択することで、半導体チップＣＰ１１の出力端子の静電保護回路の容量が外部端子に付加されるのを防止することが可能となる。
【００４０】
（第５実施形態）
図８は、本発明の第５実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図である。
図８において、半導体チップＣＰ１１には、内部回路入力部Ｋ１１ａ、内部回路出力部Ｋ１１ｂおよび内部回路ＯＥ制御部Ｋ１１ｃが内部回路Ｋ１１として設けられている。そして、内部回路入力部Ｋ１１ａおよび内部回路出力部Ｋ１１ｂの入出力端子としてパッド電極ＰＤ３１ａ、ＰＤ３１ｂが設けられている。
【００４１】
そして、パッド電極ＰＤ３１ａは、抵抗Ｒ３１ａを介して論理和回路ＯＲ２の第１入力端子に接続され、論理和回路ＯＲ２の第１入力端子は、抵抗Ｒ３２ａを介して低電源電位ＶＳＳに接続されている。
また、パッド電極ＰＤ３１ｂは、抵抗Ｒ３１ｂを介して論理和回路ＯＲ２の第２入力端子に接続され、論理和回路ＯＲ２の第２入力端子は、抵抗Ｒ３２ｂを介して低電源電位ＶＳＳに接続されている。そして、論理和回路ＯＲ２の出力端子は、内部回路入力部Ｋ１１ａに接続されている。
【００４２】
また、内部回路出力部Ｋ１１ｂは、トライステートバッファＴ２および抵抗Ｒ３１ａを順次介してパッド電極ＰＤ３１ａに接続されるとともに、トライステートバッファＴ１および抵抗Ｒ３１ｂを順次介してパッド電極ＰＤ３１ｂに接続されている。
【００４３】
また、抵抗Ｒ３１ｂとトライステートバッファＴ１の出力端子との接続点は、ダイオードＤ３１ａを介して低電源電位ＶＳＳに接続されるとともに、ダイオードＤ３１ｂを介して高電源電位ＶＤＤに接続されている。
【００４４】
さらに、内部回路ＯＥ制御部Ｋ１１ｃは、トライステートバッファＴ１の切り替え制御端子に接続されるとともに、トライステートバッファＴ２の切り替え制御端子に接続されている。
【００４５】
そして、半導体チップＣＰ１１の入出力端子の静電保護機能を有効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ３１ｂを接続する。また、半導体チップＣＰ１１の入出力端子の静電保護機能を無効化する場合、半導体チップＣＰ１１が実装された半導体パッケージの外部端子にパッド電極ＰＤ３１ａを接続する。なお、パッド電極ＰＤ３１ａ、ＰＤ３１ｂと、半導体パッケージの外部端子とを接続する方法としては、例えば、ワイヤーボンディングを用いることができる。
【００４６】
そして、半導体パッケージの外部端子にパッド電極ＰＤ３１ｂが接続されると、パッド電極ＰＤ３１ａがオープン状態になるが、論理和回路ＯＲ２の第１入力端子は、抵抗Ｒ３２ａを介して低電源電位ＶＳＳに接続されていることから、論理和回路ＯＲ２の第１入力端子には論理値‘０’が入力される。このため、パッド電極ＰＤ３１ｂに入力信号が入力されると、その入力信号を論理和回路ＯＲ２を介して内部回路入力部Ｋ１１ａにそのまま伝達させることができる。
【００４７】
また、内部回路ＯＥ制御部Ｋ１１ｃからのアウトプットイネーブル信号に応じて、内部回路出力部Ｋ１１ｂからの出力信号が、トライステートバッファＴ１を介してパッド電極ＰＤ３１ｂに伝達されるとともに、トライステートバッファＴ２にてパッド電極ＰＤ３１ａに伝達される。このとき、ＰＤ３１ａはオープンであることから、回路の動作に影響を与えない。
【００４８】
また、半導体パッケージの外部端子にパッド電極ＰＤ３１ａが接続されると、パッド電極ＰＤ３１ｂがオープン状態になるが、論理和回路ＯＲ２の第２入力端子は、抵抗Ｒ３２ｂを介して低電源電位ＶＳＳに接続されていることから、論理和回路ＯＲ２の第２入力端子には論理値‘０’が入力される。このため、パッド電極ＰＤ３１ａに入力信号が入力されると、その入力信号を論理和回路ＯＲ２を介して内部回路入力部Ｋ１１ａにそのまま伝達させることができる。
【００４９】
また、内部回路ＯＥ制御部Ｋ１１ｃからのアウトプットイネーブル信号に応じて、内部回路出力部Ｋ１１ｂからの出力信号が、トライステートバッファＴ２を介してパッド電極ＰＤ３１ａに伝達されるとともに、トライステートバッファＴ１にてパッド電極ＰＤ３１ｂに伝達される。このとき、ＰＤ３１ｂはオープンであることから、回路の動作に影響を与えない。
【００５０】
また、内部回路出力部Ｋ１１ｂをパッド電極ＰＤ３１ａ、ＰＤ３１ｂに接続するために、トライステートバッファＴ１、Ｔ２を設ける方法について説明したが、オープンコレクタなど複数の出力を１本の線に接続できるならば、トライステートバッファＴ１、Ｔ２以外の回路を用いるようにしてもよい。
なお、図８の回路は、例えば、図２のデータ端子Ｄ１〜Ｄ４にそれぞれ用いることができる。
【００５１】
（第６実施形態）
図９は、本発明の第６実施形態に係る半導体装置が適用されるソリッドステートドライブの概略構成を示すブロック図である。
図９において、ソリッドステートドライブ１１には、データ保存用の複数のＮＡＮＤメモリ２５ａ〜２５ｄ、データ転送用または作業領域用のＤＲＡＭ２４、ソリッドステートドライブ１１内部の温度を検出する温度センサ２３、状態表示用の発光ダイオード１２、これらを制御するドライブ制御回路２１および電源を各部に供給する電源回路２２が設けられている。なお、ＮＡＮＤメモリ２５ａ〜２５ｄとしては、図２の半導体チップＣＰ１〜ＣＰ４が実装された半導体パッケージＰＫ２をそれぞれ用いることができる。
【００５２】
ここで、ドライブ制御回路２１は、ＮＡＮＤメモリ２５ａ〜２５ｄおよびＤＲＡＭ２４に接続されている。また、ドライブ制御回路２１は、ＡＴＡインタフェースＩＦ１を介してパソコンなどのホスト装置１４と接続されている。また、ドライブ制御回路２１は、ＲＳ２３２ＣインタフェースＩＦ２を介してデバッグ用機器１５と接続されている。また、ドライブ制御回路２１は、Ｉ２ＣインタフェースＩＦ３を介して温度センサ２３と接続されている。また、ドライブ制御回路２１は、パラレルインタフェースＩＦ４を介して発光ダイオード１２と接続されている。
【００５３】
そして、電源回路２２は、外部電源１３から複数の内部電源ＳＤを生成し、各部に供給する。また、電源回路２２は、外部電源１３の立ち上がりまたは立下りを検知してパワーオン／オフリセット信号ＳＰを生成し、ドライブ制御回路２１に供給する。
【００５４】
そして、ＮＡＮＤメモリ２５ａ〜２５ｄに書き込みを行う場合、ドライブ制御回路２１は、ホスト装置１４から供給された書き込みデータをＤＲＡＭ２４に一旦格納する。そして、ドライブ制御回路２１は、ＤＲＡＭ２４に格納された書き込みデータをＮＡＮＤメモリ２５ａ〜２５ｄに転送し、ＮＡＮＤメモリ２５ａ〜２５ｄに書き込みデータを書き込む。
【００５５】
また、ＮＡＮＤメモリ２５ａ〜２５ｄから読み出しを行う場合、ドライブ制御回路２１は、ＮＡＮＤメモリ２５ａ〜２５ｄから読み出しデータを読み出し、ＤＲＡＭ２４に一旦格納する。そして、ドライブ制御回路２１は、ＤＲＡＭ２４に格納された読み出しデータをホスト装置１４に転送する。
【００５６】
図１０は、図９のドライブ制御回路の概略構成を示すブロック図である。
図１０において、ドライブ制御回路２１には、回路制御用バスＢ１、Ｂ２およびデータアクセス用バスＢ３が設けられている。そして、回路制御用バスＢ１には、ドライブ制御回路２１全体を制御するプロセッサ３１が接続されている。また、回路制御用バスＢ１には、各管理プログラム（ＦＷ）のブート用プログラムが格納されたブートＲＯＭ３３がＲＯＭコントローラ３４を介して接続されている。
【００５７】
また、回路制御用バスＢ１には、電源回路２２からのパワーオン／オフリセット信号ＳＰを受けて、リセット信号ＣＫおよびクロック信号ＲＳを各部に供給するクロックコントローラ３２が接続されている。
【００５８】
また、回路制御用バスＢ１には、回路制御用バスＢ２が接続されている。そして、回路制御バスＢ２には、温度センサ２３からのデータを受けるためのＩ２Ｃ回路３５、発光ダイオード１２にステータス表示用信号を供給するパラレルＩＯ回路３６、ＲＳ２３２ＣインタフェースＩＦ２を制御するシリアルＩＯ回路３７が接続されている。
【００５９】
また、データアクセス用バスＢ３と回路制御用バスＢ１の両方には、ＡＴＡインタフェースＩＦ１を制御するＡＴＡインタフェースコントローラ３８、ＮＡＮＤメモリ２５ａ〜２５ｄの読み書きデータの誤り訂正を行うＥＣＣ回路３９、ＮＡＮＤメモリ２５ａ〜２５ｄの読み書き消去の制御を行うＮＡＮＤコントローラ４１、ＤＲＡＭ２４の読み書き消去の制御を行うＤＲＡＭコントローラ４０が接続されている。
【００６０】
ここで、ＡＴＡインタフェースコントローラ３８の一方がＡＴＡインタフェースＩＦ１を介してホスト装置１４とのデータ送受信に使用される。
また、データアクセス用バスＢ３には、データ作業領域として使用されるＳＲＡＭ４３がＳＲＡＭコントローラ４２を介して接続されている。
【００６１】
また、ＮＡＮＤコントローラ４１には、４つのＮＡＮＤメモリ２５ａ〜２５ｄに対するＮＡＮＤインタフェース５３、ＮＡＮＤメモリ２５ａ〜２５ｄの読み書きデータの誤り訂正を行うＥＣＣ回路部５２、ＮＡＮＤメモリ２５ａ〜２５ｄとＤＲＡＭ２４との間のＤＭＡ転送制御用のＤＭＡコントローラ５１が設けられている。
【００６２】
そして、パワーオン／オフリセット信号ＳＰが電源回路２２からクロックコントローラ３２に供給されると、クロックコントローラ３２は、リセット信号ＣＫおよびクロック信号ＲＳを各部に供給する。そして、ＲＯＭコントローラ３４はブート用プログラムをブートＲＯＭ３３から読み出し、プロセッサ３１に転送する。そして、プロセッサ３１は、各管理プログラムをＮＡＮＤメモリ２５ａ〜２５ｄからＳＲＡＭ４３にロードする。そして、ＮＡＮＤコントローラ４１は、ＳＲＡＭ４３にロードされた管理プログラムに従って、ＮＡＮＤメモリ２５ａ〜２５ｄにアクセスし、ＮＡＮＤメモリ２５ａ〜２５ｄの読み書き消去の制御を行うことができる。
【００６３】
図１１は、図１０のプロセッサの概略構成を示すブロック図である。
図１１において、プロセッサ３１には、データ管理部６１、ＡＴＡコマンド処理部６２、セキュリティ管理部６３、ブートローダ６４、初期化管理部６５、デバッグサポート部６６が設けられている。
データ管理部６１は、ＮＡＮＤコントローラ４１、ＥＣＣ回路３９、Ｉ２Ｃ回路３５を介してＮＡＮＤメモリ２５ａ〜２５ｄとＤＲＡＭ２４と間のデータ転送およびＮＡＮＤメモリ２５ａ〜２５ｄに関する各種機能を制御する。
【００６４】
ＡＴＡコマンド処理部６２は、ＡＴＡインタフェースコントローラ３８、ＤＲＡＭコントローラ４０を介して、データ管理部６１と協動してデータ転送処理を行う。
セキュリティ管理部６３は、データ管理部６１およびＡＴＡコマンド処理部６２と協動して各種のセキュリティ情報を管理する。
ブートローダ６４は、パワーオン時、各管理プログラム（ＦＷ）をＮＡＮＤメモリ２５ａ〜２５ｄからＳＲＡＭ４３にロードする。
初期化管理部６５は、ドライブ２１の各コントローラ／回路の初期化を行う。
デバッグサポート部６６は、外部からＲＳ２３２ＣインタフェースＩＦ２を介して供給されたデバッグ用データを処理する。
ここで、ＮＡＮＤメモリ２５ａ〜２５ｄとして、図２の半導体チップＣＰ１〜ＣＰ４が実装された半導体パッケージＰＫ２をそれぞれ用いることで、ＮＡＮＤメモリ２５ａ〜２５ｄの大容量化を図ることが可能となるとともに、ＮＡＮＤメモリ２５ａ〜２５ｄを静電破壊から保護しつつ、ＮＡＮＤコントローラ４１の負荷容量を低減することが可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る半導体装置が適用されるソリッドステートドライブの概略構成を示すブロック図。
【図２】本発明の第１実施形態に係る半導体装置の概略構成の一例を示すブロック図。
【図３】図２の半導体装置の概略構成の一例を示す斜視図。
【図４】図２の半導体装置に適用される静電保護回路の概略構成の一例を示す図。
【図５】本発明の第２実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図。
【図６】本発明の第３実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図。
【図７】本発明の第４実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図。
【図８】本発明の第５実施形態に係る半導体装置に適用される静電保護回路の概略構成の一例を示す斜視図。
【図９】本発明の第６実施形態に係る半導体装置が適用されるソリッドステートドライブの概略構成を示すブロック図。
【図１０】図９のドライブ制御回路の概略構成を示すブロック図。
【図１１】図１０のプロセッサの概略構成を示すブロック図。
【符号の説明】
【００６６】
１  コントローラ、２  バス、３−１〜３−ｎ  ＮＡＮＤメモリ、ＣＤ、ＣＤ１〜ＣＤ４  静電保護回路、ＰＫ１、ＰＫ２  半導体パッケージ、ＣＰ１〜ＣＰｍ、ＣＰ１１〜ＣＰ１４  半導体チップ、Ｔ、Ｔ１〜Ｔ１７、Ｔ２１  外部端子、Ａ０〜Ａ７  アドレス端子、Ｒ／Ｗ  リード／ライト端子、ＣＳ  チップセレクト端子、Ｄ１〜Ｄ４  データ端子、ＰＤ１〜ＰＤｍ、ＰＤ１〜ＰＤ４、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ２ａ、ＰＤ２ｂ、ＰＤ３ａ、ＰＤ３ｂ、ＰＤ４ａ、ＰＤ４ｂ、ＰＤ１１ａ、ＰＤ１１ｂ、ＰＤ２１ａ、ＰＤ２１ｂ、ＰＤ３１ａ、ＰＤ３１ｂ  パッド電極、ＢＷ、ＢＷ１〜ＢＷ４  ボンディングワイヤ、Ｋ１〜Ｋｍ、Ｋ１１〜Ｋ１４  内部回路、Ｒ１〜Ｒ４、Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ４ｂ、Ｒ１１ａ、Ｒ１１ｂ、Ｒ１２ａ、Ｒ１２ｂ、Ｒ２１ａ、Ｒ２１ｂ、Ｒ３１ａ、Ｒ３１ｂ、Ｒ３２ａ、Ｒ３２ｂ  抵抗、Ｄａ、Ｄｂ、Ｄ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂ、Ｄ３ａ、Ｄ３ｂ、Ｄ４ａ、Ｄ４ｂ、Ｄ１１ａ、Ｄ１１ｂ、Ｄ２１ａ、Ｄ２１ｂ、Ｄ３１ａ、Ｄ３１ｂ  ダイオード、ＯＲ１、ＯＲ２  論理和回路、Ｂ１、Ｂ２  バッファ、Ｋ１１ａ  内部回路入力部、Ｋ１１ｂ  内部回路出力部、Ｋ１１ｃ  内部回路ＯＥ制御部、Ｔ１、Ｔ２  トライステートバッファ、Ｖ１  インバータ、１１  ソリッドステートドライブ、１２  発光ダイオード、１３  電源、１４  ホスト装置、１５  デバッグ用機器、２１  ドライブ制御回路、２２  電源回路、２３  温度センサ、２４  ＤＲＡＭ、２５ａ〜２５ｄ  ＮＡＮＤメモリ、３１  プロセッサ、３２  クロックコントローラ、３３  ブートＲＯＭ、３４  ＲＯＭコントローラ、３５  Ｉ２Ｃ回路、３６  パラレルＩＯ回路、３７  シリアルＩＯ回路、３８  ＡＴＡインタフェースコントローラ、３９、５２  ＥＣＣ回路、４０  ＤＲＡＭコントローラ、４１  ＮＡＮＤコントローラ、４２  ＳＲＡＭコントローラ、４３  ＳＲＡＭ、５１  ＤＭＡコントローラ、５３  ＮＡＮＤインタフェース、６１  データ管理部、６２  ＡＴＡコマンド処理部、６３  セキュリティ管理部、６４  ブートローダ、６５  初期化管理部、６６  デバッグサポート部、Ｂ１、Ｂ２  回路制御用バス、Ｂ３  データアクセス用バス、ＩＦ１  ＡＴＡインタフェース、ＩＦ２  ＲＳ２３２Ｃインタフェース、ＩＦ３  Ｉ２Ｃインタフェース、ＩＦ４  パラレルインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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