(57)【要約】【課題】クロック部のジッタによるサンプリング誤差を平均化する。  【解決手段】入力信号を標本化する第１および第２標本化部と、該第１および第２標本化部が標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、該第１および第２電荷保持部が保持した該電荷をそれぞれ放電する第１および第２放電部と、該第１標本化部に第１クロック信号を供給する第１クロック部と、該第２標本化部に第２クロック信号を供給する第２クロック部とを有し、該第１放電部の出力と該第２放電部の出力とを接続することを特徴とする。【選択図】図１
2009124447.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部が標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部が保持した前記電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
を有し、
前記第１放電部の出力と前記第２放電部の出力とを接続する
ことを特徴とする標本化装置。
【請求項２】
前記第１および第２放電部に第３クロック信号を供給する第３クロック部をさらに有することを特徴とする、請求項１に記載の標本化装置。
【請求項３】
前記第１標本化部は、前記第１クロック信号によりオンオフする第１スイッチを有し、
前記第２標本化部は、前記第２クロック信号によりオンオフする第２スイッチを有し、
前記第１電荷保持部は、前記第１スイッチとグランドとの間に接続された第１容量素子を有し、
前記第２電荷保持部は、前記第２スイッチとグランドとの間に接続された第２容量素子を有し、
前記第１放電部は、前記第３クロック信号によりオンオフする第３スイッチを有し、
前記第２放電部は、前記第３クロック信号によりオンオフする第４スイッチを有することを特徴とする、請求項２に記載の標本化装置。
【請求項４】
オペアンプをさらに有し、
前記第１電荷保持部は、第１容量素子を有し、
前記第２電荷保持部は、第２容量素子を有し、
前記第１標本化部は、前記第１容量素子の一方の電極に接続され前記第１クロック信号によりオンオフする第１スイッチおよび前記第１容量素子の他方の電極とグランドとの間に接続され第４クロック信号によりオンオフする第２スイッチを有し、
前記第２標本化部は、前記第２容量素子の一方の電極に接続され前記第２クロック信号によりオンオフする第３スイッチおよび前記第２容量素子の他方の電極とグランドとの間に接続され第５クロック信号によりオンオフする第４スイッチを有し、
前記第１放電部は、前記第１容量素子の前記一方の電極と前記オペアンプの出力との間に接続され前記第３クロック信号によりオンオフする第５スイッチおよび該第１容量素子の前記他方の電極と前記オペアンプの入力との間に接続され前記第３クロック信号によりオンオフする第６スイッチを有し
前記第２放電部は、前記第２容量素子の前記一方の電極と前記オペアンプの出力との間に接続され前記第３クロック信号によりオンオフする第７スイッチおよび該第２容量素子の前記他方の電極と前記オペアンプの入力との間に接続され前記第３クロック信号によりオンオフする第８スイッチとを有すること
を特徴とする、請求項２に記載の標本化装置。
【請求項５】
前記第４クロック信号は、前記第１クロック信号に対し前記第１スイッチのチャネル電荷が放電する時間以上遅延し、
前記第５クロック信号は、前記第２クロック信号に対し前記第３スイッチのチャネル電荷が放電する時間以上遅延すること
を特徴とする、請求項４に記載の標本化装置。
【請求項６】
前記第１クロック部および前記第２クロック部の駆動をそれぞれ制御する駆動制御部をさらに有することを特徴とする、請求項１乃至５いずれか１項に記載の標本化装置。
【請求項７】
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部で標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部で保持した電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
前記第１放電部により放電された電荷を第１ディジタル信号に変換する第１変換部と、
前記第２放電部により放電された電荷を第２ディジタル信号に変換する第２変換部と、
前記第１および第２変換部から出力される前記第１および第２ディジタル信号の平均値を出力するディジタル平均処理部と
を有することを特徴とするアナログディジタル変換装置。
【請求項８】
前記ディジタル平均処理部は、
前記第１および第２変換部から出力される前記第１および第２ディジタル信号を加算する加算部と、
加算結果を前記変換部の個数で除算する除算部と
を有することを特徴とする、請求項７に記載のアナログディジタル変換装置。
【請求項９】
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部で標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部で保持した電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
前記第１放電部および前記第２放電部に共通に接続されたディジタル変換部と
を有することを特徴とするアナログディジタル変換装置。
【請求項１０】
前記第１および第２放電部に第３クロックを供給する第３クロック部をさらに有することを特徴とする、請求項９に記載のアナログディジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の標本化を行う標本化装置およびアナログディジタル変換装置に関するものである。
【背景技術】
【０００２】
連続的に変化する信号すなわちアナログ信号をディジタル信号に変換するものとしてアナログディジタル変換装置がある。アナログ信号をディジタル信号に変換する場合、通常アナログ信号はサンプルホールド回路等により標本化される。標本化は、ＰＬＬなどのクロック部から出力されるクロック信号に同期して行われるが、当該クロック信号にはジッタが含まれる。
【０００３】
ジッタとは、信号波形の時間的な揺らぎである。これによりサンプリングのタイミングが変化する。したがって、高いサンプリング精度が要求される場合、ジッタの要求も厳しくなる。ジッタの要求が厳しくなるほど回路設計は困難になる。
【０００４】
公知文献としては、特許文献１が知られている。
【０００５】
特許文献１は、クロック部のジッタ対策として、複数個の連続するディジタル・サンプル値の平均を取る平均化回路を備える。
【特許文献１】特開２００２−１１８４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、アナログ信号の標本化において、クロック部の有するジッタの影響を小さくする標本化装置およびアナログディジタル変換装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、標本化装置は、入力信号を標本化する第１および第２標本化部と、該第１および第２標本化部が標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、該第１および第２電荷保持部が保持した該電荷をそれぞれ放電する第１および第２放電部と、該第１標本化部に第１クロック信号を供給する第１クロック部と、該第２標本化部に第２クロック信号を供給する第２クロック部とを有し、該第１放電部の出力と該第２放電部の出力とを接続することを特徴とする。
【発明の効果】
【０００８】
実施形態によれば、サンプルホールド回路を複数並列接続することにより、クロック部のジッタによるサンプルホールド回路の標本化誤差を平均化することが出来る。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について説明する。なお、本発明は以下の実施例により限定されるものではない。
【００１０】
図１は、一の実施例を説明するためのアナログディジタル変換装置図である。図１Ａにおいて、アナログディジタル変換装置への入力信号である入力アナログ信号１０３は、並列接続されたｎ個のサンプルホールド回路１００（ｎ）へそれぞれ入力される。ｎは２以上の自然数である。各サンプルホールド回路１００（ｎ）からの出力は１つに接続され、変換部１０４へ入力される。変換部１０４は入力されたアナログ信号をディジタル信号１０５に変換して出力するものであり、一般にＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）と呼ばれる。
【００１１】
各サンプルホールド回路１００（ｎ）はそれぞれ個別にクロック部１０１（ｎ）を有している。クロック部１０１（ｎ）は同一クロック源１０６に基づいて、同相・同周期でクロック信号を出力するようにそれぞれ設計されたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等である。クロック源１０６は、各クロック部１０１（ｎ）にクロック信号φ０を供給する。クロック部１０１（ｎ）は、対応する各サンプルホールド回路１００（ｎ）に対しクロック信号φｎを供給する。クロック信号φｎは、各サンプルホールド回路１００（ｎ）のサンプルホールド動作を制御する。
【００１２】
クロック信号φｈは、１つのクロック部１０２から各サンプルホールド回路１００（ｎ）に供給される。クロック信号φｈは各サンプルホールド回路１００（ｎ）に記憶された信号を出力するタイミングを制御する。クロック部１０２および１０１（１）は、後述するノンオーバーラッピング回路６００を有する。また、クロック部１０１（２）から１０１（ｎ）は、後述する遅延回路６２０を有する。この結果、φｎとφｈとがオーバーラッピングすることを回避することが出来る。
【００１３】
各サンプルホールド回路１００（ｎ）はそれぞれ標本化部、電荷保持部、および放電部を有している。標本化部は入力信号の電荷を、クロック信号φｎのタイミングで標本化する。電荷保持部はクロック信号φｎのタイミングで標本化された信号電荷を保持する。電荷保持部は例えば容量素子により実現される。放電部は電荷保持部に保持された信号電荷をφｈのタイミングでサンプルホールド回路１００（ｎ）から放電する。各サンプルホールド回路の出力は共通化されているので、各サンプルホールド回路の電荷保持部である容量素子に保持された電荷は再分配される。この結果、各容量素子の電荷量は出力前に各容量素子に充電された電荷量の平均値となる。これにより、サンプルホールド回路ごとに標本化される電圧値にばらつきがあっても、複数のサンプルホールド回路を出力部が共通となるように接続することで、その影響を最小限に抑えることが出来る。
【００１４】
図１Ｂは、図１Ａの領域１１０において、１つのクロック部から複数の標本化部にクロックを供給する場合の概略図である。クロック部１０１（１）は、サンプルホールド回路１００（１）および１００（２）にクロック信号φ１を供給する。サンプルホールド回路とクロック部とが１対１でなくても、装置全体でクロック部が複数存在していれば、クロック部のジッタを平均化するという本発明の効果を奏することが出来る。
【００１５】
図２は、クロック部１０１（ｎ）の一例であるＰＬＬ回路の構成図である。ＰＬＬに入力されるリファレンスクロック信号２０４は位相ディテクタ２００に入力される。位相ディテクタ２００は、２つの入力信号の位相差を比較し、それに比例した電圧を出力する。出力された電圧はループフィルタ２０１によりスムージングされ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２０２に入力される。ループフィルタ２０１は抵抗素子や容量素子等で実現される。ＶＣＯ２０２は、入力電圧に対応する周波数を有するクロック信号２０５を出力する。クロック信号２０５は分周器２０３により分周され、位相ディテクタ２００に入力される。
【００１６】
ＶＣＯ２０２は、マルチバイブレータ等により実現される。ＶＣＯ２０２の信号純度が低い、すなわち位相ノイズが多いとＰＬＬから出力されるクロック信号のジッタが大きくなる。
【００１７】
図３は、サンプルホールド回路の具体例および各サンプルホールド回路のスイッチを制御するクロック信号の波形図である。
【００１８】
図３Ａは図１のサンプルホールド回路１００（１）をスイッチ３００（ｎ）、３０１（ｎ）および容量素子３０２（ｎ）で具体化したものである。スイッチ３００（ｎ）、３０１（ｎ）はＭＯＳトランジスタ等により実現される。スイッチ３００（ｎ）は標本化部であり、図示しないクロック部１０１（ｎ）の出力であるクロック信号φｎにより制御される。スイッチ３０１（ｎ）は放電部であり、図示しないクロック部１０２の出力であるクロック信号φｈにより制御される。容量素子３０２（ｎ）は電荷保持部である。
【００１９】
スイッチ３００（ｎ）をオンし、スイッチ３０１（ｎ）をオフすることにより、配線３０３に入力されるアナログ入力信号は標本化され、容量素子３０２（ｎ）に電荷を充電する。スイッチ３００（ｎ）をオフすると、オフした瞬間のアナログ入力信号の電圧値が各容量素子３０２（ｎ）に保持される。クロック信号φｎが異なるジッタを有している場合、スイッチ３００（ｎ）がオフする瞬間が異なるため、各容量素子３０２（ｎ）に保持された電圧値も異なる。
【００２０】
クロック信号φｎにジッタがないとした場合における、スイッチ３００（ｎ）がオフする瞬間のアナログ入力信号の電圧値をＶｉｎとする。クロック信号φｎにジッタがある場合における、スイッチ３００（ｎ）がオフする瞬間のアナログ入力信号の電圧値を（Ｖｉｎ＋Ｖｎ）とする。Ｖｎは、ジッタにより発生するサンプリング誤差であり、ｎは２以上の自然数である。本発明において、ジッタはランダムに発生するものを対象とする。スイッチ３０１（ｎ）をオンした時のアナログ出力３０４の電圧値をＶｏｕｔ、容量素子３０２（ｎ）の容量値をＣとする。
【００２１】
２つのサンプルホールド回路の入出力部が共通となるように接続された場合、すなわちｎ＝２の場合には、
２×Ｃ×Ｖｏｕｔ＝Ｃ×（Ｖｉｎ＋Ｖ１）＋Ｃ×（Ｖｉｎ＋Ｖ２）
が成り立つ。Ｖｏｕｔについて式を整理すると、
Ｖｏｕｔ＝Ｖｉｎ＋（Ｖ１＋Ｖ２）／２
となる。つまり、サンプルホールド回路を並列接続することにより、出力電圧に発生する誤差は、個々のサンプルホールド回路におけるジッタによるサンプリング誤差の平均値となる。
【００２２】
図３Ｂは各スイッチ３００（ｎ）、３０１（ｎ）に入力されるクロック信号φｎ、φｈの信号波形図である。波形３１０（ｎ）はφｎの波形を、波形３１１はφｈの波形をそれぞれ示している。波形３１２は図３Ａにおける入力信号３０３の一例である。Ｔ１およびＴ２の斜線部は、各クロック信号φｎのジッタ発生範囲を示している。各クロック信号波形３１０（ｎ）は、ジッタ発生範囲Ｔ１のどこかで“１”から“０”になる。ジッタ発生範囲Ｔ２についても同様に動作する。ジッタの影響により波形３１２をサンプリングするタイミングが変わり、サンプリング誤差が発生することがわかる。
【００２３】
クロック信号φｈのクロック信号波形３１１は、クロック信号φｎの信号波形３１０（ｎ）に対し、“１”となるタイミングがオーバーラップしないように設計する。
【００２４】
図４は、サンプルホールド回路の他の具体例および各サンプルホールド回路のスイッチを制御するクロック信号の波形図である。
【００２５】
図４Ａは図１のサンプルホールド回路１００（１）をスイッチ４００（ｎ）、４０１（ｎ）および容量素子４０２（ｎ）で具体化したものである。スイッチ４００（ｎ）、４０１（ｎ）はそれぞれ２つのＭＯＳトランジスタ等により実現される。それぞれのＭＯＳトランジスタのオンオフは、別個のクロック信号により制御される。
【００２６】
スイッチ４００（ｎ）について、配線４０４と容量素子４０２（ｎ）とを接続するタイミングはクロック信号φｈにより、配線４０３と容量素子４０２（ｎ）とを接続するタイミングはクロック信号φｎｄにより制御される。クロック信号φｎｄは、クロック信号φｎを一定時間遅延させた信号である。スイッチ４０１（ｎ）について、配線４０５と容量素子４０２（ｎ）とを接続するタイミングはクロック信号φｈにより、配線４０７と容量素子４０２（ｎ）とを接続するタイミングはクロック信号φｎにより制御される。スイッチ４００（ｎ）および４０１（ｎ）はそれぞれ、いずれか一方の配線との接続を選択する１つのスイッチであってもよいし、それぞれの配線との接続にスイッチを１つずつ用いて接続したものとしてもよい。
【００２７】
図４Ａのサンプルホールド回路の動作について説明する。クロック信号φｎにより容量素子４０２（ｎ）と配線４０７が接続され、一定時間経過後に、クロック信号φｎｄにより配線４０３と容量素子４０２（ｎ）が接続される。容量素子４０２（ｎ）は、配線４０３に入力されるアナログ入力信号により充電される。クロック信号φｎが“０”となった瞬間のアナログ入力信号の電圧値が容量素子４０２（ｎ）に保持され、一定時間経過後に、クロック信号φｎｄが“０”となる。
【００２８】
その後、クロック信号φｈがスイッチ４００（ｎ）および４０１（ｎ）に入力され、配線４０４と容量素子４０２（ｎ）、および容量素子４０２（ｎ）と配線４０５とが接続される。これにより、図３と同様に容量素子４０２（ｎ）に充電された電荷の平均化が起こり、各容量素子４０２（ｎ）に保持された電圧値の平均値がオペアンプ４０８から出力される。オペアンプ４０８は入力側と出力側の回路を高インピーダンスで分離するため、オペアンプの出力に電荷を有する容量素子が接続されていても、サンプルホールド回路に充電された電荷が影響を受けない。これにより、アナログ入力信号のサンプリング精度を向上させることが出来る。
【００２９】
図４Ｂは各スイッチ４００（ｎ）、４０１（ｎ）に入力されるクロック信号φｎ、φｎｄ、およびφｈの信号波形図である。波形４２０（ｎ）はφｎの波形を、波形４２１（ｎ）はφｎｄの波形を、波形４２２はφｈの波形をそれぞれ示している。波形４２１（ｎ）、４２２（ｎ）の斜線部は、各クロック信号φｎ、φｎｄのジッタ発生範囲を示している。各クロック信号波形４２０（ｎ）、４２１（ｎ）は、当該ジッタ発生範囲のどこかで“１”から“０”になる。
【００３０】
クロック信号φｎｄの波形４２１（ｎ）は、クロック信号φｎの波形４２０（ｎ）を後述する一定時間遅延させたものである。また、クロック信号φｈのクロック信号波形４２２は、クロック信号φｎ、φｎｄの波形４２０（ｎ）、４２１（ｎ）に対し、“１”となるタイミングがオーバーラップしないように設計する。
【００３１】
図５は、クロック信号φｎｄをクロック信号φｎに対して一定時間遅延させる理由を説明するための図である。
【００３２】
図５Ａは、図４のスイッチ４００（ｎ）および４０１（ｎ）について、容量素子４０２（ｎ）と配線４０３および配線４０７との接続をｎ型ＭＯＳトランジスタで実現したものである。トランジスタ５０１のゲートにはＶ１が、ドレインにはＶ２が印加されている。トランジスタ５０１がオンしている場合、トランジスタ５０１のドレイン・ソース間にはチャネルが形成されている。当該チャネルを形成する電荷の大きさは（Ｖ１−Ｖ２）に比例する。
【００３３】
電圧値Ｖ１が低くなると、トランジスタ５０１はオフし、チャネルを形成していたチャネル電荷がトランジスタのドレイン、ソースにそれぞれ移動する。トランジスタがオフした場合に回路に電流パスが存在すると、この電荷が容量素子４０２（ｎ）に加算されることにより、サンプリング誤差が生じる。
【００３４】
図５Ｂはスイッチ４０１（ｎ）をスイッチ４００（ｎ）より先にオフした場合の動作を説明する図である。スイッチはｎ型ＭＯＳトランジスタで実現されており、トランジスタのオン時にはゲート電圧Ｖ１が印加されているものとする。図４の構成と同一部材には同一番号を付し、その説明は省略する。
【００３５】
スイッチ４０１（ｎ）のチャネル電荷は、トランジスタのゲート電圧Ｖ１とグランド電圧Ｖｓとの差分に比例する。Ｖｓは０Ｖであるから、スイッチ４０１（ｎ）がオフした場合に容量素子４０２（ｎ）に移動するチャネル電荷Ｑ１は常に一定である。
【００３６】
図５Ｃはスイッチ４００（ｎ）をスイッチ４０１（ｎ）より先にオフした場合の動作を説明する図である。スイッチはｎ型ＭＯＳトランジスタで実現されており、トランジスタのオン時には、ゲート電圧Ｖ１が印加されているものとする。図４の構成と同一部材には同一番号を付し、その説明は省略する。
【００３７】
スイッチ４００（ｎ）のチャネル電荷Ｑ２は、トランジスタのゲート電圧Ｖ１とドレイン電圧Ｖｉｎとの差分に比例する。Ｖｉｎはサンプリング対象のアナログ信号であるから、サンプリングのタイミングごとに異なるチャネル電荷Ｑ２が容量素子４０２（ｎ）に移動する。これが容量素子４０２（ｎ）の電荷に加算され、サンプリング誤差となる。
【００３８】
以上より、スイッチ４０１（ｎ）をスイッチ４００（ｎ）よりも先にオフすることにより、トランジスタのチャネル電荷によるサンプリング誤差を小さくすることが出来る。スイッチ４００（ｎ）とスイッチ４０１（ｎ）とのスイッチングの遅延時間は、スイッチ４０１（ｎ）のチャネル電荷が容量素子４０２（ｎ）に移動する時間以上にすることが望ましい。
【００３９】
図６は、クロック信号φｎとクロック信号φｈとの論理がオーバーラップしないようにするための回路図である。
【００４０】
図６Ａはクロック信号φ１とクロック信号φｈとを生成するノンオーバーラッピング回路６００の一例である。ＮＡＮＤ回路６０３には、クロック信号６０１と、遅延信号６１１が入力される。ＮＡＮＤ回路６０３の出力は、遅延部６０５によりＴ３時間遅延した遅延信号６１２となる。遅延部６０５は、例えばＮＯＴ回路を複数直列接続することにより構成される。直列接続するＮＯＴ回路の個数を変えることにより遅延時間を変更することが出来る。遅延信号６１２はＮＯＴ回路６０７で反転され信号６０９となる。信号６０９はクロック信号φ１である。
【００４１】
ＮＡＮＤ回路６０４には、クロック信号６０１を論理反転させたクロック信号６０２と、遅延信号６１２が入力される。ＮＡＮＤ回路６０４の出力は、遅延部６０６によりＴ４時間遅延し遅延信号６１１となる。遅延信号６１１はＮＯＴ回路６０８で反転され信号６１０となる。信号６１０はクロック信号φｈである。クロック信号φｎとφｈが同時に“１”となると、サンプルホールド回路の標本化タイミングを制御するスイッチと、標本化した電圧を出力するスイッチが同時にオンすることとなる。これはサンプリング誤差の原因となるため、遅延時間Ｔ３は遅延時間Ｔ４よりも大きくなるように遅延部を設計する。
【００４２】
図６Ｂは、クロック信号φ２からφｎまでをＴ３時間遅延させるための遅延回路の一例である。遅延回路６２０は、ＮＡＮＤ回路６２２（ｎ）、遅延部６２３（ｎ）、およびＮＯＴ回路６２４（ｎ）で構成される。ｎは２から始まる自然数である。ＮＡＮＤ回路６２２（ｎ）には“１”の信号およびクロック信号６２１（ｎ）が入力される。ＮＡＮＤ回路６２２（ｎ）の出力は、遅延部６２３（ｎ）によりＴ３時間遅延し、ＮＯＴ回路６２４（ｎ）で反転され信号６２５（ｎ）となる。信号６２５（ｎ）はクロック信号φｎであり、ｎは２から始まる自然数である。
【００４３】
図７は図６の動作を説明するための波形図である。波形７０１は図６Ａのクロック信号６０１を、波形７０２はクロック信号６０２をそれぞれ表している。波形７０２は波形７０１の論理を反転させたものである。波形７０３は図６Ａの信号６０９を、波形７０４は信号６１０を表している。波形７０５は図６Ｂの信号６２５を表している。
【００４４】
波形７０３は波形７０１からＴ３時間遅延して立下る。波形７０３の立下りからＴ４時間遅延して波形７０４が立上る。波形７０２の立下りからＴ４遅延して波形７０４が立下り、波形７０４の立下りからＴ３時間遅延して波形７０３が立上る。これにより、波形７０３と波形７０４が同時に同じ信号レベルになることはない。また、Ｔ３およびＴ４の遅延時間をクロック信号φｎまたはφｈに発生するジッタよりも大きくすることにより、ジッタの影響で波形７０３と波形７０４が同時に同じ信号レベルになることを防ぐことが出来る。これにより、サンプルホールド回路で標本化した電圧を精度よく出力することが出来る。
【００４５】
波形７０３と波形７０５を比較すると、立上りのタイミングは異なるが、立下りのタイミングは同じである。アナログ信号のサンプリング電圧値は、サンプリングクロック信号の立下りのタイミングにより決まる。よって、立下りの時間が同一であれば同一タイミングのアナログ信号をサンプリングすることが出来る。
【００４６】
図８は、図１のアナログディジタル変換装置に対し、駆動制御回路８０１を追加したものである。駆動制御回路８０１はサンプルホールド回路１００（ｎ）やクロック部１０１（ｎ）の駆動数を制御する。
【００４７】
図８のアナログディジタル変換装置は、図１のそれと同様にサンプルホールド回路１００（ｎ）、クロック部１０１（ｎ）および１０２、変換部１０４を有する。図１の構成と同一部材には同一番号を付し、その説明は省略する。駆動制御回路８０１は、ジッタの許容値に対応したサンプルホールド回路の並列動作数を決定する信号を受け、サンプルホールド回路１００（ｎ）およびクロック部１０１（ｎ）に対しそれぞれを停止または駆動させる制御信号を送る。ここで、ジッタの許容値とは、クロック信号に許容される時間方向のゆれ幅のことであり、アナログディジタル変換装置に要求される精度によって定まる。
【００４８】
ＰＬＬ等のクロック部やＡＤＣ等の変換部は一般的に、回路動作を止めるための省電力モードを有する。従って、ジッタの許容値に応じて省電力モードにするクロック部を指定して制御信号を送るように駆動制御回路８０１を設定する。また、クロック部を省電力モードにすることによりサンプルホールド回路の動作が不安定にならないようにする。例えば、クロック部１０１（１）を省電力モードにした際には、クロック部１０１（１）のクロック信号φ１を受けて動作するスイッチ、例えば図３Ａのスイッチ３００（１）が常にオンとなるようにφ１の信号を固定する。また、スイッチ３０１（１）が常にオフとなるようにする。つまり、省電力モードに設定したクロック部に対応するサンプルホールド回路は、サンプル状態に固定する。
【００４９】
本発明のアナログディジタル変換装置において、サンプルホールド回路１００（ｎ）の並列数を増やすほどジッタによる誤差の影響は小さくなる。一方、サンプルホールド回路１００（ｎ）やクロック部１０１（ｎ）の数が増加すると、消費電力が増大する。そこで、あらかじめ多段のサンプルホールド回路を実装しておき、ジッタの許容値が大きい場合にはサンプルホールド回路の動作数を減らすことにより、低消費電力化を実現することが出来る。また、ジッタの許容値に応じたアナログディジタル変換装置の再設計時間を短縮することができる。
【００５０】
図９は駆動制御回路８０１の具体的な回路構成を説明する図である。
【００５１】
図９Ａは４つの制御信号を出力可能な駆動制御回路の一例である。駆動制御回路８０１はＡＮＤ回路９２０とＯＲ回路９２１とを有する。駆動制御回路８０１は信号９００、９０１を入力し、信号９１１、９１２、９１３、および９１４を出力とする。信号９１１の出力はグランドに接続されており、常に“０”となる。信号９１２はＡＮＤ回路に入力された信号９００と９０１との論理積となる。信号９１３は信号９０１に等しい。信号９１４は信号９００と９０１との論理和となる。
【００５２】
図９Ｂは図９Ａに示す駆動制御回路８０１の真理値表である。信号９１１、９１２、９１３、および９１４を制御信号とすることにより、１から４個のサンプルホールド回路等の動作モードを制御することが出来る。例えば、制御信号が“０”の場合にはクロック部１０１（ｎ）等は動作を維持し、制御信号が“１”の場合にはクロック部１０１（ｎ）等の動作を停止すると定義する。信号９００が“０”、信号９０１が“１”の場合、制御信号９１４のみ“１”となり、他の制御信号９１１から９１３は“０”となる。そうすると、４つのクロック部１０１（ｎ）のうち３つが動作状態となり、１つが停止状態となる。このように、駆動制御部８０１への入力信号によって、クロック部１０１（ｎ）等のそれぞれの駆動を制御することができる。
【００５３】
図１０はアナログディジタル変換装置についての他の実施例を説明する図である。図１０のアナログディジタル変換装置は、サンプルホールド回路１００（ｎ）、クロック部１０１（ｎ）および１０２、変換部１０００（ｎ）、ディジタル平均処理部１００１で構成される。図１０において、図１の構成と同一部材には同一番号を付し、その説明を省略する。
【００５４】
図１０のアナログディジタル変換装置における大きな特徴は、サンプルホールド回路１００（ｎ）のそれぞれの出力に変換部１０００（ｎ）を設けた点である。ｎは２以上の自然数である。サンプルホールド回路１００（ｎ）にホールドされたアナログ信号は、それぞれ変換部１０００（ｎ）によりディジタル信号に符号化される。符号化されたディジタル信号はディジタル平均処理部１００１により平均化され、ディジタル信号１００４として出力される。
【００５５】
ディジタル平均処理部１００１は加算部１００２と除算部１００３から構成される。加算部１００２は変換部１０００（ｎ）から出力されたディジタル信号を加算する。除算部１００３は、加算されたディジタル信号を１／ｎに除算し、平均値を算出する。これにより、当該実施の形態にかかるアナログディジタル変換装置において、図１の回路同様にジッタによるサンプリング誤差を小さくすることが出来る。
【００５６】
図１１は、図１０のアナログディジタル変換装置に対し、駆動制御回路８０１を追加した回路図である。図１１のアナログディジタル変換装置はサンプルホールド回路１００（ｎ）、クロック部１０１（ｎ）および１０２、変換部１０００（ｎ）、ディジタル平均処理部１１０１、および駆動制御回路８０１により構成される。ｎは２以上の自然数である。図１１を構成する同一部品には同一符号を付し、その説明を省略する。ディジタル平均処理部１１０１は加算部１１０２と除算部１１０３とを有している。除算部１１０３は、駆動制御回路８０１の制御信号に応じて除算値ｎの値を変更する。
【００５７】
図８と同様に、駆動制御回路８０１はサンプルホールド回路１００（ｎ）、クロック部１０１（ｎ）を制御する。さらに駆動制御部８０１は、変換部１０００（ｎ）のそれぞれの駆動を制御する。本発明のアナログディジタル変換装置において、サンプルホールド回路１００（ｎ）の並列数を増やすほどジッタによる誤差の影響は小さくなる。一方、サンプルホールド回路１００（ｎ）、クロック部１０１（ｎ）、および変換部１０００（ｎ）の動作数が増加すると、消費電力が増大する。そこで、あらかじめ多段のサンプルホールド回路を実装しておき、ジッタの要求値に応じてサンプルホールド回路の動作数を減らすことにより、アナログディジタル変換装置の設計時間を短縮しつつ、低消費電力化を実現することが出来る。
【００５８】
サンプルホールド回路１００（ｎ）の動作数を減ずるに従い、除算部１１０３の除算値ｎを変更する必要がある。除算部１１０３は異なる除算値を有する複数の除算回路を有している。駆動制御回路８０１から送信される制御信号１１０５に従い、サンプルホールド回路１００（ｎ）の動作数に応じた除算値ｎを有する除算回路を選択する。これにより、サンプルホールド回路１００（ｎ）の動作数が変化しても、正確に平均値を計算することが出来る。
以下に本発明の特徴を付記する。
（付記１）
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部が標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部が保持した前記電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
を有し、
前記第１放電部の出力と前記第２放電部の出力とを接続する
ことを特徴とする標本化装置。
（付記２）
前記第１および第２放電部に第３クロック信号を供給する第３クロック部をさらに有することを特徴とする、付記１に記載の標本化装置。
（付記３）
前記第１クロック信号および前記第２クロック信号は、前記第３クロック信号がロウレベルとなった後、第１時間遅延してハイレベルとなることを特徴とする、付記１に記載の標本化装置。
（付記４）
前記第１クロック信号および前記第２クロック信号は、前記第３クロック信号がハイレベルとなる時間から第２時間よりも早くロウレベルとなることを特徴とする、付記１に記載の標本化装置。
（付記５）
前記第１時間は前記第２時間よりも長いことを特徴とする、付記４に記載の標本化装置。
（付記６）
前記第１標本化部は、前記第１クロック信号によりオンオフする第１スイッチを有し、
前記第２標本化部は、前記第２クロック信号によりオンオフする第２スイッチを有し、
前記第１電荷保持部は、前記第１スイッチとグランドとの間に接続された第１容量素子を有し、
前記第２電荷保持部は、前記第２スイッチとグランドとの間に接続された第２容量素子を有し、
前記第１放電部は、前記第３クロック信号によりオンオフする第３スイッチを有し、
前記第２放電部は、前記第３クロック信号によりオンオフする第４スイッチを有することを特徴とする、付記２に記載の標本化装置。
（付記７）
オペアンプをさらに有し、
前記第１電荷保持部は、第１容量素子を有し、
前記第２電荷保持部は、第２容量素子を有し、
前記第１標本化部は、前記第１容量素子の一方の電極に接続され前記第１クロック信号によりオンオフする第１スイッチおよび前記第１容量素子の他方の電極とグランドとの間に接続され第４クロック信号によりオンオフする第２スイッチを有し、
前記第２標本化部は、前記第２容量素子の一方の電極に接続され前記第２クロック信号によりオンオフする第３スイッチおよび前記第２容量素子の他方の電極とグランドとの間に接続され第５クロック信号によりオンオフする第４スイッチを有し、
前記第１放電部は、前記第１容量素子の前記一方の電極と前記オペアンプの出力との間に接続され前記第３クロック信号によりオンオフする第５スイッチおよび該第１容量素子の前記他方の電極と前記オペアンプの入力との間に接続され前記第３クロック信号によりオンオフする第６スイッチを有し
前記第２放電部は、前記第２容量素子の前記一方の電極と前記オペアンプの出力との間に接続され前記第３クロック信号によりオンオフする第７スイッチおよび該第２容量素子の前記他方の電極と前記オペアンプの入力との間に接続され前記第３クロック信号によりオンオフする第８スイッチとを有すること
を特徴とする、付記２に記載の標本化装置。
（付記８）
前記第４クロック信号は、前記第１クロック信号に対し前記第１スイッチのチャネル電荷が放電する時間以上遅延し、
前記第５クロック信号は、前記第２クロック信号に対し前記第３スイッチのチャネル電荷が放電する時間以上遅延すること
を特徴とする、付記７に記載の標本化装置。
（付記９）
前記第１クロック部および前記第２クロック部の駆動をそれぞれ制御する駆動制御部をさらに有することを特徴とする、付記１乃至８いずれか１つの付記に記載の標本化装置。
（付記１０）
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部で標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部で保持した電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
前記第１放電部により放電された電荷を第１ディジタル信号に変換する第１変換部と、
前記第２放電部により放電された電荷を第２ディジタル信号に変換する第２変換部と、
前記第１および第２変換部から出力される前記第１および第２ディジタル信号の平均値を出力するディジタル平均処理部と
を有することを特徴とするアナログディジタル変換装置。
（付記１１）
前記第１および第２放電部に第３クロックを供給する第３クロック部をさらに有することを特徴とする、付記１０に記載のアナログディジタル変換装置。
（付記１２）
前記ディジタル平均処理部は、
前記第１および第２変換部から出力される前記第１および第２ディジタル信号を加算する加算部と、
加算結果を前記変換部の個数で除算する除算部と
を有することを特徴とする、付記１０に記載のアナログディジタル変換装置。
（付記１３）
入力信号を標本化する第１および第２標本化部と、
前記第１および第２標本化部で標本化した電荷をそれぞれ保持する第１および第２電荷保持部と、
前記第１および第２電荷保持部で保持した電荷をそれぞれ放電する第１および第２放電部と、
前記第１標本化部に第１クロック信号を供給する第１クロック部と、
前記第２標本化部に第２クロック信号を供給する第２クロック部と、
前記第１放電部および前記第２放電部に共通に接続されたディジタル変換部と
を有することを特徴とするアナログディジタル変換装置。
（付記１４）
前記第１および第２放電部に第３クロックを供給する第３クロック部をさらに有することを特徴とする、付記１３に記載のアナログディジタル変換装置。
【図面の簡単な説明】
【００５９】
【図１】実施例１のアナログディジタル変換装置図
【図２】ＰＬＬ回路図
【図３】サンプルホールド回路図
【図４】サンプルホールド回路図
【図５】実施例１のアナログディジタル変換装置図
【図６】ノン・オーバーラッピング回路図
【図７】クロック信号波形図
【図８】アナログディジタル変換装置図
【図９】駆動制御回路図
【図１０】実施例２のアナログディジタル変換装置図
【図１１】実施例２のアナログディジタル変換装置図
【符号の説明】
【００６０】
１００（ｎ）         サンプルホールド回路
１０１（ｎ）         クロック部
１０２               クロック部
１０３               アナログ信号
１０４               変換部
１０５               ディジタル信号
１０６               クロック源
２００               位相ディテクタ
２０１               ループフィルタ
２０２               ＶＣＯ
２０３               分周器
２０４               リファレンスクロック
２０５               出力クロック信号
３００（ｎ）         スイッチ
３０１（ｎ）         スイッチ
３０２（ｎ）         容量素子
３１０（ｎ）、３１１ クロック信号波形
３１２               入力信号波形
４０８               オペアンプ
４００（ｎ）         スイッチ
４０１（ｎ）         スイッチ
４０２（ｎ）         容量素子
４２０（ｎ）         クロック信号波形
４２１（ｎ）、４２２ クロック信号波形
５０１               ＭＯＳトランジスタ
６００               ノンオーバーラッピング回路
６０５、６０６              遅延部
６２０（ｎ）         遅延回路
７０１〜７０５              クロック信号波形
８０１               駆動制御部
９２０               ＡＮＤ回路
９２１               ＯＲ回路
１０００（ｎ）              ＡＤＣ
１００１、１１０１   ディジタル平均処理部
１００２、１１０２   加算部
１００３、１１０３   除算部
１００４、１１０４   ディジタル信号
１１０５             制御信号
【図１】
2009124447.tif 000003
【図２】
2009124447.tif 000004
【図３】
2009124447.tif 000005
【図４】
2009124447.tif 000006
【図５】
2009124447.tif 000007
【図６】
2009124447.tif 000008
【図７】
2009124447.tif 000009
【図８】
2009124447.tif 000010
【図９】
2009124447.tif 000011
【図１０】
2009124447.tif 000012
【図１１】
2009124447.tif 000013