(57)【要約】【課題】スイッチング損失を大きく増加させることなく、導通損失を低減し、電力損失の低減を図る。【解決手段】半導体基板２０１の表面に、リサーフ領域２０２とベース領域２０６とが互いに隣接するように形成されている。ベース領域２０６上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ベース領域２０６内には、エミッタ／ソース領域２０８が形成されている。リサーフ領域２０２内には、ベース領域２０６とは隔離してドレイン領域２１４が形成されている。リサーフ領域２０２内には、ベース領域２０６とは隔離してコレクタ領域２０９が、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離がドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くなるように形勢されている。【選択図】図３
2009054924.tif 000002
【特許請求の範囲】
【請求項１】
通常ＲＥＳＵＲＦのハイブリッドＩＧＢＴ＋ドレイン段差
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体層内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは隔離して形成された第２導電型のエミッタ／ソース領域と、
前記エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記リサーフ領域内に前記ベース領域とは隔離して形成された第２導電型のドレイン領域と、
前記リサーフ領域内に前記ベース領域とは隔離して形成された第１導電型のコレクタ領域と、
前記半導体基板上に形成され、前記コレクタ領域及び前記ドレイン領域と電気的に接続するコレクタ／ドレイン電極と、
前記半導体基板上に形成され、前記ベース領域及び前記エミッタ／ソース領域と電気的に接続するエミッタ／ソース電極と、を備え、
前記コレクタ領域から前記エミッタ／ソース領域までの距離が、前記ドレイン領域から前記エミッタ／ソース領域までの距離よりも短いことを特徴とする半導体装置。
【請求項２】
ＳＣ構造のハイブリッドＩＧＢＴ＋ドレイン段差
前記リサーフ領域内の表層部に、前記ベース領域と電気的に接続して形成される、第１導電型の頂上半導体層を更に備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＳＣ構造のハイブリッドＩＧＢＴ＋ドレイン段差＋耐圧保持部ＰＴＯＰ段差
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向において、個々の前記ドレイン領域から前記頂上半導体層の少なくとも一部までの距離が、前記コレクタ領域から前記頂上半導体層の少なくとも一部までの距離と同じになるように、前記頂上半導体層が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ＳＣ構造のハイブリッドＩＧＢＴ＋ドレイン段差＋コレクタＰＴＯＰ
前記頂上半導体層とほぼ同じ濃度、ほぼ同じ深さを有する第１導電型のコレクタ領域を備えていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
ＤＣ構造のハイブリッドＩＧＢＴ＋ドレイン段差
前記リサーフ領域内に、前記ベース領域と電気的に接続して形成される、第１導電型の埋め込み半導体層を更に備えていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
ＤＣ構造のハイブリッドＩＧＢＴ＋ドレイン段差＋耐圧保持部ＰＢ段差
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向において、個々の前記ドレイン領域から前記埋め込み半導体層の少なくとも一部までの距離が、前記コレクタ領域から前記埋め込み半導体層の少なくとも一部までの距離と同じになるように、前記埋め込み半導体層が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ドレイン段差付ハイブリッドＩＧＢＴの補強
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向に対して垂直な方向に、前記コレクタ領域と前記ドレイン領域とが交互に配列するように、複数の前記コレクタ領域及び複数の前記ドレイン領域が形成されていることを特徴とする請求項１から６いずれかに記載の半導体装置。
【請求項８】
ドレイン段差改
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向において、一つまたは複数の凹凸を持った前記コレクタ領域を備え、
前記コレクタ領域から前記エミッタ／ソース領域の少なくとも一部までの距離が、前記コレクタ領域に隣り合う前記ドレイン領域から前記エミッタ／ソース領域までの距離よりも短いことを特徴とする請求項１から７いずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置に関するものである。
【背景技術】
【０００２】
従来例に係る半導体装置として、ＭＯＳＦＥＴ動作とＩＧＢＴ動作との双方を兼ね備えた横型ＩＧＢＴについて、図１４〜図１６を参照しながら説明する（例えば、特許文献１参照）。図１６は、従来例に係る半導体装置の構造について示す平面図である。また、図１４は、従来例に係る半導体装置の構造について示す断面図であって、具体的には、図１６に示すＡ−Ａ’線における断面図である。一方、図１５は、従来例に係る半導体装置の構造について示す断面図であって、具体的には図１６に示すＢ−Ｂ’線における断面図である。
【０００３】
図１４及び１５に示すように、Ｐ-型半導体基板１０１（例えば濃度１Ｅ１４／ｃｍ3）の表面にはＮ型リサーフ領域１０２（例えば濃度１Ｅ１６／ｃｍ3、深さ７μｍ）が形成されている。さらにリサーフ領域１０２と隣り合ってＰ型ベース領域１０６（例えば濃度１Ｅ１６／ｃｍ3、深さ４μｍ）が形成されている。
【０００４】
ベース領域１０６内には、Ｎ型リサーフ領域１０２とは隔離して、Ｐ+型コンタクト領域１１０（例えば濃度１Ｅ１９／ｃｍ3、深さ２μｍ）及びＮ+型エミッタ／ソース領域１０８（例えば濃度１Ｅ２０／ｃｍ3、深さ０.５μｍ）が形成されている。また、エミッタ／ソース領域１０８上には、ベース領域１０６をまたがってリサーフ領域１０２まで延設するように、ゲート絶縁膜１０３が形成されており、ゲート絶縁膜１０３上にはゲート電極１０７が形成されている。
【０００５】
リサーフ領域１０２表層部には、Ｐ+型コレクタ領域１０９（例えば濃度１Ｅ１９／ｃｍ3、深さ１μｍ）が形成されている（特に図１４参照）。さらにリサーフ領域１０２表層部には、Ｎ+型ドレイン領域１１４（例えば濃度１Ｅ２０／ｃｍ3、深さ０.５μｍ）が、コレクタ領域１０９と離隔するように形成されている（特に図１５参照）。ここで、コレクタ領域１０９とドレイン領域１１４とは、図１６に示すように、コレクタ領域１０９からエミッタ／ソース領域１０８へ向かう方向に対して垂直な方向に、交互に配列するように形成されている。
【０００６】
また、半導体基板１０１上には、リサーフ領域１０２の表面に形成されたフィールド絶縁膜１０４を介して、層間膜１０５が形成されている。
【０００７】
半導体基板１０１上には、コレクタ領域１０９とドレイン領域１１４との双方と電気的に接続するコレクタ／ドレイン電極１１１が形成される一方、半導体基板１０１上には、コンタクト領域１１０とエミッタ／ソース領域１０８との双方と電気的に接続するエミッタ／ソース電極１１２が形成されている。
【０００８】
なお層間膜１０５上には保護膜１１３が形成されている。
【０００９】
従来例に係る半導体装置では、コレクタ／ドレイン電極１１１とエミッタ／ソース電極１１２との間を正バイアスし、ゲート電極１０７に正の電圧を印加すると、ドレイン領域１１４からエミッタ／ソース電極１１２に電子電流が流れ、ＭＯＳＦＥＴ動作を行う。
【００１０】
一方、エミッタ／ソース電極１１２に流れる電子電流がある程度大きくなり、コレクタ領域１０９の電位と、リサーフ領域１０２におけるコレクタ領域１０９を囲う部分の電位との間にある電位差が約０．６Ｖに達すると、コレクタ領域１０９からリサーフ領域１０２に正孔が注入され、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行する（図１７参照）。
【００１１】
このように、従来例に係る半導体装置では、素子に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作を行う一方、素子に流れるコレクタ電流がある程度大きくなるとＩＧＢＴ動作を行う。すなわち、素子に流れるコレクタ電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置を実現することができる。
【００１２】
なお、コレクタ領域１０９とドレイン領域１１４とが、図１６に示すように、コレクタ領域１０９からエミッタ／ソース領域１０８へ向かう方向に対して垂直な方向に、交互に配列するように形成されている。このようにすると、垂直な方向（すなわち、コレクタ領域１０９とドレイン領域１１４とが配列する方向）におけるコレクタ領域１０９の幅を設定することができる。そのため、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わるときのコレクタ／ドレイン電圧（すなわち、電圧降下により、コレクタ領域の電位とリサーフ領域におけるコレクタ領域を囲う部分の電位との間にある電位差が約０．６Ｖに達するときのコレクタ電圧（これをＶｃｈとする））を容易に設定することができる（例えば約３Ｖ）。このため、高速スイッチング性能を持つＭＯＳＦＥＴ動作が可能であるコレクタ／ドレイン電圧の範囲を設定する（すなわち、例えば約３Ｖよりも大きなコレクタ電圧に達するまで、高速スイッチング性能を持つＭＯＳＦＥＴ動作を行うように設計する）等、コレクタ／ドレイン電圧がＶｃｈ周辺である場合において、より実用的な設計が可能となるので、例えば、優れたスイッチング特性を有するＭＯＳＦＥＴ動作と、低い導通抵抗を有するＩＧＢＴ動作とのバランスを自由に設計することが可能である。
【特許文献１】特開２００７−１１５８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来例に係る半導体装置として挙げたＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わる半導体装置では、以下に示す問題がある。
【００１４】
ＩＧＢＴではバイポーラトランジスタと同様に伝導度変調が起きるため、導通損失の低減を図ることができ、同等のチップサイズを有するＭＯＳＦＥＴと比較して、電力損失を小さくすることができる。一方で、導通状態から遮断状態に切り替わるターンオフ時に半導体基板１０１内部に残留している過剰キャリアの引き抜きに時間を要する。そのため、ＩＧＢＴのスイッチング速度はＭＯＳＦＥＴのスイッチング速度よりも遅くなり、結果スイッチング損失が大きく、電力損失が十分に低減できない問題がある。特に、低いコレクタ電圧でも導通損失を低減するために、コレクタ領域１０９からエミッタ／ソース領域１０８へ向かう方向に対して垂直な方向におけるコレクタ領域１０９の幅を広く設計した場合（例えばＶｃｈ＝約２Ｖ）に、ターンオフ時に半導体基板１０１に残留している過剰キャリアの量が多くなり、スイッチング損失が増加してしまい、導通損失とスイッチング損失のトレードオフが存在する。
【００１５】
前記に鑑み本発明は、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わる半導体装置において、Ｖｃｈを低く設定しても、ターンオフ時に半導体基板１０１に残留している過剰キャリアの量を低減し、引き抜きに要する時間を短くすることで、導通損失の低減とスイッチング損失の低減の両立を図ることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
半導体層内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
ベース領域内にリサーフ領域とは隔離して形成された第２導電型のエミッタ／ソース領域と、
エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、
ゲート絶縁膜上に形成されたゲート電極と、
リサーフ領域内にベース領域とは隔離して形成された第２導電型のドレイン領域と、
リサーフ領域内にベース領域とは隔離して形成された第１導電型のコレクタ領域と、
半導体基板上に形成され、コレクタ領域及びドレイン領域と電気的に接続するコレクタ／ドレイン電極と、
半導体基板上に形成され、ベース領域及びエミッタ／ソース領域と電気的に接続するエミッタ／ソース電極と、を備え、
前記コレクタ領域から前記エミッタ／ソース領域までの距離が、前記ドレイン領域から前記エミッタ／ソース領域までの距離よりも短いことを特徴とする。
【００１７】
本発明の半導体装置によると、コレクタ領域からエミッタ／ソース領域までの距離を、ドレイン領域からエミッタ／ソース領域までの距離よりも短くすることで、リサーフ領域におけるコレクタ領域を囲う部分を拡大することができるため、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へのコレクタ領域の幅の拡張によるＶｃｈの低下と同等の効果を与えることができる。これにより、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へコレクタ領域の幅を拡張することなく、Ｖｃｈを小さく設定することが可能となる。さらに、コレクタ領域からエミッタ／ソース領域へ向かう方向へのコレクタ領域の長さの延長は、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へのコレクタ領域の幅の拡張に比べ、コレクタ領域の少数キャリア注入効率増加への影響が小さいため、ターンオフ時に半導体基板に残留している過剰キャリアの量はほとんど増加しない。すなわち、スイッチング損失を大きく増加させることなく、導通損失を低減することができ、トレードオフの改善を図ることができる。
【００１８】
また、本発明の半導体装置において、リサーフ領域内の表層部に、ベース領域と電気的に接続して形成される、第１導電型の頂上半導体層を更に備えていることが好ましい。
【００１９】
このようにすると、リサーフ領域内に頂上半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、頂上半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００２０】
更には、このようにすると、逆バイアス時に、リサーフ領域内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度の高濃度化を図ることができるので、リサーフ領域内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２１】
また、本発明の半導体装置において、コレクタ領域からエミッタ／ソース領域へ向かう方向において、個々のドレイン領域から頂上半導体層の少なくとも一部までの距離が、コレクタ領域から頂上半導体層の少なくとも一部までの距離と同じになるように、頂上半導体層が形成されていることが好ましい。
【００２２】
このようにすることで、逆バイアス時に、リサーフ領域内に空乏層がさらに拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度のさらなる高濃度化を図ることができるので、リサーフ領域内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２３】
更には、このようにすると、ドレイン／コレクタ電流が頂上半導体層の凹部に向かって流れやすくなり、ＭＯＳＦＥＴ動作時におけるコレクタ領域周辺のドレイン／コレクタ電流密度が高くなるため、コレクタ領域の電位と、リサーフ領域におけるコレクタ領域を囲う部分の電位との間にある電位差が大きくなる。これにより、コレクタ領域を拡大することなく、Ｖｃｈをより小さく設定することが可能となる。
【００２４】
また、本発明の半導体装置において、頂上半導体層とほぼ同じ濃度、ほぼ同じ深さを有する第１導電型のコレクタ領域を備えていることが好ましい。
【００２５】
このようにすることで、コレクタ領域を頂上半導体層とほぼ同じ濃度で形成しているので、コレクタ領域を高濃度層で形成した半導体装置に比べて、半導体基板に注入される過剰キャリアが抑制される。これにより、ＩＧＢＴ動作におけるターンオフ時に半導体基板に残留している過剰キャリアの量も低減され、スイッチング速度を改善することができる。
【００２６】
また、本発明の半導体装置において、リサーフ領域内に、ベース領域と電気的に接続して形成される、第１導電型の埋め込み半導体層を更に備えていることが好ましい。
【００２７】
このようにすると、リサーフ領域内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００２８】
更には、このようにすると、逆バイアス時に、リサーフ領域内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度の高濃度化を図ることができるので、リサーフ領域内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２９】
また、本発明の半導体装置において、コレクタ領域からエミッタ／ソース領域へ向かう方向において、個々のドレイン領域から埋め込み半導体層の少なくとも一部までの距離が、コレクタ領域から埋め込み半導体層の少なくとも一部までの距離と同じになるように、埋め込み半導体層が形成されていることが好ましい。
【００３０】
このようにすることで、逆バイアス時に、リサーフ領域内に空乏層がさらに拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度のさらなる高濃度化を図ることができるので、リサーフ領域内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００３１】
更には、このようにすると、ドレイン／コレクタ電流が埋め込み半導体層の凹部に向かって流れやすくなり、ＭＯＳＦＥＴ動作時におけるコレクタ領域周辺のドレイン／コレクタ電流密度が高くなるため、コレクタ領域の電位と、リサーフ領域におけるコレクタ領域を囲う部分の電位との間にある電位差が大きくなる。これにより、コレクタ領域を拡大することなく、Ｖｃｈをより小さく設定することが可能となる。
【００３２】
また、本発明の半導体装置において、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向に、コレクタ領域とドレイン領域とが交互に配列するように、複数のコレクタ領域及び複数のドレイン領域が形成されていることが好ましい。
【００３３】
このようにすることで、コレクタ領域とドレイン領域とが、コレクタ領域からエミッタ領域に向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域内に形成されているので、コレクタ領域における垂直な方向（すなわち、コレクタ領域とドレイン領域とが配列する方向）におけるコレクタ領域の幅を設定することができる。そのため、優れたスイッチング特性を有するＭＯＳＦＥＴ動作と、低い導通抵抗を有するＩＧＢＴ動作とのバランスを自由に設計することが可能となる。
【００３４】
また、本発明の半導体装置において、コレクタ領域からエミッタ／ソース領域へ向かう方向において、一つまたは複数の凹凸を持ったコレクタ領域を備え、
コレクタ領域からエミッタ／ソース領域の少なくとも一部までの距離が、コレクタ領域に隣り合うドレイン領域からエミッタ／ソース領域までの距離よりも短いことが好ましい。
【００３５】
このようにすることで、コレクタ領域からエミッタ／ソース領域の少なくとも一部までの距離が、コレクタ領域に隣り合うドレイン領域からエミッタ／ソース領域までの距離よりも短いために、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へのコレクタ領域の幅の拡張によるＶｃｈの低下と同等の効果を与えることができる。これにより、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へコレクタ領域の幅を拡張することなく、低コレクタ／ドレイン電圧でもＩＧＢＴ動作が可能となる。さらに、コレクタ領域からエミッタ／ソース領域へ向かう方向へのコレクタ領域の長さの延長は、コレクタ領域からエミッタ／ソース領域へ向かう方向に対して垂直な方向へのコレクタ領域の幅の拡張に比べ、コレクタ領域の少数キャリア注入効率増加への影響が小さいため、ターンオフ時に半導体基板に残留している過剰キャリアの量はほとんど増加しない。さらには、コレクタ領域からエミッタ／ソース領域へ向かう方向において、一つまたは複数の凹凸を持ったコレクタ領域を形成することで、凹凸のないコレクタ領域に比べて、コレクタ領域の体積を低減することが可能となり、過剰キャリアの注入を低減することができ、スイッチング損失の低減を図ることができる。
【発明の効果】
【００３６】
本発明に係る半導体装置によると、スイッチング損失を大きく増加させることなく、導通損失を低減することができるので、電力損失の低減を図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００３８】
（第１の実施形態）
以下に、本発明の第１実施形態に係る高耐圧半導体スイッチング素子について、図１〜図３を参照しながら説明する。図３は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図３に示すＣ−Ｃ'線における断面図である。一方、図２は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図３に示すＤ−Ｄ'線における断面図である。尚、図３において、一部の構成要素の図示を省略している。
【００３９】
図１及び図２に示すように、Ｐ-型半導体基板２０１（例えば濃度１Ｅ１４／ｃｍ3）の表面にはＮ型リサーフ領域２０２（例えば濃度１Ｅ１６／ｃｍ3、深さ７μｍ）が形成されている。さらにリサーフ領域２０２と隣り合ってＰ型ベース領域２０６（例えば濃度１Ｅ１６／ｃｍ3、深さ４μｍ）が形成されている。
【００４０】
ベース領域２０６内には、Ｎ型リサーフ領域２０２とは隔離して、Ｐ+型コンタクト領域２１０（例えば濃度１Ｅ１９／ｃｍ3、深さ２μｍ）及びＮ+型エミッタ／ソース領域２０８（例えば濃度１Ｅ２０／ｃｍ3、深さ０．５μｍ）が形成されている。また、エミッタ／ソース領域２０８上には、ベース領域２０６をまたがってリサーフ領域２０２まで延設するように、ゲート絶縁膜２０３が形成されており、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。
【００４１】
リサーフ領域２０２表層部には、Ｐ+型コレクタ領域２０９（例えば濃度１Ｅ１９／ｃｍ3、深さ１μｍ）が形成されている（特に図１参照）。さらにリサーフ領域２０２表層部には、Ｎ+型ドレイン領域２１４（例えば濃度１Ｅ２０／ｃｍ３、深さ０．５μｍ）が、コレクタ領域２０９と離隔するように形成されている（特に図２参照）。ここで、コレクタ領域２０９とドレイン領域２１４とは、図３に示すように、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向に、交互に配列するように形成されている。ここで図３中のコレクタ領域２０９の、垂直方向での長さＸは例えば６０μｍ、ドレイン領域２１４の、垂直方向での長さＹは例えば３０μｍ程度である。また、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離Ｖは例えば７０μｍであり、ドレイン領域２１４からエミッタ／ソース領域２０８までの距離Ｗは例えば７５μｍであり、その差Ｚはこの場合５μｍとなる。
【００４２】
また、半導体基板２０１上には、リサーフ領域２０２の表面に形成されたフィールド絶縁膜２０４を介して、層間膜２０５が形成されている。
【００４３】
半導体基板２０１上には、コレクタ領域２０９とドレイン領域２１４との双方と電気的に接続するコレクタ／ドレイン電極２１１が形成される一方、半導体基板２０１上には、コンタクト領域２１０とエミッタ／ソース領域２０８との双方と電気的に接続するエミッタ／ソース電極２１２が形成されている。
【００４４】
尚、層間膜２０５上には保護膜２１３が形成されている。
【００４５】
本実施形態１に係る半導体装置では、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２との間を正バイアスし、ゲート電極２０７に正の電圧を印加すると、ドレイン領域２１４からエミッタ／ソース電極２１２に電子電流が流れ、ＭＯＳＦＥＴ動作を行う。
【００４６】
一方、エミッタ／ソース電極２１２に流れる電子電流がある程度大きくなり、コレクタ領域２０９の電位と、リサーフ領域２０２におけるコレクタ領域２０９を囲う部分の電位との間にある電位差が約０．６Ｖに達すると、コレクタ領域２０９からリサーフ領域２０２に正孔が注入され、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行する。
【００４７】
本実施形態１に係る、素子に流れるコレクタ／ドレイン電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行うスイッチング素子では、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離を、ドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くすることで、リサーフ領域２０２におけるコレクタ領域２０９を囲う部分を拡大することができるため、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向へのコレクタ領域２０９の幅の拡張によるＶｃｈの低下と同等の効果を与えることができる。これにより、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向へコレクタ領域２０９の幅を拡張することなく、Ｖｃｈを小さくすることが可能となる（例えば約２Ｖ）。さらに、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向へのコレクタ領域２０９の長さの延長は、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向へのコレクタ領域２０９の幅の拡張に比べ、コレクタ領域２０９の少数キャリア注入効率増加への影響が小さいため、ターンオフ時に半導体基板に残留している過剰キャリアの量はほとんど増加しない。すなわち、スイッチング損失を大きく増加させることなく、導通損失を低減することができ、トレードオフの改善を図ることができる。
【００４８】
尚、第１の実施形態では、図３に示すように、コレクタ領域２０９とドレイン領域２１４とが、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域２０２内に形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、リサーフ領域２０２内に形成されたドレイン領域２１４（又はコレクタ領域２０９）の表面に、複数のコレクタ領域２０９（又はドレイン領域２１４）の各々が、互いに間隔を空けて埋め込むように形成されている場合においても、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離が、ドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短いならば、本発明と同様の効果を得ることができる。
【００４９】
また、本発明に係る半導体装置の構造は、第１の実施形態に示す図１〜図３に限定されるものではない。以下に、変形例に係る半導体装置の構造について、図４および図５を参照しながら説明する。図４および図５は、変形例に係る半導体装置の構造について示す平面図である。尚、図４および図５において、本発明の第１の実施形態に係る半導体装置の構成要素と同一の構成要素については、同一の符号を示す。
【００５０】
＜変形例＞
以下に、変形例に係る半導体装置において、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００５１】
変形例に係る半導体装置では、図４に示すように、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向に凸な部分を持つコレクタ領域２０９ａが、コレクタ領域２０９ａの凸部からエミッタ／ソース領域２０８までの距離をコレクタ領域２０９ａに隣り合うドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くなるように形成されている（例えば各距離の差Ｚ＝１０μｍ）。
【００５２】
このようにすることで、コレクタ領域２０９ａからエミッタ／ソース領域２０８の少なくとも一部までの距離が、コレクタ領域２０９ａに隣り合うドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短いために、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向におけるコレクタ領域２０９ａの幅の拡張によるＶｃｈの低下と同等の効果を与えることができる。これにより、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向におけるコレクタ領域２０９ａの幅を拡張することなく、低コレクタ／ドレイン電圧でもＩＧＢＴ動作が可能となる。さらに、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向におけるコレクタ領域２０９ａの長さの延長は、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向におけるコレクタ領域２０９ａの幅の拡張に比べ、コレクタ領域２０９ａの少数キャリア注入効率増加への影響が小さいため、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量はほとんど増加しない。さらには、コレクタ領域２０９ａからエミッタ／ソース領域２０８へ向かう方向に凸な部分を持ったコレクタ領域２０９ａを形成することで、凹凸のないコレクタ領域に比べて、コレクタ領域の体積を低減することが可能となり、過剰キャリアの注入を低減することができ、スイッチング損失の低減を図ることができる。
【００５３】
また、変形例に係る半導体装置は、図５に示すように、コレクタ領域２０９ｂからエミッタ／ソース領域２０８へ向かう方向に凹な部分を持つコレクタ領域２０９ｂが、コレクタ領域２０９ｂからエミッタ／ソース領域２０８の少なくとも一部までの距離をコレクタ領域２０９ａに隣り合うドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くなるように形成されている場合（例えば各距離の差Ｚ＝１０μｍ）においても、図４の変形例と同様の効果を得ることができる。
【００５４】
さらに、コレクタ領域２０９ｂからエミッタ／ソース領域２０８へ向かう方向に複数の凹凸を持つコレクタ領域２０９ｂが、コレクタ領域２０９ｂからエミッタ／ソース領域２０８の少なくとも一部までの距離をコレクタ領域２０９ｂに隣り合うドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くなるように形成されている場合においても、変形例と同様の効果を得ることができる。
【００５５】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る高耐圧半導体スイッチング素子について、図６〜図８を参照しながら説明する。図８は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。図６は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図８に示すＥ−Ｅ'線における断面図である。一方、図７は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図８に示すＦ−Ｆ'線における断面図である。尚、図８において、一部の構成要素の図示を省略している。尚、図６〜図８において、前述した本発明の第１の実施形態に係る半導体装置の構成要素と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第１の実施形態に係る半導体装置と同様の説明は繰り返し行わない。
【００５６】
以下に、本実施形態に係る半導体装置において、前述した第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００５７】
本実施形態に係る半導体装置において、Ｎ型リサーフ領域２０２（例えば濃度１Ｅ１６／ｃｍ3、深さ７μｍ）内の表層部に、ベース領域２０６と電気的に接続して形成される、第１導電型の頂上半導体層３１５（例えば濃度１Ｅ１６／ｃｍ3、深さ１μｍ）を更に備えている。
【００５８】
また、コレクタ領域３０９は、リサーフ領域２０２表層部に頂上半導体層３１５と隔離するように形成され、頂上半導体層３１５とほぼ同じ濃度、ほぼ同じ深さを有する。
【００５９】
このコレクタ領域３０９表層部には、Ｐ+型コレクタコンタクト領域３１７（例えば濃度１Ｅ１９／ｃｍ3、深さ０．５μｍ）が形成されている。
【００６０】
また、本実施形態に係る半導体装置において、コレクタ領域３０９からエミッタ／ソース領域２０８へ向かう方向において、個々のドレイン領域２１４から頂上半導体層３１５の少なくとも一部までの距離Ｐ（例えばＰ＝１０μｍ）が、コレクタ領域３０９から頂上半導体層３１５の少なくとも一部までの距離Ｑ（例えばＱ＝１０μｍ）と同じになるように、頂上半導体層３１５が形成されている。
【００６１】
本実施形態に係る半導体装置によると、リサーフ領域２０２内に頂上半導体層３１５が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、頂上半導体層３１５からも、半導体基板２０１に残留している過剰キャリアを効率良く引き抜くことができる。
【００６２】
更には、このようにすると、逆バイアス時に、リサーフ領域２０２内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域２０２に含まれる不純物濃度の高濃度化を図ることができるので、リサーフ領域２０２内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００６３】
また、コレクタ領域３０９を頂上半導体層３１５とほぼ同じ濃度で形成しているので、コレクタ領域３０９を高濃度層で形成した従来の半導体装置に比べて、半導体基板２０１に注入される過剰キャリアが抑制される。これにより、ＩＧＢＴ動作におけるターンオフ時に半導体基板２０１に残留している過剰キャリアの量も低減され、スイッチング速度をさらに改善することができる。
【００６４】
更に、コレクタ領域３０９からエミッタ／ソース領域２０８へ向かう方向において、個々のドレイン領域２１４から頂上半導体層３１５の少なくとも一部までの距離が、コレクタ領域３０９から頂上半導体層３１５の少なくとも一部までの距離と同じになるように配置されていることで、逆バイアス時に、リサーフ領域２０２内に空乏層がさらに拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域２０２に含まれる不純物濃度のさらなる高濃度化を図ることができるので、リサーフ領域２０２内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００６５】
更には、このようにすると、ドレイン／コレクタ電流が頂上半導体層３１５の凹部に向かって流れやすくなり、ＭＯＳＦＥＴ動作時におけるコレクタ領域３０９周辺のドレイン／コレクタ電流密度が高くなるため、コレクタ領域３０９の電位と、リサーフ領域２０２におけるコレクタ領域３０９を囲う部分の電位との間にある電位差が大きくなる。これにより、コレクタ領域３０９を拡大することなく、Ｖｃｈをより小さく設定することが可能となる。
【００６６】
尚、第２の実施形態では、コレクタ領域３０９が、リサーフ領域２０２表層部に頂上半導体層３１５と隔離するように形成され、頂上半導体層３１５とほぼ同じ濃度、ほぼ同じ深さを有する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、コレクタ領域３０９がＰ+型コレクタコンタクト領域３１７とほぼ同じ濃度、ほぼ同じ深さを有する場合においても、本発明と同様の効果を得ることができる。
【００６７】
尚、第２の実施形態では、コレクタ領域３０９からエミッタ／ソース領域２０８へ向かう方向において、個々のドレイン領域２１４から頂上半導体層３１５の少なくとも一部までの距離が、コレクタ領域３０９から頂上半導体層３１５の少なくとも一部までの距離と同じになるように、頂上半導体層３１５が形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、コレクタ領域３０９からエミッタ／ソース領域２０８へ向かう方向において、個々のドレイン領域２１４から頂上半導体層３１５までの距離が、コレクタ領域３０９から頂上半導体層３１５までの距離と異なる場合においても、本発明と同様の効果を得ることができる。
【００６８】
尚、第２の実施形態では、リサーフ領域２０２内に頂上半導体層３１５が一層形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、頂上半導体層３１５に加えて、リサーフ領域２０２内における頂上半導体層３１５の形成位置よりも深い位置に、複数の半導体層が形成されている場合においても、本発明と同様の効果を得ることができる。また例えば、複数の頂上半導体層の各々が、コレクタ領域３０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域２０２内に形成されている場合においても、本発明と同様の効果を得ることができる。
【００６９】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る高耐圧半導体スイッチング素子について、図９〜図１１を参照しながら説明する。図１１は、本発明の第３の実施形態に係る半導体装置の構造について示す平面図である。図９は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図１１に示すＧ−Ｇ'線における断面図である。一方、図１０は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図１１に示すＨ−Ｈ'線における断面図である。尚、図１１において、一部の構成要素の図示を省略している。尚、図９〜図１１において、前述した本発明の第１の実施形態に係る半導体装置の構成要素と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第１の実施形態に係る半導体装置と同様の説明は繰り返し行わない。
【００７０】
以下に、本実施形態に係る半導体装置において、前述した第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００７１】
本実施形態に係る半導体装置において、Ｎ型リサーフ領域２０２（例えば濃度１Ｅ１６／ｃｍ3、深さ７μｍ）内の表層部に、ベース領域２０６と電気的に接続して形成される、第１導電型の埋め込み半導体層４１６を更に備えている。
【００７２】
本実施形態に係る半導体装置によると、リサーフ領域２０２内に埋め込み半導体層４１６が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層４１６からも、半導体基板２０１に残留している過剰キャリアを効率良く引き抜くことができる。
【００７３】
更には、このようにすると、逆バイアス時に、リサーフ領域２０２内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、リサーフ領域２０２に含まれる不純物濃度の高濃度化を図ることができるので、リサーフ領域２０２内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００７４】
図１２は、本実施形態の高耐圧半導体スイッチング素子と従来の高耐圧半導体スイッチング素子とをそれぞれ実際に試作し、Ｖ−Ｉ特性を評価した結果を示す図である。例えば、従来の高耐圧半導体スイッチング素子のＶｃｈが２．７６Ｖの条件で、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離と、ドレイン領域２１４からエミッタ／ソース領域２０８までの距離との差Ｚを例えば２μｍとした場合にはＶｃｈが２．４４Ｖと、切り替わりポイントを低下できていることが分かる。
【００７５】
また、図１３は、本実施形態の高耐圧半導体スイッチング素子と従来の高耐圧半導体スイッチング素子のオン抵抗とフォールタイムのトレードオフ関係を示したものであり、例えばコレクタ／ドレイン電流値が０．２Ａにおけるトレードオフ関係を比較している。従来例は、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向におけるコレクタ領域２０９の幅の設定により、異なるＶｃｈを持つ３種類の高耐圧半導体スイッチング素子によるトレードオフ関係を示したものである。例えば、Ｖｃｈ＝２．７６Ｖである条件での従来の高耐圧半導体スイッチング素子では、オン抵抗は１４．２Ω、フォールタイムは９０ｎｓｅｃであるのに対し、本実施形態の高耐圧半導体スイッチング素子では、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離と、ドレイン領域２１４からエミッタ／ソース領域２０８までの距離との差Ｚを例えば２μｍとして、Ｖｃｈが２．４４Ｖとした場合に、オン抵抗は１３．６Ω、フォールタイムは９０ｎｓｅｃと、オン抵抗とフォールタイムのトレードオフ関係を改善できていることが分かる。
【００７６】
本実施形態では、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向へのコレクタ領域２０９の長さを延長することで、コレクタ領域の少数キャリア注入効率が高い部分は拡張せずに（コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向におけるコレクタ領域２０９の幅は一定のまま）、少数キャリア注入効率が低い領域を拡張することで、コレクタ領域２０９の少数キャリア注入効率増加への影響が小さく、ターンオフ時に半導体基板に残留している過剰キャリアの量はほとんど増加しないために、トレードオフの改善を図ることができたと考えられる。
【００７７】
尚、第２の実施形態における頂上半導体層３１５と同様に、第３の実施形態における埋め込み半導体層４１６においても、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向において、個々のドレイン領域２１４から埋め込み半導体層４１６の少なくとも一部までの距離が、コレクタ領域３０９から埋め込み半導体層４１６の少なくとも一部までの距離と同じになるように、埋め込み半導体層４１６が形成されている場合にも、本発明の効果を得ることができる。
【００７８】
尚、第３の実施形態では、リサーフ領域２０２内に埋め込み半導体層４１６が一層形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、リサーフ領域２０２内に、複数の半導体層が積層されてなる埋め込み半導体層が形成されている場合、又は複数の埋め込み半導体層の各々が、コレクタ領域２０９からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域２０２内に形成されている場合においても、本発明と同様の効果を得ることができる。
【００７９】
以上のように、第１〜第３の実施形態では、本発明に係る半導体装置において、リサーフ領域２０２内に形成されるコレクタ領域および半導体層の変形例について紹介したが、この他にも本発明の主旨を逸脱しない範囲での変形例を含むことは言うまでもない。
【産業上の利用可能性】
【００８０】
本発明は、スイッチング損失を大きく増加させることなく、導通損失を低減することができるため、電力損失の低減を図ることができるので、高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す断面図（図３のＣ−Ｃ'断面図）
【図２】本発明の第１の実施形態に係る半導体装置の構造について示す断面図（図３のＤ−Ｄ'断面図）
【図３】本発明の第１の実施形態に係る半導体装置の構造について示す平面図
【図４】本発明の変形例に係る半導体装置の構造について示す平面図
【図５】本発明の変形例に係る半導体装置の構造について示す平面図
【図６】本発明の第２の実施形態に係る半導体装置の構造について示す断面図（図８のＥ−Ｅ'断面図）
【図７】本発明の第２の実施形態に係る半導体装置の構造について示す断面図（図８のＦ−Ｆ'断面図）
【図８】本発明の第２の実施形態に係る半導体装置の構造について示す平面図
【図９】本発明の第３の実施形態に係る半導体装置の構造について示す断面図（図１１のＧ−Ｇ'断面図）
【図１０】本発明の第３の実施形態に係る半導体装置の構造について示す断面図（図１１のＨ−Ｈ'断面図）
【図１１】本発明の第３の実施形態に係る半導体装置の構造について示す平面図
【図１２】本発明の第３の実施形態に係る半導体装置のＶ−Ｉ特性の測定結果を従来例の測定結果と比較して示した図
【図１３】本発明の第３の実施形態に係る半導体装置のオン抵抗とフォールタイムのトレードオフ関係の測定結果を従来例の測定結果と比較して示した図
【図１４】従来例に係る半導体装置の構造について示す断面図（図１６のＡ−Ａ'断面図）
【図１５】従来例に係る半導体装置の構造について示す断面図（図１６のＢ−Ｂ'断面図）
【図１６】従来例に係る半導体装置の構造について示す平面図
【図１７】従来例におけるコレクタ電流の大きさに応じてＭＯＳＦＥＴからＩＧＢＴ動作へ切り替わる様子を示した図
【符号の説明】
【００８２】
１０１  Ｐ-型半導体基板
１０２  Ｎ型リサーフ領域
１０３  ゲート絶縁膜
１０４  フィールド絶縁膜
１０５  層間膜
１０６  Ｐ型ベース領域
１０７  ゲート電極
１０８  Ｎ+型エミッタ／ソース領域
１０９  Ｐ+型コレクタ領域
１１０  Ｐ+型コンタクト領域
１１１  コレクタ／ドレイン電極
１１２  エミッタ／ソース電極
１１３  保護膜
１１４  Ｎ+型ドレイン領域
２０１  Ｐ-型半導体基板
２０２  Ｎ型リサーフ領域
２０３  ゲート絶縁膜
２０４  フィールド絶縁膜
２０５  層間膜
２０６  Ｐ型ベース領域
２０７  ゲート電極
２０８  Ｎ+型エミッタ／ソース領域
２０９  Ｐ+型コレクタ領域
２１０  Ｐ+型コンタクト領域
２１１  コレクタ／ドレイン電極
２１２  エミッタ／ソース電極
２１３  保護膜
２１４  Ｎ+型ドレイン領域
３０９  Ｐ型コレクタ領域
３１５  Ｐ型頂上半導体層
３１７  Ｐ+型コレクタコンタクト領域
４１６  Ｐ型埋め込み半導体層
【図１】
2009054924.tif 000003
【図２】
2009054924.tif 000004
【図３】
2009054924.tif 000005
【図４】
2009054924.tif 000006
【図５】
2009054924.tif 000007
【図６】
2009054924.tif 000008
【図７】
2009054924.tif 000009
【図８】
2009054924.tif 000010
【図９】
2009054924.tif 000011
【図１０】
2009054924.tif 000012
【図１１】
2009054924.tif 000013
【図１２】
2009054924.tif 000014
【図１３】
2009054924.tif 000015
【図１４】
2009054924.tif 000016
【図１５】
2009054924.tif 000017
【図１６】
2009054924.tif 000018
【図１７】
2009054924.tif 000019