(57)【要約】【課題】ＷＳ信号をパネルの左右から所定フィールド期間毎に交互に入力することにより該ＷＳ信号の鈍りに起因したシェーディングを所定フィールド期間で相殺する。【解決手段】この表示装置は、第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光素子１３と、上記第１の方向に延出されたＭ本の走査線が接続され、該走査線を介して上記発光部にＷＳ信号を送出する第１及び第２の走査回路１１ａ，１１ｂと、上記第２の方向の延出されたＮ本のデータ線が接続された信号出力回路１２と、上記発光部に電源を供給する電源部１０とを備え、上記第１及び第２の走査回路１１ａ，１１ｂから、所定フィールド期間毎、例えば１フィールド期間毎に交互に上記WS信号を送出する。【選択図】      図１１
2009186904.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部と、
上記第１の方向に延出されたＭ本の走査線が接続され、該走査線を介して上記発光部にライトスキャン信号を送出する第１及び第２の走査回路と、
上記第２の方向の延出されたＮ本のデータ線が接続された信号出力回路と、
上記発光部に電源を供給する電源部とを備え、
上記第１及び第２の走査回路から、所定フィールド期間ごとに交互に上記ライトスキャン信号を送出する
ことを特徴とする表示装置。
【請求項２】
上記発光部は、書き込み用トランジスタを備え、上記第１及び第２の走査回路からのライトスキャン信号は該書き込み用トランジスタのゲート電極に供給される
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
上記所定フィールド期間ごととは、１フィールド期間ごとである
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
表示装置を備えた電子機器であって、
上記表示装置は、
第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部と、
上記第１の方向に延出されたＭ本の走査線が接続され、該走査線を介して上記発光部にライトスキャン信号を送出する第１及び第２の走査回路と、
上記第２の方向の延出されたＮ本のデータ線が接続された信号出力回路と、
上記発光部に電源を供給する電源部とを備え、
上記第１及び第２の走査回路から、所定フィールド期間ごとに交互に上記ライトスキャン信号を送出する
ことを特徴とする電子機器。
【請求項５】
第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部を備えた表示装置の駆動方法であって、
第１及び第２の走査回路から、上記第１の方向に延出されたＭ本の走査線を介して上記発光部に、所定フィールド期間ごとに交互にライトスキャン信号を送出する
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置等に係り、特に有機エレクトロルミネッセンス（ＥＬ; Electro-Luminescence）素子に代表される発光素子を画素とし、薄膜トランジスタ等を画素駆動用の能動素子としたアクティブマトリックス型の表示装置等の技術分野に関する。
【背景技術】
【０００２】
従来、有機ＥＬ素子は、低消費電力であり、自発光素子であることから液晶表示装置のようにバックライトを必要とせず、軽量化及び薄型化が容易であり、更には応答速度が数μｓ程度と高速であり動画表示時の残像が発生しないことから、表示装置への適用につき研究開発が進められている。その駆動方式としては、薄膜トランジスタ等の能動素子を各画素に配置して駆動する所謂アクティブマトリックス駆動、或いは直交させたストライプ電極に所定のタイミングで電流を流し、交点の各画素を順次駆動する所謂パッシブマトリックス駆動のいずれかの駆動方式が採用されている。
【０００３】
ここで、図１８を参照して、従来技術に係る表示装置の駆動上の問題点を説明する。  
同図に示されるように、従来技術では、パネルの一方向（この例では左）からライトスキャン（ＷＳ）信号を入力していたことから、ゲートラインの抵抗や寄生容量によりＷＳ信号の波形に鈍りが生じ（図１９参照）、これが起因して、入力側より端部（この例では右）にいくに従って書き込み時間不足となり、端部側の画素が所定電位に達しないとの事態を招き、これが輝度差を生じさせ、シェーディングをもたらしていた。
【０００４】
この問題に鑑みて、例えば、特許文献１では、２つのゲート駆動回路が表示領域に対して左右対称に配置され、ゲート信号線に左右よりライトスキャン信号を順次供給することで該ゲート信号線を駆動するアクティブマトリックス型ＥＬ表示装置が開示されている。
【０００５】
【特許文献１】特開２００１−１００６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示された技術では、ゲート信号線に左右からライトスキャン信号を供給することで、端部での書き込み時間不足の問題は解消されるが、該端部と中央部との間に輝度差が生じ、シェーディングをもたらすおそれがあった。
【０００７】
そこで、本発明は、ライトスキャン信号をパネルの左右から所定フィールド期間毎に交互に入力することにより、該ライトスキャン信号の鈍りに起因したシェーディングを所定フィールド期間で相殺することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の第１の観点による表示装置は、第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部と、上記第１の方向に延出されたＭ本の走査線が接続され、該走査線を介して上記発光部にライトスキャン信号を送出する第１及び第２の走査回路と、上記第２の方向の延出されたＮ本のデータ線が接続された信号出力回路と、上記発光部に電源を供給する電源部とを備え、上記第１及び第２の走査回路から、所定フィールド期間ごとに交互に上記ライトスキャン信号を送出する。
【０００９】
従って、第１及び第２の走査回路から、所定フィールド期間ごとに交互にライトスキャン信号が送出されることで、該ライトスキャン信号の鈍りに起因したシェーディングが所定フィールド期間で相殺される。
【００１０】
本発明の第２の観点による電子機器は、表示装置を備え、上記表示装置は、第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部と、上記第１の方向に延出されたＭ本の走査線が接続され、該走査線を介して上記発光部にライトスキャン信号を送出する第１及び第２の走査回路と、上記第２の方向の延出されたＮ本のデータ線が接続された信号出力回路と、上記発光部に電源を供給する電源部とを備え、上記第１及び第２の走査回路から、所定フィールド期間ごとに交互に上記ライトスキャン信号を送出する。
【００１１】
従って、実装する表示装置の第１及び第２の走査回路から、所定フィールド期間ごとに交互にライトスキャン信号が送出されることで、該ライトスキャン信号の鈍りに起因したシェーディングが所定フィールド期間で相殺される。
【００１２】
本発明の第３の観点による表示装置の駆動方法は、第１の方向にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光部を備えた表示装置の駆動方法であって、第１及び第２の走査回路から、上記第１の方向に延出されたＭ本の走査線を介して上記発光部に、所定フィールド期間ごとに交互にライトスキャン信号を送出する。
【００１３】
従って、駆動対象である表示装置において、第１及び第２の走査回路から、所定フィールド期間ごとに交互にライトスキャン信号が送出されることで、該ライトスキャン信号の鈍りに起因したシェーディングが所定フィールド期間で相殺される。
【発明の効果】
【００１４】
本発明によれば、ライトスキャン信号をパネルの左右から所定フィールド期間毎に交互に入力することにより、該ライトスキャン信号の鈍りに起因したシェーディングを所定フィールド期間で相殺する表示装置、電子機器、表示装置の駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明を実施するための最良の形態（以下、単に実施の形態と称する）について詳細に説明する。この発明の実施の形態に係る表示装置等は、例えば２Ｔｒ／１Ｃトップエミッションの有機ＥＬパネルにおいて、ＷＳ信号をパネルの左右から１Ｆ（フィールド）期間毎に交互に入力することにより、ＷＳパルスなまり起因のシェーディングを２Ｆ期間で相殺することを特徴の一つとしている。
【００１６】
先ず、本発明についての理解を深めるために、その基本原理を説明する。
【００１７】
図１には、アクティブマトリクス型の有機ＥＬ素子を備えた表示装置の概念図を示し説明する。この図１に示されるように、表示装置は、電源部１００、走査回路１０１、信号出力回路１０２、第１の方向（この例では水平方向）にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向（この例では、垂直方向）にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光素子（発光部）１０３、走査回路１０１に接続され、第１の方向に延出されたＭ本の走査線ＳＣＬ、信号出力回路１０２に接続され、第２の方向に延出されたＮ本のデータ線ＤＴＬを少なくとも備えている。
【００１８】
これら電源部１００、走査回路１０１、信号出力回路１０２、データ線ＤＴＬ、走査線ＳＣＬの構成、構造は周知の構成、構造とすることができる。
【００１９】
図２には、図１の表示装置の特に発光素子１０３を更に具現化して示し説明する。
【００２０】
この図２に示されるように、発光素子１０３は、有機エレクトロルミネッセンス発光部を備えている。即ち、発光素子１０３は、駆動回路と、この駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。この有機ＥＬ素子は、電流発光素子である為、発光部ＥＬに流れる電流値を制御することで発色の諧調を得ている。
【００２１】
駆動回路は、Ｐチャネル型ＴＦＴの書き込みトランジスタＴｒ１と駆動トランジスタＴｒ２、容量部Ｃｓで構成されている。このような構成において、駆動トランジスタＴｒ１のゲート印加電圧を変化させることで、発光部ＥＬに流れる電流値を制御している。
【００２２】
このとき、Ｐチャネル型ＴＦＴの駆動トランジスタＴｒ１のソースは電源部１００に接続され、常に飽和領域で動作するように設計されているので、ドレイン電流Ｉdsが式（１）に示した値を持つ定電流源となる。
【００２３】
即ち、  
μ    ：実効的な移動度  
Ｌ    ：チャネル長  
Ｗ    ：チャネル幅  
Ｖgs  ：ゲート電極とソース流域との間の電位差  
Ｖth  ：閾値電圧  
Ｃox  ：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）  
ｋ＝（１／２）・（Ｗ／Ｌ）・Ｃox 
とすると、  
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）２    （１）  
が成立する。
【００２４】
このドレイン電流Ｉdsが発光部ＥＬに流れることで、発光部ＥＬが発光する。
【００２５】
更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬにおける発光状態（輝度）が制御されることになる。
【００２６】
ここで、有機ＥＬ素子のＩ−Ｖ特性は、一般的には、図３に示されるように、時間に対して劣化してしまう。先に図２に示した回路構成においては、有機ＥＬ素子のＩ−Ｖ特性の経時変化と共に、駆動トランジスタＴｒ１のドレイン電圧が変化してゆくが、ゲート−ソース間電圧Vgsが一定であるので、発光部ＥＬには一定量の電流が流れ続け、発光輝度が変化することはない。
【００２７】
しかしながら、図４に示されるように、駆動トランジスタＴｒ１をＰチャネル型ＴＦＴからＮチャネル型ＴＦＴに置き換えた場合には、ソースが発光部ＥＬに接続されてしまう為、発光部ＥＬの経時変化と共にゲート−ソース間電圧Vgsが変化してしまう。これにより、発光部ＥＬに流れる電流量が変化し、その結果発光輝度が変化してしまう。また、画素毎に駆動トランジスタＴｒ１の閾値、移動度は異なっている為、前述した式１に応じて、電流値にバラツキが生じ、発光輝度も画素毎に変化してしまう。
【００２８】
図５には、ＥＬ素子の経時劣化、駆動トランジスタの特性バラツキを防ぎ、かつ素子数が少ない有機ＥＬ素子を備えた表示装置の駆動回路の等価回路図を示し説明する。
【００２９】
この図５に示されるように、駆動回路は、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、１つの容量部Ｃｓで構成されている（以下、この構成を「２Ｔｒ／１Ｃ駆動回路」と称する）。この例では、書き込みトランジスタＴｒ１と駆動トランジスタＴｒ２はＮチャネル型のＴＦＴで構成されているが、Ｐチャネル型でもよい。
【００３０】
書き込みトランジスタＴｒ１の一方のソース／ドレイン領域はデータ線に接続されており、他方のソース／ドレイン領域は駆動トランジスタＴｒ２のゲート電極に接続されている。書き込みトランジスタＴｒ１のゲート電極は、走査線ＳＣＬに接続されている。駆動トランジスタＴｒ２の一方のソース／ドレイン領域は電源部１００（電圧Ｖcc）に接続されており、他方のソース／ドレイン領域は発光部ＥＬのアノードに接続されている。容量部Ｃｓの一方の電極は書き込みトランジスタの他方のソース／ドレイン領域と駆動トランジスタＴｒ２のゲート電極との接続端であるノードｇに接続され、他方の電極は発光部ＥＬと駆動トランジスタＴｒ２との接続端であるノードｓに接続されている。そして、発光部ＥＬのカソード電極には、電圧Ｖcathが印加される。
【００３１】
Ｖsigは発光部ＥＬの輝度を制御するための映像信号（０ボルト〜１０ボルト）、Ｖccは電源部１００の電圧（２０ボルト）、Ｖoftは駆動トランジスタＴｒ２のゲート電極Ｖgの電位（ノードｇの電位）を初期化するための電圧（０ボルト）、Ｖcathは発光部ＥＬのカソード電極に印加される電圧（０ボルト）である。
【００３２】
以下、図６には駆動回路の駆動のタイミングチャートを模式的に示し、各タイミングでの各トランジスタのオン／オフ状態等を図７（Ａ）乃至（Ｅ）、図８（Ａ），（Ｂ）に模式的示し説明する。図７，８では、発光部ＥＬの寄生容量Ｃelも図示している。
【００３３】
尚、図６における（Ａ）〜（Ｇ）の各タイミングにおける各トランジスタのオン／オフ状態等は、図７（Ａ）乃至（Ｅ）、図８（Ａ），（Ｂ）に対応している。
【００３４】
先ず、図６（Ａ）に示すように、電源線電位がＶccであり、書き込みトランジスタＴｒ１がオフした状態であるとき、駆動トランジスタＴｒ２は飽和領域で動作するように設定されているため、発光部ＥＬに流れるドレイン電流Ｉdsは駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsに応じて先に式１で示した値をとる（図７（Ａ）参照）。
【００３５】
次いで、図６（Ｂ）に示すように、電源線電位をＶccからＶini（Ｖini＜Ｖth(el)＋Ｖcath）とすると、駆動トランジスタＴｒ２のソース電位Ｖsが電源線電位Ｖiniと略等しくなるため、発光部ＥＬは消光することになる（図７（Ｂ）参照）。
【００３６】
そして、図６（Ｃ）に示すように、走査線電位を低電位側（ＷＳ＿Ｌ）から高電位側（ＷＳ＿Ｈ）に遷移すると、書き込みトランジスタＴｒ１がオン状態となり、駆動トランジスタＴｒ２のゲート電位ＶgがＶofs、ソース電位ＶsはViniとなる。このとき、駆動トランジスタＴｒ２のゲート−ソース間電圧はＶofs-Ｖiniとなる。このＶofs−Ｖiniが駆動トランジスタＴｒ２の閾値電圧Ｖthよりも大きくないと閾値補正動作を行うことができないため、Ｖofs−Ｖss＞Ｖthと設定する必要がある（図７（Ｃ）参照）。
【００３７】
次いで、図６（Ｄ）に示すように、電源線電位をＶiniとすることで、駆動トランジスタＴｒ２のソース電位を十分に昇圧させ、該駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsを閾値電圧Ｖthに固定する（図７（Ｄ）参照）。
【００３８】
その後、走査線電位を低電位側（ＷＳ＿Ｌ）に遷移することで、書き込みトランジスタＴｒ１をオフ状態とする（図７（Ｅ）参照）。
【００３９】
そして、図６（Ｅ）に示すように、信号線電位をＶsigとし、図６（Ｆ）に示すように信号線電位Ｖsigを十分に書き込み、移動度補正を十分に行う。即ち、走査線電位を低電位側（ＷＳ＿Ｌ）から高電位側（ＷＳ＿Ｈ）に遷移すると、書き込みトランジスタＴｒ１がオン状態となり、駆動トランジスタＴｒ２のゲート電位ＶgがＶsigとなり、ソース電位ＶsはＶofs−Ｖth＋ΔＶとなる。このとき、駆動トランジスタＴｒ２のゲート−ソース間電圧はＶsig−Ｖofs＋Ｖth−ΔＶとなる（図８（Ａ）参照）。
【００４０】
以上の操作により、閾値補正、信号電位書き込み、移動度補正が完了する。
【００４１】
そして、走査線電位が低電位側（ＷＳ＿Ｌ）となる結果、書き込みトランジスタＴｒ１がオフ状態となり、ノードｇ、即ち駆動トランジスタＴｒ２のゲート電極は浮遊状態となる。この状態下で、容量部Ｃｓが存在するために、所謂ブーストラップ回路におけると同様の現象が駆動トランジスタＴｒ２のゲート電極に生じ、ノードｇの電位も上昇する。その結果、駆動トランジスタＴｒ２のゲート電極とソース領域との間の電位差ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶの値を保持する。そして、発光部ＥＬの寄生容量Ｃelの影響により、ノードｓの電位が該寄生容量Ｃelの電位Ｖelだけ上昇し、ＶsはＶofs−Ｖth＋ΔＶ＋Ｖelとなるため、発光を開始することになる（図８（Ｂ）参照）。
【００４２】
以上述べたように、１Ｈ（水平同期周波数）の間には、閾値補正準備、閾値補正、信号電位書き込み及び移動度補正を行う必要がある。
【００４３】
より具体的には、閾値補正準備期間（Ｃ）においては、駆動トランジスタＴｒ２のゲート電位ＶｇをＶofsに固定し、ソース電位ＶsをＶiniに固定し、閾値補正期間（Ｄ）においては、駆動トランジスタＴｒ２のソース電位を十分に昇圧させ、ゲート−ソース間電圧Ｖgsを閾値電圧Ｖthに固定し、信号電位書き込み及び移動度補正期間（Ｆ）においては、信号電位Ｖsigを十分に書き込み、移動度補正を十分に行う必要がある。
【００４４】
これら３つの条件（即ち（Ｃ）〜（Ｆ）の処理）を全て満たさない場合、閾値補正、移動度補正を行うことができず、良好な画質を得ることができない。
【００４５】
特に水平同期周波数が短い表示素子(高精細化表示素子)の大型パネルの場合には、画素内に引かれた走査線ＳＣＬの配線容量や抵抗値が高くなるため、パネル左右でＷＳ信号の波形のτの差は大きくなる。これによりパネル左右で書き込み時間に差が生じ所定電位を書ききれない位置でシェーディングとして視認されてしまう。本発明の実施の形態に係る表示装置等では、この問題が解消されている。
【００４６】
以下、上述したような基本原理をふまえて、本発明の第１乃至第３の実施の形態に係る表示装置、駆動回路及び電子機器について図面を参照しつつ詳述する。
【００４７】
図９には、本発明の第１の実施の形態に係る表示装置の概念図を示し説明する。
【００４８】
この図９に示されるように、表示装置は、ライトスキャン信号（ＷＳ信号）や動作の基礎となるクロック信号を出力する制御手段としてのシステム基盤１を備えており、パネル３の左右の電極４ａ，４ｂには、システム基盤１と接続された走査手段としてのスキャナー２ａ，２ｂが電気的に接続されている。
【００４９】
このような構成において、図９（ａ）に示すようにＮフィールド時については左スキャナー２ａよりＷＳ信号を入力し、図９（ｂ）に示すようにＮ＋１フィールド時については右スキャナー２ｂよりＷＳ信号を入力する。このように、この実施の形態では、パネル３の左右からＷＳ信号を１フィールド期間毎に交互に入力する。
【００５０】
これにより、書き込み時間不足で所定電位に達しなかった画素電位は次のフィールド期間で所定電位に達し、前フィールド期間で所定電位に達していた画素電位は次のフィールドではＷＳ信号が反対側から入力されることで書き込み不足が生じ所定電位に達しなくなる。これは、Ｎフィールド期間では、左スキャナー２ａよりの画素の輝度が明るくなり右スキャナー２ｂに近づくに従って画素の輝度が徐々に暗くなり、一方、Ｎ＋１フィールド期間では、右左スキャナー２ａよりの画素の輝度が明るくなり右スキャナー２ｂに近づくにつれて画素の輝度が徐々に暗くなることを意味する。つまり、図９（ｃ）に示されるように、２フィールド期間で所定電位に対する画素電位の＋／−を相殺することができ、全体として中間輝度で統一し、シェーディングを緩和することができる。
【００５１】
ここで、図１０のタイミングチャートを参照して、上記構成によるＷＳ信号の出力タイミング、即ち、画素の駆動タイミングについて詳述する。
【００５２】
図１０において、ＷＳ[１]〜ＷＳ[ｎ]は、ライトスキャン信号（例えば、２Ｔｒ／１Ｃ駆動回路を採用する場合、図５の書き込みトランジスタＴｒ１のゲート信号に相当）を意味しており、ここでは、移動度補正期間（信号書き込み）のみを図示している。
【００５３】
左スキャナー２ａは、Ｎフィールド期間において、ＷＳ［１］、ＷＳ［２］、…、ＷＳ[ｎ]の順に１Ｈ（水平同期周波数）の間隔で、ＷＳ信号を各走査線ＳＣＬに入力する。例えば、２Ｔｒ／１Ｃ駆動回路を採用する場合であれば、走査線電位が低電位側（ＷＳ＿Ｌ）から高電位側（ＷＳ＿Ｈ）に遷移し、その結果、書き込みトランジスタＴｒ１がオン状態となり、駆動トランジスタＴｒ２のゲート電位ＶgがＶsigとなり、ソース電位ＶsはＶofs−Ｖth＋ΔＶとなる。このとき、駆動トランジスタＴｒ２のゲート−ソース間電圧はＶsig−Ｖofs＋Ｖth−ΔＶとなる（図６の（Ｆ）、図８（Ａ）参照）。即ち、この１Ｈの期間で、各画素において、信号線電位Ｖsigが十分に書き込まれ、移動度補正が行われる。これに続くＮ＋１フィールド期間では、左スキャナー２ａでは、ＷＳ信号の転送はなされず（走査線電位が低電位（ＷＳ＿Ｌ）となる）、Ｎ＋２フィールド期間で、再びＷＳ信号の転送がなされることになる。以上の処理を繰り返すことになる。
【００５４】
一方、右スキャナー２ｂは、先ずＮフィールド期間においては、ＷＳ信号の転送はなされず（走査線電位が低電位（ＷＳ＿Ｌ）となる）、これに続くＮ＋１フィールド期間において、ＷＳ［１］、ＷＳ［２］、…、ＷＳ[ｎ]の順に１Ｈ（水平同期周波数）の間隔で、ＷＳ信号を各走査線ＳＣＬに入力する。例えば、２Ｔｒ／１Ｃ駆動回路を採用する場合であれば、走査線電位が低電位側（ＷＳ＿Ｌ）から高電位側（ＷＳ＿Ｈ）に遷移し、書き込みトランジスタＴｒ１がオン状態となり、駆動トランジスタＴｒ２のゲート電位ＶgがＶsigとなり、ソース電位ＶsはＶofs−Ｖth＋ΔＶとなる。このとき、駆動トランジスタＴｒ２のゲート−ソース間電圧はＶsig−Ｖofs＋Ｖth−ΔＶとなる（図６の（Ｆ）、図８（Ａ）参照）。すなわち、上記同様に、この１Ｈの期間で、各画素において、信号線電位Ｖsigが十分に書き込まれ、移動度補正が行われる。これに続くＮ＋２フィールド期間では、左スキャナー２ａではＷＳ信号の転送はなされない（即ち、走査線電位が低電位（ＷＳ＿Ｌ）となる）。そして、以上の処理を繰り返すことになる。
【００５５】
次に、パネルと走査回路を一体成型する第２の実施の形態について説明する。
【００５６】
前述した構成（図９）では、パネル３の電極４ａ，４ｂに、外部のシステム基盤１と接続されたスキャナー（走査部）２ａ，２ｂが電気的に接続されていたが、パネルと走査回路とを一体成型する場合、図１１に示されるような構成を採用することができる。
【００５７】
図１１に示されるように、表示装置は、電源部１０、左右の走査回路１１ａ，１１ｂ、信号出力回路１２、第１の方向（この例では水平方向）にＮ（Ｎ＝１，２，…）個、第１の方向とは異なる第２の方向（この例では、垂直方向）にＭ（Ｍ＝１，２，…）個、合計Ｎ×Ｍ個の２次元マトリクス状に配列された発光素子１３、走査回路１１ａ，１１ｂに接続され、第１の方向に延出されたＭ本の走査線ＳＣＬ、信号出力回路１２に接続され、第２の方向に延出されたＮ本のデータ線ＤＴＬを少なくとも備えている。駆動回路としては、先に図５に示したような、ＥＬ素子の経時劣化、駆動トランジスタの特性バラツキを防ぎ、かつ素子数が少ない２Ｔｒ／１Ｃ駆動回路等を採用することができる。
【００５８】
このような構成において、先にＮフィールド期間については第１走査回路１１ａよりＷＳ信号を入力し、Ｎ＋１フィールド期間については第２走査回路１１ｂよりＷＳ信号を入力する。このように、左右の第１及び第２の走査回路１１ａ，１１ｂからＷＳ信号を１フィールド期間毎に交互に入力する。これにより、書き込み時間不足で所定電位に達しなかった画素電位は次のフィールド期間で所定電位に達し、前フィールド期間で所定電位に達していた画素電位は次のフィールドではＷＳ信号が反対側から入力されることで書き込み不足が生じ所定電位に達しなくなる。従って、２フィールド期間で所定電位に対する画素電位の＋／−を相殺することができ、全体として中間輝度で統一し、シェーディングを緩和することができる。
【００５９】
次に、駆動回路として５Ｔｒ／１Ｃ駆動回路を採用する第３の実施の形態について説明する。図１２は、第３の実施の形態に係る表示装置の構成図である。
【００６０】
この表示装置では、表示装置は、第１及び第２走査回路２１ａ，２１ｂ、信号出力回路２２、第１及び第２走査回路２１ａ，２１ｂに接続され、第１の方向に延びる走査線ＳＣＬ、信号出力回路２２に接続され、第２の方向に延びるデータ線ＤＴＬ、電源部２０、第１のトランジスタＴｒ１を駆動制御する第１トランジスタ制御回路２３、第２のトランジスタＴｒ２を駆動制御する第１トランジスタ制御回路２４、第３のトランジスタＴｒ３を駆動制御する第３トランジスタ制御回路２５を備えている。
【００６１】
書き込みトランジスタＴＲ１のゲート電極に延出されている走査線ＳＣＬに２つの第１、第２走査回路２１ａ，２１ｂが接続されている。
【００６２】
この表示装置に採用される、５Ｔｒ／１Ｃ駆動回路は、書込みトランジスタＴＲW、駆動トランジスタＴＲD、第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3の５つのトランジスタから構成され、更には、１つの容量部Ｃ1から構成されている。尚、書込みトランジスタＴＲW、第１トランジスタＴＲ1、第２トランジスタＴＲ2、及び、第３トランジスタＴＲ3をｐチャネル型のＴＦＴから形成してもよい。
【００６３】
［第１トランジスタＴＲ1］  
第１トランジスタＴＲ1の一方のソース／ドレイン領域は、電源部１００（電圧ＶCC）に接続され、第１トランジスタＴＲ1の他方のソース／ドレイン領域は、駆動トランジスタＴＲDの一方のソース／ドレイン領域に接続されている。また、第１トランジスタＴＲ1のオン／オフ動作は、第１トランジスタＴＲ1のゲート電極に接続された第１トランジスタ制御線ＣＬ1によって制御される。電源部１００は、発光部ＥＬＰに電流を供給し、発光部ＥＬＰを発光させるために設けられている。
【００６４】
［駆動トランジスタＴＲD］  
駆動トランジスタＴＲDの一方のソース／ドレイン領域は、第１トランジスタＴＲ1の他方のソース／ドレイン領域に接続されている。一方、駆動トランジスタＴＲDの他方のソース／ドレイン領域は、（１）発光部ＥＬＰのアノード電極、（２）第２トランジスタＴＲ2の他方のソース／ドレイン領域、及び（３）容量部Ｃ1の一方の電極、に接続されており、第２ノードＮＤ2を構成する。また、駆動トランジスタＴＲDのゲート電極は、（１）書込みトランジスタＴＲWの他方のソース／ドレイン領域、（２）第３トランジスタＴＲ3の他方のソース／ドレイン領域、及び（３）容量部Ｃ1の他方の電極、に接続されており、第１ノードＮＤ1を構成する。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで、発光部ＥＬＰが発光する。更には、このドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。
【００６５】
［書込みトランジスタＴＲW］  
書込みトランジスタＴＲWの他方のソース／ドレイン領域は、上述のとおり、駆動トランジスタＴＲDのゲート電極に接続されている。一方、書込みトランジスタＴＲWの一方のソース／ドレイン領域は、データ線ＤＴＬに接続されている。そして、データ線ＤＴＬを介して、発光部ＥＬＰにおける輝度を制御するための映像信号ＶSigが、一方のソース／ドレイン領域に供給される。尚、データ線ＤＴＬを介して、ＶSig以外の種々の信号・電圧（プリチャージ駆動のための信号や各種の基準電圧等）が、一方のソース／ドレイン領域に供給されてもよい。また、書込みトランジスタＴＲWのオン／オフ動作は、書込みトランジスタＴＲWのゲート電極に接続された走査線ＳＣＬによって制御される。
【００６６】
［第２トランジスタＴＲ2］  
第２トランジスタＴＲ2の他方のソース／ドレイン領域は、上述のとおり、駆動トランジスタＴＲDのソース領域に接続されている。一方、第２トランジスタＴＲ2の一方のソース／ドレイン領域には、第２ノードＮＤ2の電位（即ち、駆動トランジスタＴＲDのソース領域の電位）を初期化するための電圧ＶSSが供給される。また、第２トランジスタＴＲ2のオン／オフ動作は、第２トランジスタＴＲ2のゲート電極に接続された第２トランジスタ制御線ＡＺ2によって制御される。
【００６７】
［第３トランジスタＴＲ3］  
第３トランジスタＴＲ3の他方のソース／ドレイン領域は、上述のとおり、駆動トランジスタＴＲDのゲート電極に接続されている。一方、第３トランジスタＴＲ3の一方のソース／ドレイン領域には、第１ノードＮＤ1の電位（即ち、駆動トランジスタＴＲDのゲート電極の電位）を初期化するための電圧ＶOfsが供給される。また、第３トランジスタＴＲ3のオン／オフ動作は、第３トランジスタＴＲ3のゲート電極に接続された第３トランジスタ制御線ＡＺ3によって制御される。
【００６８】
［発光部ＥＬＰ］  
発光部ＥＬＰのアノード電極は、上述のとおり、駆動トランジスタＴＲDのソース領域に接続されている。一方、発光部ＥＬＰのカソード電極には、電圧ＶCatが印加される。発光部ＥＬＰの容量を符号ＣELで表す。また、発光部ＥＬＰの発光に必要とされる閾値電圧をＶth-ELとする。即ち、発光部ＥＬＰのアノード電極とカソード電極との間にＶth-EL以上の電圧が印加されると、発光部ＥＬＰは発光する。
【００６９】
なお、ＶSigは発光部ＥＬＰにおける輝度を制御するための映像信号（０ボルト〜１０ボルト）、ＶCC は電源部１００の電圧（２０ボルト）。ＶOfsは駆動トランジスタＴＲDのゲート電極の電位（第１ノードＮＤ1の電位）を初期化するための電圧（０ボルト）、ＶSS は駆動トランジスタＴＲDのソース領域の電位（第２ノードＮＤ2の電位）を初期化するための電圧（−１０ボルト）、Ｖth は駆動トランジスタＴＲDの閾値電圧（３ボルト）、ＶCatは発光部ＥＬＰのカソード電極に印加される電圧（０ボルト）、Ｖth-ELは発光部ＥＬＰの閾値電圧（３ボルト）である。
【００７０】
このような構成において、第１走査回路２１ａ、第２走査回路２１ｂからは、走査線にＷＳ信号が入力される。より具体的には、Ｎフィールド期間については第１走査回路２１ａよりＷＳ信号を入力し、Ｎ＋１フィールド時については第２走査回路２１ｂよりＷＳ信号を入力する。このように、この実施の形態では、第１、第２走査回路２１ａ，２１ｂより左右からＷＳ信号を１フィールド期間毎に交互に入力する。これにより、書き込み時間不足で所定電位に達しなかった画素電位は次のフィールド期間で所定電位に達し、前フィールド期間で所定電位に達していた画素電位は次のフィールドではＷＳ信号が反対側から入力されることで書き込み不足が生じ所定電位に達しなくなる。つまり、２フィールド期間で所定電位に対する画素電位の＋／−を相殺することができ、全体として中間輝度で統一し、シェーディングを緩和することができる。
【００７１】
以上詳述したように、本発明の第１乃至第３の実施の形態によれば、例えば２Ｔｒ／１Ｃトップエミッションの有機ＥＬパネルにおいて、所定フィールド期間（例えば１フィールド期間）ごとに左右からＷＳ信号を入力することにより所フィールド期間（例えば２フィールド期間）で所定電位に対する画素電位の＋−を相殺でき、シェーディングを緩和することができる。また、ＷＳ信号に起因する横クロストークを緩和できる。
【００７２】
ここで、本発明の第１乃至第３の実施の形態に係る表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラ等、電子機器に入力された、若しくは電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下、この様な表示装置が適用された電子機器の例を示す。
【００７３】
図１３は本発明の第１乃至第３の実施の形態に係る表示装置が適用されたテレビであり、フロントパネル３２、フィルターガラス３３等から構成される映像表示画面３１を含み、本発明の表示装置をその映像表示画面３１に用いることにより作製される。
【００７４】
図１４は本発明の第１乃至第３の実施の形態に係る表示装置が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ３５、表示部３６、コントロールスイッチ、メニュースイッチ、シャッター３９等を含み、本発明の表示装置をその表示部３６に用いることにより作製される。
【００７５】
図１５は本発明の第１乃至第３の実施の形態に係る表示装置が適用されたノート型パーソナルコンピュータであり、本体４０には文字等を入力するとき操作されるキーボード４１を含み、本体カバーには画像を表示する表示部４２を含み、本発明の表示装置をその表示部４２に用いることにより作製される。
【００７６】
図１６は本発明の第１乃至第３の実施の形態に係る表示装置が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体４３、下側筐体４４、連結部（ここではヒンジ部）４５、ディスプレイ４６、サブディスプレイ４７、ピクチャーライト４８、カメラ４９等を含み、本発明の表示装置をそのディスプレイ４６やサブディスプレイ４７に用いることにより作製される。
【００７７】
図１７は本発明の第１乃至第３の実施の形態に係る表示装置が適用されたビデオカメラであり、本体部５０、前方を向いた側面に被写体撮影用のレンズ５４、撮影時のスタート／ストップスイッチ５５、モニター５６等を含み、本発明の表示装置をそのモニター５６に用いることにより作製される。
【００７８】
以上、本発明の実施の形態について説明したが、本発明はこれに限定されることなくその趣旨を逸脱しない範囲で種々の改良・変更が可能であることは勿論である。即ち、実施の形態として説明した表示装置、駆動回路、電子機器の構成、構造、表示装置の駆動方法の各工程は例示にすぎず、適宜変更することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の基本原理を説明する図であり、特に表示装置の概念図である。
【図２】本発明の基本原理を説明する図であり、特に表示装置に採用される駆動回路の等価回路図である。
【図３】本発明の基本原理を説明する図であり、特に有機ＥＬ素子のＩ−Ｖ特性の経時変化を説明するための図である。
【図４】本発明の基本原理を説明する図であり、特に表示装置に採用される駆動回路の他の等価回路図である。
【図５】本発明の基本原理を説明する図であり、特に表示装置に採用される２Ｔｒ／１Ｃ駆動回路の等価回路図である。
【図６】図５の２Ｔｒ／１Ｃ駆動回路の駆動のタイミングチャートである。
【図７】（Ａ）乃至（Ｅ）は、図６の各タイミングでの、２Ｔｒ／１Ｃ駆動回路を構成する各トランジスタのオン／オフ状態を模式的に示す図である。
【図８】（Ａ），（Ｂ）は、図６の各タイミングでの、２Ｔｒ／１Ｃ駆動回路を構成する各トランジスタのオン／オフ状態を模式的に示す図である。
【図９】本発明の第１の実施の形態に係る表示装置の概念図である。
【図１０】本発明の第２の実施の形態に係る表示装置における駆動回路の駆動のタイミングチャートを模式的に示す図である。
【図１１】本発明の第２の実施の形態に係る表示装置の概念図である。
【図１２】本発明の第３の実施の形態に係る表示装置の概念図である。
【図１３】本発明の第１乃至第３の実施の形態に係る表示装置を備えたテレビジョンセットを示す斜視図である。
【図１４】本発明の第１乃至第３の実施の形態に係る表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図１５】本発明の第１乃至第３の実施の形態に係る表示装置を備えたノート型パーソナルコンピュータを示す斜視図である。
【図１６】本発明の第１乃至第３の実施の形態に係る表示装置を備えた携帯端末装置を示す模式図である。
【図１７】本発明の第１乃至第３の実施の形態に係る表示装置を備えたビデオカメラを示す斜視図である。
【図１８】従来技術に係る表示装置の概念図である。
【図１９】従来技術に係る表示装置におけるＷＳ信号の鈍りを概念的に示す図である。
【符号の説明】
【００８０】
１…システム基盤、２ａ…左スキャナ、２ｂ…右スキャナ、３…パネル、４ａ…電極、４ｂ…電極、１０…電源部、１１ａ…第１走査回路、１１ｂ…第２走査回路、１２…信号出力部、１３…発光素子、２１ａ…第１走査回路、２１ｂ…第２走査回路、２２…信号出力部、２３…第１トランジスタ制御回路、２４…第２トランジスタ制御回路、２５…第３トランジスタ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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