(57)【要約】【課題】不揮発性メモリを備える半導体装置の信頼性を向上させる。【解決手段】半導体基板１のメモリ用ｐウェルｍｐｗにおいて、主面Ｓ１上に制御ゲート絶縁膜ＣＧＩを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧに隣り合うようにして、メモリゲート絶縁膜ＭＧＩを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方下部に形成されたｐ型のメモリドレイン領域ＭＤおよびメモリソース領域ＭＳとを有する不揮発性メモリＮＶＭにおいて、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度よりも高く、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、遠い第２領域ｍ２の方が低い。【選択図】図７
2009124106.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
前記不揮発性メモリ領域には、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するようにして形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１ゲート電極の側壁の一部と、それに続く前記半導体基板の主面の一部とを一体的に覆うようにして形成された第２ゲート電極と、
前記第２ゲート電極と、前記半導体基板および前記第１ゲート電極との間に一体的に形成された第２ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面に形成された、前記第１導電型とは逆導電型である第２導電型の第２半導体領域および第３半導体領域とを備え、
前記第１半導体領域内において、
前記第２半導体領域は、前記半導体基板の第１主面において、前記第１ゲート電極の側方下部に位置する領域のうち、前記第２ゲート電極に覆われている前記第１ゲート電極の側壁とは反対側の側方下部に位置する領域に形成され、
前記第３半導体領域は、前記半導体基板の第１主面において、前記第２ゲート電極の側方下部に位置する領域のうち、前記第１ゲート電極を覆っている側方とは反対側の前記第２ゲート電極の側方下部に位置する領域に形成され、
前記第１半導体領域のうち、前記第１ゲート電極下に位置する第１チャネル領域の第１導電型不純物濃度は、前記第２ゲート電極下に位置する第２チャネル領域の第１導電型不純物濃度よりも高く、
前記第２チャネル領域の第１導電型不純物濃度は、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有し、
前記第２ゲート絶縁膜に電荷を注入することにより、データの書き込みまたは消去を行うことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２チャネル領域の第１導電型不純物濃度は、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域に近い領域よりも、遠い領域の方が高くなるような分布を有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１チャネル領域の第１導電型不純物濃度は、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記データの書き込みは、
前記第２半導体領域から前記第１半導体領域に放出された電子が、前記第３半導体領域に向かって、前記第１チャネル領域および前記第２チャネル領域を順に走行し、
前記第２チャネル領域において、前記第２ゲート絶縁膜に注入されることで行い、
前記データの消去は、
前記第３半導体領域から前記第１半導体領域に放出された正孔が、前記第２半導体領域に向かって、前記第２チャネル領域を走行し、
前記第２チャネル領域において、前記第２ゲート絶縁膜に注入されることで行うことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に有することを特徴とする半導体装置。
【請求項７】
（ａ）半導体基板の第１主面に、第１導電型である第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域における前記半導体基板の第１主面に、第１導電型とするような第１イオンを注入し、続いて熱処理を施すような、第１拡散工程を施す工程と、
（ｃ）前記第１半導体領域における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するように、かつ、前記第１方向と交差する第２方向に距離を隔てて配置するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板の第１主面に、前記第１ゲート電極をイオン注入マスクとして前記第１導電型とは逆導電型である第２導電型とするような第２イオンを注入し、続いて熱処理を施すような第２拡散工程を施すことで、前記第１半導体領域のうち、前記第１ゲート電極に覆われた第１チャネル領域以外の領域の第１導電型不純物濃度を低濃度化する工程と、
（ｅ）前記第１ゲート電極における一方の側面である第１側面の一部と、前記第１側面の側方下部に位置する前記半導体基板の第１主面の一部とを一体的に覆うようにして、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｆ）前記第１半導体領域内における、前記第１チャネル領域以外、および、前記第２ゲート電極で覆われた第２チャネル領域以外の前記半導体基板の第１主面のうち、前記第１ゲート電極の側方下部には第２導電型の第２半導体領域を形成し、前記第２ゲート電極の側方下部には第２導電型の第３半導体領域を形成する工程とを有し、
前記（ｄ）工程における前記第２拡散工程によって、前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域の第１導電型不純物濃度よりも高くなるように形成し、
前記（ｄ）工程では、前記第２チャネル領域が第１導電型となる範囲内で、前記第２拡散工程を施し、
前記（ｄ）工程では、前記第２チャネル領域の第１導電型不純物濃度が、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有するように、前記第２拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１チャネル領域の第１導電型不純物濃度が、前記第２チャネル領域に近い領域よりも、遠い領域の方が高くなるような分布を有するように、前記第１拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に堆積することで形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板の第１主面に、第１導電型である第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域における前記半導体基板の第１主面に、第１導電型とするような第１イオンを注入し、続いて熱処理を施すような、第１拡散工程を施す工程と、
（ｃ）前記第１半導体領域における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するように、かつ、前記第１方向と交差する第２方向に距離を隔てて配置するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板の第１主面に、前記第１ゲート電極をイオン注入マスクとして前記第１導電型とは逆導電型である第２導電型とするような第２イオンを注入し、続いて熱処理を施すような第２拡散工程を施すことで、前記第１半導体領域のうち、前記第１ゲート電極に覆われた第１チャネル領域以外の領域の第１導電型不純物濃度を低濃度化する工程と、
（ｅ）前記第１ゲート電極における一方の側面である第１側面の一部と、前記第１側面の側方下部に位置する前記半導体基板の第１主面の一部とを一体的に覆うようにして、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｆ）前記第１半導体領域内における、前記第１チャネル領域以外、および、前記第２ゲート電極で覆われた第２チャネル領域以外の前記半導体基板の第１主面のうち、前記第１ゲート電極の側方下部には第２導電型の第２半導体領域を形成し、前記第２ゲート電極の側方下部には第２導電型の第３半導体領域を形成する工程と、
（ｇ）前記（ｄ）工程終了後、前記（ｆ）工程に至る前に、前記第１ゲート電極の側面のうち、前記第１側面と反対側の第２側面の側方下部に位置する前記第１半導体領域に、第１導電型とするような第３イオンを注入し、続いて熱処理を施すような、第３拡散工程を施す工程とを有し、
前記（ｄ）工程における前記第２拡散工程によって、前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域の第１導電型不純物濃度よりも高くなるように形成し、
前記（ｇ）工程における前記第３拡散工程によって、
前記第２チャネル領域の第１導電型不純物濃度は、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有するように、かつ、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有するようにして形成し、
前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域に近い領域よりも、遠い領域の方が高くなるような分布を有するように、かつ、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有するようにして形成し、
前記（ｂ），（ｄ）および（ｇ）工程を経た後の前記第１および第２チャネル領域は、ともに第１導電型となるようにして、前記第１、第２および第３拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記第１ゲート電極の第２側面から、前記第１側面に向かう方向を第３方向とすれば、
前記（ｇ）工程における前記第３拡散工程では、
前記第３イオンは、その前記半導体基板への入射方向が、前記第３方向と同じ方向を向く成分を持つように、前記半導体基板の第１主面に対して斜めに注入することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に堆積することで形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の第１主面に、第１導電型である第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域における前記半導体基板の第１主面に、第１導電型とするような第１イオンを注入し、続いて熱処理を施すような、第１拡散工程を施す工程と、
（ｃ）前記第１半導体領域における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するように、かつ、前記第１方向と交差する第２方向に距離を隔てて配置するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板の第１主面に、前記第１ゲート電極をイオン注入マスクとして前記第１導電型とは逆導電型である第２導電型とするような第２イオンを注入し、続いて熱処理を施すような第２拡散工程を施すことで、前記第１半導体領域のうち、前記第１ゲート電極に覆われた第１チャネル領域以外の領域の第１導電型不純物濃度を低濃度化する工程と、
（ｅ）前記第１ゲート電極における一方の側面である第１側面の一部と、前記第１側面の側方下部に位置する前記半導体基板の第１主面の一部とを一体的に覆うようにして、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｆ）前記第１半導体領域内における、前記第１チャネル領域以外、および、前記第２ゲート電極で覆われた第２チャネル領域以外の前記半導体基板の第１主面のうち、前記第１ゲート電極の側方下部には第２導電型の第２半導体領域を形成し、前記第２ゲート電極の側方下部には第２導電型の第３半導体領域を形成する工程とを有し、
前記（ｄ）工程における前記第２拡散工程によって、前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域の第１導電型不純物濃度よりも高くなるように形成し、
前記（ｄ）工程における前記第２拡散工程は、前記第２イオンを２回に分けて注入する、第１注入工程および第２注入工程を有し、
前記第１注入工程において、
前記第１ゲート電極の第１側面に対して前記第２方向に沿って反対側の第２側面から、前記第１側面に向かう方向を第３方向とすれば、
前記第２イオンは、その前記半導体基板への入射方向が、前記第３方向と同じ方向を向く成分を持つように、前記半導体基板の第１主面に対して斜めに注入し、
前記第１注入工程における前記第２イオンの入射方向と、前記半導体基板の第１主面の垂線とのなす角の正接が、前記第１ゲート電極の前記半導体基板の第１主面からの高さである第１ゲート高さに対しての、前記第２ゲート電極の前記第２方向の長さである第２ゲート長の比よりも小さくなるようにして、前記第２イオンを注入し、
前記（ｄ）工程における２回の前記第１および第２注入工程によって、
前記第２チャネル領域の第１導電型不純物濃度は、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるように、かつ、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるようにして形成し、
前記（ｂ）および（ｄ）工程を経た後の、前記第１および第２チャネル領域は、ともに第１導電型となるようにして、前記第１および第２拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１半導体領域における前記半導体基板の第１主面上に、前記第１ゲート絶縁膜および前記第１ゲート電極に対して、前記第１方向において沿うようにして、かつ、前記第２方向において距離を隔てて隣り合って配置するようにして、第１対称ゲート絶縁膜を介して第１対称ゲート電極を形成し、
前記（ｄ）工程では、前記第１ゲート電極および前記第１対称ゲート電極をイオン注入マスクとして、前記半導体基板の第１主面に前記第２イオンを注入し、
前記（ｅ）工程では、前記第１対称ゲート電極における一方の側面であり、かつ、前記第１ゲート電極の第１側面とは反対側を向いている第１対称側面の一部と、前記第１対称側面の側方下部の一部とを一体的に覆うようにして、第２対称ゲート絶縁膜を介して第２対称ゲート電極を同時に形成し、
前記（ｄ）工程では、前記第２拡散工程が有する前記第２注入工程において、
前記第２イオンは、その前記半導体基板への入射方向が、前記第３方向と逆の方向を向く成分を持つように、前記半導体基板の第１主面に対して斜めに注入し、
前記第２注入工程における前記第２イオンの入射方向と、前記半導体基板の第１主面の垂線とのなす角の正接が、前記第１対称ゲート電極の前記半導体基板の第１主面からの高さである第１対称ゲート高さに対しての、前記第２対称ゲート電極の前記第２方向の長さである第２対称ゲート長の比よりも小さくなるようにして、前記第２イオンを注入することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１ゲート高さと、前記第１対称ゲート高さとが等しく、
前記第２ゲート長と、前記第２対称ゲート長の幅とが等しく、
前記第１注入工程における前記第２イオンの入射方向と前記半導体基板の第１主面の垂線とのなす角の絶対値と、前記第２注入工程における前記第２イオンの入射方向と前記半導体基板の第１主面の垂線とのなす角との絶対値とが等しく、
前記第１注入工程における前記第２イオンの注入量と、前記第２注入工程における前記第２イオンの注入量とが等しいことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１チャネル領域の第１導電型不純物濃度が、前記第２チャネル領域に近い領域よりも、遠い領域の方が高くなるような分布を有するように、かつ、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有するように、前記第１拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
（ｇ）前記（ｄ）工程終了後、前記（ｆ）工程に至る前に、前記第１ゲート電極の側面のうち、前記第１側面と反対側の第２側面の側方下部に位置する前記第１半導体領域に、第１導電型とするような第３イオンを注入し、続いて熱処理を施すような、第３拡散工程を施す工程をさらに有し、
前記（ｇ）工程における前記第３拡散工程によって、
前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域に近い領域よりも、遠い領域の方が高くなるような分布を有するように、かつ、前記第２半導体領域に近い領域よりも、前記第３半導体領域に近い領域の方が低くなるような分布を有するようにして形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に堆積することで形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された第１不揮発性メモリ領域と第２不揮発性メモリ領域とを備え、
前記第１不揮発性メモリ領域および前記第２不揮発性メモリ領域には、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するようにして形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１ゲート電極の側壁の一部と、それに続く前記半導体基板の主面の一部とを一体的に覆うようにして形成された第２ゲート電極と、
前記第２ゲート電極と、前記半導体基板および前記第１ゲート電極との間に一体的に形成された第２ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面に形成された、前記第１導電型とは逆導電型である第２導電型の第２半導体領域および第３半導体領域とを備え、
前記第１半導体領域内において、
前記第２半導体領域は、前記半導体基板の第１主面において、前記第１ゲート電極の側方下部に位置する領域のうち、前記第２ゲート電極に覆われている前記第１ゲート電極の側方とは反対側の側方下部に位置する領域に形成され、
前記第３半導体領域は、前記半導体基板の第１主面において、前記第２ゲート電極の側方下部に位置する領域のうち、前記第１ゲート電極を覆っている側方とは反対側の前記第２ゲート電極の側方下部に位置する領域に形成され、
前記第１半導体領域のうち、前記第１ゲート電極下に位置する第１チャネル領域の第１導電型不純物濃度は、前記第２ゲート電極下に位置する第２チャネル領域の第１導電型不純物濃度よりも高く、
前記第２チャネル領域の第１導電型不純物濃度は、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有し、
前記第１不揮発性メモリ領域の前記第１ゲート電極のゲート長は、前記第２不揮発性メモリ領域の前記第１ゲート電極のゲート長よりも短く、
前記第１不揮発性メモリ領域の前記第２チャネル領域の第１導電型不純物濃度の濃度勾配は、前記第２不揮発性メモリ領域の前記第２チャネル領域の第１導電型不純物濃度の濃度勾配よりも大きく、
前記第２ゲート絶縁膜に電荷を注入することにより、データの書き込みまたは消去を行うことを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に有することを特徴とする半導体装置。
【請求項２１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板と、
前記半導体基板の第１主面に配置された第１不揮発性メモリ領域と第２不揮発性メモリ領域とを備え、
前記第１不揮発性メモリ領域および前記第２不揮発性メモリ領域には、
前記半導体基板の第１主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するようにして形成された第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面上に、前記第１ゲート電極の側壁の一部と、それに続く前記半導体基板の主面の一部とを一体的に覆うようにして形成された第２ゲート電極と、
前記第２ゲート電極と、前記半導体基板および前記第１ゲート電極との間に一体的に形成された第２ゲート絶縁膜と、
前記第１半導体領域内における前記半導体基板の第１主面に形成された、前記第１導電型とは逆導電型である第２導電型の第２半導体領域および第３半導体領域と、
前記第１半導体領域内における前記半導体基板の第１主面に形成された、第１導電型の第４半導体領域とを備え、
前記第１半導体領域内において、
前記第２半導体領域は、前記半導体基板の第１主面において、前記第１ゲート電極の側方下部に位置する領域のうち、前記第２ゲート電極に覆われている前記第１ゲート電極の側方とは反対側の側方下部に位置する領域に形成され、
前記第３半導体領域は、前記半導体基板の第１主面において、前記第２ゲート電極の側方下部に位置する領域のうち、前記第１ゲート電極を覆っている側方とは反対側の前記第２ゲート電極の側方下部に位置する領域に形成され、
前記第４半導体領域の第１導電型不純物濃度は、前記第１半導体領域の第１導電型不純物濃度よりも高く、
前記第４半導体領域は、前記第２半導体領域を平面的に内包するようにして形成され、
前記第１不揮発性メモリ領域の前記第１ゲート電極のゲート長は、前記第２不揮発性メモリ領域の前記第１ゲート電極のゲート長よりも短く、
前記第１不揮発性メモリ領域において、前記第４半導体領域は、前記第２ゲート電極と平面的に重なる領域を有し、
前記第２ゲート絶縁膜に電荷を注入することにより、データの書き込みまたは消去を行うことを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
前記第２不揮発性メモリ領域において、前記第４半導体領域は、前記第２ゲート電極と平面的に重なる領域を有し、
前記第１不揮発性メモリ領域における前記第４半導体領域と前記第２ゲート電極とが平面的に重なる領域の面積は、前記第２不揮発性メモリ領域における前記第４半導体領域と前記第２ゲート電極とが平面的に重なる領域の面積よりも大きいことを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、
前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に有することを特徴とする半導体装置。
【請求項２４】
半導体基板の第１主面に配置された第１不揮発性メモリ領域および第２不揮発性メモリ領域において、
（ａ）前記半導体基板の第１主面に、第１導電型である第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域における前記半導体基板の第１主面に、第１導電型とするような第１イオンを注入し、続いて熱処理を施すような、第１拡散工程を施す工程と、
（ｃ）前記第１半導体領域における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するように、かつ、前記第１方向と交差する第２方向に距離を隔てて配置するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板の第１主面に、前記第１ゲート電極をイオン注入マスクとして前記第１導電型とは逆導電型である第２導電型とするような第２イオンを注入し、続いて熱処理を施すような第２拡散工程を施すことで、前記第１半導体領域のうち、前記第１ゲート電極に覆われた第１チャネル領域以外の領域の第１導電型不純物濃度を低濃度化する工程と、
（ｅ）前記第１ゲート電極における一方の側面である第１側面の一部と、前記第１側面の側方下部に位置する前記半導体基板の第１主面の一部とを一体的に覆うようにして、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｆ）前記第１半導体領域内における、前記第１チャネル領域以外、および、前記第２ゲート電極で覆われた第２チャネル領域以外の前記半導体基板の第１主面のうち、前記第１ゲート電極の側方下部には第２導電型の第２半導体領域を形成し、前記第２ゲート電極の側方下部には第２導電型の第３半導体領域を形成する工程とを有し、
前記（ｃ）工程では、前記第１不揮発性メモリ領域に形成する前記第１ゲート電極のゲート長は、前記第２不揮発性メモリ領域に形成する前記第１ゲート電極のゲート長よりも短くなるように、前記第１ゲート電極を形成し、
前記（ｄ）工程における前記第２拡散工程によって、前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域の第１導電型不純物濃度よりも高くなるように形成し、
前記（ｄ）工程では、前記第２チャネル領域が第１導電型となる範囲内で、前記第２拡散工程を施し、
前記（ｄ）工程では、前記第２チャネル領域の第１導電型不純物濃度が、前記第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有するように、前記第２拡散工程を施し、
前記（ｄ）工程では、前記第１不揮発性メモリ領域の前記第２チャネル領域の第１導電型不純物濃度の濃度勾配は、前記第２不揮発性メモリ領域の前記第２チャネル領域の第１導電型不純物濃度の濃度勾配よりも大きくなるようにして、前記第２拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に堆積することで形成することを特徴とする半導体装置の製造方法。
【請求項２６】
半導体基板の第１主面に配置された第１不揮発性メモリ領域および第２不揮発性メモリ領域において、
（ａ）前記半導体基板の第１主面に、第１導電型である第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域における前記半導体基板の第１主面に、第１導電型とするような第１イオンを注入し、続いて熱処理を施すような、第１拡散工程を施す工程と、
（ｃ）前記第１半導体領域における前記半導体基板の第１主面上に、前記第１主面に沿った第１方向に延在するように、かつ、前記第１方向と交差する第２方向に距離を隔てて配置するように、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板の第１主面に、前記第１ゲート電極をイオン注入マスクとして前記第１導電型とは逆導電型である第２導電型とするような第２イオンを注入し、続いて熱処理を施すような第２拡散工程を施すことで、前記第１半導体領域のうち、前記第１ゲート電極に覆われた第１チャネル領域以外の領域の第１導電型不純物濃度を低濃度化する工程と、
（ｅ）前記第１ゲート電極における一方の側面である第１側面の一部と、前記第１側面の側方下部に位置する前記半導体基板の第１主面の一部とを一体的に覆うようにして、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
（ｆ）前記第１半導体領域内における、前記第１チャネル領域以外、および、前記第２ゲート電極で覆われた第２チャネル領域以外の前記半導体基板の第１主面のうち、前記第１ゲート電極の側方下部には第２導電型の第２半導体領域を形成し、前記第２ゲート電極の側方下部には第２導電型の第３半導体領域を形成する工程と、
（ｇ）前記（ｅ）工程後、前記（ｆ）工程前に、前記第１ゲート電極における前記第２ゲート電極と隣り合わない方の側方下部に位置する前記第１半導体領域に、第１導電型とするような第３イオンを注入し、続いて熱処理を施すような第３拡散工程を施すことで、第４半導体領域を形成する工程とを有し、
前記（ｃ）工程では、前記第１不揮発性メモリ領域に形成する前記第１ゲート電極のゲート長は、前記第２不揮発性メモリ領域に形成する前記第１ゲート電極のゲート長よりも短くなるように、前記第１ゲート電極を形成し、
前記（ｄ）工程における前記第２拡散工程によって、前記第１チャネル領域の第１導電型不純物濃度は、前記第２チャネル領域の第１導電型不純物濃度よりも高くなるように形成し、
前記（ｆ）および（ｇ）工程では、前記第２半導体領域は、前記第４半導体領域に平面的に内包されるように、前記第２および第４半導体領域を形成し、
前記（ｇ）工程では、前記第１不揮発性メモリ領域において、前記第４半導体領域は、前記第２ゲート電極と平面的に重なる領域を有するようにして、前記第３拡散工程を施し、
前記（ｂ），（ｄ）および（ｇ）工程を経た後の前記第１および第２チャネル領域は、ともに第１導電型となるようにして、前記第１、第２および第３拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法において、
前記（ｇ）工程では、
前記第２不揮発性メモリ領域において、前記第４半導体領域は、前記第２ゲート電極と平面的に重なる領域を有するようにして前記第３拡散工程を施し、かつ、
前記第１不揮発性メモリ領域における前記第４半導体領域と前記第２ゲート電極とが平面的に重なる領域の面積は、前記第２不揮発性メモリ領域における前記第４半導体領域と前記第２ゲート電極とが平面的に重なる領域の面積よりも大きくなるようにして、前記第３拡散工程を施すことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、
前記第１ゲート電極の第２側面から、前記第１側面に向かう方向を第３方向とすれば、
前記（ｇ）工程における前記第３拡散工程では、
前記第３イオンは、その前記半導体基板への入射方向が、前記第３方向と同じ方向を向く成分を持つように、前記半導体基板の第１主面に対して斜めに注入することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜は、酸素を含む第１絶縁膜、窒素を含む第２絶縁膜、および、酸素を含む第３絶縁膜の３層を順に堆積することで形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置（不揮発性メモリ）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性の絶縁膜を有している。これらの浮遊ゲート電極やトラップ性絶縁膜は、記憶情報（データ）として、電荷を蓄積する役割を担う。
【０００３】
このとき、ゲート電極下に備えられた上記のような電荷蓄積領域に電荷が注入・放出されると、ＭＩＳトランジスタの閾値電圧がシフトすることになる。ＭＩＳトランジスタにおける閾値電圧の違いは、印加するゲート電圧に応じて流れるソース／ドレイン電流の違いとして現れる。従って、ＭＩＳトランジスタのソース／ドレイン電流量によって、電荷の蓄積状態、即ちデータ保持状態を読み出すことができる。
【０００４】
導電性の浮遊ゲート電極とは、ＭＩＳトランジスタのゲート電極下に、いかなる導体部にも電気的に接続されていない、所謂浮遊（フローティング）状態にある導電性の電極を備え、この導電性の電極へのトンネル現象を利用して電荷注入・放出を行う。これにより、上記のようなメモリ動作を実現するものである。例えば、電荷蓄積領域として導電性の浮遊ゲート電極を用いた不揮発性メモリ技術が、特開平１０−１２５８０８号公報（特許文献１）などに開示されている。ここでは、チャネル領域に対するドレイン領域端部の位置を変えることで、書き換え耐性の向上を図っている。
【０００５】
また、トラップ性絶縁膜とは、電子または正孔（ホール）などの電荷の蓄積が可能な絶縁膜であり、例えば、窒化シリコン（ＳｉＮｘ）膜などを用いる。トラップ性絶縁膜を用いた不揮発性メモリは、導電性の浮遊ゲート電極を用いた不揮発性メモリに比べ、離散的に電荷を蓄積するためデータ保持特性が優れている。
【０００６】
このようなトラップ性の絶縁膜を有した不揮発性メモリの一種として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型構造を適用して構成する技術が、例えば特開２００１−１４８４３４号公報（特許文献２）などに開示されている。これは、上記で説明した窒化シリコン（Ｎ：Nitride）膜を酸化シリコン（Ｏ：Oxide）膜で挟み、その三層の積層構造（ＯＮＯ）をＭＩＳトランジスタのゲート絶縁膜（Ｉ：Insulator）とした不揮発性メモリである。
【０００７】
トラップ性の絶縁膜である窒化シリコン膜を更に酸化シリコン膜で挟むことで、データ保持特性はより向上する。また、データ保持の信頼性により優れているため、窒化シリコン膜下の酸化シリコン膜を薄膜化でき、書き込み・消去動作の低電圧化が可能である。
【０００８】
また、上記のＭＯＮＯＳ型不揮発性メモリのうち、一つのＭＩＳトランジスタのゲート電極が、電荷を保持するＯＮＯを有するＭＯＮＯＳ構造である部分と、反転層の形成や読み出しなど通常のＭＩＳトランジスタの機能を発揮するためのＭＩＳ構造である部分と、実質２つのゲート電極が絶縁された状態で隣接するようにして構成された不揮発性メモリがある。このような、所謂スプリットゲート型と称される上記の構成の不揮発性メモリ技術が、例えば特開２００６−１３５３４１号公報（特許文献３）などに開示されている。
【０００９】
スプリットゲート型のゲート電極を不揮発性メモリに適用することで、ソースサイド注入（Source Side Injection：ＳＳＩ）方式で電子を窒化シリコン膜に注入することができ、電子注入効率に優れ、高速かつ低電流の書き込みを実現している。また、書き込み／消去動作の制御が比較的容易であるため、周辺回路を小規模にすることができる。
【００１０】
また、ゲート幅の狭いＭＯＮＯＳ型不揮発性記憶素子とゲート幅の広いＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載し、前者を書き換え回数が少ないプログラムデータ記憶用とし、後者を書き換え回数が多い処理データ記憶用として適用する技術が、例えば、特開２００６−１００５３１号公報（特許文献４）に開示されている。
【特許文献１】特開平１０−１２５８０８号公報
【特許文献２】特開２００１−１４８４３４号公報
【特許文献３】特開２００６−１３５３４１号公報
【特許文献４】特開２００６−１００５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＭＩＳトランジスタのゲート電極下に電荷蓄積領域を有し、電子や正孔の注入または放出により、データ保持または消去を行うような不揮発性メモリを備える半導体装置を本発明者が検討したところ、以下に示すような課題が見出された。
【００１２】
電荷を蓄積することで情報を保持するタイプの不揮発性メモリでは、その電荷蓄積状態を、長時間において安定に保つことが要求される。即ち、本発明者が検討した不揮発性メモリにおいては、その信頼性を確保する上で、電荷蓄積領域における電荷保持特性（リテンション特性）が良好であることが必要である。
【００１３】
ここで、本発明者が検討した不揮発性メモリでは、電荷蓄積領域に、例えば電子を注入することでデータ書き込み状態とし、電子とは極性が逆である正孔を注入することでデータ消去状態とする。従って、書き込み状態においては電子の電荷保持特性が影響し、消去状態においては正孔の電荷保持特性が影響する。即ち、本発明者が検討した不揮発性メモリにおいては、電子と正孔の両電荷の保持特性が重要となるのである。なお、書き込みまたは消去を担う電荷は、電子または正孔のいずれであっても良い。
【００１４】
また、一般的な動向として、半導体装置の多機能化、高性能化を背景として、不揮発性メモリに対しては記憶容量増加の要求がなされている。このとき、同一チップ面積内で、記憶容量を増やすために、微細化による高集積化が検討される。しかしながら、上記の不揮発性メモリにおいて、本発明者が高集積化のための微細化を検討したところ、以下のような課題が見出された。
【００１５】
即ち、本発明者が検討した不揮発性メモリトランジスタを微細化し、電荷の輸送方向（通常は半導体基板の主面と水平な方向）の寸法が縮小されることで、電界集中により、蓄積されている電荷が電界の影響を受けやすくなる。このような状態であると、例えば、経時的に蓄積電荷が放出されるというような、リテンション特性の劣化をもたらす。更に、例えば、周囲のメモリセルに施される書き込み、消去、または、読み出し動作の際の電界の影響を受け、動作を施していないはずのメモリセルの電荷保持状態が変化してしまうというような、ディスターブ現象を顕著にする原因ともなる。
【００１６】
以上のように、ＭＩＳトランジスタ構成の不揮発性メモリは、微細化により、リテンション特性が劣化し、また、ディスターブ現象が顕著になる。これは、結果として、不揮発性メモリを備える半導体装置の信頼性を低下させる原因となっていることが、本発明者の検討により見出された。
【００１７】
そこで、本発明の目的は、不揮発性メモリを備える半導体装置において、信頼性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本発明書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば下記の通りである。
【００２０】
即ち、半導体基板の第１主面上に配置された主回路領域と不揮発性メモリ領域とを備える半導体装置であって、不揮発性メモリ領域には、第１導電型の第１半導体領域と、半導体基板の第１主面上に順に形成された第１ゲート絶縁膜および第１ゲート電極と、第１ゲート電極の片方の側壁の一部からその側方下部の第１主面に至る領域を一体的に覆うようにして順に形成された、第２ゲート絶縁膜および第２ゲート電極と、第１半導体領域内において、第１ゲート電極の第１側面とは反対側の側面の側方下部に形成された、第２導電型の第２半導体領域と、第２ゲート電極の第１ゲート電極と隣り合う側壁とは反対側の側方下部に形成された、第２導電型の第３半導体領域とを備え、第１半導体領域における半導体基板の第１主面のうち、第１ゲート電極に覆われた第１チャネル領域の第１導電型不純物濃度は、第２ゲート電極に覆われた第２チャネル領域の第１導電型不純物濃度よりも高く、第２チャネル領域内の第１導電型不純物濃度は、第１チャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有し、第２ゲート絶縁膜に電荷を注入することにより、データの書き込みまたは消去を行う。
【発明の効果】
【００２１】
本願において開示される複数の発明のうち上記一実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。
【００２２】
即ち、不揮発性メモリを備える半導体装置において、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
まず、本発明者が検討した半導体装置が有する不揮発性メモリの構成、および、その特性に見出された課題について説明する。
【００２５】
図１〜図４は、本発明者が検討した不揮発性メモリの断面図を示したものである。各図では、本発明者が検討した不揮発性メモリの構成および動作を説明するために必要な基本構成を示した。
【００２６】
不揮発性メモリは、例えば、シリコン単結晶などからなる半導体基板１ｘ上に形成され、以下の構成を備えている。ここで、半導体基板１ｘの多数キャリアは、電子であっても正孔であっても良い。
【００２７】
半導体基板１ｘの主面Ｓ１ｘには、多数キャリアが正孔（ホール）であるｐ型（第１導電型）のウェル（以下、ｐウェル）ｐｗｘが形成されている。
【００２８】
また、ｐウェルｐｗｘ内における半導体基板１ｘの主面Ｓ１ｘ上には、主面Ｓ１ｘに沿った第１方向Ａに延在するようにして、例えば多結晶シリコン（ポリシリコン）などからなる制御ゲート電極（コントロールゲート電極、選択ゲート電極ともいう）ＣＧｘが形成されている。制御ゲート電極ＣＧｘと半導体基板１ｘとの間には、例えば酸化シリコン膜などからなる制御ゲート絶縁膜ＣＧＩｘが形成されている。
【００２９】
また、ｐウェルｐｗｘ内における半導体基板１ｘの主面Ｓ１ｘ上には、制御ゲート電極ＣＧｘの側壁の一部に隣り合うようにして、例えば多結晶シリコンなどからなるメモリゲート電極ＭＧｘが形成されている。メモリゲート電極ＭＧｘと、半導体基板１ｘおよび制御ゲート電極ＣＧｘとの間に、一体的に、メモリゲート絶縁膜ＭＧＩｘが形成されている。ここで、メモリゲート絶縁膜ＭＧＩｘは、窒化シリコン膜Ｎｘを酸化シリコン膜Ｏｘ１，Ｏｘ２で挟んだ３層構造を有するものであるとする。これにより、メモリゲート絶縁膜ＭＧＩｘは、窒化シリコン膜Ｎｘの中に、電子や正孔などの電荷を蓄積することができる。
【００３０】
また、ｐウェルｐｗｘ内における半導体基板１ｘの主面Ｓ１ｘには、多数キャリアが電子であるｎ型（第２導電型）のメモリドレイン領域ＭＤｘ、および、メモリソース領域ＭＳｘが形成されている。
【００３１】
ここで、メモリドレイン領域ＭＤｘは、半導体基板１ｘの主面Ｓ１ｘにおいて、制御ゲート電極ＣＧｘの側方下部に位置する領域のうち、メモリゲート電極ＭＧｘが形成された側壁とは反対側の側方下部に形成されている。また、メモリソース領域ＭＳｘは、半導体基板１ｘの主面Ｓ１ｘにおいて、メモリゲート電極ＭＧｘの側方下部に位置する領域のうち、制御ゲート電極ＣＧｘと隣り合う側方とは反対側の側方下部に位置する領域に形成されている。
【００３２】
以上のように、本発明者が検討した不揮発性メモリは、制御ゲート電極ＣＧｘとメモリゲート電極ＭＧｘとをゲート電極とし、制御ゲート絶縁膜ＣＧＩｘとメモリゲート絶縁膜ＭＧＩｘとをゲート絶縁膜とし、メモリソース領域ＭＳｘとメモリドレイン領域ＭＤｘとをソース／ドレイン領域とした基本構成を有するＭＩＳトランジスタである。特に、上記で例示したのは、ｐ型であるｐウェルｐｗｘに形成され、ｎ型であるソース／ドレイン領域を有する、ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）である。
【００３３】
通常のｎ型ＭＩＳトランジスタにおいては、ゲート電極への正電圧の印加により、ゲート絶縁膜直下の半導体領域の反転層が形成される。そして、ソース／ドレイン領域の印加電圧にバイアスがある場合、反転層を通じて電子電流が流れ、オン状態となる。ゲート絶縁膜直下の半導体領域のうち、上記反転層が形成される領域をチャネル領域と記す。また、チャネル領域に反転層を生じさせるのに必要なゲート電圧を当該ゲート電極の閾値電圧と記す。閾値電圧は、当該ゲート電極下のチャネル領域の不純物濃度によって制御することができる。即ち、チャネル領域の不純物濃度が低くなると、閾値電圧も低くなる。
【００３４】
ここで、本発明者が検討した上記構成の不揮発性メモリにおいては、チャネル領域は、制御ゲート電極ＣＧｘ下のｐウェルｐｗｘである制御ゲートチャネル領域ＣＨｃｘと、メモリゲート電極ＭＧｘ下のｐウェルｐｗｘであるメモリゲートチャネル領域ＣＨｍｘとに分けて考えることとする。
【００３５】
本発明者が検討した不揮発性メモリの書き込み動作に関し、図２を用いて説明する。書き込み動作時には、メモリソース領域ＭＳｘへの印加電圧であるメモリソース電圧Ｖｓを正電位とし、メモリドレイン領域ＭＤｘへの印加電圧であるメモリドレイン電圧Ｖｄを半導体基板１ｘと同じ接地電位ｇｎｄとする。
【００３６】
また、メモリゲート電極ＭＧｘには、メモリソース電圧Ｖｓよりも高いメモリゲート電圧Ｖｍを印加することで、メモリゲートチャネル領域ＣＨｍｘを反転させ、オン状態とする。このようなメモリゲート電極ＭＧｘの閾値電圧を、メモリゲート閾値電圧Ｖｔｍと記す。即ち、ここでは、メモリゲート電圧Ｖｍはメモリソース電圧Ｖｓより高く、更に、メモリゲート閾値電圧Ｖｔｍよりも高い。この状態をゲートオーバードライブと言う。
【００３７】
また、制御ゲート電極ＣＧｘには、制御ゲートチャネル領域ＣＨｃｘを反転させ、オン状態とするのに必要な制御ゲート電圧Ｖｃを印加する。このような制御ゲート電極ＣＧｘの閾値電圧を、制御ゲート閾値電圧Ｖｔｃと記す。
【００３８】
このとき、制御ゲートチャネル領域ＣＨｃｘとメモリゲート電極ＣＨｍｘとに反転領域が形成され、ｎ型ＭＩＳトランジスタとしてオン状態となっている。また、メモリドレイン領域ＭＤｘに対してメモリソース領域ＭＳｘが正の高電位にバイアスされている。従って、メモリドレイン領域ＭＤｘからメモリソース領域ＭＳｘに向かって、電子ｅが放出される。
【００３９】
ここで、本発明者が検討した不揮発性メモリにおいては、制御ゲートチャネル領域ＣＨｃｘとメモリゲートチャネル領域ＣＨｍｘとの境界付近で最も強い電界となる。この強電界により、チャネル領域を輸送される電子は高いエネルギーにより加速され、多くのホットエレクトロンが発生する。これらのホットエレクトロンのうち、メモリゲート絶縁膜ＭＧＩｘが有する下部の酸化シリコン膜Ｏｘ１のポテンシャル障壁を越えるものは、窒化シリコン膜Ｎｘに注入され、欠陥準位などに留まる。これが、データ書き込み状態となる。このように、本発明者が検討した不揮発性メモリでは、データ書き込みのための、電荷蓄積領域への電子ｅの注入はソース側で行われるといった、所謂ＳＳＩ方式となっている。
【００４０】
次に、消去動作に関して図３を用いて説明する。図３では、電子ｅが注入された窒化シリコン膜Ｎｘに、正孔ｈを注入するときの状態を示している。消去動作時には、メモリゲート電圧Ｖｍとして負電位を印加し、メモリソース電圧Ｖｓとして正電位を印加する。これにより、メモリゲート電極ＭＧｘとメモリソース領域ＭＳｘとが、端部において平面的に重なる位置で、ｎ型半導体であるメモリソース領域ＭＳｘに強反転が起こる。そして、バンド間トンネル（Band To Band Tunneling：ＢＴＢＴ）現象を起こし、正孔ｈを生成することができる。発生した正孔ｈは負のメモリゲート電圧Ｖｍに引かれ、メモリゲート絶縁膜ＭＧＩｘが有する窒化シリコン膜Ｎｘ中に注入され、欠陥準位などに留まる。これが、データ消去状態となる。なお、上記の消去状態は、メモリゲート絶縁膜ＭＧＩｘへの電子ｅの蓄積と正孔ｈとの蓄積状態と見ることもできる。
【００４１】
保持時には、メモリゲート絶縁膜ＭＧＩｘ中に注入された電子または正孔は、電荷として保存される。電荷がトラップされている窒化シリコン膜Ｎｘは、酸化シリコン膜Ｏｘ１，Ｏｘ２に挟まれるようにして絶縁されており、メモリゲート絶縁膜ＭＧＩｘ中でのキャリアの輸送は極めて少なくかつ遅いため、各電極などに電圧がかけられていなくても、良好に保持することができる。
【００４２】
次に、読み出し動作に関して図４を用いて説明する。読み出し動作時には、メモリソース電圧Ｖｓに対してメモリドレイン電圧Ｖｄが高電位となるように正バイアスする。また、制御ゲート電圧Ｖｃとして制御ゲート閾値電圧Ｖｔｃ以上の電位を印加することで、制御ゲートチャネル領域ＣＨｃｘに反転層ＩＬを形成する。
【００４３】
ここで、制御ゲート電圧Ｖｃと同様に、メモリゲート電圧Ｖｍにおいてもメモリゲート閾値電圧Ｖｔｍ以上の電位を印加し、メモリゲートチャネル領域ＣＨｍｘにも反転層ＩＬが形成されたとする。このとき、メモリソース電圧Ｖｓとメモリドレイン電圧Ｖｄとの間には、メモリドレイン電圧Ｖｄが高電位となるようにバイアスされているから、メモリソース領域ＭＳｘからメモリドレイン領域ＭＤｘに向かって、電子の輸送が起こる。これにより、ソース／ドレイン電流Ｉｄｓ（電子をキャリアとするソース／ドレイン電流Ｉｄｓの向きは輸送方向と逆）が得られる。
【００４４】
このとき、図２を用いて説明した書き込み動作が施されていたとすると、メモリゲート絶縁膜ＭＧＩｘには電子による負電荷が注入されており、メモリゲート閾値電圧Ｖｔｍは、通常に比べ上昇している。ここで、通常とは、書き込み動作が施されていない状態、または、書き込み動作後に図３を用いて説明した消去動作が施された状態である。このように、本発明者が検討した不揮発性メモリにおいては、書き込みされた状態と、書き込みされていない状態または消去された状態との間で、メモリゲート閾値電圧Ｖｔｍに違いが現れる。即ち、メモリゲート閾値電圧Ｖｔｍの変化は、あるメモリゲート電圧Ｖｍにおけるソース／ドレイン電流Ｉｄｓに違いをもたらす。従って、このソース／ドレイン電流Ｉｄｓの大きさによって、不揮発性メモリのデータ保持状態を読み出すことができる。
【００４５】
以上のように、本発明者が検討した不揮発性メモリは、メモリ動作を実現することができる。しかしながら、本発明者の更なる検討により、下記に示す課題が明らかとなった。
【００４６】
一般的に、不揮発性メモリの実用においては、リテンション特性、書き込み／消去速度、および、ディスターブ耐性が良好であることが要求される。この点では、本発明者が検討した不揮発性メモリにおいて、リテンション特性とは電荷の保持特性であり、即ち、書き込み時の電子の保持特性（書き込みリテンション特性と記す）および消去時の正孔の保持特性（消去リテンション特性と記す）に関係する。また、書き込み／消去速度とは、それぞれ電子／正孔のメモリゲート絶縁膜ＭＧＩｘへの注入速度に関係する。また、ディスターブ耐性とは、外部電界に対する電子および正孔のメモリゲート絶縁膜ＭＧＩｘからの放出耐性に関係し、各電荷のメモリゲート絶縁膜ＭＧＩｘへの捕獲強度という点で、リテンション特性と同質である。
【００４７】
ここで、本発明者が検討した不揮発性メモリにおいて、制御ゲート閾値電圧Ｖｔｃおよびメモリゲート閾値電圧Ｖｔｍは、読み出し動作時のソース／ドレイン電流Ｉｄｓに影響するだけではなく、上記のリテンション特性、書き込み／消去速度、または、ディスターブ耐性を左右するパラメータでもある。
【００４８】
例えば、メモリゲート閾値電圧Ｖｔｍが低い状態とは、メモリゲートチャネル領域ＣＨｍｘの不純物濃度が低い状態である。従って、この状態では、制御ゲートチャネル領域ＣＨｃｘの境界領域での電界集中が弱まることと、反転状態での電子ｅのキャリア密度が低下することとが原因で、電子ｅをメモリゲート絶縁膜ＭＧＩｘに注入する効率が低下する。更に、メモリゲートチャネル領域ＣＨｍｘの不純物濃度が低いと、メモリゲート絶縁膜ＭＧＩｘに蓄積された電子ｅがメモリゲートチャネル領域ＣＨｍｘに抜けやすくなり、電子ｅの保持特性も劣化する。従って、書き込み速度および書き込みリテンションの観点からは、メモリゲート閾値電圧Ｖｔｍを大きい値とするため、メモリゲートチャネル領域ＣＨｍｘの不純物濃度は高い方が望ましい。
【００４９】
しかしながら、このようなメモリゲート閾値電圧Ｖｔｍに関する本発明者の更なる検討により、以下の課題が見出された。即ち、消去リテンション特性およびディスターブ耐性の観点からは、メモリゲート閾値電圧Ｖｔｍは低い方が望ましいということが明らかとなった。以下に詳細を説明する。
【００５０】
上記のように、消去リテンション特性とは、メモリゲート絶縁膜ＭＧＩｘに蓄積された電子ｅと正孔ｈとの、双方の保持特性である。これらは極性が異なる電荷である。即ち、本発明者が検討した不揮発性メモリでは、電子ｅの保持特性である書き込みリテンション特性の向上のために、メモリゲート閾値電圧Ｖｔｍを高くしているが、これは、定性的に、正孔ｈの保持特性である消去リテンション特性を劣化させることになる。具体的には、メモリゲートチャネル領域ＣＨｍｘの不純物濃度が高い状態であると、電界集中により、電子ｅはメモリゲート絶縁膜ＭＧＩｘに注入されやすくなる一方で、正孔ｈはメモリゲート絶縁膜ＭＧＩｘから抜けやすくなってしまう。これは同時に、ディスターブが起こりやすいことも意味する。
【００５１】
特に、記憶容量の増加を目的とした高集積化の動向の中で、不揮発性メモリを微細化する際、メモリゲートチャネル領域ＣＨｍｘが短くなる過程で、電界集中がより厳しくなり、上記の課題が顕著となる。
【００５２】
以上のように、本発明者の検討により、不揮発性メモリを備えた半導体装置において、書き込みリテンション特性を維持するためにメモリゲート閾値電圧Ｖｔｍを高くすると、消去リテンション特性が劣化するというように、両リテンション特性の維持がトレードオフの関係にあることが明らかになった。更に、本発明者の検討により、上記のトレードオフの関係は、半導体装置の微細化、高集積化が進むにつれて顕著になることも明らかになった。このように、書き込みまたは消去リテンション特性のいずれかまたは両方が劣化することは、結果として、半導体装置の信頼性を低下させる。
【００５３】
次に、本実施の形態１の半導体装置について説明する。
【００５４】
通常、半導体装置の製造工程中は、例えば単結晶シリコン（Ｓｉ）などを母材とした高純度の半導体材料をウェハと称される平面略円形の薄板の状態で扱う。そして、その主面を、後に半導体チップとなる領域に分け、多数のチップ領域に同様の素子群を一括して形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。
【００５５】
本実施の形態１で例示する不揮発性メモリは、他の集積回路を形成する半導体チップと同一のチップ内に形成される。集積回路は、例えばＭＩＳトランジスタなどの半導体素子により構成される。以下では、種々のＭＩＳトランジスタなどから構成される回路を形成する領域を主回路形成領域と称し、本実施の形態１で例示する不揮発性メモリを形成する領域を不揮発性メモリ領域と称する。
【００５６】
図５には、不揮発性メモリ領域に形成された、本実施の形態１で例示する不揮発性メモリＮＶＭの要部断面図を示す。半導体チップを構成する半導体基板１は、厚さ方向に沿って互いに反対側に位置する主面（第１主面）Ｓ１および裏面（第２主面）Ｓ２を有する。この半導体基板１の主面Ｓ１上に、主回路形成領域と不揮発性メモリ領域とが配置されている。このとき、不揮発性メモリ領域に形成された不揮発性メモリＮＶＭの断面図を示したのが図５である。以下では、不揮発性メモリＮＶＭの構成を詳しく説明する。
【００５７】
半導体基板１の主面Ｓ１には、不揮発性メモリＮＶＭを形成するためのｐ型の半導体領域であるウェル（第１半導体領域、以下単にメモリ用ｐウェル）ｍｐｗが形成されている。ｐ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族の元素を、Ｖ族の元素よりも多く含有した状態であり、多数キャリアが正孔であるような半導体材料の導電型を表す。以下、ｐ型の導電型に関しては同様であるとする。
【００５８】
ここで、本実施の形態１で例示する不揮発性メモリＮＶＭは、メモリ用ｐウェルｍｐｗ内に形成されるものであり、これが上記のようにｐ型であれば、半導体基板１の導電型はｎ型、ｐ型いずれでも良い。ただし、ｐ型の半導体基板１とする場合、同じｐ型のメモリ用ｐウェルｍｐｗのｐ型不純物濃度は、半導体基板１のｐ型不純物濃度よりも高いものであるとする。
【００５９】
また、メモリ用ｐウェルｍｐｗの範囲内における半導体基板１の主面Ｓ１上には、制御ゲート電極（第１ゲート電極）ＣＧが形成されている。制御ゲート電極ＣＧは、半導体基板１の主面Ｓ１に沿う第１方向Ａに延在するようにして形成されている。図では、紙面に垂直な方向が第１方向Ａとなるように記している。また、制御ゲート電極ＣＧは、例えば多結晶シリコンなどにドーピングを施すことで、金属級の導電性を持たせた膜などからなる導体膜であるとする。
【００６０】
また、制御ゲート電極ＣＧと半導体基板１の主面Ｓ１との間には、制御ゲート絶縁膜ＣＧＩが形成されている。制御ゲート絶縁膜ＣＧＩは、例えば酸化シリコン膜などからなる絶縁膜であるとする。
【００６１】
次に、メモリ用ｐウェルｍｐｗの範囲内における半導体基板１の主面Ｓ１上には、制御ゲート電極ＣＧに隣り合うようにして、メモリゲート電極（第２ゲート電極）ＭＧが形成されている。このとき、メモリゲート電極ＭＧは、第１方向Ａに沿って延在する制御ゲート電極ＣＧの側壁の一部と、それに続く半導体基板１の主面Ｓ１の一部とを一体的に覆うようにして、複数個所に形成されている。ここで、メモリゲート電極ＭＧは、制御ゲート電極ＣＧと同様の材料によって形成されているものとする。
【００６２】
また、メモリゲート電極ＭＧと、半導体基板１の主面Ｓ１および制御ゲート電極ＣＧとの間には、一体的に、メモリゲート絶縁膜（第２ゲート絶縁膜）ＭＧＩが形成されている。後に詳細を記すように、メモリゲート絶縁膜ＭＧＩは不揮発性メモリＮＶＭに書き込まれるデータとして、電荷を蓄積する機能を有する。
【００６３】
本実施の形態１で例示する不揮発性メモリＮＶＭでは、メモリゲート絶縁膜ＭＧＩは二層の酸化シリコン膜（第１絶縁膜、第３絶縁膜）Ｏ１，Ｏ２と窒化シリコン膜（第２絶縁膜）Ｎとを有する三層構造であり、窒化シリコン膜Ｎを酸化シリコン膜Ｏ１，Ｏ２で挟んだものとしても良い。窒化シリコン膜Ｎは欠陥を多く含むものであるすれば、メモリゲート絶縁膜ＭＧＩは、窒化シリコン膜Ｎの欠陥準位に電荷を捕獲（トラップ）させることができる。一度捕獲された電荷は、酸化シリコン膜Ｏ１，Ｏ２のポテンシャルバリアにより、安定に保持される。このように、本実施の形態１で例示する不揮発性メモリでは、電荷蓄積領域を上記のような三層構造のメモリゲート絶縁膜ＭＧＩとすることで、リテンション特性を向上させることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００６４】
次に、メモリ用ｐウェルｍｐｗ内における半導体基板１の主面Ｓ１には、ｎ型の半導体領域である、メモリドレイン領域（第２半導体領域）ＭＤ、および、メモリソース領域（第３半導体領域）ＭＳが形成されている。ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族の元素を、ＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。以下、ｎ型の導電型に関しては同様であるとする。
【００６５】
ここで、メモリドレイン領域ＭＤは、半導体基板１の主面Ｓ１において、制御ゲート電極ＣＧから見て、メモリゲート電極ＭＧに覆われている側壁とは反対側の側方下部に位置する領域に形成されている。
【００６６】
また、メモリソース領域ＭＳは、半導体基板１の主面Ｓ１において、メモリゲート電極ＭＧから見て、制御ゲート電極ＣＧを覆っている側方とは反対側の側方下部に位置する領域に形成されている。
【００６７】
また、メモリドレイン領域ＭＤとメモリソース領域ＭＳとは、上記で図２〜図４を用いた説明と同様に、動作時の機能が異なることから別の呼称としているが、ｎ型不純物濃度などは同様であっても良いものとする。
【００６８】
以上に示した構成が、本実施の形態１で例示する不揮発性メモリＮＶＭの基本構成である。図１を用いて説明した、本発明者が検討した不揮発性メモリと同様、制御ゲート電極ＣＧとメモリゲート電極ＭＧとをゲート電極とし、制御ゲート絶縁膜ＣＧＩとメモリゲート絶縁膜ＭＧＩとをゲート絶縁膜とし、ｎ型のメモリソース領域ＭＳとｎ型のメモリドレイン領域ＭＤとをソース／ドレイン領域とした基本構成を有し、ｐ型のメモリ用ｐウェルｍｐｗに形成されたｎ型ＭＩＳトランジスタである。
【００６９】
また、別の観点からは、制御ゲート電極ＣＧと制御ゲート絶縁膜ＣＧＩとを有するｎ型ＭＩＳトランジスタと、メモリゲート電極ＭＧとメモリゲート絶縁膜ＭＧＩとを有するｎ型ＭＩＳトランジスタと、見ることができる。そして、これらの異なる２種類のｎ型ＭＩｓトランジスタが互いに隣り合うようにして、かつ、メモリソース領域ＭＳとメモリドレイン領域ＭＤとをソース／ドレイン領域として共有するようにして、メモリ用ｐウェルｍｐｗ内に形成されている。
【００７０】
本実施の形態１で例示する不揮発性メモリＮＶＭは、上記に加えて、以下の構成を有する。
【００７１】
制御ゲート電極ＣＧにおけるメモリゲート電極ＭＧに覆われていない方の側壁と、その側方下部に形成されたメモリドレイン領域ＭＤとを一体的に覆うようにして、サイドウォールスペーサＳＷが形成されている。また、メモリゲート電極ＭＧにおける制御ゲート電極ＣＧを覆っていない方の側壁と、その側方下部に形成されたメモリソース領域ＭＳとを一体的に覆うようにして、同様のサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜などからなる絶縁膜により形成され、当該サイドウォールスペーサＳＷが覆う構成要素と、他の構成要素との絶縁などを目的として形成される。
【００７２】
また、半導体基板１の主面Ｓ１には、メモリドレイン領域ＭＤに接合するようにして、メモリドレイン給電部ｖｍｄが形成されている。メモリドレイン給電部ｖｍｄは、メモリドレイン領域ＭＤと同じｎ型の半導体領域であり、メモリドレイン領域ＭＤよりも高いｎ型不純物濃度を有する。これにより、メモリドレイン給電部ｖｍｄは、メモリドレイン領域ＭＤに電気的に接続し、メモリドレイン給電部ｖｍｄに対して外部から電気的なコンタクトを取ることで、メモリドレイン領域ＭＤに給電することができる。
【００７３】
また、半導体基板１の主面Ｓ１には、メモリソース領域ＭＳに接合するようにして、メモリソース給電部ｖｍｓが形成されている。メモリソース給電部ｖｍｓは、メモリソース領域ＭＳと同じｎ型の半導体領域であり、メモリソース領域ＭＳよりも高いｎ型不純物濃度を有する。また、そのｎ型不純物濃度は、上記のメモリドレイン給電部ｖｍｄと同程度であっても良い。これにより、メモリソース給電部ｖｍｓは、メモリソース領域ＭＳに電気的に接続し、メモリソース給電部ｖｍｓに対して外部から電気的なコンタクトを取ることで、メモリソース領域ＭＳに給電することができる。
【００７４】
本実施の形態１で例示する不揮発性メモリＮＶＭの基本的な構成要素であり、メモリ動作のために給電を要する、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、メモリドレイン領域ＭＤに接続するメモリドレイン給電部ｖｍｄ、および、メモリソース領域ＭＳに接続するメモリソース給電部ｖｍｓの表面には、シリサイド層ＳＣが形成されている。シリサイド層ＳＣは、例えばコバルト（Ｃｏ）などの金属元素とシリコンとの化合物からなる導体膜であり、上記要素に外部から電気的なコンタクトを取る際のオーミック接続を目的として形成されている。
【００７５】
上記の構成要素を含む半導体基板１の主面Ｓ１を覆うようにして、層間絶縁膜ＺＩが形成されている。層間絶縁膜ＺＩは、例えば酸化シリコン膜などの絶縁膜からなるものとする。また、層間絶縁膜ＺＩを貫通するようにして、かつ、上記のシリサイド層ＳＣに電気的に接続するようにして、コンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、例えばタングステン（Ｗ）、銅（Ｃｕ）、または、チタンタングステン（ＴｉＷ）などの導体膜からなるものとする。ここで、図５において、一部のシリサイド層ＳＣにはコンタクトプラグＣＰが接続されていないように記述しているが、第１方向Ａに沿ったいずれかの箇所において接続されている。
【００７６】
更に、層間絶縁膜ＺＩの表面を覆うようにして、配線絶縁膜ＷＩが形成されている。配線絶縁膜ＷＩは、例えば酸化シリコン膜などの絶縁膜からなるものとする。配線絶縁膜ＷＩ中には、コンタクトプラグＣＰに電気的に接続するようにして、配線ＭＷが形成されている。配線ＭＷは、不揮発性メモリＮＶＭを構成する各要素に電気的に接続するコンタクトプラグＣＰに、所望の給電を施すための配線を目的として形成され、例えば、銅やアルミニウム（Ａｌ）などの導体膜からなるものとする。
【００７７】
同様の層間絶縁膜ＺＩ、コンタクトプラグＣＰ、配線絶縁膜ＷＩ、または、配線ＭＷは、上層において繰り返し形成され、所望の回路機能となるように結線された配線層を構成しているものとする。
【００７８】
以上が、本実施の形態１で例示する不揮発性メモリＮＶＭの構成である。本実施の形態１では、上記のような構成の不揮発性メモリＮＶＭにおいて、少なくとも２つの単位構造が、メモリドレイン給電部ｖｍｄを共有するようにして、対称的に半導体基板１上に配置されている。これは、半導体基板１上において複数の不揮発性メモリＮＶＭを配置する際の省面積を主な目的とした構造であり、これら２つの不揮発性メモリＮＶＭは同様の構成であって良い。
【００７９】
本実施の形態１で例示する不揮発性メモリＮＶＭは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ下のチャネル領域ＣＨにおいて、以下に示すような、メモリ用ｐウェルｍｐｗとは異なるｐ型不純物濃度の分布を有する。チャネル領域ＣＨのｐ型不純物濃度分布を説明するために、図６および図７には、図５における要部１００の拡大図を示している。
【００８０】
図６に示すように、本実施の形態１で例示する不揮発性メモリＮＶＭにおいて、チャネル領域ＣＨのうち、制御ゲート電極ＣＧ下に位置する領域を制御ゲートチャネル領域（第１チャネル領域）ＣＨｃとし、メモリゲート電極ＭＧ下に位置する領域をメモリゲートチャネル領域（第２チャネル領域）ＣＨｍとする。制御ゲートチャネル領域ＣＨｃは、制御ゲート電極ＣＧへの電圧印加によって、反転層が形成され得る。同様に、メモリゲートチャネル領域ＣＨｍは、メモリゲート電極ＭＧへの電圧印加によって、反転層が形成され得る。
【００８１】
ここで、本実施の形態１で例示する不揮発性メモリＮＶＭにおける、データ書き込み動作、データ消去動作、データ読み出し動作時の電圧印加および各動作手法は、上記図２〜図４を用いて説明した、本発明者が検討した不揮発性メモリと同様であるとする。即ち、メモリゲート絶縁膜ＭＧＩを電荷蓄積領域とし、電子または正孔の電荷を注入することで、データの書き込みまたはデータの消去を行う。
【００８２】
より具体的には、データの書き込み方式は、図２を用いた説明と同様のバイアス条件とすることで、メモリドレイン領域ＭＤから電子が放出され、メモリソース領域ＭＳに向かって、制御ゲートチャネル領域ＣＨｃおよびメモリゲートチャネル領域ＣＨｍを順に走行し、メモリゲートチャネル領域ＣＨｍにおいて、高電界によりホットエレクトロン化した電子がメモリゲート絶縁膜ＭＧＩに注入されるような、ＳＳＩ方式であるとする。
【００８３】
また、データの消去方式は、図３を用いて説明したものと同様のバイアス条件とすることで、メモリソース領域ＭＳからメモリ用ｐウェルｍｐｗに正孔が放出され、メモリドレイン領域ＭＤに向かってメモリゲートチャネル領域ＣＨｍを走行し、メモリゲートチャネル領域ＣＨｍにおいて、メモリゲート電圧Ｖｍに引き抜かれて、メモリゲート絶縁膜ＭＧＩに注入されるような、ＢＴＢＴ方式であるとする。
【００８４】
また、制御ゲートチャネル領域ＣＨｃに反転層を形成するために必要な制御ゲート電圧Ｖｃである、制御ゲート閾値電圧Ｖｔｃは、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度によって変わる。また、メモリゲートチャネル領域ＣＨｍに反転層を形成するために必要なメモリゲート電圧Ｖｍであるメモリゲート閾値電圧Ｖｔｍは、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度によって変わる。
【００８５】
更に、本実施の形態１で例示する不揮発性メモリＮＶＭでは、図７を用いて以下で説明するように、メモリゲートチャネル領域ＣＨｍ内において、ｐ型不純物濃度の分布を有する。即ち、メモリゲートチャネル領域ＣＨｍ内のｐ型不純物濃度の分布は、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、制御ゲートチャネル領域ＣＨｍに遠い第２領域ｍ２の方が、ｐ型不純物濃度が低くなるような分布を有している。このように濃度分布を持たせた効果について、図８、図９を用いて説明する。
【００８６】
図８は、本実施の形態１で例示した不揮発性メモリＮＶＭが書き込み動作を受けた状態における、メモリゲート絶縁膜ＭＧＩ内の電子の分布Ｄｅを示した説明図である。また、図９は、本実施の形態１で例示した不揮発性メモリＮＶＭが消去動作を受けた状態における、正孔の分布Ｄｈを示した説明図である。
【００８７】
書き込み動作時においては、制御ゲートチャネル領域ＣＨｃとメモリゲートチャネル領域ＣＨｍとの境界に生じる高電界を受けて、メモリゲート絶縁膜ＭＧＩに電子が注入される。消去動作時においては、メモリゲートチャネル領域ＣＨｍにおけるメモリソース領域ＭＳ近傍で発生する正孔が、メモリゲート絶縁膜ＭＧＩに注入される。即ち、メモリゲート絶縁膜ＭＧＩにおいて、書き込み動作で制御ゲート電極ＣＧとの境界に近い領域に電子の分布Ｄｅが存在し、消去動作でメモリソース領域ＭＳに近い領域に正孔の分布Ｄｈが存在する。
【００８８】
本発明者の検討によれば、このような電子の分布Ｄｅと正孔の分布Ｄｈの場所の違いは、メモリゲート閾値電圧Ｖｔｍの変動をもたらすことによる読み出し特性劣化の原因となっていた。また、メモリゲート絶縁膜ＭＧＩ全体の荷電状態が中性であったとしても、電子と正孔とが再結合せずに残っていることから、繰り返しの書き込み耐性やディスターブ耐性の劣化の原因ともなっていた。即ち、電子と正孔との分布箇所の違いは、不揮発性メモリの信頼性を低下させる原因となっていた。
【００８９】
これに対し、本実施の形態１においては、上記のような書き込みリテンション特性の向上と消去リテンション特性の向上との間にあるトレードオフという課題に対して、電子と正孔の分布箇所の違いを利用している。
【００９０】
電子の注入特性および保持特性が関与する書き込みリテンション特性においては、高いメモリゲート閾値電圧Ｖｔｍ値が望ましい。そこで、メモリゲートチャネル領域ＣＨｍの中でも、電子の分布Ｄｅが存在する箇所のメモリゲート絶縁膜ＭＧＩ下のメモリゲートチャネル領域ＣＨｍ、即ち、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１では、ｐ型不純物濃度を高くしている。従って、書き込み動作時に主に関与するのは、制御ゲート電極ＣＧ近傍に生じさせるメモリゲート電極ＭＧからの電界であるから、メモリゲート閾値電圧Ｖｔｍは高い状態であるとして扱うことができる。結果として、酸化シリコン膜Ｏ１への電界が緩和され、書き込みリテンション特性は向上する。
【００９１】
一方、正孔の注入特性および保持特性が関与する消去リテンション特性においては、低いメモリゲート閾値電圧Ｖｔｍ値が望ましい。そこで、メモリゲートチャネル領域ＣＨｍの中でも、正孔の分布Ｄｈが存在する箇所のメモリゲート絶縁膜ＭＧＩ下のメモリゲートチャネル領域ＣＨｍ、即ち、制御ゲートチャネル領域ＣＨｃに遠い第２領域ｍ２では、ｐ型不純物濃度を低くしている。従って、消去動作時に主に関与するのは、制御ゲート電極ＣＧから離れた領域に生じさせるメモリゲート電極ＭＧからの電界であるから、メモリゲート閾値電圧Ｖｔｍは低い状態であるとして扱うことができる。結果として、酸化シリコン膜Ｏ１への電界が緩和され、消去リテンション特性は向上する。
【００９２】
上記のように、本実施の形態１で例示した不揮発性メモリＮＶＭにより、メモリゲートチャネル領域ＣＨｍ内でｐ型不純物濃度を変化させることで、書き込みリテンション特性と、消去リテンション特性とを、お互い独立して向上させることができる。結果として、半導体装置の信頼性を向上させることができる。
【００９３】
このとき、メモリゲートチャネル領域ＣＨｍ内のうち、主にデータ書き込みのための電子注入が起こる領域のｐ型不純物濃度が高く、主にデータ消去のための正孔注入が起こる領域のｐ型不純物濃度が低いことが必要である。
【００９４】
例えば、本実施の形態１で例示した構造の不揮発性メモリＮＶＭでは、書き込みのための電子は、メモリドレイン領域ＭＤから放出され、メモリゲートチャネル領域ＣＨｍ内に到達するときに、高電界を受けてメモリゲート絶縁膜ＭＧＩに注入されるという、所謂ＳＳＩ方式である。また、消去動作のための正孔は、メモリソース領域ＭＳの近傍で発生させるような、ＢＴＢＴ方式である。従って、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、メモリドレイン領域ＭＤに近い領域よりも、メモリソース領域ＭＳに近い領域の方が、低くなるような分布を有するようにすることで、より効果的にリテンション特性を向上させることができる。結果として、半導体装置の信頼性を更に向上させることができる。
【００９５】
更に、本実施の形態１で例示した不揮発性メモリＮＶＭでは、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度の分布が、下記で説明するような分布を有していても良い。
【００９６】
例えば、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲートチャネル領域ＣＨｍに近い領域よりも、遠い領域の方が高くなるような分布を有していても良い。このようにすることで、制御ゲート電極ＣＧに対してのパンチスルーストッパーになり得る。結果として、本発明の実施の形態１において、半導体装置の信頼性を更に向上させることができる。
【００９７】
また、本実施の形態１における、制御ゲートチャネル領域ＣＨｃ内のｐ型不純物濃度の上記のような分布の条件は、メモリゲートチャネル領域ＣＨｍとの位置関係によってのみ限定されるものではない。
【００９８】
例えば、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリドレイン領域ＭＤに近い領域よりも、メモリソース領域ＭＳに近い領域の方が低くなるような分布を有するとしても、同様の効果が得られる。
【００９９】
次に、上記のように、チャネル領域ＣＨに濃度分布を持たせることで、書き込みリテンション特性と消去リテンション特性とを、互いに独立して向上させることができる、本実施の形態１で例示した不揮発性メモリＮＶＭを半導体基板上に形成する工程を詳しく説明する。本実施の形態１で例示する半導体装置は、上記のような構成の不揮発性メモリＮＶＭの他に、周辺回路を構成する複数の素子として例えばＭＩＳトランジスタなどを有し、これらは同一の半導体基板の上に形成される。その例として、ここでは、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタと同時に不揮発性メモリＮＶＭを形成する工程を説明する。また、製造工程を説明する不揮発性メモリＮＶＭの構成は、上記で図５を用いて説明した構成と同様であり、各構成の機能について、ここでの重複した説明は省略する。
【０１００】
まず、図１０に示すように、半導体基板１の主面Ｓ１に、分離部２を形成する。分離部２は、半導体基板１の主面Ｓ１上に種々の素子を形成する領域を規定するために、他の領域と絶縁することを目的として形成する。ここでは、半導体基板１の主面Ｓ１上において、後に不揮発性メモリＮＶＭを形成する領域をメモリ領域（不揮発性メモリ領域）Ｒｍとし、後に周辺回路などを構成するＭＩＳトランジスタを形成する領域を回路領域（主回路形成領域）Ｒｑとする。それぞれは、分離部２によって分離されている。
【０１０１】
分離部２としては、半導体基板１の主面Ｓ１に浅い溝を形成し、その中を例えば酸化シリコン膜などの絶縁膜で埋め込んだ、所謂浅溝型分離部（Shallow Trench Isolation：ＳＴＩ）を形成するもとする。ただし、ここでは、不揮発性メモリやＭＩＳトランジスタなどを形成する素子領域を規定するために、絶縁分離できることが必要であって、例えば、フィールド型、ＬＯＣＯＳ型などの分離部２であっても良い。また、浅い溝は、例えばパターニングされた絶縁膜などをエッチングマスクとして、半導体基板１の主面Ｓ１に異方性エッチングを施すことによって形成する。また、浅い溝を埋め込む、酸化シリコン膜などは、例えば、ドライ熱酸化法と、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）およびオゾン（Ｏ３）を原材料とした化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを組み合わせることにより形成されるものとする。
【０１０２】
次に、分離部２により規定された半導体基板１の主面Ｓ１において、メモリ領域Ｒｍには、ｐ型の半導体領域であるメモリ用ｐウェルｍｐｗを形成し、回路領域Ｒｑには、ｎ型の半導体領域であるトランジスタ用ｎウェルｑｎｗ、および、ｐ型の半導体領域であるトランジスタ用ｐウェルｑｐｗを形成する。
【０１０３】
ここでは、まず、フォトレジスト膜塗布、露光、現像という一連のフォトリソグラフィ法により、所望のウェルを形成したい領域が開口されたパターンを有するフォトレジスト膜を、半導体基板１の主面Ｓ１上に形成する（図示しない）。その後、フォトレジスト膜をイオン注入マスクとして、例えばイオン注入法などを用いて、ｐ型のメモリ用ｐウェルｍｐｗまたはトランジスタ用ｐウェルｑｐｗであればＩＩＩ族またはＩＩ族イオンを、ｎ型のトランジスタ用ｎウェルｑｎｗであればＶ族またはＶＩ族イオンを、所望のエネルギー、ドーズ量で半導体基板１の主面Ｓ１側から注入する。ここでは、ＩＩＩ族イオンとして、例えばホウ素イオンや二フッ化ホウ素（ＢＦ２）イオンなどを用い、Ｖ族イオンとしてヒ素イオンやリンイオンなどを用いることとする。
【０１０４】
続いて、フォトレジスト膜を除去し、不活性ガス雰囲気中で、所望の温度に加熱するという、所謂アニール処理を所望の時間施す。これにより、所望の深さまで各半導体領域が拡散されると同時に、注入された不純物イオンが結晶サイトに入ることで、アクセプタイオン（ｐ型）、または、ドナーイオン（ｎ型）となり、キャリアとなる電子、または、正孔を生じうる状態となる（活性化される）。従って、イオン注入を施す前の不純物濃度、ドーズ量、アニール処理温度、および、アニール処理時間によって、当該半導体領域中のキャリア濃度に関与する不純物濃度が決まる。
【０１０５】
また、本実施の形態１においては、ここで形成するメモリ用ｐウェルｍｐｗと、トランジスタ用ｐウェルｑｐｗとの性質が同様である場合、イオン注入工程およびアニール処理を同時に施しても良い。また、極性の異なるｐウェル（例えばトランジスタ用ｐウェルｑｐｗ）とｎウェル（トランジスタ用ｎウェルｑｎｗ）とであっても、所望の拡散深さなどが同一である場合には、アニール処理を同時に施しても良い。以下、ｐ型およびｎ型の半導体領域を形成する工程は、特に断らない限り同様であるとする。
【０１０６】
次に、図１１に示すように、回路領域Ｒｑにおける半導体基板１の主面Ｓ１上に、絶縁膜３と導体膜４とを順に形成する。ここでは、半導体基板１の主面Ｓ１全体に、絶縁膜３として、例えば酸化シリコン膜などを熱酸化法などにより形成し、導体膜４として、例えば多結晶シリコンなどをＣＶＤ法などによって形成する。その後、一連のフォトリソグラフィ法により、メモリ領域Ｒｍが開口されるようなフォトレジスト膜５を形成する。そして、フォトレジスト膜５をエッチングマスクとして、メモリ領域Ｒｍに露出した導体膜４および絶縁膜３に対し異方性エッチングを施す（図示しない）。これにより、回路領域Ｒｑを覆うような、絶縁膜３および導体膜４を形成することができる。
【０１０７】
続いて、以下の工程よりなる第１拡散工程を施す。まず、フォトレジスト膜５をイオン注入マスクとして、半導体基板１の主面Ｓ１に第１イオンｐ１を注入する。第１イオンｐ１は、ＩＶ族の半導体材料中でアクセプタイオンとなってｐ型の導電型を示すようなイオン（以下、単にｐ型イオン）であるとする。本実施の形態１においては、例えばホウ素イオンを、１．０×１０１３［／ｃｍ２］程度のドーズ量で注入することとする。続いて、フォトレジスト膜５を除去し、熱処理を施すことによって所望の不純物濃度とする。
【０１０８】
以上の第１拡散工程により、メモリ領域Ｒｍにおける半導体基板１の主面Ｓ１のメモリ用ｐウェルｍｐｗには、ｐ型の半導体領域である、ｐ型高濃度層６ａが形成される。このとき、第１拡散工程では、ｐ型の半導体領域であったメモリ用ｐウェルｍｐｗに対して、更に重畳してアクセプタイオンとなる第１イオンｐ１を注入することになる。
【０１０９】
次に、図１２に示すように、メモリ領域Ｒｍのメモリ用ｐウェルｍｐｗにおける半導体基板１の主面Ｓ１上に、半導体基板１の主面Ｓ１に沿う第１方向Ａに延在するように、かつ、第１方向Ａと交差する第２方向Ｂに距離を隔てて配置するように、制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧを順に形成する。ここでは、半導体基板１の主面Ｓ１上に、例えば酸化シリコン膜を熱酸化法などで形成し、その後、例えば多結晶シリコン膜をＣＶＤ法などで形成する。その後、一連のフォトリソグラフィ法と異方性エッチングとにより、上記の形状となるように加工を施すことで、制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧを形成する。ここで、メモリ用ｐウェルｍｐｗのうち、制御ゲート電極ＣＧに覆われた領域におけるｐ型高濃度層６ａを、制御ゲートチャネル領域ＣＨｃと記す。尚、制御ゲート電極ＣＧは、メモリ領域Ｒｍの半導体基板１の主面Ｓ１上において、第２方向Ｂに距離を隔てて複数個存在するが、図にはそのうち１つの制御ゲート電極ＣＧを記している。なお、第２方向Ｂとは、制御ゲート電極ＣＧが延在する第１方向Ａに交差する方向であるから、制御ゲート電極ＣＧの側壁に交差する方向であることを意味する。
【０１１０】
次に、図１３を用いて以下で詳細を説明するように、第２拡散工程を施す。まず、前工程で形成した制御ゲート電極ＣＧをイオン注入マスクとして、メモリ領域Ｒｍにおける半導体基板１の主面Ｓ１に第２イオンｎ１を注入する。第２イオンｎ１は、ＩＶ族の半導体材料中でドナーイオンとなってｎ型を示すようなイオン（以下、単にｎ型イオン）などであるとする。本実施の形態１においては、例えばヒ素イオンを、５．０×１０１２［／ｃｍ２］程度のドーズ量で注入することとする。続いて、熱処理を施すことによって、所望の不純物濃度となる。尚、第２拡散工程中には、回路領域Ｒｑを、例えばフォトレジスト膜７などで覆うことで、イオン注入から保護しておいても良い。この場合、第２拡散工程終了後、フォトレジスト膜７は除去する。
【０１１１】
このとき、上記の第２拡散工程では、ｐ型高濃度層６ａに対して、逆導電型のドナーイオンとなる第２イオンｎ１を注入することになる。従って、第２イオンｎ１の注入を受けた領域はｐ型不純物濃度が低濃度化される。即ち、上記の第２拡散工程によって、メモリ領域Ｒｍのうち、制御ゲートチャネル領域ＣＨｃ以外の半導体基板１の主面Ｓ１においては、ｐ型不純物濃度が低濃度化されたｐ型低濃度層６ｂが形成されることとなる。
【０１１２】
次に、図１４に示すように、制御ゲート電極ＣＧの側壁の一部を覆うようにして、メモリゲート絶縁膜ＭＧＩを介してメモリゲート電極ＭＧを形成する。ここでは、半導体基板１の主面Ｓ１上に、電荷を蓄積することができる絶縁膜を形成し、その後、例えば多結晶シリコン膜をＣＶＤ法などで形成する。その後、半導体基板１の主面Ｓ１の上面から、エッチバックすることにより、上記の形状となるように加工を施すことで、メモリゲート絶縁膜ＭＧＩおよびメモリゲート電極ＭＧを形成する。本実施の形態１では、電荷を蓄積することができる膜として、例えば酸化シリコン膜Ｏ１、窒化シリコン膜Ｎ、および、酸化シリコン膜Ｏ２の３層を、例えばＣＶＤ法などによって順に堆積することで形成されるものとする。
【０１１３】
次に、図１５に示すように、前工程で制御ゲート電極ＣＧの両側壁にメモリゲート絶縁膜ＭＧＩを介して形成したメモリゲート電極ＭＧのうち、いずれか片方を除去する。これにより、制御ゲート電極ＣＧにおける一方の側方である第１側面ｆ１の一部と、第１側面ｆ１の側方下部に位置する半導体基板１の主面Ｓ１の一部とを一体的に覆うようにして、メモリゲート絶縁膜ＭＧＩを介してメモリゲート電極ＭＧが形成されたことになる。ここで、メモリ用ｐウェルｍｐｗのうち、メモリゲート電極ＭＧに覆われた領域におけるｐ型低濃度層６ｂを、メモリゲートチャネル領域ＣＨｍと記す。また、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃと、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍとを含む領域を、チャネル領域ＣＨと記す。
【０１１４】
その後、一連のフォトリソグラフィ法と異方性エッチングとにより、回路領域Ｒｑの導体膜４および絶縁膜３に所望の加工を施すことで、トランジスタ用ゲート電極ＧＥおよびトランジスタ用ゲート絶縁膜ＧＩを形成する。
【０１１５】
ここで、以上の工程により形成された、制御ゲートチャネル領域ＣＨｃおよびメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度について詳しく説明する。
【０１１６】
まず、上記図１３を用いて説明したように、第２拡散工程では、第１拡散工程で形成したｐ型高濃度層６ａに対して、逆導電型となる第２イオンｎ１を注入することで低濃度化し、ｐ型低濃度層６ｂを形成している。従って、上記の第２拡散工程により、図６を用いて説明した本実施の形態１の不揮発性メモリＮＶＭのように、ｐ型高濃度層６ａの一部である制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、ｐ型低濃度層６ｂの一部であるメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度よりも高いものとすることができる。
【０１１７】
なお、図５〜図９などを用いて説明した本実施の形態１の不揮発性メモリＮＶＭは、制御ゲートチャネル領域ＣＨｃおよびメモリゲートチャネル領域ＣＨｍはｐ型の半導体領域である。従って、第２拡散工程において、逆導電型となる第２イオンｎ１を注入して低濃度化したｐ型低濃度層６ｂを形成する際には、少なくともメモリゲートチャネル領域ＣＨｍの導電型はｐ型となる範囲内で、第２拡散工程を施す必要がある。
【０１１８】
また、第２拡散工程を施す際に、例えば、異なるイオン注入マスクを用い、複数回に分けて第２イオンｎ１を注入するなどといった手法により、ｐ型低濃度層６ｂのｐ型不純物濃度に分布を持たせることができる。特に、本実施の形態１においては、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度が、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、遠い第２領域ｍ２の方が低くなるような分布を有するように、第２拡散工程を施すこととする。これにより、図５〜図９を用いて説明したように、書き込みおよび消去リテンション特性の良い不揮発性メモリが形成され、同図を用いて説明した効果を有する半導体装置を製造することができる。
【０１１９】
また、同様にして、上記の第１拡散工程において、ｐ型高濃度層６ａのｐ型不純物濃度に分布を持たせることができる。例えば、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度が、メモリゲートチャネル領域ＣＨｍに近い領域よりも、遠い領域の方が高くなるような分布を有するように、第１拡散工程を施しても良い。これにより、図５〜図９を用いて説明したように、制御ゲート電極ＣＧに対してのパンチスルーストッパーを有するような不揮発性メモリが形成され、同図を用いて説明した効果を有する半導体装置を製造することができる。
【０１２０】
以上のように、第１拡散工程または第２拡散工程において、制御ゲートチャネル領域ＣＨｃとメモリゲートチャネル領域ＣＨｍとのいずれか、または両方に濃度分布を与えることで、本実施の形態１において図５〜図９で例示した効果を有する不揮発性メモリＮＶＭを形成することができる。結果として半導体装置の信頼性を向上することができる。
【０１２１】
続いて、図１６に示すように、メモリ領域Ｒｍのメモリ用ｐウェルｍｐｗ内における、制御ゲートチャネル領域ＣＨｃ以外、および、メモリゲートチャネル領域ＣＨｍ以外の半導体基板１の主面Ｓ１のうち、制御ゲート電極ＣＧの側方下部にはｎ型の半導体領域であるメモリドレイン領域ＭＤを形成し、メモリゲート電極ＭＧの側方下部にはｎ型の半導体領域であるメモリソース領域ＭＳを形成する。
【０１２２】
ここでは、例えばイオン注入法などにより、半導体基板１の主面Ｓ１に対してｎ型となる不純物イオンとして、例えばヒ素イオンなどを注入し、熱処理を施すことで形成される。このとき、回路領域Ｒｑは、例えばフォトレジスト膜などで覆うことで、イオン注入の影響を受けないようにしておく（図示しない）。また、本実施の形態１において図５を用いて説明したように、メモリドレイン領域ＭＤとメモリソース領域ＭＳとのｎ型不純物濃度は同じ程度であって良いから、同時に上記のイオン注入を施すこととする。なお、両者のｎ型不純物濃度に違いを持たせる場合には、片方の領域を例えばフォトレジスト膜（図示しない）などで覆うことで、別工程に分けて上記のイオン注入を施せば良い。
【０１２３】
本イオン注入工程においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧがイオン注入マスクとなり、制御ゲートチャネル領域ＣＨｃおよびメモリゲートチャネル領域ＣＨｍ以外の半導体基板１の主面Ｓ１において、ヒ素イオンを注入することができる。また、制御ゲートチャネル領域ＣＨｃおよびメモリゲートチャネル領域ＣＨｍ以外の半導体基板１の主面Ｓ１とは、以前までの工程により、ｐ型の半導体領域であるｐ型低濃度層６ｂの一部となっていた。従って、本工程では、このｐ型不純物濃度よりも高いｎ型不純物濃度となるように、上記のイオンを注入する必要がある。
【０１２４】
次に、回路領域Ｒｑにおいて、トランジスタ用ｎウェルｑｎｗにおけるトランジスタ用ゲート電極ＧＥの側方下部には、ｐ型の半導体領域であるトランジスタ用ｐ型ソース／ドレイン領域９ｐを形成し、トランジスタ用ｐウェルｑｐｗにおけるトランジスタ用ゲート電極ＧＥの側方下部には、ｎ型の半導体領域であるトランジスタ用ｎ型ソース／ドレイン領域９ｎを形成する。
【０１２５】
これらは、例えば、パターニングされたフォトレジスト膜（図示しない）などにより、所望の領域にイオン注入マスクを形成し、半導体基板１の主面Ｓ１にイオン注入を施し、熱処理を施すことで形成される。このとき、トランジスタ用ゲート電極ＧＥがイオン注入マスクとなり、各トランジスタ用ウェルｑｎｗ，ｑｐｗにおける、トランジスタ用ゲート電極ＧＥの側方下部の、半導体基板１の主面Ｓ１に形成することができる。
【０１２６】
また、本工程で形成したメモリドレイン領域ＭＤ、メモリソース領域ＭＳ、トランジスタ用ｐ型ソース／ドレイン領域９ｐ、または、トランジスタ用ｎ型ソース／ドレイン領域９ｎは、イオン注入法などにより形成する順序は上記に記述した順序に限定されるものではない。また、メモリドレイン領域ＭＤ、メモリソース領域ＭＳ、トランジスタ用ｐ型ソース／ドレイン領域９ｐ、または、トランジスタ用ｎ型ソース／ドレイン領域９ｎを形成するイオン注入工程や熱処理工程が、それぞれ同様であるもの同士は、同一の工程としても良い。
【０１２７】
以上の工程により、本実施の形態１において図６などを用いて説明した不揮発性メモリＮＶＭの基本的な構成が形成される。ここで、本実施の形態１で例示する半導体装置の製造方法では、上記図１１、図１３または図１５を用いて説明した、第１拡散工程または第２拡散工程によってチャネル領域ＣＨの不純物濃度に分布を持たせる手法とは別に、新たな第３拡散工程を追加することで、より容易に上記の効果を得る手法を例示する。図１７〜図２０を用いてこれを説明する。なお、ここでは、上記の第１拡散工程または第２拡散工程では、通常のイオン注入法によって半導体基板１の主面Ｓ１に第１イオンｐ１または第２イオンｎ１を注入することとし、制御ゲートチャネル領域ＣＨｃ内またはメモリゲートチャネル領域ＣＨｍ内には、これらの工程によっては有意な濃度分布を生じさせないこととする。
【０１２８】
ここで、図１７に示すのは、上記図１５を用いて説明した工程に続く、本実施の形態１で例示する第３拡散工程を説明するためのものである。以下に、第３拡散工程の詳細を説明する。
【０１２９】
まず、制御ゲート電極ＣＧに対し、メモリゲート電極ＭＧが形成された第１側面ｆ１とは反対側の第２側面ｆ２の側方下部に位置する半導体基板１の主面Ｓ１を露出させるようにして、例えばフォトリソグラフィ法などによりフォトレジスト膜８を形成する。その後、フォトレジスト膜８をイオン注入マスクとして、メモリ領域Ｒｍにおける半導体基板１の主面Ｓ１に、ｐ型イオンである第３イオンｐ２を注入する。本実施の形態１においては、例えばホウ素イオンを、５．０×１０１３［／ｃｍ２］程度のドーズ量で注入することとする。続いて、熱処理を施すことによって、所望の不純物濃度となる。
【０１３０】
このとき、第３拡散工程における上記のようなイオン注入および熱処理によって、メモリ領域Ｒｍの半導体基板１の主面Ｓ１付近の不純物濃度は以下のように変化する。図１８は、不純物濃度の変化を詳しく説明するために示した、図１７における制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ下の要部２００の拡大図である。図では、便宜上、第３イオンｐ２の注入と、熱処理によって拡散、活性化された第３イオンｐ２によるｐ型拡散層ｐＤＬの形成が同時に施されるように示しているが、上記の説明の通り、第３イオンｐ２の注入が先に施される。
【０１３１】
ここで、上記の第３拡散工程では、制御ゲート電極ＣＧの片側の第２側面ｆ２の側方下部のみに、第３イオンｐ２が注入される。従って、注入された第３イオンｐ２が熱処理により拡散して形成されるｐ型拡散領域ｐＤＬは、制御ゲート電極ＣＧの第２側面ｆ２の方から、制御ゲート電極ＣＧ下に回り込むようにして、メモリゲート電極ＭＧ下へと広がっていく。そして、拡散源である制御ゲート電極ＣＧの第２側面ｆ２の側方下部から離れるに従って、拡散された第３イオンｐ２の濃度は低くなる。
【０１３２】
結果として、図１９に示すように、第３拡散工程によって形成されたｐ型拡散領域ｐＤＬのうち、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、遠い第２領域ｍ２の方が低くなるような分布を有するようにして形成される。これは、図１６を用いた説明のようにして後に形成されるメモリドレイン領域ＭＤおよびメモリソース領域ＭＳを基準に見れば、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、メモリドレイン領域ＭＤに近い領域よりも、メモリソース領域ＭＳに近い領域の方が低くなるように形成されることとなる。これは、上記図１５を用いて説明した構成と同様の構成である。
【０１３３】
また、同様の理由から、第３拡散工程によって、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲートチャネル領域ＣＨｍに近い領域よりも、遠い領域の方が低くなるような分布を有するようにして形成される。これは、図１６を用いた説明のようにして後に形成されるメモリドレイン領域ＭＤおよびメモリソース領域ＭＳを基準に見れば、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリドレイン領域ＭＤに近い領域よりも、メモリソース領域ＭＳに近い領域の方が低くなるように形成されることとなる。これは、上記図１５を用いて説明した構成と同様の構成である。
【０１３４】
また、第３拡散工程を受ける前には、メモリゲートチャネル領域ＣＨｍは第２拡散工程により低濃度化されるｐ型低濃度層６ｂを有する。従って、上記のような濃度分布を有するメモリゲートチャネル領域ＣＨｍのいずれの領域よりも、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度の方が高い。これは、上記図１５を用いて説明した構成と同様の構成である。
【０１３５】
以上の結果として、第３拡散工程を含む半導体装置の製造工程によって、チャネル領域ＣＨのｐ型不純物濃度は、制御ゲートチャネル領域ＣＨｃ、メモリゲートチャネル領域ＣＨｍの第１領域ｍ１、メモリゲートチャネル領域ＣＨｍの第２領域ｍ２の順に低くなるような分布を有するような構成が形成される。本実施の形態１における第３拡散工程では、例えば、上記のような第３イオンｐ２のドーズ量と、１０００℃程度の熱処理を施すこととする。また、本実施の形態１においては、第１〜第３拡散工程によって、例えば、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は１．０×１０１８［／ｃｍ３］程度以下であり、メモリゲートチャネル領域ＣＨｍの第２領域ｍ２は空乏状態以上のｐ型不純物濃度となるように、第１〜第３拡散工程を施すこととする。
【０１３６】
なお、第３拡散工程は、図１３を用いて説明した第２拡散工程を終えた後、図１６を用いて説明したメモリドレイン領域ＭＤおよびメモリソース領域ＭＳを形成する工程に至るまでのいずれかの段階で施すことで、同様の構造を形成することができる。
【０１３７】
更に、図２０に示すように、第３拡散工程において注入する第３イオンｐ２の入射方向は、半導体基板１の主面Ｓ１に対して垂直でなくても良い。ここで、制御ゲート電極ＣＧの側面において、メモリゲート電極ＭＧが形成されていない方の第２側面ｆ２から、メモリゲート電極ＭＧが形成されている方の第１側面ｆ１に向かう方向を第３方向Ｃとする。即ち、第３方向Ｃとは、制御ゲート電極ＣＧが延在する第１方向Ａに交差し、制御ゲート電極ＣＧが距離を隔てて配置する第２方向に沿い、制御ゲート電極ＣＧの第１側面ｆ１から見て、メモリゲート電極ＭＧが形成されている方向を向いたものである。そして、第３イオンｐ２は、その半導体基板１への入射方向が、第３方向Ｃと同じ方向を向く水平成分（成分）ｐ２ｂを持つように、半導体基板１の主面Ｓ１に対して斜めに入射することとする。これにより、ｐ型拡散領域ｐＤＬの制御ゲート電極ＣＧ下からメモリゲート電極ＭＧ下への回り込みをより効率的に施すことができる。
【０１３８】
以上のように、本実施の形態１で例示した技術によれば、通常のフォトリソグラフィ法によるイオン注入マスクの形成と、通常のイオン注入工程および熱拡散工程からなる第３拡散工程を追加することで、図６〜図９を用いて説明したような不純物濃度の分布を有するチャネル領域ＣＨからなる不揮発性メモリＮＶＭを形成することができる。従って、第１、第２拡散工程も通常のイオン注入工程、熱拡散工程とすることができ、第１〜第３拡散工程を含む通常の技術により、信頼性の高い半導体装置を形成することができる。このように、製造工程を簡易化することによって、結果として、半導体装置の信頼性を更に向上させることができる。
【０１３９】
上記に示したように、第３拡散工程は、第２拡散工程を終えた後、メモリドレイン領域ＭＤまたはメモリソース領域ＭＳを形成する工程に至るまでに含まれるとする。そこで、本実施の形態１では、上記で図１７〜図２０を用いて説明した第３拡散工程を施した直後に、図１６を用いて説明したメモリドレイン領域ＭＤまたはメモリソース領域ＭＳを形成する工程に至るものとする。
【０１４０】
続いて、図２１に示すように、メモリ領域Ｒｍにおける、制御ゲート電極ＣＧのうちメモリゲート電極ＭＧが形成されていない側の側壁、メモリゲート電極ＭＧのうち制御ゲート電極ＣＧが形成されていない側の側壁、および、回路領域Ｒｑにおけるトランジスタ用ゲート電極ＧＥの側壁に、サイドウォールスペーサＳＷを形成する。ここでは、半導体基板１の主面Ｓ１を覆うようにして、例えば酸化シリコン膜などからなる絶縁膜をＣＶＤ法などにより形成し、その後、異方性エッチングによりエッチバックすることで、サイドウォールスペーサＳＷを形成する。
【０１４１】
次に、上記の工程までで形成した制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、トランジスタ用ゲート電極ＧＥ、または、サイドウォールスペーサＳＷをイオン注入マスクとして、半導体基板１の主面Ｓ１に対してドーパントイオンを注入する。
【０１４２】
まず、メモリ領域Ｒｍにおけるメモリ用ｐウェルｍｐｗに対しては、例えばヒ素イオンなどのｎ型イオンを注入し、熱処理を施す。これにより、メモリ用ｐウェルｍｐｗの半導体基板１の主面Ｓ１のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、サイドウォールスペーサＳＷに覆われていない領域にｎ型の半導体領域を形成する。特に、メモリドレイン領域ＭＤに接合するようにしてメモリドレイン給電部ｖｍｄが形成され、メモリソース領域ＭＳに接合するようにしてメモリソース給電部ｖｍｓが形成される。メモリドレイン給電部ｖｍｄおよびメモリソース給電部ｖｍｓのｎ型不純物濃度は同程度であり、それぞれ、メモリドレイン領域ＭＤおよびメモリソース領域ＭＳのｎ型不純物濃度よりも高くなるように形成することとする。
【０１４３】
また、回路領域Ｒｑにおけるトランジスタ用ｎウェルｑｎｗに対しては、例えばホウ素などのｐ型イオンを注入し、熱処理を施す。これにより、トランジスタ用ｎウェルｑｎｗの半導体基板１の主面Ｓ１のうち、トランジスタ用ゲート電極ＧＥおよびサイドウォールスペーサＳＷに覆われていない領域に、ｐ型の半導体領域であるトランジスタ用ｐ型ソース／ドレイン給電部１０ｐが形成される。同様に、トランジスタ用ｐウェルｑｐｗに対しては、例えばヒ素イオンなどのｎ型イオンを注入し、熱処理を施す。これにより、トランジスタ用ｐウェルｑｐｗの半導体基板１の主面Ｓ１のうち、トランジスタ用ゲート電極ＧＥおよびサイドウォールスペーサＳＷに覆われていない領域に、ｎ型の半導体領域であるトランジスタ用ｎ型ソース／ドレイン給電部１０ｎが形成される。トランジスタ用ｐ型ソース／ドレイン給電部１０ｐのｐ型不純物濃度は、トランジスタ用ｐ型ソース／ドレイン領域９ｐのｐ型不純物濃度よりも高く、トランジスタ用ｎ型ソース／ドレイン給電部１０ｎのｎ型不純物濃度は、トランジスタ用ｎ型ソース／ドレイン領域９ｎのｎ型不純物濃度よりも高くなるように形成することとする。
【０１４４】
上記の各給電部を形成する工程中は、他の領域は、例えばフォトリソグラフィ法などによりパターニングされたフォトレジスト膜（図示しない）などで覆うことで、イオン注入から保護しておくこととする。各領域へのイオン注入工程を終えた後、フォトレジスト膜は除去する。
【０１４５】
その後、ｎ型／ｐ型に依らず単結晶または多結晶のシリコンからなる領域である、メモリドレイン給電部ｖｍｄ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、メモリソース給電部ｖｍｓ、トランジスタ用ゲート電極ＧＥ、トランジスタ用ｐ型ソース／ドレイン給電部１０ｐ、および、トランジスタ用ｎ型ソース／ドレイン給電部１０ｎのうち、半導体基板１の主面Ｓ１に露出している領域に、シリサイド層ＳＣを形成する。ここでは、半導体基板１の主面Ｓ１に、例えばスパッタリング法などによりコバルト膜（図示しない）を形成し、熱処理を施す。これにより、単結晶または多結晶シリコンとコバルト膜とが接触している界面において、シリコンとコバルトの化合物であるコバルトシリサイド膜が形成される。なお、このとき、酸化シリコン膜などとコバルト膜との界面では、酸化シリコン膜の安定性から、コバルトシリサイド膜は形成されない。その後、化合に寄与していないコバルト膜を除去することで、上記の領域にシリサイド層ＳＣを形成することができる。
【０１４６】
以上の工程により、各素子の要素が形成されたことになる。ここでは、メモリ領域Ｒｍにおいて、メモリ用ｐウェルｍｐｗに形成された各要素からなる素子を、不揮発性メモリＮＶＭと記述する。これは、本実施の形態１において、図５〜図９を用いて説明した不揮発性メモリＮＶＭと同じ構成であり、上記の製造工程によって形成される。また、回路領域Ｒｑにおいて、トランジスタ用ｎウェルｑｎｗに形成された各要素からなる素子は、ｐチャネル型のＭＩＳトランジスタであり、ｐ型ＭＩＳトランジスタＱｐと記す。また、同回路領域Ｒｑにおいて、トランジスタ用ｐウェルｑｐｗに形成された各要素からなる素子は、ｎチャネル型のＭＩＳトランジスタであり、ｎ型ＭＩＳトランジスタＱｎと記す。
【０１４７】
続いて、図２２に示すように、半導体基板１の主面Ｓ１を覆うようにして、エッチストップ層１１を形成する。ここでは、例えばＣＶＤ法などによって、窒化シリコン膜などからなる絶縁膜を形成する。その後、更に半導体基板１の主面Ｓ１を覆うようにして、層間絶縁膜ＺＩを形成する。ここでは、例えばＣＶＤ法などによって、酸化シリコン膜などからなる絶縁膜を形成する。このとき、エッチストップ層１１の層厚は層間絶縁膜ＺＩの層厚よりも十分薄いものとする。
【０１４８】
次に、各素子が有するシリサイド層ＳＣに電気的な接続をとるために、層間絶縁膜ＺＩおよびエッチストップ層１１を貫通するようにして、コンタクトホールＧＶを形成する。ここでは、層間絶縁膜ＺＩを覆うようにしてフォトレジスト膜（図示しない）を塗布し、フォトリソグラフィ法などにより、コンタクトホールＧＶを形成する箇所に開口部を形成する。その後、残ったフォトレジスト膜をエッチングマスクとして、露出した部分の層間絶縁膜ＺＩに対して異方性エッチングを施す。
【０１４９】
このとき、窒化シリコン膜のエッチング速度に対する酸化シリコン膜のエッチング速度が高選択比であるような、異方性エッチングの条件とする。これにより、酸化シリコン膜からなる層間絶縁膜ＺＩのエッチングが進行し、窒化シリコン膜からなるエッチストップ層１１まで達すると、エッチング速度が低下し、事実上エッチングをストップすることが出来る。その後、窒化シリコン膜のエッチング速度が通常程度である条件で異方性エッチングを施すことで、薄いエッチストップ層１１をエッチングし、コンタクトホールＧＶを形成することができる。このように自己整合的にコンタクトホールＧＶを形成する、所謂ＳＡＣ（Self Align Contact）を用いることで、エッチング時にシリサイド層ＳＣを突き抜けてコンタクトホールＧＶを形成してしまうようなオーバーエッチング現象を低減させることができる。
【０１５０】
その後、図２３に示すように、コンタクトホールＧＶを、例えばタングステンや銅などで埋め込むことで、コンタクトプラグＣＰを形成する。ここでは、半導体基板１の主面Ｓ１上にコンタクトホールＧＶを十分埋め込む程度に、例えばスパッタリング法などにより上記の金属を堆積し、表面を研磨することによって形成する。また、例えばチタンタングステンのように、コンタクトホールＧＶの内壁を覆うようにしてバリア層を形成してもよい（図示しない）。次に、所望の配線を形成するための配線絶縁膜ＷＩおよび配線ＭＷを形成する。配線絶縁膜ＷＩは、例えば酸化シリコン膜などからなるものとし、配線ＭＷは、例えば銅やアルミニウムなどからなるものとする。これらは、層間絶縁膜ＺＩおよびコンタクトプラグＣＰと同様にして形成するものとする。その後、上層にも同様のプラグおよび配線が形成され、所望の回路を構成する（図示しない）。
【０１５１】
以上の製造工程を経て、本実施の形態１で例示した不揮発性メモリＮＶＭが形成される。
【０１５２】
（実施の形態２）
上記実施の形態１では、スプリットゲート型の不揮発性メモリにおいて、メモリゲート下のチャネル領域に濃度分布を持たせることで、書き込みおよび消去リテンション特性を向上させる構造、および、製造工程を例示した。本実施の形態２では、上記の構造の不揮発性メモリの他の製造方法を例示する。
【０１５３】
本実施の形態２で例示する不揮発性メモリを有する半導体装置の製造工程は、上記実施の形態１において図１０〜図１２を用いて説明した製造工程に続く工程である。図２４〜図２９は、本実施の形態２で例示する製造工程中にある半導体装置の要部断面図を示すものであり、上記実施の形態１で例示した図１２から続く工程を示すものである。至る工程は上記実施の形態１と同様であり、ここでの詳細な説明は省略する。ただし、メモリ領域Ｒｍにおけるメモリ用ｐウェルｍｐｗの表面には、第１拡散工程によりｐ型高濃度層６ａが形成され、また、半導体基板１の主面Ｓ１上には制御ゲート絶縁膜ＣＧＩを介して制御ゲート電極ＣＧが形成されているものとする。
【０１５４】
図２４に示すように、回路領域Ｒｑを例えばフォトリソグラフィ法などで加工形成したフォトレジスト膜１２などで覆い、メモリ領域Ｒｍには以下に詳細を説明するような第２拡散工程を施す。第２拡散工程は、上記実施の形態１で例示した工程と同様に、まず、制御ゲート電極ＣＧをイオン注入マスクとして、メモリ領域Ｒｍにおける半導体基板１の主面Ｓ１にｎ型イオンである第２イオンｎ１を注入し、所望の不純物濃度となるように熱処理を施す。これにより、第１拡散工程を受けてｐ型半導体領域となっていたｐ型高濃度層６ａを含むメモリ用ｐウェルｍｐｗは、ｐ型不純物濃度が低濃度化される。
【０１５５】
ここで、本実施の形態２では、第２拡散工程は、第２イオンｎ１を２回に分けて注入するような、第１注入工程と第２注入工程とを有する。当該図２４は、第１注入工程を説明するためのものであり、第１注入工程によって低濃度化される領域を、第１注入ｐ型領域１３ａと記す。
【０１５６】
第１注入工程において注入する第２イオンｎ１は、その半導体基板１への入射方向が、第３方向Ｃと同じ方向を向く水平成分（成分）ｎ１ｂを持つように、半導体基板１の主面Ｓ１に対して斜めに注入することとする。ここで、第３方向Ｃとは、制御ゲート電極ＣＧの側面において、後にメモリゲート電極ＭＧが形成される第１側面ｆ１とは第２方向Ｂに沿って反対側の第２側面ｆ２から、第１側面ｆ１に向かう方向である。これは、上記実施の形態１において図２０を用いて説明した第３方向Ｃと同等であり、ここでの重複する説明は省略する。
【０１５７】
このように、第２拡散工程における第１注入工程において、第２イオンｎ１を半導体基板１の主面Ｓ１に対して斜めに入射すると、既に形成されている制御ゲート電極ＣＧの遮蔽を受け、第１側面ｆ１の側方下部において第１注入ｐ型領域１３ａが形成されない領域３００ができる（所謂シャドーイング現象）。ここでは、第１拡散工程において形成されたｐ型高濃度層６ａが残ることになる。
【０１５８】
その後、図２５に示すように、第２拡散工程における第２イオンｎ１の２回目の注入工程である、第２注入工程を施す。ここでは、入射方向に意図的な傾斜を持たせないものとする。即ち、半導体基板１の主面Ｓ１に対して垂直となるように、第２イオンｎ１を注入する。従って、制御ゲート電極ＣＧで覆われていない領域のメモリ用ｐウェルｍｐｗでは、第２注入工程によってほぼ均等に低濃度化される。これにより、第１注入工程により低濃度化されていた第１注入ｐ型領域１３ａには、第２注入工程により重畳して低濃度化され、ｐ型低濃度層６ｂが形成される。一方、シャドーイングによる第１注入工程の低濃度化の影響を受けていない領域３００には、第２注入工程によってのみ低濃度化されたｐ型中濃度層６ｃが形成される。
【０１５９】
その後、上記実施の形態１において図１４〜図１６を用いて説明した工程と同様にして、図２６に示すように、メモリゲート絶縁膜ＭＧＩ、メモリゲート電極ＭＧ、メモリドレイン領域ＭＤ、メモリソース領域ＭＳ、トランジスタ用ゲート絶縁膜ＧＩ、トランジスタ用ゲート電極ＧＥ、トランジスタ用ｐ型ソース／ドレイン領域９ｐ、および、トランジスタ用ｎ型ソース／ドレイン領域９ｎを形成する。
【０１６０】
以上の工程により、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃおよびメモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍは、以下のようなｐ型不純物濃度の分布を有するようにして形成される。
【０１６１】
まず、第１注入工程において第２イオンｎ１のシャドーイングにより低濃度化されずにｐ型高濃度層６ａが残っていた領域３００においても、第２注入工程によって低濃度化されてｐ型中濃度層６ｃとなる。従って、制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲートチャネル領域ＣＨｍのいかなる領域のｐ型不純物濃度よりも高くなる。
【０１６２】
また、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍには、濃度の異なる領域が形成される。即ち、第２拡散工程における、入射角度の異なる２回の第１注入工程および第２注入工程によって、制御ゲートチャネル領域ＣＨｃに近い領域にｐ型中濃度層６ｃが配置され、遠い領域にｐ型低濃度層６ｂが配置される。従って、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、第２拡散工程によって、制御ゲートチャネル領域ＣＨｃに近い領域よりも、遠い領域の方が低くなるようにして形成される。また、メモリ動作時のキャリアの供給源であるメモリドレイン領域ＭＤおよびメモリソース領域ＭＳとの位置関係で比較すれば、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、第２拡散工程によって、メモリドレイン領域ＭＤに近い領域よりも、メモリソース領域ＭＳに近い領域の方が低くなるようにして形成される。
【０１６３】
ただし、上記のようにメモリゲートチャネル領域ＣＨｍ内に、ｐ型不純物濃度の異なるｐ型低濃度層６ｂおよびｐ型中濃度層６ｃを形成するためには、第１注入工程における第２イオンｎ１の入射角度には、以下に示すような条件を与える必要がある。条件とは、第１注入工程における第２イオンｎ１の入射角と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの寸法とに関するものであり、図２７および図２８にその説明図を示す。
【０１６４】
図２７には、メモリ用ｐウェルｍｐｗに形成されたｐ型高濃度層６ａ、ｐ型低濃度層６ｂ、ｐ型中濃度層６ｃを記載し、メモリゲート電極ＭＧおよびメモリゲート絶縁膜ＭＧＩの記載を省略した図である。また、同図には、第２拡散工程が有する第１注入工程における第２イオンｎ１の入射の様子も併記している。図２８には、各ゲート電極ＣＧ，ＭＧの形状として、制御ゲート高さ（第１ゲート高さ）Ｈｃｇと、メモリゲート長（第２ゲート長）Ｌｍｇとを示している。制御ゲート高さＨｃｇとは、半導体基板１の主面Ｓ１から、制御ゲート電極ＣＧの頂上までの距離のうち、第１側面ｆ１に沿った方向の長さである。メモリゲート長Ｌｍｇとは、制御ゲート電極ＣＧの第１側面ｆ１からメモリゲート電極ＭＧの端部までの距離のうち、第２方向Ｂに沿った方向の長さであり、メモリゲートチャネル領域ＣＨｍを通過するキャリアの輸送方向に見た、実質的なチャネル長である。
【０１６５】
上記のような濃度分布を実現するためには、メモリゲートチャネル領域ＣＨｍ内に、ｐ型不純物濃度の異なるｐ型低濃度層６ｂとｐ型中濃度層６ｃとの境界が来るように、第１注入工程を施すことが要求される。即ち、要求される条件とは、第１注入工程においてシャドーイングにより低濃度化されない領域（後にｐ型中濃度層６ｃが形成される領域）３００の端部が、後に形成されるメモリゲート電極ＭＧの端部を越えないことである。
【０１６６】
従って、より定量的には、第２イオンｎ１の入射方向と、半導体基板１の主面Ｓ１の垂線とのなす角を、第１注入工程における第２イオンｎ１の第１入射角φとすれば、第１入射角φの正接が、制御ゲート高さＨｃｇに対してのメモリゲート長Ｌｍｇの比よりも小さくなればよい。即ち、ｔａｎφ＜Ｌｍｇ／Ｈｃｇを満たすようにして、設計した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形状に対して、第１注入工程における第２イオンｎ１の第１入射角φを決めれば良い。
【０１６７】
なお、本実施の形態２では、上記において、第１注入工程における第２イオンｎ１を、半導体基板１の主面に対して斜めに入射させ、第２注入工程においては垂直に入射させるような例を示したが、これらは逆であっても良い。
【０１６８】
続いて、図２９に示すように、本実施の形態２で例示する製造工程においては、上記実施の形態１において図２２、図２３を用いて説明した工程と同様の工程を施すことで、各構成を形成する。これにより、メモリ領域Ｒｍにおけるメモリ用ｐウェルｍｐｗに不揮発性メモリＮＶＭを形成し、回路領域Ｒｑにおけるトランジスタ用ｎウェルｑｎｗにｐ型ＭＩＳトランジスタＱｐを形成し、トランジスタ用ｐウェルｑｐｗにｎ型ＭＩＳトランジスタＱｎを形成する。
【０１６９】
以上のように、メモリゲート電極ＭＧ下のｐ型不純物濃度の分布は、上記実施の形態１で説明したように、書き込みリテンション特性、および、消去リテンション特性を向上させることのできる構成と同様である。本実施の形態２で例示した手法により、その構成を形成できることから、結果として、半導体装置の信頼性を向上させることができる。
【０１７０】
また、上記実施の形態１で例示した製造方法では、第３拡散工程によって制御ゲートチャネル領域ＣＨｃ内でもｐ型不純物濃度に分布が形成された、これに対し、本実施の形態２で例示した製造方法によれば、制御ゲートチャネル領域ＣＨｃ内には有意な濃度分布を生じさせずに、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度を変化させることができる。
【０１７１】
スプリットゲート型の不揮発性メモリにおいては、上記で説明したように、読み出し動作時には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを一体としてＭＩＳトランジスタとして動作させる。ここで、チャネルの不純物濃度は、ゲートの閾値電圧に影響を及ぼす。従って、例えば、アレイ配置したメモリセル間で読み出しのためのドレイン電流のばらつきを低減させたいという要求がある場合などは、本実施の形態２で例示した技術のように、主に読み出し動作に寄与する制御ゲートチャネル領域ＣＨｃに有意な濃度分布の無い不揮発性メモリが形成できることが望ましい。
【０１７２】
一方、例えば、制御ゲート電極ＣＧに対するパンチスルーストッパーとしての目的などから、制御ゲートチャネル領域ＣＨｃにおいても上記実施の形態１で例示したような濃度分布を持たせたいという場合がある。これに対しては、本実施の形態２で例示した製造方法では、第１拡散工程において、後に形成する制御ゲート電極ＣＧ下に所望の濃度分布を形成するようにして、第１イオンｐ１を注入しても良い。また、上記実施の形態１において図１７〜図２０を用いて説明した工程と同様の、第３拡散工程を導入しても良い。
【０１７３】
次に、本実施の形態２で例示した製造方法の変形例を説明する。ここでも、本実施の形態２において先に例示した上記の工程と同様、上記実施の形態１において図１０〜図１２を用いて説明した製造工程に続く工程として、図３０〜図３４を用いて説明する。
【０１７４】
ここでは、メモリ領域Ｒｍにおいて、第１方向Ａに沿って延在するように、かつ、第２方向Ｂに距離を隔てて配置するようにして、複数形成した制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧのうち、隣り合う２つを１組と見て説明する。従って、上記実施の形態１で図１２を用いて説明した製造工程に続く工程を示す図３０では、メモリ領域Ｒｍに２つの制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧを記載している。
【０１７５】
本実施の形態２においては、便宜上、これら２つ１組の制御ゲート電極ＣＧおよび制御ゲート絶縁膜ＣＧＩを区別するため、片方を対称制御ゲート電極（第１対称ゲート電極）ＣＧｓおよび対称制御ゲート絶縁膜（第１対称ゲート絶縁膜）ＣＧＩｓと記述する。これらは、同様の工程を施すことによって形成されたものであり、要求される形状や特性が同一であるならば、同一の工程によって形成しても良い。即ち、メモリ用ｐウェルｍｐｗにおける半導体基板１の主面Ｓ１上に、制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧを形成する工程で、これらに対して、第１方向Ａにおいて沿うようにして、かつ、第２方向Ｂにおいて距離を隔てて隣り合って配置するようにして、対称制御ゲート絶縁膜ＣＧＩｓおよび対称制御ゲート電極ＣＧｓが形成される。
【０１７６】
その後、図３１に示すように、第２拡散工程における第１注入工程により、半導体基板１の主面Ｓ１に、制御ゲート電極ＣＧおよび対称制御ゲート電極ＣＧｓをイオン注入マスクとして第２イオンｎ１を注入することで、メモリ用ｐウェルｍｐｗ表面のｐ型高濃度層６ａを低濃度化する。このとき、第２イオンｎ１を上記と同様の条件に基いて斜めに入射することで、制御ゲート電極ＣＧおよび対称制御ゲート電極ＣＧｓのシャドーイングにより低濃度化されない領域３００が生じる。従って、領域３００を除く領域では、第１注入ｐ型領域１３ａが形成される。
【０１７７】
ここでは、上記図２４を用いて説明したように、第１注入工程において注入する第２イオンｎ１は、その半導体基板１への入射方向が、第３方向Ｃと同じ方向を向く水平成分ｎ１ｂを持つように、半導体基板１の主面Ｓ１に対して斜めに注入した。ここで、第３方向Ｃとは、制御ゲート電極ＣＧの側面において、後にメモリゲート電極が形成される第１側面ｆ１とは第２方向Ｂに沿って反対側の第２側面ｆ２から、第１側面に向かう方向であった。
【０１７８】
そこで、対称制御ゲート電極ＣＧｓにおける一方の側面であり、制御ゲート電極ＣＧの第１側面ｆ１とは反対側を向いている側面を第１対称側面ｆ１ｓとし、第１対称側面ｆ１ｓとは第２方向Ｃに沿って反対側の側面を第２対称側面ｆ２ｓとする。そして、第２対称側面ｆ２ｓから第１対称側面ｆ１ｓに向かう方向を第３対称方向Ｃｓとすれば、第１注入工程における第２イオンｎ１の入射方向の水平成分ｎ１ｂは、第３対称方向Ｃｓと逆の方向を向いているとも表現できる。これは、第３方向Ｃと第３対称方向Ｃｓが逆方向を向いていることにも起因する。なお、後に図３３を用いて説明するように、対称制御ゲート電極ＣＧｓの第１対称側面ｆ１ｓとは、対称メモリゲート電極ＭＧｓを形成する側の側面である。また、第２対称側面ｆ２ｓは、対称制御ゲート電極ＣＧｓにおいて、制御ゲート電極ＣＧの第２側面ｆ２とは反対側を向く側面であるとも表現できる。
【０１７９】
続いて、図３２に示すように、第２拡散工程における第２注入工程を施す。本実施の形態２の変形例として例示する製造工程では、この第２注入工程における第２イオンｎ１の半導体基板１への入射方向を、半導体基板１の主面Ｓ１に垂直な方向から傾けることで、斜め入射とすることとする。特に、第２注入工程における第２イオンｎ１の入射方向を、以下のようにする。
【０１８０】
第２注入工程において第２イオンｎ１は、その半導体基板１への入射方向が、第３方向Ｃと逆の方向を向く成分を持つように、半導体基板１の主面Ｓ１に対して斜めに注入することとする。これは、第２注入工程における第２イオンｎ１の半導体基板１への入射方向が、第３対称方向Ｃｓと同じ方向を向く成分を持つと表現しても良い。第２注入工程における第２イオンｎ１の入射方向を上記のようにすることで、制御ゲート電極ＣＧおよび対称制御ゲート電極ＣＧｓの側方下部には、以下のような濃度分布を有するｐ型半導体領域が形成される。
【０１８１】
第１に、各制御ゲート電極ＣＧ，ＣＧｓ直下のメモリ用ｐウェルｍｐｗには、第２拡散工程において第１注入工程、第２注入工程のいずれも施されず、ｐ型不純物濃度が低濃度化されていないｐ型高濃度層６ａが形成される。
【０１８２】
第２に、制御ゲート電極ＣＧにおける第１側面ｆ１の側方下部、および、対称制御ゲート電極ＣＧｓにおける第２対称側面ｆ２ｓの側方下部のメモリ用ｐウェルｍｐｗには、第１注入工程はシャドーイングにより施されず、第２注入工程が施される領域３００が生じる。また、制御ゲート電極ＣＧにおける第２側面ｆ２の側方下部、および、対称制御ゲート電極ＣＧｓにおける第１対称側面ｆ１ｓの側方下部のメモリ用ｐウェルｍｐｗには、第１注入工程が施され、第２注入工程はシャドーイングにより施されない領域３０１が生じる。このように、第１または第２注入工程のいずれか片方によりｐ型不純物濃度を低濃度化された領域３００，３０１には、ｐ型中濃度層６ｃが形成される。
【０１８３】
第３に、上記のシャドーイングを受けた領域３００，３０１以外の領域であり、かつ、各制御ゲート電極ＣＧ，ＣＧｓに覆われていない領域のメモリ用ｐウェルｍｐｗには、第１および第２注入工程の両方により低濃度化された、ｐ型低濃度層６ｂが形成される。
【０１８４】
これらの領域のｐ型不純物濃度は、第１および第２注入工程のいずれも受けていないｐ型高濃度層６ａ、第１または第２注入工程いずれか一方を受けたｐ型中濃度層６ｃ、第１および第２注入工程いずれも受けたｐ型低濃度層６ｂの順に低くなる。
【０１８５】
その後、図３３に示すように、上記実施の形態１において図１４〜図１６を用いて説明した工程と同様にして、各構成要素を形成する。
【０１８６】
ここでは特に、制御ゲート電極ＣＧの第１側面ｆ１の一部に、メモリゲート絶縁膜ＭＧＩおよびメモリゲート電極ＭＧが配置するように加工するのに対して、対称制御ゲート電極ＣＧｓにおいては、第１対称側面ｆ１ｓの一部に、対称メモリゲート絶縁膜ＭＧＩｓおよび対称メモリゲート電極ＭＧｓが配置するように加工する。ここで、対称メモリゲート絶縁膜ＭＧＩｓはメモリゲート絶縁膜ＭＧＩと同様の工程により形成されるものとし、両者が同一の構成であれば、同一の工程により形成しても良い。また、対称メモリゲート電極ＭＧｓはメモリゲート電極ＭＧと同様の工程により形成されるものとし、両者が同一の構成であれば、同一の工程により形成しても良い。
【０１８７】
以上の工程により、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍに、異なるｐ型不純物濃度を有するｐ型低濃度層６ｂおよびｐ型中濃度層６ｃを形成することができる。これは、上記図２６を用いて説明した構成と同様である。併せて、本実施の形態２の変形例として例示した製造工程によれば、対称メモリゲート電極ＭＧｓ下の対称メモリゲートチャネル領域ＣＨｍｓにも、異なるｐ型不純物濃度を有するｐ型低濃度層６ｂおよびｐ型中濃度層６ｃを形成することができる。
【０１８８】
なお、対称メモリゲートチャネル領域ＣＨｍｓに、上記のような濃度分布の違いを有するｐ型低濃度層６ｂおよびｐ型中濃度層６ｃを形成するためには、上記図２７および図２８を用いて説明したものと同様の条件が、第２注入工程において必要となる。即ち、第２注入工程における第２イオンｎ１の入射方向と、半導体基板１の主面Ｓ１の垂線とのなす角である第２入射角φｓ（図３２参照）の正接が、対称制御ゲート高さ（第１対称ゲート高さ）Ｈｃｇｓに対しての、対称メモリゲート長（第２対称ゲート長）Ｌｍｇｓの比よりも小さくなるようにする。この条件により、ｐ型不純物濃度の異なるｐ型低濃度層６ｂおよびｐ型中濃度層６ｃの境界を、対称メモリゲートチャネル領域ＣＨｍｓ内に配置することができる。
【０１８９】
ここで、対称制御ゲート高さＨｃｇｓとは、半導体基板１の主面Ｓ１から、対称制御ゲート電極ＣＧｓの頂上までの距離のうち、第１対称側面ｆ１ｓに沿った方向の長さである。また、対称メモリゲート長Ｌｍｇｓとは、対称制御ゲート電極ＣＧｓの第１対称側面ｆ１ｓから対称メモリゲート電極ＭＧｓの端部までの距離のうち、第２方向Ｂに沿った方向の長さであり、対称メモリゲートチャネル領域ＣＨｍｓを通過するキャリアの輸送方向に見た、実質的なチャネル長である。
【０１９０】
続いて、図３４に示すように、上記実施の形態１において図２２、図２３を用いて説明した工程と同様の工程を施すことで、各構成を形成する。これにより、メモリ領域Ｒｍにおけるメモリ用ｐウェルｍｐｗに不揮発性メモリＮＶＭ、対称不揮発性メモリＮＶＭｓを形成し、回路領域Ｒｑにおけるトランジスタ用ｎウェルｑｎｗにｐ型ＭＩＳトランジスタＱｐを形成し、トランジスタ用ｐウェルｑｐｗにｎ型ＭＩＳトランジスタＱｎを形成する。
【０１９１】
特に、本実施の形態２の変形例として例示した工程によれば、メモリ領域Ｒｍには、不揮発性メモリＮＶＭと対照的な構造を有する対称不揮発性メモリＮＶＭｓを、同時に形成することができる。これは、上記実施の形態１において、図５を用いて説明したように、メモリドレイン領域ＭＤを共有させることができ、不揮発性メモリセルの省面積化にとって有効である。
【０１９２】
そして、本実施の形態２の変形例として例示した工程によれば、第２拡散工程における第１注入工程、および、第２注入工程における、２回の第２イオンｎ１の入射とも斜め入射とした。これにより、省面積化に有利である不揮発性メモリＮＶＭと対称不揮発性メモリＮＶＭｓとを備える半導体装置においても、メモリゲート電極ＭＧまたは対称メモリゲート電極ＭＧｓ下に濃度分布を有する構成を形成することができる。これは、上記実施の形態１で例示したように、書き込みリテンション特性および消去リテンション特性を向上させることができる構成である。結果として、不揮発性メモリを備える半導体装置の信頼性を更に向上させることができる。
【０１９３】
また、上記のように、対称的な構造として説明した不揮発性メモリＮＶＭと対称不揮発性メモリＮＶＭｓとにおいて、対称メモリゲートチャネル領域ＣＨｍｓとメモリゲートチャネル領域ＣＨｍとを同様の構成としたい場合、以下の方法が有効である。
【０１９４】
即ち、対称制御ゲート高さＨｃｇｓが制御ゲート高さＨｃｇと等しくなるように対称制御ゲート電極ＣＧｓを形成し、かつ、対称メモリゲート長Ｌｍｇｓがメモリゲート長Ｌｍｇと等しくなるように対称メモリゲート電極ＭＧｓを形成する。そして、第２拡散工程において、第１注入工程における第２イオンｎ１の第１入射角φと、第２注入工程における第２イオンｎ１の第２入射角φｓとの絶対値が等しくなるように、それぞれの注入工程を施す。更に、第２拡散工程において、第１注入工程における第２イオンｎ１のドーズ量（注入量）と、第２注入工程における第２イオンｎ１のドーズ量とが等しくなるように、それぞれの注入工程を施す。
【０１９５】
このようにすることで、上記図３２を用いて説明した、領域３００と領域３０１との構成が同等となり、最終的に、両メモリゲート電極ＭＧ，ＭＧｓ下の両メモリゲートチャネル領域ＣＨｍ，ＣＨｍｓにおけるｐ型低濃度層６ｂおよびｐ型中濃度層６ｃの分布、寸法が等しくなる。従って、両メモリゲートチャネル領域ＣＨｍ，ＣＨｍｓのｐ型不純物濃度の分布が等しくなる。これにより、半導体基板１上に多数配列する不揮発性メモリセル間の特性のばらつきを低減することができる。結果として、不揮発性メモリを備える半導体装置の信頼性を、更に向上させることができる。
【０１９６】
（実施の形態３）
上記実施の形態１，２では、スプリットゲート型の不揮発性メモリＮＶＭにおいて、書き込み動作時のメモリゲート閾値電圧Ｖｔｍの上昇を、更に大きくすることで、リテンション特性を向上させる技術を説明した。本発明者の更なる検討によれば、このメモリゲート閾値電圧Ｖｔｍに関しては、高い方が好適である用途と、低い方が好適である用途とがあることが分かった。より詳しくは、メモリゲート閾値電圧Ｖｔｍが高い不揮発性メモリＮＶＭは、高速動作が望まれるものの、書き換え回数は少ない用途に適している。一方、メモリゲート電圧Ｖｔｍが低い不揮発性メモリＮＶＭは、書き換え回数は多いものの、高速動作は要求されない用途に適している。
【０１９７】
近年では、不揮発性メモリＮＶＭを混載したマイクロコンピュータ（マイコン）の需要が大きくなっており、マイコンに混載される不揮発性メモリＮＶＭには、様々な用途が求められる。一例として、プログラムデータ記憶用途や処理データ記憶用途としての不揮発性メモリＮＶＭが要求される。前者は書き換え回数よりも動作の高速性が望まれ、後者は動作の高速性よりも書き換えに対する耐性が望まれる。そして、マイコンとの混載用途として、このような異なる特性の不揮発性メモリＮＶＭを同一基板上に形成する必要がある。
【０１９８】
この観点から、本発明者が検討した上記特許文献４に開示されている技術によれば、ゲート幅を拡大したメモリセルを用いることで、各用途に適したメモリセルを形成し得る。しかしながら、本発明者の更なる検討により、以下のような課題が明らかになった。即ち、データ記憶領域の容量が小さい場合は問題ないが、容量が大きくなると、チップ面積が拡大し、この技術の効果が小さくなってしまうことが分かった。また、ゲート幅の拡大のみでは、必要とされるメモリ性能を実現できない場合があることも分かった。
【０１９９】
ここで、上述のように、上記実施の形態１，２で説明した不揮発性メモリＮＶＭによれば、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍの濃度分布を調整することで、書き込み動作時のメモリゲート閾値電圧Ｖｔｍの上昇を、より大きくすることができる。これは、上記の用途のうち、書き換え回数よりも動作の高速性が望まれるような、例えばプログラムデータ記憶用として好ましい構成であると言える。一方、これと比較して、上記実施の形態１，２の技術を適用しない不揮発性メモリＮＶＭでは、メモリゲート閾値電圧Ｖｔｍの上昇は小さい。これは、上記の用途のうち、動作の高速性よりも書き換えに対する耐性が望まれるような、例えば処理データ記憶用として好ましい構成であると言える。
【０２００】
そこで、本実施の形態３では、上記実施の形態１，２の技術を適用した不揮発性メモリＮＶＭと、適用しない不揮発性メモリＮＶＭとを同一基板上に有する半導体装置の構成、および、その製造方法に関して説明する。
【０２０１】
図３５は、本実施の形態３の半導体装置を説明するための要部断面図である。本実施の形態３の半導体装置は、２種類の不揮発性メモリＮＶＭを有している。
【０２０２】
本実施の形態３では、半導体基板１上のメモリ領域Ｒｍにおいて、２つのメモリ領域Ｒｍに分けて説明する。一方を第１メモリ領域（第１不揮発性メモリ領域）Ｒｍ１と表し、他方を第２メモリ領域（第２不揮発性メモリ領域）Ｒｍ２と表す。第１および第２メモリ領域Ｒｍ１，Ｒｍ２の半導体基板１の主面Ｓ１には、分離部２によって規定されたメモリ用ｐウェルｍｐｗが形成されている。半導体基板１、メモリ領域Ｒｍ、および、メモリ用ｐウェルｍｐｗの構成は、上記実施の形態１の半導体装置と同様である。
【０２０３】
そして、第１および第２メモリ領域Ｒｍ１，Ｒｍ２のメモリ用ｐウェルｍｐｗ内には、それぞれ、不揮発性メモリＮＶＭが形成されている。図では、各メモリ領域Ｒｍ１，Ｒｍ２それぞれに、２セルの不揮発性メモリＮＶＭが対照的に配置された様子を示している。各不揮発性メモリＮＶＭの基本的な構成は、以下で特筆する構成を除いて、上記実施の形態１の図５〜９を用いて説明した不揮発性メモリＮＶＭと同様である。
【０２０４】
本実施の形態３の不揮発性メモリＮＶＭは、メモリ用ｐウェルｍｐｗ内における半導体基板１の主面Ｓ１に形成された、ｐ型のハロー領域（第４半導体領域）ＨＬを有している。ハロー領域ＨＬのｐ型不純物濃度は、メモリ用ｐウェルｍｐｗのｐ型不純物濃度よりも高い。また、ハロー領域ＨＬは、エクステンション領域としてのメモリドレイン領域ＭＤおよびメモリドレイン給電部ｖｍｄを、平面的に内包するようにして形成されている。また、ハロー領域ＨＬは、メモリドレイン領域ＭＤおよびメモリドレイン給電部ｖｍｄよりも深く形成されている。
【０２０５】
また、本実施の形態３の不揮発性メモリＮＶＭにおいて、第１メモリ領域Ｒｍ１の制御ゲート電極ＣＧのゲート長は、第２メモリ領域Ｒｍ２の制御ゲート電極ＣＧのゲート長よりも短い。これらの態様を、図３６および図３７を用いて、より詳しく説明する。
【０２０６】
図３６は第１メモリ領域Ｒｍ１の制御ゲート電極ＣＧ周辺の要部断面図であり、図３７は第２メモリ領域Ｒｍ２の制御ゲート電極ＣＧ周辺の要部断面図である。制御ゲート電極ＣＧのゲート長（以下、制御ゲート長Ｌｃｇ）のうち、第１メモリ領域Ｒｍ１のゲート長を第１制御ゲート長Ｌｃｇ１と表し、第２メモリ領域Ｒｍ２のゲート長を第２制御ゲート長Ｌｃｇ２と表す。ここで、ゲート長とは、ゲート電極を平面的に見たときに基板と重なる部分の寸法のうち、チャネル領域を輸送するキャリアの方向に沿った方向の長さである。従って、本実施の形態３の制御ゲート長Ｌｃｇとは、制御ゲート電極ＣＧの平面的な寸法のうち、メモリソース領域ＭＳとメモリドレイン領域ＭＤとに挟まれた領域の長さを言う。そして、上述のように、本実施の形態３の不揮発性メモリＮＶＭでは、第１制御ゲート長Ｌｃｇ１は、第２制御ゲート長Ｌｃｇ２よりも短い。
【０２０７】
また、本実施の形態３の不揮発性メモリＮＶＭでは、ハロー領域ＨＬは、メモリゲート電極ＭＧと平面的に重なる領域を有する。言い換えれば、第１メモリ領域Ｒｍ１では、メモリゲートチャネル領域ＣＨｍのうち制御ゲートチャネル領域ＣＨｃに近い方において、ハロー領域ＨＬの端部が侵入するような構造となっている。
【０２０８】
上述のように、ＳＳＩ方式によって電子を注入することで書き込み動作を行う場合、メモリゲート絶縁膜ＭＧＩのうち、制御ゲート電極ＣＧに近い方に局所的に電子が注入される。メモリゲートチャネル領域ＣＨｍのうち、制御ゲート電極ＣＧに近い領域（電子が注入される箇所に近い領域）において、ｐ型不純物濃度がより高くなるような構造であれば、メモリゲート閾値電圧Ｖｔｍをより高くできる。この観点から、上記のように、ｐ型であるハロー領域ＨＬの端部がメモリゲートチャネル領域ＣＨｍの端部に侵入した構造とすることで、メモリゲート閾値電圧Ｖｔｍの上昇はより大きくなる。
【０２０９】
ここで、本実施の形態３のハロー領域ＨＬは、第１メモリ領域Ｒｍ１であるか第２メモリ領域Ｒｍ２であるかに依らず、同様の寸法で形成されている。また、制御ゲート長Ｌｃｇは、第１メモリ領域Ｒｍ１の第１制御ゲート長Ｌｃｇ１よりも、第２メモリ領域Ｒｍ２の第２制御ゲート長Ｌｃｇ２の方が長い。そして、第１メモリ領域Ｒｍ１におけるハロー領域ＨＬとメモリゲート電極ＭＧとが平面的に重なる領域の面積は、第２メモリ領域Ｒｍ２におけるハロー領域ＨＬとメモリゲート電極ＭＧとが平面的に重なる領域の面積よりも大きい。言い換えれば、メモリゲートチャネル領域ＣＨｍの制御ゲート電極ＣＧ側の端部からハロー領域ＨＬの端部までの距離は、第１メモリ領域Ｒｍ１の方が、第２メモリ領域Ｒｍ２よりも長い。即ち、第２メモリ領域Ｒｍ２と比較して、第１メモリ領域Ｒｍ１の方が、より多くのハロー領域ＨＬがメモリチャネル領域ＣＨｍに侵入している。
【０２１０】
従って、不揮発性メモリＮＶＭに書き込み動作を施したときのメモリゲート閾値電圧Ｖｔｍの上昇の大きさは、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭの方が、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭと比較して、より大きい。このように、本実施の形態３の半導体装置では、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭが同一基板上に形成されている。これにより、用途によって要求される特性に適した不揮発性メモリＮＶＭを備えた半導体装置を実現できる。
【０２１１】
一例として、書き込み動作後のメモリゲート閾値電圧Ｖｔｍがより高い不揮発性メモリＮＶＭを配置した第１メモリ領域Ｒｍは、高速動作が望まれるプログラムデータ記憶用のメモリ領域として割り当てることができる。また、書き込み動作後のメモリゲート閾値電圧Ｖｔｍがより低い不揮発性メモリＮＶＭを配置した第２メモリ領域Ｒｍは、書き換えに対する高耐性が望まれる処理データ記憶用のメモリ領域として割り当てることができる。
【０２１２】
以上のように、本実施の形態３の半導体装置によれば、異なるメモリゲート閾値電圧Ｖｔｍ値の不揮発性メモリＮＶＭを混載したマイコンなどを実現できる。結果として、不揮発性メモリを備える半導体装置の性能を、より向上できる。
【０２１３】
また、上記では、第２メモリ領域Ｒｍ２においてもハロー領域ＨＬとメモリゲート電極ＭＧとは平面的に重なる領域を有する（ハロー領域ＨＬはメモリゲートチャネル領域ＣＨｍに侵入する）構造を説明した。そして、その重なり領域の面積が、第１メモリ領域Ｒｍ１よりも小さいから、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭは、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭのメモリゲート閾値電圧Ｖｔｍよりも低い値を有するとして説明した。
【０２１４】
ここで、第２メモリ領域Ｒｍ２では、ハロー領域ＨＬとメモリゲート電極ＭＧとは平面的に重なる領域を持たなくても良い。言い換えれば、第２メモリ領域Ｒｍ２においては、ハロー領域ＨＬはメモリゲートチャネル領域ＣＨｍに侵入しない構造であっても良い。なぜなら、上記の効果は、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭを同一基板上に配置することによって発現されるからである。即ち、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭよりもメモリゲート閾値電圧Ｖｔｍが低い不揮発性メモリＮＶＭを、第２メモリ領域Ｒｍ２に配置すれば良い。
【０２１５】
この観点から、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭでは、ハロー領域ＨＬとメモリゲート電極ＭＧとの平面的な重なりが、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭよりも小さいことが効果的である。そして、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭにおいてこのような重なりを有していれば、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭでは、両者は重なっていなくても良い。
【０２１６】
ただし、上記実施の形態１，２で説明したように、メモリゲートチャネル領域ＣＨｍにおいて、制御ゲートチャネル領域ＣＨｃに近い領域にｐ型不純物濃度の濃い領域を有することは、リテンション特性が向上するという観点から効果的であった。従って、本実施の形態３の半導体装置においても、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭも、ハロー領域ＨＬがメモリゲートチャネル領域ＣＨｍに侵入し、メモリゲート電極ＭＧと平面的に重なる領域を有する方が、より好ましい。このとき、上述のように、その重なり領域の面積は、第１メモリ領域Ｒｍ１の同重なり領域よりも小さいことで、本実施の形態３で説明した効果が得られる。
【０２１７】
また、上記では、本実施の形態３の不揮発性メモリＮＶＭがハロー領域ＨＬを有する構造を説明した。そして、そのハロー領域ＨＬとメモリゲート電極ＭＧとが平面的に重なる大きさの異なる不揮発性メモリＮＶＭを形成することで、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭを同一基板上に配置した構造を実現した。
【０２１８】
見方を変えれば、本実施の形態３で説明した効果を発現するためには、メモリゲートチャネル領域ＣＨｍに含まれるｐ型不純物の濃度分布が、第１メモリ領域Ｒｍ１と第２メモリ領域Ｒｍ２とで、以下のように異なっていれば良い。即ち、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、制御ゲートチャネル領域に近い領域よりも、遠い領域の方が低くなるような分布を有するという条件の下、第１メモリ領域Ｒｍ１のメモリゲートチャネル領域ＣＨｍの濃度勾配は、第２メモリ領域Ｒｍのメモリゲートチャネル領域Ｒｍ２の濃度勾配よりも大きい。
【０２１９】
このような構造とすることで、第１メモリ領域Ｒｍ１のメモリゲートチャネル領域ＣＨｍでは、ｐ型不純物濃度の高い領域が、第２メモリ領域Ｒｍ２のメモリゲートチャネル領域ＣＨｍよりも多くなる。これにより、メモリゲート閾値電圧Ｖｔｍが異なる不揮発性メモリＮＶＭを同一基板上に配置するという、本実施の形態３の効果的な半導体装置を実現できる。この様な濃度勾配の関係を持つ不揮発性メモリＮＶＭの一つの形態としてハロー領域ＨＬを適用した構造を、上記図３５〜図３７を用いて説明した。メモリゲートチャネル領域ＣＨｍが上記のような濃度勾配の関係を有していれば、ハロー領域ＨＬを適用した構造でなくても、同様に効果的である。
【０２２０】
例えば、上記実施の形態１の上記図１３を用いて説明した工程で、メモリゲートチャネル領域ＣＨｍにイオン注入を施してｐ型低濃度層６ｂを形成する際に、所望の濃度勾配を持たせるように、当該イオン注入を施しても良い。
【０２２１】
一方、ハロー領域ＨＬは、ＭＩＳトランジスタ構造を有する素子において、パンチスルーを防止する効果も有する。従って、本実施の形態３で説明した不揮発性メモリＮＶＭのように、ハロー領域ＨＬを適用することで、パンチスルーを防止し、かつ、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭを備えた半導体装置を実現できる。
【０２２２】
以下では、本実施の形態３で説明した構造の不揮発性メモリＮＶＭを備えた半導体装置の製造方法を説明する。本実施の形態３の半導体装置の製造方法は、上記実施の形態１，２で説明した方法と同様にして、半導体基板１の回路領域Ｒｑに、周辺回路を構成するｐ型またはｎ型ＭＩＳトランジスタＱｐ，Ｑｎなどを形成するが、ここでの重複した説明は省略する。ここでは、半導体基板１において、第１メモリ領域Ｒｍ１と第２メモリ領域Ｒｍ２とに、上記で説明した構成の不揮発性メモリＮＶＭを形成する工程を説明する。
【０２２３】
図３８には、本実施の形態３の半導体装置の製造工程中における要部断面図を示している。図３８に示すように、半導体基板１の主面Ｓ１の第１およびメモリ領域Ｒｍ１，Ｒｍ２に、分離部２で規定されたメモリ用ｐウェルｍｐｗ、ｐ型高濃度層６ａ、制御ゲート絶縁膜ＣＧＩ、および、制御ゲート電極ＣＧを形成する。これには、前記実施の形態１の上記図１０〜図１２を用いて説明した工程と同様にして形成する。ただし、本実施の形態３の半導体装置の製造方法では、第１メモリ領域Ｒｍ１に形成する制御ゲート電極ＣＧのゲート長は、第１メモリ領域Ｒｍ２に形成する制御ゲート電極ＣＧのゲート長よりも短くなるようにして、制御ゲート電極ＣＧを形成する。
【０２２４】
続く工程では、図３９に示すように、上記図１３〜図１５を用いて説明した工程と同様にして、ｐ型低濃度層６ｂ、メモリゲート絶縁膜ＭＧＩ、および、メモリゲート電極ＭＧを形成する。
【０２２５】
なお、本工程では、後にメモリゲートチャネル領域ＣＨｍとなる領域において、ｐ型低濃度層６ｂを形成する際に、ｐ型不純物濃度が、制御ゲートチャネル領域ＣＨｃに近い領域よりも、遠い領域の方が低くなるような分布を有するようにしても良い。そして、このとき、第１メモリ領域Ｒｍ１のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度の濃度勾配は、第２メモリ領域Ｒｍ２のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度の濃度勾配よりも大きくなるようにしても良い。これにより、上述のように、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭを同一の半導体基板１上に形成できる。
【０２２６】
一方、上述のように、本実施の形態３の半導体装置では、ハロー領域ＨＬを形成することで、上述のようなメモリゲートチャネル領域ＣＨｍの濃度勾配関係を実現することも可能である。以下では、その方法を説明する。なお、ハロー領域ＨＬを適用する場合の製造方法では、ｐ型低濃度層６ｂを形成する際に、上述のようなメモリゲートチャネル領域ＣＨｃの濃度変調は行わない。
【０２２７】
まず、上記でメモリゲート電極ＭＧを形成した工程に続く工程として、フォトレジスト膜１４を形成する。特に、フォトレジスト膜１４は、制御ゲート電極ＣＧにおけるメモリゲート電極ＭＧと隣り合わない方の側方下部に位置するメモリ用ｐウェルｍｐｗが露出するように、フォトリソグラフィ法によってパターニングする。その後、このフォトレジスト膜１４をイオン注入マスクとして、イオン注入を施す。ここでは、上記図１７〜図１９で説明した第３拡散工程と同様の工程を施す。即ち、フォトレジスト膜１４から露出した部分のメモリ用ｐウェルｍｐｗに第３イオンｐ２を導入し、その後、熱処理を施す。そして、この第３拡散工程によって、ハロー領域ＨＬを形成する。
【０２２８】
このとき、上記のようにしてメモリ用ｐウェルｍｐｗに導入されたｐ型の第３イオンｐ２は、熱処理によって、半導体基板１の主面Ｓ１に沿った方向にも拡散していく。ここでは、熱処理の温度と時間とによって拡散距離が決まる。また、第３イオンｐ２が供給される拡散源は、メモリ用ｐウェルｍｐｗのうち、制御ゲート電極ＣＧの側方下部の領域となる。
【０２２９】
ここで、上記図３８で説明したように、第１メモリ領域Ｒｍ１では、第２メモリ領域Ｒｍ２と比較して、制御ゲート電極ＣＧのゲート長が短くなるように形成している。従って、第１および第２メモリ領域Ｒｍ１，Ｒｍ２の制御ゲート電極ＣＧの側方下部から第３イオンｐ２を供給し、加熱によって同じ距離だけ拡散が進んだとしても、ハロー領域ＨＬは、第１メモリ領域Ｒｍ１において、より多く、メモリゲート電極ＭＧの下部（メモリゲートチャネル領域ＣＨｍ）に侵入することになる。
【０２３０】
以上のようにして、本実施の形態３の製造方法によれば、ハロー領域ＨＬとメモリゲート電極ＭＧとが平面的に重なるようにして、更に、その重なり量は、第２メモリ領域Ｒｍ２と比較して第１メモリ領域Ｒｍ１の方が大きくなるようにして、ハロー領域ＨＬを形成できる。これは、上記図３５を用いて説明した本実施の形態３の半導体装置において、効果的な構成である。そして、本実施の形態３の半導体装置の製造方法によれば、上記のように効果的な構成は、制御ゲート電極ＣＧのゲート長に変化をつけて加工することで、自己整合的に形成できる。結果として、不揮発性メモリを備える半導体装置の性能を、より向上できる。
【０２３１】
ここでは、要求されるメモリゲート閾値電圧Ｖｔｍに対し、ゲート電極ＣＧのゲート長である制御ゲート長Ｌｃｇの長さをどのようにして設定するかを、定性的に説明する。
【０２３２】
図４０には、ある一定の条件でハロー領域ＨＬを形成した場合の、制御ゲート長Ｌｃｇの長さに対するメモリゲート閾値電圧Ｖｔｍの変化を表すグラフ図を示している。上述のように、制御ゲート長Ｌｃｇが短い程、ハロー領域ＨＬはより多くメモリゲートチャネル領域ＣＨｍ内に侵入し、メモリゲート閾値電圧Ｖｔｍは上昇する。一方、制御ゲート長Ｌｃｇを長くする程、メモリゲートチャネル領域ＣＨｍに侵入するハロー領域ＨＬは減少し、メモリゲート閾値電圧Ｖｔｍは低下する。そして、ハロー領域ＨＬの端部がちょうどメモリゲート電極ＭＧの端部に到達するような、制御ゲート長Ｌｃｇの長さＡとしたときに、メモリゲート閾値電圧Ｖｔｍは最小の電圧値Ｖａとなる。更に制御ゲート長Ｌｃｇを長くしても、メモリゲート閾値電圧Ｖｔｍはほとんど変化しない。なお、制御ゲート長Ｌｃｇが長くなる程オン電流は減少するため、効果は得難くなる。従って、制御ゲート長Ｌｃｇは長さＡより短いことが望ましい。
【０２３３】
別の観点から制御ゲート長Ｌｃｇとして望ましい長さは下限を有する。図４１には、制御ゲート長Ｌｃｇに対する制御ゲート閾値電圧Ｖｔｃの変化を表すグラフ図を示している。制御ゲート長Ｌｃｇを短くしていくと、短チャネル効果によって制御ゲート閾値電圧Ｖｔｃが低下する現象が起こる。短チャネル効果が顕著になり、制御ゲート閾値電圧Ｖｔｃが急激に低下し始めるときの制御ゲート長Ｌｃｇを、長さＢとする。制御ゲート長Ｌｃｇが長さＢよりも短くなると、制御ゲート閾値電圧Ｖｔｃが大きく低下するため、ばらつきが大きくなってしまう。なお、上記図４０と同様の条件下で、制御ゲート長Ｌｃｇを長さＢとしたときのメモリゲート閾値電圧Ｖｔｍは、電圧値Ｖｂとなる。
【０２３４】
以上のように、本実施の形態３の不揮発性メモリＮＶＭにおいては、制御ゲート電極ＣＧの制御ゲート長Ｌｃｇを長さＡから長さＢの範囲内で変えることによって、メモリゲート閾値電圧Ｖｔｍを電圧値Ｖａから電圧値Ｖｂの範囲内で変えることが可能となる。
【０２３５】
また、図４２に示すように、上記図３９の工程において第３イオンｐ２をイオン注入する際には、上記図２０で説明したように、半導体基板１の主面Ｓ１に対して斜めにイオン注入を施す方が、より好ましい。なぜなら、斜めにイオン注入を施すことで、熱拡散によってハロー領域ＨＬを形成する際に、第３イオンｐ２をより効率的にメモリゲート電極ＭＧの下に回り込ませることができるからである。言い換えれば、第３イオンｐ２を斜めにイオン注入することで、注入不純物の濃度ピークを、よりメモリゲート電極ＭＧに近い領域に設定することができる。従って、より少ない第３イオンｐ２のドーズ量であっても、同様の熱拡散によって、ハロー領域ＨＬを所望の箇所まで到達させることができる。
【０２３６】
本来、ハロー領域ＨＬは素子のパンチスルーを防止するために形成されるため、導入する第３イオンｐ２のドーズ量はその目的を達成する値に設定される。即ち、導入する第３イオンｐ２のドーズ量は制限無く高くて良いものではなく、素子特性の観点から上限を持つ。従って、メモリゲート閾値電圧Ｖｔｍの変調を目的とした第３イオンｐ２の注入を斜め注入とすることで、その効果を得るためのドーズ量を減らすことができ、素子特性に及ぼす影響を低減できる。結果として、不揮発性メモリを備える半導体装置の性能を、より向上できる。
【０２３７】
次に、図４３に示すように、メモリゲート電極ＭＧと隣り合わない方の制御ゲート電極ＣＧの側方下部に、エクステンション領域としてのメモリドレイン領域ＭＤを、イオン注入法によって形成する。ここでは、前工程でハロー領域ＨＬ形成するためにイオン注入マスクとして用いたフォトレジスト膜１４を、同様にイオン注入マスクとして用いても良く、これによって工程数を削減できる。メモリドレイン領域ＭＤはハロー領域ＨＬよりも浅くなるように形成する。
【０２３８】
次に、図４４に示すように、制御ゲート電極ＣＧと隣り合わない方のメモリゲート電極ＭＧの側方下部に、エクステンション領域としてのメモリソース領域ＭＳを、イオン注入法によって形成する。ここでは、メモリソース領域ＭＳを形成する領域の半導体基板１の主面Ｓ１を露出し、他の領域を覆うようなフォトレジスト膜１５を形成し、これをイオン注入マスクとしてイオン注入を施すことで、メモリソース領域ＭＳを形成する。
【０２３９】
これらの工程で形成したメモリドレイン領域ＭＤおよびメモリソース領域ＭＳに関して、上記で説明した構成以外は、上記実施の形態１，２で説明したものと同様である。
【０２４０】
次に、図４５に示すように、サイドウォールスペーサＳＷ、メモリドレイン給電部ｖｍｄ、および、メモリソース給電部ｖｍｓを形成して、不揮発性メモリＮＶＭの基本構成を完成する。ここでは、各構成は、上記図２１を用いて説明した方法と同様にして形成する。ただし、メモリソース給電部ｖｍｓは、ハロー領域ＨＬよりも浅く形成する。続く工程では、上記図２１〜図２３で説明した工程と同様の工程を施す。
【０２４１】
以上のようにして、本実施の形態３の不揮発性メモリＮＶＭを有する半導体装置を形成する。
【０２４２】
以上の説明では、制御ゲート長Ｌｃｇを変えることで、ハロー領域ＨＬがメモリゲートチャネル領域ＣＨｍに侵入する量を変えられることを示した。これにより、メモリゲート閾値電圧Ｖｔｍの異なる不揮発性メモリＮＶＭを、同一基板上に自己整合的に形成することができる。特に、制御ゲート長Ｌｃｇを短く形成した場合、ハロー領域ＨＬがメモリゲートチャネル領域ＣＨｍ内に達し、メモリゲート閾値電圧Ｖｔｍの高い不揮発性メモリＮＶＭを形成できることを説明した。メモリゲート閾値電圧Ｖｔｍの高い不揮発性メモリＮＶＭは、高速動作に適している。また、別の観点から、制御ゲート長Ｌｃｇが短いことは、キャリアが移動するチャネル長が短くなることを意味し、高速動作に適している。このように、制御ゲート長Ｌｃｇの短い不揮発性メモリＮＶＭを高速動作用のメモリに適用することは、製法上の観点からも、特性上の観点からも適していることになり、より効果的である。
【０２４３】
また、上記図３９を用いた説明では、ハロー領域ＨＬを形成する際に、イオン注入マスクとしてフォトレジスト膜１４を形成する方法を説明した。この方法では、上記図４４の工程でメモリソース領域ＭＳを形成するために、後に他のフォトレジスト膜１５を形成する必要があった。これに対し、少なくともメモリ領域Ｒｍ１，Ｒｍ２にはイオン注入マスクを施さずに、ハロー領域ＨＬの形成からメモリソース、ドレイン領域ＭＳ，ＭＤの形成に至るまでの工程を施す方法がある。
【０２４４】
図４６は、上記図３８に続く工程であり、かつ、上記図３９に変わる工程を示す要部断面図である。本工程では、上記図３９の工程と同様の第３拡散工程によって、ハロー領域ＨＬを形成する。ただし、ここでは、メモリ領域Ｒｍ１，Ｒｍ２にはフォトレジスト膜などのイオン注入マスクを形成せずに、第３イオンｐ２を注入する。このとき、半導体基板１上に既に形成されているメモリゲート電極ＭＧおよび制御ゲート電極ＣＧがイオン注入マスクとなる。従って、ゲート電極ＭＧ，ＣＧの両方の側方下部の半導体基板１に、第３イオンｐ２を注入することになる。これにより、イオン注入後の熱処理では、両ゲート電極ＭＧ，ＣＧの両方の側方から、互いに近付くようにして第３イオンｐ２が拡散し、ハロー領域ＨＬが形成される。熱処理条件によっては、両側から広がるハロー領域ＨＬは、メモリゲート電極ＭＧ下で、重なる領域を形成する。このように２つのハロー領域ＨＬが重なった領域は、より高いｐ型不純物濃度となる。２つのハロー領域ＨＬが重なった領域を、特に高濃度ハロー領域ＨＬａと記述する。
【０２４５】
このとき、第１メモリ領域Ｒｍ１の制御ゲート電極ＣＧは、第２メモリ領域Ｒｍ２の制御ゲート電極ＣＧと比較して、制御ゲート長Ｌｃｇが短い。従って、２つのハロー領域ＨＬが重なる高濃度ハロー領域ＨＬａは、第１メモリ領域Ｒｍ１よりも第２メモリ領域Ｒｍ２の方がより大きくなる。特に、イオン注入と熱拡散（第３拡散工程）の条件によっては、第１メモリ領域Ｒｍ１では高濃度ハロー領域ＨＬａを形成し、第２メモリ領域Ｒｍ２ではこれを形成しない状態とすることもできる。図４７および図４８には、そのような構造を示している。図４７は本工程における第１メモリ領域Ｒｍ１のゲート周辺の拡大図であり、図４８は同第２メモリ領域Ｒｍ２のゲート周辺の拡大図である。
【０２４６】
第１メモリ領域Ｒｍ１のメモリゲートチャネル領域ＣＨｍ内には、第２メモリ領域Ｒｍ２のメモリゲートチャネル領域ＣＨｍ内と比較して、ｐ型不純物濃度のより高い領域（高濃度ハロー領域ＨＬａ）を含んでいる。従って、第１メモリ領域Ｒｍ１の不揮発性メモリＮＶＭは、第２メモリ領域Ｒｍ２の不揮発性メモリＮＶＭと比較して、より高いメモリゲート閾値電圧Ｖｔｍとなる。これは、上記図３５を用いて説明した不揮発性メモリＮＶＭと同様の構成であり、同様に効果的である。
【０２４７】
続く工程では、図４９に示すように、イオン注入および熱処理を施すことによって、メモリドレイン領域ＭＤおよびメモリソース領域ＭＳを形成する。ここでは、メモリ領域Ｒｍ１，Ｒｍ２にはイオン注入マスクを施さず、上記図４６と同じ状態でイオン注入を施す。これによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧがイオン注入マスクとなって、所望の領域にイオン注入を施すことができる。ここでは、形成後のメモリドレイン領域ＭＤおよびメモリソース領域ＭＳの深さはハロー領域ＨＬよりも浅くなるように、イオン注入および熱処理を施す。
【０２４８】
次に、図５０に示すように、サイドウォールスペーサＳＷ、メモリドレイン給電部ｖｍｄ、および、メモリソース給電部ｖｍｓを形成して、不揮発性メモリＮＶＭの基本構成を完成する。ここでは、各構成は、上記図４５を用いて説明した方法と同様にして形成する。続く工程では、上記図２１〜図２３で説明した工程と同様の工程を施す。
【０２４９】
このように、以上のような方法によっても、制御ゲート長Ｌｃｇを変えることで、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍにおけるｐ型不純物の濃度分布を、第１メモリ領域Ｒｍ１と第２メモリ領域Ｒｍ２とで変えることができる。これにより、メモリゲート閾値電圧Ｖｔｍが異なる不揮発性メモリＮＶＭを、同一基板上に形成することができる。これは、上記図３５を用いて説明した不揮発性メモリＮＶＭと同様の構成であり、同様に効果的である。
【０２５０】
更に、以上のような方法によれば、上記図３９〜図４４を用いて説明した方法と比較して、ハロー領域ＨＬ、メモリソース領域ＭＳ、および、メモリドレイン領域ＭＤを形成するためのマスク工程を削減することができる。より具体的には、上記図４３のフォトレジスト膜１４および上記図４４のフォトレジスト膜１５のように、異なるイオン注入マスクをかけ分ける必要が無く、少なくともメモリ領域Ｒｍ１，Ｒｍ２を開口し、周辺領域を覆うようなフォトレジスト膜（図示しない）を、１度形成すれば良い。
【０２５１】
ただし、上記図４９を用いて説明したように、メモリソース領域ＭＳとメモリドレイン領域ＭＤとは同一のイオン注入を用いて形成することになるため、両者は同様の仕様となる。従って、メモリソース領域ＭＳとメモリドレイン領域ＭＤとの不純物濃度や深さなどを変える必要が無い場合、本工程を適用することで工程数を削減でき、効果的である。
【０２５２】
更に、メモリ領域Ｒｍ１，Ｒｍ２にイオン注入マスクを設けずにハロー領域ＨＬ等を形成する工程によれば、以下のような別の効果をもたらすことができる。
【０２５３】
上記図４２を用いて説明したように、ハロー領域ＨＬを形成するための第３拡散工程において、第３イオンｐ２の注入は斜めイオン注入とする方が、より好ましい。そして、この斜めイオン注入の半導体基板１の主面Ｓ１とのなす角が低角である程、よりメモリゲート電極ＭＧに近い領域まで第３イオンｐ２を注入することができ、より好ましいことになる。
【０２５４】
図５１に示すように、フォトレジスト膜１４をイオン注入マスクとして設けた場合、第３イオンｐ２の入射角を低角にし過ぎると、フォトレジスト膜１４のシャドーイングにより、基板表面にイオン注入が施されなくなってしまう。言い換えれば、イオン注入マスクとしてフォトレジスト膜１４を設ける方法の場合、第３イオンｐ２の斜めイオン注入において、低角側の制限が生じる。従って、フォトレジスト膜１４の高さ（厚さ）が低い（薄い）ほど、より低角に第３イオンｐ２を斜めイオン注入することができる。この観点から、フォトレジスト膜１４を施さずに第３イオンｐ２をイオン注入した場合に、その半導体基板１への入射角を最も低角にすることができる。このような理由から、上記図４６〜図４８で説明したように、メモリ領域Ｒｍ１，Ｒｍ２にフォトレジスト膜などのイオン注入マスクを施さずに、ハロー領域ＨＬを形成する方が、より好ましい。
【０２５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２５６】
例えば、上記実施の形態１，２または３の不揮発性メモリは、他の集積回路を形成する半導体チップと同一のチップ内に形成されるものとして例示したが、不揮発性メモリのみからなる半導体チップを備える半導体装置に適用しても、同様の効果が得られる。
【産業上の利用可能性】
【０２５７】
本発明は、例えば不揮発性メモリを備える集積回路を構成するのに必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０２５８】
【図１】本発明者が検討した半導体装置の要部断面図である。
【図２】本発明者が検討した半導体装置の動作を示す説明図である。
【図３】本発明者が検討した半導体装置の他の動作を示す説明図である。
【図４】本発明者が検討した半導体装置の他の動作を示す説明図である。
【図５】本発明の実施の形態１である半導体装置の要部断面図である。
【図６】図５における要部１００の拡大図である。
【図７】図５における要部１００の他の拡大図である。
【図８】本発明の実施の形態１である半導体装置の書き込み動作を示す説明図である。
【図９】本発明の実施の形態１である半導体装置の消去動作を示す説明図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１５に続く半導体装置の他の製造工程中における要部断面図である。
【図１８】図１７における要部２００の拡大図である。
【図１９】図１７における要部２００の他の拡大図である。
【図２０】図１７における要部２００の他の拡大図である。
【図２１】図１６または図１７に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図１２に続く、本発明の実施の形態２である半導体装置に製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２４〜図２６に示す半導体装置の製造工程を説明する説明図である。
【図２８】図２４〜図２６に示す半導体装置の製造工程を説明する他の説明図である。
【図２９】図２６に続く半導体装置の製造工程中における要部断面図である。
【図３０】図１２に続く、本発明の実施の形態２の変形例である半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】本発明の実施の形態３である半導体装置の要部断面図である。
【図３６】図３５の半導体装置の要部拡大図である。
【図３７】図３５の半導体装置の他の要部拡大図である。
【図３８】本発明の実施の形態３である半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】本発明の実施の形態３である半導体装置の特性を表すグラフ図である。
【図４１】本発明の実施の形態３である半導体装置の他の特性を表すグラフ図である。
【図４２】図３８に続く工程であり、図３９の工程の変形例である半導体装置の製造工程中における要部断面図である。
【図４３】図３９または図４２に続く半導体装置の製造工程中における要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中における要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中における要部断面図である。
【図４６】図３８に続く工程であり、図３９の工程の変形例である半導体装置の製造工程中における要部断面図である。
【図４７】図４６の半導体装置の製造工程中の要部拡大図である。
【図４８】図４６の半導体装置の製造工程中の他の要部拡大図である。
【図４９】図４６に続く半導体装置の製造工程中における要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中における要部断面図である。
【図５１】図４２の半導体装置の製造工程中の要部拡大図である。
【符号の説明】
【０２５９】
１  半導体基板
２  分離部
３  絶縁膜
４  導体膜
５，７，８，１２，１４，１５  フォトレジスト膜
６ａ  ｐ型高濃度層
６ｂ  ｐ型低濃度層
６ｃ  ｐ型中濃度層
９ｐ  トランジスタ用ｐ型ソース／ドレイン領域
９ｎ  トランジスタ用ｎ型ソース／ドレイン領域
１０ｐ  トランジスタ用ｐ型ソース／ドレイン給電部
１０ｎ  トランジスタ用ｎ型ソース／ドレイン給電部
１１  エッチストップ層
１３ａ  第１注入ｐ型領域
Ａ  第１方向
Ｂ  第２方向
Ｃ  第３方向
Ｃｓ  第３対称方向
Ｓ１  主面（第１主面）
Ｓ２  裏面（第２主面）
ＮＶＭ  不揮発性メモリ
ＮＶＭｓ  対称不揮発性メモリ
ｍｐｗ  メモリ用ｐウェル（第１半導体領域）
ＣＧ  制御ゲート電極（第１ゲート電極）
ＣＧＩ  制御ゲート絶縁膜（第１ゲート絶縁膜）
ＭＧ  メモリゲート電極（第２ゲート電極）
ＭＧＩ  メモリゲート絶縁膜（第２ゲート絶縁膜）
Ｏ１  酸化シリコン膜（第１絶縁膜）
Ｏ２  酸化シリコン膜（第３絶縁膜）
Ｎ  窒化シリコン膜（第２絶縁膜）
ＭＤ  メモリドレイン領域（第２半導体領域）
ＭＳ  メモリソース領域（第３半導体領域）
ＳＷ  サイドウォールスペーサ
ｖｍｄ  メモリドレイン給電部
ｖｍｓ  メモリソース給電部
ＳＣ  シリサイド層
ＺＩ  層間絶縁膜
ＣＰ  コンタクトプラグ
ＷＩ  配線絶縁膜
ＭＷ  配線
ＣＨ  チャネル領域
ＣＨｃ  制御ゲートチャネル領域（第１チャネル領域）
ＣＨｍ  メモリゲートチャネル領域（第２チャネル領域）
ＣＨｍｓ  対称メモリゲートチャネル領域（第２対称チャネル領域）
ｍ１  第１領域
ｍ２  第２領域
Ｖｃ  制御ゲート電圧
Ｖｔｃ  制御ゲート閾値電圧
Ｖｍ  メモリゲート電圧
Ｖｔｍ  メモリゲート閾値電圧
Ｄｅ  電子の分布
Ｄｈ  正孔の分布
Ｒｍ  メモリ領域（不揮発性メモリ領域）
Ｒｍ１  第１メモリ領域（第１不揮発性メモリ領域）
Ｒｍ２  第２メモリ領域（第２不揮発性メモリ領域）
Ｒｑ  回路領域（主回路形成領域）
ｑｎｗ  トランジスタ用ｎウェル
ｑｐｗ  トランジスタ用ｐウェル
ｐ１  第１イオン
ｐ２  第３イオン
ｐ２ｂ  水平成分（成分）
ｎ１  第２イオン
ｎ１ｂ，ｎ１ｂｓ  水平成分（成分）
ｆ１  第１側面
ｆ１ｓ  第１対称側面
ｆ２  第２側面
ｆ２ｓ  第２対称側面
ＧＥ  トランジスタ用ゲート電極
ＧＩ  トランジスタ用ゲート絶縁膜
ｐＤＬ  ｐ型拡散領域
Ｑｐ  ｐ型ＭＩＳトランジスタ
Ｑｎ  ｎ型ＭＩＳトランジスタ
φ  第１入射角
φｓ  第２入射角
ＨＬ  ハロー領域（第４半導体領域）
ＨＬａ  高濃度ハロー領域
Ｌｃｇ  制御ゲート長
Ｌｃｇ１  第１制御ゲート長
Ｌｃｇ２  第２制御ゲート長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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