(57)【要約】【課題】ＥＯＴを薄くしても低電界におけるリーク電流を抑制することができるとともに高電界におけるリーク電流を高くすることができるトンネル絶縁膜を有する不揮発性半導体記憶装置を得ることを可能にする。【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域２ａおよびドレイン領域２ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層８，９を含み、電子の捕獲および放出するサイトは半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜３と、第１の絶縁膜上に形成された電荷蓄積膜４と、電荷蓄積膜上に形成された第２の絶縁膜５と、第２の絶縁膜上に形成された制御ゲート電極６と、を有する記憶素子を備えている。【選択図】図３
2009231373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層を含み、前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、
を有する記憶素子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の絶縁膜は、第１の絶縁層と、前記第１の絶縁層上に形成され前記第１の絶縁層より誘電率が高く、前記電子の捕獲および放出する第１のサイトを有している第２の絶縁層とを備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電荷保持状態で要求される条件として、前記第１の絶縁膜に印加される第１の電界における前記第１の絶縁膜のリーク電流をＪｌｏｗ以下とするとき、前記第１の絶縁層、前記第２の絶縁層の各単層においてリーク電流をＪｌｏｗ以下にするのに必要な物理膜厚をそれぞれＴ１，ｌｏｗ、Ｔ２，ｌｏｗとし、
書込時で要求される条件として、前記第１の絶縁膜に印加される第２の電界Ｅｈｉｇｈにおける前記第１の絶縁膜のリーク電流をＪｈｉｇｈ以上とするとき、この条件に最低限必要な前記第１の絶縁層の層厚をＴ１，ｈｉｇｈとし、
前記第１および第２の絶縁層のそれぞれの誘電率をε１，ε２とし、シリコン酸化物の誘電率をε０とすると、前記第１の絶縁層および前記第２の絶縁層を積層したときのそれぞれの物理膜厚をＴ１（ｎｍ）、Ｔ２（ｎｍ）としたとき、下記３つの不等式
Ｔ２≧−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１＋Ｔ２，ｌｏｗ 
Ｔ１≧Ｔ１，ｈｉｇｈ 
Ｔ１×ε１／ε０＋  Ｔ１×ε１／ε０≦  ８    
を満たす範囲に前記第１の絶縁層および前記第２の絶縁層のそれぞれの物理膜厚が存在することを特徴とする請求項２記載の不揮発性半導体記憶装置。         
【請求項４】
前記第１の絶縁層が酸化シリコン層であり、かつ
前記第２の絶縁層がハフニア層であるときの前記第１のサイトは、前記ハフニア層の伝導帯の下端から０ｅＶより大きく、１．７ｅＶ未満の範囲にあり、
前記第２の絶縁層がアルミナ層であるときの前記第１のサイトは、前記アルミナ層の伝導帯の下端から０ｅＶより大きく、１．９ｅＶ以下の範囲にあり、
前記第２の絶縁層が酸化ランタン層であるときの前記第１のサイトは、前記酸化ランタン層の伝導帯の下端から０．１ｅＶ以上１．５ｅＶ未満の範囲にあり、
前記第２の絶縁層がハフニウムシリケート層であるときの前記第１のサイトは、前記ハフニウムシリケート層の伝導帯の下端から０ｅＶより大きく０．５ｅＶ以下の範囲にあり、
前記第２の絶縁層がランタンアルミネート層であるときの前記第１のサイトは、前記ランタンアルミネート層の伝導帯の下端から０ｅＶより大きく１．０ｅＶ未満の範囲にあり、
前記第２の絶縁層がハフニウムアルミネート層であるときの前記第１のサイトは、前記ハフニウムアルミネート層の伝導帯の下端から０．３ｅＶより大きく１．１ｅＶ以下の範囲にあり、
前記第２の絶縁層がランタンハフネート層であるときの前記第１のサイトは、前記ランタンハフネート層の伝導帯の下端から０．１ｅＶ以上１．３ｅＶ未満の範囲にあり、
前記第２の絶縁層が窒化シリコン層であるときの前記第１のサイトは、前記窒化シリコン層の伝導帯の下端から０．１ｅＶ以上１．５ｅＶ未満の範囲にある
ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の絶縁層は、前記電子の捕獲および放出する第２のサイトを有し、前記第２のサイトは前記第１のサイトよりも浅い位置にあることを特徴とする請求項２乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板の伝導帯の下端と前記第２の絶縁層の伝導帯の下端との差であるバンドオフセットΔＥｃは、１．５ｅＶ〜３．１ｅＶの範囲にあることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の絶縁膜は、ＥＯＴが１．２６ｎｍ〜５ｎｍの範囲にあることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記電荷蓄積膜は、トラップ絶縁膜であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の絶縁膜は、前記電子の捕獲および放出するサイトが膜面方向において部分的に分布していることを特徴とする請求項１乃至９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある単一の層である第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、
を有する記憶素子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第１の絶縁膜は、
アルミナ層であるとき前記サイトは前記アルミナ層の伝導帯の下端から１．７ｅＶ以上１．９ｅＶ以下の範囲にあり、
ハフニウムシリケート層であるとき前記サイトは前記ハフニウムシリケート層の伝導帯の下端から０．５ｅＶ以上の範囲にあり、
ハフニウムアルミネート層であるとき前記サイト前記ハフニウムアルミネート層の伝導帯の下端から１．１ｅＶ以上１．５ｅＶ以下の範囲にあり、
窒化シリコン層であるとき前記サイトは前記窒化シリコン層の伝導帯の下端から０．３ｅＶ以上０．７ｅＶの範囲にある
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１の絶縁膜に添加される元素は、Ｇｅ、Ｐ、Ａｓ、Ｂ、Ｓｂ、Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ、Ｈから選択された少なくとも１つであることを特徴とする請求項１乃至１２のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電気的な書込および消去が可能な不揮発性半導体記憶装置(nonvolatile semiconductor memory apparatus)の高性能化が進められている。不揮発性半導体記憶装置としては、例えば、ＥＥＰＲＯＭ (Electrically Erasable Programmable Read Only Memory)があり、このＥＥＰＲＯＭの中で浮遊ゲート型（以下、ＦＧ（Floating Gate）型ともいう）とＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型の二つがその代表的なものとして知られている。
【０００３】
ＦＧ型の基本的な構造は、上から制御ゲート電極、電極間絶縁膜（インターポリ絶縁膜ともいう）、浮遊ゲート電極、トンネル絶縁膜（ＳｉＯ２膜）、基板の順に積層されたものと特徴づけられる。制御ゲート電極に正の高電圧を印加すれば、基板側から浮遊ゲート電極に電子を注入（書込）することができ、負の高電圧を印加すれば、浮遊ゲート電極から基板に電子を取り出す（消去）ことができる。そして、一度書き込まれた電子は、消去する操作を行わない限り、理想的には浮遊ゲート電極に留まることになるので、不揮発性の記憶装置として機能する（例えば、特許文献１参照）。
【０００４】
ＭＯＮＯＳ型の基本的な構造は、上から制御ゲート電極、ブロック絶縁膜、トラップ膜、トンネル絶縁膜、基板の順に積層されたものである。この構造において書込は、ＦＧ型と同様に、高電圧をかけて電子を注入するが、電子はトラップ膜に蓄えられる。そして消去は、ＦＧ型とは異なり、ホールを注入することで、蓄えられた電子とホールとを対消滅させる方法が取られている。
【０００５】
不揮発性半導体装置を高性能化する手段の一つは、書込効率を上げることである。書込効率を上げるには、トンネル絶縁膜に高電圧を印加して、多くの電子を短時間で注入すれば良い、すなわち、リーク電流を大きくすれば良い。膜厚がＴｏｘのトンネル絶縁膜に電圧Ｖｏｘを印加したとき、すなわちトンネル絶縁膜に電界Ｅｏｘ（＝Ｖｏｘ／Ｔｏｘ）を印加したときのリーク電流は、トンネル絶縁膜にかかる電圧Ｖｏｘが３．１Ｖ〜３．２Ｖ以上（バリアハイトに対応）ではほぼ一致することが知られている。これは、リーク電流の支配的なメカニズムが、いわゆるFowler-Nordheim（Ｆ−Ｎ）電流Ｊｆｎであるからである。Ｊｆｎは近似的に下記（１）式
【数１】
2009231373.tif 000003
で表される。ここで、Ａ、Ｂはトンネル絶縁膜中の電子のトンネル質量や電子の感じるバリアハイトに依存する定数である。この式からわかるように、リーク電流は膜厚Ｔｏｘによらず、電界Ｅｏｘで決まることがわかる。トンネル絶縁膜に求められるリーク電流の一般的なスペックは、低電界である３ＭＶ／ｃｍで１．０×１０−１６Ａ／ｃｍ２以下であり、高電界である１３ＭＶ／ｃｍで０．１Ａ／ｃｍ２以上であることが必要である。それゆえ、書込効率を上げるために、電界Ｅｏｘを高くすることが考えられるが、それは電圧を高くすることにつながるため、望ましくない。電圧が高くなると、トンネル絶縁膜の信頼性という点において深刻な影響を及ぼすことになるからである。
【０００６】
トンネル絶縁膜に高電圧がかかると、ストレス誘起リーク電流（以下、ＳＩＬＣ（stress induced leakage current）ともいう）と呼ばれる現象が引き起こされ、低電圧でリーク電流が増大するようになる。この現象はトンネル絶縁膜に欠陥が生ずることに起因すると理解されている。トンネル絶縁膜にかかる電圧が高い場合、トンネル絶縁膜のバンドギャップ中をトンネルする電子はトンネル絶縁膜の伝導帯に抜ける。すると伝導帯に抜けた電子はアノード側に到達するとき、大きなエネルギーを持つことになる。そのエネルギーによって、インパクトイオン化が起こり、ホールが生成される。こうして生成されたホールは、電子とは反対向きに進み、トンネル絶縁膜中に欠陥を生じさせ、それがＳＩＬＣを引き起こすトリガーとなる。それ故、電界Ｅｏｘを高くすることなく、リーク電流を大きくして書込効率を上げることが望ましい。例えば、電界Ｅｏｘが１３ＭＶ／ｃｍで０．１Ａ／ｃｍ２以上のリーク電流、あるいは０．１Ａ／ｃｍ２のリーク電流が１３ＭＶ／ｃｍより低い電界Ｅｏｘで得られることが理想的である。
【０００７】
それを実現する方法として、トンネル絶縁膜の伝導帯から浅い準位のトラップ（電子の捕獲および放出するサイト）を形成する方法が本発明者達によって提案されている（特願２００６−３３２３１３号）。この提案のトンネル絶縁膜は、低電界ではトラップのない絶縁膜と同じくらいトンネル電流が抑えられ、高電界では電子がトラップを介してトンネルするようになる。このため、トラップのない絶縁膜に較べてトンネル確率が高くなり、これによりリーク電流が大きくなる。したがって、電界Ｅｏｘを高くすることなく書込効率を上げることができるので、トンネル絶縁膜としては極めて理想的である。
【０００８】
そして、さらに電圧が下げられるのならば、ＳＩＬＣを抑制できるので、トンネル絶縁膜の信頼性もさらに上げることができる。そのためには、トンネル絶縁膜を薄膜化すれば良いことになるが、トンネル絶縁膜を５ｎｍよりも薄くすると、電界Ｅｏｘが３ＭＶ／ｃｍである低電界でもＤ−Ｔ(Direct Tunneling)電流が支配的になり、前述したトンネル絶縁膜に求められるスペックを満たさなくなる。つまり、トンネル絶縁膜は膜厚を５ｎｍ以下にすることはできない。
【０００９】
トラップ準位のあるトンネル絶縁膜も低電界では基本的にはトラップのない絶縁膜と同じであるので、５ｎｍ以下に薄膜化できない。したがって、トラップ準位のあるトンネル絶縁膜は、高電界において通常のトンネル絶縁膜より、リーク電流を増大させることが可能となり書込効率を上げることができるという長所があるが、低電界におけるリーク電流が大きくなって不揮発性半導体記憶装置としての電荷保持特性が劣化するので、５ｎｍよりも薄膜化できないという短所もある。
【００１０】
一方で、リーク電流を減らす方法として、高誘電体膜を用いることが知られている（例えば、特許文献２参照）。この特許文献２によれば、単純に単層の高誘電体膜を用いるだけでは、低電界におけるリーク電流を減らすことができず、また高電界におけるリーク電流を大きくすることもできない。しかし、高誘電体膜と低誘電体膜とを適切な割合で積層にすれば、リーク電流を低電界では小さく、高電界では大きくすることができる。そして、このような積層構造とすることにより、酸化膜に換算した膜厚（ＥＯＴ(Equivalent Oxide Thickness)）が薄膜化できるので、電圧も低くできる。この特許文献２では、さらに、誘電率が高くなるほど、バンドギャップが低くなる傾向にあるため、バリアハイトが低くなり、これにより電子の熱励起成分による電流が増加する問題も解決している。したがって、バリアハイトが高い傾向にある低誘電体膜と積層すれば、リーク電流を小さくすることができることが示されている。
【００１１】
しかしながら、酸化膜と全く同じスペックをトンネル絶縁膜に求めるのならば、この特許文献２に記載された積層構造の絶縁膜だけでは難しい。この構造では、５ｎｍよりも薄いＥＯＴが得られるので、書込に求められる０．１Ａ／ｃｍ２という高いリーク電流が低い電圧Ｖｉｎｓで得られるものの、電界Ｅｏｘに換算したとき（＝Ｖｉｎｓ／ＥＯＴ）、１３ＭＶ／ｃｍよりも高い電界が必要になる。すなわち、低誘電体膜と高誘電体膜の積層構造では、低電界でのリーク電流を充分に抑えながら薄膜化できるという長所があるが、書込で要求される高い電流を得るために高い電界Ｅｏｘが必要になるという短所もある。
【特許文献１】特開平８−１２５０４２号公報
【特許文献２】特許第３３５７８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来技術においては、不揮発性半導体記憶装置に要求されるリーク電流のスペックを満たしながら、トンネル絶縁膜のＥＯＴを５ｎｍ以下にすることができなかった。薄膜にできなかったゆえ、データの書込や消去の際に高い電圧を印加する必要があり、絶縁膜に欠陥を生成させ、ＳＩＬＣを引き起こすなどの問題があった。
【００１３】
本発明は、上記事情を考慮してなされたものであって、ＥＯＴを薄くしても低電界におけるリーク電流を抑制するとともに高電界におけるリーク電流が大きいトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層を含み、前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有する記憶素子を備えたことを特徴とする。
【００１５】
また、本発明の第２の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある単一の層である第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有する記憶素子を備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能であるとともに高電界におけるリーク電流を高くすることが可能なトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１８】
前述したように、トンネル絶縁膜として、アシストレベル（電子の捕獲および放出するサイト）のあるＳｉＯ２膜を用いれば、高電界でリーク電流が高くなるので書込効率が上がるが、低電界のリーク電流はアシストレベル無しのＳｉＯ２膜と同じとなるので、スペックを満たす最小限の膜厚の５ｎｍより薄膜化できないという問題があった。また、高誘電体膜と低誘電体膜の積層膜を用いれば、低電界でのリークを減らすことができるので、所望の電荷保持特性が得られるが、書込の際にトンネル絶縁膜に高い電界Ｅｏｘが必要になる、という問題があった。
【００１９】
本発明達は、鋭意研究に努めた結果、上記２つの問題を解決することのできるトンネル絶縁膜の最適な構造を見出すことができた。これを、以下に実施形態として説明する。本発明の実施形態について図面を参照しながら説明するが、各実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図の中には本発明の説明とその理解を促すための模式図があり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２０】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置は、例えば、マトリクス状に配置されたＮＡＮＤセルユニットを有している、各ＮＡＮＤセルユニットは、直列に接続されたメモリセルで形成されたＮＡＮＤセルを含んでいる。各メモリセルＭＣは、図１に示すように、ｐ型のＳｉ基板１に離間して形成された、ｎ型不純物（例えば、ＰやＡｓ）を含むｎ型ソース領域２ａおよびドレイン領域２ｂを備えている。ソース領域２ａとドレイン領域２ｂとの間のＳｉ基板１上にトンネル絶縁膜３が形成され、このトンネル絶縁膜３上に電荷蓄積膜４が形成され、この電荷蓄積膜４上に電極間絶縁膜５が形成され、この電極間絶縁膜５上に制御ゲート電極６が形成された構成となっている。そして、制御ゲート電極６、電極間絶縁膜５、電荷蓄積膜４、およびトンネル絶縁膜３からなる積層構造のゲートは、シリコン酸化膜７によって覆われている。ここで、電荷蓄積膜４として、浮遊ゲート電極を用いてＦＧ型の不揮発性半導体記憶装置にしても良いし、トラップ絶縁膜を用いていわゆるＭＯＮＯＳ型の不揮発性半導体記憶装置にしても良い。
【００２１】
トンネル絶縁膜３は、図２に示すように、電子捕獲および放出するレベル（アシストレベル）を有さない低誘電率（ｌｏｗ−ｋ）材料の絶縁層８と、この上に形成された、アシストレベルを有する高誘電率（ｈｉｇｈ−ｋ）材料の絶縁層９との積層構造を有している。本実施形態のトンネル絶縁膜は、従来のトンネル絶縁膜とは構造が決定的に異なっている。すなわち、本発明者達によって発明され既に特許出願された特願２００６−３３２３１３号におけるトンネル絶縁膜は、アシストレベルのあるＳｉＯ２膜であるが、同じ膜の中に部分的にアシストレベルを有する膜であるのに対し、本実施形態における積層構造は、異なる誘電率の絶縁層の積層構造である。また、特許文献２に記載された異なる誘電率の絶縁層の積層構造のトンネル絶縁膜はアシストレベルが無いのに対し、本実施形態におけるトンネル絶縁膜の積層構造は、アシストレベルが形成されている。
【００２２】
図３は、図２に示す積層構造のトンネル絶縁膜に電界がかかっていない場合（Ｅｏｘ＝０）のエネルギーバンドの模式図である。図３の左から、半導体基板のフェルミレベルＥＦを示し、次はｌｏｗ−ｋ材料からなる絶縁層（以下、ｌｏｗ−ｋ層とも云う）の伝導帯の下端Ｅｃと、価電子帯の上端Ｅｖを示し、次はｈｉｇｈ−ｋ材料からなる絶縁層（以下、ｈｉｇｈ−ｋ層とも云う）における伝導帯の下端Ｅｃ、アシストレベル、および価電子帯の上端Ｅｖを示し、最後は電荷蓄積膜５のフェルミレベルＥＦを示している。なお、ここでいう半導体基板のフェルミレベルＥＦとは、半導体基板を強反転させた状態（書込の状態）での表面でのフェルミレベルのことであり、通常、半導体基板の伝導帯の下端ＥＣより約０．１ｅＶ程度だけ高い位置にある。また、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層の物理層厚をそれぞれＴ１およびＴ２とし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの伝導帯の下端Ｅｃと半導体基板のフェルミレベルＥＦとの差、つまりバリアハイトは、それぞれφｂ１およびφｂ２とする。ここでは、アシストレベルは、ｈｉｇｈ−ｋ層の伝導帯の下端Ｅｃからの深さφｔ２で定義した。これは、半導体基板のフェルミレベルＥＦから見ると、φｂ１−φｔ２のレベルにあることになる。半導体基板、電荷蓄積膜それぞれのＥｃ、Ｅｖは省略した。また、図３ではＥｏｘ＝０のときに半導体基板と電荷蓄積膜のフェルミレベルＥＦが揃っているように描かれているが、揃っている必要はない。
【００２３】
この積層構造を有するトンネル絶縁膜を流れるトンネル電流Ｊは、
【数２】
2009231373.tif 000004
で表される。ここで、ｅは素電荷、ｍは真空における電子の質量、ｈはプランク定数、ｋＢはボルツマン定数、Ｔは温度、Ｅは電子の持つエネルギー、Ｅｘ（＝Ｅ−Ｅｒ）は電子のトンネル方向の位置ｘにおけるエネルギー、トンネル絶縁膜のＥＦはフェルミレベル、Ｔ＊（Ｅｘ）はアシストレベルのない場合のトンネル絶縁膜を流れる電子の実効的トンネル確率である。本実施形態では、この式を基に、異なる絶縁膜の積層構造とアシストレベルを考慮して計算した。
【００２４】
図２に示す構造のトンネル絶縁膜に低い電界Ｅｏｘがかかっている場合のエネルギーバンドの模式図を図４（ａ）に示す。ここで、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの誘電率をε１およびε２とし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層にそれぞれかかる電圧をＶ１およびＶ２とする。誘電率が異なる絶縁層の積層構造の場合、電束密度が一定と仮定した場合、それぞれの絶縁層に異なる実電界がかかることになる。そのとき、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層にかかる実電界をＥ１およびＥ２とすると、
εｏｘ・Ｅｏｘ＝ε１・Ｅ１＝ε２・Ｅ２                    （４）
となる。ここで、εｏｘ（＝３．９）はＳｉＯ２の誘電率である。実電界は、Ｅ１＝Ｖ１／Ｔ１、Ｅ２＝Ｖ２／Ｔ２と定義した。つまり、
ε１・Ｖ１／Ｔ１＝ε２・Ｖ２／Ｔ２                      （５）
を満たす。（４）式からわかるように、ｈｉｇｈ−ｋ層よりもｌｏｗ−ｋ層の方の実電界が強くなる。これは、ε１＜ε２であるので、Ｅ１＞Ｅ２となるからである。それ故、ｌｏｗ−ｋ層の物理層厚Ｔ１がｈｉｇｈ−ｋ層の物理層厚Ｔ２と比較してある程度厚い場合、ｌｏｗ−ｋ層にかかる電圧Ｖ１がｈｉｇｈ−ｋ層にかかる電圧Ｖ２よりも高くなる。これは、ε１＜ε２であるので、例えば、Ｔ１＞Ｔ２のとき、（ε１／Ｔ１）＜（ε２／Ｔ２）となる。これと（５）式から、Ｖ１＞Ｖ２となるからである。
【００２５】
アシストレベルは、ｈｉｇｈ−ｋ層に電圧Ｖ２がかかるため、エネルギーレベルから見ると、Ｖ２の幅を持つことになる。しかし、この状況では、半導体基板のフェルミレベルＥＦはアシストレベルよりも低いため、アシストレベルはリーク電流に影響しない。つまり、低電界では、アシストレベルのない同じ積層構造の絶縁膜と同じリーク電流になる。そのときの実効トンネル確率Ｔ＊（Ｅｘ）は、
【数３】
2009231373.tif 000005
と表せる。ここで、φｂ１＊＝φｂ１＋ＥＦ−Ｅｘ、φｂ２＊＝φｂ２＋ＥＦ−Ｅｘ−Ｖ１、ｍ１＊およびｍ２＊は、それぞれｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層におけるトンネル電子の有効質量である。有効質量は典型的な値として０．５ｍとした。ここで、ｍは真空における電子の質量である。また、ＴＦＮは、Fowler-Nordheim（Ｆ−Ｎ）トンネルの確率であって、０≦Ｅｘ＜φｂ＊の場合は、次の（７）式
【数４】
2009231373.tif 000006
で定義され、φｂ＊≦Ｅｘの場合は、次に（８）式
ＴＦＮ（φｂ＊，ｍ＊，Ｅ）＝１                      （８）
で定義される。ここで、ｍ＊はトンネル絶縁膜中をトンネルしている電子の有効質量、φｂ＊はトンネル絶縁膜の実効的なバリアハイト、ＥＦはフェルミレベル、Ｅｘは電子のトンネル方向のエネルギー、ｅは素電荷、ｈはプランク定数、Ｅ１およびＥ２はそれぞれｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層における実電界を示す。なお、Ｆ−Ｎトンネルとは、図５（ａ）に示すように、電子が絶縁膜の傾斜した伝導帯を通り抜けるトンネルことを意味し、Ｄ−Ｔ(Direct Tunneling)とは、図５（ｂ）に示すように、電子が絶縁膜の伝導帯を通り抜けず、対向する電極に直接到達するトンネルのことを意味する。
【００２６】
図２に示す積層構造のトンネル絶縁膜に高い電界Ｅｏｘがかかっている場合のエネルギーバンド図を図４（ｂ）に示す。電界Ｅｏｘが高いので、それぞれの膜にかかる電圧も高くなる。すると、ｌｏｗ−ｋ層には高い電圧Ｖ１がかかり、ｈｉｇｈ−ｋ層にはそれよりも低い電圧Ｖ２がかかる。図４（ｂ）からわかるように、電界Ｅｏｘがある程度高い場合には、ｌｏｗ−ｋ層に高い電圧がかかるため、ｈｉｇｈ−ｋ層の伝導帯の下端ＥｃがＶ１だけ低くなり、それに伴い、アシストレベルもＶ１低くなり、半導体基板のフェルミレベルＥＦがアシストレベルの高さと重なる。すると、電子がアシストレベルを介してトンネルするようになる。電子が半導体基板からアシストレベルにトンネルする確率をｐ１、電子がアシストレベルから電荷蓄積膜にトンネルする確率をｐ２とし、アシストレベルが占有されている確率をｆ（したがって、アシストレベルが非占有である確率は１−ｆ）のとき、定常状態において、電流密度の連続性から、アシストレベルを介して流れる確率Ｐは、
Ｐ＝ｐ１・（１−ｆ）＝ｐ２・ｆ                （９）
を満たす。このとき、ｆ＝ｐ１／（ｐ１＋ｐ２）となるので、
Ｐ＝１／（１／ｐ１＋１／ｐ２）               （１０）
となる。アシストレベルを介さない場合の確率はｐ１とｐ２の積、ｐ１・ｐ２であり、（１０）式よりも小さな値となる。それゆえ、アシストレベルを介するとリーク電流は、アシストレベルを介さない場合よりも高くなる。
【００２７】
Ｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の積層構造を有するトンネル絶縁膜において、ｈｉｇｈ−ｋ層にだけアシストレベルがある場合には、トンネルする電子のエネルギーレベルＥｘとφＴ２の位置関係によってトンネル確率は図５５（ａ）乃至５５（ｃ）に示すように場合分けされ、次のようにまとめられる。
【数５】
2009231373.tif 000007
【００２８】
電子がアシストレベルを介さないでトンネルする場合（図５５（ａ）、５５（ｃ））は、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層のそれぞれをトンネルする確率の積で表され、アシストレベルのない場合の（６）式と同じになる。アシストレベルを介してトンネルする場合（図５５（ｂ））は、
【数６】
2009231373.tif 000008
となる。ここで、
φＴ２＊＝φＴ２−φｂ２＊
と定義した。
【００２９】
このように、低電界ではアシストレベルがリーク電流に影響しないので、ｈｉｇｈ−ｋ層を用いてトンネル絶縁膜の物理膜厚を厚くできる効果により、リーク電流が低く抑えられ、高電界ではアシストレベルを介するため電子のトンネリング確率が高くなり、したがってアシストレベル無しの場合に較べてリーク電流を大きくすることができる。アシストレベルは、ｈｉｇｈ−ｋ層中において、半導体基板から注入される電子をすべてトラップするくらいあることが望ましく、少なくとも１．０×１０１６ｃｍ−３以上あれば、高電界においてリーク電流を高くする効果がある。これは、Ｇｅのアシストレベルは、後述するように、添加されたＧｅが酸素欠損と結合することにより形成される。ＨｆＯ２中に本質的に存在する酸素欠損は少なくとも通常１０−４ａｔ％、すなわちＨｆＯ２の密度の１０−６である。ＨｆＯ２の密度は１０２２ｃｍ−３のオーダーであるので、ＨｆＯ２中に本質的に存在する酸素欠損は少なくとも１０１６ｃｍ−３のオーダーとなる。これにより、アシストレベルの量は、１．０×１０１６ｃｍ−３以上となる。この値は、トンネル絶縁膜の材質によらない値であると考えられる。また、ＭＯＮＯＳ型の不揮発性半導体記憶装置におけるトラップ絶縁膜はトラップを１０１３ｃｍ−２程度有しているので、密度が一様であると仮定すると、１０１９ｃｍ−３よりも多いと考えられる。したがって、アシストレベルの量の上限は１．０×１０１９ｃｍ−３以下であることが好ましい。
【００３０】
以上は電子を電荷蓄積膜に書き込む場合を示したが、電荷を保持しているときはトンネル絶縁膜にかかる電界は書き込むときとは反対向きである。そのような場合のエネルギーバンド図を図６（ａ）、６（ｂ）に示す。図６（ａ）は低電界の場合を示すが、図４（ａ）と同様に、電荷蓄積膜のフェルミレベルＥＦよりアシストレベルが高くなる。それゆえ、低電界では、アシストレベルの無い絶縁膜と同じだけ、リーク電流が低く抑えられることになる。
【００３１】
図６（ｂ）は高電界の場合を示す。このときは、図４（ｂ）の場合と比較して、リーク電流は高くならない。これは、ｌｏｗ−ｋ層に高い電圧がかかる一方で、ｈｉｇｈ−ｋ層に低い電圧がかかるからである。ｈｉｇｈ−ｋ層の伝導帯の下端Ｅｃは、図４（ｂ）に示す場合は低くなるが、図６（ｂ）に示す場合では変わらないからである。それ故、アシストレベルがｈｉｇｈ−ｋ層にかかる電圧Ｖ１の幅を持つ以外、全体の高さは低くならないため、高電界でもリーク電流は低くできる。
【００３２】
本実施形態のような積層構造のトンネル絶縁膜として、例えば、ｌｏｗ−ｋ層としてＳｉＯ２層、アシストレベルのあるｈｉｇｈ−ｋ層としてＧｅを添加したＨｆＯ２層の積層絶縁膜がある。ＳｉＯ２の誘電率ε１は３．９、Ｇｅを添加したＨｆＯ２の誘電率ε２は１８、シリコン基板のフェルミレベルＥＦに対するｌｏｗ−ｋ層のバリアハイトφｂ１は３．１ｅＶ、ｈｉｇｈ−ｋ層のバリアハイトφｂ２は２．６ｅＶである（例えば、M. Koike, T. Ino, Y. Kamimuta, M. Koyama, Y. Kamata, M. Suzuki, Y. Mitani, A. Nishiyama, and Y. Tsunashima, Tech. Dig. Int. Electron Devices Meet., 107 (2003).参照）。この構成における、Ｅｏｘ＝０の場合のバンド図を図７に示す。ここでは、トンネル絶縁膜として、ＥＯＴ（Ｔｅｑ，ａｌｌ）が１．８ｎｍの極薄膜の例として揚げる。ｌｏｗ−ｋ層のＥＯＴ（Ｔｅｑ１）は０．９４ｎｍ、ＥＯＴはＳｉＯ２膜に換算した膜厚の意味なので、ＳｉＯ２層の物理膜厚Ｔ１も同じく０．９４ｎｍである。Ｈｉｇｈ−ｋ層のＥＯＴ（Ｔｅｑ２）は０．８６ｎｍ、物理膜厚Ｔ２は４．０ｎｍ（＝０．８６×１８／３．９）である。アシストレベルは、ＨｆＯ２層に、例えば、Ｇｅを添加することによって形成される。アシストレベルφｔ２は１．１ｅＶである。なお、図７の横軸は物理膜厚Ｔｐｈｙｓを表し、縦軸はエネルギーを表す。
【００３３】
ＥＯＴを１．８ｎｍにした上述の２層構造のトンネル絶縁膜にかかる電界Ｅｏｘと、このトンネル絶縁膜を流れるリーク電流との関係は図８（ａ）、８（ｂ）に示すようになる。図８（ａ）、８（ｂ）には、比較のために、アシストレベルのない積層絶縁膜（Ｇｅが添加されない積層絶縁膜）の場合と、さらに、ＳｉＯ２層が５ｎｍ、１．８ｎｍの単層構造の絶縁膜の場合も示した。なお、ＥＯＴが１．８ｎｍの単層構造のＨｆＯ２層の場合のリーク電流は、非常に低くなるため、これらの図８（ａ）、８（ｂ）に示す範囲の中には収まらないため、図示していない。図８（ａ）は電荷保持の場合を示し、図８（ｂ）は書込の場合を示す。なお、書込のときは、電界Ｅｏｘ＜０、リーク電流Ｊ＜０であるので、図８（ａ）、８（ｂ）では電界Ｅｏｘ、電流Ｊの絶対値で示されている。以下、すべての実施形態において、書込の電界Ｅｏｘ、電流Ｊは絶対値で示すことにする。
【００３４】
電荷蓄積膜に電荷が蓄えられているとき、トンネル絶縁膜には、正の電界Ｅｏｘがかかっている。一般的に、電荷保持特性として求められるスペックは、電界Ｅｏｘが３ＭＶ／ｃｍで１．０×１０−１６Ａ／ｃｍ２より低くする必要がある。本実施形態では、これをトンネル絶縁膜に求められるリーク電流のスペックと定義する。図８（ａ）からわかるように、ＳｉＯ２層の層厚が５ｎｍの単層構造の絶縁膜の場合にはこのスペックを満たすことができる（図８（ａ）の十字印）。しかしながら、ＳｉＯ２層の層厚が１．８ｎｍの単層構造の絶縁膜の場合には、３ＭＶ／ｃｍで１．０×１０−３Ａ／ｃｍ２程度となる高いリーク電流が流れてしまう。このように、ＳｉＯ２層では５ｎｍを大幅に下回る極薄膜をトンネル絶縁膜として用いることは到底できない。これに対して、本実施形態のような積層構造の絶縁膜の場合には、ＥＯＴが１．８ｎｍという極薄膜にもかかわらず、アシストレベルの有無（Ｇｅの添加の有無）に係わらず、共に３ＭＶ／ｃｍの低電界で１．０×１０−１６ｃｍ−２よりも低くリーク電流が抑えられていることがわかる。同じ層厚の単層のＳｉＯ２層に較べて、１３桁もリーク電流を低くできることになる。前述したように、ｈｉｇｈ−ｋ層を含む積層構造にすることによって、同じＥＯＴのＳｉＯ２層よりも、物理膜厚が厚くできるため、リーク電流が抑えられるからである。こうして、積層構造の絶縁膜では、電荷保持特性を満足することがわかった。
【００３５】
一方、書込のときは、トンネル絶縁膜に、高い負の電界Ｅｏｘがかかっている。一般的に、書込特性として求められるスペックは、Ｅｏｘが１３ＭＶ／ｃｍで０．１Ａ／ｃｍ２以上である。図８（ｂ）からわかるように、ＳｉＯ２層が５ｎｍの場合にはこのスペックを満たすことができ（図８（ｂ）の十字印）、ＳｉＯ２層が１．８ｎｍのときには、さらに多くのリーク電流を流すことができるが、図８（ａ）で示したように、低電界のリーク電流が高すぎるため、電荷保持特性と書込特性とを同時には満たせない。また、積層構造の絶縁膜の場合でも、アシストレベルが無い膜（Ｇｅが添加されない膜）では、リーク電流は１３ＭＶ／ｃｍで１．０×１０−８Ａ／ｃｍ２となり、求められているスペック０．１Ａ／ｃｍ２に較べて、７桁も及ばない。前述したように、電子がｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の順に流れる場合には、ｈｉｇｈ−ｋ層のＥｃが低くなるので、リーク電流は増える方向であり、ある程度の膜厚では効果のある構造である。しかしながら、トンネル絶縁膜のＥＯＴ（Ｔｅｑ，ａｌｌ）の薄膜化を進めると、同じＥｏｘでもその定義から、Ｔｅｑ，ａｌｌが薄くなると、トンネル絶縁膜にかかるＶｉｎｓも小さくしなければならない。このように、電圧は小さくなるものの、バリアハイトは膜の性質で決まっている値のため、小さくはならない。それゆえ、アシストレベルの無い積層構造のトンネル絶縁膜では、１３ＭＶ／ｃｍの電界では充分にリーク電流を高くすることはできない。その一方で、アシストレベルのある積層構造のトンネル絶縁膜では、３ＭＶ／ｃｍで０．１Ａ／ｃｍ２以上にリーク電流を高くすることができる。これは、１３ＭＶ／ｃｍのとき、電子がアシストレベルを介して流れるからである。
【００３６】
また、ＥＯＴを例えば２．４ｎｍにした２層構造のトンネル絶縁膜にかかる電界Ｅｏｘと、このトンネル絶縁膜を流れるリーク電流との関係は、図９（ａ）、９（ｂ）に示すようになる。この２層構造のトンネル絶縁膜は、ＳｉＯ２層のＥＯＴが１．７ｎｍ、物理膜厚Ｔｐｈｙｓが１．７ｎｍ、ＨｆＯ２層のＥＯＴが０．７ｎｍ、物理膜厚Ｔｐｈｙｓが３．２ｎｍとしている。なお、図９（ａ）、９（ｂ）には、比較のために、アシストレベルのない積層絶縁膜（Ｇｅが添加されない積層絶縁膜）の場合と、さらに、ＳｉＯ２層が５ｎｍ、２．４ｎｍの単層構造の絶縁膜の場合も示した。図９（ａ）は電荷保持の場合を示し、図９（ｂ）は書込の場合を示す。図９（ａ）に示すように、電界Ｅｏｘが３ＭＶ／ｃｍの低電界においてリーク電流が１．０×１０−１６Ａ／ｃｍ２以下に抑えられている（図９（ａ）の十字印）。そして、図９（ｂ）に示すように、電界Ｅｏｘが１０ＭＶ／ｃｍという本実施形態において想定したスペックよりも、３ＭＶ／ｃｍも低い電界Ｅｏｘで０．１Ａ／ｃｍ２のリーク電流が流れる、つまり書込効率が高くできることがわかる（図９（ｂ）の十字印）。これに対して、ＥＯＴが２．４ｎｍの単層構造であるＳｉＯ２層の場合には、１３ＭＶ／ｃｍの高電界のときは、リーク電流は１．０Ａ／ｃｍ２となり、本実施形態において想定したスペックを満たす。しかし、３ＭＶ／ｃｍの低電界においてリーク電流が１．０×１０−４Ａ／ｃｍ２となり、同じＥＯＴの２層構造の絶縁膜に比べて、１２桁も高いリーク電流となる。
【００３７】
こうして、本実施形態のように、アシストレベルのある積層構造を有するトンネル絶縁膜は、リーク電流が３ＭＶ／ｃｍの低電界で１．０×１０−１６Ａ／ｃｍ−２以下に低く抑えることができるとともに、１３ＭＶ／ｃｍの高電界で０．１Ａ／ｃｍ２以上に高くすることができる。このため、トンネル絶縁膜に求められるスペックをすべて満たしながらも、書込効率を高くすることが可能となり、さらにＳｉＯ２膜では５ｎｍ以下は無理であった薄膜化もＥＯＴで１．８ｎｍまで小さくできる。
【００３８】
以上説明したように、本実施形態によれば、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能となるとともに高電界におけるリーク電流を高くすることが可能なトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。
【００３９】
（積層構造のトンネル絶縁膜の膜厚範囲）
次に、第１実施形態の不揮発性半導体記憶装置において、積層構造のトンネル絶縁膜は、どの膜厚範囲であれば、トンネル絶縁膜として要求されたスペックを満たすかを調べた。ＳｉＯ２層のＥＯＴ（Ｔｅｑ１）を横軸にＨｆＯ２層のＥＯＴ（Ｔｅｑ２）を縦軸にとって、トンネル絶縁膜として求められるスペックを満たす範囲を図１０に示す。つまり、当然ながら、点で示したところだけでなく、それ以外の、点と点の間の領域も含まれる。なお、ＳｉＯ２層とＨｆＯ２層の両方を合わせたＥＯＴ（Ｔｅｑ，ａｌｌ）の上限を８ｎｍ（直線Ｃ（Ｔｅｑ１＋Ｔｅｑ２＝８））とした。それ故、図１０に示す、Ｔｅｑ１＋Ｔｅｑ２＞８となる領域（直線Ｃより上の領域）は、スペックを満たす範囲に含まれていない。図１０において、直線Ａは低電界でリーク電流を抑えるのに最低限必要な膜厚の割合を示している。直線Ａと横軸が交わる点ＬＳは、ＳｉＯ２層だけの場合であり、電荷保持するのに、ＳｉＯ２層が約５ｎｍが必要であることを表している。そして、直線Ａと縦軸が交わる点ＬＨは、ＨｆＯ２層だけの場合であり、直線ＡはＳｉＯ２層とＨｆＯ２層の積層構造が電荷保持するのに必要な最低限の膜厚を表している。
【００４０】
図１０からわかるように、ＨｆＯ２層だけでは、スペックを満たす領域に入っていない。つまり、ＨｆＯ２層だけでは、トンネル絶縁膜として使えない、ということを意味している。これは、高電界でリーク電流を高くすることができないからである。高電界でリーク電流のスペックを満たすのに最低限必要なＳｉＯ２層の厚さは、直線Ｂおよび直線Ｂ’で表される。直線Ｂ’は、ＨｆＯ２層にアシストレベルが無い場合のトンネル絶縁膜において最低限必要なＳｉＯ２層の層厚を表している。その層厚は１．８ｎｍである。ＳｉＯ２層とＨｆＯ２層との積層構造を有するトンネル絶縁膜において、アシストレベルがない場合でも、このように、ＳｉＯ２層の層厚が１．８ｎｍ以上あれば層厚が５ｎｍの単層となるＳｉＯ２層よりも薄膜のトンネル絶縁膜が形成でき、トンネル絶縁膜全体のＥＯＴとして２．５ｎｍまで薄膜化できる（直線Ａと直線Ｂ’の交点）。
【００４１】
そして、ＨｆＯ２層にアシストレベルを形成すれば、さらに、ＳｉＯ２層を半分の０．９ｎｍまで薄膜化でき、ＨｆＯ２層と合わせて、ＥＯＴが１．８ｎｍの極薄のトンネル絶縁膜が形成できる。これは、アシストレベルが無い場合のＳｉＯ２層の膜厚１．８ｎｍよりも薄い膜厚である。アシストレベルが無いときに、ＳｉＯ２層を薄くできない理由は、次のように説明できる。電界が高いときにリーク電流は高くならなければならない。そのためには、ＨｆＯ２層の伝導帯の下端Ｅｃが充分に低くなり、電子がトンネルしやすくなる必要がある。しかし、電界Ｅｏｘ（＝Ｖ１／Ｔｅｑ１）が同じままＳｉＯ２層の膜厚Ｔｅｑ１を薄くすると、ＳｉＯ２層にかかる電圧Ｖ１は小さくなるので、充分にＨｆＯ２層の伝導帯の下端Ｅｃが下がらなくなり、したがって、リーク電流が高くできない。これに対して、ＨｆＯ２層にアシストレベルがあれば、充分にＨｆＯ２層の伝導帯の下端Ｅｃが下がらなくても、アシストレベルを介することによって、電子のトンネル確率が高くなる。それゆえ、アシストレベルがあるＨｆＯ２層を含む積層構造の場合には、アシストレベルがない場合よりもさらにＳｉＯ２層の薄膜化が可能になり、トンネル絶縁膜全体のＥＯＴが１．８ｎｍまで薄膜化できる（直線Ａと直線Ｂの交点）。
【００４２】
図１１は、図１０を物理膜厚に換算したものであり、横軸は図１０の横軸と同じで、縦軸だけがＨｆＯ２層とＳｉＯ２層の誘電率の比の分だけスケーリングされている。それゆえ、積層構造において必要なＳｉＯ２層の物理膜厚は図１０と同じであり、アシストレベルがない場合には１．８ｎｍ、アシストレベルがある場合には０．９ｎｍである。そして、ＨｆＯ２層は、物理層厚として３ｎｍから２８ｎｍの範囲を取れる。
【００４３】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を説明する。第１実施形態の不揮発性半導体記憶装置においては、トンネル絶縁膜は、ｈｉｇｈ−ｋ層だけにアシストレベルが形成されていたが、本実施形態の不揮発性半導体記憶装置においては、ｈｉｇｈ−ｋ層だけでなく、ｌｏｗ−ｋ層にもアシストレベルが形成されたトンネル絶縁膜を有している。第２実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜以外、第１実施形態と同じ構成となっている。
【００４４】
本実施形態のトンネル絶縁膜の、Ｅｏｘ＝０におけるエネルギーバンド図は、図３に示すｌｏｗ−ｋ層にアシストレベルφｔ１を付け加えた図１２に示すようになる。そして、低い電界と高い電界をかけた場合は、同様に、図４（ａ）、４（ｂ）に示すｌｏｗ−ｋ層にアシストレベルφｔ１を付け加えた図１３（ａ）、１３（ｂ）に示すようにそれぞれなる。これらの場合は、図１３（ａ）、１３（ｂ）に示すように、ｌｏｗ−ｋ層のアシストレベルがリーク電流に寄与しないので、ｌｏｗ−ｋ層にアシストレベルがあっても無くても、リーク電流に変化がない、つまり、書込効率は変わらない。ｌｏｗ−ｋ層のアシストレベルがリーク電流に寄与すれば、書込効率は上がることになるが、そのときには電荷保持特性が劣化してしまうので、好ましくない。
【００４５】
図６（ａ）、６（ｂ）に示すｌｏｗ−ｋ層にアシストレベルφｔ１を付け加えてかつ低い電界と高い電界をかけた場合を図１４（ａ）、１４（ｂ）にそれぞれ示す。電荷保持の場合には、リーク電流を低く抑えるため、アシストレベルは寄与しない方が良い。そのためには、電荷を保持する電界Ｅｏｘで、アシストレベルは、基本的には、
φｂ１−φｔ１−Ｖ２＞Ｖ１              （１１）
の関係を満たす必要がある。このとき、半導体基板のフェルミレベルＥＦは、ｌｏｗ−ｋ層のアシストレベルよりも低い位置にあるため、リーク電流を増大させることはなく、したがって、良好な電荷保持特性を実現できる。
【００４６】
以上説明したように、本実施形態のように、トンネル絶縁膜のｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の両方にアシストレベルが形成されていても、要求されるスペックを満たす極薄ＥＯＴを有するトンネル絶縁膜が得ることが可能となる。これにより、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能となるとともに高電界におけるリーク電流を高くすることが可能なトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。
【００４７】
（アシストレベルについて）
第１または第２実施形態においては、トンネル絶縁膜のｈｉｇｈ−ｋ層にアシストレベルを設けたが、このアシストレベルについて、以下に説明する。
【００４８】
アシストレベルは、ｈｉｇｈ−ｋ層にその層を構成する元素以外の元素を添加したときに層のバンドギャップ内に形成される。ここでは、ＨｆＯ２層にＧｅを添加した場合を例にして説明する。
【００４９】
本発明の一実施形態では、アシストレベルを決定するため、単斜晶ＨｆＯ２の単位胞（４個のＨｆＯ２、すなわち１２原子が含まれる）の２×２×２倍のセル（計３２個のＨｆＯ２、すなわち９６原子が含まれる）を基にしたスーパーセルを用いて第一原理スピン分極非局所近似密度汎関数法（以下、ＳＰ−ＧＧＡ−ＤＦＴ法(Spin-Polarized Generalized Gradient Approximation Density Functional Theory)とも云う）で計算を行った。このセルにＭ（Ｍ＝Ｓｉ、Ｇｅ、Ｂ、Ａｌ、Ｐ、Ａｓ）の置換型欠陥あるいは格子間型欠陥のどちらか、およびこれら欠陥と酸素空孔（Ｖｏ）・格子間酸素（Ｏｉ）・置換窒素（Ｎｏ）との欠陥“対”（複合体）を導入し、各欠陥構造とそれらが電荷を捕獲または放出した場合の準位を計算した。荷電状態を変えた場合には、スーパーセル法に伴う過剰な双極子エネルギー利得分はMakov-Payne-Kantorovichの方法に従って補正した。この計算によれば、ＧｅがＨｆＯ２中のＨｆサイトを置換した欠陥ＧｅＨｆと、この欠陥ＧｅＨｆの傍に酸素欠損が発生したＶｏ−ＧｅＨｆ欠陥対と、さらに形式的には酸素欠陥サイトを占めるような欠陥Ｇｅｏとを形成した３つの場合には、電子の注入時または放出時に非常に活性な欠陥を生じることが明らかになった。また、最後に示したＧｅｏは、形式的にはＧｅが酸素サイトを置換したＧｅなので、Ｇｅｏと書けるが、実際には大きな構造緩和（格子緩和＋電子状態の変化）を起こして格子間Ｇｅ（Ｇｅｉ）の傍に酸素欠損が発生したＶｏ−Ｇｅｉ欠陥対と見た方が適切であることも今回初めて明らかになった。
【００５０】
図１５乃至図１７には、電子エネルギーを横軸に、状態密度を縦軸にとり、上記３つの各欠陥の種々の荷電状態のKohn-Sham準位（一電子エネルギー準位）を示した。横軸のゼロ点には、欠陥のない単斜晶ＨｆＯ２の価電子帯の上端を取っている。ＶＢＭ（ＨｆＯ２）はＨｆＯ２の価電子帯の上端、ＣＢＭ（ＨｆＯ２）はＨｆＯ２の伝導帯の下端、ＶＢＭ（Ｓｉ）はＳｉの価電子帯の上端、ＣＢＭ（Ｓｉ）はＳｉの伝導帯の下端、ＨｆＯ２のバンドギャップ中に現れる準位につけた塗りつぶした丸印や矢印は占有準位、白抜き丸印や矢印は非占有準位を示す。ここで、図１５乃至図１７に示したKohn-Sham準位そのものからは、電荷の授受が可能か否かは一目で判断できるが、正確な電荷の捕獲または放出準位はわからない。何故なら、特にＨｆＯ２のようなイオン性物質においては、電荷の捕獲または放出に伴い大きなエネルギー利得を伴う格子緩和が起こるため、その考慮無しには欠陥準位は求められないからである。そこで我々は電荷の捕獲または放出に伴う構造緩和前後の全エネルギーを比較することにより、正確な欠陥準位（ひいてはアシストレベル）を決定した。図１５に示したＨｆサイトを置換した欠陥ＧｅＨｆは、ＧｅＨｆ０からＧｅＨｆ２−まで変化することができるので、（２電子相当）１アクセプター準位を示すことがよく解る。さらに、ＧｅＨｆ０は中性の酸素欠損Ｖｏ０の余剰２電子を受容しうることも予想できる。実際に、図１６に示したＧｅＨｆの傍に酸素欠損が発生したＶｏ−ＧｅＨｆ欠陥対はＶｏ０からＧｅＨｆ０へと２電子が移動することにより、Ｖｏ２＋とＧｅＨｆ２−との複合体となっている。そのため、この欠陥対は２電子１ドナー準位と（２電子相当）１アクセプター準位を示すことがよく解る。
【００５１】
図１７に示したＨｆＯ２の格子間にあるＧｅ原子ＧｅｉがＨｆＯ２中の酸素空孔Ｖｏに入った状態（あるいは、ＧｅｉとＶｏの対の状態、とも見なせる）Ｖｏ−Ｇｅｉは、本来の中性Ｖｏ０と中性Ｇｅｉ０のままであれば、ギャップ内に６電子相当の余剰電子が生じるはずである。しかしながら、大きな格子緩和によってＶｏの余剰電子の起源であるＶｏに隣接するＨｆとＧｅｉとの間にＨｆ−Ｇｅ結合が形成され電子分布の再構成が起こる。このため、Ｈｆ−Ｇｅ結合の結合性および反結合性軌道に帰属される４電子２ドナー準位と（２電子相当）１アクセプター準位を示すことがよく解る。
【００５２】
また、図１５乃至図１７いずれの場合においても、電荷中性状態での電子非占有準位への電子捕獲に伴って、半占有および全占有になった方がギャップ内準位（Kohn-Sham準位）はＶＢＭ側へ近づく、すなわち安定化することがわかる。これらのドナーレベル（ドナー準位深さ）およびアクセプターレベル（アクセプター準位深さ）をまとめたものを図１８に示す。横軸は電子エネルギー（フェルミレベル）、縦軸は欠陥の生成エネルギーである。縦軸の正の値は吸熱反応、負の値は発熱反応を表している。Ｇｅの化学ポテンシャルμＧｅは結晶Ｇｅの化学ポテンシャルとし、Ｏ（酸素）の化学ポテンシャルμＯはＯ２分子の化学ポテンシャルの半分としている。また、各欠陥に対して点線と実線が示してある。点線は電荷中性状態での生成エネルギーであり、これはフェルミレベルに依らないため横軸に平行である。一方、電荷の捕獲状態はフェルミレベルに大きく依存し、横軸の値に対して屈曲点をもつ振る舞いとなる。各欠陥の各電荷状態について、点線と実線との差分が電子親和力（右下がりの場合）あるいは正孔親和力（右上がりの場合）に対応する。図中“０／−２”で示した屈曲点の横軸（フェルミレベル）の値と伝導帯の下端（ＣＢＭ）との差はアクセプターレベルに相当する。参考ではあるが、“４＋／２＋”や“２＋／０”は、ドナーレベルに相当する。図１５乃至図１７に示した一電子エネルギー準位のみから単純に考えると、上記３種類の各欠陥の電荷中性状態における電子非占有状態は、ＨｆＯ２の伝導帯からそれぞれ約０．５ｅＶ、０．６ｅＶ、０．５ｅＶとほとんど変わらないので、アクセプターレベルも変わらないようになってしまう。しかしながら、電荷注入後の構造緩和を取り込んだ計算の結果、図１８に示したように、アクセプターレベルは、構造緩和の影響を大きく反映し、それぞれ２．０ｅＶ、１．５ｅＶ、１．１ｅＶの位置に存在することが判った。すなわち、最も浅いのがＶｏ−Ｇｅｉ欠陥対、次いでＶｏ−ＧｅＨｆ欠陥対、最も深いのがＧｅＨｆである。ＧｅをＨｆＯ２層に添加すると、このような準位が形成されるので、トンネル絶縁膜として用いたとき、適切な電界が印加された場合に電子を捕獲し放出するアシストレベルとして機能する。
【００５３】
ここまでは、アシストレベルとして、１．１ｅＶ、１．５ｅＶ、２．０ｅＶの場合だけを示したが、他の値でも構わない。しかしながら、アシストレベルの値は何でも良いわけではなく、本発明の上記実施形態における効果を得るためには、以下に説明する範囲にあることが好ましい。
【００５４】
図２０Ａ乃至図２０Ｉは、様々なアシストレベルを有するＨｆＯ２層と、ＳｉＯ２層との積層構造からなるトンネル絶縁膜において、本発明の一実施形態で定義したスペックを満たすＨｆＯ２層とＳｉＯ２層の物理膜厚Ｔｐｈｙｓの範囲を示した図である。アシストレベルの大きさによって、特にＳｉＯ２層の物理膜厚の範囲が変化することがわかる。図２０Ａ乃至図２０Ｉはそれぞれ、ＨｆＯ２層のアシストレベルが２．５ｅＶ、２．０ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２１に示す。ここで、アシストレベルが０ｅＶは、アシストレベルが無い場合を示しており、前述したように、そのとき最小のＥＯＴは２．５ｎｍとなる。図２１からわかるように、アシストレベルが深くなるほど、アシストレベルがない場合に較べて、トンネル絶縁膜のＥＯＴが薄膜化できる。アシストレベルが１．５ｅＶのときＥＯＴが最小となり、そのＥＯＴは約１．７ｎｍに到達する。そして、それよりも深くなると、急激にＥＯＴの膜厚は厚くなり、例えば、２．０ｅＶのときには、ＥＯＴは３ｎｍとなり、アシストレベルのない場合よりも厚くなる。これは、ＨｆＯ２層中のアシストレベルが深いと、層厚の薄いＨｆＯ２層では、低いＥｏｘでもアシストレベルを介したリーク電流が支配的になり、したがって低電界でのスペックを満たさないからである。つまり、アシストレベルとしては、０ｅＶより大きく、１．７ｅＶ未満であることが好ましく、０．３ｅＶ以上、１．５ｅＶ以下であることが更に好ましい。そして、最も適する欠陥形態はＶｏ−ＧｅＨｆ欠陥対、次いでＶｏ−Ｇｅｉ欠陥対、深過ぎるためにむしろ好ましくないのがＧｅＨｆであることがわかった。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２０Ｆ乃至図２０Ｉ）。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＨｆＯ２層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がハフニア（ＨｆＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００５５】
また、図２１には、さらにＨｆＯ２層と、窒化シリコン（ＳｉＮ）層との積層構造からなるトンネル絶縁膜の場合も示している。図２１からわかるように、ＳｉＯ２層をＳｉＮ層で置き換えても違いはほとんどない。したがって、ｈｉｇｈ−ｋ層と積層するｌｏｗ−ｋ層は、ＳｉＯ２層とＳｉＮ層のどちらでも同じ効果を示すため、どちらを用いても構わない、と言える。さらに、ｌｏｗ−ｋ層としては、ＳｉＯ２層とＳｉＮ層の間の性質を持つＳｉＯＮ層でもよいし、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層のように３層以上の積層構造を有していてもよい。Ｓｉ、Ｏ、Ｎが主たる元素であれば、それ以外の元素が混ざっていても、本発明の一実施形態におけるｌｏｗ−ｋ層として機能する。
【００５６】
アシストレベルを形成する方法として、Ｇｅを添加する例を示したが、Ｇｅ以外の元素、例えば図１９Ａ乃至図１９Ｃに示すように、Ｐ、Ａｓ、Ｂ、あるいはＳｂ、Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ、Ｈなどの元素によっても形成することができ、それゆえ、第１実施形態における１．１ｅＶとは異なるアシストレベルを形成することが可能である。ただし、図１９Ａ乃至図１９Ｃからわかるように、添加元素によってはギャップ中に電子余剰の準位が過剰に発生してしまう場合がある。このため、リーク特性や捕獲特性を考慮して、デバイスのスペックに応じて上記添加元素の中から好適な元素を選択する必要がある。
【００５７】
（ｈｉｇｈ−ｋ層について）
以上の説明では、ｈｉｇｈ−ｋ層として、ＨｆＯ２の例を示したが、他のｈｉｇｈ−ｋ層でも同じ効果がある。他のｈｉｇｈ−ｋ層として、例えば、図２２に示す表に揚げたようなものがある（例えば、J. Robertson, J. Vac. Sci. Technol. B, 18, 1785 (2000)、G. Yu et al., Appl. Phys. Lett, 81, 376 (2002)、G. D. Wilk et al., Symp. VLSI Tech. Dig. 88 (2002)、G. Seguini et al., Appl. Phys. Lett. 88, 202903 (2006)、またはA. Dimoulas et al., Appl. Phys. Lett. 85, 3205 (2004)参照）。これらの誘電率とバンドオフセットΔＥｃとの関係をプロットしたものを図２３に示す。ここで、バンドオフセットΔＥｃとは、Ｓｉ基板の伝導帯の下端Ｅｃとｈｉｇｈ−ｋ層の伝導帯の下端Ｅｃとの差であり、トンネル絶縁膜において電子のバリアハイトに対応する。
【００５８】
Ａｌ２Ｏ３層
また、ｈｉｇｈ−ｋ層としてＡｌ２Ｏ３層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２４Ａ乃至図２４Ｍに示す。図２４Ａ乃至図２４Ｍはそれぞれ、Ａｌ２Ｏ３層のアシストレベルが、０ｅＶ（無い場合）、２．５ｅＶ、２．３ｅＶ、２．０ｅＶ、１．９ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２５に示す。図２５からわかるように、ｈｉｇｈ−ｋ層としてＡｌ２Ｏ３層を選択した場合の、アシストレベルは０ｅＶより大きく、１．９ｅＶ以下であることが好ましく、０．１ｅＶ以上１．９ｅＶ以下であることが更に好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２４Ｄ乃至図２４Ｌ）。また、Ａｌ２Ｏ３層は、アシストレベルが無い場合、ＳｉＯ２層の層厚は１．８３ｎｍが必要であるが（図２４Ａ）、Ａｌ２Ｏ３層に１．７ｅＶ以上１．９ｅＶ以下にアシストレベルがあれば、ＳｉＯ２層が無くても、つまりＡｌ２Ｏ３の単層でもトンネル絶縁膜として用いることができる（図２４Ｅ乃至図２４Ｆ）。なお、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮ（窒化シリコン）はＡｌ２Ｏ３層より誘電率が低いので、ＳｉＯ２層と同様に、Ａｌ２Ｏ３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＡｌ２Ｏ３層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がアルミナ（ＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００５９】
Ｌａ２Ｏ３層
また、ｈｉｇｈ−ｋ層としてＬａ２Ｏ３層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２６Ａ乃至図２６Ｋに示す。図２６Ａ乃至図２６Ｋはそれぞれ、Ｌａ２Ｏ３層のアシストレベルが、０ｅＶ（無い場合）、１．９ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２７に示す。図２７からわかるように、ｈｉｇｈ−ｋ層としてＬａ２Ｏ３層を選択した場合の、アシストレベルは０．１ｅＶ以上、１．５ｅＶ未満であることが好ましく、０．１ｅＶ以上１．３ｅＶ以下であることが更に好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２６Ｈ乃至図２６Ｋ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮ（窒化シリコン）はＬａ２Ｏ３層より誘電率が低いので、ＳｉＯ２層と同様に、Ｌａ２Ｏ３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＬａ２Ｏ３層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層が酸化ランタン（ＬａＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００６０】
ＨｆＳｉＯ層
また、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ４層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２８Ａ乃至図２８Ｊに示す。図２８Ａ乃至図２８Ｊはそれぞれ、ＨｆＳｉＯ４層のアシストレベルが、０ｅＶ（無い場合）、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２９に示す。図２９からわかるように、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ４層を選択した場合の、アシストレベルは０ｅＶより大きく、０．５ｅＶ以下であることが好ましく、０．１ｅＶ以上０．５ｅＶ以下であることが更に好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２８Ａ乃至図２８Ｊ）。また、ＨｆＳｉＯは、アシストレベルが無い場合、ＳｉＯ２層の層厚は０．３８ｎｍが必要であるが（図２８Ａ）、ＨｆＳｉＯ４に０．５ｅＶ以上に深いアシストレベルがあれば、ＳｉＯ２層が無くても、つまりＨｆＳｉＯ４の単層でもトンネル絶縁膜として用いることができる（図２８Ｂ乃至図２８Ｈ）。このとき、０．５ｅＶよりも深いアシストレベルが有る場合は、ＥＯＴを可及的に薄くする効果は達成できない。また、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮはＨｆＳｉＯ４層より誘電率が低いので、ＳｉＯ２層と同様に、ＨｆＳｉＯ４層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＨｆＳｉＯ４層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がハフニウムシリケート（ＨｆＳｉＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００６１】
ＬａＡｌＯ層
また、ｈｉｇｈ−ｋ層としてＬａＡｌＯ３層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３０Ａ乃至図３０Ｉに示す。図３０Ａ乃至図３０Ｉはそれぞれ、ＬａＡｌＯ３層のアシストレベルが、０ｅＶ（無い場合）、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３１に示す。図３１からわかるように、ｈｉｇｈ−ｋ層としてＬａＡｌＯ３層を選択した場合の、アシストレベルは０ｅＶより大きく、１．０ｅＶ未満であることが好ましく、０．３ｅＶ以上０．９ｅＶ以下であることが更に好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図３０Ｇ乃至図３０Ｉ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮ（窒化シリコン）はＬａＡｌＯ３層より誘電率が低いので、ＳｉＯ２層と同様に、ＬａＡｌＯ３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＬａＡｌＯ３層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がランタンアルミネート（ＬａＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００６２】
ＨｆＡｌＯ層 
また、ｈｉｇｈ−ｋ層としてＨｆ２Ａｌ２Ｏ７（（ＨｆＯ２）２／３（Ａｌ２Ｏ３）１／３）層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３２Ａ乃至図３２Ｋに示す。図３２Ａ乃至図３２Ｋはそれぞれ、Ｈｆ２Ａｌ２Ｏ７層のアシストレベルが、０ｅＶ（無い場合）、１．９ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３３に示す。図３３からわかるように、ｈｉｇｈ−ｋ層としてＨｆ２Ａｌ２Ｏ７層を選択した場合の、アシストレベルは０．３ｅＶより大きく、１．１ｅＶ以下であることが好ましく、０．５ｅＶ以上１．１ｅＶ以下であることが更に好ましい。なお、Ｈｆ２Ａｌ２Ｏ７層にアシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図３２Ｃ乃至図３２Ｉ）。また、Ｈｆ２Ａｌ２Ｏ７層は、１．１ｅＶ以上１．５ｅＶ以下にアシストレベルがあれば、ＳｉＯ２層が無くても、つまりＨｆ２Ａｌ２Ｏ７の単層としてトンネル絶縁膜に用いることができる（図３２Ｄ乃至図３２Ｆ）。しかし、Ｈｆ２Ａｌ２Ｏ７層は、１．３ｅＶ以上１．５ｅＶにアシストレベルが有る場合は、ＥＯＴを可及的に薄くする効果は達成できない。なお、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮ（窒化シリコン）はＨｆ２Ａｌ２Ｏ７層より誘電率が低いので、ＳｉＯ２層と同様に、Ｈｆ２Ａｌ２Ｏ７層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＨｆ２Ａｌ２Ｏ７層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がハフニウムアルミネート（ＨｆＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００６３】
ＬａＨｆＯ層
また、ｈｉｇｈ−ｋ層としてＬａ２Ｈｆ２Ｏ７層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３４Ａ乃至図３４Ｋに示す。図３４Ａ乃至図３４Ｋはそれぞれ、Ｌａ２Ｈｆ２Ｏ７層のアシストレベルが、０ｅＶ（無い場合）、１．９ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３５に示す。図３５からわかるように、ｈｉｇｈ−ｋ層としてＬａ２Ｈｆ２Ｏ７層を選択した場合の、アシストレベルは０．１ｅＶ以上、１．３ｅＶ未満であることが好ましく、０．１ｅＶ以上１．１ｅＶ以下であることが更に好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図３４Ｇ乃至図３４Ｊ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ２を用いたが、ＳｉＮ（窒化シリコン）はＬａ２Ｈｆ２Ｏ７層より誘電率が低いので、ＳｉＯ２層と同様に、Ｌａ２Ｈｆ２Ｏ７層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ２層でｈｉｇｈ−ｋ層がＬａ２Ｈｆ２Ｏ７層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がランタンハフネート（ＬａＨｆＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。
【００６４】
ＳｉＮ層
また、ＳｉＮ（窒化シリコン）は、ＳｉＯ２の誘電率に較べてほぼ二倍と高いので、ＳｉＮはＳｉＯ２に対してｈｉｇｈ−ｋ絶縁層として機能する。そこで、ｈｉｇｈ−ｋ層としてＳｉＮ層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３６Ａ乃至図３６Ｊに示す。図３６Ａ乃至図３６Ｊはそれぞれ、ＳｉＮ層のアシストレベルが、０ｅＶ（無い場合）、１．９ｅＶ、１．７ｅＶ、１．５ｅＶ、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３７に示す。図３７からわかるように、ｈｉｇｈ−ｋ層としてＬａＨｆＯ層を選択した場合の、アシストレベルは０ｅＶより大きく、０．７ｅＶ以下であることが好ましく、０．３ｅＶ以上０．７ｅＶ以下であることが更に好ましい。アシストレベルが０．３ｅＶ以上０．７ｅＶ以下であるときは、図３６Ｈ乃至図３６Ｊからわかるように、ＳｉＯ２層が無くても、つまりＳｉＮの単層として用いることができる。
【００６５】
Ｔａ２Ｏ５層
また、ｈｉｇｈ−ｋ層としてＴａ２Ｏ５層、ｌｏｗ−ｋ層としてＳｉＯ２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３８Ａ乃至図３８Ｈに示す。図３８Ａ乃至図３８Ｈはそれぞれ、Ｔａ２Ｏ５層のアシストレベルが、０ｅＶ（無い場合）、１．３ｅＶ、１．１ｅＶ、０．９ｅＶ、０．７ｅＶ、０．５ｅＶ、０．３ｅＶ、０．１ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３９に示す。図３７からわかるように、Ｔａ２Ｏ５層のアシストレベルを形成した場合は、ＥＯＴが、アシストレベルを形成しない場合（０ｅＶの場合）のＥＯＴ以上となるので、ＥＯＴを薄くするための適切なアシストレベルは存在しない。しかし、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図３４Ｇ乃至図３４Ｊ）。例えば、アシストレベルがない場合、ＳｉＯ２層の層厚は０．７５ｎｍが必要であるが（図３８Ａ）、アシストレベルが０．３ｅＶ〜０．７ｅＶであれば、ＳｉＯ２層の層厚を０．３ｎｍまで薄くできる（図３８Ｅ乃至図３８Ｇ）。
【００６６】
図２０Ａ−２０Ｉ、図２４Ａ−２４Ｌ、図２６Ａ−２６Ｋ、図２８Ａ−２８Ｊ、図３０Ａ−３０Ｉ、図３２Ａ−３２Ｋ、図３４Ａ−３４Ｋ、図３６Ａ−３６Ｊ、図３８Ａ−３８Ｈにおいて、層厚の範囲の中に点が打たれていない領域が存在するが、そこは電子がエネルギーを放出しながらトラップされる領域を示しており、他の点の打たれている領域と同様にトンネル絶縁膜としてのスペックを満たす。
【００６７】
また、図２１、図２５、図２７、図２９、図３１、図３３、図３５、図３７、および図３９は、ＥＯＴを薄くするためのアシストレベルの適切な範囲も示している。各ｈｉｇｈ−ｋ層に対してこれらの適切な範囲を図４０Ａ、４０Ｂに示す。すなわち、図４０Ａは、アシストレベルのある積層構造において、各ｈｉｇｈ−ｋ絶縁層の単層膜よりも効果のあるアシストレベルの範囲を示しているグラフであり、図４０Ｂは、そのアシストレベルの範囲と最小のＥＯＴを示す表である。図４０Ｂからわかるように、トンネル絶縁膜のＥＯＴは、その下限がｈｉｇｈ−ｋ層がＬａＡｌＯ層である場合の１．２６ｎｍとなる。なお、上限は、第１実施形態で説明したように５ｎｍとなる。すなわち、トンネル絶縁膜のＥＯＴは、１．２６ｎｍ〜５ｎｍの範囲にあればよい。
【００６８】
また、各種のｈｉｇｈ−ｋ層とＳｉＯ２層を積層したトンネル絶縁膜にアシストレベルが有る場合と、無い場合の、ＥＯＴの最小値を比較した結果を図４１Ａ、４１Ｂに示す。図４１Ａ、４１Ｂからわかるように、アシストレベルが有る場合の方が、無い場合に比べてＥＯＴを薄膜化することができる。
【００６９】
なお、上述したｈｉｇｈ−ｋ材料以外でも、誘電率およびΔＥｃが、上述したｈｉｇｈ−ｋ層と同じくらいか、あるいはこれらの層の間にある場合には、これらの材料を、本発明の一実施形態のｈｉｇｈ−ｋ層として用いることができる。この場合、適正な物理層厚の範囲があり、その範囲はこれまでの議論から、計算によって正確に見積もることもできるし、上述した各ｈｉｇｈ−ｋ層のデータから、内挿あるいは外挿することによっても見積もることも可能である。
【００７０】
また、ｌｏｗ−ｋ絶縁層として、ＳｉＯ２の場合を示したが、低誘電率であれば、ＳｉＮ、ＳｉＯＮなどの窒化膜、酸窒化膜、あるいはそれを含む絶縁膜でも、同様の効果がある。なお、ＴｉＯ２では、アシストレベルの有無にかかわらず、本発明の一実施形態で定義したトンネル絶縁膜のスペックでは、これを満たす膜厚の範囲は無かった。
【００７１】
ｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層を積層した場合、基本的には、以下のように一般化できる。ｈｉｇｈ−ｋ層がＨｆＯ２層、ｌｏｗ−ｋ層がＳｉＯ２層の場合であり、トンネル絶縁膜として求められるスペックをＥｏｘが３ＭＶ／ｃｍの低電界では１．０×１０−１６Ａ／ｃｍ２以下、１３ＭＶ／ｃｍの高電界では０．１Ａ／ｃｍ２以上としたが、誘電率が異なる層であれば、基本的には考え方は全く同じであり、同様の効果が得られる。電荷保持状態で要求されるスペックが、電界Ｅｌｏｗにおいてリーク電流がＪｌｏｗ以下とする。そのとき、アシストレベルのあるｌｏｗ−ｋ層、ｈｉｇｈ−ｋ層の各単層においてリーク電流をＪｌｏｗ以下にするのに必要な物理膜厚をそれぞれＴ１，ｌｏｗ、Ｔ２，ｌｏｗとし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層を積層したときのそれぞれの物理層厚をＴ１、Ｔ２とすると、
Ｔ２＝−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１＋Ｔ２，ｌｏｗ          （１２）
を満足する。これは、上述の、図１１、図２０Ａ−２０Ｉ、図２４Ａ−２４Ｌ、図２６Ａ−２６Ｋ、図２８Ａ−２８Ｊ、図３０Ａ−３０Ｉ、図３２Ａ−３２Ｋ、図３４Ａ−３４Ｋ、図３６Ａ−３６Ｊ、図３８Ａ−３８Ｈにおいて直線Ａに対応する式である。Ｔ１，ｌｏｗは直線Ａと横軸との交点の値となり、Ｔ２，ｌｏｗは直線Ａと縦軸との交点の値となる。したがって、ｌｏｗ−ｋ層がＳｉＯ２の場合、Ｔ２，ｌｏｗは５ｎｍになる。
【００７２】
そして、書込に要求されるスペックが、電界Ｅｈｉｇｈにおいてリーク電流がＪｈｉｇｈ以上とする。そのときに最低限必要なｌｏｗ−ｋ層の膜厚をＴ１，ｈｉｇｈとすると、
Ｔ１＝Ｔ１，ｈｉｇｈ                （１３）
となる。これは、図１０に示す直線Ｂに対応する。
【００７３】
なお、トンネル絶縁膜として機能するには、ｌｏｗ−ｋ層のトラップレベルφｔ１に制限があり、
０  ≦  φｔ１  ≦  Δφｂ  ＋  φｔ２      （１４）
を満たすか、あるいはｌｏｗ−ｋ層にトラップがない必要がある。ここで、Δφｂは
Δφｂ＝  φｂ１−φｂ２          （１５）
と定義した。（１４）式を満たさないと、低電界でリーク電流が高くなり、電荷保持ができない。なお、φｂ１およびφｂ２はそれぞれシリコン基板のフェルミレベルＥＦに対するｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のバリアハイトを表す。
【００７４】
こうして、アシストレベルと、トンネル絶縁膜として必要な各絶縁層の膜厚の範囲の関係は、（１２）式〜（１５）式から決定される。様々なアシストレベルで、様々なｈｉｇｈ−ｋ層とｌｏｗ−ｋ層の層厚の範囲をまとめたものが、図４２乃至図４９に示す。図４２は、ｈｉｇｈ−ｋ層としてＨｆＯ２層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４３は、ｈｉｇｈ−ｋ層としてＡｌ２Ｏ３層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４４は、ｈｉｇｈ−ｋ層としてＬａ２Ｏ３層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４５は、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４６は、ｈｉｇｈ−ｋ層としてＬａＡｌＯ層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４７は、ｈｉｇｈ−ｋ層としてＨｆＡｌＯ層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４８は、ｈｉｇｈ−ｋ層としてＬａＨｆＯ層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。図４９は、ｈｉｇｈ−ｋ層としてＴａ２Ｏ５層を選択し、ｌｏｗ−ｋ層としてＳｉＯ２層を選択した場合のアシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示している。これらからトンネル絶縁膜のスペックを満たす、ｈｉｇｈ−ｋ層の種類（あるいはバリアハイトと誘電率）、ｌｏｗ−ｋ層と積層にしたときの層厚の範囲、アシストレベルが限定される。図４２乃至図４９からわかるように、Ｔ１，ｌｏｗおよびＴ２，ｌｏｗは材料によって変わるが、アシストレベルによってはほとんど変化せず、Ｔ１，ｈｉｇｈは材料およびアシストレベルによって変化することがわかる。
【００７５】
上記（１２）式（例えば図１１における直線Ａを示す式）、（１３）式（例えば図１１における直線Ｂを示す式）と、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴの規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式（例えば図１１における直線Ｃを示す式）、および各材料におけるアシストレベルの好適な範囲によって、ｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の範囲を求めることができる。なお、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴｔｏｔａｌの規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式は、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの誘電率をε１，ε２、物理膜厚をＴ１、Ｔ２、ＳｉＯ２の誘電率をε０とすると、
ＥＯＴｔｏｔａｌ＝  Ｔ１×ε１／ε０＋  Ｔ１×ε１／ε０＝  ８  （ｎｍ）    （１６）
と表される。したがって、（１２）式、（１３）式、（１６）式のよって囲まれる領域がｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の領域となる。この領域は、各材料におけるアシストレベルの好適な範囲によって変わることになる。また、この領域は、次の３つの不等式を満たす領域と同等である。
Ｔ２≧−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１＋Ｔ２，ｌｏｗ 
Ｔ１≧Ｔ１，ｈｉｇｈ 
Ｔ１×ε１／ε０＋  Ｔ１×ε１／ε０≦  ８  
そして、トンネル絶縁膜を最小にする膜厚は、Ｔ１が（１３）式によって求まり、Ｔ２が（１３）式を（１２）に代入することにより、
Ｔ２＝−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１，ｈｉｇｈ＋Ｔ２，ｌｏｗ          （１７）
となる。
【００７６】
このように、どのようなｈｉｇｈ−ｋ層でも、（１２）、（１３）、（１６）、（１７）式から、トンネル絶縁膜として求められるスペックを満たす、ｈｉｇｈ−ｋ層、ｌｏｗ−ｋ層からなる積層絶縁膜の、それぞれの膜厚や有効なアシストレベルを決定するのは容易である。
【００７７】
（アシストレベルの分布について）
アシストレベルは、膜と水平方向に一様に存在している必要はない。図５０（ａ）、５０（ｂ）にアシストレベルが部分的にある場合のトンネル絶縁膜の模式図を示す。このトンネル絶縁膜は、基板１上にｌｏｗ−ｋ層８と、アシストレベルのあるｈｉｇｈ−ｋ層９とを積層して形成される。ここで、アシストレベルがある領域の割合をＲとすると、無い領域の割合は１−Ｒとなる。そして、アシストレベルがある場合のリーク電流をＪｔａｔ、無い場合のリーク電流をＪ０とすると、膜全体を流れる電流Ｊは、
Ｊ＝Ｒ×Ｊｔａｔ＋（１−Ｒ）×Ｊ０          （１８）
と表せる。低電界では、図９（ａ）に示したように、リーク電流はアシストレベルの有無によらないため、リーク電流は膜全体で低く抑えられる。一方で、高電界では、図９（ｂ）で示したように、アシストレベルがあるとリーク電流が高くなるので、アシストレベルのある領域だけでリーク電流を高くできる。アシストレベルは、図５０（ａ）、５０（ｂ）に示すように、例えば、膜の端より内側にアシストレベルを形成することができる。こうすることによって、電界集中して絶縁破壊が起こりやすい端を避けてリーク電流を高くできるため、膜の信頼性を高くすることができる。
【００７８】
なお、ｈｉｇｈ−ｋ層（例えばＨｆＯ２層）に元々存在する欠陥、例えば、酸素が欠損してできた欠陥は、不安定であり、制御されていないため、本発明の一実施形態のアシストレベルと同じ機能は発揮しない。すなわち、本発明の一実施形態と同じ効果を得るには、本発明の一実施形態のように、トンネル絶縁膜として要求されるスペックを満たすような、最適な位置に充分な密度のアシストレベルが形成されるように元素を添加する必要がある。つまり、もともと欠陥の無い層、あるいは本質的に欠陥のある層に、意図的に形成したアシストレベルを形成する必要がある。それ故、必然的にそのような効果を持つ絶縁層は、添加される元素を含めて考えたとき、三元以上の元素からなる層となる。また、添加される元素は、添加する層を構成する格子を置換した位置でも良いし、添加する層を構成する格子間の位置でも良い。
【００７９】
また、トンネル絶縁膜は、第１絶縁層（ｌｏｗ−ｋ層）と、第２絶縁層（ｈｉｇｈ−ｋ層）と、第３絶縁層とがこの順序で積層された積層構造を有しているとき、第３絶縁層は、第１絶縁層と同じ誘電率を有しているか或いは第１絶縁層の誘電率と第２絶縁層の誘電率との間の誘電率を有していることが好ましい。
【００８０】
（第３実施形態）
次に、本発明の第３実施形態によるＦＧ型不揮発性メモリの製造方法を、図５１（ａ）乃至図５２（ｄ）を参照して説明する。図５１（ａ）、図５１（ｃ）、図５１（ｅ）、図５２（ａ）、図５２（ｃ）と、図５１（ｂ）、図５１（ｄ）、図５１（ｆ）、図５２（ｂ）、図５２（ｄ）とは、それぞれ直交する断面を表している。
【００８１】
まず、図５１（ａ）、５１（ｂ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、上述の実施形態で説明したアシストレベルのあるトンネル絶縁膜２２を形成する。例えば、７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、ＳｉＯ２層を形成後、ＣＶＤによりＧｅを添加したＨｆＯ２層を形成し、アシストレベルのあるトンネル絶縁膜を形成する。続いて、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの結晶性シリコン層２３をＣＶＤ(chemical vapor deposition)法を用いて堆積する。この結晶性シリコン層２３上に例えばシリコン窒化膜からなるマスク材２４を形成する。その後、レジストマスク（図示せず）を用いた反応性イオンエッチング(RIE、reactive ion etching)法により、マスク材２４、浮遊ゲート電極２３、トンネル絶縁膜２２を順次エッチング加工し、シリコン基板１の表面を一部露出させる。更にシリコン基板１の露出した領域をエッチングして、深さ１００ｎｍの素子分離溝２５を形成する。
【００８２】
次に、図５１（ｃ）、５１（ｄ）に示すように、全面に素子分離用のシリコン酸化膜２６を堆積して、素子分離溝２５を完全に埋め込む。その後、表面部分のシリコン酸化膜２６をＣＭＰ(chemical mechanical polishing)法で除去して、表面を平坦化する。このとき、マスク材であるシリコン窒化膜２４の上面が露出する。
【００８３】
次に、露出したマスク材２２を選択的にエッチング除去した後、シリコン酸化膜２６の露出表面を希フッ酸溶液等でエッチング除去し、浮遊ゲート電極２３の側壁面を一部露出させる。続いて、電極間絶縁膜２７となる高誘電体膜を形成する。例えば、浮遊ゲート電極（リンドープの結晶性シリコン層）２３上にＨｆＡｌＯからなる電極間絶縁膜２７を形成する（図５１（ｅ）、５１（ｆ））。
【００８４】
次に、図５２（ａ）、５２（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型多結晶シリコン層２８を６２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉ）層２９を形成することにより、ＷＳｉ層／多結晶Ｓｉ層からなる２層構造の厚さ１００ｎｍの導電層を形成する。ここで、ＷＳｉ層２９は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００８５】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉ層２９，多結晶シリコン層２８、電極間絶縁膜２７、単結晶シリコンの浮遊ゲート電極２３、トンネル絶縁膜２２を順次エッチング加工して、ワード線方向のスリット部４０を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。
【００８６】
最後に、図５２（ｃ）、５２（ｄ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜３０を熱酸化法で形成後、イオン注入法を用いてｎ型＋のソース／ドレイン拡散層３１を形成する。更に、全面を覆うようにシリコン酸化膜などの層間絶縁膜３２をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
【００８７】
（第４実施形態）
次に、本発明の第４実施形態によるＭＯＮＯＳ型不揮発性メモリの製造方法を、図５３（ａ）乃至図５４（ｄ）を参照して説明する。図５３（ａ）、図５３（ｃ）、図５３（ｅ）、図５４（ａ）、図５４（ｃ）と、図５３（ｂ）、図５３（ｄ）、図５３（ｆ）、図５４（ｂ）、図５４（ｄ）とは、それぞれ直交する断面を表している。
【００８８】
まず、図５３（ａ）、５３（ｂ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、上述の実施形態で説明したアシストレベルのあるトンネル絶縁膜３３を形成する。例えば、７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、ＳｉＯ２層を形成後、ＣＶＤによりＧｅを添加したＨｆＯ２層を形成する。続いて、電荷蓄積層となる厚さ６０ｎｍのシリコン窒化膜３４をＣＶＤ法で堆積する。このとき使用するガスは、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）、もしくはヘキサクロルジシラン（Ｓｉ２Ｃｌ６）とアンモニア（ＮＨ３）を用いて行い、成膜温度は約４５０℃から８００℃である。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、電荷蓄積層であるシリコン窒化膜３４、トンネル絶縁膜３３を順次エッチング加工し、シリコン基板１の一部分を露出させる。さらにシリコン基板１の露出した領域をエッチングして、深さ１００ｎｍの素子分離溝２５を形成する。
【００８９】
次に、図５３（ｃ）、５３（ｄ）に示すように、全面に素子分離用のシリコン酸化膜２６を堆積して、素子分離溝２５を完全に埋め込む。その後、表面部分のシリコン酸化膜２６をＣＭＰ法で除去して、表面を平坦化する。このとき、シリコン窒化膜３４の上面が露出する。
【００９０】
次に、図５３（ｅ）、５３（ｆ）に示すように、シリコン酸化膜２６の露出表面を希フッ酸溶液でエッチング除去し、シリコン窒化膜３３の側壁面を露出させる。その後、全面にブロック絶縁膜３５となる厚さ１５ｎｍのＨｆＡｌＯ膜を形成する。本実施形態では下地はシリコン基板であったが、ＳｉＮ膜であってもよい。このＳｉＮ膜は成膜中に表面が酸化されるとＳｉＯＮ膜となり電荷保持特性が劣化するが、第１実施形態で説明した方法を用いれば、ＳｉＮ膜の特性を維持しながらその上にＨｆＡｌＯ膜を形成できる。ここで、本実施形態では、素子分離用のシリコン酸化膜２６の表面を少しエッチングして、ブロック絶縁膜３５に段差を持たせるような構造を用いているが、これに限定されるものではなく、ブロック絶縁膜３５を平坦になるように構成しても良く、これはトンネル絶縁膜および電荷蓄積層との所望の容量比に応じて選択が可能である。
【００９１】
次に、図５４（ａ）、５４（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ＋型多結晶シリコン層２８を４２０℃で堆積して形成し、その上にＷＳｉ層２９を形成することにより、ＷＳｉ層２９／シリコン層２８からなる２層構造の厚さ１００ｎｍの電極層を形成する。ここで、ＷＳｉ層２９は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ法，ＣＶＤ法以外の例えばスパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。続いて、制御ゲート電極となるＷＳｉ層２９上にマスク材となるシリコン窒化膜２４を堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜２４、ＷＳｉ層２９、多結晶シリコン層２８、ブロック絶縁膜３５であるＨｆＡｌＯｘ膜、電荷蓄積層３４であるシリコン窒化膜、トンネル絶縁膜３３であるＳｉＯＮ膜を順次エッチング加工して、図５４（ａ）に示すように、ワード線方向のスリット部４０を形成する。
【００９２】
最後に、図５４（ｃ）、５４（ｄ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜３０を熱酸化法で形成後、イオン注入法を用いてｎ＋型のソース／ドレイン拡散層３１を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜３２をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成してＭＯＮＯＳ型不揮発性メモリセルが完成する。
【００９３】
アシストレベルのあるｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の積層構造の実施形態を示したが、アシストレベルを形成した、ｌｏｗ−ｋ層、ｈｉｇｈ−ｋ層、ｌｏｗ−ｋ層の三層構造でっても良いし、それ以上の多層膜で良い。誘電率がなだらかに変化する場合でも、アシストレベルが形成されていれば効果がある。
【００９４】
また、アシストレベルが層に一様に分布している場合を示したが、膜の奥行き方向で、部分的にあってもよいし、密度の分布を持っていても良い。アシストレベルを形成する元素は、半導体基板や電荷蓄積膜、電極間絶縁膜、制御ゲート電極に含まれていても構わない。
【００９５】
さらに、トンネル絶縁膜に求められるスペックとして、電荷保持は、３ＭＶ／ｃｍで１。０×１０−１６Ａ／ｃｍ２以下、書込は、１３ＭＶ／ｃｍで０．１Ａ／ｃｍ２と定義したが、これに限られることなく、本発明に基づいて、所望のスペックを満たすトンネル絶縁膜が形成できる。
【００９６】
また、シリコン基板の代わりに、ＧｅやＧａＡｓなどの半導体基板を用いてもよく、表面層だけがそれら半導体層である基板を用いてもよい。
【００９７】
なお、第１乃至第４実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型であったが、ＮＯＲ型であってもよい。この場合、ＮＯＲ型の不揮発性半導体記憶装置におけるメモリセルのトンネル絶縁膜として、上述の実施形態で説明したトンネル絶縁膜を用いることになる。
【００９８】
各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲において種々変形し実施することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルを示す断面図。
【図２】第１実施形態にかかるトンネル絶縁膜の断面図。
【図３】第１実施形態にかかるトンネル絶縁膜の電界が「０」の場合のエネルギーバンド図。
【図４】第１実施形態におけるトンネル絶縁膜の電界が印加されている場合のエネルギーバンド図。
【図５】Ｄ−Ｔと、Ｆ−Ｎトンネルとの違いを説明する図。
【図６】第１実施形態にかかるトンネル絶縁膜の、電荷保持状態における電界が印加されている場合のエネルギーバンド図。
【図７】第１実施形態にかかるトンネル絶縁膜のエネルギーバンド図。
【図８】書込時および電荷保持時に第１実施形態にかかるトンネル絶縁膜を流れるリーク電流の電界依存性を示す図。
【図９】書込時および電荷保持時に第１実施形態にかかるトンネル絶縁膜を流れるリーク電流の電界依存性を示す図。
【図１０】第１実施形態にかかるトンネル絶縁膜を構成するＳｉＯ２層とＨｆＯ２層のＥＯＴの範囲を示す図。
【図１１】第１実施形態にかかるトンネル絶縁膜を構成するＳｉＯ２層とＨｆＯ２層の物理層厚の範囲を示す図。
【図１２】第１実施形態にかかるトンネル絶縁膜の酸化膜電界が「０」の場合におけるエネルギーバンド図。
【図１３】第１実施形態にかかるトンネル絶縁膜の書込時において電界が印加されている場合のエネルギーバンド図。
【図１４】第１実施形態にかかるトンネル絶縁膜の電荷保持状態において電界が印加されている場合のエネルギーバンド図。
【図１５】ＨｆＯ２中のＧｅが形成する準位を示す図。
【図１６】ＨｆＯ２中のＧｅが形成する準位を示す図。
【図１７】ＨｆＯ２中のＧｅが形成する準位を示す図。
【図１８】ＨｆＯ２中のＧｅが形成するドナー準位およびアクセプター準位を示す図。
【図１９】ＨｆＯ２中に各種の元素を添加したときに形成される準位を示す図。
【図２０】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＨｆＯ２層の各物理膜厚の範囲を示す図。
【図２１】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図２２】様々な絶縁膜の誘電率とバンドオフセットΔＥｃを示す図。
【図２３】様々な絶縁膜の誘電率とバンドオフセットΔＥｃを示すグラフ。
【図２４】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＡｌ２Ｏ３層の各物理膜厚の範囲を示す図。
【図２５】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図２６】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＬａ２Ｏ３層の各物理膜厚の範囲を示す図。
【図２７】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図２８】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＨｆＳｉＯ層の各物理膜厚の範囲を示す図。
【図２９】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図３０】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＬａＡｌＯ層の各物理膜厚の範囲を示す図。
【図３１】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図３２】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＨｆＡｌＯ層の各物理膜厚の範囲を示す図。
【図３３】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図３４】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＬａＨｆＯ層の各物理膜厚の範囲を示す図。
【図３５】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図３６】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＳｉＮ層の各物理膜厚の範囲を示す図。
【図３７】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図３８】一実施形態にかかるトンネル絶縁膜において、ＳｉＯ２層とＴａ２Ｏ５層の各物理膜厚の範囲を示す図。
【図３９】一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。
【図４０】一実施形態に用いられるトンネル絶縁膜としてのスペックを満たすアシストレベルの範囲を示す図。
【図４１】トンネル絶縁膜にアシストレベルが有る場合と、無い場合の、ＥＯＴの最小値を比較した結果を示す図。
【図４２】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４３】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４４】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４５】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４６】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４７】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４８】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図４９】一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ１，ｌｏｗ、Ｔ１，ｈｉｇｈ、Ｔ２，ｌｏｗとの関係を示す図。
【図５０】トンネル絶縁膜においてアシストレベルが部分的にある場合を説明する図。
【図５１】本発明の第３実施形態によるフローティングゲート型フラッシュメモリの製造方法を示す断面図。
【図５２】本発明の第３実施形態によるフローティングゲート型フラッシュメモリの製造方法を示す断面図。
【図５３】本発明の第４実施形態によるＭＯＮＯＳ型フラッシュメモリの製造方法を示す断面図。
【図５４】本発明の第４実施形態によるＭＯＮＯＳ型フラッシュメモリの製造方法を示す断面図。
【図５５】ｌｏｗ−ｋ層とｈｉｇｈ−ｋ層が積層されたトンネル絶縁膜のトンネル確率を説明する図。
【符号の説明】
【０１００】
１  シリコン基板
２ａ  ｎ型ソース領域、
２ｂ  ｎ型ドレイン領域
３  トンネル絶縁膜
４  電荷蓄積膜
５  電極間絶縁膜
６  制御ゲート電極
７  シリコン酸化膜
８  低誘電率（ｌｏｗ−ｋ）層
９  高誘電率（ｈｉｇｈ−ｋ）層
２２  トンネル絶縁膜
２３  浮遊電極
２４  マスク材
２５  素子分離溝
２６  シリコン酸化膜
２７  電極間絶縁膜
２８  制御電極（ｎ＋多結晶シリコン層）
２９  ＷＳｉ層
３０  電極側壁酸化膜（シリコン酸化膜）
３１  ソース／ドレイン拡散層
３２  層間絶縁膜
３３  トンネル絶縁膜
３４  シリコン窒化膜
３５  ブロック絶縁膜（ＨｆＡｌＯ膜）
【図１】
2009231373.tif 000009
【図２】
2009231373.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
2009231373.tif 000014
【図７】
2009231373.tif 000015
【図８】
2009231373.tif 000016
【図９】
2009231373.tif 000017
【図１０】
2009231373.tif 000018
【図１１】
2009231373.tif 000019
【図１２】
2009231373.tif 000020
【図１３】
2009231373.tif 000021
【図１４】
2009231373.tif 000022
【図１５】
2009231373.tif 000023
【図１６】
2009231373.tif 000024
【図１７】
2009231373.tif 000025
【図１８】
2009231373.tif 000026
【図１９Ａ】
2009231373.tif 000027
【図１９Ｂ】
2009231373.tif 000028
【図１９Ｃ】
2009231373.tif 000029
【図２０Ａ】
2009231373.tif 000030
【図２０Ｂ】
2009231373.tif 000031
【図２０Ｃ】
2009231373.tif 000032
【図２０Ｄ】
2009231373.tif 000033
【図２０Ｅ】
2009231373.tif 000034
【図２０Ｆ】
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【図２０Ｇ】
2009231373.tif 000036
【図２０Ｈ】
2009231373.tif 000037
【図２０Ｉ】
2009231373.tif 000038
【図２１】
2009231373.tif 000039
【図２２】
2009231373.tif 000040
【図２３】
2009231373.tif 000041
【図２４Ａ】
2009231373.tif 000042
【図２４Ｂ】
2009231373.tif 000043
【図２４Ｃ】
2009231373.tif 000044
【図２４Ｄ】
2009231373.tif 000045
【図２４Ｅ】
2009231373.tif 000046
【図２４Ｆ】
2009231373.tif 000047
【図２４Ｇ】
2009231373.tif 000048
【図２４Ｈ】
2009231373.tif 000049
【図２４Ｉ】
2009231373.tif 000050
【図２４Ｊ】
2009231373.tif 000051
【図２４Ｋ】
2009231373.tif 000052
【図２４Ｌ】
2009231373.tif 000053
【図２４Ｍ】
2009231373.tif 000054
【図２５】
2009231373.tif 000055
【図２６Ａ】
2009231373.tif 000056
【図２６Ｂ】
2009231373.tif 000057
【図２６Ｃ】
2009231373.tif 000058
【図２６Ｄ】
2009231373.tif 000059
【図２６Ｅ】
2009231373.tif 000060
【図２６Ｆ】
2009231373.tif 000061
【図２６Ｇ】
2009231373.tif 000062
【図２６Ｈ】
2009231373.tif 000063
【図２６Ｉ】
2009231373.tif 000064
【図２６Ｊ】
2009231373.tif 000065
【図２６Ｋ】
2009231373.tif 000066
【図２７】
2009231373.tif 000067
【図２８Ａ】
2009231373.tif 000068
【図２８Ｂ】
2009231373.tif 000069
【図２８Ｃ】
2009231373.tif 000070
【図２８Ｄ】
2009231373.tif 000071
【図２８Ｅ】
2009231373.tif 000072
【図２８Ｆ】
2009231373.tif 000073
【図２８Ｇ】
2009231373.tif 000074
【図２８Ｈ】
2009231373.tif 000075
【図２８Ｉ】
2009231373.tif 000076
【図２８Ｊ】
2009231373.tif 000077
【図２９】
2009231373.tif 000078
【図３０Ａ】
2009231373.tif 000079
【図３０Ｂ】
2009231373.tif 000080
【図３０Ｃ】
2009231373.tif 000081
【図３０Ｄ】
2009231373.tif 000082
【図３０Ｅ】
2009231373.tif 000083
【図３０Ｆ】
2009231373.tif 000084
【図３０Ｇ】
2009231373.tif 000085
【図３０Ｈ】
2009231373.tif 000086
【図３０Ｉ】
2009231373.tif 000087
【図３１】
2009231373.tif 000088
【図３２Ａ】
2009231373.tif 000089
【図３２Ｂ】
2009231373.tif 000090
【図３２Ｃ】
2009231373.tif 000091
【図３２Ｄ】
2009231373.tif 000092
【図３２Ｅ】
2009231373.tif 000093
【図３２Ｆ】
2009231373.tif 000094
【図３２Ｇ】
2009231373.tif 000095
【図３２Ｈ】
2009231373.tif 000096
【図３２Ｉ】
2009231373.tif 000097
【図３２Ｊ】
2009231373.tif 000098
【図３２Ｋ】
2009231373.tif 000099
【図３３】
2009231373.tif 000100
【図３４Ａ】
2009231373.tif 000101
【図３４Ｂ】
2009231373.tif 000102
【図３４Ｃ】
2009231373.tif 000103
【図３４Ｄ】
2009231373.tif 000104
【図３４Ｅ】
2009231373.tif 000105
【図３４Ｆ】
2009231373.tif 000106
【図３４Ｇ】
2009231373.tif 000107
【図３４Ｈ】
2009231373.tif 000108
【図３４Ｉ】
2009231373.tif 000109
【図３４Ｊ】
2009231373.tif 000110
【図３４Ｋ】
2009231373.tif 000111
【図３５】
2009231373.tif 000112
【図３６Ａ】
2009231373.tif 000113
【図３６Ｂ】
2009231373.tif 000114
【図３６Ｃ】
2009231373.tif 000115
【図３６Ｄ】
2009231373.tif 000116
【図３６Ｅ】
2009231373.tif 000117
【図３６Ｆ】
2009231373.tif 000118
【図３６Ｇ】
2009231373.tif 000119
【図３６Ｈ】
2009231373.tif 000120
【図３６Ｉ】
2009231373.tif 000121
【図３６Ｊ】
2009231373.tif 000122
【図３７】
2009231373.tif 000123
【図３８Ａ】
2009231373.tif 000124
【図３８Ｂ】
2009231373.tif 000125
【図３８Ｃ】
2009231373.tif 000126
【図３８Ｄ】
2009231373.tif 000127
【図３８Ｅ】
2009231373.tif 000128
【図３８Ｆ】
2009231373.tif 000129
【図３８Ｇ】
2009231373.tif 000130
【図３８Ｈ】
2009231373.tif 000131
【図３９】
2009231373.tif 000132
【図４０Ａ】
2009231373.tif 000133
【図４０Ｂ】
2009231373.tif 000134
【図４１Ａ】
2009231373.tif 000135
【図４１Ｂ】
2009231373.tif 000136
【図４２】
2009231373.tif 000137
【図４３】
2009231373.tif 000138
【図４４】
2009231373.tif 000139
【図４５】
2009231373.tif 000140
【図４６】
2009231373.tif 000141
【図４７】
2009231373.tif 000142
【図４８】
2009231373.tif 000143
【図４９】
2009231373.tif 000144
【図５０】
2009231373.tif 000145
【図５１】
2009231373.tif 000146
【図５２】
2009231373.tif 000147
【図５３】
2009231373.tif 000148
【図５４】
2009231373.tif 000149
【図５５】
2009231373.tif 000150
【手続補正書】
【提出日】平成20年6月25日(2008.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層を含み、前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、
を有する記憶素子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の絶縁膜は、第１の絶縁層と、前記第１の絶縁層上に形成され前記第１の絶縁層より誘電率が高く、前記電子の捕獲および放出する第１のサイトを有している第２の絶縁層とを備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電荷保持状態で要求される条件として、前記第１の絶縁膜に印加される第１の電界における前記第１の絶縁膜のリーク電流をＪｌｏｗ以下とするとき、前記第１の絶縁層、前記第２の絶縁層の各単層においてリーク電流をＪｌｏｗ以下にするのに必要な物理膜厚をそれぞれＴ１，ｌｏｗ、Ｔ２，ｌｏｗとし、
書込時で要求される条件として、前記第１の絶縁膜に印加される第２の電界Ｅｈｉｇｈにおける前記第１の絶縁膜のリーク電流をＪｈｉｇｈ以上とするとき、この条件に最低限必要な前記第１の絶縁層の層厚をＴ１，ｈｉｇｈとし、
前記第１および第２の絶縁層のそれぞれの誘電率をε１，ε２とし、シリコン酸化物の誘電率をε０とすると、前記第１の絶縁層および前記第２の絶縁層を積層したときのそれぞれの物理膜厚をＴ１（ｎｍ）、Ｔ２（ｎｍ）としたとき、下記３つの不等式
Ｔ２≧−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１＋Ｔ２，ｌｏｗ 
Ｔ１≧Ｔ１，ｈｉｇｈ 
Ｔ１×ε０／ε１＋  Ｔ２×ε０／ε２≦  ８
を満たす範囲に前記第１の絶縁層および前記第２の絶縁層のそれぞれの物理膜厚が存在することを特徴とする請求項２記載の不揮発性半導体記憶装置。         
【請求項４】
前記第１の絶縁層が酸化シリコン層であり、かつ
前記第２の絶縁層がハフニア層であるときの前記第１のサイトは、前記ハフニア層の伝導帯の下端から０ｅＶより大きく、１．７ｅＶ未満の範囲にあり、
前記第２の絶縁層がアルミナ層であるときの前記第１のサイトは、前記アルミナ層の伝導帯の下端から０ｅＶより大きく、１．９ｅＶ以下の範囲にあり、
前記第２の絶縁層が酸化ランタン層であるときの前記第１のサイトは、前記酸化ランタン層の伝導帯の下端から０．１ｅＶ以上１．５ｅＶ未満の範囲にあり、
前記第２の絶縁層がハフニウムシリケート層であるときの前記第１のサイトは、前記ハフニウムシリケート層の伝導帯の下端から０ｅＶより大きく０．５ｅＶ以下の範囲にあり、
前記第２の絶縁層がランタンアルミネート層であるときの前記第１のサイトは、前記ランタンアルミネート層の伝導帯の下端から０ｅＶより大きく１．０ｅＶ未満の範囲にあり、
前記第２の絶縁層がハフニウムアルミネート層であるときの前記第１のサイトは、前記ハフニウムアルミネート層の伝導帯の下端から０．３ｅＶより大きく１．１ｅＶ以下の範囲にあり、
前記第２の絶縁層がランタンハフネート層であるときの前記第１のサイトは、前記ランタンハフネート層の伝導帯の下端から０．１ｅＶ以上１．３ｅＶ未満の範囲にあり、
前記第２の絶縁層が窒化シリコン層であるときの前記第１のサイトは、前記窒化シリコン層の伝導帯の下端から０．１ｅＶ以上１．５ｅＶ未満の範囲にある
ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の絶縁層は、前記電子の捕獲および放出する第２のサイトを有し、前記第２のサイトは前記第１のサイトよりも浅い位置にあることを特徴とする請求項２乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板の伝導帯の下端と前記第２の絶縁層の伝導帯の下端との差であるバンドオフセットΔＥｃは、１．５ｅＶ〜３．１ｅＶの範囲にあることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の絶縁膜は、ＥＯＴが１．２６ｎｍ〜５ｎｍの範囲にあることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記電荷蓄積膜は、トラップ絶縁膜であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の絶縁膜は、前記電子の捕獲および放出するサイトが膜面方向において部分的に分布していることを特徴とする請求項１乃至９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し前記電子の捕獲および放出するサイトは前記半導体基板を構成する材料のフェルミレベルよりも高いレベルにある単一の層である第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、
を有する記憶素子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第１の絶縁膜は、
アルミナ層であるとき前記サイトは前記アルミナ層の伝導帯の下端から１．７ｅＶ以上１．９ｅＶ以下の範囲にあり、
ハフニウムシリケート層であるとき前記サイトは前記ハフニウムシリケート層の伝導帯の下端から０．５ｅＶ以上の範囲にあり、
ハフニウムアルミネート層であるとき前記サイト前記ハフニウムアルミネート層の伝導帯の下端から１．１ｅＶ以上１．５ｅＶ以下の範囲にあり、
窒化シリコン層であるとき前記サイトは前記窒化シリコン層の伝導帯の下端から０．３ｅＶ以上０．７ｅＶの範囲にある
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１の絶縁膜に添加される元素は、Ｇｅ、Ｐ、Ａｓ、Ｂ、Ｓｂ、Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ、Ｈから選択された少なくとも１つであることを特徴とする請求項１乃至１２のいずれかに記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
上記（１２）式（例えば図１１における直線Ａを示す式）、（１３）式（例えば図１１における直線Ｂを示す式）と、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴの規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式（例えば図１１における直線Ｃを示す式）、および各材料におけるアシストレベルの好適な範囲によって、ｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の範囲を求めることができる。なお、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴｔｏｔａｌの規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式は、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの誘電率をε１，ε２、物理膜厚をＴ１、Ｔ２、ＳｉＯ２の誘電率をε０とすると、
ＥＯＴｔｏｔａｌ＝  Ｔ１×ε０／ε１＋  Ｔ２×ε０／ε２＝  ８  （ｎｍ）    （１６）
と表される。したがって、（１２）式、（１３）式、（１６）式のよって囲まれる領域がｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の領域となる。この領域は、各材料におけるアシストレベルの好適な範囲によって変わることになる。また、この領域は、次の３つの不等式を満たす領域と同等である。
Ｔ２≧−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１＋Ｔ２，ｌｏｗ 
Ｔ１≧Ｔ１，ｈｉｇｈ 
Ｔ１×ε０／ε１＋  Ｔ２×ε０／ε２≦  ８  そして、トンネル絶縁膜を最小にする膜厚は、Ｔ１が（１３）式によって求まり、Ｔ２が（１３）式を（１２）に代入することにより、
Ｔ２＝−（Ｔ２，ｌｏｗ／Ｔ１，ｌｏｗ）×Ｔ１，ｈｉｇｈ＋Ｔ２，ｌｏｗ 
（１７）
となる。