(57)【要約】【課題】ゲート電極の電極幅を広げることで寄生容量を増加させることなく、チャネル領域におけるチャネル長方向の結晶性が均一化された薄膜トランジスタを得ることが可能で、これにより薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置の製造方法を提供する。【解決手段】ガラス基板１上にゲート電極１４ａを形成する工程と、ゲート電極１４を覆う状態でガラス基板１上にゲート絶縁膜３１および非晶質の半導体薄膜３２をこの順に成膜する工程と、少なくともゲート電極１４ａ上方における半導体薄膜３２に対して、ゲート電極１４ａの延設方向にレーザ光Ｌｈを走査させながら照射することにより、半導体薄膜３２を結晶化させる工程とを含んでガラス基板１上に複数の薄膜トランジスタを形成し、さらにこのガラス基板１上に、各薄膜トランジスタに接続された複数の発光素子を形成する表示装置の製造方法。【選択図】図３
2009231686.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成する工程と、
前記ゲート電極を覆う状態で前記基板上にゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
少なくとも前記ゲート電極上方における前記半導体薄膜に対して、当該ゲート電極の延設方向にエネルギー線を走査させながら照射することにより、当該半導体薄膜を結晶化させる工程と、
前記ゲート電極、ゲート絶縁膜、および結晶化された半導体薄膜を用いた薄膜トランジスタに接続された発光素子を前記基板上に形成する工程と
を有する表示装置の製造方法。
【請求項２】
請求項１記載の表示装置の製造方法において、
前記薄膜トランジスタおよび前記発光素子が配置される表示領域の長辺に対して、前記ゲート電極を平行にパターン形成する
表示装置の製造方法。
【請求項３】
請求項２記載の表示装置の製造方法において、
前記表示領域の長辺に対して、走査線を平行にパターン形成し、かつ信号線を垂直にパターン形成する
表示装置の製造方法。
【請求項４】
請求項１記載の表示装置の製造方法において、
前記薄膜トランジスタおよび前記発光素子が配置される表示領域の長辺に対して、前記ゲート電極を平行にパターン形成し、
前記表示領域の短辺に対して、走査線を平行にパターン形成し、かつ信号線を垂直にパターン形成する
表示装置の製造方法。
【請求項５】
請求項１記載の表示装置の製造方法において、
前記ゲート電極は、モリブデンを用いて形成される
表示装置の製造方法。
【請求項６】
請求項1記載の表示装置の製造方法において、
前記エネルギー線は、固体レーザから照射されたレーザ光である
表示装置の製造方法。
【請求項７】
ゲート電極上にゲート絶縁膜を介して設けられた半導体薄膜部分の結晶性が、当該ゲート電極の延設方向におけるチャネル領域の両端側で異なる薄膜トランジスタと、
前記各薄膜トランジスタに接続された複数の発光素子と
を備えた表示装置。
【請求項８】
基板上にゲート電極を形成する工程と、
前記ゲート電極を覆う状態で前記基板上にゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
少なくとも前記ゲート電極上方における前記半導体薄膜に対して、当該ゲート電極の延設方向にエネルギー線を走査させながら照射することにより、当該半導体薄膜を結晶化させる工程と
を有する薄膜トランジスタの製造方法。
【請求項９】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート電極上におけるチャネル領域の両端側で結晶性が異なる状態で前記ゲート絶縁膜上に設けられた半導体薄膜と
を備えた薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の製造方法および表示装置、ならびに薄膜トランジスタの製造方法および薄膜トランジスタに関し、特には有機電界発光素子を備えたアクティブマトリックス駆動の表示装置の製造方法およびその構成、ならびにこの表示装置に好適に用いられる薄膜トランジスタの製造方法および薄膜トランジスタに関する。
【背景技術】
【０００２】
有機電界発光素子とこれに接続された画素回路とを基板上に配列形成してなるアクティブマトリックス駆動の表示装置においては、画素回路を構成する薄膜トランジスタ（thin film transistor：ＴＦＴ）の電流量によって有機電界発光素子の輝度が決定される。このため輝度ムラが抑えられた表示特性良好な表示装置を得るためには、薄膜トランジスタの特性ばらつきを抑えることが重要である。
【０００３】
薄膜トランジスタのチャネル領域を多結晶シリコンで構成する場合、チャネル領域内に存在する結晶粒の大きさが不均一なためトランジスタ特性がばらつきやすい。そこで、チャネル領域を構成する半導体薄膜を結晶粒の大きさが不均一にならない程度に微結晶化する方法として、固体レーザを用いて非晶質薄膜を微結晶化する結晶化アニールが行われている。
【０００４】
図１８には、上記結晶化アニール工程を説明するための薄膜トランジスタ基板のレイアウト図を示す。また図１９には薄膜トランジスタ基板における２表示画素分のレイアウト図を示す。これらの図に示すように、中・小型の表示パネルの製造工程では、１枚のガラス基板１に対して、例えば２枚の表示パネル２が配置される。この場合、ガラス基板１の長辺対して、表示パネル２の短辺が平行に配置される。また各表示パネル２内には、表示パネルと略相似形の表示領域２ａが設定され、各表示領域２ａ内には平面矩形形状の副画素ａが配列形成される。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素Ａを構成している。また、隣接する副画素ａのレイアウトを反転して配置する事で電源線１２の一部を共通化する事ができ、表示画素内の配線間隔を広げる事ができ製造工程におけるダストの混入等によるショートの発生、ひいては表示画素の不良発生を抑え、歩留りの向上を図る事ができる。特に有機電界発光素子を駆動する画素回路は素子数が多く、配線間隔を広げる事は重要である。
【０００５】
また各表示パネル２における表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線され、これらの各交差部に対応して副画素ａが配置されている。各副画素ａ内には、信号線１３と平行に延設されたゲート電極１４を備えた薄膜トランジスタＴｒ１’，Ｔｒ２’、さらには容量素子Ｃｓが配置されている。また、例えば走査線１１方向に隣接配置された副画素ａのレイアウトを反転させることで、２つの副画素ａで電源線１２の一部が共通化されている。
【０００６】
以上のような薄膜トランジスタ基板を作製する場合の結晶化アニール工程は、先ず図２０に示すように、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４を形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部や容量素子Ｃｓの下部電極を形成する。次に、これらの第１金属パターン２１を覆う状態で、ゲート絶縁膜３１、非晶質の半導体薄膜３２を成膜し、さらにここでの図示を省略したバッファ層や光熱変換層を必要に応じて成膜する。次に、これらの層を介して、半導体薄膜３２に対してレーザ光Ｌｈを走査させながら照射する。これにより、レーザ光Ｌｈの照射部に対応する半導体薄膜３２部分を微結晶化させた半導体薄膜３２Ａとする。
【０００７】
この際、レーザ光Ｌｈの走査方向ｖ（−ｖ）は、表示領域２ａの長辺方向ｘに対して平行、つまり図１８に示すように基板１の短辺に対して平行としている。レーザ光Ｌｈの走査方向を表示領域２aの短軸方向ｙに平行、つまり基板１の長辺に対して平行とするとレーザ光Ｌｈの走査距離が長くレーザ光Ｌｈのエネルギーばらつきが発生し、均一な結晶が得られない。よって前述したとおりレーザ光Ｌｈの走査方向ｖ（−ｖ）は、表示領域２ａの長辺方向ｘに対して平行、つまり図１８に示すように基板１の短辺に対して平行とする事で、より均一な結晶が得られるようにしている。またこれにより、図１９に示した構成例においては、薄膜トランジスタＴｒ１’，Ｔｒ２’のチャネル長方向がレーザ光Ｌｈの走査方向ｖ（−ｖ）となる。
【０００８】
そして、以上のような結晶化アニール工程の後には、図２１に示すように、ゲート電極１４を覆う形状に微結晶化させた半導体薄膜３２Ａをパターニングし、さらにゲート電極１４上に重ねてエッチングストッパ層３３を形成する。次に、エッチングストッパ層３３上で分離された状態で半導体薄膜３２Ａ上に重ねるようにn型半導体薄膜からなるソース／ドレイン３４ｓｄ（断面図のみに図示）を形成し、さらに第２金属パターン２２からなるソース電極／ドレイン電極２２ｓｄを形成して薄膜トランジスタＴｒ１’，Ｔｒ２’を得る。またこれと共に第２金属パターン２２からなる他の配線部分、例えば図１９の走査線１１、電源線１２、容量素子Ｃｓの上部電極等を形成する。
【０００９】
ところで、上述した固体レーザを用いた結晶化アニールは、エキシマレーザを用いた結晶化アニールと比較して、半導体薄膜の結晶化に必要な熱量を供給した場合の熱拡散長が長くなる。このため、半導体薄膜３２の下層に設けたゲート電極１４による熱伝導の影響が顕著であり、半導体薄膜３２の結晶性に影響が及ぼされている。具体的には、ゲート電極１４を挟んでレーザ光の走査方向ｖ（−ｖ）の上流側では、レーザ光照射によってゲート電極が十分に加熱される前に半導体薄膜３２の結晶化が行われるため、結晶性が疎になる。これに対して、ゲート電極１４を挟んでレーザ光の走査方向ｖ（−ｖ）の下流側では、レーザ光照射によってゲート電極１４が十分に加熱された状態で半導体薄膜３２の結晶化が行われるため、結晶性が密になる。
【００１０】
したがって図１９に示したレイアウトの薄膜トランジスタＴｒ１’，Ｔｒ２’では、半導体薄膜のチャネル領域におけるチャネル長方向の端部で結晶性に疎密が発生することになる。そしてこのようなチャネル領域におけるチャネル長方向での結晶性の疎密は、薄膜トランジスタのオン電流に大きな影響を及し、結晶性が疎な側（すなわち走査方向の上流側）がドレインであればオン電流は大きくなり、同側がソースであればオン電流は小さくなる。これは、下記表１にも明らかである。この表１には、薄膜トランジスタを形成する際に、結晶化アニールの際のレーザ光の走査方向ｖ（−ｖ）を、薄膜トランジスタＴｒ１’，Ｔｒ２’のソース側上流とした場合と、ドレイン側上流とした場合とで反転させて形成した薄膜トランジスタのオン電流の値を示す。各オン電流の値は、図２２に示すように、基板の表示パネル２上に分散して設定した各位置１〜１２に作製した薄膜トランジスタに関する値である。各薄膜トランジスタのゲート幅Ｗとゲート長Ｌは、Ｗ／Ｌ＝２０／８である。
【００１１】
【表１】
2009231686.tif 000003
【００１２】
このため図１９に示したように、隣接する副画素ａのレイアウトが反転している構成であれば、隣接する表示画素内の同一色の副画素ａの薄膜トランジスタＴｒ１’，Ｔｒ２’のレイアウトが反転するため、同一色の副画素ａ間の薄膜トランジスタＴｒ１’，Ｔｒ２に上述したチャネル長方向の端部での結晶性の疎密に起因するトランジスタ特性、例えばオン電流に差が生じる。この結果、隣接する表示画素内の同一色の副画素ａ間では薄膜トランジスタＴｒ１’，Ｔｒ２’に接続された発光素子の輝度差が生じ、結果として隣接する表示画素間の輝度差が輝度ムラとして視認されてしまう。
【００１３】
また、例えば結晶化アニール工程の短縮を目的として、１列目の副画素ａ列に対して走査方向ｖでレーザ照射した後に、２列目の副画素ａ列に対して走査方向−ｖでレーザ照射するような、レーザ光の走査の往復において異なる列の副画素ａに対してレーザ照射を行う場合がある。このような場合であれば、列毎に薄膜トランジスタの特性差が生じ、これに接続された発光素子の輝度差が生じる事になる。
【００１４】
そこで、図２１に示したように、薄膜トランジスタＴｒ１’，Ｔｒ２’のゲート電極１４を、チャネル長方向に延設し（つまりゲート電極１４を幅方向に太らせ）、この延設した部分ΔＬｓ、ΔＬｄを伝熱部材とする構成が提案されている。このような構成とすることにより、上述した結晶化アニール工程においては、ゲート電極１４による熱伝導の影響を、ゲート電極１４と重なるチャネル領域に対して均一化させ、チャネル領域の結晶性を均一に行うことが可能であるとしている（下記特許文献１参照）。
【００１５】
【特許文献１】特開２００７−３５９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところが、このような構成では、図２１に示したように、ゲート電極１４を延設したことにより、ゲート電極１４−ソース電極／ドレイン電極２２ｓｄ間の寄生容量Ｃｇｄ，Ｃｇｓが増加する。このような寄生容量Ｃｇｄ，Ｃｇｓの増加は、この薄膜トランジスタＴｒ１’，Ｔｒ２’を有する画素回路によって駆動される発光素子の表示特性を低下させるとともに、発光素子を駆動するための駆動電圧の上昇および消費電力の上昇を招いている。
【００１７】
そこで本発明は、ゲート電極の電極幅を広げることで寄生容量を増加させることなく、チャネル領域におけるチャネル長方向の結晶性が均一化された薄膜トランジスタを得ることが可能で、これにより薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置の製造方法を提供すること、さらにはこのような製造方法によって得られた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
このような目的を達成するための本発明の表示装置の製造方法、および薄膜トランジスタの製造方法は、次のような工程を行う。先ず、基板上にゲート電極を形成する。次に、ゲート電極を覆う状態で、ゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する。その後、少なくともゲート電極上方における半導体薄膜に対して、当該ゲート電極の延設方向にエネルギー線を走査させながら照射することで、半導体薄膜を結晶化させる。そして、表示装置の製造においては、このようにして形成された薄膜トランジスタに接続される発光素子を形成する。
【００１９】
このような製造方法では、エネルギー線照射による半導体薄膜の結晶化の際に、ゲート電極の延設方向にエネルギー線を走査させながら照射するため、ゲート長方向（つまりゲート電極の線幅方向）の両端側の半導体薄膜部分においては、ゲート電極による熱伝導の影響がほぼ均等になる。これにより、ゲート電極上部の半導体薄膜部分（すなわちチャネル領域）の結晶性は、ゲート長方向の両端において均一化される。
【００２０】
また本発明は、このような製造方法によって得られた薄膜トランジスタを発光素子に接続させた表示装置、および薄膜トランジスタでもあり、ゲート電極上における半導体薄膜部分は、当該ゲート電極の延設方向におけるチャネル領域の両端側の結晶性が異なることを特徴としている。
【発明の効果】
【００２１】
以上説明したように本発明によれば、ゲート電極の延設方向をエネルギー線の走査方向に規定することでゲート電極上部の半導体薄膜部分（すなわちチャネル領域）の結晶性をゲート長方向の両端において均一化することができるため、ゲート電極の幅を広げることで寄生容量を増加させることなく、チャネル領域におけるチャネル長方向の結晶性が均一化され、特性差が抑えられた薄膜トランジスタ得る事が可能である。この結果、この薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下本発明の実施の形態を図面に基づいて詳細に説明する。ここでは、表示装置の製造方法として、薄膜トランジスタに発光素子を接続されたアクティブマトリックス型の表示装置の製造手順を、薄膜トランジスタの製造工程から順に説明する。尚、図１８〜図２１を用いて説明した従来の構成と同一の構成要素には同一の符号を付して説明を行う。
【００２３】
＜第１実施形態＞
図１および図２を用いて第１実施形態の製造方法を実施するための薄膜トランジスタ基板のレイアウトを説明する。
【００２４】
図１に示すように、平面矩形形状のガラス基板１を用意する。そして、このガラス基板１に対して、例えば２枚の表示パネル２の形成領域を設定する。この際、１枚のガラス基板１に対して、効率よく２枚の表示パネル２を配置できるように、ガラス基板１の長辺に対して、表示パネル２の短辺を平行に配置する。そして、各表示パネル２内には、各表示パネル２と略相似形で平面矩形形状の表示領域２ａを設定する。表示領域２ａ内には、平面矩形形状の副画素ａを配列する。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素を構成している。以上までは、従来と同様のレイアウトである。
【００２５】
また、図２に示すように、各表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線され、これらの各交差部に対応して副画素ａが配置されている。各副画素ａ内には、ゲート電極１４ａを備えた薄膜トランジスタＴｒ１，Ｔｒ２、さらには容量素子Ｃｓが配置されている。ここで薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向が副画素ａの長辺と平行となるように、すなわち表示領域２ａの短辺方向ｙと平行となるようにパターン形成されているところが、従来構成とは異なるところである。
【００２６】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、次の手順を行う。
【００２７】
先ず、図３の平面図、および図４（１）の断面図（図３の平面図のＡ−Ａ’断面図に相当する）に示すように、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部および容量素子Ｃｓの下部電極部分を形成する。この際、ゲート電極１４ａは、表示領域２ａの長辺方向ｘと平行となるようにパターニングする。そして、ここで形成する薄膜トランジスタ（Ｔｒ１，Ｔｒ２）におけるチャネルの幅の両側において、これよりも長くゲート電極１４ａがパターン形成されることが好ましい。また信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングする。
【００２８】
このような、ゲート電極１４ａを含む第１金属パターン２１は、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第１金属パター２１は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【００２９】
次に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００３０】
その後、図４（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【００３１】
以上の後、図４（３）に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。尚、レーザ光Ｌｈの走査方向ｖ（−ｖ）と垂直方向の照射幅は、トランジスタＴｒ１,Ｔｒ２の形成部を覆う程度であることとする。そして、ここでのレーザ光Ｌｈの照射は、図２を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極１４ａの上方を含む領域に対して選択的に照射すれば良い。
【００３２】
そして特に、このレーザ光Ｌｈの照射においては、ゲート電極１４ａの延設方向、すなわち薄膜トランジスタＴｒ１，Ｔｒ２のチャネル長方向に対して垂直な走査方向ｖ（-ｖ）にレーザ光Ｌｈが走査されるようにすることが重要である。このため、ここでは、レーザ光Ｌｈの走査方向ｖ（-ｖ）を、ガラス基板１の短辺に対して平行、すなわち表示領域２ａの長辺方向ｘに対して平行とする。これにより、レーザ光Ｌｈの走査距離が長いことによるレーザ光Ｌｈのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。
【００３３】
その後、図４（４）に示すように、半導体薄膜３２Ａ上の光熱変換層４２およびバッファ層４１をエッチングにより除去する。
【００３４】
次に、図５（１）に示すように、半導体薄膜３２Ａ上においてゲート電極１４ａに重なる位置に、絶縁性のストッパ層３３をパターン形成する。ここでは図２１を用いて説明した従来構成のように、ゲート電極１４ａの線幅を拡大する必要がないため、ゲート電極１４ａをマスクにした裏面露光を適用してストッパ層３３をパターン形成しても良い。
【００３５】
次いで、図５（２）に示すように、ストッパ層３３を覆う状態で、例えばｎ型の不純物を含有するシリコンからなるｎ型半導体層３４を成膜する。
【００３６】
その後、図５（３）に示すように、ｎ型半導体層３４と半導体薄膜３２Ａとを、ゲート電極１４ａを覆う島状にパターニングする。
【００３７】
しかる後、図５（４）に示すように、ｎ型半導体層３４を覆う金属膜を形成してこれをパターニングすることにより、第２金属パターン２２からなるソース電極／ドレイン電極２２ｓｄを形成する。このソース電極／ドレイン電極２２ｓｄは、ストッパ層３３上において分割された状態となっている。また、ｎ型半導体層３４も、ストッパ層３３上で分離するようにパターニングし、このｎ型半導体層３４からなるソース／ドレイン３４ｓｄを形成する。これにより、微結晶性の半導体薄膜３２Ａによってチャネル領域ｃｈが構成され、このチャネル領域ｃｈに接するソース／ドレイン３４ｓｄにソース電極／ドレイン電極２２ｓｄが接続された薄膜トランジスタＴｒ１，Ｔｒ２を得る。また、ソース電極／ドレイン電極２２ｓｄの形成と同じ工程で、第２金属パターン２２からなる他の配線部分、例えば図２に示した走査線１１、電源線１２、容量素子Ｃｓの上部電極、信号線１３の一部分等を形成する。
【００３８】
以上のようにして、図２に示したように、ガラス基板１上に設定した各表示領域２ａに走査線１１、電源線１２、および信号線１３を形成し、さらに各副画素ａに薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓを形成した画素駆動回路を形成する。これにより、薄膜トランジスタ基板（駆動基板）を得る。尚、以上説明したプロセスと同一プロセスを適用して、ここでの図示を省略した表示領域の周辺に設けられる周辺駆動回路を構成する他の素子および配線を形成する。周辺駆動回路としては、例えば表示領域２ａの長辺方向ｘに沿って信号線駆動回路が設けられ、短辺方向ｙに沿って走査線駆動回路が設けられる。
【００３９】
次にこの薄膜トランジスタ基板の上部に発光素子を形成する工程を説明する。図７はアクティブマトリックス方式の有機ＥＬ表示装置の１画素分の断面構成を示す図である。
【００４０】
この図に示すように、以上の回路（薄膜トランジスタＴｒ２のみ図示）が形成されたガラス基板１上を覆う状態で、パッシベーション膜５１を成膜し、この上部に平坦化絶縁膜５２を形成する。この平坦化絶縁膜５２には、薄膜トランジスタＴｒ２のソース電極／ドレイン電極２２ｓｄの一方に達する接続孔５２ａを形成する。次に、接続孔５２ａを介してソース電極／ドレイン電極２２ｓｄに接続された下部電極５３を、平坦化絶縁膜５２上にパターン形成する。この下部電極５３は、有機電界発光素子ＥＬの陽極（または陰極）として用いられるものであり、画素毎にパターン形成されていることとする。
【００４１】
次に、下部電極５３の中央部分を広く露出して周縁を覆う状態で絶縁性パターン５４を形成する。この絶縁性パターン５４の開口部分が画素開口となる。
【００４２】
その後、絶縁性パターン５４から露出した下部電極５３を覆う状態で、有機材料を用いて構成される発光機能層５５を形成する。この発光機能層５５は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層成膜して形成する。
【００４３】
次に、発光機能層５５を覆う状態で、上部電極５６を形成する。この上部電極５６は、有機電界発光素子ＥＬの陰極（または陽極)として用いられるものであり、全画素に共通の電極として形成されていることとする。
【００４４】
以上により、平坦化絶縁膜５２上に、下部電極５３と上部電極５６との間に有機発光層を含む発光機能層５５を挟持してなる有機電界発光素子ＥＬを形成する。この有機電界発光素子ＥＬは、下部電極５３において薄膜トランジスタＴｒ２に接続された構成となっている。
【００４５】
次に、ガラス基板１の有機電界発光素子ＥＬ形成面側に封止基板５７を対向配置し、接着性の封止剤５８を介してガラス基板１と封止基板５７とを貼合せ、表示装置５９を完成させる。
【００４６】
このような構成の表示装置５９では、各副画素ａにおいてスイッチング用の薄膜トランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動用の薄膜トランジスタＴｒ２から有機電界発光素子ＥＬに供給され、この電流値に応じた輝度で有機電界発光素子ＥＬが発光する。
【００４７】
以上説明した第１実施形態の製造方法によれば、例えば図３に示すように、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際に、レーザ光Ｌｈの走査方向ｖ（−ｖ）をゲート電極１４ａの延設方向としている。これにより、ゲート長方向（つまりゲート電極１４ａの線幅方向）の両端側の半導体薄膜３２部分においては、ゲート電極１４ａによる熱伝導の影響がほぼ均等になる。したがって、ゲート電極１４ａ上部の半導体薄膜３２Ａ部分（すなわちチャネル領域）の結晶性は、ゲート長方向（ゲート電極１４ａの線幅方向）の両端において均一化される。
【００４８】
したがって、ゲート電極１４ａの幅を広げることで寄生容量を増加させることなく、チャネル領域におけるチャネル長方向の結晶性が均一化されてオン電流のばらつきが抑えられた薄膜トランジスタＴｒ１，Ｔｒ２を得ることができる。この結果、この薄膜トランジスタＴｒ１，Ｔｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止された表示特性の良好な表示装置５９を得ることができる。
【００４９】
つまり、従来構成として図２１に示したように、ゲート電極１４の線幅を拡張することで、この拡張部を伝熱部となるようにした場合、下記式（１）に示す駆動トランジスタＴｒ２のソース電位の上昇分でΔＶｓに対するゲート電位の上昇分ΔＶｇの比率を考える。
【００５０】
【数１】
2009231686.tif 000004
ここで、図７に示す画素回路の等価回路を参照し、式（１）において、Ｃｓは容量素子Ｃｓの容量であり、Ｃｄは薄膜トランジスタＴｒ１におけるゲート−ドレイン間容量であり、Ｃｇｄは薄膜トランジスタＴｒ２におけるゲート−ドレイン間容量であり、Ｃｇｄは薄膜トランジスタＴｒ２におけるゲート−ドレイン間容量であり、Ｃｇｓは薄膜トランジスタＴｒ２におけるゲート−ソース間容量である。尚、図７の等価回路は、図２に示した副画素ａの画素回路の等価回路である。
【００５１】
上記比率（以下ブートストラップ比：Ｇbstと記す）は、この式（１）から明らかなように、容量Ｃｓの容量値Ｃｓおよび駆動トランジスタのゲートに付く寄生容量Ｃｇｓ，Ｃｇｄ，Ｃｄによって決まり、これらの容量値で特にＴｒ１のＣｄ，Ｔｒ２のＣｇｄが小さければブートストラップ比Ｇｂｓｔが大きくなる。
【００５２】
そして、ブートストラップ比Ｇbstが小さいと、必要電流が確保できず輝度落ち、輝度ムラが生じ画質が劣化する。すなわち、ブートストラップ動作において、ブートストラップ比Ｇｂｓｔが小さいと、ソース電位Ｖｓの上昇分ΔＶｓに対してゲート電位Ｖｇの上昇分ΔＶｇが小さくなるために、ゲート−ソース間電圧Ｖｇｓが縮まり、書き込みトランジスタによる書き込みによって容量Csに保持した信号電圧Ｖｓｉｇよりも小さくなる。すると、有機ＥＬ素子に流す駆動電流Ｉｄｓとして必要な電流、即ち書き込みトランジスタによって書き込んだ映像信号の信号電圧Ｖｓｉｇに対応した電流を確保できないために、輝度が低下し、それに伴って輝度ムラが生じて画質の劣化を招くのである。
【００５３】
しかしながら、第１実施形態の製造方法とすることにより、ゲート電極１４ａの幅を広げることで寄生容量Ｃｇｄ、Ｃｇｓを増加させることなく、つまりＧbstの低下が抑えられて、消費電力の増加を防止する事ができる。また、チャネル領域におけるチャネル長方向の結晶性が均一化されてオン電流のばらつきが抑えられるのである。
【００５４】
そしてこのような第１実施形態の製造方法によって得られた薄膜トランジスタＴｒ１，Ｔｒ２および表示装置５９は、ゲート電極１４ａ上における半導体薄膜３２Ａ部分の結晶性が、ゲート電極１４ａの延設方向におけるチャネル領域ｃｈ端部で異なるものになる。このような結晶性の相違は、例えばラマン分光法によって確認することが可能である。
【００５５】
そして、薄膜トランジスタＴｒ１，Ｔｒ２におけるチャネル領域ｃｈの幅の両側において、これよりも十分に長くゲート電極１４ａがパターン形成されている場合には、結晶性の異なる部分をチャネル領域ｃｈから十分に離れた位置とすることができる。したがって、半導体薄膜３２Ａ部分の結晶性が、ゲート電極１４ａの延設方向におけるチャネル領域ｃｈ端部で異なるものであっても、このような結晶性の相違が薄膜トランジスタＴｒ１,Ｔｒ２に影響することを完全に防止することができる。
【００５６】
＜第２実施形態＞
図８は、第１実施形態の変形例としての第２実施形態を説明するためのレイアウト図である。この図を用いて説明する第２実施形態と先の第１実施形態との異なるところは、走査線１１の延設方向に隣接配置された副画素ａ，ａのレイアウトを信号線１３に対して反転させているところにある。これにより、２つの副画素ａ，ａで、電源線１２の一部を共有しており、製造手順の構成は第１実施形態と同様である。
【００５７】
このような第２実施形態のレイアウトであっても、上述した第１実施形態と同様の製造手順で薄膜トランジスタおよび表示装置を作製することにより、同様の効果を得ることが可能である。
【００５８】
＜第３実施形態＞
図９および図１０を用いて第３実施形態の製造方法を実施するための薄膜トランジスタ基板のレイアウトを説明する。
【００５９】
図９に示すように、平面矩形形状のガラス基板１を用意する。そして、このガラス基板１に対して、例えば表示パネル２が２枚分の形成領域を設定する。この際、１枚のガラス基板１に対して、効率よく２枚の表示パネル２を配置できるように、ガラス基板１の長辺方向ｙに対して、表示パネル２の短辺を平行に配置する。そして、各表示パネル２における表示領域２ａ内には、平面矩形形状の副画素ａを設定する。そして本第３実施形態では、これらの副画素ａの短辺が、表示領域２ａの短辺方向ｙに平行に配置されているところが特徴的である。尚、副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素を構成することは従来と同様である。
【００６０】
また、図１０に示すように、各表示領域２ａ内には、表示領域２ａの短辺方向ｙに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線され、これらの各交差部に対応して副画素ａが配置されている。各副画素ａ内には、ゲート電極１４ａを備えた薄膜トランジスタＴｒ１，Ｔｒ２、さらには容量素子Ｃｓが配置されている。ここで薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向が副画素ａの短辺と平行となるように、すなわち表示領域２ａの短辺方向ｙと平行となるようにパターン形成されているところが、第１実施形態及び第２実施形態と同様に、従来構成とは異なるところである。
【００６１】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、次の手順を行う。
【００６２】
先ず、図１１の平面図、および前出した図４（１）の断面図（図１１の平面図のＡ−Ａ’断面図に相当する）に示すように、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部および容量素子Ｃｓの下部電極部分を形成する。この際、ゲート電極１４ａは、表示領域２ａの長辺方向ｘと平行となるようにパターニングする。また信号線１３の一部も、ガラス基板１の短辺方向ｘと平行となるようにパターニングする。また信号線１３の一部は、表示領域２ａの長辺方向ｘと平行となるようにパターニングする。
【００６３】
このような、ゲート電極１４ａを含む第１金属パターン２１の形成は、第１実施形態と同様に、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜をレジストパターンをマスクにしてパターンエッチングすることによって行う。尚、第１金属パター２１は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【００６４】
次に、第１実施形態と同様に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００６５】
その後、図４（２）に示すように、第１実施形態と同様に、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【００６６】
以上の後、図４（３）に示すように、第１実施形態と同様に、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。尚、ここでのレーザ光Ｌｈの照射は、図１０を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極１４ａの上方を含む領域に対して選択的に照射すれば良い。
【００６７】
そして特に、このレーザ光Ｌｈの照射においては、ゲート電極１４ａの延設方向、すなわち薄膜トランジスタＴｒ１，Ｔｒ２のチャネル長方向に対して垂直な走査方向ｖ（-ｖ）にレーザ光Ｌｈが走査されるようにすることが重要である。このため、ここでは、レーザ光Ｌｈの走査方向ｖ（-ｖ）を、ガラス基板１の短辺に対して平行、すなわち表示領域２ａの長辺方向ｘに対して平行とする。これにより、レーザ光Ｌｈの走査距離が長いことによるレーザ光Ｌｈのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。
【００６８】
その後、図４（４）に示すように、第１実施形態と同様に、半導体薄膜３２Ａ上の光熱変換層４２およびバッファ層４１をエッチングにより除去する。
【００６９】
次に、図５（１）に示すように、第１実施形態と同様に、半導体薄膜３２Ａ上においてゲート電極１４ａに重なる位置に、絶縁性のストッパ層３３をパターン形成する。
【００７０】
次いで、図５（２）に示すように、ストッパ層３３を覆う状態で、例えばｎ型の不純物を含有するシリコンからなるｎ型半導体層３４を成膜する。
【００７１】
その後、図５（３）に示すように、ｎ型半導体層３４と半導体薄膜３２Ａとを、ゲート電極１４ａを覆う島状にパターニングする。
【００７２】
しかる後、図５（４）に示すように、ｎ型半導体層３４を覆う金属膜を形成してこれをパターニングすることにより、第２金属パターン２２からなるソース電極／ドレイン電極２２ｓｄを形成する。このソース電極／ドレイン電極２２ｓｄは、ストッパ層３３上において分割された状態となっている。また、ｎ型半導体層３４も、ストッパ層３３上で分離するようにパターニングし、このｎ型半導体層３４からなるソース／ドレイン３４ｓｄを形成する。これにより、微結晶性の半導体薄膜Ａによってチャネル領域ｃｈが構成され、このチャネル領域ｃｈに接するソース／ドレイン３４ｓｄにソース電極／ドレイン電極２２ｓｄが接続された薄膜トランジスタＴｒ１，Ｔｒ２を得る。また、ソース電極／ドレイン電極２２ｓｄの形成と同じ工程で、第２金属パターン２２からなる他の配線部分、例えば図１０に示した走査線１１、電源線１２、容量素子Ｃｓの上部電極、信号線１３の一部分等を形成する。
【００７３】
以上のようにして、図１０に示したように、ガラス基板１上に設定した各表示領域２ａに走査線１１、電源線１２、および信号線１３を形成し、さらに各副画素ａに薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓを形成した画素回路を形成する。これにより、薄膜トランジスタ基板（駆動基板）を得る。尚、以上説明したプロセスと同一プロセスを適用して、ここでの図示を省略した表示領域の周辺に設けられる周辺駆動回路を構成する他の素子および配線を形成する。周辺駆動回路としては、例えば表示領域２ａの長辺方向ｘに沿って走査線駆動回路が設けられ、短辺方向ｙに沿って信号線駆動回路が設けられる。
【００７４】
次にこの薄膜トランジスタ基板の上部に発光素子を形成する。発光素子の形成は、第１実施形態において図７を用いて説明したと同様である。
【００７５】
すなわち図７に示すように、以上の回路（薄膜トランジスタＴｒのみ図示）が形成されたガラス基板１上を覆う状態で、パッシベーション膜５１を成膜し、この上部に平坦化絶縁膜５２を形成する。この平坦化絶縁膜５２には、薄膜トランジスタＴｒ２のソース電極／ドレイン電極２２ｓｄの一方に達する接続孔５２ａを形成する。次に、接続孔５２ａを介してソース電極／ドレイン電極２２ｓｄに接続された下部電極５３を、平坦化絶縁膜５２上にパターン形成する。この下部電極５３は、有機電界発光素子ＥＬの陽極（または陰極）として用いられるものであり、画素毎にパターン形成されていることとする。
【００７６】
次に、下部電極５３の中央部分を広く露出して周縁を覆う状態で絶縁性パターン５４を形成する。この絶縁性パターン５４の開口部分が画素開口となる。
【００７７】
その後、絶縁性パターン５４から露出した下部電極５３を覆う状態で、有機材料を用いて構成される発光機能層５５を形成する。この発光機能層５５は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層成膜して形成する。
【００７８】
次に、発光機能層５５を覆う状態で、上部電極５６を形成する。この上部電極５６は、有機電界発光素子ＥＬの陰極（または陽極)として用いられるものであり、全画素に共通の電極として形成されていることとする。
【００７９】
以上により、平坦化絶縁膜５２上に、下部電極５３と上部電極５６との間に有機発光層を含む発光機能層５５を挟持してなる有機電界発光素子ＥＬを形成する。この有機電界発光素子ＥＬは、下部電極５３において薄膜トランジスタＴｒ２に接続された構成となっている。
【００８０】
次に、ガラス基板１の有機電界発光素子ＥＬ形成面側に封止基板５７を対向配置し、接着性の封止剤５８を介してガラス基板１と封止基板５７とを貼合せ、表示装置５９を完成させる。
【００８１】
このような構成の表示装置５９では、各副画素ａにおいてスイッチング用の薄膜トランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動用の薄膜トランジスタＴｒ２から有機電界発光素子ＥＬに供給され、この電流値に応じた輝度で有機電界発光素子ＥＬが発光する。
【００８２】
以上説明した第３実施形態の製造方法によれば、例えば図１１に示すように、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際に、レーザ光Ｌｈの走査方向ｖ（−ｖ）をゲート電極１４ａの延設方向としている。これにより、ゲート長方向（つまりゲート電極１４ａの線幅方向）の両端側の半導体薄膜３２部分においては、ゲート電極１４ａによる熱伝導の影響がほぼ均等になる。したがって、ゲート電極１４ａ上部の半導体薄膜３２Ａ部分（すなわちチャネル領域）の結晶性は、ゲート長方向（ゲート電極１４ａの線幅方向）の両端において均一化される。
【００８３】
したがって、ゲート電極の幅を広げることで寄生容量を増加させることなく、チャネル領域におけるチャネル長方向の結晶性が均一化されると共にオン電流のばらつきが抑えられた薄膜トランジスタＴｒ１，Ｔｒ２を得ることができる。この結果、この薄膜トランジスタＴｒ１，Ｔｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止された表示特性の良好な表示装置５９を得ることができる。
【００８４】
そしてこのような第３実施形態の製造方法によって得られた薄膜トランジスタＴｒ１，Ｔｒ２および表示装置５９は、ゲート電極１４ａ上における半導体薄膜３２Ａ部分の結晶性が、ゲート電極１４ａの延設方向におけるチャネル領域ｃｈ端部で異なるものになる。このような結晶性の相違は、例えばラマン分光法によって確認することが可能である。
【００８５】
そして、薄膜トランジスタＴｒ１，Ｔｒ２におけるチャネル領域ｃｈの幅の両側において、これよりも十分に長くゲート電極１４ａがパターン形成されている場合には、結晶性の異なる部分をチャネル領域ｃｈから十分に離れた位置とすることができる。したがって、半導体薄膜３２Ａ部分の結晶性が、ゲート電極１４ａの延設方向におけるチャネル領域ｃｈ端部で異なるものであっても、このような結晶性の相違が薄膜トランジスタＴｒ１,Ｔｒ２に影響することを完全に防止することができる。
【００８６】
＜第４実施形態＞
図１２は、第３実施形態の変形例としての第４実施形態を説明するためのレイアウト図である。この図を用いて説明する第４実施形態が、先の第３実施形態との異なるところは、走査線１１方向に隣接配置された副画素ａ，ａのレイアウトを信号線１３に対して反転させているところにある。これにより、２つの副画素ａ，ａで、電源線１２の一部を共有しており、製造手順の構成は第３実施形態と同様である。
【００８７】
このような第４実施形態のレイアウトであっても、上述した第３実施形態と同様の製造手順で薄膜トランジスタおよび表示装置を作製することにより、同様の効果を得ることが可能である。
【００８８】
＜適用例＞
以上説明した本発明に係る製造方法によって得られる表示装置は、図１３〜図１７に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
【００８９】
図１３は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明に係る表示装置を用いることにより作成される。 
【００９０】
図１４は、本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明に係る表示装置を用いることにより作製される。
【００９１】
図１５は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明に係る表示装置を用いることにより作製される。 
【００９２】
図１７は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明に係る表示装置を用いることにより作製される。
【００９３】
図１８は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明に係る表示装置を用いることにより作製される。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態を説明するための基板上のレイアウト図である。
【図２】第１実施形態を説明するための３画素分のレイアウト図である。
【図３】第１実施形態の製造工程の一部を説明するための３画素分の平面工程図である。
【図４】第１実施形態および第３実施形態の製造工程を説明するための断面工程図（その１）である。
【図５】第１実施形態および第３実施形態の製造工程を説明するための断面工程図（その２）である。
【図６】図２の画素回路の等価回路図である。
【図７】第１実施形態および第３実施形態の発光素子の製造工程を説明するための断面である。
【図８】第２実施形態の特徴部を説明するための３画素分のレイアウト図である。
【図９】第３実施形態を説明するための基板上のレイアウト図である。
【図１０】第３実施形態を説明するための３画素分のレイアウト図である。
【図１１】第３実施形態の製造工程の一部を説明するための３画素分の平面工程図である。
【図１２】第４実施形態の特徴部を説明するための３画素分のレイアウト図である。
【図１３】本発明が適用されるテレビを示す斜視図である。
【図１４】本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１５】本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図１６】本発明が適用されるビデオカメラを示す斜視図である。
【図１７】本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１８】従来の表示装置の製造における結晶化アニール工程を説明するための薄膜トランジスタ基板のレイアウト図である。
【図１９】従来の表示装置の製造における結晶化アニール工程を説明するための３画素分のレイアウト図である。
【図２０】従来の表示装置の製造工程の一部を説明するための３画素分の平面工程図である。
【図２１】従来の表示装置の製造工程を説明するための平面図および断面図である。
【図２２】オン電流の値を測定した基板上の位置と薄膜トランジスタに対するレーザ光の走査方向を説明する図である。
【符号の説明】
【００９５】
１…ガラス基板（基板）、２ａ…表示領域、１１…走査線、１３…信号線、１４ａ…ゲート電極、３１…ゲート絶縁膜、３２…（非晶質の）半導体薄膜、５９…表示装置、ＥＬ…有機電界発光素子、Ｌｈ…レーザ光（エネルギー線）、Ｔｒ１,Ｔｒ２…薄膜トランジスタ，ｘ…長辺方向、ｙ…短辺方向
【図１】
2009231686.tif 000005
【図２】
2009231686.tif 000006
【図３】
2009231686.tif 000007
【図４】
2009231686.tif 000008
【図５】
2009231686.tif 000009
【図６】
2009231686.tif 000010
【図７】
2009231686.tif 000011
【図８】
2009231686.tif 000012
【図９】
2009231686.tif 000013
【図１０】
2009231686.tif 000014
【図１１】
2009231686.tif 000015
【図１２】
2009231686.tif 000016
【図１３】
2009231686.tif 000017
【図１４】
2009231686.tif 000018
【図１５】
2009231686.tif 000019
【図１６】
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【図１７】
2009231686.tif 000021
【図１８】
2009231686.tif 000022
【図１９】
2009231686.tif 000023
【図２０】
2009231686.tif 000024
【図２１】
2009231686.tif 000025
【図２２】
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