(57)【要約】【課題】出力電界効果トランジスタの電流制限値の温度依存性を小さくする。【解決手段】出力用のＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１の過電流を検出するＮＭＯＳトランジスタＭ２を含む過電流検出回路１０５と、ＮＭＯＳトランジスタＭ１のゲートとソース間に接続され、過電流検出回路１０５の検出電流を制御し、ＮＭＯＳトランジスタＭ１のしきい値電圧の変動に応じて、その出力電圧が変動する過電流制限回路１０２ａとを備える。過電流制限回路１０２ａは、ＮＭＯＳトランジスタＭ１のゲートとソース間に接続され、直列接続された抵抗素子Ｒ１、Ｒ２、ダイオードＤ１と、抵抗素子Ｒ１、Ｒ２の接続点にそのゲートを接続し、ＮＭＯＳトランジスタＭ１のゲートとソース間に、ＮＭＯＳトランジスタＭ２と縦続接続されたＮＭＯＳトランジスタＭ３とを備える。【選択図】図１
2009230232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主表面上に形成された出力電界効果トランジスタと、前記出力電界効果トランジスタの過電流を検出する過電流検出回路と、前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、前記過電流検出回路の検出電流を制御し、前記出力電界効果トランジスタのしきい値電圧の変動に応じて、その出力電圧が変動する過電流制限回路とを備える半導体集積回路であって、
前記過電流検出回路は、
前記出力電界効果トランジスタの過電流を検出する直列接続された第３の抵抗素子および第４の抵抗素子と、
前記第３の抵抗素子および第４の抵抗素子の接続点にそのゲート電極を接続した第２の電界効果トランジスタと、
を備え、
前記過電流制限回路は、
前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、直列接続された第１の抵抗素子および直列回路と、
前記第１の抵抗素子および直列回路の接続点にそのゲート電極を接続し、前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に、前記第２の電界効果トランジスタと縦続接続された第３の電界効果トランジスタと、
を備え、
前記直列回路は、直列形態に接続された第２の抵抗素子および順方向となるＮ個（Ｎは１以上の整数）のダイオードを備えることを特徴とする半導体集積回路装置。
【請求項２】
Ｎは１であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記出力電界効果トランジスタ、第２および第３の電界効果トランジスタは、ｎ型電界効果トランジスタであって、
前記第２の抵抗素子は、一端を前記第３の電界効果トランジスタのゲート電極に接続し、他端を前記ダイオードのアノードと接続し、前記ダイオードは、カソードを前記第２の電界効果トランジスタのソース電極に接続することを特徴とする請求項２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、出力用のＭＯＳトランジスタのしきい値電圧の変動に応じてその出力電圧が変動する過電流制限回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
従来の過電流制限回路を含む半導体集積回路装置として本発明者によるものが、特許文献１において開示されている。図３は、従来の半導体集積回路装置の回路図である。
【０００３】
図３において、半導体集積回路１００は、シリコン基板上に形成された出力用のＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１の過電流を検出する過電流検出回路１０５と、ＮＭＯＳトランジスタＭ１のゲート電極端子とソース電極端子間に接続され、過電流検出回路１０５の検出電流を制御し、ＮＭＯＳトランジスタＭ１のしきい値電圧の変動に応じて、その出力電圧が変動する過電流制限回路１０２とを備える。ＮＭＯＳトランジスタＭ１は、ゲートを抵抗素子Ｒ５を介して入力端子ＩＮに接続し、入力端子ＩＮの制御電圧に応じて、一端が電源ＶＤＤに接続された負荷１０１の電流をオンオフする。
【０００４】
過電流検出回路１０５は、ＮＭＯＳトランジスタＭ１のドレイン端子とソース端子間電圧を検出するため、直列接続された抵抗素子Ｒ３、Ｒ４と、抵抗素子Ｒ３、Ｒ４の接続点にそのゲート電極を接続した過電流を検出するＮＭＯＳトランジスタＭ２とから構成される。
【０００５】
過電流制限回路１０２は、過電流検出回路１０５の過電流を制限するよう、ＮＭＯＳトランジスタＭ１のゲート電圧を決定する抵抗素子Ｒ１、Ｒ２と、ＮＭＯＳトランジスタＭ１のしきい値電圧を決定するベース拡散層と同一工程で形成した拡散層を有するＮＭＯＳトランジスタＭ３とを備える。
【０００６】
このような過電流制限回路１０２は、ＮＭＯＳトランジスタＭ１のしきい値変動に応じて、その制御電圧を変動させる回路として機能し、ＮＭＯＳトランジスタＭ１のしきい値が変動しても、電流制限値のばらつき変動を小さくする。電流制限時のＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇは、下記の式（１）によって表される。ただし、Ｖｔは、ＮＭＯＳトランジスタＭ３のしきい値、Ｒ１は、抵抗素子Ｒ１の抵抗値、Ｒ２は、抵抗素子Ｒ２の抵抗値である。
Ｖｇ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｔ
＝（１＋Ｒ１／Ｒ２））×Ｖｔ・・・・・・・（１）
【０００７】
式（１）で示すように、ＮＭＯＳトランジスタＭ３のしきい値電圧Ｖｔが電流制限時のＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇと連動することで、電流制限値のバラツキを低減することができる。
【０００８】
【特許文献１】特開２００３−１９７９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ところで、近年、特に車載用などでは、半導体集積回路装置の使用温度範囲の拡大の要求があり、広い温度範囲においても電流制限値のばらつきを抑える必要がある。従来の回路では、しきい値電圧のばらつきの抑制に一定の効果が得られてはいたが、更なる顧客要求特性に対応すべく、温度依存性への配慮も必要な状況が生まれてきている。
【００１１】
図３において、ＮＭＯＳトランジスタＭ３のしきい値電圧Ｖｔは、約−２ｍＶ／℃の温度係数を有し、ＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇは、ＮＭＯＳトランジスタＭ３のしきい値電圧Ｖｔの温度変動の影響を受ける。例えば、Ｒ１＝Ｒ２＝１００ｋΩ、Ｖｔ＝１．７Ｖとすると、
２５℃では、式（１）によって、
Ｖｇ＝（Ｒ１＋Ｒ２）／Ｒ１×Ｖｔ
＝（１００ｋΩ＋１００ｋΩ）／１００ｋΩ×１．７Ｖ
＝３．４０Ｖ
【００１２】
−４０℃では、
Ｖｇ＝（１００ｋΩ＋１００ｋΩ）／１００ｋΩ×（１．７Ｖ＋（０．００２Ｖ×６５℃））Ｖ
＝３．６６Ｖ
【００１３】
１５０℃では、
Ｖｇ＝（１００ｋΩ＋１００ｋΩ）／１００ｋΩ×（１．７Ｖ−（０．００２Ｖ×１２５℃））Ｖ
＝２．９０Ｖ
【００１４】
以上のようなＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇの温度変動に対し、図２（Ａ）に示すように、ＮＭＯＳトランジスタＭ１のゲート電圧（ＶＧＳ）−ドレイン電流（ＩＤ）特性からドレイン電流における電流制限値ＩＤｌｉｍは、温度範囲−４０〜１５０℃において、約３．０〜７．０Ａの変動となり、温度依存性が大きいことが示される。
【課題を解決するための手段】
【００１５】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、半導体基板の一主表面上に形成された出力電界効果トランジスタと、前記出力電界効果トランジスタの過電流を検出する過電流検出回路と、前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、前記過電流検出回路の検出電流を制御し、前記出力電界効果トランジスタのしきい値電圧の変動に応じて、その出力電圧が変動する過電流制限回路とを備え、前記過電流検出回路は、前記出力電界効果トランジスタの過電流を検出する直列接続された第３の抵抗素子および第４の抵抗素子と、前記第３の抵抗素子および第４の抵抗素子の接続点にそのゲート電極を接続した第２の電界効果トランジスタと、を備え、前記過電流制限回路は、前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、直列接続された第１の抵抗素子および直列回路と、前記第１の抵抗素子および直列回路の接続点にそのゲート電極を接続し、前記出力電界効果トランジスタのゲート電極端子とソース電極端子間に、前記第２の電界効果トランジスタと縦続接続された第３の電界効果トランジスタと、を備え、直列回路は、直列形態に接続された第２の抵抗素子および順方向となるＮ個（Ｎは１以上の整数）のダイオードを備える。
【発明の効果】
【００１６】
本発明によれば、出力電界効果トランジスタの電流制限値のばらつきを抑えると共に、電流制限値の温度依存性を小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態に係る半導体集積回路装置は、半導体基板の一主表面上に形成された出力電界効果トランジスタ（図１のＭ１）と、出力電界効果トランジスタの過電流を検出する過電流検出回路（図１の１０５）と、出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、過電流検出回路の検出電流を制御し、出力電界効果トランジスタのしきい値電圧の変動に応じて、その出力電圧が変動する過電流制限回路（図１の１０２ａ）とを備える。過電流検出回路は、出力電界効果トランジスタの過電流を検出する直列接続された第３の抵抗素子（図１のＲ３）および第４の抵抗素子（図１のＲ４）と、第３の抵抗素子および第４の抵抗素子の接続点にそのゲート電極を接続した第２の電界効果トランジスタ（図１のＭ２）と、を備える。過電流制限回路は、出力電界効果トランジスタのゲート電極端子とソース電極端子間に接続され、直列接続された第１の抵抗素子（図１のＲ１）および直列回路と、第１の抵抗素子および直列回路の接続点にそのゲート電極を接続し、出力電界効果トランジスタのゲート電極端子とソース電極端子間に、第２の電界効果トランジスタと縦続接続された第３の電界効果トランジスタ（図１のＭ３）と、を備え、直列回路は、直列形態に接続された第２の抵抗素子（図１のＲ２）および順方向となるＮ個（Ｎは１以上の整数）のダイオード（図１のＤ１）を備える。
【００１８】
本発明の半導体集積回路装置において、Ｎは１であることが好ましい。
【００１９】
本発明の半導体集積回路装置において、出力電界効果トランジスタ、第２および第３の電界効果トランジスタは、ｎ型電界効果トランジスタであって、第２の抵抗素子は、一端を第３の電界効果トランジスタのゲート電極に接続し、他端をダイオードのアノードと接続し、ダイオードは、カソードを第２の電界効果トランジスタのソース電極に接続することが好ましい。
【００２０】
以上のような半導体集積回路装置によれば、出力電界効果トランジスタの電流制限値のばらつきを抑えることができる。また、ダイオードの順方向電圧降下の温度係数と、第３の電界効果トランジスタのしきい値電圧の温度係数とが相殺するように機能するので、出力電界効果トランジスタにおける電流制限値のばらつきの温度依存性を小さくすることができる。
【００２１】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の実施例に係る半導体集積回路装置の回路図である。図１において、図３と同一の符号は同一物を表し、その説明を省略する。本実施例における半導体集積回路装置１００ａは、図３の過電流制限回路１０２に対し、図１に示すように抵抗素子Ｒ２とＧＮＤすなわちＮＭＯＳトランジスタＭ２のソース間に温度補償用のダイオードＤ１を順方向となるように挿入した過電流制限回路１０２ａを備える。このダイオードＤ１は、順方向電圧降下に関し、約−２ｍＶ／℃の温度係数を有し、ＮＭＯＳトランジスタＭ３のしきい値電圧Ｖｔの温度係数における約−２ｍＶ／℃を相殺する温度補償機能を有する。
【００２３】
ダイオードＤ１を挿入した場合、電流制限時のＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇは、下記の式（２）のように表される。ここで、Ｖｔは、ＮＭＯＳトランジスタＭ３のしきい値電圧、ＩＲは、抵抗素子Ｒ１、Ｒ２、ダイオードＤ１を流れる電流の電流値、Ｒ１は、抵抗素子Ｒ１の抵抗値、Ｒ２は、抵抗素子Ｒ２の抵抗値、ＶＦは、ダイオードＤ１の順方向電圧降下である。
【００２４】
Ｖｔ＝ＩＲＲ２＋ＶＦ
Ｖｇ＝ＩＲ（Ｒ１＋Ｒ２）＋ＶＦ
∴Ｖｇ＝ＩＲＲ１＋Ｖｔ
＝（Ｖｔ−ＶＦ）Ｒ１／Ｒ２＋Ｖｔ・・・・・・・（２）
【００２５】
式（２）において、従来と同様にＶｇ＝３．４Ｖ、Ｖｔ＝１．７Ｖとし、ＶＦ＝０．６Ｖとすると、Ｒ１／Ｒ２＝１．７／１．１＝１．５５
∴Ｖｇ＝１．５５（Ｖｔ−ＶＦ）＋Ｖｔ
【００２６】
２５℃におけるＶｇ＝３．４Ｖに対し、
１５０℃で、０．００２×（１５０−２５）＝０．２５Ｖ低下し、
Ｖｇ＝３．４−０．２５＝３．１５（Ｖ）
となる。
【００２７】
また、−４０℃で、０．００２×（２５＋４０）＝０．１３Ｖ上昇し、
Ｖｇ＝３．４＋０．１３＝３．５３（Ｖ）
となる。
【００２８】
以上のようなＮＭＯＳトランジスタＭ１のゲート制御電圧Ｖｇの温度変動に対し、図２（Ｂ）に示すように、ＮＭＯＳトランジスタのゲート電圧（ＶＧＳ）−ドレイン電流（ＩＤ）特性からドレイン電流における電流制限値ＩＤｌｉｍは、温度範囲−４０〜１５０℃において、約４．０〜６．０Ａの変動となる。したがって、従来に比べて電流制限値の温度依存性を抑えることができる。
【００２９】
なお、図１において、抵抗素子Ｒ２とダイオードＤ１の位置を入れ替えても、同じように機能することは言うまでもない。
【００３０】
また、式（２）を参照するならば、抵抗素子Ｒ１とＲ２の抵抗比によって、Ｖｔ、ＶＦのＶｇへの寄与度が異なっているため、抵抗素子Ｒ２とＧＮＤの間に挿入するダイオードを順方向となるように複数備えることで温度依存性がより改善される場合もありうる。
【００３１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例に係る半導体集積回路装置の回路図である。
【図２】（Ａ）従来の出力トランジスタの電流制限値の温度依存性を示す図である。（Ｂ）本発明の実施例に係る出力トランジスタの電流制限値の温度依存性を示す図である。
【図３】従来の半導体集積回路装置の回路図である。
【符号の説明】
【００３３】
１００ａ  半導体集積回路装置
１０１  負荷
１０２ａ  過電流制限回路
１０５  過電流検出回路
ＧＮＤ  接地
ＩＮ  入力端子
Ｍ１、Ｍ２、Ｍ３  ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５  抵抗素子
ＶＤＤ  電源
【図１】
2009230232.tif 000003
【図２】
2009230232.tif 000004
【図３】
2009230232.tif 000005