(57)【要約】      （修正有）【課題】単位面積当たりの電流値を増大させ、駆動能力を向上させる基板上に半導体層を形成してなる薄膜トランジスタを提供する。【解決手段】基板１１上に形成され、上方に位置する層に対して応力を付加し、歪みを生ぜしめる第１の応力層１２と、前記第１の応力層上に形成された半導体層１４と、前記半導体層上において第１の絶縁膜を介して形成された第１のゲート電極１５とを具えるようにして薄膜トランジスタ１０を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、上方に位置する層に対して応力を付加し、歪みを生ぜしめる第１の応力層と、
前記第１の応力層上に形成された半導体層と、
前記半導体層上において第１の絶縁膜を介して形成された第１のゲート電極と、
を具えることを特徴とする、薄膜トランジスタ。
【請求項２】
前記半導体層はシリコン層であり、前記第１の応力層はＣｒ層であることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記Ｃｒ層の厚さが５ｎｍ〜１０ｎｍの範囲であることを特徴とする、請求項２に記載の薄膜トランジスタ。
【請求項４】
前記Ｃｒ層は第２のゲート電極として機能し、前記薄膜トランジスタは二重ゲート構造の薄膜トランジスタを構成することを特徴とする、請求項２又は３に記載の薄膜トランジスタ。
【請求項５】
前記第１のゲート電極上に形成され、下方に位置する層に対して応力を付加し、歪みを生ぜしめる第２の応力層を具えることを特徴とする、請求項１〜３のいずれか一に記載の薄膜トランジスタ。
【請求項６】
前記第１のゲート電極上に形成され、下方に位置する層に対して応力を付加し、歪みを生ぜしめる第２の応力層を具えることを特徴とする、請求項４に記載の薄膜トランジスタ。
【請求項７】
前記第１のゲート電極と連続し、それぞれ第２の絶縁膜及び第３の絶縁膜を介して前記半導体層の側面側に延在した第３のゲート電極及び第４のゲート電極を具え、前記薄膜トランジスタは三重ゲート構造の薄膜トランジスタを構成することを特徴とする、請求項１〜３及び５のいずれか一に記載の薄膜トランジスタ。
【請求項８】
前記第１のゲート電極と連続し、それぞれ第２の絶縁膜及び第３の絶縁膜を介して前記半導体層の側面側に延在した第３のゲート電極及び第４のゲート電極を具え、前記薄膜トランジスタは四重ゲート構造の薄膜トランジスタを構成することを特徴とする、請求項３又は６に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に半導体層を形成して構成した薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、基板上に形成された半導体層を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイス、及び画像表示装置などの半導体装置のスイッチング素子として開発が急がれている。特に、マトリクス上に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の半導体装置が盛んに開発されている。
【０００３】
アクティブマトリクス型の半導体装置などにおいては、半導体装置本来の機能を奏する領域、例えば表示装置や撮像装置などにおける有効画面領域を広げる開発が進められており、この結果、有効画面領域の面積を大きくするためにＴＦＴの占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。
【０００４】
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。画素ＴＦＴは一般にｎチャネル型ＴＦＴから成り、スイッチング素子として所定の画素領域に電圧を印加して駆動させるものである。
【０００５】
このような構成の半導体装置においては、単位面積当たりの電流値を増大させ、見かけ上の駆動能力を増大させることが必要である。このような観点から、特許文献１においては、例えばシリコン層の上方にＳｉＧｅキャップ層を形成し、前記シリコン層に対して圧縮応力を加えて歪みを生じさせ、前記シリコン層のバンド構造を変化させてキャリア移動度を向上させる試みがなされている。
【０００６】
しかしながら、特許文献１はＭＯＳトランジスタに関する技術であって、このような技術を基板上に半導体層を形成してなる薄膜トランジスタに適用した場合、前記ＳｉＧｅキャップ層はゲート絶縁膜及びゲート電極上に形成されるため、上述したような圧縮応力はこれらの層を介して上記シリコン層に付加されることになる。したがって、前記シリコン層に対して十分な歪みを付加し、バンド構造を変化させてキャリア移動度を十分に向上させることは困難であった。
【０００７】
一方、特許文献２では、半導体層を上下方向から挟むようにして一対のゲート電極を形成し、前記半導体層の上層部分及び下層部分の双方にチャネル領域を形成する、いわゆる二重ゲート構造として、キャリア移動度を増大させる試みがなされている。しかしながら、特許文献２に記載の方法もＭＯＳトランジスタに関するものであって、このような技術を同じく基板上に半導体層を形成してなる薄膜トランジスタに適用した場合、キャリア移動度の増大は十分なものではない。
【０００８】
したがって、上記のような薄膜トランジスタにおいては、未だ単位面積当たりの電流値を増大させて十分な駆動能力を呈するような技術が確立されていないのが現状である。
【特許文献１】特開２００７−８８４００号
【特許文献２】特開昭６４−５３４５９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板上に半導体層を形成してなる薄膜トランジスタにおいて、その単位面積当たりの電流値を増大させ、駆動能力を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく、本発明の一態様は、
基板上に形成され、上方に位置する層に対して応力を付加し、歪みを生ぜしめる第１の応力層と、
前記第１の応力層上に形成された半導体層と、
前記半導体層上において第１の絶縁膜を介して形成された第１のゲート電極と、
を具えることを特徴とする、薄膜トランジスタに関する。
【００１１】
本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、薄膜トランジスタを構成する基板及び半導体層間に応力層を形成することによって、前記応力層が前記半導体層に近接して位置するようになるので、前記応力層からの応力が他の層を介することなく直接前記半導体層に付加されることになる。この結果、前記半導体層には比較的大きな歪みが生じ、バンド構造が比較的大きく変化してキャリア移動度を向上させることができるようになる。このため、上記薄膜トランジスタの駆動能力を向上させることができる。
【００１２】
なお、前記半導体層はシリコン層とすることができる。この場合、前記第１の応力層をＣｒ層とすることにより、前記第１の応力層は、前記基板と前記半導体層との密着性を向上させることができるようになる。すなわち、前記第１の応力層は、前記基板と前記半導体層との間の格子定数差を補間して密着性を向上させるバッファ層としても機能するようになる。
【００１３】
前記第１の応力層をＣｒ層とした場合、その厚さは５ｎｍ〜１０ｎｍの範囲とすることが好ましい。これによって、前記第１の応力層は前記半導体層への応力付加という本来的な機能を保持したまま、バッファ層としても十分に機能することができるようになる。
【００１４】
さらに、前記第１の応力層をＣｒ層とした場合、前記第１の応力層は金属層となるので、前記第１の応力層はゲート電極としても機能させることができるようになる。すなわち、上記薄膜トランジスタを二重ゲート構造の薄膜トランジスタとすることができる。この場合、前記半導体層中には、その上層部分及び下層部分にチャネル領域が形成されるようになり、キャリア移動度が増大するようになる。したがって、上述した前記半導体層への応力付加による歪み形成に起因したキャリア移動度の増加と、二重ゲート構造によるキャリア移動度の増大との相乗効果によって、上記薄膜トランジスタの単位面積当たりの電流値を増大させ、その駆動能力を向上させることができる。
【００１５】
また、本発明の一例においては、前記第１のゲート電極上において第２の応力層を形成することもできる。この場合、前記第２の応力層からの応力は、上記第１の絶縁膜及び前記第１のゲート電極を介して前記半導体層に付加されるようになる。したがって、上述した第１の応力層から付加される応力と相伴って、前記半導体層に対して大きな歪みを生ぜしめることができるようになり、バンド構造の変化を伴ってキャリア移動度を大きく増大させることができるようになる。したがって、上記薄膜トランジスタの単位面積当たりの電流値をより増大させて、その駆動能力をより向上させることができる。
【００１６】
さらに、本発明の一例においては、前記第１のゲート電極と連続し、それぞれ第２の絶縁膜及び第３の絶縁膜を介して前記半導体層の側面側に延在した第３のゲート電極及び第４のゲート電極を具え、前記薄膜トランジスタが三重ゲート構造の薄膜トランジスタを構成するようにすることもできる。この場合、前記半導体層内には、上層部分に加えて、その側面に位置する領域にもチャネル領域が形成されるようになる。したがって、前記半導体層内のキャリア移動度を大きく増大させることができるようになる。
【００１７】
このため、上述した前記半導体層への応力付加による歪み形成に起因したキャリア移動度の増加と、三重ゲート構造によるキャリア移動度の増大との相乗効果によって、上記薄膜トランジスタの単位面積当たりの電流値をより増大させ、その駆動能力をより向上させることができる。
【００１８】
なお、上記第１の応力層をＣｒ層から構成し、さらにゲート電極として機能させた場合、上記三重ゲート構造は四重ゲート構造となる。したがって、前記半導体層内には、上層部分及び下層部分、並びに側面に位置する領域にもチャネル領域が形成されるようになるので、前記半導体層内のキャリア移動度を大きく増大させることができる。したがって、この場合においても、前記半導体層への応力付加による歪み形成に起因したキャリア移動度の増加と、四重ゲート構造によるキャリア移動度の増大との相乗効果によって、上記薄膜トランジスタの単位面積当たりの電流値をより増大させ、その駆動能力をより向上させることができる。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、基板上に半導体層を形成してなる薄膜トランジスタにおいて、その単位面積当たりの電流値を増大させ、駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の特徴及びその他の利点について、発明を実施するための最良の形態に基づいて説明する。
【００２１】
図１は、本発明の薄膜トランジスタの一例を示す概略構成図である。なお、図１においては、本発明の特徴を明確にすべくその要部のみを示すとともに、実際の構成は図１に示す構成と異なる場合がある。
【００２２】
最初に、図１に示すように、基板１１上には第１の応力膜１２が形成されるとともに、この第１の応力膜１２を覆うようにして下地絶縁膜１３が形成されている。そして、下地絶縁膜１３上には、半導体層１４、第１のゲート絶縁膜１５及び第１のゲート電極１６が順次形成されている。なお、以下に説明するように、第１の応力膜１２をゲート電極として機能させない場合は、下地絶縁層１３は省略することができる。
【００２３】
基板１１は従来のガラス基板の他に、プラスチック基板などを用いることもできる。このようなプラスチック基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基材、又はそれらの複合基材を挙げることができる。
【００２４】
また、基板１１は剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルなプラスチック基材の使用は、得ようとする半導体装置をフレキシブルなものとすることができるので、前記半導体装置をフィルムディスプレイ等として適用することができる。
【００２５】
さらに、半導体層１４は、例えば以下のようにして低抵抗のポリシリコン膜から形成することができる。この場合、最初にノンドープのアモルファスシリコン膜を、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法を用いて下地絶縁膜１３上に形成する。例えばＲＦマグネトロンスパッタリング法でアモルファスシリコン膜を成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法でアモルファスシリコン膜を成膜する場合も２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ４が使用されるので、成膜後に約４００℃の脱水素処理（真空中で１時間程度）が必要となる。
【００２６】
なお、アモルファスシリコン膜上には酸化シリコン膜（図示しない）を形成することが好ましい。この酸化シリコン膜は、例えばＲＦマグネトロンスパッタリング法で厚さ５０〜１５０ｎｍ程度で形成され、後述のレーザー照射、レジストプロセス、イオン注入、レジストアッシング、レーザー活性化等の工程においてアモルファスシリコン膜又はポリシリコン膜を保護するように作用する。なお、前記酸化シリコン膜（図示しない）は、少なくとも後述の半導体層１４の欠陥処理工程前に、例えば２％ＨＦ溶液を用いたウエットエッチングにより除去する。
【００２７】
次に、レーザー照射を行って上記アモルファスシリコン膜を結晶化して低抵抗のポリシリコン膜に変化させる。レーザー照射は、上記アモルファスシリコン膜を結晶化させてポリシリコン膜（多結晶シリコン膜）にする結晶化手段であり、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、ＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎseｃ（ＦＷＨＭ（半値幅）：full width at half-maximum）、エネルギー密度：４００ｍＪ／ｃｍ２、室温の条件下で行うことができる。
【００２８】
なお、下地絶縁層１３及び第１のゲート絶縁膜１５は、誘電率が高く絶縁特性に優れた任意の材料から構成することができるが、上述のように半導体層１４をシリコン層とする場合は、ＳｉＯ２などから構成することができる。
【００２９】
また、第１のゲート電極１６は、電気伝導性の高いアルミニウム、金、銀、及び銅などから構成することができる。
【００３０】
第１の応力層１２は、半導体層１４に対して所定の応力付加が行えるような材料とする。具体的には、半導体層１４を構成する材料の格子定数と相異なるような格子定数を有する材料から構成する。この場合、上述した各層の格子定数差に起因した応力が生じ、この応力が半導体層１４に対して付加されるようになる。なお、第１の応力層１２を構成する材料の格子定数が半導体層１４を構成する材料の格子定数よりも大きい場合は、半導体層１４に対して引張応力が作用し、第１の応力層１２を構成する材料の格子定数が半導体層１４を構成する材料の格子定数よりも小さい場合は、半導体層１４に対して圧縮応力が作用する。
【００３１】
したがって、半導体層１４の構成材料の種類に応じて、上記要件を満足するように第１の応力層１２の構成材料を適宜選択する。  
【００３２】
特に、上述のように半導体層１４をシリコン層とした場合は、第１の応力層１２は例えばＣｒ層とすることができる。この場合、第１の応力層１２は、上述したガラス等から構成される基板１１と半導体層（シリコン層）１４との密着性を向上させることができるようになる。すなわち、第１の応力層１２は、基板１１と半導体層（シリコン層）１４との間の格子定数差を補間して密着性を向上させるバッファ層としても機能するようになる。
【００３３】
なお、第１の応力層１２をＣｒ層とした場合、その厚さは５ｎｍ〜１０ｎｍの範囲とすることが好ましい。これによって、第１の応力層１２は半導体層（シリコン層）１４への応力付加という本来的な機能を保持したまま、バッファ層としても十分に機能することができるようになる。
【００３４】
第１の応力層１２をＣｒ層とし、半導体層１４をシリコン層とした場合、シリコンの格子定数が約５．４３Åであり、Ｃｒの格子定数が約７．６３Åであるので、半導体層１４には引張応力が付加される。
【００３５】
さらに、第１の応力層１２をＣｒ層とした場合、第１の応力層１２は金属層となるので、第１の応力層１２はゲート電極（第２のゲート電極）としても機能させることができるようになる。この場合、下地絶縁層１３はゲート絶縁膜として機能する。したがって、図１に示す薄膜トランジスタ１０は、二重ゲート構造の薄膜トランジスタとなるので、半導体層（シリコン層）１４中には、その上層部分及び下層部分にチャネル領域が形成されるようになり、キャリア移動度が増大するようになる。
【００３６】
したがって、上述した半導体層（シリコン層）１４への応力付加による歪み形成に起因したキャリア移動度の増加と、二重ゲート構造によるキャリア移動度の増大との相乗効果によって、上記薄膜トランジスタ１０の単位面積当たりの電流値を増大させ、その駆動能力を向上させることができる。
【００３７】
なお、第１の応力層１２をゲート電極として機能させない場合は、第１の応力層１２と半導体層１４とを電気的に絶縁する必要がないので、下地絶縁膜１３は省略することができる。この場合、第１の応力層１２は半導体層１４と隣接するようになるので、上述した第１の応力層１２から直接応力が付加されるようになる。したがって、歪み増大によるキャリア移動度がより増大するようになる。
【００３８】
但し、いずれの場合においても素子同士の分離は必須となるので、図示しない素子分離膜の形成や、第１の応力層１２のエッチング等によって、素子分離を行う必要がある。
【００３９】
図２は、本発明の薄膜トランジスタの他の例を示す概略構成図である。本例は、上述した図１に関する例に対する変形例である。
【００４０】
すなわち、図２から明らかように、本例の薄膜トランジスタ１０では、第１のゲート電極１６上に第２の応力層１７を設けた点で図１に示す薄膜トランジスタ１０と相違し、その他の構成要素は、上記例と同様である。
【００４１】
本例では、第１のゲート電極１６上に第２の応力層１７を形成しているので、この第２の応力層１７からの応力も第１のゲート電極１６及び第１のゲート絶縁膜１５を介して半導体層１４に付加されるようになる。したがって、半導体層１４中の歪みをより増大させることができ、そのキャリア移動度を増大させることができる。したがって、上記薄膜トランジスタ１０の単位面積当たりの電流値を増大させ、その駆動能力を向上させることができる。
【００４２】
なお、第２の応力層１７を形成する場合、その構成材料は半導体層１４に対して第１の応力層１２と同じ性質の応力が付加されるように適宜選択する必要がある。すなわち、第１の応力層１２が半導体層１４に対して圧縮応力を付加するような場合は、第２の応力層１７も同じ圧縮応力が付加されるようにその構成材料を選択する必要があり、第１の応力層１２が半導体層１４に対して引張応力を付加するような場合は、第２の応力層１７も同じ引張応力が付加されるようにその構成材料を選択する必要がある。
【００４３】
例えば、上述のように第１の応力層１２をＣｒ層から構成した場合、第２の応力層１７はアルミニウムから構成することができる。この場合、半導体層１４には引張応力が付加される。このような膜構成とすることで第１の応力層１２及び第２の応力層１７ともに半導体層１４に引張応力を付加することが可能となるため、より効果的に半導体層１４に応力付加することが可能となる。すなわち、第１の応力層１２と第２の応力層１７に用いる材料の応力方向や量により、半導体層１４に対して付加される応力を制御することが可能となる。
【００４４】
但し、第１の応力層１２及び第２の応力層１７の構成材料を適宜に選択して、それぞれ半導体層１４に対して異なる種類の応力が付加できるようにすることができる。例えば、第１の応力層１２を引張応力層及び第２の応力層１７を圧縮応力層としたり、第１の応力層１２を圧縮応力層及び第２の応力層１７を引張応力層としたりすることができる。これによって、半導体層１４に対して任意の大きさの引張応力あるいは圧縮応力を付加できるようになる。
【００４５】
なお、本例においても、第１の応力層１２、さらには基板１１及び半導体層１４等に要求される要件は、上記図１に関する例と同様である。
【００４６】
図３は、本発明の薄膜トランジスタのその他を示す概略構成図である。なお、図３においては、本発明の特徴を明確にすべくその要部のみを示すとともに、実際の構成は図３に示す構成と異なる場合がある。
【００４７】
最初に、図３に示すように、基板２１上には第１の応力膜２２が形成されるとともに、この第１の応力膜２２を覆うようにして下地絶縁膜２３が形成されている。そして、下地絶縁膜２３上には、半導体層２４、第１のゲート絶縁膜２５及び第１のゲート電極２６が順次形成されている。また、半導体層２４の側面側には、それぞれ第２のゲート絶縁膜３１及び第３のゲート絶縁膜３２を介して、第１のゲート電極２６から連続して第３のゲート電極３３及び第４のゲート電極３４が形成されている。
【００４８】
すなわち、本例では、薄膜トランジスタ２０が三重ゲート構造の薄膜トランジスタを構成するようになるので、半導体層２４内には、上層部分に加えて、その側面に位置する領域にもチャネル領域が形成されるようになる。したがって、半導体層２４内のキャリア移動度を大きく増大させることができるようになる。
【００４９】
なお、以下に説明するように、第１の応力膜２２をゲート電極として機能させない場合は、下地絶縁層２３は省略することができる。
【００５０】
基板２１は基板１１と同様に従来のガラス基板の他に、プラスチック基板などを用いることもできる。このようなプラスチック基板としては、上述したようなポリエーテルサルホン（ＰＥＳ）等、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基材、又はそれらの複合基材を挙げることができる。
【００５１】
また、基板２１は剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルなプラスチック基材の使用は、得ようとする半導体装置をフレキシブルなものとすることができるので、前記半導体装置をフィルムディスプレイ等として適用することができる。
【００５２】
さらに、半導体層２４は、上記半導体層１４と同様に低抵抗のポリシリコン膜から形成することができる。なお、前記ポリシリコン膜の製法に関しては上述のとおりである。
【００５３】
なお、下地絶縁層２３、第１のゲート絶縁膜２５、第２のゲート絶縁膜３１及び第３のゲート絶縁膜３２は、誘電率が高く絶縁特性に優れた任意の材料から構成することができるが、上述のように半導体層２４をシリコン層とする場合は、ＳｉＯ２などから構成することができる。
【００５４】
また、第１のゲート電極２６、第３のゲート電極３３及び第４のゲート電極３４は、電気伝導性の高いアルミニウム、金、銀、及び銅などから構成することができる。
【００５５】
第１の応力層２２は、半導体層２４に対して所定の応力付加が行えるような材料とし、その材料選定に関しては、図１に関して説明した場合と同様にして決定する。すなわち、半導体層２４を構成する材料の格子定数と相異なるような格子定数を有する材料から構成する。したがって、半導体層２４の構成材料の種類に応じて、上記要件を満足するように第１の応力層２２の構成材料を適宜選択する。  
【００５６】
特に、上述のように半導体層２４をシリコン層とした場合は、上記同様に、第１の応力層２２は例えばＣｒ層とすることができる。この場合、第１の応力層２２によって基板２１と半導体層（シリコン層）２４との密着性を向上させることができるようになる。
【００５７】
なお、第１の応力層２２をＣｒ層とした場合、上記同様の理由から、その厚さは５ｎｍ〜１０ｎｍの範囲とすることが好ましい。
【００５８】
本例では、薄膜トランジスタ２０が三重ゲート構造を呈するので、上述した半導体層２４への応力付加による歪み形成に起因したキャリア移動度の増加と、三重ゲート構造によるキャリア移動度の増大との相乗効果によって、薄膜トランジスタ２０の単位面積当たりの電流値をより増大させ、その駆動能力をより向上させることができる。
【００５９】
さらに、第１の応力層２２をＣｒ層とした場合、第１の応力層２２は金属層となるので、第１の応力層２２はゲート電極（第２のゲート電極）としても機能させることができるようになる。したがって、図３に示す薄膜トランジスタ２０は、四重ゲート構造の薄膜トランジスタとして構成することもできる。この場合、半導体層２４内には、上層部分及び下層部分に加えて、その側面に位置する領域にもチャネル領域が形成されるようになる。したがって、半導体層２４内のキャリア移動度をより大きく増大させることができるようになる。
【００６０】
この結果、薄膜トランジスタ２０が四重ゲート構造を呈することに起因するキャリア移動度の増大と、上述した半導体層２４への応力付加による歪み形成に起因したキャリア移動度の増大との相乗効果によって、薄膜トランジスタ２０の単位面積当たりの電流値をより増大させ、その駆動能力をより向上させることができる。
【００６１】
なお、第１の応力層２２を第２のゲート電極として機能させた場合、下地絶縁層２３はゲート絶縁膜として機能する。
【００６２】
第１の応力層２２をゲート電極として機能させない場合は、第１の応力層２２と半導体層２４とを電気的に絶縁する必要がないので、下地絶縁膜２３は省略することができる。この場合、第１の応力層２２は半導体層２４と隣接するようになるので、上述した第１の応力層２２から直接応力が付加されるようになる。したがって、歪み増大によるキャリア移動度がより増大するようになる。
【００６３】
但し、いずれの場合においても素子同士の分離は必須となるので、図示しない素子分離膜の形成や、第１の応力層１２のエッチング等によって、素子分離を行う必要がある。
【００６４】
図４は、本発明の薄膜トランジスタのさらに他の例を示す概略構成図である。本例は、上述した図３に関する例に対する変形例である。
【００６５】
すなわち、図４から明らかように、本例の薄膜トランジスタ２０では、第１のゲート電極２６上に第２の応力層２７を設けた点で図３に示す薄膜トランジスタ２０と相違し、その他の構成要素は、上記例と同様である。
【００６６】
本例では、第１のゲート電極２６上に第２の応力層２７を形成しているので、この第２の応力層２７からの応力も第１のゲート電極２６及び第１のゲート絶縁膜２５を介して半導体層２４に付加されるようになる。したがって、半導体層２４中の歪みをより増大させることができ、そのキャリア移動度を増大させることができる。したがって、上記薄膜トランジスタ２０の単位面積当たりの電流値を増大させ、その駆動能力を向上させることができる。
【００６７】
なお、第２の応力層２７を形成する場合、その構成材料は半導体層２４に対して第１の応力層２２と同じ性質の応力が付加されるように適宜選択する必要がある。すなわち、第１の応力層２２が半導体層２４に対して圧縮応力を付加するような場合は、第２の応力層２７も同じ圧縮応力が付加されるようにその構成材料を選択する必要があり、第１の応力層２２が半導体層２４に対して引張応力を付加するような場合は、第２の応力層２７も同じ引張応力が付加されるようにその構成材料を選択する必要がある。
【００６８】
例えば、上述のように第１の応力層２２をＣｒ層から構成した場合、第２の応力層２７はアルミニウムから構成することができる。この場合、半導体層２４には引張応力が付加される。
【００６９】
但し、第１の応力層２２及び第２の応力層２７の構成材料を適宜に選択して、それぞれ半導体層２４に対して異なる種類の応力が付加できるようにすることができる。例えば、第１の応力層２２を引張応力層及び第２の応力層２７を圧縮応力層としたり、第１の応力層２２を圧縮応力層及び第２の応力層２７を引張応力層としたりすることができる。これによって、半導体層２４に対して任意の大きさの引張応力あるいは圧縮応力を付加できるようになる。
【００７０】
なお、本例においても、第１の応力層２２、さらには基板２１及び半導体層２４等に要求される要件は、上記図３に関する例と同様である。
【００７１】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の薄膜トランジスタの一例を示す概略構成図である。
【図２】本発明の薄膜トランジスタの他の例を示す概略構成図である。
【図３】本発明の薄膜トランジスタのその他を示す概略構成図である。
【図４】本発明の薄膜トランジスタのさらに他の例を示す概略構成図である。
【符号の説明】
【００７３】
１０，２０  薄膜トランジスタ
１１，２１  基板
１２，２２  第１の応力層
１３，２３  下地絶縁層
１４，２４  半導体層
１５，２５  第１のゲート絶縁膜
１６，２６  第１のゲート電極
１７，２７  第２の応力層
３１  第２のゲート絶縁膜
３２  第３のゲート絶縁膜
３３  第３のゲート電極
３４  第４のゲート電極
【図１】
2009231369.tif 000003
【図２】
2009231369.tif 000004
【図３】
2009231369.tif 000005
【図４】
2009231369.tif 000006