(57)【要約】【課題】本発明は外部接続端子が接合される再配線が形成された半導体チップが基板上に積層される構成の半導体装置に関し、小型薄型化及び電気的特性の向上を図ることを課題とする。【解決手段】下層に配設されると共に主面１４第１のバンプ１６が配設された第１の半導体チップ１２と、この第１の半導体チップ１２の背面に積層領域１８Ａ〜１８Ｄが積層されると共に積層領域１８Ａ〜１８Ｄを除く主面１５に第２のバンプ１７が配設された第２の半導体チップ１３Ａ〜１３Ｄを有し、第１の半導体チップ１２及び第２の半導体チップ１３Ａ〜１３Ｄが基板１１にいずれもフリップチップ接合された構成とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の半導体チップが基板上に積層された半導体装置において、
下層に配設されると共に、第１の主面に第１の外部接続端子が配設された第１の半導体チップと、
該第１の半導体チップの背面に第２の主面の一部が積層されると共に、該第２の主面の前記背面との積層領域を除く位置に第２の外部接続端子が配設された第２の半導体チップとを有し、
前記第１の半導体チップ及び前記第２の半導体チップが前記基板に共にフリップチップ接合されてなる半導体装置。
【請求項２】
前記積層領域の面積は、前記第２の主面の面積の２５％以上５０％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の外部接続端子は信号用外部端子と電源・グランド用外部端子とにより構成され、
前記積層領域に近接した位置に前記信号用外部接続端子を配置し、該信号用外部接続端子の外側に前記電源・グランド用外部端子を配置した請求項１又は２に記載の半導体装置。
【請求項４】
前記積層領域を矩形状或いは三角形状とし、かつ、該積層領域の外周辺の少なくとも２辺が前記主面の外周縁となるよう構成した請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の半導体チップと第２の半導体チップの形状を同一形状とした請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記積層領域の面積を前記第２の主面の面積の２５％とし、
４個の前記第１の半導体チップを各前記積層領域が中央に位置するよう配置すると共に、該中央に位置する４個の前記積層領域内に前記第１の半導体チップを配置した請求５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に外部接続端子が接合される再配線が形成された半導体チップが基板上に積層される構成の半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高密度化に伴い、複数の半導体チップを積層することにより半導体装置の高密度化、高集積化を図った半導体装置が提供されるようになってきている。この半導体チップを積層した半導体装置として、特許文献１に開示されたものがある。特許文献１に開示された半導体装置は、リードフレーム又は基板（以下、基板等という）上に２個の半導体チップを互いにずらして積層した構成とされている。また、各半導体チップはフェイスアップで接合されており、各チップと基板等はワイヤボンディングされたワイヤにより電気的に接続された構成とされていた。
【０００３】
しかしながら、ワイヤを用いて半導体チップと基板等を電気的に接続する構成では、ワイヤが細線であるためインピーダンスが高くなり、高速の半導体チップに対応することができないという問題点があった。また、ワイヤループを形成する領域を半導体装置内に設ける必要があり、半導体装置が大型化してしまうという問題点があった。
【０００４】
そこで、ワイヤボンディングに代えて、半導体チップと基板等とをフリップチップ接合することが考えられる。フリップチップ接合法は、半導体チップの主面にバンプを形成すると共に、半導体チップをフェイスダウンでバンプを基板等に接合する方法である。このフリップチップ接合方法は、ワイヤボンディング法に比べてインピーダンスを低減することができ、高速の半導体チップに対応することが可能となる。
【０００５】
図１は、一般に用いられているフリップチップ接合される半導体チップ１Ａ〜１Ｄを示している。図１（Ａ）に示す半導体チップ１Ａは、主面２にバンプ３が格子状に配設された構成とされている。また、図１（Ｂ）〜（Ｄ）に示す半導体チップ１Ｂ〜１Ｄは、主面２の所定領域にバンプ３が配設されないバンプ非形成領域４Ａ〜４Ｄが形成された構成とされている。従来のバンプ非形成領域４Ａ〜４Ｄの配設位置は、半導体チップ１Ｂ〜１Ｄが基板等に搭載された際、安定した状態で搭載されるようバンプ３の配設領域が主面２の中心位置に対して対象となる位置に選定されていた。
【０００６】
しかしながら、図１に示す各半導体チップ１Ａ〜１Ｄは、基板等に積層して搭載することは想定していなかったため実装効率が悪い。即ち、図２に示すように複数個（同図に示す例では２個）の半導体チップ７Ａ，７Ｂを基板６に搭載しようとした場合、所望する面積の基板６に半導体チップ７Ａ，７Ｂを共に搭載することができない場合が生じる。
【０００７】
また、単に図１に示すような半導体チップ１Ａ〜１Ｄを基板６上にフリップチップ接合で積層しようとした場合には、図３に示すように、上部に位置する半導体チップ７Ａのバンプ８Ａが、下部に位置する半導体チップ７Ｂの背面に乗り上げた状態となり、電気的な接続を行うことができなくなる。
【０００８】
そこで従来の半導体装置では、特許文献２に示されるように、積層される一方の半導体チップをフリップチップ接合法を用いて基板等に接続すると共に、他方の半導体チップをワイヤボンディング法を用いて基板等に接続する構成が採られていた。
【特許文献１】特開２００５−２６８５３３号公報
【特許文献２】特開２００５−１８３９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献２に開示されたフリップチップ接合法とワイヤボンディング法を併用する構造では、積層される半導体チップを全てワイヤボンディング法を用いて基板等と接続する構造に比べて小型薄型化及び電気的特性の向上を図ることができる。
【００１０】
しかしながら、一方の半導体チップのみとはいえ、半導体装置内にワイヤのループを形成するスペースを設ける必要があり装置が大型化してしまう。また、ワイヤ接続される側の半導体チップは、やはり高速化に対応することができないという問題点があった。
【００１１】
本発明は上記の点に鑑みてなされたものであり、小型薄型化及び電気的特性の向上を図りうる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題は、本発明の第１の観点からは、
複数の半導体チップが基板上に積層された半導体装置において、
下層に配設されると共に、第１の主面に第１の外部接続端子が配設された第１の半導体チップと、
該第１の半導体チップの背面に第２の主面の一部が積層されると共に、該第２の主面の前記背面との積層領域を除く位置に第２の外部接続端子が配設された第２の半導体チップとを有し、
前記第１の半導体チップ及び前記第２の半導体チップが前記基板に共にフリップチップ接合されてなる半導体装置により解決することができる。
【００１３】
また、上記発明において、前記積層領域の面積は、前記第２の主面の面積の２５％以上５０％以下であることが望ましい。
【００１４】
また、上記発明において、前記第２の外部接続端子は信号用外部端子と電源・グランド用外部端子とにより構成され、前記積層領域に近接した位置に前記信号用外部接続端子を配置し、該信号用外部接続端子の外側に前記電源・グランド用外部端子を配置することが望ましい。
【００１５】
また、上記発明において、前記積層領域を矩形状或いは三角形状とし、かつ、該積層領域の外周辺の少なくとも２辺が前記主面の外周縁となるよう構成することが望ましい。
【００１６】
また、上記発明において、前記第１の半導体チップと第２の半導体チップの形状を同一形状とすることが望ましい。
【００１７】
また、上記発明において、記積層領域の面積を前記第２の主面の面積の２５％とし、４個の前記第１の半導体チップを各前記積層領域が中央に位置するよう配置すると共に、該中央に位置する４個の前記積層領域内に前記第１の半導体チップを配置した構成とすることが望ましい。
【発明の効果】
【００１８】
本発明によれば、第１の半導体チップの背面に第２の半導体チップの第２の主面に形成された積層領域を当接させることにより、第２の半導体チップは第１の半導体チップ上に積層された構成となる。これにより、第１及び第２の半導体チップを基板に平面的に配設する構成に比べ、半導体チップの基板への実装効率を高めることができる。また、第１及び第２の半導体チップは共に基板にフリップチップ接合されるため、ワイヤによる接続に比べてインピーダンス低減を図ることができ、よって高速の半導体チップに対応することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２０】
図４及び図５は、本発明の一実施例である半導体装置１０を示している。図４は半導体装置１０の斜視図であり、図５は図４におけるＡ−Ａ線に沿う断面図である。
【００２１】
半導体装置１０は、大略すると基板１１、第１の半導体チップ１２、及び複数の第２の半導体チップ１３Ａ〜１４Ｄとにより構成されている。基板１１は、各半導体チップ１２，１３Ａ〜１４Ｄが実装されるマザーボードとして機能するものである。この基板１１は、特に種類は限定されることはなく、プリント回路基板、セラミック基板等の種々の基板を用いることが可能である。本実施例では、多層のプリント配線基板を用いている。
【００２２】
第１の半導体チップ１２は、図６に合わせて示すように、主面１４（第１の主面）に複数の第１のバンプ１６が格子状に配設された構成とされている。この第１の半導体チップ１２は、基板１１に実装された際、下層に位置するものである。また第１の半導体チップ１２は、先に図１（Ａ）で示した半導体チップ１Ａと等価の構成を有するものである。
【００２３】
第２の半導体チップ１３Ａ〜１３Ｄは、第１の半導体チップ１２の上部に積層された状態で基板１１に実装される。この第２の半導体チップ１３Ａ〜１３Ｄは同一構成とされており、主面１５（第２の主面）に複数の第２のバンプ１７が配設された構成とされている。更に、個々の第２の半導体チップ１３Ａ〜１３Ｄの主面１５の形状は、第１の半導体チップ１２の主面１４の形状と同一形状とされている。本実施例では、第１の半導体チップ１２及び第２の半導体チップ１３Ａ〜１３Ｄの各主面１４，１５の形状は、正方形とされている。
【００２４】
図７は、第２の半導体チップ１３Ａを拡大した斜視図である。前記のように各第２の半導体チップ１３Ａ〜１３Ｄは同一構成であるため、第２の半導体チップ１３Ａについてその構成を説明し、第２の半導体チップ１３Ｂ〜１３Ｄについての構成説明は省略するものとする。
【００２５】
第２の半導体チップ１３Ａは、前記のように主面１５に複数の第２のバンプ１７が配設された構成とされているが、主面１５の一部に第２のバンプ１７が配設されていない領域（以下、この領域を積層領域１８Ａ（１８Ｂ〜１８Ｄ）という）が形成されている。本実施例では、積層領域１８Ａの形状は正方形状とされており、主面１５の全面積に対する積層領域１８Ａの面積は２５％とされている。
【００２６】
更に、積層領域１８Ａは、主面１５の外周に接した位置に形成されており、具体的には積層領域１８Ａの外周４辺の内の２辺が、主面１５の４つの外周縁２８ａ〜２８ｄの内の外周縁２８ａ，２８ｂとなるよう構成されている。即ち、積層領域１８Ａは、主面１５のコーナー部に形成された構成とされている。
【００２７】
第２のバンプ１７は、この積層領域１８Ａを除く位置に形成されている。第２の半導体チップ１３Ａは、チップ本体２２の回路形成面に形成された電極２３と電気的に接続される。通常、電極２３はチップ本体２２の外周に形成されるため、本実施例のように広い積層領域１８Ａを形成した場合、電極２３と第２のバンプ１７の電気的な接続方法が問題となる。
【００２８】
しかしながら、本実施例に係る第２の半導体チップ１３Ａは、再配線２６を設けることにより離間した電極２３と第２のバンプ１７とを電気的に接続する構成としている。これについて、図８を用いて説明する。
【００２９】
図８は、複数の第２のバンプ１７の内の一つが、再配線２６を用いてチップ本体２２に形成された電極２３と接続される構造を示している。チップ本体２２は、例えばウェハを個片化されたものであり、図中上面が回路が形成された回路形成面とされている（尚、図８においてはこの回路形成面を主面１５と言うこととする）。
【００３０】
チップ本体２２の上面には、例えば窒化膜等のパッシベーション膜２４が形成されている。このパッシベーション膜２４は、電極２３の形成位置だけ除去されており、よって電極２３はパッシベーション膜２４から露出した構成とされている。また、パッシベーション膜２４の上部には、例えばポリイミド等の絶縁膜２５が形成されている。この絶縁膜２５の電極２３と対向する位置には、スルーホールが形成される。
【００３１】
再配線２６は、この絶縁膜２５の上部にパターン形成される。具体的には、先ず絶縁膜２５上に電解めっき法或いは無電階めっき法を用いて銅膜を形成する。この際、銅膜はスルーホール内にも形成され、電極２３と接続する。続いて、この銅膜上に所定のパターンを有したレジストを形成し、これをマスクとして銅膜をエッチングし、所定パターンの再配線２６を形成する。
【００３２】
次に、再配線２６が形成されたパッシベーション膜２４上にモールド樹脂２７を形成すると共に、このモールド樹脂２７の第２のバンプ１７の配設位置に開口部を形成する。そして、この開口部を介して第２のバンプ１７を再配線２６に接続する。尚、第２のバンプ１７を再配線２６に接続する際、再配線２６に銅ポール（先端部を残しモールド樹脂２７に埋設された状態）を形成しておき、この銅ポールの先端部に第２のバンプ１７を配設する構成としてもよい。
【００３３】
上記のように形成される再配線２６は、レジストパターンの設定により任意の形状に形成することが可能である。従って、たとえず図７に破線で示す位置に電極２３が存在していたとしても、再配線２６のパターンを積層領域１８Ａの外部まで引き出すことができ、よって積層領域１８Ａの外部に第２のバンプ１７を配設することが可能となる。これにより、積層領域１８Ａを主面１５に形成しても、電極２３と第２のバンプ１７との電気的接続において不都合が生じるようなことはない。
【００３４】
一方、基板１１の主面１５に形成される複数の電極２３は、信号用の電極と電源・グランド用の電極が存在する。また、上記のように再配線２６により電極２３の形成位置に対して第２のバンプ１７の配設位置を自由度を持って設定することができる。そこで本実施例では、全体として略Ｌ字状に配置された複数の第２のバンプ１７の内、積層領域１８Ａに近接した位置に信号用の第２のバンプ１７の配設領域２０（以下、信号用バンプ配設領域２０という）を形成し、この信号用バンプ配設領域２０の外側に電源・グランド用の第２のバンプ１７の配設領域２１（以下、電源・グランド用バンプ配設領域２１という）を形成した。
【００３５】
次に、本実施例に係る半導体装置１０における、第１の半導体チップ１２と第２の半導体チップ１３Ａ〜１３Ｄの積層構造について説明する。
【００３６】
基板１１上に第１の半導体チップ１２と第２の半導体チップ１３Ａ〜１３Ｄとを積層して実装するには、図６に示すように４個の第２の半導体チップ１３Ａ〜１３Ｄを積層領域１８Ａ〜１８Ｄが中央に位置するように組み合わせる。前記のように第１の半導体チップ１２と各第２の半導体チップ１３Ａ〜１３Ｄは同一形状とされており、積層領域１８Ａ〜１８Ｄの面積は各第２の半導体チップ１３Ａ〜１３Ｄの面積に対して２５％とされており、かつ積層領域１８Ａ〜１８Ｄの形成位置はその外周４辺の内の２辺が主面１５の外周縁２８ａ，２８ｂとなるよう構成されている（即ち、主面１５のコーナー部に形成されている）。
【００３７】
よって、４個の第２の半導体チップ１３Ａ〜１３Ｄを積層領域１８Ａ〜１８Ｄが中央に位置するように組み合わせることにより、積層領域１８Ａ〜１８Ｄの全体の形状は第１の半導体チップ１２の形状と同一形状となる。第１の半導体チップ１２は、その背面（主面１４と反対側の面）が積層領域１８Ａ〜１８Ｄに当接した状態で基板１１に実装される。
【００３８】
図５に示すように、第１の半導体チップ１２及び第２の半導体チップ１３Ａ〜１３Ｄが基板１１に実装される際、第１の半導体チップ１２の背面が積層領域１８Ａ〜１８Ｄに当接する。即ち、積層領域１８Ａ〜１８Ｄにおいて、第１の半導体チップ１２と第２の半導体チップ１３Ａ〜１３Ｄは積層された構造となる。
【００３９】
また、積層領域１８Ａ〜１８Ｄは第２のバンプ１７が形成された主面１５にもうけられているため、第１の半導体チップ１２に第２の半導体チップ１３Ａ〜１３Ｄが積層された状態で、第１のバンプ１６及び第２のバンプ１７は同一側に配置された状態となる。即ち、第１のバンプ１６及び第２のバンプ１７の全てを基板１１に対向させた状態とすることができる。これにより、第１の半導体チップ１２及び第２の半導体チップ１３Ａ〜１３Ｄを基板１１に対してフリップチップ接合することが可能となる。
【００４０】
尚、第１の半導体チップ１２に配設される第１のバンプ１６に対し、第２の半導体チップ１３Ａ〜１３Ｄに配設される第２のバンプ１７は大径とされている。よって、第１の半導体チップ１２の上部に第２の半導体チップ１３Ａ〜１３Ｄを積層しても、第２の半導体チップ１３Ａ〜１３Ｄを確実に基板１１に接続することができる。
【００４１】
上記した本実施例の係る半導体装置１０では、基板１１上に同一面積を有した５個の半導体チップ１２，１３Ａ〜１３Ｄを実装した構成としている。この際、仮に各半導体チップ１２，１３Ａ〜１３Ｄ（個々の半導体チップの面積をＳとする）を基板１１上に平面的に実装した場合を想定すると、基板１１の面積は少なくとも５×Ｓの面積が必要となる。
【００４２】
これに対して本実施例のように第１の半導体チップ１２上に第２の半導体チップ１３Ａ〜１３Ｄを積層することにより、第１の半導体チップ１２は第２の半導体チップ１３Ａ〜１３Ｄの下部にこれを跨った状態で配置された構成となる。このため基板１１の面積を４×Ｓとすることができ、基板１１の面積を半導体チップの１個分の面積分だけ小さくすることができ、よって半導体装置１０の小型化を図ることができる。また、本実施例に係る半導体装置１０では、装置内にワイヤループを形成する領域を設ける必要がないため、これによっても半導体装置１０の小型薄型化を図ることができる。
【００４３】
一方、本実施例に係る半導体装置１０の電気的特性に注目すると、第１の半導体チップ１２及び第２の半導体チップ１３Ａ〜１３Ｄは、全て基板１１に対してフリップチップ接合した構成となっている。このため、ワイヤを用いて電気的接続を行う方法に比べ、各半導体チップ１２，１３Ａ〜１３Ｄと基板１１との間におけるインピーダンスが低減されて電気的特性が向上し、よって各半導体チップ１２，１３Ａ〜１３Ｄの高速化に対応することができる。
【００４４】
更に、本実施例では積層領域１８Ａに近接した位置に信号用バンプ配設領域２０を形成し、この信号用バンプ配設領域２０の外側に電源・グランド用バンプ配設領域２１を形成した構成としている（図７参照）。この構成とすることにより、第１の半導体チップ１２の信号電極と第２の半導体チップ１３Ａ〜１３Ｄの信号電極を基板１１を介して短い距離で接続することが可能となる。よって、第１の半導体チップ１２と第２の半導体チップ１３Ａ〜１３Ｄとの間における電気的特性の向上を図ることができ、高速化を図ることができる。
【００４５】
図９（Ａ）〜（Ｃ）は、上記した第２の半導体チップ１３Ａ〜１３Ｄの他実施例である第２の半導体チップ１３Ｅ〜１３Ｇを示している。尚、図９において、図４乃至図８に示した構成と対応する構成については同一符号を付して差の説明を省略する。
【００４６】
図９（Ａ）〜（Ｃ）に示した各第２の半導体チップ１３Ｅ〜１３Ｇは、積層領域１８Ｅ〜１８Ｇが主面１５の外周に接した位置に形成され、その外周４辺の内の２辺が主面１５の４つの外周縁２８ａ〜２８ｄの内の外周縁２８ａ，２８ｂとなるよう構成されている点では同一構成とされている。よって、各第２の半導体チップ１３Ｅ〜１３Ｇの積層領域１８Ｅ〜１８Ｇは、主面１５のコーナー部に形成された構成とされている。
【００４７】
図９（Ａ）に示す第２の半導体チップ１３Ｅは、積層領域１８Ｅの形状を長方形状とすると共に、その面積を主面１５の面積の５０％としたことを特徴とするものである。本発明者の実施権では、積層領域１８Ｅの面積を主面１５の面積に対して５０％を超える面積とすると、再配線２６の引き回しが困難になると共に実装時における第２の半導体チップ１３Ｅ自体の安定性がなくなる。また、上記した実施例で示した積層領域１８Ａ〜１８Ｄの面積を主面１５の面積に対して２５％未満とすると、積層効率が低下してしまい半導体装置１０の小型化を有効に行うことができない。このため、積層領域１８Ａ〜１８Ｇの主面１５に対する面積は、２５％以上５０％以下であることが望ましい。
【００４８】
図９（Ｂ）に示す第２の半導体チップ１３Ｆは、積層領域１８Ｆの掲示用を三角形状としたものである。また、図９（Ｃ）に示す第２の半導体チップ１３Ｇは、積層領域１８ＧをＬ字状に形成したものである。このように、積層領域の形状は特定されるものではなく、上記した上限を満足するものであれば、種々の形状とすることが可能なものである。
【００４９】
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
【図面の簡単な説明】
【００５０】
【図１】図１は、従来の積層型半導体装置に用いられる各種半導体チッブの主面を示す図である。
【図２】図２は、従来の半導体装置で発生する問題点を説明するための図である（その１）。
【図３】図３は、従来の半導体装置で発生する問題点を説明するための図である（その２）。
【図４】図４は、本発明の一実施例である半導体装置の斜視図である。
【図５】図５は、図４におけるＡ−Ａ線に沿う断面図である。
【図６】図６は、第１の半導体チップと第２の半導体手チップの積層状態を説明するための分解斜視図である。
【図７】図７は、第２の半導体チップを拡大して示す斜視図である。
【図８】図８は、第２の半導体チップの再配線を説明するための断面図である。
【図９】図９は、第２の半導体チップの他の実施例を説明するための図である。
【符号の説明】
【００５１】
１０  半導体装置
１１  基板
１２  第１の半導体チップ
１３Ａ〜１３Ｇ  第２の半導体チップ
１４  主面（第１の主面）
１５  主面（第２の主面）
１６  第１のバンプ
１７  第２のバンプ
１８Ａ〜１８Ｇ  積層領域
２０  信号用バンプ配設領域
２１  電源・グランド用バンプ配設領域
２２  チップ本体
２３  電極
２６  再配線
２７  モールド樹脂
２８ａ〜２８ｄ  外周辺
【図１】
2009054970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009054970.tif 000008
【図７】
2009054970.tif 000009
【図８】
2009054970.tif 000010
【図９】
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