(57)【要約】【課題】チップ内の信号伝達遅延を解消し、素子の破壊耐量の向上及び信頼性の向上を図る。【解決手段】半導体装置１０は、第１導電型の半導体基板２１と、第１導電型の第１の拡散層２２と、第１の拡散層２２の内部に形成された第２導電型の第２の拡散層２３と、第２の拡散層２３の表面に選択的に形成され第１導電型の第３の拡散層２７とを備える。第２の拡散層２３の内部にはトレンチ２４が形成され、その内側に絶縁膜２５を介して導電膜が埋め込まれてゲート電極１４が形成される。さらに、第３の拡散層２７と接続する第１主電極と、半導体基板２１と接続する第２主電極と、ゲート電極の両端に接続されるバスライン１２とを含む。ゲート電極１４の抵抗値が、ゲート電極の両端１５から中央部１６に向かうに従って減少することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の面に形成され、前記半導体基板より不純物濃度の低い第１導電型の第１の拡散層と、
前記第１の拡散層の内部に形成された第２導電型の第２の拡散層と、
前記第２の拡散層の表面に選択的に形成された第１導電型の第３の拡散層と、
前記第２の拡散層の内部に形成されたトレンチの内側に絶縁膜を介して導電膜が埋め込まれて形成されたゲート電極と、
前記第３の拡散層と接続する第１の主電極と、
前記半導体基板と接続する第２の主電極と、
前記ゲート電極の両端に接続されるバスラインと、
を備え、
前記ゲート電極の抵抗値が、前記ゲート電極の両端から中央部に向かうに従って減少することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、その両端から中央部に向かうに従って断面積が徐々に大きくなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、その両端から中央部に向かうに従って不純物ドープ濃度が徐々に増加することを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の第１の面上に、前記半導体基板より不純物濃度の低い第１導電型の第１の拡散層を形成する工程と、
前記第１の拡散層の内部に第２導電型の第２の拡散層を形成する工程と、
チップの外周部にバスラインを形成する工程と、
前記第２の拡散層の内部に、前記チップの外周部から中央部に向かって連続的に開口幅の増加するマスクを使って、ドライエッチングによりトレンチを形成する工程と、
前記トレンチの内側面に絶縁膜を形成する工程と、
前記トレンチの内部に導電膜を埋め込んで、両端が前記バスラインと接続するゲート電極を形成する工程と、
前記第２の拡散層の表面に不純物イオン注入により第１導電型の第３の拡散層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板の第１の面上に、前記半導体基板より不純物濃度の低い第１導電型の第１の拡散層を形成する工程と、
前記第１の拡散層の内部に第２導電型の第２の拡散層を形成する工程と、
チップの外周部にバスラインを形成する工程と、
前記第２の拡散層の内部に、ドライエッチングによりトレンチを形成する工程と、
前記トレンチの内側面に絶縁膜を形成する工程と、
前記トレンチの内部に導電膜を埋め込んで、両端が前記バスラインと接続するゲート電極を形成する工程と、
前記ゲート電極の両端から中央部に向かって間欠的に長さの異なる開口部が設けられたマスクを使って、前記導電膜に不純物を注入する工程と、
前記第２の拡散層の表面に不純物注入により第１導電型の第３の拡散層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ、ＩＧＢＴ等のゲート電極に多結晶シリコン（以下、ポリシリコンという）が使用されてきた。ポリシリコンは金属と比べ抵抗率が高いため、ポリシリコンの上にタングステン等のシリサイド膜を形成して抵抗率を低下させる方法が開発されている（例えば、特許文献１）。
【０００３】
しかし、ゲート幅が０．３μｍ以下の高集積設計ルールでは、ポリシリコンのゲート電極上にシリサイド膜を堆積することはプロセス的に困難である。また、ゲート電極の両端はアルミニウムのバスラインと接続されており、チップに入力されたゲート信号はバスラインを経由してゲート電極を通じてそれぞれの素子に達する。バスラインから近い素子と、バスラインから離れた素子とでは、バスラインから素子までの電気抵抗が異なるため、信号の到達時間に差が生じ、同一のチップ内の各素子間で信号遅延が発生する。また、素子の破壊耐量の低下、信頼性の低下につながる。
【特許文献１】特開２００２−２０８６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、チップ内の信号伝達遅延を解消し、素子の破壊耐量の向上及び信頼性の向上を図ることを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの態様において、半導体装置は、第１導電型の半導体基板と、半導体基板の第１の面に形成され、半導体基板より不純物濃度の低い第１導電型の第１の拡散層と、第１の拡散層の内部に形成された第２導電型の第２の拡散層と、第２の拡散層の表面に選択的に形成された第１導電型の第３の拡散層と、第２の拡散層の内部に形成されたトレンチの内側に絶縁膜を介して導電膜が埋め込まれて形成されたゲート電極と、第３の拡散層と接続する第１の主電極と、半導体基板と接続する第２の主電極と、ゲート電極の両端に接続されるバスラインとを備え、ゲート電極の抵抗値が、ゲート電極の両端から中央部に向かうに従って減少することを特徴とする。
【０００６】
本発明の他の態様において、半導体の製造方法は、第１導電型の半導体基板の第１の面上に、半導体基板より不純物濃度の低い第１導電型の第１の拡散層を形成する工程と、第１の拡散層の内部に第２導電型の第２の拡散層を形成する工程と、チップの外周部にバスラインを形成する工程と、第２の拡散層の内部に、チップの外周部から中央部に向かって連続的に開口幅の増加するマスクを使って、ドライエッチングによりトレンチを形成する工程と、トレンチの内側面に絶縁膜を形成する工程と、トレンチの内部に導電膜を埋め込んで、両端がバスラインと接続するゲート電極を形成する工程と、第２の拡散層の表面に不純物イオン注入により第１導電型の第３の拡散層を形成する工程とを備えることを特徴とする。
【０００７】
本発明の他の態様において、半導体装置の製造方法は、第１導電型の半導体基板の第１の面上に、半導体基板より不純物濃度の低い第１導電型の第１の拡散層を形成する工程と、第１の拡散層の内部に第２導電型の第２の拡散層を形成する工程と、チップの外周部にバスラインを形成する工程と、第２の拡散層の内部に、ドライエッチングによりトレンチを形成する工程と、トレンチの内側面に絶縁膜を形成する工程と、トレンチの内部に導電膜を埋め込んで、両端がバスラインと接続するゲート電極を形成する工程と、ゲート電極の両端から中央部に向かって間欠的に長さの異なる開口部が設けられたマスクを使って、導電膜に不純物を注入する工程と、第２の拡散層の表面に不純物注入により第１導電型の第３の拡散層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、チップ内の信号伝達遅延が解消され、素子の破壊耐量が向上し、かつ信頼性が向上する。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明に係る半導体装置の実施の形態について詳細に説明する。
【００１０】
[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体装置の平面図を示したものである。ここでは、絶縁ゲート型のＭＯＳＦＥＴを例にとって説明するが、ＩＧＢＴであってもよい。
【００１１】
本実施の形態に係る半導体装置１０は、以下で詳細に説明するＭＯＳＦＥＴの形成された半導体基板１１と、その外周部に設けられた例えばアルミニウムから成るバスライン１２と、バスライン１２と電気的に接続するように外周部の一箇所に設けられたゲート信号入力部１３とにより１つのチップが形成されて構成されている。チップの長手方向には、ポリシリコンから成る複数のゲート電極１４が等間隔で配置されている。ゲート電極１４の両端１５、１７は、バスライン１２に接続されている。以下で詳細に説明するように、ゲート電極１４の上部には層間絶縁膜が形成され、その上面はアルミニウムなどの金属膜で覆われている。図１では、説明の都合上、これらは除かれている。ゲート信号入力部１３から入力されたゲート信号は、バスライン１２を通じて、各ゲート電極１４に入り、それぞれのＭＯＳＦＥＴを駆動する。
【００１２】
本実施の形態の特徴は、ゲート電極１４の幅が、バスライン１２と接続する両端１５、１７から中央部１６に向かって連続的に広くなるように形成されている点にある。具体的には一例として、中央部１６でのゲート電極１４の幅は、両端１５、１７での幅より約１０％広い。このようにゲート電極１４の幅をバスライン１２からの距離に応じて連続的に広くなるように形成することにより、ゲート電極１４の断面積が連続的に大きくなり、抵抗値が両端１５、１７から中央部１６に向かって連続的に減少する。その結果、ゲート電極１４の抵抗のアンバランスを解消することができ、チップ内での信号遅延の発生を防止することができる。
【００１３】
次に、本実施の形態に係る半導体素子１０について詳細に説明する。図２は、図１のＡ−Ａ’断面図を示す。ＭＯＳＦＥＴは、ドレイン領域となるＮ+型半導体基板２１と、その上に形成されたＮ型拡散層２２と、その上に形成されたＰ型拡散層２３から成る半導体基板１１を含む。Ｐ型拡散層２３はＰ型ウェルであってもよい。
【００１４】
Ｐ型拡散層２３の表面には選択的にＮ型拡散層２２より高濃度で不純物イオンがドープされたＮ+型拡散層２７が形成されている。このＮ+型拡散層２７はＭＯＳＦＥＴのソース領域を構成する。半導体基板１１の表面から、Ｎ型拡散層２２に達するようにトレンチ２４が形成されている。トレンチ２４の内側面には例えばシリコン酸化膜のような絶縁膜からなるゲート酸化膜２５が堆積されている。このゲート酸化膜２５を介してトレンチ２４の内部にはポリシリコンが埋め込まれ、これがゲート電極１４となる。ゲート電極１４は図２の紙面と垂直方向に伸長し、その両端が上記したバスライン１２と接続する。本実施の形態において、トレンチ２４の幅Ｗを長手方向に沿って両端１５、１７から中央部１６に向かって連続的に増加させることにより、ゲート電極１４の断面積Ｓが連続的に増加し、抵抗値が両端１５、１７から中央部１６に向かうにつれて小さくなる。トレンチ２４の側面に面したＰ型拡散層２３の領域は、ゲート電極１４に閾値を超える駆動電圧が印加された時に反転層が形成されチャネル領域となる。
【００１５】
ポリシリコンから成るゲート電極１４の上部には例えばシリコン酸化膜などの層間絶縁膜２６が堆積されている。層間絶縁膜２６はパターニングされて、コンタクトホール３４が形成されている。層間絶縁膜２６によりゲート電極１４とＮ+型拡散層２７とは互いに絶縁されている。半導体基板１１の表面全体に例えばアルミニウムのような金属膜２８が堆積され、コンタクトホール３４を通じてＮ+型拡散層２７及びＰ型拡散層２３と接続する。金属膜２８はＭＯＳＦＥＴのソース電極を構成する。半導体基板１１の裏面には、例えばアルミニウム、銅などの金属膜２９が堆積されている。金属膜２９はＭＯＳＦＥＴのドレイン電極を構成する。
【００１６】
次に、本実施の形態に係る半導体装置の製造方法について詳細に説明する。図３Ａから３Ｊは本実施の形態に係るＭＯＳＦＥＴの製造工程を概略的に示したものである。
【００１７】
まず、工程１として、図３Ａに示すように、Ｎ／Ｎ+型半導体基板１１を用意する。半導体基板２０は、例えばリン（Ｐ）をＮ型拡散層２２より高濃度で不純物ドープし熱拡散して得られたＮ+型半導体基板２１上に、Ｎ型半導体層２２をエピタキシャル成長させて得ることができる。次いで、表面を熱酸化させてシリコン酸化膜３０を形成する。
【００１８】
次に、工程２として、図３Ｂに示すように、例えば、ボロン（Ｂ）を例えば、５ｋｅＶ〜４０ｋｅＶ、イオン濃度２．０×１０１４ｃｍ−２〜５．０×１０１５ｃｍ−２の条件でイオン注入する。次いで、アニール処理を行い熱拡散させてＰ型拡散層２３を形成する。
【００１９】
次に、工程３として、図３Ｃに示すように、半導体基板１１の表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使ってトレンチ２４を形成するべき位置に開口を有するマスク３１を形成する。ここで、マスク３１の開口幅は端部１５（図１）から長手方向に連続的に増加し中央部１６（図１）で最大となり端部１７（図１）に向かって減少するように形成されている。開口幅の増減は、滑らかな曲線により構成されるのが好ましいが、それ以外でもステップ状に増減するように構成されてもよい。次いで、該マスク３１を使って、ＲＩＥ等のドライエッチング（異方性エッチング）により、半導体基板１１の表面からＮ型半導体層２２まで達するトレンチ２４を形成する。次いで、熱酸化により、トレンチの内側面にシリコン酸化膜２５を形成する。シリコン酸化膜２５はゲート酸化膜として機能する。次いで、マスク３１を除去する。
【００２０】
次に、工程４として、図３Ｄに示すように、例えばＣＶＤ等により半導体基板１１の表面全体にポリシリコン膜３５を堆積し、トレンチ２４の内部にポリシリコンを埋め込む。
【００２１】
次いで、工程５として、図３Ｅに示すように、半導体基板１１の表面をＣＭＰ等により平坦化する。その後、基板表面を熱酸化する。
【００２２】
次に、工程６として、図３Ｆに示すように、半導体基板１１の表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ソース領域を形成するべき位置に開口を有するマスク３２を形成する。
【００２３】
続いて、工程７として、図３Ｇに示すように、該マスク３２を使って、例えば砒素（Ａｓ）を、例えば、３０ｋｅＶ〜６０ｋｅＶ、イオン注入量２．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２の条件でイオン注入する。これにより、ソース領域２７が形成される。次いで、マスク３２を除去する。
【００２４】
次に、工程８として、図３Ｈに示すように、プラズマＣＶＤ等により半導体基板１１の表面全体にシリコン酸化膜のような層間絶縁膜２６を堆積する。
【００２５】
次いで、工程９として、図３Ｉに示すように、層間絶縁膜２６の表面にフォトレジストを塗布し、コンタクト領域に開口を有するマスク３３を形成する。該マスク３３を使って、ＲＩＥ等のドライエッチングにより、コンタクトホール３４を形成する。次いで、マスク３３を除去する。
【００２６】
次に、工程１０として、図３Ｊに示すように、半導体基板１１の表面全体に例えばアルミニウムのような金属膜２８をスパッタ法で堆積する。これが、ソース電極となる。次いで、半導体基板１１の裏面側にスパッタ法により例えばアルミニウムのような金属膜２９を堆積する。これが、ドレイン電極となる。
【００２７】
本実施の形態によれば、ゲート電極の抵抗値をマスクの形状により変化させることができる。その結果、余分な工程を必要とせず、チップ内部での信号遅延の発生の問題を解消することができ、信頼性の高い半導体素子を提供することができる。
【００２８】
[第２の実施形態]
次に、本発明に係る半導体装置の第２の実施形態について説明する。第２の実施形態は、ゲート電極の幅が両端及び中央部において一定であるが、ポリシリコンに対してゲート電極の伸長方向に沿って濃度勾配を有するように不純物イオンがドープされる点で第１実施の形態と異なっている。以下、図面を参照して本実施形態について詳細に説明する。尚、第１の実施形態と同一の構成要素については、同一符号で示す。
【００２９】
図４は、本発明の第２の実施形態に係る半導体装置４０の平面図を示したものである。ゲート電極４１は、長手方向に伸長し、その両端４２、４４においてアルミニウムのバスライン１２と接続している。ゲート電極４１はポリシリコンから成り、その幅は長手方向に沿って一定である。ゲート電極４１には、例えばリン（Ｐ）などの不純物イオンがドープされており、また、以下で詳細に説明するように、不純物イオンのドープ濃度は、ゲート電極の伸長方向に沿って所定の濃度勾配を有する。具体的には、ゲート電極４１の一方の端部４２から中央部４３に向かって不純物ドープ濃度が増加し、中央部で最大となり、他方の端部４４に向かって再び減少するような不純物イオンの濃度勾配となっている。
【００３０】
次に、本実施形態に係る半導体装置４０の製造方法について説明する。ゲート電極４１を形成する工程以外は上記した第１実施形態と同じなので説明を省略する。
【００３１】
上記した第３工程において、伸長方向に幅の一定なゲート電極４１を形成する。
【００３２】
次に、第４工程において、図５に示すようなマスク５０を使って、ポリシリコンに例えばリン（Ｐ）のような不純物イオンをイオン注入する。マスク５０は、ゲート電極４１の伸長方向に沿って所定の間隔で設けられた複数のスリット５４から構成されている。各スリットは、マスク５０の両端５１、５２から中央部５３に向かうにしたがって長さＬが徐々に長くなり、その面積が徐々に広くなるように形成されている。マスク５０を使って、ゲート電極４１のポリシリコンにイオン注入を行うことにより、不純物ドープ濃度は、ゲート電極４１の両端４２、４４において低く、中央部４３において高くなるような濃度プロファイルとなる。その結果、ゲート電極４１の抵抗率は両端４２、４４より中央部４３の方が低くなる。
【００３３】
以降の工程については、上記した第１実施形態と同様なので説明を省略する。
【００３４】
本実施形態によれば、ポリシリコン上にシリサイドを形成しなくとも、ゲート電極の伸長方向に沿って抵抗率を変化させることができる。その結果、チップ内部での信号遅延の発生の問題を解消することができ、信頼性の高い半導体素子を提供することができる。
【００３５】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、第２実施形態で使用するマスク５０の形状はこれに限定されず、スリットの数及び幅は任意に変更可能である。また、ゲート電極として、ポリシリコン以外の導電膜を埋め込むことも可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】本発明の第１実施形態に係る半導体装置のＡ−Ａ断面図である。
【図３Ａ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｂ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｃ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｄ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｅ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｆ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｇ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｈ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｉ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３Ｊ】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図４】本発明の第２実施形態に係る半導体装置の平面図である。
【図５】本発明の第２実施形態に係る半導体装置のゲート電極の製造に使用するマスクを略示したものである。
【符号の説明】
【００３７】
１０・・・半導体装置、    １１・・・半導体基板、    １２・・・バスライン、  １３・・・ゲート信号入力部、  １４・・・ゲート電極、  １５・・・端部、  １６・・・中央部、  １７・・・端部。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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