(57)【要約】【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。【解決手段】シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。【選択図】図１１
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【特許請求の範囲】
【請求項１】
シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ１ｕｍ以上の深さで１ｕｍ以上の幅の溝を作製し、この溝で囲まれた島部が該溝で絶縁分離されているシリコン基板。
【請求項２】
シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ１ｕｍ以上の深さで１ｕｍ以上の幅の溝があり、該溝の深さが０．５ｕｍ以下のシャロートレンチアイソレイションを囲むことを特徴とする請求項１に記載のシリコン基板。
【請求項３】
第１のチップと、第２チップとを分離するスクライブラインの平面位置にＤＴＩがあることを特徴とする請求項１に記載のシリコン基板。
【請求項４】
前記溝がその内側にさらに、溝を形成していることを特徴とする請求項１に記載のシリコン基板。
【請求項５】
深さの違う前記溝を複数もつことを特徴とする請求項１に記載のシリコン基板。
【請求項６】
前記複数の溝をその１個の外形寸法以下の距離で集合させたことを特徴とする請求項５に記載のシリコン基板。
【請求項７】
基板の口径が３００ｍｍであることを特徴とする請求項１から６のいずれかに記載のシリコン基板。
【請求項８】
前記溝を作製してからＳＴＩを作製することを特徴とする請求項１から７のいずれかに記載の基板を用いるデバイスの製造方法。
【請求項９】
前記請求項１から７のいずれかに記載の基板を用い、前記請求項８に記載の方法で製造したデバイス。
【請求項１０】
前記請求項１から７いずれかに記載の基板を用いて製造したデバイスにおいて、前記溝をまたぐ配線があることを特徴とするデバイス。
【請求項１１】
基板裏面を研磨して溝で囲まれる基板内側部と溝の外部基板が電気的に絶縁分離されたことを特徴とするデバイス。
【請求項１２】
前記溝で絶縁分離された内側部のシリコン基板を裏面からエッチ除去してできる空洞にメタル材料を埋め込むことにより基板表面に作製された配線と導通する貫通裏面電極を作製したことを特徴とする請求項１１に記載のデバイス。
【請求項１３】
一個の前記溝の外形より短い距離で集合させた複数の貫通裏面電極を有することを特徴とする請求項１２に記載のデバイス。
【請求項１４】
請求項１３に記載の集合させた複数の貫通裏面電極を囲む溝を有することを特徴とする請求項１２または請求項１３に記載のデバイス。
【請求項１５】
基板表面に前記貫通裏面電極と導通するフロントバンプを持つことを特徴とする請求項１２から請求項１４のいずれかに記載のデバイス。
【請求項１６】
基板表面に前記貫通裏面電極と導通するフロントバンプを持つ請求項１２から請求項１４のいずれかに記載のデバイスを搭載した基板を積層したデバイス。
【請求項１７】
基板表面に前記貫通裏面電極と導通するフロントバンプを持つ請求項１２から請求項１４のいずれかに記載のデバイスにおいて、バンプの数が前記貫通裏面電極の数より少ないことを特徴とするデバイス。
【請求項１８】
前記溝の内側部と外側部とが電気絶縁された同一基板上に第１および第２の基板チップを形成した請求項１１に記載のデバイスにおいて、それぞれが前記請求項１２および１３に記載の前記貫通裏面電極を有することを特徴とするデバイス。
【請求項１９】
基板裏面に形成した電極で基板表面のデバイスの電気テストを行うことを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電位の大きく異なるデバイスでも絶縁させるアイソレイション構造を有し、様々な機能をもつ基板チップを積層することができるシリコン基板、デバイスの製造方法、デバイスおよびテスト方法に関する。
【背景技術】
【０００２】
従来より、機能の違うデバイスをチップの上に集積するという要求がある。その現われの一つが、システムＬＳＩである。ＣＰＵ、キャシュメモリー、ＦＰＧＡ、不揮発性メモリ（フラッシュメモリー、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭなど）、パワーデバイス、ＲＦアナログデバイス、発光受光デバイス、撮像デバイス、センサーデバイス、ＭＥＭＳデバイスなどのデバイスがそれである。
【０００３】
これらは、違う電位や電圧領域を用いるため、同じ製造プロセスで作ることはできない。従って、別々に製造してプリント基板の上でそれらを接続するという手法がとられている。
【０００４】
また、基板ウエハが、化合物である場合には、同じ基板は選べないが、同じシリコンウエハの上に作るのであれば、集積できる組み合わせは存在する。例えば、パワーデバイスとＬＳＩであるなら電源電圧の違いはあるが集積は可能である。
【０００５】
ところが、このとき、課題になるのが、使用電圧領域の大きな差である。電圧の大きな差や電位が違うと、それを絶縁分離する必要がある。例えば、１Ｖ領域と５００Ｖ領域で動作できるデバイスを一つのチップに集積できると、機能集積の範囲が増す。
【０００６】
実際、電線を細くして重量を軽くするために、電圧を高くし、電流を低減する高インピダンスの電力制御で自動車搭載のデバイスは設計される。低電圧動作のメモリーデバイスと高電圧動作の電力デバイスとがシリコン基板の上に設計される需要が増えている。
【０００７】
また、ウエハの表と裏とが電極で接続され、基板ウエハと電極が絶縁されれば、チップの積層により、さらに違う設計ルールの機能デバイスを一つのデバイスとして作成することができる。これを発展させると３次元に積層された機能デバイスは人口知能デバイスと同じくらいの機能をもつことができるであろう。また、ＲＦ通信でつながる人口知能ロボットが近未来に可能になる可能性もある。
【０００８】
デバイスをシリコン基板ウエハ（以後シリコン基板という）の上に作るとき、トランジスタ同士を電気絶縁するのが、アイソレイション技術である。アイソレイションは、素子分離ともいう。一般の半導体デバイス工程では、このアイソレイションの工程が最初の工程になる。図２８にこれまでに知られたアイソレイション技術の主要なものを模式的に示す。
【０００９】
アイソレイション技術は、デバイスの進化に伴い、変化した歴史がある。図示はしてないがｐｎ接合分離では、逆バイアス状態を維持できるように電位配分を設計して用いていた。しかし、ｐｎ接合が隣接して存在すると、例えば、ｐｎｐｎのようなバイポーラトランジスタが、正帰還接続された構造を作り出しサイリスタの回路を作るため、正帰還利得が得られないくらいに互いに接合を遠ざけることが必要だった。
【００１０】
これでは、デバイスの高密度化ができないため、ＬＯＣＯＳ法が１９７１年のころ開発された。これは、厚い絶縁物を素子間に生成させる方法である。シリコン窒化膜をマスクにして、シリコンウエハを酸化すると、マスクされてない部分のシリコンが酸化されて膨らみ絶縁構造が作製できる。このとき、マスクの境目にバーズビーク状の横広がり部分が発生する。これがトランジスタを作製する活性領域を狭くするという微細化の妨げになった。
【００１１】
この対策として、図２８（Ｅ）に示すシャロートレンチアイソレイション（以後ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が開発された。これをＣＭＯＳのアイソレイションに使用した例を図２９に概略的に示す。この図に示すように、ｐウエルとｎウエルがＳＴＩで分離される。トランジスタ同士もＳＴＩで分離される。ＳＴＩの深さは０．４ｕｍが一般的であるが、これは、デバイスの世代による。これらのことから、ＳＴＩは高密度にデバイスを集積するので適している。
【００１２】
さらに、深さは、ほぼ基板面内で一定であり、微細に設計するとさらに浅くなる。そのため、大電力を扱う、または高電圧を扱うデバイスには、ＳＴＩは使用できず、従来のＬＯＣＯＳ法、または、絶縁膜を積み上げて厚くすることが必要であった。また、ＳＴＩを使うデバイスでは、化学機械研磨（以後ＣＭＰという）という平坦化技術で、平坦にする表面加工を同一面内で行うため、ＳＴＩとＬＯＣＯＳの混在は商品のための工程設計上できなかった。従って、低電圧動作の高密度あるいは高速高密度デバイスと大電力または高電圧デバイスを同じチップに高密度で混載することは行われていなかった。
【００１３】
しかし、ＳＴＩの技術は、当時の大電力または高密度デバイスであったバイポーラデバイスのアイソレイション技術のＵ溝アイソレイションという技術の延長にあった。Ｕ溝の構造例を図２８（Ｅ）に示す。この構造例では、バイポーラトランジスタのコレクタ層となるｎ＋埋没層まで溝を到達させて素子を分離した。また、Ｕ溝だけでなく製造方法の容易な図２８（Ａ）に示すＶ溝アイソレイションも使用された。歴史的にみるとバイポーラデバイスは、高い耐圧と高密度化を要求したため、シリコンウエハにＵ字型やＶ字型の溝を作り、表面を酸化して、残りの溝をポリシリコンで埋めて、表面をＣＭＰで研磨するという技術を主としてアイソレイションを行っていた。
【００１４】
ＳＴＩの作製工程はこれらと製造方法の点で似ている。まず、シリコンウエハにシリコン窒化膜／シリコン酸化膜の積層膜を作り、ドライエッチの方法でこれをマスクに０．４ｕｍ程度の深さのシリコン溝を作る。この溝を酸化したあと（酸化しない場合もある）高密度プラズマＣＶＤ装置でシリコン酸化膜を埋め込み、これをＣＭＰで平坦に研磨して酸化膜でアイソレイションされたウエハ表面を得る。
【００１５】
これは、アイソレイションの幅は０．１ｕｍ以下にすることも可能であり，現在のＣＭＯＳデバイスの汎用のアイソレイション技術である。
【００１６】
以上は、素子レベルのアイソレイションの技術であるが、チップ全体を基板からアイソレイションする技術がある。これを図２８（Ｂ）に示す。
【００１７】
図２８（Ｂ）に示す技術は、ウエハにＶ字型の大きな溝を作り、それを酸化して、溝を基板になるくらいの厚みである５００ｕｍのポリシリコンで埋めてしまい、もとのシリコン基板ウエハ側を研磨除去してポリシリコン基板の上に酸化膜でアイソレイションされたシリコンの島を作る。このシリコン島に、デバイスを作製すると完全に基板と他の島からアイソレイションされたデバイスチップの島をポリシリコン基板チップの上に作製できる。そのため、１００Ｖの商用電源で直接動作するＩＣには、これが使用された。
【００１８】
上記の技術では、電位や電圧の大きく違う機能のデバイスを一つのチップの上に集積できるのと、大電力と高密度の両方のＶＬＳＩの作製が可能である。しかし、大電力・高密度・高速という機能の違うデバイスの集積には新しいアイソレイション設計技術が必要である。
【００１９】
以上は、素子の電気的アイソレイションについて全体を述べた。素子分離ではなく、チップ同士を分離するのに、本発明の構造を作るために使われる工程技術の一つを用いる従来技術がある。
【００２０】
図３０に、この従来技術の主要部を示す。これは、インダクターとしてのコイルとキャパシターとしてのコンデンサーを結合してタンク回路を形成させた０．１５ｍｍのチップ同士を分離するために、レジストマスクを用いて幅が５０ｕｍ以下で、深さが１０ないし１００ｕｍの切溝を基板をダイシングしたい場所に作製し、そのあと基板の裏面を研磨してチップ同士を分離して、ＲＦで共振するパウダーを作るというものである。
【００２１】
基板を分離するために回路素子を形成する工程（図３０の素子形成工程）のあと、チップの分離のために行う、ガスによる深い基板エッチング工程（図３０のガスダイシング工程）を行う技術である。チップを物理的に分離するのが目的であるため、この技術で行う溝の中を絶縁物で埋める工程はない（例えば、非特許文献１参照。）。
【００２２】
【非特許文献１】（公序良俗違反につき、不掲載）
【発明の開示】
【発明が解決しようとする課題】
【００２３】
一般に、低くても１００Ｖ以上の電気的アイソレイション機能があることが機能の集積には望まれる。例えば、図２８（Ｂ）に示した誘電体分離の１００Ｖで動作するＩＣとＳＴＩ分離の３Ｖで動作するＩＣを一つのチップの上に作製したいという要望がある。しかし、大電力デバイスでは配慮しなくてもよいレベルでも、低電圧動作の高密度デバイスでは、製造工程で侵入する金属汚染が問題になる。
【００２４】
図３１に金属汚染の侵入と移動のモデルを示す。表面から侵入した金属粒子はトランジスタが作られる活性層と呼ばれる層で移動する。結晶欠陥に集まると、それが電流のリークパスを作り動作不良を引き起こす。貫通電極を備えたチップにおいては、それを囲む酸化膜に発生する欠陥を通して電極金属が活性層に侵入する確率がある。
【００２５】
電気的なアイソレイションのほかに、汚染金属の侵入や移動のアイソレイションも同時に考慮して、その対策になっていなくてはならないというのが従来の電気的アイソレイションと目的が異なっている。
【００２６】
つまり、物理的な深さだけでなく、汚染の移動に対する障壁になるアイソレイションであることが課題である。そのため、少なくとも活性層の厚みの深さ以上に深くて、厚い絶縁溝が必要である。溝形成は、基板の結晶欠陥と金属ゲッタリングを、まず合わせて考えねばならない。
【００２７】
また、高歩留まりを得るために、ＣＯＰ欠陥のないウエハとしてエピタキシャル基板ウエハが用いられる。ＣＯＰは、シリコン原子空孔が集積したもので、正８面体のボイドであり内側が酸化膜で覆われている。これを図３１にモデル的に示す。大きさは０．２ないし０．３ｕｍくらいのものがあり、小さいほうは統計的に分布して存在する。引き上げたインゴットには、必ず存在するのでＣＯＰを避けるために、ボロンを高濃度にドープしたシリコン基板上に、シリコンのエピタキシャル膜をＣＶＤ成長（化学気相成長）させて、それを用いる。その厚みは１ｕｍ、３ｕｍ、５ｕｍ、１１ｕｍのものが汎用のＬＳＩで使用される。
【００２８】
また、少なくともエピタキシャル層を互いに分離するため、これより深く溝を作ると、Ｖ字では開口部が広がる。従って、高集積を目指す商品では使用できない。また、ポリシリコンを埋めると電荷が蓄積したとき、内張りの酸化膜がゲートとして働き、巨大寄生ＭＯＳトランジスタができてしまう弊害がある。この弊害はＵ溝にした場合も同じである。また、基板を酸化した酸化膜はＣＯＰ欠陥による酸化膜欠陥を有するので、金属汚染はこの酸化膜欠陥を通して移動や侵入する。
【００２９】
一方、名前の通りＳＴＩは、深さが浅いので、電気的に表面をアイソレイションできるが、エピタキシャル層を完全に物理的に分離して、金属汚染の移動を阻止することはできない。そのためには、深さは少なくとも１ｕｍ以上は必要である。物理的に分離することは、ＣＭＯＳデバイスの深いウエル同士の分離のためにも必要である。エピタキシャル層は、ＣＯＰ（ｃｒｙｓｔａｌ  ｏｒｉｇｉｎａｔｅｄ  ｐａｒｔｉｃｌｅ）欠陥を含まないので少数キャリアが発生すると、ライフタイムが長いが、その少数キャリアが少ないうちは問題にならない。
【００３０】
しかし、ウエル同士が近くにあり、高電圧動作のインパクトイオニゼイションで、短時間で多量の少数キャリアが発生すると、それが、ドリフトしてウエルに到達する。これによる障害をさけるには、ウエル電位を電源で固定する回路を設けるか、ウエル間距離を遠ざけるか、高電圧デバイスを搭載しない設計にするなど方法がある。しかし、いずれも集積度と機能に設計制限を与えるので、この制限をなくす構造が望まれる。
【００３１】
高電圧のアイソレイションを望むとき、基板構造と関連してさらに、金属ゲッタリング機能の確保について配慮する必要がある。
【００３２】
ところが、基板の上のエピタキシャル層は、酸素を含まないので金属ゲッター作用がない。そこで、酸素を８Ｘ１０１７／ｃｍ３以上の濃度で含み、機械強度維持のためのボロンを高濃度で含むｐ型ウエハを基板に用いる。ゲッター機能の保持には１０ｕｍ以上の一定の厚みが必要であるため、チップとして薄く裏面を研磨されたときも１０ｕｍ以上の厚みの基板は残す。
【００３３】
従って、高い絶縁耐圧を得るためにアイソレイションの深さとしては、少なくとも活性層としてのエピタキシャル層を突ききることと、ゲッタリング作用のある基板を残すというアイソレイション設計が必要である。この深さまで溝を作り、絶縁物を埋めると電気的にも金属汚染の移動侵入防止にも、有効な高いアイソレイションが実現できる。実験では１ｕｍの厚みの酸化膜で５００Ｖ以上耐圧があるので、電流のパスが、酸化膜を横切る構造のときは、１ｕｍ以上の幅で深い溝を作り、酸化膜を埋めてアイソレイションすると確実に５００Ｖ以上のアイソレイションが可能である。
【００３４】
しかし、基板の電位が浮遊していると、少数キャリアの発生と流入で基板電位が不安定になる懸念があり、また、静電的に高電位に昇圧してしまうと、アーク放電破壊に至ると予測される。そのため、少数キャリアの流入を阻止する物理的に深いアイソレイションがデバイスでは求められる。
【００３５】
図３０に示した従来技術の製造工程にガスダイシングという工程がある。その工程では幅が５０ｕｍ以下で、深さが１０ないし１００ｕｍの切リ溝を作製する。この溝はチップの分離に用いるため、溝のままに残される。溝があると、そこに粒子やゴミ、汚染原因物が溜まり、基板表面に散乱するため、デバイスを製造することができない。つまり、デバイス製造には、この従来技術の目的とは違う溝が埋められた平坦な表面構造を必要とする。すなわち、表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現する必要がある。
【００３６】
次に、第２の課題について、説明する。図３１に貫通電極を示した。貫通電極は、シリコン基板を酸化して、その酸化膜を保護膜として金属材料を孔に埋める。しかし、前述したようにシリコン基板にはＣＯＰという欠陥が知られていたが、それが近年になり正八面体のボイド欠陥であり、大きさが統計的に分布して含まれているのが分かった。従って、シリコンを酸化して作る酸化膜の欠陥は避けがたい。高密度デバイスの素子が、０．１um以下と小さいときは、この欠陥と出会う確率は低いが、基板を貫通する電極は１０ないし１００umの長さのデバイスの部品であり、ＣＯＰ欠陥と出会う確率が高い。また、熱酸化膜は欠陥に出会うと、その部分には孔ができているか、薄くなる。仮に、それがゲート酸化膜にあると、トランジスタは不良になるという問題がある。
【００３７】
また、金属汚染を避けるには、金属ではなくポリシリコンを貫通電極材料に用いる従来例がある（沖テクニカルレビユー（ｐ６６，第２１１号Ｖｏｌ．７４  Ｎｏ．３、２００７年１０月））。これの主要部を図３２に示す。この例では、金属の代わりにドープしたポリシリコンが用いられている。ＤＲＡＭの積層などには、十分な低抵抗が得られたと記述されているが、導通時の抵抗を小さくさせる必要がある。例えば車載用のデバイスの積層を行うには、ポリシリコンでなく金属を充填した貫通電極からの金属汚染を阻止しなくてはならない。そのためには、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造が必要である。
【００３８】
そこで、本発明は、上記事情に鑑みてなされたものであり、表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有するシリコン基板、デバイスの製造方法、デバイスおよびテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明は、上記した課題を解決するために以下の事項を提案している。
【００４０】
（１）本発明は、シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ１ｕｍ以上の深さで１ｕｍ以上の幅の溝を作製し、この溝で囲まれた島部が該溝で絶縁分離されているシリコン基板を提案している。
【００４１】
（２）本発明は、（１）のシリコン基板について、シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ１ｕｍ以上の深さで１ｕｍ以上の幅の溝があり、該溝の深さが０．５ｕｍ以下のシャロートレンチアイソレイションを囲むことを特徴とするシリコン基板を提案している。
【００４２】
（３）本発明は、（１）のシリコン基板について、第１のチップと、第２チップとを分離するスクライブラインの平面位置にＤＴＩがあることを特徴とするシリコン基板を提案している。
【００４３】
（４）本発明は、（１）のシリコン基板について、前記溝がその内側にさらに、溝を形成していることを特徴とするシリコン基板を提案している。
【００４４】
（５）本発明は、（１）のシリコン基板について、深さの違う前記溝を複数もつことを特徴とするシリコン基を提案している。
【００４５】
（６）本発明は、（５）のシリコン基板について、前記複数の溝をその１個の外形寸法以下の距離で集合させたことを特徴とするシリコン基板を提案している。
【００４６】
（７）本発明は、（１）から（６）のシリコン基板について、基板の口径が３００ｍｍであることを特徴とするシリコン基板を提案している。
【００４７】
（８）本発明は、前記溝を作製してからＳＴＩを作製することを特徴とする（１）から（７）のいずれかに記載の基板を用いるデバイスの製造方法を提案している。
【００４８】
（９）本発明は、（１）から（７）のいずれかに記載の基板を用い、（８）に記載の方法で製造したデバイスを提案している。
【００４９】
（１０）本発明は、（１）から（７）のいずれかに記載の基板を用いて製造したデバイスにおいて、前記溝をまたぐ配線があることを特徴とするデバイスを提案している。
【００５０】
（１１）本発明は、基板裏面を研磨して溝で囲まれる基板内側部と溝の外部基板が電気的に絶縁分離されたことを特徴とするデバイスを提案している。
【００５１】
（１２）本発明は、（１１）のデバイスについて、前記溝で絶縁分離された内側部のシリコン基板を裏面からエッチ除去してできる空洞にメタル材料を埋め込むことにより基板表面に作製された配線と導通する貫通裏面電極を作製したことを特徴とするデバイスを提案している。
【００５２】
（１３）本発明は、（１２）のデバイスについて、一個の前記溝の外形より短い距離で集合させた複数の貫通裏面電極を有することを特徴とするデバイスを提案している。
【００５３】
（１４）本発明は、（１２）または（１３）のデバイスについて、（１３）の集合させた複数の貫通裏面電極を囲む溝を有することを特徴とするデバイスを提案している。
【００５４】
（１５）本発明は、（１２）から（１４）のデバイスについて、基板表面に前記貫通裏面電極と導通するフロントバンプを持つことを特徴とするデバイスを提案している。
【００５５】
（１６）本発明は、（１２）から（１４）のデバイスについて、基板表面に前記貫通裏面電極と導通するフロントバンプを持つデバイスを搭載した基板を積層したデバイスを提案している。
【００５６】
（１７）本発明は、基板表面に前記貫通裏面電極と導通するフロントバンプを持つ（１２）から（１４）のいずれかに記載のデバイスにおいて、バンプの数が前記貫通裏面電極の数より少ないことを特徴とするデバイスを提案している。
【００５７】
（１８）本発明は、前記溝の内側部と外側部とが電気絶縁された同一基板上に第１および第２の基板チップを形成した請求項１１に記載のデバイスにおいて、それぞれが（１２）および（１３）に記載の前記貫通裏面電極を有することを特徴とするデバイスを提案している。
【００５８】
（１９）本発明は、基板裏面に形成した電極で基板表面のデバイスの電気テストを行うことを特徴とするテスト方法を提案している。
【発明の効果】
【００５９】
本発明によれば、シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、その溝の中にシリコン酸化膜を埋めることで結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現した。これにより、シャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となるといった効果がある。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋めることで、金属汚染の拡散を防止した基板貫通電極を形成させ、これがこの基板の積層を可能にさせた。これが、電源からの配線を基板貫通で供給することを可能にさせて、ヒートシンクを兼ねた電力給電とそれで動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させるという効果がある。
【発明を実施するための最良の形態】
【００６０】
以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００６１】
図１から図４を用いて、本発明の実施形態について、説明する。
金属の移動を阻止するには、例えば、熱酸化膜やＣＶＤ酸化膜、ＣＶＤシリコン窒化膜で遮蔽することが物性的には有効である。これらを積層して用いる場合を考えると、金属移動を阻止できる一つの材料の厚みを知れば、少なくともその材料で金属移動は阻止できる。シリコン基板にそのような遮蔽構造をつくるとき、材料の物理的性質からではなく、ボイド欠陥ＣＯＰのある表面に阻止材料を形成したときの材料の欠陥の少なさで、阻止能力は決まる。
【００６２】
熱酸化膜を作ったときの欠陥ができる確率を知るために、ＣＯＰのあるシリコン基板を酸化して厚みと欠陥率の関係を求めることで最低でも必要な厚みを求める実験をした。
【００６３】
図１に、その実験に用い資料の断面を示す。
図１（Ａ）は、ＣＯＰを含むシリコン基板の断面の模式図である。さまざまの大きさのボイド欠陥ＣＯＰが存在している。３００ｍｍウエハのとき表面に現れる０．２ｕｍ以上の大きさのＣＯＰは数個から数十個である。小さなものは、もっと数は多く０．０９ｕｍまたは０．０６ｕｍまで計測可能になっている。
【００６４】
基板として、ｐ型１０Ωｃｍの３００ｍｍシリコンウエハを用い、７ｎｍの厚みの熱酸化膜を形成して、その上にドープした１５０ｎｍの厚みのポリシリコン電極を１０ｍｍ□に形成した。それの断面の模式図を図１（Ｂ）に示す。
【００６５】
ポリシリコンは被覆率１００％の材料なのでＣＯＰによるボイドがあると、ポリシリコンはＣＯＰの中にまで入り、先端の鋭い電極を形成する。これができると、ポリシリコンにかかった電圧で基板は短絡する。電圧電流特性から短絡するチップの割合を調べると、８５％以上が短絡した。
【００６６】
熱酸化膜を厚くするに従い、短絡チップの割合は減った。1ｕｍの厚みにすると、５００Ｖの電圧印加で短絡チップはなかった。従って、少なくとも１ｕｍ以上の厚みの熱酸化膜は孔のない膜であるのが分かった。
【００６７】
また、厚さ０．６ｕｍの熱酸化膜にＴＥＯＳとオゾンから成長させたＣＶＤ酸化膜１ｕｍの積層構造でも短絡チップはなかった。
【００６８】
また、熱酸化膜０・５ｕｍにジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）から成長させた０．３ｕｍ減圧ＣＶＤシリコン窒化膜、ＴＥＯＳとオゾンから成長させた酸化膜１ｕｍの３層の積層でも短絡チップはなかった。
【００６９】
少なくとも、以上の構造は、金属の通過する孔のない構造を与えると考え、これを金属移動の阻止構造とした。そのモデルを図２に示す。これは、デバイスの作製される活性層に金属が侵入するのを阻止するモデルである。
【００７０】
少なくとも、１ｕｍ以上の幅で、１ｕｍ以上に深い溝を作り、これに絶縁体としての酸化物を充填するアイソレイションを作製した。これを以後ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ
）と呼ぶことにする。この基本構造を図３に示す。
【００７１】
ここで、図３（Ａ）は平面図、（Ｂ）はそのＸ１Ｘ１の断面図である。
シリコン基板１００は、直径３００ｍｍの１０Ωｃｍのｐ型ウエハである。ＤＴＩの作り方は、酸化膜をマスクとしてシリコン基板１０１を深さＤが例えば５０ｕｍの深さまでＲＩＥでエッチングして、マスク上の設計幅Ｗ＝５ｕｍの溝（これをトレンチという）を形成する。内側にはマスク上のシリコン島１０７の一辺Ｉ＝５０ｕｍ四方のシリコン島１０７が分離されて形成される。
【００７２】
溝のエッチングマスクとしての酸化膜をウエット洗浄で除去してパッド酸化膜５００ｎｍを成長させる。減圧ＣＶＤ装置を用いジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）ガスを窒素のキャリアーガスで導き、８２０℃で反応させて、シリコン窒化膜３００ｎｍをその上に成長させ、２層の絶縁膜１０３を作製する。反応ガスとしてＴＥＯＳとオゾン（Ｏ３）を用い、酸化シリコンの材料１０４を成長させて、これを化学機械研磨（ＣＭＰ）で平坦にする。この工程により、酸化シリコンの絶縁材料で埋められた深さ５０ｕｍのＤＴＩで囲まれたシリコン島１０７を持つシリコン基板１００が、形成された。
【００７３】
図４は、ＲＩＥの条件設定でマスクとしての酸化膜が後退するように設定して、開口部を底面より広がるようにしたＤＴＩ１１０の模式的な断面図である。
【００７４】
以上の工程により、深い溝によるアイソレイションＤＴＩ（１０６，１１０）が形成された。このＤＴＩにより、ＤＴＩの内側シリコン島表面１０５と外側の表面１０１は絶縁分離される。ＳＴＩの一般的深さ４００ｎｍの１００倍以上深いアイソレイションＤＴＩを作製して表面を物理的に分離した。
【００７５】
これに、リンを３Ｘ１０１４／ｃｍ２で、イオン注入して９００℃で３０分のアニールを行い、ｎ型拡散層１（１０８）とｎ型拡散層２（１０９）の電極を作った。ｎ型拡散層２より電圧を印加して１００Ｖでも電気的に絶縁分離されているのを確認した。
【００７６】
ＤＴＩで囲むことによりＤＴＩの外側の基板表面から少なくとも１００Ｖ以上で絶縁されるシリコン表面領域を同じシリコン基板の上に作ることができた。
【００７７】
ＤＴＩには、実用上の変化形がある。平面的な配置の変化例を以下、実施例１、２で示す。また工程の手順の変化例を以下、実施例３、４に示す。チップをダイシングする意味で分離するのにＤＴＩを用いる例を以下、実施例５に示す。
【００７８】
実施例６では、ＤＴＩで囲まれた島チップと外側のチップがＤＴＩをまたぐ配線で接続される実施例を示す。貫通電極からの金属汚染をＤＴＩの厚い酸化膜で阻止する構造例を以下、実施例７、８、９、１０に示す。また、それら基板のチップを積層した例を、以下、実施例の１１、１２、１３に示す。
【００７９】
＜実施例１＞
図５を用いて、ＤＴＩの配置例について説明する。
図５に、ＤＴＩの１（２０４）を内包する第２のＤＴＩ２（２０６）を持つウエハの（Ａ）上面図と（Ｂ）Ｘ２Ｘ２の断面を模式的に示す。
ＤＴＩの１と２（２０４、２０６）の幅Ｗは、５ｕｍで同一とした。ＤＴＩの２の深さＤは５０ｕｍである。ＤＴＩの１（２０４）とＤＴＩの２（２０６）の深さは同じように示したが、実際のエッチッグで仕上がる深さは、厳密には同じでない。ＤＴＩの１（２０４）が作るシリコン島１（２０５）とＤＴＩの２（２０６）が作るシリコン島２（２０７）はＤＴＩの１（２０４）で分離されている。ＤＴＩの２（２０６）が作るシリコン島２（２０７）と隣のシリコン島２０８は分離されている。
【００８０】
＜実施例２＞
図６を用いて、ＤＴＩの配置例について説明する。
図６に、ＤＴＩを密集させ配置した実施例を模式的に示す。ここで、ＤＴＩ３０４の幅ｗは５ｕｍで、シリコン島３０５の一辺Ｉは５ｕｍである。また、深さＤは５０ｕｍである。ＤＴＩと隣のＤＴＩの間隔も５ｕｍである。Ｘ３Ｘ４断面にあるＤＴＩ（３０１、３０２、３０３、３０４）同士は、シリコン表面３０７で分離され、ＤＴＩ内部のシリコン島も互いに分離されている。ＤＴＩは垂直にエッチングされているように描いたが、傾斜をつけることはＲＩＥの装置設定で自由に調整できる。
【００８１】
＜実施例３＞
図７および図８を用いて、ＤＴＩを作製してからＳＴＩを作成する工程手順について説明する。
ＳＴＩ作製前にＤＴＩを作製する実施例を模式的に図７および図８に示す。図７（Ａ）は、ＤＴＩ（４０４、４０６）を作製したウエハ表面の平面図であり、図７（Ｂ）は、Ｘ４Ｘ４の断面の模式図である。図に示すように、ＤＴＩの１（４０４）が複数配置されて、それらを取り巻くようにＤＴＩの２（４０６）が配置されている例である。ＤＴＩの１（４０４）で囲まれたシリコン島１（４０５）は、他の相当するシリコン島と分離されている。ここで、ＤＴＩの２（４０６）の深さＤは５０ｕｍとした。ＤＴＩの深さは同じ深さで描いているが、厳密には同じには仕上がらない。
【００８２】
このあと、シリコン酸化を５０ｎｍ行い、それにＳＴＩ４０８のレジストパターンを露光工程で転写し、酸化膜をエッチングする。続いて、シリコン基板のエッチングを０．４ｕｍの深さまで行い、レジストアッシングを行う。洗浄のあと、高密度プラズマＣＶＤでシリコン酸化膜を埋め込み、その表面をＣＭＰで平坦に研磨して、活性領域のシリコンを露出させる。工程後の表面を図８（Ａ）に模式的に示す。そのＸ５Ｘ５断面を模式的に図８（Ｂ）に示す。図に示すように、ＳＴＩ４０８がシリコン島２（４０７）の中に作製された。ただし、ＳＴＩ４０５の深さは誇張して深く描いてある。
【００８３】
＜実施例４＞
図９から図１１を用いて、ＳＴＩを作製してから、ＤＴＩを作成する工程手順について説明する。
図９に、ＳＴＩ５０８を作製した基板の表面を模式的に示す。図９（Ｂ）は、Ｘ５Ｘ５の断面を模式的に示す。ここでは、シリコン基板表面酸化を５０ｎｍ行い、それにＳＴＩ５０８のレジストパターンを露光工程で転写し、酸化膜をエッチングする。続いて、シリコン基板のエッチングを０．４ｕｍの深さまで行い、レジストアッシングを行う。洗浄のあと、高密度プラズマＣＶＤでシリコン酸化膜を埋め込み、その表面をＣＭＰで平坦に研磨して、活性領域のシリコンを露出させる。図に示すように、ＳＴＩ５０８がシリコン表面５００に作製された。ただし、ＳＴＩ５０８の深さは誇張して深く描いてある。
【００８４】
この後、表面を再び酸化して５０ｎｍの厚みの酸化膜５０２を形成して、その上に減圧の化学気相成長法で、シリコン窒化膜５０３を１００ｎｍに成長させる。それに、ＤＴＩ５０６のパターンのレジストパターン５０４を露光工程で転写し、シリコン窒化膜５０３と酸化膜５０２をエッチングする。続いて、シリコン基板５０１のエッチングを５０ｕｍの深さまで行う。この実施例では、ＲＩＥのエッチッグ条件を選んで、開口部が底面より広くなるようにエッチングした例を示す。ここまで様子を図１０（Ａ）に模式的に示す。レジストアッシングと洗浄のあと、再び溝内面を１００ｎｍの厚みに酸化して、酸化膜５０７を形成する。ＬＯＣＯＳのときと同じ理由で、シリコン窒化膜はエッジで持ち上げられて小さなバーズビークができるが、ここでは、図示しない。ここまでの様子を図１０（Ｂ）に模式的に示す。
【００８５】
溝の中に、ＴＥＯＳとオゾンから成長させた酸化シリコン酸化５０９を埋め込む。この断面を模式的に図１１（Ｃ）に示す。酸化膜５０２を残して、その表面をＣＭＰで平坦に研磨し、洗浄でシリコン酸化膜５０２を除去して、活性領域のシリコン表面５００を露出させる。この断面を模式的に図１１（Ｄ）に示す。
【００８６】
＜実施例５＞
図１２および図１３を用いて、ダイシング位置にＤＴＩを配置してチップ分離する工程例について説明する。
チップのダイシング予定位置にＤＴＩ６０６を配置して、そのＤＴＩの内部領域にＳＴＩのアイソレイションを作製した配置の実施例を模式的に図１２に示す。
【００８７】
図１２（Ａ）は平面配置図であり、図１２（Ｂ）はＸ６Ｘ６の断面の模式図である。図に示すように、縦分離位置６０９と横分離位置６１０とにＤＴＩ６０６は配置される。そして、ＳＴＩ６０８がＤＴＩで囲まれたシリコン島６０７に作られている。
【００８８】
図１３（Ｃ）にシリコン島６０７の上にデバイスの製造された層６１１を示す。ＤＴＩは、デバイスチップの分離位置６０９にあり、デバイスチップ１（６１２）とデバイスチップ２（６１３）とは、アイソレイションされている。デバイスの層６１１は、分離位置でレジストをマスクにして基板に到達するまでエッチングし、その溝の底は、ＤＴＩの上に来る。ただ一般には、この位置に膜が残らないように工程が設計できるので、レジストマスクの工程は不要に出来る。
【００８９】
チップの信頼性を高めるために、保護膜６１４でチップ表面を覆う。保護膜６１４としては、プラズマＣＶＤのシリコン窒化膜を５００ｎｍの厚みで用いた。
【００９０】
シリコン基板６０１の表面をサポート板に貼り付けて、裏面からＤＴＩの底の酸化膜が露出するまで、シリコン基板６１５を研磨する。ＤＴＩ内部の酸化膜をＨＦの洗浄液で除去すると、チップ６１２と６１３は分離される。酸化膜は完全に除去できなくても、薄いので割れて分離できる。
【００９１】
＜実施例６＞
図１４および図１５を用いて、ＤＴＩの内と外のデバイスが配線で接続されたデバイスについて説明する。
ＤＴＩの内と外のデバイスが配線で接続されたデバイスチップ７００の実施例を模式的に図１４に示す。図１４（Ａ）は、ＤＴＩをまたぐ予定の配線をＤＴＩが作製された基板の上に模式的に描いた斜視図である。表面は、ＤＴＩ（７０６）作られたエピタキシャル層７０１が見えている。ＳＴＩ７０８がこの後の工程で作られ、ＣＭＯＳの工程が進められデバイスが作製される。また、図に示すように、ＤＴＩ（７０６）に囲まれてシリコン島７０９がある。配線工程が進められと、ＤＴＩをまたいだ配線１と配線２（７１４）とが作られる。
【００９２】
次に、デバイス作製工程が進んだ断面の例を図１４（Ｂ）に示す。厚み３ｕｍのエピタキシャル層７０１が高濃度ｐ型（Ｐ＋＋）シリコン基板７０２の上に作られる。ＤＴＩ７０６を前述と同様に、深さ５０ｕｍで作製する。深さＤ＝５０ｕｍであるのでＤＴＩは３ｕｍのエピタキシャル層を横切り、ｐ＋＋基板に深く入る。なお、図では、全体を見えるように描いているために、図の相対寸法は実際とは異なる。
【００９３】
このあと、前述の方法によりＳＴＩ７０８を作製する。一般のＣＭＯＳ工程に従い、２回マスクの方法で、ｎウエル７０４とｐウエル７０５とを作製する。シリコン島７０９のトランジスタ７１８とＤＴＩの外側のチップのトランジスタ７１７とは、異なる電源電圧で動作する設計があるため、異なる深さのウエルを作る必要がある。
【００９４】
このために、ＣＭＯＳウエル形成の工程は、この場合、シリコン島７０９の深いウエル（７０４、７０５）とＤＴＩの外の領域の浅いウエル（７１９、７２０）形成を全体で、２回行う。続いて、ゲート酸化膜の工程を行い、トランジスタゲート７１１を作製する。ゲート材料は、ドープポリシリコンとタングステンとの２層の積層構造である。
【００９５】
ゲート電極パターンをマスクに、ソースドレインの拡散層をセルフアラインで形成する。なお、シリサイド形成工程を設計によっては間に入れることは自由である。
【００９６】
層間膜７１０を形成し、ＣＭＰで平坦化を行い、コンタクト孔７１２を作製する。ＴｉＮバリアー膜スパッタリング後、ＣＶＤタングステンで孔を埋めて、表面をＣＭＰで平坦にする。
【００９７】
再び、その上に、層間膜７１６を形成し、配線パターンの溝を作製する。ＴｉＮバリアー膜とＣｕシードとをスパッタリング法で成長させた後、めっきＣｕで溝を埋める。ＣＭＰで平坦に仕上げて、配線が作製される。
【００９８】
以上の工程により、ＤＴＩをまたいだ配線７１４と、シリコン島内配線７１３とが同時にできる。それぞれの配線ができることを示すために、これらが同一の層にあるように例示したが、デバイス設計に依存して配置は決められる。
【００９９】
図１５（Ｃ）に、基板裏面を研磨して、ＤＴＩ７０６によりシリコン島の基板７０９とチップを絶縁させた構造例を示す。なお、図では、研磨除去された基板７１５を破線で示した。シリコン島７０９の基板の電位は、デバイスの配線層からの接続で与えられる。従って、横方向に絶縁分離された同一層内の絶縁分離基板が提供できる。
【０１００】
＜実施例７＞
図１６から図２１を用いて、ＤＴＩによる貫通ビアについて説明する。
図１６に、ＳＴＩ８０８とＤＴＩ８０６とを共存させて、ＳＴＩで、素子分離されたトランジスタ８１１とＤＴＩ８０６とで囲まれた拡散層８０９があり、それらの上に、配線構造が形成されて、ＤＴＩ８０６の上層には、フロントバンプ８２７を形成した構造を示す。ＤＴＩ８０６のパターンは、幅Ｗが１０ｕｍで、島の一辺Ｉは、５０ｕｍであり、図に示すように、上に開いた構造を採用した。拡散層８０９と接続するコンタクト電極８１３はＴｉＮ膜をバリアーとしてタングステンをＣＶＤで成長させて表面をＣＭＰで研磨して平坦にした。
【０１０１】
その上に、層間膜８１５を成長させて、配線Ｍ１（８１８）の溝を形成し、バリアーメタル８２１をつけて、めっきＣｕで溝を埋めて、ＣＭＰで研磨して、配線Ｍ１（８１８）を形成する。
【０１０２】
そして、再度、層間膜８１６を成長させ、接続孔８１９を形成して、バリアーメタル８２２とめっきＣｕで孔を埋める。
【０１０３】
また、再度、層間膜８１７を成長させて、配線Ｍ２の溝を形成し、バリアーメタル８２３とめっきＣｕとで溝を埋めて、ＣＭＰで研磨して、配線Ｍ２（８２０）を形成する。次に、酸化膜の保護膜８２４をつけて、バンプ孔を開けて、Ｎｉ／Ａｌの積層グルーメタル１（８２６）を成長させて、これをバンプパターンにエッチングして、この上に通常の鉛錫のハンダバンプをつける。これをリフローして、丸いフロントバンプ８２７を形成する。この工程によりＤＴＩをもったシリコン基板の上に、配線とバンプを形成したデバイスが製造される。以上は簡単な工程を示した。信頼性など製造の安定を求めるときは、絶縁膜と孔明け工程を追加することもある。
【０１０４】
なお、配線の層の数は２層の例を示したが、任意に設計できる。これにＤＴＩを用いた貫通ビアを裏面電極として作製する工程を図１７に示す。図１７（Ａ）は、サポート板９２９への接着剤９２８によるシリコン基板９０１の表面接着と、裏面研磨および化学機械研磨（以下ＣＭＰと呼ぶ）で平坦にしたところまでを示す。図中、研磨除去されたシリコン基板９０２が点線で示されている。また、残された基板の厚みはＤＴＩの深さ５０ｕｍである。
【０１０５】
図１８（Ｂ）は、貫通ビアパターンの転写露光とシリコン基板９０１のエッチングまでの工程を示す。裏面貫通電極パターンは、ＤＴＩ９０６の上にパターン端をもつ孔パターンであり、ＳＦ６のガスで、裏面のシリコンをエッチ除去する。そして、既に、形成されたコンタクト電極９１３の底まで到達させる。
【０１０６】
図１９（Ｃ）は、レジストの剥離が終了したところまでを示す。図２０（Ｄ）はＴｉＮのバリアーメタル９３１をつけて、２０ｕｍの厚みのめっきＣｕ９３２と、ニッケルのグルーメタル２（９３３）とをつけたところまでを示す。
【０１０７】
図２１（Ｅ）は、ＣＭＰによる裏面のＣｕの平坦化除去までを示す。ＤＴＩ９０６で囲まれたＤＴＩ貫通ビア裏面電極９３５が出来上がる。裏面電極は、めっきＣｕの厚みに依存して凹状の形状を呈する。裏面からプローブの針を当てると、電極は、ＤＴＩに囲まれているため、基板に対して５００Ｖ以上の絶縁特性を示した。
【０１０８】
＜実施例８＞
図２２を用いて、集合ＤＴＩ貫通ビアについて説明する。
図２２は、ＤＴＩ貫通ビアを集合させた構造の断面模式図を示す。一つのＤＴＩ１００６の幅Ｗは５ｕｍ、島の辺の長さＩは１０ｕｍ、ＤＴＩ同士のスペースは、５ｕｍとした。実施例７と同様の工程で、ＤＴＩ貫通ビアを作製し、集合ＤＴＩ貫通ビア１０３５を作製した。
【０１０９】
＜実施例９＞
図２３を用いて、ＤＴＩで絶縁分離された島チップとＤＴＩ貫通ビアをもつデバイスチップについて説明する。
チップをＤＴＩの底がでるまで、ＣＭＰで研磨した例を図２３に示す。ここで、図２３（Ａ）はチップの裏面からみた平面図である。また、同図（Ｂ）はそのＸ１１Ｘ１１の断面図である。図に示すように、幅Ｗ５ｕｍのＤＴＩ（１１０６）に囲まれたシリコン島チップ２（１１０２）が、チップ１（１１０１）の中に作られており、チップ２は、チップ１からＤＴＩ１１０６で絶縁分離されている。絶縁耐圧は５００Ｖ以上である。
【０１１０】
チップ２には、大電力をスイッチングできる４００Ｖ耐圧のＭＯＳトランジスタ１１１１が備えら、共通のドレイン１１１２に接続されている。ドレインに集められた電流は、マルチコンタクト孔１１１３を通して、ＤＴＩ（１１０７）でチップ２から絶縁された貫通ビア裏面電極１１３５に接続され、ここから電力が供給される。チップ１には、制御のための２４Ｖ動作のトランジスタが、配置されていて、大電力ＭＯＳトランジスタのゲートと接続されている。ＤＴＩ貫通ビアはヒートシンクとつながり、冷却の役目も担う。
【０１１１】
＜実施例１０＞
図２４を用いて、ＤＴＩで囲まれた集合ＤＴＩ貫通ビアの構造を持つデバイスチップについて説明する。
図２４に、ＤＴＩで作製した集合貫通ビア電極の外に、さらに、それらを囲むＤＴＩを持つデバイスチップの断面模式図を示す。一つのＤＴＩ（１２０６）の幅Ｗは５ｕｍ、島の辺Ｉは１０ｕｍ、ＤＴＩ同士のスペースは５ｕｍとした。実施例７と同様の工程で、ＤＴＩ貫通ビアを作製し、集合ＤＴＩ貫通ビア１２３５を作製した。それらを囲むＤＴＩ１２０７の幅Ｗは１０ｕｍで、島の一辺Ｉは集合貫通ビアから５ｕｍのスペースを空けた。集合ＤＴＩ貫通ビアは同数のコンタクト孔と配線ビアで接続されて、一個の鉛錫ハンダで形成したフロントバンプ１２２７に接続されている。
【０１１２】
＜実施例１１＞
図２５を用いて、ＤＴＩ貫通ビアをもつ二つのチップをバンプで接合した例について説明する。
図２５には図１７から図２１に示したＤＴＩ貫通ビア電極とその上の鉛錫フロントバンプ同士を接合させ、チップ１（１３０１）とチップ２（１３０２）を積層したデバイスの例を示す。チップ２のフロントバンプ１３２８は、チップ１（１３０１）のＤＴＩ貫通ビア裏面電極１（１３３５）とレジン１３３０とを挟んで接続する。ＤＴＩ貫通電極は、接続されて、かつ、チップ１とチップ２とに対して５００Ｖ以上の絶縁耐圧を維持する。表面には、フロントバンプ１（１３２７）が、裏面には、ＤＴＩ貫通ビア裏面電極２（１３３６）が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
【０１１３】
＜実施例１２＞
図２６を用いて、集合貫通ビアを持つ２チップをバンプで接合させた例について説明する。
図２６に、図２２に示したＤＴＩ貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ１（１４０１）とチップ２（１４０２）とを積層したデバイスの例を示す。チップ２の集合フロントバンプ１４２８は、チップ１（１４０１）の集合ＤＴＩ貫通ビア裏面電極１（１４３５）と、レジン１４３０とを挟んで接続する。ＤＴＩ貫通電極は、接続されて、かつ、チップ１とチップ２とに対して５００Ｖ以上の絶縁耐圧を維持する。表面には、集合フロントバンプ１（１４２７）が、裏面には、集合ＤＴＩ貫通ビア裏面電極２（１４３７）が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
【０１１４】
＜実施例１３＞
図２７を用いて、フロントバンプの数より貫通ビアの数が多い２チップを接合させた例について説明する。
図２７に、図２４に示したＤＴＩ貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ１（１５０１）と、チップ２（１５０２）とを積層したデバイスの例を示す。チップ２の集合フロントバンプ１５２８は、チップ１（１５０１）の集合ＤＴＩ貫通ビア裏面電極１（１５３５）とレジン１５３０とを挟んで接続する。ＤＴＩ貫通電極は、接続されて、かつ、チップ１とチップ２とに対して５００Ｖ以上の絶縁耐圧を維持する。表面には、集合フロントバンプ１（１５２７）が、裏面には、集合ＤＴＩ貫通ビア裏面電極２（１５３７）が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
【０１１５】
なお、積層することを基板チップで行う開示を行ったが、工程を効率よくするために基板ウエハ同士を積層して、その後にダイシングすることは、工程の設計として自由にできる。
【０１１６】
以上、本実施形態および実施例によれば、シリコン酸化膜を１ｕｍ以上の幅で１ｕｍ以上に深い溝を作り、その溝の中にシリコン酸化膜を埋めることで結晶欠陥のある基板でも５００Ｖ以上に耐圧のあるアイソレイションを実現した。これにより、シャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋めることで、金属汚染の拡散を防止した基板貫通電極を形成させ、これがこの基板の積層を可能にさせた。これが、電源からの配線を基板貫通で供給することを可能にさせて、ヒートシンクを兼ねた電力給電とそれで動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させることができる。
【産業上の利用可能性】
【０１１７】
本発明により、絶縁材料が埋められた深い溝で囲まれて、１００Ｖ形成以上に高い電圧でも周りの基板から絶縁分離されたシリコン島の基板を有する構造のシリコン基板が利用できるようになった。これにより、異なる電位、または、電圧領域で動作するデバイスを一つのチップ基板に搭載できるようになった。例えば、電圧領域が１００Ｖ、１０００Ｖで動作する電力制御デバイスと、高速で制御を行ったり、記憶、計算を実行するデバイスを混載したデバイスチップの製造がこの発明で可能になった。また、自動車の制御、発電と変電システム、１チップで１００Ｖ電力を直接制御する家庭用の商品、太陽電池で作り出される直流０．６Ｖ電力を入力として交流１００Ｖ電力に変換するインバーターなどのワンチップＩＣ電力変換が可能となる。さらに、発熱の大きい大電力ＩＣをシリコン島の中に作ることにより、ＤＴＩの絶縁体が断熱して周りの低電圧ＩＣの動作を安定にする効果もあるので、特に大電力と信号処理の機能を混載させる１チップＩＣの設計に好適である。
【０１１８】
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【０１１９】
【図１】ＣＯＰによる酸化膜の欠陥の試験試料におけるシリコン基板の断面、熱酸化膜が薄いときのＭＯＳ構造および熱酸化膜が十分厚いときのＭＯＳ構造を示す図である。
【図２】深い充填酸化膜で金属汚染をブロックしたモデルの模式図である。
【図３】絶縁物を埋めた深いトレンチアイソレイション（ＤＴＩ）をもつシリコン基板の平面図および平面図のＸ１Ｘ１の断面図である。
【図４】開口部が底面よりひろいＤＴＩをもつ基板の断面模式図である。
【図５】ＤＴＩの１を内包する第２のＤＴＩの２を持つシリコン基板の平面図および平面図のＸ２Ｘ２の断面図である。
【図６】二つ以上密集させてＤＴＩを配置したシリコン基板の平面図および平面図のＸ３Ｘ３の断面図である。
【図７】ＳＴＩ作製の前にＤＴＩを作製したシリコン基板の平面図および平面図のＸ４Ｘ４の断面図である。
【図８】ＤＴＩを作製したあとにＳＴＩを作製したシリコン基板の平面図および平面図のＸ５Ｘ５断面図である。
【図９】ＤＴＩの作製工程前にＳＴＩを作製したシリコン基板の平面図および平面図のＸ５Ｘ５の断面図である。
【図１０】ＳＴＩを作製した後のＤＴＩの作製工程１のＤＴＩの溝エッチの断面図およびＤＴＩの溝の酸化の断面図である。
【図１１】ＳＴＩを作製した後のＤＴＩの作製工程１のＤＴＩのＴＥＯＳ−Ｏ３酸化シリコンのＣＶＤ終了時の断面およびＴＥＯＳ−Ｏ３酸化シリコンをＣＭＰで除去して平坦活性層を作製した断面を示した図である。
【図１２】チップのダイシング位置にＤＴＩを配置した基板のダイシング位置にＤＴＩを配置したシリコン基板の平面図および平面図のＸ６Ｘ６断面図である。
【図１３】チップのダイシング位置にＤＴＩを配置した基板において裏面研磨された基板のＸ６Ｘ６の断面図およびＤＴＩで分離されたチップを示す図である。
【図１４】ＤＴＩの内側と外側のデバイスが配線で結合されたデバイスチップのＤＴＩをまたぐ予定の配線およびＤＴＩ分離のシリコン島を持つデバイスの断面の例を示す図である。
【図１５】ＤＴＩの内側と外側のデバイスが配線で結合されたデバイスチップにおいて、ＤＴＩの底までシリコン基板裏面を研磨除去したデバイスチップの断面の例を示す図である。
【図１６】ＤＴＩを持つ基板の上にトランジスタと配線を構築しバンプを作製したモデルデバイスの断面模式図である。
【図１７】ＤＴＩによる貫通ビアの作製工程において、サポート板への表面接着と裏面研磨およびＣＭＰまでの工程を示した図である。
【図１８】ＤＴＩによる貫通ビアの作製工程において、貫通ビアパターンの転写露光とシリコン基板エッチまでの工程を示した図である。
【図１９】ＤＴＩによる貫通ビアの作製工程において、レジスト剥離の工程を示した図である。
【図２０】ＤＴＩによる貫通ビアの作製工程において、Ｃｕめっきとグルーメタル２にまでの工程を示した図である。
【図２１】ＤＴＩによる貫通ビアの作製工程において、裏面のＣｕのＣＭＰまでの工程を示した図である。
【図２２】集合ＤＴＩ貫通ビアの構造の断面模式図である。
【図２３】ＤＴＩの底まで裏面研磨することで絶縁分離されたチップをもつデバイスチップのチップ裏面およびＸ１１Ｘ１１の断面模式図を示した図である。
【図２４】ＤＴＩで囲まれた集合ＤＴＩ貫通ビアの構造の断面模式図を示した図である。
【図２５】シングルＤＴＩ貫通ビアの２チップをバンプで積層した構造の断面模式図である。
【図２６】集合ＤＴＩ貫通ビアの２チップをバンプで積層した構造の断面模式図である。
【図２７】フロントバンプの数より貫通ビアの数が多い２チップを積層した構造の断面模式図である。
【図２８】デバイスのアイソレイション技術の従来例であるＶ溝アイソレイション、誘電体分離アイソレイション、ＬＯＣＯＳ、Ｕ溝アイソレイション、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を示した図である。
【図２９】ＳＴＩで分離されたＣＭＯＳデバイスの従来例の模式的断面を示した図である。
【図３０】ガスダイシングで切り溝を作る従来技術の工程を示す図である。
【図３１】シリコン基板を汚染する金属の移動のモデル図である。
【図３２】貫通電極に関する従来技術を示す図である。
【符号の説明】
【０１２０】
１００，２０１，４０１，５０１，６０１，８０１，９０１，１００１，１１０１、１
２０１・・・シリコン基板
１０１、３０７・・・ＤＴＩの外側表面  
１０３、８０３、９０３・・・絶縁膜（シリコン窒化膜／シリコン酸化膜）
１０４・・・酸化シリコン
１０５・・・シリコン島の表面
１０６、３０１、３０２、３０３、３０４、５０６、６０６、７０６、８０６、９０６
、１００６、１１０６、１１０７、１２０６、１２０７、１３０６、１３０７、１４３
６、１５０６、１５０７・・・ＤＴＩ
１０７、２０８、６０２、６０７・・・シリコン島
１０８・・・ＤＴＩのｎ型拡散層２
１０９、８０９・・・シリコン島のｎ型拡散層２
１１０・・・開口部が底より広いＤＴＩ
２０４、４０４・・・ＤＴＩの１
２０５、３０５、４０５・・・シリコン島１
２０６、４０６・・・ＤＴＩの２
２０７、４０７・・・シリコン島２
４０８、５０８、６０８、７０８、８０８、９０８、１００８、１１０８、１１０８、
１２０８・・・ＳＴＩ
５００・・・シリコン表面
５０２・・・シリコン酸化膜
５０３・・・シリコン窒化膜
５０４・・・ホトレジスト
５０７・・・熱酸化膜
５０９・・・ＴＥＯＳとオゾンから成長させた酸化シリコン
６０９・・・チップの縦ダイシング位置
６１０・・・チップの横ダイシング位置
６１１・・・デバイスの製造された層
６１２・・・デバイスチップ１
６１３・・・デバイスチップ２
６１４・・・保護膜
６１５・・・研磨されたシリコン基板
７００・・・デバイスチップ
７０１・・・エピタキシャル層
７０２・・・Ｐ＋＋シリコン基板
７０４・・・ｎウエル
７０５・・・ｐウエル
７０９・・・ＤＴＩ内のシリコン島
７１０、７１６、８１４、８１５、８１６、８１７・・・層間膜
７１１、８１１、９１１、１０１１、１２１１・・・トランジスタ
７１２、８１３、９１３・・・コンタクト電極
７１３・・・シリコン島内配線
７１４・・・ＤＴＩをまたいだ配線
７１５・・・研磨除去された基板
７１７・・・チップのトランジスタ
７１８・・・シリコン島のトランジスタ
７１９・・・浅いｎウエル
７２０・・・浅いｐウエル
８１０・・・ゲート酸化膜
８１２・・・シリコン窒化膜
８１８、９１８・・・配線Ｍ１
８１９、９１９、１０１９・・・接続孔
８２０、９２０、１０２０・・・配線Ｍ２
８２１、８２２、８２３、９２１、９２２、９２３、１０２３・・・バリアーメタル
８２４・・・保護膜
８２５、９２５、１０２５、１２２５・・・デバイス領域
８２６、９２６、１０２６・・・グルーメタル１
８２７、９２７、１０２７、１２２７・・・フロントバンプ
９０２・・・研磨除去されたシリコン基板
９２８・・・接着剤
９２９・・・サポート板
９３０・・・貫通裏面電極のパターンのレジスト
９３１・・・バリアーメタル
９３２・・・めっきＣｕ
９３３・・・グルーメタル２
９３５、１１３５・・・ＤＴＩ貫通ビア裏面電極
１１０１、１３０１、１４０１、１５０１・・・チップ１
１１０２、１３０２、１４０２、１５０２・・・チップ２
１０３５、１２３５・・・・集合ＤＴＩ貫通ビアの裏面電極
１１１２・・・ドレイン
１１１１・・・大電力トランジスタ
１１１３・・・マルチコンタクト電極
１３２７、１５２７・・・フロントバンプ１
１３２８、１５２８・・・フロントバンプ２
１３３０、１４３０、１５３０・・・レジン
１３３５・・・ＤＴＩ貫通ビア裏面電極１
１３３６・・・ＤＴＩ貫通ビア裏面電極２
１４３５、１５３５・・・集合ＤＴＩ貫通ビアの裏面電極１
１４３７、１５３７・・・集合ＤＴＩ貫通ビアの裏面電極２
１４２７・・・集合フロントバンプ１
１４２８・・・集合フロントバンプ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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