(57)【要約】【課題】オン抵抗の増大を生じることなく、ゲート・ドレイン電荷量を低減することができる、半導体装置を提供する。【解決手段】エピタキシャル層３には、Ｎ−型領域４およびボディ領域５が形成されている。エピタキシャル層３には、ボディ領域５を貫通し、最深部がＮ−型領域４に達するトレンチ６が形成されている。エピタキシャル層３の表層部におけるトレンチ６の周囲には、ソース領域９が形成されている。トレンチ６の底面および側面上には、ゲート絶縁膜７が形成されている。ゲート絶縁膜７におけるトレンチ６の側面を覆う部分の全域には、ゲート電極８がゲート絶縁膜７に沿って形成されている。トレンチ６内の底部には、ゲート絶縁膜７およびゲート電極８に接する底部埋設体１７が埋設されている。トレンチ６内における底部埋設体１７上には、導電性を有するポリシリコンからなる上部埋設体２９が埋設されている。【選択図】図１
2009176953.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の基層部に形成された第１導電型の第１導電型領域と、
前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、
前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、
前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する第１導電型のソース領域と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜における前記トレンチの側面を覆う部分の全域に沿って形成されたゲート電極と、
前記トレンチ内の底部に埋設され、絶縁性を有する材料からなり、前記ゲート絶縁膜および前記ゲート電極に接する底部埋設体と、
前記トレンチ内における前記底部埋設体上に埋設され、導電性を有するポリシリコンからなる上部埋設体とを備える、半導体装置。
【請求項２】
前記ゲート電極は、前記トレンチの底面に近づくほどその厚みが大きくなる断面略三角形状に形成されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Virtical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の構造を示す模式的な断面図である。
【０００３】
この半導体装置１００は、Ｎ＋型基板１０１を備えている。Ｎ＋型基板１０１上には、Ｎ−型エピタキシャル層１０２が積層されている。Ｎ−型エピタキシャル層１０２の基層部は、Ｎ−型領域１０３とされ、Ｎ−型エピタキシャル層１０２の表層部には、Ｐ型ボディ領域１０４がＮ−型領域１０３と上下に隣接して形成されている。
Ｎ−型エピタキシャル層１０２には、トレンチ１０５がその表面から掘り下がって形成されている。トレンチ１０５は、Ｐ型ボディ領域１０４を貫通し、その最深部がＮ−型領域１０３に達している。トレンチ１０５内には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、Ｐ型ボディ領域１０４の表層部には、トレンチ１０５に沿って、Ｎ＋型ソース領域１０８が形成されている。Ｎ＋型ソース領域１０８には、平面視でその中央部に、Ｐ＋型ボディコンタクト領域１０９がＮ＋型ソース領域１０８を貫通して形成されている。
Ｎ−型エピタキシャル層１０２上には、層間絶縁膜１１０が積層されている。層間絶縁膜１１０上には、ソース配線１１１が形成されている。ソース配線１１１は、接地されている。そして、ソース配線１１１は、層間絶縁膜１１０に形成されたコンタクト孔１１２を介して、Ｎ＋型ソース領域１０８およびＰ＋型ボディコンタクト領域１０９にコンタクト（電気接続）されている。また、ゲート電極１０７には、層間絶縁膜１１０に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１３が電気的に接続されている。
【０００５】
Ｎ＋型基板の裏面には、ドレイン電極１１４が形成されている。
ドレイン電極１１４に適当な大きさの正電圧を印加しつつ、ゲート電極１０７の電位を制御することにより、Ｐ型ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルを形成して、Ｎ＋型ソース領域１０８とドレイン電極１１４との間に電流を流すことができる。これにより、ＶＤＭＯＳＦＥＴのスイッチング動作が達成される。
【特許文献１】特開２００５−８６１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＶＤＭＯＳＦＥＴのオン抵抗とゲート−ドレイン電荷量との積が用いられ、この積が小さいほど、より高速なスイッチング動作を達成することができる。
図３の半導体装置１００において、ＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎ２は、Ｎ＋型ソース領域１０８（Ｐ＋型ボディコンタクト領域１０９を含む。）とＮ＋型基板１０１との間の抵抗である。一方、ＶＤＭＯＳＦＥＴのゲート−ドレイン電荷量Ｑｇｄ２は、ゲート−ドレイン間に寄生的に形成されるゲート−ドレイン間容量Ｃｇｄ２（ゲート電極１０７とトレンチ１０５の底面との間に挟まれるゲート絶縁膜１０６の容量Ｃｏｘ２と、Ｎ−型領域１０３とボディ領域１０４との界面から広がる空乏層１１５が有する容量Ｃｄｅｐ２との合成容量）に蓄積される電荷量である。半導体装置１００では、オン抵抗Ｒｏｎ２とゲート−ドレイン電荷量Ｑｇｄ２との積Ｒｏｎ２・Ｑｇｄ２を低減することができれば、ＶＤＭＯＳＦＥＴの高速スイッチング動作を達成することができる。
【０００７】
ところが、図４に示されるように、オン抵抗とゲート−ドレイン電荷量とは、一方を低減すると、他方が増大する、いわゆるトレードオフの関係にある。そのため、オン抵抗とゲート−ドレイン電荷量との積を小さくするには、オン抵抗およびゲート−ドレイン電荷量の一方を低減するとともに、他方の増大を防止する必要がある。
そこで、本発明の目的は、オン抵抗の増大を生じることなく、ゲート・ドレイン電荷量を低減することができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する第１導電型のソース領域と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜における前記トレンチの側面を覆う部分の全域に沿って形成されたゲート電極と、前記トレンチ内の底部に埋設され、絶縁性を有する材料からなり、前記ゲート絶縁膜および前記ゲート電極に接する底部埋設体と、前記トレンチ内における前記底部埋設体上に埋設され、導電性を有するポリシリコンからなる上部埋設体とを備える、半導体装置である。
【０００９】
この構成によれば、半導体層の基層部には、第１導電型の第１導電型領域が形成されている。半導体層には、第１導電型領域に接する第２導電型のボディ領域が形成されている。半導体層には、ボディ領域を貫通し、最深部が第１導電型領域に達するトレンチが形成されている。半導体層の表層部におけるトレンチの周囲には、ボディ領域に接する第１導電型のソース領域が形成されている。トレンチの底面および側面上には、ゲート絶縁膜が形成されている。ゲート絶縁膜におけるトレンチの側面を覆う部分の全域には、ゲート電極がゲート絶縁膜に沿って形成されている。トレンチ内の底部には、絶縁性を有する材料からなり、ゲート絶縁膜およびゲート電極に接する底部埋設体が埋設されている。トレンチ内における底部埋設体上には、導電性を有するポリシリコンからなる上部埋設体が埋設されている。
【００１０】
従来の構成（図３参照）では、ゲート絶縁膜の内面全域にゲート電極が接する。これと比べて、ゲート電極がゲート絶縁膜の側面に沿って形成される構成では、ゲート絶縁膜におけるトレンチの底面を覆う部分を挟んで、第１導電型領域に対向するゲート電極の面積を小さくすることができる。したがって、ゲート電極とトレンチの底面（第１導電型領域）との間に生じる寄生容量を小さくすることができる。その結果、ゲート−ドレイン間容量を低減することができ、ゲート−ドレイン電荷量を低減することができる。また、ゲート絶縁膜におけるトレンチの底面を覆う部分に底部埋設体が接する構成によって、半導体装置のオン抵抗が増大することがない。よって、オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量を低減することができる。
【００１１】
また、トレンチ内における底部埋設体上には、上部埋設体が埋設されている。したがって、半導体層および上部埋設体上に層間絶縁膜が形成され、この層間絶縁膜にゲート電極に対する電気接続のためのコンタクト孔をエッチングにより形成する際に、上部埋設体の上面を基準にエッチング時間（量）を設定すれば、コンタクト孔を上部埋設体に確実に到達させることができる。そのため、層間絶縁膜上に配設されるゲート配線とゲート電極とを、コンタクト孔に埋設されるコンタクトおよび上部埋設体を介して確実に接続することができる。そして、このようなエッチング時間に設定することにより、ゲート電極に対する電気接続のためのコンタクト孔とソース領域に対する電気接続のためのコンタクト孔とを同時に形成する場合に、半導体層（ソース領域）が大きく掘れ下がることを防止することができる。その結果、コンタクト孔がソース領域を貫通することによるジャンクションリークの発生を防止することができる。
【００１２】
また、請求項２に記載のように、前記ゲート電極は、前記トレンチの底面に近づくほどその厚みが大きくなる断面略三角形状に形成されていてもよい。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１×１０１５〜４×１０１５／ｃｍ３）にドーピングされたシリコンからなるＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態で、第１導電型領域としてのＮ−型領域４とされている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ型のボディ領域５がＮ−型領域４に接して形成されている。
【００１４】
エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向に延びている。各トレンチ６は、図１における左右方向（ゲート幅と直交する方向）における幅Ｗ１が、たとえば、０．５μｍで形成されている。
【００１５】
トレンチ６内には、その内面全域を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜７が形成されている。ゲート絶縁膜７は、その膜厚Ｔｏｘが、たとえば、５０ｎｍで形成されている。
また、トレンチ６内には、ゲート絶縁膜７の側面全域に沿って、ゲート電極８が形成されている。ゲート電極８は、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなり、深い位置ほど厚みが大きくなる断面略三角形状を有している。
【００１６】
トレンチ６内の底部には、ゲート電極８に囲まれる部分をトレンチ６の深さ方向途中までＳｉＯ２で埋め尽くすことにより、底部埋設体１７が埋設されている。底部埋設体１７は、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に、たとえば、０．３μｍの幅Ｗ２で接している。
トレンチ６内における底部埋設体１７上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる上部埋設体２９が埋設されている。上部埋設体２９は、ゲート電極８に接している。また、上部埋設体２９の表面は、エピタキシャル層３の表面とほぼ面一をなしている。
【００１７】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。
【００１８】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００１９】
エピタキシャル層３および上部埋設体２９上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、たとえば、Ａｌ（アルミニウム）からなるソース配線１４が形成されている。ソース配線１４は、接地されている。層間絶縁膜１３には、平面視でソース配線１４とボディコンタクト領域１０とが対向する部分に、コンタクト孔１５が貫通形成されている。コンタクト孔１５には、たとえば、Ｗ（タングステン）からなるコンタクト１８が埋設されている。ソース配線１４は、コンタクト１８を介して、ソース領域９およびボディコンタクト領域１０と電気的に接続されている。また、層間絶縁膜１３上には、たとえば、Ａｌからなるゲート配線１６が形成されている。層間絶縁膜１３には、平面視でゲート配線１６と上部埋設体２９とが対向する部分に、コンタクト孔１１が貫通形成されている。コンタクト孔１１には、たとえば、Ｗからなるコンタクト１２が埋設されている。ゲート配線１６は、コンタクト１２および上部埋設体２９を介して、ゲート電極８と電気的に接続されている。
【００２０】
Ｎ＋型基板２の裏面には、ドレイン電極２７が形成されている。
ドレイン電極２７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極２７との間に電流を流すことができる。
以上のように、エピタキシャル層３の基層部には、Ｎ−型領域４が形成されている。エピタキシャル層３には、Ｎ−型領域４に接するＰ型のボディ領域５が形成されている。エピタキシャル層３には、ボディ領域５を貫通し、最深部がＮ−型領域４に達するトレンチ６が形成されている。エピタキシャル層３の表層部におけるトレンチ６の周囲には、ボディ領域５に接するＮ＋型のソース領域９が形成されている。トレンチ６の底面および側面上には、ゲート絶縁膜７が形成されている。ゲート絶縁膜７におけるトレンチ６の側面を覆う部分の全域には、ゲート電極８がゲート絶縁膜７に沿って形成されている。トレンチ６内の底部には、ＳｉＯ２からなり、ゲート絶縁膜７およびゲート電極８に接する底部埋設体１７が埋設されている。底部埋設体１７は、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に、幅Ｗ２で接している。トレンチ６内における底部埋設体１７上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる上部埋設体２９が埋設されている。
【００２１】
従来の半導体装置１００（図３参照）では、ゲート絶縁膜１０６の内面全域にゲート電極１０７が接する。これと比べて、ゲート電極８がゲート絶縁膜７の側面に沿って形成される構成では、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分を挟んで、Ｎ−型領域４に対向するゲート電極８の面積を小さくすることができる。したがって、ゲート電極８とトレンチ６の底面（Ｎ−型領域４）との間に生じる寄生容量を小さくすることができる。その結果、ゲート−ドレイン間容量を低減することができ、ゲート−ドレイン電荷量を低減することができる。
【００２２】
たとえば、図３の半導体装置１００において、ゲート絶縁膜１０６を挟んで対向するゲート電極１０７とトレンチ１０５の底面（Ｎ−型領域１０３）との間に生じる寄生容量Ｃｏｘ２と、本実施形態の半導体装置１において、ゲート絶縁膜７を挟んで対向するゲート電極８とトレンチ６の底面（Ｎ−型領域４）との間に生じる寄生容量Ｃｏｘ１とを比較する。なお、この比較において、半導体装置１００は、半導体装置１と同じ、トレンチ６の幅Ｗ１、ゲート絶縁膜７の厚みＴｏｘおよびゲート幅Ｗｇを有する。
【００２３】
図３の半導体装置１００において、寄生容量Ｃｏｘ２は、Ｃｏｘ２≒εｏｘ・Ｗ１・Ｗｇ／Ｔｏｘ（εｏｘ：ＳｉＯ２の比誘電率）となる。
これに対し、本実施形態の半導体装置１において、トレンチ６の幅Ｗ１と底部埋設体１７の幅Ｗ２との差を２Ｗ３とすると、寄生容量Ｃｏｘ１は、Ｃｏｘ１≒εｏｘ・２Ｗ３・Ｗｇ／Ｔｏｘとなる。
【００２４】
以上の計算式に、たとえば、Ｗ１＝０．５μｍ、Ｗ２＝０．３μｍ、Ｗ３＝０．１μｍおよびＴｏｘ＝５０ｎｍを代入して、寄生容量Ｃｏｘ１と寄生容量Ｃｏｘ２とを比較すると、Ｃｏｘ１＝０．４Ｃｏｘ２となるので、半導体装置１００の寄生容量Ｃｏｘ２に比べ、半導体装置１の寄生容量Ｃｏｘ１が低減されることがわかる。
半導体装置１のゲート−ドレイン間容量Ｃｇｄ１は、たとえば、寄生容量Ｃｏｘ１と、Ｎ−型領域４とボディ領域５との界面から広がる空乏層２８が有する容量Ｃｄｅｐ１との合成容量で表わされる。そのため、寄生容量Ｃｏｘ１を低減することにより、ゲート−ドレイン間容量Ｃｇｄ１を低減することができ、その結果、ゲート−ドレイン電荷量Ｑｇｄ１を低減することができる。
【００２５】
また、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に底部埋設体１７が接する構成によって、半導体装置１のオン抵抗が増大することがない。よって、この半導体装置１の構造によれば、オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量Ｑｇｄ１を低減することができる。
また、トレンチ６内における底部埋設体１７上には、上部埋設体２９が埋設されている。したがって、エピタキシャル層３および上部埋設体２９上に層間絶縁膜１３が形成され、この層間絶縁膜１３にゲート電極８に対する電気接続のためのコンタクト孔１１をエッチングにより形成する際に、上部埋設体２９の上面を基準にエッチング時間（量）を設定すれば、コンタクト孔１１を上部埋設体２９に確実に到達させることができる。そのため、層間絶縁膜１３上に配設されるゲート配線１６とゲート電極８とを、コンタクト孔１１に埋設されるコンタクト１２および上部埋設体２９を介して確実に接続することができる。そして、このようなエッチング時間に設定することにより、ゲート電極８に対する電気接続のためのコンタクト孔１１とソース領域９に対する電気接続のためのコンタクト孔１５とを同時に形成する場合に、エピタキシャル層３（ソース領域９）が大きく掘れ下がることを防止することができる。その結果、コンタクト孔１５がソース領域９を貫通することによるジャンクションリークの発生を防止することができる。
【００２６】
図２Ａ〜２Ｍは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。
次いで、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして、ハードマスク２２を利用して、犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより、トレンチ６が形成される。トレンチ６の形成後、犠牲酸化膜２１およびハードマスク２２は、除去される。
【００２７】
次に、図２Ｃに示すように、熱酸化処理が行われることにより、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ２からなる酸化膜２３が形成される。
その後、図２Ｄに示すように、ＣＶＤ法により、酸化膜２３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層２４が形成される。堆積層２４は、所定の厚みで形成され、トレンチ６内を埋め尽くさない。
【００２８】
そして、図２Ｅに示すように、エッチバックによって、堆積層２４がトレンチ６の深さ方向（エピタキシャル層３の表面に直交する方向）に一様にエッチングされる。これにより、酸化膜２３におけるトレンチ６の側面に沿って形成された部分上に、堆積層２４が選択的に残る。この選択的に残された断面略三角形状の堆積層２４がゲート電極８となり、ゲート電極８に囲まれる部分において、酸化膜２３におけるトレンチ６の底面を覆う部分が部分的に露出する。
【００２９】
次いで、図２Ｆに示すように、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法により、エピタキシャル層３上にＳｉＯ２が堆積される。ＳｉＯ２は、トレンチ６内を埋め尽くすとともに、エピタキシャル層３を覆い尽くすまで堆積される。これにより、トレンチ６内およびエピタキシャル層３上に堆積層１９が形成される。
【００３０】
そして、図２Ｇに示すように、エッチバックによって、堆積層１９におけるトレンチ６外に存在する部分およびトレンチ６内に存在する部分のトレンチ６の一部が除去される。これにより、トレンチ６内の底部に底部埋設体１７が形成される。また、酸化膜２３におけるトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜２３が残されることにより、ゲート絶縁膜７が得られる。
【００３１】
その後、図２Ｈに示すように、ＣＶＤ法により、トレンチ６内における底部埋設体１７上およびエピタキシャル層３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなる堆積層３０が形成される。この堆積層３０は、トレンチ６を埋め尽くす厚さに形成される。
次いで、堆積層３０がエッチバックされる。このエッチバックは、堆積層３０におけるトレンチ６外に存在する部分が全て除去され、エピタキシャル層３の表面が露出するまで続けられる。これにより、図２Ｉに示すように、トレンチ６内に埋設され、エピタキシャル層３の表面とほぼ面一な表面を有する上部埋設体２９が形成される。
【００３２】
その後、Ｐ型不純物のイオンが、エピタキシャル層３の内部に向けて注入される。
次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、エピタキシャル層３に注入されたＰ型不純物のイオンが拡散し、図２Ｊに示すように、エピタキシャル層３に、ボディ領域５が形成される。
その後、図２Ｋに示すように、エピタキシャル層３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２５は除去される。
【００３３】
さらに、図２Ｌに示すように、エピタキシャル層３上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２６は除去される。
その後、アニール処理が行われる。このアニール処理により、図２Ｍに示すように、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物が活性化され、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。
【００３４】
次いで、図２Ｎに示すように、ＣＶＤ法により、エピタキシャル層３および上部埋設体２９上に層間絶縁膜１３が形成される。その後、層間絶縁膜１３上に、コンタクト孔１１およびコンタクト孔１５を形成すべき部分と対向する開口を有するマスク２０が形成され、このマスク２０を用いて、層間絶縁膜１３がドライエッチングされる。これにより、層間絶縁膜１３に、コンタクト孔１１およびコンタクト孔１５が形成される。
【００３５】
そして、コンタクト孔１１にコンタクト１２が埋設され、このコンタクト１２上にゲート配線１６が形成されるとともに、コンタクト孔１５にコンタクト１８が埋設され、このコンタクト１８上にソース配線１４が形成される。また、Ｎ＋型基板２の裏面にドレイン電極２７が形成される。これにより、図１に示す半導体装置１が得られる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００３６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す図解的な断面図である。
【図３】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置の構造を示す模式的な断面図である。
【図４】図３に示すＶＤＭＯＳＦＥＴのオン抵抗とゲート−ドレイン電荷量との関係を示すグラフである。
【符号の説明】
【００３８】
１      半導体装置
３      半導体層
４      Ｎ−型領域（第１導電型領域）
５      ボディ領域
６      トレンチ
７      ゲート絶縁膜
８      ゲート電極
９      ソース領域
１７    絶縁体
２９    中間電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図３】
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【図４】
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