(57)【要約】【課題】  高駆動能力横型MOSトランジスタにおいて、単位面積当りのゲート幅を増大させつつ、素子特性の安定した高駆動能力横型MOSトランジスタの構造を提供する。【解決手段】  MOSトランジスタにおいて、ゲート長方向に対し水平に配置するトレンチもしくはフィンの構造をゲート幅方向に階段状に形成することで半導体基板表面とトレンチ底部もしくはフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチもしくは高いフィンを有している場合においても、イオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造と成る。これにより、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。【選択図】  図２
2009054946.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、ソース拡散層及びドレイン拡散層にチャネル方向に沿ってトレンチが配置された配置されたＭＯＳトランジスタからなる半導体装置であって、前記トレンチは深さが均一でなく、前記チャネル方向と垂直に、階段状に漸次深くなる領域と階段状に漸次浅くなる領域とを連続して有している半導体装置。
【請求項２】
MOSトランジスタのチャネル領域にゲート長方向に対し水平に配置するトレンチの構造をゲート幅方向に階段状に形成することを特徴とする半導体装置。
【請求項３】
前記階段状の構造は半導体基板表面から下に凸であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記階段状の構造は半導体基板表面から上に凸であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記階段状のチャネル領域の段数は２段以上であることを特徴とする請求項３もしくは請求項４記載の半導体装置。
【請求項６】
前記MOSトランジスタのソース拡散層及びドレイン拡散層の領域も階段状に形成されていることを特徴とする請求項２乃至５のいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高駆動能力を有するMOSトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
ボルテージレギューレータ(以下VR)やスイッチングレギュレータ(以下SWR)と呼ばれる、電源電圧を制御し、一定電圧を出力するICにおいては、使用するアプリケーションにより高効率、高出力電流が要求される場合に、低ON抵抗のMOSトランジスタが必要となってくる。この場合、駆動能力の高いMOSトランジスタが必要とされるため、外付けのPower MOSを使用することにより対応することができる。しかし、電源制御回路全体としては部品点数が増えてしまい、部品増加および実装などによりコストが増大することが懸念される。
【０００３】
そこで、外付けとして使用しているPower MOSをVRやSWRの内部に取り込むことにより、コストを削減する方法が挙げられる。Power MOSをVRおよびSWRの内部に取り込むことにより、1チップ化が図れるため、前述の部品点数や実装などによって発生するコストは削減できることになる。しかし、Power MOSでは基板の深さ方向に電流を流す縦型MOS構造が主流であり、素子単体としては非常に優れた性能を有しているが、VRやSWRの内部に取り込むことは困難である。よって、Power MOSを内部に取り込む際に横型MOS構造を採用した場合、低オン抵抗とするにはトランジスタサイズを大きくする必要が出てくるので、これによりチップ面積が増大することが懸念される。
【０００４】
その対策として、チャネル部にトレンチを形成することでトランジスタのチャネル幅を増加させる方法がある(例えば特許文献１の図２を参照)。この方法によると、素子面積を同一としたまま、溝の深さに応じてチャネルの幅を大きくできるため、素子のチャネル部の抵抗を小さく、すなわち素子自体の抵抗を小さくすることができ、オン抵抗を低減することができる。また、溝を複数形成すれば、これらの溝の設置密度に応じてもチャネルの幅を大きくできるので、より効果的にオン抵抗を低減することができるようになる。
【０００５】
また、チャネル長方向に延在する凹部と凸部を交互に有するチャネル幅方向に沿った矩形波形状又は三角波形状等の波形形状を形成し、トランジスタ領域の拡大を伴わずに駆動能力を増大させる構造が挙げられる(例えば特許文献２参照)。
【特許文献１】特許３４０５６８１号公報
【特許文献２】特開平５−７５１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の発明における構造においては、製造ばらつきによりウェル拡散層の濃度変動だけではなくウェル拡散層の接合深さが変動することによりトレンチ側面に形成されるチャネル長が変動するため、素子の特性がばらつきやすい構造となっている。また、トレンチ側面に形成されるチャネルにおいては、ウェルの拡散深さによって変動する構造となっており、VRやSWRの内部に取り込む場合にはデバイス設計に制限を与えることになってしまう。
【０００７】
また、半導体基板表面におけるチャネル端から高濃度ドレイン拡散層までの低濃度ドレイン拡散層までの距離とトレンチ側面のチャネル端から高濃度ドレイン拡散層までの低濃度ドレイン拡散層までの距離が異なり、トレンチ側面のチャネル端から高濃度ドレイン拡散層までの距離の方が長くなるため、抵抗成分が大きくなり、トレンチ底部での電流量は低下する。そのため、トレンチにより単位面積当りのチャネル幅を大きくした効果があまり現れない構造となっている。
【０００８】
特許文献２の発明においては、矩形波形状の段差を深くすることにより単位面積当りの駆動能力を向上させることができる。しかし、図９に示すように半導体基板１０２に形成されたトレンチが一段である場合、単位面積当りのゲート幅を増やすために、トレンチ幅ｖ、トレンチ間隔ｌを狭くし、かつトレンチ深さｗを深くすることで単位面積当りの駆動能力を向上させることができる。しかし、半導体基板１０２表面とトレンチ底部との段差が大きくなる傾向と成り、MOSトランジスタの閾値電圧を調整する際にチャネル領域にイオン注入法を用いて不純物の導入を行なった場合、段差がきついことによって、半導体基板１０１表面、トレンチ底部およびトレンチ側面に均一にイオン注入が行なわれず、チャネル領域の不純物濃度を均一に形成することが困難になる。これにより、トレンチ幅ｖ、トレンチ間隔ｌ、トレンチ深さｗに制限を課することとなり、単位面積当りの駆動能力をさらに向上させることができない構造となっている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）MOSトランジスタのチャネル領域にゲート長方向に対し水平に配置するトレンチの構造をゲート幅方向に階段状に形成することを特徴とする半導体装置とした。
（２）前記階段状の構造は半導体基板表面から下に凸であることを特徴とする半導体装置とした。
（３）前記階段状の構造は半導体基板表面から上に凸であることを特徴とする半導体装置とした。
（４）前記階段状のチャネル領域は２段以上であることを特徴とする半導体装置とした。
（５）前記MOSトランジスタのソース拡散層及びドレイン拡散層の領域も階段状に形成されていることを特徴とする半導体装置とした。
【発明の効果】
【００１０】
MOSトランジスタにおいて、ゲート長方向に対し水平に配置するトレンチもしくはフィンの構造をゲート幅方向に階段状に形成することで半導体基板表面とトレンチ底部もしくはフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチもしくは高いフィンを有している場合においてもイオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造と成る。これらにより、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明による最良の形態について図面を用いて詳細に説明を行なう。
【実施例１】
【００１２】
図１から図４に本発明の第一の実施例である半導体装置を示す。図１は、本発明の第一の実施例である横型トレンチMOSトランジスタの構造を示しており、図２は図１のA-A'一点鎖線およびB-B'一点鎖線を含む平面による断面を示した図となる。
【００１３】
図１に示すように、P型半導体基板１０１に高濃度不純物層となるN型ドレイン拡散層２０１およびN型ソース拡散層２０２が形成されており、P型半導体基板１０１上にゲート絶縁膜３０１が形成されており、さらにゲート絶縁膜３０１上にゲート電極４０１が形成されている。即ち、P型半導体基板１０１、N型ドレイン拡散層２０１、N型ソース拡散層２０２、ゲート電極４０１がそれぞれMOSトランジスタにおけるサブストレート、ドレイン、ソース、ゲートを担い、MOSトランジスタを形成している。
【００１４】
N型ドレイン拡散層２０１およびN型ソース拡散層２０２は、P型半導体基板１０１の表面から深い方向に溝が形成されるような下に凸となるトレンチが形成されており、そのトレンチはA-A'一点鎖線のAからA'方向に対して階段状に深くなり、次いで、階段状に浅くなるように形成されている。
【００１５】
また、図２に示すように、ゲート絶縁膜３０１下のP型半導体基板１０１についてもN型ドレイン拡散層２０１及びN型ソース拡散層２０２と同様にP型半導体基板１０１の基板表面から深い方向に溝が形成されるような半導体基板表面から下に凸となるトレンチが形成されており、そのトレンチはA-A'一点鎖線のAからA'方向に対して階段状に深くなり、次いで、階段状に浅くなるように形成されている。それぞれの階段状に形成されているトレンチは、N型ドレイン拡散層２０１からゲート絶縁膜３０１下のP型半導体基板１０１、N型ソース拡散層２０２まで、ゲート長方向に対し水平に配置する連続した帯状のトレンチとなっている。
【００１６】
ゲート絶縁膜３０１は、直下のP型半導体基板１０１の形状に合わせて、膜厚が均一に成るように形成され、ゲート電極４０１はゲート絶縁膜３０１を覆うようにゲート絶縁膜３０１上に形成されている。
【００１７】
上記の横型MOSトランジスタの動作を説明する。N型ドレイン拡散層２０１に正の電圧、N型ソース拡散層２０２にN型ドレイン拡散層よりも低い電圧、つまり負の電圧が印加された状態において、ゲート電極４０１に正の電圧を印加すると、ゲート酸化膜３０１直下のP型半導体基板１０１表面がN型に反転し、電子がN型ソース拡散層２０２からN型に反転したP型半導体基板１０１表面を通り、N型ドレイン拡散層２０１に流れる。
【００１８】
図３は、本発明の第一の実施例である横型MOSトランジスタを示す平面図であり、図４は図３におけるC-C'一点鎖線での断面図を示している。図３は、ゲート電極４０１を介してN型ドレイン拡散層２０１とN型ソース拡散層２０２が形成されており、ゲート長方向に対し水平に配置する帯状のトレンチを有しており、図４に示すようにゲート絶縁膜３０１直下のP型半導体基板１０１にも帯状のトレンチが形成され、N型ソース拡散層２０２からN型ドレイン拡散層まで連続した帯状のトレンチとなっている。また、このトレンチはC-C'一点鎖線のCからC'方向に対して階段状に深くなり、次いで、階段状に浅くなるように形成されている。
【００１９】
図３、図４に示すように連続的に階段状のトレンチを配置することでMOSトランジスタのゲート幅が増加するため、電流量を増加させることが可能であり、単位面積当りの電流量はトレンチ間隔ｌ、第一トレンチ幅ｍ、第二トレンチ幅ｎを狭く、第一トレンチ深さｏ、第二トレンチ深さｐを深く形成することにより増加させることが可能である。上記の例では、階段状のトレンチを２段としているが、トレンチの段差が大きい場合は、階段状のトレンチの段数をさらに増やすことで段差を緩和することが可能となる。
【００２０】
上記は、P型半導体基板をサブストレートとし、N型拡散層をソース及びドレインとしたN型チャネルMOSトランジスタを元に説明を行なってきたが、P型チャネルMOSトランジスタにも適用することが可能である。サブストレートを半導体基板内に形成されたウェルを用いたMOSトランジスタ構造においても適用可能である。また、ソース拡散層およびドレイン拡散層に低濃度のオフセット層を有したMOSトランジスタであっても、本構造は適用できる。
【００２１】
本発明における第一の実施例におけるMOSトランジスタにおいては、ゲート長方向に対し水平に配置する帯状のトレンチをゲート幅方向に階段状に形成することによって、半導体基板表面とトレンチ底部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチを有している場合においてもイオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造となっている。
【００２２】
これらにより、VRやSWRの内部に高駆動能力を有したMOSトランジスタを取り込む場合において、トレンチにより単位面積当りのゲート幅を増加させるMOSトランジスタを用いても、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。
【実施例２】
【００２３】
次に、図５から図８に本発明の第二の実施例である半導体装置を示す。図５は、本発明の第二の実施例である横型MOSトランジスタの構造を示している図であり、図６は図５のD-D'一点鎖線およびE-E'一点鎖線を含む平面における断面を示した図となる。
【００２４】
図５に示すように、P型半導体基板１０１に高濃度不純物層となるN型ドレイン拡散層２０１およびN型ソース拡散層２０２が形成されており、P型半導体基板１０１上にゲート絶縁膜３０１が形成されており、さらにゲート絶縁膜３０１上にゲート電極４０１が形成されている。MOSトランジスタにおけるサブストレート、ドレイン、ソース、ゲートをそれぞれP型半導体基板１０１、N型ドレイン拡散層２０１、N型ソース拡散層２０２、ゲート電極４０１が担い、MOSトランジスタを形成した構造となっている。
【００２５】
N型ドレイン拡散層２０１およびN型ソース拡散層２０２は、P型半導体基板１０１の表面から高い方向に山が形成されるような上に凸となるフィンが形成されており、そのフィンはA-A'一点鎖線のAからA'方向に対して階段状に高く、階段状に低くなるように形成されている。
【００２６】
また、図６に示すように、ゲート絶縁膜３０１下のP型半導体基板１０１についてもN型ドレイン拡散層２０１及びN型ソース拡散層２０２と同様にP型半導体基板１０１の基板表面から高い方向に山が形成されるような半導体基板表面から上に凸となるフィンが形成されており、そのフィンはA-A'一点鎖線のAからA'方向に対して階段状に高くなり、次いで、階段状に低くなるように形成されている。それぞれの階段状に形成されているフィンは、N型ドレイン拡散層２０１からゲート絶縁膜３０１下のP型半導体基板１０１、N型ソース拡散層２０２まで、ゲート長方向に対し水平に配置する連続した帯状のフィンとなっている。
【００２７】
ゲート絶縁膜３０１は、直下のP型半導体基板１０１の形状に合わせて、膜厚が均一に成るように形成され、ゲート電極４０１はゲート絶縁膜３０１を覆うようにゲート絶縁膜３０１上に形成されている。
【００２８】
上記の横型MOSトランジスタの動作を説明する。N型ドレイン拡散層２０１に正の電圧、N型ソース拡散層２０２にN型ドレイン拡散層よりも低い電圧、つまり負の電圧が印加された状態において、ゲート電極４０１に正の電圧を印加すると、ゲート酸化膜３０１直下のP型半導体基板１０１表面がN型に反転し、電子がN型ソース拡散層２０２からN型に反転したP型半導体基板１０１表面を通り、N型ドレイン拡散層２０１に流れる。
【００２９】
図７は、本発明の第一の実施例である横型MOSトランジスタを示す平面図であり、図８は図７におけるF-F'一点鎖線での断面図を示している。図７は、ゲート電極４０１を介してN型ドレイン拡散層２０１とN型ソース拡散層２０２が形成されており、ゲート長方向に対し水平に配置する帯状のフィンを有しており、図８に示すようにゲート絶縁膜３０１直下のP型半導体基板１０１にも帯状のフィンが形成され、N型ソース拡散層２０２からN型ドレイン拡散層まで連続した帯状のフィンとなっている。また、このフィンはC-C'一点鎖線のCからC'方向に対して階段状に高くなり、次いで、階段状に低くなるように形成されている。
【００３０】
図７、図８に示すように連続的に階段状のフィンを配置することでMOSトランジスタのゲート幅が増加するため、電流量を増加させることが可能であり、単位面積当りの電流量は第一フィン幅ｑ、第二フィン幅ｒ、フィン間隔ｓを狭く、第一フィン高さｔ、第二フィン高さｕを高く形成することにより増加させることが可能である。上記の例では、階段状のフィンの段数を２段としているが、フィンの段差が大きい場合は、階段状のフィンの段数をさらに増やすことで段差を緩和することが可能となる。
【００３１】
上記は、P型半導体基板をサブストレートとし、N型拡散層をソース及びドレインとしたN型チャネルMOSトランジスタを元に説明を行なってきたが、P型チャネルMOSトランジスタにも適用することが可能である。サブストレートを半導体基板内に形成されたウェルを用いたMOSトランジスタ構造においても適用可能である。また、ソース拡散層およびドレイン拡散層に低濃度のオフセット層を有したMOSトランジスタであっても、本構造は適用できる。
【００３２】
本発明における第二の実施例におけるMOSトランジスタにおいては、ゲート長方向に対し水平に配置する帯状のフィンをゲート幅方向に階段状に形成することによって、半導体基板表面とフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために高いフィンを有している場合においてもイオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造となっている。
【００３３】
これらにより、VRやSWRの内部に高駆動能力を有したMOSトランジスタを取り込む場合において、フィンにより単位面積当りのゲート幅を増加させるMOSトランジスタを用いても、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明による半導体装置の第一の実施例を示す斜視図
【図２】図１のA-A'における断面を示す斜視図
【図３】本発明による半導体装置の第一の実施例を示す上面図
【図４】図１のA-A'における断面図
【図５】本発明による半導体装置の第二の実施例を示す斜視図
【図６】図４のD-D'における断面を示す斜視図
【図７】本発明による半導体装置の第二の実施例を示す上面図
【図８】図４のD-D'における断面図
【図９】従来の実施例による半導体装置を示す断面図
【符号の説明】
【００３５】
１０１  P型半導体基板
１０２  半導体基板
２０１  N型ドレイン拡散層
２０２  N型ソース拡散層
３０１  ゲート絶縁膜
４０１  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009054946.tif 000008
【図７】
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【図８】
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【図９】
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