(57)【要約】【課題】直接相互拡散による特性劣化を低減することの可能な半導体装置を提供する。【解決手段】ｐ型ポリシリコン層１４Ａ１およびシリサイド層１４Ａ２を有するゲート電極１４Ａと、ｎ型ポリシリコン層１４Ｂ１およびシリサイド層１４Ｂ２を有するゲート電極１４Ａとを備える。ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１は、互いに接合された接続部Ｐを素子分離層１２の直上に有し、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の少なくとも一方は、素子分離層１２の直上に狭窄部１７を有する。狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域の幅方向断面積よりも小さな幅方向断面積を有する。【選択図】図３
2009049323.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも帯状の第１導電型ポリシリコン層を含む第１配線層と、
少なくとも帯状の第２導電型ポリシリコン層を含む第２配線層と
を備え、
前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層は、互いに接合された接続部を有し、
前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層の少なくとも一方は、前記接続部を含む所定の領域内に、前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層のうち前記所定の領域以外の領域の幅方向断面積よりも小さな幅方向断面積の狭窄部を有する
ことを特徴とする半導体装置。
【請求項２】
前記狭窄部の幅方向断面積は、前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層のうち前記所定の領域以外の領域の幅方向断面積の１０％以上８０％以下である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層の少なくとも一方は、前記接続部を含む所定の領域内に、幅方向に横断するスリットを有し、
前記狭窄部は、前記スリットに対応して形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記スリットは、前記所定の領域の上部に形成され、
前記狭窄部は、前記スリットの下部に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記スリットは、前記所定の領域の下部に形成され、
前記狭窄部は、前記スリットの上部に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記狭窄部は、前記接続部を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ゲート電極および前記第２ゲート電極は共に、前記第１導電型ポリシリコン層および前記第２導電型ポリシリコン層上にシリサイド層を有し、
前記第１ゲート電極および前記第２ゲート電極は前記シリサイド層を介して互いに電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型ポリシリコン層と第２導電型ポリシリコン層とが互いに接続された配線層を備えた半導体装置に関する。
【背景技術】
【０００２】
初期のＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極はアルミニウムにより構成されていた。しかし、アルミニウムは、ゲート電極を形成した後にゲート電極をマスクとしてソースおよびドレインを形成する自己整合的なプロセスを行う際に必要な耐熱性を有していなかった。そのため、初期のＭＯＳトランジスタでは、自己整合的なプロセスを行って、トランジスタ寸法を縮小化することができなかった。そこで、トランジスタ寸法の微細化に伴い、アルミニウムの代わりに、耐熱性のあるポリシリコン（多結晶シリコン）がゲート電極として用いられるようになった。しかし、ポリシリコンをゲート電極に用いた場合には、ポリシリコンに不純物を高濃度にドーピングしたとしても、そのシート抵抗を十分に低減することができないという問題があった。
【０００３】
そのため、近年では、高融点金属あるいは遷移金属とシリコンとを熱処理によって合金化したシリサイド層をポリシリコン層上に積層した２層構造を有するゲート電極が一般的に用いられるようになった。シリサイドは熱的に安定で、しかもそのシート抵抗はポリシリコンよりも十分に低いことから、ゲート電極材料として適しているといえる。
【０００４】
ところが、トランジスタ寸法が更に微細化されるにつれて、ＣＭＯＳトランジスタの閾値電圧を制御するために、ｐ型ＭＯＳトランジスタのゲート電極材料としてｐ型ポリシリコンを用い、ｎ型ＭＯＳトランジスタのゲート電極材料としてｎ型ポリシリコンを用いることが必要になった。しかし、このように互いに異なる導電型の不純物を含むｐ型ポリシリコン層およびｎ型ポリシリコン層を互いに接触させた状態で、２層構造の一方の層に適用した場合には、２層構造の他方の層として用いられているシリサイド層を介してそれぞれのポリシリコンに含まれる不純物の相互拡散が生じ、閾値電圧が変動してしまうという問題があった。
【０００５】
そこで、例えば、特許文献１，２に記載されているように、シリサイド層のうちｐ型ポリシリコン層とｎ型ポリシリコンとの接続部以外の部位との対向領域の一部を完全に除去し、シリサイド層を分断することにより、相互拡散を防止する方策が提案されている（特許文献１，２）。
【０００６】
また、最近では、上記の方策の他に、例えば、ソースドレインを活性化するアニール処理を行ったのちにシリサイド層を形成し、シリサイド層を介して生じる相互拡散を抑制するサリサイド技術が用いられるようになってきている。
【０００７】
【特許文献１】特開平９−２７７５５５号公報
【特許文献２】特開平６−５６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、単位セルサイズが１．０μｍ２を切るようになると、ｐ型ポリシリコン層とｎ型ポリシリコン層との間で直接に生じる相互拡散（以下、直接相互拡散と称する）が無視できなくなり、この直接相互拡散に起因して閾値電圧が変動してしまうという問題があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、直接相互拡散による閾値電圧の変動を低減することの可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、少なくとも帯状の第１導電型ポリシリコン層を含む第１配線層と、少なくとも帯状の第２導電型ポリシリコン層を含む第２配線層とを備えたものである。ここで、第１導電型ポリシリコン層および第２導電型ポリシリコン層は、互いに接合された接続部を有しており、第１導電型ポリシリコン層および第２導電型ポリシリコン層の少なくとも一方は、接続部を含む所定の領域内に狭窄部を有している。この狭窄部は、第１導電型ポリシリコン層および第２導電型ポリシリコン層のうち所定の領域以外の領域の幅方向断面積よりも小さな幅方向断面積を有している。
【００１１】
本発明の半導体装置では、第１導電型ポリシリコン層および第２導電型ポリシリコン層の接続部分を含む所定の領域内に、第１導電型ポリシリコン層および第２導電型ポリシリコン層のうち所定の領域以外の領域の幅方向断面積よりも小さな幅方向断面積の狭窄部が形成されている。これにより、第１ゲート電極および第２ゲート電極を形成した後にソースドレインを活性化するアニール処理を行う際に、第１導電型ポリシリコン層と第２導電型ポリシリコン層との間で生じる直接相互拡散が狭窄部によって阻害される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、第１導電型ポリシリコン層および第２導電型ポリシリコン層の接続部分を含む所定の領域内に狭窄部を設けるようにしたので、第１ゲート電極および第２ゲート電極を形成した後にソースドレインを活性化するアニール処理を行う際に、第１導電型ポリシリコン層と第２導電型ポリシリコン層との間で生じる直接相互拡散を狭窄部によって阻害することができる。これにより、直接相互拡散による閾値電圧の変動を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１４】
［第１の実施の形態］
本発明の第１の実施の形態に係る半導体装置１は、メモリセルを記憶単位としてマトリクス状に配置したＳＲＡＭ（Static Random Access Memory）である。図１は、この半導体装置１のメモリセルを拡大して表したものである。このメモリセルは、ＣＭＯＳインバータ１０，２０を互いに向かい合わせた構造を有している。
【００１５】
ＣＭＯＳインバータ１０は、ｐ型ＭＯＳトランジスタＱ１のソースまたはドレインとｎ型ＭＯＳトランジスタＱ２のソースまたはドレインとを互いに直列接続したものを、電源ＶＤＤとグラウンドＧＮＤとの間に直列挿入したものである。ｐ型ＭＯＳトランジスタＱ１のソースまたはドレインが電源ＶＤＤ側に接続され、ｎ型ＭＯＳトランジスタＱ２のソースまたはドレインがグラウンドＧＮＤ側に接続されている。また、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２のゲート電極同士が互いに接続されており、その接続点Ｐ１が後述の直列接続点（右ノードＮＲ）に接続されている。ｐ型ＭＯＳトランジスタＱ１のソースまたはドレインとｎ型ＭＯＳトランジスタＱ２のソースまたはドレインとの直列接続点（左ノードＮＬ）が後述の接続点Ｐ２に接続されている。
【００１６】
ＣＭＯＳインバータ２０は、ｐ型ＭＯＳトランジスタＱ３のソースまたはドレインとｎ型ＭＯＳトランジスタＱ４のソースまたはドレインとを互いに直列接続したものを、電源ＶＤＤとグラウンドＧＮＤとの間に直列挿入したものである。ｐ型ＭＯＳトランジスタＱ３のソースまたはドレインが電源ＶＤＤ側に接続され、ｎ型ＭＯＳトランジスタＱ４のソースまたはドレインがグラウンドＧＮＤ側に接続されている。また、ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４のゲート電極同士が互いに接続されており、その接続点Ｐ２が直列接続点（左ノードＮＬ）に接続されている。ｐ型ＭＯＳトランジスタＱ３のソースまたはドレインとｎ型ＭＯＳトランジスタＱ４のソースまたはドレインとの直列接続点（右ノードＮＲ）が接続点Ｐ１に接続されている。
【００１７】
さらに、ＣＭＯＳインバータ１０の左ノードＮＬは、ｎ型ＭＯＳトランジスタＱ５を介してデータ線Ｄ１に接続されている。ｎ型ＭＯＳトランジスタＱ５のソースおよびドレインがデータ線Ｄ１と左ノードＮＬとにそれぞれ別個に接続されており、ｎ型ＭＯＳトランジスタＱ５のゲートがワード線Ｗに接続されている。一方、ＣＭＯＳインバータ２０の右ノードＮＲは、ｎ型ＭＯＳトランジスタＱ６を介してデータ線Ｄ２に接続されている。ｎ型ＭＯＳトランジスタＱ６のソースおよびドレインがデータ線Ｄ２と右ノードＮＲとにそれぞれ別個に接続されており、ｎ型ＭＯＳトランジスタＱ６のゲートがワード線Ｗに接続されている。
【００１８】
図２は、ＣＭＯＳインバータ１０の上面構成を表したものである。図３（Ａ）は図２のＣＭＯＳインバータ１０のＡ−Ａ矢視方向の断面構成を、図３（Ｂ）は図２のＣＭＯＳインバータ１０のＢ−Ｂ矢視方向の断面構成を、図４（Ａ）は図２のＣＭＯＳインバータ１０のＣ−Ｃ矢視方向の断面構成を、図４（Ｂ）は図２のＣＭＯＳインバータ１０のＤ−Ｄ矢視方向の断面構成をそれぞれ表したものである。なお、ＣＭＯＳインバータ２０は、基本的な構造においてはＣＭＯＳインバータ１０と共通しているので、以下では、ＣＭＯＳインバータ２０についての説明を省略する。
【００１９】
（ＣＭＯＳインバータ１０）
ＣＭＯＳインバータ１０は、図２、図３（Ａ），（Ｂ）に示したように、シリコン基板１１上に形成されたｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２を有している。これらｐ型ＭＯＳトランジスタＱ１とｎ型ＭＯＳトランジスタＱ２はシリコン基板１１上に、素子分離層１２を間にして互いに隣接して形成されている。素子分離層１２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面がシリコン基板１１の上面と同一面内となるように形成されている。また、この素子分離層１２は、例えば、図２に示したように格子状に形成されており、素子分離層１２で囲まれた領域内に、ｐ型ＭＯＳトランジスタＱ１やｎ型ＭＯＳトランジスタＱ２がそれぞれ１つずつ設けられている。これにより、素子分離層１２は、ｐ型ＭＯＳトランジスタＱ１とｎ型ＭＯＳトランジスタＱ２とを互いに分離している。
【００２０】
（ｐ型ＭＯＳトランジスタＱ１）
ｐ型ＭＯＳトランジスタＱ１は、図２、図３（Ａ）、図４（Ａ）に示したように、ゲート絶縁膜１３Ａ、ゲート電極１４Ａ（第１配線層）、ｎ型ウェル層１５Ａおよび２つのｐ型拡散層１６Ａを有している。
【００２１】
ここで、ゲート絶縁膜１３Ａは、例えば、酸化ケイ素（ＳｉＯ２）からなり、シリコン基板１１の表面上に帯状に形成されている。
【００２２】
ゲート電極１４Ａは、ｐ型ポリシリコン層１４Ａ１（第１導電型ポリシリコン層）と、シリサイド層１４Ａ２とをシリコン基板１１の側から順に積層した２層構造となっている。ｐ型ポリシリコン層１４Ａ１は、例えば、ｐ型ポリシリコン（ｐ型多結晶シリコン）をシリコン基板１１の表面上に配置することにより形成されたものであり、シリコン基板１１の表面上であって、かつ２つのｐ型拡散層１６Ａの間に帯状に形成されている。また、ｐ型ポリシリコン層１４Ａ１は、２つのｐ型拡散層１６Ａの間から素子分離層１２の表面上に延在して形成されており、素子分離層１２の直上において、後述のｎ型ＭＯＳトランジスタＱ２のｎ型ポリシリコン層１４Ｂ１と接続されている。シリサイド層１４Ａ２は、高融点金属あるいは遷移金属とシリコンとの合金、例えば、チタンシリサイド（例えばＴｉＳｉ２）、コバルトシリサイド（例えばＣｏＳｉ２）、ニッケルシリサイド（例えばＮｉＳｉ）またはニッケルプラチナシリサイド（例えばＮｉＰｔＳｉ）からなる。このシリサイド層１４Ａ２は、例えば、ｐ型ポリシリコン層１４Ａ１の表面上に高融点金属あるいは遷移金属からなる金属層を形成したのち熱処理して高融点金属あるいは遷移金属とｐ型ポリシリコン層１４Ａ１に含まれるシリコンとを合金化することにより形成されたものであり、ｐ型ポリシリコン層１４Ａ１の上面に形成されている。このシリサイド層１４Ａ２は、後述のｎ型ＭＯＳトランジスタＱ２のシリサイド層１６Ｂ２と接続されている。これにより、ゲート電極１４Ａとゲート電極１４Ｂとがシリサイド層１４Ａ２およびシリサイド層１６Ｂ２を介して互いに電気的に接続されている。なお、シリサイド層１４Ａ２は、製造工程の簡略化の観点から、シリサイド層１６Ｂ２と一体的に形成されていることが好ましい。
【００２３】
ｎ型ウェル層１５Ａは、例えば、ｎ型不純物（例えばリン）をシリコン基板１１にドープすることにより形成されたものであり、シリコン基板１１の上面のうち素子分離層１２で囲まれた一の部位に形成されている。
【００２４】
ｐ型拡散層１６Ａは、例えば、拡散層１６Ａ１と、シリサイド層１６Ａ２とをシリコン基板１１の側から順に積層した構造を有している。拡散層１６Ａ１は、例えば、高濃度のｐ型不純物（例えばホウ素）をシリコン基板１１にドープすることにより形成されたものであり、ｎ型ウェル層１５Ａの上層であって、かつ帯状のゲート絶縁膜１３Ａを間にして両側に形成されている。シリサイド層１６Ａ２は、高融点金属あるいは遷移金属とシリコンとの合金、例えば、チタンシリサイド（例えばＴｉＳｉ２）、コバルトシリサイド（例えばＣｏＳｉ２）、ニッケルシリサイド（例えばＮｉＳｉ）またはニッケルプラチナシリサイド（例えばＮｉＰｔＳｉ）からなる。このシリサイド層１６Ａ２は、例えば、シリコン基板１１の表面上に高融点金属あるいは遷移金属からなる金属層を形成したのち熱処理して高融点金属あるいは遷移金属とシリコンとを合金化することにより形成されたものであり、ｎ型ウェル層１５Ａの上面であって、かつ帯状のゲート絶縁膜１３Ａを間にして両側に形成されている。
【００２５】
（ｎ型ＭＯＳトランジスタＱ２）
ｎ型ＭＯＳトランジスタＱ２は、図２、図３（Ａ）、図４（Ｂ）に示したように、ゲート絶縁膜１３Ｂ、ゲート電極１４Ｂ（第２配線層）、ｐ型ウェル層１５Ｂおよび２つのｎ型拡散層１６Ｂを有している。
【００２６】
ここで、ゲート絶縁膜１３Ｂは、例えば、酸化ケイ素（ＳｉＯ２）からなり、シリコン基板１１の表面上に帯状に形成されている。
【００２７】
ゲート電極１４Ｂは、ｎ型ポリシリコン層１４Ｂ１（第２導電型ポリシリコン層）と、シリサイド層１４Ｂ２とをシリコン基板１１の側から順に積層した２層構造となっている。ｎ型ポリシリコン層１４Ｂ１は、例えば、ｎ型ポリシリコン（ｎ型多結晶シリコン）をシリコン基板１１の表面上に配置することにより形成されたものであり、シリコン基板１１の表面上であって、かつ２つのｎ型拡散層１６Ｂの間に帯状に形成されている。また、ｎ型ポリシリコン層１４Ｂ１は、２つのｎ型拡散層１６Ｂの間から素子分離層１２の表面上に延在して形成されており、素子分離層１２の直上において、ｐ型ＭＯＳトランジスタＱ１のｐ型ポリシリコン層１４Ａ１と接続されている。シリサイド層１４Ｂ２は、高融点金属あるいは遷移金属とシリコンとの合金、例えば、チタンシリサイド（例えばＴｉＳｉ２）、コバルトシリサイド（例えばＣｏＳｉ２）、ニッケルシリサイド（例えばＮｉＳｉ）またはニッケルプラチナシリサイド（例えばＮｉＰｔＳｉ）からなる。このシリサイド層１４Ｂ２は、例えば、ｎ型ポリシリコン層１４Ｂ１の表面上に高融点金属あるいは遷移金属からなる金属層を形成したのち熱処理して高融点金属あるいは遷移金属とｎ型ポリシリコン層１４Ｂ１に含まれるシリコンとを合金化することにより形成されたものであり、ｎ型ポリシリコン層１４Ｂ１の上面に形成されている。このシリサイド層１４Ｂ２は、ｐ型ＭＯＳトランジスタＱ１のシリサイド層１６Ａ２と接続されている。
【００２８】
ｐ型ウェル層１５Ｂは、例えば、ｐ型不純物（例えばホウ素）をシリコン基板１１にドープすることにより形成されたものであり、シリコン基板１１の上面のうち素子分離層１２で囲まれた一の部位に形成されている。
【００２９】
ｎ型拡散層１６Ｂは、例えば、拡散層１６Ｂ１と、シリサイド層１６Ｂ２とをシリコン基板１１の側から順に積層した構造を有している。拡散層１６Ｂ１は、例えば、高濃度のｎ型不純物（例えばリン）をシリコン基板１１にドープすることにより形成されたものであり、ｐ型ウェル層１５Ｂの上層であって、かつ帯状のゲート絶縁膜１３Ｂを間にして両側に形成されている。シリサイド層１６Ｂ２は、高融点金属あるいは遷移金属とシリコンとの合金、例えば、チタンシリサイド（例えばＴｉＳｉ２）、コバルトシリサイド（例えばＣｏＳｉ２）、ニッケルシリサイド（例えばＮｉＳｉ）またはニッケルプラチナシリサイド（例えばＮｉＰｔＳｉ）からなる。このシリサイド層１６Ｂ２は、例えば、シリコン基板１１の表面上に高融点金属あるいは遷移金属からなる金属層を形成したのち熱処理して高融点金属あるいは遷移金属とシリコンとを合金化することにより形成されたものであり、ｐ型ウェル層１５Ｂの上面であって、かつ帯状のゲート絶縁膜１３Ｂを間にして両側に形成されている。
【００３０】
ところで、図２、図３（Ａ），（Ｂ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方には（または双方にまたがって）、狭窄部１７が形成されている。
【００３１】
この狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２の直上（いわゆる非アクティブ領域）に形成されており、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域（いわゆるアクティブ領域）の幅方向断面積よりも小さな幅方向断面積を有している。ここで、狭窄部１７の幅方向断面積は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域の幅方向断面積の１０％以上８０％以下とすることが好ましい。８０％を超える場合には、狭窄部１７としての機能がほとんど発現しない可能性がある。１０％を下回る場合には、後述の図１２の工程においてシリサイド層１４Ａ２，１４Ｂ２を形成する際に、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち狭窄部１７に相当する部分が全てシリサイド層１４Ａ２，１４Ｂ２に置き換わり、ｐ型ポリシリコン層１４Ａ１とｎ型ポリシリコン層１４Ｂ１とが互いに接する部分がなくなってしまう可能性がある。また、１０％を下回る場合には、後述の図１２の工程においてシリサイド層１４Ａ２，１４Ｂ２を形成する際に、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうちサイドウォール１９の背後の一部がシリサイド化されず、シリサイド層１４Ａ２またはシリサイド層１４Ｂ２が断続的に形成されてしまう可能性がある。
【００３２】
この狭窄部１７は、例えば、図３（Ａ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方に（または双方にまたがって）形成されたスリット１８の底部に設けられている。このスリット１８は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２の直上であって、かつｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の上部において、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の幅方向に横断して形成されている。従って、狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２の直上であって、かつｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の下部において、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の幅方向に横断して形成されている。
【００３３】
なお、狭窄部１７は、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２の双方の閾値電圧に影響を及ぼさない部位（つまり閾値電圧の変動が生じない部位）に形成されていることが好ましい。例えば、狭窄部１７は、シリサイド層１４Ａ２とシリサイド層１６Ｂ２とが互いに接続されている接続部Ｐを含む位置に形成されていることが好ましく、ゲート電極１４Ａおよびゲート電極１４Ｂのうち素子分離層１２の中心軸の直上に、素子分離層１２の中心軸に関して線対称に形成されていることが好ましい。
【００３４】
次に、図５（Ａ）〜（Ｃ）から図１２（Ａ）〜（Ｃ）を参照して、本実施の形態の半導体装置１の製造方法の一例について説明する。
【００３５】
なお、図５（Ａ），図６（Ａ），図７（Ａ），図８（Ａ），図９（Ａ），図１０（Ａ），図１１（Ａ），図１２（Ａ）は、図２のＡ−Ａ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。図５（Ｂ），図６（Ｂ），図７（Ｂ），図８（Ｂ），図９（Ｂ），図１０（Ｂ），図１１（Ｂ），図１２（Ｂ）は、図２のＢ−Ｂ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。図５（Ｃ），図６（Ｃ），図７（Ｃ），図８（Ｃ），図９（Ｃ），図１０（Ｃ），図１１（Ｃ），図１２（Ｃ）は、図２のＣ−Ｃ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。
【００３６】
まず、素子分離層１２、ゲート絶縁膜１３Ａ，１３Ｂ、ｎ型ウェル層１５Ａ，１５Ｂおよびｐ型拡散層１６Ａ，１６Ｂが形成されたシリコン基板１１の表面全体にポリシリコン層１４Ｃを形成したのち、フォトリソグラフィ工程により、素子分離層１２の直上に帯状の開口部Ｈ１を形成する（図５（Ａ）〜（Ｃ））。
【００３７】
次に、開口部Ｈ１を含む表面全体にポリシリコン層１４Ｄを形成したのち（図６（Ａ）〜（Ｃ））、ポリシリコン層１４Ｃ，１４Ｄのうち開口部Ｈ１の底面に延在する一の線に関して一方の側（図７の左側）にｐ型不純物をドープすると共に、ポリシリコン層１４Ｃ，１４Ｄのうち開口部Ｈ１の底面に延在する一の線に関して他方の側（図７の右側）にｎ型不純物をドープする。これにより、ｐ型不純物をドープした側にｐ型ポリシリコン層１４Ｅ１が形成され、ｎ型不純物をドープした側にｎ型ポリシリコン層１４Ｆ１が形成される（図７（Ａ）〜（Ｃ））。また、ｐ型ポリシリコン層１４Ｅ１とｎ型ポリシリコン層１４Ｆ１との接続部Ｐの直上に（開口部Ｈ１に対応して）、スリット１８が形成され、スリット１８の底部に狭窄部１７が形成される。
【００３８】
次に、ドライエッチング法を用いてｐ型ポリシリコン層１４Ｅ１およびｎ型ポリシリコン層１４Ｆ１を選択的にエッチングすることにより、帯状のｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１が形成される（図８（Ａ）〜（Ｃ））。
【００３９】
次に、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の側壁と、スリット１８の側壁とにサイドウォール１９を形成する（図９（Ａ）〜（Ｃ））。
【００４０】
次に、素子分離層１２で囲まれた一の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｎ型不純物をドープしたのち、素子分離層１２で囲まれた他の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｐ型不純物をドープする。これにより、素子分離層１２で囲まれた一の領域に拡散層１６Ａ１が形成され（図１０（Ａ）〜（Ｃ））、素子分離層１２で囲まれた他の領域に拡散層１６Ｂ１が形成される（図示せず）。
【００４１】
次に、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するために、アニール処理を行う。つまり、本製造方法では、サリサイド工程（後述）を行う前に、活性化アニール処理を行う。
【００４２】
次に、サリサイド工程を行う。具体的には、まず、スパッタ法を用いて、例えばＣｏ（コバルト）からなる金属層Ｍ１を形成する（図１１（Ａ）〜（Ｃ））。このとき、スリット１８の底面にまで金属層Ｍ１が確実に形成されるように、スリット１８の延在方向を回転軸として１０°〜４５°程度、シリコン基板１１を揺動することが好ましい。なお、このときに、スリット１８の延在方向と交差する方向を回転軸としてシリコン基板１１を揺動しないように留意する。次に、合金化するために熱処理を行う。これにより、金属層Ｍ１内のＣｏがｐ型ポリシリコン層１４Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ａ２が形成される（図１２（Ａ），（Ｂ））。同様に、金属層Ｍ１内のＣｏがｎ型ポリシリコン層１４Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ｂ２が形成される（図１２（Ａ））。また、金属層Ｍ１内のＣｏが拡散層１６Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ａ２が形成される（図１２（Ｃ））。また、金属層Ｍ１内のＣｏが拡散層１６Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ｂ２が形成される（図４（Ｂ）参照）。このようにして、シリサイド層１４Ａ２，１４Ｂ２，１６Ａ２，１６Ｂ２は自己整合的に形成される。
【００４３】
その後、金属層Ｍ１を除去する。このようにして、本実施の形態の半導体装置１が製造される。
【００４４】
（書き込み）
本実施の形態の半導体装置１では、書き込みの際には、ワード線ＷをＨ（ハイ）にして、ｎ型ＭＯＳトランジスタＱ５，Ｑ６をオン状態にしておく。このとき、データ線Ｄ１をＨ（ハイ）にすると共に、データ線Ｄ２をＬ（ロウ）にする。すると、ｎ型ＭＯＳトランジスタＱ１およびｐ型ＭＯＳトランジスタＱ２は、ｎ型ＭＯＳトランジスタＱ６を介してデータ線Ｄ２と導通するので、ｎ型ＭＯＳトランジスタＱ１はオフ状態となり、ｐ型ＭＯＳトランジスタＱ２はオン状態となる。他方、ｎ型ＭＯＳトランジスタＱ３およびｐ型ＭＯＳトランジスタＱ４は、ｎ型ＭＯＳトランジスタＱ５を介してデータ線Ｄ１と導通するので、ｎ型ＭＯＳトランジスタＱ３はオン状態となり、ｐ型ＭＯＳトランジスタＱ４はオフ状態となる。その結果、左ノードＮＬには１が書き込まれ、右ノードＮＲには０（ゼロ）が書き込まれる。なお、上記において、データ線Ｄ１をＬ（ロウ）にすると共に、データ線Ｄ２をＨ（ハイ）にした場合には、左ノードＮＬには０（ゼロ）が書き込まれ、右ノードＮＲには１が書き込まれる。
【００４５】
（記憶保持）
本実施の形態の半導体装置１では、記憶保持の際には、ワード線ＷをＬ（ロウ）にして、ｎ型ＭＯＳトランジスタＱ５，Ｑ６をオフ状態にしておく。このとき、ｎ型ＭＯＳトランジスタＱ１，Ｑ３およびｐ型ＭＯＳトランジスタＱ２，Ｑ４は、データ線Ｄ１，Ｄ２と導通していないので、電源ＶＤＤが入力されている限り、書き込んだ状態が保持される。
【００４６】
（読み出し）
本実施の形態の半導体装置１では、読み出しの際には、データ線Ｄ１から、左ノードＮＬに書き込まれている値が読み出され、データ線Ｄ２から、右ノードＮＲに書き込まれている値が読み出される。なお、データ線Ｄ１，Ｄ２から読み出された信号は、センスアンプで増幅される。
【００４７】
ところで、本実施の形態では、図３（Ａ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方に（または双方にまたがって）スリット１８を形成して、スリット１８の底部に狭窄部１７を設けるようにしたので、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するアニール処理を行う際に、ｐ型ポリシリコン層１４Ａ１とｎ型ポリシリコン層１４Ｂ１との間で生じる直接相互拡散を狭窄部１７によって阻害することができる。これにより、直接相互拡散による閾値電圧の変動を低減することができる。
【００４８】
また、本実施の形態において、狭窄部１７を、接続部Ｐを含む位置に形成したり、ゲート電極１４Ａおよびゲート電極１４Ｂのうち素子分離層１２の中心軸の直上に素子分離層１２の中心軸に関して線対称に形成した場合には、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２の双方の閾値電圧に影響が及ぶ虞がないので、狭窄部１７により閾値電圧が変動する虞はない。
【００４９】
［第１の実施の形態の変形例］
上記実施の形態では、開口部Ｈ１を有するポリシリコン層１４Ｃ上にポリシリコン層１４Ｄを形成することにより狭窄部１７を形成していたが、それ以外の方法を用いて狭窄部１７を形成してもよい。
【００５０】
例えば、まず、素子分離層１２、ゲート絶縁膜１３Ａ，１３Ｂ、ｎ型ウェル層１５Ａ，１５Ｂおよびｐ型拡散層１６Ａ，１６Ｂが形成されたシリコン基板１１の表面全体にポリシリコン層を厚く形成する。次に、素子分離層１２の直上に延在する一の線に関して一方の側にｐ型不純物をドープすると共に、素子分離層１２の直上に延在する一の線に関して他方の側にｎ型不純物をドープしたのち、不純物のドープされたポリシリコン層を帯状に加工する。これにより、帯状に延在するｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１が形成される（図１３（Ａ）〜（Ｃ））。
【００５１】
次に、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の側壁にサイドウォール１９を形成する（図１４（Ａ）〜（Ｃ））。
【００５２】
次に、素子分離層１２で囲まれた一の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｎ型不純物をドープしたのち、素子分離層１２で囲まれた他の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｐ型不純物をドープする。これにより、素子分離層１２で囲まれた一の領域に拡散層１６Ａ１が形成され（図１５（Ａ）〜（Ｃ））、素子分離層１２で囲まれた他の領域に拡散層１６Ｂ１が形成される（図示せず）。
【００５３】
次に、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の接続部Ｐの直上に、スリット１８を形成する（図１６（Ａ）〜（Ｃ））。これにより、スリット１８の底部に狭窄部１７が形成される。
【００５４】
次に、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するために、アニール処理を行う。つまり、本製造方法では、活性化アニール処理を行う直前に狭窄部１７を形成し、さらに、サリサイド工程（後述）を行う前に活性化アニール処理を行う。
【００５５】
次に、サリサイド工程を行う。具体的には、まず、スパッタ法を用いて、例えばＣｏ（コバルト）からなる金属層Ｍ１を形成する（図１７（Ａ）〜（Ｃ））。このとき、スリット１８の内壁には、絶縁層１９は形成されていないので、上記実施の形態のようなシリコン基板１１の揺動を行う必要はない。次に、合金化するための熱処理を行う。これにより、金属層Ｍ１内のＣｏがｐ型ポリシリコン層１４Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ａ２が形成される（図１８（Ａ），（Ｂ））。同様に、金属層Ｍ１内のＣｏがｎ型ポリシリコン層１４Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ｂ２が形成される（図１８（Ａ））。また、金属層Ｍ１内のＣｏが拡散層１６Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ａ２が形成される（図１８（Ｃ））。また、金属層Ｍ１内のＣｏが拡散層１６Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ｂ２が形成される（図４（Ｂ）参照）。このようにして、シリサイド層１４Ａ２，１４Ｂ２，１６Ａ２，１６Ｂ２は自己整合的に形成される。
【００５６】
その後、金属層Ｍ１を除去する。このようにして、本変形例の半導体装置が製造される。
【００５７】
本変形例では、図３（Ａ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方に（または双方にまたがって）スリット１８を形成し、このスリット１８の底部に狭窄部１７を設けるようにしたので、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するアニール処理を行う際に、ｐ型ポリシリコン層１４Ａ１とｎ型ポリシリコン層１４Ｂ１との間で生じる直接相互拡散を狭窄部１７によって阻害することができる。これにより、直接相互拡散による閾値電圧の変動を低減することができる。
【００５８】
また、本変形例においても、狭窄部１７を、接続部Ｐを含む位置に形成したり、ゲート電極１４Ａおよびゲート電極１４Ｂのうち素子分離層１２の中心軸の直上に素子分離層１２の中心軸に関して線対称に形成した場合には、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２の双方の閾値電圧などの特性に影響が及ぶ虞がないので、狭窄部１７を形成することにより閾値電圧が変動する虞はない。
【００５９】
［第２の実施の形態］
本発明の第２の実施の形態に係る半導体装置２は、上記の実施の形態と同様、メモリセルを記憶単位としてマトリクス状に配置したＳＲＡＭである。図１９は、半導体装置２のメモリセルを拡大して表したものである。このメモリセルは、ＣＭＯＳインバータ３０，４０を互いに向かい合わせた構造を有している。
【００６０】
ＣＭＯＳインバータ３０は、ＣＭＯＳインバータ１０のｐ型ＭＯＳトランジスタＱ１をｐ型ＭＯＳトランジスタＱ７に置き換えると共に、ＣＭＯＳインバータ１０のｎ型ＭＯＳトランジスタＱ２をｎ型ＭＯＳトランジスタＱ８に置き換えたものである。また、ＣＭＯＳインバータ４０は、ＣＭＯＳインバータ２０のｐ型ＭＯＳトランジスタＱ３をｐ型ＭＯＳトランジスタＱ９に置き換えると共に、ＣＭＯＳインバータ２０のｎ型ＭＯＳトランジスタＱ４をｎ型ＭＯＳトランジスタＱ１０に置き換えたものである。
【００６１】
図２０は、ＣＭＯＳインバータ３０の上面構成を表したものである。図２１（Ａ）は図２０のＣＭＯＳインバータ３０のＡ−Ａ矢視方向の断面構成を、図２１（Ｂ）は図２０のＣＭＯＳインバータ３０のＢ−Ｂ矢視方向の断面構成を、図２２（Ａ）は図２０のＣＭＯＳインバータ３０のＣ−Ｃ矢視方向の断面構成を、図２２（Ｂ）は図２０のＣＭＯＳインバータ３０のＤ−Ｄ矢視方向の断面構成をそれぞれ表したものである。なお、ＣＭＯＳインバータ４０は、基本的な構造においてはＣＭＯＳインバータ３０と共通しているので、以下では、ＣＭＯＳインバータ４０についての説明を省略する。
【００６２】
（ＣＭＯＳインバータ３０）
ＣＭＯＳインバータ３０は、図２０、図２１（Ａ），（Ｂ）に示したように、シリコン基板１１上に形成されたｐ型ＭＯＳトランジスタＱ７およびｎ型ＭＯＳトランジスタＱ８を有している。これらｐ型ＭＯＳトランジスタＱ７とｎ型ＭＯＳトランジスタＱ８はシリコン基板１１上に、素子分離層２２を間にして互いに隣接して形成されている。素子分離層２２は、例えば、ＳＴＩ構造や、ＬＯＣＯＳ構造を有しており、その上面がシリコン基板１１の他の部分の上面よりも若干高くなるように形成されている。また、この素子分離層２２は、例えば、図２０に示したように格子状に形成されており、素子分離層２２で囲まれた領域内に、ｐ型ＭＯＳトランジスタＱ７やｎ型ＭＯＳトランジスタＱ８がそれぞれ１つずつ設けられている。これにより、素子分離層２２は、ｐ型ＭＯＳトランジスタＱ７とｎ型ＭＯＳトランジスタＱ８とを互いに分離している。
【００６３】
（ｐ型ＭＯＳトランジスタＱ７）
ｐ型ＭＯＳトランジスタＱ７は、図２０、図２１（Ａ）、図２２（Ａ）に示したように、ｐ型ＭＯＳトランジスタＱ１と同様、ゲート絶縁膜１３Ａ、ゲート電極１４Ａ（第１配線層）、ｎ型ウェル層１５Ａおよび２つのｐ型拡散層１６Ａを有している。
【００６４】
（ｎ型ＭＯＳトランジスタＱ８）
ｎ型ＭＯＳトランジスタＱ８は、図２０、図２１（Ａ）、図２２（Ｂ）に示したように、ｎ型ＭＯＳトランジスタＱ２と同様、ゲート絶縁膜１３Ｂ、ゲート電極１４Ｂ（第２配線層）、ｐ型ウェル層１５Ｂおよび２つのｎ型拡散層１６Ｂを有している。
【００６５】
ところで、図２０、図２１（Ａ），（Ｂ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方には（または双方にまたがって）、狭窄部２７が形成されている。
【００６６】
この狭窄部２７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層２２の直上（いわゆる非アクティブ領域）に形成されており、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域（いわゆるアクティブ領域）の幅方向断面積よりも小さな幅方向断面積を有している。この狭窄部２７は、例えば、図２１（Ａ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方に（または双方にまたがって）形成されたスリット２８の上部に設けられている。このスリット２８は、シリコン基板１１の上面における素子分離層２２の突出部分に対応して形成されたものであり、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層２２の直上であって、かつｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の下部において、幅方向に横断して形成されている。従って、狭窄部２７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層２２の直上であって、かつｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の上部において、幅方向に横断して形成されている。
【００６７】
なお、狭窄部２７は、ｐ型ＭＯＳトランジスタＱ７およびｎ型ＭＯＳトランジスタＱ８の双方の閾値電圧に影響を及ぼさない部位（つまり閾値電圧の変動が生じない部位）に形成されていることが好ましい。例えば、狭窄部２７は、シリサイド層１４Ａ２とシリサイド層１６Ｂ２とが互いに接続されている接続部Ｐを含む位置に形成されていることが好ましく、ゲート電極１４Ａおよびゲート電極１４Ｂのうち素子分離層２２の中心軸の直上に、素子分離層２２の中心軸に関して線対称に形成されていることが好ましい。
【００６８】
次に、図２３（Ａ）〜（Ｃ）から図３１（Ａ）〜（Ｃ）を参照して、本実施の形態の半導体装置２の製造方法の一例について説明する。
【００６９】
なお、図２３（Ａ），図２４（Ａ），図２５（Ａ），図２６（Ａ），図２７（Ａ），図２８（Ａ），図２９（Ａ），図３０（Ａ），図３１（Ａ）は、図２０のＡ−Ａ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。図２３（Ｂ），図２４（Ｂ），図２５（Ｂ），図２６（Ｂ），図２７（Ｂ），図２８（Ｂ），図２９（Ｂ），図３０（Ｂ），図３１（Ｂ）は、図２０のＢ−Ｂ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。図２３（Ｃ），図２４（Ｃ），図２５（Ｃ），図２６（Ｃ），図２７（Ｃ），図２８（Ｃ），図２９（Ｃ），図３０（Ｃ），図３１（Ｃ）は、図２０のＣ−Ｃ矢視方向の断面に対応した部位でシリコン基板１１を切断したときの断面構成を表したものである。
【００７０】
まず、素子分離層２２、ゲート絶縁膜１３Ａ，１３Ｂ、ｎ型ウェル層１５Ａ，１５Ｂおよびｐ型拡散層１６Ａ，１６Ｂが形成されたシリコン基板１１の表面全体にポリシリコン層１４Ｇを形成したのち、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により、ポリシリコン層１４Ｇのうち素子分離層２２の直上の部分がなくなるまで、表面を研磨する（図２４（Ａ）〜（Ｃ））。これにより、素子分離層２２の上面がポリシリコン層１４Ｇから露出する。
【００７１】
次に、素子分離層２２の上面を含む表面全体にポリシリコン層１４Ｈを形成したのち（図２５（Ａ）〜（Ｃ））、ポリシリコン層１４Ｇ，１４Ｈのうち素子分離層２２の直上に延在する一の線に関して一方の側（図２６の左側）にｐ型不純物をドープすると共に、ポリシリコン層１４Ｇ，１４Ｈのうち素子分離層２２の直上に延在する一の線に関して他方の側（図２６の右側）にｎ型不純物をドープする。これにより、ｐ型不純物をドープした側にｐ型ポリシリコン層１４Ｊ１が形成され、ｎ型不純物をドープした側にｎ型ポリシリコン層１４Ｋ１が形成される（図２６（Ａ）〜（Ｃ））。また、ｐ型ポリシリコン層１４Ｊ１とｎ型ポリシリコン層１４Ｋ１との接続部Ｐの直上にスリット２８が形成され、スリット２８の上部に狭窄部２７が形成される。
【００７２】
次に、ドライエッチング法を用いてｐ型ポリシリコン層１４Ｊ１およびｎ型ポリシリコン層１４Ｋ１を選択的にエッチングすることにより、帯状のｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１が形成される（図２７（Ａ）〜（Ｃ））。
【００７３】
次に、ｐ型ポリシリコン層１４Ｊ１およびｎ型ポリシリコン層１４Ｋ１の側壁にサイドウォール１９を形成する（図２８（Ａ）〜（Ｃ））。
【００７４】
次に、素子分離層２２で囲まれた一の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｎ型不純物をドープしたのち、素子分離層２２で囲まれた他の領域に開口を有するフォトレジスト層（図示せず）をマスクとしてｐ型不純物をドープする。これにより、素子分離層２２で囲まれた一の領域に拡散層１６Ａ１が形成され（図２９（Ａ）〜（Ｃ））、素子分離層２２で囲まれた他の領域に拡散層１６Ｂ１が形成される（図示せず）。
【００７５】
次に、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するために、アニール処理を行う。つまり、本製造方法では、サリサイド工程（後述）を行う前に、活性化アニール処理を行う。
【００７６】
次に、サリサイド工程を行う。具体的には、まず、スパッタ法を用いて、例えばＣｏ（コバルト）からなる金属層Ｍ１を形成する（図３０（Ａ）〜（Ｃ））。続いて、合金化するために熱処理を行う。これにより、金属層Ｍ１内のＣｏがｐ型ポリシリコン層１４Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ａ２が形成される（図３１（Ａ），（Ｂ））。同様に、金属層Ｍ１内のＣｏがｎ型ポリシリコン層１４Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１４Ｂ２が形成される（図３１（Ａ））。また、金属層Ｍ１内のＣｏが拡散層１６Ａ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ａ２が形成される（図３１（Ｃ））。また、金属層Ｍ１内のＣｏが拡散層１６Ｂ１に拡散して、コバルトシリサイド（例えばＣｏＳｉ２）からなるシリサイド層１６Ｂ２が形成される（図２２（Ｂ）参照）。このようにして、シリサイド層１４Ａ２，１４Ｂ２，１６Ａ２，１６Ｂ２は自己整合的に形成される。
【００７７】
その後、金属層Ｍ１を除去する。このようにして、本実施の形態の半導体装置２が製造される。
【００７８】
ところで、本実施の形態では、図２１（Ａ）に示したように、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち少なくとも一方に（または双方にまたがって）スリット２８を形成して、スリット２８の上部に狭窄部２７を設けるようにしたので、拡散層１６Ａ１，１６Ｂ１に含まれる不純物を活性化するアニール処理を行う際に、ｐ型ポリシリコン層１４Ａ１とｎ型ポリシリコン層１４Ｂ１との間で生じる直接相互拡散を狭窄部２７によって阻害することができる。これにより、直接相互拡散による閾値電圧の変動を低減することができる。
【００７９】
また、本実施の形態において、狭窄部２７を、接続部Ｐを含む位置に形成したり、ゲート電極１４Ａおよびゲート電極１４Ｂのうち素子分離層２２の中心軸の直上に素子分離層２２の中心軸に関して線対称に形成した場合には、ｐ型ＭＯＳトランジスタＱ７およびｎ型ＭＯＳトランジスタＱ８の双方の閾値電圧に影響が及ぶ虞がないので、狭窄部２７により閾値電圧が変動する虞はない。
【００８０】
［第２の実施の形態の変形例］
上記第２の実施の形態では、素子分離層２２を、シリコン基板１１の上面における素子分離層２２の突出部分に対応して形成されたスリット２８の上部に形成していたが、例えば、図３２に示したように、素子分離層２２の部位に、素子分離層１２と、素子分離層１２上に設けられた絶縁層２３とを設けるようにしてもよい。
【００８１】
なお、絶縁層２３は、例えば、素子分離層１２、ゲート絶縁膜１３Ａ，１３Ｂ、ｎ型ウェル層１５Ａ，１５Ｂおよびｐ型拡散層１６Ａ，１６Ｂが形成されたシリコン基板１１の表面全体に絶縁層を形成したのち、ドライエッチングにより、絶縁層のうち素子分離層１２の直上の所定の領域以外の領域を選択的に除去することにより形成することが可能である。なお、上記した図２３（Ａ）〜（Ｃ）から図３１（Ａ）〜（Ｃ）と同様の工程を経ることにより、素子分離層１２および絶縁層２３を備えた半導体装置を製造することができる。
【００８２】
以上、実施の形態およびその変形例を挙げて本発明の半導体装置について説明したが、本発明は上記実施の形態またはその変形例に限定されるものではなく、本発明の半導体装置の構成やその製造方法に関する手順などは、上記実施の形態またはその変形例と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００８３】
例えば、上記実施の形態では、狭窄部１７，２７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の幅方向に横断して形成されていたが、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２，２２の直上（いわゆる非アクティブ領域）の幅方向断面積が、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域（いわゆるアクティブ領域）の幅方向断面積よりも小さくなるように狭窄部１７，２７が形成されていればよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態に係る半導体装置の回路図である。
【図２】図１の半導体装置の上面構成図である。
【図３】図１の半導体装置の断面構成図である。
【図４】図３の半導体素子の製造工程を説明するための断面構成図である。
【図５】図４に続く工程について説明するための断面構成図である。
【図６】図５に続く工程について説明するための断面構成図である。
【図７】図６に続く工程について説明するための断面構成図である。
【図８】図７に続く工程について説明するための断面構成図である。
【図９】図８に続く工程について説明するための断面構成図である。
【図１０】図９に続く工程について説明するための断面構成図である。
【図１１】図１０に続く工程について説明するための断面構成図である。
【図１２】図１１に続く工程について説明するための断面構成図である。
【図１３】図１の半導体素子の一変形例の製造工程を説明するための断面構成図である。
【図１４】図１３に続く工程について説明するための断面構成図である。
【図１５】図１４に続く工程について説明するための断面構成図である。
【図１６】図１５に続く工程について説明するための断面構成図である。
【図１７】図１６に続く工程について説明するための断面構成図である。
【図１８】図１７に続く工程について説明するための断面構成図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の回路図である。
【図２０】図１９の半導体装置の上面構成図である。
【図２１】図２０の半導体装置の断面構成図である。
【図２２】図２１の半導体素子の製造工程を説明するための断面構成図である。
【図２３】図２２に続く工程について説明するための断面構成図である。
【図２４】図２３に続く工程について説明するための断面構成図である。
【図２５】図２４に続く工程について説明するための断面構成図である。
【図２６】図２５に続く工程について説明するための断面構成図である。
【図２７】図２６に続く工程について説明するための断面構成図である。
【図２８】図２７に続く工程について説明するための断面構成図である。
【図２９】図２８に続く工程について説明するための断面構成図である。
【図３０】図２９に続く工程について説明するための断面構成図である。
【図３１】図３０の半導体素子の一変形例の製造工程を説明するための断面構成図である。
【図３２】図１９の半導体装置の一変形例の断面構成図である。
【符号の説明】
【００８５】
１，２…半導体装置、１０，２０，３０，４０…ＣＭＯＳインバータ、１１…シリコン基板、１２，２２…素子分離層、１３Ａ，１３Ｂ…ゲート絶縁膜、１４Ａ，１４Ｂ…ゲート電極、１４Ａ１…ｐ型ポリシリコン層、１４Ｂ１…ｎ型ポリシリコン層、１４Ａ２，１４Ｂ２，１６Ａ２，１６Ｂ２…シリサイド層、１５Ａ…ｎ型ウェル層、１５Ｂ…ｐ型ウェル層、１６Ａ…ｐ型拡散層、１６Ｂ…ｎ型拡散層、１６Ａ１，１６Ｂ１…拡散層、１７，２７…狭窄部、１８，２８…スリット、１９…サイドウォール、２３…絶縁層、Ｄ１，Ｄ２…データ線、ＧＮＤ…グラウンド、Ｍ１…金属層、Ｐ…接続部、Ｑ１，Ｑ３，Ｑ７，Ｑ９…ｐ型ＣＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ１０…ｎ型ＣＭＯＳトランジスタ、Ｗ…ワード線。
【図１】
2009049323.tif 000003
【図２】
2009049323.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009049323.tif 000010
【図９】
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【図１０】
2009049323.tif 000012
【図１１】
2009049323.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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