(57)【要約】【課題】２つの導電体間の寄生容量、または導電体と基板との間の寄生容量の低減を実現しながら、機械的強度を保つことができる構造を備えた半導体装置及びその製造方法を提供する。【解決手段】半導体基板２と、半導体基板２上に形成された、第１層金属配線１１及び第２層金属配線１６と、第１層金属配線１１と第２層金属配線１６との間に形成された、第１層間絶縁膜１２及び第２層間絶縁膜１４とを備え、第１層金属配線１１と第２層金属配線１６とは、第１層間絶縁膜１２及び第２層間絶縁膜１４を挟む半導体装置１において、第１層間絶縁膜１２及び第２層間絶縁膜１４の、第１層金属配線１１と第２層金属配線１６とで挟まれた領域は、空隙１３を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成された、第１導電体及び第２導電体と、
上記第１導電体と上記第２導電体との間に形成された層間絶縁膜層とを備え、
上記第１導電体と上記第２導電体との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、
上記層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域は、空隙を有することを特徴とする半導体装置。
【請求項２】
上記層間絶縁膜層は、第１の層間絶縁膜層と、第２の層間絶縁膜層とを有し、
上記第１導電体、上記第１の層間絶縁膜層、上記第２の層間絶縁膜層及び上記第２導電体が積み重ねて配置され、
上記空隙は、上記第１の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域、または上記第２の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記空隙は、複数の孔によって形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記空隙は、上記第１導電体と上記第２導電体との対向する面に対して、垂直方向に形成された孔であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板と、
上記半導体基板上に形成された第１導電体と、
上記半導体基板と上記第１導電体との間に形成された層間絶縁膜層とを備え、
上記半導体基板と上記第１導電体との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、
上記層間絶縁膜層の、上記第１導電体と上記半導体基板とで挟まれた領域は、空隙を有することを特徴とする半導体装置。
【請求項７】
上記層間絶縁膜層は、第１の層間絶縁膜層と、第２の層間絶縁膜層とを有し、
上記半導体基板、上記第１の層間絶縁膜層、上記第２の層間絶縁膜層及び上記第１導電体が積み重ねて配置され、
上記空隙は、上記第１の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域、または上記第２の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域に形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
上記空隙は、複数の孔によって形成されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
上記空隙は、上記半導体基板と上記第１導電体との対向する面に対して、垂直方向に形成された孔であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
半導体基板上に形成された半導体装置の製造方法であって、
上記半導体基板上に第１導電体を形成させる工程と、
上記第１導電体上に第１層間絶縁膜を堆積させる工程と、
上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、
上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、
上記第２層間絶縁膜を平坦化する工程と、
上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
上記空隙を形成させる工程においては、複数の空隙を同時に形成させることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
上記第２層間絶縁膜を平坦化する工程においては、上記空隙が露出しないように平坦化させることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
半導体基板上に形成された半導体装置の製造方法であって、
上記半導体基板上に第１層間絶縁膜を堆積させる工程と、
上記第１層間絶縁膜に空隙を形成させる工程と、
上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、
上記第２層間絶縁膜を平坦化する工程と、
上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第１導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
上記空隙を形成させる工程においては、複数の空隙を同時に形成させることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
上記第２層間絶縁膜を平坦化する工程においては、上記空隙が露出しないように平坦化させることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
半導体基板上に形成された半導体装置の製造方法であって、
上記半導体基板上に第１導電体を形成させる工程と、
上記第１導電体上に第１層間絶縁膜を堆積させる工程と、
上記第１層間絶縁膜を平坦化する工程と、
上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、
上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、
上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
上記空隙を形成させる工程においては、複数の空隙を同時に形成させることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
半導体基板上に形成された半導体装置の製造方法であって、
上記半導体基板上に第１層間絶縁膜を堆積させる工程と、
上記第１層間絶縁膜を平坦化する工程と、
上記第１層間絶縁膜に空隙を形成させる工程と、
上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、
上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第１導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２３】
上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
上記空隙を形成させる工程においては、複数の空隙を同時に形成させることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２５】
半導体基板上に形成された半導体装置の製造方法であって、
上記半導体基板上に形成された第１層間絶縁膜に溝を形成させる工程と、
上記溝に上記第１層間絶縁膜と同じ高さの第１導電体を形成させる工程と、
上記第１層間絶縁膜及び第1導電体の上に第２層間絶縁膜を堆積させる工程と、
上記第２層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、
上記第２層間絶縁膜上に第３層間絶縁膜を堆積させる工程と、
上記第３層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
上記空隙を形成させる工程においては、複数の空隙を同時に形成させることを特徴とする請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の金属配線構造およびその製造方法に関するものであり、詳しくは導電体間容量を低減し、かつ機械的強度を保つ金属配線構造およびその製造方法に関するものである。
【背景技術】
【０００２】
静電容量検出型の表面形状認識装置は、多数配置された金属電極と物体との静電容量をそれぞれ検知することで、物体表面の形状を認識する装置である。しかしながら、金属電極と金属配線層の寄生容量、または金属配線層と基板との寄生容量等の存在により、物体と金属電極との静電容量の検知精度が悪化する。このため、寄生容量を低減させるべく多くの技術が開発されている。また、静電容量検出型の表面形状認識装置に限らず、これを構成する半導体装置の信号伝達の遅延を低減させるためにも、寄生容量の低減は必須である。
【０００３】
従来、金属電極および金属配線層の絶縁膜には主としてシリコン酸化膜が用いられてきた。これに替わり、絶縁膜の比誘電率を低くした構成を用いることで、寄生容量の低減がなされている。
【０００４】
特許文献１には、層間絶縁膜の領域を空気で構成することで、半導体装置における寄生容量の低減を実現できることが開示されている。これは以下のようにして形成することができる。
【０００５】
図７（ａ）に示すように、半導体基板１０３上に形成したＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ１０２にＳｉＯ２（二酸化シリコン）からなる基板被覆膜１０４、下側カーボン膜１０５、下側二酸化シリコン膜１０６、上側カーボン膜１０７を順次堆積させる。さらに、下側二酸化シリコン膜１０６をエッチングストッパー膜として上側カーボン膜１０７に配線用溝を形成し、この溝の底面から下側二酸化シリコン膜１０６および下側カーボン膜１０５を貫通するコンタクトホールを形成させる。さらに、スパッタリング法でバリアメタル膜１０８とＣｕ（銅）合金膜１０９を堆積させた後、熱処理によって配線用溝に充填をおこない、ＣＭＰ（Chemical Mechanical Polishing：ケミカルメカニカルポリッシング）にて平坦化を行い、銅合金膜１０９による配線層を形成させる。さらに、上側二酸化シリコン膜１１０を堆積させる。
【０００６】
これらの工程を順次繰り返すことで図７（ｂ）に示すように、多層配線構造を形成させた後、基板被覆膜１０４に達するダミー開口１１１をエッチングにより形成させる。
【０００７】
最後に図７（ｃ）に示すように、例えば酸素プラズマなどによるアッシングにより、下側カーボン膜１０５及び上側カーボン膜１０７を除去する。その結果、層間絶縁膜の領域が空気層１１２で構成された半導体装置１０１が形成される。
【０００８】
また、非特許文献１には、層間絶縁膜の領域を低誘電率の膜で構成することで、半導体装置における寄生容量の低減を実現できることが開示されている。これは以下のようにして形成することができる。
【０００９】
図８（ａ）に示すように、半導体基板１１４上に形成したＭＯＳトランジスタ１１３にＳｉＮ（窒化シリコン）からなるコンタクトエッチングストッパー膜１１５、ＳｉＯ２（二酸化シリコン）からなる層間絶縁膜１１６、を順次堆積させる。さらに、層間絶縁膜１１６及びコンタクトエッチングストッパー膜１１５を貫通させるコンタクトホールを形成させる。
【００１０】
続いて、スパッタリング法にて金属バリア膜１１７を堆積させ、ＣＶＤ法（Chemical vapor deposition：化学気相成長方法）にてタングステン膜１１８を堆積させる。その後、ＣＭＰにてタングステン膜１１８、金属バリア膜１１７及び層間絶縁膜１１６を研磨して平坦化させる。さらに、ＣＶＤ法にて、ＳｉＣ（炭化シリコン）もしくはＳｉＣＮ（窒素添加シリコンカーバイト）などからなるバリア膜１１９を堆積させ、その上にＣＶＤ法もしくは塗布法にて、低誘電率の層間絶縁膜１２０を形成させる。さらに、ＣＶＤ法にてＴＥＯＳ（テトラエトキシシラン）からなるキャップ膜１２１を堆積させる。
【００１１】
次に図８（ｂ）に示すように、キャップ膜１２１、低誘電率の層間絶縁膜１２０及びバリア膜１１９に、フォトリソグラフィ及びエッチングにて溝を形成させる。続いて、Ｔｉ／ＴｉＮ（チタン／窒化チタン）やＴａ／ＴａＮ（タンタル／窒化タンタル）などからなる金属バリア膜１２２をスパッタリング法にて堆積させ、さらに銅膜１２３で溝を埋める。続いて、ＣＭＰにて、銅膜１２３、金属バリア膜１２２及びキャップ膜１２１を研磨して平坦化させる。
【００１２】
このようにして、低誘電率の層間絶縁膜１２０と銅膜１２３が同じ高さに揃えられた配線構造が形成される。これら工程を繰り返すことで、図８（ｃ）に示すような、低誘電率の層間絶縁膜をもつ半導体装置１２４が形成される。
【特許文献１】特開平１１−１２６８２０号公報（平成１１年５月１１日公開）
【非特許文献１】“45ナノメートル世代LSI向け多層配線技術を開発- FUJITSU Japan”、［online］、株式会社富士通研究所プレスリリース、［２００８年４月１７日検索］、インターネット〈URL：http://pr.fujitsu.com/jp/news/2005/06/6-1.html〉
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１において開示されている技術では、金属配線層間全体にわたる空隙によって、寄生容量の低減が充分に実現されている。しかしながら、層状に形成された各々の金属配線層を支える構造は、上下の層を接続するコンタクト部のみであり、機械的強度が弱いという問題がある。このため、ダイシングやワイヤーボンディングなどにおいて、チップに応力がかかるときに配線に断線やショートなどの問題が発生する。
【００１４】
また、非特許文献１において開示されている他の技術でも、金属配線層間の寄生容量低減が実現するが、絶縁膜として用いるｌｏｗ−ｋ（low dielectric constant：低誘電率）材料の分子結合が弱いために、同様に機械的強度が弱く、特許文献１において開示されている技術と同様にチップに応力がかかるときにクラックが発生するなどの問題が発生する。さらに、層間絶縁膜にシリコン酸化膜を用いる従来技術では、機械的強度を保つが寄生容量が問題となる。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、２つの導電体間の寄生容量、または導電体と基板との間の寄生容量の低減を実現しながら、機械的強度を保つことができる構造を備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、上記課題を解決するために、半導体基板と、上記半導体基板上に形成された、第１導電体及び第２導電体と、上記第１導電体と上記第２導電体との間に形成された層間絶縁膜層とを備え、上記第１導電体と上記第２導電体との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域は、空隙を有することを特徴とする。
【００１７】
上記発明によれば、上記空隙は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい上記層間絶縁膜層よりも誘電率が低い。よって、上記空隙を設けることにより、上記第１導電体と上記第２導電体との間の寄生容量が低減される。
【００１８】
また、上記第１導電体と上記第２導電体とで挟まれた領域の、上記空隙を有しない部分については、上記層間絶縁膜層で構成されているので、機械的強度を保つことができる。
【００１９】
従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００２０】
上記半導体装置では、上記層間絶縁膜層は、第１の層間絶縁膜層と、第２の層間絶縁膜層とを有し、上記第１導電体、上記第１の層間絶縁膜層、上記第２の層間絶縁膜層及び上記第２導電体が積み重ねて配置され、上記空隙は、上記第１の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域、または上記第２の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域に形成されてもよい。
【００２１】
また、上記半導体装置では、上記空隙は、複数の孔によって形成されてもよい。
【００２２】
さらに、上記半導体装置では、上記空隙は、上記第１導電体と上記第２導電体との対向する面に対して、垂直方向に形成された孔であってもよい。
【００２３】
そして、上記半導体装置では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【００２４】
これらの構成により、上記第１導電体と上記第２導電体との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。
【００２５】
本発明の半導体装置は、上記課題を解決するために、半導体基板と、上記半導体基板上に形成された第１導電体と、上記半導体基板と上記第１導電体との間に形成された層間絶縁膜層とを備え、上記半導体基板と上記第１導電体との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、上記第１導電体と上記半導体基板とで挟まれた領域は、空隙を有することを特徴とする。
【００２６】
上記発明によれば、上記空隙は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい上記層間絶縁膜層よりも誘電率が低い。よって、上記空隙を設けることにより、上記第１導電体と上記半導体基板との間の寄生容量が低減される。
【００２７】
また、上記第１導電体と上記半導体基板とで挟まれた領域の、上記空隙を有しない部分については、上記層間絶縁膜層で構成されているので、機械的強度を保つことができる。
【００２８】
従って、上記第１導電体と上記半導体基板との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００２９】
上記半導体装置では、上記層間絶縁膜層は、第１の層間絶縁膜層と、第２の層間絶縁膜層とを有し、上記半導体基板、上記第１の層間絶縁膜層、上記第２の層間絶縁膜層及び上記第１導電体が積み重ねて配置され、上記空隙は、上記第１の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域、または上記第２の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域に形成されてもよい。       
【００３０】
また、上記半導体装置では、上記空隙は、複数の孔によって形成されてもよい。
【００３１】
さらに、上記半導体装置では、上記空隙は、上記半導体基板と上記第１導電体との対向する面に対して、垂直方向に形成された孔であってもよい。
【００３２】
そして、上記半導体装置では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【００３３】
これらの構成により、上記半導体基板と上記第１導電体との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。
【００３４】
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成された半導体装置の製造方法であって、上記半導体基板上に第１導電体を形成させる工程と、上記第１導電体上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜を平坦化する工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする。
【００３５】
上記発明によれば、上記第１導電体、上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第２導電体が積み重ねて配置され、上記空隙が、上記第１の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域に形成された半導体装置を製造できる。従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００３６】
上記半導体装置の製造方法では、上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されてもよい。
【００３７】
また、上記半導体装置の製造方法では、上記空隙を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【００３８】
さらに、上記半導体装置の製造方法では、上記第２層間絶縁膜を平坦化する工程においては、上記空隙が露出しないように平坦化させてもよい。
【００３９】
これらの方法により製造された半導体装置は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００４０】
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成された半導体装置の製造方法であって、上記半導体基板上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜に空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜を平坦化する工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第１導電体を形成する工程とを含むことを特徴とする。
【００４１】
上記発明によれば、上記半導体基板、上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第１導電体が積み重ねて配置され、上記空隙が、上記第１の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域に形成された半導体装置を製造できる。従って、導電体と基板との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００４２】
上記半導体装置の製造方法では、上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されてもよい。
【００４３】
また、上記半導体装置の製造方法では、上記空隙を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【００４４】
さらに、上記半導体装置の製造方法では、上記第２層間絶縁膜を平坦化する工程においては、上記空隙が露出しないように平坦化させてもよい。
【００４５】
これらの方法により製造された半導体装置は、導電体と基板との間の寄生容量低減を実現しながら、機械的強度を保つことができる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００４６】
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成された半導体装置の製造方法であって、上記半導体基板上に第１導電体を形成させる工程と、上記第１導電体上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜を平坦化する工程と、上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする。
【００４７】
上記発明によれば、上記第１導電体、上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第２導電体が積み重ねて配置され、上記空隙が、上記第１の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域に形成された半導体装置を製造できる。従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００４８】
さらに、上記第１層間絶縁膜を平坦化することで、上記空隙を形成する際のフォトレジストマスクの形成工程が、より良くできる。具体的には、平坦化した形状とすることにより、焦点深度に対するプロセスの余裕度がより高まる。
【００４９】
上記半導体装置の製造方法では、上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されてもよい。
【００５０】
また、上記半導体装置の製造方法では、上記空隙を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【００５１】
これらの方法により製造された半導体装置は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。さらに、上記第１層間絶縁膜を平坦化することで、上記空隙を形成する際のフォトレジストマスクの形成工程が、より良くできる。
【００５２】
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成された半導体装置の製造方法であって、上記半導体基板上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜を平坦化する工程と、上記第１層間絶縁膜に空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域の上に、第１導電体を形成する工程とを含むことを特徴とする。
【００５３】
上記発明によれば、上記半導体基板、上記第１層間絶縁膜、上記第２層間絶縁膜及び上記第１導電体が積み重ねて配置され、上記空隙が、上記第１の層間絶縁膜層の、上記半導体基板と上記第１導電体とで挟まれた領域に形成された半導体装置を製造できる。従って、導電体と基板との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００５４】
さらに、上記第１層間絶縁膜を平坦化することで、上記空隙を形成する際のフォトレジストマスクの形成工程が、より良くできる。具体的には、平坦化した形状とすることにより、焦点深度に対するプロセスの余裕度がより高まる。
【００５５】
上記半導体装置の製造方法では、上記空隙を形成させる工程においては、上記第１層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されてもよい。
【００５６】
また、上記半導体装置の製造方法では、上記空隙を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【００５７】
これらの方法により製造された半導体装置は、導電体と基板との間の寄生容量低減を実現しながら、機械的強度を保つことができる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。さらに、上記第１層間絶縁膜を平坦化することで、上記空隙を形成する際のフォトレジストマスクの形成工程が、より良くできる。
【００５８】
本発明の半導体装置の製造方法は、上記課題を解決するために、半導体基板上に形成された半導体装置の製造方法であって、上記半導体基板上に形成された第１層間絶縁膜に溝を形成させる工程と、上記溝に上記第１層間絶縁膜と同じ高さの第１導電体を形成させる工程と、上記第１層間絶縁膜及び第1導電体の上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第２層間絶縁膜上に第３層間絶縁膜を堆積させる工程と、上記第３層間絶縁膜の、上記空隙の上に堆積された領域の上に、第２導電体を形成する工程とを含むことを特徴とする。
【００５９】
上記発明によれば、上記第１導電体、上記第２層間絶縁膜、上記第３層間絶縁膜及び上記第２導電体が積み重ねて配置され、上記空隙が、上記第２の層間絶縁膜層の、上記第１導電体と上記第２導電体とで挟まれた領域に形成された半導体装置を製造できる。従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００６０】
上記半導体装置の製造方法では、上記空隙を形成させる工程においては、上記第２層間絶縁膜の、上記半導体基板の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、上記半導体基板の表面と平行である、空隙の断面が配置されてもよい。
【００６１】
また、上記半導体装置の製造方法では、上記空隙を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【００６２】
これらの方法により製造された半導体装置は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。加えて、半導体装置内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【発明の効果】
【００６３】
本発明に係る半導体装置は、以上のように、層間絶縁膜層の、第１導電体と第２導電体とで挟まれた領域は、空隙を有するものである。
【００６４】
また、本発明に係る半導体装置は、以上のように、層間絶縁膜層の、第１導電体と第２導電体とで挟まれた領域は、空隙を有するものである。
【００６５】
さらに、本発明に係る半導体装置は、以上のように、半導体基板上に第１導電体を形成させる工程と、上記第１導電体上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜を平坦化する工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域に、第２導電体を形成する工程とを含む方法である。
【００６６】
さらに、本発明に係る半導体装置は、以上のように、上記半導体基板上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜に空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜を平坦化する工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域に、第１導電体を形成する工程とを含む方法である。
【００６７】
さらに、本発明に係る半導体装置は、以上のように、上記半導体基板上に第１導電体を形成させる工程と、上記第１導電体上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜を平坦化する工程と、上記第１層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域に、第２導電体を形成する工程とを含む方法である。
【００６８】
さらに、本発明に係る半導体装置は、以上のように、上記半導体基板上に第１層間絶縁膜を堆積させる工程と、上記第１層間絶縁膜を平坦化する工程と、上記第１層間絶縁膜に空隙を形成させる工程と、上記第１層間絶縁膜上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記空隙の上に堆積された領域に、第１導電体を形成する工程とを含む方法である。
【００６９】
さらに、本発明に係る半導体装置は、以上のように、上記半導体基板上に形成された第１層間絶縁膜に溝を形成させる工程と、上記溝に上記第１層間絶縁膜と同じ高さの第１導電体を形成させる工程と、上記第１層間絶縁膜及び第1導電体の上に第２層間絶縁膜を堆積させる工程と、上記第２層間絶縁膜の、上記第１導電体の上に堆積された領域に、空隙を形成させる工程と、上記第２層間絶縁膜上に第３層間絶縁膜を堆積させる工程と、上記第３層間絶縁膜の、上記空隙の上に堆積された領域に、第２導電体を形成する工程とを含む方法である。
【００７０】
それゆえ、２つの導電体間の寄生容量、または導電体と基板との間の寄生容量の低減を実現しながら、機械的強度を保つことができる構造を備えた半導体装置及びその製造方法を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００７１】
本発明の一実施形態について実施例１〜実施例３、及び図１〜図６に基づいて説明すれば、以下の通りである。なお、実施形態を説明する図においては、同一機能を有する部分には同一符号を付して、その繰り返しの説明を省略する。また、製造工程中で詳述しない部分については公知の手段を用いる。
【００７２】
以下の実施例では、Ａｌ−Ｃｕ（アルミ−銅系）合金もしくはＣｕ（銅）を主たる材料とした金属配線構造を例としてあげているが、本発明においては上記材料にとらわれず他の導電体を配線として用いてもかまわない。また、金属配線構造とは、静電容量を検出するための電極構造であってもかまわない。さらには、層間絶縁膜としてはＳｉＯ２（二酸化シリコン）膜、またはＳｉＯ２にフッ素を添加したＦＳＧ（Fluorinated Silicate Glass）膜を例としてあげているが、本発明においては上記材料にとらわれず他の絶縁膜材料を層間絶縁膜として用いてもかまわない。
【００７３】
〔実施例１〕
図１（ａ）に示すように、半導体基板２上に素子分離領域３、ゲート絶縁膜４、ゲート電極５、サイドウォール６、金属シリサイド７、コンタクトエッチングストッパー膜８、ＰＭＤ膜（Pre-Metal Dielectric; メタル前層間絶縁膜）９及びプラグ１０を備える、ＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）型半導体装置を公知の手段を用いて形成する。
【００７４】
このようにして形成されたＭＯＳ型半導体装置の上に、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングとにより所望のパターンを持つ第１層金属配線１１をＰＭＤ膜９の上に形成する。
【００７５】
次に図１（ｂ）に示すように、プラズマＣＶＤ（Chemical vapor deposition：化学気相成長）法により、シリコン酸化膜からなる第１層間絶縁膜１２を８００ｎｍ程度堆積させ、第１層間絶縁膜１２にフォトレジストマスクとドライエッチングとにより空隙１３を形成させる。
【００７６】
このとき、空隙１３の幅と第１層間絶縁膜１２の高さとの比（アスペクト比）が３程度以上、一例としては２．５以上になるようにする。これは、後述する第２層間絶縁膜１４を堆積させる際に、空隙１３を埋めることなく保持するためである。アスペクト比が２．５以上で空隙１３が埋まることなく保持される場合、アスペクト比が０以上２．５未満では空隙が埋まる。
【００７７】
上述したアスペクト比を満足している空隙１３に対しては、第２層間絶縁膜１４を堆積させる際に、空隙１３の中を絶縁膜が満たすよりも早く、空隙１３の入り口が閉じるので、空隙１３を埋めることなく保持することが可能となる。
【００７８】
より詳細には、第２層間絶縁膜１４の堆積が始まると、第１層間絶縁膜１２の上に第２層間絶縁膜１４が堆積されていくが、同時に空隙１３の底部及び空隙１３の側壁部にも第２層間絶縁膜１４の堆積が進む。アスペクト比が３程度以上であれば、空隙１３の内部における第２層間絶縁膜１４の堆積量が、第１層間絶縁膜１２の上における第２層間絶縁膜１４の堆積量と比較して僅かな量になる。このため、空隙１３が保持されたまま空隙１３の上部が閉じる。
【００７９】
なお、上記記載においてアスペクト比の一例を２．５以上としたが、この数値範囲は層間膜形成条件に依存して変化し、２．５５以上または２．４９５以上になることもある。
【００８０】
また、上記アスペクト比を確保する限りにおいては、空隙１３が第１層金属配線１１に達している必要は無い、即ち空隙１３と第１層金属配線１１との間に第１層間絶縁膜１２が存在してもよい。これは、空隙１３を形成する際の、ドライエッチングの時間を調整することで制御が可能である。空隙１３の幅や深さ、数を調整することで、第１層金属配線１１と後述する第２層金属配線１６との間の静電容量を制御することができる。
【００８１】
空隙１３の幅や数は、フォトレジストマスクのパターンレイアウトにて容易に変更することができる。空隙１３のパターンレイアウトの例を図２（ａ）及び図２（ｂ）に示す。
【００８２】
各々の空隙は、ハニカム構造を代表とするような、周期的に配列された多角形の頂点の位置に配置された構造もつ。各々の空隙は、周期的に並べられた、正三角形または菱形の頂点を構成する位置に配列されることが望ましいが、周期的に並べられた、平行四辺形、線対称の六角形または点対称の六角形の頂点を構成する位置に配列されてもよい。各々の空隙の直径は、５０ｎｍ〜５００ｎｍ程度である。
【００８３】
図２（ａ）では正三角形の頂点を構成する位置に各々の空隙が配列されている。さらに、図２（ｂ）に示すように、正三角形と正方形とを組み合わせ、これらを２つ点対照に配置した八角形の頂点を構成する位置に各々の空隙が配列されてもよい。これらの位置に各々の空隙を配列することで、後述する半導体装置１の機械的強度が保持される。
【００８４】
次に図１（ｃ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第２層間絶縁膜１４を５００ｎｍ程度堆積させる。続いて、平坦化のためにＣＭＰにて第２層間絶縁膜１４を３５０ｎｍ程度研磨する。さらに、フォトレジストマスクとドライエッチングとにより、第２層間絶縁膜１４及び第１層間絶縁膜１２を貫通するパターンを形成し、該貫通するパターンにバリア膜をスパッタリング法にて堆積させ、タングステン膜をＣＶＤ法にて埋め込み、さらにＣＭＰで研磨することで、プラグ１５を形成する。続いて、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングにより、所望のパターンを持つ第２層金属配線１６を第２層間絶縁膜１４の上に形成し、半導体装置１が形成される。
【００８５】
以上のように、本発明の実施の形態に係る半導体装置１は、半導体基板２と、半導体基板２上に形成された、第１層金属配線１１及び第２層金属配線１６と、第１層金属配線１１と第２層金属配線１６との間に形成された層間絶縁膜層とを備え、第１層金属配線１１と第２層金属配線１６との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、第１層金属配線１１と第２層金属配線１６とで挟まれた領域は、空隙１３を有する。
【００８６】
半導体装置１では、空隙１３は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい、第１層間絶縁膜１２及び第２層間絶縁膜１４よりも誘電率が低い。よって、空隙１３を設けることにより、第１層金属配線１１と第２層金属配線１６との間の寄生容量が低減される。
【００８７】
また、第１層金属配線１１と第２層金属配線１６とで挟まれた領域の、空隙１３を有しない部分については、第１層間絶縁膜１２及び第２層間絶縁膜１４で構成されているので、機械的強度を保つことができる。
【００８８】
従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置１が実現できる。加えて、半導体装置１内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【００８９】
半導体装置１では、第１層間絶縁膜１２と、第２層間絶縁膜１４とを有し、第１層金属配線１１、第１層間絶縁膜１２、第２層間絶縁膜１４及び第２層金属配線１６が積み重ねて配置され、空隙１３は、第１層間絶縁膜１２の、第１層金属配線１１と第２層金属配線１６とで挟まれた領域、または第２層間絶縁膜１４の、第１層金属配線１１と第２層金属配線１６とで挟まれた領域に形成されてもよい。
【００９０】
また、半導体装置１では、空隙１３は、複数の孔によって形成されてもよい。
【００９１】
さらに、半導体装置１では、空隙１３は、第１層金属配線１１と第２層金属配線１６との対向する面に対して、垂直方向に形成された孔であってもよい。
【００９２】
そして、半導体装置１では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【００９３】
上述した半導体装置１の製造方法では、半導体装置１において第１層金属配線１１と第２層金属配線１６との間の第１層間絶縁膜１２中に空隙１３を形成させる方法を例としたが、第２層間絶縁膜１４に空隙１３を設けても良く、複数の層間絶縁膜を形成する場合はそのいずれか１つに空隙を形成すれば良い。また、多層配線構造の半導体装置において、さらに上層の２つの金属配線間に設けられた層間絶縁膜中に空隙を形成する場合でも、同様の工程にて実現が可能である。
【００９４】
また、同様の製造方法により、半導体基板と第１層金属配線との間に空隙を形成することもできる。図３（ａ）に示すように、半導体基板１８上に素子分離領域１９、ゲート絶縁膜２０、ゲート電極２１、サイドウォール２２、金属シリサイド２３及びコンタクトエッチングストッパー膜２４を備える、ＭＯＳ型半導体装置を公知の手段を用いて形成する。
【００９５】
次に図３（ｂ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第１層間絶縁膜２５を８００ｎｍ程度堆積させ、これにフォトレジストマスクとドライエッチングとにより空隙２６を形成させる。
【００９６】
このとき、空隙２６の幅と第１層間絶縁膜２５の高さとの比（アスペクト比）が３程度以上、一例としては２．５以上になるようにする。これは、後述する第２層間絶縁膜２７を堆積させる際に、空隙２６を埋めることなく保持するためである。アスペクト比が２．５以上で空隙２６が埋まることなく保持される場合、アスペクト比が０以上２．５未満では空隙が埋まる。
【００９７】
上述したアスペクト比を満足している空隙２６に対しては、第２層間絶縁膜２７を堆積させる際に、空隙２６の中を絶縁膜が満たすよりも早く、空隙２６の入り口が閉じるので、空隙２６を埋めることなく保持することが可能となる。
【００９８】
より詳細には、第２層間絶縁膜２７の堆積が始まると、第１層間絶縁膜２５の上に第２層間絶縁膜２７が堆積されていくが、同時に空隙２６の底部及び空隙２６の側壁部にも第２層間絶縁膜２７の堆積が進む。アスペクト比が３程度以上であれば、空隙２６の内部における第２層間絶縁膜２７の堆積量が、第１層間絶縁膜２５の上における第２層間絶縁膜２７の堆積量と比較して僅かな量になる。このため、空隙２６が保持されたまま空隙２６の上部が閉じる。
【００９９】
なお、上記記載においてアスペクト比の一例を２．５以上としたが、この数値範囲は層間膜形成条件に依存して変化し、２．５５以上または２．４９５以上になることもある。
【０１００】
また、上記アスペクト比を確保する限りにおいては、空隙２６の深さはコンタクトエッチングストッパー膜２４に達している必要は無い、即ち空隙２６とコンタクトエッチングストッパー膜２４との間に第１層間絶縁膜２５が存在してもよい。これは、空隙２６を形成する際の、ドライエッチングの時間を調整することで制御が可能である。空隙２６の幅や深さ、数を調整することで、半導体基板１８と後述する第１層金属配線２９との間の静電容量を制御することができる。
【０１０１】
空隙２６の幅や数は、フォトレジストマスクのパターンレイアウトにて容易に変更することができる。図２（ａ）及び図２（ｂ）に示す空隙１３のパターンレイアウトを空隙２６のパターンレイアウトとして用いてもよい。このようなパターンレイアウトとすることで、後述する半導体装置１７の機械的強度が保持される。
【０１０２】
次に図３（ｃ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第２層間絶縁膜２７を５００ｎｍ程度堆積させる。続いて、平坦化のためにＣＭＰにて第２層間絶縁膜２７を３５０ｎｍ程度研磨する。さらに、フォトレジストマスクとドライエッチングとにより、第２層間絶縁膜２７、第１層間絶縁膜２５及びコンタクトエッチングストッパー膜２４を貫通するパターンを形成し、該貫通するパターンにバリア膜をスパッタリング法にて堆積させ、タングステン膜をＣＶＤ法にて埋め込み、さらにＣＭＰで研磨することで、プラグ２８を形成する。続いて、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングとにより所望のパターンを持つ第１層金属配線２９を第２層間絶縁膜２７の上に形成し、半導体装置１７が形成される。
【０１０３】
以上のように、本発明の実施形態に係る半導体装置１７は、半導体基板１８と、半導体基板１８上に形成された第１層金属配線２９と、半導体基板１８と第１層金属配線２９との間に形成された層間絶縁膜層とを備え、半導体基板１８と第１層金属配線２９との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、第１層金属配線２９と半導体基板１８とで挟まれた領域は、空隙２６を有する。
【０１０４】
半導体装置１７では、空隙２６は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい、第１層間絶縁膜２５及び第２層間絶縁膜２７よりも誘電率が低い。よって、空隙２６を設けることにより、第１層金属配線２９と半導体基板１８との間の寄生容量が低減される。
【０１０５】
また、第１層金属配線２９と半導体基板１８とで挟まれた領域の、空隙２６を有しない部分については、第１層間絶縁膜２５及び第２層間絶縁膜２７で構成されているので、機械的強度を保つことができる。
【０１０６】
従って、第１層金属配線２９と半導体基板１８との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置１７が実現できる。加えて、半導体装置１７内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【０１０７】
半導体装置１７では、第１層間絶縁膜２５と、第２層間絶縁膜２７とを有し、半導体基板１８、第１層間絶縁膜２５、第２層間絶縁膜２７及び第１層金属配線２９が積み重ねて配置され、空隙２６は、第１層間絶縁膜２５の、半導体基板１８と第１層金属配線２９とで挟まれた領域、または第２層間絶縁膜２７の、半導体基板１８と第１層金属配線２９とで挟まれた領域に形成されてもよい。   
【０１０８】
また、半導体装置１７では、空隙２６は、複数の孔によって形成されてもよい。
【０１０９】
さらに、半導体装置１７では、空隙２６は、半導体基板１８と第１層金属配線２９との対向する面に対して、垂直方向に形成された孔であってもよい。
【０１１０】
そして、半導体装置１７では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【０１１１】
これらの構成により、半導体基板１８と第１層金属配線２９との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。
【０１１２】
上述した半導体装置１７の製造方法では、半導体装置１７において半導体基板１８と第１層金属配線２９との間の第１層間絶縁膜２５中に空隙２６を形成させる方法を例としたが、第２層間絶縁膜２７に空隙２６を設けても良く、複数の層間絶縁膜を形成する場合はそのいずれか１つに空隙を形成すれば良い。また、多層配線構造の半導体装置において、さらに上層の２つの金属配線間に設けられた層間絶縁膜中に空隙を形成する場合でも、同様の工程にて実現が可能である。
【０１１３】
〔実施例２〕
図４（ａ）に示すように、半導体基板３１上に素子分離領域３２、ゲート絶縁膜３３、ゲート電極３４、サイドウォール３５、金属シリサイド３６、コンタクトエッチングストッパー膜３７、ＰＭＤ膜３８及びプラグ３９を備える、ＭＯＳ型半導体装置の構造を公知の手段を用いて形成する。
【０１１４】
このようにして形成されたＭＯＳ型半導体装置の上に、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングとにより所望のパターンを持つ第１層金属配線４０をＰＭＤ膜３８の上に形成する。
【０１１５】
次に図４（ｂ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第１層間絶縁膜４１を１１００ｎｍ程度堆積させ、平坦化のためにＣＭＰにて第１層間絶縁膜４１を３００ｎｍ程度研磨する。これにフォトレジストマスクとドライエッチングにて空隙４２を形成させる。
【０１１６】
このとき、空隙４２の幅と第１層間絶縁膜４１の高さとの比（アスペクト比）が３程度以上、一例としては２．５以上になるようにする。これは、後述する第２層間絶縁膜４３を堆積させる際に、空隙４２を埋めることなく保持するためである。アスペクト比が２．５以上で空隙４２が埋まることなく保持される場合、アスペクト比が０以上２．５未満では空隙が埋まる。
【０１１７】
上述したアスペクト比を満足している空隙４２に対しては、第２層間絶縁膜４３を堆積させる際に、空隙４２の中を絶縁膜が満たすよりも早く、空隙４２の入り口が閉じるので、空隙４２を埋めることなく保持することが可能となる。
【０１１８】
より詳細には、第２層間絶縁膜４３の堆積が始まると、第１層間絶縁膜４１の上に第２層間絶縁膜４３が堆積されていくが、同時に空隙４２の底部及び空隙４２の側壁部にも第２層間絶縁膜４３の堆積が進む。アスペクト比が３程度以上であれば、空隙４２の内部における第２層間絶縁膜４３の堆積量が、第１層間絶縁膜４１の上における第２層間絶縁膜４３の堆積量と比較して僅かな量になる。このため、空隙４２が保持されたまま空隙４２の上部が閉じる。
【０１１９】
なお、上記記載においてアスペクト比の一例を２．５以上としたが、この数値範囲は層間膜形成条件に依存して変化し、２．５５以上または２．４９５以上になることもある。
【０１２０】
また、上記アスペクト比を確保する限りにおいては、空隙４２の深さは第１層金属配線４０に達している必要は無い、即ち空隙４２と第１層金属配線４０との間に第１層間絶縁膜４１が存在してもよい。これは、空隙４２を形成する際の、ドライエッチングの時間を調整することで制御が可能である。空隙４２の幅や深さ、数を調整することで、第１層金属配線と後述する第２層金属配線４５との間の静電容量を制御することができる。
【０１２１】
空隙４２の幅や数は、フォトレジストマスクのパターンレイアウトにて容易に変更することができる。図２（ａ）及び図２（ｂ）に示す空隙１３のパターンレイアウトを空隙４２のパターンレイアウトとして用いてもよい。このようなパターンレイアウトとすることで、後述する半導体装置３０の機械的強度が保持される。
【０１２２】
次に図４（c）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第２層間絶縁膜４３を２００ｎｍ程度堆積させる。続いて、フォトレジストマスクとドライエッチングとにより、第２層間絶縁膜４３及び第１層間絶縁膜４１を貫通するパターンを形成し、該貫通するパターンにバリア膜をスパッタリング法にて堆積させ、タングステン膜をＣＶＤ法にて埋め込み、さらにＣＭＰで研磨することで、プラグ４４を形成する。続いて、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングとにより所望のパターンを持つ第２層金属配線４５を第２層間絶縁膜４３の上に形成し、半導体装置３０が形成される。
【０１２３】
以上のように、本発明の実施の形態に係る半導体装置３０は、半導体基板３１と、半導体基板３１上に形成された、第１層金属配線４０及び第２層金属配線４５と、第１層金属配線４０と第２層金属配線４５との間に形成された層間絶縁膜層とを備え、第１層金属配線４０と第２層金属配線４５との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、第１層金属配線４０と第２層金属配線４５とで挟まれた領域は、空隙４２を有する。
【０１２４】
半導体装置３０では、空隙４２は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい第１層間絶縁膜４１及び第２層間絶縁膜４３よりも誘電率が低い。よって、空隙４２を設けることにより、第１層金属配線４０と第２層金属配線４５との間の寄生容量が低減される。
【０１２５】
また、第１層金属配線４０と第２層金属配線４５とで挟まれた領域の、空隙４２を有しない部分については、第１層間絶縁膜４１及び第２層間絶縁膜４３で構成されているので、機械的強度を保つことができる。
【０１２６】
従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置３０が実現できる。加えて、半導体装置３０内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【０１２７】
半導体装置３０では、第１層間絶縁膜４１と、第２層間絶縁膜４３とを有し、第１層金属配線４０、第１層間絶縁膜４１、第２層間絶縁膜４３及び第２層金属配線４５が積み重ねて配置され、空隙４２は、第１層間絶縁膜４１の、第１層金属配線４０と第２層金属配線４５とで挟まれた領域、または第２層間絶縁膜４３の、第１層金属配線４０と第２層金属配線４５とで挟まれた領域に形成されてもよい。
【０１２８】
また、半導体装置３０では、空隙４２は、複数の孔によって形成されてもよい。
【０１２９】
さらに、半導体装置３０では、空隙４２は、第１層金属配線４０と第２層金属配線４５との対向する面に対して、垂直方向に形成された孔であってもよい。
【０１３０】
そして、半導体装置３０では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【０１３１】
上述した半導体装置３０の製造方法では、半導体装置３０において第１層金属配線４０と第２層金属配線４５の間の第１層間絶縁膜４１中に空隙４２を形成させる方法を例としたが、第２層間絶縁膜４３に空隙４２を設けても良く、複数の層間絶縁膜を形成する場合はそのいずれか１つに空隙を形成すれば良い。多層配線構造の半導体装置において、さらに上層の金属配線間の層間絶縁膜中に空隙を形成する場合でも、同様の工程にて実現が可能である。
【０１３２】
また、同様の製造方法により、半導体基板と第１層金属配線との間に空隙を形成することもできる。図５（ａ）に示すように、半導体基板４７上に素子分離領域４８、ゲート絶縁膜４９、ゲート電極５０、サイドウォール５１、金属シリサイド５２、コンタクトエッチングストッパー膜５３を備える、ＭＯＳ型半導体装置を公知の手段を用いて形成する。
【０１３３】
次に図５（ｂ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第１層間絶縁膜５４を１１００ｎｍ程度堆積させ、平坦化のためにＣＭＰにて３００ｎｍ程度を研磨する。これにフォトレジストマスクとドライエッチングとにより空隙５５を形成させる。
【０１３４】
このとき、空隙５５の幅と第１層間絶縁膜５４の高さとの比（アスペクト比）が３程度以上、一例としては２．５以上になるようにする。これは、後述する第２層間絶縁膜５６を堆積させる際に、空隙５５を埋めることなく保持するためである。アスペクト比が２．５以上で空隙５５が埋まることなく保持される場合、アスペクト比が０以上２．５未満では空隙が埋まる。
【０１３５】
上述したアスペクト比を満足している空隙５５に対しては、第２層間絶縁膜５６を堆積させる際に、空隙５５の中を絶縁膜が満たすよりも早く、空隙５５の入り口が閉じるので、空隙５５を埋めることなく保持することが可能となる。
【０１３６】
より詳細には、第２層間絶縁膜５６の堆積が始まると、第１層間絶縁膜５４の上に第２層間絶縁膜５６が堆積されていくが、同時に空隙５５の底部及び空隙５５の側壁部にも第２層間絶縁膜５６の堆積が進む。アスペクト比が３程度以上であれば、空隙５５の内部における第２層間絶縁膜５６の堆積量が、第１層間絶縁膜５４の上における第２層間絶縁膜５６の堆積量と比較して僅かな量になる。このため、空隙５５が保持されたまま空隙５５の上部が閉じる。
【０１３７】
なお、上記記載においてアスペクト比の一例を２．５以上としたが、この数値範囲は層間膜形成条件に依存して変化し、２．５５以上または２．４９５以上になることもある。
【０１３８】
また、上記アスペクト比を確保する限りにおいては、空隙５５の深さはコンタクトエッチングストッパー膜５３に達している必要は無い、即ち空隙５５とコンタクトエッチングストッパー膜５３との間に第１層間絶縁膜５４が存在してもよい。これは、空隙５５を形成する際の、ドライエッチングの時間を調整することで制御が可能である。空隙５５の幅や深さ、数を調整することで、基板と後述する第１層金属配線５８との間の静電容量を制御することができる。
【０１３９】
空隙５５の幅や数は、フォトレジストマスクのパターンレイアウトにて容易に変更することができる。図２（ａ）及び図２（ｂ）に示す空隙１３のパターンレイアウトを空隙５５のパターンレイアウトとして用いてもよい。このようなパターンレイアウトとすることで、後述する半導体装置４６の機械的強度が保持される。
【０１４０】
次に図５（ｃ）に示すように、プラズマＣＶＤ法にてシリコン酸化膜からなる第２層間絶縁膜５６を２００ｎｍ程度堆積させる。続いて、フォトレジストマスクとドライエッチングとにより第２層間絶縁膜５６、第１層間絶縁膜５４及びコンタクトエッチングストッパー膜５３を貫通するパターンを形成し、該貫通するパターンにバリア膜をスパッタリング法にて堆積させ、タングステン膜をＣＶＤ法にて埋め込み、さらにＣＭＰで研磨することで、プラグ５７を形成する。続いて、スパッタリング法によりＡｌ−Ｃｕ合金を３００ｎｍ程度堆積させ、フォトレジストマスクとドライエッチングとにより所望のパターンを持つ第１層金属配線５８を第２層間絶縁膜５６の上に形成し、半導体装置４６が形成される。
【０１４１】
以上のように、本発明の実施形態に係る半導体装置４６は、半導体基板４７と、半導体基板４７上に形成された第１層金属配線５８と、半導体基板４７と第１層金属配線５８との間に形成された層間絶縁膜層とを備え、半導体基板４７と第１層金属配線５８との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、第１層金属配線５８と半導体基板４７とで挟まれた領域は、空隙５５を有する。
【０１４２】
半導体装置４６では、空隙５５は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい、第１層間絶縁膜５４及び第２層間絶縁膜５６よりも誘電率が低い。よって、空隙５５を設けることにより、第１層金属配線５８と半導体基板４７との間の寄生容量が低減される。
【０１４３】
また、第１層金属配線５８と半導体基板４７とで挟まれた領域の、空隙５５を有しない部分については、第１層間絶縁膜５４及び第２層間絶縁膜５６で構成されているので、機械的強度を保つことができる。
【０１４４】
従って、第１層金属配線５８と半導体基板４７との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置４６が実現できる。加えて、半導体装置４６内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【０１４５】
半導体装置４６では、第１層間絶縁膜５４と、第２層間絶縁膜５６とを有し、半導体基板４７、第１層間絶縁膜５４、第２層間絶縁膜５６及び第１層金属配線５８が積み重ねて配置され、空隙５５は、第１層間絶縁膜５４の、半導体基板４７と第１層金属配線５８とで挟まれた領域、または第２層間絶縁膜５６の、半導体基板４７と第１層金属配線５８とで挟まれた領域に形成されてもよい。   
【０１４６】
また、半導体装置４６では、空隙５５は、複数の孔によって形成されてもよい。
【０１４７】
さらに、半導体装置４６では、空隙５５は、半導体基板４７と第１層金属配線５８との対向する面に対して、垂直方向に形成された孔であってもよい。
【０１４８】
そして、半導体装置４６では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【０１４９】
これらの構成により、半導体基板４７と第１層金属配線５８との間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置が実現できる。
【０１５０】
上述した半導体装置４６の製造方法では、半導体装置４６において半導体基板４７と第１層金属配線５８との間の第１層間絶縁膜５４中に空隙５５を形成させる方法を例としたが、第２層間絶縁膜５６に空隙５５を設けても良く、複数の層間絶縁膜を形成する場合はそのいずれか１つに空隙を形成すれば良い。また、多層配線構造の半導体装置において、さらに上層の２つの金属配線間に設けられた層間絶縁膜中に空隙を形成する場合でも、同様の工程にて実現が可能である。
【０１５１】
〔実施例３〕
図６（ａ）に示すように、半導体基板６０上に素子分離領域６１、ゲート絶縁膜６２、ゲート電極６３、サイドウォール６４、金属シリサイド６５、コンタクトエッチングストッパー膜６６、ＰＭＤ膜６７、プラグ６８を備える、ＭＯＳ型半導体装置の構造を公知の手段を用いて形成する。
【０１５２】
このようにして形成されたＭＯＳ型半導体装置の上に、プラズマＣＶＤ法によりＳｉＣ（炭化シリコン）、ＳｉＮ（窒化シリコン）またはＳｉＣＮ（窒素添加シリコンカーバイト）からなるバリア膜６９を５０ｎｍ程度堆積させ、さらにプラズマＣＶＤ法にてＦＳＧ膜７０を３００ｎｍ程度堆積させる。これに、フォトレジストマスクとドライエッチングとにより所望のパターンを形成し、該所望のパターンにＴｉ／ＴｉＮ（チタン／窒化チタン）膜などからなるバリア膜７１を３０ｎｍ程度スパッタ法にて堆積させ、金属配線を構成するＣｕ膜を６００ｎｍ程度メッキ法にて堆積させ、ＣＭＰにて研磨することで持つ第１層金属配線７２を形成する。
【０１５３】
次に図６（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＣ、ＳｉＮまたはＳｉＣＮなどからなるバリア膜７３を５０ｎｍ程度堆積させ、プラズマＣＶＤ法にてＦＳＧ膜からなる第１層間絶縁膜７４を８００ｎｍ程度堆積させる。これにフォトレジストマスクとドライエッチングとにより空隙７５を形成させる。
【０１５４】
このとき、空隙７５の幅と第１層間絶縁膜７４の高さとの比（アスペクト比）が３程度以上、一例としては２．５以上になるようにする。これは、後述する第２層間絶縁膜７６を堆積させる際に、空隙７５を埋めることなく保持するためである。アスペクト比が２．５以上で空隙７５が埋まることなく保持される場合、アスペクト比が０以上２．５未満では空隙が埋まる。
【０１５５】
上述したアスペクト比を満足している空隙７５に対しては、第２層間絶縁膜７６を堆積させる際に、空隙７５の中を絶縁膜が満たすよりも早く、空隙７５の入り口が閉じるので、空隙７５を埋めることなく保持することが可能となる。
【０１５６】
より詳細には、第２層間絶縁膜７６の堆積が始まると、第１層間絶縁膜７４の上に第２層間絶縁膜７６が堆積されていくが、同時に空隙７５の底部及び空隙７５の側壁部にも第２層間絶縁膜７６の堆積が進む。アスペクト比が３程度以上であれば、空隙７５の内部における第２層間絶縁膜７６の堆積量が、第１層間絶縁膜７４の上における第２層間絶縁膜７６の堆積量と比較して僅かな量になる。このため、空隙７５が保持されたまま空隙７５の上部が閉じる。
【０１５７】
なお、上記記載においてアスペクト比の一例を２．５以上としたが、この数値範囲は層間膜形成条件に依存して変化し、２．５５以上または２．４９５以上になることもある。
【０１５８】
また、上記アスペクト比を確保する限りにおいては、空隙７５の深さはバリア膜７３に達している必要は無い、即ち空隙７５とバリア膜７３との間に第１層間絶縁膜７４が存在してもよい。これは、空隙７５を形成する際の、ドライエッチングの時間を調整することで制御が可能である。空隙７５の幅や深さ、数を調整することで、第１層金属配線７２と後述する第２層金属配線８２との間の静電容量を制御することができる。
【０１５９】
空隙７５の幅や数は、フォトレジストマスクのパターンレイアウトにて容易に変更することができる。図２（ａ）及び図２（ｂ）に示す空隙１３のパターンレイアウトを空隙７５のパターンレイアウトとして用いてもよい。このようなパターンレイアウトとすることで、後述する半導体装置５９の機械的強度が保持される。
【０１６０】
次に図６（ｃ）に示すように、プラズマＣＶＤ法にてＦＳＧ膜からなる第２層間絶縁膜７６を２００ｎｍ程度堆積させる。続いて、フォトレジストマスクとドライエッチングとにより所望のパターンを形成し、該所望のパターンにＴｉ／ＴｉＮ膜などからなるバリア膜７７を３０ｎｍ程度スパッタ法にて堆積させ、プラグを構成するＣｕ膜を６００ｎｍ程度メッキ法にて堆積させ、ＣＭＰにて研磨することで持つプラグ７８を形成する。
【０１６１】
続いて、プラズマＣＶＤ法によりＳｉＣ、ＳｉＮまたはＳｉＣＮなどからなるバリア膜７９を５０ｎｍ程度堆積させ、さらにプラズマＣＶＤ法にてＦＳＧ膜８０を３００ｎｍ程度堆積させる。これに、フォトレジストマスクとドライエッチングとにより所望のパターンを形成し、該所望のパターンにＴｉ／ＴｉＮ膜などからなるバリア膜８１を３０ｎｍ程度スパッタ法にて堆積させ、金属配線を構成するＣｕ膜を６００ｎｍ程度メッキ法にて堆積させ、ＣＭＰにて研磨することで持つ第２層金属配線８２を形成し、半導体装置５９が形成される。
【０１６２】
以上のように、本発明の実施の形態に係る半導体装置５９は、半導体基板６０と、半導体基板６０上に形成された、第１層金属配線７２及び第２層金属配線８２と、第１層金属配線７２と第２層金属配線８２との間に形成された層間絶縁膜層とを備え、第１層金属配線７２と第２層金属配線８２との少なくとも一部は、上記層間絶縁膜層を挟んで対向する半導体装置において、上記層間絶縁膜層の、第１層金属配線７２と第２層金属配線８２とで挟まれた領域は、空隙７５を有する。
【０１６３】
半導体装置５９では、空隙７５は空気で構成されているので、比誘電率が１であり、比誘電率が１より大きい、第１層間絶縁膜７４及び第２層間絶縁膜７６よりも誘電率が低い。よって、空隙７５を設けることにより、第１層金属配線７２と第２層金属配線８２との間の寄生容量が低減される。
【０１６４】
また、第１層金属配線７２と第２層金属配線８２とで挟まれた領域の、空隙７５を有しない部分については、第１層間絶縁膜７４及び第２層間絶縁膜７６で構成されているので、機械的強度を保つことができる。
【０１６５】
従って、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる半導体装置５９が実現できる。加えて、半導体装置５９内の特定領域における寄生容量の低減量と、機械的強度を自由に制御することができる。
【０１６６】
半導体装置５９では、第１層間絶縁膜７４と、第２層間絶縁膜７６とを有し、第１層金属配線７２、第１層間絶縁膜７４、第２層間絶縁膜７６及び第２層金属配線８２が積み重ねて配置され、空隙７５は、第１層間絶縁膜７４の、第１層金属配線７２と第２層金属配線８２とで挟まれた領域、または第２層間絶縁膜７６の、第１層金属配線７２と第２層金属配線８２とで挟まれた領域に形成されてもよい。
【０１６７】
また、半導体装置５９では、空隙７５は、複数の孔によって形成されてもよい。
【０１６８】
さらに、半導体装置５９では、空隙７５は、第１層金属配線７２と第２層金属配線８２との対向する面に対して、垂直方向に形成された孔であってもよい。
【０１６９】
そして、半導体装置５９では、上記孔の、上記対向する面と平行な断面は、同一の面内において、周期的に配列された多角形の頂点を構成する位置に配置されてもよい。
【０１７０】
上述した半導体装置５９の製造方法では、半導体装置５９において第１層金属配線７２と第２層金属配線８２との間の第１層間絶縁膜７４中に空隙７５を形成させる方法を例としたが、第２層間絶縁膜７６に空隙７５を設けても良く、複数の層間絶縁膜を形成する場合はそのいずれか１つに空隙を形成すれば良い。また、多層配線構造の半導体装置において、さらに上層の２つの金属配線間に設けられた層間絶縁膜中に空隙を形成する場合でも、同様の工程にて実現が可能である。
【０１７１】
半導体装置１の製造方法では、空隙１３を形成させる工程においては、第１層間絶縁膜１２の、半導体基板２の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、半導体基板２の表面と平行である、空隙１３の断面が配置されてもよい。
【０１７２】
また、半導体装置１の製造方法では、空隙１３を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【０１７３】
さらに、半導体装置１の製造方法では、第２層間絶縁膜１４を平坦化する工程においては、空隙１３が露出しないように平坦化させてもよい。
【０１７４】
これらの方法により製造された半導体装置１は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。
【０１７５】
半導体装置１７の製造方法では、空隙２６を形成させる工程においては、第１層間絶縁膜２５の、半導体基板１８の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、半導体基板１８の表面と平行である、空隙２６の断面が配置されてもよい。
【０１７６】
また、半導体装置１７の製造方法では、空隙２６を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【０１７７】
さらに、半導体装置１７の製造方法では、第２層間絶縁膜２７を平坦化する工程においては、空隙２６が露出しないように平坦化させてもよい。
【０１７８】
これらの方法により製造された半導体装置１７は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。
【０１７９】
半導体装置３０の製造方法では、空隙４２を形成させる工程においては、第１層間絶縁膜４１の、半導体基板３１の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、半導体基板３１の表面と平行である、空隙４２の断面が配置されてもよい。
【０１８０】
また、半導体装置３０の製造方法では、空隙４２を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【０１８１】
これらの方法により製造された半導体装置３０は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。さらに、第１層間絶縁膜４１を平坦化することで、空隙４２を形成する際のフォトレジストマスクの形成工程が、より良くできる。具体的には、平坦化した形状とすることにより、焦点深度に対するプロセスの余裕度がより高まる。
【０１８２】
半導体装置４６の製造方法では、空隙５５を形成させる工程においては、第１層間絶縁膜５４の、半導体基板４７の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、半導体基板４７の表面と平行である、空隙５５の断面が配置されてもよい。
【０１８３】
また、半導体装置４６の製造方法では、空隙５５を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【０１８４】
これらの方法により製造された半導体装置４６は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。さらに、第１層間絶縁膜５４を平坦化することで、空隙４２を形成する際のフォトレジストマスクの形成工程が、より良くできる。具体的には、平坦化した形状とすることにより、焦点深度に対するプロセスの余裕度がより高まる。
【０１８５】
半導体装置５９の製造方法では、空隙７５を形成させる工程においては、第１層間絶縁膜７４の、半導体基板６０の表面と平行な面内において、周期的に配列された多角形の頂点を構成する位置に、半導体基板６０の表面と平行である、空隙７５の断面が配置されてもよい。
【０１８６】
また、半導体装置５９の製造方法では、空隙７５を形成させる工程においては、複数の空隙を同時に形成させてもよい。
【０１８７】
これらの方法により製造された半導体装置５９は、２つの導電体間の寄生容量低減を実現しながら、機械的強度を保つことができる。
【０１８８】
なお、本実施の形態においては、第１層金属配線と第２層金属配線との、層間絶縁膜層を挟む部分が対向していればよく、第１層金属配線と第２層金属配線との、層間絶縁膜層を挟まない部分は対向していなくてもよい。また、第１層金属配線と第２層金属配線とが同一の面積であり、ずれることなく完全に対向して層間絶縁膜層を挟んでも良い。
【０１８９】
さらに、本実施の形態においては、半導体基板と第１層金属配線とは、半導体基板と第１層金属配線との、層間絶縁膜層を挟む部分が対向していればよい。
【産業上の利用可能性】
【０１９０】
本発明の半導体装置は、２つの導電体間の寄生容量、または導電体と基板との間の寄生容量の低減を実現しながら、機械的強度を保つことができるので、静電容量検出型の表面形状認識装置に好適に利用することが出来る。
【図面の簡単な説明】
【０１９１】
【図１】本発明の実施例に係る半導体装置の製造主要工程を示す模式断面図である。
【図２】本発明の実施形態に係る空隙のレイアウトパターンの一例を示す模式図である。
【図３】本発明の実施例に係る他の半導体装置の製造主要工程を示す模式断面図である。
【図４】本発明の他の実施例に係る半導体装置の製造主要工程を示す模式断面図である。
【図５】本発明の他の実施例に係る他の半導体装置の製造主要工程を示す模式断面図である。
【図６】本発明のさらに別の実施例に係る半導体装置の製造主要工程を示す模式断面図である。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造主要工程を示す模式断面図である。
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造主要工程を示す模式断面図である。
【符号の説明】
【０１９２】
１、１７、３０、４６、５９  半導体装置
２、１８、３１、４７、６０  半導体基板
３、１９、３２、４８、６１  素子分離領域
４、２０、３３、４９、６２  ゲート絶縁膜
５、２１、３４、５０、６３  ゲート電極
６、２２、３５、５１、６４  サイドウォール
７、２３、３６、５２、６５  金属シリサイド
８、２４、３７、５３、６６  コンタクトエッチングストッパー膜
９、３８、６７  ＰＭＤ膜
１０、１５、２８、３９、４４、５７、６８、７８  プラグ
１１、２９、４０、５８、７２  第１層金属配線（第１導電体）
１２、２５、４１、５４  第１層間絶縁膜（第１の層間絶縁膜層）
１３、２６、４２、５５、７５  空隙
１４、２７、４３、５６  第２層間絶縁膜（第２の層間絶縁膜層）
１６、４５、８２  第２層金属配線（第２導電体）
６９、７１、７３、７７、７９、８１  バリア膜
７０  ＦＳＧ膜（第１の層間絶縁膜層）
７４  第１層間絶縁膜（第２の層間絶縁膜層）
７６  第２層間絶縁膜（第３の層間絶縁膜層）
８０  ＦＳＧ膜
【図１】
2009295733.tif 000003
【図２】
2009295733.tif 000004
【図３】
2009295733.tif 000005
【図４】
2009295733.tif 000006
【図５】
2009295733.tif 000007
【図６】
2009295733.tif 000008
【図７】
2009295733.tif 000009
【図８】
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