(57)【要約】【課題】不揮発性メモリ装置及びその動作方法を提供する。【解決手段】積層された複数の半導体層と、複数の半導体層上にそれぞれ形成され、ＮＡＮＤ構造で配置された複数のメモリセル及び一つ以上のストリング選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングと、複数のメモリセルの一側の複数のＮＡＮＤストリングに共通接続された共通ビットラインと、複数のメモリセルの他側の複数のＮＡＮＤストリングに共通接続された共通ソースラインと、複数のＮＡＮＤストリングのそれぞれの複数のメモリセルに結合された複数のワードラインと、共通ビットラインに印加された信号が複数のＮＡＮＤストリングに選択的に印加されるように、複数のＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタにそれぞれ結合された複数のストリング選択ラインと、を備える不揮発性メモリ装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された複数の半導体層と、
前記複数の半導体層上にそれぞれ形成され、ＮＡＮＤ構造で配置された複数のメモリセル及び一つ以上のストリング選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングと、
前記複数のメモリセルの一側の前記複数のＮＡＮＤストリングに共通接続された共通ビットラインと、
前記複数のメモリセルの他側の前記複数のＮＡＮＤストリングに共通接続された共通ソースラインと、
前記複数のＮＡＮＤストリングのそれぞれの前記複数のメモリセルに結合された複数のワードラインと、
前記共通ビットラインに印加された信号が前記複数のＮＡＮＤストリングに選択的に印加されるように、前記複数のＮＡＮＤストリングのそれぞれの前記一つ以上のストリング選択トランジスタにそれぞれ結合された複数のストリング選択ラインと、を備えることを特徴とする不揮発性メモリ装置。
【請求項２】
前記複数の半導体層に共通接続されたボディバイアスラインをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記複数のＮＡＮＤストリングのそれぞれは、接地選択トランジスタをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記複数のＮＡＮＤストリングのそれぞれの前記接地選択トランジスタに結合された接地選択ラインをさらに含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記複数のＮＡＮＤストリングのそれぞれの前記複数のメモリセルに結合された複数のワードラインをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記複数のワードラインは、前記複数のメモリセルのうち、前記複数の半導体層上の同じカラムに配置されたメモリセルにそれぞれ共有されたことを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記複数の半導体層の数と前記複数のストリング選択ラインの数とは、同じであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記複数のＮＡＮＤストリングのそれぞれの前記一つ以上のストリング選択トランジスタは、一つのエンハンスメントモードトランジスタを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記共通ビットラインは、複数のコンタクトラインを利用して前記複数の半導体層に接続され、前記複数のＮＡＮＤストリングのそれぞれの前記一つのエンハンスメントモードトランジスタは、前記複数のコンタクトラインと前記複数のメモリセルとの間に配置されたことを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記複数のＮＡＮＤストリングの一部の前記一つ以上のストリング選択トランジスタは、前記一つのエンハンスメントモードトランジスタと前記複数のメモリセルとの間に一つ以上のデプリションモードトランジスタをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１１】
前記一つ以上のデプリションモードトランジスタは、前記複数の半導体層のうち、最下層を除外した他の層上に配置されたことを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記一つ以上のデプリションモードトランジスタの数は、前記複数の半導体層の上層に行くほど増加することを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１３】
前記複数のＮＡＮＤストリングの一部の前記一つ以上のストリング選択トランジスタは、前記一つのエンハンスメントモードトランジスタの外側に一つ以上の他のエンハンスメントモードトランジスタをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１４】
前記一つ以上の他のエンハンスメントモードトランジスタは、前記複数の半導体層のうち、最上層を除外した他の層上に配置されたことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記一つ以上の他のエンハンスメントモードトランジスタの数は、前記半導体層の上層に行くほど減少することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
複数の半導体層上にそれぞれ形成された複数のＮＡＮＤストリングを含む不揮発性メモリ装置の動作方法において、
前記複数のＮＡＮＤストリングのうち選択されたＮＡＮＤストリング内の複数のメモリセルのプログラムステップを含み、前記プログラムステップで前記選択されたＮＡＮＤストリングの一つ以上のストリング選択トランジスタのうち、一つのエンハンスメントモードトランジスタをターンオンさせ、選択されていないＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタの一つのエンハンスメントモードトランジスタをターンオフさせることを特徴とする不揮発性メモリ装置の動作方法。
【請求項１７】
前記プログラムステップで、前記複数のメモリセルに結合された複数のワードラインのうち、選択されたワードラインにプログラム電圧を印加し、選択されていないワードラインにパス電圧を印加することを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記プログラムステップで、前記複数のメモリセルの一側の前記複数のＮＡＮＤストリングに共通接続された共通ビットラインに０Ｖを印加することを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
前記プログラムステップで、前記複数のメモリセルの他側の前記複数のＮＡＮＤストリングに共通接続された共通ソースラインに０Ｖを印加することを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
前記複数のメモリセルの消去ステップを含み、前記消去ステップは、
前記複数の半導体層を共通接続するボディバイアスラインに消去電圧を印加し、前記複数のメモリセルに結合された複数のワードラインに０Ｖを印加して行うことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、３次元積層構造(a three dimensional stack structure)の不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び大容量化によって、このような半導体製品に使われる不揮発性メモリ装置は、さらに高集積化されている。これにより、従来の単層構造(a single layer structure)の代りに、３次元積層構造の不揮発性メモリ装置が試みられている。
【０００３】
しかしながら、３次元積層構造では、各層のメモリセルを接続することと、各層を選択することは容易ではない。例えば、通常的なＮＡＮＤセルアレイ構造を３次元に積層する場合、積層数の増加によってワードラインの数が増加しうる。これにより、ワードライン駆動回路の数が著しく増加し、不揮発性メモリ装置の集積度の向上が制限される。
【０００４】
また、ＮＡＮＤセルアレイ構造を半導体基板上に垂直に形成する場合、チャンネル層の電気的信頼性を確保し難い。これにより、不揮発性メモリ装置の電気的信頼性を確保し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、高集積化された３次元積層構造の不揮発性メモリ装置を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、３次元積層構造の不揮発性メモリ装置の信頼性のある動作方法を提供することである。
【課題を解決するための手段】
【０００７】
前記課題を達成するための本発明の一形態による不揮発性メモリ装置が提供される。積層された複数の半導体層が提供される。複数のＮＡＮＤストリングは、前記複数の半導体層上にそれぞれ形成され、ＮＡＮＤ構造で配置された複数のメモリセル及び一つ以上のストリング選択トランジスタをそれぞれ含む。共通ビットラインは、前記複数のメモリセルの一側の前記複数のＮＡＮＤストリングに共通接続される。共通ソースラインは、前記複数のメモリセルの他側の前記複数のＮＡＮＤストリングに共通接続される。複数のストリング選択ラインは、前記共通ビットラインに印加された信号が前記複数のＮＡＮＤストリングに選択的に印加されるように、前記複数のＮＡＮＤストリングのそれぞれの前記一つ以上のストリング選択トランジスタにそれぞれ結合される。
【０００８】
前記本発明による不揮発性メモリ装置の一例によれば、ボディバイアスラインは、前記複数の半導体層に共通接続され、かつ／または複数のワードラインは、前記複数のＮＡＮＤストリングのそれぞれの前記複数のメモリセルに結合される。
【０００９】
前記本発明による不揮発性メモリ装置の他の例によれば、前記複数のＮＡＮＤストリングのそれぞれの前記一つ以上のストリング選択トランジスタは、一つのエンハンスメントモードトランジスタを含み、かつ／または前記一つのエンハンスメントモードトランジスタの外側に一つ以上の他のエンハンスメントモードトランジスタをさらに含みうる。
【００１０】
前記本発明による不揮発性メモリ装置のさらに他の例によれば、前記複数のＮＡＮＤストリングの一部の前記一つ以上のストリング選択トランジスタは、前記一つのエンハンスメントモードトランジスタと前記複数のメモリセルとの間に一つ以上のデプリションモードトランジスタをさらに含みうる。
【００１１】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ装置の動作方法が提供される。不揮発性メモリ装置は、複数の半導体層上にそれぞれ形成された複数のＮＡＮＤストリングを含み、前記動作方法は、前記複数のＮＡＮＤストリングのうち選択されたＮＡＮＤストリング内の複数のメモリセルのプログラムステップを含む。前記プログラムステップで、前記選択されたＮＡＮＤストリングの一つ以上のストリング選択トランジスタのうち一つのエンハンスメントモードトランジスタをターンオンさせ、選択されていないＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタの一つのエンハンスメントモードトランジスタをターンオフさせる。
【００１２】
前記本発明による不揮発性メモリ装置の動作方法の一例によれば、前記プログラムステップで、前記複数のメモリセルに結合された複数のワードラインのうち選択されたワードラインにプログラム電圧を印加し、選択されていないワードラインにパス電圧を印加しうる。
【００１３】
前記本発明による不揮発性メモリ装置の動作方法の他の例によれば、前記プログラムステップで、前記複数のメモリセルの一側の前記複数のＮＡＮＤストリングに共通接続された共通ビットラインに０Ｖを印加しうる。
【００１４】
前記本発明による不揮発性メモリ装置の動作方法の他の例によれば、前記複数のメモリセルの消去ステップが提供され、前記消去ステップは、前記複数の半導体層を共通接続するボディバイアスラインに消去電圧を印加し、前記複数のメモリセルに結合された複数のワードラインに０Ｖを印加して行える。
【発明の効果】
【００１５】
本発明による不揮発性メモリ装置によれば、積層されたＮＡＮＤストリングの間で共通ビットライン、ワードライン、ストリング選択ライン、共通ソースライン及びボディバイアスラインが共有される。特に、ワードラインの共有によって、半導体層の層数が増加しても、ワードラインの駆動回路の数が増加しない。したがって、不揮発性メモリ装置は、高集積及び大容量製品に適するように利用されうる。
【００１６】
また、本発明による不揮発性メモリ装置は、積層構造の半導体層を採用するため、ＳＯＩ基板を利用しうる。したがって、半導体層の品質が高くて欠陥が少ないので、不揮発性メモリ装置の動作信頼性が高まりうる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現され、但し、本実施形態は、本発明の開示を完全にし、当業者に発明の要旨を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されることもある。
【００１８】
図１は、本発明の一実施形態による不揮発性メモリ装置１００を示す概略図である。
図１を参照すれば、積層された第１、第２及び第３半導体層１１０,１２０,１３０が提供される。例えば、第１、第２及び第３半導体層１１０,１２０,１３０は、半導体物質の単結晶層またはかかる単結晶層上に成長されたエピタキシャル層である。例えば、第１、第２及び第３半導体層１１０,１２０,１３０の積層構造は、シリコン−オン−絶縁体（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板またはそれと類似した構造として構成される。これにより、第１、第２及び第３半導体層１１０,１２０,１３０は、高品質の単結晶層として提供される。
【００１９】
第１、第２及び第３ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３は、第１、第２及び第３半導体層１１０,１２０,１３０上にそれぞれ形成される。例えば、第１ＮＡＮＤストリングＳ１は、第１半導体層１１０上に形成され、第２ＮＡＮＤストリングＳ２は、第２半導体層１２０上に形成され、第３ＮＡＮＤストリングＳ３は、第３半導体層１３０上に形成される。
【００２０】
第１ＮＡＮＤストリングＳ１は、ＮＡＮＤ構造で配置された一つ以上の第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２,ＴＳＳ１３、複数の第１メモリセルＴＭ１、第１接地選択トランジスタＴＧＳ１を含みうる。第２ＮＡＮＤストリングＳ２は、ＮＡＮＤ構造で配置された一つ以上の第２ストリング選択トランジスタＴＳＳ２１,ＴＳＳ２２,ＴＳＳ２３、複数の第２メモリセルＴＭ２、第２接地選択トランジスタＴＧＳ２を含みうる。第３ＮＡＮＤストリングＳ３は、ＮＡＮＤ構造で配置された一つ以上の第３ストリング選択トランジスタＴＳＳ３１,ＴＳＳ３２,ＴＳＳ３３、複数の第３メモリセルＴＭ３、第３接地選択トランジスタＴＧＳ３を含みうる。
【００２１】
この実施形態で、第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２,ＴＳＳ１３の数、第２ストリング選択トランジスタＴＳＳ２１,ＴＳＳ２２,ＴＳＳ２３の数及び第３ストリング選択トランジスタＴＳＳ３１,ＴＳＳ３２,ＴＳＳ３３の数は、半導体層１１０,１２０,１３０の数と同一でありうる。第１メモリセルＴＭ１、第２メモリセルＴＭ２及び第３メモリセルＴＭ３の数は、不揮発性メモリ装置１００の容量によって適切に選択され、但し、この実施形態でその数が相互同一であることが望ましい。
【００２２】
複数のワードラインＷＬ００〜ＷＬ３１は、第１、第２及び第３メモリセルＴＭ１,ＴＭ２,ＴＭ３に結合される。例えば、ワードラインＷＬ００〜ＷＬ３１は、第１、第２及び第３メモリセルＴＭ１,ＴＭ２,ＴＭ３のうち、同じカラムに配置されたものを垂直に連結するように配置される。すなわち、ワードラインＷＬ００〜ＷＬ３１は、積層されたＮＡＮＤストリングＳ１,Ｓ２,Ｓ３に共通接続される。したがって、半導体層１１０,１２０,１３０の積層数が増えても、ワードラインＷＬ００〜ＷＬ３１の数が増加しない。その結果、この実施形態の積層構造でワードラインＷＬ００〜ＷＬ３１の駆動回路の数は、従来の単層構造とほぼ同一であり、従来の積層構造と比較して著しく減少しうる。
【００２３】
共通ビットラインＣＢＬ及び共通ソースラインＣＳＬは、第１、第２及び第３ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３に共通接続される。例えば、共通ビットラインＣＢＬは、第１、第２及び第３メモリセルＴＭ１,ＴＭ２,ＴＭ３の一側の第１、第２及び第３半導体層１１０,１２０,１３０に共通接続される。共通ソースラインＣＳＬは、第１、第２及び第３メモリセルＴＭ１,ＴＭ２,ＴＭ３の他側の第１、第２及び第３半導体層１１０,１２０,１３０に共通接続される。
【００２４】
選択的に、共通ビットラインＣＢＬは、第１、第２及び第３コンタクトラインＢＣ１,ＢＣ２,ＢＣ３を通じて第１、第２及び第３半導体層１１０,１２０,１３０にそれぞれ接続される。接地選択ラインＧＳＬは、第１、第２及び第３接地選択トランジスタＴＧＳ１,ＴＧＳ２,ＴＧＳ３に共有結合される。
【００２５】
第１、第２及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ２,ＳＳＬ３は、共通ビットラインＣＢＬに印加された信号が第１、第２及び第３ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３に選択的に印加されるように第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２,ＴＳＳ１３、第２ストリング選択トランジスタＴＳＳ２１,ＴＳＳ２２,ＴＳＳ２３及び第３ストリング選択トランジスタＴＳＳ３１,ＴＳＳ３２,ＴＳＳ３３に結合される。
【００２６】
例えば、第１ストリング選択ラインＳＳＬ１は、第１、第２及び第３ストリング選択トランジスタＴＳＳ１１,ＴＳＳ２１,ＴＳＳ３１に共通接続され、第２ストリング選択ラインＳＳＬ２は、第１、第２及び第３ストリング選択トランジスタＴＳＳ１２,ＴＳＳ２２,ＴＳＳ３２に共通接続され、第３ストリング選択ラインＳＳＬ３は、第１、第２及び第３ストリング選択トランジスタＴＳＳ１３,ＴＳＳ２３,ＴＳＳ３３に共通接続される。
【００２７】
第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２,ＴＳＳ１３、第２ストリング選択トランジスタＴＳＳ２１,ＴＳＳ２２,ＴＳＳ２３及び第３ストリング選択トランジスタＴＳＳ３１,ＴＳＳ３２,ＴＳＳ３３のそれぞれは、一つ以上のエンハンスメントモードトランジスタを含みうる。エンハンスメントモードトランジスタは、通常状態でターンオフ状態にあり、ゲートオン電圧が印加された場合にターンオンされるトランジスタを指称しうる。
【００２８】
例えば、第１コンタクトラインＢＣ１と第１メモリセルＴＭ１との間の第１ストリング選択トランジスタＴＳＳ１３は、エンハンスメントモードトランジスタで構成される。また、第２コンタクトラインＢＣ２と第２メモリセルＴＭ２との間の第２ストリング選択トランジスタＴＳＳ２２は、エンハンスメントモード(enhancement-mode)トランジスタで構成される。さらに、第３コンタクトラインＢＣ３と第３メモリセルＴＭ３との間の第３ストリング選択トランジスタＴＳＳ３１は、エンハンスメントモードトランジスタで構成される。
【００２９】
第２ストリング選択トランジスタＴＳＳ２２と第２メモリセルＴＭ２との間にある第２ストリング選択トランジスタＴＳＳ２３、及び第３ストリング選択トランジスタＴＳＳ３１と第３メモリセルＴＭ３との間の第３ストリング選択トランジスタＴＳＳ３２,ＴＳＳ３３は、デプリションモード(depletion-mode)トランジスタで構成される。デプリションモードトランジスタは、通常状態でターンオフ状態にあるトランジスタを指称しうる。したがって、デプリションモードトランジスタは、通常状態で導電ラインと類似している。
【００３０】
選択的に、第２ストリング選択トランジスタＴＳＳ２１及び第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２は、他のエンハンスメントモードトランジスタで構成される。しかしながら、この実施形態の変形で、第２ストリング選択トランジスタＴＳＳ２１及び第１ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１２は、他のデプリションモードトランジスタで構成されることもある。
【００３１】
不揮発性メモリ装置１００で、デプリションモードトランジスタは、最下層に配置された第１半導体層１１０を除外した第２及び第３半導体層１２０,１３０上に少なくとも一つ以上配置される。さらに、デプリションモードトランジスタの数は、上層に行くほど増加しうる。前述した他のエンハンスメントモードトランジスタは、最上層に配置された第３半導体層１３０を除外した第１及び第２半導体層１１０,１２０上に少なくとも一つ以上配置される。さらに、他のエンハンスメントモードトランジスタの数は、上層に行くほど減少しうる。
【００３２】
ボディバイアスラインＢＢＬは、第１半導体層１１０、第２半導体層１２０及び第３半導体層１３０に共通接続される。したがって、ボディバイアスラインＢＢＬを利用して、第１、第２及び第３ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３のボディバイアス電圧を一度に印加しうる。
【００３３】
前述した不揮発性メモリ装置１００によれば、共通ビットラインＣＢＬ、ワードラインＷＬ００〜ＷＬ３１、第１，第２及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ２,ＳＳＬ３、共通ソースラインＣＳＬ及びボディバイアスラインＢＢＬのそれぞれは、第１、第２及び第３ ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３の間で共有しうる。したがって、不揮発性メモリ装置１００は、高い集積度を有しうる。
【００３４】
図２は、本発明の他の実施形態による不揮発性メモリ装置１００ａを示す概略図である。不揮発性メモリ装置１００ａは、図１の不揮発性メモリ装置１００を参照でき、したがって、重複された説明は省略される。
【００３５】
図２を参照すれば、第１ストリング選択トランジスタＴＳＳ１３、第２ストリング選択トランジスタＴＳＳ２２及び第３ストリング選択トランジスタＴＳＳ３１は、一つのエンハンスメントモードトランジスタでそれぞれ構成される。すなわち、図１におけるデプリションモードトランジスタＴＳＳ２３，ＴＳＳ３２，ＴＳＳ３３及び他のエンハンスメントモードトランジスタＴＳＳ１１，ＴＳＳ１２，ＴＳＳ２１が何れも省略される。
【００３６】
この実施形態の変形された例では、図１のデプリションモードトランジスタ及び他のエンハンスメントモードトランジスタのうち一部のみが省略されることもある。
【００３７】
前述した不揮発性メモリ装置１００,１００ａは、三つの半導体層１１０,１２０,１３０及び三つのＮＡＮＤストリングＳ１,Ｓ２,Ｓ３を有するものとして説明された。しかしながら、これに限定されることなく、本発明のさらに他の実施形態による不揮発性メモリ装置によれば、三つの半導体層１１０,１２０,１３０は、複数の半導体層（図示せず）に拡張され、三つのＮＡＮＤストリングＳ１,Ｓ２,Ｓ３は、複数のＮＡＮＤストリング（図示せず）に拡張される。
【００３８】
複数のＮＡＮＤストリングは、複数の半導体層上にそれぞれ形成される。共通ビットライン及び共通ソースラインは、複数のＮＡＮＤストリングに共通接続される。複数のワードラインは、複数のＮＡＮＤストリングのそれぞれの複数のメモリセルに結合される。複数のワードラインは、複数のメモリセルのうち複数の半導体層上の同じカラムに配置されたメモリセルにそれぞれ共有されうる。
【００３９】
複数のストリング選択ラインは、共通ビットラインに印加された信号が複数のＮＡＮＤストリングに選択的に印加されるように、複数のＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタにそれぞれ結合される。接地選択ラインは、複数のＮＡＮＤストリングのそれぞれの接地選択トランジスタに結合される。ボディバイアスラインは、複数の半導体層に共通接続される。
【００４０】
以下では、図３ないし図５を参照して、不揮発性メモリ装置１００の動作方法を説明する。
図３は、本発明の一実施形態による不揮発性メモリ装置１００のプログラム動作を示す概略図である。
【００４１】
図３を参照すれば、第２ＮＡＮＤストリングＳ２のワードラインＷＬ０１に結合された選択された第２メモリセルＴＭ２’のプログラム動作が説明される。第２ストリング選択ラインＳＳＬ２には、オン電圧Ｖｏｎを印加し、第１及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ３には，オフ電圧Ｖｏｆｆを印加する。これにより、第２ストリング選択ラインＳＳＬ２に結合された第１、第２及び第３ストリング選択トランジスタＴＳＳ１２,ＴＳＳ２２,ＴＳＳ３２がターンオンされる。そして、第１及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ３に結合され、エンハンスメントモードトランジスタで構成された第１、第２及び第３ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１３,ＴＳＳ２１,ＴＳＳ３１は、ターンオフされる。
【００４２】
共通ビットラインＣＢＬ、共通ソースラインＣＳＬ及びボディバイアスラインＢＢＬには、０Ｖを印加する。接地選択ラインＧＳＬには、オフ電圧Ｖｏｆｆを印加する。したがって、接地選択ラインＧＳＬに結合された第１、第２及び第３接地選択トランジスタＴＧＳ１,ＴＧＳ２,ＴＧＳ３は、ターンオフされる。選択されたワードラインＷＬ０１には、プログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＷＬ００．．．ＷＬ３１には、パス電圧Ｖｐａｓｓを印加する。プログラム電圧Ｖｐｇｍは、電荷のトンネルリングを許容するようにパス電圧Ｖｐａｓｓより大きい。
【００４３】
これにより、第２半導体層１２０のチャンネル層１２２は、共通ビットラインＣＢＬに接続されて０Ｖに充電される。したがって、プログラム電圧Ｖｐｇｍと０Ｖの電圧との差によって選択された第２メモリセルＴＭ２’の電荷保存層に電荷が注入され、選択された第２メモリセルＴＭ２’がプログラムされる。一方、第１及び第３半導体層１１０,１３０のチャンネル層１１２,１３２は、共通ビットラインＣＢＬに接続されないため、ワードラインＷＬ００〜ＷＬ３１と容量結合されて、チャンネルブースティング電圧Ｖｃｂで充電される。したがって、第１メモリセルＴＭ１及び第３メモリセルＴＭ３のプログラムが防止される。
【００４４】
前述したプログラム方法は、下記の表１のように一般化される。表１のプログラム方法は、複数の半導体層及び複数のＮＡＮＤストリングを有する不揮発性メモリ装置にも同一に適用される。
【００４５】
【表１】
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【００４６】
すなわち、共通ビットラインＣＢＬ、共通ソースラインＣＳＬ、ボディバイアスラインＢＢＬには、０Ｖを印加しうる。選択されたストリング選択ラインＳ−ＳＳＬには、オン電圧Ｖｏｎを印加し、選択されていないストリング選択ラインＮ−ＳＳＬには、オフ電圧Ｖｏｆｆを印加しうる。選択されたワードラインＳ−ＷＬには、プログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＮ−ＷＬには、パス電圧Ｖｐａｓｓを印加しうる。接地選択ラインＧＳＬには、オフ電圧Ｖｏｆｆを印加しうる。
【００４７】
図４は、本発明の一実施形態による不揮発性メモリ装置１００の読み取り動作を示す概略図である。
【００４８】
図４を参照すれば。第２ＮＡＮＤストリングＳ２のワードラインＷＬ０１に結合された選択された第２メモリセルＴＭ２’の読み取り動作が説明される。第２ストリング選択ラインＳＳＬ２には、オン電圧Ｖｏｎを印加し、第１及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ３には、オフ電圧Ｖｏｆｆを印加する。これにより、第２ストリング選択ラインＳＳＬ２に結合された第１、第２及び第３ストリング選択トランジスタＴＳＳ１２,ＴＳＳ２２,ＴＳＳ３２がターンオンされる。そして、第１及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ３に結合され、エンハンスメントモードトランジスタで構成された第１、第２及び第３ストリング選択トランジスタＴＳＳ１１,ＴＳＳ１３,ＴＳＳ２１,ＴＳＳ３１は、ターンオフされる。
【００４９】
共通ビットラインＣＢＬには、動作電圧Ｖｂｌを印加し、共通ソースラインＣＳＬ及びボディバイアスラインＢＢＬには、０Ｖを印加する。接地選択ラインＧＳＬには、オン電圧Ｖｏｎを印加する。したがって、接地選択ラインＧＳＬに結合された第１、第２及び第３接地選択トランジスタＴＧＳ１,ＴＧＳ２,ＴＧＳ３は、ターンオンされる。選択されたワードラインＷＬ０１には、読み取り電圧Ｖｒｅａｄを印加し、選択されていないワードラインＷＬ００．．．ＷＬ３１には、パス電圧Ｖｐａｓｓを印加する。読み取り電圧Ｖｒｅａｄは、選択された第２メモリセルＴＭ２’のデータ状態を判読するように適切に選択される。
【００５０】
選択された第２メモリセルＴＭ２’にデータがプログラムされていない場合、選択された第２メモリセルＴＭ２’がターンオンされ、電子は、共通ソースラインＣＳＬから矢印方向に沿って共通ビットラインＣＢＬに移動しうる。すなわち、共通ビットラインＣＢＬから共通ソースラインＣＳＬの方向に電流の流れが測定されうる。逆に、選択された第２メモリセルＴＭ２’にデータがプログラムされた場合、選択された第２メモリセルＴＭ２’がターンオフされ、共通ビットラインＣＢＬから共通ソースラインＣＳＬの方向に電流が流れない。
【００５１】
前述した読み取り方法は、下記の表２のように一般化される。表２の読み取り方法は、複数の半導体層及び複数のＮＡＮＤストリングを有する不揮発性メモリ装置にも同一に適用される。
【００５２】
【表２】
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【００５３】
すなわち、共通ビットラインＣＢＬに動作電圧Ｖｂｌを印加し、共通ソースラインＣＳＬ、ボディバイアスラインＢＢＬには、０Ｖを印加しうる。選択されたストリング選択ラインＳ−ＳＳＬには、オン電圧Ｖｏｎを印加し、選択されていないストリング選択ラインＮ−ＳＳＬには、オフ電圧Ｖｏｆｆを印加しうる。選択されたワードラインＳ−ＷＬには、読み取り電圧Ｖｒｅａｄを印加し、選択されていないワードラインＮ−ＷＬには、パス電圧Ｖｐａｓｓを印加しうる。接地選択ラインＧＳＬには、オン電圧Ｖｏｎを印加しうる。
【００５４】
図５は、本発明の一実施形態による不揮発性メモリ装置１００の消去動作を示す概略図である。不揮発性メモリ装置１００は、複数のブロックを含み、図５では、選択されたブロックのみを示す。
【００５５】
図５を参照すれば、選択されたブロックに対する消去動作が説明される。第１、第２及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ２,ＳＳＬ３、共通ビットラインＣＢＬ、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬは、フローティングにされる。ワードラインＷＬ００〜ＷＬ３１には、０Ｖを印加し、ボディバイアスラインＢＢＬには、消去電圧Ｖｅｒａｓｅを印加する。選択されていないブロックに属するワードライン（図示せず）には、０Ｖを印加しうる。
【００５６】
これにより、選択されたブロック内の第１、第２及び第３メモリセルＴＭ１,ＴＭ２,ＴＭ３のデータが同時に消去される。このような消去動作は、複数の半導体層及び複数のＮＡＮＤストリングを有する不揮発性メモリ装置にも同一に適用される。
【００５７】
前述した不揮発性メモリ装置１００の動作方法によれば、第１、第２及び第３ストリング選択ラインＳＳＬ１,ＳＳＬ２,ＳＳＬ３を制御して、第１、第２及び第３ＮＡＮＤストリングＳ１,Ｓ２,Ｓ３を選択的にアクセスしうる。したがって、不揮発性メモリ装置１００は、より一層確実に動作される。
【００５８】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者であれば、本発明の技術的思想の範囲内で、前記実施形態を組合わせて実施するなど、多様な修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００５９】
本発明は、メモリ関連の技術分に適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による不揮発性メモリ装置を示す概略図である。
【図２】本発明の他の実施形態による不揮発性メモリ装置を示す概略図である。
【図３】本発明の一実施形態による不揮発性メモリ装置のプログラム動作を示す概略図である。
【図４】本発明の一実施形態による不揮発性メモリ装置の読み取り動作を示す概略図である。
【図５】本発明の一実施形態による不揮発性メモリ装置の消去動作を示す概略図である。
【符号の説明】
【００６１】
１００    不揮発性メモリ装置
１１０    第１半導体層
１２０    第２半導体層
１３０    第３半導体層
Ｓ１,Ｓ２,Ｓ３    第１、第２及び第３ ＮＡＮＤストリング
ＳＳＬ１,ＳＳＬ２,ＳＳＬ３    第１、第２及び第３ストリング選択ライン
ＴＳＳ１１,ＴＳＳ１２,ＴＳＳ１３    第１ストリング選択トランジスタ
ＴＳＳ２１,ＴＳＳ２２,ＴＳＳ２３    第２ストリング選択トランジスタ
ＴＳＳ３１,ＴＳＳ３２,ＴＳＳ３３    第３ストリング選択トランジスタ
ＴＭ１,ＴＭ２,ＴＭ３    第１、第２及び第３メモリセル
ＴＧＳ１,ＴＧＳ２,ＴＧＳ３    第１、第２及び第３接地選択トランジスタ
ＷＬ００〜ＷＬ３１    ワードライン
ＢＣ１,ＢＣ２,ＢＣ３    第１、第２及び第３コンタクトライン
ＣＢＬ    共通ビットライン
ＣＳＬ    共通ソースライン
ＢＢＬ    ボディバイアスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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