(57)【要約】【課題】回路構成が極めて簡素であり、技術的障壁が低く、かつ、正に帯電した電位が印加される第２モードに対する保護構成に注力して保護能力を向上させる静電破壊保護回路を提供する。【解決手段】本発明に係る静電破壊保護回路１０は、半導体デバイスの外部接続端子１とＧＮＤ端子である第１ノードＮＯ１との間に、互いに並列に配置されている第１保護部１０Ａおよび第２保護部１０Ｂを備えている。第１保護部１０Ａは、負に帯電した電位が印加される第１モードに対応する保護部であって、その構成は第１モードに対する保護能力が十分な従来の構成を採用している。第２保護部１０Ｂは、正に帯電した電位が印加される第２モードに対応する保護部であって、ＭＯＳ電界効果トランジスタ４によって構成され、第１保護部１０Ａの動作開始時点前に保護動作を開始する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスに備えられ、上記半導体デバイスの外部接続端子と上記半導体デバイス内の電源端子とは異なる第１ノードとの間に配置され、静電気放電による電流を上記外部接続端子もしくは上記第１ノードへ導いて上記半導体デバイスの内部回路を静電破壊から保護する保護部を備える静電破壊保護回路において、
上記保護部を負に帯電した電位が印加される第１モードに対応する第１保護部とし、
上記外部接続端子と上記第１ノードとの間に配置され、ＭＯＳ電界効果トランジスタによって構成され、上記第１保護部の動作開始時点前に動作を開始して正に帯電した電位が印加される第２モードに対応する第２保護部をさらに備えることを特徴とする静電破壊保護回路。
【請求項２】
上記第２保護部は、上記ＭＯＳ電界効果トランジスタと上記第１ノードとの間に保護素子をさらに備えることを特徴とする請求項１に記載の静電破壊保護回路。
【請求項３】
上記第１保護部および上記保護素子は、それぞれ、逆方向接続ダイオード、ダイオードとして機能するＭＯＳ電界効果トランジスタ、もしくはパンチスルーデバイスによって構成されることを特徴とする請求項２に記載の静電破壊保護回路。
【請求項４】
請求項１〜３のいずれか一項に記載の静電破壊保護回路を備えることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに備えられ、上記半導体デバイスの内部回路を静電破壊から保護する静電破壊保護回路に関し、特に回路構成を極めて簡素としつつ、保護能力の向上が可能な静電破壊保護回路およびそれを備える半導体デバイスに関する。
【背景技術】
【０００２】
従来の静電破壊保護回路（保護部）３０は、図３に示すように、Ｎチャンネル型ＭＯＳ電界効果トランジスタＮ１を備えている。このＭＯＳ電界効果トランジスタＮ１は、そのドレインが半導体デバイスの外部接続端子（ＰＡＤ）１に接続され、ソースおよびゲートがＧＮＤ端子である第１ノードＮＯ１に接続され、ダイオードとして機能する。
【０００３】
また、従来の静電破壊保護回路５０は、図４に示すように、静電破壊保護回路３０の構成に、Ｐチャンネル型ＭＯＳ電界効果トランジスタ（以下、Ｎ型・Ｐ型を問わず、ＭＯＳ電界効果トランジスタについては単に「トランジスタ」と称する）Ｐ１を備えている。トランジスタＰ１は、ソースおよびゲートが電源端子である第２ノードＮＯ２に接続され、ドレインが外部接続端子１に接続され、トランジスタＮ１と同様にダイオードとして機能する。
【０００４】
外部接続端子１へは、静電気放電により負に帯電した電位が、および正に帯電した電位が、それぞれ印加される（以下、負に帯電した電位が印加される場合を「第１モード」、正に帯電した電位が印加される場合を「第２モード」と称する）。第１モードでは、外部接続端子１の電位がＧＮＤ電位よりも引き下げられて、静電破壊保護回路３０，５０ともに、トランジスタＮ１がＯＮとなり、図中の経路ａにて電荷が放電される。外部接続端子１−第１ノードＮＯ１間は、保護素子の順方向バイアスであるからダイオード電圧（約０．７Ｖ）でクランプされる。よって、第１ノードＮＯ１とトランジスタＮ１とに十分な電流許容能力があれば内部回路２の保護が実現できる。つまり、第１モードに対しては、従来の保護形式（トランジスタＮ１）で十分効果が期待できる。
【特許文献１】特開平９−１６７８０２号公報（平成９（１９９７）年６月２４日公開）
【特許文献２】特開２００７−９６１５０号公報（２００７年４月１２日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、第２モードにおいては、静電破壊保護回路３０では、外部接続端子１の電位が上昇してトランジスタＮ１のブレークダウン電圧を越えた時点でトランジスタＮ１がブレークダウンして、図３中の経路ｂにて電荷を放電する。
【０００６】
トランジスタＮ１は、ブレークダウンした後も電荷の放電が終了するまで電圧を保持する。そのため、条件によっては高い電圧を保持したまま電流を流し続けることになり、保護動作時の電力損失による発熱量と内部回路２へ与えるダメージとが問題となる。この問題を解決するためには、ブレークダウン電圧レベルのプロセス的精度と、保護動作時の電荷放電経路の電流量熱許容量との確保が必要となる。
【０００７】
また、当然第２ノードＮＯ２にも静電保護対策を行う必要があるが、静電破壊保護回路３０では電流容量の大きなラインを第１ノードＮＯ１以外にも設ける必要があるという問題がある。
【０００８】
一方、静電破壊保護回路５０では、第２モードにおいては、トランジスタＰ１に順方向バイアスが印加された状態となり、図４中の経路ｂにて第２ノードＮＯ２へ電荷が放電される。外部接続端子１−第２ノードＮＯ２間は、電源電圧と順方向バイアスが印加された場合のダイオード電圧（約０．７Ｖ）とを足し合わせた電圧にてクランプされる。以上から、静電破壊保護回路５０が静電破壊保護回路として効果的であるように考えられるが、電荷を放電した第２ノードＮＯ２にも保護回路が必要であり、その保護回路は静電破壊保護回路３０によって達成される。つまり、最終的には静電破壊保護回路３０によって保護することになるという問題がある。
【０００９】
また、静電破壊保護回路３０，５０におけるトランジスタＮ１は、図５（ａ）に示す逆方向接続（アノードを負極側に、カソードを正極側に接続して逆方向バイアスを印加するように接続した）ダイオードＤ１、もしくは図５（ｂ）に示すパンチスルーデバイス（ＰＴＤ）で代用できる。ダイオードＤ１は、第１モードと第２モードとの両モードにおいてトランジスタＮ１と同様に動作し、上述した電力損失、内部回路２へのダメージ、新たな保護用のラインが必要などの問題を生じる。
【００１０】
ＰＴＤは、第１モードではトランジスタＮ１と同様に動作するが、第２モードでは図５（ｃ）に示すようにブレークダウン電圧を越えた時点でパンチスルー動作を行う。これにより、外部接続端子１の電位が図示のようにスナップバック電圧レベルまで下げられ、このスナップバック電圧で外部接続端子１−第１ノードＮＯ１間がクランプされる。そのため、ブレークダウン後に高い電圧のままで保持した状態が存在せず、保護動作時に懸念される電力損失がダイオードＤ１およびトランジスタＮ１による保護動作時のそれよりも低減され、かつ、内部回路２へのダメージも低減される。よって、ダイオードＤ１およびトランジスタＮ１による保護動作よりもより安全な保護動作が行われる。しかしながら、ＰＴＤではブレークダウン電圧以外にスナップバック電圧レベルを最適化するための制御が必要になり、この制御には専用のプロセス工程が必要となるという問題を生じる。
【００１１】
また、特許文献１に開示されている静電破壊保護回路では、動作電圧精度および動作スピードを最適に調整するために、プロセス構造的に改善を施している。しかしながら、このプロセス構造による改善は、保護回路専用のプロセス工程が必要になり、製造コストを引き上げる要因になるという問題がある。
【００１２】
また、特許文献２に開示されている静電破壊保護回路では、複数のトリガ回路とＥＳＤ保護回路との組み合わせにより、動作電圧および動作スピードを制御して多種多様なＥＳＤ現象に対応する保護回路を実現している。しかしながら、複雑なトリガ回路、特殊な保護回路の組み合わせ等による保護回路の複雑化に伴い、生産時の安定した精度の確保、異なるプロセスへの適用の困難性が課題として残るという問題がある。
【００１３】
以上のように、従来の静電破壊保護回路では、電力損失、内部回路へのダメージ、新たな保護用のラインが必要、複雑な回路構成によるプロセス上の課題などの問題を生じていた。
【００１４】
本発明は、上記の問題点を鑑みてなされたものであり、回路構成が極めて簡素であり、プロセス的など技術的障壁が低く、かつ、負に帯電した電位が印加される第１モードに対する保護構成に保護能力が十分な従来の構成を採用し、正に帯電した電位が印加される第２モードに対する保護構成に注力して保護能力を向上させる静電破壊保護回路、およびそれを備えた半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る静電破壊保護回路は、上記課題を解決するために、半導体デバイスに備えられ、上記半導体デバイスの外部接続端子と上記半導体デバイス内の電源端子とは異なる第１ノードとの間に配置され、静電気放電による電流を上記外部接続端子もしくは上記第１ノードへ導いて上記半導体デバイスの内部回路を静電破壊から保護する保護部を備える静電破壊保護回路において、上記保護部を負に帯電した電位が印加される第１モードに対応する第１保護部とし、上記外部接続端子と上記第１ノードとの間に配置され、ＭＯＳ電界効果トランジスタによって構成され、上記第１保護部の動作開始時点前に動作を開始して正に帯電した電位が印加される第２モードに対応する第２保護部をさらに備えることを特徴としている。なお、必要に応じ、以上の構成を「第１構成」と称する。
【００１６】
上記の構成によれば、本発明に係る静電破壊保護回路は、負に帯電した電位が印加される第１モードに対する保護能力が十分な従来の保護部を上記第１モードに対応する第１保護部として備えるとともに、上記第１保護部の動作開始時点前に動作を開始して、すなわち上記第１保護部よりも低い電圧で動作を開始して正に帯電した電位が印加される第２モードに対応する第２保護部を備えている。これにより、上記第１モードに対する保護能力が十分であることは元より、上記第２モードではより低い電圧から保護動作を行うため、上記第２モードに対する保護能力も十分に高いレベルを達成できる。なお、上記第２保護部が動作を開始する低い電圧とは、上記静電破壊保護回路が静電破壊保護回路として機能するために、半導体デバイスの動作電源電圧以上であることは言うまでもない。
【００１７】
また、上記第１モードと上記第２モードとの両モードにおいて、半導体デバイスの内部回路が破壊に至る電圧であるプロセス耐圧に近い電圧での保護動作とはならないため、従来の保護回路において生じていた高い電力損失や半導体デバイスの内部回路へのダメージを生じることがない。
【００１８】
また、上記第１保護部は従来の保護部、具体的には逆方向接続ダイオード、ダイオードとして機能するＭＯＳ電界効果トランジスタ、もしくはパンチスルーデバイスによって構成され、上記第２保護部はＭＯＳ電界効果トランジスタによって構成される。すなわち、上記第１保護部および上記第２保護部ともに構成が極めて簡素である。よって、半導体デバイスに上記静電破壊保護回路が搭載されても、面積の増加、およびそれに起因したコストアップなどには殆どつながらない。
【００１９】
また、上記第１保護部は、上記第２保護部により上記第２モードにおいて動作しないため、ブレークダウン電圧やスナップバック電圧のレベルを最適化するための制御に注力する必要がない。そのため、構成が極めて簡素であることも相まって、生産時の安定した精度の確保が困難、異なるプロセスへの適用が困難、および専用のプロセス工程が必要などのプロセス上の問題を生じず、技術的障壁の低い保護回路を実現できる。
【００２０】
また、上記両モードにおいて上記第１ノードで処理が達成でき、静電荷破壊保護用経路を複数準備する必要がない。
【００２１】
以上から、上記静電破壊保護回路は、回路構成が極めて簡素であり、プロセス的など技術的障壁が低く、かつ、第１モードに対する保護構成に保護能力が十分な従来の構成を採用し、第２モードに対する保護構成に注力して保護能力を向上させる静電破壊保護回路を提供することができる。
【００２２】
本発明に係る静電破壊保護回路は、上記第２保護部が、上記ＭＯＳ電界効果トランジスタと上記第１ノードとの間に保護素子をさらに備えることが好ましい。なお、以上の構成を「第２構成」と称する。
【００２３】
上記第１構成の静電破壊保護回路では、上記第２モードにおいて、半導体デバイスの動作電源電圧値を超えたある程度小さなサージでも上記第２保護部の保護動作開始電圧を上回っていれば保護動作は行われる。このような状態は、上記保護動作開始電圧を下回った時点で保護動作が終了されるため完全な誤動作に至る状態ではないが、ノイズの原因となり消費電流にも影響を与えるという問題がある。
【００２４】
そこで、上記第２構成の静電破壊保護回路によれば、上記第２保護部が、上記ＭＯＳ電界効果トランジスタと上記第１ノードとの間に保護素子をさらに備えて構成される。これにより、上記ＭＯＳ電界効果トランジスタがＯＮとなった後に上記保護素子が動作を行う電圧で保護動作が行われるため、上記第２保護部の保護動作開始電圧が引き上げられることになり、ある程度小さなサージによる保護動作を回避して上述したノイズの発生や消費電流への影響という問題を解消できる。
【００２５】
また、上記ＭＯＳ電界効果トランジスタにより、上記静電破壊保護回路が静電破壊保護回路として機能するための半導体デバイスの動作電源電圧以上の動作という条件が満たされている。したがって、上記保護素子はその条件を満たす必要がなく、それゆえ上記保護素子の動作開始電圧は下限値の制限を受けない。よって、より低い電圧で保護動作を開始する利点が失われないとともに、上記保護素子の動作開始電圧を低く設定できるため、電力損失が少なく、半導体デバイスの内部回路へのダメージを低減できる。さらに、通常動作時には上記保護素子には電圧が印加されないため、素子リークについても注意を払う必要がなく、半導体デバイスの内部回路に対する保護能力に重点を置くことが可能になる。
【００２６】
本発明に係る静電破壊保護回路は、上記第１保護部および上記保護素子が、それぞれ、逆方向接続ダイオード、ダイオードとして機能するＭＯＳ電界効果トランジスタ、もしくはパンチスルーデバイスによって構成されることが好ましい。
【００２７】
上記の構成によれば、上記第１構成の静電破壊保護回路の問題点を解決しつつも、回路構成は極めて簡素で、プロセス的など技術的障壁が低く、かつ、より低い電圧で保護動作を開始して保護能力を向上するなどの利点を維持している。また、上記保護素子の構成によれば、高い電力損失や半導体デバイスの内部回路へのダメージを回避するために、ブレークダウン電圧やスナップバック電圧のレベルを最適化するための制御に注力する必要がある。しかしながら、上述のとおり上記保護素子の動作開始電圧は下限値の制限を受けないため、そのような制御に注力する必要がない。
【００２８】
本発明に係る半導体デバイスは、上記課題を解決するために、上記静電破壊保護回路を備えることを特徴としている。
【００２９】
上記の構成によれば、本発明に係る半導体デバイスは、上記静電破壊保護回路を備えていることにより、面積の増加、それに起因したコストアップなどを殆ど伴わず、静電破壊に対する確実な保護動作が達成される。
【発明の効果】
【００３０】
本発明に係る静電破壊保護回路は、半導体デバイスに備えられ、上記半導体デバイスの外部接続端子と上記半導体デバイス内の電源端子とは異なる第１ノードとの間に配置され、静電気放電による電流を上記外部接続端子もしくは上記第１ノードへ導いて上記半導体デバイスの内部回路を静電破壊から保護する保護部を備える静電破壊保護回路において、上記保護部を負に帯電した電位が印加される第１モードに対応する第１保護部とし、上記外部接続端子と上記第１ノードとの間に配置され、ＭＯＳ電界効果トランジスタによって構成され、上記第１保護部の動作開始時点前に動作を開始して正に帯電した電位が印加される第２モードに対応する第２保護部をさらに備えることを特徴としている。
【００３１】
これにより、上記静電破壊保護回路は、回路構成が極めて簡素であり、プロセス的など技術的障壁が低く、かつ、上記第２モードに対する保護構成に注力して半導体デバイスの動作電源電圧付近の電圧などの比較的低い電圧から保護動作を行えるようにして保護能力を向上させた静電破壊保護回路を提供できる。
【００３２】
そして、このような効果を奏する静電破壊保護回路を搭載する本発明に係る半導体デバイスでは、面積の増加、それに起因したコストアップなどを殆ど伴わず、静電破壊に対する確実な保護動作が達成される。
【発明を実施するための最良の形態】
【００３３】
本発明の実施形態について図面を用いて説明すると以下の通りである。
【００３４】
〔実施の形態１〕
図１は、実施の形態１に係る静電破壊保護回路１０の構成を示している。
【００３５】
静電破壊保護回路１０は、一般的なＩＣもしくはＬＳＩなどの半導体デバイスに備えられ、その半導体デバイスの外部接続端子（ＰＡＤ）１と内部回路２との間に設けられ、静電気放電によって外部接続端子１から侵入した電荷により内部回路２が破壊されることを防ぐために、侵入した電荷を速やかに逃がして内部回路２を保護するものである。
【００３６】
静電破壊保護回路１０は、第１保護部１０Ａおよび第２保護部１０Ｂを備えている。第１保護部１０Ａは、従来の静電破壊保護回路３０の構成を採用したものであり、本実施形態では一例としてＮチャンネル型ＭＯＳ型電界効果トランジスタ３を示しているが、図５（ａ）に示す逆方向接続（アノードを負極側に、カソードを正極側に接続して逆方向バイアスを印加するように接続した）ダイオード３ａ、もしくは図５（ｂ）に示すパンチスルーデバイス（ＰＴＤ）３ｂによって構成しても同等の機能を得ることができる。
【００３７】
第２保護部１０Ｂは、Ｐチャンネル型ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳ電界効果トランジスタについては、Ｎ型・Ｐ型を問わず、単に「トランジスタ」と称する）４を有している。
【００３８】
トランジスタ３は、ドレインが外部接続端子１に接続され、ソースおよびゲートがＧＮＤ端子である第１ノードＮＯ１に接続されて、ダイオードとして機能する。トランジスタ４は、ソースが外部接続端子１に、ドレインが第１ノードＮＯ１に、ゲートが電源端子である第２ノードＮＯ２に接続されて、トランジスタ３と並列に接続されている。トランジスタ４のゲートは、フローティング状態としてもよい。
【００３９】
静電破壊保護回路１０は、印加される電位の極性によって動作が異なり、負に帯電した電位が印加される第１モードは第１保護部１０Ａによって対応し、正に帯電した電位が印加される第２モードは第２保護部１０Ｂによって対応する。それぞれの保護部の動作について、以下に説明する。
【００４０】
まず、第１モードでは、外部接続端子１の電位がＧＮＤ電位より引き下げられて、トランジスタ３がＯＮとなり、図中の経路ａにて電荷が放電される。外部接続端子１−第１ノードＮＯ１間は、保護素子（トランジスタ３）の順方向バイアスであるからダイオード１段分の電圧（順方向ダイオード電圧  約０．７Ｖ）でクランプされ、内部回路２が保護される。その後、外部接続端子１の電位が上昇し、トランジスタ３がＯＦＦとなって第１保護部１０Ａの動作が終了する。
【００４１】
第１保護部１０Ａでは、トランジスタ３に電荷を逃がす能力と、第１ノードＮ０１に十分な電流容量とを確保することで耐圧の確保が可能となる。つまり、第１モードに対しては、第１保護部１０Ａによって十分効果が期待できる。
【００４２】
次に、第２モードでは、外部接続端子１の電位が上昇して、トランジスタ４のゲート電圧とスレッシュ電圧とを足し合わせた電圧に到達したとき、トランジスタ４がトランジスタ３がブレークダウンする前にＯＮとなり、図中の経路ｂにて第１ノードＮＯ１へ電荷が放電される。その後、外部接続端子１の電位が下がってトランジスタ４がＯＦＦとなり、第２保護部１０Ｂの動作が終了する。なお、トランジスタ４のゲート電圧とは、第２ノードＮＯ２の電圧（半導体デバイスの動作電源電圧）もしくはフローティング状態における電圧である。
【００４３】
第２保護部１０Ｂのトランジスタ４は、上述のように、第２モードにおいて、第１保護部１０Ａのトランジスタ３がブレークダウンする前にＯＮとなるように設定されており、第１保護部１０Ａに代わって内部回路２を保護する。つまり、第２保護部１０Ｂは、第１保護部１０Ａよりも低い電圧で動作を開始する。これにより、第１モードに対する保護能力が十分であることは元より、第２モードにおいてはより低い電圧から保護動作を行うため、第２モードに対する保護能力も十分に高いレベルを達成できる。
【００４４】
上述の第２モードに対する保護能力についてより具体的に説明すると、従来の多くの静電破壊保護回路は、非常に高い電圧（プロセス耐圧付近の電圧）に対応するものであり、動作電源電圧付近の電圧では動作しないことがある。しかしながら、この動作電源電圧付近の電圧は、内部回路２の破壊には至らずとも、疲労を蓄積させて経年的に寿命を低下させてしまうなどの問題を生じるため、このような動作電源電圧付近の電圧に対しても保護動作を行えることが望ましい。静電破壊保護回路１０では、上述のように第２保護部１０Ｂのトランジスタ４の設定によって動作電源電圧付近の電圧に対しても保護動作を行うことができるため、上述した寿命が低下するなどの問題を解消できる。
【００４５】
なお、第１保護部１０Ａおよび第２保護部１０Ｂともに、静電破壊保護回路として機能するために、つまり、その動作が、通常動作時の半導体デバイスの動作に影響を与えないとともに半導体デバイスを静電破壊から保護するために、半導体デバイスの動作電源電圧＜第１保護部１０Ａおよび第２保護部１０Ｂの保護動作開始電圧＜プロセス耐圧の関係を満たしていることは言うまでもない。したがって、第２保護部１０Ｂは、第１保護部１０Ａよりも低い電圧で動作を開始するが、その電圧は半導体デバイスの動作電源電圧以上である。また、プロセス耐圧とは、内部回路２が破壊に至る電圧であって、酸化膜の耐圧、ウェルの逆バイアス耐圧等、耐圧を定義できる項目の中で一番低い値で破壊に至る電圧である。より具体的には、プロセス条件によって異なるが、トランジスタのドレインに電圧を印加すると、ドレイン−サブストレート間ＰＮ接合に逆バイアスがかかり、印加電圧が所定の電圧を超えるとドレイン−サブストレート間で破壊が起こる。この破壊が起こる電圧がプロセス耐圧となる可能性がある。
【００４６】
また、静電破壊保護回路１０では、第１モードと第２モードとの両モードにおいて、プロセス耐圧に近い電圧での保護動作とはならないため、従来の保護回路において生じていた高い電力損失や内部回路２へのダメージを生じることがない。
【００４７】
また、第１保護部１０Ａは、トランジスタ３、逆方向接続ダイオード３ａ、もしくはＰＴＤ３ｂによって構成され、第２保護部１０Ｂは、トランジスタ４によって構成される。すなわち、第１保護部１０Ａおよび第２保護部１０Ｂともに構成が極めて簡素である。よって、半導体デバイスに静電破壊保護回路１０が搭載されても、面積の増加、それに起因したコストアップなどには殆どつながらない。
【００４８】
また、第１保護部１０Ａは、第２保護部１０Ｂにより第１モード時にしか動作しないため、第１保護部１０Ａの構成を第２モードで使用していたとき（逆バイアスで使用していたとき）に必要であった、ブレークダウン電圧やスナップバック電圧レベルを最適化に注力する必要がない。そのため、上述した構成が極めて簡素であるという特徴と相まって、生産時の安定した精度の確保が困難、異なるプロセスへの適用が困難、および専用のプロセス工程が必要などのプロセス上の問題を生じず、技術的障壁が低い静電破壊保護回路を実現できる。
【００４９】
また、両モードにおいて第１ノードＮＯ１で処理が達成でき、静電荷破壊保護用経路を複数準備する必要がない。
【００５０】
以上のように、静電破壊保護回路１０では、回路構成が極めて簡素であり、プロセス的など技術的障壁が低く、かつ、第２モードに対する保護構成に注力して半導体デバイスの動作電源電圧付近の電圧などの比較的低い電圧から保護動作を行えるようにして保護能力を向上させた静電破壊保護回路を提供できる。そして、このような効果を奏する静電破壊保護回路１０を搭載する本発明に係る半導体デバイスでは、面積の増加、それに起因したコストアップなどを殆ど伴わず、静電破壊に対する確実な保護動作が達成される。
【００５１】
〔実施の形態２〕
図２は、実施の形態２に係る静電破壊保護回路２０の構成を示している。なお、説明の便宜上、静電破壊保護回路１０の部材と同一の機能を有する部材には同一の部材番号を付し、その説明を省略する。また、基本的に静電破壊保護回路１０と異なる点についてのみ説明する。
【００５２】
〔実施の形態１〕において説明した静電破壊保護回路１０では、第２モードにおいて、半導体デバイスの動作電源電圧値を超えたある程度小さなサージでも第２保護部１０Ｂのトランジスタ４がＯＮとなれば、ＧＮＤ端子である第１ノードＮＯ１へ電荷が放電されることになる。この場合、外部接続端子１の電位がトランジスタ４のスレッシュ電圧を下回った時点でトランジスタ４がＯＦＦとなるため、完全な誤動作に至る状態は発生しないが、電荷が放電されるたびにノイズの原因となり消費電流にも影響を与えるという問題がある。本実施形態に係る静電破壊保護回路２０は、この静電破壊保護回路１０の問題点を解決したものである。
【００５３】
静電破壊保護回路２０は、静電破壊保護回路１０に対し、第２の保護部１０Ｂに代えて第２の保護部２０Ｂを備えている。第２の保護部２０Ｂは、トランジスタ４に加えて、トランジスタ４のドレイン−第１ノードＮＯ１間に保護素子５を有している。保護素子５は、トランジスタ３、逆方向接続ダイオード３ａ、あるいはＰＴＤ３ｂによって構成できる。
【００５４】
次に、静電破壊保護回路２０の動作について説明する。第１モードでの動作については、静電破壊保護回路１０の動作と同様であるからここでは省略し、第２モードでの動作について説明する。
【００５５】
第２モードでは、外部接続端子１の電位が上昇して、トランジスタ４のゲート電圧とスレッシュ電圧とを足し合わせた電圧に到達したとき、トランジスタ４がトランジスタ３がブレークダウンする前にＯＮとなる。そして、このトランジスタ４がＯＮとなったことにより、保護素子５に外部接続端子１−第１ノードＮ０１間電圧が印加されて、当該電圧が保護素子５のブレークダウン電圧もしくは動作開始電圧に到達した時点で、図中の経路ｂにて第１ノードＮＯ１へ電荷が放電される。その後、外部接続端子１の電位が下がってトランジスタ４がＯＦＦとなり、第２保護部２０Ｂの動作が終了する。なお、トランジスタ４のゲート電圧とは、第２ノードＮＯ２の電圧（半導体デバイスの動作電源電圧）もしくはフローティング状態における電圧である。
【００５６】
第２保護部２０Ｂでは、上述のように、保護素子５を備えることにより、第２保護部２０Ｂの保護動作開始電圧を第２保護部１０Ｂのそれより上昇させることができるため、ある程度小さなサージによる保護動作を回避して上述したノイズの発生や消費電流への影響という問題を解消できる。
【００５７】
ここで、着目すべき点は、保護素子５のブレークダウン電圧やスナップバック電圧を最適化するための制御に注力する必要がないという点である。この点について説明する前に、まず保護素子５の上記制御が必要になることについて説明する。
【００５８】
保護素子５として、トランジスタ３もしくは逆方向接続ダイオード３ａを用いた場合、第２モードにおいてトランジスタ４がＯＮとなったことにより印加される電圧は、逆バイアスであり、トランジスタ３もしくは逆方向接続ダイオード３ａはブレークダウンを起こして保護動作を行うことになる。このとき、トランジスタ３もしくは逆方向接続ダイオード３ａは、ブレークダウンした後も静電荷の放電が終了するまで電圧を保持する。そのため、条件によっては高い電圧を保持したまま電流を流し続けることになり、保護動作時の電力損失と内部回路２へのダメージとが問題となる。このため、特にブレークダウン電圧レベルのプロセス的精度の確保が必要となる。
【００５９】
一方、保護素子５としてＰＴＤ３ｂを用いた場合、第２モード時にトランジスタ４がＯＮとなったことにより印加された電圧がブレークダウン電圧を越えた時点で、図５（ｃ）に示すようにパンチスルー動作を行う。これにより、外部接続端子１の電位は図示のようにスナップバック電圧レベルまで下げられ、このスナップバック電圧で外部接続端子１−第１ノードＮ０１間がクランプされる。このため、ブレークダウン後に高い電圧のままで保持した状態が存在せず、保護動作時に懸念される電力損失がトランジスタ３もしくは逆方向接続ダイオード３ａによる保護動作時のそれよりも低減され、かつ、内部回路２へのダメージも低減される。よって、トランジスタ３もしくは逆方向接続ダイオード３ａによる保護動作よりもより安全な保護動作が行われる。
【００６０】
しかしながら、ＰＴＤ３ｂでは、ブレークダウン電圧以外にスナップバック電圧レベルの制御が必要になり、この制御には専用のプロセス工程が必要となるという問題を生じる。なお、ＰＴＤ３ｂにおいて、ブレークダウン電圧およびスナップバック電圧に求められる電圧レベルの条件は、半導体デバイスの動作電源電圧＜スナップバック電圧＜ブレークダウン電圧＜プロセス耐圧である。
【００６１】
これに対し、静電破壊保護回路２０では、トランジスタ４によって、静電破壊保護回路として機能するための半導体デバイスの動作電源電圧以上での動作という条件が満たされている。したがって、保護素子５はその条件を満たす必要がなく、それゆえ保護素子５の動作開始電圧は下限値の制限を受けない。よって、ブレークダウン電圧やスナップバック電圧を最適化するための制御に注力する必要がない。また、通常動作時には保護素子５に電圧が印加されないため、素子リークについても注意を払う必要がなく、内部回路２に対する保護能力に重点を置くことが可能になる。
【００６２】
以上のように、静電破壊保護回路２０では、静電破壊保護回路１０の問題点を解決しつつも、回路構成は極めて簡素であり、プロセス的など技術的障壁が低く、かつ、半導体デバイスの動作電源電圧付近の電圧などの比較的低い電圧から保護動作を行って保護能力を向上するなどの利点を維持している。そして、このような効果を奏する静電破壊保護回路２０を搭載する本発明に係る半導体デバイスでは、面積の増加、それに起因したコストアップなどを殆ど伴わず、静電破壊に対する確実な保護動作が達成される。
【００６３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６４】
本発明に係る静電破壊保護回路は、一般的なＩＣもしくはＬＳＩなどの半導体デバイスに好適に用いることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係る静電破壊保護回路の構成を示す図である。
【図２】本発明の他の実施形態に係る静電破壊保護回路の構成を示す図である。
【図３】従来技術を示すものであり、静電破壊保護回路の構成を示す図である。
【図４】従来技術を示すものであり、静電破壊保護回路の構成を示す図である。
【図５】（ａ），（ｂ）は、静電破壊保護回路の構成例を示す図であり、（ｃ）は、（ｂ）に示す構成例の電流−電圧特性を示すグラフである。
【符号の説明】
【００６６】
１      外部端子
２      内部回路
３、４  ＭＯＳ電界効果トランジスタ
５      保護素子
３ａ    逆方向接続ダイオード
３ｂ    パンチスルーデバイス
１０Ａ  第１保護部
１０Ｂ、２０Ｂ  第２保護部
１０、２０      静電破壊保護回路
ＮＯ１          第１ノード
【図１】
2009176779.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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