(57)【要約】【課題】素子面積の増大を抑制しながら、消費電力を低減させることが可能なパイプラインＡ／Ｄ変換器を提供する。【解決手段】複数ステージの各々において、入力アナログ信号を量子化して一部ビットに対応するディジタル信号を生成し、それに基づきＤＡ変換部２０、２１によりアナログ基準信号を生成して、入力アナログ信号に対する加減算及び所定倍の増幅を剰余演算部８により行い次段ステージへ供給する。複数ビット分のＡ／Ｄ変換を行う初段ステージのＤＡ変換部は、複数レベルの基準電圧を出力可能な主電圧供給部２１［２］〜２１［８］と、それらのレベルとは異なる補助レベルの基準電圧を出力可能な補助電圧供給部２１［１］とを備える。電圧供給部の各々が出力する基準電圧はＡＤ変換部が生成するディジタル信号に基づいて選択的され、出力される基準電圧の組み合わせにより、アナログ基準信号がディジタル信号に応じた値に生成される。【選択図】図１Ａ
2009218694.tif 000002
【特許請求の範囲】
【請求項１】
一部のビットに対応するＡ／Ｄ変換を行うステージが複数段に接続され、初段の前記ステージに入力されたアナログ信号を、前記複数段のステージを通して順次上位ビットから下位ビットに向けてディジタル信号に変換するように構成され、
各段の前記ステージは、
当段の入力アナログ信号を量子化して一部のビットに対応する前記ディジタル信号を生成するＡＤ変換部と、
前記ＡＤ変換部が出力する前記ディジタル信号に基づいてアナログ基準信号を生成するＤＡ変換部と、
前記当段の入力アナログ信号に対して前記アナログ基準信号の加減算及び所定倍の増幅を行い剰余アナログ信号を生成して、次段の前記ステージへ前記入力アナログ信号として供給する剰余演算部とを備えたパイプラインＡ／Ｄ変換器において、
複数段の前記ステージのうちの初段ステージは、複数ビット分のＡ／Ｄ変換を行うように構成され、
前記初段ステージを構成する前記ＤＡ変換部は、所定の複数レベルの基準電圧を選択的に出力可能な複数の主電圧供給部と、前記主電圧供給部が出力する前記基準電圧のレベルとは異なる補助レベルの前記基準電圧を出力可能な少なくとも１つの補助電圧供給部とを備え、
前記主電圧供給部及び前記補助電圧供給部の各々が出力する前記基準電圧は、前記ＡＤ変換部が生成する前記ディジタル信号に基づいて選択的されるように制御され、前記主電圧供給部及び前記補助電圧供給部の出力の組み合わせにより、前記アナログ基準信号が前記ディジタル信号に応じた値に生成されることを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
前記補助レベルの基準電圧は、前記主電圧供給部が出力する前記複数レベルの基準電圧の中間のレベルに設定されている請求項１に記載のパイプラインＡ／Ｄ変換器。
【請求項３】
前記補助電圧供給部が出力する前記基準電圧は、前記補助レベルの基準電圧以外に、前記主電圧供給部が出力する前記複数レベルの基準電圧のうちの少なくとも１種を含む請求項２に記載のパイプラインＡ／Ｄ変換器。
【請求項４】
前記主電圧供給部が出力する前記基準電圧のレベルは高電位基準電圧と低電位基準電圧の２値であり、前記補助電圧供給部が出力する前記基準電圧には、前記高電位基準電圧と前記低電位基準電圧の中間レベルである前記補助レベルの基準電圧と、前記高電位基準電圧及び前記低電位基準電圧のいずれか一方のレベルの基準電圧とが含まれる請求項３に記載のパイプラインＡ／Ｄ変換器。
【請求項５】
前記初段ステージは、３ビット分のＡ／Ｄ変換を行うように構成され、
７つの前記主電圧供給部と、１つの前記補助電圧供給部とを備えた請求項４に記載のパイプラインＡ／Ｄ変換器。
【請求項６】
請求項１〜５のいずれか１項に記載のパイプラインＡ／Ｄ変換器を備えたディジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号を量子化してディジタル信号を生成する複数段のステージにより、アナログ入力信号を上位ビットから下位ビットの順にディジタル信号に変換パイプラインＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
ＡＶ分野、情報通信分野等におけるディジタル化に伴い、キーデバイスであるＡ／Ｄ変換器には、高速化、高分解能化が要求されている。パイプラインＡ／Ｄ変換器は、高速性、消費電力の点で優れた回路として、近年多用されている。しかし、ＣＣＤカメラの高画素化等に伴い、高速性、消費電力で優れたパイプラインＡ／Ｄ変換器についても、さらなる高速化や低消費電力化が要求されている。
【０００３】
図２は、基本的なパイプラインＡ／Ｄ変換器の構成を示すブロック図である。このパイプラインＡ／Ｄ変換器は、縦続接続されたｎ段のステージ、すなわち第１ステージ１［１］〜第ｎステージ１［ｎ］と、最終段のフラッシュＡＤ変換器２とから構成されている。入力アナログ信号Ａｉｎは、ｎ段のステージにより、上位ビットから下位ビットに向けて各々１ビットずつディジタル信号に変換され、さらにフラッシュＡＤ変換器２の出力ディジタル信号を組み合わせて、入力アナログ信号Ａｉｎを所望のビット数でＡ／Ｄ変換した出力信号が得られる。
【０００４】
図２には、第１ステージ１［１］のみについて、構成が具体的に示されが、他の各段のステージの構成も同様である。すなわち、各ステージは、ＡＤ変換部３、ＤＡ変換部４、及び剰余演算部５から構成される。
【０００５】
ＡＤ変換部３は、当段ステージへの入力アナログ信号を３値化したディジタル信号を生成し出力する。そのディジタル信号は、ＤＡ変換部４にも供給される。ＤＡ変換部４は、ＡＤ変換部３が出力するディジタル信号をＤ／Ａ変換してアナログ基準信号を生成し、剰余演算部５に供給する。剰余演算部５は、当段ステージへの入力アナログ信号に対し、ＤＡ変換部４が出力するアナログ基準信号との減算及び増幅を行い、剰余アナログ信号を生成する。剰余演算部５の出力信号は、次段のステージに入力アナログ信号として供給される。
【０００６】
図３Ａに、ＤＡ変換部４及び剰余演算部５により所定の機能を得るための具体的な構成を示す。ＤＡ変換部４は、論理演算部６、及び電圧供給部７からなる。他の要素、すなわち、演算増幅器８、入力キャパシタＣｓ、帰還キャパシタＣｆ、スイッチ９〜１１が、図２における剰余演算部５を構成する。ＤＡ変換部４が出力するアナログ基準信号は、入力キャパシタＣｓとスイッチ９との接続ノードに供給される。なお、以下の記述では、入力キャパシタＣｓ、帰還キャパシタＣｆの容量値を、それぞれＣｓ、Ｃｆで表す。
【０００７】
電圧供給部７は、３値の基準電圧である＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆに各々が接続された３個のスイッチを有する。論理演算部６は、ＡＤ変換部３から出力されたディジタル信号の値に基づき、電圧供給部７のスイッチを切換えるための信号を出力する。それにより、電圧供給部７では、ディジタル信号の値に応じて３値の基準電圧のいずれが選択され、アナログ基準信号Ｖｄａｃとして入力キャパシタＣｓに供給される。
【０００８】
次に、この回路の動作について説明する。図３Ａにおいて、クロックΦ１とクロックΦ２は、相互に択一的にハイレベル（Ｈ）とローレベル（Ｌ）の値をとる。クロックΦ１がＨ、クロックΦ２がＬの状態では、スイッチ９、１０がオン、スイッチ１１がオフとなり、入力アナログ信号Ｖｉｎが、入力キャパシタＣｓにサンプリングされる。
【０００９】
クロックΦ１がＬ、クロックΦ２がＨの状態では、スイッチ９、１０がオフ、スイッチ１１がオンとなり、入力キャパシタＣｓにサンプリングされた電荷が、入力キャパシタＣｓと帰還キャパシタＣｆに再配分される。また、論理演算部６が動作して電圧供給部７からは、アナログ基準信号Ｖｄａｃが入力キャパシタＣｓに供給される。その結果、演算増幅器８の出力信号Ｖｏｕｔは、下記のとおりとなる。
【００１０】
Ｖｏｕｔ＝｛（Ｃｓ＋Ｃｆ）／Ｃｆ｝・Ｖｉｎ−（Ｃｓ／Ｃｆ）・Ｖｄａｃ    （１）
Ｃｓ＝Ｃｆに設定されていれば、
Ｖｏｕｔ＝２・Ｖｉｎ−Ｖｄａｃ                          （２）
となる。
【００１１】
この演算増幅器８の出力信号Ｖｏｕｔについて、図３Ｂも参照して説明する。図３Ｂにおける横軸は、各ステージに対する入力アナログ信号Ｖｉｎを示す。縦軸は演算増幅器８の出力信号Ｖｏｕｔを示す。この図に示すように、横軸の入力アナログ信号Ｖｉｎのレベルは、第１領域（−Ｖｒｅｆ〜−Ｖｒｅｆ／４）、第２領域（−Ｖｒｅｆ／４〜＋Ｖｒｅｆ／４）、及び第３領域（＋Ｖｒｅｆ／４〜＋Ｖｒｅｆ）に区分される。
【００１２】
ＡＤ変換部３は、各領域の境界に対応する参照電圧を用いて、入力アナログ信号Ｖｉｎから３値のディジタル信号を生成する。論理演算部６はＡＤ変換部３の出力ディジタル信号に基づき、第１〜第３領域に対応させて各々、電圧供給部７から＋Ｖｒｅｆ、０Ｖ、及び−Ｖｒｅｆのいずれかの電圧が出力されるように制御を行う。更に上記の式（２）の演算の結果、入力アナログ信号Ｖｉｎに対する演算増幅器８の出力信号Ｖｏｕｔは、図３Ｂに示すとおりとなる。
【００１３】
このように、入力アナログ信号Ｖｉｎのレベルに応じてアナログ基準信号を生成し、入力アナログ信号Ｖｉｎに対する加減算を行うことにより、演算増幅器８の出力信号Ｖｏｕｔが、次段のステージ１のＡＤ変換部３の入力レンジを越えることを回避することができる。
【００１４】
以上のような、基本的なパイプラインＡ／Ｄ変換器の構成に対して、初段ステージをマルチビット構成、すなわち複数ビットの変換を行うように構成して、消費電力を低減することが知られている（例えば特許文献１を参照）。すなわち、図４に示すように、図２の基本構成における初段〜３段までのステージ１［１］〜１［３］による変換機能を、１つの初段ステージ１２に集約し、それに応じて変更されたＡＤ変換部３ａ、ＤＡ変換部４ａ、及び剰余演算部５ａが設けられる。
【００１５】
パイプライン方式における消費電力は、各ステージに存在する演算増幅器の消費電力が支配的である。従って、図４のように初段ステージ１２をマルチビットの構成にすることにより、基本構成の３段のステージによる変換を１つの演算増幅器で構成できるため、消費電力の低減に有利である。
【００１６】
初段をマルチビットの構成にするために、図５Ａ及び図５Ｂに示すように、ステージの機能の変更が必要である。すなわち、図５Ａに示す基本構成の３段のステージの機能を、図５Ｂに示すように１段のステージの機能へ集約する。図５Ａの剰余演算部５［１］〜５［３］からの出力は、それぞれ、伝達関数１３［１］〜１３［３］により表される。但し、伝達関数１３［２］、１３［３］は、初段ステージからの機能を一括して示したものである。初段の剰余演算部５［１］からの出力の伝達関数１３［１］は、図３Ｂに示したものと同様で、ＡＤ変換部から出力される３値のディジタル信号に対応する。
【００１７】
２段目の剰余演算部５［２］からの出力の伝達関数１３［２］は、７値のディジタル信号に対応し、３段目の剰余演算部５［３］からの出力の伝達関数１３［３］は、１５値のディジタル信号に対応する。図５Ｂは、１つの剰余演算部５ａにより、図５Ａの３ステージ分の機能を得ることを示す。そのため、図５Ａの剰余演算部５［１］〜５［３］では２倍の増幅を行うのに対して、演算増幅器５ａは８倍の増幅が必要である。
【特許文献１】特開２００７−３２４８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、初段ステージをマルチビット構成にすると、初段で使用するＤＡ変換部の規模が指数的に大きくなる。図６Ａ、図６Ｂを参照して、そのことについて説明する。図６Ａは、マルチビットのステージの構成を示す。このステージは、ＡＤ変換部１４、論理演算部１５、電圧供給部１６［１］〜１６［１６］、演算増幅器８、入力キャパシタＣｓ、帰還キャパシタＣｆ、及びスイッチ１７、１８を有する。
【００１９】
入力キャパシタＣｓは１６個が使用され、互いに並列に接続されて、その一端に入力アナログ信号Ｖｉｎが供給され、他端が演算増幅器８の入力端子に接続されている。入力キャパシタＣｓの一端側には各々、スイッチ１７が挿入されている。１６個の電圧供給部１６［１］〜１６［１６］と論理演算部１５により、ＤＡ変換部が構成され、演算増幅器８、入力キャパシタＣｓ、帰還キャパシタＣｆ、及びスイッチ１７、１８により剰余演算部が構成される。
【００２０】
図６Ａに示されるように、電圧供給部１６［１］は、２つのスイッチ１９ａ、１９ｂを含み、スイッチ１９ａ、１９ｂの入力側にそれぞれ、高電位の基準電圧ＶＲＴ及び低電位の基準電圧ＶＲＢが供給される。スイッチ１９ａ、１９ｂの出力側は、入力キャパシタＣｓとスイッチ１７のいずれかの対の接続ノードに接続されている。スイッチ１９ａ、１９ｂは、論理演算部１５により、ＡＤ変換部１４が出力するディジタル信号に応じて切り換えられる。他の電圧供給部１６［２］〜１６［１６］も、同様の構成である。
【００２１】
この構成により、電圧供給部１６［１］〜１６［１６］はそれぞれが、ＡＤ変換部１４の出力に応じて２値の基準電圧ＶＲＴまたはＶＲＢを選択的に出力する。その結果、１６個の入力キャパシタＣｓに対して電圧供給部１６［１］〜１６［１６］から各々供給される基準電圧の組み合わせにより、実質的に、ＡＤ変換部１４の出力に応じた１５値のアナログ基準信号Ｖｄａｃが剰余演算部に供給される。剰余演算部の動作は、図３Ａを参照して説明したものと基本的には同様であり、図５Ｂに示した１５値の量子化に基づく伝達関数に対応するものとなる。
【００２２】
電圧供給部１６［１］〜１６［１６］により選択される基準電圧ＶＲＴ、ＶＲＢの組み合わせと、アナログ基準信号Ｖｄａｃの値の関係を図６Ｂの表に示す。この表における左端の欄に示すＡ〜Ｏ（Ｅ〜Ｍは図示省略）は、入力アナログ信号Ｖｉｎのレベルに対応する。すなわち、ＡＤ変換部１４による量子化の結果である１５値に対応する。右端の欄に示す（−７）〜（＋７）（（−５）〜（＋３）は図示省略）は、アナログ基準信号Ｖｄａｃの相対レベルを表す。上端の欄の電圧供給部（１〜１６）は、電圧供給部１６［１］〜１６［１６］に対応し、各々の下方の欄に、スイッチ１９ａ、１９ｂによって選択される基準電圧が示される。すなわち、「−１」は基準電圧ＶＲＢが選択されることを、「１」はＶＲＴが選択されることを示す。
【００２３】
以上のように、３ビットのＡ／Ｄ変換行うために、（−７）〜０〜（＋７）の１５値のレベルのアナログ基準信号Ｖｄａｃを生成する必要があり、そのためには１６個の電圧供給部１６［１］〜１６［１６］が必要である。一般的には、必要な電圧供給部の個数は、当段のステージで変換するビット数（Ｍ）に応じて、２(M+1)個である。従って、ＤＡ変換部の規模が指数的に大きくなり、素子面積の増大、配線の複雑化、レイアウト的に配線引き回しが困難になる、等の不都合を生じる。
【００２４】
また、マルチビット構成の場合、入力キャパシタＣｓの容量値は電圧供給部の個数で等分割される。すなわち、図５の構成の場合、入力キャパシタＣｓは、トータルの容量値に対して１／２(M+1)倍された容量値に設定される。キャパシタの１ユニットのサイズが小さいと相対精度が悪くなり、パイプラインＡ／Ｄ変換器のエラーとして現れるため、相対精度を満たすためには、トータルの容量を大きくせざるを得ない。この点も、素子面積の増大の原因となる。
【００２５】
従って、本発明は、素子面積の増大を抑制しながら、消費電力を低減させることが可能なパイプラインＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明のパイプラインＡ／Ｄ変換器は、一部のビットに対応するＡ／Ｄ変換を行うステージが複数段に接続され、初段の前記ステージに入力されたアナログ信号を、前記複数段のステージを通して順次上位ビットから下位ビットに向けてディジタル信号に変換するように構成され、各段の前記ステージは、当段の入力アナログ信号を量子化して一部のビットに対応する前記ディジタル信号を生成するＡＤ変換部と、前記ＡＤ変換部が出力する前記ディジタル信号に基づいてアナログ基準信号を生成するＤＡ変換部と、前記当段の入力アナログ信号に対して前記アナログ基準信号の加減算及び所定倍の増幅を行い剰余アナログ信号を生成して、次段の前記ステージへ前記入力アナログ信号として供給する剰余演算部とを備える。
【００２７】
上記課題を解決するために、複数段の前記ステージのうちの初段ステージは、複数ビット分のＡ／Ｄ変換を行うように構成され、前記初段ステージを構成する前記ＤＡ変換部は、所定の複数レベルの基準電圧を選択的に出力可能な複数の主電圧供給部と、前記主電圧供給部が出力する前記基準電圧のレベルとは異なる補助レベルの前記基準電圧を出力可能な少なくとも１つの補助電圧供給部とを備え、前記主電圧供給部及び前記補助電圧供給部の各々が出力する前記基準電圧は、前記ＡＤ変換部が生成する前記ディジタル信号に基づいて選択的されるように制御され、前記主電圧供給部及び前記補助電圧供給部の出力の組み合わせにより、前記アナログ基準信号が前記ディジタル信号に応じた値に生成される。
【発明の効果】
【００２８】
初段ステージが、複数ビット分のＡ／Ｄ変換を行うように構成し、従来の複数ステージ分に相当する変換に用いる演算増幅器を１つにして消費電力を低減することができ、しかも、補助レベルの基準電圧を出力可能な補助電圧供給部を設けることにより、初段で使用する電圧供給部の個数を削減して、ＤＡ変換部のブロックの面積の増大を抑制できる。その結果、素子面積の増大、配線の複雑化、レイアウト的に配線引き回しの煩雑さを回避できる。
【００２９】
また、入力キャパシタの個数も削減されることにより、その容量値もその分維持されるので、入力キャパシタの１ユニットのサイズを大きくでき、入力キャパシタの相対精度を確保することに起因する素子面積の増大が抑制される。
【発明を実施するための最良の形態】
【００３０】
本発明のパイプラインＡ／Ｄ変換器は、上記構成を基本として、以下のような態様をとることができる。
【００３１】
すなわち、前記補助レベルの基準電圧は、前記主電圧供給部が出力する前記複数レベルの基準電圧の中間のレベルに設定された構成とすることができる。
【００３２】
また、前記補助電圧供給部が出力する前記基準電圧は、前記補助レベルの基準電圧以外に、前記主電圧供給部が出力する前記複数レベルの基準電圧のうちの少なくとも１種を含む構成とすることができる。
【００３３】
また、前記主電圧供給部が出力する前記基準電圧のレベルは高電位基準電圧と低電位基準電圧の２値であり、前記補助電圧供給部が出力する前記基準電圧には、前記高電位基準電圧と前記低電位基準電圧の中間レベルである前記補助レベルの基準電圧と、前記高電位基準電圧及び前記低電位基準電圧のいずれか一方のレベルの基準電圧とが含まれる構成とすることができる。
【００３４】
また、前記初段ステージは、３ビット分のＡ／Ｄ変換を行うように構成され、７つの前記主電圧供給部と、１つの前記補助電圧供給部とを備えた構成とすることができる。
【００３５】
また、上記いずれかの構成のパイプラインＡ／Ｄ変換器を備えたディジタルカメラを構成することができる。
【００３６】
以下、本発明の実施の形態について図面を参照しながら説明する。図１Ａは、本発明の一実施の形態におけるパイプラインＡ／Ｄ変換器の要部、すなわち、初段ステージの構成を示すブロック図である。
【００３７】
本実施の形態のパイプラインＡ／Ｄ変換器において、初段ステージ以外の構成は図４に示した従来例のパイプラインＡ／Ｄ変換器と同様である。また、本実施の形態の初段ステージの構成は、論理演算部、及び電圧供給部に特徴があり、他の要素は、図６Ａに示した従来例の初段ステージと同様の構成を有する。
【００３８】
図１Ａに示す初段ステージは、ＡＤ変換部１４、論理演算部２０、電圧供給部２１［１］〜２１［８］、演算増幅器８、入力キャパシタＣｓ、帰還キャパシタＣｆ、及びスイッチ１７、１８を有する。本実施の形態では８個の入力キャパシタＣｓが使用され、互いに並列に接続されて、その一端に入力アナログ信号Ｖｉｎが供給され、他端が演算増幅器８の入力端子に接続されている。入力キャパシタＣｓの一端側には各々、スイッチ１７が挿入されている。
【００３９】
電圧供給部２１［１］〜２１［８］は８個で構成され、論理演算部２０との組合せにより、ＤＡ変換部が構成される。なお、以下の説明では、図中の最上部に配置された電圧供給部２１［１］を補助電圧供給部、他の電圧供給部２１［２］〜２１［８］を主電圧供給部と称する。その相違については後述する。
【００４０】
主電圧供給部２１［２］〜２１［８］は、２値の基準電圧を選択的に出力するように構成され、図６Ａに示した従来例の電圧供給部１６［１］等と同様である。すなわち、２つのスイッチ１９ａ、１９ｂを含み、スイッチ１９ａ、１９ｂの入力側にそれぞれ基準電圧ＶＲＴ及び基準電圧ＶＲＢが供給される。スイッチ１９ａ、１９ｂの出力側は、入力キャパシタＣｓとスイッチ１７のいずれかの対の接続ノードに接続されている。
【００４１】
補助電圧供給部２１［１］は、３つのスイッチ２２ａ、２２ｂ、２２ｃを含み、スイッチ２２ａ〜２２ｃの入力側にそれぞれ、基準電圧ＶＲＴ、ＶＲＢ、及びＶＲＭ（＝（ＶＲＴ−ＶＲＢ）／２）が供給される。スイッチ２２ａ〜２２ｃの出力側は、入力キャパシタＣｓとスイッチ１７のいずれかの対の接続ノードに接続されている。基準電圧ＶＲＭは、基準電圧ＶＲＴ及びＶＲＢの中間のレベルに設定される。
【００４２】
電圧供給部２１［１］〜２１［８］の各々に含まれる、スイッチ２２ａ〜２２ｃ及びスイッチ１９ａ、１９ｂは、論理演算部２０により、ＡＤ変換部１４が出力するディジタル信号に応じて切り換えられる。この構成により、電圧供給部２１［１］〜２１［８］はそれぞれが、ＡＤ変換部１４の出力に応じて、３値の基準電圧ＶＲＭ、ＶＲＴ及びＶＲＢ、または２値の基準電圧ＶＲＴ及びＶＲＢから選択的に、いずれかの基準電圧を出力する。
【００４３】
その結果、８個の入力キャパシタＣｓに対して電圧供給部２１［１］〜２１［８］から各々供給される基準電圧の組み合わせにより、実質的に、ＡＤ変換部１４の出力に応じた１５値のアナログ基準信号Ｖｄａｃが剰余演算部に供給される。剰余演算部の動作は、図３Ａを参照して説明したものと基本的には同様であり、図５Ｂに示した１５値の量子化に基づく伝達関数に対応するものとなる。
【００４４】
補助電圧供給部２１［１］、及び主電圧供給部２１［２］〜２１［８］により選択される基準電圧ＶＲＭ、ＶＲＴ及びＶＲＢの組み合わせと、アナログ基準信号Ｖｄａｃの値の関係を図１Ｂの表に示す。この表における左端の欄に示すＡ〜Ｏは、入力アナログ信号Ｖｉｎのレベルに対応する。すなわち、ＡＤ変換部１４による量子化の結果である１５値に対応する。右端の欄に示す（−７）〜０〜（＋７）は、アナログ基準信号Ｖｄａｃの相対レベルを表す。上端の欄の電圧供給部（１〜８）は、電圧供給部２１［１］〜２１［８］に対応し、各々の下方の欄に、スイッチ２２ａ〜２２ｃ及びスイッチ１９ａ、１９ｂによって選択される基準電圧を示す。
【００４５】
すなわち、補助電圧供給部２１［１］については、「−１」は基準電圧ＶＲＢが選択されることを、「０」はＶＲＭが選択されることを示す。また主電圧供給部２１［２］〜２１［８］については、「−１」は基準電圧ＶＲＢが選択されることを、「１」はＶＲＴが選択されることを示す。なお、図１Ｂに示すとおり、本実施の形態では、補助電圧供給部２１［１］において、基準電圧ＶＲＢまたは基準電圧ＶＲＭのみが選択される構成となっている。
【００４６】
以上のとおり、本実施の形態の初段ステージでは、変換するビット数３に対して、必要とする電圧供給部の個数は８個である。すなわち、一般的には、必要な電圧供給部の個数は、初段ステージで変換するビット数（Ｍ）に対して、２M個となる。
【００４７】
このように、初段ステージをマルチビットの３ビット構成にして、３ステージ分を１つの演算増幅器で構成することにより、消費電力を低減し、しかも、初段で使用するＤＡ変換部を、２M個の電圧供給部で構成できるため、ＤＡ変換部のブロックの面積の増大を半分に抑制できる。その結果、素子面積の増大、配線の複雑化、レイアウト的に配線引き回しの煩雑さを回避できる。また、初段ステージを３ビット構成とすることにより、演算増幅器の出力精度も従来の１ビット変換構成の３ステージ目と同等の精度まで許容できるため、出力誤差許容電圧は従来比４倍となる。
【００４８】
上記構成においては、補助電圧供給部２１［１］を１個のみ設けたが、複数個設けることも可能である。また、基準電圧ＶＲＭ、ＶＲＴ及びＶＲＢについても、そのレベル数、レベル値設定等、上述の設定に限定されるものではない。
【００４９】
さらに、初段ステージを３ビット構成にする場合に限られず、他のビット数のマルチビット構成とする場合であっても、本発明の思想を適用可能である。その場合には、補助電圧供給部の個数、基準電圧のレベル数、レベル値設定等を、変換ビット数に応じて適合させればよい。
【００５０】
また、初段ステージの基準電圧と、他のステージの基準電圧とは、適宜、異なる値に設定することができる。すなわち、補助電圧供給部を設けるステージについて専用電源を用い、他のステージについては共用電源を用いてもよい。
【産業上の利用可能性】
【００５１】
本発明によれば、素子面積の増大を抑制しながら、消費電力を低減させることが可能であるため、ＣＣＤカメラ用のようなＡＶ分野、あるいは情報通信分野等に用いるパイプラインＡ／Ｄ変換器に有用である。
【図面の簡単な説明】
【００５２】
【図１Ａ】本発明の一実施の形態におけるパイプラインＡ／Ｄ変換器の初段ステージの構成を示すブロック図
【図１Ｂ】同パイプラインＡ／Ｄ変換器のＤＡ変換部の動作を説明するための表
【図２】従来のパイプラインＡ／Ｄ変換器の基本構成を示すブロック図
【図３Ａ】同パイプラインＡ／Ｄ変換器の単位ステージの構成を示すブロック図
【図３Ｂ】同単位ステージの伝達関数を示す図
【図４】従来のパイプラインＡ／Ｄ変換器の他の構成を示すブロック図
【図５Ａ】図２に示したパイプラインＡ／Ｄ変換器の機能を示す図
【図５Ｂ】図４に示したパイプラインＡ／Ｄ変換器の機能を示す図
【図６Ａ】同パイプラインＡ／Ｄ変換器の初段ステージの構成を示すブロック図
【図６Ｂ】同パイプラインＡ／Ｄ変換器のＤＡ変換部の動作を説明するための表
【符号の説明】
【００５３】
１［１］〜１［ｎ］  第１ステージ〜第ｎステージ
２  フラッシュＡＤ変換器
３、３ａ、１４  ＡＤ変換部
４、４ａ  ＤＡ変換部
５、５［１］〜５［３］、５ａ  剰余演算部
６、１５、２０  論理演算部
７  電圧供給部
８  演算増幅器
９〜１１、１７、１８、１９ａ、１９ｂ、２２ａ〜２２ｃ  スイッチ
１２  初段ステージ
１３［１］〜１３［３］  伝達関数
１６［１］〜１６［１６］  電圧供給部
２１［１］  補助電圧供給部
２１［２］〜２１［８］  主電圧供給部
Ｃｓ  入力キャパシタ
Ｃｆ  帰還キャパシタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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