(57)【要約】【課題】ノイズの増加を抑制することが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を蓄積するとともに、転送するための電荷蓄積部３ｂと、電荷蓄積部３ｂに電子を蓄積する電界を発生させるための蓄積ゲート電極１０と、電荷蓄積部３ｂに蓄積された電子を衝突電離させて増加するための電荷増加部３ａと、電荷増加部３ａに電子が衝突電離する電界を発生させるための増倍ゲート電極８とを備え、電荷蓄積部３ｂの電子を保持可能な容量は、電荷増加部３ａにおける電子を保持可能な容量以上の大きさである。【選択図】図２
2009054870.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を蓄積するとともに、転送するための電荷蓄積部と、
前記電荷蓄積部に信号電荷を蓄積する電界を発生させるための第１電極と、
前記電荷蓄積部に蓄積された信号電荷を衝突電離させて増加するための電荷増加部と、
前記電荷増加部に信号電荷が衝突電離する電界を発生させるための第２電極とを備え、
前記電荷蓄積部の信号電荷を保持可能な容量は、前記電荷増加部における信号電荷を保持可能な容量以上の大きさである、撮像装置。
【請求項２】
前記第１電極の平面積は、少なくとも前記第２電極の平面積よりも大きい、請求項１に記載の撮像装置。
【請求項３】
信号電荷を電圧に変換するための電圧変換部と、
前記第１電極と前記電圧変換部との間に設けられ、前記電荷蓄積部に蓄積された信号電荷を前記電圧変換部へ転送する電界を発生させるための第３電極と、
前記第１電極、前記第２電極および前記第３電極の下方に設けられ、前記電荷増加部および前記電荷蓄積部を含むとともに、信号電荷の転送動作および増加動作が行われる転送チャネルとをさらに備え、
前記第３電極に前記電圧変換部へ電子を転送する電界を発生させる電圧を印加した際における前記第３電極に対応する前記転送チャネルの電位は、前記第１電極に電子を蓄積する電界を発生させるための電圧を印加した際における前記第１電極に対応する前記転送チャネルに含まれる前記電荷蓄積部の電位よりも大きい、請求項１または２に記載の撮像装置。
【請求項４】
前記第１電極に前記電荷蓄積部に信号電荷を蓄積する電界を発生させるための電圧が印加された状態で、前記第３電極に前記電圧変換部へ信号電荷を転送する電界を発生させるための電圧を印加することにより、前記電荷蓄積部から前記電圧変換部への信号電荷の転送動作が行われるように制御されるように構成されている、請求項３に記載の撮像装置。
【請求項５】
前記電荷蓄積部から前記電荷増加部への信号電荷の転送による信号電荷の増加動作と、前記電荷増加部から前記電荷蓄積部への信号電荷の転送動作とを交互に繰り返し行う、請求項１〜４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を蓄積する電界を発生させるための電極を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（信号電荷）を蓄積する電界を発生させるための電極を備えた撮像装置が知られている（たとえば、非特許文献１参照）。
【０００３】
上記非特許文献１には、光電変換により入射した光を電子に変換するためのフォトダイオードと、変換された電子を蓄積するための電界を発生させるための電極と、蓄積された電子を電気信号に変換するためのフローティングディフュージョン領域とを備えた従来の一般的なＣＭＯＳイメージセンサが開示されている。
【０００４】
【非特許文献１】ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用  （Ｐ．１８９〜Ｐ．１９１）  ＣＱ出版社  米本  和也  著  （２００４年２月１日発行）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記非特許文献１に記載されるような従来の一般的なＣＭＯＳイメージセンサでは、入射する光が低照度の場合、照度が低いことに起因して画像に発生するノイズが多くなるという不都合がある。これに対して、蓄積された電子に高電圧を印加することにより電子を加速させ、電子の保持領域である不純物領域の格子原子と衝突させることにより、電子を増加（増倍）させるという方法が考えられる。しかしながら、上記非特許文献１に記載のＣＭＯＳイメージセンサにおいて電子の増加動作（増倍動作）を行う場合、上記した非特許文献１によるＣＭＯＳイメージセンサには、電子を保持するための容量の大きな電極は設けられていないので、電子（信号電荷）を増加（増倍）させた場合に、増倍された電子（信号電荷）を全て保持することができない場合があると考えられる。その結果、ＳＮ比（信号対雑音比）における信号（Ｓｉｇｎａｌ）に対する雑音（Ｎｏｉｓｅ）の比率が大きくなるので、相対的にＣＭＯＳイメージセンサにおけるノイズが増加するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ノイズの増加を抑制することが可能な撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、信号電荷を蓄積するとともに、転送するための電荷蓄積部と、電荷蓄積部に信号電荷を蓄積する電界を発生させるための第１電極と、電荷蓄積部に蓄積された信号電荷を衝突電離させて増加するための電荷増加部と、電荷増加部に信号電荷が衝突電離する電界を発生させるための第２電極とを備え、電荷蓄積部の信号電荷を保持可能な容量は、電荷増加部における信号電荷を保持可能な容量以上の大きさであるように構成されている。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。また、図２〜図４は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの構造を示した断面図である。また、図５は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの画素を示した平面図であり、図６は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。まず、図１〜図６を参照して、第１実施形態によるＣＭＯＳイメージセンサの構造について説明する。なお、第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１０】
第１実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、行選択レジスタ５２と、列選択レジスタ５３とを備えている。
【００１１】
第１実施形態によるＣＭＯＳイメージセンサの画素５０の断面構造としては、図２および図３に示すように、ｐ型シリコン基板１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型シリコン基板１の表面には、ｎ−型不純物領域からなる転送チャネル３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ）４およびｎ型不純物領域からなるフローティングディフュージョン領域５（ＦＤ）が形成されている。なお、フローティングディフュージョン領域５は、本発明の「電圧変換部」の一例である。
【００１２】
フォトダイオード部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、フォトダイオード部４は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。また、フローティングディフュージョン領域５は、転送された電子による電荷信号を保持するとともに、この電荷信号を電圧に変換する機能を有する。また、フローティングディフュージョン領域５は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。これにより、フローティングディフュージョン領域５は、転送チャネル３を介してフォトダイオード部４と対向するように形成されている。
【００１３】
また、転送チャネル３、フォトダイオード部４およびフローティングディフュージョン領域５の上面上には、ＳｉＯ２からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上には、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１とが、フォトダイオード部４側からフローティングディフュージョン領域５側に向かってこの順番に形成されている。また、読出ゲート電極１１とフローティングディフュージョン領域５を挟む位置に、ゲート絶縁膜６を介してリセットゲート電極１２が形成されているとともに、リセットゲート電極１２を挟んでフローティングディフュージョン領域５と対向する位置に、リセットドレイン領域１３が形成されている。また、増倍ゲート電極８下の転送チャネル３には、電子増倍部３ａが設けられているとともに、蓄積ゲート電極１０下の転送チャネル３には、電子蓄積部３ｂが設けられている。なお、増倍ゲート電極８、蓄積ゲート電極１０および読出ゲート電極１１は、それぞれ、本発明の「第２電極」、「第１電極」および「第３電極」の一例である。また、電子増倍部３ａは、本発明の「電荷増加部」の一例であるとともに、電子蓄積部３ｂは、本発明の「電荷蓄積部」の一例である。
【００１４】
また、転送ゲート電極７は、フォトダイオード部４と増倍ゲート電極８との間に形成されている。また、読出ゲート電極１１は、蓄積ゲート電極１０とフローティングディフュージョン領域５との間に形成されている。また、読出ゲート電極１１は、フローティングディフュージョン領域５と隣接するように形成されている。
【００１５】
ここで、第１実施形態では、蓄積ゲート電極１０の幅（図２のＷ１）を、蓄積ゲート電極１０以外のゲート電極の幅（図２のＷ２）よりも大きくなるように構成することにより、図４に示すように、蓄積ゲート電極１０の平面積（図４のＳ１）が、蓄積ゲート電極１０以外のゲート電極の平面積（図４のＳ２）よりも大きくなるように構成されている。
【００１６】
また、第１実施形態において、増倍ゲート電極８および蓄積ゲート電極１０にオン信号が供給された状態における、蓄積ゲート電極１０下の電子蓄積部３ｂにより保持可能な電荷（Ｑ１）の容量は、増倍ゲート電極８下の電子増倍部３ａにより保持可能な電荷（Ｑ２）の容量以上の大きさになるように構成されている。具体的には、Ｖ１を電子蓄積部３ｂのオン状態における電位とするとともに、Ｖ２を電子増倍部３ａのオン状態における電位とする場合、Ｑ＝ＣＶ、Ｃ＝εＳ／ｄより、Ｑ１およびＱ２は、それぞれ、Ｑ１＝εＳ１Ｖ１／ｄ、Ｑ２＝εＳ２Ｖ２／ｄとなる。このとき、Ｖ１およびＶ２は、後述するようにＶ１（約４Ｖ）＜Ｖ２（約２４Ｖ）の関係になる。したがって、蓄積ゲート電極１０の平面積Ｓ１の大きさを調整することにより、εＳ１Ｖ１／ｄ（＝Ｑ１）≧εＳ２Ｖ２／ｄ（＝Ｑ２）になるように構成されている。なお、εは、ゲート絶縁膜６の誘電率であり、ｄは、ゲート絶縁膜６の厚みである。
【００１７】
また、図４に示すように、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１には、それぞれ、コンタクト部７ａ、８ａ、９ａ、１０ａおよび１１ａを介して、電圧制御のためのクロック信号Φ１、Φ２、Φ３、Φ４およびΦ５を供給する配線層２０、２１、２２、２３および２４が電気的に接続されている。なお、この配線層２０、２１、２２、２３および２４は、行毎に形成されているとともに、各行の複数の画素５０の転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１にそれぞれ電気的に接続されている。また、フローティングディフュージョン領域５には、コンタクト部５ａを介して信号を取り出すための信号線２５が電気的に接続されている。
【００１８】
また、図３に示すように、転送ゲート電極７、転送ゲート電極９、および読出ゲート電極１１に、それぞれ、配線層２０、２２および２４を介してクロック信号Φ１、Φ３、Φ４およびΦ５のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１に約２．９Ｖの電圧が印加されるように構成されている。これにより、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１にクロック信号Φ１、Φ３およびΦ５のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極７下、転送ゲート電極９下および読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になるように構成されている。
【００１９】
また、増倍ゲート電極８に配線層２１からクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極９に約２４Ｖの電圧が印加されるように構成されている。これにより、増倍ゲート電極９にクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極９下の転送チャネル３が約２５Ｖの高い電位に調整された状態になるように構成されている。
【００２０】
ここで、第１実施形態では、蓄積ゲート電極１０に、配線層２３を介してクロック信号Φ４のオン信号（Ｈレベルの信号）が供給されている場合には、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）の電位は、約３．５Ｖの電位になる。つまり、オン信号が供給された場合、蓄積ゲート電極１０下の転送チャネル３の電位（約３．５Ｖ）よりも、蓄積ゲート電極１０に隣接する転送ゲート電極９および読出ゲート電極１１に対応する転送チャネル３のオン状態における電位（約４Ｖ）の方が高くなるように構成されることにより、蓄積ゲート電極１０下の転送チャネル３のポテンシャルが、読出ゲート電極１１下の転送チャネル３のポテンシャルよりも高い状態に調整されるように制御されるように構成されている。なお、第１実施形態では、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）の電位を約３．５Ｖにするために、蓄積ゲート電極１０には、約２．９Ｖの電圧が印加されるように構成されている。このとき、蓄積ゲート電極１０以外のゲート電極下のゲート絶縁膜６の不純物濃度より、蓄積ゲート電極１０下のゲート絶縁膜６の不純物濃度を小さくするように構成されていることにより、それぞれのゲート電極に約２．９Ｖの電圧を印加した際に、蓄積ゲート電極１０下の転送チャネル３の電位（約３．５Ｖ）を、蓄積ゲート電極１０以外のゲート電極下の転送チャネル３の電位（約４Ｖ）よりも小さくなるように構成されている。
【００２１】
また、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、クロック信号Φ１、Φ２、Φ３、Φ４およびΦ５のオフ信号（Ｌレベルの信号）が供給されている場合には、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約０Ｖの電圧が印加されるように構成されている。これにより、転送ゲート電極７下、増倍ゲート電極８下、転送ゲート電極９および読出ゲート電極１１下の転送チャネル３が、約１Ｖの電位に調整された状態となるように構成されている。また、蓄積ゲート電極１０下の転送チャネル３の電位は、約０．５Ｖの電位に調整された状態となる。なお、フローティングディフュージョン領域５は、約５Ｖの電位になるように調整されている。また、リセットドレイン領域１３は、約５Ｖの電位になるように調整されているとともに、フローティングディフュージョン領域５に保持された電子の排出部としての機能を有する。
【００２２】
また、転送ゲート電極７は、オン信号が供給されることにより、フォトダイオード部４により生成された電子を、転送ゲート電極７下の転送チャネル３を介して増倍ゲート電極８下の転送チャネル３に位置する電子増倍部３ａに転送する機能を有している。また、フォトダイオード部４に蓄積された電子を増倍する際に、増倍ゲート電極８にオン信号を供給することにより、増倍ゲート電極８下の転送チャネル３に位置する電子増倍部３ａに高電界が印加される。そして、フォトダイオード部４から転送された電子が、電子増倍部３ａに発生した高電界により加速するとともに、不純物領域における格子原子との衝突電離によって増倍されるように構成されている。また、電子の衝突電離は、増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）と転送ゲート電極９下の転送チャネル３との境界部で発生するように構成されている。
【００２３】
また、転送ゲート電極７下の転送チャネル３は、転送ゲート電極７にオフ信号（Ｌレベルの信号）が供給されている場合には、フォトダイオード部４と、増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）とを区分する分離障壁として機能する。また、転送ゲート電極９は、オン信号が供給されることにより、増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）と、蓄積ゲート電極１０下の転送チャネル３に設けられた電子蓄積部３ｂとの間において、電子を転送する機能を有する。また、転送ゲート電極９は、オフ信号が供給されることにより、増倍ゲート電極８下の電子増倍部３ａと蓄積ゲート電極１０下の電子蓄積部３ｂとの間を電子が転送するのを抑制するための電荷転送障壁として機能する。
【００２４】
また、読出ゲート電極１１下の転送チャネル３は、読出ゲート電極１１にオン信号（Ｈレベルの信号）が供給されている場合に、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に蓄積された電子をフローティングディフュージョン領域５に転送する機能を有するとともに、読出ゲート電極１１にオフ信号（Ｌレベルの信号）が供給されている場合に、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）とフローティングディフュージョン領域５とを区分する機能を有する。
【００２５】
また、図４および５に示すように、各々の画素５０は、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１と、リセットゲート電極１２を含むリセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３とを備えている。転送ゲート電極７には、フォトダイオード部４が接続されている。また、リセットゲートトランジスタＴｒ１のリセットゲート電極１２には、コンタクト部１２ａを介してリセットゲート線３０が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のドレイン（リセットドレイン１３）は、コンタクト部１３ａを介して電源電位（ＶＤＤ）線３１に接続される。また、リセットゲートトランジスタＴｒ１のソースおよび読出ゲート電極１１のソースを構成するフローティングディフュージョン領域５と増幅トランジスタＴｒ２のゲート４０とは、コンタクト部５ａおよび４０ａを介して信号線２５により接続されている。また、増幅トランジスタＴｒ２のソースには、画素選択トランジスタＴｒ３のドレインが接続されている。また、画素選択トランジスタＴｒ３のゲート４１には、コンタクト部４１ａを介して行選択線３２が接続されるとともに、ソースには、コンタクト部４２を介して出力線３３が接続されている。
【００２６】
また、第１実施形態におけるＣＭＯＳイメージセンサは、上記の回路構成を行うことにより、配線数およびデコードのためのトランジスタ数を減らすように構成されている。これにより、ＣＭＯＳイメージセンサの全体的な小型化が可能なように構成されている。なお、この回路構成を行うことにより、読出ゲート電極１１のオンオフ制御は行毎に行われる一方で、読出ゲート電極１１以外のゲート電極のオンオフ制御は、画素５０全体に対して行われる。
【００２７】
図６および図８は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送および増倍動作を説明するための信号波形図である。図７および図９は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。次に、図６〜図９を参照して、第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作について説明する。
【００２８】
まず、フォトダイオード部４に光が入射されると、光電変換により、フォトダイオード部４に電子が生成される。そして、図６および図７に示す期間Ａにおいて、増倍ゲート電極８に約２４Ｖの電圧が印加された後に、転送ゲート電極７に約２．９Ｖの電圧が印加される。これにより、増倍ゲート電極８下の転送チャネル３の電位が約２５Ｖの高い電位に調整された状態で、転送ゲート電極７下の転送チャネル３の電位が約４Ｖに調整される。このとき、フォトダイオード部４（約３Ｖ）により生成された電子は、転送ゲート電極７下の転送チャネル３（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）に転送されるとともに、電子は、電子増倍部３ａにおいて衝突電離することにより増倍される。
【００２９】
次に、期間Ｂにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加された後に、増倍ゲート電極８に約０Ｖの電圧を印加する。これにより、電子は、増倍ゲート電極８下の電子増倍部３ａ（約１Ｖ）から、より高電位（約４Ｖ）である転送ゲート電極９下の転送チャネル３に転送される。そして、期間Ｃにおいて、蓄積ゲート電極１０に約２．９Ｖの電圧が印加された後に、転送ゲート電極９に約０Ｖの電圧が印加される。これにより、電子は、転送ゲート電極９下の転送チャネル３から、より高電位（約３．５Ｖ）である蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に転送される。
【００３０】
そして、期間Ｄにおいて、読出ゲート電極１１に約２．９Ｖの電圧が印加されることにより、読出ゲート電極１１下の転送チャネル３の電位が約４Ｖの状態に調整される。ここで、本実施形態では、蓄積ゲート電極１０には、約２．９Ｖの電圧が印加された状態が維持される。このとき、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）は約３．５Ｖの電位に調整されているので、電子は、読出ゲート電極１１下の転送チャネル３（約４Ｖ）を介して、より高電位に調整されているフローティングディフュージョン領域５に転送される。以上により、電子の転送動作は完了する。
【００３１】
また、電子の増倍動作においては、図６および図７の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に電子が蓄積された状態で、図８および図９に示す期間Ｅにおいて、増倍ゲート電極８をオン状態にするとともに、期間Ｆにおいて、転送ゲート電極９をオン状態にする。これにより、増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）が約２５Ｖの電位に調整された後に、転送ゲート電極９下の転送チャネル３が約４Ｖの電位に調整される状態になる。このとき、蓄積ゲート電極１０は、オン状態が維持されているので、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に蓄積された電子は、転送ゲート電極９下の転送チャネル３（約４Ｖ）を介して、より高電位である増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）（約２５Ｖ）に転送される。このように、電子の転送動作および増倍動作において、第１実施形態では、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に蓄積された電子を転送する際も、蓄積ゲート電極１０にオン信号が供給された状態で行われる。また、電子は、電子増倍部３ｂに転送されることにより、上述したように増倍される。そして、期間Ｇにおいて、転送ゲート電極９をオフ状態にすることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作（電子増倍部３ａおよび電子蓄積部３ｂ間の電子の転送動作）が複数回（たとえば、約４００回）行われるように制御されることにより、フォトダイオード部４から転送された電子は約２０００倍に増倍される。また、このように増倍されて蓄積された電子による電荷信号は、上述した読出動作により、フローティングディフュージョン領域５および信号線２５を介して、電圧信号として読み出される。
【００３２】
第１実施形態では、上記のように、電子の増倍動作を行う電界を発生させるための増倍ゲート電極８および電子の増倍動作が行われる電子増倍部３ａと、電子を蓄積する電界を発生させるための蓄積ゲート電極１０および電子を蓄積するための電子蓄積部３ｂとを備え、蓄積ゲート電極１０下の電子蓄積部３ｂにおける電子を保持可能な容量（εＳ１Ｖ１／ｄ）は、増倍ゲート電極８下の電子増倍部３ａにおける電子を保持可能な容量（εＳ２Ｖ２／ｄ）以上の大きさになるように構成することによって、ＣＭＯＳイメージセンサにおいて、入射する光が低照度であることにより電子の増倍動作を行った場合でも、増倍された電子を全て保持することができる。したがって、入射する光が低照度であった場合に電子を増倍するとともに、増倍された電子（信号電荷）を電子蓄積部３ｂに全て保持することができるので、ＣＭＯＳイメージセンサに発生するノイズの増加を抑制することができる。
【００３３】
また、上記第１実施形態では、蓄積ゲート電極１０の平面積（Ｓ１）を、蓄積ゲート電極１０以外の平面積（Ｓ２）よりも大きくなるように構成することによって、蓄積ゲート電極１０下の電子蓄積部３ｂにおける電子を保持可能な容量（εＳ１Ｖ１／ｄ）を蓄積ゲート電極１０以外の電極下の転送チャネル３における電子を保持可能な容量（εＳ２Ｖ２／ｄ）よりも大きくすることができる。これにより、蓄積ゲート電極１０に印加される電圧（Ｖ１）が、増倍ゲート電極８に印加される電圧（Ｖ２）よりも小さくても、蓄積ゲート電極１０の平面積（Ｓ１）の大きさを調整することにより、蓄積ゲート電極１０下の電子蓄積部３ｂにおける電子を保持可能な容量を増倍ゲート電極８下の電子増倍部３ａにおける電子を保持可能な容量よりも大きくすることができる。その結果、電子蓄積部３ｂにおける電子を保持可能な容量を、他の電極下の転送チャネル３における電子を保持可能な容量よりも大きく調整することができるので、確実に電子を保持することができる。
【００３４】
また、上記第１実施形態では、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、オン電圧を印加した場合、読出ゲート電極１１下の転送チャネル３の電位（約４Ｖ）が、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）の電位（約３．５Ｖ）よりも大きくなるように構成することによって、電子はより高電位である領域に移動するので、容易に、電子蓄積部３ｂに蓄積された電子をフローティングディフュージョン領域５（約５Ｖ）に転送することができる。また、蓄積ゲート電極１０にオン信号を供給した状態で、電子をフローティングディフュージョン領域５へ転送することができる。
【００３５】
また、上記第１実施形態では、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に蓄積された電子を、読出ゲート電極１１下の転送チャネル３を介してフローティングディフュージョン領域５へ転送する際に、蓄積ゲート電極１０にオン信号を供給した状態で読出ゲート電極１１にオン信号を供給するように構成することによって、電子蓄積部３ｂの電位をオン状態に維持したままで、読出ゲート電極１１下の転送チャネル３をオン状態にして電子をフローティングディフュージョン領域５に転送することができる。したがって、蓄積ゲート電極１０をオン状態に維持したままで電子の読出動作を行うことができる。これにより、所定の画素５０の読出動作を行う際に、蓄積ゲート電極１０をオフ状態にするとともに読出ゲート電極１１をオン状態にした場合に、所定の画素５０以外の画素５０の蓄積ゲート電極１０もオフ状態となる一方で、所定の画素５０以外の画素５０の読出ゲート電極１１はオン状態にならないことに起因して、所定の画素５０以外の画素５０における電子蓄積部３ｂに含まれる電子があふれるような状態になることを抑制することができる。
【００３６】
（第２実施形態）
図１０は、本発明の第２実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。また、図１１は、図１０に示した第２実施形態によるＣＭＯＳイメージセンサの構造を示した平面図である。この第２実施形態では、上記第１実施形態におけるＣＭＯＳイメージセンサの構成において、蓄積ゲート電極１０以外の電極の平面積を小さくするとともに、その分、フォトダイオード部４の平面積を大きくする例を説明する。
【００３７】
本発明の第２実施形態によるＣＭＯＳイメージセンサは、図１０および図１１に示すように、蓄積ゲート電極１０の平面積（Ｓ１）を、上記第１実施形態と同様に、蓄積ゲート電極１０以外の電極の平面積（Ｓ２）よりも大きくなるように構成されている。また、蓄積ゲート電極１０以外の電極の平面積（Ｓ２）が、より小さくなるように構成されているとともに、その分、フォトダイオード部４の平面積が大きくなるように構成されている。これにより、フォトダイオード部４の平面積が大きくなる分、光の利用率を高くすることができるとともに、電子増倍部３ａにおいて増倍された電子を、電子蓄積部３ｂにおいて確実に保持することができる。したがって、ＣＭＯＳイメージセンサの感度を向上することができる。なお、第２実施形態のその他の構成、動作および効果は、第１実施形態と同様である。
【００３８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３９】
たとえば、上記第１および第２実施形態では、撮像装置の一例として各画素５０において電荷信号を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素において電荷信号を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００４０】
また、上記第１および第２実施形態では、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１がオン状態の場合に、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になる例を示したが、本発明はこれに限らず、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１がオン状態の場合に、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１下の転送チャネル３がそれぞれ異なる電位に調整された状態になるようにしてもよい。なお、この場合、読出ゲート電極１１下の転送チャネル３のオン状態における電位は、蓄積ゲート電極１０下の転送チャネル３のオン状態における電位よりも高くなるように制御する必要がある。
【００４１】
また、上記第１および第２実施形態では、ｐ型シリコン基板１の表面に転送チャネル３、フォトダイオード部４およびフローティングディフュージョン領域５を形成する例を示したが、本発明はこれに限らず、ｎ型シリコン基板の表面にｐ型ウェル領域を形成するとともに、そのｐ型ウェル領域の表面に転送チャネル、フォトダイオード部４およびフローティングディフュージョン領域５を形成するようにしてもよい。
【００４２】
また、上記第１および第２実施形態では、信号電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の電導型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いるようにしてもよい。
【００４３】
また、上記第１および第２実施形態では、蓄積ゲート電極１０の平面積（Ｓ１）の大きさを調整することにより、電子蓄積部３ｂの電子を保持可能な容量を大きくする例を示したが、本発明はこれに限らず、ゲート絶縁膜６の材料を変えることにより誘電率εの大きさを変えることにより、電子を保持可能な容量を大きくするようにしてもよい。なお、この場合、たとえば、ゲート絶縁膜６の材料をＳｉＯ２からＳｉＮに変更する例があげられる。また、ゲート絶縁膜６を、ＳｉＯ２およびＳｉＮの２層構造にしてもよい。また、ゲート絶縁膜６の膜厚の大きさを変更することにより、電子を保持可能な容量の大きさを調整してもよい。
【００４４】
また、上記第１および第２実施形態では、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれオン信号を供給する際に、蓄積ゲート電極１０下の転送チャネル３の電位よりも、読出ゲート電極１１下の転送チャネル３の電位を大きくするように構成するために、たとえば、蓄積ゲート電極１０下のゲート絶縁膜６の不純物濃度を、蓄積ゲート電極１０以外のゲート電極下のゲート絶縁膜６の不純物濃度よりも小さくする例を示したが、本発明はこれに限らず、蓄積ゲート電極１０に印加する電圧を変化させることにより、蓄積ゲート電極１０下の転送チャネル３の電位を、蓄積ゲート電極１０以外のゲート電極下の転送チャネル３の電位よりも小さくするように構成してもよい。この場合、たとえば、蓄積ゲート電極１０下の転送チャネル３を約３．５Ｖの電位にするために、約２．５Ｖ程度のオン電圧を印加するとともに、蓄積ゲート電極１０下の転送チャネル３を約０．５Ｖの電位にするために、約−２Ｖ程度のオフ電圧を印加する例があげられる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】図１に示した第１実施形態によるＣＭＯＳイメージセンサにおける断面図である。
【図３】図１に示した第１実施形態によるＣＭＯＳイメージセンサにおけるポテンシャル図である。
【図４】図１に示した第１実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。
【図５】図１に示した第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図６】本発明の第１実施形態によるＣＭＯＳイメージセンサにおける電子の転送動作を説明するための信号波形図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作を説明するためのポテンシャル図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサにおける電子の増倍動作を説明するための信号波形図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサにおける電子の増倍動作を説明するためのポテンシャル図である。
【図１０】本発明の第２実施形態によるＣＭＯＳイメージセンサにおけるポテンシャル図である。
【図１１】本発明の第２実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。
【符号の説明】
【００４６】
３    転送チャネル
３ａ  電子増倍部（電荷増加部）
３ｂ  電子蓄積部（電荷蓄積部）
５    フローティングディフュージョン領域（電圧変換部）
８    増倍ゲート電極（第２電極）
１０  蓄積ゲート電極（第１電極）
１１  読出ゲート電極（第３電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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