(57)【要約】【課題】面積拡大、コストの増大を抑制することが可能な配線基板を提供すること。【解決手段】第１半導体チップ３１と第２半導体チップ３２とが通信を行うために設けられた伝送線路４０は、第１半導体チップ３１の出力インピーダンス及び第２半導体チップ３２の出力インピーダンスの一方に対して特性インピーダンスが整合している分布定数配線部４２と、分布定数配線部４１より細く、集中定数回路としてみなせる長さより短い集中定数配線部４１とから構成される前記伝送線路を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップとが通信を行うために設けられた伝送線路であって、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対して特性インピーダンスが整合している分布定数配線部と、前記分布定数配線部より細く、集中定数回路としてみなせる長さより短い集中定数配線部とから構成される前記伝送線路を有することを特徴とする配線基板。
【請求項２】
前記集中定数配線部の特性インピーダンスは、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対してインピーダンスが整合していないことを特徴とする請求項１記載の配線基板。
【請求項３】
前記分布定数配線部は、複数の分割配線部を有し、前記分割配線部の合計長さが前記集中定数回路としてみなせる長さより短いことを特徴とする請求項１記載の配線基板。
【請求項４】
第１の半導体チップと第２の半導体チップとが実装され、前記第１の半導体チップと第２の半導体チップと結ぶ伝送線路を有する配線基板の設計方法であって、
前記第１の半導体チップ及び前記第２の半導体チップの仕様に基づいて集中定数回路と見なせる長さを算出し、
前記求められた長さより短い配線長を有する集中定数配線部と、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対して特性インピーダンスが整合し、前記集中定数配線部より線幅が太い分布定数配線部とを配置することを特徴とする配線基板の設計方法。
【請求項５】
前記集中定数回路と見なせる長さの算出は、
前記第１の半導体チップ及び前記第２の半導体チップの仕様として、前記第１の半導体チップ及び前記第２の半導体チップから出力される信号の立ち上がり時間を取得し、
前記伝送線路のインダクタンスＬとキャパシタンスＣとから前記伝送線路の単位長あたりの伝搬遅延時間Ｔpd＝√（LC）[s]を算出し、
前記立ち上がり時間と伝搬遅延時間Ｔpdとから前記集中定数回路と見なせるおおよその長さを算出し、
前記集中定数回路と見なせる長さを算出するために、前記おおよその長さ、前記第１の半導体チップ及び前記第２の半導体チップの仕様、および伝送線路のモデルに基づいたシミュレーションを実施することを特徴とする請求項４記載の配線基板の設計方法。
【請求項６】
前記立ち上がり時間は、前記第１の半導体チップ及び前記第２の半導体チップのＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデル、またはＩＢＩＳ（I/O buffer information specification）モデルを含むモデルに記述されているバッファ情報から読み出すことを特徴とする請求項４記載の配線基板の設計方法。
【請求項７】
第１の半導体チップと、前記第１の半導体チップと通信を行う第２の半導体チップとが実装され、前記第１の半導体チップと前記第２の半導体チップとが通信を行うために設けられた配線であって、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対して特性インピーダンスが整合している分布定数配線部と、前記分布定数配線部より細く、集中定数回路としてみなせる長さより短い集中定数配線部とから構成される配線を有することを特徴とする電子装置。
【請求項８】
前記集中定数配線部の特性インピーダンスは、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対してインピーダンスが整合していないことを特徴とする請求項７記載の電子装置。
【請求項９】
前記分布定数配線部は、複数の分割配線部を有し、前記分割配線部の合計長さが前記集中定数回路としてみなせる長さより短いことを特徴とする請求項７記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面積の拡大を抑制した配線基板、この配線基板の設計方法、および電子装置に関する。
【背景技術】
【０００２】
高周波化に伴い配線基板の設計が困難になっている。ＩＣドライバの出力インピーダンスと伝送線路の特性インピーダンスが同一の場合、反射ノイズは発生しない。しかし、伝送線路のインピーダンスを調整し整合を取ろうとすると配線幅が太くなってしまう。また、ダンピング抵抗などを挿入し、インピーダンスの整合を取る方法もあるが、ＩＣドライバの近くに挿入する必要があるし、部品実装のため配線基板の表層に配線しなくてはならない。これらは、配線基板の面積拡大、部品代が掛かってしまうなどの問題がある。
【０００３】
特許文献１には、電極パッドからの引き出し部分の配線を細い配線で、しかもインピーダンス不整合による反射が影響しない程度の長さにし、他の部分は太い配線になっている半導体素子搭載用基板が開示されている。
【特許文献１】特開２００１−１２７１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、伝送線路のインピーダンスを調整し整合を取ろうとすると配線幅が太くなり、配線基板の面積増大につながる。また、ダンピング抵抗などを挿入してインピーダンスの整合を取ると、配線基板の面積拡大、コストの増大につながる。
【０００５】
また、上述した文献には、インピーダンス不整合による反射が影響しない程度の長さがどのような長さであるかが記載されていない。
【０００６】
本発明の目的は、面積拡大、コストの増大を抑制することが可能な配線基板、およびこの配線基板の設計方法、並びに面積拡大、およびコストの増大を抑制することが可能な配線基板を有する電子装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一例に係わる配線基板は、第１の半導体チップと第２の半導体チップとが通信を行うために設けられた配線であって、前記第１の半導体チップの出力インピーダンス及び前記第２の半導体チップの出力インピーダンスの一方に対して特性インピーダンスが整合している分布定数配線部と、前記分布定数配線部より細く、集中定数回路としてみなせる長さより短い集中定数配線部とから構成される前記配線を有することを特徴とする。
【発明の効果】
【０００８】
配線基板の面積拡大、およびコストの増大を抑制することが可能になる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。
【００１０】
まず、図１を参照して、本発明の一実施形態に係る電子装置の構成について説明する。この電子装置は、バッテリ駆動可能な携帯型のノートブック型パーソナルコンピュータ１０として実現されている。
【００１１】
図１は、ノートブック型パーソナルコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成される。ディスプレイユニット１２には、ＬＣＤ１７（Liquid Crystal Display）およびバックライトから構成される表示パネルが組み込まれており、そのＬＣＤ１７の表示画面はディスプレイユニット１２のほぼ中央に位置されている。ＬＣＤ１７は、透過型液晶パネルから構成されている。
【００１２】
ディスプレイユニット１２は、コンピュータ本体１１に支持され、そのコンピュータ本体１１に対してコンピュータ本体１１の上面が露出される開放位置とコンピュータ本体１１の上面を覆う閉塞位置との間を回動自由に取り付けられている。コンピュータ本体１１は薄い箱形の筐体を有しており、その上面にはキーボード１３、本コンピュータ１０を電源オン／オフするためのパワーボタン１４、入力操作パネル１５、およびタッチパッド１６などが配置されている。
【００１３】
入力操作パネル１５は、押されたボタンに対応するイベントを入力する入力装置であり、複数の機能をそれぞれ起動するための複数の機能をそれぞれ起動するための複数のボタンを備えている。
【００１４】
図２は、図１に示す電子装置の内部に設けられた半導体チップが実装されている配線基板の一部の構成を示す平面図である。
【００１５】
プリント配線基板３０に、第１半導体チップ３１、第２半導体チップ３２、第３半導体チップ３３、第４半導体チップ３４が実装されている。プリント配線基板３０には、第１半導体チップ３１および第２半導体チップ３２間で通信を行うための信号配線（伝送経路）４０が設けられている。プリント配線基板３０には、第３半導体チップ３３および第４半導体チップ３４間で通信を行うための信号配線（伝送経路）５０が設けられている。
【００１６】
信号配線４０，５０は、集中定数回路として考えられる集中定数配線部４１，５１と、分布定数回路として考えられ、分布定数配線部４２，５２とから構成されている。
【００１７】
分布定数配線部４２の特性インピーダンスは、第１半導体チップ３１および第２半導体チップ３２の信号の出力側の半導体チップの出力インピーダンスと整合がとれている。また、分布定数配線部５２の特性インピーダンスは、第３半導体チップ３３および第４半導体チップ３４の信号の出力側の半導体チップの出力インピーダンスと整合がとれている。
【００１８】
なお、第１半導体チップ３１および第２半導体チップ３２が双方向で通信を行う場合、分布定数配線部４２の特性インピーダンスと、第１半導体チップ３１および第２半導体チップ３２の出力インピーダンスとの整合がとれている。同様に、第３半導体チップ３３および第４半導体チップ３４が双方向で通信を行う場合、分布定数配線部５２の特性インピーダンスと、第３半導体チップ３３および第４半導体チップ３４の出力インピーダンスとの整合がとれている。
【００１９】
集中定数配線部４１，５１では、出力側の半導体チップの出力インピーダンスと特性インピーダンスとの整合がとれていない。また、集中定数配線部４１，５１の線幅は、分布定数配線部４２，５２の線幅より細い。
【００２０】
図３に集中定数配線部４１だけで構成される信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す。また、同様に、図４に分布定数配線部４２だけで構成される信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す。
【００２１】
図３に示すように、１対の半導体チップ間の配線長が短い場合、信号の出力側の半導体チップの出力インピーダンスと整合がとれていなくても、信号の立ち上がりよりも早く反射ノイズが発生し、信号に影響を与えない。このような配線を集中定数回路で考えられる配線という。しかし、集中定数回路で考えることが出来る配線長は短く、実際の配線の殆どは分布定数回路として考えなければならない。
【００２２】
図４に示すように、半導体チップの出力インピーダンスと伝送線路の特性インピーダンスが同一の場合（インピーダンスの整合がとれている場合）、反射ノイズは発生しない。しかし、伝送線路の特性インピーダンスを調整し、インピーダンスの整合を取ろうとすると配線幅が太くなってしまう。また、ダンピング抵抗などを挿入し、インピーダンスの整合を取る方法もあるが、ＩＣドライバの近くに挿入する必要があるし、部品実装のためプリント配線基板の表層に配線しなくてはならない。これらは、プリント配線基板の面積拡大、部品代が掛かってしまうなどの問題がある。
【００２３】
図５に、図２に示す信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す。若干の反射ノイズが見られるが、動作には影響が無い程度である。これにより、反射ノイズの影響を低減し、プリント配線基板の面積を小型化することができる。
【００２４】
図２に示す伝送線路は、分布定数回路として考えることができ、インピーダンスの整合がとれている分布定数配線部４２，５２と、集中定数回路として考えることが出来る集中定数配線部４１，５１とを組み合わせることによって、図５に示すように、信号に影響を与えない。従って、ダンピング抵抗などの挿入が不要となり、プリント配線基板の面積の拡大、及び部品代の増加を抑制することができる。
【００２５】
なお、図６に示すように、集中定数配線部４１，５１を複数の分割配線４１Ａ〜４１Ｄに分割し、同様に分割定数部を複数の領域４２Ａ〜４２Ｄに分割しても良い。なお、この場合も、分割配線４１Ａ〜４１Ｄの合計長さは集中定数回路として考えられる長さより短くなければならない。
【００２６】
次に、上述した配線基板の設計方法について図７のフローチャートを参照して説明する。
【００２７】
集中定数回路として考えられる配線長を算出する(ステップＳ１１)。そして、算出された配線長に基づいて、集中定数配線部および分散定数配線部を配置する(ステップＳ１２)。
【００２８】
次に、ステップＳ１１の集中定数回路として考えられる配線長の算出方法について図８を参照して説明する。
【００２９】
一般に、分布定数配線と集中定数配線の明確な境目はない。しかし、信号が立ち上がる時間に対して伝送線路の伝達時間が短い場合は、信号が立ち上がりきる前に信号の立ち上がり始めの部分が、伝送線路の端に到達して反射が始まるのでほとんどリンギングが発生しない。
【００３０】
逆に、信号が立ち上がる時間に対して伝送線路の伝達時間が長い場合は、信号が立ち上がったあとに伝送路の端に到達して反射するので、リンギングが発生する。しかし、これもインピーダンス整合が取れている場合には、ほとんど反射は起こらずリンギングも発生しない。
【００３１】
信号の立ち上がり時間ＴrをＩＣのバッファ情報（ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデル、ＩＢＩＳ（I/O buffer information specification）モデルなどに記述されている）から読み取る（ステップＳ２１）。伝送線路のインダクタンスＬとキャパシタンスＣとから、伝搬速度Ｖｐ＝１／√（ＬＣ）[m/s]が求まるので、伝送線路の単位長あたりの伝搬遅延時間Ｔpd＝√（ＬＣ）［ｓ］を算出する（ステップＳ２２）。伝搬遅延時間Ｔpd＝√（ＬＣ）［ｓ］が信号の立ち上がり時間Ｔｒよりも小さくなるように(Ｔｒ＞Ｔｐｄ)、おおよその配線長を決める（ステップＳ２３）。
【００３２】
細かい配線長の決定するために、シミュレーションは、ドライバ・レシーバ・伝送線路のモデルを用いたシミュレーションを実行する（ステップＳ２４）。シミュレーションによって算出される波形から、配線幅を細くしても良い配線長が決められる。
【００３３】
なお、分布定数配線部を配置させる際は、信号の出力側の半導体チップの出力インピーダンスと分布定数配線部４２，５２の特性インピーダンスとを整合させる。
【００３４】
・基板伝送線路の特性インピーダンス算出
基板伝送線路の場合、線路の幅Wとベタ面からの距離Ｈおよびその間の絶縁材の比誘電率により特性インピーダンスが決まる。基板伝送線路には、例えば、図９に示すマイクロストリップ配線や、図１０に示すストリップ配線がある。
【００３５】
図９に示すマイクロストリップ配線のモデルは、グランドプレーン７１、第１誘電体層７２、第２誘電体層７３、マイクロストリップ配線７４を有する。第１誘電体層７２の誘電率および厚さは、それぞれεｒ１およびＨである。マイクロストリップ配線７４の厚さ、トップ幅、およびボトム幅は、それぞれｔｐ、Ｗｔ、およびＷｂである。第１誘電体層７２の誘電率は、εｒ２である。また、マイクロストリップ配線７４の表面からの第２誘電体層７３の厚さはｔｓである。
【００３６】
図１０に示すストリップ配線のモデルは、グランドパターン８１、誘電体層８２、ストリップ配線８３、および回路パターン８４を有する。誘電体層８２の誘電率はεｒである。グランドパターン８１の底面からのストリップ配線８３の底面の高さはＨ２である。ストリップ配線８３の表面からの誘電体層８２の厚さはＨ１である。ストリップ配線８３のトップ幅およびボトム幅は、それぞれＷｈおよびＷｔである。
【００３７】
・出力インピーダンス算出
半導体チップの入出力バッファのデータ仕様が記述されたＩＢＩＳ（I/O buffer information specification）モデルにより、バッファのＶ−Ｉカーブの傾きから出力インピーダンスを求めることもできるが、普段はシミュレーションを用いて出力抵抗を求めている。
【００３８】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る電子装置の構成を示す斜視図。
【図２】図１に示す電子装置の内部に設けられた半導体チップが実装されている配線基板の一部の構成を示す平面図。
【図３】図２に示す集中定数配線部だけで構成される信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す波形図。
【図４】図２に示す集中定数配線部だけで構成される信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す波形図。
【図５】図２に示す信号配線に第１半導体チップ３１および第２半導体チップ３２間で流れる信号を供給した場合の信号の波形のシミュレーション結果を示す波形図。
【図６】伝送線路の変形例を示す図。
【図７】本発明の一実施形態に係わる配線基板の設計方法の手順を示すフローチャー。ト
【図８】集中定数回路として考えられる配線長の算出方法の手順を示すフローチャート。
【図９】マイクロストリップ配線のモデルを示す図。
【図１０】ストリップ配線のモデルを示す図。
【符号の説明】
【００４０】
３０…プリント配線基板，３１…半導体チップ，３２…半導体チップ，３３…半導体チップ，３４…半導体チップ，４０…信号配線，４１…集中定数配線部，４２…分布定数配線部，４１Ａ〜４１Ｄ…分割配線，５１…集中定数配線部，５２…分布定数配線部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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