(57)【要約】【課題】高密度に搭載可能な構造を有する電界効果トランジスタを備えた半導体装置を提供する。【解決手段】基板と、この基板上に設けられた第１の絶縁層と、第１の絶縁層に埋め込まれた導電層と、この導電層に電気的に接続し直上に配置された下部拡散層、この下部拡散層上の半導体層、及びこの半導体層上の上部拡散層を有する柱状半導体部と、前記半導体層の周囲側面に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極および前記柱状半導体部を埋め込むように設けられた第２の絶縁層を有する半導体装置。【選択図】図３Ｓ
2009123882.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１の絶縁層と、
第１の絶縁層に埋め込まれた導電層と、
前記導電層に電気的に接続し該導電層の直上に配置された下部拡散層、該下部拡散層上の半導体層、及び該半導体層上の上部拡散層を有する柱状半導体部と、
前記半導体層の周囲側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極および前記柱状半導体部を埋め込むように設けられた第２の絶縁層を有する半導体装置。
【請求項２】
前記ゲート電極は、前記半導体層の周囲を取り囲むように前記ゲート絶縁膜上に設けられている請求項１に記載の半導体装置。
【請求項３】
前記下部拡散層は、ポリシリコン層上の不純物含有単結晶シリコン層からなる請求項１又は２に記載の半導体装置。
【請求項４】
第１の絶縁層の上面を覆う窒化シリコン膜を有し、該窒化シリコン膜上に前記ゲート電極および第２の絶縁層が設けられている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記基板は絶縁基板である請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、基板平面方向に延在する延在部を有し、
前記半導体装置は、第２の絶縁層上に設けられた第３の絶縁層と、第３の絶縁層を貫通し、前記上部拡散層に接続する第１の導電プラグと、第３の絶縁層および第２の絶縁層を貫通し、前記ゲート電極の延在部に接続する第２の導電プラグと、第１の導電プラグに接続し、第３の絶縁層上に設けられた導電層と、第２の導電プラグに接続し、第３の絶縁層上に設けられた導電層とを有する請求項１から５のいずれかに記載の半導体装置。
【請求項７】
第２の絶縁層上に設けられた第３の絶縁層と、
第３の絶縁層上に設けられた第４の絶縁層と、
第４の絶縁層に埋め込まれた導電層と、
前記導電層に電気的に接続し該導電層の直上に配置された下部拡散層、該下部拡散層上の半導体層、及び該半導体層上の上部拡散層を有する柱状半導体部と、
前記半導体層の周囲側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極および前記柱状半導体部を埋め込むように設けられた第５の絶縁層を有する請求項１から５のいずれかに記載の半導体装置。
【請求項８】
基板上に、導電層が埋め込まれた第１の絶縁層を形成する工程と、
第１の絶縁層上に犠牲層を形成する工程と、
前記犠牲層に、前記導電層に達するホールを形成する工程と、
前記ホール内を含む表面上にポリシリコン膜を形成する工程と、
前記ホール内を埋め込むようにマスク膜を形成する工程と、
前記マスク膜の一部が前記ホール底に残るように前記マスク膜を除去する工程と、
前記マスク膜残部をマスクに用いて前記ポリシリコン膜を除去し、該ポリシリコン膜の一部を前記ホール底に残す工程と、
前記マスク膜残部を除去した後、前記ポリシリコン膜残部の少なくとも上層部分を単結晶化して第１の単結晶シリコン層を形成する工程と、
第１の単結晶シリコン層に不純物を注入して下部拡散層を形成する工程と、
前記ホール内において、前記下部拡散層上に第２の単結晶シリコン層を形成する工程と、
第２の単結晶シリコン層の表面層部分に不純物を注入して上部拡散層を形成する工程と、
前記犠牲層を除去して、前記ホール内に形成されていた前記下部拡散層、この下部拡散層上の半導体層、この半導体層上の前記上部拡散層を有する柱状半導体部を露出させる工程と、
前記半導体層の周囲側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極および前記柱状半導体部上に第２の絶縁層を形成する工程を有する半導体装置の製造方法。
【請求項９】
第１の絶縁層上に第１のエッチング防止膜を形成した後に前記犠牲層を形成し、
前記犠牲層の除去は、第１の絶縁層を保護するために第１のエッチング防止膜を利用したエッチングによって行う請求項８に記載の半導体装置の製造方法。
【請求項１０】
第２の単結晶シリコン層に、前記下部拡散層の不純物と反対導電型の不純物を注入し、
前記上部拡散層の形成においては、前記下部拡散層の不純物と同じ導電型の不純物を注入する請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記柱状半導体部が形成された前記ホール内を埋め込むように第２のエッチング防止膜を形成する工程と、第２のエッチング防止膜の一部が前記ホール内に残るように第２のエッチング防止膜を除去する工程をさらに有し、
前記ゲート電極を形成する工程において、前記ゲート絶縁膜を形成した後に、不純物含有ポリシリコン膜を全面に形成し、前記柱状半導体部を保護するために第２のエッチング防止膜残部を利用したエッチバックを行って、前記柱状半導体部の周囲側面を覆うサイドウォールを形成する工程と、前記サイドウォールの形成後に全面に導電膜を形成し、この導電膜をパターニングして導電膜パターンを形成する工程を実施し、前記サイドウォールと前記導電膜パターンとで構成されるゲート電極を形成する、請求項８から１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタの高性能化を目的として、種々のＭＯＳトランジスタが提案されているが、現在、シリコン基板上にゲート絶縁膜を介して設けられたゲート電極、およびその両側に設けられたソース拡散層およびドレイン拡散層を有する、いわゆる平面型トランジスタが主流である。
【０００３】
この平面型トランジスタを用いる場合、その実装密度は基板面積や素子分離の占有面積により制約され、加えて、トランジスタの実装密度増加に伴う配線の複雑化や配線占有面積の増大により、これ以上の高密度化が困難になっている。また、コスト低減のため、基板の大口径化を行って一枚の基板から取得できるチップ数の増大を図っているが、シリコン基板のこれ以上の大口径化も困難になってきている。さらに、シリコン基板は、その製造方法からその平面形状が円形であるが、通常の矩形の半導体チップの製造において円形基板周縁部が利用されないで残るという問題もある。
【０００４】
一方、このような平面型トランジスタに対して、シリコン基板を用いなくてもよい、いわゆる縦型トランジスタが提案されている。例えば、特開平７−２９７４０６号公報には、基板面と垂直方向にドレイン電極、シリコン層及びソース電極が積層されてなる縦型薄膜半導体装置であって、前記ドレイン電極が前記基板面に接して形成されており、そのドレイン電極が前記ソース電極より広い面積を有している縦型薄膜半導体装置が開示されている。
【特許文献１】特開平７−２９７４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高密度に搭載可能な構造を有する電界効果トランジスタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、以下の半導体装置およびその製造方法が提供される。
【０００７】
（１）基板と、
前記基板上に設けられた第１の絶縁層と、
第１の絶縁層に埋め込まれた導電層と、
前記導電層に電気的に接続し該導電層の直上に配置された下部拡散層、該下部拡散層上の半導体層、及び該半導体層上の上部拡散層を有する柱状半導体部と、
前記半導体層の周囲側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極および前記柱状半導体部を埋め込むように設けられた第２の絶縁層を有する半導体装置。
【０００８】
（２）前記ゲート電極は、前記半導体層の周囲を取り囲むように前記ゲート絶縁膜上に設けられている上記（１）項に記載の半導体装置。
【０００９】
（３）前記下部拡散層は、ポリシリコン層上の不純物含有単結晶シリコン層からなる上記（１）項又は（２）に項記載の半導体装置。
【００１０】
（４）第１の絶縁層の上面を覆う窒化シリコン膜を有し、該窒化シリコン膜上に前記ゲート電極および第２の絶縁層が設けられている上記（１）項から（３）項のいずれかに記載の半導体装置。
【００１１】
（５）前記基板は絶縁基板である上記（１）項から（４）項のいずれかに記載の半導体装置。
【００１２】
（６）前記ゲート電極は、基板平面方向に延在する延在部を有し、
前記半導体装置は、第２の絶縁層上に設けられた第３の絶縁層と、第３の絶縁層を貫通し、前記上部拡散層に接続する第１の導電プラグと、第３の絶縁層および第２の絶縁層を貫通し、前記ゲート電極の延在部に接続する第２の導電プラグと、第１の導電プラグに接続し、第３の絶縁層上に設けられた導電層と、第２の導電プラグに接続し、第３の絶縁層上に設けられた導電層とを有する上記（１）項から（５）項のいずれかに記載の半導体装置。
【００１３】
（７）第２の絶縁層上に設けられた第３の絶縁層と、
第３の絶縁層上に設けられた第４の絶縁層と、
第４の絶縁層に埋め込まれた導電層と、
前記導電層に電気的に接続し該導電層の直上に配置された下部拡散層、該下部拡散層上の半導体層、及び該半導体層上の上部拡散層を有する柱状半導体部と、
前記半導体層の周囲側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極および前記柱状半導体部を埋め込むように設けられた第５の絶縁層を有する上記（１）項から（５）項のいずれかに記載の半導体装置。
【００１４】
（８）基板上に、導電層が埋め込まれた第１の絶縁層を形成する工程と、
第１の絶縁層上に犠牲層を形成する工程と、
前記犠牲層に、前記導電層に達するホールを形成する工程と、
前記ホール内を含む表面上にポリシリコン膜を形成する工程と、
前記ホール内を埋め込むようにマスク膜を形成する工程と、
前記マスク膜の一部が前記ホール底に残るように前記マスク膜を除去する工程と、
前記マスク膜残部をマスクに用いて前記ポリシリコン膜を除去し、該ポリシリコン膜の一部を前記ホール底に残す工程と、
前記マスク膜残部を除去した後、前記ポリシリコン膜残部の少なくとも上層部分を単結晶化して第１の単結晶シリコン層を形成する工程と、
第１の単結晶シリコン層に不純物を注入して下部拡散層を形成する工程と、
前記ホール内において、前記下部拡散層上に第２の単結晶シリコン層を形成する工程と、
第２の単結晶シリコン層の表面層部分に不純物を注入して上部拡散層を形成する工程と、
前記犠牲層を除去して、前記ホール内に形成されていた前記下部拡散層、この下部拡散層上の半導体層、この半導体層上の前記上部拡散層を有する柱状半導体部を露出させる工程と、
前記半導体層の周囲側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極および前記柱状半導体部上に第２の絶縁層を形成する工程を有する半導体装置の製造方法。
【００１５】
（９）第１の絶縁層上に第１のエッチング防止膜を形成した後に前記犠牲層を形成し、
前記犠牲層の除去は、第１の絶縁層を保護するために第１のエッチング防止膜を利用したエッチングによって行う上記（８）項に記載の半導体装置の製造方法。
【００１６】
（１０）第２の単結晶シリコン層に、前記下部拡散層の不純物と反対導電型の不純物を注入し、
前記上部拡散層の形成においては、前記下部拡散層の不純物と同じ導電型の不純物を注入する上記（８）項又は（９）項に記載の半導体装置の製造方法。
【００１７】
（１１）前記柱状半導体部が形成された前記ホール内を埋め込むように第２のエッチング防止膜を形成する工程と、第２のエッチング防止膜の一部が前記ホール内に残るように第２のエッチング防止膜を除去する工程をさらに有し、
前記ゲート電極を形成する工程において、前記ゲート絶縁膜を形成した後に、不純物含有ポリシリコン膜を全面に形成し、前記柱状半導体部を保護するために第２のエッチング防止膜残部を利用したエッチバックを行って、前記柱状半導体部の周囲側面を覆うサイドウォールを形成する工程と、前記サイドウォールの形成後に全面に導電膜を形成し、この導電膜をパターニングして導電膜パターンを形成する工程を実施し、前記サイドウォールと前記導電膜パターンとで構成されるゲート電極を形成する、上記（８）項から（１０）項のいずれかに記載の半導体装置の製造方法。
【発明の効果】
【００１８】
本発明によれば、高密度に搭載可能な構造を有する電界効果トランジスタを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
従来のＭＯＳトランジスタは、基板の平面上に設けられるものであり、基板面積の制約を受けるため、高密度に搭載することは困難であった。近年、ゲートのメタル化や拡散層の浅化傾向に伴うプロセスの低温化にしたがって、トランジスタ形成プロセスと配線形成プロセスの差異が小さくなってきている。そこで、本発明者は、基板の平面上ではなく、配線層間膜中に形成可能なトランジスタ構造を鋭意検討し、本発明を見出した。
【００２０】
本発明は、ＭＩＳ型電界効果トランジスタ（以下「トランジスタ」）を備えた半導体装置に効果的に適用できる。
【００２１】
本発明の一実施形態によるトランジスタは、絶縁層に埋め込まれた導電層に電気的に接続しその直上に配置された下部拡散層、この下部拡散層上の半導体層、及びこの半導体層上の上部拡散層を有する柱状半導体部と、前記半導体層の周囲側面に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極を有する。このゲート電極および前記柱状半導体部は絶縁層により埋め込まれる。
【００２２】
本実施形態によれば、複数のトランジスタをそれぞれ複数の配線層間に形成することが可能であり、単位面積辺りのトランジスタ実装数を増加させることができる。
【００２３】
また本実施形態によれば、トランジスタの構成要素であるソース、チャネル形成領域、及びドレインを基板平面に垂直方向に積層配置しているため、従来の平面型トランジスタに対して占有面積を縮小でき、単位面積辺りのトランジスタ実装数を増加させることができる。さらに、完全空乏型トランジスタを容易に形成できる。
【００２４】
また本実施形態によれば、トランジスタを配線層間に形成できるため、比較的高価な半導体単結晶基板に代えて安価な絶縁基板を用いることが可能になり、コストの低減が図れる。また、例えば石英基板を使用すると、基板の大きさを１ｍ以上、基板形状を矩形にすることも可能となり、チップ取得数の増大、基板全面の使用効率の向上が図れる。
【００２５】
また本実施形態によれば、トランジスタは層間絶縁膜により分離されるため、従来の素子分離プロセスが不要となりコスト低減が図れる。
【００２６】
また本実施形態によれば、ゲート長の制御を、従来のリソグラフィ技術とエッチング技術による制御に代えて、成膜技術による膜厚制御で行うことができるため、ゲート長の制御性を向上させることができる。
【００２７】
図１に、本発明の一実施例として、２個のＭＯＳトランジスタを配線層間の２層にそれぞれ形成した場合の概略の断面構造を示す。
【００２８】
基板１は、平坦性および耐熱性が十分であれば特に制限されず、例えば石英基板を用いることができる。
【００２９】
基板１の表面上には、十分な耐熱性を有する配線層１０が形成され、その配線層１０上に、下部拡散層（ソース）１１、半導体層（チャネル領域）１２、上部拡散層（ドレイン）１３が高さ方向（基板平面に垂直方向）に積層された構造をもつ柱状半導体部が形成されている。そして、この柱状半導体部を取り囲むようにゲート酸化膜１４、ゲート電極１５が形成され、層間絶縁膜１８内でＭＯＳトランジスタ（以下「第１のトランジスタ」）が構成されている。
【００３０】
第１のトランジスタの柱状半導体部の上部拡散層１３は、コンタクトプラグ１６を介して、層間絶縁膜１８上の配線層２０ａに接続され、ゲート電極１５は、コンタクトプラグ１７を介して配線層２０ｂに接続されている。なお、図示されていないが、下層側の配線層１０と上層側の配線層とを接続するためのビアプラグも必要に応じて形成される。
【００３１】
配線層２０ｂ上には、その下層側に位置する第１のトランジスタと同様の構造をもつＭＯＳトランジスタ（以下「第２のトランジスタ」）が設けられる。下部拡散層（ソース）２１、半導体層（チャネル領域）２２、上部拡散層（ドレイン）２３が積層された構造を持つ柱状半導体部が形成されている。この柱状半導体部を取り囲むようにゲート酸化膜２４、ゲート電極２５が形成され、層間絶縁膜２８内で第２のトランジスタが構成されている。
【００３２】
第２のトランジスタの柱状半導体部の上部拡散層２３は、コンタクトプラグ２６を介して、層間絶縁膜２８上の配線層３０ａに接続され、ゲート電極２５は、コンタクトプラグ２７を介して配線層３０ｂに接続されている。なお、図示されていないが、下層側の配線層２０ｂと上層側の配線層とを接続するためのビアプラグも必要に応じて形成される。
【００３３】
配線層３０ａ、３０ｂ上には絶縁保護膜４０が成膜されている。なお、これらの配線層上や絶縁保護膜上に、必要に応じてさらにＭＯＳトランジスタや配線層を形成してもよい。
【００３４】
図２は、本実施例における１個のＭＯＳトランジスタの基本的な平面レイアウト図を示す。
【００３５】
ＭＯＳトランジスタを構成する柱状半導体部（ソース／チャネル領域／ドレインの積層体）２は、図２における横方向に長いパターンを有している。短辺の長さ（縦方向の幅）は、周囲を囲っているゲート電極１５から印加される電界によってチャネル領域を完全空乏化するために、例えば１００ｎｍ以下に設定される。長辺の長さ（横方向の幅）は、回路動作に必要な電流を流すために必要十分な長さに設定される。
【００３６】
この柱状半導体部２は、その下部拡散層（ソース）１１が配線層１０と接続するように、配線層１０上に配置される。柱状半導体部２上には、その上部拡散層（ドレイン）１３と配線層２０ａとを接続するコンタクトプラグ１６が配置される。
【００３７】
ゲート電極１５は、図中の縦方向（柱状半導体部の延在方向に垂直な方向）の一方に延在し、柱状半導体部２に隣接するこの延在領域上に、ゲート電極１５と配線層２０ｂを接続するコンタクトプラグ１７が配置される。ゲート電極の延在方向や延在領域の形状および面積は適宜設定することができ、本図に限定されるものではない。
【００３８】
以下に、図３Ａから図３Ｓを参照して本発明の半導体装置の製造方法の一実施例を説明する。図３Ａから図３Ｓは、図２におけるＡＢ線に沿った断面に対応する各工程の断面構造を示している。
【００３９】
まず、図３Ａに示すように、石英基板１上に、必要に応じてシリコン酸化膜等の絶縁膜３を形成した後、配線層１０を形成する。この配線層１０は、例えばタングステン膜１０ａ、窒化チタン膜１０ｂ、チタン膜１０ｃをこの順で積層し、通常の方法でパターニングして形成することができる。
【００４０】
次に、配線間を埋め込むように酸化シリコン膜１８ａを形成する。この酸化シリコン膜１８ａを化学的機械的研磨（ＣＭＰ）等により平坦化するとともに、配線層１０を露出させる。その後、窒化シリコン膜１８ｂおよび酸化シリコン膜（犠牲酸化膜）１８ｃを形成する。窒化シリコン膜１８ｂの膜厚と酸化シリコン膜１８ｃの膜厚の合計のサイズは、後に形成されるトランジスタのゲート長を決定する。電流駆動能力等の性能を優先する場合には、ゲート長をできるだけ短くする必要があり、この合計サイズを例えば８０ｎｍに設定することができる。特性の安定性を優先する場合には、ゲート長を長く設定する必要があり、この合計サイズを例えば２００ｎｍに設定することができる。このように設定された膜厚の合計サイズにおいて、窒化シリコン膜１８ｂは、後のフッ酸エッチングに耐えられる必要最小限の膜厚（例えば１０ｎｍ）に設定される。
【００４１】
次に、図３Ｂに示すように、リソグラフィ技術とドライエッチング技術を用いて、後に柱状半導体部２が形成されるホール２ｂを、底部に配線層１０が露出するように形成する。次いで、このホール内を含む全面にポリシリコン膜１１ａをＣＶＤ法で成膜する。このポリシリコン膜１１ａの膜厚は、ホール２ａが埋まらない程度（例えば１５ｎｍ）に設定される。
【００４２】
次に、図３Ｃに示すように、ホール２ａを埋め込むように、レジスト膜５０を全面に形成する。
【００４３】
次に、ホール２ａの底にレジスト膜の一部が残るようにレジスト膜５０を除去する。続いて、図３Ｄに示すように、この残ったレジスト膜をマスクとしてポリシリコン膜１１ａを、例えば等方的なドライエッチングで除去して、ホールの底にのみポリシリコン膜１１ａを残す。レジスト膜５０の一部をホール底に残す方法としては、例えば、ポジレジストを用いて露光量を制御し、ホール内の所定深さまでのレジストを除去する方法や、Ｏ2／ＣＦ4ガス等を用いたアッシャー処理によりエッチバックしてエッチ量を制御し、ホール内に所定の厚みのレジスト膜を残す方法がある。
【００４４】
次に、残ったレジスト膜５０を除去した後、レーザーアニール等を用いて局所的にポリシリコン膜表面を単結晶化する。その後、ＮチャネルトランジスタであればＮ型不純物として砒素やリンをイオン注入し、ＰチャネルトランジスタであればＰ型不純物としてボロンをイオン注入し、続いて熱処理を行う。以上のプロセスにより、図３Ｅに示すように、単結晶シリコンの拡散層１１ｄ、ポリシリコンの拡散層１１ｃ、ポリシリコンと下地Ｔｉとの反応により形成されたチタンシリサイド層１１ｂが形成され、その形成と共に、表面の結晶性が回復する。
【００４５】
次に、図３Ｆに示すように、ホール２ａの底の単結晶シリコン表面を核として、選択的に、例えばＭＯＣＶＤエピタキシャル法によりシリコン結晶を成長させる。この時、ＮチャネルランジスタであればＰ型不純物としてボロンを導入し、ＰチャネルトランジスタであればＮ型不純物としてリンを導入し、ＭＯＳトランジスタの半導体層（チャネル領域）１２を形成する。
【００４６】
次に、図３Ｇに示すように、半導体層１２の上部表面層に上部拡散層１３を形成する。この上部拡散層１３は、ＮチャネルトランジスタであればＮ型不純物としてリンあるいは砒素をイオン注入し、ＰチャネルトランジスタであればＰ型不純物としてボロンをイオン注入し、続いて熱処理を行って形成することができる。
【００４７】
次に、図３Ｈに示すように、ホール２ａを完全に埋め込むように窒化シリコン膜１８ｄを形成する。続いて、図３Ｉに示すように、ホール内にのみ窒化シリコン膜１８ｄを残すように、例えばＣＭＰ法によりホール外部表面上の窒化シリコン膜を除去する。
【００４８】
次に、図３Ｊに示すように、酸化シリコン膜１８ｃを、例えばフッ酸溶液を用いたウェットエッチングにより除去する。次いで、半導体層１２を含む柱状半導体部の側面に、例えば熱酸化法によりゲート酸化膜１４を形成する。
【００４９】
次に、図３Ｋに示すように、不純物含有ポリシリコン膜１５ａを例えばＣＶＤ法で成膜し、その後、図３Ｌに示すように、エッチバックすることにより、柱状半導体部の側面上のポリシリコン膜が残るようにポリシリコン膜１５ａを除去して、この柱状半導体部の側面上に残ったポリシリコン膜１５ａからなるポリシリコンサイドウォールを形成する。このサイドウォールは、後にゲート電極の一部となる。このサイドウォールを設けることにより、しきい値（Ｖｔｈ）の制御性を向上でき、また、ゲート酸化膜の信頼性を確保することができる。
【００５０】
次に、図３Ｍに示すように、タングステン膜１５ｂを、例えばＣＶＤ法で堆積し、続いて、図３Ｎに示すように、リソグラフィ技術とドライエッチング技術によりパターニングを行って、タングステン膜１５ｂとポリシリコンサイドウォール１５ａからなるゲート電極１５を形成する。このタングステン膜１５ｂとポリシリコンサイドウォール１５ａとの反応を抑制するために、これらの間に窒化タングステン膜を設けてもよい。
【００５１】
次に、図３Ｏに示すように、ゲート電極１５を埋め込むように酸化シリコン膜１８ｅを例えばＣＶＤ法により形成する。
【００５２】
次に、図３Ｐに示すように、ＣＭＰ法により、上部拡散層１３上のゲート電極１５が除去され、窒化シリコン膜１８ｄが露出するまで研磨を行って平坦化を行う。
【００５３】
次に、露出したゲート電極１５、窒化シリコン膜１８ｄを覆うように、酸化シリコン膜１８ｅ上に酸化シリコン膜１８ｆを例えばＣＶＤ法で形成する。次いで、図３Ｑに示すように、上部拡散層１３に達するコンタクトホール１６ａ、ゲート電極に達するコンタクトホール１７ａを、リソグラフィ技術とドライエッチング技術を用いて形成する。窒化シリコン膜１８ｄは、コンタクトホール１６ａの形成においてエッチングストッパとして利用することができる。
【００５４】
次に、例えば、これらホール内を含む表面にチタン膜および窒化チタン膜を順に形成した後、これらホールを埋め込むようにタングステン膜を形成し、ＣＭＰ法によりホール外部表面上のこれら導体膜を除去する。こうして、図３Ｒに示すように、上部拡散層１３に接続するコンタクトプラグ１６、およびゲート電極１５に接続するコンタクトプラグ１７を形成する。
【００５５】
次に、図３Ｓに示すように、窒化チタン膜、アルミ膜、窒化チタン膜からなる積層膜を例えばスパッタ法で成膜した後、リソグラフィ技術とドライエッチング技術を用いてパターニングして配線層２０ａ、２０ｂを形成する。
【００５６】
以上のプロセスにより、下層側の配線層１０と上層側の配線層２０ａ、２０ｂと間の層間膜中に縦型ＭＯＳトランジスタが形成される。
【００５７】
本実施例において、配線層２０ａ、２０ｂに代えて、配線層１０の形成方法と同様な方法により配線層を形成し、その上部に、上記縦型ＭＯＳトランジスタの形成方法と同様な方法によりさらに縦型ＭＯＳトランジスタを形成することにより、図１に示すような、複数のトランジスタを上下の異なる層に有する構造を得ることができる。さらに、図示しないが同様のプロセスを繰り返すことにより、配線層間の３層以上にそれぞれ縦型ＭＯＳトランジスタを有する構造も形成できる。
【００５８】
本実施例においては、半導体単結晶基板を用いない例を説明したが、半導体単結晶基板を用いて通常の平面型ＭＯＳトランジスタを基板上に形成し、この平面型ＭＯＳトランジスタの上層側において、上記の縦型ＭＯＳトランジスタを形成してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の一実施例の概略構造を示す断面図。
【図２】図１に示す実施例における１個のＭＯＳトランジスタの平面図。
【図３Ａ】本発明の半導体装置の製造方法の一実施例を説明するための一工程を示す断面図。
【図３Ｂ】図３Ａに示す製造工程に続く工程を示す断面図。
【図３Ｃ】図３Ｂに示す製造工程に続く工程を示す断面図。
【図３Ｄ】図３Ｃに示す製造工程に続く工程を示す断面図。
【図３Ｅ】図３Ｄに示す製造工程に続く工程を示す断面図。
【図３Ｆ】図３Ｅに示す製造工程に続く工程を示す断面図。
【図３Ｇ】図３Ｆに示す製造工程に続く工程を示す断面図。
【図３Ｈ】図３Ｇに示す製造工程に続く工程を示す断面図。
【図３Ｉ】図３Ｈに示す製造工程に続く工程を示す断面図。
【図３Ｊ】図３Ｉに示す製造工程に続く工程を示す断面図。
【図３Ｋ】図３Ｊに示す製造工程に続く工程を示す断面図。
【図３Ｌ】図３Ｋに示す製造工程に続く工程を示す断面図。
【図３Ｍ】図３Ｌに示す製造工程に続く工程を示す断面図。
【図３Ｎ】図３Ｍに示す製造工程に続く工程を示す断面図。
【図３Ｏ】図３Ｎに示す製造工程に続く工程を示す断面図。
【図３Ｐ】図３Ｏに示す製造工程に続く工程を示す断面図。
【図３Ｑ】図３Ｐに示す製造工程に続く工程を示す断面図。
【図３Ｒ】図３Ｑに示す製造工程に続く工程を示す断面図。
【図３Ｓ】図３Ｒに示す製造工程に続く工程を示す断面図。
【符号の説明】
【００６０】
１  石英基板
２  ＭＯＳトランジスタの柱状半導体部（ソース／チャネル領域／ドレインの積層体）
２ａ  柱状半導体部形成用ホール
３  絶縁膜
１０  第１のトランジスタの下層側の配線層
１０ａ  タングステン層
１０ｂ  窒化チタン層
１０ｃ  チタン層
１１  第１のトランジスタの下部拡散層（ソース）
１１ａ  ポリシリコン膜
１１ｂ  チタンシリサイド層
１１ｃ  拡散層（ポリシリコン）
１１ｄ  拡散層（単結晶）
１２  第１のトランジスタの半導体層（チャネル領域）
１３  第１のトランジスタの上部拡散層（ドレイン）
１４  第１のトランジスタのゲート酸化膜
１５  第１のトランジスタのゲート電極
１５ａ  不純物含有ポリシリコン膜
１５ｂ  タングステン膜
１６  上部拡散層接続用コンタクトプラグ
１６ａ  上部拡散層接続用コンタクトホール
１７  ゲート電極接続用コンタクトプラグ
１７ａ  ゲート電極接続用コンタクトホール
１８  層間絶縁膜
１８ａ  酸化シリコン膜
１８ｂ  窒化シリコン膜
１８ｃ  酸化シリコン膜（犠牲酸化膜）
１８ｄ  窒化シリコン膜
１８ｅ  酸化シリコン膜
１８ｆ  酸化シリコン膜
２０ａ  第１のトランジスタの上層側配線層
２０ｂ  第１のトランジスタの上層側配線層
２１  第２のトランジスタの下部拡散層（ソース）
２２  第２のトランジスタの半導体層（チャネル領域）
２３  第２のトランジスタの上部拡散層（ドレイン）
２４  第２のトランジスタのゲート酸化膜
２５  第２のトランジスタのゲート電極
２６  上部拡散層接続用コンタクトプラグ
２７  ゲート電極接続用コンタクトプラグ
２８  層間絶縁膜
３０ａ  第２のトランジスタの上層側の配線層
３０ｂ  第２のトランジスタの上層側の配線層
４０  絶縁保護膜
５０  レジスト膜
【図１】
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【図３Ａ】
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【図３Ｂ】
2009123882.tif 000005
【図３Ｃ】
2009123882.tif 000006
【図３Ｄ】
2009123882.tif 000007
【図３Ｅ】
2009123882.tif 000008
【図３Ｆ】
2009123882.tif 000009
【図３Ｇ】
2009123882.tif 000010
【図３Ｈ】
2009123882.tif 000011
【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
2009123882.tif 000015
【図３Ｍ】
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【図３Ｎ】
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【図３Ｏ】
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【図３Ｐ】
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【図３Ｑ】
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【図３Ｒ】
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【図３Ｓ】
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【図２】
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