(57)【要約】【課題】レートマッチング処理におけるＮＵＬＬ検出をなくし、かつＮＵＬＬ検出時に必要なビットを削減して、仮想サーキュラバッファに相当するメモリ容量を低減する。【解決手段】ＢＣＨにおけるメモリ低減レートマッチング処理を行うレートマッチング処理の前段の処理であるコーディング処理の出力データ（それぞれ１ｂｉｔ）を３ｂｉｔにまとめるビットコレクタと、３ｂｉｔにまとめられたデータを格納するメモリと、３ｂｉｔにまとめられたデータをブロックインターリーブするインターリーバと、インターリーブされた３ｂｉｔの出力データをビット毎に分割するビットスプリッタと、分割されたデータを所望のタイミングで選択し出力するセレクタとで構成される。上記メモリを上記インターリーバの手前に置き、上記ブロックインターリーブにおいて、ＮＵＬＬとなるインターリーブポイントを飛ばし、上記メモリからデータを読み出す。【選択図】      図１
2009231979.tif 000002
【特許請求の範囲】
【請求項１】
ＬＴＥ（Ｌｏｎｇ−Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）における無線基地局装置の下りリンクのトランスポートチャネルのーつであるブロードキャストチャネル（以下、ＢＣＨ）のレートマッチング処理を行うレートマッチング処理装置において、
前記レートマッチング処理の前段の処理であるレート１／３のテールバイディング畳み込みエンコードによるコーディング処理の出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２）：それぞれ１ｂｉｔ）を３ｂｉｔにまとめるビットコレクタと、
前記ビットコレクタで３ｂｉｔにまとめられたデータを格納するメモリと、
前記ビットコレクタで３ｂｉｔにまとめられたデータをブロックインターリーブするインターリーバと、
前記インターリーバでインターリーブされた３ｂｉｔの出力データを各ビット（ｖｋ’（０），ｖｋ’（１），ｖｋ’（２））毎に分割するビットスプリッタと、
前記ビットスプリッタで分割されたデータを所望のタイミングで選択し、出力するセレクタとで構成されるＢＣＨにおけるレートマッチング処理装置であって、
前記メモリを前記レートマッチング処理装置における前記インターリーバの手前に置き、前記レートマッチング処理装置における前記ブロックインターリーブにおいて、ＮＵＬＬとなるインターリーブポイントを飛ばし、前記メモリからデータを読み出すことにより、前記レートマッチング処理装置における前記セレクタによるビットセレクションにおけるＮＵＬＬ検出をなくして、ＮＵＬＬ検出時に必要なビットを削減し、前記メモリの容量を低減することを特徴するＢＣＨにおけるメモリ低減レートマッチング処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はブロードキャストチャネル（以下、ＢＣＨという）のメモリ低減レートマッチング処理装置に係り、特に、ＬＴＥ（Ｌｏｎｇ−Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）における無線基地局装置におけるＢＣＨのメモリ低減レートマッチング処理装置に関する。
【背景技術】
【０００２】
図５は、非特許文献１に開示されているＬＴＥにおける下りチャンネル（以下、ＤＬという）におけるＢＣＨにおけるトランスポートチャネルプロセスを示している。
【０００３】
このトランスポートチャネルプロセスは、ＣＲＣアタッチメント部１と、チャネルコーディング部２と、レートマッチング部３とを有している。
【０００４】
図６は、図５のチャネルコーディング部２を詳細に示すブロック図であって、レート１／３テールバインディング畳み込み符号によるエンコードを用いる例である。
【０００５】
図７は、図５のレートマッチング部３を詳細に示すブロック図であって、ＢＣＨと、ＤＬ−ＣＣＨのレートマッチングの例である。
【０００６】
そして、ＢＣＨは、１６ビットのＣＲＣビット付加、レート１／３のビットバイティング畳み込み符号、レートマッチングによって符号化される。
【０００７】
ＢＣＨのレートマッチングは、チャネルコーディング後の入力データ（ｄｋ（０），ｄｋ（１），ｄｋ（２）：それぞれ１ｂｉｔ）それぞれに対して、サブブロックインターリーバ４，５，６によってブロックインターリーブを行う。
【０００８】
サブブロックインターリーバ４，５，６それぞれの出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２））は、入力データのサイズがブロックインターリーバのサイズ（Ｒ＊Ｃ）より小さい場合には、データでないことを示すＮＵＬＬがマッピングされる。
【０００９】
サブブロックインターリーバ４，５，６の出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２））をビットコレクション部７にて、ｖｋ（０）→ｖｋ（１）→ｖｋ（２）の順に仮想サーキュラバッファに格納し、ビットセレクション／プランニング部８で仮想サーキュラバッフアに格納されたデータを巡回しながら出力していく（図７参照）。
【００１０】
各部の処理の詳細な説明は、非特許文献１の下記参照。
【００１１】
ＣＲＣアタッチメント部１：５．１．１  ＣＲＣ  ｃａｌｃｕｌａｔｉｏｎ
チャネルコーディング部２：５．１．３．１  Ｔａｉｌ  ｂｉｔｉｎｇ  ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｃｏｄｉｎｇ
レートマッチング部３：５．１．４．２  Ｒａｔｅ  ｍａｔｃｈｉｎｇ  ｆｏｒ  ＢＣＨ  ａｎｄ  ＤＬ−ＣＣＨ
図８は、図７を元に従来技術として想定されるＢＣＨレートマッチング処理装置の構成例を説明するために示すブロック図である。
【００１２】
図８に示されるＢＣＨレートマッチング処理装置の構成例は、図７とほぼ同じ構成である。
【００１３】
すなわち、このＢＣＨレートマッチング処理装置は、入力データ（ｄｋ（０），ｄｋ（１），ｄｋ（２）：それぞれ１ｂｉｔ）それぞれに対して、ブロックインーリーブを行うインターリーバ１１，１２，１３と、これらインターリーバ１１，１２，１３それぞれの出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２））を格納するメモリ１４，１５，１６と、ビットコレクション部１７と、ビットセレクション／プランニング１７とで構成されている。
【００１４】
このような従来技術として図８に示されるＢＣＨレートマッチング処理装置の構成では、各インターリーバ１１，１２，１３の出力結果を格納する各メモリ１４，１５，１６が仮想サーキュラバッファの役割を果たしており、この仮想サーキュラバッファがインターリーバ１１，１２，１３の後にあるため、仮想サーキュラバッファの役割を果たす各メモリ１４，１５，１６において上述したＮＵＬＬを検出するビットが必要となる。
【００１５】
そのため、各メモリ１４，１５，１６のビット幅は、１ｂｉｔの入力データにＮＵＬＬを検出する１ビットを付加した２ｂｉｔに拡張する必要がある。
【００１６】
なお、従来、この種の技術に関連するものとして、特許文献１には、第３世代の移動体通信システムなどのＷ−ＣＤＭＡ（Ｗｉｄｅ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ）方式による無線通信システムの下り伝送路に関するＨＳＤＰＡ（Ｈｉｇｈｔ  Ｓｐｅｅｄ  Ｄｏｗｎｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ  ）技術に係り、特に、そのＨＡＲＱ（Ｈｙｂｒｉｄ  Ａｕｔｏｍａｔｉｃ  Ｒｅｐｅａｔ  ｒｅＱｕｅｓｔ）技術による再送データ（ＨＡＲＱデータ）などのインターリーブ処理装置が開示されている。
【００１７】
このインターリーブ処理装置は、図９に示すように、複数の物理チャンネルが、夫々の該物理チャンネルのビット列が列方向に沿うように、行方向に配列して記憶させるための第１，第２のメモリ２１，２２と、複数の物理チャンネルが、夫々の該物理チャンネルのビット列が列方向に沿うように、行方向に配列して記憶させるための第３，第４のメモリ２３，２４と、複数の該物理チャンネルが記憶された該第１のメモリ２１から、または、複数の該物理チャンネルが記憶された該第１，第２のメモリ２１，２２から、その行方向のビット列を列方向に順に読み出し、読み出した列毎の該ビット列を、該第３のメモリ２３の、または、該第３，第４のメモリ２３，２４の該第１のメモリ２１、または、該第１，第２のメモリ２２での該読み出されたビット列の列とは異なる列に書き込む列置き換え部２５，２６と、インターリーブ参照テーブル２７とを備えている。
【００１８】
そして、このインターリーブ処理装置は、ＨＡＲＱデータが１６ＱＡＭデータである場合には、メモリ２１，２２に物理チャンネル＃０〜＃１４を行方向に配列して、かつ各物理チャンネルのビット列が列方向に配列されるように書き込み、列置き換え部２５，２６により、列順に物理チャンネル＃０〜＃１４の１ビットずつからなるビット列を読み出す。読み出しビット列は、列置き換え部２５，２６により、テーブル２７でのインターリーブパターンに応じて、メモリ２３，２４でのメモリ２１，２２とは異なる列に書き込む。
【００１９】
これにより、メモリ２３，２４では、物理チャンネル＃０〜＃１４での列方向のビット配列がメモリ２１，２２と異なり、物理チャンネル毎にインターリーブ処理されることになる。
【００２０】
そして、ＨＡＲＱデータがＱＰＳＫデータである場合には、メモリ２１，２３が用いられる。
【００２１】
このような、インターリーブ処理装置は、物理チャンネル数にかかわらずインターリーブ処理回数の増加を抑え、処理量を低減することを可能にする。
【非特許文献１】ＤＲＡＦＴ−３ＧＰＰ  ＴＳ３６．２１２  Ｖ８．０．０                        （２００７−０９）
【特許文献１】特開２００７−１４２９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上述したように、ＢＣＨのレートマッチングにおいて、レートマッチング処理のビットセレクションにおけるＮＵＬＬ検出をなくし、かつＮＵＬＬ検出時に必要なビットを削減して、仮想サーキュラバッファに相当するメモリ容量を低減しようとする場合には、特許文献１に開示されているインターリーブ処理装置によるようなテクニックを適用することができない。
【００２３】
そこで、本発明は以上のような点に鑑みてなされたもので、その目的とするところは、ＢＣＨのレートマッチングにおいて、仮想サーキュラバッファに相当するメモリをレートマッチング処理の手前に置くことにより、レートマッチング処理のビットセレクションにおけるＮＵＬＬ検出をなくし、かつＮＵＬＬ検出時に必要なビットを削減して、仮想サーキュラバッファに相当するメモリ容量を低減することが可能なＢＣＨのメモリ低減レートマッチング処理装置を提供することである。
【課題を解決するための手段】
【００２４】
本発明によると、上記課題を解決するために、
ＬＴＥ（Ｌｏｎｇ−Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）における無線基地局装置の下りリンクのトランスポートチャネルのーつであるブロードキャストチャネル（以下、ＢＣＨ）のレートマッチング処理を行うレートマッチング処理装置において、
前記レートマッチング処理の前段の処理であるレート１／３のテールバイディング畳み込みエンコードによるコーディング処理の出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２）：それぞれ１ｂｉｔ）を３ｂｉｔにまとめるビットコレクタと、
前記ビットコレクタで３ｂｉｔにまとめられたデータを格納するメモリと、
前記ビットコレクタで３ｂｉｔにまとめられたデータをブロックインターリーブするインターリーバと、
前記インターリーバでインターリーブされた３ｂｉｔの出力データを各ビット（ｖｋ’（０），ｖｋ’（１），ｖｋ’（２））毎に分割するビットスプリッタと、
前記ビットスプリッタで分割されたデータを所望のタイミングで選択し、出力するセレクタとで構成されるＢＣＨにおけるレートマッチング処理装置であって、
前記メモリを前記レートマッチング処理装置における前記インターリーバの手前に置き、前記レートマッチング処理装置における前記ブロックインターリーブにおいて、ＮＵＬＬとなるインターリーブポイントを飛ばし、前記メモリからデータを読み出すことにより、前記レートマッチング処理装置における前記セレクタによるビットセレクションにおけるＮＵＬＬ検出をなくして、ＮＵＬＬ検出時に必要なビットを削減し、前記メモリの容量を低減することを特徴するＢＣＨにおけるメモリ低減レートマッチング処理装置が提供される。
【発明の効果】
【００２５】
本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置は、ＢＣＨのレートマッチングにおいて、仮想サーキュラバッファに相当するメモリをレートマッチング処理の手前に置くことにより、レートマッチング処理のビットセレクションにおけるＮＵＬＬ検出をなくし、ＮＵＬＬ検出時に必要なビットを削減してメモリ容量を低減するようにしている。
【００２６】
本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置と図８に示した従来技術とを比較したメモリ使用内訳は、図３に示すように、従来技術では、ＮＵＬＬを検出するために各データ２ｂｉｔのビット幅となり、各データ毎にメモリを割り当てているので、全体で６Ｘ［ｂｉｔ］のメモリ容量が必要であるのに対して、本発明においては、３つのｂｉｔデータをビットコレクトして１つのメモリを割り当てているので、全体で３Ｘ［ｂｉｔ］のメモリ容量となり、従来技術の１／２のメモリ容量でＢＣＨのレートマッチングを実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下図面を参照して本発明の実施の形態について説明する。
【００２８】
図１は、本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置の構成を説明するために示す要部のブロック図である。
【００２９】
すなわち、本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置は、基本的には、ＬＴＥ（Ｌｏｎｇ−Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）における無線基地局装置の下りリンクのトランスポートチャネルのーつであるブロードキャストチャネル（以下、ＢＣＨ）のレートマッチング処理を行うレートマッチング処理装置において、前記レートマッチング処理の前段の処理であるレート１／３のテールバイディング畳み込みエンコードによるコーディング処理の出力データ（ｖｋ（０），ｖｋ（１），ｖｋ（２）：それぞれ１ｂｉｔ）を３ｂｉｔにまとめるビットコレクタ３１と、前記ビットコレクタ３１で３ｂｉｔにまとめられたデータを格納するメモリ３２と、前記ビットコレクタ３１で３ｂｉｔにまとめられたデータをブロックインターリーブするインターリーバ３３と、前記インターリーバ３３でインターリーブされた３ｂｉｔの出力データを各ビット（ｖｋ’（０），ｖｋ’（１），ｖｋ’（２））毎に分割するビットスプリッタ３４と、前記ビットスプリッタ３４で分割されたデータを所望のタイミングで選択し、出力するセレクタ３５とで構成されるＢＣＨにおけるレートマッチング処理装置であって、前記メモリ３２を前記レートマッチング処理装置における前記インターリーバ３３の手前に置き、前記レートマッチング処理装置における前記ブロックインターリーブにおいて、ＮＵＬＬとなるインターリーブポイントを飛ばし、前記メモリからデータを読み出すことにより、前記レートマッチング処理装置における前記セレクタ３５によるビットセレクションにおけるＮＵＬＬ検出をなくして、ＮＵＬＬ検出時に必要なビットを削減し、前記メモリの容量を低減することを特徴としている。
【００３０】
具体的には、図１に示すように、チャネルコーディング後の３個分の入力データ（ｄｋ（０），ｄｋ（１），ｄｋ（２）：それぞれ１ｂｉｔ）は、ビットコレクタ３１によって１つの３ｂｉｔデータにまとめられて、メモリ３２に格納される。
【００３１】
ここで、メモリ３２は、ビット幅３ｂｉｔのメモリであって、ビットコレクタ３１によって１つの３ｂｉｔデータにまとめられた入力データ（ｄｋ（０），ｄｋ（１），ｄｋ（２））が時系列にメモリ領域に書き込まれる。
【００３２】
メモリ３２からの読み出しは、メモリ３２の後段に設けられているインターリーバ３３が指定するアドレスに格納されているデータを読み出すことによって行われる。
【００３３】
インターリーバ３３としては、サブブロックインターリーバが用いられ、このサブブロックインターリーバによるインターリーブ処理は、ブロックインターリーバへの入力データのサイズＤとブロックインターリーバのサイズ（Ｒ＊Ｃ：Ｒ行数、Ｃ列数）とにおいて、条件式Ｄ＜Ｒ＊Ｃが真の場合、ブロックインターリーバの先頭にＲ＊Ｃ−Ｄ（以下、ＮＤと記す）分のＮＵＬＬを入れた後に、入力データを入れてブロックインターリーバによる処理が行われる。
【００３４】
ブロックインターリーバは、入力データを列方向に入力し、列単位でインターリーブを行った後に、行方向から出力するものである。
【００３５】
ここで、列数Ｃは３２に固定されており、インターリーブパターンＰ［ｉ］は＜１，１７，９，２５，５，２１，１３，２９，３，１９，１１，２７，７，２３，１５，３１，０，１６，８，２４，４，２０，１２，２８，２，１８，１０，２６，６，２２，１４，３０＞である。
【００３６】
列数Ｃが３２に固定されているので、ＮＤは、０以上３２未満となり、ＮＵＬＬは、インターリーバの１行目のみしかマッピングされない。
【００３７】
このブロックインターリーバのアルゴリズムを表すと、
ｆｏｒ（１＝０；ｉ＜Ｃ；ｉ＋＋）｛
ｆｏｒ（ｉ＝０；ｊ＜Ｒ；ｊ＋＋）｛
出力［ｋ＋＋］＝入力［ｊ＊３２＋Ｐ［ｉ］］
｝
｝
となる。
【００３８】
ここで、ｉは列方向のインデックス、ｊは行方向のインデックス、ｋは出力データのインデックス、Ｐ［ｉ］はインターリーブパターンである。
【００３９】
入力にＮＵＬＬが含まれるので、出力はＮＵＬＬを含むデータ列となり、２ｂｉｔデータになる。
【００４０】
本発明では、ＮＵＬＬは、インターリーバの１行目のみしかマッピングされないということを利用し、ＮＵＬＬがある列に対しては、行数ＲからＮＵＬＬ分の回数を差し引いて出力するアルゴリズムとしていると共に、入力データの格納位置はＮＤ分オフセットされているので、インターリーブパターンＰ［ｉ］からオフセット分の補正を施す処理も同時に行うものとする。
【００４１】
本発明のアルゴリズムを表すと、
ｆｏｒ（１＝０；ｉ＜Ｃ；ｉ＋＋）｛
ｏｆｆｓｅｔ＝（Ｐ［ｉ］−ＮＤ）％３２
ｉｆ（Ｐ［ｉ］≧ＮＤ）ｔｍｐ＝０
ｅｌｓｅ  ｔｍｐ＝１
ｆｏｒ（ｉ＝０；ｊ＜Ｒ−ｔｍｐ；ｊ＋＋）｛
出力［ｋ＋＋］＝入力［ｊ＊３２＋ｏｆｆｓｅｔ］
｝
｝
となる。
【００４２】
本アルゴリズムにおいて、出力［ｋ＋＋］＝入力［ｊ＊３２＋ｏｆｆｓｅｔ］としているが、実際には、メモリ３２のインデックスであるｊ＊３２＋ｏｆｆｓｅｔを求めて、このインデックスｊ＊３２＋ｏｆｆｓｅｔを用いて、メモリ３２からインターリーブ後にデータを読み出している。
【００４３】
本インターリーバ３３では、３ｂｉｔデータをメモリ３２から読み出し、ビットスプリッタ３４へと出力している。
【００４４】
また、１回のインターリーブが終了した時点で、セレクタ番号の更新を行い、セレクタ番号をセレクタ３５に通知している。
【００４５】
インターリーバ３３は、図２に示すように、レートマッチング後サイズＥになるまで、繰返し処理を行う。
【００４６】
ビットスプリッタ３４は、インターリーバ３３からの３ｂｉｔデータを３個分の１ｂｉｔデータに分離する処理部である。
【００４７】
セレクタ３５は、ビットスプリッタ３４からの３個分の１ｂｉｔデータのうち１個分の１ｂｉｔデータを選択して出力する処理部である。
【００４８】
図４は、本発明によるレートマッチングのフローチャー卜を説明するために示す図である。
【００４９】
次に、図４を参照して本発明によるレートマッチングのフローチャー卜について説明する。
【００５０】
まず、スタート後のステップＳ１において、初期化処理として各パラメータ（セレクタ番号，Ｄ，Ｒ，ＮＤ，出力データサイズ数）の初期化処理が行われる。
【００５１】
次に、ステップＳ２、ステップＳ１４において、繰返し（１）：ＳＴＡＲＴと繰返し  （１）：ＥＮＤによるレートマッチング後データサイズの繰返し処理が行われる。
【００５２】
次に、ステップＳ３、ステップＳ１２において、繰返し（２）：ＳＴＡＲＴと繰返し  （２）：ＥＮＤによる列数Ｃの繰返し処理が行われる。
【００５３】
次に、ステップＳ８、ステップＳ１１において、繰返し（３）：ＳＴＡＲＴと繰返し  （３）：ＥＮＤによる列数Ｒの繰返し処理が行われる。
【００５４】
この場合、ＮＵＬＬが有る列については、１回少ない繰返し回数となる。
【００５５】
以上のような繰返し（１）、繰返し（２）、繰返し（３）を繰返すことにより、ブロックインターリーブされたデータを巡回しながら出力する（図２参照）。
【００５６】
次に、ステップＳ４において、列並び替えオフセット更新処理として、ＮＤ分オフセットされている入力データの格納位置をインターリーブパターンＰ［ｉ］から補正する処理が行われる。
【００５７】
次に、ステップＳ５において、条件（１）として、インターリーブパターンＰ［ｉ］の列の、ＮＵＬＬの有無をチエックする処理が行われる。
【００５８】
ＮＵＬＬ無しの場合、ステップＳ６に遷移する。
【００５９】
ＮＵＬＬ有りの場合、ステップＳ７に遷移する。
【００６０】
次に、ステップＳ６において、繰返しオフセット更新（１）として、ＮＵＬＬ無しなので、繰返しオフセット（ｔｍｐ）に０を設定する処理が行われる。
【００６１】
次に、ステップＳ７において、繰返しオフセット更新（２）として、ＮＵＬＬ有りなので、繰返しオフセット（ｔｍｐ）に１を設定する処理が行われる。
【００６２】
次に、ステップ９において、データ出力処理として、メモリ３２の読み出しアドレスを計算し、メモリ３２から該読み出しアドレスに格納されているデータを読み出す処理が行われる。
【００６３】
次に、ステップ１０において、出力データ数更新処理として、出力データ数をインクリメントする処理が行われる。
【００６４】
次に、ステップ１３において、セレクタ切り換え処理として、セレクタ３５で用いるセレクタ番号を生成するが行われる。
【００６５】
このセレクタ番号は、１回のインターリーブ処理後にインクリメントされる。
【００６６】
なお、本発明は、上記しかつ図示した実施の形態に限定されることなく、本発明の要旨を逸脱しない範囲で、種々の変形や適用が可能であることは言うまでもない。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置の構成を説明するために示す要部のブロック図である。
【図２】図２は、本発明によるインターリーバの出力例を説明するために示す図である。
【図３】図３は、本発明によるＢＣＨにおけるメモリ低減レートマッチング処理装置と図８に示す従来技術とを比較したメモリ使用内訳を示す図である。
【図４】図４は、本発明によるレートマッチングのフローチャー卜を説明するために示す図である。
【図５】図５は、非特許文献１に開示されているＬＴＥにおける下りチャンネルにおけるＢＣＨにおけるトランスポートチャネルプロセスを示すブロック図である。
【図６】図６は、図５のチャネルコーディング部２を詳細に示すブロック図であって、レート１／３テールバインディング畳み込み符号によるエンコードを用いる例である。
【図７】図７は、図５のレートマッチング部３を詳細に示すブロック図であって、ＢＣＨと、ＤＬ−ＣＣＨのレートマッチングの例である。
【図８】図８は、図７を元に従来技術として想定されるＢＣＨレートマッチング処理装置の構成例を説明するために示すブロック図である。
【図９】図９は、上記特許文献１に開示されているインターリーブ処理装置の構成を説明するために示すブロック図である。
【符号の説明】
【００６８】
３１…ビットコレクタ、
３２…メモリ、
３３…インターリーバ、
３４…ビットスプリッタ、
３５…セレクタ。
【図１】
2009231979.tif 000003
【図２】
2009231979.tif 000004
【図３】
2009231979.tif 000005
【図４】
2009231979.tif 000006
【図５】
2009231979.tif 000007
【図６】
2009231979.tif 000008
【図７】
2009231979.tif 000009
【図８】
2009231979.tif 000010
【図９】
2009231979.tif 000011