(57)【要約】【課題】簡易なプロセスで得ることができる強誘電耐メモリ装置およびその製造方法を提供する。【解決手段】本発明に係る強誘電体メモリ装置１００は、半導体層１０と、半導体層１０に形成され、ソース２２ａまたはドレイン２２ｂを構成する拡散層２２、およびゲート２４を有するトランジスタ２０と、拡散層２２およびゲート２４の上方に形成され、拡散層２２の上方に開口部２８ａを有する保護層２８と、開口部２８ａに、下部電極層３２、強誘電体層３４および上部電極層３６を順に積層して形成された強誘電体キャパシタ３０と、を含み、下部電極層３２は、拡散層２２と直接的に接続されている。【選択図】図１
2009124017.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成され、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタと、
前記拡散層および前記ゲートの上方に形成され、前記拡散層の上方に開口部を有する保護層と、
前記開口部に、下部電極層、強誘電体層および上部電極層を有する強誘電体キャパシタと、を含み、
前記下部電極層は、前記拡散層と直接的に接続されている、強誘電体メモリ装置。
【請求項２】
請求項１において、
前記拡散層の上方に形成されたシリサイド層を有し、
前記下部電極層は、前記シリサイド層を介して、前記拡散層と接続されている、強誘電体メモリ装置。
【請求項３】
請求項１または２において、
前記下部電極層の下にバリアメタル層を有する、強誘電体メモリ装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記トランジスタが形成される領域を画定する素子分離領域と、
前記上部電極層の上方に形成されたコンタクト部と、を有し、
前記コンタクト部は、前記素子分離領域の上方に位置する、強誘電体メモリ装置。
【請求項５】
請求項４において、
前記素子分離領域は、トレンチ絶縁層またはセミリセスＬＯＣＯＳ層からなる、強誘電体メモリ装置。
【請求項６】
半導体層と、
前記半導体層に形成された素子分離領域と、
前記半導体層に形成され、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタと、
前記トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層に形成され、下部電極層、強誘電体層および上部電極層を有する強誘電体キャパシタと、
前記強誘電体キャパシタ上、かつ、前記素子分離領域上方に形成されたコンタクト部と、を含む強誘電体メモリ装置。
【請求項７】
請求項６において、
前記拡散層と接するように形成されたシリサイド層と、
前記シリサイド層と接するように形成されたバリアメタル層と、をさらに含み、
前記下部電極層は前記バリアメタル層と接している、強誘電体メモリ装置。
【請求項８】
請求項６または７において、
前記下部電極層と前記拡散層との間には、コンタクト部が形成されていない、強誘電体メモリ装置。
【請求項９】
請求項６ないし８のいずれかにおいて、
前記層間絶縁層は、前記トランジスタと同じ層に形成されている、強誘電体メモリ装置。
【請求項１０】
請求項６ないし９のいずれかにおいて、
前記層間絶縁層は、第１層目の層間絶縁層である、強誘電体メモリ装置。
【請求項１１】
半導体層に、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタを形成する工程と、
前記半導体層の上方に保護層を形成する工程と、
前記保護層において、前記拡散層の上方に開口部を形成する工程と、
前記開口部に、下部電極層、強誘電体層および上部電極層を順に積層して強誘電体キャパシタを形成する工程と、を含み、
前記下部電極層は、前記拡散層と直接的に接続するように形成される、強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
スタック構造の強誘電体キャパシタとして、選択トランジスタの一方に接続されたコンタクト部上に強誘電体キャパシタが形成され、選択トランジスタの他方に接続されたコンタクト部上にビット配線が形成される構造が知られている。しかしながら、この構造では、強誘電体キャパシタと選択トランジスタを接続させるためにコンタクト部を形成する必要がある。そのため、製造プロセスの複雑化を招くことが考えられる。
【特許文献１】特開２００４−６５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、簡易なプロセスで得ることができる強誘電体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る強誘電体メモリ装置は、
半導体層と、
前記半導体層に形成され、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタと、
前記拡散層および前記ゲートの上方に形成され、前記拡散層の上方に開口部を有する保護層と、
前記開口部に、下部電極層、強誘電体層および上部電極層を有する強誘電体キャパシタと、を含み、
前記下部電極層は、前記拡散層と直接的に接続されている。
【０００５】
本発明に係る強誘電体メモリ装置は、下部電極層が拡散層と直接的に接続されているため、簡易なプロセスで得ることができる。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
本発明に係る強誘電体メモリ装置において、
前記拡散層の上方に形成されたシリサイド層を有し、
前記下部電極層は、前記シリサイド層を介して、前記拡散層と接続されていることができる。
【０００８】
本発明に係る強誘電体メモリ装置において、
前記下部電極層の下にバリアメタル層を有することができる。
【０００９】
本発明に係る強誘電体メモリ装置において、
前記トランジスタが形成される領域を画定する素子分離領域と、
前記上部電極層の上方に形成されたコンタクト部と、を有し、
前記コンタクト部は、前記素子分離領域の上方に位置することができる。
【００１０】
本発明に係る強誘電体メモリ装置において、
前記素子分離領域は、トレンチ絶縁層またはセミリセスＬＯＣＯＳ層からなることができる。
【００１１】
本発明に係る強誘電体メモリ装置は、
半導体層と、
前記半導体層に形成された素子分離領域と、
前記半導体層に形成され、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタと、
前記トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層に形成され、下部電極層、強誘電体層および上部電極層を有する強誘電体キャパシタと、
前記強誘電体キャパシタ上、かつ、前記素子分離領域上方に形成されたコンタクト部と、を含む。
【００１２】
本発明に係る強誘電体メモリ装置において、
前記拡散層と接するように形成されたシリサイド層と、
前記シリサイド層と接するように形成されたバリアメタル層と、をさらに含み、
前記下部電極層は前記バリアメタル層と接していることができる。
【００１３】
本発明に係る強誘電体メモリ装置において、
前記下部電極層と前記拡散層との間には、コンタクト部が形成されていないことができる。
【００１４】
本発明に係る強誘電体メモリ装置において、
前記層間絶縁層は、前記トランジスタと同じ層に形成されていることができる。
【００１５】
本発明に係る強誘電体メモリ装置において、
前記層間絶縁層は、第１層目の層間絶縁層であることができる。
【００１６】
本発明に係る強誘電体メモリ装置の製造方法は、
半導体層に、ソースまたはドレインを構成する拡散層、およびゲートを有するトランジスタを形成する工程と、
前記半導体層の上方に保護層を形成する工程と、
前記保護層において、前記拡散層の上方に開口部を形成する工程と、
前記開口部に、下部電極層、強誘電体層および上部電極層を順に積層して強誘電体キャパシタを形成する工程と、を含み、
前記下部電極層は、前記拡散層と直接的に接続するように形成される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１８】
１．第１の実施形態
１．１．第１の実施形態に係る強誘電体メモリ装置
図１は、第１の実施形態に係る強誘電体メモリ装置１００を模式的に示す断面図である。
【００１９】
強誘電体メモリ装置１００は、図１に示すように、半導体層１０と、トランジスタ２０と、保護層２８と、強誘電体キャパシタ３０と、を含む。半導体装置１００は、さらに、素子分離領域１２と、シリサイド層２６と、バリアメタル層３１と、水素バリア層３８と、を有することができる。
【００２０】
半導体層１０は、例えば、単結晶シリコン基板を用いることができる。
【００２１】
素子分離領域１２は、半導体層１０に形成される。素子分離領域１２は、例えば、トレンチ絶縁層、セミリセスＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層、ＬＯＣＯＳ層からなることができるが、素子分離領域１２の上方に強誘電体キャパシタ３０が形成される場合があることを考慮すると、表面の平坦性が高いトレンチ絶縁層またはセミリセスＬＯＣＯＳ層からなることが好ましい。素子分離領域１２は、半導体層１０を電気的に絶縁分離する機能を有する。
【００２２】
トランジスタ２０は、素子分離領域１２によって画定された領域に形成される。トランジスタは、ソース２２ａまたはドレイン２２ｂを構成する拡散層２２、およびゲート２４を有する。拡散層２２は、例えば、所定の導電型の不純物を拡散させた領域である。ゲート２４は、ソース２２ａとドレイン２２ｂとの間の半導体層１０の上に形成される。ゲート２４は、例えば、ゲート絶縁層２４ａと、ゲート絶縁層２４ａの上に形成されたゲート電極２４ｂと、ゲート電極２４ｂの側面に形成されたサイドウォール２４ｃと、を有することができる。ゲート絶縁層２４ａおよびサイドウォール２４ｃは、例えば、酸化シリコンからなることができる。ゲート電極２４ｂは、例えば、ポリシリコンからなることができる。トランジスタ２０は、ゲート電極２４ｂに加えられた電位により、例えば、ソース２２ａとドレイン２２ｂとの間の半導体層１０に形成されるチャネルを流れる電流を、制御する機能を有する。
【００２３】
シリサイド層２６は、拡散層２２の上に形成される。シリサイド層２６は、例えば、コバルト、チタン、ニッケルなどのシリサイド化材料と、シリコンとの化合物からなる。シリサイド層２６の厚さは、例えば、２０ｎｍ〜５０ｎｍとすることができる。
【００２４】
保護層２８は、ゲート２２およびシリサイド層２６の上に形成される。保護層２８は、素子分離領域１２の上に形成されてもよい。保護層２８は、例えば、窒化シリコン、酸化窒化シリコンからなることができる。保護層２８の厚さは、例えば、５０ｎｍ〜２００ｎｍとすることができる。保護層２８は、例えば、後述する強誘電体層３４の結晶化のための酸化雰囲気における熱処理により、ゲート２２が酸化されることを防止する機能を有する。保護層２８は、シリサイド層２６の上に形成された開口部２８ａを有する。開口部２８ａは、ソース２２ａもしくはドレイン２２ｂの上方どちらかに１つ形成されてもよいし、図示はしないが、ソース２２ａおよびドレイン２２ｂの上方にそれぞれ１つずつ形成されてもよい。
【００２５】
なお、保護層２８には、後述するコンタクトホール５２、５３が形成されることができる。
【００２６】
強誘電体キャパシタ３０は、開口部２８ａに形成される。強誘電体キャパシタ３０は、層間絶縁層４０に形成されることができる。強誘電体キャパシタ３０は、下部電極層３２と、強誘電体層３４と、上部電極層３６と、を有する。
【００２７】
下部電極層３２は、シリサイド層２６の上に形成される。下部電極層３２は、シリサイド層２８を介して、拡散層２２と直接的に接続される。ここで「直接的に接続」とは、例えばコンタクト部や配線を介することなく、下部電極層３２が拡散層２２と電気的に接続されることを意味する。下部電極層３２の幅は、開口部２８ａの幅より、大きくてもよいし、小さくてもよい。下部電極層３２は、図示のように、保護層２８の上にも形成されることができる。下部電極層３２は、例えば、白金、イリジウム、それらの合金、それらの導電性酸化物からなることができる。下部電極層３２は、前記例示した材料の単層でもよいし、複数の材料を積層した構造であってもよい。下部電極層３２の厚さは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
【００２８】
下部電極層３２の下には、バリアメタル層３１が形成されることができる。バリアメタル層３１は、例えば、チタンアルミニウム、窒化チタンアルミニウムからなることができる。バリアメタル層３１の厚さは、例えば、５０ｎｍ〜１００ｎｍとすることができる。バリアメタル層３１は、例えば、下部電極層３２を構成する物質とシリサイド層２６を構成する物質とが、反応することを防止する機能を有する。また、バリアメタル層３１は、例えば、下部電極層３２とシリサイド層２６との密着性を高める機能を有する。
【００２９】
強誘電体層３４は、下部電極層３２の上に形成される。強誘電体層３４は、ペロブスカイト型酸化物の強誘電体材料からなることができる。強誘電体層３４は、例えば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、ニオブ酸チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３：ＰＺＴＮ）からなることができる。強誘電体層３４の厚さは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
【００３０】
上部電極層３６は、強誘電体層３４の上に形成される。上部電極層３６は、例えば、白金、イリジウム、それらの合金、それらの導電性酸化物などからなることができる。上部電極層３６は、前記例示した材料の単層でもよいし、複数の材料を積層した構造であってもよい。上部電極層３６の厚さは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
【００３１】
水素バリア層３８は、上部電極層３６の上面と、上部電極層３６、強誘電体層３４、下部電極層層３２およびバリアメタル層３１の側面と、を被覆するように形成される。水素バリア層３８は、保護層２８の上に形成されてもよい。水素バリア層３８は、例えば、酸化アルミニウム、酸化チタンからなることができる。水素バリア層３８の厚さは、例えば、１０ｎｍ〜１００ｎｍとすることができる。水素バリア層３８は、水素などの還元種から、強誘電体キャパシタ３０を保護する機能を有する。
【００３２】
なお、水素バリア層３８には、後述するコンタクトホール５１が形成されることができる。
【００３３】
強誘電体メモリ装置１００は、さらに、層間絶縁層４０と、コンタクトホール５１〜５３と、コンタクトバリア層６１〜６３と、コンタクト部７１〜７３と、配線８１〜８３と、を有することができる。
【００３４】
層間絶縁層４０は、トランジスタ２０および強誘電体キャパシタ３０を覆うように、全面に形成される。具体的には、層間絶縁層４０は、保護層２８および水素バリア層３８の上に形成されることができる。層間絶縁層４０は、トランジスタ２０と同じ層に形成されることができ、第１層目の層間絶縁層であることができる。層間絶縁層４０は、例えば、酸化シリコンからなることができる。層間絶縁層４０の厚さは、例えば、１μｍ〜２μｍとすることができる。
【００３５】
コンタクトホール５１は、層間絶縁層４０および上部電極層３６上の水素バリア層３８を貫通して形成される。コンタクトホール５２は、層間絶縁層４０およびゲート電極２４ｂ上の保護層２８を貫通して形成される。コンタクトホール５３は、層間絶縁層４０およびシリサイド層２６上の保護層２８を貫通して形成される。
【００３６】
コンタクトバリア層６１〜６３は、コンタクトホール５１〜５３の内面と、コンタクトホール５１〜５３の底面である上部電極層３６の上面、ゲート電極２４ｂの上面およびシリサイド層２６の上面と、にそれぞれ形成される。コンタクトバリア層６１〜６３は、例えば、窒化チタンからなることができる。コンタクトバリア層６１〜６３の厚さは、例えば、１０ｎｍ〜１００ｎｍとすることができる。コンタクトバリア層６１〜６３は、例えば、コンタクト部７１〜７３を構成する物質と上部電極層３６などを構成する物質とが反応することを防止する機能を有する。また、コンタクトバリア層６１〜６３は、例えば、コンタクト部７１〜７３が酸化されることを防止する機能を有する。
【００３７】
コンタクト部７１〜７３は、コンタクトバリア層６１〜６３で被覆されたコンタクトホール５１〜５３にそれぞれ形成される。コンタクト部７１〜７３の上には、配線８１〜８３がそれぞれ形成される。コンタクト部７１〜７３および配線８１〜８３は、例えば、アルミニウムを含んだ導電材料からなることができる。コンタクト部７１〜７３によって、配線８１〜８３と、上部電極層３６、ゲート電極２４ｂおよびシリサイド層２６と、をそれぞれ電気的に接続することができる。
【００３８】
第１の実施形態に係る強誘電体メモリ装置１００は、例えば、以下のような特徴を有する。
【００３９】
強誘電体メモリ装置１００は、保護層２８の開口部２８ａに、強誘電体キャパシタ３０が形成され、下部電極層３２が拡散層２２と直接的に接続されることができる。すなわち、下部電極層３２は、コンタクト部や配線を介することなく、拡散層２２と電気的に接続されることができる。そのため、強誘電体メモリ装置１００は、簡易な構造を有し、安価に形成されることができる。
【００４０】
強誘電体メモリ装置１００は、拡散層２２およびゲート２４の上方に形成された保護層２８を有することができる。これにより、例えば、強誘電体層３４の結晶化のための酸化雰囲気における熱処理により、ゲート２２が酸化されることを防止することができる。
【００４１】
強誘電体メモリ装置１００は、下部電極層３２の下に、バリアメタル層３１を有することができる。これにより、例えば、下部電極層３２を構成する物質とシリサイド層２６を構成する物質とが反応することを防止することができる。また、例えば、下部電極層３２とシリサイド層２６との密着性を高めることができる。
【００４２】
１．２．第１の実施形態に係る強誘電体メモリ装置の製造方法
次に、第１の実施形態に係る強誘電体メモリ装置の製造方法について、図面を参照しながら説明する。図２〜８は、第１の実施形態に係る強誘電体メモリ装置１００の製造工程を概略的に示す断面図である。
【００４３】
図２に示すように、半導体層１０に素子分離領域１２を形成する。素子分離領域１２は、例えば、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、セミリセスＬＯＣＯＳ法、ＬＯＣＯＳ法により形成されることができるが、素子分離領域１２の上方に強誘電体キャパシタ３０が形成される場合があることを考慮すると、表面の平坦性が高いＳＴＩ法で形成されるトレンチ絶縁層、またはセミリセスＬＯＣＯＳ法で形成されるセミリセスＬＯＣＯＳ層からなることが好ましい。
【００４４】
次に、素子分離領域１２に画定された領域に、拡散層２２およびゲート２４を有するトランジスタ２０を形成する。拡散層２２は、ソース２２ａおよびドレイン２２ｂを構成するように、公知の技術により、形成されることができる。ゲート２４は、ゲート絶縁層２４ａ、ゲート電極２４ｂおよびサイドウォール２４ｃを有するように、公知の技術により、形成されることができる。
【００４５】
次に、拡散層２２の上にシリサイド層２６を形成する。シリサイド層２６の形成は、まず、シリサイド用金属を全面に形成する。その後、シリサイド化反応を起こすための熱処理を行う。そして、未反応の金属を除去することにより、シリサイド層２６を形成することができる。
【００４６】
なお、シリサイド層２６は、トランジスタ２０が形成される前に、形成されてもよい。
【００４７】
図３に示すように、全面に保護層２８を形成する。保護層２８は、例えば、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００４８】
図４に示すように、シリサイド層２６上の保護層２８をパターニングして、開口部２８ａを形成する。パターニングは、例えば、公知のフォトリソグラフィ技術およびエッチング技術により行われる。
【００４９】
図５に示すように、全面に、下部電極層３２ａ、強誘電体層３４ａおよび上部電極層３６ａをこの順で形成する。下部電極層３２ａおよび上部電極層３６ａは、例えば、スパッタ法、めっき法、真空蒸着法により形成される。強誘電体層３４ａは、例えば、ゾルゲル法、ＣＶＤ法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成される。強誘電体層３４ａは、結晶化のために酸化雰囲気中で熱処理されることができる。熱処理の温度は、例えば、７００℃程度であることができる。熱処理は、強誘電体層３４ａをパターニングした後に行ってもよい。
【００５０】
なお、下部電極層３２ａを形成する前に、全面にバリアメタル層３１ａを形成することができる。バリアメタル層３１ａは、例えば、スパッタ法、ＣＶＤ法により形成される。
【００５１】
図６に示すように、上部電極層３６ａ、強誘電体層３４ａおよび下部電極層３２ａをパターニングして、上部電極層３６、強誘電体層３４および下部電極層３２を有する強誘電体キャパシタ３０を形成する。また、バリアメタル層３１ａをパターニングして、バリアメタル層３１を形成する。パターニングは、例えば、公知のフォトリソグラフィ技術およびエッチング技術により行われる。なお、パターニングは、上部電極層３６ａ、強誘電体層３４ａ、下部電極層３２ａおよびバリアメタル層３１ａを一括して行ってもよいし、各層の形成後に行ってもよい。
【００５２】
図７に示すように、上部電極層３６の上面と、上部電極層３６、強誘電体層３４、下部電極層層３２およびバリアメタル層３１の側面と、を被覆するように水素バリア層３８を形成する。水素バリア層３８は、例えば、ＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）法、ＣＶＤ法により形成される。なお、図示はしないが、水素バリア層３８は、保護層２８の全面を被覆するように形成されてもよい。
【００５３】
次に、トランジスタ２０および強誘電体キャパシタ３０を覆うように、全面に層間絶縁層４０を形成する。層間絶縁層４０は、例えば、スピンコート法により形成される。
【００５４】
図８に示すように、層間絶縁層４０と、上部電極層３６上の水素バリア層３８、ゲート電極２４ｂ上の保護層２８およびシリサイド層２６上の保護層２８と、をパターニングして、コンタクトホール５１〜５３を形成する。パターニングは、例えば、公知のフォトリソグラフィ技術およびエッチング技術により行われる。
【００５５】
図１に示すように、コンタクトホール５１〜５３の側面と、コンタクトホール５１〜５３の底面である上部電極層３６の上面、ゲート電極２４ｂの上面および拡散層２２の上面と、にコンタクトバリア層６１〜６３をそれぞれ形成する。コンタクトバリア層６１〜６３は、例えば、スパッタ法、ＣＶＤ法により形成される。
【００５６】
次に、コンタクトバリア層６１〜６３で被覆されたコンタクトホール５１〜５３に、コンタクト部７１〜７３をそれぞれ形成する。コンタクト部７１〜７３は、例えば、スパッタ法、めっき法により形成される。
【００５７】
次に、コンタクト部７１〜７３の上に、配線８１〜８３をそれぞれ形成する。配線８１〜８３は、例えば、スパッタ法、めっき法により形成される。
【００５８】
以上により、強誘電体メモリ装置１００を製造することができる。
【００５９】
第１の実施形態に係る強誘電体メモリ装置１００の製造方法は、例えば、以下の特徴を有する。
【００６０】
強誘電体メモリ装置１００の製造方法によれば、保護層２８の開口部２８ａに、強誘電体キャパシタ３０が形成され、下部電極層３２が拡散層２２と直接的に接続するように形成されることができる。すなわち、例えば、下部電極層３２と拡散層２２とを電気的に接続させるためのコンタクト部や配線を形成する必要がない。そのため、簡易なプロセスで、強誘電体メモリ装置１００を製造することができる。
【００６１】
２．第２の実施形態
２．１．第２の実施形態に係る強誘電体メモリ装置
図９は、第２の実施形態に係る強誘電体メモリ装置２００を模式的に示す断面図である。以下、第１の実施形態に係る強誘電体メモリ装置１００と実質的に同一の材料については同一の符号を付し、その詳細な説明を省略する。
【００６２】
強誘電体メモリ装置２００は、図９に示すように、強誘電体キャパシタ２３０が、拡散層２２の上方の第１領域２０１、および素子分離領域１２の上方の第２領域２０２に形成され、コンタクト部７１が第２領域２０２に形成されることが、強誘電体メモリ装置１００と異なる。ここで、例えば、強誘電体メモリ装置１００の強誘電体キャパシタ３０も、第１領域２０１および第２領域２０２に形成されることができるが、強誘電体キャパシタ２３０は、例えば、強誘電体キャパシタ３０に比べて、第２領域２０２に形成される割合が大きい。すなわち、強誘電体キャパシタ２３０は、例えば、強誘電体キャパシタ３０に比べて、その幅を大きくすることができる。
【００６３】
第２領域２０２に形成される保護層２８は、開口部を有さないことができる。そのため、第２領域２０２に形成される下部電極層２３２は、第１領域２０１に形成される下部電極層２３２に比べて、表面の平坦性が高い。これにより、第２領域２０２に形成される下部電極層２３２上に形成される強誘電体層２３４は、第１領域２０１に形成される強誘電体層２３４に比べて、結晶性が高く、還元種などからダメージを受け難くなることができる。
【００６４】
なお、前述のように、素子分離領域１２は、表面の平坦性が高いトレンチ絶縁層またはセミリセスＬＯＣＯＳ層からなることが好ましい。
【００６５】
第２の実施形態に係る強誘電体メモリ装置２００は、例えば、以下の特徴を有する。
【００６６】
強誘電体メモリ装置２００は、コンタクト部７１が素子分離領域１２の上方の第２領域２０２に形成されることができる。第２領域２０２に形成される強誘電体層２３４は、第１領域２０１に形成される強誘電体層２３４に比べ、平坦性の高い下部電極層２３２上に形成されている。これにより、例えばコンタクト部７１が形成されているコンタクトホール５１の部分から還元種などが混入しても、コンタクト部７１の下方であるの強誘電体層２３４はダメージを受け難く、信頼性の高い強誘電体キャパシタ２３０を得ることができる。
【００６７】
強誘電体メモリ装置２００は、第１領域２０１に比べ、表面の平坦性が高い第２領域２０２に形成された下部電極層２３２上に強誘電体層２３４が形成されていることができる。そのため、強誘電体層２３４全体として高い結晶性を有することができ、強誘電体特性が良好な強誘電体キャパシタ２３０を得ることができる。
【００６８】
強誘電体メモリ装置２００は、素子分離領域１２が、表面の平坦性が高いトレンチ絶縁層またはセミリセスＬＯＣＯＳ層からなることができる。そのため、表面の平坦性の高い下部電極層２３２上に、強誘電体層２３４が形成されることができる。
【００６９】
２．２．第２の実施形態に係る強誘電体メモリ装置
第２の実施形態に係る強誘電体メモリ装置の製造方法は、強誘電体キャパシタ２３０が、拡散層２２の上方の第１領域、および素子分離領域１２の上方の第２領域に形成され、第２領域にコンタクト部７１が形成されること以外は、第１の実施形態に係る強誘電体メモリ装置の製造方法と基本的に同じである。よって、その説明を省略する。
【００７０】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態に係る強誘電体メモリ装置を模式的に示す断面図。
【図２】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図３】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図４】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図５】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図６】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図７】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図８】第１の実施形態に係る強誘電体メモリ装置の製造工程を模式的に示す断面図。
【図９】第２の実施形態に係る強誘電体メモリ装置を模式的に示す断面図。
【符号の説明】
【００７２】
１０  半導体層、１２  素子分離領域、２０  トランジスタ、２２  拡散層、２２ａ  ソース、２２ｂ  ドレイン、２４  ゲート、２４ａ  ゲート絶縁層、２４ｂ  ゲート電極、２４ｃ  サイドウォール、２６  シリサイド層、２８  保護層、２８ａ  開口部、３０  強誘電体キャパシタ、３１  バリアメタル層、３２  下部電極層、３４  強誘電体層、３６  上部電極層、３８  水素バリア層、４０  層間絶縁層、５１〜５３  コンタクトホール、６１〜６３  コンタクトバリア層、７１〜７３  コンタクト部、８１〜８３  配線、１００  強誘電体メモリ装置、２００  強誘電体メモリ装置、２０１  第１領域、２０２  第２領域、２３０  強誘電体キャパシタ、２３２  下部電極層、２３４  強誘電体層、２３６  上部電極層
【図１】
2009124017.tif 000003
【図２】
2009124017.tif 000004
【図３】
2009124017.tif 000005
【図４】
2009124017.tif 000006
【図５】
2009124017.tif 000007
【図６】
2009124017.tif 000008
【図７】
2009124017.tif 000009
【図８】
2009124017.tif 000010
【図９】
2009124017.tif 000011