(57)【要約】【課題】微小なコンタクトを形成する場合でも、コンタクト抵抗の上昇を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１０上に狭い間隔で配置された複数のゲート電極１２と、当該ゲート電極１２を被覆する層間絶縁膜２０とを備える。層間絶縁膜２０は、互いに隣接するゲート電極１２間を充填するとともに、ゲート電極１２上での膜厚が、半導体基板１０の平坦面上での膜厚よりも薄い吸湿性絶縁膜１５と、吸湿性絶縁膜１５上に形成された非吸湿性絶縁膜１６とを備える。この構造によれば、ゲート電極１２間に微小なコンタクトを形成する場合でも、吸湿性絶縁膜１５から放出されるＨ2Ｏに起因するコンタクト抵抗の増大を抑制することができる。【選択図】図１
2009054683.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の突部と、前記複数の突部を被覆する層間絶縁膜と、前記突部の間で前記層間絶縁膜を貫通する貫通孔と、前記貫通孔を充填する導電体プラグとを備える半導体装置において、
前記層間絶縁膜が、
互いに隣接する前記突部の間を充填するとともに、前記突部上での膜厚が前記半導体基板の平坦面上での膜厚よりも薄い吸湿性絶縁膜と、
前記吸湿性絶縁膜上に形成された非吸湿性絶縁膜と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記複数の突部が前記半導体基板上に形成されたゲート電極である請求項１記載の半導体装置。
【請求項３】
前記吸湿性絶縁膜がＯ3−ＴＥＯＳ膜である請求項１または２記載の半導体装置。
【請求項４】
前記互いに隣接する突部の間の前記半導体基板表面に、高融点金属シリサイド層が形成された請求項１または２記載の半導体装置。
【請求項５】
前記突部上の前記吸湿性絶縁膜の膜厚は、５ｎｍ以上である請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記非吸湿性絶縁膜がプラズマＴＥＯＳ膜である請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記貫通孔の直径が８０ｎｍ以下である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を被覆する吸湿性絶縁膜を形成する工程と、
前記吸湿性絶縁膜上に、第１の非吸湿性絶縁膜を形成する工程と、
前記吸湿性絶縁膜と前記第１の非吸湿性絶縁膜との積層膜の表面を平坦化することにより、前記ゲート電極上の前記吸湿性絶縁膜を表面に露出させるとともに、当該吸湿性絶縁膜の膜厚を減少させる工程と、
平坦化された前記積層膜上に、第２の非吸湿性絶縁膜を形成する工程と、
前記第２の非吸湿性絶縁膜および前記平坦化時に膜厚を減少させた吸湿性絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔に導電体を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記吸湿性絶縁膜がＯ3−ＴＥＯＳ膜である請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第１の非吸湿性絶縁膜がプラズマＴＥＯＳ膜である請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第２の非吸湿性絶縁膜がプラズマＴＥＯＳ膜である請求項８記載の半導体装置の製造方法。
【請求項１２】
前記平坦化工程は、前記吸湿性絶縁膜と前記第１の非吸湿性絶縁膜とを同時に平坦化する請求項８記載の半導体装置の製造方法。
【請求項１３】
前記平坦化が化学的機械的研磨により実施される請求項８記載の半導体装置の製造方法。
【請求項１４】
前記平坦化がドライエッチングによるエッチバックにより実施される請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（以下、半導体装置という。）において、集積度の向上および電気特性向上のため、デザインルールの縮小が継続して行われている。また、近年の半導体装置では、多層配線構造が採用され、各配線層間に層間絶縁膜が配置されている。図５は、このような層間絶縁膜を備えた従来の半導体装置の構造を示す断面図である。
【０００３】
図５に示す半導体装置では、半導体基板５０上に、複数のゲート電極５２が配置されている。各ゲート電極５２は、薄いゲート絶縁膜５１を介して半導体基板５０上に形成されている。また、各ゲート電極５２の両側には、絶縁膜からなるサイドウォール５３が形成されている。近年の微細パターンを備えた半導体装置では、半導体基板５０上でゲート電極５２が近接して配置されることが多い。回路パターンのレイアウトにも依存するが、半導体基板５０上の一部の領域では、ゲート電極間５４（ここでは、サイドウォール５３間の最小間隔）が数十ｎｍ程度まで狭くなっている。
【０００４】
このようなゲート電極５２上には、ゲート電極５２と、ゲート電極５２よりも上層に形成される配線とを電気的に絶縁するための層間絶縁膜６０が形成されている。近年のゲート電極間５４が狭い半導体装置では、ゲート電極間５４をボイド等の欠陥を発生させることなく埋め込むため、層間絶縁膜６０として、下層から、吸湿性絶縁膜５５と非吸湿性絶縁膜５６とを順に堆積した積層膜が使用されている（例えば、特許文献１等参照。）。上層の非吸湿性絶縁膜５６は、その上面に配線等を形成するために平坦化されている。例えば、吸湿性絶縁膜５５には、Ｏ3（オゾン）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）とを原料として、定温ＣＶＤ（Chemical Vapor Deposition）法により形成される、Ｏ3−ＴＥＯＳ膜が使用される。また、非吸湿性絶縁膜５６には、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜が使用される。
【０００５】
また、図５では、層間絶縁膜６０に、層間絶縁膜６０よりも上層に形成される配線と、ゲート電極５２を含む半導体素子の一部である、半導体基板５０表面に形成された不純物領域（例えば、ソース領域やドレイン領域）とを電気的に接続するコンタクトが形成されている。コンタクトは、層間絶縁膜６０を貫通するコンタクトホール５７と、コンタクトホール５７の内部に充填されたコンタクトプラグ５８とで構成されている。
【０００６】
なお、図５に示す半導体装置は、半導体基板５０上にゲート電極５２およびサイドウォール５３を形成する工程、吸湿性絶縁膜５５を形成する工程、吸湿性絶縁膜５５上に非吸湿性絶縁膜５６を形成する工程、吸湿性絶縁膜５６を平坦化する工程、およびコンタクトを形成する工程を経て、形成される。
【０００７】
一方、図６は、吸湿性絶縁膜５５であるＯ3−ＴＥＯＳ膜と非吸湿性絶縁膜５６であるプラズマＴＥＯＳ膜との埋め込み特性を示す図である。ここで、埋め込み特性とは、絶縁膜を堆積したときに、ゲート電極のような配線パターン間にボイドを発生することなく埋め込むことができる最小のパターン間隔を指す。なお、図６は、図５のゲート電極５２の高さが１００ｎｍである場合のデータを示している。図６から、Ｏ3−ＴＥＯＳ膜は、プラズマＴＥＯＳ膜より埋め込み特性が優れ、ゲート電極間５４が２０ｎｍ以下の場合にも、良好な埋め込みができることが理解できる。このため、近年の微細化された半導体装置では、微小な配線間を埋め込む絶縁膜として広く使用されている。
【特許文献１】特開平８−５１１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のような微細パターンを備えた半導体装置では、コンタクトプラグ５８のコンタクト抵抗や不純物領域の抵抗が動作速度等を低下させる大きな要因となる。そのため、不純物領域が形成されたシリコン単結晶基板の表面に、ニッケルシリサイド（ＮｉＳｉ）層のような低抵抗の高融点金属シリサイド層が形成されている。図７は、コンタクトの寸法とコンタクト抵抗との関係を示す図である。ここで、コンタクト抵抗は、コンタクトプラグ５８とニッケルシリサイド層との間の接触抵抗である。なお、図７において、横軸がコンタクト径（コンタクトホール５７の内径）に対応し、縦軸がコンタクト抵抗に対応する。層間絶縁膜６０の総膜厚５９ａは２５０ｎｍであり、吸湿性絶縁膜５５の最大膜厚５９（半導体基板５０表面からゲート電極５２上に堆積された吸湿性絶縁膜５５の上面までの厚さ）は２００ｎｍである（図５参照。）。すなわち、ゲート電極５２上に堆積された吸湿性絶縁膜５５上に５０ｎｍの非吸湿性絶縁膜５６が堆積されている。図７に示すように、コンタクト径が小さくなるにつれコンタクト抵抗は大きくなる。特に、コンタクト径が８０ｎｍ以下にまで微細化されると、コンタクト抵抗の上昇が顕著になる。
【０００９】
また、図８は、コンタクト形成位置における、層間絶縁膜の総膜厚５９ａに占める吸湿性絶縁膜５５の膜厚の比率と上記コンタクト抵抗との関係を示す図である。図８において、横軸が膜厚比率に対応し、縦軸がコンタクト抵抗に対応する。層間絶縁膜の総膜厚５９ａは２５０ｎｍであり、コンタクト径は８０ｎｍである。図８に示すように、総膜厚５９ａに占める吸湿性絶縁膜５５の膜厚の比率が増加すると、コンタクト抵抗が増加する。本願発明者の解析によれば、これは、コンタクトホール５７を形成するためのドライエッチング中に、コンタクトホール５７の内面として露出した吸湿性絶縁膜５５から放出された水分（Ｈ2Ｏ）と半導体基板５０上のニッケルシリサイド層とが反応し、半導体基板表面が酸化されることに起因している。また、図８から、コンタクト抵抗の増大を抑制するためには、層間絶縁膜の総膜厚５９ａに占める吸湿性絶縁膜５５の比率が７０％以下である必要があることが理解できる。
【００１０】
従来、ゲート電極間５４をボイド等の欠陥を発生させることなく埋め込むために、半導体基板５０上に堆積する吸湿性絶縁膜５５の膜厚は、ゲート電極５２の高さと同等程度にされてきた。この条件を満足する状態で吸湿性絶縁膜５５を堆積すると、ゲート電極５２上には、ゲート電極５２の高さと同一の膜厚を有する吸湿性絶縁膜５５が堆積されることになる。すなわち、吸湿性絶縁膜５５の最大膜厚５９は、半導体基板５０の平坦な領域に堆積された吸湿性絶縁膜５５の膜厚の２倍になる。この場合、コンタクト形成位置における、層間絶縁膜６０の総膜厚５９ａに占める吸湿性絶縁膜５５の膜厚の割合は、例えば、層間絶縁膜６０の総膜厚５９ａが２５０ｎｍであり、ゲート電極５２の高さが１００ｎｍであるとき、２００／２５０×１００＝８０％になる。したがって、ゲート電極間５４における、層間絶縁膜の総膜厚５９ａに占める吸湿性絶縁膜５５の膜厚の比率は７０％を超えることになる。このため、図５に示したコンタクトホール５７（主として狭いゲート電極間５４に形成されるコンタクトホール５７）のドライエッチング中には、コンタクトホール５７の側壁から水分が放出され、その結果、コンタクト抵抗が上昇するという課題があった。また、このようなコンタクト抵抗の上昇は、ゲート電極間５４が数十ｎｍ程度と狭い場合に顕在化し、今後の半導体装置の微細化にともなってゲート電極間５４がより狭くなると、半導体装置の動作速度を大きく低下させることになる。
【００１１】
本発明は、上記従来の事情を鑑みて提案されたものであって、直径が８０ｎｍ以下の微小なコンタクトを形成した場合でも、コンタクト抵抗の上昇を抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は以下の技術的手段を採用している。まず、本発明は、半導体基板上に形成された複数の突部と、前記複数の突部を被覆する層間絶縁膜と、前記突部の間で前記層間絶縁膜を貫通する貫通孔と、前記貫通孔を充填する導電体プラグとを備える半導体装置を前提としている。そして、本発明に係る半導体装置は、層間絶縁膜が、互いに隣接する前記突部の間を充填するとともに、前記突部上での膜厚が、前記半導体基板の平坦面上での膜厚よりも薄い吸湿性絶縁膜と、吸湿性絶縁膜上に形成された非吸湿性絶縁膜とを備えている。ここで、吸湿性絶縁膜とは、Ｏ3−ＴＥＯＳ膜等の膜中に含まれる水分量が比較的多い膜を指す。また、非吸湿性絶縁膜とは、プラズマＴＥＯＳ膜等の膜中に含まれる水分量が比較的少ない膜を指す。
【００１３】
本構成によれば、コンタクト抵抗を増大させる原因となる吸湿性絶縁膜の膜厚を必要最小限になる。そのため、吸湿性絶縁膜を含む層間絶縁膜に微小なコンタクトを形成する場合でも、コンタクト抵抗の上昇を抑制することができる。この結果、コンタクト抵抗を安定化させることができ、半導体装置を高い製造歩留まりで安定して形成することができる。
【００１４】
上記構成において、複数の突部は、例えば、半導体基板上に形成されたゲート電極である。また、互いに隣接する突部の間の半導体基板表面には、高融点金属シリサイド層が形成されていてもよい。さらに、突部上の吸湿性絶縁膜の膜厚は、５ｎｍ以上であることが好ましい。本構成は、貫通孔の直径が８０ｎｍ以下である半導体装置に特に好適である。
【００１５】
一方、他の観点では、本発明は半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上にゲート電極が形成される。次いで、ゲート電極を被覆する吸湿性絶縁膜が形成される。吸湿性絶縁膜上には、第１の非吸湿性絶縁膜が形成される。続いて、吸湿性絶縁膜と第１の非吸湿性絶縁膜との積層膜の表面が平坦化される。このとき、上記ゲート電極上の吸湿性絶縁膜が表面に露出するとともに、当該吸湿性絶縁膜の膜厚が減少する。平坦化された前記積層膜上には、第２の非吸湿性絶縁膜が形成される。そして、第２の非吸湿性絶縁膜および平坦化時に膜厚を減少させた吸湿性絶縁膜を貫通する貫通孔が形成され、当該貫通孔に導電体が充填される。
【００１６】
吸湿性絶縁膜には、例えば、Ｏ3−ＴＥＯＳ膜を使用することができる。また、第１の非吸湿性絶縁膜には、例えば、プラズマＴＥＯＳ膜を使用することができ、第２の非吸湿性絶縁膜にも、プラズマＴＥＯＳ膜を使用することができる。また、上記平坦化は、例えば、化学的機械的研磨や、ドライエッチングによるエッチバック等により実施することができる。
【発明の効果】
【００１７】
本発明によれば、コンタクト抵抗を増大させる原因となる吸湿性絶縁膜の膜厚を必要最小限にすることができる。そのため、吸湿性絶縁膜を含む層間絶縁膜に微小なコンタクトを形成する場合であっても、コンタクト抵抗の上昇を抑制することができる。その結果、半導体装置を、高歩留まりで安定して生産することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して本発明の実施形態について説明する。以下の実施形態では、Ｏ3−ＴＥＯＳ膜からなる吸湿性絶縁膜およびプラズマＴＥＯＳ膜からなる非吸湿性絶縁膜の積層膜からなる層間絶縁膜を備えた半導体装置として本発明を具体化している。
【００１９】
図１は、本発明の一実施形態における半導体装置の要部構成を示す断面図である。図１に示すように、本実施形態の半導体装置は、シリコン単結晶基板からなる半導体基板１０上に薄いゲート絶縁膜１１を介して設けられた複数（図１では、３本）のゲート電極１２を備える。各ゲート電極１２の側面には、シリコン窒化膜やシリコン酸化膜等の絶縁膜からなるサイドウォール１３が設けられている。ここでは、ゲート電極間１４が数十ｎｍ程度になっている。なお、ゲート電極間１４は、互いに隣接するゲート電極１２に設けられたサイドウォール１３間の最小間隔である。
【００２０】
ゲート電極１２は、層間絶縁膜２０によって被覆されている。本実施形態では、層間絶縁膜２０は、Ｏ3−ＴＥＯＳ膜からなる吸湿性絶縁膜１５およびプラズマＴＥＯＳ膜からなる非吸湿性絶縁膜１６の積層膜で構成されている。吸湿性絶縁膜１５は、ゲート電極１２の直上に設けられている。本実施形態の半導体装置では、半導体基板１０の平坦面上の膜厚よりも、ゲート電極１２上の膜厚が薄くなる状態で吸湿性絶縁膜１５が設けられている。ここで、平坦面とは、周囲の凹凸の影響を受けることなく絶縁膜等の膜を平坦に堆積できる領域を指す。例えば、図１では、ゲート電極間１４以外の半導体基板１０上で、かつ、吸湿性絶縁膜１５が、ゲート電極１２と同程度の高さで堆積されている領域である。そして、当該吸湿性絶縁膜１５上に、非吸湿性絶縁膜１６が設けられている。非吸湿性絶縁膜１６の表面は全面にわたって平坦化されており、その上面に、上層の配線や上層の層間絶縁膜等が形成される。
【００２１】
また、層間絶縁膜２０には、当該層間絶縁膜２０よりも上層に設けられた配線と、半導体基板１０とを電気的に接続するためのコンタクトが設けられている。当該コンタクトは、層間絶縁膜２０を貫通するコンタクトホール１７と、コンタクトホール１７を充填する導電性のコンタクトプラグ１８とにより構成される。なお、図１では、３本のゲート電極のうち、図中において中央のゲート電極１２と右側のゲート電極１２との間の半導体基板１０に電気的に接続するコンタクトのみを図示している。
【００２２】
なお、互いに隣接するゲート電極１２間の半導体基板１０の表面部には、ゲート電極１２を含む半導体素子の一部である不純物領域（図示せず）が設けられている。例えば、半導体素子が電界効果トランジスタである場合、当該不純物領域はソース領域やドレイン領域である。当該不純物領域の表面には、高融点金属シリサイドであるニッケルシリサイド層が設けられている。
【００２３】
公知のように、このようなニッケルシリサイド層は、半導体基板１０上に、ゲート電極１２およびサイドウォール１３が形成された状態で、半導体基板１０の全面に高融点金属（ここでは、ニッケル）を堆積した後、熱処理を実施することで形成される。また、ゲート電極間１４が数十ｎｍ程度の狭い間隔で、ゲート電極１２が配置されるような半導体装置では、半導体装置の動作速度の低下を抑制するため、ゲート電極１２の抵抗を低くする必要がある。このため、Ｎ型あるいはＰ型多結晶シリコン等のシリコンを主成分とする材質でゲート電極１２が構成されている場合には、ゲート電極１２の表面部にもニッケルシリサイド層が形成される。
【００２４】
このようにゲート電極１２の表面部にもニッケルシリサイド層が形成されている場合、ニッケルシリサイド層を形成した後の半導体装置の製造工程で、ニッケルシリサイド層が露出すると工程汚染等の原因になる。そのため、ゲート電極１２上の吸湿性絶縁膜１５は、ゲート電極１２上のニッケルシリサイド層が露出しない最低限の膜厚を有する必要がある。このような膜厚は、５ｎｍであれば十分である。このため、本実施形態では、ゲート電極１２表面を被覆する吸湿性絶縁膜１５の最小膜厚を５ｎｍにしている。
【００２５】
本構成では、例えば、ゲート電極１２の高さが１００ｎｍであるとき、半導体基板１０の表面から吸湿性絶縁膜１５の最も高い位置（ゲート電極１２上の吸湿性絶縁膜１５の上面）までの厚さである最大膜厚１９は１０５ｎｍになる。すなわち、ゲート電極間１４での吸湿性絶縁膜１５の膜厚が１０５ｎｍになる。
【００２６】
図２は、ゲート電極高さが１００ｎｍである場合の、本構造と従来構造との、吸湿性絶縁膜の膜厚および層間絶縁膜の総膜厚に占める吸湿性絶縁膜の膜厚の比率を示す図である。なお、ここでは、本構造と従来構造とにおいて、ゲート電極１２上の吸湿性絶縁膜を被覆する非吸湿性絶縁膜の膜厚を同一（５０ｎｍ）にしている。図２において、左縦軸が吸湿性絶縁膜の膜厚に対応し、右縦軸が層間絶縁膜の総膜厚に占める吸湿性絶縁膜の膜厚の比率に対応する。従来構造では、ゲート電極５２上に、ゲート電極５２の高さと同程度の膜厚の吸湿性絶縁膜５５が形成されているため、吸湿性絶縁膜５５の最大膜厚は２００ｎｍ程度になっている（図５参照）。これに対し、本実施形態の構造によれば、吸湿性絶縁膜１５の最大膜厚は１０５ｎｍ程度である。すなわち、吸湿性絶縁膜１５の最大膜厚１９を、従来に比べて、ほぼ半減させることができる。この結果、ゲート電極間１４における層間絶縁膜２０の総膜厚（本実施形態では、１５５ｎｍ）に占める吸湿性絶縁膜１５の比率は、従来構造が８０％であったのに対し、本実施形態の構造では、１０５／１５５×１００＝６８％になる。すなわち、本実施形態の構造によれば、ゲート電極間１４における層間絶縁膜２０全体に占める吸湿性絶縁膜１５の比率を７０％以下にすることができる。
【００２７】
図３は、従来構造と本実施形態の構造とのそれぞれについての、コンタクト径とコンタクト抵抗との関係を示す図である。図３において、横軸がコンタクト径に対応し、縦軸がコンタクト抵抗に対応する。図３に点線で示すように、従来構造（ゲート電極間の吸湿性絶縁膜厚２００ｎｍ、層間絶縁膜総膜厚２５０ｎｍ）では、コンタクト径が８０ｎｍ以下になると、コンタクト抵抗の上昇が顕著になる。これに対し、本構成（ゲート電極間の吸湿性絶縁膜厚１０５ｎｍ、層間絶縁膜総膜厚１５５ｎｍ）では、図３に実線で示すように、コンタクト径が８０ｎｍ以下になっても、コンタクト抵抗の上昇が抑制されている。これは、吸湿性絶縁膜１５の膜厚が薄くなっているため、コンタクトホール１７の形成過程でコンタクトホール１７の内面として露出した吸湿性絶縁膜１５からコンタクトホール１７内へ放出されるＨ2Ｏの量を低減できるからである。このため、本実施形態の構造によれば、半導体基板１０、特に、酸化に対して活性なニッケルシリサイド表面の酸化を抑制でき、その結果、コンタクト抵抗の上昇を抑制することができる。
【００２８】
以上説明したように、本実施形態の構造によれば、コンタクト抵抗を増大させる原因となる吸湿性絶縁膜の膜厚を必要最小限にすることができる。そのため、吸湿性絶縁膜を含む層間絶縁膜に微小なコンタクトを形成する場合に、コンタクト抵抗の上昇を抑制することができる。その結果、コンタクト抵抗を安定化することができ、半導体装置を高歩留まりで安定して生産することができる。
【００２９】
なお、ニッケルシリサイド層が形成されていない等、ゲート電極１２表面に工程汚染の原因となる物質が存在しない場合には、吸湿性絶縁膜１５の膜厚は、ゲート電極１２表面が露出しない範囲でさらに薄くすることもできる。また、上記では、層間絶縁膜２０の総膜厚１９ａを１５５ｎｍとしたが、コンタクト径８０ｎｍを用いる半導体装置では、総膜厚１９ａは５００ｎｍ以下であれば十分である。
【００３０】
また、サイドウォールも含めた狭いゲート電極間を埋め込むことができ、コンタクト径８０ｎｍ以下においてコンタクト抵抗の上昇を抑制することができる吸湿性絶縁膜の膜厚の範囲は、以下の（１）と（２）を満足する範囲としてまとめることができる。
（１）層間絶縁膜の総膜厚に占める吸湿性絶縁膜の膜厚の比率が、１０％以上、かつ７０％未満であること。
（２）ゲート電極上において、ゲート電極高さに対する吸湿性絶縁膜の膜厚の比率が、０％を越え、かつ１００％未満であること。
【００３１】
ここでは、半導体基板の平坦面における、層間絶縁膜の総膜厚に占める吸湿性絶縁膜の膜厚の比率の下限を１０％以上としているが、１０％もあれば十分に狭ゲート間を埋め込むことができる。また、半導体基板の平坦面における、層間絶縁膜の総膜厚に占める吸湿性絶縁膜の膜厚の比率の上限は、図８から当該比率が７０％を超えるとコンタクト抵抗が上昇しているためである。また、これを換算すると、（１）、（２）の上限膜厚となる。
【００３２】
続いて、上述の構造を実現することができる半導体装置の製造方法について説明する。図４は、本実施形態における半導体装置の製造過程を示す工程断面図である。図４（ａ）に示すように、本実施形態の半導体装置の製造方法では、最初に、複数（ここでは３本）のゲート電極１２がシリコン単結晶基板からなる半導体基板１０上に形成され、各ゲート電極１２にサイドウォール１３が形成される。当該工程では、まず、半導体基板１０上にゲート絶縁膜１１が形成される。ゲート絶縁膜１１としては、例えば、熱酸化法により形成されたシリコン酸化膜を使用することができる。なお、半導体基板１０にはゲート絶縁膜１１の形成前に、必要に応じてＳＴＩ（Shallow Trench Isolation）等の素子分離が形成される。ゲート絶縁膜１１が形成された半導体基板１０上には、ＣＶＤ法により、Ｎ型あるいはＰ型の多結晶シリコン膜が形成される。当該多結晶シリコン膜に、公知のリソグラフィ技術およびエッチング技術を適用することにより、ゲート電極１２が形成される。ここでは、ゲート電極１２の高さは１００ｎｍである。
【００３３】
次いで、ゲート電極１２が形成された半導体基板１０上に、シリコン窒化膜やシリコン酸化膜、あるいはそれらの積層膜等からなる絶縁膜がＣＶＤ法により形成される。当該絶縁膜に対して異方性エッチングを適用することにより、ゲート電極１２の側面に絶縁膜からなるサイドウォール１３が形成される。上述のように、ゲート電極間１４は、数十ｎｍ程度になっている。また、図示を省略しているが、半導体基板１０の表面部には、ゲート電極１２とサイドウォール１３とをマスクとして半導体基板１０に不純物を導入することにより、不純物濃度が５Ｅ１９／ｃｍ3〜５Ｅ２０／ｃｍ3程度の高濃度の不純物領域が形成されている。当該不純物領域は、ゲート電極１２を構成要素とするトランジスタのソース領域やドレイン領域として機能する。なお、半導体基板１０に導入する不純物は、半導体基板１０の導電型に応じてＮ型またはＰ型の不純物を適宜選択することができる。このような不純物領域は、ゲート電極間１４にも形成されている。
【００３４】
本実施形態では、さらに、公知のサリサイドプロセスにより、ゲート電極１２の上面と前記ソース領域およびドレイン領域の表面に、ニッケルシリサイド層が形成されている。なお、当該ニッケルシリサイド層は、必ずしも形成される必要はなく、ゲート電極１２を構成する多結晶シリコン、およびソース領域、ドレイン領域を構成する不純物領域（単結晶シリコン）が表面に露出した構造であってもよい。
【００３５】
次いで、図４（ｂ）に示すように、半導体基板１０上に、ゲート電極１２およびサイドウォール１３を被覆する吸湿性絶縁膜１５が形成される。本実施形態では、吸湿性絶縁膜１５として、Ｏ3−ＴＥＯＳ膜を形成する。これにより、上述のように、ゲート電極間１４が数十ｎｍ程度と狭い場合でも、ボイド等の欠陥を発生させることなくゲート電極間１４を完全に充填することができる。Ｏ3−ＴＥＯＳ膜は、例えば、Ｏ3とＴＥＯＳとを原料とした準常圧熱ＣＶＤ（２０〜７００Ｔｏｒｒ程度）法により堆積することができる。成膜時の基板温度は３００℃〜４５０℃である。ここでは、半導体基板１０の平坦面でのＯ3−ＴＥＯＳ膜の膜厚がゲート電極１２と同等の高さとなるようにしている。
【００３６】
続いて、図４（ｃ）に示すように、吸湿性絶縁膜１５上に、非吸湿性絶縁膜１６の一部を構成する、第１の非吸湿性絶縁膜１６ａが形成される。ここでは、第１の非吸湿性絶縁膜１６ａとして、プラズマＴＥＯＳ膜を堆積する。プラズマＴＥＯＳ膜は、例えば、Ｏ2ガスとＴＥＯＳを原料としたプラズマＣＶＤ法により堆積することができる。成膜時の基板温度は３００℃〜４５０℃である。本実施形態では、半導体基板１０の平坦面でのプラズマＴＥＯＳ膜の膜厚を４００ｎｍにしている。
【００３７】
その後、図４（ｄ）に示すように、吸湿性絶縁膜１５および第１の非吸湿性絶縁膜１６ａからなる積層膜の表面が平坦化される。本実施形態では、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化を行っている。当該平坦化の過程で、ゲート電極１２上方の第１の非吸湿性絶縁膜１６ａが除去され、吸湿性絶縁膜１５が表面に露出する。そして、最終的に、ゲート電極１２上の吸湿性絶縁膜１５の膜厚が５ｎｍ程度残る状態まで平坦化が継続される。なお、当該平坦化は、ＣＭＰ法に代えて、ドライエッチングによるエッチバックにより実施することもできる。
【００３８】
平坦化が完了すると、図４（ｅ）に示すように、半導体基板１０上に、非吸湿性絶縁膜１６の一部を構成する、第２の非吸湿性絶縁膜１６ｂが堆積される。本実施形態では、図４（ｃ）に示した工程と同一の条件で、プラズマＴＥＯＳ膜を形成している。ここでは、プラズマＴＥＯＳ膜の膜厚は５０ｎｍ程度である。これは５０ｎｍ以上堆積すれば、吸湿性絶縁膜１５が再吸湿することを防止することができるためである。
【００３９】
第２の非吸湿性絶縁膜１６ｂの形成が完了すると、図４（ｆ）に示すように、コンタクトが形成される。図４では、３本のゲート電極のうち、図中において右側のゲート電極１２と中央のゲート電極１２との間の半導体基板１０に電気的に接続するコンタクトのみを図示している。当該コンタクトは、吸湿性絶縁膜１５および第２の非吸湿性絶縁膜１６ｂを貫通するコンタクトホール１７と、当該コンタクトホール１７を充填する導電性のコンタクトプラグ１８とにより構成される。コンタクトホール１８は、例えば、第２の非吸湿性絶縁膜１６ｂ上に、コンタクトホール１８の形成位置に開口部を有するマスクパターン（例えば、レジストパターン）を形成し、当該マスクパターンを通じて第２の非吸湿性絶縁膜１６ｂおよび吸湿性絶縁膜１５をドライエッチングすることにより形成することができる。当該ドライエッチングは、例えば、並行平板型プラズマドライエッチング装置により実施することができる。エッチング条件としては、例えば、エッチング室内に、ＣＦ4ガスを１０ｓｃｃｍの流量、Ｃ4Ｆ6ガスを２０ｓｃｃｍの流量、Ｏ2ガスを２０ｓｃｃｍの流量で導入し、上部電極に１０００Ｗの高周波電力を印加する条件を使用することができる。半導体基板１０が設置される下部電極の温度は、０〜２０℃（エッチング中、半導体基板温度は１００℃程度になっていると推定される。）である。なお、本実施形態では、コンタクトホール１８の直径は８０ｎｍ以下になっている。また、ゲート電極１２上のように、上記平坦化工程で、第１の非吸湿性絶縁膜１６ａが除去されていない領域では、当該エッチングにより、第２の吸湿性絶縁膜１６ｂ、第１の吸湿性絶縁膜１６ａおよび吸湿性絶縁膜１５を貫通するコンタクトホールが形成される。
【００４０】
上記マスクパターンをアッシング等により除去した後、コンタクトホール１８内にコンタクトプラグ１９が形成される。ここでは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を順に堆積することにより、コンタクトプラグ１９を形成している。ここでは、ＰＶＤ法により、膜厚１０ｎｍのＴｉが、例えば２００〜２５０℃の処理温度で堆積される。また、ＣＶＤ法により、膜厚５ｎｍのＴｉＮが、例えば２００〜３００℃の処理温度で堆積される。また、ＣＶＤ法により、膜厚２００ｎｍのＷが、例えば２００〜４００℃の処理温度で堆積される。なお、第２の非吸湿性絶縁膜１６ｂ上の不要な金属膜は、ＣＭＰ法により除去される。なお、コンタクトが完成すると、第２の非吸湿性絶縁膜１６ｂの上面に、上層の配線や上層の層間絶縁膜が形成され、半導体装置が完成する。
【００４１】
以上の工程により形成された半導体装置では、ゲート電極間を充填する吸湿性絶縁膜１５の、ゲート電極１２上における膜厚が、半導体基板１０の平坦面上における膜厚よりも薄くなる。したがって、ゲート電極間１４の半導体基板１０上に堆積された層間絶縁膜２０において、層間絶縁膜２０の総膜厚に占める、吸湿性絶縁膜１５の膜厚の比率を小さくすることができる。そのため、コンタクトホール１７の形成過程でコンタクトホール１７の内面として露出した吸湿性絶縁膜１５からコンタクトホール１７内へ放出されるＨ2Ｏの量を低減することができる。したがって、コンタクトの形成過程でコンタクトホール１７内に露出した半導体基板１０、特に、酸化に対して活性なニッケルシリサイド表面の酸化を抑制でき、その結果、コンタクト抵抗の上昇を抑制することができる。
【００４２】
以上説明したように、本発明によれば、吸湿性絶縁膜の膜厚を必要最小限とすることができ、コンタクトの形成過程で、吸湿性絶縁膜から放出される水分量を減少させることができる。このため、コンタクトホール底部の酸化を抑制でき、微小なコンタクトホールを狭ゲート電極間に形成した場合であっても、コンタクト抵抗の増大を抑制することができる。
【００４３】
なお、本発明は上述した各実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記では、半導体基板の表面に形成された狭いゲート電極間にコンタクトを形成する事例について説明したが、本発明は、半導体基板上に複数の突部が形成され、当該突部間にコンタクトを形成する場合でも同様の効果を得ることができる。また、当該突部は、半導体基板の直上に形成された突部に限らず、層間絶縁膜上に形成された突部であってもよい。また、ゲート電極、サイドウォール、吸湿性絶縁膜、および非吸湿性絶縁膜の材質は、上述の材質に限定されるものではなく適宜変更可能である。また、半導体基板表面やゲート電極表面に必要に応じて設けられる高融点金属シリサイドも、ニッケルシリサイドに限定されるものではなく、他の高融点金属シリサイドであってもよい。さらに、上記実施形態において説明したプロセスは、公知の等価なプロセスに置換可能である。
【００４４】
また、本発明は吸湿性の絶縁膜からの水分放出を抑制することができるため、同様に上層配線（主として銅配線）の信頼性を向上する効果も得ることができる。
【産業上の利用可能性】
【００４５】
本発明は、微小なコンタクトを形成する場合であっても、コンタクト抵抗の上昇を抑制できるという効果を有し、半導体装置および半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態における半導体装置を示す断面図
【図２】本発明の一実施形態における吸湿性絶縁膜の最大膜厚と膜厚比率とを示す図
【図３】本発明の一実施形態におけるコンタクト径とコンタクト抵抗の関係を示す図
【図４】本発明の一実施形態における半導体装置の製造過程を示す工程断面図
【図５】従来の半導体装置を示す断面図
【図６】従来の吸湿性絶縁膜と非吸湿性絶縁膜との埋め込み性能を示す図
【図７】従来のコンタクト径とコンタクト抵抗の関係を示す図
【図８】従来の吸湿性絶縁膜の膜厚比率とコンタクト抵抗の関係を示す図
【符号の説明】
【００４７】
１０、５０  半導体基板
１２、５２  ゲート電極
１３、５３  サイドウォール
１４、５４  ゲート電極間
１５、５５  吸湿性絶縁膜
１６、５６  非吸湿性絶縁膜
１６ａ  第１の非吸湿性絶縁膜
１６ｂ  第２の非吸湿性絶縁膜
１７、５７  コンタクトホール
１８、５８  コンタクトプラグ
１９、５９  吸湿性絶縁膜の最大膜厚
１９ａ、５９ａ  総膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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