(57)【要約】【課題】メモリセルからの電流リークを抑え、且つデータ書き込み時の書き込みマージンを向上させた半導体記憶装置を提供する。【解決手段】書き込み用ワード線と読み出し用ワード線からなる複数のワード線と、前記複数のワード線に交差する読み出し用ビット線並びに第１及び第２の書き込み用ビット線からなる複数のビット線と、複数の前記ワード線及びビット線の交差部に設けられた複数の８トランジスタ型のメモリセルとを備え、前記第１及び第２の書き込み用ビット線は、前記メモリセルへのデータ書き込み時以外は、フローティング状態であることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
書き込み用ワード線と読み出し用ワード線からなる複数のワード線と、
前記複数のワード線に交差する読み出し用ビット線並びに第１及び第２の書き込み用ビット線からなる複数のビット線と、
複数の前記ワード線及びビット線の交差部に設けられた複数のメモリセルと
を備え、
前記メモリセルは、
電源線及び接地線間に接続され第１の第１導電型トランジスタ及び第１の第２導電型トランジスタからなる第１のインバータ並びに電源線及び接地線間に接続され第２の第１導電型トランジスタ及び第２の第２導電型トランジスタからなる第２のインバータの入力端及び出力端を相互接続してなるフリップフロップ回路と、
前記第１のインバータの出力端及び前記第１の書き込み用ビット線間に接続され、前記書き込み用ワード線にゲートが接続された第３の第２導電型トランジスタと、
前記第２のインバータの出力端及び前記第２の書き込み用ビット線間に接続され、前記書き込み用ワード線にゲートが接続された第４の第２導電型トランジスタと、
ドレインに読み出し用ビット線が接続され、ゲートに読み出し用ワード線が接続された第５の第２導電型トランジスタと、ソースに接地線が接続され、ドレインに前記第５の第２導電型トランジスタのソースが接続され、ゲートに第１のインバータの入力端及び第２のインバータの出力端が接続された第６の第２導電型トランジスタと
を有し、
前記第１及び第２の書き込み用ビット線は、前記メモリセルへのデータ書き込み時以外は、フローティング状態である
ことを特徴とする半導体記憶装置。
【請求項２】
前記第３及び第４の第２導電型トランジスタの閾値が、前記第１及び第２の第２導電型トランジスタの閾値よりも低い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
データ書き込み時において、前記第１又は第２の書き込み用ビット線のいずれか一方が電源電位であり、他方が接地電位である
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記書き込み用ワード線は、複数の単位書き込み用ワード線に分割されており、
データ書き込み時において、選択された前記単位書き込み用ワード線に接続された所定の前記メモリセルに対しデータ書き込みが行われる
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第５及び第６の第２導電型トランジスタの閾値は、第３及び第４の第２導電型トランジスタの閾値と同等であり、前記第１及び第２の第２導電型トランジスタの閾値よりも低い
ことを特徴とする第１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に８トランジスタ型メモリセルを備えたＳＲＡＭ等に関する。
【背景技術】
【０００２】
携帯機器で使用されるＬＳＩは、バッテリでの駆動時間を長くするため低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケーリングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの動作マージンが減少しており、ＳＲＡＭの動作電圧を下げることが困難となっている。このＳＲＡＭの動作電圧によりＬＳＩ全体の電源電圧を下げられなくなっている。
【０００３】
従来の６トランジスタ型のメモリセルでは、ワード線が選択された際に、フリップフロップ回路を構成するセルノードが僅かにプルアップされるため、フリップフロップ回路のデータが不安定となる。このため、電源電圧が低下するとデータ破壊が起こる。
【０００４】
このようなディスターブ問題の対策として、読み出しポートを分離した８トランジスタ型のメモリセルを使用することが提案されている（非特許文献１）。８トランジスタ型のメモリセルでは、データ読み出し時にワード線が選択されても、フリップフロップ回路のセルノードがプルアップされないため、ディスターブの問題を防ぐことができる。ただし、データ書き込み時は従来の６トランジスタ型のメモリセルと同様の動作となる。
【０００５】
データ書き込み時にディスターブ問題を防ぐには、書き込み用ワード線により選択された全てのメモリセルに対するデータ書き込み動作を行う必要がある。ＬＳＩ中のＳＲＡＭでは入力データビット中の一部のデータのみ書き込みを行う機能を有し、一般にはバイト単位で書き込みを行うかどうかを制御可能にするバイトライト機能を有する。８トランジスタ型のメモリセルでバイトライト機能をサポートしようとすると、最小の書き込み単位である１バイト毎にワード線を分割し、データ書き込みをするバイトのワード線のみが選択されるように制御することで、書き込み時のディスターブ問題を防ぐ。
【０００６】
上記により、データ読み出し時、データ書き込み時ともにディスターブを回避することが可能となるので、低電圧化が可能となる。しかしながら、データ書き込み動作そのものは６トランジスタ型のメモリセルと同様の動作を行うので、データの書き込み特性により動作電圧の低電圧化の限界値が決定されてしまうという問題が生じる。
【非特許文献１】L Chang, et al., Symposium on VLSI Technology 2004, p128
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルからの電流リークを抑え、且つデータ書き込み時の書き込みマージンを向上させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、書き込み用ワード線と読み出し用ワード線からなる複数のワード線と、前記複数のワード線に交差する読み出し用ビット線並びに第１及び第２の書き込み用ビット線からなる複数のビット線と、複数の前記ワード線及びビット線の交差部に設けられた複数のメモリセルとを備え、前記メモリセルは、電源線及び接地線間に接続され第１の第１導電型トランジスタ及び第１の第２導電型トランジスタからなる第１のインバータ並びに電源線及び接地線間に接続され第２の第１導電型トランジスタ及び第２の第２導電型トランジスタからなる第２のインバータの入力端及び出力端を相互接続してなるフリップフロップ回路と、前記第１のインバータの出力端及び前記第１の書き込み用ビット線間に接続され、前記書き込み用ワード線にゲートが接続された第３の第２導電型トランジスタと、前記第２のインバータの出力端及び前記第２の書き込み用ビット線間に接続され、前記書き込み用ワード線にゲートが接続された第４の第２導電型トランジスタと、ドレインに読み出し用ビット線が接続され、ゲートに読み出し用ワード線が接続された第５の第２導電型トランジスタと、ソースに接地線が接続され、ドレインに前記第５の第２導電型トランジスタのソースが接続され、ゲートに第１のインバータの入力端及び第２のインバータの出力端が接続された第６の第２導電型トランジスタとを有し、前記第１及び第２の書き込み用ビット線は、前記メモリセルへのデータ書き込み時以外は、フローティング状態であることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルからの電流リークを抑え、且つデータ書き込み時の書き込みマージンを向上させた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示す図である。
【００１２】
本実施形態のＳＲＡＭは、複数の書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬ、それらワード線ＷＷＬ、ＲＷＬに交差する第１、第２の書き込み用ビット線ＷＢＬ、ＷＢＬＢ及び読み出し用ビット線ＲＢＬを有し、このワード線ＷＷＬ、ＲＷＬ及びビット線ＷＢＬ、ＷＢＬＢ、ＲＢＬの各交差部には、メモリセルＭＣが接続されている。書き込み用ワード線ＷＷＬは、いくつかの単位書き込み用ワード線ＷＷＬ＜０＞、…に分割されており、それぞれの単位書き込み用ワード線ＷＷＬ＜０＞、…には、同時にデータ書き込みを行う所定数のメモリセルＭＣが接続されている。例えば、１バイト単位でのデータ書き込み機能を考えた場合、各単位書き込み用ワード線ＷＷＬ＜０＞、…には、合計８個のメモリセルＭＣが接続される。
【００１３】
読み出し用ワード線の一端には、読み出し用ワード線ＲＷＬを選択するグローバルワード線ドライバ１が接続されている。また、単位書き込み用ワード線ＷＷＬ＜０＞、…の一端には、それぞれローカルワード線ドライバ２が接続されている。ローカルワード線ドライバ２は、図示しないコントローラから与えられるバイト選択信号ＢＹＴＥ＿ＳＥＬにより活性化され、メモリアドレスに応じた所定の単位書き込み用ワード線ＷＷＬ＜０＞、…を選択するものである。
【００１４】
読み出し用ビット線ＲＢＬの一端には、メモリセルＭＣのデータを検知・増幅し、読み出すための読み出し回路３が接続されている。１個の読み出し回路３は、１本の単位書き込み用ワード線ＷＷＬ＜ｉ＞に接続される所定数のメモリセルＭＣのデータ読み出しに共用される。また、各読み出し用ビット線ＲＢＬには、データの読み出し前に各読み出し用ビット線ＲＢＬを電源電圧Ｖｄｄにプリチャージするためのプリチャージ回路４が接続されている。このプリチャージ回路４は図示しないコントローラから与えられる負論理のプリチャージ信号／ＰＲＥＣＨＧにより制御される。
【００１５】
書き込み用ビット線ＷＢＬ、ＷＢＬＢの一端には、それぞれバイト選択信号ＢＹＴＥ＿ＳＥＬによって制御されるトランスファゲート回路５が接続されている。このトランスファゲート回路５がオンされると、外部から与えられた入力データＤＩが図示しないデータ入出力バッファ、書き込み用ビット線ＷＢＬ、ＷＢＬＢを介して、メモリセルＭＣに供給される。なお、書き込み用ビット線ＷＢＬ、ＷＢＬＢにはプリチャージ回路は接続されていない。したがって、データ書き込み時に選択される書き込み用ビット線ＷＢＬ、ＷＢＬＢを除いて、フローティング状態になる。
【００１６】
次に、本実施形態のメモリセルＭＣについて説明する。
【００１７】
図２は、図１に示すメモリセルＭＣの回路図である。
【００１８】
本実施形態のメモリセルＭＣは、読み出し用ポート、書き込み用ポートを独立に備えた８トランジスタ型のメモリセルである。すなわち、ソースが電源電圧Ｖｄｄレベルの電源線及び接地電圧Ｖｓｓレベルの接地線にそれぞれ接続され相補対接続された第１の第１導電型トランジスタである負荷用トランジスタＬＤ１及び第１の第２導電型トランジスタである駆動用トランジスタＤＶ１を備えた第１のインバータＩＶ１と、ソースが電源電圧Ｖｄｄレベルの電源線及び接地電圧Ｖｓｓレベルの接地線にそれぞれ接続され相補対接続された第２の第１導電型トランジスタである負荷用トランジスタＬＤ２及び第２の第２導電型トランジスタである駆動用トランジスタＤＶ２を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されている。第１の書き込み用ビット線ＷＢＬと第１のインバータＩＶ１の出力端との間には、第３の第２導電型トランジスタであるトランスファトランジスタＷＸ１が接続され、第２の書き込み用ビット線ＷＢＬＢと第２のインバータＩＶ２の出力端との間には、第４の第２導電型トランジスタであるトランスファトランジスタＷＸ２が接続されている。トランスファトランジスタＷＸ１、ＷＸ２のゲートは、書き込み用ワード線ＷＷＬに接続されている。また、読み出し用ビット線ＲＢＬと接地線の間には、ゲートが読み出し用ワード線ＲＷＬに接続された第５の第２導電型トランジスタであるトランスファトランジスタＲＸと、ゲートが第１のインバータＩＶ１の入力端に接続された第６の第２導電型トランジスタである駆動用トランジスタＲＤが直列に接続されている。
【００１９】
このメモリセルＭＣのトランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈは、駆動用トランジスタＤＶ１、ＤＶ２の閾値電圧Ｖｔｈよりも低い値となっている。
【００２０】
なお、図２に示す場合、第１導電型トランジスタとしてＰチャネル型ＭＯＳトランジスタ、第２導電型トランジスタとしてＮチャネル型ＭＯＳトランジスタがそれぞれ使用されている。
【００２１】
次に、上記構成によるＳＲＡＭの動作を説明する。
【００２２】
まず、データ読み出し動作について説明する。
【００２３】
データ読み出し前、読み出し用ビット線ＲＢＬは、プリチャージ回路４により予め“Ｈ”にプリチャージされている。
【００２４】
このとき、読み出し用ワード線ＲＷＬが“Ｈ”になると、トランスファトランジスタＲＸがオンされる。ここで、セルノードＮに“Ｈ”が保持されている場合、セルノードＮＢは“Ｌ”であるため、それを受ける駆動用トランジスタＲＤはオフ状態が維持される。したがって、読み出し用ワード線ＲＢＬは接地電圧Ｖｓｓレベルの接地線と接続されないため、その電圧レベルはセルノードＮと同じ“Ｈ”に維持される。一方、セルノードＮに“Ｌ”が保持されている場合、セルノードＮＢは“Ｈ”であるため、それを受ける駆動用トランジスタＲＤはオンされる。したがって、読み出し用ビット線ＲＷＬと接地電圧Ｖｓｓレベルの接地線が接続される。その結果、読み出し用ビット線ＲＢＬはセルノードＮと同じ“Ｌ”に駆動される。
【００２５】
以上により現れた読み出し用ビット線ＲＢＬの電圧が読み出し回路３が有するセンスアンプにより検知・増幅され、外部に読み出される。
【００２６】
続いて、データ書き込み動作について説明する。
【００２７】
図３は、データ書き込み時の書き込み用ビット線ＷＢＬ、ＷＢＬＢ及びバイト選択信号ＢＹＴＥ＿ＳＥＬの動作波形を示すグラフである。
【００２８】
データ書き込み動作前（１００ｎｓ以前）、前述の通り、書き込み用ビット線ＷＢＬ、ＷＢＬＢはフローティング状態にある。このときの書き込み用ビット線ＷＢＬ、ＷＢＬＢの電圧は、メモリセルＭＣのトランスファトランジスタＷＸ１、ＷＸ２のリーク電流に応じて適当な値（図３の例では、約８０ｍＶ）で安定している。
【００２９】
ここでバイト選択信号ＢＹＴＥ＿ＳＥＬが“Ｈ”になると（１００ｎｓ）、外部から与えられる入力データＤＩが書き込み用ビット線ＷＢＬ、ＷＢＬＢに供給され、フローティング状態は解除される。このときの書き込み用ビット線ＷＢＬ、ＷＢＬＢに現れた電圧は、図３の例の場合、０Ｖ（“Ｌ”）、１．１Ｖ（“Ｈ”）となる。
【００３０】
この状態において、書き込み用ワード線ＷＷＬが“Ｈ”になると、２個のトランスファトランジスタＷＸ１及びＷＸ２がオンされる。これにより、書き込み用ビット線ＷＢＬ、ＷＢＬＢとセルノードＮ、ＮＢがそれぞれ接続される。その結果、セルノードＮ、ＮＢには、書き込み用ビット線ＷＢＬ、ＷＢＬＢのデータ“Ｌ”、“Ｈ”が供給され、インバータＩＶ１、ＩＶ２からなるフリップフロップ回路に保持される（１００ｎｓ〜１１０ｎｓ）。そして、データ書き込み終了（１１０ｎｓ）後、書き込み用ビット線ＷＢＬ及びＷＢＬＢは再びフローティング状態に戻り、その電圧は８０ｍＶ付近に緩やかに収束する（１１０ｎｓ〜１５０ｎｓ）。
【００３１】
図４は、書き込み用ビット線ＷＢＬ、ＷＢＬＢの電圧ＶｂｌとトランスファトランジスタＷＸ１、ＷＸ２のリーク電流の関係を示すグラフである。トランスファトランジスタＷＸ１、ＷＸ２のリーク電流は、セルノードＮ、ＮＢの電圧によって流れる方向が変わるが、図５の実線及び破線で示すグラフは、それぞれセルノードＮ、ＮＢが“Ｈ”及び“Ｌ”であった場合を示している。以下ではトランスファトランジスタＷＸ１について説明するが、トランスファトランジスタＷＸ２についても同様である。
【００３２】
セルノードＮが“Ｌ”の場合、書き込み用ビット線ＷＢＬの電圧Ｖｂｌが電源電圧Ｖｄｄレベルにあるとき、リーク電流が最大になる。そして、書き込み用ビット線ＷＢＬの電圧Ｖｌｂが下がるにつれ、トランスファトランジスタＷＸ１のドレイン−ソース間電圧が下がるため、ＤＩＢＬ（Drain Induced Barrier Lowering）効果により閾値電圧Ｖｔｈが増加し、リーク電流が下がる。
【００３３】
一方、セルノードＮが“Ｈ”の場合、書き込み用ビット線ＷＢＬの電圧Ｖｂｌが０Ｖでリーク電流は最大になるが、書き込み用ビット線ＷＢＬの電圧Ｖｂｌが上がり、トランスファトランジスタＷＸ１のゲート−ソース間電圧が負になると、リーク電流が激減する。さらにゲート−ソース間電圧が負になるため、バックバイアス効果によりトランスファトランジスタＷＸ１の閾値電圧Ｖｔｈが上昇し、リーク電流が減少する。
【００３４】
書き込み用ビット線ＷＢＬをフローティング状態にした場合、書き込み用ビット線ＷＢＬの電圧Ｖｂｌは、同一の書き込み用ビット線ＷＢＬに接続されるメモリセルＭＣのうち、セルノードＮが“Ｈ”のメモリセルＭＣからのリーク電流と、セルノートＮが“Ｌ”のメモリセルＭＣへのリーク電流がバランスする電位で安定する。書き込み用トランスファトランジスタＷＸ１のリーク電流が最大となるのは、１つの書き込み用ビット線ＷＢＬを共有する複数のメモリセルＭＣのうち、セルノードＮが“Ｈ”のメモリセルＭＣとセルノードＮが“Ｌ”のメモリセルＭＣの数が同じ割合の場合であるが、この場合、図４の実線と破線が交差する８０ｍＶ付近で安定する。従って、書き込み用ビット線ＷＢＬを電源電圧Ｖｄｄにプリチャージした場合（図４のＶｂｌ＝１．０Ｖ）と比べて、書き込み用ビット線ＷＢＬをフローティング状態にすることで、リーク電流を１４％程度に削減することが可能となる。
【００３５】
データ書き込み動作では、トランスファトランジスタＷＸ１の駆動力が、負荷用トランジスタＬＤ１の駆動力に対して十分大きくないと、“Ｌ”の書き込み用ビット線ＷＢＬＢ側でメモリセルＭＣのセルノードＮＢを十分にプルダウンすることができず、データ書き込み不良が発生する。このようなデータ書き込み不良は電源電圧Ｖｄｄが低いほど顕著になるため、電源電圧Ｖｄｄの低電圧化には限界がある。
【００３６】
図５は、トランスファトランジスタＷＸの閾値電圧Ｖｔｈと書き込み不良率の関係を示すグラフである。
【００３７】
トランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈを低く設定することで、書き込み不良率を低減することができる。しかし、その反面、メモリセルＭＣのリーク電流が増加してしまう。図６は、メモリセルＭＣのリーク電流を示すが、従来のように書き込み用ビット線ＷＢＬ、ＷＢＬＢが電源電圧Ｖｄｄにプリチャージされているケース１、ケース２の場合、ケース１では、リーク電流が１００ｎＡ程度であるのに対し、ケース１よりトランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈが０．１Ｖ低いケース２では、その約４倍の４００ｎＡ程度にまで達している。一方、書き込み用ビット線ＢＬがフローティング状態にあるケース３の場合、トランスファトランジスタＷＸ１、ＷＸ２のリーク電流を従来の場合より１桁程度小さくすることができるため、トランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈがケース２と同じであるにも関わらず、ケース１と同程度のリーク電流に抑えられていることがわかる。言い換えれば、トランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈが同じであっても、書き込み用ビット線ＢＬを“Ｈ”にプリチャージしているケース２に比べ、フローティング状態にしているケース３の方が、リーク電流を１／４程度に抑えることができるということである。つまり、トランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈを低くしたことによるリーク電流増加を補償することが可能となる。
【００３８】
以上説明したように、本実施形態によれば、書き込み用のトランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈを低くすることで書き込み不良を抑制することができる。また、データ書き込み時選択バイト以外の書き込み用ビット線ＷＢＬ、ＷＢＬＢをフローティング状態とすることで書き込み用のトランスファトランジスタＷＸ１，ＷＸ２のリーク電流増加を防ぐことが可能となるため、リーク電流の増加を伴うことなく低電圧化を図ることができる。
【００３９】
［第２の実施形態］
本発明の第２の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭに対して、より閾値電圧Ｖｔｈの低い読み出し用のトランスファトランジスタＲＸ、駆動用トランジスタＲＤを使用したものである。この閾値電圧Ｖｔｈは、具体的には、書き込み用のトランスファトランジスタＷＸ１、ＷＸ２の閾値電圧Ｖｔｈと同程度であり、駆動用トランジスタＤＶ１、ＤＶ２の閾値電圧Ｖｔｈよりも低い値となる。また、非選択の読み出し用ビット線ＲＢＬに対するプリチャージをオフするものである。
【００４０】
このようにトランスファトランジスタＲＸ、駆動用トランジスタＲＤの閾値電圧Ｖｔｈを低くすることにより、データ読み出し時の電流駆動力が増加するため、ＳＲＡＭのデータ読み出しを高速化させることができる。
【００４１】
また、非選択時にはプリチャージをオフすることで、リーク電流を遮断することが可能となる。
【００４２】
以上から、本実施形態によれば、第１の実施形態の場合と同様の効果を得られるばかりでなく、データ読み出し時おける動作の高速化が図れるとともに、電流リークを抑制することができる。
【００４３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、メモリセルとして、図７に示す８トランジスタ型のメモリセルＭＣ´を使用することも可能である。
【００４４】
８トランジスタ型のメモリセルＭＣ´は、データの読み出しを相補対の読み出し用ビット線により行うものであり、具体的には、図２に示す８トランジスタ型のメモリセルＭＣの読み出し用のビット線ＲＢＬ、トランスファトランジスタＲＸ、及び駆動用トランジスタＲＤの替わりに、相補対の読み出し用ビット線ＲＢＬ、ＲＢＬＢを備え、これら読み出し用ビット線ＲＢＬ、ＲＢＬＢとセルノードＮ、ＮＢがそれぞれ読み出し用ワード線ＷＷＬで制御されるトランスファトランジスタＲＸ２０１、ＲＸ２０２を介して接続された構成となる。
【００４５】
このメモリセルＭＣ´を使用した場合であっても、メモリセルＭＣを使用した場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係るＳＲＡＭの構成を示す図である。
【図２】同実施形態におけるメモリセルの回路図である。
【図３】同実施形態におけるデータ書き込み時の動作波形を示す図である。
【図４】同実施形態における書き込み用ビット線の電圧と書き込み用のトランスファトランジスタのリーク電流の関係を示すグラフである。
【図５】同実施形態における書き込み用のトランスファトランジスタの閾値とデータ書き込み不良率の関係を示すグラフである。
【図６】同実施形態におけるメモリセルのリーク電流を示すグラフである。
【図７】第３の実施形態に係るＳＲＡＭのメモリセルの回路図である。
【符号の説明】
【００４７】
１・・・グローバルワード線ドライバ、２・・・ローカルワード線ドライバ、３・・・読み出し回路、４・・・プリチャージ回路、５・・・トランスファゲート回路、ＢＹＴＥ＿ＳＥＬ・・・バイト選択信号、ＤＩ・・・入力データ、ＤＶ１、ＤＶ２・・・駆動用トランジスタ、ＩＶ１、ＩＶ２・・・インバータ、ＬＤ１・・・負荷用トランジスタ、ＭＣ・・・メモリセル、Ｎ、ＮＢ・・・セルノード、／ＰＲＥＣＨＧ・・・プリチャージ信号、ＲＢＬ、ＲＢＬＢ・・・読み出し用ビット線、ＲＤ・・・駆動用トランジスタ、ＲＷＬ・・・読み出し用ワード線、ＲＸ、ＲＸ２０１、ＲＸ２０２、ＷＸ１、ＷＸ２・・・トランスファトランジスタ、Ｖｄｄ・・・電源電圧、Ｖｓｓ・・・接地電圧、ＷＢＬ、ＷＢＬＢ・・・書き込み用ビット線、ＷＷＬ・・・書き込み用ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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