(57)【要約】【課題】複雑な工程を経ることなく不揮発性半導体記憶素子を製造する。【解決手段】不揮発性半導体記憶素子１０は、絶縁基板１１と、絶縁基板１１上に設けられ、ソース領域１３ｓ、チャネル領域１３ｃ、及びドレイン領域１３ｄが形成された半導体層１３と、半導体層１３を覆うように設けられたゲート絶縁膜１４と、ゲート絶縁膜１４内に、半導体層１３のチャネル領域１３ｃに対応するように埋設されたメモリ用金属粒子層１５と、ゲート絶縁膜１４上に、半導体層１３のチャネル領域１３ｃに対応するように設けられたゲート電極１６と、を備える。【選択図】図１
2009176831.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
上記絶縁基板上に設けられ、ソース領域、チャネル領域、及びドレイン領域が形成された半導体層と、
上記半導体層を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜内に、上記半導体層のチャネル領域に対応するように埋設されたメモリ用金属粒子層と、
上記ゲート絶縁膜上に、上記半導体層のチャネル領域に対応するように設けられたゲート電極と、
を備えた不揮発性半導体記憶素子。
【請求項２】
請求項１に記載された不揮発性半導体記憶素子において、
上記メモリ用金属粒子層がアルミニウムである不揮発性半導体記憶素子。
【請求項３】
請求項１又は２に記載された不揮発性半導体記憶素子において、
上記メモリ用金属粒子層は、その粒径が１０ｎｍ以下である不揮発性半導体記憶素子。
【請求項４】
請求項１乃至３のいずれかに記載された不揮発性半導体記憶素子において、
上記ゲート絶縁膜は、上記メモリ用金属粒子層よりも上記半導体層側の膜厚が５ｎｍ〜５０ｎｍである不揮発性半導体記憶素子。
【請求項５】
請求項１乃至４のいずれかに記載された不揮発性半導体記憶素子を備えた表示装置。
【請求項６】
絶縁基板上に半導体層を形成する半導体層形成工程と、
上記半導体層形成工程で形成された半導体層にソース領域、チャネル領域、及びドレイン領域を形成するソース領域等形成工程と、
上記半導体層形成工程で形成された半導体層を覆うように第１ゲート絶縁膜を成膜する第１ゲート絶縁膜成膜工程と、
上記第１ゲート絶縁膜成膜工程で成膜された第１ゲート絶縁膜上に、半導体層のチャネル領域に対応するようにメモリ用金属粒子層を形成するメモリ用金属粒子層形成工程と、
上記メモリ用金属粒子層形成工程で形成されたメモリ用金属粒子層を覆うように第２ゲート絶縁膜を成膜する第２ゲート絶縁膜成膜工程と、
上記第２ゲート絶縁膜成膜工程で成膜された第２ゲート絶縁膜上に、半導体層のチャネル領域に対応するようにゲート電極を形成するゲート電極形成工程と、
を備えた不揮発性半導体記憶素子の製造方法。
【請求項７】
請求項６に記載された不揮発性半導体記憶素子の製造方法において、
上記メモリ用金属粒子層形成工程において、第１ゲート絶縁膜が成膜された絶縁基板を、金属含有液に浸漬することにより、メモリ用金属粒子層を形成する不揮発性半導体記憶素子の製造方法。
【請求項８】
請求項７に記載された不揮発性半導体記憶素子の製造方法において、
上記金属含有液をアルカリ溶液とする不揮発性半導体記憶素子の製造方法。
【請求項９】
請求項８に記載された不揮発性半導体記憶素子の製造方法において、
上記アルカリ溶液がモノエタノールアミン及びジメチルスルホキシドを含有する不揮発性半導体記憶素子の製造方法。
【請求項１０】
請求項６乃至９のいずれかに記載された不揮発性半導体記憶素子の製造方法において、
メモリ用金属粒子層を有さない半導体素子を同時形成する不揮発性半導体記憶素子の製造方法。
【請求項１１】
請求項１０に記載された不揮発性半導体記憶素子の製造方法において、
メモリ用金属粒子層を有さない半導体素子を同時形成するため、上記メモリ用金属粒子層形成工程において、第１ゲート絶縁膜上に形成した金属粒子層をフッ酸でエッチングすることによりメモリ用金属粒子層を形成し、メモリ用金属粒子層を有さない半導体素子の部分の金属粒子層を除去する不揮発性半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶素子及びその製造方法、並びにその不揮発性半導体記憶素子を備えた表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置等の表示装置では、薄型軽量化や低消費電力化が求められている。この要求に対して、ＣＰＵ、メモリ、インターフェース、コンバータ、センサ、ドライバ等の回路を表示パネルに一体に設けるシステム・オン・パネル技術が注目されている。
【０００３】
特許文献１には、システム・オン・パネル技術への応用を視野に入れた不揮発性半導体素子の技術が開示されている。この不揮発性半導体素子６０は、図６に示すように、基板１１上にソース領域１３ｓ、チャネル領域１３ｃ、及びドレイン領域１３ｄを有する半導体層１３が設けられ、その半導体層１３上にゲート酸化膜が設けられている。ゲート酸化膜は、極薄の第１ゲート酸化膜１４ａとその上に設けられた第２ゲート酸化膜１４ｂとを備え、それらの間に電荷保持部を構成する複数のシリコン粒子６１が挟まれて内在した構成となっている。そして、これによると、例えばＴＦＴを液晶表示部に用いたアクティブマトリクス型の表示装置において、液晶表示部及びメモリ部を一枚の表示パネル上に一体化して搭載することができる、と記載されている。
【特許文献１】特開２００２−１１０８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された不揮発性半導体素子の製造では、電荷保持部を形成する際、まずスパッタリング法によりＡｌ−Ｓｉの層を形成した後、ウェットエッチングを行ってＡｌのみを除去するという方法が採られている。
【０００５】
しかしながら、この方法は工程が複雑であり、かつ、電荷保持部をゲート酸化膜内に均一に設けることが困難であるという問題がある。また、表示パネルに電荷保持部を有さない半導体素子と不揮発性半導体記憶素子とを同時に形成する場合には、電荷保持部であるシリコン粒子を部分的に除去する必要があるが、この除去作業は非常に手間を要し、両者を同時に形成することは難しいという問題もある。
【０００６】
本発明の目的は、複雑な工程を経ることなく製造することができ、また、電荷保持部を有さない半導体素子と容易に同時成形できる不揮発性半導体記憶素子及びその製造方法、並びにその不揮発性半導体記憶素子を備えた表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性半導体記憶素子は、
絶縁基板と、
上記絶縁基板上に設けられ、ソース領域、チャネル領域、及びドレイン領域が形成された半導体層と、
上記半導体層を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜内に、上記半導体層のチャネル領域に対応するように埋設されたメモリ用金属粒子層と、
上記ゲート絶縁膜上に、上記半導体層のチャネル領域に対応するように設けられたゲート電極と、
を有する。
【０００８】
本発明に係る不揮発性半導体記憶素子の製造方法は、
絶縁基板上に半導体層を形成する半導体層形成工程と、
上記半導体層形成工程で形成された半導体層にソース領域、チャネル領域、及びドレイン領域を形成するソース領域等形成工程と、
上記半導体層形成工程で形成された半導体層を覆うように第１ゲート絶縁膜を成膜する第１ゲート絶縁膜成膜工程と、
上記第１ゲート絶縁膜成膜工程で成膜された第１ゲート絶縁膜上に、半導体層のチャネル領域に対応するようにメモリ用金属粒子層を形成するメモリ用金属粒子層形成工程と、
上記メモリ用金属粒子層形成工程で形成されたメモリ用金属粒子層を覆うように第２ゲート絶縁膜を成膜する第２ゲート絶縁膜成膜工程と、
上記第２ゲート絶縁膜成膜工程で成膜された第２ゲート絶縁膜上に、半導体層のチャネル領域に対応するようにゲート電極を形成するゲート電極形成工程と、
を備える。
【０００９】
以上の構成によれば、電荷保持部を構成するメモリ用金属粒子層がゲート絶縁膜内に埋設されており、第１ゲート絶縁膜の成膜、金属粒子層の形成、及び第２ゲート絶縁膜の成膜を順に行うことにより、複雑な工程を経ることなく不揮発性半導体記憶素子を製造することができる。
【００１０】
本発明の不揮発性半導体記憶素子は、上記メモリ用金属粒子層がアルミニウムであることが好ましい。
【００１１】
本発明の不揮発性半導体記憶素子は、上記メモリ用金属粒子層の粒径が１０ｎｍ以下であることが好ましい。
【００１２】
本発明の不揮発性半導体記憶素子は、上記ゲート絶縁膜の上記メモリ用金属粒子層よりも上記半導体層側の膜厚が５〜５０ｎｍであることが好ましい。
【００１３】
本発明の不揮発性半導体記憶素子の製造方法では、上記メモリ用金属粒子層形成工程において、第１ゲート絶縁膜が成膜された絶縁基板を、金属含有液に浸漬することにより、メモリ用金属粒子層を形成することが好ましい。
【００１４】
その場合、上記金属含有液をアルカリ溶液とすることが好ましい。
【００１５】
また、上記アルカリ溶液がモノエタノールアミン及びジメチルスルホキシドを含有することが好ましい。  
【００１６】
本発明の不揮発性半導体記憶素子の製造方法では、メモリ用金属粒子層を有さない半導体素子を同時形成してもよい。
【００１７】
その場合、メモリ用金属粒子層を有さない半導体素子を同時形成するため、上記メモリ用金属粒子層形成工程において、第１ゲート絶縁膜上に形成した金属粒子層をフッ酸でエッチングすることによりメモリ用金属粒子層を形成し、メモリ用金属粒子層を有さない半導体素子の部分の金属粒子層を除去するようにしてもよい。
【発明の効果】
【００１８】
本発明によれば、電荷保持部を構成するメモリ用金属粒子層がゲート絶縁膜内に埋設されており、第１ゲート絶縁膜の成膜、金属粒子層の形成、及び第２ゲート絶縁膜の成膜を順に行うことにより、複雑な工程を経ることなく不揮発性半導体記憶素子を製造することができる。また、本発明によれば、不揮発性記憶素子と共に、電荷保持部を有さない半導体素子の同時形成も容易に行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、実施形態について図面に基づいて詳細に説明する。
【００２０】
（実施形態１）
本実施形態１に係る液晶表示装置は、例えば、パソコン、携帯電話、カーナビゲーションシステム、携帯計算機、タッチパネル等のディスプレイを構成するものである。
【００２１】
この液晶表示装置は、一枚の基板とそれらの間に設けられた液晶層とを有する表示パネルを備える。表示パネルには、不揮発性メモリ部（ＲＯＭ）、液晶表示部、ドライバ、ＣＰＵ、インターフェース、センサ、及び揮発性メモリ部（ＲＡＭ）が設けられている。不揮発性メモリ部には、不揮発性半導体記憶素子としてのＴＦＴメモリが複数設けられている。
【００２２】
図１は、上記一枚の基板の一方に設けられたＴＦＴメモリの断面を示す。
【００２３】
このＴＦＴメモリ１０は、絶縁基板１１上に形成されている。
【００２４】
絶縁基板１１は、例えば、ガラス基板やアクリル樹脂等のプラスチック基板等で構成されている。絶縁基板１１は、厚さが例えば５００〜７００μｍである。絶縁基板１１の基板表面には、不純物の拡散を防ぐ目的で、酸化シリコン、窒化シリコン或いは酸化窒化シリコン等のバッファ層１２が設けられていてもよい。バッファ層１２は、層厚が例えば１００〜５００ｎｍである。バッファ層１２は、単一の膜で構成されていてもよく、また、複数の膜を積層した構成されていてもよい。
【００２５】
このＴＦＴメモリ１０は、絶縁基板１１上に、ソース領域１３ｓ、チャネル領域１３ｃ、及びドレイン領域１３ｄが形成された半導体層１３が設けられている。
【００２６】
半導体層１３は、例えば、島状のポリシリコン膜（或いはアモルファスシリコン膜）で構成されている。半導体層１３のソース領域１３ｓ及びドレイン領域１３ｄのそれぞれには、リン（Ｐ）やボロン（Ｂ）の不純物が高濃度にイオン注入されており、また、ソース領域１３ｓ及びドレイン領域１３ｄのそれぞれとチャネル領域１３ｃとの境界部分には、不純物が低濃度にイオン注入されたＬＤＤ領域が構成されていてもよい。半導体層１３は、厚さが例えば３０〜１００ｎｍである。
【００２７】
このＴＦＴメモリ１０は、半導体層１３を覆うようにゲート絶縁膜１４が設けられている。
【００２８】
ゲート絶縁膜１４は、下層側の第１ゲート絶縁膜１４ａ及び上層側の第２ゲート絶縁膜１４ｂが一体となったものであり、いずれも、例えば、酸化シリコン膜やＴＥＯＳ（テトラエトキシシラン）膜等で構成されている。ゲート絶縁膜１４は、膜厚が例えば１０〜１００ｎｍである。
【００２９】
このＴＦＴメモリ１０は、ゲート絶縁膜１４内に、それを構成する第１ゲート絶縁膜１４ａと第２ゲート絶縁膜１４ｂとの間に、半導体層１３のチャネル領域１３ｃに対応するようにメモリ用金属粒子層１５が埋設されている。
【００３０】
メモリ用金属粒子層１５を構成する金属粒子は、例えば、アルミニウム、亜鉛等の金属で構成されているが、アルミニウムで構成されていることが好ましい。メモリ用金属粒子層１５を構成する金属粒子は、粒径が１０ｎｍ以下であることが好ましく、３ｎｍ以下であることがより好ましい。ゲート絶縁膜１４のメモリ用金属粒子層１５よりも半導体層側の膜厚は、５〜５０ｎｍであることが好ましく、１０〜３０ｎｍであることがより好ましい。
【００３１】
このＴＦＴメモリ１０は、ゲート絶縁膜１４上に、半導体層１３のチャネル領域１３ｃに対応するようにゲート電極１６が設けられている。なお、ゲート電極１６は図示しないゲート線に電気的に接続されている。
【００３２】
ゲート電極１６は、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）やその化合物、合金等の膜で構成されている。ゲート電極１６は、膜厚が例えば１００〜５００ｎｍである。また、ゲート電極１６は、例えば、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、タングステンシリサイド、チタンシリサイド、モリブデンシリサイド等の膜厚１０〜１００ｎｍの第１導電膜と、例えば、Ｔａ、Ｗ、Ｔｉ、Ｍｏ等の元素や、これらの元素を主成分とする合金、これらの元素を組み合わせたＭｏ−ＷやＭｏ−Ｔａ等の合金膜等の膜厚５０〜５００ｎｍの第２導電膜と、が積層された２層構造を有することが好ましい。
【００３３】
このＴＦＴメモリ１０は、ゲート絶縁膜１４及びゲート電極１６を覆うように層間絶縁膜１７が設けられている。
【００３４】
層間絶縁膜１７は、例えば、窒化シリコン、酸化シリコン、窒化酸化シリコン等の膜で構成されている。層間絶縁膜１７は、膜厚が例えば３００〜１０００ｎｍである。層間絶縁膜１７は、単一の膜で構成されていてもよく、また、複数の膜を積層して構成されていてもよい。
【００３５】
このＴＦＴメモリ１０は、層間絶縁膜１７に半導体層１３のソース領域１３ｓ及びドレイン領域１３ｄのそれぞれに対応してコンタクトホールが形成されており、その部分にソース電極１８ｓ及びドレイン電極１８ｄが設けられている。そして、ソース電極１８ｓがソース領域１３ｓに、また、ドレイン電極１８ｄがドレイン領域１３ｄにそれぞれ電気的に接続されている。
【００３６】
ソース電極１８ｓ及びドレイン電極１８ｄのそれぞれは、例えば、チタンやアルミニウム等の金属膜で構成されている。ソース電極１８ｓ及びドレイン電極１８ｄのそれぞれは、膜厚が例えば３００〜１０００ｎｍである。ソース電極１８ｓ及びドレイン電極１８ｄのそれぞれは、チタン膜の上にアルミニウムが積層された２層構造を有することが好ましく、これにより、アルミニウムの半導体層１３への拡散を規制することができる。
【００３７】
このＴＦＴメモリ１０は、層間絶縁膜１７上にソース電極１８ｓ及びドレイン電極１８ｄを覆うように平坦化膜１９が設けられている。
【００３８】
平坦化膜１９は、例えば、窒化シリコン、酸化シリコン、窒化酸化シリコンなどの膜や樹脂膜等で構成されている。平坦化膜１９は、膜厚が例えば１００〜５００ｎｍである。平坦化膜１９は、単一の膜で構成されていてもよく、また、複数の膜を積層した構成されていてもよい。また、その他必要に応じて、平坦化膜１９上に、保護膜等が設けられていてもよい。
【００３９】
上記構成のＴＦＴメモリ１０では、初期状態では図２（ａ）および（ｂ）に実線で示すように、しきい値の低い電流電圧特性を示すが、例えば、ゲート電極１６に１５Ｖ、ソース領域１３ｓに０Ｖ、及びドレイン領域１３ｄに１５Ｖの電圧を印加することによって、ソース領域とドレイン領域間で加速された電子が電荷保持部である金属粒子層１５の金属粒子部分に注入される。金属粒子層１５の金属粒子部分に電子が注入されることによって、ＴＦＴメモリ１０のしきい値が図２（ａ）および（ｂ）に破線で示すように高くなる。
【００４０】
上記のように金属粒子層部分に注入された電子は、メモリ用金属粒子層１５の周囲が全て絶縁膜で覆われており、また、メモリ用金属粒子層１５とゲート絶縁膜１４とのエネルギー障壁が非常に大きいため、メモリ用金属粒子層１５から抜け出すことができずに保持される。つまり、メモリ用金属粒子層１５に書き込まれた情報が保持される。
【００４１】
次に、実施形態１に係るＴＦＴメモリ１０の製造方法について、図３（ａ）〜（ｆ）を用いて説明する。
【００４２】
＜半導体層形成工程＞
絶縁基板１１上に、プラズマＣＶＤ（Chemical Vapor Deposition）法等により、第１バッファ層１２ａ及び第２バッファ層１２ｂを順にそれぞれ成膜してバッファ層１２を形成する。なお、酸化窒化シリコン膜の第１バッファ層１２ａは、ＳｉＨ４，ＮＨ３，Ｎ２Ｏから作製でき、酸化窒化シリコン膜の第２バッファ層１２ｂは、ＳｉＨ４，Ｎ２Ｏから作製できる。
【００４３】
次いで、バッファ層１２上に、例えばＳｉＨ４を原料ガスとしたプラズマＣＶＤ法等により、アモルファスシリコン膜の半導体膜を形成する。この半導体膜の形成は、バッファ層１２と同じ方法で行うことが可能であるので、両者を連続形成してもよい。これにより、バッファ層１２を大気雰囲気に晒すことがないので、その表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性のばらつきやしきい値電圧の変動を低減させることができる。
【００４４】
続いて、半導体膜の脱水素処理を行い、レーザー光を走査照射することにより、アモルファスシリコンを瞬間的に溶融させて結晶化させることによりポリシリコンに変化させる。このとき用いるレーザーとしては、例えば、エキシマレーザー、ＹＡＧレーザー、ＹＶＯ４レーザー等が挙げられる。レーザーは、パルスレーザーであってもよく、また、連続発振レーザーであってもよい。なお、上記のようにアモルファスシリコン膜の半導体膜を形成してから多結晶化する処理を行ってもよいが、直接、バッファ層１２上にポリシリコン膜を形成してもよい。
【００４５】
そして、図３（ａ）に示すように、ポリシリコン膜の半導体膜をドライエッチング法等により島状にパターンニングして半導体層１３を形成する。
【００４６】
＜第１ゲート絶縁膜成膜工程＞
次に、図３（ｂ）に示すように、バッファ層１２上に、プラズマＣＶＤ法等により、半導体層１３を覆うように第１ゲート絶縁膜１４ａを成膜する。
【００４７】
＜メモリ用金属粒子層形成工程＞
−金属含有液調製−
予め金属粒子層を形成するための金属含有液を調製する。
【００４８】
金属含有液は、メモリ用金属粒子層１５を構成する金属粒子となる金属を微量含有した液である。この金属含有液は、例えば、スパッタリング法によりその金属を表面に付着したプレートを、液体に浸漬することにより調製することができる。
【００４９】
金属含有液は、アルカリ溶液であることが好ましく、具体的には、例えば、モノエタノールアミン、モノエタノールアミンとジメチルスルホキシドの混合液等の溶液が挙げられる。金属含有液には、単一種のアルカリが含まれていてもよく、また、複数種のアルカリが含まれていてもよい。さらに、金属含有液には、アルカリ溶液への溶解が良好である観点から、アルミニウムが含まれていることが好ましい。金属含有液は、これらのうちでもモノエタノールアミンとジメチルスルホキシドとの混合溶液（例えば、混合体積比１：１〜１０：１）であることが好ましい。なお、金属含有液は、金属粒子層を構成する金属粒子を均一に付着する観点から金属溶液であることが好ましいが、液体に金属を分散した金属分散液であってもよい。
【００５０】
−金属粒子層形成−
絶縁基板１１上に第１ゲート絶縁膜１４ａを成膜したものを金属含有液に浸漬する。このとき、金属含有液の液温を例えば４０〜８０℃とする。また、浸漬時間を例えば１〜３０分とする。金属含有液の攪拌は行っても行わなくてもどちらでもよい。
【００５１】
＜第２ゲート絶縁膜成膜工程＞
次に、図３（ｄ）に示すように、第１ゲート絶縁膜１４ａ上に、プラズマＣＶＤ法等により、メモリ用金属粒子層１５を覆うように第２ゲート絶縁膜１４ｂを成膜する。
【００５２】
＜ゲート電極形成工程＞
第２ゲート絶縁膜１４ｂ上に、スパッタリング法等により導電膜を成膜した後、所定部分をレジストでマスクし、ＣＦ４，Ｃｌ２，Ｏ２等のエッチングガスを用いたエッチング等により、導電膜を所定の形状にパターンニングして、図３（ｄ）に示すように、ゲート電極１６を形成する。このエッチングは、１回だけ行ってもよく、また、エッチング条件を変更して複数回に亘って行ってもよい。
【００５３】
＜ソース領域等形成工程＞
半導体層１３のソース領域１３ｓ及びドレイン領域１３ｄに対応する部分に対し、イオン注入法等により、不純物元素を注入する。なお、例えば、リンのイオン注入には、ドーピングガスとしてホスフィン（ＰＨ３）を用い、加速電圧４０ｋＶ及びドープ量５×１０１５ｃｍ−２程度とする。
【００５４】
次いで、例えば、５００℃で２時間加熱処理を行う熱アニール法、レーザアニール法、ラピッドサーマルアニール（ＲＴＡ）法等により、半導体層１３に注入された不純物元素の活性化処理を行う。これにより、図３（ｅ）に示すように、半導体層１３にソース領域１３ｓ及びドレイン領域１３ｄが形成され、そのソース領域１３ｓとドレイン領域１３ｄとに挟まれた領域としてのチャネル領域１３ｃも同時に形成される。
【００５５】
＜層間絶縁膜成膜工程＞
ゲート絶縁膜１４上に、窒化シリコン膜成膜時にはＳｉＨ４及びＮＨ３を原料ガスとし、酸化シリコン膜成膜時にはＴＥＯＳ及びＯ２を原料ガスとして用いたプラズマＣＶＤ法等により、ゲート電極１６を覆うように層間絶縁膜１７を成膜する。
【００５６】
そして、半導体層１３とゲート絶縁膜１４との界面へ水素原子の供給を行い、半導体層１３を水素化する。これにより、不対結合手が終端化して不活性となり、不対結合手の存在によるＴＦＴ特性の劣化を抑制することができる。この水素化処理は、例えば、水素を含む窒素雰囲気下において、４１０℃で１時間の熱処理を施すことによって行う。
【００５７】
＜ソース電極等形成工程＞
層間絶縁膜１７に、エッチング等により、半導体層１３のソース領域１３ｓ及びドレイン領域１３ｄのそれぞれに対応するようにコンタクトホールを形成する。
【００５８】
次いで、層間絶縁膜１７上に、スパッタリング法等により導電膜を成膜した後、所定部分をレジストでマスクし、エッチング等により、導電膜を所定の形状にパターンニングして、図３（ｆ）に示すように、ソース電極１８ｓ及びドレイン電極１８ｄを形成する。
【００５９】
そして、層間絶縁膜１７上に、プラズマＣＶＤ法等により、ソース電極１８ｓ及びドレイン電極１８ｄを覆うように平坦化膜１９を形成する。
【００６０】
以上により実施形態１のＴＦＴメモリ１０を製造することができるが、この構成によれば、電荷保持部を構成するメモリ用金属粒子層１５がゲート絶縁膜１４内に埋設されており、第１ゲート絶縁膜１４ａの成膜、金属粒子層の形成及び第２ゲート絶縁膜１４ｂの成膜を順に行うことにより、複雑な工程を経ることなく製造することができる。
【００６１】
（実施形態２）
実施形態２に係る液晶表示装置の表示パネルには、不揮発性半導体記憶素子としてのＴＦＴメモリと表示領域におけるスイッチング素子としての表示用ＴＦＴが設けられている。
【００６２】
図４は、基板に設けられたＴＦＴメモリ１０及び表示用ＴＦＴ４０の断面を示す。なお、実施形態１と同一名称の部分は実施形態１と同一符号で示す。
【００６３】
このＴＦＴメモリ１０は、実施形態１と同一構造を有する。
【００６４】
また、この表示用ＴＦＴ４０は、メモリ用金属粒子層１５を有さない点を除いて、上記ＴＦＴメモリ１０と同一構造を有する。なお、表示用ＴＦＴ４０のソース電極は図示しない信号線に、ドレイン電極は図示しない画素電極に、それぞれ電気的に接続されている。
【００６５】
次に、実施形態１に係るＴＦＴメモリ１０及び表示用ＴＦＴ４０の製造方法について説明する。但し、メモリ用金属粒子層形成工程より前の工程は実施形態１と同一であるので説明を省略する。
【００６６】
このＴＦＴメモリ１０及び表示用ＴＦＴ４０の製造方法では、メモリ用金属粒子層形成工程において、図５（ａ）に示すように、絶縁基板１１上に第１ゲート絶縁膜１４ａを成膜したものを金属含有液に浸漬して金属粒子層を形成した後、図５（ｂ）に示すように、メモリ用金属粒子層１５の形成部分をレジストでマスクし、フッ酸によるエッチング等により、金属粒子層を所定の形状にパターンニングしてメモリ用金属粒子層１５を形成する。このとき、メモリ用金属粒子層を有さない表示用ＴＦＴ４０の部分の金属粒子層を除去する。
【００６７】
そして、図５（ｃ）に示すように、第２ゲート絶縁膜成膜工程において第２ゲート絶縁膜１４ｂを成膜し、ゲート説電極形成工程においてゲート電極１６を形成する。以後の工程は、実施形態１と同一である。
【００６８】
この構成によれば、電荷保持部を構成するメモリ用金属粒子層１５がゲート絶縁膜１４内に埋設されており、第１ゲート絶縁膜１４ａの成膜、金属粒子層の形成、メモリ用金属粒子層１５のパターンニング、及び第２ゲート絶縁膜１４ｂの成膜を順に行うことにより、複雑な工程を経ることなく製造することができ、また、電荷保持部を有さない表示用ＴＦＴ４０の同時形成も容易に低コストで行うことができる。
【００６９】
（その他の実施形態）
実施形態１及び２では、ＴＦＴメモリ１０を設けた液晶表示装置としたが、特にこれに限定されるものではなく、有機エレクトロルミネセンス表示装置、無機エレクトロルミネセンス表示装置、電気泳動表示装置等の表示装置や、ＩＣカードのメモリとしての用途等にも適用することができる。
【００７０】
また、実施形態２では、ＴＦＴメモリ１０と表示用ＴＦＴ４０との同時形成を行ったが、メモリ用金属粒子層を有さないＴＦＴとして、周辺回路部用のＴＦＴやＴＦＴメモリ駆動用のＴＦＴ等のＴＦＴをＴＦＴメモリ１０と同時形成してもよい。
【産業上の利用可能性】
【００７１】
本発明は、不揮発性半導体記憶素子及びその製造方法並びに表示装置について有用である。
【図面の簡単な説明】
【００７２】
【図１】実施形態１に係るＴＦＴメモリの概略構成を示す断面図である。
【図２】（ａ）及び（ｂ）は実施形態１に係るＴＦＴメモリのゲート電圧及びドレイン電流の情報書き込みに対する特性変化を示すグラフである。
【図３】（ａ）〜（ｆ）は実施形態１に係るＴＦＴメモリの製造方法を示す説明図である。
【図４】実施形態２に係るＴＦＴメモリ及び表示用ＴＦＴの概略構成を示す断面図である。
【図５】（ａ）〜（ｃ）は実施形態２に係るＴＦＴの製造方法を示す説明図である。
【図６】従来の不揮発性半導体記憶素子の概略構成を示す断面図である。
【符号の説明】
【００７３】
１０  ＴＦＴメモリ（不揮発性半導体記憶素子）
１１  絶縁基板
１３  半導体層
１３ｓ  ソース領域
１３ｄ  ドレイン領域
１３ｃ  チャネル領域
１４  ゲート絶縁膜
１５  メモリ用金属粒子層（電荷保持部）
１６  ゲート電極
４０  表示用ＴＦＴ（半導体素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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