(57)【要約】【課題】伝送路に入る信号の両電圧レベルに含まれるノイズを減少させる。【解決手段】入力信号を遅延させる遅延ユニット１４と、入力信号と遅延ユニットの出力信号との論理積を取る論理積ユニット１０と、入力信号と遅延ユニットの出力信号との論理和を取る論理和ユニット１２と、論理積ユニットから出力される第１の出力信号または論理和ユニットから出力される第２の出力信号の何れか一方を選択して出力する選択ユニットＳＥＬと、を含み、選択ユニットは、選択ユニットの出力信号が第１の電圧レベルの場合に第１の出力信号を出力し、選択ユニットの出力信号が第２の電圧レベルの場合に第２の出力信号を出力し、遅延ユニットは、複数の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎがカスケード接続される構成であり、各遅延回路間のタップＴｐ１〜Ｔｐ（Ｎ−１）が論理積ユニットおよび論理和ユニットの入力端子にそれぞれ接続される。【選択図】図１
2009124380.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に含まれるノイズを減少させるノイズリダクション回路であって、
前記入力信号を遅延させる遅延ユニットと、
前記入力信号と前記遅延ユニットの出力信号との論理積を取る論理積ユニットと、
前記入力信号と前記遅延ユニットの出力信号との論理和を取る論理和ユニットと、
前記論理積ユニットから出力される第１の出力信号または前記論理和ユニットから出力される第２の出力信号の何れか一方を選択して出力する選択ユニットと、を含み、
前記選択ユニットは、
前記選択ユニットの出力信号が第１の電圧レベルの場合に前記第１の出力信号を出力し、
前記選択ユニットの出力信号が第２の電圧レベルの場合に前記第２の出力信号を出力し、
前記遅延ユニットは、複数の遅延回路がカスケード接続されることによって構成され、各遅延回路間のタップが前記論理積ユニットおよび前記論理和ユニットの入力端子にそれぞれ接続されることを特徴とするノイズリダクション回路。
【請求項２】
請求項１において、
前記論理積ユニットは、前記入力信号と前記遅延ユニットに設けられる前記複数の遅延回路の出力信号がそれぞれ入力されるアンド回路を含み、
前記論理和ユニットは、前記入力信号と前記遅延ユニットに設けられる前記複数の遅延回路の出力信号がそれぞれ入力されるオア回路を含むことを特徴とするノイズリダクション回路。
【請求項３】
請求項１において、
前記遅延ユニットは、Ｎ個（Ｎは整数）の遅延回路がカスケード接続されることによって構成され、
前記論理積ユニットは、Ｎ個のアンド回路がカスケード接続されて構成され、
前記論理和ユニットは、Ｎ個のオア回路がカスケード接続されて構成され、
入力段から１番目のアンド回路は、前記入力信号と入力段から１番目の遅延回路からの出力信号との論理積を取り、
入力段からｉ番目（２≦ｉ≦Ｎ）のアンド回路は、入力段からｉ−１番目のアンド回路の出力信号と入力段からｉ番目の遅延回路の出力信号との論理積を取り、
入力段から１番目のオア回路は、前記入力信号と入力段から１番目の遅延回路からの出力信号との論理和を取り、
入力段からｉ番目のオア回路は、入力段からｉ−１番目のオア回路の出力信号と入力段からｉ番目の遅延回路の出力信号との論理和を取ることを特徴とするノイズリダクション回路。
【請求項４】
請求項１において、
前記遅延回路は、２Ｍ個（Ｍは整数）の遅延ユニットがそれぞれインバータ回路を介してカスケード接続されることによって構成され、
前記論理積ユニットは、Ｍ個の論理積用ナンド回路とＭ個の論理積用ノア回路が、入力段から１番目に論理積用ナンド回路の配置となるよう互い違いにカスケード接続されて構成され、
前記論理和ユニットは、Ｍ個の論理和用ノア回路とＭ個の論理和用ナンド回路が、入力段から１番目に論理和用ノア回路の配置となるよう互い違いにカスケード接続されて構成され、
入力段から１番目の論理積用ナンド回路は、前記入力信号と入力段から１番目の遅延回路からの出力信号との否定論理積を取り、
入力段からｊ番目（２≦ｊ≦Ｍ）の論理積用ナンド回路は、入力段からｊ−１番目の論理積用ノア回路の出力信号と入力段から２ｊ−１番目の遅延回路からの出力信号との否定論理積を取り、
入力段からｋ番目（１≦ｋ≦Ｍ）の論理積用ノア回路は、入力段からｋ番目の論理積用ナンド回路の出力信号と入力段から２ｋ番目の遅延回路からの出力信号との否定論理和を取り、
入力段から１番目の論理和用ノア回路は、前記入力信号と入力段から１番目の遅延回路からの出力信号との否定論理和を取り、
入力段からｊ番目（２≦ｊ≦Ｍ）の論理和用ノア回路は、入力段からｊ−１番目の論理和用ナンド回路の出力信号と入力段から２ｊ−１番目の遅延回路からの出力信号との否定論理和を取り、
入力段からｋ番目（１≦ｋ≦Ｍ）の論理和用ナンド回路は、入力段からｋ番目の論理和用ノア回路の出力信号と入力段から２ｋ番目の遅延回路からの出力信号との否定論理積を取ることを特徴とするノイズリダクション回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記選択ユニットは、
入力段となる第１、第２のアンド回路と、出力段となる選択用オア回路と、を含み、
前記第１のアンド回路は、一方の入力端子に前記第１の出力信号が入力され、他方の入力端子に前記選択用オア回路の出力信号の反転信号が入力され、前記第１の出力信号と前記選択用オア回路の出力信号の反転信号との論理積を取って前記選択用オア回路の一方の入力端子へ出力し、
前記第２のアンド回路は、一方の入力端子に前記第２の出力信号が入力され、他方の入力端子に前記選択用オア回路の出力信号が入力され、前記第２の出力信号と前記選択用オア回路の出力信号との論理積を取って前記選択用オア回路の他方の入力端子へ出力し、
前記選択用オア回路は、前記第１のアンド回路の出力信号と前記第２のアンド回路の出力信号との論理和を取って信号を出力することを特徴とするノイズリダクション回路。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記選択ユニットは、
入力段となる第１、第２のアンド回路と、出力段となる選択用ノア回路と、を含み、
前記第１のアンド回路は、一方の入力端子に前記第１の出力信号が入力され、他方の入力端子に前記選択用ノア回路の出力信号が入力され、前記第１の出力信号と前記選択用ノア回路の出力信号との論理積を取って前記選択用ノア回路の一方の入力端子へ出力し、
前記第２のアンド回路は、一方の入力端子に前記第２の出力信号が入力され、他方の入力端子に前記選択用ノア回路の出力信号の反転信号が入力され、前記第２の出力信号と前記選択用ノア回路の出力信号の反転信号との論理積を取って前記選択用ノア回路の他方の入力端子へ出力し、
前記選択用ノア回路は、前記第１のアンド回路の出力信号と前記第２のアンド回路の出力信号との否定論理和を取って信号を出力することを特徴とするノイズリダクション回路。
【請求項７】
請求項１乃至４のいずれかにおいて、
前記選択ユニットは、
入力段となる第１、第２のオア回路と、出力段となる選択用アンド回路と、を含み、
前記第１のオア回路は、一方の入力端子に前記第１の出力信号の反転信号が入力され、他方の入力端子に前記選択用アンド回路の出力信号の反転信号が入力され、前記第１の出力信号の反転信号と前記選択用アンド回路の出力信号の反転信号との論理和を取って前記選択用アンド回路の一方の入力端子へ出力し、
前記第２のオア回路は、一方の入力端子に前記第２の出力信号の反転信号が入力され、他方の入力端子に前記選択用アンド回路の出力信号が入力され、前記第２の出力信号の反転信号と前記選択用アンド回路の出力信号との論理和を取って前記選択用アンド回路の他方の入力端子へ出力し、
前記選択用アンド回路は、前記第１のオア回路の出力信号と前記第２のオア回路の出力信号との論理積を取って信号を出力することを特徴とするノイズリダクション回路。
【請求項８】
請求項１乃至４のいずれかにおいて、
前記選択ユニットは、
入力段となる第１、第２のオア回路と、出力段となる選択用ナンド回路と、を含み、
前記第１のオア回路は、一方の入力端子に前記第１の出力信号の反転信号が入力され、他方の入力端子に前記選択用ナンド回路の出力信号が入力され、前記第１の出力信号の反転信号と前記選択用ナンド回路の出力信号との論理和を取って前記選択用ナンド回路の一方の入力端子へ出力し、
前記第２のオア回路は、一方の入力端子に前記第２の出力信号の反転信号が入力され、他方の入力端子に前記選択用ナンド回路の出力信号の反転信号が入力され、前記第２の出力信号の反転信号と前記選択用ナンド回路の出力信号の反転信号との論理和を取って前記選択用ナンド回路の他方の入力端子へ出力し、
前記選択用ナンド回路は、前記第１のオア回路の出力信号と前記第２のオア回路の出力信号との否定論理積を取って信号を出力することを特徴とするノイズリダクション回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記遅延回路は、複数の遅延素子が直列に接続されることによって構成されることを特徴とするノイズリダクション回路。
【請求項１０】
請求項１乃至９のいずれかに記載のノイズリダクション回路と、
前記ノイズリダクション回路によりノイズが減少された信号に基づいて動作するデバイスと、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズリダクション回路、および電子機器等に関する。
【背景技術】
【０００２】
近年におけるプリンタ等の画像処理装置やデジタルカメラ、電子手帳、電子辞書、或いは携帯型情報端末等の種々の電子機器の高性能化に伴い、制御信号や画像信号等の各種信号を伝達する際に、より高い精度が求められる。これら電子機器類の信号の伝達の際に、通信ケーブル等の伝送路の特性や外部環境等の影響を受けて、元の信号に含まれていなかった余分な信号成分がノイズとして付加されて伝達されることがある。このようなノイズが信号に付加されて伝達されると、本来の信号の伝達により出力される所望の性能が得られなくなり、当該電子機器類に誤動作の発生等と言った不具合が生じることが問題となっていた。
【０００３】
このようなノイズが信号に加わった場合の誤動作を防止するために、内部パルス生成回路がクロック端子からノイズを受けた場合に、内部パルス信号を生成し、ノイズ変化打消回路が当該内部パルス信号に応じて、内部同期信号のノイズによる論理変化を打ち消すようにパルス信号を発生させる従来技術が特許文献１に開示されている。
【特許文献１】特開平６−０６０６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１に開示された従来技術では、ノイズによる論理変化を打ち消すようにパルス信号を発生させることにより、ノイズによる誤動作を防止するものであり、ノイズ自体を減少させるものではない。また、当該従来技術は、入力信号が高電圧側と低電圧側の２つ電圧レベル（以下、それぞれの電圧レベルを高電圧側レベル、低電圧側レベルと称する。）を往復する波形のデジタル信号の場合に、当該デジタル信号の高電圧側・低電圧側の何れか一方の電圧レベルの信号のノイズのリダクションを実行するに止まっている。換言すると、当該従来技術では、デジタル信号の高電圧側・低電圧側の両電圧レベルのノイズ（以下、それぞれの電圧レベルのノイズを高電圧側ノイズ、低電圧側ノイズと称する。）のリダクションが実行されない。すなわち、ノイズリダクションが実行される一方の電圧レベルと異なる他方の電圧レベルのノイズが信号に含まれたままの状態となり、信号に含まれるノイズの減少が不十分であった。
【０００５】
本発明に係る幾つかの態様によれば、簡単な回路構成で伝送路に入る信号の両電圧レベルに含まれるノイズが減少される。
【課題を解決するための手段】
【０００６】
本発明は、入力信号に含まれるノイズを減少させるノイズリダクション回路であって、入力信号を遅延させる遅延ユニットと、入力信号と遅延ユニットの出力信号との論理積を取る論理積ユニットと、入力信号と遅延ユニットの出力信号との論理和を取る論理和ユニットと、論理積ユニットから出力される第１の出力信号または論理和ユニットから出力される第２の出力信号の何れか一方を選択して出力する選択ユニットと、を含み、選択ユニットは、選択ユニットの出力信号が第１の電圧レベルの場合に第１の出力信号を出力し、選択ユニットの出力信号が第２の電圧レベルの場合に第２の出力信号を出力し、遅延ユニットは、複数の遅延回路がカスケード接続されることによって構成され、各遅延回路間のタップが論理積ユニットおよび論理和ユニットの入力端子にそれぞれ接続されることを特徴とするノイズリダクション回路に関係する。
【０００７】
本発明のノイズリダクション回路によれば、信号の電圧レベルに応じてノイズの減少特性が相反する２つの論理回路を並列させて、出力信号の電圧レベルに基づいて、ノイズ減少の優れた方の論理ユニットからの出力信号が出力される。このような構成とすることによって、高電圧側ノイズおよび低電圧側ノイズの重畳された信号が入力されると、選択ユニットの出力信号の電圧レベルに応じて、当該電圧レベルでのノイズ減少効率の良い方の論理ユニットからの出力信号が選択ユニットから出力される。このため、信号の両電圧レベルに重畳されるノイズを効率よく減少できる。また、入力信号の遅延量を所望の大きさに調整するために、本実施形態のノイズリダクション回路は、遅延ユニットを複数の遅延回路をカスケード接続された構成として、複数の遅延回路の出力信号と当該入力信号との論理和・論理積を取る構成とした。このため、論理積ユニットおよび論理和ユニットにおいて、信号に重畳されたノイズのパルス幅の大きさや個数等のノイズの各種発生パターンに対応してノイズを減少できるようになる。さらに、本実施形態のノイズリダクション回路は、論理積ユニットと論理和ユニットに接続されて入力信号を遅延させる際に使用される遅延ユニットを共有する構成とする。このため、回路規模を縮小させた上で信号の両電圧レベルに重畳されるノイズを効率よく減少可能とする。
【０００８】
また、本発明では、論理積ユニットは、入力信号と遅延ユニットに設けられる複数の遅延回路の出力信号がそれぞれ入力されるアンド回路を含み、論理和ユニットは、入力信号と遅延ユニットに設けられる複数の遅延回路の出力信号がそれぞれ入力されるオア回路を含むこととしてもよい。
【０００９】
このようにすれば、アンド回路による入力信号と遅延ユニットの出力信号との論理積を取ることによる低電圧側ノイズの減少と、オア回路による入力信号と遅延ユニットの出力信号との論理和を取ることによる高電圧側ノイズの減少がそれぞれの論理ユニットで実行される。このため、入力信号に重畳されたノイズのパルス数が多い場合でも、入力信号の両電圧レベルのノイズを効率よく減少させられる。
【００１０】
また、本発明では、遅延ユニットは、Ｎ個（Ｎは整数）の遅延回路をカスケード接続されることによって構成され、論理積ユニットは、Ｎ個のアンド回路がカスケード接続されて構成され、論理和ユニットは、Ｎ個のオア回路がカスケード接続されて構成され、入力段から１番目のアンド回路は、入力信号と入力段から１番目の遅延回路からの出力信号との論理積を取り、入力段からｉ番目（２≦ｉ≦Ｎ）のアンド回路は、入力段からｉ−１番目のアンド回路の出力信号と入力段からｉ番目の遅延回路の出力信号との論理積を取り、入力段から１番目のオア回路は、入力信号と入力段から１番目の遅延回路からの出力信号との論理和を取り、入力段からｉ番目のオア回路は、入力段からｉ−１番目のオア回路の出力信号と入力段からｉ番目の遅延回路の出力信号との論理和を取ることとしてもよい。
【００１１】
このようにすれば、入力信号に重畳されたノイズのパルス数が多い場合でも、論理積ユニットにおける低電圧側ノイズの減少、および論理和ユニットにおける高電圧側ノイズの減少のそれぞれがより確実に実行されてから選択ユニットで出力信号が選択される。このため、入力信号に重畳されたノイズのパルス数が多い場合でも、信号の両電圧レベルに重畳されるノイズをより確実に減少させられる。
【００１２】
また、本発明では、遅延ユニットは、２Ｍ個（Ｍは整数）の遅延回路がそれぞれインバータ回路を介してカスケード接続されることによって構成され、論理積ユニットは、Ｍ個の論理積用ナンド回路とＭ個の論理積用ノア回路が入力段から最初に論理積用ナンド回路の配置となるよう互い違いに設けられるようにカスケード接続されて構成され、論理和ユニットは、Ｍ個の論理和用ノア回路とＭ個の論理和用ナンド回路が入力段から最初に論理和用ノア回路の配置となるよう互い違いに設けられるようにカスケード接続されて構成され、入力段から１番目の論理積用ナンド回路は、入力信号と入力段から１番目の遅延回路からの出力信号との否定論理積を取り、入力段からｊ番目（２≦ｊ≦Ｍ）の論理積用ナンド回路は、入力段からｊ−１番目の論理積用ノア回路の出力信号と入力段から２ｊ−１番目の遅延回路からの出力信号との否定論理積を取り、入力段からｋ番目（１≦ｋ≦Ｍ）の論理積用ノア回路は、入力段からｋ番目の論理積用ナンド回路の出力信号と入力段から２ｋ番目の遅延回路からの出力信号との否定論理和を取り、入力段から１番目の論理和用ノア回路は、入力信号と入力段から１番目の遅延回路からの出力信号との否定論理和を取り、入力段からｊ番目（２≦ｊ≦Ｍ）の論理和用ノア回路は、入力段からｊ−１番目の論理和用ナンド回路の出力信号と入力段から２ｊ−１番目の遅延回路からの出力信号との否定論理和を取り、入力段からｋ番目（１≦ｋ≦Ｍ）の論理和用ナンド回路は、入力段からｋ番目の論理和用ノア回路の出力信号と入力段から２ｋ番目の遅延回路からの出力信号との否定論理和を取ることとしてもよい。
【００１３】
このようにすれば、論理積ユニットと論理和ユニットをそれぞれ相反する否定論理回路をカスケード接続させて構成されるので、論理積ユニットおよび論理和ユニットの特性をほぼ同じにすることができる。このため、入力信号に含まれる両電圧レベル側のノイズをより確実に減少できる。
【００１４】
このとき、本発明では、選択ユニットは、入力段となる第１、第２のアンド回路と、出力段となる選択用オア回路と、を含み、第１のアンド回路は、一方の入力端子に第１の出力信号が入力され、他方の入力端子に選択用オア回路の出力信号の反転信号が入力され、第１の出力信号と選択用オア回路の出力信号の反転信号との論理積を取って選択用オア回路の一方の入力端子へ出力し、第２のアンド回路は、一方の入力端子に第２の出力信号が入力され、他方の入力端子に選択用オア回路の出力信号が入力され、第２の出力信号と選択用オア回路の出力信号との論理積を取って選択用オア回路の他方の入力端子へ出力し、選択用オア回路は、第１のアンド回路の出力信号と第２のアンド回路の出力信号との論理和を取って信号を出力し、選択用オア回路の出力信号が選択ユニットの出力信号として出力されることとしてもよい。
【００１５】
また、本発明では、選択ユニットは、入力段となる第１、第２のアンド回路と、出力段となる選択用ノア回路と、を含み、第１のアンド回路は、一方の入力端子に第１の出力信号が入力され、他方の入力端子に選択用ノア回路の出力信号が入力され、第１の出力信号と選択用ノア回路の出力信号との論理積を取って選択用ノア回路の一方の入力端子へ出力し、第２のアンド回路は、一方の入力端子に第２の出力信号が入力され、他方の入力端子に選択用ノア回路の出力信号の反転信号が入力され、第２の出力信号と選択用ノア回路の出力信号の反転信号との論理積を取って選択用ノア回路の他方の入力端子へ出力し、選択用ノア回路は、第１のアンド回路の出力信号と第２のアンド回路の出力信号との否定論理和を取って信号を出力し、選択用ノア回路の出力信号の反転信号が選択ユニットの出力信号として出力されることとしてもよい。
【００１６】
さらに、本発明では、選択ユニットは、入力段となる第１、第２のオア回路と、出力段となる選択用アンド回路と、を含み、第１のオア回路は、一方の入力端子に第１の出力信号の反転信号が入力され、他方の入力端子に選択用アンド回路の出力信号の反転信号が入力され、第１の出力信号の反転信号と選択用アンド回路の出力信号の反転信号との論理和を取って選択用アンド回路の一方の入力端子へ出力し、第２のオア回路は、一方の入力端子に第２の出力信号の反転信号が入力され、他方の入力端子に選択用アンド回路の出力信号が入力され、第２の出力信号の反転信号と選択用アンド回路の出力信号との論理和を取って選択用アンド回路の他方の入力端子へ出力し、選択用アンド回路は、第１のオア回路の出力信号と第２のオア回路の出力信号との論理積を取って信号を出力し、選択用アンド回路の出力信号の反転信号が選択ユニットの出力信号として出力されることとしてもよい。
【００１７】
また、本発明では、選択ユニットは、入力段となる第１、第２のオア回路と、出力段となる選択用ナンド回路と、を含み、第１のオア回路は、一方の入力端子に第１の出力信号の反転信号が入力され、他方の入力端子に選択用ナンド回路の出力信号が入力され、第１の出力信号の反転信号と選択用ナンド回路の出力信号との論理和を取って選択用ナンド回路の一方の入力端子へ出力し、第２のオア回路は、一方の入力端子に第２の出力信号の反転信号が入力され、他方の入力端子に選択用ナンド回路の出力信号の反転信号が入力され、第２の出力信号の反転信号と選択用ナンド回路の出力信号の反転信号との論理和を取って選択用ナンド回路の他方の入力端子へ出力し、選択用ナンド回路は、第１のオア回路の出力信号と第２のオア回路の出力信号との否定論理積を取って信号を出力し、選択用ナンド回路の出力信号が選択ユニットの出力信号として出力されることとしてもよい。
【００１８】
上述したようにすれば、選択ユニットは、選択ユニットからの出力信号が第１の電圧レベルの場合は、低電圧側ノイズの減少に優れた特性を有する論理積ユニットからの出力信号を選択して出力させ、出力信号が第２の電圧レベルの場合は、高電圧側ノイズの減少に優れた特性を有する論理和ユニットからの出力信号を選択して出力させることができる。このため、ノイズリダクション回路の出力信号を両電圧レベルに重畳されるノイズを減少させた信号として出力可能となる。
【００１９】
また、本発明では、遅延回路は、複数の遅延素子が直列に接続されることによって構成されることとしてもよい。
【００２０】
このようにすれば、遅延ユニットに含まれる遅延回路によって前段からの入力信号の遅延量を所望の大きさに調整することが出来るので、様々なノイズのパルス幅やパルス数に対応して、信号に含まれるノイズを減少することが可能となる。
【００２１】
また、本発明は、上記のいずれかに記載のノイズリダクション回路と、このノイズリダクション回路によりノイズが減少された信号に基づいて動作するデバイスと、を含むことを特徴とする電子機器に関係する。
【００２２】
本発明のノイズリダクション回路を含む電子機器によれば、信号に含まれる両電圧レベル側のノイズが当該ノイズリダクション回路で減少されるようになるので、電子機器に備わる各デバイスに送信される信号にノイズが含まれることによって当該デバイスの誤動作が発生することを抑制できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２４】
１．第１の構成例
図１に、本実施形態のノイズリダクション回路の第１の構成例を示す。本実施形態のノイズリダクション回路は、通信ケーブル等の伝送路からの入力信号を受信するインターフェース部等に設けられ、論理積ユニット１０と、論理和ユニット１２と、遅延ユニット１４と、および選択ユニットＳＥＬとを含む構成である。本構成例では、遅延ユニット１４は、図１に示すように、複数（Ｎ個：Ｎは整数）の遅延回路ＤＬ１０がカスケード接続された構成であり、論理積ユニット１０と論理和ユニット１２が遅延ユニット１４の各遅延回路ＤＬ１０を共有するように並列されて設けられている。そして、これらの論理ユニット１０、１２において、入力信号Ｓ１０と各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎとの論理積、論理和がそれぞれ取られて、当該論理積・論理和結果となる出力信号ＡＮＤＳ１０、ＯＲＳ１０が選択ユニットＳＥＬに入力される。なお、本実施形態のノイズリダクション回路は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２５】
遅延ユニット１４は、入力信号Ｓ１０を遅延させる機能を有し、上述したように、Ｎ個の遅延回路ＤＬ１０がカスケード接続された構成である。各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎは、それぞれ論理積ユニット１０および論理和ユニット１２に入力される。また、遅延ユニット１４に含まれる遅延回路ＤＬ１０は、入力信号Ｓ１０の遅延量を所望の大きさに調整可能とするために、図２に示すように、遅延素子として例えば、複数のインバータＩＮＶ１、ＩＮＶ２、…ＩＮＶｎが直列に接続されることによって構成される。本構成例においては、例えば、遅延回路ＤＬ１０による遅延量は、所望のノイズのパルス幅よりも大きな遅延量に調整する。このように、遅延回路ＤＬ１０を複数のインバータＩＮＶ１、ＩＮＶ２、…、ＩＮＶｎを直列接続させることによって、入力信号Ｓ１０の遅延量を所望の大きさに調整することができる。このため、様々なノイズのパルス幅やノイズ数に対応して、入力信号Ｓ１０に含まれるノイズを減少させることが可能となる。なお、遅延回路ＤＬ１０は、図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、後述する本発明のノイズリダクション回路の他の構成例に含まれる遅延回路も、上述した本構成例の遅延回路と同様の構成とする。
【００２６】
論理積ユニット１０は、入力信号Ｓ１０と各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜Ｓ１０＿Ｎとの論理積を取り、その出力信号ＡＮＤＳ１０（広義には、第１の出力信号）を選択ユニットＳＥＬに出力する。本構成例では、論理積ユニット１０は、入力信号Ｓ１０と遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎが入力されるアンド回路ＡＮＤ１０を含む構成である。アンド回路ＡＮＤ１０は、その入力端子が各遅延回路ＤＬ１０間のタップＴｐ１〜Ｔｐ（Ｎ−１）とそれぞれ接続されている。そして、アンド回路ＡＮＤ１０で入力信号Ｓ１０と各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎの論理積を取って、その論理積の出力結果となる信号ＡＮＤＳ１０が選択ユニットＳＥＬに出力される。
【００２７】
論理和ユニット１２は、入力信号Ｓ１０と遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎとの論理和を取り、その出力信号ＯＲＳ１０（広義には、第２の出力信号）を選択ユニットＳＥＬに出力する。本構成例では、論理和ユニット１２は、入力信号Ｓ１０と遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎが入力されるオア回路ＯＲ１０を含む構成である。オア回路ＯＲ１０は、その入力端子が各遅延回路ＤＬ１０間のタップＴｐ１〜Ｔｐ（Ｎ−１）とそれぞれ接続されている。そして、オア回路ＯＲ１０で入力信号Ｓ１０と各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎの論理和を取って、その論理和の出力結果となる信号ＯＲＳ１０が選択ユニットＳＥＬに出力される。
【００２８】
選択ユニットＳＥＬは、論理積ユニット１０からの出力信号ＡＮＤＳ１０または論理和ユニット１２からの出力信号ＯＲＳ１０の何れか一方を、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルに基づいて選択して出力する。選択ユニットＳＥＬは、選択ユニットＳＥＬの出力信号Ｓ１２が低電圧側レベル（広義には、第１の電圧レベル）の場合に論理積ユニット１０の出力結果となる信号ＡＮＤＳ１０を選択し、選択ユニットＳＥＬの出力信号Ｓ１２が高電圧側レベル（広義には、第２の電圧レベル）の場合に論理和ユニット１２の出力結果となる信号ＯＲＳ１０を選択する。なお、選択ユニットＳＥＬの構成の詳細については、後述する。
【００２９】
以上説明した本構成例のノイズリダクション回路において、入力信号Ｓ１０が高電圧側レベルと低電圧側レベルの２つ電圧レベルを往復するデジタル信号であり、当該デジタル信号Ｓ１０に高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０の双方が重畳された状態で入力された場合を想定する。
【００３０】
この場合、論理積ユニット１０では、入力信号Ｓ１０と、この入力信号Ｓ１０を遅延させる各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎとの論理積がアンド回路ＡＮＤ１０で取られる。このように、アンド回路ＡＮＤ１０で論理積が取られることによって、低電圧側ノイズＮＺＬ１０のパルス数が減少する一方、高電圧側ノイズＮＺＨ１０のパルス数が増加する。すなわち、論理積ユニット１０では、入力信号Ｓ１０は、低電圧側ノイズＮＺＬ１０のパルス数が減少した信号ＡＮＤＳ１０として出力される。
【００３１】
一方、論理和ユニット１２では、入力信号Ｓ１０と、この入力信号Ｓ１０を遅延させる各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎとの論理和がオア回路ＯＲ１０で取られる。このように、オア回路ＯＲ１０で入力信号Ｓ１０と各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎとの論理和を取ることによって、高電圧側ノイズＮＺＨ１０のパルス数が減少する一方、低電圧側ノイズＮＺＬ１２のパルス数が増加する。すなわち、論理和ユニット１２では、入力信号Ｓ１０は、高電圧側ノイズＮＺＨ１０のパルス数が減少した信号ＯＲＳ１０として出力される。
【００３２】
その後、論理積ユニット１０および論理和ユニット１２から出力された信号ＡＮＤＳ１０、ＯＲＳ１０が、選択ユニットＳＥＬに入力される。選択ユニットＳＥＬでは、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルに基づいて、論理積ユニット１０から出力された信号ＡＮＤＳ１０、または論理和ユニット１２から出力された信号ＯＲＳ１０の何れか一方の信号を選択して出力する。
【００３３】
本構成例では、選択ユニットＳＥＬは、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルが低電圧側レベルの場合は、低電圧側ノイズＮＺＬ１０の減少に優れた特性を有する論理積ユニット１０からの出力信号ＡＮＤＳ１０を選択して出力させる。一方、選択ユニットＳＥＬの出力信号Ｓ１２が高電圧側レベルの場合には、選択ユニットＳＥＬは、高電圧側ノイズＮＺＨ１０の減少に優れた特性を有する論理和ユニット１２からの出力信号ＯＲＳ１０を選択して出力させる。すなわち、選択ユニットＳＥＬでは、出力信号Ｓ１２の電圧レベルに応じて、当該電圧レベルでのノイズ減少効率の良い方の論理ユニットからの出力信号が選択されるので、選択ユニットＳＥＬの出力信号Ｓ１２は、高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０が減少された信号となる。換言すると、高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０が重畳された信号Ｓ１０が入力された場合でも、選択ユニットＳＥＬからの出力信号Ｓ１２の電圧レベルに応じて信号Ｓ１０の両電圧レベルに重畳されるノイズＮＺＨ１０、ＮＺＬ１０を効率よく減少できる。
【００３４】
特に、本構成例では、前述したように、入力信号Ｓ１０を所望の遅延量に調整するためにカスケード接続された複数の遅延回路ＤＬ１０間のタップＴｐ１〜Ｔｐ（Ｎ−１）が論理積ユニット１０および論理和ユニット１２の入力端子にそれぞれ接続される構成となっている。換言すると、論理積ユニット１０および論理和ユニット１２は、各遅延回路ＤＬ１０の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿Ｎの全てと入力信号Ｓ１０との論理積・論理和を取ることができる。このため、論理積ユニット１０および論理和ユニット１２において、入力信号Ｓ１０に重畳されたノイズのパルス幅の大きさや個数等のノイズの各種の発生パターンに対応してノイズを減少させられるようになる。また、論理積ユニット１０と論理和ユニット１２が使用する遅延回路ＤＬ１０を共有する構成とするので、回路規模を縮小させた上で信号の両電圧レベルに重畳されるノイズを効率よく減少できるようになる。
【００３５】
２．１．第２の構成例
図３に、本実施形態のノイズリダクション回路の第２の構成例を示す。本構成例のノイズリダクション回路は、両電圧レベルのノイズをより確実に多く減少させるために、論理積ユニット２０、論理和ユニット２２、および遅延ユニット２４にそれぞれＮ個ずつのアンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎ、オア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎ、遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎを含む構成とする。すなわち、論理積ユニット２０は、Ｎ個のアンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎをカスケード接続させ、論理和ユニット２２は、Ｎ個のオア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎをカスケード接続させ、遅延ユニット２４は、Ｎ個の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎをカスケード接続させた構成である。そして、遅延ユニット２４の各遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎの間のタップＴｐ１〜Ｔｐ（Ｎ−１）が論理積ユニット２０の各アンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎ、および論理和ユニット２２の各オア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎの入力端子にそれぞれ接続される構成とした。なお、本構成例は、論理積ユニット２０および論理和ユニット２２をそれぞれＮ個ずつアンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎ、オア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎをカスケード接続された構成であることから、第１の構成例と論理的には、等価である。
【００３６】
各遅延回路ＤＬ１０の間のタップＴｐ１〜Ｔｐ（Ｎ−１）を論理積ユニット２０の入力端子に接続させる際に、入力段から１番目のタップＴｐ１は、入力段から１番目のアンド回路ＡＮＤ１０＿１の入力端子と接続される。このため、入力段から１番目のアンド回路ＡＮＤ１０＿１は、入力信号Ｓ２０と入力段から１番目の遅延回路ＤＬ１０＿１からの出力信号ＤＬＳ１０＿１との論理積を取る。また、入力段からｉ番目のタップＴｐｉ（例えば、Ｔｐ２）は、入力段からｉ番目のアンド回路ＡＮＤ１０＿ｉ（例えば、ＡＮＤ１０＿２）の入力端子と接続される。このため、入力段からｉ番目のアンド回路ＡＮＤ１０＿ｉは、入力段からｉ−１番目のアンド回路ＡＮＤ１０＿（ｉ−１）（例えば、ＡＮＤ１０＿１）の出力信号ＡＮＤＳ１０＿（ｉ−１）（例えば、ＡＮＤＳ１０＿１）と、入力段からｉ番目の遅延回路ＤＬ１０＿ｉ（例えば、ＤＬ１０＿２）からの出力信号ＤＬＳ１０＿ｉ（例えば、ＤＬＳ１０＿２）との論理積を取る。
【００３７】
一方、これらのタップＴｐ１〜Ｔｐ（Ｎ−１）を論理和ユニット２２の入力端子に接続させる際に、入力段から１番目のタップＴｐ１は、入力段から１番目のオア回路ＯＲ１０＿１の入力端子と接続される。このため、入力段から１番目のオア回路ＯＲ１０＿１は、入力信号Ｓ２０と入力段から１番目の遅延回路ＤＬ１０＿１からの出力信号ＤＬＳ１０＿１との論理和を取る。また、入力段からｉ番目のタップＴｐｉは、入力段からｉ番目のオア回路ＯＲ１０＿ｉ（例えば、ＯＲ１０＿２）の入力端子と接続される。このため、入力段からｉ番目のオア回路ＯＲ１０＿ｉは、入力段からｉ−１番目のオア回路ＯＲ１０＿（ｉ−１）（例えば、ＯＲ１０＿１）の出力信号ＯＲＳ１０＿（ｉ−１）（例えば、ＯＲＳ１０＿１）と、入力段からｉ番目の遅延回路ＤＬ１０＿ｉ（例えば、ＤＬ１０＿２）からの出力信号ＤＬＳ１０＿ｉ（例えば、ＤＬＳ１０＿２）との論理和を取る。
【００３８】
以上説明したように、本構成例では、論理積ユニット２０および論理和ユニット２２がそれぞれＮ個のアンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎ、オア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎをカスケード接続させた構成とする。そして、遅延ユニット２４の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎの間の入力段からｉ番目のタップＴｐｉが入力段からｉ番目のアンド回路ＡＮＤ１０＿ｉおよびオア回路ＯＲ１０＿ｉの入力端子と接続される。このような構成とすることにより、入力信号Ｓ２０に重畳されたノイズのパルス数が多い場合やパルス幅が大きい場合でも、論理積ユニット２０による低電圧側ノイズの減少、および論理和ユニット２２によって高電圧側ノイズをより確実に減少させてから、選択ユニットＳＥＬで各論理ユニット２０、２２の出力信号ＡＮＤＳ１０＿Ｎ、ＯＲＳ１０＿Ｎのいずれかが選択されて、選択された信号が出力信号Ｓ２２となる。このため、入力信号Ｓ２０に重畳されたノイズのパルス数が多い場合やパルス幅が大きい場合でも、信号の両電圧レベルに重畳されるノイズがさらに減少させられる。また、論理積ユニット２０と論理和ユニット２２が使用する遅延ユニット２４の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎを共有する構成とするので、回路規模を縮小させた上で信号の両電圧レベルに重畳されるノイズを効率よく減少できるようになる。
【００３９】
２．２．第１および２の構成例の比較例
次に、本実施形態のノイズリダクション回路の第１および第２の構成例を創作するために検討した比較例について、図面を使用しながら説明する。ここで、各比較例との検討結果の説明を容易にするために、まず、本実施形態のノイズリダクション回路の第２の構成例のＮ＝２の場合の実施例を図４に示す。
【００４０】
図４に示すように、第２の構成例の一実施例となるノイズリダクション回路は、論理積ユニット２０ａ、論理和ユニット２２ａにアンド回路ＡＮＤ１０＿１、ＡＮＤ１０＿２、オア回路ＯＲ１０＿１、ＯＲ１０＿２をそれぞれ２つカスケード接続させて、これらの論理ユニット２０ａ、２２ａが２つの遅延回路ＤＬ１０＿１、ＤＬ１０＿２からなる遅延ユニット２４ａを共有する構成とした。そして、２つの遅延回路ＤＬ１０＿１、ＤＬ１０＿２の間のタップＴｐ１を論理積ユニット２０ａのアンド回路ＡＮＤ１０＿１および論理和ユニット２２ａのオア回路ＯＲ１０＿１の入力端子にそれぞれ接続させる構成とした。
【００４１】
次に、図５に示す比較例１の論理ユニット１０ａは、図１に示す第１の構成例における遅延回路ＤＬ１０と論理積ユニット１０のアンド回路ＡＮＤ１０がそれぞれ１つずつ設けられている構成となっている。この比較例１の論理ユニット１０ａでは、図５のＡ１に示すように、低電圧側ノイズＮＺＬ１０のパルス数を減少させるものの、Ａ２に示すように、高電圧側ノイズＮＺＨ１０のパルス数を増加させた信号Ｓ１０ａが出力されてしまう。換言すると、アンド回路ＡＮＤ１０と遅延回路ＤＬ１０を含む論理ユニット１０ａは、低電圧側ノイズＮＺＬ１０の減少に優れた特性を有することが分かる。
【００４２】
図６に示す比較例２の論理ユニット１０ｂは、図１に示す第１の構成例における遅延回路ＤＬ１０と論理和ユニット１２のオア回路ＯＲ１０がそれぞれ１つずつ設けられている構成となっている。この比較例２の論理ユニット１０ｂでは、図４のＡ４に示すように、高電圧側ノイズＮＺＨ１０のパルス数を減少させるものの、Ａ３に示すように、低電圧側ノイズＮＺＬ１０のパルス数を増加させた信号Ｓ１０ｂが出力されてしまう。換言すると、オア回路ＯＲ１０と遅延回路ＤＬ１０を含む論理ユニット１０ｂは、高電圧側ノイズＮＺＨ１０の減少に優れた特性を有することが分かる。
【００４３】
図７に示す比較例３の論理ユニット１０ｃは、図１に示す第１の構成例のノイズリダクション回路に対して、遅延ユニット１０ｃ3を１つの遅延回路ＤＬ１０、論理積ユニット１０ｃ1をアンド回路ＡＮＤ１０、および論理和ユニット１０ｃ2をオア回路ＯＲ１０としたものである。そして、入力信号Ｓ１０の電圧レベルに応じてノイズの減少特性が相反する２つの論理ユニット１０ｃ1、１０ｃ2が遅延ユニット１０ｃ3の遅延回路ＤＬ１０を共有させて並列し、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルに基づいて、選択ユニットＳＥＬが何れか一方の出力信号ＡＮＤＳ１０、ＯＲＳ１０を選択して出力する構成とした。
【００４４】
この比較例３では、高電圧側ノイズＮＺＨ１０の減少に優れた特性を有する論理和ユニット１０ｃ2において、入力信号Ｓ１０と、この入力信号Ｓ１０を遅延回路ＤＬ１０で遅延させた信号ＤＬＳ１０との論理和がオア回路ＯＲ１０で取られる。オア回路ＯＲ１０が論理和を取ることによって、図８のＡ５に示すように、高電圧側ノイズＮＺＨ１０のパルス数を減少させる一方、図８のＡ６に示すように、低電圧側ノイズＮＺＬ１０のパルス数を増加させる。こうして、論理和ユニット１０ｃ2では、入力信号Ｓ１０は、高電圧側ノイズＮＺＨ１０のパルス数が減少した信号ＯＲＳ１０として出力される。
【００４５】
一方、低電圧側ノイズＮＺＬ１０の減少に優れた特性を有する論理積ユニット１０ｃ1において、入力信号Ｓ１０と、この入力信号Ｓ１０を遅延回路ＤＬ１０で遅延させた信号ＤＬＳ１０との論理積がアンド回路ＡＮＤ１０で取られる。アンド回路ＡＮＤ１０で論理積を取ることによって、図８のＡ７に示すように、低電圧側ノイズＮＺＬ１０のパルス数を減少させる一方、図８のＡ８に示すように、高電圧側ノイズＮＺＨ１０のパルス数を増加させる。こうして、論理積ユニット１０ｃ1では、入力信号Ｓ１０は、低電圧側ノイズＮＺＬ１０のパルス数が減少した信号ＡＮＤＳ１０として出力される。
【００４６】
その後、選択ユニットＳＥＬにおいて、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルに基づいて、論理積ユニット１０ｃ1から出力された信号ＡＮＤＳ１０、または論理和ユニット１０ｃ2から出力された信号ＯＲＳ１０の何れか一方の信号を選択して出力する。このため、選択ユニットＳＥＬの出力信号Ｓ１２は、図８のＡ９およびＡ１０に示すように、高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０が減少された信号Ｓ１２となる。このようにして、比較例３の論理ユニット１０ｃは、入力信号Ｓ１０に重畳された高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０を減少させる。
【００４７】
しかしながら、図９に示すように、入力信号Ｓ１０のノイズのパルス数が多い場合では、論理和ユニット１０ｃ2からの出力信号ＯＲＳ１０は、Ａ１１に示すように、低電圧側ノイズＮＺＬ１０のパルス数が増加する一方、Ａ１２に示すように、高電圧側ノイズＮＺＨ１０のパルス数が減少するものの、高電圧側ノイズＮＺＨ１０が残ったものとなる。一方、論理積ユニット１０ｃ1からの出力信号ＡＮＤＳ１０は、Ａ１３に示すように、高電圧側ノイズＮＺＨ１０のパルス数が増加する一方、Ａ１４に示すように、低電圧側ノイズＮＺＬ１０のパルス数が減少するものの、低電圧側ノイズＮＺＬ１０が残ったものとなる。このため、論理ユニット１０ｃの出力信号Ｓ１２は、Ａ１５およびＡ１６に示すように、残存ノイズが含まれ、ノイズ除去が不十分である。
【００４８】
入力信号Ｓ１０に重畳されたノイズのパルス数が多い場合でも、ノイズの減少を十分に実行するノイズリダクション回路の回路構成を検討するために、図１０に示す比較例４の論理ユニット１０ｄは、図５に示す比較例１の論理ユニット１０ａを２つカスケード接続させる構成となっている。このような構成とすることによって、入力信号Ｓ１０に含まれるノイズのパルスが立て続けに含まれる場合でも、まず、Ａ２１に示すように、低電圧側ノイズＮＺＬ１０のパルス数が減少され、Ａ２２に示すように、高電圧側ノイズＮＺＨ１０のパルス数が増加された信号Ｓ１０ａ1が前段側の論理ユニット１０ａ1から出力される。そして、この信号Ｓ１０ａ1が後段側の論理ユニット１０ａ2へ入力される。すると、Ａ２３に示すように、信号Ｓ１０ａ1に残存された低電圧側ノイズＮＺＬ１０のパルス数がさらに減少され、かつＡ２４に示すように、高電圧側ノイズＮＺＨ１０のパルス数がさらに増加して出力される。換言すると、比較例４の論理ユニット１０ｄは、比較例１の論理ユニット１０ａの低電圧側ノイズＮＺＬ１０の減少の優れた特性をさらに向上させるものとなる。
【００４９】
一方、図１１に示す比較例５の論理ユニット１０ｅは、図６に示す比較例２の論理ユニット１０ｂが２つカスケード接続させる構成となっている。このような構成とすることにより、入力信号Ｓ１０に含まれるノイズのパルスが立て続けに含まれる場合でも、図１１のＡ２５に示すように、高電圧側ノイズＮＺＨ１０のパルス数が減少され、Ａ２６に示すように、低電圧側ノイズＮＺＬ１０のパルス数が増えた信号Ｓ１０ｂ1が前段側の論理ユニット１０ｂ1から出力される。そして、この信号Ｓ１０ｂ1が後段側の論理ユニット１０ｂ2へ入力されると、Ａ２７に示すように、信号Ｓ１０ｂ1に残存された高電圧側ノイズＮＺＨ１０のパルス数がさらに減少され、かつＡ２８に示すように、低電圧側ノイズＮＺＬ１０のパルス数がさらに増加して出力される。換言すると、比較例５の論理ユニット１０ｅは、比較例２の論理ユニット１０ｂの高電圧側ノイズＮＺＨ１０の減少の優れた特性をさらに向上させるものとなる。
【００５０】
そこで、図１２に示す比較例６の論理ユニット１０ｆは，比較例４および５の検討結果を元に、比較例３の論理ユニット１０ｃにおける両電圧レベルのノイズの減少量を増加させるために、論理積ユニット１０ｆ1をアンド回路ＡＮＤ１０ｆ1の後段側に比較例１と同様の論理ユニット１０ｆ3を接続させる構成とした。そして、論理和ユニット１０ｆ2をオア回路ＯＲ１０ｆ1の後段側に比較例２と同様の論理ユニット１０ｆ4を接続させる構成とした。
【００５１】
このような構成とすることにより、ノイズが重畳された信号Ｓ１０が入力されると、論理積ユニット１０ｆ1において、まず、図１３のＡ３１に示すように、高電圧側ノイズＮＺＨ１０のパルス数が減少され、Ａ３２に示すように、低電圧側ノイズＮＺＬ１０のパルス数が増えた信号ＡＮＤＳ１０ｆ1が前段側のアンド回路ＡＮＤ１０ｆ1から出力される。そして、この信号ＡＮＤＳ１０ｆ1が後段側のアンド回路ＡＮＤ１０ｆ2へ入力されると、Ａ３３に示すように、信号ＡＮＤＳ１０ｆ1に残存された低電圧側ノイズＮＺＬ１０のパルス数がさらに減少され、かつＡ３４に示すように、高電圧側ノイズＮＺＨ１０のパルス数がさらに増加して出力される。
【００５２】
一方、論理和ユニット１０ｆ2においては、まず、図１３のＡ３５に示すように、高電圧側ノイズＮＺＨ１０のパルス数が減少され、Ａ３６に示すように、低電圧側ノイズＮＺＬ１０のパルス数が増えた信号ＯＲＳ１０ｆ1が前段側のオア回路ＯＲ１０ｆ1から出力される。そして、この信号ＯＲＳ１０ｆ1が後段側のオア回路ＯＲ１０ｆ2へ入力されると、Ａ３７に示すように、信号ＯＲＳ１０ｆ1に残存された高電圧側ノイズＮＺＨ１０のパルス数がさらに減少され、かつＡ３８に示すように、低電圧側ノイズＮＺＬ１０のパルス数がさらに増加して出力される。
【００５３】
その後、選択ユニットＳＥＬにおいて、選択ユニットＳＥＬの出力信号Ｓ１２の電圧レベルに基づいて、論理積ユニット１０ｆ1から出力された信号ＡＮＤＳ１０ｆ2、または論理和ユニット１０ｆ2から出力された信号ＯＲＳ１０ｆ2の何れか一方の信号を選択して出力する。このため、選択ユニットＳＥＬの出力信号Ｓ１２は、図１３のＡ３９およびＡ４０に示すように、高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０が減少された信号となる。
【００５４】
このようにして、比較例６の論理ユニット１０ｆは、入力信号Ｓ１０に重畳されたノイズのパルス数が多い場合でも、両電圧レベルのノイズの減少量を増加させてから、選択ユニットＳＥＬで出力信号を選択して出力することによって、高電圧側ノイズＮＺＨ１０および低電圧側ノイズＮＺＬ１０を効率良く減少させる。このことから、論理積ユニット１０ｆ1および論理和ユニット１０ｆ2において、アンド回路ＡＮＤ１０ｆ1およびオア回路ＯＲ１０ｆ1の後段に接続させる論理ユニット１０ｆ3、論理ユニット１０ｆ4の個数をそれぞれ増やすことによって、両電圧レベルのノイズをさらに減少できることが推測される。しかしながら、論理積ユニット１０ｆ1および論理和ユニット１０ｆ2において、遅延回路ＤＬ１０ｆ1、ＤＬ１０ｆ2がそれぞれ設けられる構成としたため、論理ユニット１０ｆの回路規模が大きいものとなってしまう。
【００５５】
そこで、前述した第２の構成例の一実施例では、図４に示すように、比較例６の論理積ユニット１０ｆ1および論理和ユニット１０ｆ2のそれぞれに設けられた遅延回路ＤＬ１０ｆ1、ＤＬ１０ｆ2を、１つの遅延回路ＤＬ１０＿２に共有する構成として、回路規模を縮小した。このようにして、回路規模を縮小させた上で比較例６と同様に、図１３に示す動作結果を得ることが分かった。
【００５６】
以上の比較例１〜６の検討結果を元に、本実施形態の第２の構成例のノイズリダクション回路は、信号の電圧レベルに応じてノイズの減少特性が相反する２つの論理ユニット２０、２２が複数の遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎをカスケード接続させた遅延ユニット１４を共有するように並列させる構成とした。そして、これらの論理ユニット２０、２２の出力信号ＡＮＤＳ２０、ＯＲＳ２０を選択ユニットＳＥＬに入力し、選択ユニットＳＥＬの出力信号Ｓ２２の電圧レベルに基づいて、選択ユニットＳＥＬが論理ユニット２０、２２の何れか一方の出力信号ＡＮＤＳ２０、ＯＲＳ２０を選択して出力する構成とした。その際に、遅延ユニット２４の各遅延回路ＤＬ１０＿１〜ＤＬ１０＿Ｎの間のタップＴｐ１〜Ｔｐ（Ｎ−１）がアンド回路ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎの入力端子、およびオア回路ＯＲ１０＿１〜ＯＲ１０＿Ｎの入力端子にそれぞれ接続される構成とした。
【００５７】
このため、回路規模の増大を抑制させながら、信号の両電圧レベルに重畳されるノイズの減少量を増やせるようになる。また、論理積ユニット２０および論理和ユニット２２において、入力信号Ｓ１０に重畳されたノイズのパルス幅の大きさや個数、発生間隔等のノイズの各種の発生パターンに対応してノイズを減少させられるようになる。なお、前述したように、第２の構成例は、第１の構成例と論理的には、等価であることから、同様の作用・効果が得られる。
【００５８】
３．１．第３の構成例
図１４に、本実施形態のノイズリダクション回路の第３の構成例を示す。本実施形態のノイズリダクション回路は、両電圧レベルのノイズをより確実に多く減少させるために、論理積ユニット３０と論理和ユニット３２をそれぞれ相反する否定論理回路ＮＡＮＤ、ＮＯＲをそれぞれ複数個（Ｍ個：Ｍは整数）ずつカスケード接続させた構成とする。
【００５９】
図１４に示すように、論理積ユニット３０は、Ｍ個の論理積用ナンド回路ＮＡＮＤ３０＿１〜ＮＡＮＤ３０＿Ｍと、Ｍ個の論理積用ノア回路ＮＯＲ３０＿１〜ＮＯＲ３０＿Ｍが入力段から１番目に論理積用ナンド回路ＮＡＮＤ３０＿１の配置となるよう互い違いにカスケード接続されて構成される。
【００６０】
一方、論理和ユニット３２は、Ｍ個の論理和用ノア回路ＮＯＲ３２＿１〜ＮＯＲ３２＿Ｍと、Ｍ個の論理和用ナンド回路ＮＡＮＤ３２＿１〜ＮＡＮＤ３２＿Ｍが入力段から１番目に論理和用ノア回路ＮＯＲ３２＿１の配置となるよう互い違いにカスケード接続されて構成される。
【００６１】
遅延ユニット３４は、２Ｍ個の遅延回路ＤＬ１０＿１〜ＤＬ１０＿２Ｍがそれぞれインバータ回路ＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）を介してカスケード接続されることによって構成される。すなわち、遅延回路ＤＬ１０＿１〜ＤＬ１０＿（２Ｍ−１）の出力信号ＤＬＳ１０＿１〜ＤＬＳ１０＿（２Ｍ−１）は、それぞれインバータ回路ＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）で反転されてから、後続の遅延回路ＤＬ１０＿２〜ＤＬ１０＿２Ｍに入力される。また、遅延ユニット３４の各遅延回路ＤＬ１０＿１〜ＤＬ１０＿２Ｍの間のタップＴｐ１〜Ｔｐ（２Ｍ−１）は、論理積ユニット３０に対しては、各論理積用ナンド回路ＮＡＮＤ３０＿１〜ＮＡＮＤ３０＿Ｍまたは各論理積用ノア回路ＮＯＲ３０＿１〜ＮＯＲ３０＿Ｍにそれぞれ接続される。そして、これらのタップＴｐ１〜Ｔｐ（２Ｍ−１）は、論理和ユニット３２に対しては、各論理和用ノア回路ＮＯＲ３２＿１〜ＮＯＲ３２＿Ｍまたは論理和用ナンド回路ＮＡＮＤ３２＿１〜ＮＡＮＤ３２＿Ｍの入力端子にもそれぞれ接続される。
【００６２】
具体的には、入力段から奇数番目のタップＴｐ１〜Ｔｐ（２Ｍ−１）は、論理積ユニット３０の各論理積用ナンド回路ＮＡＮＤ３０＿１〜ＮＡＮＤ３０＿Ｍと、論理和ユニット３２の各論理和用ノア回路ＮＯＲ３２＿１〜ＮＯＲ３２＿Ｍの入力端子に接続される。一方、入力段から偶数番目のタップＴｐ２〜Ｔｐ（２Ｍ−２）は、論理積ユニット３０の各論理積用ノア回路ＮＯＲ３０＿１〜ＮＯＲ３０＿Ｍと論理和ユニット３２の各論理和用ナンド回路ＮＡＮＤ３２＿１〜ＮＡＮＤ３２＿Ｍの入力端子に接続される。
【００６３】
このような構成とすることにより、論理積ユニット３０では、入力段から１番目の論理積用ナンド回路ＮＡＮＤ３０＿１は、入力信号Ｓ３０と入力段から１番目の遅延回路ＤＬ１０＿１からの出力信号ＤＬＳ１０＿１との否定論理積を取る。そして、入力段からｊ番目（２≦ｊ≦Ｍ）の論理積用ナンド回路ＮＡＮＤ３０＿ｊ（例えば、ＮＡＮＤ３０＿２）は、入力段からｊ−１番目の論理積用ノア回路ＮＯＲ３０＿（ｊ−１）（例えば、ＮＯＲ３０＿１）の出力信号ＮＯＲＳ３０＿（ｊ−１）（例えば、ＮＯＲＳ３０＿１）と入力段から２ｊ−１番目の遅延回路ＤＬ１０＿（２ｊ−１）（例えば、ＤＬ１０＿３）からの出力信号ＤＬＳ１０＿（２ｊ−１）（例えば、ＤＬＳ１０＿３）との否定論理積を取る。一方、入力段からｋ番目（１≦ｋ≦Ｍ）の論理積用ノア回路ＮＯＲ３０＿ｋ（例えば、ＮＯＲ３０＿１）は、入力段からｋ番目の論理積用ナンド回路ＮＡＮＤ３０＿ｋ（例えば、ＮＡＮＤ３０＿１）の出力信号ＮＡＮＤＳ３０＿ｋ（例えば、ＮＡＮＤＳ３０＿１）と、入力段から２ｋ番目の遅延回路ＤＬ１０＿２ｋ（例えば、ＤＬ１０＿２）からの出力信号ＤＬＳ１０＿２ｋ（例えば、ＤＬＳ１０＿２）との否定論理和を取る。
【００６４】
これに対し、論理和ユニット３２では、入力段から１番目の論理和用ノア回路ＮＯＲ３２＿１は、入力信号Ｓ３０と入力段から１番目の遅延回路ＤＬ１０＿１からの出力信号ＤＬＳ１０＿１との否定論理和を取る。そして、入力段からｊ番目（２≦ｊ≦Ｍ）の論理和用ノア回路ＮＯＲ３２＿ｊ（例えば、ＮＯＲ３２＿２）は、入力段からｊ−１番目の論理和用ナンド回路ＮＡＮＤ３２＿（ｊ−１）（例えば、ＮＡＮＤ３２＿１）の出力信号ＮＡＮＤＳ３２＿（ｊ−１）（例えば、ＮＡＮＤＳ３２＿１）と入力段から２ｊ−１番目の遅延回路ＤＬ１０＿（２ｊ−１）からの出力信号ＤＬＳ１０＿（２ｊ−１）との否定論理和を取る。一方、入力段からｋ番目（１≦ｋ≦Ｍ）の論理和用ナンド回路ＮＡＮＤ３２＿ｋ（例えば、ＮＡＮＤ３２＿１）は、入力段からｋ番目の論理和用ノア回路ＮＡＮＤ３２＿ｋの出力信号ＮＡＮＤＳ３２＿ｋと入力段から２ｋ番目の遅延回路ＤＬ１０＿２ｋからの出力信号との否定論理和を取る。
【００６５】
以上説明したように、本構成例では、論理積ユニット３０と論理和ユニット３２をそれぞれ相反する否定論理回路ＮＡＮＤ、ＮＯＲが複数個（Ｍ個）それぞれ互い違いになるようにカスケード接続させる構成とした。そして、入力信号Ｓ３０の電圧レベルに応じてノイズの減少特性が相反する２つの論理ユニット３０、３２が２Ｍ個の遅延回路ＤＬ１０＿１〜ＤＬ１０＿２Ｍをカスケード接続させた構成の遅延ユニット３４を共有させて並列し、選択ユニットＳＥＬがこれら論理ユニット３０、３２の何れか一方の出力信号を選択して出力する構成とした。
【００６６】
このような構成とすることにより、入力信号Ｓ３０に重畳されたノイズのパルス数が多い場合やパルス幅が大きい場合でも、論理積ユニット３０による低電圧側ノイズの減少、および論理和ユニット３２によって高電圧側ノイズをより確実に減少させてから、選択ユニットＳＥＬで各論理ユニット３０、３２の出力信号が選択されるようになる。このため、入力信号Ｓ３０に重畳されたノイズのパルス数が多い場合やパルス幅が大きい場合でも、信号の両電圧レベルに重畳されるノイズがさらに減少された信号Ｓ３２が出力するようになる。
【００６７】
また、論理積ユニット３０と論理和ユニット３２が使用する遅延ユニット３４の遅延回路ＤＬ１０＿１〜ＤＬ１０＿２Ｍを共有する構成とする。このため、回路規模を縮小させた上で信号の両電圧レベルに重畳されるノイズを効率よく減少できるようになる。
【００６８】
さらに、論理積ユニット３０と論理和ユニット３２をそれぞれ相反する否定論理回路ＮＡＮＤ、ＮＯＲを互い違いになるようにカスケード接続させて構成されるので、論理積ユニット３０および論理和ユニット３２の特性をほぼ同じにすることができる。このため、入力信号Ｓ３０に含まれる両電圧レベル側のノイズをより確実に減少できる。
【００６９】
また、上述したように、遅延ユニット３４は、各遅延回路ＤＬ１０＿１〜ＤＬ１０＿２Ｍがインバータ回路ＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）を介してカスケード接続された構成である。このような構成とすることにより、各遅延回路ＤＬ１０＿１〜ＤＬ１０＿（２Ｍ−１）の出力信号ＤＬＳ１０＿１〜ＤＬ１０＿（２Ｍ−１）にインバータ回路ＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）による遅延が加算されるため、より大きなパルス幅のノイズを減少させることができるようになる。
【００７０】
３．２．第３の構成例の比較例
次に、本実施形態のノイズリダクション回路の第３の構成例を創作するために検討した比較例について、図面を使用しながら説明する。図１５示す比較例７の論理ユニット３０ａは、図１４に示す第３の構成例の各論理ユニットに含まれるナンド回路ＮＡＮＤ３０と遅延回路ＤＬ３０がそれぞれ１つ設けられている構成となっている。比較例８の論理ユニット３０ａでは、低電圧側ノイズＮＺＬ３０は、図１５のＣ１に示すように、パルス数が減少して、低電圧側レベルが高電圧側レベルに反転される。それに対して、高電圧側ノイズＮＺＨ３０は、Ｃ２に示すように、パルス数が増加して高電圧側レベルが低電圧側レベルに反転される。このようにして、論理ユニット３０ａは、ノイズを含む信号Ｓ３０が入力されると、パルス数が増加した低電圧側ノイズＮＺＬ３０を含む信号Ｓ３０ａを出力する。
【００７１】
これに対して、図１６に示す比較例８の論理ユニット３０ｂは、図１４に示す第３の構成例の各論理ユニットに含まれるノア回路ＮＯＲ３０と遅延回路ＤＬ３０がそれぞれ１つ設けられている構成となっている。比較例８の論理ユニット３０ｂでは、高電圧側ノイズＮＺＨ３０は、図１６のＣ３に示すように、パルス数が減少して、高電圧側レベルが低電圧側レベルに反転される。一方、低電圧側ノイズＮＺＬ３０は、Ｃ４に示すように、パルス数が増加して、低電圧側レベルが高電圧側レベルに反転される。このようにして、論理ユニット３０ｂは、ノイズを含む信号Ｓ３０が入力されると、パルス数が増加した高電圧側ノイズＮＺＨ３０を含む信号Ｓ３０ｂを出力する。
【００７２】
また、図１７に示す比較例９では、論理ユニット３０ｃは、図１５に示す比較例７の論理ユニット３０ａと図１６に示す比較例８の論理ユニット３０ｂをカスケード接続させる構成となっている。この論理ユニット３０ｃでは、まず、高電圧側ノイズＮＺＨ３０および低電圧側ノイズＮＺＬ３０を含む入力信号Ｓ３０が論理ユニット３０ａに入力されると、ナンド回路ＮＡＮＤ３０ａが当該入力信号Ｓ３０と、遅延回路ＤＬ３０ａの出力信号ＤＬＳ３０ａとの否定論理積を取る。このようにナンド回路ＮＡＮＤ３０ａで否定論理積を取ることによって、低電圧側ノイズＮＺＬ３０は、図１７のＣ５に示すように、パルス数が減少して、低電圧側レベルが高電圧側レベルに反転される。一方、高電圧側ノイズＮＺＨ３０は、図１７のＣ６に示すように、パルス数が増加し、高電圧側レベルが低電圧側レベルに反転されて、低電圧側ノイズＮＺＬ３０となる。
【００７３】
その後、ナンド回路ＮＡＮＤ３０ａから出力された信号Ｓ３０ａは、後続の論理ユニット３０ｂのノア回路ＮＯＲ３０ｂに入力される。ノア回路ＮＯＲ３０ｂでは、入力信号Ｓ３０ａと遅延回路ＤＬ３０ｂの出力信号ＤＬＳ３０ｂとの否定論理和が取られることによって、低電圧側ノイズＮＺＬ３０は、図１７のＣ７に示すように、パルス数が増加して、低電圧側レベルが高電圧側レベルに反転される。一方、既にノイズが除去された高電圧側レベルは、反転されて、図１７のＣ８に示すように、低電圧側レベルとなる。このようにして、パルス数が増加した高電圧側ノイズＮＺＨ３０を含む信号Ｓ３０ｃがノア回路ＮＯＲ３０ｂから出力される。すなわち、論理ユニット３０ｃは、低電圧側ノイズＮＺＬ３０を減少させる一方、高電圧側ノイズＮＺＨ３０を増加させる論理積ユニットとしての機能を有する。
【００７４】
これに対して、図１８に示す比較例１０では、論理ユニット３０ｄは、図１６に示す比較例８の論理ユニット３０ｂと図１５に示す比較例７の論理ユニット３０ａをカスケード接続させる構成となっている。この論理ユニット３０ｄでは、前段側の論理ユニット３０ｂにおいて、入力信号Ｓ３０の高電圧側ノイズＮＺＨ３０は、図１８のＣ９に示すように、パルス数が減少して、高電圧側レベルが低電圧側レベルに反転される。一方、低電圧側ノイズＮＺＬ３０は、図１８のＣ１０に示すように、パルス数が増加して、低電圧側レベルが高電圧側レベルに反転され、高電圧側ノイズＮＺＨ３０となる。このようにして、論理ユニット３０ｂは、ノイズを含む信号Ｓ３０が入力されるとパルス数が増加した高電圧側ノイズＮＺＨ３０を含む信号Ｓ３０ｂを出力する。
【００７５】
その後、ノア回路ＮＯＲ３０ｂからの出力信号Ｓ３０ｂは、後続のナンド回路ＮＡＮＤ３０ａに入力される。ナンド回路ＮＡＮＤ３０ａでは、入力信号Ｓ３０ｂと遅延回路ＤＬ３０ａの出力信号ＤＬＳ３０ａとの否定論理積が取られる。このように否定論理積を取ることによって、図１８のＣ１１に示すように、高電圧側ノイズＮＺＨ３０は、パルス数が増加して、高電圧側レベルが低電圧側レベルに反転され、低電圧側ノイズＮＺＬ３０となる。一方、既にノイズが除去された低電圧側レベルは、反転されて、図１８のＣ１２に示すように、高電圧側レベルとなる。このようにして、論理ユニット３０ｄでは、パルス数が増加した低電圧側ノイズＮＺＬ３０を含む信号Ｓ３０ｄがナンド回路ＮＡＮＤ３０ａから出力される。すなわち、論理ユニット３０ｄは、高電圧側ノイズＮＺＨ３０を減少させる一方、低電圧側ノイズＮＺＬ３０を増加させる論理和ユニットとしての機能を有する。
【００７６】
以上の比較例７〜１０の検討結果を元に、図１４に示す本実施形態の第３の構成例では、両電圧レベルのノイズをより確実に多く減少させるために、論理積ユニット３０と論理和ユニット３２をそれぞれ相反する否定論理回路ＮＡＮＤ、ＮＯＲが複数個（Ｍ個）それぞれ互い違いにカスケード接続させる構成とした。そして、入力信号Ｓ３０の電圧レベルに応じてノイズの減少特性が相反する２つの論理ユニット３０、３２が２Ｍ個の遅延回路ＤＬ１０＿２Ｍをカスケード接続させた構成の遅延ユニット３４を共有させて並列し、選択ユニットＳＥＬがこれら論理ユニット３０、３２の何れか一方の出力信号を選択して出力する構成とした。このため、第３の構成例のノイズリダクション回路では、両電圧レベルのノイズをより確実に多く減少させることができる。
【００７７】
４．選択ユニットの構成例
４．１．第１の構成例
図１９（Ａ）に本実施形態のノイズリダクション回路に設けられる選択ユニットＳＥＬの第１の構成例を示す。本構成例の選択ユニットＳＥＬは、入力段側には、第１、第２のアンド回路ＡＮＤ１５、ＡＮＤ１６、出力段側には、選択用オア回路ＯＲ１５、および第１のアンド回路ＡＮＤ１５の１つの入力端子の入力段側には、インバータＩＮＶ１５がそれぞれ設けられている。
【００７８】
第１のアンド回路ＡＮＤ１５は、一方の入力端子に論理積ユニット１０（２０、３０）の出力信号である第１の出力信号Ａ（ＡＮＤＳ１０、ＡＮＤＳ２１、ＮＯＲＳ３１）が入力され、他方の入力端子に選択用オア回路ＯＲ１５の出力信号をインバータＩＮＶ１５で反転させた信号ＩＮＶＳ１５が入力される。そして、第１のアンド回路ＡＮＤ１５は、これらの信号Ａ、ＩＮＶＳ１５の論理積を取って、その出力信号ＡＮＤＳ１５は、選択用オア回路ＯＲ１５の一方の入力端子に入力される。第２のアンド回路ＡＮＤ１６は、一方の入力端子に論理和ユニット１２（２２、３２）の出力信号である第２の出力信号Ｂ（ＯＲＳ１０、ＯＲＳ２１、ＮＡＮＤＳ３１）が入力され、他方の入力端子に選択用オア回路ＯＲ１５の出力信号ＯＲＳ１５が入力され、これらの信号Ｂ、ＯＲＳ１５の論理積を取る。そして、第２のアンド回路ＡＮＤ１６で取られた論理積の出力信号ＡＮＤＳ１６は、選択用オア回路ＯＲ１５の他方の入力端子に入力される。選択用オア回路ＯＲ１５は、第１のアンド回路ＡＮＤ１５の出力信号ＡＮＤＳ１５と第２のアンド回路ＡＮＤ１６の出力信号ＡＮＤＳ１６との論理和を取る。本構成例では、選択用オア回路ＯＲ１５の出力信号ＯＲＳ１５が選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力される。
【００７９】
図１９（Ｂ）に本構成例の選択ユニットＳＥＬの各構成要素で出力される各信号の真理値表を示す。なお、図１９（Ｂ）の真理値表におけるＸ１は、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の変化前の電圧レベルを示し、Ｘ２は、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の変化後の電圧レベルを示す。
【００８０】
図１９（Ｂ）に示すように、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化前の電圧レベルＸ１が低電圧側レベル（０）の場合、Ｄ１に示す論理積ユニットからの出力信号Ａの電圧レベルは、Ｄ２に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理積ユニット１０（２０、３０）の出力信号Ａが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００８１】
これに対して、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化後の電圧レベルＸ１が高電圧側レベル（１）の場合、Ｄ３に示す論理和ユニットからの出力信号Ｂの電圧レベルは、Ｄ４に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理和ユニット１２（２２、３２）の出力信号Ｂが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００８２】
以上説明したように、選択ユニットＳＥＬを図１９（Ａ）に示す構成とすることによって、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が低電圧側レベルの場合は、低電圧側ノイズの減少に優れた特性を有する論理積ユニット１０(２０、３０)からの出力信号を選択して出力する。そして、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が高電圧側レベルの場合は、高電圧側ノイズの減少に優れた特性を有する論理和ユニット１２（２２、３２）からの出力信号を選択して出力する。このため、本構成例の選択ユニットＳＥＬを介して出力されるノイズリダクション回路の出力信号Ｓ１２（２２、３２）は、両電圧レベルに重畳されるノイズを減少させた信号として出力されるようになる。
【００８３】
４．２．第２の構成例
図２０（Ａ）に本実施形態のノイズリダクション回路に設けられる選択ユニットＳＥＬの第２の構成例を示す。本構成例の選択ユニットＳＥＬは、入力段側には、第１、第２のアンド回路ＡＮＤ２５、ＡＮＤ２６、出力段側には、選択用ノア回路ＮＯＲ２５、および選択用ノア回路ＮＯＲ２５の出力段側には、インバータＩＮＶ２５がそれぞれ設けられている。
【００８４】
第１のアンド回路ＡＮＤ２５は、一方の入力端子に論理積ユニット１０（２０、３０）の出力信号である第１の出力信号Ａ（ＡＮＤＳ１０、ＡＮＤＳ２１、ＮＯＲＳ３１）が入力され、他方の入力端子に選択用ノア回路ＮＯＲ２５の出力信号ＮＯＲＳ２５が入力される。そして、第１のアンド回路ＡＮＤ２５は、これらの信号Ａ、ＮＯＲＳ２５の論理積を取って、その出力信号ＡＮＤＳ２５は、選択用ノア回路ＮＯＲ２５の一方の入力端子に入力される。第２のアンド回路ＡＮＤ２６は、一方の入力端子に論理和ユニット１２（２２、３２）の出力信号である第２の出力信号Ｂ（ＯＲＳ１０、ＯＲＳ２１、ＮＡＮＤＳ３１）が入力され、他方の入力端子に選択用ノア回路ＮＯＲ２５の出力信号ＮＯＲＳ２５をインバータＩＮＶ２５で反転させた信号ＩＮＶＳ２５が入力される。そして、これらの信号Ｂ、ＩＮＶＳ２５の論理積を取って、その出力信号ＡＮＤＳ２６は、選択用ノア回路ＮＯＲ２５の他方の入力端子に入力される。選択用ノア回路ＮＯＲ２５は、第１のアンド回路ＡＮＤ２５の出力信号ＡＮＤＳ２５と第２のアンド回路ＡＮＤ２６の出力信号ＡＮＤＳ２６との否定論理和を取る。本構成例では、選択用ノア回路ＮＯＲ２５の出力信号ＮＯＲＳ２５の反転信号ＩＮＶＳ２５が選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力される。
【００８５】
図２０（Ｂ）に本構成例の選択ユニットＳＥＬの各構成要素で出力される各信号の真理値表を示す。図２０（Ｂ）に示すように、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化前の電圧レベルＸ１が低電圧側レベル（０）の場合は、Ｅ１に示す論理積ユニットからの出力信号Ａの電圧レベルがＥ２に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理積ユニット１０（２０、３０）の出力信号Ａが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００８６】
これに対して、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化後の電圧レベルＸ１が高電圧側レベル（１）の場合は、Ｅ３に示す論理和ユニットからの出力信号Ｂの電圧レベルがＥ４に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理和ユニット１２（２２、３２）の出力信号Ｂが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００８７】
以上説明したように、選択ユニットＳＥＬを図２０（Ａ）に示す構成とすることによって、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が低電圧側レベルの場合は、低電圧側ノイズの減少に優れた特性を有する論理積ユニット１０(２０、３０)からの出力信号を選択して出力する。そして、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が高電圧側レベルの場合は、高電圧側ノイズの減少に優れた特性を有する論理和ユニット１２（２２、３２）からの出力信号を選択して出力する。このため、本構成例の選択ユニットＳＥＬを介して出力されるノイズリダクション回路の出力信号Ｓ１２（２２、３２）は、両電圧レベルに重畳されるノイズを減少させた信号として出力されるようになる。
【００８８】
４．３．第３の構成例
図２１（Ａ）に本実施形態のノイズリダクション回路に設けられる選択ユニットＳＥＬの第３の構成例を示す。本構成例の選択ユニットＳＥＬは、入力段側には、第１、第２のオア回路ＯＲ３５、ＯＲ３６、出力段側には、選択用アンド回路ＡＮＤ３５、オア回路ＯＲ３５、ＯＲ３６の１つの入力端子の入力段側には、インバータＩＮＶ３５、ＩＮＶ３６、選択用アンド回路ＡＮＤ３５の出力段側には、インバータＩＮＶ３７がそれぞれ設けられている。
【００８９】
第１のオア回路ＯＲ３５は、一方の入力端子に論理積ユニット１０（２０、３０）の出力信号である第１の出力信号Ａ（ＡＮＤＳ１０、ＡＮＤＳ２１、ＮＯＲＳ３１）をインバータＩＮＶ３５で反転させた信号ＩＮＶＳ３５が入力され、他方の入力端子に選択用アンド回路ＡＮＤ３５の出力信号ＡＮＤＳ３５をインバータＩＮＶ３７で反転させた信号ＩＮＶＳ３７が入力される。そして、第１のオア回路ＯＲ３５は、これらの信号ＩＮＶＳ３５、ＩＮＶＳ３７の論理和を取って、その出力信号ＯＲＳ３５は、選択用アンド回路ＡＮＤ３５の一方の入力端子に入力される。第２のオア回路ＯＲ３６は、一方の入力端子に論理和ユニット１２（２２、３２）の出力信号である第２の出力信号Ｂ（ＯＲＳ１０、ＯＲＳ２１、ＮＡＮＤＳ３１）をインバータＩＮＶ３６で反転させた信号ＩＮＶＳ３６が入力され、他方の入力端子に選択用アンド回路ＡＮＤ３５の出力信号ＡＮＤＳ３５が入力される。そして、これらの信号ＩＮＶＳ３６、ＡＮＤＳ３５の論理和を取って、その出力信号ＯＲＳ３６は、選択用アンド回路ＡＮＤ３５の他方の入力端子に入力される。選択用アンド回路ＡＮＤ３５は、第１のオア回路ＯＲ３５の出力信号ＯＲＳ３５と第２のオア回路ＯＲ３６の出力信号ＯＲＳ３６との論理積を取る。本構成例では、選択用アンド回路ＡＮＤ３５の出力信号ＡＮＤＳ３５の反転信号ＩＮＶＳ３７が選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力される。
【００９０】
図２１（Ｂ）に本構成例の選択ユニットＳＥＬの各構成要素で出力される各信号の真理値表を示す。図２１（Ｂ）に示すように、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化前の電圧レベルＸ１が低電圧側レベル（０）の場合、Ｆ１に示す論理積ユニットからの出力信号Ａの電圧レベルは、Ｆ２に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理積ユニット１０（２０、３０）の出力信号Ａが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００９１】
これに対して、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化後の電圧レベルＸ１が高電圧側レベル（１）の場合、Ｆ３に示す論理和ユニットからの出力信号Ｂの電圧レベルは、Ｆ４に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理和ユニット１２（２２、３２）の出力信号Ｂが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として選択されて出力されることが分かる。
【００９２】
以上説明したように、選択ユニットＳＥＬを図２１（Ａ）に示す構成とすることによって、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が低電圧側レベルの場合は、低電圧側ノイズの減少に優れた特性を有する論理積ユニット１０(２０、３０)からの出力信号を選択して出力する。そして、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が高電圧側レベルの場合は、高電圧側ノイズの減少に優れた特性を有する論理和ユニット１２（２２、３２）からの出力信号を選択して出力する。このため、本構成例の選択ユニットＳＥＬを介して出力されるノイズリダクション回路の出力信号Ｓ１２（２２、３２）は、両電圧レベルに重畳されるノイズを減少させた信号として出力されるようになる。
【００９３】
４．４．第４の構成例
図２２（Ａ）に本実施形態のノイズリダクション回路に設けられる選択ユニットＳＥＬの第４の構成例を示す。本構成例の選択ユニットＳＥＬは、入力段側には、第１、第２のオア回路ＯＲ４５、ＯＲ４６、出力段側には、選択用ナンド回路ＮＡＮＤ４５、第１、第２のオア回路ＯＲ４５、ＯＲ４６の１つの入力端子の入力段側には、インバータＩＮＶ４５、ＩＮＶ４６、第２のオア回路ＯＲ４６の他の入力端子の入力段側には、インバータＩＮＶ４７がそれぞれ設けられている。
【００９４】
第１のオア回路ＯＲ４５は、一方の入力端子に論理積ユニット１０（２０、３０）の出力信号である第１の出力信号Ａ（ＡＮＤＳ１０、ＡＮＤＳ２１、ＮＯＲＳ３１）をインバータＩＮＶ４５で反転させた信号ＩＮＶＳ４５が入力され、他方の入力端子に選択用ナンド回路ＮＡＮＤ４５の出力信号ＮＡＮＤＳ４５が入力される。そして、第１のオア回路ＯＲ４５は、これらの信号ＩＮＶＳ４５、ＮＡＮＤＳ４５の論理和を取って、その出力信号ＯＲＳ４５は、選択用ナンド回路ＮＡＮＤ４５の一方の入力端子に入力される。第２のオア回路ＯＲ４６は、一方の入力端子に論理和ユニット１２（２２、３２）の出力信号である第２の出力信号Ｂ（ＯＲＳ１０、ＯＲＳ２１、ＮＡＮＤＳ３１）をインバータＩＮＶ４６で反転させた信号ＩＮＶＳ４６が入力され、他方の入力端子に選択用ナンド回路ＮＡＮＤ４５の出力信号ＮＡＮＤＳ４５がインバータＩＮＶ４７で反転させた信号ＩＮＶＳ４７が入力される。そして、これらの信号ＩＮＶＳ４６、ＩＮＶＳ４７の論理和を取って、その出力信号ＯＲＳ４６は、選択用ナンド回路ＮＡＮＤ４５の他方の入力端子に入力される。選択用ナンド回路ＮＡＮＤ４５は、第１のオア回路ＯＲ４５の出力信号ＯＲＳ４５と第２のオア回路ＯＲ４６の出力信号ＯＲＳ４６との否定論理積を取る。本構成例では、選択用ナンド回路ＮＡＮＤ４５の出力信号ＮＡＮＤＳ４５が選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力される。
【００９５】
図２２（Ｂ）に本構成例の選択ユニットＳＥＬの各構成要素で出力される各信号の真理値表を示す。図２２（Ｂ）に示すように、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化前の電圧レベルＸ１が低電圧側レベル（０）の場合、Ｇ１に示す論理積ユニットからの出力信号Ａの電圧レベルは、Ｇ２に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理積ユニット１０（２０、３０）の出力信号Ａが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力されることが分かる。
【００９６】
これに対して、選択ユニットＳＥＬの出力信号１２（２２、３２）の変化後の電圧レベルＸ１が高電圧側レベル（１）の場合、Ｇ３に示す論理和ユニットからの出力信号Ｂの電圧レベルは、Ｇ４に示す選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）の電圧レベルＸ２と一致する。このことから、論理和ユニット１２（２２、３２）の出力信号Ｂが選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）として出力されることが分かる。
【００９７】
以上説明したように、選択ユニットＳＥＬを図２２（Ａ）に示す構成とすることによって、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が低電圧側レベルの場合は、低電圧側ノイズの減少に優れた特性を有する論理積ユニット１０(２０、３０)からの出力信号を選択して出力する。そして、選択ユニットＳＥＬの出力信号Ｓ１２（２２、３２）が高電圧側レベルの場合は、高電圧側ノイズの減少に優れた特性を有する論理和ユニット１２（２２、３２）からの出力信号を選択して出力する。このため、本構成例の選択ユニットＳＥＬを介して出力されるノイズリダクション回路の出力信号Ｓ１２（２２、３２）は、両電圧レベルに重畳されるノイズを減少させた信号として出力されるようになる。
【００９８】
５．本実施形態のノイズリダクション回路の各構成例の性能評価
図２３に上記実施形態にて説明したノイズリダクション回路の各構成例の性能評価を行った性能評価装置の一例を示す。本実施形態のノイズリダクション回路の各構成例の性能評価をするに際して、図２３に示す性能評価装置７０を使用した。
【００９９】
性能評価装置７０は、図２３に示すように、クロック発生器８０、シグナルエッジカウンタ８２、ノイズ発生器９０、ノイズエッジカウンタ９２、排他的論理和回路ＸＯＲ、および出力エッジカウンタ７２を備える。性能評価装置７０では、まず、クロック発生器８０から所定の周期で出力されるクロック信号とノイズ発生器９０からランダムに出力される擬似ノイズの排他的論理和を排他的論理和回路ＸＯＲで取る。そして、この排他的論理和回路ＸＯＲの出力信号が本実施形態のノイズリダクション（ＮＲ：Noise Reduction）回路１１４に入力されて、当該ＮＲ回路１１４の出力信号の立ち上がり又は立ち下がりのいずれかのエッジを出力エッジカウンタ７２でカウントする。
【０１００】
性能評価装置７０による本実施形態のノイズリダクション回路の性能を評価するに際して、ノイズ発生器９０では、それぞれ以下に示す擬似ノイズの発生間隔となるシグナル幅Ｓｉｇの範囲を示す式（１）、発生させる擬似ノイズのパルス幅Ｎｓの範囲を示す式（２）によって算出される乱数を元に擬似ノイズを発生させる。なお、Ｐ＿ＲｅｓＳｔｅｐは、擬似ノイズ生成の解像度を示すものとする。
Ｐ＿ＲｅｓＳｔｅｐ×ＰＮ１５｛１〜（２（ＳＮｅｘ+７）−１）｝・・・（１）
Ｐ＿ＲｅｓＳｔｅｐ×ＰＮ７｛１〜（２７−１）｝・・・（２）
【０１０１】
なお、上記の式（１）のＳＮｅｘは、以下の式（３）で示すように、Ｓ／Ｎを２のべき乗で表現した数値を表す。
Ｓ／Ｎ＝Ｓｉｇ／Ｎｓ＝２ＳＮｅｘ・・・（３）
【０１０２】
また、クロック発生器８０から出力されるクロック信号の所定時間内における立ち上がり又は立ち下がりのいずれかのエッジの個数は、シグナルエッジカウンタ８２でカウントされ、ノイズ発生器９０から出力される擬似ノイズの所定時間内における立ち上がり又は立ち下がりのいずれかのエッジの個数は、ノイズエッジカウンタ９２でカウントされる。なお、ここにおける所定時間とは、エラーレートを算出するのに十分な時間を示す。
【０１０３】
上記の性能評価装置７０により、ランダム擬似ノイズを本実施形態のＮＲ回路１１４に入力した際に、出力エッジカウンタ７２でカウントされたＮＲ回路１１４の出力信号の立ち上がり又は立ち下がりのいずれかのエッジ数のカウント値、シグナルエッジカウンタ８２のカウント値、およびノイズエッジカウンタ９２のカウント値を元に、以下の式（４）でエラーレートを算出する。そして、算出されたエラーレートを指標として、ＮＲ回路１１４のノイズの減少の性能が評価される。なお、以下の式（４）において、ＥＲはエラーレート、Ｓ＿ＥｄＣｎｔは出力エッジカウンタ７２のカウント値、ＩＳ＿ＥｄＣｎｔはシグナルエッジカウンタ８２のカウント値、ＮＳ＿ＥｄＣｎｔはノイズエッジカウンタ９２のカウント値をそれぞれ示す。
ＥＲ＝（Ｓ＿ＥｄＣｎｔ−ＩＳ＿ＥｄＣｎｔ）／ＮＳ＿ＥｄＣｎｔ・・・（４）
【０１０４】
エラーレート評価は、Ｐ＿ＲｅｓＳｔｅｐまたはＳ／Ｎを変化させることで性能評価を行った。Ｐ＿ＲｅｓＳｔｅｐは、擬似ノイズの最大幅（以下、最大擬似ノイズ幅と称する。）を決定する数値で、１箇所の性能評価では、Ｐ＿ＲｅｓＳｔｅｐとＳ／Ｎの両方を固定し、所定時間の性能評価を行い、エラーレートの算出を行った。なお、最大擬似ノイズ幅は、以下の式（５）で計算される。また、以下の式（５）において、ＮＷｍａｘは、最大擬似ノイズ幅を示すものとする。
ＮＷｍａｘ＝Ｐ＿ＲｅｓＳｔｅｐ×（２７−１）・・・（５）
【０１０５】
上述した性能試験によって得られた評価結果を図２４および図２５のグラフに示す。図２４は、本実施形態のノイズリダクション回路の第１の構成例とその比較例におけるＳ／Ｎとエラーレートとの関係を示し、図２５は、本実施形態のノイズリダクション回路の第２および第３の構成例とその比較例における最大擬似ノイズ幅とエラーレートとの関係を示す。なお、図２４および図２５に示す評価結果を得る性能試験では、評価環境は、遅延回路ＤＬ１の遅延量は１４６１ｐｓ、遅延回路ＤＬ３の遅延量は５０１９ｐｓより、ノイズリダクション回路の性能は１４６１×６＝８７６６ｐｓとなり、ノイズ幅は８７６６ｐｓ以下となるように設定した。また、図２４では、Ｓ／Ｎを４、８、１６、３２の４箇所で評価した。さらに、図２５では、Ｓ／Ｎを１６に固定し、Ｐ＿ＲｅｓＳｔｅｐは、５ｐｓ刻みで５ｐｓから３００ｐｓまでの６０箇所、すなわち、最大擬似ノイズ幅のＮＷｍａｘは、６３５ｐｓ刻みで６３５ｐｓから３８１００ｐｓまでの６０箇所を評価したグラフである。
【０１０６】
まず、図２４に示す本実施形態のノイズリダクション回路の第１の構成例とその比較例におけるＳ／Ｎとエラーレートとの関係について説明する。なお、図２４に示す評価結果を得る性能試験で性能評価を行った論理ユニットは、ＮＲ１は図２６（Ａ）に示す比較例１の遅延回路ＤＬ１０を６つの遅延回路ＤＬ１に置換した論理ユニットと対応する。そして、ＮＲ２は図２６（Ｂ）に示す第１の構成例の遅延ユニットに含まれる遅延回路を６つの遅延回路ＤＬ１に設定した論理ユニットと対応し、ＮＲ３は図２６（Ｃ）に示す論理積・論理和ユニットのそれぞれを比較例２および比較例３の論理ユニットを６つカスケード接続した論理ユニットと対応する。また、ＮＲ４は図２６（Ａ）に示す比較例１の遅延回路ＤＬ１０を２つの遅延回路ＤＬ３に置換した論理ユニットと対応し、ＮＲ５は図２６（Ｄ）に示す第１の構成例の遅延ユニットに含まれる遅延回路を２つの遅延回路ＤＬ３に設定した論理ユニットと対応する。
【０１０７】
図２４に示すように、第１の構成例のノイズリダクション回路の構成となる論理ユニットＮＲ２は、同じく第１の構成例のノイズリダクション回路の構成となる論理ユニットＮＲ５よりエラーレートが低く、かつ論理ユニットＮＲ５は、比較例となる論理ユニットＮＲ１、ＮＲ４よりエラーレートが低い傾向にあることが分かる。このことから、遅延ユニットによる遅延量がほぼ同一なら、遅延ユニットの分割数が多いほど、すなわち、遅延ユニットを構成する遅延回路間のタップ数が多いほどエラーレートを下げることが分かる。換言すると、遅延ユニットを構成する遅延回路間のタップ数が多いほど、信号に重畳されるノイズが減少されていることが分かる。また、図２４に示すように、論理ユニットＮＲ２とＮＲ３のエラーレートがほぼ同一となっているが、ＮＲ３は、ＮＲ２の遅延回路ＤＬ１の数が２倍となるので、回路規模が大きくなる。このことから、本実施形態の第１の構成例となるＮＲ２は、回路規模の拡大を必要最小限に抑制しながら、信号に重畳されたノイズをより多く減少させられることが分かる。
【０１０８】
次に、図２５に示す本実施形態のノイズリダクション回路の第２および第３の構成例とその比較例における最大擬似ノイズ幅とエラーレートとの関係について説明する。なお、図２５に示す評価結果を得る性能試験で性能評価を行った論理ユニットは、以下で説明するＮＲ６〜ＮＲ９に対応する。すなわち、ＮＲ６は、図２７に示すように、前段側に１つの比較例９の論理ユニット４０、後段側に２つの比較例１０の論理ユニット４２、４４をカスケード接続させて構成された論理ユニットに対応し、ＮＲ７は図７に示す比較例３の遅延回路ＤＬ１０を６つのＤＬ１をカスケード接続させた遅延ユニットに置換した論理ユニットに対応する。そして、ＮＲ８は、本実施形態のＮＲ回路の第２の構成例で各論理回路を６つずつにした論理ユニットに対応し、ＮＲ９は、本実施形態のＮＲ回路の第３の構成例で各論理回路を６つずつにした論理ユニットに対応する。
【０１０９】
図２５に示すように、本実施形態の第２および第３の構成例のノイズリダクション回路ＮＲ８、ＮＲ９は、図２７に示す論理ユニットＮＲ６より、どの最大擬似ノイズ幅でもエラーレートを減少させる傾向にあることが分かる。すなわち、電圧レベルに応じてノイズの減少特性が相反する２つの論理ユニットをカスケード接続させた構成よりも、これら２つの論理ユニットを並列させて、これらの論理ユニットからの出力信号を選択ユニットの出力信号の電圧レベルに応じて選択して出力させる構成とした方がエラーレートを減少させることが分かる。
【０１１０】
また、第２および第３の構成例のノイズリダクション回路ＮＲ８、ＮＲ９は、比較例１の論理ユニットＮＲ７より、エラーレートを減少させる傾向にあり、特に、最大擬似ノイズ幅が３０ｎｓ以下の範囲において、この傾向が顕著に現れることが分かる。このことから、遅延ユニットによる遅延量がほぼ同一なら、遅延ユニットを分割する数が多いほど、すなわち遅延ユニットを構成する遅延回路間のタップ数が多いほどエラーレートを下げることが分かる。特に、この作用・効果は、最大擬似ノイズ幅が３０ｎｓ以下の範囲のときに、顕著に現れる。このことから、第２および第３の構成例のノイズリダクション回路ＮＲ８、ＮＲ９は、最大擬似ノイズ幅が３０ｎｓ程度までのノイズの減少に適正があることが分かる。なお、図２５のＰ２５に示すように、第３の構成例のノイズリダクション回路ＮＲ９は、第２の構成例のＮＲ８よりも、より大きい最大擬似ノイズ幅のノイズを減少させられることが分かる。具体的には、最大擬似ノイズ幅が３１ｎｓ程度のノイズを減少させられる。このことは、第３の構成例のＮＲ８は、図１４に示すように、遅延回路間にインバータＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）が設けられていることによって、これらインバータＩＮＶ３０＿１〜ＩＮＶ３０＿（２Ｍ−１）による遅延の分が加算されて、より大きな最大擬似ノイズ幅のノイズを減少させることが分かる。
【０１１１】
６．電子機器
図２８に上記実施形態にて説明したノイズリダクション回路を含む電子機器の一例を示す。図２８は、ノイズリダクション回路によりノイズが減少した信号に基づいて動作するデバイスとして画像処理部や表示部を備える電子機器の電気的構成の概略を示すブロック図である。
【０１１２】
電子機器１００は、装置内の各デバイスや構成要素を制御するための制御プログラムを記憶している不図示のＲＯＭ（Read Only Memory）および当該制御動作をする際に一時的に各種データが書き込まれるＲＡＭ（Random Access Memory）を含むＣＰＵ（Central Processing Unit）１０２を備える。ＣＰＵ１０２には、メモリ１０４、画像処理部１０６、操作部１０８、表示部１１０、およびインターフェース部１１２が接続され、ＣＰＵ１０２は、これらのデバイスや構成要素の動作を制御している。なお、電子機器は、図２８に示されるもの以外のデバイスや構成要素（例えば、電源等）を含んでもよい。
【０１１３】
ＣＰＵ１０２は、不図示の電源から電力が供給されると、ＲＯＭに予め書き込まれたプログラムに従って、ＣＰＵ１０２に接続された電子機器１００内の各デバイスを統括して制御する。そして当該制御によって、当該各デバイスの処理動作を実行し、この間に入出力される画像データ等の各種データを不図示のＲＡＭの所定のメモリエリアに一時記憶して、ＲＯＭから読み出されたプログラムを実行する。
【０１１４】
メモリ１０４は、画像処理部１０６から出力された画像処理済みの画像データ等の各種データを記憶する機能を有する。画像処理部１０６は、例えば、ＬＡＮ等の通信ケーブル（伝送路）Ｌ１０を介して接続されたＰＣ等の外部機器１１６から送信された画像データを画像出力可能に展開処理する等の種々の画像処理を施す機能を有する。操作部１０８は、不図示の入力キー等を備えており、入力キーによってユーザの操作を実行させる機能等を有する。表示部１１０は、画像処理部１０６から出力された画像処理済みの画像データ等を表示する機能を有する。
【０１１５】
インターフェース（Ｉ／Ｆ）部１１２は、ＬＡＮ等の通信ケーブル（伝送路）Ｌ１０を介して接続されたＰＣ等の外部機器１１６から送信された画像データ等の各種データを受信する際のコネクタとしての機能を有する。Ｉ／Ｆ部１１２には、本実施形態のノイズリダクション（ＮＲ：Noise Reduction）回路１１４が設けられる。このため、外部機器１１６から送信される画像データ等の各種信号に含まれる両電圧レベル側のノイズが当該ノイズリダクション回路で減少されるようになる。それによって、電子機器に備わる各デバイスに送信される信号にノイズが重畳することによる当該デバイスの誤動作の発生を抑制できる。
【０１１６】
なお、本実施形態のノイズリダクション回路は、電子機器１００と外部機器１１６とのデータ伝送の際に使用されるインターフェース部１１２以外にも、電子機器１００の内部の画像処理部１０６や表示部１１０等の各デバイスのインターフェース部に適用することも可能である。このようなデバイスに本実施形態のノイズリダクション回路を適用することによって、電子機器１００の内部の各デバイス間に送受信されるリセット信号等の制御信号やクロック信号等の各種信号に含まれるノイズを減少して、各デバイスの誤動作を抑制することも可能である。
【０１１７】
また、本実施形態のノイズリダクション回路が適用される電子機器は、図２８の構成に限定されない。すなわち、少なくともインターフェース部等にノイズリダクション回路を含めることによって、ノイズリダクション回路を介して、インターフェース部から受信されたリセット信号等の制御信号、クロック信号、またはデータ信号等の各種信号に基づき動作するデバイス（例えば、画像処理部、表示部、メモリ等）を含むものであればよい。具体的には、本実施形態が適用できる電子機器として、複合機等の画像処理装置、情報処理装置、携帯情報端末、ＡＶ機器、携帯型ＡＶ機器、ゲーム装置、または携帯型ゲーム装置等の種々のものが考えられる。
【０１１８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には、容易に理解できるであろう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
【０１１９】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、ノイズリダクション回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１２０】
【図１】本実施形態のノイズリダクション回路の第１の構成例。
【図２】遅延ユニットの構成例。
【図３】本実施形態のノイズリダクション回路の第２の構成例。
【図４】本実施形態のノイズリダクション回路の第２の構成例の一実施例。
【図５】本実施形態のノイズリダクション回路の第１の構成例の比較例１。
【図６】本実施形態のノイズリダクション回路の第１の構成例の比較例２。
【図７】本実施形態のノイズリダクション回路の第１の構成例の比較例３。
【図８】比較例３のノイズリダクション回路の動作を説明するための信号波形例。
【図９】比較例３のノイズリダクション回路の動作を説明するための信号波形例。
【図１０】本実施形態のノイズリダクション回路の第１の構成例の比較例４。
【図１１】本実施形態のノイズリダクション回路の第１の構成例の比較例５。
【図１２】本実施形態のノイズリダクション回路の第１の構成例の比較例６。
【図１３】比較例６のノイズリダクション回路の動作を説明するための信号波形例。
【図１４】本実施形態のノイズリダクション回路の第３の構成例。
【図１５】本実施形態のノイズリダクション回路の第３の構成例の比較例７。
【図１６】本実施形態のノイズリダクション回路の第３の構成例の比較例８。
【図１７】本実施形態のノイズリダクション回路の第３の構成例の比較例９。
【図１８】本実施形態のノイズリダクション回路の第３の構成例の比較例１０。
【図１９】図１９（Ａ）は、本実施形態のノイズリダクション回路の選択ユニットの第１の構成例、図１９（Ｂ）は、本構成例の選択ユニットで出力される各信号の真理値表。
【図２０】図２０（Ａ）は、本実施形態のノイズリダクション回路の選択ユニットの第２の構成例、図２０（Ｂ）は、本構成例の選択ユニットで出力される各信号の真理値表。
【図２１】図２１（Ａ）は、本実施形態のノイズリダクション回路の選択ユニットの第３の構成例、図２１（Ｂ）は、本構成例の選択ユニットで出力される各信号の真理値表。
【図２２】図２２（Ａ）は、本実施形態のノイズリダクション回路の選択ユニットの第４の構成例、図２２（Ｂ）は、本構成例の選択ユニットで出力される各信号の真理値表。
【図２３】本実施形態のノイズリダクション回路の各構成例の性能評価を行った性能評価装置の一例。
【図２４】本実施形態のノイズリダクション回路の第１の構成例とその比較例におけるＳ／Ｎとエラーレートとの関係を示すグラフ。
【図２５】本実施形態のノイズリダクション回路の第２および第３の構成例とその比較例における最大擬似ノイズ幅とエラーレートとの関係を示すグラフ。
【図２６】図２６（Ａ）は、論理ユニットＮＲ１の構成例、図２６（Ｂ）は、論理ユニットＮＲ２の構成例、図２６（Ｃ）は、論理ユニットＮＲ３の構成例、図２６（Ｄ）は、ＮＲ５の構成例。
【図２７】比較例となる論理ユニットＮＲ６の構成例。
【図２８】電子機器の構成例。
【符号の説明】
【０１２１】
ＡＮＤ１０、ＡＮＤ１０＿１〜ＡＮＤ１０＿Ｎ  アンド回路、
ＯＲ１０、ＯＲ１０＿１〜ＯＲ１０＿Ｎ  オア回路、
ＮＡＮＤ３０＿１〜ＮＡＮＤ３０＿Ｍ  ナンド回路、
ＮＯＲ３０＿１〜ＮＯＲ３０＿Ｍ  ノア回路、
ＤＬ１０＿１〜ＤＬ１０＿Ｎ  遅延回路、
Ｔｐ１〜Ｔｐ（Ｎ−１）  タップ
１０、２０、３０  論理積ユニット、１２、２２、３２  論理和ユニット、
１４、２４、３４  遅延ユニット、１００  電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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