(57)【要約】      （修正有）【課題】電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供する。【解決手段】一態様に係る半導体装置は、半導体基板１と、前記半導体基板上に形成された第１の半導体結晶層１４と、前記第１の半導体結晶層上にゲート絶縁膜１１を介して形成されたゲート電極１３と、前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域１５と、前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域１６と、前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層１７を挟んで形成された埋込絶縁体層１８と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の半導体結晶層と、
前記第１の半導体結晶層上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域と、
前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、
前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、その内部における前記ソース・ドレイン領域に含まれる導電型不純物の拡散速度が前記第１の半導体結晶層よりも大きい第２の半導体結晶層と、
前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層を挟んで形成された埋込絶縁体層と、
を有することを特徴とする半導体装置。
【請求項２】
ｎ型トランジスタ領域とｐ型トランジスタ領域を有する半導体基板と、
前記半導体基板上の前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域に形成された第１の半導体結晶層と、
前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域の前記第１の半導体結晶層上にそれぞれ第１および第２のゲート絶縁膜を介して形成された第１および第２のゲート電極と、
前記第１の半導体結晶層内の前記第１および第２のゲート絶縁膜下の領域にそれぞれ形成された第１および第２のチャネル領域と、
前記第１の半導体結晶層内の前記第１および第２のチャネル領域を挟んだ領域にそれぞれ形成された第１および第２のソース・ドレイン領域と、
前記半導体基板と前記第１および第２のチャネル領域との間にそれぞれ形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、その内部における前記第１のソース・ドレイン領域に含まれる導電型不純物の拡散速度が前記第１の半導体結晶層よりも大きい第２の半導体結晶層と、
前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域内で、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層を挟んでそれぞれ形成された埋込絶縁体層と、
を有することを特徴とする半導体装置。
【請求項３】
前記第１の半導体結晶層はＳｉ結晶からなり、前記第２の半導体結晶層はＳｉＧｅからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記埋込絶縁体層は、ＳｉＯ２、または比誘電率およびヤング率の少なくとも一方がＳｉＯ２よりも小さい材料からなることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記導電型不純物は、ＡｓおよびＰの少なくとも一方を含むことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、Ｓｉ結晶層内のチャネル領域下に、Ｓｉ結晶よりも格子定数の大きいＳｉＧｅ結晶の層を形成することにより、チャネル領域に歪みを与えて電荷移動度を向上させたｎ型トランジスタが知られている（例えば、非特許文献１参照）。
【０００３】
しかし、この非特許文献１等に記載された半導体装置によれば、ＳｉＧｅ結晶中におけるＡｓ、Ｐ等のｎ型不純物の拡散速度が、Ｓｉ結晶中における拡散速度よりも大きく、また、ＳｉＧｅ結晶がソース・ドレイン領域に接しているため、ソース・ドレイン領域中のｎ型不純物がＳｉＧｅ結晶層内に拡散し、リーク電流経路が形成されてしまうおそれがある。
【非特許文献１】Kah-Wee Ang et el., IEEE ELECTRON DEVICE LETTERS, VOL.28, NO.7, JULY 2007, pp.609-612.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１の半導体結晶層と、前記第１の半導体結晶層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域と、前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、その内部における前記ソース・ドレイン領域に含まれる導電型不純物の拡散速度が前記第１の半導体結晶層よりも大きい第２の半導体結晶層と、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層を挟んで形成された埋込絶縁体層と、を有することを特徴とする半導体装置を提供する。
【０００６】
本発明の他の態様は、ｎ型トランジスタ領域とｐ型トランジスタ領域を有する半導体基板と、前記半導体基板上の前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域に形成された第１の半導体結晶層と、前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域の前記第１の半導体結晶層上にそれぞれ第１および第２のゲート絶縁膜を介して形成された第１および第２のゲート電極と、前記第１の半導体結晶層内の前記第１および第２のゲート絶縁膜下の領域にそれぞれ形成された第１および第２のチャネル領域と、前記第１の半導体結晶層内の前記第１および第２のチャネル領域を挟んだ領域にそれぞれ形成された第１および第２のソース・ドレイン領域と、前記半導体基板と前記第１および第２のチャネル領域との間にそれぞれ形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、その内部における前記第１のソース・ドレイン領域に含まれる導電型不純物の拡散速度が前記第１の半導体結晶層よりも大きい第２の半導体結晶層と、前記ｎ型トランジスタ領域および前記ｐ型トランジスタ領域内で、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層を挟んでそれぞれ形成された埋込絶縁体層と、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００７】
本発明によれば、電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置は、半導体基板１上に形成され、素子分離領域２により他の素子と電気的に分離されたｎ型トランジスタ１０を有する。
【０００９】
半導体基板１は、例えば｛１００｝面を主面とするＳｉ基板を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１０】
素子分離領域２は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１１】
ｎ型トランジスタ１０は、半導体基板１上に形成された第１の半導体結晶層１４と、第１の半導体結晶層１４上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１３と、第１の半導体結晶層１４内のゲート絶縁膜１１下の領域に形成されたチャネル領域１５と、第１の半導体結晶層１４内のチャネル領域１５を挟んだ領域に形成されたソース・ドレイン領域１６と、半導体基板１とチャネル領域１５との間に形成された第２の半導体結晶層１７と、半導体基板１と第１の半導体層１４の間に、第２の半導体結晶層１７を挟んで形成された埋込絶縁体層１８と、を有して概略構成される。
【００１２】
ゲート絶縁膜１１は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１３】
ゲート電極１２は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極１２には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ゲート電極１２がＳｉ系多結晶からなる場合は、上部にシリサイド層が形成されてもよい。また、ゲート電極１２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１４】
ゲート側壁１３は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００１５】
第１の半導体結晶層１４は、Ｓｉ結晶等のＳｉ系結晶からなり、例えば、第２の半導体結晶層１７の表面をシードとして用いるエピタキシャル結晶成長法により形成される。この場合、第２の半導体結晶層１７の結晶方位が反映される。
【００１６】
チャネル領域１５は、例えば、第１の半導体結晶層１４の上面の面方位が｛１００｝である場合、チャネル方向が＜１１０＞または＜１００＞となるように形成される。このような場合、チャネル方向およびそれに直交するチャネル幅方向に伸張歪みが生じると、チャネル領域１５内の電子の移動度が向上する。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表し、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００１７】
ソース・ドレイン領域１６は、Ａｓ、Ｐ等のｎ型不純物を第１の半導体結晶層１４に注入することにより形成される。なお、ソース・ドレイン領域１６の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなるシリサイド層が形成されてもよい。
【００１８】
第２の半導体結晶層１７は、第１の半導体結晶層１４を構成する結晶よりも格子定数の大きい結晶からなり、第２の半導体結晶層１７の内部におけるソース・ドレイン領域１６に含まれる導電型不純物の拡散速度が第１の半導体結晶層１４の内部における拡散速度よりも大きい。また、第２の半導体結晶層１７は、例えば、半導体基板１の表面をシードとして用いるエピタキシャル結晶成長法により形成される。この場合、半導体基板１の結晶方位が反映される。
【００１９】
第２の半導体結晶層１７は、第１の半導体結晶層１４を構成する結晶よりも格子定数の大きい結晶からなるため、第２の半導体結晶層１７上に成長した第１の半導体結晶層１４には、面内方向の伸張歪みが発生する。特に、チャネル領域１５を含む、第２の半導体結晶層１７との界面近傍の領域に大きな歪みが発生する。このため、チャネル領域１５にチャネル方向およびチャネル幅方向の伸張歪みが発生することになり、例えば、第１の半導体結晶層１４の上面の面方位が｛１００｝であり、チャネル領域１５のチャネル方向が＜１１０＞または＜１００＞であった場合、ｎ型トランジスタ１０の動作性能が向上する。
【００２０】
第２の半導体結晶層１７として、例えば、ＳｉＧｅ結晶を用いることができる。ＳｉＧｅ結晶を用いる場合、Ｇｅ濃度は、例えば１０〜３０原子％であることが好ましい。これは、１０原子％未満ではチャネル領域１５に与える歪みが不十分になり、３０原子％を超えると結晶欠陥が増加する傾向があるためである。
【００２１】
埋込絶縁体層１８は、ＳｉＯ２、比誘電率がＳｉＯ２とほぼ同等もしくはより小さい材料（ＴＥＯＳ（Tetraethoxysilane）等）、またはヤング率がＳｉＯ２とほぼ同等もしくはより小さい材料（ＴＥＯＳ等）からなる。ＳｉＯ２は、絶縁材料の中で比較的誘電率が低く（比誘電率約３．９）、接合容量を低く抑えることができる。さらに、ＳｉＯ２よりも誘電率が低い（比誘電率約３．９未満の）材料であれば、より好ましい。また、ＳｉＯ２は、絶縁材料の中で比較的軟らかい性質を有し（ヤング率約６６ＧＰａ）、第１の半導体結晶層１４に生じる歪みを妨げにくいため、結果的にチャネル領域１５に効率的に歪みを発生させることができる。さらに、ＳｉＯ２よりも軟らかい（ヤング率６６ＧＰａ未満の）材料であれば、より好ましい。
【００２２】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２３】
まず、図２Ａ（ａ）に示すように、半導体基板１上に第２の半導体結晶層１７、半導体結晶膜３ａを積層し、素子分離領域２を形成して素子領域を形成した後、その素子領域において半導体結晶膜３ａ上にゲート絶縁膜１１、ゲート電極１２、ゲート側壁１３を形成する。
【００２４】
ここで、第２の半導体結晶層１７は、半導体基板１の表面をシードとして用いるエピタキシャル結晶成長法等により形成され、半導体結晶膜３ａは、第２の半導体結晶層１７の表面をシードとして用いるエピタキシャル結晶成長法等により形成される。
【００２５】
第２の半導体結晶層１７としてＳｉＧｅ結晶を用いる場合は、化学蒸着チャンバー内で、例えば、モノシラン（ＳｉＨ４）、水素化ゲルマニウム（ＧｅＨ４）、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件下で結晶成長させる。また、半導体結晶膜３ａとしてＳｉ結晶を用いる場合は、化学蒸着チャンバー内で、例えば、モノシラン（ＳｉＨ４）、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件下で結晶成長させる。
【００２６】
次に、図２Ａ（ｂ）に示すように、ゲート電極１２およびゲート側壁１３をマスクとして用いて、半導体結晶膜３ａ、第２の半導体結晶層１７、および半導体基板１にエッチングを施し、トレンチ４を形成する。
【００２７】
次に、図２Ａ（ｃ）に示すように、トレンチ４内を埋めるように、ＣＶＤ（Chemical Vapor Deposition）法等により、半導体基板１の全面上にＳｉＯ２等からなる絶縁膜５を形成する。
【００２８】
次に、図２Ａ（ｄ）に示すように、ＲＩＥ（Reactive Ion Etching）法等により、絶縁膜５を上面が所定の高さになるまでエッチバックし、埋込絶縁体層１８に加工する。ここで、所定の高さは、第２の半導体結晶層１７と半導体結晶膜３ａとの界面の高さとほぼ等しい高さであることが好ましい。
【００２９】
次に、図２Ｂ（ｅ）に示すように、ＣＶＤ法等により、半導体結晶膜３ｂを半導体基板１の全面上に形成する。ここで、半導体結晶膜３ｂは、半導体結晶膜３ａと同一の材料からなることが好ましい。
【００３０】
次に、図２Ｂ（ｆ）に示すように、ＲＩＥ法等により、半導体結晶膜３ｂを上面が所定の高さになるまでエッチバックする。ここで、所定の高さは、エレベーテッドソース・ドレイン構造を形成するために、半導体結晶膜３ａとゲート絶縁膜１１との界面の高さよりも高いことが好ましい。
【００３１】
次に、図２Ｂ（ｇ）に示すように、例えば、リソグラフィ法とＲＩＥ法により、半導体結晶膜３ｂの素子分離領域２上に位置する部分を選択的に除去する。これにより、半導体結晶膜３ａ、３ｂからなる第１の半導体結晶層１４を形成する。
【００３２】
次に、図２Ｂ（ｈ）に示すように、イオン注入法等により、第１の半導体結晶層１４の露出部分に導電型不純物を注入し、ソース・ドレイン領域１６を形成する。ここで、導電型不純物にはＡｓ、Ｐ等のｎ型不純物イオンが用いられる。
【００３３】
以上の工程を経ることにより、図１に示したｎ型トランジスタ１０が形成される。
【００３４】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、埋込絶縁体層１８を形成することにより、ソース・ドレイン領域１６と第２の半導体結晶層１７の接する領域を減らすことができるため、チャネル領域に電荷移動度を向上させる歪みを発生させつつ、ソース・ドレイン領域１６中の導電型不純物が第２の半導体結晶層１７内に拡散してリーク電流経路が形成されることを抑制できる。
【００３５】
また、誘電率の比較的低い材料からなる埋込絶縁体層１８がソース・ドレイン領域１６下に位置するため、接合容量を下げてｎ型トランジスタ１０の駆動速度を向上させることができる。
【００３６】
〔第２の実施の形態〕
第２の実施の形態は、ｎ型トランジスタに加え、ｐ型トランジスタも半導体装置に含まれる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
【００３７】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。半導体装置は、半導体基板１上に素子分離領域２により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。なお、本実施の形態に係るｎ型トランジスタ１０の構成は、第１の実施の形態に係るｎ型トランジスタ１０の構成と同様である。
【００３８】
ｐ型トランジスタ２０は、半導体基板１上に形成された第１の半導体結晶層２４と、第１の半導体結晶層２４上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたゲート側壁２３と、第１の半導体結晶層２４内のゲート絶縁膜１１下の領域に形成されたチャネル領域２５と、第１の半導体結晶層２４内のチャネル領域２５を挟んだ領域に形成されたソース・ドレイン領域２６と、半導体基板１とチャネル領域２５との間に形成された第２の半導体結晶層２７と、半導体基板１と第１の半導体層２４の間に、第２の半導体結晶層２７を挟んで形成された埋込絶縁体層２８と、を有して概略構成される。
【００３９】
ゲート絶縁膜２１、ゲート側壁２３、第１の半導体結晶層２４、および埋込絶縁体層２８は、それぞれゲート絶縁膜１１、ゲート側壁１３、第１の半導体結晶層１４、および埋込絶縁体層１８と同じ材料から、同じ工程において形成することができる。
【００４０】
ゲート電極２２は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極２２にはＢ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極２２がＳｉ系多結晶からなる場合は、上部にシリサイド層が形成されてもよい。また、ゲート電極２２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００４１】
ソース・ドレイン領域２６は、Ｂ、ＢＦ２等のｐ型不純物を第１の半導体結晶層２４に注入することにより形成される。なお、ソース・ドレイン領域２６の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなるシリサイド層が形成されてもよい。
【００４２】
チャネル領域１５、２５は、例えば、第１の半導体結晶層１４、２４の上面の面方位が｛１００｝である場合、チャネル方向が＜１１０＞となるように形成される。このような場合、ｎ型のチャネル領域１５のチャネル方向およびチャネル幅方向に伸張歪みが生じると、チャネル領域１５内の電子の移動度が向上する。また、ｐ型のチャネル領域２５のチャネル方向に圧縮歪み、チャネル幅方向に伸張歪みが生じると、チャネル領域２５内の正孔の移動度が向上する。
【００４３】
第２の半導体結晶層１７、２７は、第１の半導体結晶層１４、２４を構成する結晶よりも格子定数の大きい結晶からなるため、第２の半導体結晶層１７、２７上に成長した第１の半導体結晶層１４、２４には、面内方向の伸張歪みが発生する。特に、チャネル領域１５、２５を含む、第２の半導体結晶層１７、２７との界面近傍の領域に大きな歪みが発生する。このため、チャネル領域１５、２５にチャネル方向およびチャネル幅方向の伸張歪みが発生することになり、例えば、第１の半導体結晶層１４、２４の上面の面方位が｛１００｝であり、チャネル領域１５、２５のチャネル方向が＜１１０＞であった場合、ｎ型トランジスタ１０の動作性能が向上する。また、ｐ型トランジスタ２０においては、チャネル方向の伸張歪みは正孔の移動度を低下する傾向にあるものの、チャネル幅方向の伸張歪みが正孔の移動度が向上するため、総合的には動作性能が向上する。
【００４４】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ｎ型トランジスタ１０に対する第１の実施の形態と同様の効果に加え、チャネル領域２５に歪みを発生させることにより、ｐ型トランジスタ２０の動作速度を向上させることができる。
【００４５】
また、ｎ型トランジスタ１０とｐ型トランジスタ２０の構成が、含有する不純物の導電型以外は同じであるため、不純物の注入以外の形成工程を同時に行うことができる。
【００４６】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００４７】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【符号の説明】
【００４９】
１    半導体基板
１０    ｎ型トランジスタ
２０    ｐ型トランジスタ
１１、２１    ゲート絶縁膜
１２、２２    ゲート電極
１４、２４    第１の半導体結晶層
１５、２５    チャネル領域
１６、２６    ソース・ドレイン領域
１７、２７    第２の半導体結晶層
１８、２８    埋込絶縁体層
【図１】
2009176876.tif 000003
【図２Ａ】
2009176876.tif 000004
【図２Ｂ】
2009176876.tif 000005
【図３】
2009176876.tif 000006