(57)【要約】【課題】半導体装置のゲート加工用のマスク層に関する新たな提案を行う。【解決手段】基板上方に第１乃至第３のマスク層を堆積し、第３のマスク層を加工し、第２のマスク層を加工し、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層をスリミングし、Ｌ／Ｓ部内及びＬ／Ｓ部外の第３のマスク層を剥離し、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層の側壁にスペーサを形成し、Ｌ／Ｓ部外の第２のマスク層がレジストで覆われた状態でＬ／Ｓ部内の第２のマスク層をエッチングすることで、Ｌ／Ｓ部外の第２のマスク層を残存させつつＬ／Ｓ部内の第２のマスク層を除去し、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサとＬ／Ｓ部外の第２のマスク層とをマスクとして、第１のマスク層をエッチングにより加工し、当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサとＬ／Ｓ部外の第２のマスク層とが薄膜化されることを特徴とする半導体装置の製造方法。【選択図】図１Ｌ
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【特許請求の範囲】
【請求項１】
Ｌ／Ｓ（ライン・アンド・スペース）部を有する半導体装置の製造方法であって、
基板の上方に第１のマスク層を堆積し、
前記第１のマスク層上に第２のマスク層を堆積し、
前記第２のマスク層上に第３のマスク層を堆積し、
前記第３のマスク層上にレジストを形成し、
前記レジストをマスクとして前記第３のマスク層を加工し、
前記第３のマスク層をマスクとして前記第２のマスク層を加工し、
前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第２のマスク層をスリミングし、
前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第３のマスク層を剥離し、
前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第２のマスク層の側壁にスペーサを形成し、
前記Ｌ／Ｓ部外の前記第２のマスク層をレジストで覆い、
前記Ｌ／Ｓ部外の前記第２のマスク層が前記レジストで覆われた状態で前記Ｌ／Ｓ部内の前記第２のマスク層をエッチングすることで、前記Ｌ／Ｓ部外の前記第２のマスク層を残存させつつ前記Ｌ／Ｓ部内の前記第２のマスク層を除去し、
前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサと前記Ｌ／Ｓ部外の前記第２のマスク層とをマスクとして、前記第１のマスク層をエッチングにより加工し、当該エッチングにより、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサと前記Ｌ／Ｓ部外の前記第２のマスク層とが薄膜化されることを特徴とする半導体装置の製造方法。
【請求項２】
前記基板上に第１のゲート絶縁膜を堆積し、
前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、
前記第１のゲート電極層上に第２のゲート絶縁膜を堆積し、
前記第２のゲート絶縁膜上に第２のゲート電極層を堆積し、
前記第１のマスク層は、前記第２のゲート電極層上に堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサと前記Ｌ／Ｓ部外の前記第２のマスク層とをマスクとして、前記第２のゲート電極層をエッチングにより加工し、当該エッチングにより、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサが除去され、
前記Ｌ／Ｓ部内の前記第１のマスク層と前記Ｌ／Ｓ部外の前記第２のマスク層とをマスクとして、前記第２のゲート絶縁膜と前記第１のゲート電極層とをエッチングにより加工し、当該エッチングにより、前記Ｌ／Ｓ部内の前記第１のマスク層が薄膜化されると共に前記Ｌ／Ｓ部外の前記第２のマスク層が除去され、当該エッチングの結果、前記Ｌ／Ｓ部内での前記第１のマスク層の膜厚が前記Ｌ／Ｓ部外での前記第１のマスク層の膜厚よりも薄くなることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
更に、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第１のマスク層上に層間絶縁膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
Ｌ／Ｓ（ライン・アンド・スペース）部を有する半導体装置であって、
基板と、
前記基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極上に形成されており、前記Ｌ／Ｓ部内での膜厚が前記Ｌ／Ｓ部外での膜厚よりも薄いようなマスク層とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、不揮発性の半導体メモリの一種であり、現在最も広く使用されている半導体メモリの１つである。フラッシュメモリの例としては、ＮＡＮＤ型フラッシュメモリが挙げられる。フラッシュメモリのゲート構造は通常、トンネル絶縁膜と呼ばれる第１のゲート絶縁膜と、フローティングゲートと呼ばれる第１のゲート電極と、層間絶縁膜と呼ばれる第２のゲート絶縁膜と、コントロールゲートと呼ばれる第２のゲート電極等により構成される。特許文献１には、このようなゲート構造を有するフラッシュメモリの例が開示されている。
【０００３】
フラッシュメモリのゲート加工では、ハードマスクが使用される事が多い。この場合、Ｌ／Ｓ（ライン・アンド・スペース）部と、ＳＧ（選択ゲート）部と、周辺Ｔｒ（トランジスタ）部は、同じハードマスクで加工するのが一般的である。Ｌ／Ｓ部、ＳＧ部、周辺Ｔｒ部にはそれぞれ、セルトランジスタ、選択トランジスタ、その他の周辺トランジスタが形成される。
【０００４】
近年、回路パターンの微細化により、フラッシュメモリのゲート構造のアスペクト比は非常に高くなっている。そのため、ハードマスクによるゲート加工の際に、ゲート構造がハードマスクと共にパターン倒れを起こす可能性が高くなっている。よって近年、ハードマスクの薄膜化が必要とされている。ゲート構造のパターン倒れは特に、Ｌ／Ｓ部で問題となりやすい。Ｌ／Ｓ部は微細化が特に著しく、Ｌ／Ｓ部のゲート構造はアスペクト比が特に高いからである。このように、ゲート構造のパターン倒れを防ぐという観点からは、ハードマスクはなるべく薄い方が望ましい。
【０００５】
一方、ゲート加工後には、周辺Ｔｒ部のソース領域やドレイン領域の下部に、拡散層を形成する必要がある。当該拡散層は、ソース領域やドレイン領域の下部に空乏層が伸びて行くのを防ぐために形成される。これにより、ＳＴＩを介して隣接するトランジスタ間のパンチスルー耐圧が向上する。当該拡散層は、不純物を高い加速電圧で深く打ち込む事で形成される。この際、上記のハードマスクは、当該不純物が周辺Ｔｒ部のチャネル領域に打ち込まれるのを防ぐ役割を担う。しかし、ハードマスクが薄いと、当該不純物がハードマスクを突き抜けてチャネル領域に打ち込まれてしまう。これは、チャネルプロファイルに悪影響を及ぼす可能性がある。このように、チャネル領域の保護の観点からは、ハードマスクはなるべく厚い方が望ましい。
【特許文献１】特開２００３−１９７７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置及びその製造方法に関し、半導体装置のゲート加工用のマスク層に関する新たな提案を行うことを課題とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態は例えば、Ｌ／Ｓ（ライン・アンド・スペース）部を有する半導体装置の製造方法であって、基板の上方に第１のマスク層を堆積し、前記第１のマスク層上に第２のマスク層を堆積し、前記第２のマスク層上に第３のマスク層を堆積し、前記第３のマスク層上にレジストを形成し、前記レジストをマスクとして前記第３のマスク層を加工し、前記第３のマスク層をマスクとして前記第２のマスク層を加工し、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第２のマスク層をスリミングし、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第３のマスク層を剥離し、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記第２のマスク層の側壁にスペーサを形成し、前記Ｌ／Ｓ部外の前記第２のマスク層をレジストで覆い、前記Ｌ／Ｓ部外の前記第２のマスク層が前記レジストで覆われた状態で前記Ｌ／Ｓ部内の前記第２のマスク層をエッチングすることで、前記Ｌ／Ｓ部外の前記第２のマスク層を残存させつつ前記Ｌ／Ｓ部内の前記第２のマスク層を除去し、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサと前記Ｌ／Ｓ部外の前記第２のマスク層とをマスクとして、前記第１のマスク層をエッチングにより加工し、当該エッチングにより、前記Ｌ／Ｓ部内及び前記Ｌ／Ｓ部外の前記スペーサと前記Ｌ／Ｓ部外の前記第２のマスク層とが薄膜化されることを特徴とする半導体装置の製造方法である。
【０００８】
本発明の実施形態は例えば、Ｌ／Ｓ（ライン・アンド・スペース）部を有する半導体装置であって、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極上に形成されており、前記Ｌ／Ｓ部内での膜厚が前記Ｌ／Ｓ部外での膜厚よりも薄いようなマスク層とを備えることを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明は、半導体装置及びその製造方法に関し、半導体装置のゲート加工用のマスク層に関する新たな提案を行うものである。
【発明を実施するための最良の形態】
【００１０】
図１Ａ乃至Ｎは、本実施例の半導体装置１０１の製造工程図である。本実施例の半導体装置１０１は、フラッシュメモリ、詳細には、ＮＡＮＤ型フラッシュメモリである。図１Ａ乃至Ｎの製造工程では、Ｌ／Ｓ（ライン・アンド・スペース）部とＳＧ（選択ゲート）部と周辺Ｔｒ（トランジスタ）部とを有する半導体装置１０１が製造される。Ｌ／Ｓ部、ＳＧ部、周辺Ｔｒ部にはそれぞれ、セルトランジスタ、選択トランジスタ、その他の周辺トランジスタが形成される。
【００１１】
上記製造工程では先ず、基板１１１を用意する（図１Ａ）。基板１１１はここでは、シリコン基板である。基板１１１は、半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でも構わない。次に、既知の方法で、基板１１１内にチャネル領域を形成する。チャネル領域はここでは、Ｐ型領域とする。次に、既知の方法で、基板１１１内に素子分離層を形成する。素子分離層はここでは、ＳＴＩ（Shallow Trench Isolation）とする。素子分離層の膜厚はここでは、３００乃至３５０ｎｍとする。
【００１２】
次に、基板１１１上に第１のゲート絶縁膜（トンネル絶縁膜）１２１を堆積する。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜を含む単層膜、またはシリコン酸化膜とシリコン窒化膜とを含む積層膜である。次に、第１のゲート絶縁膜１２１上に第１のゲート電極層（フローティングゲート層）１２２を堆積する。第１のゲート電極層１２２はここでは、ポリシリコン層であり、FG-Polyとも呼ばれる。次に、第１のゲート電極層１２２上に第２のゲート絶縁膜（層間絶縁膜）１２３を堆積する。第２のゲート絶縁膜１２３はここでは、シリコン酸化膜であり、ＩＰＤ（Inter-Poly Dielectric）とも呼ばれる。次に、第２のゲート絶縁膜１２３上に第２のゲート電極層（コントロールゲート層）１２４を堆積する。第２のゲート電極層１２４はここでは、ポリシリコン層であり、CG-Polyとも呼ばれる。こうして、基板１１１上に、第１のゲート絶縁膜１２１、第１のゲート電極層１２２、第２のゲート絶縁膜１２３、及び第２のゲート電極層１２４が堆積される（図１Ｂ）。第１のゲート電極層１２２の膜厚はここでは、６０ｎｍとする。第２のゲート電極層１２４の膜厚はここでは、１００ｎｍとする。
【００１３】
次に、第２のゲート電極層１２４上に第１のマスク層１３１を堆積する。第１のマスク層１３１はここでは、シリコン窒化膜である。次に、第１のマスク層１３１上に第２のマスク層１３２を堆積する。第２のマスク層１３２はここでは、シリコン酸化膜である。次に、第２のマスク層１３２上に第３のマスク層１３３を堆積する。第３のマスク層１３３はここでは、アモルファスシリコン層である。こうして、基板１１１の上方に、第１乃至第３のマスク層１３１乃至１３３が堆積される（図１Ｃ）。第１のマスク層１３１の膜厚はここでは、５０ｎｍとする。
【００１４】
次に、第３のマスク層１３３上にレジスト２０１を塗布する。次に、レジスト２０１をリソグラフィによりパターニングする。こうして、Ｌ／Ｓ部、ＳＧ部、及び周辺Ｔｒ部を加工するためのレジスト（レジストパターン）２０１が形成される（図１Ｄ）。
【００１５】
次に、レジスト２０１をマスクとして、第３のマスク層１３３をドライエッチングにより加工する。これにより、第３のマスク層１３３を貫通する溝Ｘが形成される（図１Ｅ）。次に、第３のマスク層１３３をマスクとして、第２のマスク層１３２をドライエッチングにより加工する。これにより、第３のマスク層１３３と第２のマスク層１３２とを貫通する溝Ｘが形成される（図１Ｆ）。Ｌ／Ｓ部におけるマスク部分の幅及び溝部分の幅は、ここでは共に６４ｎｍとする。
【００１６】
次に、第３のマスク層１３３をマスクとして、Ｌ／Ｓ部、ＳＧ部、及び周辺Ｔｒ部の第２のマスク層１３２をウェットエッチングによりスリミングする。これにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層１３２がスリミングされる（図１Ｇ）。Ｌ／Ｓ部におけるマスク部分の幅及び溝部分の幅は、ここではそれぞれ３２ｎｍ及び１２８ｎｍとなる。次に、Ｌ／Ｓ部、ＳＧ部、及び周辺Ｔｒ部の第３のマスク層１３３をウェットエッチングにより剥離する。これにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第３のマスク層１３３が剥離される（図１Ｈ）。次に、Ｌ／Ｓ部、ＳＧ部、及び周辺Ｔｒ部の第２のマスク層１３２の側壁に、ＣＶＤ及びドライエッチングによりスペーサ１４１を形成する。これにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層１３２の側壁にスペーサ１４１が形成される（図１Ｉ）。スペーサ１４１はここでは、アモルファスシリコン層である。スペーサ１４１の幅は、ここでは３２ｎｍとする。
【００１７】
次に、ＳＧ部及び周辺Ｔｒ部の第２のマスク層１３２上にレジスト２０２を形成する。これにより、Ｌ／Ｓ部外の第２のマスク層１３２がレジスト２０２で覆われる（図１Ｊ）。次に、ＳＧ部及び周辺Ｔｒ部の第２のマスク層１３２がレジスト２０２で覆われた状態でＬ／Ｓ部の第２のマスク層１３２をエッチングすることで、ＳＧ部及び周辺Ｔｒ部の第２のマスク層１３２を残存させつつＬ／Ｓ部の第２のマスク層１３２を除去する。本実施例ではこのように、Ｌ／Ｓ部外の第２のマスク層１３２がレジスト２０２で覆われた状態でＬ／Ｓ部内の第２のマスク層１３２をエッチングすることで、Ｌ／Ｓ部外の第２のマスク層１３２を残存させつつＬ／Ｓ部内の第２のマスク層１３２を除去する（図１Ｋ）。なお、当該エッチングはここではウェットエッチングである。
【００１８】
続いて、図１Ｌのように、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサ１４１とＬ／Ｓ部外の第２のマスク層１３２とをマスクとして、第１のマスク層１３１をエッチングにより加工する。当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第１のマスク層１３１を貫通する溝Ｙが形成される。さらには、当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサ１４１とＬ／Ｓ部外の第２のマスク層１３２とが薄膜化される。本実施例では、当該エッチングにより、Ｌ／Ｓ部内の第１のマスク層１３１のマスク幅及び溝幅が微細になる。本実施例では、このようなマスク構造を利用することで、微細なＬ／Ｓを形成することができる。
【００１９】
続いて、図１Ｍのように、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサ１４１とＬ／Ｓ部外の第２のマスク層１３２とをマスクとして、第２のゲート電極層１２４をエッチングにより加工する。当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第１のマスク層１３１と第２のゲート電極層１２４とを貫通する溝Ｙが形成される。さらには、当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサ１４１が除去される。この際、シリコン層とシリコン酸化膜との選択比を取ることで、Ｌ／Ｓ部外の第２のマスク層１３２を残存させつつＬ／Ｓ部内及びＬ／Ｓ部外のスペーサ１４１を除去することが可能である。
【００２０】
続いて、図１Ｎのように、Ｌ／Ｓ部内の第１のマスク層１３１とＬ／Ｓ部外の第２のマスク層１３２とをマスクとして、第２のゲート絶縁膜１２３と第１のゲート電極層１２２とをエッチングにより加工する。当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外の第１のマスク層１３１と第２のゲート電極層１２４と第２のゲート絶縁膜１２３と第１のゲート電極層１２２とを貫通する溝Ｙが形成される。さらには、当該エッチングにより、Ｌ／Ｓ部内の第１のマスク層１３１が薄膜化されると共にＬ／Ｓ部外の第２のマスク層１３２が除去される。当該エッチングの結果、Ｌ／Ｓ部内での第１のマスク層１３１の膜厚がＬ／Ｓ部外での第１のマスク層１３１の膜厚よりも薄くなる。
【００２１】
以上のように、本実施例では、Ｌ／Ｓ部の第１のマスク層１３１の膜厚を、ＳＧ部及び周辺Ｔｒ部の第１のマスク層１３１の膜厚よりも薄くする事ができる。よって、本実施例では、Ｌ／Ｓ部のマスク層を薄くして、Ｌ／Ｓ部のゲート構造のパターン倒れを抑制する事ができる。さらに、本実施例では、周辺Ｔｒ部のマスク層を厚くして、周辺Ｔｒ部のチャネル領域を保護する事ができる。即ち、周辺Ｔｒ部のソース領域やドレイン領域の下部に拡散層を形成する際に、周辺Ｔｒ部のチャネル領域を不純物の打ち込みから保護する事ができる。このように、本実施例によれば、ゲート構造のパターン倒れの抑制とチャネル領域の保護とを両立する事ができる。
【００２２】
本実施例では、半導体装置１０１のゲート加工後に、各ゲート構造の側壁に側壁絶縁膜を形成する。側壁絶縁膜はここでは、ＴＥＯＳ膜とする。本実施例では更に、基板１１１内にソース領域及びドレイン領域を形成する。ソース領域及びドレイン領域はここでは、Ｎ型領域とする。本実施例では更に、周辺Ｔｒ部のソース領域及びドレイン領域の下部に拡散層を形成する。この際に、チャネル領域が第１のマスク層１３１により保護される。当該拡散層はここでは、Ｐ型領域とする。
【００２３】
その後、基板１１１の全面に層間絶縁膜を堆積する。この際、当該層間絶縁膜は、第１のマスク層１３１を除去してから堆積してもよいし、第１のマスク層１３１を除去せずに堆積してもよい。前者のようにして製造された半導体装置１０１の例を図２に示し、後者のようにして製造された半導体装置１０１の例を図３に示す。図２及び図３はそれぞれ、半導体装置１０１の側方断面図である。
【００２４】
図２及び図３の半導体装置１０１の各々は、基板１１１と、基板１１１上に形成された第１のゲート絶縁膜１２１と、第１のゲート絶縁膜１２１上に形成された第１のゲート電極１２２と、第１のゲート電極１２２に形成された第２のゲート絶縁膜１２３と、第２のゲート絶縁膜１２３上に形成された第２のゲート電極１２４と、上述の層間絶縁膜１５１とを具備する。図３の半導体装置１０１は更に、第２のゲート電極１２４上に形成されており、Ｌ／Ｓ部内での膜厚がＬ／Ｓ部外での膜厚よりも薄いようなマスク層１３１を具備する。図３では、Ｌ／Ｓ部内及びＬ／Ｓ部外のマスク層１３１上に、層間絶縁膜１５１が形成されている。層間絶縁膜１５１は例えば、シリコン酸化膜である。
【００２５】
図２及び図３の半導体装置１０１はそれぞれ、Ｌ／Ｓ部において、第１のゲート絶縁膜１２１と、第１のゲート電極１２２と、第２のゲート絶縁膜１２３と、第２のゲート電極１２４とを備える。図３の半導体装置１０１は更に、Ｌ／Ｓ部において、マスク層１３１を備える。
【００２６】
また、図２及び図３の半導体装置１０１はそれぞれ、ＳＧ部において、第１のゲート絶縁膜１２１と、第１のゲート電極１２２と、第２のゲート絶縁膜１２３と、第２のゲート電極１２４とを備える。図３の半導体装置１０１は更に、ＳＧ部において、マスク層１３１を備える。図２及び図３の半導体装置１０１のＳＧ部ではそれぞれ、第１のゲート電極１２２と第２のゲート電極１２４とが電気的に接続されている。図３の半導体装置１０１では、Ｌ／Ｓ部のマスク層１３１の膜厚が、ＳＧ部のマスク層１３１の膜厚よりも薄くなっている。
【００２７】
また、図２及び図３の半導体装置１０１はそれぞれ、周辺Ｔｒ部において、第１のゲート絶縁膜１２１と、第１のゲート電極１２２と、第２のゲート絶縁膜１２３と、第２のゲート電極１２４とを備える。図３の半導体装置１０１は更に、Ｌ／Ｓ部において、マスク層１３１を備える。図２及び図３の半導体装置１０１の周辺Ｔｒ部ではそれぞれ、第１のゲート電極１２２と第２のゲート電極１２４とが電気的に接続されている。図３の半導体装置１０１では、Ｌ／Ｓ部のマスク層１３１の膜厚が、周辺Ｔｒ部のマスク層１３１の膜厚よりも薄くなっている。
【００２８】
以上のように、図３の半導体装置１０１では、Ｌ／Ｓ部内のマスク層１３１の膜厚が、Ｌ／Ｓ部外のマスク層１３１の膜厚よりも薄くなっている。
【図面の簡単な説明】
【００２９】
【図１Ａ】本実施例の半導体装置の製造工程図（１／１４）である。
【図１Ｂ】本実施例の半導体装置の製造工程図（２／１４）である。
【図１Ｃ】本実施例の半導体装置の製造工程図（３／１４）である。
【図１Ｄ】本実施例の半導体装置の製造工程図（４／１４）である。
【図１Ｅ】本実施例の半導体装置の製造工程図（５／１４）である。
【図１Ｆ】本実施例の半導体装置の製造工程図（６／１４）である。
【図１Ｇ】本実施例の半導体装置の製造工程図（７／１４）である。
【図１Ｈ】本実施例の半導体装置の製造工程図（８／１４）である。
【図１Ｉ】本実施例の半導体装置の製造工程図（９／１４）である。
【図１Ｊ】本実施例の半導体装置の製造工程図（１０／１４）である。
【図１Ｋ】本実施例の半導体装置の製造工程図（１１／１４）である。
【図１Ｌ】本実施例の半導体装置の製造工程図（１２／１４）である。
【図１Ｍ】本実施例の半導体装置の製造工程図（１３／１４）である。
【図１Ｎ】本実施例の半導体装置の製造工程図（１４／１４）である。
【図２】本実施例の半導体装置の側方断面図である。
【図３】本実施例の半導体装置の側方断面図である。
【符号の説明】
【００３０】
１０１  半導体装置
１１１  基板
１２１  第１のゲート絶縁膜
１２２  第１のゲート電極層
１２３  第２のゲート絶縁膜
１２４  第２のゲート電極層
１３１  第１のマスク層
１３２  第２のマスク層
１３３  第３のマスク層
１４１  スペーサ
１５１  層間絶縁膜
２０１  レジスト
２０２  レジスト
【図１Ａ】
2009049338.tif 000003
【図１Ｂ】
2009049338.tif 000004
【図１Ｃ】
2009049338.tif 000005
【図１Ｄ】
2009049338.tif 000006
【図１Ｅ】
2009049338.tif 000007
【図１Ｆ】
2009049338.tif 000008
【図１Ｇ】
2009049338.tif 000009
【図１Ｈ】
2009049338.tif 000010
【図１Ｉ】
2009049338.tif 000011
【図１Ｊ】
2009049338.tif 000012
【図１Ｋ】
2009049338.tif 000013
【図１Ｌ】
2009049338.tif 000014
【図１Ｍ】
2009049338.tif 000015
【図１Ｎ】
2009049338.tif 000016
【図２】
2009049338.tif 000017
【図３】
2009049338.tif 000018