(57)【要約】【課題】接合信頼性の向上した積層型半導体パッケージを提供する。【解決手段】下部基板１１０と、下部基板１１０の一面上に装着される下部半導体チップ１５０とを備える下部パッケージ１００ａと、下部パッケージ１００ａ上に装着され、上部基板２００と上部基板２００の一面上に装着される少なくとも一つ以上の上部半導体チップ２４０，２５０とを備える上部パッケージ１００ｂと、下部パッケージ１００ａと上部パッケージ１００ｂとの間に配列され、下部パッケージ１００ａと上部パッケージ１００ｂとを電気的に連結するジョイント部材３１０と、実際的にジョイント部材３１０を取り囲んで下部半導体チップ１５０を保護するように、上部パッケージ１００ｂの上部基板２００と下部パッケージ１００ａの下部基板１１０との間に配列される下部封止材３２０と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
下部基板と前記下部基板の一面上に装着される下部半導体チップとを備える下部パッケージと、
前記下部パッケージ上に装着され、上部基板と前記上部基板の一面上に装着される少なくとも一つ以上の上部半導体チップとを備える上部パッケージと、
前記下部パッケージと前記上部パッケージとの間に配列され、前記下部パッケージと前記上部パッケージとを電気的に連結するジョイント部材と、
前記ジョイント部材を取り囲み、前記下部半導体チップを保護するように、前記上部パッケージの前記上部基板と前記下部パッケージの前記下部基板との間に配列される下部封止材と、を備える積層型半導体パッケージ。
【請求項２】
前記ジョイント部材は、ソルダーボールにより形成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項３】
前記下部封止材は、エポキシモールディングコンパウンドを含んで形成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項４】
前記下部基板は、
前記下部基板の前記一面上に配列される第１連結パッドと、
前記下部基板の他面上に第２連結パッドと、を備え、
前記下部半導体チップは、前記第１連結パッドと電気的に連結されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項５】
前記下部半導体チップは、ボンディングワイヤーを通じて前記第１連結パッドと電気的に連結されることを特徴とする請求項４に記載の積層型半導体パッケージ。
【請求項６】
前記下部半導体チップは、ソルダーボールを通じて前記第１連結パッドと電気的に連結されることを特徴とする請求項４に記載の積層型半導体パッケージ。
【請求項７】
前記上部基板は、
前記一面上に配列される第１連結パッドと、
前記一面と対向する他面上に配列される第２連結パッドと、を備え、
前記少なくとも一つの上部半導体チップは、前記上部基板の前記第１連結パッドと電気的に連結されることを特徴とする請求項４に記載の積層型半導体パッケージ。
【請求項８】
前記少なくとも一つの上部半導体チップは、ボンディングワイヤーを通じて前記上部基板の前記第１連結パッドと連結されることを特徴とする請求項７に記載の積層型半導体パッケージ。
【請求項９】
前記上部パッケージは、前記少なくとも一つの上部半導体チップと前記ボンディングワイヤーとを覆うように前記上部基板上に形成される上部封止材をさらに備えることを特徴とする請求項８に記載の積層型半導体パッケージ。
【請求項１０】
前記上部封止材は、前記下部封止材と同じ物質を含むことを特徴とする請求項９に記載の積層型半導体パッケージ。
【請求項１１】
前記上部基板の前記第２連結パッドと前記下部基板の前記第２連結パッドとは、前記ジョイント部材を通じて電気的に連結されることを特徴とする請求項７に記載の積層型半導体パッケージ。
【請求項１２】
前記下部基板は、ＰＣＢ基板として構成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項１３】
前記上部基板は、ＰＣＢ基板として構成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項１４】
前記下部半導体チップは、ロジックチップとして構成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項１５】
前記少なくとも一つの半導体チップは、メモリチップとして構成されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【請求項１６】
前記下部封止材は、前記上部パッケージの前記上部基板と前記下部パッケージの前記下部基板との間の空間に実際的に完全に充填されることを特徴とする請求項１に記載の積層型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関し、具体的には、接合信頼性を向上する積層型半導体パッケージ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ：ＰＯＰ）に関する。
【背景技術】
【０００２】
電子機器の小型化につれて、一つの半導体パッケージ内に複数の半導体チップを積層するか、または個別半導体パッケージを積層して高集積度を具現した。最近、モバイル機器に適用されるパッケージとしては、ロジックパッケージとメモリパッケージとが一つのパッケージに具現されるＰＯＰが提案された。
従来の積層型半導体パッケージは、高集積度を具現して実装面積を縮少させるために２個のパッケージを積層し、ソルダーボールを通じて電気的に連結した。しかし、従来の積層型半導体パッケージは、個別半導体チップを製造した後、ソルダーボールを通じて積層したため、下部半導体パッケージのモールディング厚によってソルダーボールの厚さを調節し、これにより、総パッケージ厚さが増大してパッケージサイズも増大する。
【０００３】
また、下部パッケージ上に上部パッケージを積層する時、高温での上部パッケージまたは下部パッケージの反り現象により、上部パッケージと下部パッケージとの接合部での接着不良が発生し、積層後にソルダーボールのクラックが発生した。したがって、パッケージの収率及び信頼性が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、接合部での接着不良及びクラック発生を防止できる積層型半導体パッケージを提供することである。
【課題を解決するための手段】
【０００５】
上述した技術的課題を達成するため、本発明は、接合信頼性の向上した積層型半導体パッケージを提供する。積層型半導体パッケージは、下部基板と、下部基板の一面上に装着される下部半導体チップとを備える下部パッケージと、下部パッケージ上に装着され、上部基板と上部基板の一面上に装着される少なくとも一つ以上の上部半導体チップとを備える上部パッケージと、下部パッケージと上部パッケージとの間に配列されて、下部パッケージと上部パッケージとを電気的に連結させるためのジョイント部材と、実際的にジョイント部材を取り囲んで下部半導体チップを保護するように、上部パッケージの上部基板と下部パッケージの下部基板との間に配列される下部封止材と、を備える。
【０００６】
ジョイント部材は、ソルダーボールを備え、下部封止材は、エポキシモールディングコンパウンドを含んで形成される。下部半導体チップは、ロジックチップとして構成され、少なくとも一つの半導体チップは、メモリチップとして構成されてもよい。
下部基板は、下部基板の一面上に配列される第１連結パッドと、下部基板の他面上に第２連結パッドと、を備える。下部半導体チップは、第１連結パッドとボンディングワイヤーまたはソルダーボールを通じて電気的に連結される。上部基板は、一面上に配列される第１連結パッドと、一面と対向する他面上に配列される第２連結パッドと、を備える。少なくとも一つの上部半導体チップは、上部基板の第１連結パッドと電気的に連結される。上部基板の第２連結パッドと下部基板の第２連結パッドとは、ジョイント部材を通じて電気的に連結される。
【発明の効果】
【０００７】
本発明の積層型半導体パッケージは、下部パッケージ上にソルダーボールを通じて上部パッケージを積層させた後、モールディング工程を行って半導体チップとソルダーボールとを同時にモールディングさせることによって、上部パッケージまたは下部パッケージの反り現象により上部パッケージと下部パッケージとの接合部で生じるクラック及び接着不良を防止でき、これにより、収率及び信頼性を向上させることができる。また、ソルダーボールを形成した後、モールディング工程を行って下部パッケージを形成することによって、ソルダーボールのサイズが下部パッケージのモールディング厚と関係ないので、パッケージの総厚を縮少させることができ、これにより、全体パッケージのサイズを縮少させて高集積化が可能である。
【発明を実施するための最良の形態】
【０００８】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、明確な説明を強調するために誇張されたものである。図面上で同じ符号で表示された要素は同じ要素を意味する。
【０００９】
図１は、本発明の第１実施形態による積層型半導体パッケージの断面図である。図１では、積層型半導体パッケージ１００は、下部パッケージ１００ａ及び下部パッケージ１００ａ上に積層された上部パッケージ１００ｂを備える。下部パッケージ１００ａは、下部基板１１０と下部基板１１０上に装着された下部半導体チップ１５０とを備える。下部基板１１０の一面上には第１連結パッド１１１及び第２連結パッド１１５が配列され、他面上には第３連結パッド１２０が配列される。下部基板１１０はＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）をとして構成されてもよい。下部半導体チップ１５０は、接着剤１４０を通じて下部基板１１０の一面上に装着される。下部半導体チップ１５０は、ボンディングワイヤー１６０を通じて第１連結パッド１１１と電気的に連結される。下部半導体チップ１５０はロジックチップとして構成されてもよい。
【００１０】
下部基板１１０は、第３連結パッド１２０上に配列される外部連結端子１３０をさらに備えることもできる。外部連結端子１３０は、ソルダーボールから形成される。下部基板１１０は下部基板１１０の内部に配列されて、第１連結パッド１１１及び第２連結パッド１１５と第３連結パッド１２０とを電気的に連結させるための回路配線（図示せず）をさらに備えることができる。
【００１１】
上部パッケージ１００ｂは、上部基板２００及び上部基板２００上に装着された少なくとも一つの上部半導体チップ２４０、２５０を備える。上部基板２００は、その一面に配列された第１連結パッド２１０と他面に配列された第２連結パッド２２０とを備える。一面は他面に対向する。上部基板２００は、上部基板２００の内部に配列されて、第１連結パッド２１０と第２連結パッド２２０とを電気的に連結させるための回路配線（図示せず）をさらに備えることができる。上部基板２００はＰＣＢとして構成されてもよい。
【００１２】
第１上部半導体チップ２４０は、接着剤２３０を通じて上部基板２００の一面上に装着され、第２上部半導体チップ２５０は、接着剤２３５を通じて第１上部半導体チップ２４０上に装着される。第１上部半導体チップ２４０と第２上部半導体チップ２５０とは、ボンディングワイヤー２６０、２６５を通じて上部基板２００の第１連結パッド２１０に電気的に連結される。しかし、通例的に周知のインターコネクション方法は、第１上部半導体チップ２４０と第２上部半導体チップ２５０とを下部基板２００の第１連結パッド２１０に連結するのに使われる。第１上部半導体チップ２４０及び第２上部半導体２５０は、一つまたはそれ以上のメモリチップとして構成されてもよい。上部基板２００上に上部封止材２７０が形成されて、上部半導体チップ２４０、２５０及びワイヤー２６０、２６５を覆う。上部封止材２７０は、エポキシモールディングコンパウンドを含んで形成されてもよい。
【００１３】
積層型半導体パッケージ１００は、下部パッケージ１００ａと上部パッケージ１００ｂとを接合させるためのジョイント部材３１０をさらに備える。ジョイント部材３１０は、下部パッケージ１００ａの第２連結パッド１１５と上部パッケージ１００ｂの第２連結パッド２２０とを電気的に連結させる。ジョイント部材３１０は、ソルダーボールにより形成されてもよい。下部基板１１０と上部基板２００との間の空間に下部封止材３２０が配列されて、ジョイント部材３１０、半導体チップ１５０及びボンディングワイヤー１６０を覆う。下部封止材３２０は、エポキシモールディングコンパウンドを含んで形成される。下部封止材３２０は、下部基板１１０の上面と上部基板２００の下面との間の空間に満たされて、ジョイント部材３１０を支持するだけではなく、半導体チップ１５０及びボンディングワイヤー１６０を保護する。
【００１４】
すなわち、下部封止材３２０は、ジョイント部材３１０を実際的に取り囲んで半導体チップを保護するように、上部パッケージ１００ｂの上部基板２００と下部パッケージ１００ａの下部基板１１０との間に配列される。本実施形態では、下部封止材３２０は、上部パッケージ１００ｂの上部基板２００と下部パッケージ１００ａの下部基板１１０との間の空間に完全に満たされて埋め込まれる。
【００１５】
図２は、本発明の第２実施形態による積層型半導体パッケージの断面図である。図２の積層型半導体パッケージ１００は、図１の積層型パッケージ１００とは下部パッケージ１００ａの構造のみが異なる。下部基板１１０上に半導体チップ１５０が装着されて、半導体チップ１５０がソルダーボール１７０を通じて下部基板１１０の第１連結パッド１１１と電気的に連結される。図１及び図２の積層型半導体パッケージ１００の上部パッケージ１００ｂで、上部半導体チップ２４０、２５０がボンディングワイヤー２６０、２６５の代りに、下部パッケージ１００ａのようにソルダーボールを通じて、上部基板２００の第１連結パッド２１０に電気的に連結されてもよい。
【００１６】
図３Ａないし図３Ｇは、本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。図３Ａでは、下部半導体パッケージ１００ａ（図１）用の下部マザー基板１１０ａが提供される。下部マザー基板１１０ａは、ＰＣＢとして構成されてもよい。下部マザー基板１１０ａは、複数の単位下部基板領域１０１を備える。各下部単位基板領域１０１は、後続の下部マザー基板１１０ａの切断工程後、図１の下部基板１１０になる。各下部単位基板領域１０１の一面上には、第１連結パッド１１１と第２連結パッド１１５とが配列される。第１連結パッド１１１は、後続工程で装着される半導体チップ１５０（図１）との連結のためのものであり、第２連結パッド１１５は、後続工程で積層される上部半導体パッケージ１００ｂ（図１）との連結のためのものである。下部単位基板領域１０１の他面上には第３連結パッド１２０が配列される。
【００１７】
図３Ｂでは、下部マザー基板１１０ａの各下部単位基板領域１０１上に、接着剤１３０を利用して下部半導体チップ１５０が積層している。下部半導体チップ１５０は、ロジックチップとして構成されてもよい。ワイヤーボンディング工程を行って、下部半導体チップ１５０と第１連結パッド１１１とを、ボンディングワイヤー１６０を通じて電気的に連結させる。一方、図２のように、下部半導体チップ１５０を、ソルダーボール１７０を通じて下部マザー基板１００ａの各単位下部基板領域１０１の第１連結パッド１１１とボンディングさせてもよい。
【００１８】
図３Ｃでは、単位下部基板領域１０１の第３連結パッド１２０上に外部連結端子１３０を付着させ、第２連結パッド１１５上にジョイント部材３１０を付着させている。外部連結端子１３０はソルダーボールにより形成されてもよい。ジョイント部材３１０はソルダーボールにより形成されてもよい。
【００１９】
図３Ｄでは、個別の上部パッケージ１００ｂが提供される。上部パッケージ１１０ｂは上部基板２００を備える。上部基板２００の一面上には第１連結パッド２１０が配列され、他面上には第２連結パッド２２０が配列される。上部基板２００の一面上には、接着剤２３０、２３５により上部半導体チップ２４０、２５０が積層される。ワイヤーボンディング工程を通じて、上部半導体チップ２４０、２５０と上部基板２００の第１連結パッド２１０とを、ボンディングワイヤー２６０、２６５を通じて電気的に連結させる。上部基板２００上に上部封止材２７０が形成されて、上部半導体チップ２４０、２５０及びボンディングワイヤー２６０、２６５を保護する。
【００２０】
図３Ｅでは、下部マザー基板１１０ａの各下部単位基板領域１０１上に、上部パッケージ１００ｂがそれぞれ積層する。ジョイント部材３１０上に上部パッケージ１００ｂが装着されて、上部基板２００の第２連結パッド２２０と下部マザー基板１１０ａの各下部単位基板領域１０１の第２連結パッド２１５とが、ジョイント部材３１０を通じて電気的に連結される。
【００２１】
図３Ｆでは、モールディング工程を行って、上部基板２００と下部マザー基板１１０ａとの間の空間、及び上部パッケージ１００ｂ間の空間が満たされるように、下部マザー封止材３２０ａが形成される。下部マザー封止材３２０ａは、ジョイント部材３１０を固定させるだけではなく、下部半導体チップ１５０とボンディングワイヤー１６０とを保護する。下部マザー封止材３２０ａは、後続の切断工程後、図１の積層型半導体パッケージ１００の下部封止材３２０になる。図３Ｇでは、ソーイング工程を行ってブレード３５０またはレーザーなどを利用して、マザー下部基板１１０ａ及び下部マザー封止材３２０ａを切断して図１の積層型半導体パッケージ１００が製造される。
【００２２】
図４Ａないし図４Ｈは、本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。図４Ａでは、図３Ａないし図３Ｃのように、下部マザー基板１１０ａ上に下部パッケージが形成される。下部マザー基板１１０ａはＰＣＢとして構成されてもよい。まず、下部マザー基板１１０ａは、各下部単位基板領域１０１の一面上に接着剤１４０を利用して下部半導体チップ１５０を接着させ、下部半導体チップ１５０と各下部単位基板領域１０１の一面上に配列された第１連結パッド１１１とを、ワイヤーボンディング工程を行ってボンディングワイヤー１６０で連結させる。一方、図２のように、下部半導体チップ１５０を、ソルダーボール１７０を通じて下部マザー基板１００ａの各下部単位基板領域１０１の第１連結パッド１１１とボンディングさせてもよい。各下部単位基板領域１０１の一面上に配列された第２連結パッド１１５上にジョイント部材３１０を付着し、各下部単位基板領域１０１の他面上に配列された第３連結パッド１２０上に外部連結端子１３０を付着する。
【００２３】
図４Ｂでは、上部マザー基板２００ａが提供される。上部マザー基板２００ａは、複数の上部単位基板領域２０１を備える。各上部単位基板領域２０１は、後続の上部マザー基板２００ａの切断工程後に図１の上部基板２００になる。各上部単位基板領域２０１の一面上には第１連結パッド２１０が配列され、他面上には第２連結パッド２２０が配列される。上部マザー基板２００ａはＰＣＢとして構成されてもよい。
【００２４】
図４Ｃでは、上部マザー基板２００ａの各上部単位基板領域２０１上に、接着剤２３０、２３５を利用して上部半導体チップ２４０、２５０をそれぞれ積層する。半導体チップ２４０、２５０は、メモリチップとして構成されてもよい。図４Ｄでは、ワイヤーボンディング工程を行って、上部単位基板領域２０１の第１連結パッド２１０と上部半導体チップ２４０、２５０とを、ボンディングワイヤー２６０、２６５により電気的に連結させる。
【００２５】
図４Ｅでは、上部マザー基板２００ａ上に上部マザー封止材２７０ａを形成して、各上部単位基板領域２１０上に配列された上部半導体チップ２４０、２５０及びボンディングワイヤー２６０、２６５を覆う。上部マザー封止材２７０ａは、後続切断工程後に図１の上部封止材２７０になる。図４Ｆでは、下部マザー基板１１０ａの各下部単位基板領域１０１と上部マザー基板２００ａの各上部単位基板領域２０１とが対応するように、下部マザー基板１１０ａ上に上部マザー基板２００ａを積層する。上部マザー基板２００ａの各上部単位基板領域２０１の第２連結パッド２２０と、下部マザー基板１１０ａの各下部単位基板領域１０１の第２連結パッド２１５とが、ジョイント部材３１０を通じて電気的に連結される。
【００２６】
図４Ｇでは、モールディング工程を行って、上部マザー基板２００ａと下部マザー基板１１０ａと間の空間に下部マザー封止材３２０ａを形成される。下部マザー封止材３２０ａは、ジョイント部材３１０を固定させるだけではなく、下部半導体チップ１５０とワイヤー１６０とを保護する。下部マザー封止材３２０ａは、後続切断工程後に図１の下部封止材３２０になる。図４Ｈでは、ソーイング工程を行ってブレード３５０またはレーザーなどを利用して、マザー下部基板１１０ａ、下部マザー封止材３２０ａ、上部マザー基板２００ａ及び上部マザー封止材２７０ａを切断して、図１の積層型半導体パッケージ１００が製造される。
【００２７】
図５Ａないし図５Ｃは、本発明の第３実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。図５Ａでは、図３Ａないし図３Ｃのように下部マザー基板１１０ａ上に下部パッケージが形成される。下部マザー基板１１０ａはＰＣＢとして構成されてもよい。まず、下部マザー基板１１０ａは、各下部単位基板領域１０１の一面上に接着剤１４０を利用して下部半導体チップ１５０を装着し、下部半導体チップ１５０と各下部単位基板領域１０１の一面上に配列された第１連結パッド１１１とを、ワイヤーボンディング工程を行ってボンディングワイヤー１６０で連結させる。一方、図２のように下部半導体チップ１５０を、ソルダーボール１７０を通じて、下部マザー基板１００ａの各下部単位基板領域１０１の第１連結パッド１１１とボンディングさせてもよい。各下部単位基板領域１０１の一面上に配列された第２連結パッド１１５上にジョイント部材３１０を付着し、各下部単位基板領域１０１の他面上に配列された第３連結パッド１２０上に外部連結端子１３０を付着させる。
【００２８】
次いで、図４Ｂないし図４Ｄのように、上部マザー基板２００ａの各上部単位基板領域２０１上に、接着剤２３０、２３５を利用して上部半導体チップ２４０、２５０をそれぞれ積層し、ワイヤーボンディング工程を行って、上部単位基板領域２０１の第１連結パッド２１０と上部半導体チップ２４０、２５０とを、ボンディングワイヤー２６０、２６５により電気的に連結させる。
【００２９】
下部マザー基板１１０ａの各下部単位基板領域１０１と上部マザー基板２００ａの各上部単位基板領域２０１とが対応するように、下部マザー基板１１０ａ上に上部マザー基板２００ａを積層する。上部マザー基板２００ａの各上部単位基板領域２０１の第２連結パッド２２０と、下部マザー基板１１０ａの各下部単位基板領域１０１の第２連結パッド１１５とが、ジョイント部材３１０を通じて電気的に連結される。
【００３０】
図５Ｂでは、一回のモールディング工程を行って、上部マザー基板２００ａと下部マザー基板１１０ａとの間の空間に下部マザー封止材３２０ａが形成され、上部マザー基板２００ａ上に上部マザー封止材２７０ａが形成される。下部マザー封止材３２０ａは、ジョイント部材３１０を固定させるだけではなく、下部半導体チップ１５０とボンディングワイヤー１６０とを保護する。上部マザー封止材２７０ａは、上部半導体チップ２４０、２５０とワイヤー２６０、２６５とを保護する。下部マザー封止材３２０ａは、後続切断工程後に図１の下部封止材３２０になり、上部マザー封止材２７０ａは、後続切断工程後に図１の上部封止材２７０になる。
【００３１】
図５Ｃでは、ソーイング工程を行ってブレード３５０またはレーザーなどを利用して、下部マザー基板１１０ａ、下部マザー封止材３２０ａ、上部マザー基板２００ａ及び上部マザー封止材２７０ａを切断して、図１の積層型半導体パッケージ１００を製造する。
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は上述した複数の実施形態に限定されず、本発明の技術的思想の範囲内で当業者によりいろいろな変形が可能である。
【産業上の利用可能性】
【００３２】
本発明は、電子機器関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態による積層型半導体パッケージの断面図である。
【図２】本発明の第２実施形態による積層型半導体パッケージの断面図である。
【図３Ａ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｂ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｃ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｄ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｅ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｆ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図３Ｇ】本発明の第１実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ａ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｂ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｃ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｄ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｅ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｆ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｇ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図４Ｈ】本発明の第２実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図５Ａ】本発明の第３実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図５Ｂ】本発明の第３実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【図５Ｃ】本発明の第３実施形態による積層型半導体パッケージの製造方法を説明するための断面図である。
【符号の説明】
【００３４】
１００：積層型半導体パッケージ、１００ａ：下部パッケージ、１００ｂ：上部パッケージ、１１０：下部基板、１１１、２１０：第１連結パッド、１１５、２２０：第２連結パッド、１２０：第３連結パッド、１３０：外部連結端子、１４０、２３０、２３５：接着剤１５０：下部半導体チップ、１６０、２６０、２６５：ボンディングワイヤー、２００：上部基板、２４０、２５０：上部半導体チップ、２７０：上部封止材、３１０：ジョイント部材、３２０：下部封止材
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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