(57)【要約】【課題】書き込み時間短縮を図った不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイへの書き込みデータを保持するためのデータレジスタ回路と、書き込みアドレス信号をデコードして前記データレジスタ回路への書き込みデータロードを制御するための、前記データレジスタ回路の複数アドレス対応レジスタに同じ書き込みデータをロードする多重選択モードが設定可能に構成されたアドレスデコード回路とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイへの書き込みデータを保持するためのデータレジスタ回路と、
書き込みアドレス信号をデコードして前記データレジスタ回路への書き込みデータロードを制御するための、前記データレジスタ回路の複数アドレス対応レジスタに同じ書き込みデータをロードする多重選択モードが設定可能に構成されたアドレスデコード回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記アドレスデコード回路の多重選択モードは、コマンドに従って設定及び解除がなされる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、同時書き込み可能な範囲が２のべき乗のアドレスで表される第１の領域と、付加的な第２の領域とからなり、
前記アドレスデコード回路の多重選択モードは、前記第１の領域対応の書き込みデータロードに関して設定される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記アドレスデコード回路は、前記メモリセルアレイの同時書き込み範囲である１ページ内のカラム選択を行うカラムアドレスデコード回路であり、前記カラムアドレスデコード回路は、
カラムアドレス信号を複数のワンホット信号にデコードするプリデコーダと、
このプリデコーダのデコード信号を更にデコードするメインデコーダとを有し、
前記プリデコーダ内に、多重選択信号に基づいて前記多重選択モードを選択的に設定するためのゲート回路が付加されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記アドレスデコード回路のデコード出力によりデータセットされて、前記データレジスタ回路の各レジスタのデータ取り込みを活性にするためのシフトレジスタを更に備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に書き込みモードの改良に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとしてＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリでは、データの書き込みおよび読み出しがページ単位で実行される。１ページは、たとえば４ｋＢｙｔｅのメインカラム領域と６４Ｂｙｔｅの冗長カラム領域とから構成されて、合計４１６０Ｂｙｔｅで構成される。ユーザデータは、通常１Ｂｙｔｅ単位でデータ入出力される。
【０００３】
フラッシュメモリの出荷前検査において、ユーザデータとして予め決められたデータが正しく書き込まれるかどうかを試験することが行われる（例えば、特許文献１参照）。テスト用書き込みデータをＩＯピンを介して外部から与えるのに、前述のように通常の書き込み時と同様に１Ｂｙｔｅ単位で行うとすると、書き込みサイクルを３０ｎｓとして、１ページのテストデータ（＝４１６０Ｂｙｔｅ）をロードするのに、１２４．８μｓの時間を要する。
【０００４】
従って書き込みテストのデータ入力に時間がかかり、特に今後のページ長増大に対してテスト時間増加の懸念が大きい。
【特許文献１】特開２００７−２５０１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、書き込み時間短縮を図った不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイへの書き込みデータを保持するためのデータレジスタ回路と、
書き込みアドレス信号をデコードして前記データレジスタ回路への書き込みデータロードを制御するための、前記データレジスタ回路の複数アドレス対応レジスタに同じ書き込みデータをロードする多重選択モードが設定可能に構成されたアドレスデコード回路と、
を備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によると、書き込み時間短縮を図った不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリコア部のセルアレイ構成を示している。メモリセルアレイ１は、図２に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル(図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット(ＮＡＮＤストリング)ＮＵを配列して構成される。
【００１０】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ０を介してビット線ＢＬｉに、他端は選択ゲートトランジスタＳ１を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ０，Ｓ１のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１１】
ワード線方向に配列されるＮＡＮＤセルユニットＮＵの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。ビット線ＢＬｉの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路３が配置される。センスアンプ回路３は、データレジスタ回路を含み、更にカラム選択を行うカラムアドレスデコード回路３ａが付属する。ワード線の一端側にはワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。
【００１２】
コマンド、アドレス及びデータは、入力バッファ１１を介して入力され、チップイネーブル信号ＣＥｎｘ、書き込みイネーブル信号ＷＥｎｘ、読み出しイネーブル信号ＲＥｎｘ等の外部制御信号は、入力バッファ１０を介して入力される。コマンドは、コマンドデコーダ１２でデコードされて、内部制御回路であるステートマシン７に送られる。
【００１３】
アドレスは、アドレスバッファ１３を介し、ステートマシン７の制御により所定のタイミングにおいてコントロールレジスタ６ａ，６ｂの出力信号と共にロウデコーダ２やカラムデコーダ３ａに転送される。ここで、アドレスはロウアドレスＲＯＷＡＤＤとカラムアドレスＣＯＬＡＤＤに分離され、所定の箇所に入力されるように構成される。カラムアドレス線はカラムアドレスカウンタから生成される場合を含む。
【００１４】
レジスタ回路８は、セルアレイ１のＲＯＭフューズ領域からパワーオンリセット動作で読み出される電圧調整データ等を保持する。書き込みデータは、データバッファ１４を介して、センスアンプ回路３にロードされ、センスアンプ回路３の読み出しデータはデータバッファ１５を介して、外部に出力される。
【００１５】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路４が設けられている。高電圧発生回路４は、ステートマシン７からコントロールレジスタ５を介して与えられる指令に基づいて所定の高電圧を発生する。
【００１６】
本実施の形態においては、書き込みテスト時に、データロードを高速に行う動作モードであることを指示するコマンドデコード信号である多重選択信号ＭＵＬＴＩＳＥＬの論理Ｈレベルがセンスアンプ回路３に入力されるようになっている。ユーザデータの書き込み時その他の通常動作時はＭＵＬＴＩＳＥＬが論理Ｌレベルとなる。
【００１７】
図３は本実施の形態にかかわるカラムアドレスデコードの論理である。
【００１８】
アドレスバッファ１３は、図示しないが、ライトイネーブル信号ＷＥｎｘもしくはフラッシュメモリ内部発生のクロック信号ＯＳＣＣＬＫに同期してカウント動作を行うカウンタを有し、その出力はたとえば、同時書き込みの範囲である１ページ＝４１６０Ｂｙｔｅにアクセスするために１３ビットのカラムアドレス信号ＣＯＬＡＤＤ［１２：０］を構成する。
【００１９】
このカラムアドレス信号は、カラムアドレスデコード回路３ａのプリデコーダ３ａ１により、ＣＡ[７：０],ＣＢ[７：０],ＣＣ[７：０]及びＣＤ[８：０]のワンホット信号にデコードされる。プリデコーダ３ａ１は、前述の多重選択信号ＭＵＬＴＩＳＥＬに基づいて、複数アドレス位置に同じ書き込みデータをロードするための多重選択モードを選択的に設定するためのゲート回路３０を備えている。
【００２０】
このプリデコード信号に基づいて、図４に示すように、メインデコーダ３ａ２により、センスアンプ回路３内のデータレジスタ（キャッシュ）３ｂのデータ取り込み許可信号ＣＳＬ０−ＣＳＬ４１５９が生成される。即ち、カラムアドレス信号ＣＯＬＡＤＤ［１２：０］が指示するアドレス、ここではプリデコード信号ＣＡ，ＣＢ，ＣＣ，ＣＤおよび取り込みタイミングを決定する信号ＣＳＬＥＮのすべてが成立している箇所のみ、許可信号が“Ｈ”となり、データ線ＹＩＯの書き込みデータをラッチに取り込むことができる。
【００２１】
図５は、カラムアドレスデコーダ（３ａ１，３ａ２）とデータレジスタ回路３ｂの間に、データ取り込み用のシフトレジスタ３ｃを配置した例である。プリデコード信号ＣＡ，ＣＢ，ＣＣ，ＣＤ及びタイミング信号ＰＳＥＴのすべてが成立したレジスタを非同期セットし、ライトイネーブルＷＥｎから生成されるクロック信号ＣＬＫによりシフトレジスタ３ｃを順次活性化して、データ線ＹＩＯのデータを順次ラッチする。
【００２２】
ここで、ユーザが通常の書き込みデータをロードする際は、コマンドにより多重選択モードは解除、即ち多重選択信号ＭＵＬＴＩＳＥＬが論理Ｌレベルとなるように構成されている。その選択論理は図６に示すようなプリデコード信号となる。この場合は、カラムアドレス信号ＣＯＬＡＤＤ［１２：０］で指示された番地のみを選択し、ページ内では１Ｂｙｔｅのみが選択される。
【００２３】
一方、テストモードでテスト用の書き込みデータを高速にロードする場合は、多重選択モードが設定される（ＭＵＬＴＩＳＥＬが論理Ｈレベル）。この場合は図７に示す選択論理となるようにプリデコーダ３ａ１が構成されている。即ち、図３に示したように、ＭＵＬＴＩＳＥＬが論理Ｈレベルのとき、ゲート回路３０が活性になり、ＣＤ［０］とＣＤ［４］が同時に選択され、同様に、ＣＤ［１］とＣＤ［５］が、ＣＤ［２］とＣＤ［６］が、ＣＤ［３］とＣＤ［７］が同時に選択される。
【００２４】
この実施の形態の場合、テスト時に同時選択されるカラム数は２である。即ち図３に示すように、０番地選択時に同時に２０４８番地が同時に選択される。プリデコード回路３ａ１の構成方法次第では同時に選択されるカラム数を４，８等、他の適当な２のべき乗数に設定することができる。
【００２５】
ＮＡＮＤ型フラッシュメモリにおいては、その使用用途から、ページ長は２のべき乗で表現されるメインカラム領域（領域１）と所定バイトの冗長カラム領域（領域２）とからなる。例えば、領域１が４０９６Ｂｙｔｅで、領域２が６４Ｂｙｔｅで計４１６０Ｂｙｔｅからなる。冗長カラム領域２はそのアドレス信号の構成やカラムの物理構成が異なる場合があり、また回路の簡素化の目的でカラムプリデコード信号ＣＡ，ＣＢ，ＣＣ，ＣＤのすべてを使用しない場合もある。
【００２６】
本実施の形態では、ＣＤ［８］＝１で領域２を選択することを指示する。領域２の６４ｂｙｔｅは、ＣＤ［８］信号と、ＣＡ［７：０］，ＣＢ［７：０］信号のみでその番地を表現できるため、カラムメインデコーダ３ａ２の入力においては、ＣＣ信号を入力する必要がない。よってその信号入力を省略できる場合がある。そしてその場合は同時選択数や選択方法によっては予期せぬ複数回データロードを行ってしまう場合がある。
【００２７】
以上のようにこの実施の形態では、１ページを論理的に２のべき乗で表現できる領域１と冗長領域２とに分け、データロードを高速に行う動作モードの場合に、領域１のデータロード手法と領域２のそれを異なるものとすることが特徴である。
【００２８】
より具体的に説明する。同時選択カラム数を２とした場合でカラム長が４１６０バイトの場合、図６に示すように、領域１を０番地（００００ｈ）から４０９５番地（０ＦＦＦｈ）、領域２を４０９６番地（１０００ｈ）から４１５９番地（１０３Ｆｈ）と論理的に分ける。さらに領域１は０番地から２０４７番地（０７ＦＦｈ）の多重選択領域１−１と、２０４８番地から４０９５番地（０ＦＦＦｈ）の多重選択領域１−２に分けて、これらの二つの多重選択領域1−１と１−２との間で同時にデータロードを行うようにする。
【００２９】
これによりこの実施の形態では、２０４８回データロードすると、０番地から４０９６番地までデータロードがすべて終了したことになる。この後、ステートマシン７の指示によりカラムアドレスを４０９６番地に設定し、領域２について多重選択のない状態で４１５９番地までをロードする。もちろん、領域１とは異なる多重選択方法によって、この領域２のデータロードを高速化することも可能である。
【００３０】
図８は、実施の形態での多重選択モードの説明図である。多重選択のない通常のデータロードの場合（ａ）との比較で、実施の形態の２重選択モード（ｂ）と４重選択モード（ｃ）を示している。２重選択モード（ｂ）では１回目のデータロードで０番地と２０４８番地のデータが同時に、２回目のデータロードで１番地と２０４９番地のデータが同時に、以下同様にして、２０４９番目のデータロードで４０９６番地のデータロードが同時に行われる。
【００３１】
４重選択モード（ｃ）では、メインカラム領域１を４つの多重選択領域１−１〜１−４に分けられ、これらから同時に４番地のデータがロードされる。この多重選択の数は、データバスのドライブ能力やデータ入力サイクルなどから最適値を与える必要がある。
【００３２】
本実施の形態により、２重選択の場合、従来１２４．８μｓかかっていたテストデータロードにかかる時間を、領域１においては６２．４μｓで完了することができ、従来のほぼ半分の時間にてデータロードが可能である。特に小単位のデータパターンをロードする必要があるテスト工程では有効である。これにより、ＮＡＮＤ型フラッシュメモリのテスト時間短縮をはかることができ、製造にかかるコスト削減を可能とする。
【００３３】
この発明は上記実施の形態に限定されるものではない。例えばＮＡＮＤ型フラッシュメモリに限らず、ＮＯＲ型フラッシュメモリにも適用できるし、さらに抵抗値を不揮発に記憶する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）等、他の不揮発性半導体メモリ装置に同様に適用可能である。その他この発明は、発明の要旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３４】
【図１】実施の形態のＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリコア部の構成を示す図である。
【図３】同フラッシュメモリのカラムアドレスプリデコーダの構成を示す図である。
【図４】同フラッシュメモリのカラムアドレスデコーダとデータキャッシュ部の構成を示す図である。
【図５】カラムアドレスデコーダとデータキャッシュの間にシフトレジスタを配置した例を示す図である。
【図６】多重選択のない場合のプリデコード論理を示すテーブルである。
【図７】２重選択を行う場合のプリデコード論理を示すテーブルである。
【図８】多重選択モードを、多重選択なしの場合と比較して示す図である。
【符号の説明】
【００３５】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ兼データキャッシュ回路、３ａ…カラムアドレスデコード回路、３ａ１…プリデコーダ、３ａ２…メインデコーダ、３ｂ…データキャッシュ、３ｃ…シフトレジスタ、４…高電圧発生回路、５，６ａ，６ｂ…コントロールレジスタ、７…ステートマシン、８…レジスタ、９…電源投入検知回路、１０，１１…入力バッファ、１２…コマンドデコーダ、１３…アドレスバッフア、１４…データバッファ、１５…出力バッファ、３０…多重選択用ゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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