(57)【要約】【課題】コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤ、及びＰＬＤの制御方法を提供する。【解決手段】第１の記憶回路と、複数の第２の記憶回路と、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続するバンク選択部とを備えたことにより、制御信号（Ｂａｎｋ信号）によりコンフィグレーションＳＲＡＭ部を５０％で分割して使用することが可能なため、コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤ、及びＰＬＤの制御方法の提供を実現することができる。【選択図】図１
2009089134.tif 000002
【特許請求の範囲】
【請求項１】
コンフィグレーションプログラムを格納する第１の記憶回路と、前記コンフィグレーションプログラムを展開する第２の記憶回路と、前記第１の記憶回路と外部回路とを接続するインタフェース部とを有するＰＬＤにおいて、
前記第２の記憶回路を複数有し、
前記外部回路からの制御信号により前記第２の記憶回路の少なくとも１つを選択して前記第１の記憶回路に接続するバンク選択部とを備えたことを特徴とするＰＬＤ。
【請求項２】
前記第１の記憶回路は、前記コンフィグレーションプログラムを格納するフラッシュメモリを有することを特徴とする請求項１記載のＰＬＤ。
【請求項３】
前記第１の記憶回路は、記録容量を複数の記憶エリアに分割し、各記憶エリアにそれぞれコンフィグレーションプログラムを格納したことを特徴とする請求項１記載のＰＬＤ。
【請求項４】
コンフィグレーションプログラムを第１の記憶回路に格納し、第２の記憶回路で前記コンフィグレーションプログラムを展開し、インタフェース部で前記第２の記憶回路と外部回路とを接続するＰＬＤの制御方法において、
前記第２の記憶回路を複数有し、前記外部回路からの制御信号により前記第２の記憶回路の少なくとも１つを選択して前記第１の記憶回路に接続して前記コンフィグレーションプログラムを展開することを特徴とするＰＬＤの制御方法。
【請求項５】
前記第２の記憶回路に異なる回路データを格納しておき、運用中に切り替えることを特徴とする請求項５記載のＰＬＤの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＤ、及びＰＬＤの制御方法に関する。
【背景技術】
【０００２】
近年、半導体製造技術の向上により種々のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｌａｔｉｏｎ：大規模集積回路）が開発されてきた。ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）もＬＳＩの一種である。
ＰＬＤとはＬＳＩのうち、完成した製品の論理構造を定義することのできるＬＳＩの総称であり、プログラム可能な論理回路ＩＣである。
【０００３】
ＰＬＤには大別してＳＰＬＤ（Ｓｉｍｐｌｅ  ＰＬＤ）とＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）がある。これらのデバイスはユーザが任意の論理回路を構成することができ、通常ＶＨＤＬ／ＶｅｒｉｌｏｇなどのＨＤ言語あるいは回路図での回路設計を行っていた。
【０００４】
ここで、図３を用いて、本発明に関連するＰＬＤの構成と動作について説明する。
図３は、本発明に関連するＰＬＤの構成を示すブロック図である。
ＰＬＤ５０は、コンフィグレーションプログラムを格納するＦＲＯＭ部５１と、コンフィグレーションプログラムを展開するコンフィグレーションＳＲＡＭ部５２と、コンフィグレーションＳＲＡＭ部５２に展開された回路と接続されるＩ／Ｏインタフェース５３とで構成される。フラッシュメモリを有するＦＲＯＭ部５１は分割されることなく、コンフィグレーションＳＲＡＭ部５２に展開されるコンフィグレーションプログラムのみを格納する。
【０００５】
ＰＬＤ５０は電源が供給されるとＦＲＯＭ部５１からコンフィグレーションプログラムのダウンロードを行い、コンフィグレーションＳＲＡＭ部５２のコンフィグレーションを完了し、動作開始する。
本発明に関連する技術としては特許文献１が挙げられる。
特許文献１にはＰＬＤのコンフィグレーションＲＡＭエリアを分割し、分割したＲＡＭエリアを制御信号により結合または分離選択して使用する点が開示されている。
【特許文献１】特開昭６０−２２９４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図３に示したＰＬＤにおいては、外部からＰＬＤ５０内部のコンフィグレーションＳＲＡＭエリアを制御するような機能は持ち合わせていなかった。このため、コンフィグレーションプログラムの容量が小さいときにはコンフィグレーションＳＲＡＭ部５２に空きが存在し、有効利用することができなかった。
【０００７】
一方、ＰＬＤを採用するうえでのポイントとしては、ユーザーピン数、プログラム容量、実装面積、価格などが挙げられる。これらの要素は使用するアプリケーションに大きく左右され、どの要素も効率よく使用することは意外に難しかった。例えば、ユーザーピン数を優先させた結果、プログラム容量が大きくなり実装面積も増えてしまった。また価格を優先させた結果、ユーザーピン数が足らなくなってしまったなどという事態が生じて、いずれかの要素をトレードオフして採用せざるを得なかった。特にプログラム容量については、全てを使い切ることは少なく、かなり余裕のある（空きのある）条件化での使用が多かった。
また、特許文献１に記載の発明は、ＦＰＬＡで機能を実現するためのロジック回路自体をブロック毎に分割して効率化しており、単一で有するプログラムエリアを利用しているため、記憶回路の記憶エリアの有効利用が十分ではなかった。
【０００８】
そこで、本発明の目的は、コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤ、及びＰＬＤの制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１のＰＬＤは、コンフィグレーションプログラムを格納する第１の記憶回路と、前記コンフィグレーションプログラムを展開する第２の記憶回路と、前記第１の記憶回路と外部回路とを接続するインタフェース部とを有するＰＬＤにおいて、前記第２の記憶回路を複数有し、前記外部回路からの制御信号により前記第２の記憶回路の少なくとも１つを選択して前記第１の記憶回路に接続するバンク選択部とを備えたことを特徴とする。
【００１０】
本発明の第１のＰＬＤの制御方法は、コンフィグレーションプログラムを第１の記憶回路に格納し、第２の記憶回路で前記コンフィグレーションプログラムを展開し、インタフェース部で前記第２の記憶回路と外部回路とを接続するＰＬＤの制御方法において、前記第２の記憶回路を複数有し、前記外部回路からの制御信号により前記第２の記憶回路の少なくとも１つを選択して前記第１の記憶回路に接続して前記コンフィグレーションプログラムを展開することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１の記憶回路と、複数の第２の記憶回路と、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続するバンク選択部とを備えたことにより、制御信号（Ｂａｎｋ信号）によりコンフィグレーションＳＲＡＭを５０％で分割して使用することが可能なため、コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤ、及びＰＬＤの制御方法の提供を実現することができる。
【発明を実施するための最良の形態】
【００１２】
本発明に係るＰＬＤの一実施の形態は、コンフィグレーションプログラムを格納する第１の記憶回路と、コンフィグレーションプログラムを展開する第２の記憶回路と、第１の記憶回路と外部回路とを接続するインタフェース部とを有するＰＬＤにおいて、第２の記憶回路を複数有し、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続するバンク選択部とを備えたことを特徴とする。
【００１３】
上記構成によれば、コンフィグレーションプログラムを格納する第１の記憶回路と、コンフィグレーションプログラムを展開する第２の記憶回路と、第１の記憶回路と外部回路とを接続するインタフェース部とを有するＰＬＤにおいて、第２の記憶回路を複数有し、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続するバンク選択部とを備えた。このことにより、制御信号（Ｂａｎｋ信号）によりコンフィグレーションＳＲＡＭを５０％で分割して使用することが可能なため、コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤの提供を実現することができる。また、制御信号（Ｓｅｌｅｃｔ信号）によりコンフィグレーションＳＲＡＭエリアの選択が可能なため、１つのＰＬＤで冗長構成を実現することができる。
【００１４】
本発明に係るＰＬＤの他の実施の形態は、上記構成に加え、第１の記憶回路は、コンフィグレーションプログラムを格納するフラッシュメモリを有することを特徴とする。
【００１５】
上記構成によれば、第１の記憶回路は、コンフィグレーションプログラムを格納するフラッシュメモリを有することにより、データの処理が高速化され、装置の小型軽量化を図ることができる。
【００１６】
本発明に係るＰＬＤの他の実施の形態は、上記構成に加え、第１の記憶回路は、容量を複数の記憶エリアに分割し、各記憶エリアにそれぞれコンフィグレーションプログラムを格納したことを特徴とする。
【００１７】
上記構成によれば、第１の記憶回路は、容量を複数の記憶エリアに分割し、各記憶エリアにそれぞれコンフィグレーションプログラムを格納したことにより、アプリケーションに応じた記憶容量の有効利用をすることができる。
【００１８】
本発明に係るＰＬＤの制御方法の一実施の形態は、コンフィグレーションプログラムを第１の記憶回路に格納し、第２の記憶回路でコンフィグレーションプログラムを展開し、インタフェース部で第２の記憶回路と外部回路とを接続するＰＬＤの制御方法において、第２の記憶回路を複数有し、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続してコンフィグレーションプログラムを展開することを特徴とする。
【００１９】
上記構成によれば、コンフィグレーションプログラムを第１の記憶回路に格納し、第２の記憶回路でコンフィグレーションプログラムを展開し、インタフェース部で第２の記憶回路と外部回路とを接続するＰＬＤの制御方法において、第２の記憶回路を複数有し、外部回路からの制御信号により第２の記憶回路の少なくとも１つを選択して第１の記憶回路に接続してコンフィグレーションプログラムを展開することにより、制御信号（Ｂａｎｋ信号）によりコンフィグレーションＳＲＡＭを５０％で分割して使用することが可能なため、コンフィグレーションプログラムを格納する記憶回路の記憶エリアを有効に使用できるＰＬＤの提供を実現することができる。また、制御信号（Ｓｅｌｅｃｔ信号）によりコンフィグレーションＳＲＡＭエリアの選択が可能なため、１つのＰＬＤで冗長構成を実現することができる。
【００２０】
本発明に係るＰＬＤの制御方法の他の実施の形態は、上記構成に加え、第２の記憶回路に異なる回路データを格納しておき、運用中に切り替えることを特徴とする。
【００２１】
上記構成によれば、第２の記憶回路に異なる回路データを格納しておき、運用中に切り替えることにより、記憶回路の記憶エリアを有効に使用することができる。
【００２２】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００２３】
次に本発明の実施例について図面を参照して説明する。
本発明は、ＰＬＤ内部コンフィグレーションエリアを有効に使用する方法であって、コンフィグレーションプログラムをデバイス内部のＳＲＡＭエリアに展開する方式のＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）を使用して、アプリケーションに応じてコンフィグレーションＳＲＡＭサイズをフレキシブルに変更可能とし、なるべくコンフィグレーションエリアの空きをつくらずに有効に利用する方法を提供することを特徴とする。
【００２４】
図１は、本発明に係るＰＬＤの一実施例の構成を示すブロック図である。
〔実施例１の構成〕
図１において、ＰＬＤ１はコンフィグレーションＳＲＡＭ部３またはコンフィグレーションＳＲＡＭ部４による運用が可能であり、Ｓｅｌｅｃｔ信号７の論理によって、どちらのコンフィグレーションＳＲＡＭを使用するかを選択できる。また、ＰＬＤ１はコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４とを同時にも使用でき、Ｂａｎｋ信号６の論理によって、別々に使用するか否かを選択できる。
【００２５】
ＰＬＤ１は、アプリケーションに応じて、コンフィグレーションＳＲＡＭ部３で運用回路を実現して、コンフィグレーションＳＲＡＭ部４で予備回路を実現する冗長構成を用いてもよい。コンフィグレーションＳＲＡＭ部３のみでは容量が足らない場合にはコンフィグレーションＳＲＡＭ部４も使用して運用回路を実現することもできる。また、別の使い方としてコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４とにそれぞれ異なる回路データを格納して、運用中に切り替えることも可能である。
【００２６】
ＰＬＤ内部のコンフィグレーションＳＲＡＭ部のエリアを分割して持ち、外部からの制御信号を使ってコンフィグレーションＳＲＡＭ部の容量を可変できるため、コンフィグレーションＳＲＡＭ部のエリアに無駄な空きをなくして、他に利用することが可能となった。
【００２７】
図１を参照すると、本実施例は、コンフィグレーションプログラムを格納するＦＲＯＭ部２と、コンフィグレーションプログラムを展開するコンフィグレーションＳＲＡＭ部３およびコンフィグレーションＳＲＡＭ部４と、コンフィグレーションＳＲＡＭ部のエリアの容量を選択するバンク選択部５と、バンク選択部５に入力されるＢａｎｋ信号６およびＳｅｌｅｃｔ信号７と、コンフィグレーションＳＲＡＭ部に展開された回路と接続されるＩ／Ｏインタフェース８とを有するＰＬＤ１で構成される。
【００２８】
コンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４との容量は同じであって、バンク選択部５からの制御によりＩ／Ｏインタフェースに接続されるか否かが決定される。
【００２９】
ＦＲＯＭ部２にはコンフィグレーションＳＲＡＭ部３およびコンフィグレーションＳＲＡＭ部４に展開されるコンフィグレーションプログラムがそれぞれ格納される。ＦＲＯＭ部２へのコンフィグレーションプログラムの書き込みはテスト用インタフェース（例えば、ＪＴＡＧ）により行われる。
ＦＲＯＭ部２の構成としては、コンフィグレーションＳＲＡＭ部ごとにＦＲＯＭ（フラッシュメモリ）をもつ場合と、１つのＦＲＯＭ部の容量を半分にして、２つのコンフィグレーションプログラムをもつ場合の２通りがある。ＰＬＤ１に電源が入ると、コンフィグレーションＳＲＡＭ３とコンフィグレーションＳＲＡＭ部４のコンフィグレーションが行われる。
【００３０】
〔実施例１の動作〕
図１を用いて、本実施例の動作について説明する。
ＰＬＤ１は電源が供給されると、ＦＲＯＭ部２からコンフィグレーションプログラムのダウンロードを行い、コンフィグレーションＳＲＡＭ部３及びコンフィグレーションＳＲＡＭ部４のコンフィグレーションを完了する。このときすでに、バンク選択部５の制御によりコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４とを別々に使用するか、同時に使用するかが決まっている。
【００３１】
例えば、電源供給時にＢａｎｋ信号６が「０」論理レベルであればコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４とは別々に使用することとなり、Ｂａｎｋ信号６が「１」論理レベルであればコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ４とをあわせて使用することができる。
つまり、Ｂａｎｋ信号が「１」論理レベルのときにはコンフィグレーションＳＲＡＭ部のエリアの容量が２倍となり、２倍の容量のコンフィグレーションプログラムの使用が可能となる。
【００３２】
表１を用いて、Ｂａｎｋ信号６とＳｅｌｅｃｔ信号７の制御について詳細に説明する。
【００３３】
【表１】
2009089134.tif 000003
【００３４】
表１は、本発明に係るＰＬＤの実施例における外部制御信号の制御内容を示す表である。
Ｂａｎｋ信号６はＰＬＤ１の電源が安定供給されたときに確定する信号で、論理が「０」のときはコンフィグレーションＳＲＡＭ部３とコンフィグレーションＳＲＡＭ部４とを別々に使用することになる。ＰＬＤ１のＩ／Ｏインタフェース８にはＳｅｌｅｃｔ信号７で指定されたコンフィグレーションＳＲＡＭ部側の回路が接続することになる。これとは逆に論理が「１」のときにはコンフィグレーションＳＲＡＭ３とコンフィグレーションＳＲＡＭ部４とを同時に使用することになる。このため、無条件で両方のコンフィグレーションＳＲＡＭ部の回路がＩ／Ｏインタフェース８に接続することになる。
【００３５】
Ｓｅｌｅｃｔ信号７はＢａｎｋ信号６が「０」論理レベルのときにどちらのコンフィグレーションＳＲＡＭ部のエリアを使用するか、を選択する信号である。Ｓｅｌｅｃｔ信号７の論理が「０」であれば、デフォルトでコンフィグレーションＳＲＡＭ部３の回路を使用することになる。例えば、運用をコンフィグレーションＳＲＡＭ部３で行う。問題があったときに予備回路であるコンフィグレーションＳＲＡＭ４部に切り替えたいときには、Ｓｅｌｅｃｔ信号７を「１」論理レベルにすればよい。
【００３６】
また、あるアプリケーションにおいて２種類の回路を切り替えて使用したい場合には、コンフィグレーションＳＲＡＭ部３にコンフィグレーションプログラムＡのダウンロードを行う。コンフィグレーションＳＲＡＭ部４にはコンフィグレーションプログラムＢのダウンロードを行う。Ｓｅｌｅｃｔ信号７が「０」論理レベルのときにコンフィグレーションＳＲＡＭ部３の回路で運用して、Ｓｅｌｅｃｔ信号７が「１」論理レベルのときにはコンフィグレーションＳＲＡＭ部４の回路で運用するという異なる回路での動作が可能となる。
【００３７】
つまり、ＰＬＤ１のもつコンフィグレーションＳＲＡＭ部のエリア全容量を５０パーセントという分解能で外部から制御できるようになる。
【実施例２】
【００３８】
図２を用いて、本発明に係るＰＬＤの他の実施例の構成について説明する。
図２は、本発明に係るＰＬＤの他の実施例の構成を示すブロック図である。
〔実施例２の構成〕
本発明に係るＰＬＤ１１は、ＦＲＯＭ部１２と、コンフィグレーションＳＲＡＭ部１３〜コンフィグレーションＳＲＡＭ部１６と、バンク選択部１７と、Ｉ／Ｏインタフェース２１とで構成される。
【００３９】
ＦＲＯＭ部１２はコンフィグレーションプログラムを格納する。コンフィグレーションＳＲＡＭ部１３〜コンフィグレーションＳＲＡＭ部１６はコンフィグレーションプログラムを展開する。バンク選択部１７はコンフィグレーションＳＲＡＭ部のエリアの容量を選択する。バンク選択部１７にはＢａｎｋ信号１８、Ｓｅｌｅｃｔ１信号１９、及びＳｅｌｅｃｔ０信号２０が入力される。Ｉ／Ｏインタフェース２１はコンフィグレーションＳＲＡＭ部１３〜１６の内のＦＲＯＭ部１２に接続されたコンフィグレーションＳＲＡＭ部と接続される。
【００４０】
コンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６の容量は同じであり、バンク選択部１７からの制御によりＩ／Ｏインタフェース２１に接続されるか否かが決定される。
【００４１】
ＦＲＯＭ部１２にはコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６に展開されるコンフィグレーションプログラムがそれぞれ格納される。ＦＲＯＭ部１２へのコンフィグレーションプログラムの書き込みはテスト用インタフェース（例えば、ＪＴＡＧ）により行われる。ＦＲＯＭ部１２の構成としては、コンフィグレーションＳＲＡＭ部ごとにＦＲＯＭ（フラッシュメモリ）をもつ場合と、１つのＦＲＯＭ部の容量を４分割にして、４つのコンフィグレーションプログラムをもつ場合の２通りがある。
【００４２】
ＰＬＤ１１に電源が入ると、コンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６のコンフィグレーションが行われる。
【００４３】
〔実施例２の動作〕
表２を用いて、本実施例の動作について説明する。
【００４４】
【表２】
2009089134.tif 000004
【００４５】
表２は、本発明の他の実施例における外部制御信号の制御内容を示す表である。
ＰＬＤ１１は電源が供給されると、ＦＲＯＭ部１２からコンフィグレーションプログラムのダウンロードを行い、コンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６のコンフィグレーションを完了する。このときすでに、バンク選択部１７の制御によりコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６を別々に使用するか、あわせて使用するかが決まっている。例えば、電源供給時にＢａｎｋ信号１８が「０」論理レベルであればコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６は別々に使用することとなる。このため、Ｂａｎｋ信号６が「１」論理レベルであればコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６を組み合わせて使用することができる。
【００４６】
次に、Ｂａｎｋ信号１８、Ｓｅｌｅｃｔ１信号１９、及びＳｅｌｅｃｔ０信号２０の制御について詳細に説明する。
Ｂａｎｋ信号１８はＰＬＤ１１の電源が安定供給されたときに確定する信号で、論理が「０」のときはコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６を別々に使用することになる。ＰＬＤ１１のＩ／Ｏインタフェース２１にはＳｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０で指定されたコンフィグレーションＳＲＡＭ部の回路が接続することになる。
【００４７】
これとは逆に論理が「１」のときにはコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６を組み合わせた使用となり、Ｓｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０で指定されたコンフィグレーションＳＲＡＭ部の回路がＩ／Ｏインタフェース２１に接続することになる。
【００４８】
Ｓｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０は、Ｂａｎｋ信号１８の論理により選択するエリアが変わる制御信号である。２つのＳｅｌｅｃｔ信号は、Ｂａｎｋ信号１８が「０」論理レベルのときにはコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６のどれを使用するか、を選択する信号となる。Ｂａｎｋ信号１８が「１」論理レベルのときにはコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６のいずれかを組み合わせたコンフィグレーションエリアを選択する信号となる。
【００４９】
Ｂａｎｋ信号１８が「０」論理レベルのときのＳｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０の制御について説明する。
この場合、Ｓｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０のとる４値の論理は、それぞれのコンフィグレーションＳＲＡＭ部のエリアに該当することになる。２つのＳｅｌｅｃｔ信号の論理が「０」であれば、コンフィグレーションＳＲＡＭ部１３の回路を使用することになり、Ｉ／Ｏインタフェース２１にはコンフィグレーションＳＲＡＭ部１３のみが接続される。
【００５０】
以下、２つのＳｅｌｅｃｔ信号の論理が、「１」であればコンフィグレーションＳＲＡＭ部１４がＩ／Ｏインタフェース２１に接続され、２つのＳｅｌｅｃｔ信号の論理が「２」であればコンフィグレーションＳＲＡＭ部１５がＩ／Ｏインタフェース２１に接続される。２つのＳｅｌｅｃｔ信号の論理が「３」であればコンフィグレーションＳＲＡＭ部１６がＩ／Ｏインタフェースに接続される。したがって、使用するアプリケーションによっては最大で４つの冗長構成をもつことが可能となる。
【００５１】
Ｂａｎｋ信号１８が「１」論理レベルのときのＳｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０の制御について説明する。
この場合、Ｓｅｌｅｃｔ１信号１９及びＳｅｌｅｃｔ０信号２０のとる４値の論理は、それぞれのコンフィグレーションＳＲＡＭ部のエリアの４つの組み合わせに該当する。２つのＳｅｌｅｃｔ信号の論理が「０」であれば、コンフィグレーションＳＲＡＭ部１３及びコンフィグレーションＳＲＡＭ部１４を合わせた回路を使用することになる。このため、Ｉ／Ｏインタフェース２１にはコンフィグレーションＳＲＡＭ部１３及びコンフィグレーションＳＲＡＭ部１４が接続される。
【００５２】
２つのＳｅｌｅｃｔ信号の論理が、「１」であればコンフィグレーションＳＲＡＭ部１５とコンフィグレーションＳＲＡＭ部１６をあわせた回路を使用することになり、コンフィグレーションＳＲＡＭ部１５及びコンフィグレーションＳＲＡＭ部１６がＩ／Ｏインタフェース２１に接続される。２つのＳｅｌｅｃｔ信号の論理が、「２」であればコンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１５を合わせた回路を使用することになる。コンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１５がＩ／Ｏインタフェース２１に接続され、コンフィグレーションＳＲＡＭ部１６は使用することがなくなる。２つのＳｅｌｅｃｔ信号の論理が、「３」であればコンフィグレーションＳＲＡＭ部１３からコンフィグレーション部ＳＲＡＭ１６の全てを使用することになり、コンフィグレーションＳＲＡＭ部１３からコンフィグレーションＳＲＡＭ部１６がＩ／Ｏインタフェース２１に接続される。
つまり、ＰＬＤ１１のもつコンフィグレーションＳＲＡＭ部のエリア全容量を２５パーセントという分解能で外部から制御できるようになる。
尚、Ｓｅｌｅｃｔ信号の対応表を表３に示す。
【００５３】
【表３】
2009089134.tif 000005
【００５４】
〔効果の説明〕
第１の効果は、コンフィグレーションプログラムが半分の容量以下で済む場合に、空いている容量分を有効に使用することができることにある。
その理由は、制御信号（Ｂａｎｋ信号）によりコンフィグレーションＳＲＡＭ部を５０％で分割して使用することが可能なためである。
【００５５】
第２の効果は、１つのＰＬＤで冗長構成を実現することができることにある。
その理由は、制御信号（Ｓｅｌｅｃｔ信号）によりコンフィグレーションＳＲＡＭ部のエリアの選択が可能なためである。
【産業上の利用可能性】
【００５６】
本発明は、ＰＬＤを使用する制御回路に利用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係るＰＬＤの一実施例の構成を示すブロック図である。
【図２】本発明に係るＰＬＤの他の実施例の構成を示すブロック図である。
【図３】本発明に関連するＰＬＤの構成を示すブロック図である。
【符号の説明】
【００５８】
１    ＰＬＤ
２    ＦＲＯＭ（フラッシュメモリ）部
３、４    ＳＲＡＭ部
５    バンク選択部
６    Ｂａｎｋ信号
７    Ｓｅｌｅｃｔ信号
８    Ｉ／Ｏインタフェース
【図１】
2009089134.tif 000006
【図２】
2009089134.tif 000007
【図３】
2009089134.tif 000008