(57)【要約】【課題】静電アクチュエータの消費電力を削減しつつ動作速度を改善させ、併せて信頼性を向上させることができる半導体装置、および静電アクチュエータの制御方法を提供する。【解決手段】静電アクチュエータ１０が開状態から閉状態へと遷移するときにその静電容量が増加し、電圧生成回路４０によって印加している動作電圧ＶＡＣＴが一時的に降下することを集積回路部２０の制御回路３０で検知する。動作電圧ＶＡＣＴの一時的な降下を検知したら、電源生成回路４０によって印加している電圧をホールド電圧ＶＨＯＬＤに切り替える。これにより、静電アクチュエータ１０の消費電力は抑えられ、動作速度は改善されるため信頼性が向上する。【選択図】図１
2009124835.tif 000002
【特許請求の範囲】
【請求項１】
開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータを制御する半導体装置であって、
前記第１および第２電極に対して印加する各種の印加電圧を発生させる電圧発生部と、
前記電圧発生部を制御して前記印加電圧を切り替えさせる制御部と、
前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する検知部と
を備え、
前記制御部は、
前記検知部の検知出力にしたがって、前記電圧発生部の目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う
ことを特徴とする半導体装置。
【請求項２】
開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータを制御する半導体装置であって、
前記第１および第２電極に対して印加する各種の印加電圧を発生させる電圧発生部と、
前記電圧発生部を制御して前記印加電圧を切り替えさせる制御部と、
前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する検知部と
を備え、
前記制御部は、
前記検知部によって、前記第１または第２電極の電圧の上昇速度が所定速度以下となったことが検知されたときに、前記電圧発生部の目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う
ことを特徴とする半導体装置。
【請求項３】
前記第１および第２電極と並列に接続配置された平滑化容量素子をさらに備えたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータの制御方法において、
前記第１および第２電極に対して印加する各種の印加電圧を発生させる第１ステップと、
前記第１ステップにより発生された前記印加電圧を前記第１および第２電極に印加する第２ステップと、
前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する第３ステップと、
前記第３ステップの検知出力にしたがって、前記第１ステップにて発生させる目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う第４ステップと
を備えたことを特徴とする静電アクチュエータの制御方法。
【請求項５】
開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータの制御方法において、
前記第１および第２電極に対して印加する各種の印加電圧を発生させる第１ステップと、
前記第１ステップにより発生された前記印加電圧を前記第１および第２電極に印加する第２ステップと、
前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する第３ステップと、
前記第３ステップによって、前記第１または第２電極の電圧の上昇速度が所定速度以下となったことが検知されたときに、前記第１ステップにて発生させる目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う第４ステップと
を備えたことを特徴とする静電アクチュエータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）を用いた静電アクチュエータを制御する半導体装置、および静電アクチュエータの制御方法に関する。
【背景技術】
【０００２】
近年の電子機器の小型・軽量化、低消費電力化、高機能化を実現するための技術の１つとして、ＭＥＭＳが注目されている。このＭＥＭＳは、シリコンプロセス技術により、微小な機械的要素と電子回路要素とを融合したシステムである。
【０００３】
このようなＭＥＭＳ技術を用いた静電型アクチュエータの構造は、例えば特許文献１に開示されている。静電アクチュエータを閉状態（上部電極と下部電極が、絶縁膜を介して接触した状態）にするには、上部電極と下部電極との間に電位差をかけ、これら電極間の静電引力が、上部電極が固着された可動部の弾性力を上回るようにする。
【０００４】
このように閉状態の静電アクチュエータでは、上部電極と下部電極が絶縁膜を介して接した状態となり、上部電極と下部電極との間の静電容量は、開状態の場合よりも大きくなる。この際、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルもしくはプール・フレンケル機構により絶縁膜に電荷が注入されトラップされ得る。この現象を、静電型アクチュエータのダイエレクトリック・チャージングという。
【０００５】
そして、ダイエレクトリック・チャージングにより絶縁膜にトラップされた電荷量がある値以上になると、上部電極と下部電極との間の電位差を０Ｖとしても、絶縁膜中の電荷に上部電極が引き寄せられ、静電アクチュエータを閉状態から開状態にできなくなる。この現象を、ダイエレクトリック・チャージングによるスティクションという。
【０００６】
こうしたスティクションを回避するための手段は、例えば非特許文献１にも記載されているが、絶縁膜中にトラップされる電荷量を完全になくし、スティクションを完全に排除することは困難である。通常、静電アクチュエータを閉状態にするためには上部電極と下部電極との間に所定の電圧を所定時間印加することが行われているが、この印加電圧は、静電アクチュエータの製造時のバラつきを考慮して十分に余裕のあるように高い電圧とする必要がある。
【０００７】
また、同様にこの印加電圧の印加時間も十分に余裕のあるように長くすることが必要である。上述したダイエレクトリック・チャージングの進行は、印加電圧が高い程、また電圧印加時間が長い程速くなる。そこで、静電アクチュエータを閉状態にするために必要な最低限の電圧を最低限の印加時間だけ印加して、消費電力を削減しつつ動作速度を改善させ、併せて信頼性を向上させることができる半導体装置が望まれている。
【特許文献１】米国特許第５５７８９７６号明細書
【非特許文献１】Ｇ．Ｍ．Ｒｅｂｅｉｚ，“ＲＦ  ＭＥＭＳ  Ｔｈｅｏｒｙ，Ｄｅｓｉｇｎ，ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，”Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ，２００３，ｐｐ，１９０−１９１．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、静電アクチュエータを閉状態にするために必要な最低限の電圧を最低限の印加時間だけ印加して、消費電力を削減しつつ動作速度を改善させ、併せて信頼性を向上させることができる半導体装置、および静電アクチュエータの制御方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータを制御する半導体装置であって、前記第１および第２電極に対して印加する各種の印加電圧を発生させる電圧発生部と、前記電圧発生部を制御して前記印加電圧を切り替えさせる制御部と、前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する検知部とを備え、前記制御部は、前記検知部の検知出力にしたがって、前記電圧発生部の目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行うことを特徴とする。
【００１０】
本発明の他の態様に係る半導体装置は、開状態から静電引力により弾性力に抗して閉状態となったときに近接可能に形成された第１および第２電極とを持つ静電アクチュエータを制御する半導体装置であって、前記第１および第２電極に対して印加する各種の印加電圧を発生させる電圧発生部と、前記電圧発生部を制御して前記印加電圧を切り替えさせる制御部と、前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する検知部とを備え、前記制御部は、前記検知部によって、前記第１または第２電極の電圧の上昇速度が所定速度以下となったことが検知されたときに、前記電圧発生部の目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行うことを特徴とする。
【００１１】
本発明の一態様に係る静電アクチュエータの制御方法は、開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータの制御方法において、前記第１および第２電極に対して印加する各種の印加電圧を発生させる第１ステップと、前記第１ステップにより発生された前記印加電圧を前記第１および第２電極に印加する第２ステップと、前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する第３ステップと、前記第３ステップの検知出力にしたがって、前記第１ステップにて発生させる目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う第４ステップとを備えたことを特徴とする。
【００１２】
本発明の他の態様に係る静電アクチュエータの制御方法は、開状態から静電引力により弾性力に抗して閉状態になったときに近接可能に形成された第１電極と第２電極とを持つ静電アクチュエータの制御方法において、前記第１および第２電極に対して印加する各種の印加電圧を発生させる第１ステップと、前記第１ステップにより発生された前記印加電圧を前記第１および第２電極に印加する第２ステップと、前記第１または第２電極の電圧もしくは該電圧の変化速度を検知する第３ステップと、前記第３ステップによって、前記第１または第２電極の電圧の上昇速度が所定速度以下となったことが検知されたときに、前記第１ステップにて発生させる目標電圧を第１電圧からこれよりも低い第２電圧に切り替える制御を行う第４ステップとを備えたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、静電アクチュエータを閉状態にするために必要な最低限の電圧を最低限の印加時間だけ印加して、消費電力を削減しつつ動作速度を改善させ、併せて信頼性を向上させることができる半導体装置、および静電アクチュエータの制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の全体構成を示す概略図である。
【００１６】
この第１実施形態に係る半導体装置は、例えば図１に示すような静電型方式を採用する静電アクチュエータ１０と、これを制御するための集積回路部２０とからなる。静電アクチュエータ１０は、公知の構造を有しており、第１実施形態は、集積回路部２０の動作に特徴を有している。なお、静電アクチュエータ１０と集積回路部２０とは、１つのシリコン基板上に形成されていてもよいし、それぞれ別のシリコン基板上に形成されるものであってもよい。
【００１７】
まず、図１を参照して、静電アクチュエータ１０の構造を説明する。図１（Ａ）は、静電アクチュエータ１０の閉状態（上部電極１４と下部電極１５が、絶縁膜１６を介して接触した状態）を示しており、同図（Ｂ）は、開状態（上部電極１４と下部電極１５が離れた状態）を示している。
【００１８】
図１に示すように、この静電アクチュエータ１０は、図示しない基板（シリコン基板など）に固定された梁部１１と、この梁部１１に対し可動とされた可動部１２と、この梁部１１に対し固定された固定部１３と、可動部１２に固定された上部電極１４と、固定部１３に固定された下部電極１５と、この下部電極１５の表面に形成された絶縁膜１６とを備えている。上部電極１４および下部電極１５は、集積回路部２０により、動作のために必要な電圧（印加電圧）の供給を受ける。
【００１９】
このように構成された静電アクチュエータ１０を開状態から閉状態にするには、上部電極１４と下部電極１５との間に意図する電圧（目標電圧）である動作電圧ＶＡＣＴをかけ、これら電極１４，１５間の静電引力が、上部電極１４が固着された可動部１２の弾性力を上回るようにする。閉状態の静電アクチュエータ１０では、上部電極１４と下部電極１５とが絶縁膜１６を介して接した状態となり、図２（Ａ）に示すように、両電極１４，１５間の静電容量Ｃｍｏｎ＝Ｃｃｌｏｓｅは、図２（Ｂ）に示すような開状態の場合における静電容量Ｃｍｏｎ＝Ｃｏｐｅｎよりも大きくなる。
【００２０】
このような閉状態において、ＦＮトンネルもしくはプール・フレンケル機構により絶縁膜１６に電荷が注入されトラップされ得る（ダイエレクトリック・チャージング）。そして、ダイエレクトリック・チャージングにより絶縁膜１６にトラップされた電荷の量が十分に大きくなると、上部電極１４と下部電極１５との間の電位差を０Ｖとしても、絶縁膜１６中の電荷に上部電極１４が引き寄せられ、閉状態から開状態にできなくなる（スティクション）。
【００２１】
こうした特性の静電アクチュエータ１０を開状態から閉状態へと遷移させるときに、上部電極１４と下部電極１５との間に印加される電圧（被印加電圧）の波形は、例えば理論上は図３に示すようなものとなる。ここでは、上部電極１４および下部電極１５の一方が接地され、他方に動作電圧ＶＡＣＴを印加することとする。開状態から動作電圧ＶＡＣＴの印加を開始すると、被印加電圧の波形は０Ｖから急激に立ち上がって時刻ｔ１のときに動作電圧ＶＡＣＴに達する。
【００２２】
このとき、時刻ｔ１から時刻ｔ２までの一定の印加期間ｔＡＳにおいて動作電圧ＶＡＣＴを印加し続けた結果、静電アクチュエータ１０が閉状態に遷移した後は、例えば時刻ｔ２以降に動作電圧ＶＡＣＴよりも多少低い電圧のホールド電圧ＶＨＯＬＤへと印加電圧を下げて時刻ｔ３の時点に達したとしても、静電アクチュエータ１０は再び開状態とはならず、閉状態を維持する。
【００２３】
しかし、静電アクチュエータ１０の製造上のバラつきなどを考慮すれば、動作電圧ＶＡＣＴの電圧値をある程度マージンをもって高くするとともに、印加時間ｔＡＳもある程度長くせざるを得ない。このため、静電アクチュエータ１０に対して必要以上の電圧が必要以上の時間印加されることになり、静電アクチュエータ１０の信頼性を確保する観点からは好ましくない。
【００２４】
ここで、静電アクチュエータ１０が開状態から閉状態へと遷移するときに実際に上部電極１４に印加されている被印加電圧の波形は、例えば図４に示すようなものとなる。この場合の被印加電圧の波形は、動作電圧ＶＡＣＴの印加を開始すると、時刻ｔ１のときに動作電圧ＶＡＣＴに達するが、その後時刻ｔｐｉのときに被印加電圧が動作電圧ＶＡＣＴから一旦下がり、時刻ｔ２にかけて再び動作電圧ＶＡＣＴに戻るようなものとなる。
【００２５】
時刻ｔｐｉのときに被印加電圧が下がるのは、静電アクチュエータ１０が開状態から閉状態へと遷移したときに静電アクチュエータ１０の静電容量が大きくなって（増加して）、印加電圧を印加している電源回路等の出力抵抗が有限であることに起因する。しかし、実際には静電アクチュエータ１０が閉状態となっているにもかかわらず、時刻ｔｐｉから時刻ｔ２まで動作電圧ＶＡＣＴを印加し続けていることは消費電力を増やしていることに他ならない。
【００２６】
したがって、第１実施形態の半導体装置では、静電アクチュエータ１０が開状態から閉状態へと遷移するときにその静電容量が増加し、印加されている動作電圧ＶＡＣＴが一時的に降下することを後述する集積回路部２０の制御回路で検知する。そして、動作電圧ＶＡＣＴの一時的な降下を検知したら、印加電圧をホールド電圧ＶＨＯＬＤに切り替えることによって、消費電力を抑えつつ動作速度を改善させ、静電アクチュエータ１０の信頼性を向上させるようにしている。
【００２７】
このような制御により静電アクチュエータ１０に印加される電圧の波形は、例えば図５に示すようなものとなる。まず、開状態の静電アクチュエータ１０に対して印加電圧を０Ｖから上昇させ、時刻ｔ１の前後で動作電圧ＶＡＣＴまで上昇させる。すると、上部電極１４に印加された被印加電圧が動作電圧ＶＡＣＴに達した後に、ある時刻ｔｐｉにおいて静電アクチュエータ１０が開状態から閉状態へと遷移してその静電容量が増加し、これにより被印加電圧が動作電圧ＶＡＣＴから一時的に降下する。
【００２８】
このとき既に静電アクチュエータ１０は閉状態となっているため、時刻ｔｐｉ以降に図５中破線で示すような動作電圧ＶＡＣＴを上部電極１４に印加することなく、そのままホールド電圧ＶＨＯＬＤに切り替える（実線）。これにより、図４に示した場合と比較して、動作電圧ＶＡＣＴを印加する時間を短くすることができるので、消費電力を効果的に削減することができる。
【００２９】
また、静電アクチュエータ１０への印加電圧が動作電圧ＶＡＣＴに達する前に閉状態へと遷移した場合に印加される被印加電圧の波形は、例えば図６Ａに示すようなものとなる。まず、開状態の静電アクチュエータ１０に対して印加する印加電圧を０Ｖから動作電圧ＶＡＣＴに上昇させると、時刻ｔ１よりも前の時刻ｔａの時点で静電アクチュエータ１０が開状態から閉状態へと遷移してその静電容量が増加し、上部電極１４の被印加電圧は動作電圧ＶＡＣＴに達する前に一時的に降下する。
【００３０】
このとき既に静電アクチュエータ１０は閉状態となっているため、時刻ｔａ以降に図６Ａ中破線で示すように動作電圧ＶＡＣＴを印加電圧として印加することなく、そのまま印加電圧をホールド電圧ＶＨＯＬＤに切り替える。これにより、図４に示した場合と比較して、電圧を印加する時間を短くすることができるので、消費電力を効果的に削減することができる。
【００３１】
このような制御を行うことにより、第１実施形態の半導体装置では、静電アクチュエータ１０が開状態から閉状態へと遷移するのに必要な最低限の電圧を最低限の期間だけ印加するだけで、静電アクチュエータ１０を閉状態にすることができるので、消費電力を削減して信頼性を向上させることができる。
【００３２】
図６Ｂは、第１実施形態の半導体装置における集積回路部２０の構成例を示す図である。この集積回路部２０は、遅延素子２１と、検知部２３を構成するコンパレータ２５と、制御回路３０と、電圧生成回路４０とを備えている。電圧生成回路４０は、静電アクチュエータ１０に印加する印加電圧として、動作電圧ＶＡＣＴおよびホールド電圧ＶＨＯＬＤを生成する。
【００３３】
この電圧生成回路４０からの印加電圧は、検知部２３のコンパレータ２５のマイナス側入力端子に接続されるとともに、遅延素子２１を介してプラス側入力端子に接続され、コンパレータ２５により比較される。電圧生成回路４０によって静電アクチュエータ１０に印加されている印加電圧が降下した場合は、コンパレータ２５の出力は正となり、この信号を制御回路３０は遷移完了信号として認識し、電圧生成回路４０に対して動作電圧ＶＡＣＴからホールド電圧ＶＨＯＬＤに印加電圧を切り替えさせる切替信号を出力する。
【００３４】
図６Ｃは、第１実施形態の半導体装置における集積回路部２０の一部の他の構成例を示す図である。また、図６Ｄは、第１実施形態の半導体装置における集積回路部２０の一部のさらに他の構成例を示す図である。なお、以降において、既に説明した部分と重複する箇所には同一の符号を付して、特に明記する以外は説明を省略する。図６Ｃおよび図６Ｄに示す集積回路部２０は、ノイズ等の影響で静電アクチュエータ１０が閉状態へと遷移しなくとも印加電圧が短期的に降下する場合を考慮したものである。
【００３５】
具体的には、この集積回路部２０は、電圧生成回路４０からの印加電圧にオフセット電圧２４を加えたものが検知部２３のコンパレータ２５のマイナス側入力端子に接続されるとともに、電圧生成回路４０からの印加電圧が遅延素子２１を介してプラス側入力端子に接続されている点が先の例と相違している。
【００３６】
また、図６Ｄに示すように、集積回路部２０は、電圧生成回路４０からの印加電圧にオフセット電圧２４を加えたものが検知部２３のコンパレータ２５のマイナス側入力端子に接続されるとともに、電圧生成回路４０からの印加電圧がサンプル・ホールド回路２２を介してプラス側入力端子に接続されるように構成されてもよい。
【００３７】
このように、検知部２３のコンパレータ２５がオフセット電圧２４を有するように構成すれば、ノイズ等の影響を極力低減することができる。なお、図示は省略するが、ノイズ等の影響対策としては、印加電圧に上記オフセット電圧２４を加える代わりに、ヒステリシスを持つコンパレータを用いてもよいし、これらを組み合わせても好適である。
【００３８】
［第２実施形態］
上述した第１実施形態に係る半導体装置は、静電アクチュエータ１０に対する被印加電圧の一時的な降下を検知して、印加電圧を切り替える点を特徴としたが、本発明の第２実施形態に係る半導体装置は、次のような点を特徴としている。すなわち、第２実施形態に係る半導体装置は、静電アクチュエータ１０に対する被印加電圧の上昇速度の変化を検知して、印加電圧を切り替える。例えば、上部電極１４および下部電極１５の開閉速度が比較的遅いタイプの静電アクチュエータ１０では、これらの電極１４，１５を開状態から閉状態へと遷移するためにある程度以上の時間が必要である。そして、上部電極１４に印加される被印加電圧の波形は、例えば図７に示すようなものとなる。すなわち、開状態から動作電圧ＶＡＣＴの印加を開始すると、被印加電圧の波形は０Ｖから急激に立ち上がって時刻ｔ１ａのときにその上昇速度が一旦緩やかになり、そのままの緩やかな上昇速度で時刻ｔ１のときに動作電圧ＶＡＣＴに達する。
【００３９】
そして、図４に示したように、時刻ｔ１から時刻ｔ２までの一定の印加期間ｔＡＳにかけて被印加電圧が動作電圧ＶＡＣＴから一旦下がることなく、静電アクチュエータ１０は閉状態に遷移する。そして、例えば時刻ｔ２を過ぎるたときにホールド電圧ＶＨＯＬＤへと印加電圧を下げて時刻ｔ３の時点に達したとしても再び開状態とはならず、閉状態を維持する。このような場合は、時刻ｔ１よりも前の被印加電圧の上昇速度が緩やかとなった時点（時刻ｔ１ａ：図７参照）で静電アクチュエータ１０は閉状態へ遷移してその静電容量が増加する。
【００４０】
このため、第２実施形態の半導体装置では、図８Ａに示すように、この上昇速度が緩やかとなった時刻ｔ１ａ直後の時刻ｔｂにて、印加電圧を動作電圧ＶＡＣＴからホールド電圧ＶＨＯＬＤに切り替えることによって、消費電力を抑えて静電アクチュエータ１０の信頼性を向上させるようにしている。
【００４１】
図８Ｂは、第２実施形態の半導体装置における集積回路部２０の構成例を示す図である。この集積回路部２０においては、電圧生成回路４０からの印加電圧は、検知部２３のコンパレータ２５のマイナス側入力端子に接続されるとともに、遅延素子２１およびオフセット電圧２４を介してプラス側入力端子に接続され、コンパレータ２５により比較される。
【００４２】
このコンパレータ２５により、電圧生成回路４０によって生成され静電アクチュエータ１０に印加されている被印加電圧の上昇速度が緩やかになったタイミングを判別することができる。このため、このタイミングを遷移完了信号として制御回路３０が認識し、電圧生成回路４０に対して切替信号を出力して動作電圧ＶＡＣＴからホールド電圧ＶＨＯＬＤに印加電圧を切り替えさせればよい。なお、このような構成によれば、遅延素子２１の遅延時間とオフセット電圧２４のオフセット時間により所望の電圧の上昇速度を検知可能に設定することができる。
【００４３】
図８Ｃは、第２実施形態の半導体装置における集積回路部２０の一部の他の構成例を示す図である。また、図８Ｄは、第２実施形態の半導体装置における集積回路部２０の一部のさらに他の構成例を示す図である。図８Ｃに示すように、この集積回路部２０は、図８Ｂに示した例における遅延素子２１をサンプル・ホールド回路２２に代えた構成となっている。
【００４４】
一方、図８Ｄに示す集積回路部２０は、ノイズ等の影響により短期的に被印加電圧の上昇速度が緩やかになる可能性がある場合を考慮したものである。この集積回路部２０では、例えばサンプリング時間が早いサンプル・ホールド回路２２ａと、サンプリング時間がサンプル・ホールド回路２２ａよりも遅いサンプル・ホールド回路２２ｂとを用い、検知部２３においてオフセット電圧２４ａ，２４ｂ、コンパレータ２５ａ，２５ｂおよびＡＮＤゲート２６を採用している。
【００４５】
そして、サンプル・ホールド回路２２ａの出力にオフセット電圧２４ａを加えたものと被印加電圧とのコンパレータ２５ａによる比較結果と、サンプル・ホールド回路２２ａの出力とサンプル・ホールド回路２２ｂの出力にオフセット電圧２４ｂを加えたものとのコンパレータ２５ｂによる比較結果との論理積信号をＡＮＤゲート２６から出力することによって、静電アクチュエータ１０が閉状態へと遷移したタイミングを検知する。
【００４６】
このタイミングでのＡＮＤゲート２６からの遷移完了信号を制御回路３０が認識するようにすれば、ノイズ等の影響を極力低減することができる。なお、第１実施形態の場合と同様に、ノイズ等の影響対策としては、コンパレータ２５，２５ａ，２５ｂにヒステリシスを持たせるようにしたり、これらとオフセット電圧２４，２４ａ，２４ｂとを組み合わせたりしてもよい。
【００４７】
［第３実施形態］
上述した第２実施形態に係る半導体装置は、静電アクチュエータ１０に対する被印加電圧の上昇速度の変化を検知して、印加電圧を切り替える点を特徴としたが、本発明の第３実施形態に係る半導体装置は、次のような点を特徴としている。すなわち、第３実施形態に係る半導体装置は、静電アクチュエータ１０に対する被印加電圧の一時的な降下と、この被印加電圧の上昇速度の変化とを検知して、印加電圧を切り替える。例えば、静電アクチュエータ１０に印加する印加電圧が変動しやすい状態（不安定な状態）のときは、静電アクチュエータ１０に印加されている被印加電圧の波形は動作電圧ＶＡＣＴに達した後に一旦降下し、その後緩やかに上昇するような波形となり、例えば図９Ａに示すようなものとなる。すなわち、開状態から動作電圧ＶＡＣＴの印加を開始すると、上部電極１４に印加される被印加電圧の波形は０Ｖから急激に立ち上がって時刻ｔ１ａａのときにその上昇速度が一旦緩やかになり、さらに緩やかになりつつ時刻ｔ１のときに動作電圧ＶＡＣＴに達する。
【００４８】
そして、時刻ｔ１を過ぎてある時刻ｔｐｉの時点で静電アクチュエータ１０が開状態から閉状態へと遷移してその静電容量が増加し、これにより被印加電圧が動作電圧ＶＡＣＴから一時的に降下する。しかし、静電アクチュエータ１０に対しては動作電圧ＶＡＣＴを印加し続けているため、時刻ｔｐｉを過ぎた後に被印加電圧は再度緩やかに上昇する。このとき既に静電アクチュエータ１０は閉状態となっているため、時刻ｔｐｉの直後の時刻ｔ１ｂ以降に図９Ａ中破線で示すような動作電圧ＶＡＣＴを印加電圧として印加することなく、そのままホールド電圧ＶＨＯＬＤに切り替える。
【００４９】
これにより、静電アクチュエータ１０に印加する印加電圧が例えば昇圧回路にて生成されて揺らぐなど不安定な状態であったり、リップルが生じたりしている場合であっても、この揺らぎやリップルを閉状態への遷移と認識することはない。そして、実際に静電アクチュエータ１０が閉状態へと遷移したタイミングを正確に認識し、印加電圧を動作電圧ＶＡＣＴからホールド電圧ＶＨＯＬＤに切り替えることができる。
【００５０】
図９Ｂは、第３実施形態の半導体装置における集積回路部２０の構成例を示す図である。この集積回路部２０では、例えば被印加電圧が一旦降下したことを検知するために上記第１実施形態において図６Ｃに示した構成のものを用い、被印加電圧の上昇速度が緩やかになったことを検知するために上記第２実施形態において図８Ｂに示した構成のものを用いればよい。
【００５１】
具体的には、集積回路部２０では、印加電圧にオフセット電圧２４ａを加えたものを検知部２３ａのコンパレータ２５ａのマイナス側入力端子に接続するとともに、遅延素子２１ａを通した印加電圧をコンパレータ２５ａのプラス側入力端子に接続する。そして、このコンパレータ２５ａの出力をインバータ２７を介してＲＳフリップフロップ（以下、「ＲＳ−ＦＦ」と略記する。）２９にてラッチしておく。
【００５２】
一方、印加電圧を検知部２３ｂのコンパレータ２５ｂのマイナス側入力端子に接続するとともに、印加電圧に遅延素子２１ｂを通してオフセット電圧２４ｂを加えたものをコンパレータ２５ｂのプラス側入力端子に接続する。このコンパレータ２５ｂの出力とＲＳ−ＦＦ２９のラッチデータとをＮＡＮＤゲート２８に入力させる。ここで、ＲＳ−ＦＦ２９のラッチデータは被印加電圧が降下したことを示す信号であり、コンパレータ２５ｂの出力は、被印加電圧の上昇速度が緩やかになったかどうかを示す信号である。したがって、コンパレータ２５ｂの出力とＲＳ−ＦＦ２９のラッチデータをＮＡＮＤゲート２８に入力させることにより、被印加電圧が一旦降下した後に再び緩やかに上昇したか否かを示す遷移完了信号を得ることができる。こうして得られた遷移完了信号に基づき、制御回路３０によって電圧生成回路４０の印加電圧を切り替えさせればよい。
【００５３】
［第４実施形態］
次に、本発明の第４実施形態に係る半導体装置について説明する。図１０は、第４実施形態の半導体装置における集積回路部２０の構成例を示す図である。この第４実施形態の半導体装置における集積回路部２０は、上記第１実施形態において図６Ｂに示した構成のものに、平滑化容量としてキャパシタ１９を追加し、静電アクチュエータ１０の上部電極１４および下部電極１５と並列に接続配置した点が相違している。
【００５４】
このキャパシタ１９は、電圧生成回路４０と静電アクチュエータ１０との間に上述したように並列に接続され、例えばその容量は静電アクチュエータ１０の開状態と閉状態との容量の差の２０倍未満に設定されている。このように容量が設定されることにより、静電アクチュエータ１０が閉状態へと遷移したときの被印加電圧の電圧降下の大きさを実際に印加されている印加電圧の５％程度に抑えることができる。また、閉状態へと遷移した後の被印加電圧の上昇速度を５％程度遅くすることができる。
【００５５】
このように集積回路部２０を構成することによって、静電アクチュエータ１０が閉状態へと遷移したときの上部電極１４に印加される被印加電圧に対する影響がキャパシタ１９の容量で弱められ、印加電圧の切り替えに関する各種状態を検知することができなくなることを防止することができる。なお、電圧生成回路４０によってホールド電圧ＶＨＯＬＤが印加されている場合に接続されるキャパシタ１９の平滑化容量は、静電アクチュエータ１０の省電力化や動作速度改善などに影響を及ぼさないため、必ずしも上記２０倍未満と設定する必要はない。
【００５６】
［第５実施形態］
次に、本発明の第５実施形態に係る半導体装置について説明する。図１１は、第５実施形態の半導体装置の回路構成の例を示す図である。この第５実施形態の半導体装置は、複数の静電アクチュエータ１０ａ〜１０ｎ（ｎは任意の整数、以下同じ）およびキャパシタ１９ａ〜１９ｎと、動作電圧ＶＡＣＴを出力する昇圧回路からなる１つの電圧生成回路４０ａと、ホールド電圧ＶＨＯＬＤを出力する昇圧回路からなる１つの電圧生成回路４０ｂとを備えている。
【００５７】
各静電アクチュエータ１０ａ〜１０ｎおよびキャパシタ１９ａ〜１９ｎは、それぞれスイッチＳＷａ〜ＳＷｎを介して電圧生成回路４０ａ，４０ｂと接続されている。各静電アクチュエータ１０ａ〜１０ｎが閉状態へと遷移したことを検知する複数の検知回路２０ａ〜２０ｎは、上記第１実施形態において図６Ｄに示したように、サンプル・ホールド回路２２ａ〜２２ｎと、オフセット電圧２４ａ〜２４ｎと、コンパレータ２５ａ〜２５ｎとを備え、各オフセット電圧２４ａ〜２４ｎおよびコンパレータ２５ａ〜２５ｎによって検知部２３ａ〜２３ｎが構成されている。
【００５８】
このように構成された半導体装置では、各検知回路２０ａ〜２０ｎの検知部２３ａ〜２３ｎからの遷移完了信号が制御回路３０に入力され、この制御回路３０によって対応するスイッチＳＷａ〜ＳＷｎを切り替えて、各静電アクチュエータ１０ａ〜１０ｎが閉状態へと遷移したタイミングで動作電圧ＶＡＣＴをホールド電圧ＶＨＯＬＤに切り替える制御が行われる。
【００５９】
これにより、各静電アクチュエータ１０ａ〜１０ｎに印加する印加電圧（動作電圧ＶＡＣＴ）を最低限に抑えることができるとともに、その印加時間も最低限に止めることができるので、消費電力を削減して信頼性を向上させることができる。
【００６０】
［第６実施形態］
次に、本発明の第６実施形態に係る半導体装置について説明する。図１２は、第６実施形態の半導体装置の回路構成の例を示す図である。この第６実施形態の半導体装置は、複数の静電アクチュエータ１０ａ〜１０ｎおよびキャパシタ１９ａ〜１９ｎと、動作電圧ＶＡＣＴを出力する昇圧回路からなる１つの電圧生成回路４０ａと、ホールド電圧ＶＨＯＬＤを出力する昇圧回路からなる電圧生成回路４０ｂとを備えている点は、上記第５実施形態の半導体装置と同様であるが、各静電アクチュエータ１０ａ〜１０ｎおよびキャパシタ１９ａ〜１９ｎが、１つのスイッチＳＷａを介して電圧生成回路４０ａ，４０ｂと接続されている点が相違している。
【００６１】
このように構成すれば、第５実施形態の構成と比較して、集積回路部２０におけるスイッチの個数や面積を減らすことができ、装置の小型化を図ることができる。なお、各静電アクチュエータ１０ａ〜１０ｎが閉状態へと遷移したことを検知する集積回路部２０は、上記第３実施形態において図９Ｂに示したように、遅延素子２１ａ，２１ｂと、オフセット電圧２４ａ，２４ｂと、コンパレータ２５ａ，２５ｂと、インバータ２７と、ＮＡＮＤゲート２８と、ＲＳ−ＦＦ２９とをそれぞれ備え、各オフセット電圧２４ａ，２４ｂおよびコンパレータ２５ａ，２５ｂによって検知部２３ａ，２３ｂが構成されている。
【００６２】
このように構成された半導体装置では、スイッチＳＷａを電圧生成回路４０ａに接続して各静電アクチュエータ１０ａ〜１０ｎに対して動作電圧ＶＡＣＴを印加し、各ＮＡＮＤゲート２８からの遷移完了信号がすべての静電アクチュエータ１０ａ〜１０ｎが閉状態へと遷移したことを示すときに制御回路３０によってＳＷａを電圧生成回路４０ｂに切り替えて、各静電アクチュエータ１０ａ〜１０ｎにホールド電圧ＶＨＯＬＤを印加するようにすればよい。
【００６３】
なお、このとき、動作電圧ＶＡＣＴを生成する電圧生成回路４０ａに接続されるキャパシタ１９ａ〜１９ｎの容量は、上述したように静電アクチュエータ１０ａ〜１０ｎの開状態と閉状態との静電容量の差の２０倍未満に設定されればよい。
【００６４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００６５】
【図１】第１実施形態に係る半導体装置の全体構造を示す概略図である。
【図２】静電アクチュエータ１０について説明した概念図である。
【図３】従来の理論上の印加電圧の波形の問題点を説明するための波形図の一例である。
【図４】従来の実際の印加電圧の波形の問題点を説明するための波形図の一例である。
【図５】第１実施形態において静電アクチュエータ１０に印加される印加電圧の波形を説明するための波形図の一例である。
【図６Ａ】第１実施形態において静電アクチュエータ１０に印加される印加電圧の波形を説明するための波形図の他の例である。
【図６Ｂ】第１実施形態の半導体装置における集積回路部２０の構成例を示す図である。
【図６Ｃ】第１実施形態の半導体装置における集積回路部２０の一部の他の構成例を示す図である。
【図６Ｄ】第１実施形態の半導体装置における集積回路部２０の一部のさらに他の構成例を示す図である。
【図７】第２実施形態において、従来の実際の印加電圧の波形の問題点を説明するための波形図の一例である。
【図８Ａ】第２実施形態において静電アクチュエータ１０に印加される印加電圧の波形を説明するための波形図の一例である。
【図８Ｂ】第２実施形態の半導体装置における集積回路部２０の構成例を示す図である。
【図８Ｃ】第２実施形態の半導体装置における集積回路部２０の一部の他の構成例を示す図である。
【図８Ｄ】第２実施形態の半導体装置における集積回路部２０の一部のさらに他の構成例を示す図である。
【図９Ａ】第３実施形態において静電アクチュエータ１０に印加される印加電圧の波形を説明するための波形図の一例である。
【図９Ｂ】第３実施形態の半導体装置における集積回路部２０の構成例を示す図である。
【図１０】第４実施形態の半導体装置における集積回路部２０の構成例を示す図である。
【図１１】第５実施形態の半導体装置の回路構成の例を示す図である。
【図１２】第６実施形態の半導体装置の回路構成の例を示す図である。
【符号の説明】
【００６６】
１０，１０ａ〜１０ｎ…静電アクチュエータ、１１…梁部、１２…可動部、１３…固定部、１４…上部電極、１５…下部電極、１６…絶縁膜、１９，１９ａ〜１９ｎ…キャパシタ、２０…集積回路部、２０ａ〜２０ｎ…検知回路、２１，２１ａ，２１ｂ…遅延素子、２２，２２ａ〜２２ｎ…サンプル・ホールド回路、２３，２３ａ〜２３ｎ…検知部、２４，２４ａ〜２４ｎ…オフセット電圧、２５，２５ａ〜２５ｎ…コンパレータ、２６…ＡＮＤゲート、２７…インバータ、２８…ＮＡＮＤゲート、２９…ＲＳフリップフロップ、３０…制御回路、４０，４０ａ，４０ｂ…電圧生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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