(57)【要約】【課題】アナログ回路を適用できない開発環境においても検出対象の信号の変化を検出することができる。【解決手段】信号検出回路１は、同期信号に同期する検出対象信号の変化を検出する回路である。分周回路２は、同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する。検出回路３ａ、３ｂは、それぞれ各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、この信号検出区間それぞれにおいて検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する。【選択図】図１
2009089293.tif 000002
【特許請求の範囲】
【請求項１】
同期信号に同期する検出対象信号の変化を検出する信号検出回路において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する分周回路と、
前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する少なくとも２つの検出回路と、
を有することを特徴とする信号検出回路。
【請求項２】
前記分周回路は、前記検出回路のうち少なくとも１つが前記信号検出区間となる前記分周信号を生成することを特徴とする請求項１記載の信号検出回路。
【請求項３】
前記分周回路は、２分周の前記分周信号を生成することを特徴とする請求項１記載の信号検出回路。
【請求項４】
同期信号に同期する検出対象信号の変化を検出する半導体装置において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する分周回路と、前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する少なくとも２つの検出回路と、を有する信号検出回路、
を備えることを特徴とする半導体装置。
【請求項５】
同期信号に同期する検出対象信号の変化を検出する信号検出方法において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成し、
前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する、
ことを特徴とする信号検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号検出回路、半導体装置および信号検出方法に関し、特に、同期信号に同期する検出対象信号の変化を検出する信号検出回路、半導体装置および信号検出方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩ（Large Scale Integration）に搭載される、検出対象（測定対象）の信号の予期せぬ変化（例えばノイズ等）を検出するための回路は、フォトダイオードやコンパレータ等を用いたアナログ回路で構成されていた（例えば、特許文献１参照）。
【０００３】
ところで、近年、ＬＳＩを作成する際に、事前に設計した回路のシミュレーションを行う場合や、ＦＰＧＡ（Field Programmable Gate Array）による評価を行う場合が増加している。
【特許文献１】特開平８−２６１９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、設計した回路のシミュレーションや、ＦＰＧＡの作成等においては、アナログ回路は適用できず、ノイズ検出が困難であるという問題がある。
本発明はこのような点に鑑みてなされたものであり、アナログ回路を適用できない開発環境においても検出対象の信号の変化を検出することができる信号検出回路、半導体装置および信号検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明では上記課題を解決するために、図１に示す信号検出回路１が提供される。
信号検出回路１は、同期信号に同期する検出対象信号の変化を検出する回路である。
分周回路２は、同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する。
【０００６】
検出回路３ａ、３ｂは、それぞれ各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、この信号検出区間それぞれにおいて検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する。
【０００７】
このような信号検出回路１によれば、分周回路２により、位相の異なる少なくとも２つの分周信号が生成される。検出回路３ａ、３ｂにより、それぞれの信号検出区間において検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化が検出される。
【発明の効果】
【０００８】
本発明によれば、アナログ回路を適用できない開発環境においても検出対象信号の変化を検出することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１０】
信号検出回路１は、分周回路２と、検出回路３ａ、３ｂとを有している。
分周回路２は、同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する。図１では、同期信号を２分周して位相が１８０°ずれた２つの分周信号を生成している。
【００１１】
検出回路３ａ、３ｂは、それぞれ各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、この信号検出区間それぞれにおいて検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する。
【００１２】
ここで、例えば検出回路３ａが分周信号のハイレベル区間（ローレベル区間）を信号検出区間とした場合、検出回路３ｂの分周信号もハイレベル区間（ローレベル区間）を信号検出区間とする。図１では、各分周信号のローレベル区間（図１中、斜線部）をそれぞれ信号検出区間としている。
【００１３】
このような信号検出回路１によれば、分周回路２により、位相の異なる少なくとも２つの分周信号が生成される。検出回路３ａ、３ｂにより、信号検出区間それぞれにおいて検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化が検出される。
【００１４】
以下、本発明の実施の形態を説明する。
図２は、第１の実施の形態の信号検出回路の構成を示すブロック図である。
図２に示す信号検出回路１０は、分周回路１１と、２つの検出回路１２ａ、１２ｂと、ＯＲ回路１３と、エラー検出用ＦＦ（フリップフロップ）１４とを有している。
【００１５】
分周回路１１は、クロック信号（同期信号）ＣＬＫを２分周した信号（分周信号）ＣＬＫ０と、クロック信号ＣＬＫを２分周し、信号ＣＬＫ０に対し位相が１８０°異なる信号（分周信号）ＣＬＫ１８０とを生成する。
【００１６】
検出回路１２ａ、１２ｂは、それぞれ等しい構成をなしている。この検出回路１２ａ、１２ｂには、クロック信号ＣＬＫに同期した検出対象データ（検出対象信号）が入力される。
【００１７】
また、検出回路１２ａには、信号ＣＬＫ０が入力され、検出回路１２ｂには、信号ＣＬＫ１８０が入力される。
検出回路１２ａは、信号ＣＬＫ０がローレベルの区間において、入力された検出対象データに生じたノイズを検出するよう構成されており、ノイズを検出すると、その検出結果をＯＲ回路１３に出力する。
【００１８】
また、検出回路１２ｂは、信号ＣＬＫ１８０がローレベルの区間において、入力された検出対象データに生じたノイズを検出するよう構成されており、ノイズを検出すると、その検出結果をＯＲ回路１３に出力する。
【００１９】
ＯＲ回路１３は、検出回路１２ａ、１２ｂの検出結果（出力信号）のＯＲ（論理和）を取り、エラー検出用ＦＦ１４に出力する。
エラー検出用ＦＦ１４は、Ｄ−ＦＦで構成されている。エラー検出用ＦＦ１４のＤ端子はプルアップされている。エラー検出用ＦＦ１４のＣＬＫ端子には、ＯＲ回路１３の出力が入力されている。従って、エラー検出用ＦＦ１４は、ＯＲ回路１３のハイレベルの出力信号に応じてＱ端子から信号（エラー信号）Ｅｒｒｏｒを出力する。ＲＳＴ（リセット）端子には、信号Ｅｒｒｏｒをリセットするためのクリアパルス（clear pulse）が任意のタイミングで入力される。
【００２０】
次に、検出回路１２ａ、１２ｂの内部構成を説明するが、代表的に検出回路１２ａの内部構成を説明する。
図３は、検出回路の内部構成を示すブロック図である。
【００２１】
検出回路１２ａは、立ち上がりエッジ検出用ＦＦ（フリップフロップ）１２１と、立ち下がりエッジ検出用ＦＦ１２２と、インバータ回路１２３と、ＡＮＤ回路１２４とを有している。
【００２２】
立ち上がりエッジ検出用ＦＦ１２１および立ち下がりエッジ検出用ＦＦ１２２はＤ−ＦＦで構成されている。
立ち上がりエッジ検出用ＦＦ１２１および立ち下がりエッジ検出用ＦＦ１２２の各Ｄ端子は、それぞれプルアップされている。また、ＲＳＴ（リセット）端子には、信号ＣＬＫ０が入力される。また、立ち上がりエッジ検出用ＦＦ１２１のＣＬＫ端子には、検出対象データが入力され、立ち下がりエッジ検出用ＦＦ１２２のＣＬＫ端子には、検出対象データをインバータ回路１２３で反転させたデータが入力される。
【００２３】
立ち上がりエッジ検出用ＦＦ１２１および立ち下がりエッジ検出用ＦＦ１２２は、これらの入力信号に基づいて、各Ｑ端子から信号０Ｐおよび信号０ＮをＡＮＤ回路１２４に出力する。
【００２４】
ＡＮＤ回路１２４は、信号０Ｐおよび信号０ＮのＡＮＤ（論理積）を取り、その結果をＯＲ回路１３に出力する。
このような検出回路１２ａによれば、信号ＣＬＫ０がローレベルの区間において、立ち上がりエッジ検出用ＦＦ１２１および立ち下がりエッジ検出用ＦＦ１２２がアクティブになり、立ち下がりエッジ検出用ＦＦ１２２は、検出対象データの立ち下がりエッジを検出する回路として動作し、立ち上がりエッジ検出用ＦＦ１２１は、検出対象データの立ち上がりエッジを検出する回路として動作する。
【００２５】
そして、立ち下がりエッジ検出用ＦＦ１２２によって、検出対象データの立ち下がりエッジが検出されると、ＣＬＫ０がローレベルの区間において、ハイレベルの信号０Ｎを出力する。また、立ち上がりエッジ検出用ＦＦ１２１によって、検出対象データの立ち上がりエッジが検出されると、ＣＬＫ０がローレベルの区間において、ハイレベルの信号０Ｐを出力する。
【００２６】
その後、信号ＣＬＫ０がハイレベルになると、立ち上がりエッジ検出用ＦＦ１２１および立ち下がりエッジ検出用ＦＦ１２２がリセットされる。
次に、信号検出回路１０の動作を説明する。
【００２７】
図４は、信号検出回路の動作を示す図（タイミングチャート）である。
検出対象データは、クロックＣＬＫに同期しているため、正常なデータであればクロックＣＬＫの１周期内にて立ち上がりおよび立ち下がりが同時に発生することはない。よって、クロックＣＬＫの１周期内にてデータの立ち上がりおよび立ち下がりが同時に発生した場合、それはノイズとみなすことができる。
【００２８】
前述したように、また、図４に示すように、信号ＣＬＫ０は、クロックＣＬＫを二分周した信号であり、信号ＣＬＫ１８０は、信号ＣＬＫ０に対し位相が１８０°異なる信号である。
【００２９】
検出回路１２ａは、信号ＣＬＫ０がローレベルの区間（以下、検出区間（Ａ）とも言う）において、検出対象データの両エッジを検出する。また、検出回路１２ｂは、信号ＣＬＫ１８０がローレベルの区間（以下、検出区間（Ｂ）とも言う）において、検出対象データの両エッジを検出する。すなわち、信号ＣＬＫ０と信号ＣＬＫ１８０のいずれかが必ず検出区間となることによって、検出回路１２ａと検出回路１２ｂとによって、連続して検出対象データのノイズの発生を検出することができる。例えば、図４では、検出対象データに発生したノイズ＃１は、ＣＬＫ１８０がローレベルの間に両エッジが変化しているため、このノイズ＃１は、検出回路１２ｂによって検出される。また、ノイズ＃２は、ＣＬＫ０がローレベルの間に両エッジが変化しているため、このノイズ＃２は、検出回路１２ａによって検出される。
【００３０】
次に、信号検出回路１０の動作についてさらに詳しく説明する。
図５は、検出対象データにノイズが発生していない場合の信号検出回路の動作を示す図（タイミングチャート）である。なお、図５中、信号１８０Ｐは、検出回路１２ｂの立ち上がりエッジ検出用ＦＦのＱ端子から出力される信号であり、信号１８０Ｎは、検出回路１２ｂの立ち下がりエッジ検出用ＦＦのＱ端子から出力される信号である。また、信号ｃｈｅｃｋは、ＯＲ回路１３から出力される信号である。
【００３１】
図５では、検出区間Ａにおける検出対象データの立ち下がりにより、検出回路１２ａの立ち下がりエッジ検出用ＦＦ１２２がハイレベルの信号０Ｎを出力する。しかし、同じ検出区間Ａにおいて、検出対象データの立ち上がりはなく、立ち上がりエッジ検出用ＦＦ１２１が出力する信号０Ｐは、ローレベルのままである。従って、この検出区間Ａにおいては、ＡＮＤ回路１２４がローレベルの信号を出力し、信号ｃｈｅｃｋはローレベルのままである。その後、この検出区間Ａの終了により検出回路１２ａの立ち下がりエッジ検出用ＦＦ１２２はローレベルの信号０Ｎを出力する。
【００３２】
その後、検出区間Ｂにおける検出対象データの立ち上がりにより、検出回路１２ｂの立ち上がりエッジ検出用ＦＦがハイレベルの信号１８０Ｐを出力する。しかし、同じ検出区間Ｂにおいて、検出対象データの立ち下がりはなく、検出回路１２ｂの立ち下がりエッジ検出用ＦＦはローレベルのままである。従って、この検出区間Ｂにおいては、ＡＮＤ回路１２４がローレベルの信号を出力し、信号ｃｈｅｃｋはローレベルのままである。その後、この検出区間Ｂの終了により検出回路１２ｂの立ち上がりエッジ検出用ＦＦはローレベルの信号１８０Ｐを出力する。
【００３３】
このように、検出対象データが１クロック以内に変化していない場合、エラーは検出されない。
図６および図７は、検出対象データにノイズが発生した場合の信号検出回路の動作を示す図（タイミングチャート）である。
【００３４】
図６では、検出区間Ａにおける検出対象データの立ち下がりにより、検出回路１２ａの立ち下がりエッジ検出用ＦＦ１２２が、ハイレベルの信号０Ｎを出力する。また、同じ検出区間Ａにおいて、検出対象データの立ち上がりにより、立ち上がりエッジ検出用ＦＦ１２１もハイレベルの信号０Ｐを出力する。従って、この検出区間Ａにおいて、ＡＮＤ回路１２４がハイレベルの信号を出力し、ＯＲ回路１３もハイレベルの信号ｃｈｅｃｋを出力する。これにより、エラー検出用ＦＦ１４は信号Ｅｒｒｏｒを出力する。その後、任意のタイミングでクリアパルスがエラー検出用ＦＦ１４に入力されることにより、エラー検出が解除される。
【００３５】
また、図７では、検出区間Ｂにおける検出対象データの立ち下がりにより、検出回路１２ｂの立ち下がりエッジ検出用ＦＦがハイレベルの信号１８０Ｎを出力する。また、同じ検出区間Ｂにおいて、検出対象データの立ち上がりにより、検出回路１２ｂの立ち上がりエッジ検出用ＦＦもハイレベルの信号１８０Ｐを出力する。従って、この検出区間Ｂにおいて、ＡＮＤ回路１２４がハイレベルの信号を出力し、ＯＲ回路１３もハイレベルの信号ｃｈｅｃｋを出力する。これにより、エラー検出用ＦＦ１４は信号Ｅｒｒｏｒを出力する。その後、任意のタイミングでクリアパルスがエラー検出用ＦＦ１４に入力されることにより、エラー検出が解除される。
【００３６】
以上述べたように、本実施の形態の信号検出回路１０によれば、分周回路１１がクロックＣＬＫから位相の異なる２つの信号ＣＬＫ０、ＣＬＫ１８０を生成し、検出回路１２ａ、１２ｂが、それぞれ検出区間Ａ、検出区間Ｂにおいて検出対象データの両エッジを検出するようにしたので、クロックＣＬＫ間の１ＣＬＫに満たない信号の変化を確実に検出することができる。また、アナログ回路が適用できない開発環境にも適用することができる。
【００３７】
また、分周回路１１が、位相が１８０°異なる２つの信号ＣＬＫ０、ＣＬＫ１８０を生成するようにしたので、連続して検出対象信号の変化を検出することができる。また、検出回路の個数を少なくすることができる。
【００３８】
また、分周回路１１が２分周の信号ＣＬＫ０、ＣＬＫ１８０を生成するようにしたので、検出対象データのクロックＣＬＫ１周期内での立ち上がりおよび立ち下がりの変化を確実に検出することができる。
【００３９】
次に、第２の実施の形態の信号検出回路について説明する。
図８は、第２の実施の形態の信号検出回路を示すブロック図である。
以下、第２の実施の形態の信号検出回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００４０】
図８に示す第２の実施の形態の信号検出回路１０ａは、分周回路１１の代わりに分周回路１１ａを有し、ＯＲ回路１３の代わりにＯＲ回路１３ａを有している。また、信号検出回路１０ａは、検出回路１２ｃ、１２ｄをさらに有している。
【００４１】
分周回路１１ａは、クロック信号ＣＬＫを２分周し、位相が９０°ずつ異なる４つの信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成する。
検出回路１２ａ〜１２ｄは、それぞれ等しい構成をなしている。
【００４２】
検出回路１２ａには、信号ＣＬＫ０が入力され、検出回路１２ｃには、信号ＣＬＫ９０が入力され、検出回路１２ｂには、信号ＣＬＫ１８０が入力され、検出回路１２ｄには、信号ＣＬＫ２７０が入力される。
【００４３】
検出回路１２ｃは、信号ＣＬＫ９０がローレベルの区間において、入力された検出対象データに生じたノイズを検出するよう構成されており、ノイズを検出すると、その検出結果をＯＲ回路１３ａに出力する。
【００４４】
検出回路１２ｄは、信号ＣＬＫ２７０がローレベルの区間において、入力された検出対象データに生じたノイズを検出するよう構成されており、ノイズを検出すると、その検出結果をＯＲ回路１３ａに出力する。
【００４５】
ＯＲ回路１３ａは、検出回路１２ａ〜１２ｄの検出結果（出力信号）のＯＲ（論理和）を取り、エラー検出用ＦＦ１４に出力する。
次に、信号検出回路１０ａの動作を説明する。
【００４６】
図９は、第２の実施の形態の信号検出回路の動作を示す図（タイミングチャート）である。
前述したように、また、図９に示すように、信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、それぞれクロックＣＬＫを２分周した信号であり、信号ＣＬＫ９０は、信号ＣＬＫ０に対し位相が９０°異なる信号であり、信号ＣＬＫ１８０は、信号ＣＬＫ０に対し位相が１８０°異なる信号であり、信号ＣＬＫ２７０は、信号ＣＬＫ０に対し位相が２７０°異なる信号である。このため、信号ＣＬＫ９０がローレベルの区間（以下、検出区間（Ｃ）とも言う）は、検出区間（Ａ）と検出区間（Ｂ）との間にまたがっており、信号ＣＬＫ２７０がローレベルの区間（以下、検出区間（Ｄ）とも言う）は、検出区間（Ｂ）と検出区間（Ａ）との間にまたがっている。
【００４７】
図９では、検出対象データに発生したノイズ＃３は、ＣＬＫ１８０およびＣＬＫ２７０がローレベルの間に両エッジが変化しているため、このノイズ＃３は、検出回路１２ｃおよび検出回路１２ｄによって検出される。また、ノイズ＃４は、ＣＬＫ０がローレベルの間に両エッジが変化しているため、このノイズ＃４は、検出回路１２ａによって検出される。
【００４８】
図１０は、検出対象データにノイズが発生した場合の信号検出回路の動作を示す図（タイミングチャート）である。なお、図１０中、信号９０Ｐは、検出回路１２ｃの立ち上がりエッジ検出用ＦＦのＱ端子から出力される信号であり、信号９０Ｎは、検出回路１２ｃの立ち上がりエッジ検出用ＦＦのＱ端子から出力される信号である。また、信号２７０Ｐは、検出回路１２ｄの立ち上がりエッジ検出用ＦＦのＱ端子から出力される信号であり、信号２７０Ｎは、検出回路１２ｄの立ち下がりエッジ検出用ＦＦのＱ端子から出力される信号である。
【００４９】
図１０では、検出区間Ａおよび検出区間Ｃにおける検出対象データの立ち下がりにより、検出回路１２ａの立ち下がりエッジ検出用ＦＦ１２２がハイレベルの信号０Ｎを出力し、検出回路１２ｃの立ち下がりエッジ検出用ＦＦがハイレベルの信号９０Ｎを出力する。
【００５０】
また、検出区間Ｃおよび検出区間Ｂにおける検出対象データの立ち上がりにより、検出回路１２ｃの立ち上がりエッジ検出用ＦＦがハイレベルの信号９０Ｐを出力し、検出回路１２ｂの立ち上がりエッジ検出用ＦＦがハイレベルの信号１８０Ｐを出力する。
【００５１】
ここで、同じ検出区間Ａにおいて検出対象データの立ち上がりはなく、検出回路１２ａの立ち上がりエッジ検出用ＦＦ１２１が出力する信号０Ｐは、ローレベルのままである。従って、検出回路１２ａでは、検出対象データのノイズは、検出されない。
【００５２】
また、同じ検出区間Ｂにおいて検出対象データの立ち下がりはなく、検出回路１２ｂの立ち上がりエッジ検出用ＦＦが出力する信号１８０Ｎは、ローレベルのままである。従って、検出回路１２ｂでは、検出対象データのノイズは、検出されない。
【００５３】
一方、同じ検出区間Ｃにおいて、検出対象データの立ち下がり、立ち上がりにより、検出回路１２ｃのＡＮＤ回路がハイレベルの信号を出力し、ＯＲ回路１３ａもハイレベルの信号ｃｈｅｃｋを出力する。これにより、エラー検出用ＦＦ１４は信号Ｅｒｒｏｒを出力する。その後、任意のタイミングでクリアパルスがエラー検出用ＦＦ１４に入力されることにより、エラー検出が解除される。
【００５４】
この第２の実施の形態の信号検出回路１０ａによれば、第１の実施の形態の信号検出回路１０と同様の効果が得られる。
そして、第２の実施の形態の信号検出回路１０ａによれば、さらに、検出区間Ａおよび検出区間Ｂをまたぐようなノイズが発生した場合、すなわち、クロックＣＬＫの立ち上がりエッジ、立ち下がりエッジをまたぐようなノイズが発生した場合においてもノイズ検出を行うことができるため、さらに、高精度のノイズ検出を行うことができる。
【００５５】
以上、本発明の信号検出回路、半導体装置および信号検出方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００５６】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、本発明の用途は特に限定されないが、例えば、ＬＳＩ内部の同期信号に接続される信号のノイズ検出、特に、マイクロコントローラ等のノイズ検出等に用いることができる。
【００５７】
（付記１）  同期信号に同期する検出対象信号の変化を検出する信号検出回路において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する分周回路と、
前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する少なくとも２つの検出回路と、
を有することを特徴とする信号検出回路。
【００５８】
（付記２）  前記検出回路は、前記分周信号の個数に応じて設けられていることを特徴とする付記１記載の信号検出回路。
（付記３）  前記分周回路は、前記検出回路のうち少なくとも１つが前記信号検出区間となる前記分周信号を生成することを特徴とする付記１記載の信号検出回路。
【００５９】
（付記４）  前記分周回路は、位相が１８０°異なる２つの分周信号を生成することを特徴とする付記１記載の信号検出回路。
（付記５）  前記分周回路は、２分周の前記分周信号を生成することを特徴とする付記１記載の信号検出回路。
【００６０】
（付記６）  前記分周回路は、前記信号検出区間が重複する前記分周信号を生成することを特徴とする付記１記載の信号検出回路。
（付記７）  同期信号に同期する検出対象信号の変化を検出する半導体装置において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成する分周回路と、前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する少なくとも２つの検出回路と、を有する信号検出回路、
を備えることを特徴とする半導体装置。
【００６１】
（付記８）  同期信号に同期する検出対象信号の変化を検出する信号検出方法において、
前記同期信号を分周して位相の異なる少なくとも２つの分周信号を生成し、
前記各分周信号のハイレベル区間またはローレベル区間のいずれか一方を信号検出区間とし、前記信号検出区間それぞれにおいて前記検出対象信号の立ち上がりエッジおよび立ち下がりエッジの変化を検出する、
ことを特徴とする信号検出方法。
【図面の簡単な説明】
【００６２】
【図１】本発明の概要を示す図である。
【図２】第１の実施の形態の信号検出回路の構成を示すブロック図である。
【図３】検出回路の内部構成を示すブロック図である。
【図４】信号検出回路の動作を示す図（タイミングチャート）である。
【図５】検出対象データにノイズが発生していない場合の信号検出回路の動作を示す図（タイミングチャート）である。
【図６】検出対象データにノイズが発生した場合の信号検出回路の動作を示す図（タイミングチャート）である。
【図７】検出対象データにノイズが発生した場合の信号検出回路の動作を示す図（タイミングチャート）である。
【図８】第２の実施の形態の信号検出回路を示すブロック図である。
【図９】第２の実施の形態の信号検出回路の動作を示す図（タイミングチャート）である。
【図１０】検出対象データにノイズが発生した場合の信号検出回路の動作を示す図（タイミングチャート）である。
【符号の説明】
【００６３】
１、１０、１０ａ  信号検出回路
２、１１、１１ａ  分周回路
３ａ、３ｂ、１２ａ〜１２ｄ  検出回路
１３、１３ａ  ＯＲ回路
１４  エラー検出用ＦＦ
１２１  立ち上がりエッジ検出用ＦＦ
１２２  立ち下がりエッジ検出用ＦＦ
１２３  インバータ回路
１２４  ＡＮＤ回路
【図１】
2009089293.tif 000003
【図２】
2009089293.tif 000004
【図３】
2009089293.tif 000005
【図４】
2009089293.tif 000006
【図５】
2009089293.tif 000007
【図６】
2009089293.tif 000008
【図７】
2009089293.tif 000009
【図８】
2009089293.tif 000010
【図９】
2009089293.tif 000011
【図１０】
2009089293.tif 000012