(57)【要約】【課題】積層ゲート電極間に自己整合的なコンタクト構造を適用した場合に、側壁絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できるようにする。【解決手段】ＲＴＯ膜１１が、制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁に沿って形成されている。シリコン窒化膜１３がゲート電極ＭＧ１、ＭＧ２の上面および側面、ＲＴＯ膜１１の上端１１ａおよび側面を覆うように形成されている。コンタクトホールＤＨが、シリコン窒化膜１３の外面に沿ってシリコン基板２の上面上に至るまで形成されている。【選択図】図３
2009231565.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜、複数の制御ゲート電極、複数のキャップ絶縁膜を順に積層した複数の積層ゲート電極を形成する工程と、
前記複数の積層ゲート電極をＲＴＯ(Rapid Thermal Oxide)処理して前記複数の制御ゲート電極、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜の側壁に沿って当該ＲＴＯによる第１絶縁膜を形成する工程と、
前記第１絶縁膜および複数の積層ゲート電極を覆うように前記キャップ絶縁膜と同種材料による第２絶縁膜を形成する工程であって、前記第１絶縁膜との間でエッチング時の高選択可能な材料で第２絶縁膜を形成する工程と、
前記キャップ絶縁膜、並びに、前記第１および第２絶縁膜の内側に位置して前記キャップ絶縁膜との間でエッチング時の高選択可能な材料で電極間絶縁膜を形成する工程と、
前記キャップ絶縁膜に対して高選択性を有する条件下で前記電極間絶縁膜をエッチング処理することで、前記積層ゲート電極を覆う第２絶縁膜が前記第１絶縁膜の上端を覆うように前記第２絶縁膜を残留させながら自己整合的にコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１絶縁膜を、その上端が第２のゲート絶縁膜の上面より上方でかつ前記制御ゲート電極の上面付近よりも下方に位置するように形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１絶縁膜を形成する工程と前記第２絶縁膜を形成する工程との間に、前記積層ゲート電極および当該積層ゲート電極の側壁に沿って形成された第１絶縁膜を覆うように当該第１絶縁膜と同種材料により第３絶縁膜を形成する工程と、
前記複数の積層ゲート電極間の第３絶縁膜の内側に犠牲層を形成する工程と、
前記犠牲層をマスクとして第３絶縁膜の上端が前記第１絶縁膜の上端を覆うように前記第３絶縁膜の上側部をエッチング処理する工程とを備え、
前記自己整合的にコンタクトホールを形成する工程では、前記積層ゲート電極を覆う第２絶縁膜が前記第３絶縁膜の上端を覆うように残留させながら形成することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上にそれぞれ形成された複数の第２のゲート絶縁膜と、前記複数の第２のゲート絶縁膜上にそれぞれ形成された複数の制御ゲート電極と、前記複数の制御ゲート電極上における一部断面において上側肩部が欠落してそれぞれ形成された複数のキャップ絶縁膜とからなる複数の積層ゲート電極と、
前記複数の積層ゲート電極を構成する複数の浮遊ゲート電極および複数の第２のゲート絶縁膜の側壁に沿って形成されたＲＴＯ膜からなる側壁絶縁膜であって、上端高さが前記制御ゲート電極の上面付近より下方で前記制御ゲート電極の下面より上方に位置して形成された側壁絶縁膜と、
前記複数の積層ゲート電極の側壁絶縁膜間に形成され前記側壁絶縁膜を覆うように形成されたバリア膜と、
前記複数の積層ゲート電極の側壁絶縁膜間のバリア膜の内側に形成されたコンタクトプラグであって、その下側面が前記キャップ絶縁膜の欠落面および前記バリア膜の外面に沿って形成され前記半導体基板上面上に至るまで自己整合的に湾曲形成されたコンタクトプラグとを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記バリア膜がシリコン窒化膜により構成され、
前記コンタクトプラグと前記複数の積層ゲート電極との各側壁間には前記側壁絶縁膜および前記バリア膜のみが形成されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極をゲート絶縁膜で挟んだ積層ゲート電極構造を備えた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の技術分野においては、従来より、設計ルールの縮小化、素子の微細化の傾向が顕著になっている。不揮発性半導体記憶装置は、一般に、半導体基板上に第１のゲート絶縁膜を介して浮遊ゲート電極および制御ゲート電極を第２のゲート絶縁膜で挟んでさらにその上にキャップ絶縁膜を積層した積層ゲート電極がマトリクス状に配設され、それらの積層ゲート電極の両脇にソース／ドレイン領域が半導体基板の表層に形成されることによって構成されている（例えば、特許文献１参照）。この特許文献１記載の技術によれば、ＮＯＲ型のフラッシュメモリ装置について、二酸化シリコン膜によるゲートバリア膜が積層ゲート電極の側壁に沿って形成されている。また、コンタクトバリア膜が窒化物系絶縁膜によって積層ゲート電極の側壁に直接形成されている形態も開示されている。
【０００３】
上記特許文献１記載の技術思想に示されるように、半導体基板表層に形成されたソース／ドレイン領域との間で電気的な結合を得るためには、各積層ゲート電極間に例えばＢＰＳＧによる電極間絶縁膜を埋込んだ後、コンタクトプラグを当該複数の積層ゲート電極間に形成する。近年の設計ルールの縮小化に伴い、隣り合う複数のメモリセルゲート電極幅およびそのゲート電極間の間隔が格段に狭くなってきており、このコンタクトプラグを形成するためセルフアラインコンタクト（ＳＡＣ）構造を適用すると良い。
【０００４】
しかしながら、特許文献１に開示されているように、セルフアラインコンタクト構造を適用した領域において、コンタクトバリア膜が窒化物系絶縁膜によってゲート絶縁膜の側壁に沿って直接形成されていると、当該ゲート絶縁膜の信頼性が劣るため好ましくない。
【特許文献１】特開２００２−５７２３０号公報（００８１段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、積層ゲート電極間に自己整合的なコンタクト構造を適用した場合に、ゲート絶縁膜の信頼性を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜、複数の制御ゲート電極、複数のキャップ絶縁膜を順に積層した複数の積層ゲート電極を形成する工程と、前記複数の積層ゲート電極をＲＴＯ(Rapid Thermal Oxide)処理して前記複数の制御ゲート電極、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜の側壁に沿って当該ＲＴＯによる第１絶縁膜を形成する工程と、前記第１絶縁膜および複数の積層ゲート電極を覆うように前記キャップ絶縁膜と同種材料による第２絶縁膜を形成する工程であって、前記第１絶縁膜との間でエッチング時の高選択可能な材料で第２絶縁膜を形成する工程と、前記キャップ絶縁膜、並びに、前記第１および第２絶縁膜の内側に位置して前記キャップ絶縁膜との間でエッチング時の高選択可能な材料で電極間絶縁膜を形成する工程と、前記キャップ絶縁膜に対して高選択性を有する条件下で前記電極間絶縁膜をエッチング処理することで、前記積層ゲート電極を覆う第２絶縁膜が前記第１絶縁膜の上端を覆うように前記第２絶縁膜を残留させながら自己整合的にコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程とを備えている。
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上にそれぞれ形成された複数の第２のゲート絶縁膜と、前記複数の第２のゲート絶縁膜上にそれぞれ形成された複数の制御ゲート電極と、前記複数の制御ゲート電極上における一部断面において上側肩部が欠落してそれぞれ形成された複数のキャップ絶縁膜とからなる複数の積層ゲート電極と、前記複数の積層ゲート電極を構成する複数の浮遊ゲート電極および複数の第２のゲート絶縁膜の側壁に沿って形成されたＲＴＯ膜からなる側壁絶縁膜であって、上端高さが前記制御ゲート電極の上面付近より下方で前記制御ゲート電極の下面より上方に位置して形成された側壁絶縁膜と、前記複数の積層ゲート電極の側壁絶縁膜間に形成され前記側壁絶縁膜を覆うように形成されたバリア膜と、前記複数の積層ゲート電極の側壁絶縁膜間のバリア膜の内側に形成されたコンタクトプラグであって、その下側面が前記キャップ絶縁膜の欠落面および前記バリア膜の外面に沿って形成され前記半導体基板上面上に至るまで自己整合的に湾曲形成されたコンタクトプラグとを備えている。
【発明の効果】
【０００８】
本発明の一態様によれば、積層ゲート電極間に自己整合的なコンタクト構造を適用した場合に、ゲート絶縁膜の信頼性を向上できる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の不揮発性半導体記憶装置をＮＯＲ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。なお、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＯＲ型のフラッシュメモリ装置を構成するセルアレイの一部の電気的構成の等価回路図を示しており、図２は、図１に示す電気的構成に対応した部分についての平面図を示している。ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示せず）とに区画されており、メモリセル領域Ｍに形成されるメモリセルアレイ（以下セルアレイ）Ａｒを周辺回路領域の周辺回路によって駆動するように構成されている。
【００１１】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、Ｔｍ２と略す）がＸＹ方向（シリコン基板２の表面内方向）に対してマトリクス状に配列されることによって構成される。なお、トランジスタＴｍ１およびＴｍ２は説明の便宜上別符号を付しているが、ほぼ同一構造で構成されている。ここで、Ｘ方向およびＹ方向は、シリコン基板２（図２参照）の表面内において互いに直交交差する方向である。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一組）のトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一組のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用している。当該ドレイン領域は、Ｙ方向に延びるビット線ＢＬに電気的に接続されている。
【００１３】
これらの一組のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線（データ線）ＢＬに共通接続されている。尚、Ｙ方向に隣り合う２対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に行列状に配列されており、メモリセル領域ＭのセルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬはＸ方向に互いに同一間隔で形成されており、複数のビット線ＢＬ間には、複数の所定本数毎にメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬはソース電位となるソース線である。
【００１６】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート（制御ゲート電極ＣＧ（図３参照）がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延伸されている。
【００１７】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソース（ソース領域２ｂ（図３参照））がＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ２に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００１８】
図２に示すように、ワード線ＷＬ１とビット線ＢＬとの交差領域には、トランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、トランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２はＸＹ方向に配列されている。
【００１９】
図１および図２に示すように、Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１−ＭＧ１間においてそのＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２−ＭＧ２間においてそのＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２０】
図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。図２および図３に示すように、隣り合うワード線ＷＬ１およびＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインコンタクトＤＣおよびドレインヴィアプラグＤＶが積層形成されている。これらのドレインコンタクトＤＣおよびドレインヴィアプラグＤＶは、シリコン基板２の直上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ（図３参照）とその縦方向の上方に配設されるビット線ＢＬとを電気的および構造的に接続するために設けられている。
【００２１】
メモリセル領域Ｍ内においては、シリコン基板２に対してＺ方向に多層構造で構成されており、下層側から上層側にかけて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４の多層構造を具備して構成されている。
【００２２】
尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられる。これらの層（１）〜（４）内には、以下に示す電気的導電要素が構成されている。
【００２３】
（１）表層ＬＹ１
ドレイン領域２ａ、ソース領域２ｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ローカルソース線ＬＳＬ１、ローカルソース線ＬＳＬ２（図３には図示せず）
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタのゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ、シリコン窒化膜１０）、メモリセルトランジスタのゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ、シリコン窒化膜１０）
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ（図３には図示せず）
以下、トランジスタＴｍ１の断面構造を説明する。尚、図２および図３に示すように、トランジスタＴｍ２は、トランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１、Ｔｍ２の具体的な構造説明を並行して行う。
【００２４】
図４は、図２のＢ−Ｂ線に沿う特にゲート電極の構造断面について模式的に示している。図４に示すように、半導体基板としてのｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３は、Ｙ方向に沿って形成されており、シリコン基板２の素子領域（アクティブエリア）ＳａをＸ方向に区画している。これらの素子領域Ｓａは、図３に示すように、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ、ソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。
【００２５】
図４に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、シリコン基板２の表面より上方に突出して構成されている。素子分離溝３によって区画されたシリコン基板２の素子領域Ｓａ上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、所定膜厚のシリコン酸化膜により形成され、トンネル絶縁膜として機能する膜である。
【００２６】
ゲート絶縁膜５上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンによる不純物がドープされた非晶質シリコンが多結晶化して構成されたものであり、その上面は素子分離絶縁膜４の上面よりも高く位置するように所定膜厚で構成されている。この多結晶シリコン層６は、Ｘ方向断面において素子分離絶縁膜４の側面と面一に自己整合的に形成され、トランジスタＴｍ１の浮遊ゲート電極ＦＧとして構成される。
【００２７】
多結晶シリコン層６の上面および上側面ならびに素子分離絶縁膜４の上面上を連続的に沿ってゲート間絶縁膜７が形成されている。このゲート間絶縁膜７は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造膜）等により構成され、第２のゲート絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として構成される。
【００２８】
このゲート間絶縁膜７の上には多結晶シリコン層８が形成されている。この多結晶シリコン層８は、リンによる不純物がドープされた非晶質シリコンが熱処理されて多結晶化して構成された層として構成されている。
【００２９】
この多結晶シリコン層８の上にはタングステンなどの金属によるシリサイド膜９が形成され、当該層８および９によって制御ゲート電極ＣＧが構成されている。この制御ゲート電極ＣＧの上にはキャップ絶縁膜としてシリコン窒化膜１０が形成されている。図３に示す断面においては、シリコン窒化膜１０は、Ｙ方向上側端部となる上側肩部１０ａが欠落した所謂「凸型形状」に構成されている。
【００３０】
このようにして、シリコン基板２上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ、シリコン窒化膜１０の積層構造によって積層ゲート電極ＭＧ１が構成されている。積層ゲート電極ＭＧ１の上にはシリコン窒化膜１３、シリコン酸化膜１４、ビット線ＢＬが積層されている。
【００３１】
また、図３に示すように、積層ゲート電極ＭＧ１を構成する浮遊ゲート電極ＦＧ（６）、ゲート間絶縁膜７、制御ゲート電極ＣＧ（８、９）の側壁には、ＲＴＯ（Rapid Thermal Oxidation）処理により形成されたＲＴＯ膜１１がシリコン酸化膜、側壁絶縁膜として構成されている。このＲＴＯ膜１１は、積層ゲート電極ＭＧ１の側壁保護用に設けられている。ＲＴＯ膜１１は、その上端１１ａがゲート間絶縁膜７の上面より上方で且つシリサイド膜９の上面以下の位置になるように構成されている。
【００３２】
シリコン基板２の表層においてゲート電極ＭＧ１のＹ方向両脇には、一方にドレイン領域２ａが形成され、他方にソース領域２ｂが形成されている。これらのドレイン／ソース領域２ａおよび２ｂ上には、ゲート絶縁膜５を介してシリコン酸化膜１２が形成されている。シリコン酸化膜１２は、ゲート電極ＭＧ１の側壁に形成されたＲＴＯ膜１１の外側面上および上面上に沿って当該ＲＴＯ膜１１の外面を覆うように形成されると共に、ゲート絶縁膜５の上面上に沿って形成されている。
【００３３】
このシリコン酸化膜１２の上面上および側面上には当該シリコン酸化膜１２を覆うようにシリコン窒化膜１３が形成されている。このシリコン窒化膜１３はシリコン酸化膜１２の上面上および外側面上に沿って形成されている。また、このシリコン窒化膜１３は、シリコン窒化膜１０の凸型中央上面上にも形成されている。これらのシリコン窒化膜１３は同一工程にて成膜されるため、同一符号を付している。シリコン窒化膜１０の凸型中央上面上に形成されたシリコン窒化膜１３の上にはＴＥＯＳガスによりプラズマＣＶＤ法により成膜されたシリコン酸化膜１４が形成されている。このシリコン酸化膜１４は、ゲート電極ＭＧ１の上層領域における層間絶縁膜、プラグ間絶縁膜を構成する。
【００３４】
図３に示すドレイン側においては、ゲート電極ＭＧ１−ＭＧ１間のシリコン窒化膜１３の内側にドレインコンタクトＤＣが構成されている。このドレインコンタクトＤＣは、シリコン基板２のドレイン領域２ａ直上に位置して形成されている。このドレインコンタクトＤＣは、シリコン酸化膜１２の側面上および上面上に沿って形成されたシリコン窒化膜１３の内側に沿って形成されている。このドレインコンタクトＤＣは、その上部がシリコン酸化膜１４の側面、シリコン窒化膜１０上のシリコン窒化膜１３の側面、シリコン窒化膜１０の上側面（欠落面）に沿って形成されている。
【００３５】
図２に示すように、これらのドレインコンタクトＤＣはＸ方向に並設されている。これらのドレインコンタクトＤＣは、図３に示すように、タングステン（Ｗ）層１６と、当該タングステン層１６の下面および側面を覆うように形成されたチタン（Ｔｉ）等によるバリアメタル膜１７とにより金属配線層として構成される。
【００３６】
図示しないが、ソース側においては、ソース領域２ｂが素子分離絶縁膜４を挟んでＸ方向に複数並設されている。図３に示すように、これらのソース領域２ｂ上にローカルソース線ＬＳＬ１が形成されている。このローカルソース線ＬＳＬ１は、ソース領域２ｂ直上からＺ方向に沿ってシリコン酸化膜１４の上面高さに至るまで延伸され、図３の掲載面に対して垂直方向となるＸ方向に沿って延伸されている。
【００３７】
このローカルソース線ＬＳＬ１は、図２に示すように、それぞれＸ方向に複数設けられたソース領域２ｂ上を連結して渡り、当該複数のソース領域２ｂに対して構造的および電気的に接続して構成されている。このローカルソース線ＬＳＬ１は、それぞれ複数の素子領域Ｓａおよび素子分離領域Ｓｂの上を跨いでＸ方向に沿って形成されている。
【００３８】
シリコン酸化膜１４の上面上、ローカルソース線ＬＳＬ１の上面上には、シリコン酸化膜１５が層間絶縁膜として形成されている。このシリコン酸化膜１５には、ドレインコンタクトＤＣの上面上に通ずるヴィアホールが形成されており、ヴィアホールの内面に沿ってバリアメタル膜１８が形成され当該バリアメタル膜１８の内側に金属層１９が形成されることによってドレインヴィアプラグＤＶが形成されている。ドレインヴィアプラグＤＶの上にはビット線ＢＬがＹ方向に沿って構成されている。
【００３９】
図５は、図２のＲ領域（ドレインコンタクトＤＣの形成領域およびその周辺）の斜視図を模式的に示している。この図５においては説明を簡略化するためドレインコンタクトＤＣ周辺に設けられるシリコン窒化膜１２、シリコン酸化膜１３等については図示していない。ドレインコンタクトＤＣの周辺（図２のＸ方向脇）にはＢＰＳＧ（Boro-phospho silicate glass）膜２１が電極間絶縁膜として埋込まれている。尚、図５においては、ＢＰＳＧ膜２１はその形成領域中に符号のみで表しており図示を省略している。このＢＰＳＧ膜２１は、ＴＥＯＳによるシリコン酸化膜などよりも埋込性の良い膜であり、ゲート電極ＭＧ１の側方に位置して形成されている。
【００４０】
図２に示すように、ドレインコンタクトＤＣは、Ｙ方向に隣接したゲート電極ＭＧ１、ＭＧ２上に張り出して上面がＹ方向に長径でＸ方向に短径な楕円形状に構成されている。図５に示すように、ドレインコンタクトＤＣは、ＢＰＳＧ膜２１中の隣り合うゲート電極ＭＧ１−ＭＧ２間に位置して形成されており、その下側面がシリコン窒化膜１０の上側肩部１０ａの欠落部分の外面に沿って形成されると共に、図３に示すように、ＲＴＯ膜１１の上端１１ａを覆うように形成されたシリコン窒化膜１２の上端１２ａの外面に沿って形成されている。
【００４１】
また、ドレインコンタクトＤＣは、その下側面が前記欠落部分からシリコン基板２の上面上に至るまで湾曲形成されている。また、図２および図５に示すように、ドレインコンタクトＤＣは、その下端面が矩形枠状に構成されておりＸ方向の一部が素子分離絶縁膜４の上部４ａの上面の一部に載置するように構成されている。このようにしてドレインコンタクトＤＣは自己整合的に形成されている。
【００４２】
上記構造の製造方法について説明する。図６〜図９は、一製造工程における断面を図２のＢ−Ｂ線に沿って模式的に示している。尚、図示しないその他の領域を形成するのに必要な工程があれば付加しても良い。
【００４３】
図６に示すように、ｐ型のシリコン基板２にウェルやチャネル形成のためのイオン注入を行った後、当該シリコン基板２上を熱酸化処理することでゲート絶縁膜５を形成し、減圧ＣＶＤ法により非晶質シリコンを堆積する。この非晶質シリコンは後の熱処理によって多結晶化するため、図中には多結晶シリコン層６として示している。次に、減圧ＣＶＤ法によりシリコン窒化膜２３、シリコン酸化膜２４を順次堆積する。
【００４４】
次に、フォトレジスト（図示せず）を塗布し、フォトレジストを通常の光蝕刻法により所望形状にパターンニングし、当該フォトレジストをマスクとして、図７に示すように、シリコン酸化膜２４、シリコン窒化膜２３を異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）により加工し、酸素（Ｏ２）プラズマ中にさらすことでフォトレジストを除去し、シリコン酸化膜２４をマスクとして多結晶シリコン層６、ゲート絶縁膜５、シリコン基板２の上部に素子分離溝３を形成する。
【００４５】
次に、図８に示すように、素子分離溝３内にシリコン酸化膜により素子分離絶縁膜４を形成し、シリコン窒化膜２３をストッパとしてＣＭＰ（Chemical Mechanical Polish）法により素子分離絶縁膜４を平坦化処理し、素子分離絶縁膜４の上面高さをゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置するようにエッチングして高さを調整し、燐酸処理によりシリコン窒化膜２３を除去する。
【００４６】
次に、図９に示すように、ＣＶＤ法によりゲート間絶縁膜７としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層膜）を堆積し、リン等の不純物がドープされた非晶質シリコンを堆積する。この非晶質シリコンは後に熱処理されることによって多結晶シリコン層８として変成される。次に、多結晶シリコン層８の上部をタングステンなどの金属によってシリサイド化してシリサイド膜９を形成し、さらにその上にシリコン窒化膜１０を堆積する。次に、ＣＶＤ法によりシリコン窒化膜１０の上にシリコン酸化膜２５を堆積する。
【００４７】
このシリコン酸化膜２５は、シリコン窒化膜１０の上側肩部１０ａ（図３参照）の保護膜として使用されるものであり、自己整合的にコンタクトホールＤＨを形成する前に行われる各種エッチング処理（例えば後述の図１１、図１６参照）からシリコン窒化膜１０の上側肩部１０ａを保護するために設けられる。
【００４８】
図１０は、この時点における図２のＲ領域およびその周辺の斜視図を模式的に示している。この時点では、前述した図１０に示す積層構造がＹ方向に沿って同一構造で形成されている。次に、シリコン酸化膜２５の上にフォトレジスト（図示せず）を塗布し、当該フォトレジストをパターンニングし、当該レジストのマスクパターンをマスクとしてシリコン酸化膜２５をＲＩＥ法により除去処理加工しマスクパターンを除去する。
【００４９】
次に、図１１に示すように、シリコン酸化膜２５をマスクとしてシリコン酸化膜１０、シリサイド膜９、多結晶シリコン層８、ゲート間絶縁膜７、多結晶シリコン層６をＲＩＥ法により順次除去処理してＸ方向に沿って溝加工し、各ゲート電極ＭＧ１およびＭＧ２を互いに分断する。
【００５０】
図１２〜図２１は、一製造段階における図２のＡ−Ａ線に沿う断面を模式的に示している。これらの図１２〜図２１は図１１の工程断面に続く工程を表す図である。
図１２に示すように、分断加工された各ゲート電極ＭＧ１およびＭＧ２をＲＴＯ（Rapid Thermal Oxide）処理により酸化し、ＲＴＯ膜１１を形成する。このＲＴＯ処理は、シリサイド膜９の側壁異常酸化を防止するための処理である。このＲＴＯ膜１１を形成することによってシリコン窒化膜１０の側壁の酸化を極力防ぎながら、ゲート電極ＭＧ１およびＭＧ２の側壁（特にシリサイド膜９の側壁やゲート間絶縁膜７の側壁）を保護することができる。このＲＴＯ処理によるＲＴＯ膜１１は、その上端１１ａがシリサイド膜９の上面とシリコン窒化膜１０との間の界面付近に位置するように形成される。
【００５１】
次に、図１３に示すように、ＴＥＯＳガスを用いて減圧ＣＶＤ法によりシリコン酸化膜１２を成膜する。このシリコン酸化膜１２は、ゲート電極ＭＧ１およびＭＧ２およびＲＴＯ膜１１およびその上端１１ａを覆うように形成される。シリコン酸化膜１２は、半導体ウェハ面に形成される各トランジスタのＬＤＤ（Lightly Doped Drain）形成のためのスペーサ加工時のストッパ絶縁膜として設けられている。尚、当該工程説明図中においてスペーサ用の絶縁膜はメモリセル領域Ｍでは除去処理されるため図示していない。この図１３に示す工程前後において、ソース／ドレイン領域２ａ、２ｂを形成するための低濃度および高濃度のｎ型不純物のイオン注入が行われる。尚、これらの不純物は後の熱処理により活性化される。
【００５２】
次に、図１４に示すように、シリコン酸化膜１２上にレジスト等の犠牲層２６をシリコン基板２のウェハ全面に塗布する。この犠牲層２６は、シリコン酸化膜２５に対して高選択比であると共に、後に剥離可能な材料であればどのような材料を用いても良い。
【００５３】
次に、図１５に示すように、シリサイド膜９の上面より上方で且つシリコン窒化膜１０の上面より下方に位置するように犠牲層２６の上面位置を調整する。この調整方法は、ＣＤＥなどのエッチング処理により行う。
【００５４】
次に、図１６に示すように、犠牲層２６に対して高選択性を有する条件下でフッ酸系のウェットエッチングなどによりシリコン窒化膜１０の側壁面に沿って形成されたシリコン酸化膜１２の上側部１２ｂと、シリコン窒化膜１０の上に形成されたシリコン酸化膜２５とを同時に選択的に除去処理する。
【００５５】
エッチング処理時間を調整して除去処理することで、シリコン酸化膜１２は、その上端１２ａの高さがシリサイド膜９の上面（シリコン窒化膜１０の下面）より上方で且つシリコン窒化膜１０の上面より下方に位置するように調整される。さらに具体的には、上端１２ａの高さがシリコン窒化膜１０の高さ方向中央部より下方の低い位置に調整される。尚、この高さは、ゲート間絶縁膜７の上面より上方で且つシリコン窒化膜１０の下端部付近であれば設計の範囲内で適宜調整しても良い。本実施形態においては、シリコン窒化膜１０とシリサイド膜９との界面付近に調整している。
【００５６】
このようにして、シリコン窒化膜１０上のシリコン酸化膜２５を剥離すると同時にシリコン窒化膜１０の上部側面に沿って形成されたシリコン酸化膜１２を剥離することができる。これにより、ゲート電極ＭＧ１およびＭＧ２を構成する各層６〜９の側壁に沿ってＲＴＯ膜１１を残留させた構造を得ることができる。
【００５７】
次に、図１７に示すように、犠牲層２６を構成するレジストをアッシング処理によって除去する。次に、図１８に示すように、シリコン酸化膜１２の上面および側面並びにシリコン窒化膜１０の側面および上面を覆うようにシリコン窒化膜１３を減圧ＣＶＤ法により形成する。
【００５８】
次に、図１９に示すように、ＢＰＳＧ膜２１を形成し、次に、ＣＭＰ法によりシリコン窒化膜１３をストッパとして平坦化処理を行い、次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜１４を堆積する。
【００５９】
次に、フォトレジスト２７を塗布し、当該レジスト２７をドレインコンタクトＤＣの形成領域においてフォトリソグラフィ法によりパターンニングする。このとき図２０に示す断面においては、レジスト２７は、複数のシリコン窒化膜１０、１３のそれぞれの中央上に残留させながらシリコン窒化膜１３のドレインコンタクトＤＣ側の端部上では剥離するようにパターンニングされる。レジスト２７の開口幅Ｒｄは隣り合う複数のゲート電極ＭＧ１−ＭＧ１間、ＭＧ１−ＭＧ２間の間隔よりも広く設定されている。
【００６０】
次に、パターンニングされたレジスト２７をマスクとして、シリコン窒化膜に対して高選択性を有する条件においてシリコン酸化膜１４およびＢＰＳＧ膜２１を異方性エッチング（ＲＩＥ法）により加工する。このとき、レジスト２７は、複数のシリコン窒化膜１０、１３のそれぞれの中央上に位置して残留していると共に、レジスト２７の開口幅Ｒｄは複数のゲート電極ＭＧ１−ＭＧ１間、ＭＧ１−ＭＧ２間の間隔よりも広く設定されているため、シリコン酸化膜１４およびＢＰＳＧ膜２１をエッチング加工すると、シリコン酸化膜１４および２０が主に加工されるものの、シリコン窒化膜１０の上側肩部（上側角部）１０ａも速度は遅いもののエッチング処理が行われる。
【００６１】
各膜５〜１０、２５、１３、１４の膜厚、シリコン酸化膜１２の上端１２ａの位置、エッチングの選択性などの各種条件が調整された状態で時間を調整してエッチング処理が行われると、コンタクトホールＤＨをシリコン基板２の上面に達するように形成したときには、図２０の断面に示すシリコン窒化膜１０の上側肩部１０ａ、シリコン窒化膜１３の側部が欠落した形状に形成される。
【００６２】
この場合、シリコン窒化膜１３の下側上端１３ａがシリコン酸化膜１２の上端１２ａを覆って残留するように形成される。つまり、異方性エッチング処理が行われたとしても、ゲート電極ＭＧ１の側壁に沿って形成されたＲＴＯ膜１１やシリコン酸化膜１２を保護することができる。コンタクトホールＤＨの下側面は、シリコン窒化膜１３がゲート電極ＭＧ１、ＭＧ２の側壁に沿って縦方向に延伸して形成されているため、コンタクトホールＤＨはシリコン窒化膜１３の外面に沿ってシリコン基板２の上面上に至るまで形成され、コンタクトホールＤＨの径は上層側からシリコン基板２の上面上に至るまで徐々に狭くなり、エッチング処理の影響がシリコン酸化膜１１および１２に侵食することはない。
【００６３】
このようにして、シリコン酸化膜１１および１２の成膜状態を保持しながらドレインコンタクトＤＣ側において所謂自己整合的（セルフアライン）な上部が平面的に楕円形状となるコンタクトホールＤＨを信頼性良く形成することができる。
【００６４】
尚、図５の斜視図に示すように、ドレインコンタクトＤＣ側においては、コンタクトホールＤＨの形成領域以外における他のＸ方向に沿った側壁部分においては、シリコン窒化膜１０やシリコン窒化膜１３は欠落形成されることはない。
【００６５】
このようなドレインコンタクトＤＣ側のホールＤＨの形成工程をローカルソース線コンタクトＬＳＬ１、ＬＳＬ２側でも同様に繰り返すことでソース線コンタクトＬＳＬ１、ＬＳＬ２側にも同様の自己整合的な平面的に直線状（上側がほぼ直方体状で下側面がゲート電極間において湾曲面形状）の溝となるコンタクトホールＳＨを形成することができる。
【００６６】
次に、図２１に示すように、スパッタ法によりチタン（Ｔｉ）によるバリアメタル膜１７をホールＤＨおよびＳＨ内面に沿って成膜し、ＣＶＤ法によりタングステン層１６を堆積し、シリコン酸化膜１４をストッパとしてＣＭＰ法によりタングステン層１６およびバリアメタル膜１７を平坦化処理する。すると、ドレインコンタクトＤＣ、ローカルソース線コンタクトＬＳＬ１、ＬＳＬ２をゲート電極ＭＧ１およびＭＧ２から離間した状態で形成することができる。
【００６７】
次に、図３に示すように、ＣＶＤ法によりシリコン酸化膜１５を堆積し、当該シリコン酸化膜１５上にレジスト（図示せず）をパターンニングし、当該パターンニングされたレジストをマスクとして、ドレインコンタクトＤＣ直上に達するヴィアホールを形成し、当該ホール内にスパッタ法によりバリアメタル膜１８を形成し、当該バリアメタル膜１８の内側にタングステン等によって金属層１９を堆積し、シリコン酸化膜１５をストッパーとして平坦化処理しドレイン側のヴィアプラグＤＶとして形成する。次に、ヴィアプラグＤＶの上層にビット線ＢＬ構造等を形成することでフラッシュメモリ装置１のメモリセル領域Ｍの構造を形成することができるが、この後の工程については本実施形態の特徴とは直接関係しないため、その説明を省略する。
【００６８】
本実施形態によれば、ゲート電極ＭＧ１、ＭＧ２をＲＴＯ処理することで制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁に沿ってＲＴＯ膜１１を形成し、その上を覆うようにシリコン酸化膜１２を形成し、ゲート電極ＭＧ１、ＭＧ２の上面および側面、ＲＴＯ膜１１の上端１１ａおよび側面を覆うようにシリコン窒化膜１３を形成し、シリコン窒化膜１３の内側にＢＰＳＧ膜２１を形成し、シリコン窒化膜に対して高選択性を有する条件下でＢＰＳＧ膜２１をエッチング処理している。
【００６９】
この場合、ＲＴＯ膜１１、ＢＰＳＧ膜２１がそれぞれシリコン窒化膜１０、１３との間でエッチング処理時の高選択可能な材料で形成され、シリコン窒化膜１３の下側上端１３ａがコンタクトホールＤＨの形成後においてＲＴＯ膜１１の上端１１ａを覆うように各層の膜厚やエッチング処理条件が予め調整される。
【００７０】
すると、コンタクトホールＤＨを形成するときには、シリコン窒化膜１０とシリコン窒化膜１３との側壁間に酸化膜系材料が介在していないため、コンタクトホールＤＨ形成時のエッチング処理の影響が当該酸化膜系絶縁膜を通じて特に制御ゲートＣＧ側に侵食しないような構成とすることができ、自己整合的にコンタクトホールＤＨを形成できるようになる。
【００７１】
したがって、ゲート電極ＭＧ１、ＭＧ２の特にゲート間絶縁膜７の側壁をＲＴＯ膜１１により保護しながら自己整合的にコンタクトホールＤＨを形成することができ、その後コンタクトホールＤＨ内にドレインコンタクトＤＣの材料を埋込んだとしても当該コンタクトＤＣの材料がゲート電極ＭＧ１およびＭＧ２の制御ゲート電極ＣＧなどに接触することを防止でき、これにより信頼性を向上できる。
【００７２】
また、ＲＴＯ膜１１を形成した後、ゲート電極ＭＧ１およびＭＧ２を覆うようにシリコン酸化膜１２を形成し、複数のゲート電極ＭＧ１−ＭＧ１間のシリコン酸化膜１２の内側に犠牲層２６を形成し、シリコン酸化膜１２の上端１２ａがＲＴＯ膜１１の上端１１ａを覆うようにエッチング処理して調整し、コンタクトホールＤＨを形成するときにはＲＴＯ膜１１の上端１１ａを覆うシリコン酸化膜１２の上端１２ａを覆うように残留させながら当該コンタクトホールＤＨを形成しているため、ゲート間絶縁膜７やゲート絶縁膜５がエッチング処理に曝されることがなくなり信頼性を向上できる。
【００７３】
シリコン酸化膜１２は、その上端１２ａがシリコン窒化膜１０とシリサイド膜９との間の界面付近（制御ゲート電極ＣＧの上面付近）に位置するように調整されているため、制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁を保護することができ、信頼性を向上できる。
【００７４】
ＲＴＯ膜１１は、その上端１１ａがシリコン窒化膜１０とシリサイド膜９との間の界面付近（制御ゲート電極ＣＧの上面付近）に位置するように調整されているため、制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁を保護することができ、信頼性を向上できる。
【００７５】
自己整合的にコンタクトホールＤＨを形成する前（特に各層６〜１０を分断することで複数のゲート電極ＭＧ１、ＭＧ２を形成する前）に、シリコン窒化膜１０の上側肩部１０ａを保護するためのシリコン酸化膜２５をシリコン窒化膜１０上に形成しているため、コンタクトホールＤＨを自己整合的に形成する前の段階の各種エッチングによる除去処理（各層６〜１０の分断処理、犠牲層２６の落としこみ処理、シリコン酸化膜１２の上側除去処理等）からシリコン窒化膜１０の上側肩部１０ａを保護することができ、複数段階のエッチング処理に伴うシリコン窒化膜１０および１３の膜厚調整変動誤差を極力防ぐことができる。
【００７６】
ＬＤＤ構造形成用のストッパ膜として設けられるシリコン酸化膜１２と、シリコン窒化膜１０を保護するためのシリコン酸化膜２５とが同種材料で形成されているため、シリコン酸化膜１２の上側部１２ｂとシリコン酸化膜２５とを同時にエッチング処理でき、ドレインコンタクトＤＣ用のコンタクトホールＤＨやローカルソース線ＬＳＬ１、ＬＳＬ２用のコンタクトホールＳＨを加工するときのアスペクト比を低減できるようになる。
【００７７】
ゲート電極ＭＧ１−ＭＧ１間、ＭＧ１−ＭＧ２間の下側に犠牲層２６を残留させてシリコン酸化膜１２の上側部１２ｂをウェットエッチング処理するため、エッチング時間を調整することでゲート間絶縁膜７やゲート絶縁膜５が当該エッチング処理に曝されることがなくなり当該ゲート絶縁膜を信頼性良く構成できる。
【００７８】
ＲＴＯ膜１１が、複数の浮遊ゲート電極ＦＧおよびゲート間絶縁膜７の側壁に沿ってその上端１１ａが制御ゲート電極ＣＧの上面付近に位置して形成されると共に、ドレインコンタクトＤＣがＢＰＳＧ膜２１中に形成され、その下側面がシリコン窒化膜１０の上側肩部１０ａの欠落面、および、シリコン酸化膜１２の上端１２ａを覆うシリコン窒化膜１３の外面に沿って自己整合的に湾曲形成されているため、ＲＴＯ膜１１の信頼性を保持することができゲート電極ＭＧ１およびＭＧ２の側壁保護を適切に行うことができる。
【００７９】
図３に示すように、ゲート電極ＭＧ１、ＭＧ２の側壁にはＲＴＯ膜１１、シリコン酸化膜１２およびシリコン窒化膜１３のみが形成されているため、例えばシリコン窒化膜単層の構造に比較してドレインコンタクトＤＣとの間の電気的干渉が少なくなり書込み消去特性が向上する。
【００８０】
（第２の実施形態）
図２２は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ＲＴＯ膜１１の上端１１ａ、および、シリコン酸化膜１２の上端１２ａの設定位置にある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００８１】
図２２は、図３に代わるＹ方向断面を模式的に示している。
前述実施形態においては、ＲＴＯ膜１１の上端１１ａ、シリコン酸化膜１２の上端１２ａが制御ゲート電極ＣＧとシリコン窒化膜１０との間の界面付近に設定されているが、これに代えて、図２２に示すように、ＲＴＯ膜１１の上端１１ａ、シリコン酸化膜１２の上端１２ａがゲート間絶縁膜７の上面よりわずかに上方に位置して形成されていても良い。すなわち、シリコン酸化膜１２は、制御ゲート電極ＣＧの側壁の一部となる下部のみ覆うように形成されている。この構造を形成する場合には、図１５に示す工程の時点において犠牲層２６の上面位置を多結晶シリコン層８とシリサイド膜９との間の界面位置付近に調整すると良い。このような実施形態においても前述実施形態とほぼ同様の作用効果が得られる。
【００８２】
尚、第１および第２の実施形態に示したように、ＲＴＯ膜１１の上端１１ａ、シリコン酸化膜１２の上端１２ａは、それぞれ、ゲート間絶縁膜７の上面より上方でかつ制御ゲート電極ＣＧの上面付近よりも下方に位置するように形成されていれば何れの位置に調整されていても良い。
【００８３】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
前述実施形態では、表層にウェルを適宜形成したＰ型のシリコン基板２を適用し、当該シリコン基板２上の構造を主に説明したが、Ｎ型のシリコン基板２の表層にＰウェルを形成した領域の構造に適用しても良いし、本発明では他材料の半導体基板を適用しても良い。
【００８４】
コンタクトホールＤＨを上端が平面的に楕円形状となるように形成した実施形態を示したが、これに代えて上端が平面的に真円形状のコンタクトホールを形成する場合にも適用できる。
ゲート間絶縁膜７として、ＯＮＯ膜を適用したが、例えばＯＮＯＮ膜等、ＯＮＯ膜と異なる構成の酸化膜と窒化膜の積層膜やアルミナ等の高誘電体膜を適用しても良い。
多結晶シリコン層６（浮遊ゲート電極ＦＧ）がＸ方向に隣接する素子分離絶縁膜４上に張り出したＴ型形状のものにも適用可能である。
【００８５】
制御ゲート電極ＣＧの上層低抵抗化金属層としてタングステンによるシリサイド膜９を適用したが、本発明では他の金属によるシリサイド層を適用しても良いし、制御ゲート電極ＣＧはポリゲートであっても良い。
シリコン酸化膜１２を形成せず、ＲＴＯ膜１１上に直接シリコン窒化膜１３を形成しても良い。
ＮＯＲ型のフラッシュメモリ装置に適用したが、本発明ではＮＡＮＤ型のフラッシュメモリ装置に適用してもよいし、ＥＥＰＲＯＭなどの他の不揮発性半導体記憶装置に適用しても良い。
【００８６】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態についてセルアレイの電気的構成の等価回路図
【図２】模式的に示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図５】図２のＲ領域について模式的に示す斜視図
【図６】一製造段階について模式的に示す図４相当図（その１）
【図７】一製造段階について模式的に示す図４相当図（その２）
【図８】一製造段階について模式的に示す図４相当図（その３）
【図９】一製造段階について模式的に示す図４相当図（その４）
【図１０】一製造段階について模式的に示す図５相当図（その１）
【図１１】一製造段階について模式的に示す図５相当図（その２）
【図１２】一製造段階について模式的に示す図３相当図（その１）
【図１３】一製造段階について模式的に示す図３相当図（その２）
【図１４】一製造段階について模式的に示す図３相当図（その３）
【図１５】一製造段階について模式的に示す図３相当図（その４）
【図１６】一製造段階について模式的に示す図３相当図（その５）
【図１７】一製造段階について模式的に示す図３相当図（その６）
【図１８】一製造段階について模式的に示す図３相当図（その７）
【図１９】一製造段階について模式的に示す図３相当図（その８）
【図２０】一製造段階について模式的に示す図３相当図（その９）
【図２１】一製造段階について模式的に示す図３相当図（その１０）
【図２２】本発明の第２の実施形態について模式的に示す図３相当図
【符号の説明】
【００８８】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、５はゲート絶縁膜（第１のゲート絶縁膜）、６は多結晶シリコン層（浮遊ゲート電極）、７はゲート間絶縁膜（第２のゲート絶縁膜）、１０はシリコン窒化膜（キャップ絶縁膜）、１１はＲＴＯ膜（第１絶縁膜、側壁絶縁膜）、１３はシリコン窒化膜（第２絶縁膜、バリア膜）、２１はＢＰＳＧ膜（電極間絶縁膜）、２６は犠牲層、ＤＨはドレインコンタクトホール（コンタクトホール）、ＳＨはソースコンタクトホール（コンタクトホール）、ＤＣはドレインコンタクト（コンタクトプラグ）、ＬＳＬ１、ＬＳＬ２はソース線コンタクト、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＧ１、ＭＧ２はゲート電極（積層ゲート電極）を示す。
【図１】
2009231565.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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