(57)【要約】【課題】環境変動による出力電流の変動を抑えることが可能な定電流回路を提供することを目的とする。【解決手段】基準電流Ｉｒｅｆを出力する電流源２と、互いに直列接続される抵抗１３〜１６と、抵抗１３〜１６に基準電流Ｉｒｅｆと同じ電流を流すｎＭＯＳＦＥＴ４３、２及びｐＭＯＳＦＥＴ７、８と、出力電流Ｉｏｕｔとして基準電流Ｉｒｅｆと同じ電流を流すｎＭＯＳＦＥＴ４３、４４及びｐＭＯＳＦＥＴ４２、４５と、それぞれ、オン、オフすることにより、ｐＭＯＳＦＥＴ４２、４５のドレイン電流の大きさを調整するｎＭＯＳＦＥＴ３〜６と、抵抗１３〜１６にそれぞれかかる電位Ｖ１〜Ｖ４と、基準電圧Ｖｒｅｆとの比較結果に基づいて、ｎＭＯＳＦＥＴ３〜６のそれぞれのオン、オフを制御するコンパレータ９〜１２とを備えて定電圧回路１を構成する。【選択図】図１
2009230373.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を出力する電流源と、
互いに直列接続される複数の抵抗と、
前記複数の抵抗へ前記基準電流と同じ電流を流す第１の折り返し回路と、
出力電流として外部へ前記基準電流と同じ電流を流す第２の折り返し回路と、
それぞれ、オン、オフすることにより、前記第２の折り返し回路に流れる電流の大きさを調整する複数のスイッチと、
前記複数の抵抗にそれぞれかかる電位と、基準電圧との比較結果に基づいて、前記複数のスイッチのそれぞれのオン、オフを制御する複数のコンパレータと、
を備えることを特徴とする定電流回路。
【請求項２】
請求項１に記載の定電流回路であって、
前記複数のコンパレータのうちの第１のコンパレータは、前記複数の抵抗にそれぞれかかる電位のうち第１の電位が前記基準電圧よりも大きくなると、前記複数のスイッチのうちの第１のスイッチをオンからオフに制御して前記第２の折り返し回路に流れる電流を小さくし、
前記複数のコンパレータのうちの第２のコンパレータは、前記複数の抵抗にそれぞれかかる電位のうち第２の電位が前記基準電圧よりも小さくなると、前記複数のスイッチのうちの第２のスイッチをオフからオンに制御して前記第２の折り返し回路に流れる電流を大きくする、
ことを特徴とする定電流回路。
【請求項３】
請求項１又は請求項２に記載の定電圧回路であって、
前記基準電圧を発生するバンドギャップリファレンス回路を備える、
ことを特徴とする定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定の電流を出力する定電流回路に関する。
【背景技術】
【０００２】
図４は、従来の定電流回路の一例を示す図である。
図４に示す定電流回路４０は、基準電流Ｉｒｅｆを出力する電流源４１と、ｎチャンネルのＭＯＳＦＥＴ４３、４４からなり基準電流Ｉｒｅｆと同じ電流がＭＯＳＦＥＴ４４のドレインに流れるカレントミラー回路と、ｐチャンネルのＭＯＳＦＥＴ４２、４５からなりＭＯＳＦＥＴ４４のドレインに流れる電流と同じ電流がＭＯＳＦＥＴ４５のドレインに流れるカレントミラー回路とを備えて構成され、ＭＯＳＦＥＴ４５のドレインに流れる電流を出力電流Ｉｏｕｔとして出力する。
【０００３】
上記定電流回路４０では、周辺温度やＶＤＤ（電源電圧）の変動（以下、環境変動と言う）など環境変動により基準電流Ｉｒｅｆが変動してしまうと、出力電流Ｉｏｕｔも変動してしまうという問題がある。
【０００４】
ところで、他の定電流回路として、デプレッション型のＭＯＳＦＥＴとエンハンスメント型のＭＯＳＦＥＴとで発生する基準電圧により動作させるＭＯＳＦＥＴのドレイン電流を出力電流Ｉｏｕｔするというものがある（例えば、特許文献１参照）。
【特許文献１】特開２００７−２１３２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、環境変動による出力電流の変動を抑えることが可能な定電流回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の定電流回路は、基準電流を出力する電流源と、互いに直列接続される複数の抵抗と、前記複数の抵抗へ前記基準電流と同じ電流を流す第１の折り返し回路と、出力電流として外部へ前記基準電流と同じ電流を流す第２の折り返し回路と、それぞれ、オン、オフすることにより、前記第２の折り返し回路に流れる電流の大きさを調整する複数のスイッチと、前記複数の抵抗にそれぞれかかる電位と、基準電圧との比較結果に基づいて、前記複数のスイッチのそれぞれのオン、オフを制御する複数のコンパレータとを備える。
【０００７】
これにより、環境変動により基準電流が変動しても、その基準電流の変動量に基づいて第２のカレントミラー回路に流れる電流が一定になるように調整することができるので、環境変動により出力電流が変動してしまうことを抑えることができる。
【０００８】
また、上記定電流回路において、前記複数のコンパレータのうちの第１のコンパレータは、前記複数の抵抗にそれぞれかかる電位のうち第１の電位が前記基準電圧よりも大きくなると、前記複数のスイッチのうちの第１のスイッチをオンからオフに制御して前記第２の折り返し回路に流れる電流を小さくし、前記複数のコンパレータのうちの第２のコンパレータは、前記複数の抵抗にそれぞれかかる電位のうち第２の電位が前記基準電圧よりも小さくなると、前記複数のスイッチのうちの第２のスイッチをオフからオンに制御して前記第２の折り返し回路に流れる電流を大きくするように構成してもよい。
【０００９】
また、上記定電流回路において、前記基準電圧を発生するバンドギャップリファレンス回路を備えるように構成してもよい。
【発明の効果】
【００１０】
本発明によれば、定電流回路において、環境変動による出力電流の変動を抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の定電流回路を示す図である。なお、図４に示す構成と同じ構成には同じ符号を付している。
【００１２】
図１に示す定電流回路１は、電流源４１と、ｎチャンネルのＭＯＳＦＥＴ２〜６および４３、４４と、ｐチャンネルのＭＯＳＦＥＴ７、８および４２、４５と、コンパレータ９〜１２と、抵抗１３〜１６と、定電圧回路１７とを備えて構成されている。（以下、ｎチャンネルのＭＯＳＦＥＴは「ｎＭＯＳＦＥＴ」、pチャンネルのＭＯＳＦＥＴは「pＭＯＳＦＥＴ」と記載）。
【００１３】
尚、特許請求の範囲で記載の第１の折り返し回路は、ｐＭＯＳＦＥＴ７、８で構成のカレントミラー回路とｎＭＯＳＦＥＴ４３、２で構成のカレントミラー回路とから成る。また、特許請求の範囲で記載の第２の折り返し回路は、ｐＭＯＳＦＥＴ４２、４５で構成のカレントミラー回路とｎＭＯＳＦＥＴ４３、４４で構成のカレントミラー回路とから成る。
【００１４】
従って、ｎＭＯＳＦＥＴ２のドレインには、電流源４１から出力される基準電流Ｉｒｅｆと同じ電流が流れ、ｐＭＯＳＦＥＴ８のドレインには、ｎＭＯＳＦＥＴ２のドレイン電流と同じ電流が流れる。すなわち、基準電流Ｉｒｅｆと同じ電流がｐＭＯＳＦＥＴ８のドレインに流れる。また、ｐＭＯＳＦＥＴ８のドレインには互いに直列接続される抵抗１３〜１６が接続されており、抵抗１３〜１６には基準電流Ｉｒｅｆと同じ電流が流れる。そのため、基準電流Ｉｒｅｆが大きくなると、ｐＭＯＳＦＥＴ８と抵抗１３との接続点の電位Ｖ１、抵抗１３と抵抗１４との接続点の電位Ｖ２、抵抗１４と抵抗１５との接続点の電位Ｖ３、及び抵抗１５と抵抗１６との接続点の電位Ｖ４がそれぞれ大きくなる。また、基準電流Ｉｒｅｆが小さくなると、電位Ｖ１〜Ｖ４がそれぞれ小さくなる。
【００１５】
また、ｎＭＯＳＦＥＴ４３とｎＭＯＳＦＥＴ４４とによりカレントミラー回路が構成され、ｎＭＯＳＦＥＴ４４のドレインに基準電流Ｉｒｅｆと同じ電流が流れる。また、ｎＭＯＳＦＥＴ４４のドレイン電流と同じ電流がｐＭＯＳＦＥＴ４５のドレインから出力される。すなわち、基準電流Ｉｒｅｆと同じ電流がｐＭＯＳＦＥＴ４５のドレインから出力電流Ｉｏｕｔとして外部（例えば、ＰＬＬ回路を構成するための差動増幅器など）へ出力される。
【００１６】
また、コンパレータ９〜１２のそれぞれのプラスの入力端子には定電圧回路１７から出力される基準電圧Ｖｒｅｆが入力されている。コンパレータ９のマイナスの入力端子には電位Ｖ１が入力され、コンパレータ１０のマイナスの入力端子には電位Ｖ２が入力され、コンパレータ１１のマイナスの入力端子には電位Ｖ３が入力され、コンパレータ１２のマイナスの入力端子には電位Ｖ４が入力される。コンパレータ１２の出力端子はｎＭＯＳＦＥＴ３のゲートに接続され、コンパレータ１１の出力端子はｎＭＯＳＦＥＴ４のゲートに接続され、コンパレータ１０の出力端子はｎＭＯＳＦＥＴ５のゲートに接続され、コンパレータ９の出力端子はＭＯＳＦＥＴ６のゲートに接続されている。ｎＭＯＳＦＥＴ４４のドレインはｎＭＯＳＦＥＴ３〜６のそれぞれのドレインに接続されている。
【００１７】
そして、環境変動により基準電流Ｉｒｅｆが大きくなり電位Ｖ１〜Ｖ４がそれぞれ大きくなると、それら電位Ｖ１〜Ｖ４の変動量に応じてローレベルの電圧を出力するコンパレータが増えてｎＭＯＳＦＥＴ３〜６のうちオフ状態のｎＭＯＳＦＥＴが増えるように、抵抗１３〜１６のそれぞれの抵抗値や基準電圧Ｖｒｅｆを設定している。また、環境変動により基準電流Ｉｒｅｆが小さくなり電位Ｖ１〜Ｖ４がそれぞれ小さくなると、それら電位Ｖ１〜Ｖ４の変動量に応じてハイレベルの電圧を出力するコンパレータが増えてｎＭＯＳＦＥＴ３〜６のうちオン状態のｎＭＯＳＦＥＴが増えるように、抵抗１３〜１６のそれぞれの抵抗値や基準電圧Ｖｒｅｆを設定している。
【００１８】
これにより、環境変動により基準電流Ｉｒｅｆが大きくなると、その基準電流Ｉｒｅｆの変動量に応じてｐＭＯＳＦＥＴ４５のドレイン電流が小さくなり出力電流Ｉｏｕｔを一定にさせることができる。また、環境変動により基準電流Ｉｒｅｆが小さくなると、その基準電流Ｉｒｅｆの変動量に応じてｐＭＯＳＦＥＴ４５のドレイン電流が大きくなり出力電流Ｉｏｕｔを一定にさせることができる。
【００１９】
例えば、通常状態（周辺温度やＶＤＤの変動がない状態）において、ｎＭＯＳＦＥＴ３、４がそれぞれオフ、ｎＭＯＳＦＥＴ５、６がそれぞれオンするように、抵抗１３〜１６のそれぞれの抵抗値や基準電圧Ｖｒｅｆが設定されているものとする。
【００２０】
このような場合において、環境変動により基準電流Ｉｒｅｆが大きくなり、電位Ｖ２（第１の電位）が基準電圧Ｖｒｅｆよりも大きくなると、コンパレータ１０（第１のコンパレータ）から出力される電圧がローレベルになり、ｎＭＯＳＦＥＴ５（第１のスイッチ）がオフし、ｐＭＯＳＦＥＴ４２、４５のドレイン電流が小さくなる。これにより、環境変動により基準電流Ｉｒｅｆが通常状態よりも大きくなっても定電流Ｉｏｕｔが一定に保たれる。
【００２１】
また、上述の場合において、環境変動により基準電流Ｉｒｅｆが小さくなり、電位Ｖ３（第２の電位）が基準電圧Ｖｒｅｆよりも小さくなると、コンパレータ１１（第２のコンパレータ）から出力される電圧がハイレベルになり、ｎＭＯＳＦＥＴ４（第２のスイッチ）がオンし、ｐＭＯＳＦＥＴ４２、４５のドレイン電流が大きくなる。これにより、環境変動により基準電流Ｉｒｅｆが通常状態よりも小さくなっても電流Ｉｏｕｔが一定に保たれる。
【００２２】
このように、本実施形態の定電流回路１では、基準電流Ｉｒｅｆの変動量を抵抗１３〜１６により電位の変動量に変換し、その変換した電位の変動量に応じてｎＭＯＳＦＥＴ３〜６のうちオン状態のｎＭＯＳＦＥＴの数を制御し出力電流Ｉｏｕｔを一定に調整しているので、環境変動による出力電流Ｉｏｕｔの変動を抑えることができる。
【００２３】
また、本実施形態の定電流回路１によれば、使用されるＭＯＳＦＥＴの種類（デプレッション型やエンハンスメント型など）や抵抗の種類（ポリシリコン抵抗など）は限定されない。
【００２４】
図２は、定電圧回路１７の一例を示す図である。
図２に示す定電圧回路１７は、いわゆる、バンドギャップリファレンス回路であって、ｐｎｐバイポーラトランジスタ１８、１９と、オペアンプ２０と、抵抗２１〜２３とを備えて構成され、オペアンプ２０の出力端子から基準電圧Ｖｒｅｆが出力される。
【００２５】
すなわち、オペアンプ２０のプラスの入力端子はｐｎｐバイポーラトランジスタ１８のエミッタに接続され、オペアンプ２０のマイナスの入力端子は抵抗２３を介してｐｎｐバイポーラトランジスタ１９のエミッタに接続され、オペアンプ２０の出力端子は抵抗２１を介したオペアンプ２０のプラスの入力端子及び抵抗２２を介したオペアンプ２０のマイナスの入力端子に接続されている。ｐｎｐバイポーラトランジスタ１８、１９のそれぞれのベース及びコレクタはＧＮＤに接続されている。
【００２６】
図３は、本発明の他の実施形態の定電流回路を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
図３に示す定電流回路３０は、電流源４１と、ｎＭＯＳＦＥＴ２、４３と、コンパレータ９〜１２と、抵抗１３〜１６と、定電圧回路１７と、ｎＭＯＳＦＥＴ３１〜３３、３９と、ｐＭＯＳＦＥＴ７〜８および３４〜３８とを備えて構成されている。
【００２７】
尚、本図における第１の折り返し回路は、ｎＭＯＳＦＥＴ４３、２で構成のカレントミラー回路とｎＭＯＳＦＥＴ３１、３２で構成のカレントミラー回路とｐＭＯＳＦＥＴ７、８で構成のカレントミラー回路とから成る。また、本図における第２の折り返し回路は、ｎＭＯＳＦＥＴ３３、３９で構成のカレントミラー回路とｐＭＯＳＦＥＴ７、３４で構成のカレントミラー回路とから成る。
【００２８】
また、図３における第１の折り返し回路は、ｎＭＯＳＦＥＴ４３、２を省略し、ｐＭＯＳＦＥＴ７のドレインに直接基準電流Ｉｒｅｆを流してもよい。
従って、基準電流Ｉｒｅｆと同じ電流がｎＭＯＳＦＥＴ３２のドレインに流れ、抵抗１３〜１６に基準電流Ｉｒｅｆと同じ電流が流れる。
【００２９】
また、基準電流Ｉｒｅｆと同じ電流がｎＭＯＳＦＥＴ３３のドレインに流れ、ｎＭＯＳＦＥＴ３３のドレイン電流と同じ電流がｎＭＯＳＦＥＴ３９のドレインに流れる。そのため、基準電流Ｉｒｅｆと同じ電流がｎＭＯＳＦＥＴ３９のドレインにＩｏｕｔとして外部（例えば、ＰＬＬ回路を構成するための差動増幅器など）より流れ込んでくる。
【００３０】
また、コンパレータ９のプラスの入力端子には抵抗１３と抵抗１４との接続点にかかる電位Ｖ５が入力され、コンパレータ１０のプラスの入力端子には抵抗１４と抵抗１５との接続点にかかる電位Ｖ６が入力され、コンパレータ１１のプラスの入力端子には抵抗１５と抵抗１６との接続点にかかる電位Ｖ７が入力され、コンパレータ１２のプラスの入力端子には抵抗１６とｎＭＯＳＦＥＴ３２との接続点にかかる電位Ｖ８が入力される。また、コンパレータ９〜１２のそれぞれのマイナスの入力端子には定電圧回路１７から出力される基準電圧Ｖｒｅｆが入力されている。また、コンパレータ９の出力端子はｐＭＯＳＦＥＴ３５のゲートに接続され、コンパレータ１０の出力端子はｐＭＯＳＦＥＴ３６のゲートに接続され、コンパレータ１１の出力端子はｐＭＯＳＦＥＴ３７のゲートに接続され、コンパレータ１２の出力端子はｐＭＯＳＦＥＴ３８のゲートに接続されている。そして、ｐＭＯＳＦＥＴ３４のドレインはｐＭＯＳＦＥＴ３５〜３８のそれぞれのドレインに接続されている。
【００３１】
そして、環境変動により基準電流Ｉｒｅｆが大きくなり電位Ｖ５〜Ｖ８がそれぞれ大きくなると、それら電位Ｖ５〜Ｖ８の変動量に応じてハイレベルの電圧を出力するコンパレータが増えてｐＭＯＳＦＥＴ３５〜３８のうちオフ状態のｐＭＯＳＦＥＴが増えるように抵抗１３〜１６のそれぞれの抵抗値や基準電圧Ｖｒｅｆを設定している。また、環境変動により基準電流Ｉｒｅｆが小さくなり電位Ｖ５〜Ｖ８がそれぞれ小さくなると、それら電位Ｖ５〜Ｖ８の変動量に応じてローレベルの電圧を出力するコンパレータが増えてｐＭＯＳＦＥＴ３５〜３８のうちオン状態のｐＭＯＳＦＥＴが増えるように抵抗１３〜１６のそれぞれの抵抗値や基準電圧Ｖｒｅｆを設定している。
【００３２】
これにより、環境変動により基準電流Ｉｒｅｆが大きくなると、その基準電流Ｉｒｅｆの変動量に応じてｎＭＯＳＦＥＴ３３のドレイン電流が小さくなり出力電流Ｉｏｕｔを一定にさせることができる。また、環境変動により基準電流Ｉｒｅｆが小さくなると、その基準電流Ｉｒｅｆの変動量に応じてｎＭＯＳＦＥＴ３３のドレイン電流が大きくなり定電流Ｉｏｕｔを一定にさせることができる。
【００３３】
従って、上記定電流回路３０によれば、上記定電流回路１と同様に、環境変動による出力電流Ｉｏｕｔの変動を抑えることができる。
なお、基準電流Ｉｒｅｆの変動量を電位の変動量に変換するための抵抗の数、抵抗値や出力電流Ｉｏｕｔを調整するためのＭＯＳＦＥＴの数は任意に設定可能であり、出力電流Ｉｏｕｔの変動範囲や調整幅などに応じて設定されてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の定電流回路を示す図である。
【図２】定電圧回路の一例を示す図である。
【図３】本発明の他の実施形態の定電流回路を示す図である。
【図４】従来の定電流回路の一例を示す図である。
【符号の説明】
【００３５】
１  定電流回路
２〜６、４３〜４４  ｎＭＯＳＦＥＴ
７〜８、４２、４５  ｐＭＯＳＦＥＴ
９〜１２  コンパレータ
１３〜１６  抵抗
１７  定電圧回路
１８、１９  ｐｎｐバイポーラトランジスタ
２０  オペアンプ
２１〜２３  抵抗
３０  定電流回路
３１〜３３、３９  ｎＭＯＳＦＥＴ
３４〜３８        ｐＭＯＳＦＥＴ
４０  定電流回路
４１  電流源
【図１】
2009230373.tif 000003
【図２】
2009230373.tif 000004
【図３】
2009230373.tif 000005
【図４】
2009230373.tif 000006