(57)【要約】【課題】表示特性を向上することが可能な電気泳動表示装置のリペア方法及び電気泳動表示装置を提供すること。【解決手段】一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路とを備え、前記メモリ回路に第１電源線と第２電源線とが接続された電気泳動表示装置のリペア方法であって、複数の前記画素のうち少なくとも１つの画素に設けられる前記第１電極についての電気的接続を切断する切断工程を有することを特徴とする。【選択図】図２
2009186669.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路とを備え、前記メモリ回路に第１電源線と第２電源線とが接続された電気泳動表示装置のリペア方法であって、
複数の前記画素のうち少なくとも１つの画素における前記第１電極についての電気的接続を切断する切断工程を有する
ことを特徴とする電気泳動表示装置のリペア方法。
【請求項２】
前記第１電極は前記メモリ回路に接続されており、
前記切断工程では、前記第１電極と前記メモリ回路との間の電気的接続を切断する
ことを特徴とする請求項１に記載の電気泳動表示装置のリペア方法。
【請求項３】
前記メモリ回路と前記第１電極との間が第１配線を介して接続されており、
前記切断工程では、前記第１配線を切断する
ことを特徴とする請求項２に記載の電気泳動表示装置のリペア方法。
【請求項４】
前記画素は、前記メモリ回路と前記第１電極との間に設けられ前記第１電極に電気的に接続されたスイッチ回路を有しており、
前記切断工程では、前記スイッチ回路と前記第１電極との間の電気的接続を切断する
ことを特徴とする請求項１に記載の電気泳動表示装置のリペア方法。
【請求項５】
前記スイッチ回路と前記第１電極との間が第２配線を介して接続されており、
前記切断工程では、前記第２配線を切断する
ことを特徴とする請求項４に記載の電気泳動表示装置のリペア方法。
【請求項６】
複数の前記画素のうち少なくとも一部の画素において、前記第１電極についての電気的接続が請求項１から請求項５のうちいずれか一項に記載の電気泳動表示装置のリペア方法によって切断されていることを特徴とする電気泳動表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置のリペア方法及び電気泳動表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された素子基板上に、帯電粒子を内蔵した複数のマイクロカプセルを備えた電気泳動素子が接着されており、対向電極が設けられた対向基板と素子基板との間に電気泳動素子を挟持していた。
【０００３】
また、画素内にメモリ回路としてラッチ回路と、当該ラッチ回路に保存されたデータによって外部からの信号を画素電極に伝達するよう制御される２つのトランスミッションゲートとを備えた構成の電気泳動表示装置も知られている。この回路構成によれば、ラッチ回路に画像データを保持しながらディスプレイの状態を全黒、全白、反転画像と変化させることが可能なため、新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。  
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電気泳動表示装置の画素内に設けられた回路に欠陥が生じた場合、画素電極が固定電位となってしまう（ショートモード）ことがあった。画素電極がショートモードになった場合、画素電極の電位はハイレベル又はローレベルのうち一方の電位に固定されてしまい、画像データを更新しても表示に反映されずに点欠陥となって表示されてしまっていた。このような点欠陥は表示特性の向上の妨げとなっていた。
【０００５】
上記のような事情に鑑みて、本発明の目的は、表示特性を向上することが可能な電気泳動表示装置のリペア方法及び電気泳動表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る電気泳動表示装置のリペア方法は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路とを備え、前記メモリ回路に第１電源線と第２電源線とが接続された電気泳動表示装置のリペア方法であって、複数の前記画素のうち少なくとも１つの画素における前記第１電極についての電気的接続を切断する切断工程を有することを特徴とする。
【０００７】
本発明によれば、切断工程において、複数の画素のうち少なくとも１つの画素における第１電極についての電気的接続を切断することとしたので、第１電極に電圧が直接印加されない状態となる。このような状態になったときには、当該第１電極は周辺の画素に設けられている第１電極の電位に影響されやすくなる。例えば周辺の第１電極にハイレベルの電圧が印加された場合、電気的接続が切断された第１電極の電位はハイレベルに近づいていく。また、周辺の第１電極にローレベルの電圧が印加された場合、電気的接続が切断された第１電極の電位はローレベルに近づいていく。このように、電気的接続の切断された第１電極の電位が周囲の第１電極の電位に合わせて変化することになるため、当該画素においては周辺の画素おける表示に合わせて周辺画素の表示に近い状態で表示を行うことができる。このように、点欠陥の表示となってしまうのを回避することができるので、電気泳動表示装置の表示特性を向上することが可能となる。
【０００８】
上記の電気泳動表示装置のリペア方法は、前記第１電極は前記メモリ回路に接続されており、前記切断工程では、前記第１電極と前記メモリ回路との間の電気的接続を切断することを特徴とする。  
メモリ回路を有する電気泳動表示装置において、当該メモリ回路が第１電極に直接接続されている場合がある。本発明によれば、このように第１電極がメモリ回路に接続されている場合、切断工程において、第１電極とメモリ回路との間の電気的接続を切断することとしたので、当該画素における点欠陥を回避することができる。これにより、表示特性を向上することができる。
【０００９】
上記の電気泳動表示装置のリペア方法は、前記メモリ回路と前記第１電極との間が第１配線を介して接続されており、前記切断工程では、前記第１配線を切断することを特徴とする。  
本発明によれば、メモリ回路と第１電極との間が第１配線を介して接続されており、切断工程では、この第１配線を切断することとしたので、簡単な作業によってメモリ回路と第１電極との間の電気的接続を切断することができる。例えばメモリ回路と第１電極との間を接続する配線が金属からなる場合には、当該金属の配線にレーザ光を照射することにより、配線を切断することが可能である。
【００１０】
上記の電気泳動表示装置のリペア方法は、前記画素は、前記メモリ回路と前記第１電極との間に設けられ前記第１電極に電気的に接続されたスイッチ回路を有しており、前記切断工程では、前記スイッチ回路と前記第１電極との間の電気的接続を切断することを特徴とする。  
電気泳動表示装置のうち、メモリ回路と第１電極との間にスイッチ回路が設けられており、第１電極が当該スイッチ回路に接続されている場合がある。本発明によれば、このようにスイッチ回路が設けられている場合において、切断工程でスイッチ回路と第１電極との間の電気的接続を切断することとしたので、上記同様、第１電極に電位が供給されない状態とすることができる。これにより、当該画素においては点欠陥を回避することができるので、電気泳動表示装置の表示特性を向上することができる。
【００１１】
上記の電気泳動表示装置のリペア方法は、前記スイッチ回路と前記第１電極との間が第２配線を介して接続されており、前記切断工程では、前記第２配線を切断することを特徴とする。  
本発明によれば、スイッチ回路と第１電極との間が第２配線を介して接続されており、切断工程では、当該第２配線を切断することとしたので、簡単な作業によってスイッチ回路と第１電極との間の電気的接続を切断することができる。上記の第１配線を切断する場合と同様に、例えば第２配線が金属からなる場合には当該配線にレーザ光を照射することによって配線を切断することができる。
【００１２】
本発明に係る電気泳動表示装置は、複数の前記画素のうち少なくとも一部の画素において、前記第１電極についての電気的接続が上記の電気泳動表示装置のリペア方法によって切断されていることを特徴とする。  
本発明によれば、複数の前記画素のうち少なくとも一部の画素において、前記第１電極についての電気的接続が上記の電気泳動表示装置のリペア方法によって切断されていることとしたので、表示特性の高い電気泳動表示装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００１４】
図１は、本実施形態に係る電気泳動表示装置１の概略構成を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを含んで構成されている。
【００１５】
表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
なお、図示は省略しているが、表示部３の周辺には、走査線駆動回路６０，データ線駆動回路７０に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
また、各々の画素２０には、走査線４０，データ線５０に加えて、後述する図２の回路構成においては、高電位電源線と、低電位電源線とが接続されている。また、後述する図６の回路構成においては、さらに、第１制御線と、第２制御線とが接続されている。
共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００１６】
図２は、画素２０の回路構成を示す図である。  
同図に示すように、画素２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
【００１７】
画素スイッチング素子２４は、電界効果型のＮ型トランジスタである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。
【００１８】
ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。
【００１９】
転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子に接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子に接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。また、転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）はラッチ回路２５の入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５の出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子ＰＨは高電位電源線７８に接続され、低電位電源端子ＰＬは低電位電源線７７に接続されている。
【００２０】
転送インバータ２５ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とを有している。Ｎ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子は、ラッチ回路２５の入力端子Ｎ１に接続されている。Ｎ型トランジスタ３１のソース端子は低電位電源線７７に接続され、ドレイン端子は出力端子Ｎ２に接続されている。Ｐ型トランジスタ３２のソース端子は高電位電源線７８に接続され、ドレイン端子は出力端子Ｎ２に接続されている。
【００２１】
帰還インバータ２５ｂは、Ｎ型トランジスタ３３とＰ型トランジスタ３４とを有している。Ｎ型トランジスタ３３及びＰ型トランジスタ３４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ３１及びＰ型トランジスタ３２のドレイン端子）に接続されている。Ｎ型トランジスタ３３のソース端子は低電位電源線７７に接続され、ドレイン端子は入力端子Ｎ１に接続されている。Ｐ型トランジスタ３４のソース端子は高電位電源線７８に接続され、ドレイン端子は入力端子Ｎ１に接続されている。
【００２２】
出力端子Ｎ２は配線３５を介して画素電極２１に接続されている。この配線３５にはリペアの際に切断可能な部分３５ａが設けられている。切断可能部分３５ａは出力端子Ｎ２と画素電極２１との間に設けられており、外観上は配線３５の他の部分と同様の状態になっている。
【００２３】
以上の構成を有する画素２０において、ラッチ回路２５にローレベルが入力されると、入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にハイレベルが入力される。一方、ラッチ回路２５にハイレベルが入力されると、入力端子Ｎ１はハイレベル、出力端子Ｎ２はローレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にはローレベルが入力される。このように、画素電極２１には、ラッチ回路２５に入力された画像データに基づいた電位が配線３５を介して入力される。
【００２４】
図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。
【００２５】
表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。
【００２６】
素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、画素スイッチング素子２４、ラッチ回路２５などが形成されている。
【００２７】
対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
【００２８】
なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。
【００２９】
製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。
【００３０】
図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。
【００３１】
マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
【００３２】
分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３３】
白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
【００３４】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００３５】
図５は、本実施形態に係る電気泳動表示装置１のうち１つの画素２０の構成を具体的に示す平面図である。  
同図に示すように、画素２０は平面視矩形に設けられており、当該画素２０の上辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、下辺に沿って形成された低電圧電源線７７及び右辺に沿って形成された高電圧電源線７８の４本のグローバル配線によって囲まれている。画素２０左上の領域には、画素スイッチング素子２４の一部である半導体層２４ａが設けられている。半導体層２４ａは平面視でＵ字状に形成されており、図中下方にＵ字の開口部が設けられるように配置されている。また、半導体層２４ａは一部が平面視で走査線４０に重なる位置に配置されている。この走査線４０に平面視で重なる部分はチャネル領域となっている。半導体層２４ａのうちチャネル領域以外の領域には不純物がドーピングされている。半導体層２４ａのＵ字の先端のうち図中左側はコンタクトホールを介して配線３６に接続されており、この配線３６の他端側はコンタクトホールを介してデータ線５０に接続されている。このため、半導体層２４ａのうち図中左側の先端は画素スイッチング素子２４のソース領域２４ｓとして機能することになる。また、半導体層２４ａのＵ字の先端のうち図中右側はコンタクトホールを介して配線３７に接続されている。このため、半導体層２４ａの図中右側の先端は画素スイッチング素子２４のドレイン領域２４ｄとして機能している。
【００３６】
画素２０のほぼ中央の領域にはラッチ回路２５が設けられている。ラッチ回路２５の入力端子Ｎ１には上記の配線３７が接続されている。配線３７は半導体層２４のドレイン領域２４ｄに接続されている。高電位電源端子ＰＨには配線３８が接続されている。配線３８はコンタクトホールを介して高電位電源線７８に接続されている。低電位電源端子ＰＬには配線３９が接続されている。配線３９はコンタクトホールを介して低電位電源線７７に接続されている。
【００３７】
ラッチ回路２５の出力端子Ｎ２には配線３５が接続されている。この配線３５はラッチ回路２５の出力端子Ｎ２から画素２０の図中右側に引き回された直線状の配線である。配線３５の図中右側の先端にはコンタクトホール３５ｂが形成されており、上層に設けられる画素電極２１に当該コンタクトホール３５ｂを介して接続されている。配線３５のうちコンタクトホール３５ｂと出力端子Ｎ２との間には、リペア工程によって切断可能な切断可能部分３５ａが設けられている。
【００３８】
上記のように構成された電気泳動表示装置１の画素２０内に設けられた回路に欠陥が生じた場合、画素電極２１（図２）が固定電位となってしまう（ショートモード）ことがある。画素電極２１がショートモードになった場合、画素電極２１の電位はハイレベル又はローレベルのうち一方の電位に固定されてしまい、画像データを更新しても表示に反映されずに点欠陥となって表示されてしまう。
【００３９】
このように、画素電極２１に欠陥が生じ正常な表示を行うことができなくなった場合、電気泳動表示装置１をリペアする必要がある。このリペアを行う際には、画素電極２１についての電気的接続が切断されるようにする。具体的には、欠陥が生じた画素２０（以下、「欠陥画素」と表記する）のうち画素電極２１に接続された配線３５の切断可能部分３５ａが切断されるようにする。この切断工程においては、例えば切断可能部分３５ａにレーザ光を照射することにより、当該切断可能部分３５ａを切断する。本実施形態の構成では画素電極２１に電気的に接続された構成要素は配線３５のみであるため、切断可能部分３５ａが切断されることにより画素電極２１についての全ての電気的接続が切断されることになる。リペア工程後の電気泳動表示装置１は、図２及び図５に示される切断可能部分３５ａが切断された状態となる。
【００４０】
欠陥画素２０における画素電極２１の電気的接続が切断されると、当該欠陥画素２０においては画素電極２１に印加する電圧を外部信号によって制御することができない状態になる。一方、この欠陥画素２０の周辺の画素（以下、「周辺画素」と表記する）に設けられる画素電極２１については、外部信号によって印加電圧を正常に制御することができる状態になっている。この状態において、欠陥画素２０の画素電極２１は、周辺画素の画素電極に印加される電圧の影響を受けやすい状態になる。
【００４１】
例えば、周辺画素の画素電極にハイレベルの電圧が印加されたときには欠陥画素２０の画素電極２１の電位はハイレベルに近い電位にまで上昇する。周辺画素の画素電極にローレベルの電圧が印加されたときには欠陥画素２０の画素電極はローレベルの電位に近くなる。
また、欠陥画素２０に隣接する左側の画素電極にハイレベルの電圧が印加され、右側の画素電極にローレベルの電圧が印加された場合には、欠陥画素における画素電極は、ハイレベルとローレベルとの中間電位に近づくことになる。
【００４２】
したがって、欠陥画素２０自体に設けられている画素電極２１の制御が行われない状態であっても、周辺画素に設けられている画素電極の影響を受けてマイクロカプセル８０内の白色粒子及び黒色粒子が移動する。この結果、当該画素２０の表示は周囲の表示色（白色又は黒色）に近いグレーとなる。欠陥画素２０における表示が周辺画素の表示色に近いグレーとなることによって、常に白色又は黒色が表示されるような欠陥が目立ちにくくなる。
【００４３】
このように、本実施形態によれば、所定の画素２０の画素回路に欠陥があった場合などに、当該欠陥画素２０における画素電極２１についての電気的接続を切断することにより、画素電極２１は電圧が直接印加されない状態となる。このような状態になったときには、当該画素電極２１は周辺画素に設けられている画素電極の電位に影響されやすくなる。電気的接続の切断された画素電極２１の電位が周囲画素の画素電極の電位に合わせて変化することになるため、当該欠陥画素２０においては周辺画素の表示に近い状態で表示を行うことができる。このように、点欠陥の表示となってしまうのを回避することができるので、電気泳動表示装置１の表示特性を向上することが可能となる。
【００４４】
［第２実施形態］  
次に、本発明の第２実施形態を説明する。本実施形態に係る電気泳動表示装置１０１は、第１実施形態の図２及び図５に示された画素２０に、電位制御用スイッチ回路としてのトランスファゲートを設けた構成になっている。したがって、以下で参照する図面において、図２及び図５の画素２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【００４５】
図６は電気泳動表示装置１０１の画素１２０の回路構成を示す図であり、第１実施形態における図２に対応している。  
同図に示すように、画素１２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。画素スイッチング素子２４及びラッチ回路２５の構成は第１実施形態と同様であるため、ここでは説明を省略する。
【００４６】
トランスミッションゲートＴＧ１は、電界効果型のＮ型トランジスタＴ１１と電界効果型のＰ型トランジスタＴ１２とを備えている。Ｎ型トランジスタＴ１１のソース端子とＰ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線Ｓ１に接続されている。Ｎ型トランジスタＴ１１のドレイン端子とＰ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｎ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｐ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２に接続されている。
【００４７】
トランスミッションゲートＴＧ２は、電界効果型のＮ型トランジスタＴ２１と電界効果型のＰ型トランジスタＴ２２とを備えている。Ｎ型トランジスタＴ２１のソース端子とＰ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線Ｓ２に接続されている。Ｎ型トランジスタＴ２１のドレイン端子とＰ型トランジスタＴ２２のドレイン端子とが接続されており、これらが配線３５を介して画素電極２１に接続されている。この配線３５には、第１実施形態同様、リペアの際に切断可能な部分３５ａが設けられている。切断可能部分３５ａは出力端子Ｎ２と画素電極２１との間に設けられており、外観上は配線３５の他の部分と同様の状態になっている。
【００４８】
また、Ｎ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｐ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。
【００４９】
図７は画素１２０の平面視での概略構成を示す図であり、第１実施形態における図５に対応している。  
同図に示すように、画素１２０は平面視矩形に設けられている。画素１２０の上辺は当該上辺に沿って走査線４０が形成されており、左辺には当該左辺に沿ってデータ線５０が形成されている。画素１２０の右辺には当該右辺に沿って高電圧電源線７８が形成されており、下辺には当該下辺に沿って低電圧電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２が形成されている。画素１２０左上の領域には、第１実施形態と同様、画素スイッチング素子２４の一部である半導体層２４ａが設けられている。
【００５０】
画素１２０の中央から左側の領域にはラッチ回路２５が配置されている。ラッチ回路２５は第１実施形態に比べて画素２０のやや左側に配置されている。ラッチ回路２５の入力端子Ｎ１は配線３７を介して半導体層２４のドレイン領域２４ｄに接続されている。高電位電源端子ＰＨ、低電位電源端子ＰＬについては、第１実施形態と同様、それぞれ配線３８及び配線３９を介して高電位電源線７８、低電位電源端子７７に接続されている。
【００５１】
画素１２０の中央から右側の領域にはトランスミッションゲートＴＧ１、ＴＧ２が配置されている。トランスミッションゲートＴＧ１及びＴＧ２は、配線５１及び５２を介してラッチ回路２５に接続されていると共に、配線５３を介して第１制御線Ｓ１に、配線５４を介して第２制御線Ｓ２にそれぞれ接続されている。また、トランスミッションゲートＴＧ１及びＴＧ２には配線３５が接続されている。
【００５２】
配線３５は、画素１２０のうち平面視で他よりもスペースの広い領域に引き回されている。図７の場合には、配線３５がトランスミッションゲートＴＧ１及びＴＧ２を画素中右側から上側に迂回するように引き回されている。配線３５の引き回しの先端にはコンタクトホール３５ｂが形成されており、上層に設けられる画素電極２１に当該コンタクトホール３５ｂを介して接続されている。配線３５のうちコンタクトホール３５ｂとトランスミッションゲートＴＧ１、ＴＧ２との間には、リペア工程によって切断可能な切断可能部分３５ａが設けられている。
【００５３】
図６に戻る。
以上の構成を有する画素１２０において、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は配線３５を介して第１制御線Ｓ１に電気的に接続される。
【００５４】
一方、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は配線３５を介して第２制御線Ｓ２に電気的に接続される。
この回路構成によれば、第１制御線Ｓ１，Ｓ２に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。
これにより、ラッチ回路２５に画像データを保持しながら（保持データに係らず）ディスプレイの状態を全黒、全白、反転画像と変化させることが可能となり、新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
【００５５】
図７に戻る。  
上記のように構成された電気泳動表示装置１０１の画素電極２１がショートモードになってしまった場合、第１実施形態と同様のリペアを行う。すなわち、欠陥画素１２０のうち画素電極２１に接続された配線３５の切断可能部分３５ａが切断されるようにするものであり、具体的には切断可能部分３５ａにレーザ光を照射して、当該切断可能部分３５ａを切断する。本実施形態の構成においても画素電極２１に電気的に接続された構成要素は配線３５のみであるため、切断可能部分３５ａが切断されることにより画素電極２１についての全ての電気的接続が切断されることになる。リペア工程後の欠陥画素１２０は、図６及び図７に示される切断可能部分３５ａが切断された状態となる。
【００５６】
本実施形態によれば、リペア工程においてトランスミッションゲートＴＧ１及びＴＧ２と画素電極２１との間の電気的接続を切断することとしたので、第１実施形態同様、画素電極２１に電位が供給されない状態とすることができる。これにより、欠陥画素１２０において点欠陥を目立たなくすることができるので、電気泳動表示装置の表示特性を向上することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】本実施形態に係る電気泳動表示装置の画素の回路構成図。
【図３】本実施形態に係る電気泳動表示装置の部分断面図。
【図４】本実施形態に係る電気泳動表示装置のマイクロカプセルの断面構成図。
【図５】本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。
【図６】本発明の第２実施形態に係る電気泳動表示装置の画素の回路構成図。
【図７】本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。
【符号の説明】
【００５８】
１…電気泳動表示装置、３…表示部、２０、１２０…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング素子、２５…ラッチ回路、３５…配線、３５ａ…切断可能部分、４０…走査線、５０…データ線、７７…低電位電源線、７８…高電位電源線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｓ１…第１制御線（第１信号線）、Ｓ２…第２制御線（第２信号線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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