(57)【要約】【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。【解決手段】このメモリは、フローティングボディを含む複数のメモリセル、ドレイン層に接続された複数のビット線、ゲート電極に接続された複数のワード線および、メモリセルから論理データを読み出し、あるいは、書き込むセンスアンプを備え、メモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、ボディ内の蓄積電荷の多い状態を示す第１の論理データを記憶するメモリセルに所定電流よりも多い第１の電流を流し、ボディ内の蓄積電荷の少ない状態を示す第２の論理データを記憶するメモリセルに所定電流よりも少ない第２の電流を流すバイポーラ作用を生じさせるように単数または複数のビット線および複数のワード線を同時に駆動することによって、複数のメモリセルを同時にリフレッシュする。【選択図】図２
2009176331.tif 000002
【特許請求の範囲】
【請求項１】
ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含み、二次元的に配列された複数のメモリセル、
前記複数のメモリセルのドレイン層に接続された複数のビット線、
前記複数のメモリセルのゲート電極に接続され、あるいは、ゲート電極として機能する複数のワード線および、
前記ビット線に接続され、前記メモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記ボディ領域内の蓄積電荷の多い状態を示す第１の論理データを記憶するメモリセルに所定電流よりも多い第１の電流を流し、前記ボディ領域内の蓄積電荷の少ない状態を示す第２の論理データを記憶するメモリセルに前記所定電流よりも少ない第２の電流を流すバイポーラ作用を生じさせるように単数または複数の前記ビット線および複数の前記ワード線を同時に駆動することによって、複数の前記メモリセルを同時にリフレッシュすることを特徴とする半導体記憶装置。
【請求項２】
前記複数のビット線および前記複数のワード線に接続された総ての前記メモリセルを同時にリフレッシュすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リフレッシュ動作を実行する際に、前記複数のワード線の電位は、データ保持状態における前記複数のワード線の電位よりも高く、前記第１の論理データを記憶したメモリセルの閾値電圧および前記第２の論理データを記憶したメモリセルの閾値電圧よりも低いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記センスアンプが外部へデータを読み出し、あるいは、外部からのデータを書き込んだ後に、読出し対象または書込み対象となった前記ビット線に接続された複数の前記メモリセルを、前記バイポーラ作用を利用して同時にリフレッシュすることを特徴とする請求項１または請求項３に記載の半導体記憶装置。
【請求項５】
前記リフレッシュ動作を実行する際に、前記複数のワード線の電位は、データ保持状態における前記複数のワード線の電位とほぼ等しいことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、電界効果トランジスタ(ＦＥＴ（Field-Effect Transistor）)のフローティングボディに電荷を蓄積することによって情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、通常の読出し／書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。
【０００４】
また、ＦＢＣメモリは、メモリセルに電流を流してデータを書き込むため、電流駆動用のドライバのサイズを大きくする必要がある。よって、メモリセル自体は小さいにもかかわらず、メモリ全体のサイズ（チップサイズ）はそれほど小さくならない。即ち、メモリセルがチップに占める割合(セル占有率（cell efficiency)）が小さい。
【０００５】
さらに、データの読出しまたは書込みにおいて、絶対値の大きな電圧をビット線に印加した場合、該ビット線に接続された非選択メモリセルが影響を受けることがある。これは、ビット線ディスターブと呼ばれ、メモリセルのリテンション時間を短縮してしまう。
【特許文献１】米国特許出願公開番号第２００６／０１３１６５０明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含み、二次元的に配列された複数のメモリセル、
前記複数のメモリセルのドレイン層に接続された複数のビット線、
前記複数のメモリセルのゲート電極に接続された複数のワード線および、
前記ビット線に接続され、前記メモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記ボディ領域内の蓄積電荷の多い状態を示す第１の論理データを記憶するメモリセルに所定電流よりも多い第１の電流を流し、前記ボディ領域内の蓄積電荷の少ない状態を示す第２の論理データを記憶するメモリセルに前記所定電流よりも少ない第２の電流を流すバイポーラ作用を生じさせるように単数または複数の前記ビット線および複数の前記ワード線を同時に駆動することによって、複数の前記メモリセルを同時にリフレッシュすることを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れている。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎ（以下、ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００１１】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲート（第１のゲート電極）としての機能を兼ね備える。ワード線ＷＬは、センスアンプＳ／Ａの左右にｎ本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１２】
データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。このように１メモリセルに１ビットを格納する方式を１セル／ビット（シングルセル）方式と呼ぶ。
【００１３】
代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の方式にも適用できる。
【００１４】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。
【００１５】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）へセンスアンプＳ／Ａからデータを読み出す。センスアンプＳ／Ａは、ＤＱバッファを介してデータをメモリの外部へ読み出すことができる。あるいは、センスアンプＳ／Ａは、ＤＱバッファを介してメモリ外部からのデータをメモリセルへ書き込むことができる。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
【００１６】
図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７１およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００１７】
ゲート絶縁膜７１は、ボディ５０の上面に設けられている。ワード線（ゲート電極）ＷＬは、ゲート絶縁膜７１を介してボディ５０の上面に設けられている。
【００１８】
図２に示すように、ＦＢＣがＮ型ＦＥＴからなる場合、Ｐ型ボディ５０に正孔を蓄積することによってデータを記憶することができる。便宜上、正孔の数が多い状態をデータ“１”とし、正孔の数が少ない状態をデータ“０”と定義する。
【００１９】
センスアンプＳ／Ａがデータ“１”をメモリセルＭＣへ書き込む方法の一例を説明する。ソース線ＳＬにつながるＮ型ソース層６０の電位を基準(０Ｖ)として、ゲート電極Ｇとしてのワード線ＷＬの電位を正電圧ＶＷＬＨＷにし、ビット線ＢＬにつながるＮ型ドレイン層４０の電位を正電圧ＶＢＬＨにする。ＶｔｈをメモリセルＭＣの閾値電圧とする。このとき、ＶＢＬＨ＞ＶＷＬＨＷ−Ｖｔｈという関係が成り立てば、このメモリセルＭＣは飽和領域にバイアスされ、インパクトイオン化を引き起こす。インパクトイオン化によって多数の正孔と電子の対が発生する。インパクトイオン化により生じた電子はドレイン層４０へ吸い込まれ、インパクトイオン化により生じた正孔はボディ５０に形成されたポテンシャル井戸に蓄積される。これにより、データ“１”がメモリセルＭＣへ書き込まれる。
【００２０】
センスアンプＳ／Ａがデータ“０”をメモリセルＭＣへ書き込む方法の一例を説明する。ワード線ＷＬの電位をＶＷＬＨＷに上昇させ、ビット線ＢＬの電位を負電位ＶＢＬＬにする。これによって、ボディ５０とドレイン層４０との間のｐｎ接合が順方向にバイアスされ、ボディ５０内に蓄積されていた正孔がビット線ＢＬへ放出される。これによって、ボディ５０内に蓄えられていた正孔数が減少し、データ“０”がメモリセルＭＣに書き込まれる。
【００２１】
センスアンプＳ／ＡがメモリセルＭＣからデータを読み出す方法の一例を説明する。ビット線ＢＬの電位をＶＢＬＲに設定し、ワード線ＷＬの電位をＶＷＬＨＲにする。ＶＢＬＲは、ＶＢＬＲ＜ＶＷＬＨＲ−Ｖｔｈを満たす比較的小さい正電位にする。尚、ＶＷＬＨＲは、ＶＷＬＨＷと等しくてもよい。これにより、メモリセルＭＣは線形領域にバイアスされる。このとき、ドレイン−ソース間に流れる電流はボディ５０に蓄えられている正孔数に依存して変わる(ボディ効果)。従って、“１”セルに流れる電流は、“０”セルに流れる電流よりも大きくなる。センスアンプＳ／Ａは、この電流差を識別することで、メモリセルＭＣに記憶されたデータの極性を判別する。
【００２２】
データ保持状態において、ワード線ＷＬの電位は深い負電位ＶＷＬＬに設定される。ビット線ＢＬの電位はソース線ＳＬの電位と同じ０Ｖに設定される。ワード線電位を深い負電位ＶＷＬＬに設定することによって、“１”セルのボディ電位をマイナスにしてボディ−ソース間のＰＮ接合およびボディ−ドレイン間のＰＮ接合を逆バイアスにする。これにより、“１”セルの漏れ電流を小さくし、データの保持特性を良好にする。また、或るビット線に接続された選択メモリセルにデータ“０”を書き込むとき、そのビット線の電位は負電位ＶＢＬＬに設定される。このときに、ワード線電位が深い負電位ＶＷＬＬに設定されていれば、そのビット線に接続された非選択の“１”セルに誤ってデータ“０”が書き込まれない。即ち、ワード線電位を深い負電位ＶＷＬＬに設定することは、データ“０”書き時における非選択の“１”セルのデータ劣化現象(“０”ディスターブ)を防止する役割がある。
【００２３】
センスアンプＳ／ＡがメモリセルＭＣからデータを読み出す他の方法を説明する。データ読出し方法としてバイポーラ作用を利用することができる。例えば、データ保持状態では、メモリセルＭＣのソース電位を基準(０Ｖ)として、ワード線ＷＬの電位を負電位に設定する。読出し時において、ワード線ＷＬの電位を、例えば、ソース電位（０Ｖ）に上昇させ、ドレイン電位をソース電位（０Ｖ）から正電位に上昇させる。これにより、“１”セルのみにおいて、ｎ型ソース６０、ｐ型ボディ５０およびｎ型ドレイン４０からなる寄生ｎｐｎバイポーラトランジスタがオンする。コレクタ（ドレイン）−エミッタ（ソース）間の電流は、ベース（ボディ）がフローティングであるにもかかわらず定常的に流れる。なぜならば、インパクトイオン化がコレクタ−エミッタ間の電流によって生じ、正孔がベースに発生する。これにより、正帰還が寄生ｎｐｎバイポーラトランジスタに生じ、ベース電流を定常的に供給し続けられるからである。このときの“１”セルのボディ電圧はインパクトイオン化で発生した電流とソースに流れ出るｐｎ接合のフォワード電流の釣り合いによって決定される。例えば、ボディ電圧は、０．７〜１Ｖ程度になる。一方、“０”セルのボディに蓄積される正孔数は“１”セルのそれに比べて少ないので、正帰還ループは“０”セルでは発生しない。よって、“０”セルのボディ電圧は低いままである。
【００２４】
その結果、“１”セルにおけるビット線、ワード線、ソース線の各電位は、“０”セルにおけるそれらの各電位とそれぞれ等しいものの、“１”セルの寄生バイポーラトランジスタはオンし、“０”セルの寄生バイポーラトランジスタはオフ状態を維持する。これにより、センスアンプＳ／Ａは、メモリセルＭＣに格納されたデータを検出することができる。
【００２５】
次に、本実施形態による自律リフレッシュ動作を説明する。本実施形態による自律リフレッシュ動作は、バイポーラ作用を利用する。まず、データ保持状態において、上述のように、ワード線ＷＬの電位は、ソース電位（０Ｖ）を基準として深い負電位ＶＷＬＬに設定され、ビット線ＢＬの電位は、ソース電位と同じ電位でよい。リフレッシュ動作は、メモリセルＭＣの論理データの劣化を回復させる動作である。
【００２６】
データ保持状態から自律リフレッシュを実行する場合、ワード線ＷＬの電位は、“１”セルの閾値電圧Ｖｔｈ１よりも低くかつＶＷＬＬ以上の電位ＶＷＬＲに立ち上げる。即ち、ＶＷＬＬ≦ＶＷＬＲ＜Ｖｔｈ１を満たすようにワード線ＷＬの電位ＶＷＬＲを設定する。
【００２７】
ビット線ＢＬの電位を正電位ＶＢＬＲに立ち上げる。電圧ＶＢＬＲが充分に高いと、図２に示すように、ボディ(ベース)に蓄積されている正孔がソース側(エミッタ側)へフォワード電流（ベース電流）ＩＥとして流れ出し、電子がソース側(エミッタ側)からボディ(ベース)を通り抜けてドレイン側(コレクタ側)へ流れる。ボディからドレインへの電子の流れは、コレクタ電流ＩＣであり、フォワード電流ＩＥを増幅した電流である。これにより、いわゆる、バイポーラ作用がメモリセルＭＣに生じる。
【００２８】
“１”セルでは、コレクタ電流ＩＣが所定の電流値ＩＣ０よりも大きくなる。この場合、電子がシリコン原子をイオン化し、多数の伝導電子−正孔対を発生させる(インパクトイオン化)。このとき発生した電子は、ドレイン側(コレクタ側)へ放出されるが、正孔はボディ(ベース)内に留まる。そして、ＩＣ＞ＩＣ０においては、インパクトイオン化により発生した正孔数がエミッタ側へ流れる正孔数よりも多い。これによって、ベースは、エミッタに対してフォワードバイアスを維持し続けることができ、定常的にバイポーラ作用が継続する。よって、増幅されたコレクタ電流ＩＣがメモリセルＭＣ内を流れ続け、ボディ電位が上昇する。ボディ電位（ベース電位）が上昇すると、フォワード電流ＩＥが大きくなるので、ボディ５０に蓄積される正孔の量は一定値以上に増大せず、平衡状態となる。これにより、“１”セルの自律リフレッシュが完了する。
【００２９】
“０”セルでは、コレクタ電流ＩＣが所定の電流値ＩＣ０よりも小さい。この場合、インパクトイオン化により生じる正孔数は、ＰＮ接合のフォワードバイアスによりエミッタ側へ流出する正孔数よりも少ないので、ベース電位は、フォワード電流ＩＥによる正孔の流出と共に低下する。従って、定常的なバイポーラ作用は生じず、コレクタ電流ＩＣは次第に消滅する。これにより、“０”セルの自律リフレッシュが完了する。
【００３０】
以上のように、“１”セルおよび“０”セルの両方を同時に自律リフレッシュするためには、“１”セルに対しては、ＩＣ＞ＩＣ０となり、“０”セルに対しては、ＩＣ＜ＩＣ０となるように、ワード線ＷＬの電位ＶＷＬＲおよびビット線ＢＬの電位ＶＢＬＲを設定する必要がある。ワード線ＷＬの電位ＶＷＬＲは、上述の通り、ＶＷＬＬ≦ＶＷＬＲ＜Ｖｔｈ１を満たす必要がある。“１”セルの閾値電圧Ｖｔｈ１は、“０”セルの閾値電圧Ｖｔｈ０よりも低いので、ＶＷＬＲは、当然、Ｖｔｈ０よりも低くなる。
【００３１】
ビット線ＢＬの最適な電位ＶＢＬＲは、メモリセルＭＣの構成およびワード線ＷＬの電位等によって異なるため、その条件を定性的に示すことはできないが、図３を参照して定量的な具体例として説明する。
【００３２】
図３は、或るメモリセルＭＣのドレイン電流とドレイン電圧との関係を示す実験結果である。ここで、メモリセルＭＣのサイズ（Ｌ／Ｗ）は、０．１５μｍ／２．０μｍである。ラインＬ１〜Ｌ４は、それぞれゲート電圧（ワード線の電位）が０．１２５Ｖ、０．１５０Ｖ、０．１７５Ｖおよび０．２００Ｖのときの結果を示す。
【００３３】
この実験では、ドレイン電圧Ｖｄを一旦上昇させた後、これを低下させたときのドレイン電流Ｉｄ（コレクタ電流ＩＣ）を測定している。ドレイン電圧Ｖｄが或る電圧を超えると、ドレイン電流Ｉｄが急に上昇する。あるいは、ドレイン電圧Ｖｄが或る電圧を下回ると、ドレイン電流Ｉｄが急に低下する。ドレイン電流Ｉｄが急に上昇するドレイン電圧Ｖｕｐは、インパクトイオン化が生じるポイントであり、ドレイン電流Ｉｄが急に低下するドレイン電圧Ｖｄｏｗｎは、インパクトイオン化が停止するポイントである。従って、破線円Ｃ１は、“１”セルの状態を示し、破線円Ｃ０は“０”セルの状態を示す。
【００３４】
ゲート電圧が０．１７５Ｖ以上の場合には、ラインＬ３およびＬ４で示すように、ドレイン電流Ｉｄが急に上昇するドレイン電圧Ｖｕｐは、ドレイン電流Ｉｄが急に低下するドレイン電圧Ｖｄｏｗｎとほぼ等しい。これに対し、ゲート電圧が０．１５０Ｖ以下の場合には、ドレイン電流Ｉｄが急に上昇するドレイン電圧Ｖｕｐは、ドレイン電流Ｉｄが急に低下するドレイン電圧Ｖｄｏｗｎと異なる。即ち、ゲート電圧が所定値以下の場合に、ドレイン電圧とドレイン電流との間にヒステリシスが現れる。図３に示す具体例では、ゲート電圧が約０．１５Ｖ以下の場合に、ドレイン電圧とドレイン電流との間にヒステリシスが現れる。さらに、ゲート電圧が負であっても、ドレイン電圧とドレイン電流との間にヒステリシスが現れる（図８）。
【００３５】
本実施形態による自律リフレッシュでは、ドレイン電圧Ｖｕｐとドレイン電圧Ｖｄｏｗｎとの間にドレイン電圧Ｖｄを設定する。例えば、ゲート電圧が０．１２５Ｖの場合（Ｌ１）、ドレイン電圧Ｖｄは、約３．３５Ｖ〜約３．５５Ｖの範囲内に設定される。ゲート電圧が０．１５０Ｖの場合（Ｌ２）、ドレイン電圧Ｖｄは、約３．２５Ｖ〜約３．３５Ｖの範囲内に設定される。これにより、“１”セルのドレイン電圧（ビット線ＢＬの電位）と“０”セルのドレイン電圧とが等しくとも、“１”セルにおいてインパクトイオン化が生じ、“０”セルにおいてインパクトイオン化が生じない。換言すると、ドレイン電圧Ｖｄが上記範囲内に設定されることによって、“１”セルのドレイン電流Ｉｄ（コレクタ電流ＩＣ）は、所定の電流値ＩＣ０よりも大きくなり、“０”セルのドレイン電流Ｉｄ（コレクタ電流ＩＣ）は、所定の電流値ＩＣ０よりも小さくなる。所定の電流値ＩＣ０は、約１０−１１Ａ〜約１０−８Ａの範囲内にある。このように、ゲート電圧およびドレイン電圧を制御することによって、バイポーラ作用を利用した自律リフレッシュが“１”セルおよび“０”セルにおいて同時に実行可能となる。
【００３６】
ゲート電圧が０．１７５Ｖ以上の場合（Ｌ３およびＬ４）には、ドレイン電圧Ｖｕｐがドレイン電圧Ｖｄｏｗｎとほぼ等しいため、“１”セルおよび“０”セルを同時に自律リフレッシュすることはできない。
【００３７】
このように、本発明の発明者は、メモリセルＭＣ自体がバイポーラ作用によってデータを増幅する機能を有することに着目した。このバイポーラ作用を利用することによって、メモリセルＭＣ自身がデータの増幅および再書込みを行うことができる。この自律リフレッシュの利点は、リフレッシュ時にセンスアンプＳ／Ａがデータを検出する必要がないことである。従って、本実施形態による自律リフレッシュは、同一ビット線ＢＬに接続された複数のメモリセルＭＣを同時にリフレッシュすることができる。これにより、後述のように、従来のリフレッシュ方式に比べて、消費電力を削減できるとともに、リフレッシュビジー率を低下させることができる。
【００３８】
図４から図８は、本実施形態による自律リフレッシュ動作を示すタイミング図である。ソース電位は、接地電位（０Ｖ）に維持されている。データ保持状態では、ワード線ＷＬの電位は、深い負電位ＶＷＬＬに設定されており、ビット線ＢＬの電位は、ソース電位と同様に接地電位に設定されている。
【００３９】
自律リフレッシュ動作に入ると、ｔ１〜ｔ２において、まず、ワード線ドライバＷＬＤがワード線ＷＬの電位をＶＷＬＬから正電位ＶＷＬＲへ立ち上げる。これにより、“１”セルのボディ電位Ｖｂｏｄｙ１および“０”セルのボディ電位Ｖｂｏｄｙ０がともにボディ−ゲート間の容量結合により上昇する。このとき、ワード線ドライバＷＬＤは、複数のワード線ＷＬを同時に駆動してよい。
【００４０】
ｔ３〜ｔ４において、カラム選択線ドライバＣＳＬＤがビット線ＢＬの電位をソース電位から正電位ＶＢＬＲへ立ち上げる。これにより、“１”セルのボディ電位Ｖｂｏｄｙ１および“０”セルのボディ電位Ｖｂｏｄｙ０はさらにボディ−ドレイン間の容量結合により上昇する。このとき、カラム選択線ドライバＣＳＬＤは、複数のビット線ＢＬを同時に駆動してよい。
【００４１】
“１”セルのボディ電位Ｖｂｏｄｙ１が“０”セルのボディ電位Ｖｂｏｄｙ０よりも高い。このため、ｔ４以降、上述の通り、“１”セルではバイポーラ作用によるインパクトイオン化が生じ、正孔がボディ５０に蓄積される。“０”セルでは、フォワード電流ＩＥによって正孔がボディ５０から放出される。即ち、“１”セルではＩＣ＞ＩＣ０となり、“０”セルではＩＣ＜ＩＣ０となるため、“１”セルのボディ電位と“０”セルのボディ電位との差は、ΔＶｂ＿ｂｅｆｏｒｅからΔＶｂ＿ａｆｔｅｒ（ΔＶｂ＿ａｆｔｅｒ＞ΔＶｂ＿ｂｅｆｏｒｅ）に増幅される。
【００４２】
ｔ５〜ｔ６において、ワード線ドライバＷＬＤがワード線ＷＬの電位をＶＷＬＲからＶＷＬＬに戻す。ｔ７〜ｔ８において、カラム選択線ドライバＣＳＬＤがビット線ＢＬの電位をＶＢＬＲからソース電位へ戻す。これにより、本実施形態によるバイポーラ作用を用いた自律リフレッシュ動作が完了するとともに、メモリセルＭＣは再び保持状態になる。
【００４３】
図５のように、ビット線ＢＬの電位を先に立ち上げ、その後、ワード線ＷＬの電位を立ち上げてもよい。即ち、ビット線ＢＬの電位およびワード線ＷＬの電位の立上げの順番は問わない。
【００４４】
図６では、データ保持時におけるワード線ＷＬの電位が図４および図５に示すそれよりも浅い負電位ＶＷＬＬ１（ＶＷＬＬ１＞ＶＷＬＬ）に設定されている。これにより、“１”セルのボディ−ソース間のＰＮ接合およびボディ−ドレイン間のＰＮ接合には、順バイアスが印加される。この場合、“１”セルのデータは劣化するものの、“０”セルの記憶状態は安定化する。なぜならば、ワード線ＷＬの電位が浅い負電位であるため、正孔が“０”セルのボディ５０にあまり蓄積されないからである。
【００４５】
本実施形態による自律リフレッシュは、インパクトイオン化により“１”セルに正孔を補給する動作である。よって、図６のデータ保持状態は、本実施形態によるバイポーラ作用を利用した自律リフレッシュに適していると言える。
【００４６】
図７は、図６のタイミング図に比べ、ビット線ＢＬの電位を先に立ち上げ、その後、ワード線ＷＬの電位を立ち上げている点で異なる。このように、ビット線ＢＬの電位およびワード線ＷＬの電位の立上げの順番は問わない。
【００４７】
図８では、ワード線ＷＬの電位を立ち上げることなく、ビット線ＢＬの電位のみを立ち上げている。即ち、自律リフレッシュ時におけるワード線ＷＬの電位は、データ保持状態におけるワード線ＷＬの電位ＶＷＬＬにほぼ等しく負電位に設定される。この場合、ワード線ＷＬの電位ＶＷＬＬは、図４〜図７で示したワード線ＷＬの電位ＶＷＬＲよりも低いが、ビット線ＢＬの電位ＶＢＬＲ１を図４〜図７で示したビット線ＢＬの電位ＶＢＬＲよりも高く設定することによって、バイポーラ作用による自律リフレッシュが可能になる。
【００４８】
（アクティブモードでの自律リフレッシュ動作）
外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が一定期間以上実行されないデータ保持モード（待機状態）では、メモリセルＭＣへのアクセスは生じない。一方、アクティブモードでは、外部にデータを読み出し、あるいは、外部からのデータを書き込むために、不定期にメモリセルＭＣにアクセスする必要が生じる。アクティブモードは、外部にデータを読み出し、あるいは、外部からのデータを書き込むアクセスから次のアクセスまでの期間が一定期間未満の状態である。データ読出し／書込み動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを一旦読み出して、このデータをメモリセルＭＣに書き戻すという従来のリフレッシュ動作を実行する。従って、メモリセルＭＣにアクセスが頻繁に入る状態であっても、自律リフレッシュは、データ保持モードにおけるサイクルと同じ周期で実行すればよい。
【００４９】
本来、データ読出し／書込みのためのアクセスが所定期間以上入らない場合に、メモリセルＭＣのデータ劣化が問題となる。従って、頻繁にアクセスがメモリセルＭＣに入る状況においては、自律リフレッシュは、データ保持モード時と同じように機能する。
【００５０】
しかし、データ読出し／書込みのためのアクセスがかなり頻繁に入る場合、メモリセルＭＣへのディスターブが懸念される。このような場合には、電流成分の中のディスターブで変動する成分が無視できるように（相対的に小さくなるように）、自律リフレッシュの動作電圧を変えることが有効となる。
【００５１】
図９は、アクティブモードおよびデータ保持モードにおけるワード線ＷＬおよびビット線ＢＬの動作を示すタイミング図である。例えば、図９に示すように、アクティブモードにおけるワード線電位ＶＷＬおよびビット線電位ＶＢＬを、データ保持モードにおけるそれらよりも上げる。即ち、アクティブモードにおけるワード線電位ＶＷＬおよびビット線電位ＶＢＬは、データ保持モードにおけるそれらよりもソース電位ＶＳＬから離す。これにより、アクティブモードにおけるインパクトイオン化をデータ保持モードにおけるそれよりも増大させることができる。
【００５２】
アクティブモード時にはデータ保持モードに比べ、ディスターブによる電流成分が増加するので、インパクトイオン化電流およびフォワード電流を増加させることが有効である。このとき、メモリセルＭＣに流すＤＣ電流も増えるが、アクティブモードでは本来、大きな平均電流が流れている。このため、インパクトイオン化電流およびフォワード電流の増分は無視できる。つまり、消費電流はほとんど増大しない。しかし、データ保持モード時では、低いデータ保持電流を実現する必要があるので、インパクトイオン化電流およびフォワード電流の増大は顕著になる。従って、データ保持モードにおけるインパクトイオン化電流およびフォワード電流は、アクティブモードのそれよりも低い方が好ましい。
【００５３】
ただし、図３を参照して説明したように、アクティブモードおよびデータ保持モードにおいて、“１”セルのドレイン電流Ｉｄが所定の電流値Ｉｄ０よりも大きくなり、“０”セルのドレイン電流Ｉｄが所定の電流値Ｉｄ０よりも小さくなるように、ビット線電位およびワード線電位を設定する必要がある。
【００５４】
自律リフレッシュ時に、同時に活性化するワード線ＷＬの数および同時に活性化するビット線ＢＬの数は任意である。例えば、従来のリフレッシュ動作のように１本のワード線ＷＬおよび全ビット線ＢＬを活性化させて、活性化されたワード線ＷＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来と同様である。不活性状態の非選択ワード線ＷＬに接続されたメモリセルＭＣのドレイン４０の電位は上昇するが、ゲート電位は低いままである。従って、“１”セルおよび“０”セルにおいてバイポーラ作用は生じない。
【００５５】
活性とは素子または回路をオンまたは駆動させることを意味し、不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する
全ワード線ＷＬおよび１本のビット線ＢＬを活性化させて、活性化されたビット線ＢＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、ワード線ＷＬの数２ｎ、ワード線ＷＬの容量ＣＷＬ、ワード線ＷＬの駆動振幅ΔＶＷＬ、ビット線の数２ｍ、ビット線の容量ＣＢＬ、ビット線の駆動振幅ΔＶＢＬに依存する。データ保持モードにおける消費電流は、従来よりも減少する場合もあり、増加する場合もあり得る。この場合、不活性状態の非選択ビット線に接続されたメモリセルＭＣのゲート電位は上昇するが、ドレイン電位は低いままである。従って、“１”セルおよび“０”セルにおいてバイポーラ作用は生じない。
【００５６】
全ワード線ＷＬおよび全ビット線ＢＬを活性化させて、メモリセルアレイ内の全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来よりも低下する。また、この場合、周辺回路の動作に必要な電流も小さくすることができる。
【００５７】
図１０は、同時に活性化されるワード線ＷＬの本数とデータ保持モードにおける電流との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、２メガビットのメモリセルアレイＭＣＡを３２×１６ユニット（２Ｍｂ×３２×１６）備えた１ギガビットのＦＢＣメモリのデータ保持モードにおける電流を示す。データ保持モードにおける電流は、１ギガビットのＦＢＣメモリを自律リフレッシュするために必要とされる電流である。２つの２メガビットのメモリセルアレイが、図１に示すようにセンスアンプＳ／Ａの左右に設けられている。各メモリセルアレイは、例えば、５１２本のワード線ＷＬおよび４０９６本のビット線ＢＬを備える。
【００５８】
一例として、ワード線ＷＬの容量ＣＷＬが３００ｆＦ、ワード線ＷＬの電圧振幅ΔＶＷＬが１Ｖ、ビット線ＢＬの容量が１００ｆＦ、ビット線ＢＬの電圧振幅ΔＶＢＬが３．５Ｖ、リフレッシュ動作に関係する周辺回路の充電容量ＣＰＥＲＩが２００ｐＦ、周辺回路の電圧振幅ΔＶＰＥＲＩが１．８Ｖであると仮定する。ワーストセルのリテンション時間ＴＲＥＴを５ｍｓとする。また、リフレッシュのサイクル時間τｒｅｆを５０ｎｓと仮定する。
【００５９】
１６個の６４ＭｂｉｔのメモリセルＭＣは、６４Ｍｂｉｔ単位に、同時並行してリフレッシュされる。６４Ｍｂｉｔメモリ内では、ロウデコーダＲＤを共有する２個の２Ｍｂｉｔのメモリセルアレイ毎にリフレッシュを実行する。リフレッシュ時に“１”セルに流れるＤＣ電流を２μＡとし、メモリセルをリフレッシュする時間τ１を３ｎｓと仮定した。このメモリセルに流れるＤＣ電流がデータ保持モードにおける電流に与える影響は、メモリセルのリテンション時間(例えば、５ｍｓ)に依存し、同時に活性化するワード線およびビット線の本数には依らない。“１”セルおよび“０”セルが半数ずつ存在するとした場合、データ保持モードにおいて１ギガビットのＦＢＣメモリに流れるＤＣ電流の平均値は、０．６４４ｍＡとなる。
【００６０】
図１０は、２Ｍｂｉｔメモリセルアレイにおいて同時に活性化されるワード線数に対する１Ｇｂｉｔメモリのデータ保持モードにおける消費電流を示す。同時に活性化されるビット線数が５１２本、１０２４本、２０４８本、４０９６本のそれぞれの場合について、１Ｇｂｉｔメモリのデータ保持モードにおける消費電流が曲線Ｌ１〜Ｌ４で示されている。
【００６１】
従来のリフレッシュ動作では、１本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化していた。この場合、データ保持モードにおける電流は、約１００ｍＡである。一方、上記実施形態による自律リフレッシュ動作では、５１２本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化することができる。即ち、自律リフレッシュ動作では、２Ｍｂｉｔメモリセルアレイの全メモリセルを同時にリフレッシュすることができる。この場合、データ保持モードにおける電流は、約０．８４ｍＡとなる。つまり、自律リフレッシュ動作によるデータ保持モード時の消費電流は、従来のリフレッシュのそれに比べて１／１００以下になる。
【００６２】
尚、同時に活性化されるワード線数およびビット線数に依存せず、メモリセルの集積度に依存するオフセット電流がある。このオフセット電流は、メモリセルのＤＣ電流によるものである。従って、本実施形態では、１Ｇｂｉｔ分のメモリセルのＤＣ電流がオフセット電流となる。従って、データ保持モードにおける消費電流をさらに低下させるためには、オフセット電流を低下させる必要がある。オフセット電流を低下させるためには、ＤＣ電流を低下させるか、あるいは、フリフレッシュ期間を長くすればよい。
【００６３】
データ保持モードにおいて必要な電流のうち、ビット線およびワード線の充電に必要な電流Ｉｒｅｔ１（ＡＣ成分ともいう）を一般化すると次のように表すことができる。N本のワード線とM本のビット線からなるN×Mビットのメモリアレイを考える。全メモリセルのリテンション時間の最小値をＴＲＥＴとすると、従来のＤＲＡＭと同じリフレッシュ動作では、ＴＲＥＴ／Ｎの時間毎にM本のビット線を充放電しなければならない。ワード線の容量および電圧振幅をそれぞれＣＷＬおよびＶＷＬ、ビット線の容量および電圧振幅をＣＢＬおよびＶＢＬとすると、メモリセルアレイ全体のデータ保持時に必要な電流のＡＣ成分Ｉｒｅｔ１は、式１のように表される。
Ｉｒｅｔ１＝（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／（ ＴＲＥＴ／Ｎ）＝ Ｎ（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／ＴＲＥＴ  （式１）
【００６４】
一方、全メモリセルを同時にリフレッシュする場合、ＴＲＥＴの経過ごとに全ワード線ＷＬおよび全ビット線ＢＬを活性化させる。従って、この場合のメモリセルアレイに関するデータ保持時に必要な電流のＡＣ成分Ｉｒｅｔ２は、式２のように表される。
Ｉｒｅｔ２＝（Ｎ・ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／ＴＲＥＴ（式２）
【００６５】
データ保持電流のＡＣ成分の差分ΔＩｒｅｔ＝Ｉｒｅｔ１−Ｉｒｅｔ２は、式３のように表される。
ΔＩｒｅｔ＝（ＮＭ−１）・ＣＢＬ・ＶＢＬ／ＴＲＥＴ≒（Ｎ・Ｍ）・ＣＢＬ・ＶＢＬ／ＴＲＥＴ  （式３）
【００６６】
これは、従来のリフレッシュ動作におけるビット線の充放電電流とほぼ同じ値である。Ｎ・ＣＷＬ・ＶＷＬ＜＜（Ｎ・Ｍ）Ｍ・ＣＢＬ・ＶＢＬであるので、本実施形態による自律リフレッシュにおけるデータ保持電流のＡＣ成分は、従来のリフレッシュにおけるデータ保持電流と比較すると、ほぼ無視できる程に小さい。
【００６７】
さらに、ビット線ＢＬを駆動するために設けられた周辺回路（カラム系周辺回路ともいう）における消費電流についても、従来のリフレッシュではＴＲＥＴの間に周辺回路をN回充放電する必要があったが、本実施形態による自律リフレッシュではＴＲＥＴの間に周辺回路を１回充放電すれば足りる。カラム系周辺回路についても、本実施形態による自律リフレッシュにおけるカラム系周辺回路の消費電流は、従来のリフレッシュにおけるカラム系周辺回路の消費電流と比較すると、ほぼ無視できる程に小さい。尚、上記計算においては、リフレッシュ時にメモリセルに流れるＤＣ電流の影響は無視した。
【００６８】
図１１は、同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、リフレッシュビジー率を示す。リフレッシュビジー率は、データ保持モードにおいて、１サイクル期間ＴＲＥＴに対する自律リフレッシュ期間が占める時間的な比率を意味する。例えば、リフレッシュビジー率が１００％とは、データ保持状態において常時リフレッシュ動作が必要な状態である。従って、データを保持することができる限りにおいて、リフレッシュビジー率は低いほど良いと言える。
【００６９】
リフレッシュ動作において同時に活性化されるワード線ＷＬの数が１である場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約８％以上である。従来のリフレッシュ動作では、同時に活性化されるワード線は、１本のみでなければならなかった。この場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約８％よりも低くすることができない。
【００７０】
本実施形態による自律リフレッシュ動作は、複数のワード線を同時に活性化させることができる。例えば、リフレッシュ動作において同時に活性化されるワード線ＷＬの数が５１２であり、かつ、リフレッシュ動作において同時に活性化されるビット線ＢＬの数が４０９６である場合（メモリセルアレイ内の全メモリセルを同時にリフレッシュする場合）、リフレッシュビジー率は約０．０１６％に低下させることができる。
【００７１】
同時にリフレッシュするメモリセル数が多いと、電流ピークが大きくなり、ノイズなどが問題になる場合がある。このような問題が生じる場合には、メモリセルアレイを或るブロックに分割して、ブロックごとにリフレッシュしてもよい。例えば、６４メガビットのメモリセルを１２８分割して、５１２Ｋビットのメモリセルを同時にリフレッシュするように設定してもよい。この場合、電流ピークが小さくなり、リフレッシュビジー率が上昇する。しかし、リフレッシュビジー率は、約２％（０．０１６％×１２８）程度であり、依然として、実用的な範囲内である。
【００７２】
（第２の実施形態）
図１２は、本発明に係る第２の実施形態に従ったＦＢＣメモリの動作を示すタイミング図である。第２の実施形態では、メモリ外部へのデータ読出しあるいはメモリ外部からのデータの書込み直後に、該読出しまたは該書込み時に活性化された選択ビット線に接続された全メモリセルを自律リフレッシュする。読出しは、メモリセルＭＣの電流をセンスアンプＳ／Ａが検知する方式である。データ“１”の書込みはメモリセルＭＣのインパクトイオン化により実行され、データ“０”の書込みはビット線を負電位にしてボディ−ドレイン間のＰＮ接合を順バイアスすることにより実行される。勿論、上記以外の書込み方式または読出し方式を用いても差し支えない。
【００７３】
読出しあるいは書込みが実行された後、ｔ１０以降において選択ビット線ＢＬに接続された全メモリセルＭＣの自律リフレッシュを実行する。このとき、非選択ビット線ＢＬに接続されたメモリセルＭＣに対しては、リフレッシュを実行しない。ここでの自律リフレッシュは、上記実施形態による自律リフレッシュである。このように、読出しまたは書込み直後に、該読出しまたは該書込みの対象となった選択ビット線に接続された全メモリセルＭＣを自律リフレッシュしてもよい。
【００７４】
データ“１”の書込み時に選択ビット線は高レベル電位に立ち上げられる。このため、選択ビット線に接続された非選択の“０”セルにＧＩＤＬが生じ、データ“０”が劣化する（“１”ビット線ディスターブ）。データ“０”の書込み時に、選択ビット線は低レベル電位に立ち下げられる。このため、選択ビット線に接続された非選択の“１”セル内の正孔がボディ−ドレイン間のフォワードバイアスによって流出する場合がある（“０”ビット線ディスターブ）
第２の実施形態では、読出しまたは書込み直後に、選択ビット線に接続された全メモリセルＭＣを自律リフレッシュするので、“１”ビット線ディスターブおよび“０”ビット線ディスターブを効果的に抑制することができる。
【００７５】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第３の実施形態では、センスアンプＳ／Ａがｍ本（ｍ≧２）のビット線ＢＬごとに設けられている。ビット線セレクタＢＬＳがセンスアンプＳ／Ａとｍ本のビット線ＢＬとの間に設けられている。ビット線セレクタＢＬＳは、データ読出し／書込み動作において、ｍ本のビット線ＢＬから特定のビット線ＢＬを選択してセンスアンプＳ／Ａに接続するように構成されている。一方、リフレッシュ動作では、ビット線セレクタＢＬＳは、ｍ本のビット線ＢＬを全てセンスアンプＳ／Ａに接続することができる。これにより、第３の実施形態によるＦＢＣメモリは、第１または第２の実施形態と同様に自律リフレッシュ動作を実行することができる。
【００７６】
第３の実施形態では、センスアンプＳ／Ａがｍ本のビット線ごとに設けられているので、メモリセル以外の周辺回路の面積を低減させることができる。即ち、メモリチップに対するセル占有率が向上する。これにより、ＦＢＣメモリのチップサイズを小さくすることができる。
【００７７】
（第４の実施形態）
図１４は、本発明に係る第４の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第４の実施形態では、ビット線がローカルビット線ＬＢＬＬｋ，ｉ、ＬＢＬＲｋ，ｉ（ｋは１〜Ｎ、ｉは１〜Ｍ）（以下、単にＬＢＬともいう）と、グローバルビット線ＧＢＬＬｉ、ＧＢＬＲｉ（以下、単にＧＢＬともいう）とに分けられている。各ローカルビット線ＬＢＬは、或るカラムのメモリセルＭＣのうちいくつかのメモリセルに接続されている。図１４では、（Ｎ＋１）個のメモリセルＭＣが１つのローカルビット線ＬＢＬに接続されている。グローバルビット線ＧＢＬは、複数のローカルビット線に対応して設けられており、センスアンプＳ／Ａに接続されている。
【００７８】
ビット線スイッチＢＳＷがローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続されている。グローバルビット線ＧＢＬは、ビット線スイッチＢＳＷによって特定のローカルビット線ＬＢＬに選択的に接続され得る。
【００７９】
図１４に示す階層型ビット線構成によれば、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設ける必要がなく、センスアンプＳ／Ａの個数を減少させることができる。例えば、図１４の具体例では、グローバルビット線ＧＢＬがセンスアンプＳ／Ａの左右に接続されており、それぞれのグローバルビット線ＧＢＬは４本のローカルビット線ＬＢＬ（計８本のローカルビット線）に接続されている。よって、本実施形態におけるセンスアンプＳ／Ａの個数は、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設けた場合の個数の１／８となる。
【００８０】
このような階層型ビット線構成において従来のリフレッシュ動作を実行した場合、一度にリフレッシュできるメモリセル数は１／８に減る。このため、リフレッシュのサイクル数(全メモリセルセルをリフレッシュするために必要なリフレッシュサイクル数)が大きくなり、リフレッシュビジー率が大きくなってしまう。
【００８１】
これに対し、上記実施形態による自律リフレッシュを用いた場合、センスアンプ数とは無関係にメモリセルアレイ全体のメモリセルを同時にリフレッシュすることができる。従って、自律リフレッシュによれば、階層型ビット線構成を採用するＦＢＣメモリであっても、リフレッシュビジー率を上昇させることなく、全メモリセルをリフレッシュすることができる。さらに、階層型ビット線構成を採用することによって、センスアンプＳ／Ａ数を減少させることができるので、メモリ装置全体のサイズを小さくすることができる。
【００８２】
上記実施形態において、メモリセルＭＣは、ｐ型ＦＥＴであってもよい。この場合には、メモリセルＭＣは、電子を蓄積し、あるいは、電子を放出することによってデータを格納する。また、この場合、ワード線ＷＬおよびビット線ＢＬの各電位の極性を逆にすればよい。
【００８３】
上記実施形態において、ソース電位は、接地電位としたが、ソース電位は、接地電位以外の電位に設定されてもよい。この場合、ワード線ＷＬおよびビット線ＢＬの各電位の極性はソース電位を基準とする。
【００８４】
上記実施形態では、読出しおよび書込み方式については特に限定しない。したがって、本実施形態による自律リフレッシュ動作は、従来の如何なる読出しおよび書込み方式、更に、これから提案されるであろう如何なる読出しおよび書込み方式にも適用可能である。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。
【図２】メモリセルＭＣの構造の一例を示す断面図。
【図３】或るメモリセルＭＣのドレイン電流とドレイン電圧との関係を示す実験結果。
【図４】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図５】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図６】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図７】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図８】本実施形態による自律リフレッシュ動作を示すタイミング図。
【図９】アクティブモードおよびデータ保持モードにおけるワード線ＷＬおよびビット線ＢＬの動作を示すタイミング図。
【図１０】同時に活性化されるワード線ＷＬの本数とデータ保持モードにおける電流との関係を示すグラフ。
【図１１】同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフ。
【図１２】本発明に係る第２の実施形態に従ったＦＢＣメモリの動作を示すタイミング図。
【図１３】本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図１４】本発明に係る第４の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【符号の説明】
【００８６】
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ…ワード線
ＳＬ…ソース線
４０…ドレイン
５０…ボディ
６０…ソース
Ｓ／Ａ…センスアンプ
ＭＣＡＬ、ＭＣＡＲ…メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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