(57)【要約】【課題】簡易な回路構成で、小型化、経済化および低消費電力化が可能なＢＰＳＫ復調回路を提供する。【解決手段】ＢＰＳＫ受信信号の先頭に挿入されたプリアンブル信号を整流してキャパシタＣに順次充電した充電電位が、所定の閾値を超えたか否かの判定結果を同期状態信号としてシュミットトリガインバータＳより出力し、該同期状態信号がロジック“１”の間は、ＡＮＤ１回路からプリアンブル信号をカウンタクリア信号として出力して、ＢＰＳＫ受信信号の１６倍の周波数のクロックＣＬを分周する４ビットカウンタＣＮをクリアする動作を繰り返して、４ビットカウンタＣＮの１６分周出力の反転出力の位相をプリアンブル信号に一致させる。充電電位が前記閾値を超えた時点以降ＢＰＳＫ受信信号がなくなるまで、該１６分周出力の反転出力¬ＱＤと８分周出力ＱＣとの論理積をＢＰＳＫ受信信号のデータをサンプリングするサンプリングタイミング信号として出力する。【選択図】図１
2009124296.tif 000002
【特許請求の範囲】
【請求項１】
データの先頭に位相同期用としてロジック“１”またはロジック“０”を示す位相のプリアンブル信号を含み、かつ、ＢＰＳＫ変調方式（２相位相偏移変調方式）により変調されたＢＰＳＫ受信信号、を受信して復調するＢＰＳＫ復調回路において、前記ＢＰＳＫ受信信号の搬送周波数の２Ｎ倍（Ｎ：整数）の周波数を有するマスタクロックを分周するカウンタと、該カウンタのカウント動作を前記ＢＰＳＫ受信信号の前記プリアンブル信号の位相と同期させることにより、前記ＢＰＳＫ受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成させる同期タイミング生成回路と、を少なくとも備えていることを特徴とするＢＰＳＫ復調回路。
【請求項２】
請求項１に記載のＢＰＳＫ復調回路において、前記ＢＰＳＫ受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号が、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置になるように、生成されることを特徴とするＢＰＳＫ復調回路。
【請求項３】
請求項２に記載のＢＰＳＫ復調回路において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置が、前記ＢＰＳＫ受信信号のロジックレベルの中央部の位相位置に設定されることを特徴とするＢＰＳＫ復調回路。
【請求項４】
請求項２または３に記載のＢＰＳＫ復調回路において、前記サンプリングタイミング信号によりサンプリングされた前記ＢＰＳＫ受信信号のロジックレベルにより、当該ＢＰＳＫ受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とするＢＰＳＫ復調回路。
【請求項５】
請求項１ないし４のいずれかに記載のＢＰＳＫ復調回路において、前記同期タイミング生成回路が、前記ＢＰＳＫ受信信号を整流する整流回路と、該整流回路により整流した前記ＢＰＳＫ受信信号の電位を積分する積分回路と、該積分回路により得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記カウンタが生成するタイミング信号として前記ＢＰＳＫ受信信号と位相および周波数が一致する前記基準信号が得られたか否かを示す同期状態信号を出力するシュミットトリガ回路と、を少なくとも備え、前記ＢＰＳＫ受信信号のデータの先頭に存在する前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記同期状態信号が、同期が取れていないことを示す同期未完了状態から同期が取れたことを示す同期完了状態に切り替わるように、前記積分回路の積分定数を設定することを特徴とするＢＰＳＫ復調回路。
【請求項６】
請求項５に記載のＢＰＳＫ復調回路において、前記同期状態信号として同期未完了状態にある場合、前記ＢＰＳＫ受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とするＢＰＳＫ復調回路。
【請求項７】
請求項５または６に記載のＢＰＳＫ復調回路において、前記同期タイミング生成回路に、前記積分回路の積分電位を放電させる放電回路をさらに備え、前記ＢＰＳＫ受信信号のデータの受信が完了し、前記ＢＰＳＫ受信信号の搬送波がオフ状態になることにより、前記放電回路により、前記積分回路の前記積分電位を放電させることを特徴とするＢＰＳＫ復調回路。
【請求項８】
請求項７に記載のＢＰＳＫ復調回路において、前記積分回路が、第１の抵抗とキャパシタとから構成されていることを特徴とするＢＰＳＫ復調回路。
【請求項９】
請求項８に記載のＢＰＳＫ復調回路において、前記放電回路が、前記キャパシタと並列接続された第２の抵抗から構成されていることを特徴とするＢＰＳＫ復調回路。
【請求項１０】
データの先頭に位相同期用としてロジック“１”またはロジック“０”を示す位相のプリアンブル信号を含み、かつ、ＢＰＳＫ変調方式（２相位相偏移変調方式）により変調されたＢＰＳＫ受信信号、を受信して復調するＢＰＳＫ復調方法であって、前記ＢＰＳＫ受信信号の搬送周波数の２Ｎ倍（Ｎ：整数）の周波数を有するマスタクロックを分周するカウンタのカウント動作を前記ＢＰＳＫ受信信号の前記プリアンブル信号の位相と同期させることにより、前記ＢＰＳＫ受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成することを特徴とするＢＰＳＫ復調方法。
【請求項１１】
請求項１０に記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号を、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置に、生成することを特徴とするＢＰＳＫ復調方法。
【請求項１２】
請求項１１に記載のＢＰＳＫ復調方法において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置を、前記ＢＰＳＫ受信信号のロジックレベルの中央部の位相位置に設定することを特徴とするＢＰＳＫ復調方法。
【請求項１３】
請求項１１または１２に記載のＢＰＳＫ復調方法において、前記サンプリングタイミング信号によりサンプリングされた前記ＢＰＳＫ受信信号のロジックレベルにより、当該ＢＰＳＫ受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とするＢＰＳＫ復調方法。
【請求項１４】
請求項１０ないし１３のいずれかに記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号を整流し、整流した前記ＢＰＳＫ受信信号の電位を積分して得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記ＢＰＳＫ受信信号のデータの先頭にある前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記カウンタが生成するタイミング信号として前記ＢＰＳＫ受信信号との位相および周波数が一致する前記基準信号が得られるように、整流した前記ＢＰＳＫ受信信号の電位を積分する際の積分定数を設定することを特徴とするＢＰＳＫ復調方法。
【請求項１５】
請求項１４に記載のＢＰＳＫ復調方法において、前記同期状態信号として前記基準信号が得られない同期未完了状態にある場合、前記ＢＰＳＫ受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とするＢＰＳＫ復調方法。
【請求項１６】
請求項１４または１５に記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号のデータの受信が完了し、前記ＢＰＳＫ受信信号の搬送波がオフ状態になることにより、前記積分電位を放電させることを特徴とするＢＰＳＫ復調方法。
【請求項１７】
非接触ＩＣカードとの間でＢＰＳＫ変調方式によりデータの読み書きを行う非接触ＩＣカードリーダライタにおいて、前記非接触ＩＣカードとの間で送受信されるＢＰＳＫ信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ＩＣカードからのＢＰＳＫ受信信号を復調する復調回路を、請求項１ないし９のいずれかに記載のＢＰＳＫ復調回路により構成することを特徴とする非接触ＩＣカードリーダライタ。
【請求項１８】
非接触ＩＣカードリーダライタとの間でＢＰＳＫ変調方式によりデータの読み書きを行う非接触ＩＣカードにおいて、前記非接触ＩＣカードリーダライタとの間で送受信されるＢＰＳＫ信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ＩＣカードリーダライタからのＢＰＳＫ受信信号を復調する復調回路を、請求項１ないし９のいずれかに記載のＢＰＳＫ復調回路により構成することを特徴とする非接触ＩＣカード。
【請求項１９】
非接触ＩＣカードリーダライタと非接触ＩＣカードとの間の通信を行う通信システムにおいて、前記非接触ＩＣカードリーダライタが、請求項１７に記載の非接触ＩＣカードリーダライタであり、前記非接触ＩＣカードが、請求項１８に記載の非接触ＩＣカードであることを特徴とする通信システム。
【請求項２０】
請求項１９に記載の通信システムにおいて、前記非接触ＩＣカードリーダライタと前記非接触ＩＣカードとの通信方式が、ＩＳＯ／ＩＥＣ１４４４３規格に準拠していることを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＰＳＫ復調回路、ＢＰＳＫ復調方法、非接触ＩＣカードリーダライタ、非接触ＩＣカードおよび通信システムに関する。
【背景技術】
【０００２】
従来、非接触ＩＣカードリーダライタにおいて、非接触ＩＣカードからのＢＰＳＫ変調（Binary  Phase  Shift  Keying：二位相偏移変調方式）の受信信号を復調する復調方法に関して、ハードウェア的に行う方法として特許文献１の特許第３９１７００６号公報「復調回路およびそれを用いる非接触式ＩＣカードの端末装置」などが、また、ソフトウェア的に行う方法として特許文献２の特許第３６４２２３０号公報「ＢＰＳＫ復調装置」などが知られている。
【０００３】
前記特許文献１のハードウェア的な方法は、ＢＰＳＫ受信信号を該ＢＰＳＫ受信信号の１６倍の搬送周波数でサンプリングして、ＢＰＳＫ受信信号の立ち下り回数、立ち上がり回数の差から、位相の変化点を認識するものである。前記特許文献２のソフトウェア的な方法は、ＢＰＳＫ受信信号の波形の立ち下りから次の波形の立ち下りまでの時間を計測することによって、波長データを求め、求めた前記波長データに基づいて位相変化点を認識するものである。
【特許文献１】特許第３９１７００６号公報
【特許文献２】特許第３６４２２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献１に記載のような技術の場合、多くのカウンタやシフトレジスタなどが必要となるために、復調回路の回路構成が複雑となり、かつ、回路規模が大きくなるために、高コストとなってしまうという問題がある。なぜならば、ＢＰＳＫ受信信号の立ち上がり回数、立ち下り回数を計測する期間の位相は、ＢＰＳＫ受信信号の位相と必ずしも一致していなく、また、位相変化点近くのロジックレベルが“０”レベルか“１”レベルかが不安定となる信号までサンプリングしてしまうためである。つまり、ＢＰＳＫ受信信号を同期検波するための同期信号を生成するために、ＢＰＳＫ受信信号を逓倍、分周するなど複雑な制御を行う回路が必要であり、ＣＰＬＤ（Complex  Programmable  Logic  Device）等の高価なデバイスを実装しなければならなくなるという問題がある。
【０００５】
また、前記特許文献２に記載のような技術の場合、例えば規格ＩＳＯ／ＩＥＣ１４４４３−３に準拠する非接触ＩＣカードリーダライタに適用しようとする場合、８４７．５ＫＨｚのＢＰＳＫ受信信号を処理することが必要となるため、数十ＭＨｚ以上のクロックで動作する高速なコントローラが必要となり、高コスト、大消費電力となってしまうという問題がある。つまり、コントローラに高い処理能力が必要となるため、高い処理能力を有する高価なコントローラが必須であり、かつ、高速なクロックによる大きな消費電力が発生するという問題がある。
【０００６】
本発明は、かくのごとき問題に鑑みてなされたものであり、小型化、経済化および低消費電力化が可能で、かつ、簡易な回路構成からなるＢＰＳＫ復調回路および該ＢＰＳＫ復調回路を備えた非接触ＩＣカードリーダライタおよび非接触ＩＣカードを提供すること、また、該非接触ＩＣカードリーダライタと該非接触ＩＣカードとを利用した通信システムを提供すること、および、ＢＰＳＫ復調回路として安価な回路素子、簡易な回路構成を実現し得るＢＰＳＫ復調方法、を提供することをその目的としている。
【課題を解決するための手段】
【０００７】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【０００８】
第１の技術手段は、データの先頭に位相同期用としてロジック“１”またはロジック“０”を示す位相のプリアンブル信号を含み、かつ、ＢＰＳＫ変調方式（２相位相偏移変調方式）により変調されたＢＰＳＫ受信信号、を受信して復調するＢＰＳＫ復調回路において、前記ＢＰＳＫ受信信号の搬送周波数の２Ｎ倍（Ｎ：整数）の周波数を有するマスタクロックを分周するカウンタと、該カウンタのカウント動作を前記ＢＰＳＫ受信信号の前記プリアンブル信号の位相と同期させることにより、前記ＢＰＳＫ受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成させる同期タイミング生成回路と、を少なくとも備えていることを特徴とする。
【０００９】
第２の技術手段は、前記第１の技術手段に記載のＢＰＳＫ復調回路において、前記ＢＰＳＫ受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号が、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置になるように、生成されることを特徴とする。
【００１０】
第３の技術手段は、前記第２の技術手段に記載のＢＰＳＫ復調回路において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置が、前記ＢＰＳＫ受信信号のロジックレベルの中央部の位相位置に設定されることを特徴とする。
【００１１】
第４の技術手段は、前記第２または第３の技術手段に記載のＢＰＳＫ復調回路において、前記サンプリングタイミング信号によりサンプリングされた前記ＢＰＳＫ受信信号のロジックレベルにより、当該ＢＰＳＫ受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とする。
【００１２】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載のＢＰＳＫ復調回路において、前記同期タイミング生成回路が、前記ＢＰＳＫ受信信号を整流する整流回路と、該整流回路により整流した前記ＢＰＳＫ受信信号の電位を積分する積分回路と、該積分回路により得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記カウンタが生成するタイミング信号として前記ＢＰＳＫ受信信号と位相および周波数が一致する前記基準信号が得られたか否かを示す同期状態信号を出力するシュミットトリガ回路と、を少なくとも備え、前記ＢＰＳＫ受信信号のデータの先頭に存在する前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記同期状態信号が、同期が取れていないことを示す同期未完了状態から同期が取れたことを示す同期完了状態に切り替わるように、前記積分回路の積分定数を設定することを特徴とする。
【００１３】
第６の技術手段は、前記第５の技術手段に記載のＢＰＳＫ復調回路において、前記同期状態信号として同期未完了状態にある場合、前記ＢＰＳＫ受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とする。
【００１４】
第７の技術手段は、前記第５または第６の技術手段に記載のＢＰＳＫ復調回路において、前記同期タイミング生成回路に、前記積分回路の積分電位を放電させる放電回路をさらに備え、前記ＢＰＳＫ受信信号のデータの受信が完了し、前記ＢＰＳＫ受信信号の搬送波がオフ状態になることにより、前記放電回路により、前記積分回路の前記積分電位を放電させることを特徴とする。
【００１５】
第８の技術手段は、前記第７の技術手段のいずれかに記載のＢＰＳＫ復調回路において、前記積分回路が、第１の抵抗とキャパシタとから構成されていることを特徴とする。
【００１６】
第９の技術手段は、前記第８の技術手段に記載のＢＰＳＫ復調回路において、前記放電回路が、前記キャパシタと並列接続された第２の抵抗から構成されていることを特徴とする。
【００１７】
第１０の技術手段は、データの先頭に位相同期用としてロジック“１”またはロジック“０”を示す位相のプリアンブル信号を含み、かつ、ＢＰＳＫ変調方式（２相位相偏移変調方式）により変調されたＢＰＳＫ受信信号、を受信して復調するＢＰＳＫ復調方法であって、前記ＢＰＳＫ受信信号の搬送周波数の２Ｎ倍（Ｎ：整数）の周波数を有するマスタクロックを分周するカウンタのカウント動作を前記ＢＰＳＫ受信信号の前記プリアンブル信号の位相と同期させることにより、前記ＢＰＳＫ受信信号と周波数および位相の双方が一致するタイミング信号を、前記カウンタにより基準信号として生成することを特徴とする。
【００１８】
第１１の技術手段は、前記第１０の技術手段に記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号に含まれるデータをサンプリングするためのサンプリングタイミング信号を、前記カウンタにより生成される前記基準信号の各周期のあらかじめ定めた位相位置に、生成することを特徴とする。
【００１９】
第１２の技術手段は、前記第１１の技術手段に記載のＢＰＳＫ復調方法において、前記サンプリングタイミング信号が生成される前記基準信号の各周期における前記位相位置を、前記ＢＰＳＫ受信信号のロジックレベルの中央部の位相位置に設定することを特徴とする。
【００２０】
第１３の技術手段は、前記第１１または第１２の技術手段に記載のＢＰＳＫ復調方法において、前記サンプリングタイミング信号によりサンプリングされた前記ＢＰＳＫ受信信号のロジックレベルにより、当該ＢＰＳＫ受信信号の位相を判定し、判定した結果を、次のサンプリングのタイミングに達するまで保持することにより、復調信号を得ることを特徴とする。
【００２１】
第１４の技術手段は、前記第１０ないし第１３の技術手段のいずれかに記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号を整流し、整流した前記ＢＰＳＫ受信信号の電位を積分して得られた積分電位を、あらかじめ定めた閾値と比較することにより、前記ＢＰＳＫ受信信号のデータの先頭にある前記プリアンブル信号の継続期間以内のあらかじめ定めた期間の間に、前記カウンタが生成するタイミング信号として前記ＢＰＳＫ受信信号との位相および周波数が一致する前記基準信号が得られるように、整流した前記ＢＰＳＫ受信信号の電位を積分する際の積分定数を設定することを特徴とする。
【００２２】
第１５の技術手段は、前記第１４の技術手段に記載のＢＰＳＫ復調方法において、前記同期状態信号として前記基準信号が得られない同期未完了状態にある場合、前記ＢＰＳＫ受信信号の前記プリアンブル信号の立ち上がりタイミングまたは立ち下がりタイミングに一致した時点で、前記カウンタをクリアすることを特徴とする。
【００２３】
第１６の技術手段は、前記第１４または第１５の技術手段に記載のＢＰＳＫ復調方法において、前記ＢＰＳＫ受信信号のデータの受信が完了し、前記ＢＰＳＫ受信信号の搬送波がオフ状態になることにより、前記積分電位を放電させることを特徴とする。
【００２４】
第１７の技術手段は、非接触ＩＣカードとの間でＢＰＳＫ変調方式によりデータの読み書きを行う非接触ＩＣカードリーダライタにおいて、前記非接触ＩＣカードとの間で送受信されるＢＰＳＫ信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ＩＣカードからのＢＰＳＫ受信信号を復調する復調回路を、前記第１ないし第９の技術手段のいずれかに記載のＢＰＳＫ復調回路により構成することを特徴とする。
【００２５】
第１８の技術手段は、非接触ＩＣカードリーダライタとの間でＢＰＳＫ変調方式によりデータの読み書きを行う非接触ＩＣカードにおいて、前記非接触ＩＣカードリーダライタとの間で送受信されるＢＰＳＫ信号の搬送波の基準タイミングとなるマスタクロックを共有し、かつ、前記非接触ＩＣカードリーダライタからのＢＰＳＫ受信信号を復調する復調回路を、前記第１ないし第９の技術手段のいずれかに記載のＢＰＳＫ復調回路により構成することを特徴とする。
【００２６】
第１９の技術手段は、非接触ＩＣカードリーダライタと非接触ＩＣカードとの間の通信を行う通信システムにおいて、前記非接触ＩＣカードリーダライタが、前記第１７の技術手段に記載の非接触ＩＣカードリーダライタであり、前記非接触ＩＣカードが、前記第１８の技術手段に記載の非接触ＩＣカードであることを特徴とする。
【００２７】
第２０の技術手段は、前記第１８の技術手段に記載の通信システムにおいて、前記非接触ＩＣカードリーダライタと前記非接触ＩＣカードとの通信方式が、ＩＳＯ／ＩＥＣ１４４４３規格に準拠していることを特徴とする。
【発明の効果】
【００２８】
本発明のＢＰＳＫ復調回路、ＢＰＳＫ復調方法、非接触ＩＣカードリーダライタ、非接触ＩＣカードおよび通信システムによれば、復調対象となるＢＰＳＫ受信信号に周波数、位相ともに一致した基準信号をカウンタにより生成し、該基準信号とＢＰＳＫ受信信号との位相を基準信号の１周期の１点で比較し、比較結果を次の比較時点までホールドすることにより、復調出力を得ることを可能としているので、ＢＰＳＫ受信信号を復調する復調回路として、単純な回路構成で、かつ、小型化、低価格化、低消費電力化を可能とする復調回路を実現することができ、非接触ＩＣカードリーダライタ、非接触ＩＣカード、および、該非接触ＩＣカードリーダライタと該非接触ＩＣカードとを利用した各種の通信システム、例えばＩＳＯ／ＩＥＣ１４４４３規格に準拠する非接触ＩＣカードリーダライタ、非接触ＩＣカードを利用した各種の通信システムにも、好適に適用することができるという効果を奏することができる。
【００２９】
特に、ＢＰＳＫ受信信号の復調前に、カウンタをＢＰＳＫ受信信号の先頭に位相同期用として挿入されているロジック“１”またはロジック“０”を表す位相のプリアンブル信号の継続期間（例えば８０周期の期間）以内の期間で、カウンタが出力するタイミング信号を、該プリアンブル信号の周波数、位相に同期化させた基準信号として生成するために、該カウンタのカウント動作をクリアする信号を出力する期間を、ＣＰＬＤ等の高価なデバイスを用いることなく、単純な整流回路（例えばダイオード）と単純な積分回路（例えば抵抗とキャパシタとの回路）と単純なシュミットトリガ回路とを組み合わせた回路によって実現しているので、回路構成が単純化されるとともに、小型化、低価格化、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明に係るＢＰＳＫ復調回路、ＢＰＳＫ復調方法、非接触ＩＣカードリーダライタ、非接触ＩＣカードおよび通信システムの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００３１】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴について、その概要をまず説明する。本発明は、ダイオード、抵抗、キャパシタ、シュミットトリガ回路という低価格の回路素子を使用して構成した同期タイミング生成回路を備え、単純な回路構成からなる復調回路とすることを特徴とするものである。
【００３２】
すなわち、同期タイミング生成回路中に設けた抵抗、キャパシタからなる単純な積分回路の積分定数例えば抵抗の抵抗値、キャパシタの容量値で定まる時定数を利用して、ＢＰＳＫ受信信号の先頭からあらかじめ定めた期間例えば８０周期の期間が経過するまでの間に、ＢＰＳＫ受信信号の搬送周波数の２Ｎ倍（Ｎ：整数）の周波数を有するマスタクロックの周波数を分周するカウンタのカウント動作を、前記同期タイミング生成回路のシュミットトリガ回路の出力によって制御する。
【００３３】
かくのごとく、カウンタのカウント動作を制御することによって、ＢＰＳＫ受信信号の先頭に位置し、位相同期用としてあらかじめ定められた既知のパターン例えばロジック“１”またはロジック“０”を表す位相のプリアンブル信号（Preamble  Signal）に、周波数、位相とも一致した基準信号を、ＢＰＳＫ受信信号を復調するために用いる基準のタイミング信号として、前記カウンタによって生成する仕組みとすることにより、低価格の構成素子からなり、かつ、簡易な回路構成のＢＰＳＫ復調回路を実現することを特徴としている。
【００３４】
ここで、ＢＰＳＫ受信信号の先頭からあらかじめ定めた期間として、以下の実施形態の説明においては、ＢＰＳＫ受信信号の８０周期以内という期間を用いて説明するが、この８０周期という期間は、ＩＳＯ／ＩＥＣ１４４４３−３規格においてプリアンブル信号の送信期間として規定されている期間である。ただし、本発明は、かかる期間のみに限るものではなく、プリアンブル信号の受信中の期間であれば、如何なる期間であっても構わない。
【００３５】
また、以下の実施形態の説明においては、プリアンブル信号のパターンとして、ロジック“１”を表す位相のＢＰＳＫ受信信号を用い、かつ、前記カウンタにより生成する前記基準信号の位相を、プリアンブル信号の立ち上がりタイミングに一致させる場合について説明する。しかし、本発明は、プリアンブル信号のパターンとして、ロジック“０”を表す位相のＢＰＳＫ受信信号を用いる場合であっても良いし、また、前記カウンタにより生成する前記基準信号の位相を、例えばプリアンブル信号の立ち下がりタイミングに一致させるようにしても良い。
【００３６】
また、本発明においては、ＢＰＳＫ受信信号の復調出力を忠実に得るために、プリアンブル信号に周波数、位相とも完全に一致した基準信号の各周期のあらかじめ定めた特定の位相位置にて、ＢＰＳＫ受信信号のデータをサンプリングするように構成していることを特徴としている。ここで、該特定の位相位置としては、ＢＰＳＫ受信信号のデータのロジックレベルが最も安定した中央部の位相位置とする。かくのごとき位相位置を特定するために、例えば、マスタクロックを分周する前記カウンタとして、ＢＰＳＫ受信信号の１６倍（＝２４倍）の周波数を有するマスタクロックを用いる場合、以下のような回路構成を採用する。
【００３７】
つまり、前記同期タイミング生成回路を利用して、前記カウンタのカウント動作を制御することによって、前記カウンタの１６分周出力として、ＢＰＳＫ受信信号と位相、周波数との双方が一致する基準信号を出力することを可能とする状態に設定した後、該マスタクロックを８分周した出力と１６分周した出力の反転出力との論理積（ＡＮＤ）演算を行った論理積信号を、サンプリングタイミング信号として生成して、該サンプリングタイミング信号の立ち上がりタイミングにて、ＢＰＳＫ受信信号のデータをサンプリングするようにすれば良い。
【００３８】
さらに、本発明においては、ＢＰＳＫ受信信号のデータをサンプリングした値を、次のサンプリングタイミングに達するまで、例えばＤフリップフロップにて保持することによって、該Ｄフリップフロップから保持したサンプリング値を復調信号として出力するように構成することを特徴としている。
【００３９】
なお、ＢＰＳＫ受信信号のプリアンブル信号の受信期間中に、該プリアンブル信号に位相、周波数を一致した基準信号を生成して、生成した該基準信号と特定の位相位置例えば中央部の位相位置にてＢＰＳＫ受信信号をサンプリングするサンプリングタイミング信号を生成して、該サンプリングタイミング信号にてサンプリングした結果を、次のサンプリングタイミング信号が出力されるまでの期間、保持するように構成される復調回路を、簡単、低価格の回路素子で実現することができるものであれば、如何なるＢＰＳＫ復調方法を用いても、本発明の構成要件を逸脱するものではない。
【００４０】
（本発明の実施形態）
以下に、本発明の一実施形態として、ＩＳＯ／ＩＥＣ１４４４３規格の通信方式に準拠した非接触ＩＣカードリーダライタ、非接触ＩＣカードに適用されるＢＰＳＫ復調回路を例にとって説明する。図１は、本発明による復調回路の回路構成の一例を示す回路図であり、８４７．５ＫＨｚのＢＰＳＫ受信信号を復調する復調回路の構成例を示している。ここで、８４７．５ＫＨｚの搬送周波数のＢＰＳＫ受信信号は、非接触ＩＣカードリーダライタに関するＩＳＯ／ＩＥＣ１４４４３規格に規定されているＢＰＳＫ受信信号であり、該ＢＰＳＫ受信信号は、位相同期用として、先頭から８０周期分の間、前述したように、ロジック“１”を示す位相のプリアンブル信号が継続する場合について説明する。
【００４１】
また、ＢＰＳＫ受信信号の搬送周波数（８４７．５ＫＨｚ）を生成するための２Ｎ倍（Ｎ：整数）の周波数のマスタクロックとして、１６倍（＝２４倍）の周波数である１３．５６ＭＨｚのクロックを用い、該マスタクロックを分周して、ＢＰＳＫ受信信号の搬送周波数（８４７．５ＫＨｚ）と同一の周波数を生成するカウンタとして４ビットのカウンタを用いている場合について説明することとするが、本発明は、かかるマスタクロックやカウンタに限るものではないことは改めて言うまでもない。
【００４２】
さらに、受信したＢＰＳＫ受信信号を復調するために用いる基準信号やサンプリングタイミング信号を生成するために、受信したＢＰＳＫ受信信号を整流する整流回路としてダイオードを、また、整流したＢＰＳＫ受信信号を積分する積分回路として抵抗とコンデンサとからなる回路を、また、該積分回路によって得られたＢＰＳＫ受信信号の積分電位に基づいて、ＢＰＳＫ受信信号との位相および周波数が一致する基準信号が得られたか否かを判定する判定回路としてシュミットトリガ回路例えばシュミットトリガインバータを、それぞれ、用いている場合について説明するが、本発明は、かかる回路構成のみに限るものではないことも言うまでもない。
【００４３】
図１のＢＰＳＫ復調回路ＤＥＭは、前述したように、非接触ＩＣカードリーダライタ内部にマスタクロックである１３．５６ＭＨｚクロックＣＬによって駆動される４ビットカウンタＣＮと、ダイオードＤ、第１の抵抗Ｒ１、キャパシタＣ、第２の抵抗Ｒ２、シュミットトリガインバータＳで構成される同期タイミング生成回路ＴＭＧと、第１の論理積回路ＡＮＤ１と、インバータＮと、第２の論理積回路ＡＮＤ２と、ＤフリップフロップＤ−ＦＦと、を少なくとも含んで構成される。
【００４４】
ここで、前述したように、４ビットカウンタＣＮは、マスタクロックの１３．５６ＭＨｚクロックＣＬの周波数を分周して、ＢＰＳＫ受信信号の搬送周波数（８４７．５ＫＨｚ）と同一の周波数を生成するカウンタであり、ダイオードＤは、ＢＰＳＫ受信信号を整流する整流回路を形成する回路素子であり、第１の抵抗Ｒ１とキャパシタＣとの組合せ回路は、整流したＢＰＳＫ受信信号を積分する積分回路を形成する回路であり、キャパシタＣに並列接続された第２の抵抗Ｒ２は、積分回路に積分した積分電位つまりキャパシタＣの充電電位を放電する放電回路を形成する回路素子である。
【００４５】
また、シュミットトリガインバータＳは、前記積分回路によって得られたＢＰＳＫ受信信号の積分電位つまりキャパシタＣの充電電位があらかじめ定めた閾値を超えたか否かの判定結果を出力する判定回路であり、ＢＰＳＫ受信信号と周波数および位相の双方が一致するタイミング信号が４ビットカウンタＣＮによって生成されている状態か否かを判定する回路である。ここで、シュミットトリガインバータＳは、回路構成を簡易化するために、シュミットトリガ回路のインバータ機能を利用して、該タイミング信号がまだＢＰＳＫ受信信号の位相と一致していない状態つまり同期未完了状態にある期間はロジック“１”を同期状態信号として出力し、該タイミング信号がＢＰＳＫ受信信号と位相、周波数ともに一致した状態つまり同期完了状態においてはロジック“０”を同期状態信号として出力するように構成する。
【００４６】
さらに説明すると、図１のＢＰＳＫ復調回路ＤＥＭは、次のような回路構成となっている。つまり、図１のＢＰＳＫ復調回路ＤＥＭに関する本実施形態においては、非接触ＩＣカードリーダライタ内部において、マスタクロックとなるクロックＣＬから出力される周波数（１３．５６ＭＨｚ：非接触ＩＣカードからのＢＰＳＫ受信信号の搬送周波数の２４倍に相当する周波数）を巡回的にカウントする４ビットカウンタＣＮを備えている。
【００４７】
該４ビットカウンタＣＮによってマスタクロックを順次分周することにより、ＢＰＳＫ受信信号の搬送周波数（８４７．５ＫＨｚ）に一致するタイミング信号（マスタクロックを１６分周した信号）を生成する。さらに、該ＢＰＳＫ受信信号の先頭からあらかじめ定めた期間内に、４ビットカウンタＣＮにて生成された８４７．５ＫＨｚの前記タイミング信号の位相を該ＢＰＳＫ受信信号の位相と一致させた基準信号として位相合わせを行うように、４ビットカウンタＣＮのカウント動作を、同期タイミング生成回路ＴＭＧによって制御するように構成されている。
【００４８】
同期タイミング生成回路ＴＭＧは、前述したように、簡易な整流回路を形成するダイオードＤと、簡易な積分回路を形成する第１の抵抗Ｒ１およびキャパシタＣと、積分回路が出力する積分電位があらかじめ定めた閾値を超えたか否かを判定した結果を示すデジタル化信号により、４ビットカウンタＣＮから出力されるタイミング信号の位相がＢＰＳＫ受信信号の位相に一致した状態になったか否かを示す同期状態信号を出力するシュミットトリガ回路すなわちシュミットトリガインバータＳとを含んで構成されている。
【００４９】
非接触ＩＣカードに関する通信方式を規定しているＩＳＯ／ＩＥＣ１４４４３規格においては、前述のように、ＢＰＳＫ受信信号の先頭から８０周期の期間には、非接触ＩＣカードから非接触ＩＣカードリーダライタに送るベースバンド信号のロジック“１”またはロジック“０”（本実施形態においてはロジック“１”）を表す位相のプリアンブル信号が含まれている。
【００５０】
この際、積分回路の積分定数つまり第１の抵抗Ｒ１の抵抗値、キャパシタＣの容量値により定まる時定数を適切に定めることによって、ＢＰＳＫ受信信号の先頭から８０周期（位相同期用のプリアンブル信号の継続期間）以内のあらかじめ定めた期間の間は、同期タイミング生成回路ＴＭＧすなわちシュミットトリガインバータＳの出力である同期状態信号として、ＢＰＳＫ受信信号のプリアンブル信号の位相と一致したタイミング信号がまだ得られていないことを示すロジック“１”となるようにする。
【００５１】
該シュミットトリガ回路すなわちシュミットトリガインバータＳの出力である同期状態信号が、ロジック“１”（同期未完了状態）の間は、第１の論理積回路ＡＮＤ１からのカウンタクリア信号によって、４ビットカウンタＣＮは、ＢＰＳＫ受信信号つまりプリアンブル信号の立ち上がりタイミングごとにクリアされるようにする。あるいは、場合によっては、ＢＰＳＫ受信信号つまりプリアンブル信号の立ち下がりタイミングごとにクリアされるようにしても良い。
【００５２】
一方、ＢＰＳＫ受信信号のプリアンブル信号を継続して受信した結果、あらかじめ定めた期間が経過した時点で、前記積分回路の積分電位が、つまり、キャパシタＣの充電電位が、前記閾値を超えて、シュミットトリガインバータＳの出力である同期状態信号が、ＢＰＳＫ受信信号のプリアンブル信号の位相と一致したタイミング信号となり、基準信号が得られる状態になると、該基準信号が得られたことを示すロジック“０”（同期完了状態）に反転し、以降においては、第１の論理積回路ＡＮＤ１からの出力は、ロジック“０”となり、４ビットカウンタＣＮがクリアされない状態にする。
【００５３】
この結果、シュミットトリガインバータＳの出力がロジック“０”に反転した以降においては、４ビットカウンタＣＮは、マスタクロックであるクロックＣＬからの周波数（１３．５６ＭＨｚ）により巡回的にカウントアップされ、１６分周されたタイミング信号は、ＢＰＳＫ受信信号のプリアンブル信号に周波数、位相とも完全に一致した基準信号が継続して出力される状態になる。
【００５４】
ＢＰＳＫ受信信号と同期化された基準信号が４ビットカウンタＣＮから出力された状態になった以降においては、４ビットカウンタＣＮの８分周出力（クロックＣＬの１３．５６ＭＨｚの１／８の周波数１．６９５ＭＨｚ）と１６分周出力の反転出力とを利用して、ＢＰＳＫ受信信号を正しくサンプリングすることが可能なサンプリングタイミング信号を、第２の論理積回路ＡＮＤ２によって作成する。該サンプリングタイミング信号によってＢＰＳＫ受信信号をサンプリングし、ＤフリップフロップＤ−ＦＦにて、次のサンプリングタイミングに達するまで、保持することによって、復調信号を得ることが可能になる。
【００５５】
次に、本発明の特徴の一つとなっている同期タイミング生成回路ＴＭＧについてさらに補足して説明する。
【００５６】
同期タイミング生成回路ＴＭＧは、ＢＰＳＫ受信信号と位相、周波数が一致する基準信号が得られるように、４ビットカウンタＣＮのカウント動作を制御する。このため、該ＢＰＳＫ受信信号の先頭から８０周期以内のあらかじめ定めた期間では、位相、周波数が一致する基準信号がまだ得られていないことを示す同期未完了状態としてロジック“１”を出力して、４ビットカウンタＣＮをＢＰＳＫ受信信号のプリアンブル信号に合わせてクリアするようにし、該期間を経過した以降においては、位相、周波数が一致する基準信号が得られたことを示す同期完了状態としてロジック“０”を出力し、かつ、得られた基準信号を用いて、該ＢＰＳＫ受信信号をサンプリングするサンプリングタイミング信号を生成するために、４ビットカウンタＣＮのカウント動作を継続させるように制御する。
【００５７】
ここで、８４７．５ＫＨｚのＢＰＳＫ受信信号は、先頭から８０周期の期間の間、前述のように、ロジック“１”を示す位相のプリアンブル信号が継続した後、フレームの先頭を示すＳＯＦ（Start  of  Frame）、フレームの実体のデータ、フレームの終了を示すＥＯＦ（End  of  Frame）の順に転送されるフレーム構成とされている。
【００５８】
同期タイミング生成回路ＴＭＧは、ＢＰＳＫ受信信号の先頭に含まれているプリアンブル信号を受信すると、ダイオードＤにより整流した後、第１の抵抗Ｒ１、キャパシタＣの時定数にしたがって、キャパシタＣに徐々に電荷を充電していく。そして、キャパシタＣの充電電位（つまり、整流したＢＰＳＫ受信信号の積分電位）が、同期完了状態を示す電位としてあらかじめ定めた閾値を超えるまでの間、シュミットトリガインバータＳは、同期未完了状態を示すロジック“１”を出力し続ける。
【００５９】
ここで、キャパシタＣの充電電位（つまり積分電位）が前記閾値を超えるまでの期間は、ＢＰＳＫ受信信号のプリアンブル信号の継続期間以内の期間に設定するために、ＢＰＳＫ受信信号の先頭から副搬送波周期の８０周期以下となるように、第１の抵抗Ｒ１の抵抗値、キャパシタＣの容量値で与えられる時定数を設定する。ＢＰＳＫ受信信号の先頭から８０周期以内の期間に設定する理由は、次の通りである。
【００６０】
ＢＰＳＫ受信信号の先頭から８０周期を超える期間になると、前述のように、ＢＰＳＫ受信信号のプリアンブル信号に後続するＳＯＦ（Start  of  Frame）の受信期間になってしまい、ＢＰＳＫ受信信号の位相は、ロジック“１”を示す位相のプリアンブル信号から反転した状態に変化してしまう。このため、４ビットカウンタＣＮは、プリアンブル信号ではなく、該ＳＯＦの位相に同期したタイミングでカウント動作を誤って開始することになる。この結果、復調出力は、ロジック“０”、ロジック“１”がすべて逆になって出力される結果を招く。
【００６１】
一方、図１に示す積分回路は、第１の抵抗Ｒ１、キャパシタＣによるアナログ回路によって形成されており、プリアンブル信号の継続期間（８０周期の期間）を計時するために、キャパシタＣの充電電圧が充電される充電速度を、つまり、整流したＢＰＳＫ受信信号の積分電位が蓄積されていく速度を、正確にプリアンブル信号の継続期間の８０周期に合わせることは困難である。したがって、８０周期に達するまでに余裕を有するように、第１の抵抗Ｒ１、キャパシタＣの時定数つまり積分回路の積分定数を設定することが必要となる。以上が、８０周期以内のあらかじめ定めた期間に設定する理由である。
【００６２】
キャパシタＣの充電電圧（つまり積分電位）が、同期完了状態を示す電位としてあらかじめ定めた閾値を超えると、シュミットトリガインバータＳは、同期完了状態を示すロジック“０”を出力する状態に切り替わる。プリアンブル信号に後続するＳＯＦ、データ、ＥＯＦの受信中においては、ＢＰＳＫ受信信号の搬送周波数は途切れることがないため、シュミットトリガインバータＳは、ＢＰＳＫ受信信号の搬送周波数がなくなるまで、ロジック“０”の出力を継続する。
【００６３】
以上のように、同期タイミング生成回路ＴＭＧの出力信号つまりシュミットトリガインバータＳの出力信号は、ＢＰＳＫ受信信号との同期が取れたか否かを示す同期状態信号として出力されるものであり、ロジック“１”が出力されている状態は、同期未完了状態を示し、ロジック“０”が出力されている状態は、同期完了状態を示している。
【００６４】
また、同期タイミング生成回路ＴＭＧの放電回路を形成する第２の抵抗Ｒ２の抵抗値は、第１の抵抗Ｒ１の抵抗値よりも十分大きな値に設定されており、ＢＰＳＫ受信信号を１ブロック分受信した後、ＢＰＳＫ受信信号の搬送周波数がＯＦＦになった以降の期間の間に、キャパシタＣに蓄積された電荷を第２の抵抗Ｒ２を介してディスチャージし、キャパシタＣの電位を初期状態に復帰させる。
【００６５】
第２の抵抗Ｒ２の抵抗値、キャパシタＣの容量値を適切に選ぶことにより、ＢＰＳＫ受信信号の１ブロック分の受信を終了し、ＢＰＳＫ受信信号の搬送周波数がなくなってから、あらかじめ定めた期間が経過すると、同期タイミング生成回路ＴＭＧは、再び、同期未完了状態を示すロジック“１”を出力する初期状態に復帰する。この初期状態の復帰によって、次のＢＰＳＫ受信信号を正しく復調させるための準備が完了する。
【００６６】
また、第１の論理積回路ＡＮＤ１は、同期タイミング生成回路ＴＭＧの出力が、同期未完了状態を示すロジック“１”の期間の間のみ、ＢＰＳＫ受信信号をそのまま通過させるゲート回路である。同期タイミング生成回路ＴＭＧの積分回路を形成する第１の抵抗Ｒ１およびキャパシタＣの時定数を適切に設定することにより、第１の論理積回路ＡＮＤ１からは、ＢＰＳＫ受信信号のプリアンブル信号のみが出力され、それ以外の期間は、第１の論理積回路ＡＮＤ１からは、ロジック“０”が出力される。第１の論理積回路ＡＮＤ１の出力は、４ビットカウンタＣＮのリセット端子に入力されている。
【００６７】
また、４ビットカウンタＣＮは、縦列接続された４つのフリップフロップＱＡ，ＱＢ，ＱＣ，ＱＤから構成されており、ＢＰＳＫ復調回路ＤＥＭのマスタクロックである１３．５６ＭＨｚのクロックＣＬからの入力に応じて、リップルキャリー方式により、フリップフロップＱＡ，ＱＢ，ＱＣ，ＱＤの状態を順次反転させて、巡回的にカウントアップを繰り返す動作を行う。ここで、前述のように、第１の４ビットカウンタＣＮのリセット端子に入力される論理積回路ＡＮＤ１の出力が、ＢＰＳＫ受信信号のプリアンブル信号を出力している間は、ＢＰＳＫ受信信号のプリアンブル信号の立ち上がりに同期して、４ビットカウンタＣＮのカウント値はクリアされる。
【００６８】
この結果、４ビットカウンタＣＮの１６分周出力ＱＤ（マスタクロックの周波数１３．５６ＭＨｚを１６分周した周波数８４７．５ＫＨｚの出力）の反転出力¬ＱＤは、ＢＰＳＫ受信信号のプリアンブル信号に位相、周波数とも一致した基準信号として出力可能な状態になる。
【００６９】
第１の論理積回路ＡＮＤ１がロジック“０”を出力する状態になると、以降においては、４ビットカウンタＣＮはクリアされなくなるので、最後にクリアされた状態における位相関係を維持して、マスタクロックである１３．５６ＭＨｚのクロックＣＬにより、巡回的に、カウントアップされる動作が繰り返される。
【００７０】
したがって、４ビットカウンタＣＮの３段目のフリップフロップＱＣは、１３．５６ＭＨｚのクロックＣＬの信号を８分周した分周信号（１．６９５ＭＨｚ＝１３．５６ＭＨｚ／８）を出力し続ける。また、４ビットカウンタＣＮの４段目のフリップフロップＱＤは、前述のように、クロックＣＬの信号を１６分周した分周信号（８４７．５ＫＨｚ）を出力し、フリップフロップＱＤの反転出力¬ＱＤは、ＢＰＳＫ受信信号のプリアンブル信号と同一位相・同一周波数の信号つまり基準信号として出力し続ける。
【００７１】
また、第２の論理積回路ＡＮＤ２は、４ビットカウンタＣＮによって基準信号として生成された１６分周フリップフロップＱＤの反転出力¬ＱＤの各周期のあらかじめ定めた特定の位相位置に、ＢＰＳＫ受信信号のデータを１周期ごとにサンプリングするためのサンプリングタイミング信号を生成するためのゲート回路であり、該特定の位相位置として、ＢＰＳＫ受信信号のデータのロジックレベルが最も安定する中央部の位相位置に設定するための回路である。
【００７２】
つまり、第２の論理積回路ＡＮＤ２は、４ビットカウンタＣＮの３段目のフリップフロップＱＣが出力する分周信号（基準信号の２倍の周波数１．６９５ＭＨｚ）と４段目のフリップフロップＱＤの反転出力¬ＱＤとして出力する基準信号（８４７．５ＫＨｚ）との論理積を演算するゲート回路であり、ＢＰＳＫ受信信号（８４７．５ＫＨｚ）のロジックレベルが安定した波形になる中央部の位相位置で立ち上がるパルスを得ることによって、ＢＰＳＫ受信信号のロジックレベル（値）を正確にサンプリングすることができるサンプリングタイミング信号として生成される。この結果、サンプリングタイミング信号の立ち上がりタイミングにて、ＢＰＳＫ受信信号をサンプリングして、ロジックレベルが安定した位相位置であるＢＰＳＫ受信信号のデータの中央部の位相位置の値を得ることができる。
【００７３】
さらに、第２の論理積回路ＡＮＤ２においては、同期タイミング生成回路ＴＭＧから出力される同期状態信号を、インバータＮで反転させた信号との論理積を演算することにより、同期完了状態においてのみ、サンプリングタイミング信号を発生するようにする。これにより、ＢＰＳＫ受信信号と位相、周波数が一致する基準信号が得られていない同期未完了状態において、ＢＰＳＫ受信信号のデータを誤ってサンプリングしてしまうことを防止することができる。
【００７４】
また、ＤフリップフロップＤ−ＦＦは、ＢＰＳＫ受信信号の各周期に対して、第２の論理積回路ＡＮＤ２からのサンプリングタイミング信号の立ち上がりエッジにて、ＢＰＳＫ受信信号の値を取り込んで、ＢＰＳＫ受信信号の次の周期つまり次のサンプリングタイミング信号の出力時点に達するまでの間、ラッチする。この結果、ＤフリップフロップＤ−ＦＦの出力を取り出すことによって、ＢＰＳＫ受信信号の復調信号を得ることができる。
【００７５】
次に、非接触ＩＣカードリーダライタのＢＰＳＫ復調回路ＤＥＭにおける基準信号の周波数（８４７．５ＫＨｚ）と非接触ＩＣカードからのＢＰＳＫ受信信号の搬送周波数との関係についてさらに補足して説明する。
【００７６】
非接触ＩＣカードリーダライタのＢＰＳＫ復調回路の実施形態を示す本実施形態においては、ＢＰＳＫ受信信号は、前述のように、非接触ＩＣカードにて生成されるものである。ここで、非接触ＩＣカードは、マスタクロックを非接触ＩＣカードリーダライタと共有する回路構成とされており、結果として、非接触ＩＣカードリーダライタのクロックＣＮにて生成される１３．５６ＭＨｚの搬送周波数が、非接触ＩＣカードに送信されてくることによって、非接触ＩＣカード内にて１３．５６ＭＨｚの周波数を１６分周して送信用のタイミング信号を生成し、ＢＰＳＫ信号を生成している。
【００７７】
したがって、非接触ＩＣカードリーダライタが非接触ＩＣカードから受信するＢＰＳＫ受信信号の搬送周波数は、非接触ＩＣカードリーダライタのクロックＣＮにて生成される１３．５６ＭＨｚの周波数を１６分周した周波数と厳密に一致している。
【００７８】
一方、ＢＰＳＫ復調回路ＤＥＭにおいて、ＢＰＳＫ受信信号を検波するためのタイミング信号は、非接触ＩＣカードリーダライタのクロックＣＮにてマスタクロックとして生成される１３．５６ＭＨｚの周波数を、４ビットカウンタＣＮにて１６分周した１６分周出力ＱＤの反転出力¬ＱＤを出力することによって生成している。ここで、該タイミング信号は、受信したＢＰＳＫ受信信号と周波数は厳密に一致するものの、クロックＣＬの周波数（１３．５６ＭＨｚ）の分周を開始するタイミングが、非接触ＩＣカードと非接触ＩＣカードリーダライタとで異なるため、また、非接触ＩＣカード、非接触ＩＣカードリーダライタ間の伝送遅延が生じるため、一般に、位相は異なったものになる。
【００７９】
そこで、ＢＰＳＫ受信信号の先頭から８０周期に含まれているプリアンブル信号（つまりＢＰＳＫ受信信号の先頭に含まれる受信データのロジック“１”の位相を表す信号）を検出して、ＢＰＳＫ受信信号のプリアンブル信号の位相に、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤから出力されるタイミング信号（８４７．４ＫＨｚ）の位相を一致させる動作を同期タイミング生成回路ＴＭＧの制御により実施する。この結果、搬送波１周期以内の誤差の範囲内で、ＢＰＳＫ受信信号の位相と合わせることができ、ＢＰＳＫ復調回路ＤＥＭ内でＢＰＳＫ受信信号を検波するためのサンプリングタイミング信号の基準となる信号として、ＢＰＳＫ受信信号の位相、周波数を完全に一致させた基準信号を得ることができる。
【００８０】
次に、同期タイミング生成回路ＴＭＧの動作についてさらに説明する。ＢＰＳＫ受信信号には、ベースバンド信号のロジック“１”，“０”に応じて位相が反転する８４７．５ＫＨｚのパルス信号が常に含まれている。ＢＰＳＫ受信信号を、図１に示すように、同期タイミング生成回路ＴＭＧに入力して、整流回路を形成するダイオードＤにより整流し、積分回路を形成する第１の抵抗Ｒ１とキャパシタＣとの組合せ回路により積分した後、ＢＰＳＫ受信信号と位相、周波数が一致する基準信号が得られたか否かを判定する判定回路を形成するシュミットトリガインバータＳにより、判定結果を示す同期状態信号としてデジタル化する。
【００８１】
このとき、積分回路の積分定数つまり第１の抵抗Ｒ１の抵抗値とキャパシタＣの容量値とにより定まる時定数を適切に設定することにより、ＢＰＳＫ受信信号の先頭から８０周期以内のあらかじめ定めた期間の間は、同期タイミング生成回路ＴＭＧの同期状態信号として、同期未完了状態を示すロジック“１”を出力し、該期間を経過した以降、ＢＰＳＫ受信信号が受信されている間は、同期タイミング生成回路ＴＭＧの同期状態信号として、同期完了状態を示すロジック“０”を出力する。
【００８２】
さらに、キャパシタＣに蓄積された電荷を放電させる放電回路として、キャパシタＣに並列に接続した第２の抵抗Ｒ２に関して、第２の抵抗Ｒ２の抵抗値とキャパシタＣの容量とによって定まる時定数を適切に設定することにより、ＢＰＳＫ受信信号の受信が完了してからあらかじめ定めた期間が経過した以降においては、再び、同期タイミング生成回路ＴＭＧの同期状態信号として、同期未完了状態を示すロジック“１”を出力する。図１の同期タイミング生成回路ＴＭＧは、かくのごとき動作を実現する回路である。
【００８３】
ここで、同期タイミング生成回路ＴＭＧの出力信号つまり同期状態信号が、ロジック“１”の期間は、前述のように、第１の論理積回路ＡＮＤ１の出力には、ＢＰＳＫ受信信号そのものが現れる。ここで、ＢＰＳＫ受信信号の先頭から８０周期以内のあらかじめ定めた期間の間は、同期タイミング生成回路ＴＭＧの同期状態信号が、ロジック“１”となるように、第１の抵抗Ｒ１の抵抗値、キャパシタＣの容量値によって定める時定数は調整されている。この結果、第１の論理積回路ＡＮＤ１は、ＢＰＳＫ受信信号の先頭に含まれるプリアンブル信号のうち、少なくとも前半部分のプリアンブル信号が出力される状態になり、ＢＰＳＫ受信信号の先頭から８０周期を経過した以降のＢＰＳＫ受信信号のデータを受信中の期間においては、第１の論理積回路ＡＮＤ１は、確実にロジック“０”が出力される状態になる。
【００８４】
而して、４ビットカウンタＣＮは、ＢＰＳＫ受信信号の先頭から８０周期以内のあらかじめ定めた期間の間は、プリアンブル信号の立ち上がりにおいてクリアされることになり、あらかじめ定めた期間が経過した時点においては、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤは、ＢＰＳＫ受信信号のプリアンブル信号に周波数、位相とも一致する基準信号を出力することが可能な状態になる。
【００８５】
つまり、第１の論理積回路ＡＮＤ１の出力が、ロジック“０”となった以降においては、４ビットカウンタＣＮはクリアされなくなるので、最後にクリアされた状態で、マスタクロックであるクロックＣＬからの周波数１３．５６ＭＨｚにより巡回的にカウントを繰り返すようになり、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤは、プリアンブル信号に周波数、位相とも一致した基準信号を継続して出力することになる。
【００８６】
次に、ＢＰＳＫ受信信号の復調信号を得る動作について、さらに補足して説明する。ＢＰＳＫ受信信号の復調出力を得るためには、ＢＰＳＫ受信信号のロジックレベルが最も安定した中央部の位相位置で、１周期ごとにサンプリングを行うことが重要である。このため、第２の論理積回路ＡＮＤ２により、前述のように、４ビットカウンタＣＮの８分周出力ＱＣと、１６分周出力ＱＤの反転出力¬ＱＤとの論理積（ＡＮＤ）演算を行って、サンプリングタイミング信号を生成する。第２の論理積回路ＡＮＤ２により生成された、かくのごとき位相を有するサンプリングタイミング信号の立ち上がりタイミングで、ＢＰＳＫ受信信号のサンプリングを行うことにより、ＢＰＳＫ受信信号のロジックレベルが安定した中央部の位相位置における値をサンプリングすることができる。
【００８７】
ＢＰＳＫ受信信号のサンプリング値を保持するために、図１においては、ＤフリップフロップＤ−ＦＦを使用する。該サンプリング値をＤフリップフロップＤ−ＦＦに保持することによって、該サンプリング値を次のサンプリングタイミング信号の時点に達するまでホールドする。この結果、ＤフリップフロップＤ−ＦＦの出力を復調信号として出力することができる。
【００８８】
なお、図示していないが、ＢＰＳＫ復調回路ＤＥＭから出力された復調信号を受信し、処理するためのコントローラにおいては、非接触ＩＣカードヘのＢＰＳＫ信号の送信を完了した後、受信側の同期タイミング生成回路ＴＭＧが出力する同期状態信号のロジックレベルを監視している。監視している同期状態信号のロジックレベルが、同期未完了状態を示すロジック“１”から同期完了状態を示す“０”に変化すると、該コントローラは、非接触ＩＣカードからのＢＰＳＫ受信信号のデータを正しくサンプリングすることが可能となる同期確立が完了したものとして認識することができる。
【００８９】
該コントローラは、受信側の基準信号としてＢＰＳＫ受信信号との同期が得られたことを認識した以降においては、これに引き続き、ＤフリップフロップＤ−ＦＦの復調出力を監視し、復調出力の値が、プリアンブル信号を示すロジック“１”からデータの開始を示すロジック“０”に変化した時点を、フレームの開始を示すＳＯＦ（Start  of  Frame）の開始時点として認識することにより、認識したＳＯＦに続く受信データを得ることができる。
【００９０】
ＳＯＦに続くデータの受信が完了し、フレームの終了を示すＥＯＦ（End  of  Frame）を受信した以降は、ＢＰＳＫ受信信号は、搬送周波数がＯＦＦの状態に移行する。搬送周波数がＯＦＦの状態に移行すると、キャパシタＣにチャージされていた電荷は、第２の抵抗Ｒ２を介して放電される。電荷が放電されて、キャパシタＣの電位があらかじめ定めた閾値以下に低下すると、同期タイミング生成回路ＴＭＧが出力する同期状態信号は、再び、同期未完了状態を示すロジック“１”に変化する。これにより、次のＢＰＳＫ受信信号を受信する準備が完了する。なお、キャパシタＣが充電された状態においては、キャパシタＣの充電電位があらかじめ定めた閾値の電圧レベルを十分に超えるように、第２の抵抗Ｒ２の抵抗値は、第１の抵抗Ｒ１の抵抗値よりも十分大きく選ぶことが必要である。
【００９１】
次に、ＢＰＳＫ受信信号のロジックレベルが安定した中央部の位相位置にサンプリングタイミングをセットするための具体的な方法の一例について、図２ないし図４に示すタイミング図を用いて説明する。まず、図２は、図１に示すＢＰＳＫ復調回路の全体的な動作の一例を示すタイミング図であり、同期タイミング生成回路ＴＭＧを用いて、ＢＰＳＫ受信信号のプリアンブル信号に周波数、位相を一致させた基準信号を得るためのカウンタクリア信号を出力する期間と、該基準信号の特定位相位置として得られるサンプリングタイミング信号にてＢＰＳＫ受信信号をサンプリングして復調信号を出力するまでの様子を示している。
【００９２】
図２の左端の開始点にある受信開始タイミングＡの時点で、８４７．５ＫＨｚの正のパルス信号で構成されるＢＰＳＫ受信信号ａが発生し、搬送周波数がＯＮすると、同期タイミング生成回路ＴＭＧの積分回路を形成するキャパシタＣの電位Ｖ（図２のＣ電圧Ｖ）が、ＢＰＳＫ受信信号のパルス信号による充電によって、図２のように、第１の抵抗Ｒ１の抵抗値、キャパシタＣの容量値、第２の抵抗Ｒ２の抵抗値のそれぞれの値で決まるカーブで立ち上がり、
Ｖ＝電源電圧×Ｒ２／（Ｒ１＋Ｒ２）
の電圧値で飽和する。ここで、電源電圧とは、ＢＰＳＫ復調回路ＤＥＭを駆動する電源電圧であり、一般に、ＢＰＳＫ受信信号のピーク電圧値とされている。
【００９３】
このＣ電圧Ｖが、あらかじめ定めた閾値であるスレッショルド電圧Ｖ０に達するまでは、同期タイミング生成回路ＴＭＧのシュミットトリガインバータＳから出力される同期状態信号ｂは、図２に示すように、同期未完了状態を示すロジック“１”を継続して出力する。
【００９４】
ここで、図２において、第１の期間Ｔ１は、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂがロジック“１”を出力している期間を示している。この第１の期間Ｔ１の間においては、図２に示すように、４ビットカウンタＣＮに対するカウンタクリア信号ｃが、プリアンブル信号と同じパルス波形として、ロジック“１”を繰り返し発生することになり、４ビットカウンタＣＮは、ＢＰＳＫ受信信号のプリアンブル信号の立ち上がりタイミングに合わせてクリアされることになる。
【００９５】
この結果、第１の期間Ｔ１を経過した直後においては、４ビットカウンタＣＮは、プリアンブル信号の立ち上がりタイミングに位相を合わせたカウント動作を行うようになり、プリアンブル信号と位相、周波数が一致した基準信号を出力することができる。つまり、プリアンブル信号に続く以降のＢＰＳＫ受信信号の受信データをサンプリングするときの基準となる位相位置が基準信号として４ビットカウンタＣＮから出力されるようになる。したがって、第１の期間Ｔ１の間に、受信データをサンプリングするサンプリングタイミング信号の位相位置を４ビットカウンタＣＮの出力を用いて生成することができる状態になる。
【００９６】
さらに説明すると、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂが、ロジック“１”を継続している期間つまり第１の期間Ｔ１においては、第１の論理積回路ＡＮＤ１からは、プリアンブル信号と同じ波形のカウンタクリア信号ｃが発生し、４ビットカウンタＣＮは、該カウンタクリア信号ｃの立ち上がりタイミングごとにクリアされる。
【００９７】
一方、第１の期間Ｔ１が経過して、Ｃ電圧Ｖがあらかじめ定めた閾値であるスレッショルド電圧Ｖ０に達すると、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂは、ロジック“１”からロジック“０”に切り替わる。この結果、第１の論理積回路ＡＮＤ１からはカウンタクリア信号ｃが出力されなくなり、４ビットカウンタＣＮは、カウンタクリア信号ｃによって最後にクリアされたときの状態から、ＢＰＳＫ受信信号の１６倍（＝２４倍）の周波数である１３．５６ＭＨｚのクロックＣＬ（マスタクロック）による継続的なカウント動作を開始し、以降、巡回的にカウント動作を繰り返す。
【００９８】
これにより、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤとして、ＢＰＳＫ受信信号ａのプリアンブル信号に周波数、位相とも一致した基準信号を得ることができる。また、該基準信号の２倍の周波数の８分周出力ＱＣと基準信号となっている１６分周出力ＱＤの反転出力¬ＱＤとの論理積（ＡＮＤ）演算を、第２の論理積回路ＡＮＤ２によって行うことにより、図２に示すような、サンプリングタイミング信号ｅを出力する。
【００９９】
この結果、サンプリングタイミング信号ｅの位相としては、その立ち上がりタイミングが、ＢＰＳＫ受信信号ａのロジックレベルが安定した中央部の位相位置に一致するようなタイミングを得ることができる。このサンプリングタイミング信号ｅにより、ＢＰＳＫ受信信号ａのロジックレベルをサンプリングして、次のサンプリングタイミング信号ｅが出力される時点に達するまでの間、サンプリング結果をＤフリップフロップＤ−ＦＦによってホールドすることにより、図２に示すような復調出力ｆが得られる。
【０１００】
ＢＰＳＫ受信信号ａのデータの受信が終了して、フレームの終了を示すＥＯＦ（End  of  Frame）を受信し、ＢＰＳＫ受信信号の搬送周波数がＯＦＦ状態に移行すると、同期タイミング生成回路ＴＭＧのキャパシタＣにチャージされた電荷は、第２の抵抗Ｒ２を介して放電を開始し、キャパシタＣの電位Ｖ（図２のＣ電圧Ｖ）は、図２に示すように、徐々に低下していく。放電を開始して第２の期間Ｔ２まで経過し、Ｃ電圧Ｖが、前記スレッショルド電圧Ｖ０まで低下すると、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂは、ロジック“０”からロジック“１”に切り替わる。この結果、次のＢＰＳＫ受信信号を受信した際に、第１の論理積回路ＡＮＤ１からは、プリアンブル信号と同じ波形のカウンタクリア信号ｃを発生させることが可能な状態になり、次のＢＰＳＫ受信信号を受信することが可能な初期状態に設定される。
【０１０１】
図２において、第２の期間Ｔ２は、ＢＰＳＫ受信信号ａのデータを受信した後、次のＢＰＳＫ受信信号ａのデータが受信可能となるまでの期間を示すものであり、ＢＰＳＫ受信信号の搬送周波数がＯＦＦに切り替わってから、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂがロジック“１”を出力するまでの期間を示している。つまり、第２の期間Ｔ２は、一連の受信データを受信してから、次の受信データを受信できるようにするために、同期タイミング生成回路ＴＭＧを初期状態に復帰させるまでに必要とする期間であり、同期タイミング生成回路ＴＭＧを初期状態に復帰させるために、キャパシタＣにチャージされた電荷を、第２の抵抗Ｒ２によって放電させるための所要の期間を示すものである。ここで、第２の期間Ｔ２は、第２の抵抗Ｒ２の抵抗値とキャパシタＣの容量値とによって決定される。
【０１０２】
次に、ＢＰＳＫ受信信号がロジックレベルの安定した中央部の位相位置にサンプリングタイミングをセットする様子の一例について、図３を用いて説明する。図３は、ＢＰＳＫ受信信号のロジックレベルが安定した中央部の位相位置にサンプリングタイミングをセットする一例を示すタイミング図であり、ＢＰＳＫ受信信号のプリアンブル信号受信中の各信号の出力位置について説明している。
【０１０３】
図３において、ＢＰＳＫ受信信号ａのプリアンブル信号を受信すると、前述のように、キャパシタＣが充電され、同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂは、第１の期間Ｔ１が経過する同期確立タイミングＹに達するまで、同期未完了状態を示すロジック“１”を保持する。この結果、同期確立タイミングＹに達するまでの間は、第１の論理積回路ＡＮＤ１からの出力であるカウンタクリア信号ｃが、図２においても説明したように、プリアンブル信号と同じ波形の信号として出力される。
【０１０４】
而して、図３のクリアタイミングＪに示すように、カウンタクリア信号ｃの立ち上がりのタイミングにおいて、４ビットカウンタＣＮがクリアされる動作が、第１の期間Ｔ１の間、繰り返される。この結果、カウンタクリア信号ｃが出力されるようになって、４ビットカウンタＣＮがクリアされるまでは、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤと８分周出力ＱＣとの論理積信号ｄの出力パルスは、図３に示す位相ずれパルスＢのパルスのように、ＢＰＳＫ受信信号ａのプリアンブル信号と位相がずれた状態でカウント動作を繰り返していた状態にあったが、カウンタクリア信号ｃが出力されることにより、かかる状態から変化する。
【０１０５】
つまり、第１の期間Ｔ１の間の同期未完了状態として同期タイミング生成回路ＴＭＧから出力される同期状態信号ｂがロジック“１”となっている期間の間に、図３のクリアタイミングＪのタイミングで４ビットカウンタＣＮがクリアされる動作が繰り返されることによって、クリアタイミングＪに示すタイミングからあらかじめ定めた一定の位相位置において、４ビットカウンタＣＮの論理積信号ｄの出力パルスが出力される状態に変化する。すなわち、論理積信号ｄは、第１の期間Ｔ１が経過し、同期確立タイミングＹに達した時点では、ＢＰＳＫ受信信号ａのプリアンブル信号の位相位置から特定の位相位置に一致して出力される状態になる。
【０１０６】
つまり、第１の期間Ｔ１が経過した同期確立タイミングＹの時点では、４ビットカウンタＣＮの１６分周出力ＱＤは、クリアタイミングＪと同じタイミングで立ち上がるパルス波形となり、該１６分周出力ＱＤは、サンプリングタイミング信号を生成するための基準のタイミングを示す基準信号として、ＢＰＳＫ受信信号ａと同一の周波数８４７．５ＫＨｚであり、かつ、ＢＰＳＫ受信信号ａのプリアンブル信号の位相とも完全に一致した状態で出力されることになる。
【０１０７】
ここで、ＢＰＳＫ受信信号ａのロジックレベルが安定した中央部の位相位置にサンプリングタイミング信号ｅを出力するためには、図３に示すように、４ビットカウンタＣＮの１６分周出力ＱＤの反転出力¬ＱＤと８分周出力ＱＣとの論理積（ＡＮＤ）演算を、図１の第２の論理積回路ＡＮＤ２によって行い、論理積信号ｄを出力するようにすれば良い。さらに、論理積信号ｄと同期状態信号ｂの反転信号との論理積（ＡＮＤ）演算を第２の論理積回路ＡＮＤ２によって合わせて行うことにより、図３に示すように、同期完了状態においてのみ、サンプリングタイミング信号ｅを生成することができる。
【０１０８】
生成されたサンプリングタイミング信号ｅの位相は、図３に示すように、ＢＰＳＫ受信信号ａの中央部の位相位置で立ち上がる状態に位置することになり、サンプリングタイミング信号ｅの立ち上がりタイミングでサンプリングすることにより、ＢＰＳＫ受信信号ａのロジックレベルを安定した状態でサンプリングすることができる。
【０１０９】
サンプリングタイミング信号ｅによりサンプリングされたＢＰＳＫ受信信号ａのデータを、ＤフリップフロップＤ−ＦＦによって、次のサンプリングタイミング信号ｅによるサンプリングデータが取り込まれるまでホールドすることにより、復調出力ｆを得ることができる。
【０１１０】
次に、ＢＰＳＫ受信信号として受信されたデータがロジック“１”からロジック“０”の状態に切り替わり、これに伴い、ＢＰＳＫ受信信号の位相が変化した場合の復調出力について、図４のタイミング図を用いて説明する。図４は、ＢＰＳＫ受信信号の位相が変化した場合の復調出力の一例を示すタイミング図であり、位相変化点Ｐが示すタイミングで、受信データがロジック“１”からロジック“０”に切り替わり、ＢＰＳＫ受信信号の位相が後方に移動した場合について示している。
【０１１１】
前述したように、サンプリングタイミング信号ｅの立ち上がりのタイミングで、ＢＰＳＫ受信信号ａのデータのロジックレベルが安定しているＢＰＳＫ受信信号ａの中央部の位相位置をサンプリングした結果として、ＤフリップフロップＤ−ＦＦにて、次のサンプリングタイミングに達するまで保持する動作が繰り返されている。その結果、例えば、ＢＰＳＫ受信信号ａのロジック“１”のデータについて、図４に示す位相変化点Ｐに達するまでの間は、復調出力ｆとしてロジック“１”が得られている。
【０１１２】
ここで、位相変化点Ｐのタイミングで、ＢＰＳＫ受信信号ａのデータがロジック“１”からロジック“０”に切り替わって、図４に示すＢＰＳＫ受信信号ａのように、ＢＰＳＫ受信信号ａの位相が変化したものとする。サンプリングタイミング信号ｅとして、前述のように、ＢＰＳＫ受信信号ａのデータのロジックレベルが安定している位相位置にて、ＢＰＳＫ受信信号ａのデータをサンプリングしているので、ＢＰＳＫ受信信号ａの位相が変化した後では、その最初のサンプリングタイミングにて、ロジック“０”のレベルをサンプリングすることになる。この結果、ＢＰＳＫ受信信号ａのデータとして、ロジック“０”がＤフリップフロップＤ−ＦＦに保持されることになる。したがって、復調出力ｆは、ロジック“１”からロジック“０”に変化することになる。
【０１１３】
最後に、以上に詳細に説明した本実施形態のＢＰＳＫ復調回路ＤＥＭの動作について、図５のフローチャートを用いてさらに説明する。図５は、図１に示すＢＰＳＫ復調回路ＤＥＭの動作の一例を説明するためのフローチャートであり、本発明によるＢＰＳＫ復調方法の一例を説明しているものである。
【０１１４】
図５において、まず、ＢＰＳＫ受信信号の搬送周波数を受信したか否かを判別して（ステップＳ１）、受信していなかった場合は（ステップＳ１のＮＯ）、当該復調動作は一旦終了して、コントローラからの指示に応じて、例えば、引き続き受信を監視する動作を行うか、メンテナンス用の動作を行ったりするが、ＢＰＳＫ受信信号の搬送周波数を受信していた場合は（ステップＳ１のＹＥＳ）、受信したＢＰＳＫ受信信号を整流して、整流したＢＰＳＫ受信信号をあらかじめ設定された積分定数を用いて順次積分する（ステップＳ２）。
【０１１５】
しかる後、積分したＢＰＳＫ受信信号の積分電位が、あらかじめ定めた閾値を超えたか否かを判定し（ステップＳ３）、超えていなかった場合には（ステップＳ３のＮＯ）、マスタクロックのクロック周波数を分周するための分周用カウンタを、ＢＰＳＫ受信信号の立ち上がりタイミング（あるいは立ち下がりタイミング）でクリアして、初期状態に復帰させた後（ステップＳ９）、ステップＳ１に戻り、整流したＢＰＳＫ受信信号の積分動作を継続する。
【０１１６】
一方、積分したＢＰＳＫ受信信号の積分電位が、前記閾値を超えていた場合には（ステップＳ３のＹＥＳ）、分周用のカウンタから、ＢＰＳＫ受信信号と同一の周波数まで分周した結果の分周出力の反転出力が、ＢＰＳＫ受信信号と位相、周波数ともに一致した基準信号になったものとして取り出し（ステップＳ４）、さらに、該分周出力の反転出力と、該分周出力の２倍の周波数となる２倍分周出力との論理積（ＡＮＤ）演算を行った結果を、ＢＰＳＫ受信信号のデータをサンプリングするサンプリングタイミング信号として取り出す（ステップＳ５）。
【０１１７】
該サンプリングタイミング信号によって、ＢＰＳＫ受信信号のデータのロジックレベルが最も安定する中央部の位相位置で、ＢＰＳＫ受信信号のデータをサンプリングすることにより、サンプリングした結果は、次のサンプリングタイミングが発生する周期まで、保持される（ステップＳ６）。保持されたサンプリング結果を取り出すことによって、ＢＰＳＫ受信信号の復号信号を得ることができる。
【０１１８】
しかる後、ＢＰＳＫ受信信号が引き続き継続して受信されているか否かを判定し（ステップＳ７）、継続している場合は（ステップＳ７のＹＥＳ）、次の周期のサンプリングタイミング信号の出力時点まで待ち合わせて、次の周期のサンプリングタイミング信号を取り出し（ステップＳ１０）、ステップＳ６に戻って、次のサンプリング動作を実行する。一方、ＢＰＳＫ受信信号が終了している場合は（ステップＳ７のＮＯ）、ステップＳ２において積分されているＢＰＳＫ受信信号の積分電位をリセットして初期状態の電位に戻し（ステップＳ８）、一連の復調動作を一旦終了して、コントローラからの指示に応じた動作を行う。
【０１１９】
なお、図５のフローチャートにおいては、受信したＢＰＳＫ受信信号の中から、ＳＯＦ以降の有意なデータを復調信号として取り出す手順を示していないが、前述したように、サンプリングして保持したデータのロジックレベルが、例えばロジック“１”からロジック“０”に変化した時点が、プリアンブル信号からＳＯＦに切り替わった時点と判定して、以降、順次、有意なデータの復調信号として取り出すようにすれば良い。
【０１２０】
（実施形態の効果）
本実施形態によれば、図１のＢＰＳＫ復調回路例に示すように、単純かつ低価格かつ低消費電力の回路素子で、簡易な回路構成により、ＢＰＳＫ受信信号を復調する復調回路を実現することができるので、該ＢＰＳＫ復調回路を搭載することによって、小型、低価格、低消費電力の非接触ＩＣカードリーダライタを提供することが可能になる。さらには、かくのごときＢＰＳＫ復調回路を、非接触ＩＣカードリーダライタのみならず、非接触ＩＣカードや、ＢＰＳＫ信号を用いる各種の通信システムに適用することも可能である。特に、ＩＳＯ／ＩＥＣ１４４４３規格の通信方式に準拠する非接触ＩＣカードリーダライタや非接触ＩＣカードや各種の通信システムに適用することによって、ＩＳＯ／ＩＥＣ１４４４３規格の通信方式に準拠しつつ、小型化、低価格化、低消費電力化を図った非接触ＩＣカードリーダライタや非接触ＩＣカードを実現したり、各種の通信システムを構築することができる。
【図面の簡単な説明】
【０１２１】
【図１】本発明によるＢＰＳＫ復調回路の回路構成の一例を示す回路図である。
【図２】図１に示すＢＰＳＫ復調回路の全体的な動作の一例を示すタイミング図である。
【図３】ＢＰＳＫ受信信号のロジックレベルが安定した中央部の位相位置にサンプリングタイミングをセットする一例を示すタイミング図である。
【図４】ＢＰＳＫ受信信号の位相が変化した場合の復調出力の一例を示すタイミング図である。
【図５】図１に示すＢＰＳＫ復調回路の動作の一例を説明するためのフローチャートである。
【符号の説明】
【０１２２】
Ａ…受信開始タイミング、ａ…ＢＰＳＫ受信信号、ＡＮＤ１…第１の論理積回路、ＡＮＤ２…第２の論理積回路、Ｂ…位相ずれパルス、ｂ…同期状態信号、Ｃ…キャパシタ、ｃ…カウンタクリア信号、ＣＬ…クロック、ＣＮ…４ビットカウンタ、Ｄ…ダイオード、ｄ…論理積信号、ＤＥＭ…ＢＰＳＫ復調回路、Ｄ−ＦＦ…Ｄフリップフロップ、ｅ…サンプリングタイミング信号、ｆ…復調出力、Ｊ…クリアタイミング、Ｎ…インバータ、Ｐ…位相変化点、ＱＡ，ＱＢ，ＱＣ，ＱＤ…フリップフロップ、Ｒ１…第１の抵抗、Ｒ２…第２の抵抗、Ｓ…シュミットトリガインバータ、Ｔ１…第１の期間、Ｔ２…第２の期間、ＴＭＧ…同期タイミング生成回路、Ｖ…Ｃ電圧、Ｖ０…スレッショルド電圧、Ｙ…同期確立タイミング。
【図１】
2009124296.tif 000003
【図２】
2009124296.tif 000004
【図３】
2009124296.tif 000005
【図４】
2009124296.tif 000006
【図５】
2009124296.tif 000007