(57)【要約】      （修正有）【課題】両面の開口率（画素面積に対する発光面積比率）が高い有機ＥＬ表示装置を提供する。【解決手段】基板の一方の面上に、トップエミッション型の第１有機ＥＬ素子ＴＯＬＥＤと、ボトムエミッション型の第２有機ＥＬ素子ＢＯＬＥＤと、第１有機ＥＬ素子ＴＯＬＥＤを駆動する第１回路と、第２有機ＥＬ素子ＢＯＬＥＤを駆動する第２回路と、を備えた有機ＥＬ表示装置において、２回路が、第１有機ＥＬ素子ＴＯＬＥＤの下に配置されている。【選択図】図４
2009054328.tif 000002
【特許請求の範囲】
【請求項１】
基板の一方の面上に、
トップエミッション型の第１有機ＥＬ素子と、
ボトムエミッション型の第２有機ＥＬ素子と、
第１有機ＥＬ素子を駆動する第１回路と、
第２有機ＥＬ素子を駆動する第２回路と、を備えた有機ＥＬ表示装置において、
前記第２回路が、前記第１有機ＥＬ素子の下に配置されていることを特徴とする有機ＥＬ表示装置。
【請求項２】
請求項１において、
前記第１有機ＥＬ素子は、発光層の下に第１反射膜を有し、
前記第２有機ＥＬ素子は、発光層の上に第２反射膜を有し、
前記第２回路が、前記第１反射膜の下に配置されていることを特徴とする有機ＥＬ表示装置。
【請求項３】
請求項２において、
前記第１回路が、前記第１反射膜の下に配置されていることを特徴とする有機ＥＬ表示装置。
【請求項４】
基板の一方の面上に、
トップエミッション型の第１有機ＥＬ素子を有する第１画素と、
ボトムエミッション型の第２有機ＥＬ素子を有する第２画素と、
前記第１有機ＥＬ素子を駆動する第１回路と、
前記第２有機ＥＬ素子を駆動する第２回路と、を備えた有機ＥＬ表示装置において、
前記第２回路が、前記第１画素内に配置されていることを特徴とする有機ＥＬ表示装置。
【請求項５】
請求項４において、
前記第１画素は、発光層より下に第１反射膜を有し、
前記第２画素は、発光層より上に第１反射膜を有し、
前記第２回路が、前記第１反射膜の下に配置されていることを特徴とする有機ＥＬ表示装置。
【請求項６】
請求項５において、
前記第１回路が、前記第１反射膜の下に配置されていることを特徴とする有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
折り畳み型の携帯電話は、メインディスプレイとサブディスプレイの２つディスレイを備えている。このディスプレイを１つの表示装置で実現できればより薄い装置を提供できる。
【０００３】
特許文献１には、両面発光表示装置として２つの構造が開示されている。一つは、基板側（画素電極側）に第１反射膜を有するトップエミッション型と、その反対側（共通電極側）に第１反射膜を有するボトムエミッション型を、並べることで両面発光を実現したアクティブマトリクス型の有機ＥＬ表示装、もう一つは、第１反射膜を無くして両面発光を実現したアクティブマトリクス型の有機ＥＬ表示装置が開示されている。
【０００４】
【特許文献１】特開2005-183006号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１には、画素の平面レイアウトが開示されておらず、画素中の発光領域が占める割合（以下、「開口率」と称する。）を大きくする考慮が十分になされているとはいえない。
【０００６】
本発明の目的は、開口率の高い両面発光型のアクティブマトリクス型（以下、「ＡＭ型」と称する。）有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
ＡＭ型の有機ＥＬ表示装置は、各画素に薄膜トランジスタと容量で構成された回路を構成している。この回路は、一般的、「画素回路」と称されている。画素回路は、データ線から供給されるデータ信号が示す階調に有機ＥＬ素子が発光するように、電源線から有機ＥＬ素子へ流れる電流を制御する。
【０００８】
従来技術では、トップエミッション型（以下、「ＴＥ型」と称する。）とボトムエミッション型（以下、「ＢＥ型」と称する。）の種類は問わず、各画素の発光領域の間を分離する画素分離膜（非発光領域）の下に画素回路を配置していた。そのため、ＴＥ型の発光領域と基板の間はデッドスペースになっていた。
【０００９】
そこで、ＴＥ型とＢＥ型の両方の有機ＥＬ素子（画素分離膜のない発光領域の積層構造体）を並べて基板上に形成する場合、ＴＥ型の有機ＥＬ素子の下に、ＴＥ型の有機ＥＬ素子の画素回路だけでなく、ＢＥ型の有機ＥＬ素子の画素回路をも形成することにし、デッドスペースを有効利用することにした。そうすることで、画素分離膜に配置する回路が減ることになるので、画素分離膜の幅を狭くすることが可能になり、高精細化や開口率の向上が可能になった。
【００１０】
つまり、本発明は、ＢＥ型とＴＥ型とを同じ基板上に形成し、ＢＥ型で第１面、ＴＥ型で第１面の裏面である第２面の画面を構成する点は従来技術と同様であるが、従来技術でデッドスペースとなっていたＴＥ型画素の第１反射膜の裏に、ＴＥ型の画素回路だけでなくＢＥ型の画素回路をも配置した点で従来技術と相違するものである。
【発明の効果】
【００１１】
本発明によれば、両面の開口率（画素面積に対する発光面積比率）が高い有機ＥＬ表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、詳細な実施形態を説明する。
【実施例１】
【００１３】
図１に、有機ＥＬ表示装置の表示領域における画素配置を示す。
【００１４】
第1の画素配置を図１（Ａ）に示す。図中のR、G、Bは赤画素、青画素、緑画素であり、四角で表した画素分離膜の開口は発光領域となる有機ＥＬ素子である。ＴＥ型の有機ＥＬ素子が第１領域Ｔ−ＰＩＸにあり、ＢＥ型の有機ＥＬ素子が第２領域Ｂ−ＰＩＸにある。画面の行方向にＲＧＢの縦ストライプ画素列が順に繰り返し並び、ＢＥ型の画素列（行方向）、ＴＥ型の画素列（行方向）が列方向に交互に繰り返し並んでいる。
【００１５】
第２の画素配置を図１（Ｂ）に示す。図中のR、G、Bは赤画素、青画素、緑画素であり、四角で表した画素分離膜の開口は発光領域となる有機ＥＬ素子である。ＴＥ型の有機ＥＬ素子が第１領域Ｔ−ＰＩＸにあり、ＢＥ型の有機ＥＬ素子が第２領域Ｂ−ＰＩＸにある。画面の行方向にＲＧＢのストライプ状の画素列が並び、各ストライプがＢＥ型の縦ストライプ画素列（列方向）とＴＥ型の縦ストライプ画素列（列方向）で構成されている。
【００１６】
図２に、図１の第１領域Ｔ−ＰＩＸと第２領域Ｂ−ＰＩＸの隣接する２画素分の断面構造を示す。
【００１７】
第１領域Ｔ−ＰＩＸにあるＴＥ型画素は、基板ＳＵＢ、ポリシリコン層ＦＧ、ゲート絶縁膜ＧＩ、金属ゲート電極層ＳＧ、第１層間絶縁膜ＩＮＳ１、ソース・ドレイン金属層ＳＤ、第２層間絶縁膜ＩＮＳ２、第１反射膜ＲＥＦ１、画素電極ＡＤ、素子分離膜ＢＮＫ、有機ＥＬ層ＯＥＬ、共通電極ＣＤの順に積層された構造を備えている。
【００１８】
第２領域Ｂ−ＰＩＸにあるＢＥ型画素は、基板ＳＵＢ、ポリシリコン層ＦＧ、ゲート絶縁膜ＧＩ、金属ゲート電極層ＳＧ、第１層間絶縁膜ＩＮＳ１、ソース・ドレイン金属層ＳＤ、第２層間絶縁膜ＩＮＳ２、画素電極ＡＤ、素子分離膜ＢＮＫ、有機ＥＬ層ＯＥＬ、第２反射膜ＲＥＦ２、上部電極ＣＤの順に積層された構造を備えている。
【００１９】
基板ＳＵＢは、厚さ１．１mmの無アルカリガラスである。
【００２０】
ポリシリコン層ＦＧは、薄膜トランジスタ（以下、ＴＦＴ）、容量電極、配線の形成箇所に、島状にパターン化されたポリシリコンである。このポリシリコンは、アモルファスシリコンをＣＶＤで成膜、ホトリソでパターン化した後、レーザアニール及び熱アニールすることで、結晶化した膜である。
【００２１】
ゲート絶縁層ＧＩは、ＳｉＯのＴＥＯＳ膜で構成され、ポリシリコン層ＦＧの表面とそれ以外の基板の全面を覆うように、ＣＶＤで成膜、ホトリソでパターン化した膜である。
【００２２】
金属ゲート電極層ＳＧは、厚さ１５０ｎｍのＭｏＷで構成されている。スパッタで成膜し、ホトリソでパターン化することで形成される。この金属ゲート電極層ＳＧは、選択信号が供給される配線、ゲート電極、画素回路内の配線等が構成される。この工程の前後でポリシリコン層にはイオンドーパントが行われる。
【００２３】
第１層間絶縁膜ＩＮＳ１は、ＳｉＮで構成されている。金属ゲート電極層ＳＧの上層全面にＣＶＤで成膜された膜を、ホトリソでコンタクトホール等をパターン化することで形成される。
【００２４】
ソース・ドレイン金属層ＳＤは、上からＭｏＷ７５ｎｍ／ＡｌＳｉ５００ｎｍ／ＭｏＷ３８ｎｍの積層構造で構成されている。スパッタで連続成膜した後、ホトリソでパターン化した膜である。
【００２５】
第２層間絶縁膜ＩＮＳ２は、ＳｉＮ（下層）４００ｎｍとアクリル（上層）１μｍの積層膜で構成されている。ソース・ドレイン金属層ＳＤの上層全面にＳｉＮをＣＶＤで成膜した後、アクリルを塗布、焼成することで形成された膜を、ホトリソでパターン化した膜である。
【００２６】
第１反射膜ＲＥＦ１は、第２層間絶縁膜ＩＮＳ２の上の層で、ＴＥ型の画素領域Ｔ−ＰＩＸに形成されている。この第１反射膜ＲＥＦ１は、厚さ４００ｎｍのＡｌＳｉと、厚さの１５０ｎｍのＭｏＷの積層体で構成される。この積層体は、各層をスパッタで連続成膜した後、ホトリソによりパターン化し、画素毎に分割したものである。
【００２７】
画素電極ＡＤは、第１反射膜ＲＥＦ１及び第２層間絶縁膜ＩＮＳ２の上層に、画素毎に分割された厚さ１５０ｎｍのＩＴＯで構成されている。スパッタで成膜し、その後、ホトリソによりパターン化し、画素毎に分割して形成したものである。ＴＥ型の有機ＥＬ素子の下部電極ＡＤも同時に形成される。
【００２８】
画素分離膜ＢＮＫは、厚さ２μｍのアクリルで構成され、第２層間絶縁膜ＩＮＳ２の上と画素電極ＡＤの外縁を覆い、画素電極ＡＤの中央を露出させた絶縁性の隔壁である。アクリル系高分子樹脂を含む感光性樹脂組成物を用いてホトリソでパターン化した膜である。
【００２９】
有機ＥＬ層ＯＥＬは、図示していないが、画素電極ＡＤ側からホール輸送層ＨＴＬ、有機発光層ＥＭＬ、電子輸送層ＥＴＬ、電子注入層ＥＩＬの順に積層されている。
【００３０】
第２反射膜ＲＥＦ２は、電子注入層ＥＩＬの上の層で、ＢＥ型の画素領域Ｂ−ＰＩＸに形成されている。この第１反射膜ＲＥＦ２は、膜厚２００ｎｍのアルミニウムをマスク蒸着で形成されたものである。この第２反射膜ＲＥＦ２は、隣接するＢＥ型の画素領域Ｂ−ＰＩＸとの間を繋ぎ、一体パターンとして形成する。従って、１画素分の幅の横ストライプの補助電極が１画素置きに配置されることになる。
【００３１】
共通電極ＣＤは、有機ＥＬ層ＯＥＬ及び第２反射膜ＲＥＦ２の上の層で、全画素を一体で覆うパターンのＩＺＯで構成されている。この共通電極ＣＤは、陰極として機能する。前述の通り、第２反射電極ＲＥＦ２が共通電極ＣＤのシート抵抗を下げる補助配線として機能するので、表示面に輝度の面内ムラが生じづらくなるので、画像品位が向上する。特に、従前の補助電極は画素分離層の上にのみ配置している場合よりも、何倍も幅広の補助配線を形成できるので、電圧降下による面内の輝度ムラを抑制できる。
【００３２】
図３に、両面発光画素の等価回路図を示す。図４に、両面発光画素の平面レイアウト図を示す。図４の左図（Ａ）は、図２の第２層間絶縁膜ＩＮＳ２のパターン化まで形成した積層体の上面図であり、図４の右図（Ｂ）は、図２の画素分離膜ＢＮＫのパターン化まで形成した積層体の上面図である。
【００３３】
まず、図３の併用型両面発光画素の等価回路を説明する。図面の下側がＢＥ型画素で、上側がＴＥ型画素である。画面の列方向（縦）に伸びているデータ線ＤＡＴＡと、画面の列方向（縦）に伸びている電源線ＰＯＷＥＲとが、画面の行方向（横）に交互に並んでいる。画面の行方向（横）に伸びているＴＥ型画素用選択線ＴＳＥＬと、画面の行方向（横）に伸びているＢＥ型画素用選択線ＢＳＥＬとが、画面の列方向（縦）に交互に並んでいる。
【００３４】
１組のＴＥ型画素とＢＥ型画素とを１単位として考えると、選択線ＢＳＥＬ、ＴＳＥＬが行方向に１本ずつ配置され、データ線ＤＡＴＡと電源線ＰＯＷＥＲが列方向に１本ずつ配置されている。
【００３５】
データ線ＤＡＴＡには、階調の大きさを示すＢＥ型画素用データ信号とＴＥ型画素用データ信号が供給され、選択線ＢＳＥＬ、ＴＳＥＬには、映像信号を画素に取り込むタイミング信号である走査信号が供給され、電源線ＰＯＷＥＲには有機ＥＬ素子がカソード接地となるように陽極電位が供給されている。
【００３６】
ＢＥ型画素の有機ＥＬ素子ＢＯＬＥＤを駆動する画素回路Ｂ−ＣＩＲは、ＢＥ型画素用データラッチトランジスタＢＴＦＴ１、ＢＥ型画素用容量ＢＣＡＰ、ＢＥ型画素用駆動トランジスタＢＴＦＴ２で構成されている。
【００３７】
ＢＥ型画素用データラッチトランジスタＢＴＦＴ１は、ＢＥ型画素用選択線ＢＳＥＬに供給される選択信号に応じてターンオンし、データ線ＤＡＴＡに流れる映像信号である階調電圧を取り込む。その後、ターンオフすることにより、階調電圧と電源線ＰＯＷＥＲとの電位差をＢＥ型画素用容量ＢＣＡＰに保持させる。このため、ＢＥ型画素用データラッチトランジスタＢＴＦＴ１のチャンネル領域上には、ＢＥ型画素用選択線の一部でゲート電極が構成され、ドレイン領域にデータ線ＤＡＴＡが接続され、ソース領域にＢＥ型画素用容量ＢＣＡＰの一端が接続される。このＢＥ型画素用データラッチトランジスタＢＴＦＴ１はトラジスタの特性から、ｎチャネルトランジスタを採用しているが、ｐチャネルトランジスタでも構わない。
【００３８】
ＢＥ型画素用容量ＢＣＡＰの一端には、ＢＥ型画素用データラッチトランジスタＢＴＦＴ１のソース領域が接続されるが、ＢＥ型画素用駆動トランジスタＢＴＦＴ２のゲートも接続されている。ＢＥ型画素用容量ＢＣＡＰの他端には、電源線ＰＯＷＥＲとＢＥ型画素用駆動トランジスタＢＴＦＴ２のソース領域が接続されている。
【００３９】
ＢＥ型画素用駆動トランジスタＢＴＦＴ２は、電源線ＰＯＷＥＲからＢＥ型画素用有機ＥＬ素子ＢＯＬＥＤへ供給する電流量を、ＢＥ型画素用容量ＢＣＡＰに保持された電位差に応じて制御する。そのため、ＢＥ型画素用駆動トランジスタＢＴＦＴ２の制御端であるゲートはＢＥ型画素用容量ＢＣＡＰの一端に接続され、ソース領域は電源線ＰＯＷＥＲに接続され、ドレイン領域はＢＥ型画素用有機ＥＬ素子ＢＯＬＥＤに接続されている。このＢＥ型画素用駆動トランジスタＢＴＦＴ２はトラジスタの特性から、ｐチャネルトランジスタを採用しているが、ｎチャネルトランジスタでも構わない。ｎチャネルの場合、画素電極を陰極にし、有機ＥＬ層の積層順を逆にする。
【００４０】
ＴＥ型画素の有機ＥＬ素子ＢＯＬＥＤを駆動する画素回路Ｔ−ＣＩＲは、ＴＥ型画素用データラッチトランジスタＴＴＦＴ１、ＴＥ型画素用容量ＴＣＡＰ、ＴＥ型画素用駆動トランジスタＴＴＦＴ２で構成されている。
【００４１】
ＴＥ型画素用データラッチトランジスタＴＴＦＴ１は、ＴＥ型画素用選択線ＴＳＥＬに供給される選択信号に応じてターンオンし、ＴＥ型画素用データ線に流れる映像データである階調電圧を取り込む。その後、ターンオフすると、階調電圧と電源線ＰＯＷＥＲとの電位差をＴＥ型画素用容量ＢＣＡＰに保持させる。そのため、ＴＥ型画素用データラッチトランジスタＴＴＦＴ１のチャンネル領域上には、ＴＥ型画素用選択線の一部でゲート電極が構成され、ドレイン領域にデータ線ＤＡＴＡが接続され、ソース領域にＴＥ型画素用容量ＴＣＡＰの一端が接続される。このＴＥ型画素用データラッチトランジスタＴＴＦＴ１はトラジスタの特性からｎチャネルトランジスタを採用しているが、ｐチャネルトランジスタでも構わない。
【００４２】
ＴＥ型画素用容量ＴＣＡＰの一端には、ＴＥ型画素用データラッチトランジスタＴＴＦＴ１のソース領域と、ＴＥ型画素用駆動トランジスタＴＴＦＴ２のゲートが接続されている。ＴＥ型画素用容量ＴＣＡＰの他端には、電源線ＰＯＷＥＲとＴＥ型画素用駆動トランジスタＴＴＦＴ２のソース領域が接続されている。
【００４３】
ＴＥ型画素用駆動トランジスタＢＴＦＴ２は、電源線ＰＯＷＥＲからＴＥ型画素用有機ＥＬ素子ＢＯＬＥＤへ供給する電流量を、ＴＥ型画素用容量ＴＣＡＰに保持された電位差に応じて制御する。
【００４４】
そのため、ＴＥ型画素用駆動トランジスタＴＴＦＴ２の制御端であるゲートは容量の一端に接続され、ソース領域は電源線ＰＯＷＥＲに接続され、ドレイン領域はＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤに接続されている。このＴＥ型画素用駆動トランジスタＴＴＦＴ２はトラジスタの特性から、ｐチャネルトランジスタを採用しているが、ｎチャネルトランジスタでも構わない。ｎチャネルの場合、画素電極ＡＤを陰極にし、有機ＥＬ層の積層順を逆にする。
【００４５】
次に、平面レイアウトを説明する。
【００４６】
図４（Ａ）及び（Ｂ）で示すように、ＴＥ型画素の上半分に、ＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤを駆動する画素回路Ｔ−ＣＩＲを配置し、ＴＥ型画素の下半分に、ＢＥ型画素用有機ＥＬ素子ＢＯＬＥＤを駆動する画素回路Ｂ−ＣＩＲを配置する。このように配置すれば、非開口部の面積を小さくできるので、開口率を向上することができる。
【００４７】
具体的には、図４のＴＥ型画素Ｔ−ＰＩＸの上下中央に位置する行方向の中央線Ｃ−Ｃ’に対して、上下に線対称な回路になっている。これは、画素電極ＡＤと下層の配線との間を繋ぐコンタクトホールの位置を同じにするのに好適なパターンである。同じコンタクトホールパターンを採用できるならば、ＴＥ型画素とＢＥ型画素とで、画素電極ＡＤを同じパターンにでき、さらに、画素回路における配線負荷を近似できる等のメリットがある。但し、ＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤとＢＥ型画素用有機ＥＬ素子ＢＯＬＥＤの特性が異なる場合があり、その特性を画素回路で制御する場合は、ＴＥ型画素用駆動トランジスタＴＴＦＴ２のチャンネル幅やチャンネル長を変化させ、対称性を崩してもよい。
【００４８】
図４のレイアウトをもう少し詳細に説明する。ＴＥ型画素Ｔ−ＰＩＸの上下中央に位置する行方向の中央線Ｃ−Ｃ’のすぐ図上に、ＴＥ画素用選択線ＴＳＥＬを配置し、中央線Ｃ−Ｃ’のすぐ図下に、ＢＥ画素用選択線ＢＳＥＬを配置する。
【００４９】
ＴＥ画素用選択線ＴＳＥＬは図上方向に、ＢＥ画素用選択線ＢＳＥＬは図下方向にそれぞれ突起を有する。
【００５０】
この突起の下層に半導体層ＦＧを配置し、その半導体層ＦＧは、突起からの露出部の一方が、データ線ＤＡＴＡにコンタクトホールを介して接続され、他方が、コンタクトホールを介してソース・ドレイン電極層ＳＤの配線に接続され、さらに、金属ゲート電極層ＳＧの配線に接続される。このことで、この突起のある領域でデータラッチトランジスタＴＴＦＴ１、ＢＴＦＴ１が構成されている。
【００５１】
データラッチトランジスタＴＴＦＴ１、ＢＴＦＴ１に接続された金属ゲート電極層ＳＧの配線は電源線ＰＯＷＥＲの幅広部分の下層に配置される。この重畳部に容量ＢＣＡＰ、ＴＣＡＰが構成される。この金属ゲート電極層ＳＧはさらに、その一部が突起を備えている。この突起の下層には半導体層ＦＧが配置されている。この重畳領域が駆動トランジスタＢＴＦＴ２、ＴＴＦＴ２のチャネル部を構成する。つまり、金属ゲート電極層ＳＧの突起がゲート電極となる。
【００５２】
この半導体層ＦＧは、突起からの露出部の一方が、コンタクトホールを介して、電源線ＰＯＷＥＲに接続される。突起からの露出部の他方は、コンタクトホール、ソース・ドレイン電極層ＳＤの配線及びコンタクトホールを介して、画素電極ＡＤに接続される。
【００５３】
この画素電極ＡＤは、ＴＥ型画素Ｔ−ＰＩＸの画素電極ＡＤでも、ＢＥ型画素でも、同じパターンとし、さらに、画素分離膜ＢＮＫの開口部ＴＢＮＫ−Ｏ、ＢＢＮＫ−Ｏも同じパターンとしている。第１反射膜は、ＴＥ型画素Ｔ−ＰＩＸの画素電極ＡＤとＴＥ型画素の画素分離膜の開口部ＴＢＮＫ−Ｏと、の間に境界が配置されるようにパターン化されている。但し、ＴＥ型画素とＢＥ型画素との間で、この画素電極ＡＤのパターン同士と画素分離膜ＢＮＫの開口パターン同士は、必ずしも同じパターンでなくてもよい。
【実施例２】
【００５４】
図１及び図２で示した、ＢＥ型画素とＴＥ型画素の平面レイアウト、ＢＥ型画素とＴＥ型画素の２画素分の積層構造は、実施例１と同じ構成である。異なるのは、図３及び図４で示した画素回路の構成（等価回路、平面レイアウト）である。以下、画素回路の構成を説明する。
【００５５】
図５に、両面発光画素の画素回路の等価回路図を示す。図６に、両面発光画素の平面レイアウト図を示す。図６の左図（Ａ）は、第２層間絶縁膜ＩＮＳ２のパターン化までの積層体の上面図であり、図６の右図（Ｂ）は、画素分離膜の開口パターン化までの積層体の上面図である。
【００５６】
図５に、併用型両面発光画素の画素回路の等価回路図を示す。紙面の下側がＢＥ型画素で、上側がＴＥ型画素である。画面の列方向（縦）に伸びているデータ線ＤＡＴＡと電源線ＰＯＷＥＲが画面の行方向（横）に交互に並び、画面の行方向（横）に伸びている画素選択線ＳＥＬとＢＥ−ＴＥ選択線ＤＳＥＬが画面の列方向（縦）に交互に並んでいる。
【００５７】
データ線ＤＡＴＡには映像信号、電源線には陽極電位が供給される。画素選択線ＤＳＥＬには、ＢＥ型画素とＴＥ型画素とを合わせた２画素単位で映像信号を取り込むタイミングを決める選択信号（走査パルス）が供給される。
【００５８】
ＢＥ−ＴＥ選択線ＴＢＳＥＬには、ＢＥ型画素へ電流を供給するか、ＴＥ型画素へ電流を供給するかの切替タイミングを決める選択信号（走査パルス）が供給される。
【００５９】
ＢＥ画素とＴＥ型画素との２画素分の画素回路は、４つの薄膜トランジスタＴＦＴと１つの容量ＤＣＡＰを備えている。
【００６０】
第１薄膜トランジスタＴＦＴ１は、映像信号を画素回路に取り込むデータラッチＴＦＴである。そのため、第１薄膜トランジスタＴＦＴ１のドレイン領域は、データ線ＤＡＴＡに接続され、第１薄膜トランジスタＴＦＴ１のゲート領域は画素選択線ＤＳＥＬに接続され、第１薄膜トランジスタＴＦＴ１のソース領域は容量ＤＣＡＰの一端と第２薄膜トランジスタＴＦＴ２のゲートに接続されている。この第１薄膜トランジスタＴＦＴ１はｎチャネルのＭＯＳトランジスタである。
【００６１】
容量ＤＣＡＰの他端は、電源線ＰＯＷＥＲと第２薄膜トランジスタＴＦＴ２のゲートに接続されている。
【００６２】
第２薄膜トランジスタＴＦＴ２は、駆動トランジスタである。そのため、第２薄膜トランジスタＴＦＴ２のソース領域は、電源線ＰＯＷＥＲに接続されている。そして、第２薄膜トランジスタＴＦＴ２のドレイン領域は、ＢＥ型用第３薄膜トランジスタＢＴＦＴ３のソース領域及びＴＥ型用第３薄膜トランジスタＴＦＴ３のソース領域に接続されている。この第２薄膜トランジスタＴＦＴ２はｐＭＯＳトランジスタである。
【００６３】
ＢＥ型用第３薄膜トランジスタＢＴＦＴ３は、電源線ＰＯＷＥＲからＢＥ型画素の有機ＥＬ素子ＢＯＬＥＤへ電流を供給するか否かを決めるスイッチである。
【００６４】
ＴＥ型用第３薄膜トランジスタＴＴＦＴ３は、電源線ＰＯＷＥＲからＴＥ型画素の有機ＥＬ素子ＴＯＬＥＤへ電流を供給するか否かを決めるスイッチである。
【００６５】
ＢＥ型用第３薄膜トランジスタＢＴＦＴ３は、ｐＭＯＳトランジスタで、ＴＥ型用第３薄膜トランジスタＴＴＦＴ３は、ｎＭＯＳトランジスタである。そのため、ＢＥ型用第３薄膜トランジスタＢＴＦＴ３とＴＥ型用第３薄膜トランジスタＴＴＦＴ３は２者択一的にターンオンする。
【００６６】
ＢＥ型用第３薄膜トランジスタＢＴＦＴ３のゲート領域とＴＥ型用第３薄膜トランジスタＴＴＦＴ３のゲート領域はＢＥ−ＴＥ選択線ＴＢＳＥＬに接続されている。ＢＥ型用第３薄膜トランジスタＢＴＦＴ３のドレイン領域はＢＥ型画素の有機ＥＬ素子ＢＯＬＥＤに接続され、ＴＥ型用第３薄膜トランジスタＴＴＦＴ３のドレイン領域はＴＥ型画素の有機ＥＬ素子ＴＯＬＥＤに接続されている。
【００６７】
このように、第１薄膜トランジスタＴＦＴ１と、第２薄膜トランジスタＴＦＴ２と、容量ＤＣＡＰの機能はＴＥ型画素回路とＢＥ型画素回路とで兼用している。
【００６８】
次に、平面レイアウトを説明する。
【００６９】
図６（Ａ）及び（Ｂ）で示すように、上半分がＴＥ型画素Ｔ−ＰＩＸで、下半分がＢＥ型画素Ｂ−ＰＩＸである。ＴＥ型画素Ｔ−ＰＩＸの上半分に、ＴＥ型画素Ｔ−ＰＩＸのＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤを駆動する画素回路と、ＴＥ型画素Ｔ−ＰＩＸのＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤを駆動する画素回路を配置する。このように配置すれば、ＴＥ型画素用有機ＥＬ素子ＴＯＬＥＤの発光面積を大きくすることができる。
【００７０】
具体的には、図６のＴＥ型画素Ｔ−ＰＩＸとＢＥ型画素Ｂ−ＰＩＸの間であって、左右方向の中央にある基準点Ｄに対して、ＴＥ型画素Ｔ−ＰＩＸの画素電極ＡＤとＢＥ型画素Ｂ−ＰＩＸの画素電極ＡＤは点対称な電極パターンに回路になっている。つまり、画素回路とのコンタクトホールはＴＥ型画素Ｔ−ＰＩＸとＢＥ型画素Ｂ−ＰＩＸとの境界１行ごとに配置されることになる。
【００７１】
ＴＥ型画素の図上であって金属ゲート電極層に、行方向に伸びる画素選択線ＤＳＥＬが配置され、ＴＥ型画素の中央部であって金属ゲート電極層ＳＧに、行方向に伸びるＢＥ−ＴＥ選択線ＴＢＳＥＬが配置されている。
【００７２】
ＴＥ型画素とＢＥ型画素の左端であって金属ソース・ドレイン層ＳＤに、データ線ＤＡＴＡが列方向に伸び、ＴＥ型画素Ｔ−ＰＩＸとＢＥ型画素Ｂ−ＰＩＸの左端であって金属ソース・ドレイン層ＳＤに、電源線ＰＯＷＥＲが列方向に伸びている。
【００７３】
この画素選択線ＤＳＥＬは、列方向に伸びるデータ線ＤＡＴＡと電源線ＰＯＷＥＲとの間に、第１薄膜トランジスタＴＦＴ１のゲート電極となる突起を有する。この突起は、画素の中央へ向けて伸びている。この第１薄膜トランジスタＴＦＴ１のソース領域（ポリシリコン）からコンタクトホールを介して、ソース・ドレイン金属層ＳＤの金属配線に接続されている。このソース・ドレイン金属層ＳＤの金属配線は、コンタクトホールを介して、金属ゲート層ＳＧの金属配線に接続される。金属ゲート層ＳＧの金属配線は、電源線ＰＯＷＥＲの幅広部の下を通過するように配置し、重畳部分に容量ＤＣＡＰが構成される。電源線ＰＯＷＥＲの幅広部は、コンタクトホールを介して、半導体領域に接続される。この半導体領域は列方向に伸び、途中で前述の金属ゲート層ＳＧの金属配線の下を潜る。この潜った部分で第２薄膜トランジスタＴＦＴ２が構成される。この第２薄膜トランジスタＴＦＴ２の下を潜った半導体層は、分岐してさらに列方向下側へ伸び、ＢＥ−ＴＥ選択線ＤＳＥＬの下を潜り、その列方向下側でコンタクトホールを介してソース・ドレイン金属層ＳＤに接続され、さらに、配置位置をずらした位置にコンタクトホールを配置し、画素電極ＡＤに接続される。ＢＥ−ＴＥ選択線ＤＳＥＬと半導体層ＦＧとの２つの交差部に、ＢＥ型用第３薄膜トランジスタＢＴＦＴ３とＴＥ型用第３薄膜トランジスタＴＴＦＴ３が構成される。分岐した半導体層ＦＧの一部には、ソース・ドレイン電極層ＳＤに、複数のコンタクトホールで接続された冗長配線構造が配置されている。
【図面の簡単な説明】
【００７４】
【図１】有機ＥＬ表示装置の表示領域における画素配置図である。
【図２】ＢＥ型画素とＴＥ型画素の２画素分の積層構造である。
【図３】両面発光画素の画素回路の等価回路図である。
【図４】両面発光画素の平面レイアウト図である。
【図５】両面発光画素の画素回路の等価回路図である。
【図６】両面発光画素の平面レイアウト図である。
【符号の説明】
【００７５】
画素分離膜・・・ＢＮＫ、反射膜・・・ＲＥＦ、画素電極・・・ＡＤ、画素分離膜開口部ＢＮＫ−Ｏ、データ線・・・ＤＡＴＡ、選択線・・・ＳＥＬ，電源線・・・ＰＯＷＥＲ、ＴＥ型画素回路・・・Ｔ−ＣＩＲ、ＢＥ型画素回路・・・Ｂ−ＣＩＲ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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