(57)【要約】【課題】  プラズマディスプレイにおけるスキャンドライバにおいて、出力端子が短絡した場合に、素子破壊からＩＣを保護する。【解決手段】  レベルシフト9、IGBT1、2、AND素子10を備え、入力信号IN1、IN2、IN3、PULSE_INを制御することにより、出力DOUTをHi/Lo/HiZ/擬似Hiの4状態に制御する。所定時間後に出力をHiから擬似Hiに遷移させることにより、出力短絡から素子を保護する。また、2組のインバータ回路間に並列接続されたNMOSを有し、NMOSのゲートに2段目のインバータ回路の出力を接続し、NMOSのソースにGND、ドレインに初段のインバータ回路の出力を接続した遅延回路をレベルシフト9のPULSE_INに接続することにより、遅延時間の温度依存性をほとんど無くすことができる。【選択図】  図１
2009089349.tif 000002
【特許請求の範囲】
【請求項１】
負荷に高低２通りの電圧を供給する負荷駆動回路であって、
第１電源と出力端子との間に接続された第１の半導体スイッチング素子と、
前記第１の半導体スイッチング素子にアノードが接続され、かつ、前記出力端子にカソードが接続されたダイオードと、
前記出力端子と前記第１電源より低い電位を供給する第２電源との間に接続された第２の半導体スイッチング素子と、
前記第１の半導体スイッチング素子を制御する２つの第１導電型のＭＯＳ電界効果トランジスタと、
前記第１の半導体スイッチング素子を制御する２つの前記第１導電型とは反対導電型である第２導電型のＭＯＳ電界効果トランジスタと
を備えて構成され、
前記第２導電型のＭＯＳ電界効果トランジスタのゲート端子に印加される信号であるゲート駆動信号により、前記出力端子を、第１状態、前記第１状態より電圧の低い状態である第２状態、前記第１状態および前記第２状態よりインピーダンスの高い状態である第３状態、並びに前記第１状態および前記第２状態よりインピーダンスが高く、かつ、前記第３状態よりインピーダンスが低い状態である第４状態のいずれかの状態に保持し得るよう構成され、
所定の時間ごとに前記出力端子を前記第４状態に保持して前記出力端子に前記第１状態と等しい電圧を維持すると共に、前記出力端子が短絡した場合に前記第１電源と前記第２電源との間に流れる電流を停止する
ことを特徴とする負荷駆動回路。
【請求項２】
請求項１において、
前記第１のスイッチング素子は絶縁ゲートバイポーラトランジスタで構成されていることを特徴とする負荷駆動回路。
【請求項３】
請求項２において、
互いに直列接続された２つの抵抗によって分圧された電圧が前記絶縁ゲートバイポーラトランジスタのゲートに印加されるよう構成されていることを特徴とする負荷駆動回路。
【請求項４】
請求項３において、
前記２つの抵抗に並列にツェナーダイオードが接続されていることを特徴とする負荷駆動回路。
【請求項５】
請求項１において、
前記第２電源は接地電位を供給する電源であることを特徴とする負荷駆動回路。
【請求項６】
請求項１において、
前記２つの第１導電型のＭＯＳ電界効果トランジスタと、前記２つの第２導電型のＭＯＳ電界効果トランジスタとは、互いに組み合わされてレベルシフト回路を構成していることを特徴とする負荷駆動回路。
【請求項７】
一組の出力ビットに対応する負荷駆動回路が複数組、共通の半導体基板上に集積されたことにより複数の出力ビットを有する半導体装置であって、
前記負荷駆動回路は負荷に高低２通りの電圧を供給する負荷駆動回路であって、
第１電源と出力端子との間に接続された第１の半導体スイッチング素子と、
前記第１の半導体スイッチング素子にアノードが接続され、かつ、前記出力端子にカソードが接続されたダイオードと、
前記出力端子と前記第１電源より低い電位を供給する第２電源との間に接続された第２の半導体スイッチング素子と、
前記第１の半導体スイッチング素子を制御する２つの第１導電型のＭＯＳ電界効果トランジスタと、
前記第１の半導体スイッチング素子を制御する２つの前記第１導電型とは反対導電型である第２導電型のＭＯＳ電界効果トランジスタと
を備えて構成され、
前記第２導電型のＭＯＳ電界効果トランジスタのゲート端子に印加される信号であるゲート駆動信号により、前記出力端子を、第１状態、前記第１状態より電圧の低い状態である第２状態、前記第１状態および前記第２状態よりインピーダンスの高い状態である第３状態、並びに前記第１状態および前記第２状態よりインピーダンスが高く、かつ、前記第３状態よりインピーダンスが低い状態である第４状態のいずれかの状態に保持し得るよう構成され、
所定の時間ごとに前記出力端子を前記第４状態に保持して前記出力端子に前記第１状態と等しい電圧を維持すると共に、前記出力端子が短絡した場合に前記第１電源と前記第２電源との間に流れる電流を停止する
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第１のスイッチング素子は絶縁ゲートバイポーラトランジスタで構成されていることを特徴とする半導体装置。
【請求項９】
請求項８において、
互いに直列接続された２つの抵抗によって分圧された電圧が前記絶縁ゲートバイポーラトランジスタのゲートに印加されるよう構成されていることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記２つの抵抗に並列にツェナーダイオードが接続されていることを特徴とする半導体装置。
【請求項１１】
請求項７において、
前記第２電源は接地電位を供給する電源であることを特徴とする半導体装置。
【請求項１２】
請求項７において、
前記２つの第１導電型のＭＯＳ電界効果トランジスタと、前記２つの第２導電型のＭＯＳ電界効果トランジスタとは、互いに組み合わされてレベルシフト回路を構成していることを特徴とする半導体装置。
【請求項１３】
入力信号を入力とし、かつ、第１導電型の第１のＭＯＳ電界効果トランジスタと、前記入力信号を入力とし、かつ、前記第１導電型とは反対導電型である第２導電型の第２のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第１のインバータ回路と、
前記第１のインバータ回路の出力信号を入力とし、かつ、前記第１導電型の第３のＭＯＳ電界効果トランジスタと、前記第２導電型の第４のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第２のインバータ回路と、
前記第１のインバータ回路と前記第２のインバータ回路との間に並列接続された前記第２導電型の第５のＭＯＳ電界効果トランジスタと
を備えて構成され、
前記第１のＭＯＳ電界効果トランジスタと前記第５のＭＯＳ電界効果トランジスタとは互いに略等しい温度特性を有する
ことを特徴とする遅延回路。
【請求項１４】
請求項１３において、
前記第５のＭＯＳ電界効果トランジスタのゲートに前記第２のインバータ回路の出力が接続されていることを特徴とする遅延回路。
【請求項１５】
請求項１４において、
前記第５のＭＯＳ電界効果トランジスタは、ドレインが前記第１のインバータ回路の出力に接続され、かつ、ソースが接地電位に接続されていることを特徴とする遅延回路。
【請求項１６】
請求項１３において、
前記遅延回路は、前記第１のＭＯＳ電界効果トランジスタの温度変動による素子特性変動と、前記第５のＭＯＳ電界効果トランジスタの温度変動による素子特性変動とに基づいて、遅延時間の温度変動を補償することを特徴とする遅延回路。
【請求項１７】
請求項７において、
入力信号を入力とし、かつ、第１導電型の第１のＭＯＳ電界効果トランジスタと、前記入力信号を入力とし、かつ、前記第１導電型とは反対導電型である第２導電型の第２のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第１のインバータ回路と、
前記第１のインバータ回路の出力信号を入力とし、かつ、前記第１導電型の第３のＭＯＳ電界効果トランジスタと、前記第２導電型の第４のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第２のインバータ回路と、
前記第１のインバータ回路と前記第２のインバータ回路との間に並列接続された前記第２導電型の第５のＭＯＳ電界効果トランジスタと
を更に備えて構成され、
前記第１のＭＯＳ電界効果トランジスタと前記第５のＭＯＳ電界効果トランジスタとは互いに略等しい温度特性を有する
ことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記第５のＭＯＳ電界効果トランジスタのゲートに前記第２のインバータ回路の出力が接続されていることを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記第５のＭＯＳ電界効果トランジスタは、ドレインが前記第１のインバータ回路の出力に接続され、かつ、ソースが接地電位に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１７において、
前記遅延回路は、前記第１のＭＯＳ電界効果トランジスタの温度変動による素子特性変動と、前記第５のＭＯＳ電界効果トランジスタの温度変動による素子特性変動とに基づいて、遅延時間の温度変動を補償することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、負荷に高低の電圧を供給する負荷駆動回路およびその１つまたは複数個が単一の半導体基板上に集積されて成る半導体装置に関し、特にプラズマディスプレイのスキャンドライバ等、高圧電圧を負荷に供給する回路において、隣接ピン間の短絡等に基づく破壊を防止する短絡保護回路を備えた負荷駆動回路および半導体装置に関する。
【０００２】
また、この発明は、上記負荷駆動回路と共に半導体集積回路に内蔵され、上記負荷駆動回路、例えばタイミング発生回路やパルス生成回路などに利用される遅延回路に関し、特に温度変動による遅延時間の変動を補償する遅延回路に関する。
【背景技術】
【０００３】
特許文献１は、スキャンドライバの短絡保護について記載された文献である。特に図２３には、一定時間後に出力端子をハイインピーダンス（HiZレベル）に設定し、出力端子が短絡した際に、出力IGBTに大電流を流さない回路の例が示されている。
【０００４】
特許文献２は、短時間だけ駆動回路をオンした後、浮遊容量により出力電圧を保持する回路について記載された文献である。特に図１には、浮遊容量によって出力電圧を保持する回路が記載されている。
【０００５】
【特許文献１】特開２００５−２８４２４２号公報
【特許文献２】特開２００６−３２５０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者等は本願に先立って、スキャンドライバの短絡保護の技術について検討を行った。スキャンドライバの短絡保護の技術における回路については特許文献１の図２３に示される。
【０００７】
しかし、この回路は一定時間後に出力をHiレベルからHiZレベルにし、出力負荷容量にてHiレベルを維持する。このため、前記一定時間後に、出力にノイズが乗った場合、出力を駆動する素子が存在しないため出力電位をＨiレベルに保てないことを本願発明者等は見いだした。
【０００８】
スキャンドライバ回路内の浮遊容量によって出力電圧を保持する方式については、特許文献２の図１に示される。
【０００９】
しかし、この回路では、出力がグランド電位に短絡した際、IGBTのゲート−エミッタ間電位がいつまでも存在し、短絡保護の機能は果たさないことを本願発明者等は見いだした。
【００１０】
そこで、本願発明者等は図１に示される負荷駆動回路を提案し、スキャンドライバ等の短絡保護の技術を提供した。この構成により、特定の使用条件が満たされた状態においては負荷駆動回路の短絡保護動作が正常に行われる。しかし、本願発明者等が独自に行った追加検討により、上記の特定の使用条件が満たされない状態、すなわち、温度変動が所定の範囲を超えるような使用条件においては、スキャンドライバ等の短絡保護が必ずしも正常に動作しないことが判明した。以下、そのことについて詳述する。
【００１１】
従来、遅延回路としては、図５に示す遅延回路500が使用されていた。即ち、正電源VDDと接地電位LGNDとの間に相補対接続された第１の導電型MOS電界効果トランジスタ1aと第２の導電型MOS電界効果トランジスタ1bとから成る第１のインバータ回路と、正電源VDDと接地電位LGNDとの間に相補対接続された第１の導電型MOS電界効果トランジスタ2aと第２の導電型MOS電界効果トランジスタ2bとから成る第２のインバータ回路とを備え、第１のインバータ回路の出力が第２のインバータ回路の入力に接続された回路構成によって遅延時間を実現していた。
【００１２】
しかし、前記従来の遅延回路では遅延時間が個々のトランジスタの特性とインバータ回路の段数で決定され、周囲温度が変動した場合、個々のインバータ回路の遅延時間が大きく変動し、結果として数段後の遅延回路の遅延時間は大きく変動してしまう。
【００１３】
例えば、図１において、出力は、第１状態（Hi状態）、第１状態より電圧が低い状態である第２状態（Lo状態）、第１状態および第２状態よりインピーダンスが高い第３状態（HiZ状態）、並びに第１状態および第２状態よりインピーダンスが高く、かつ、第３状態よりインピーダンスが低い第４状態（擬似Hi状態）の4状態をとることが可能となるため、第４状態（擬似Hi状態）の特性によって出力端子の短絡から回路を保護することが可能となっているが、第１状態（Hi状態）から第４状態（擬似Hi状態）への遷移時間は図１のＰＵＬＳＥ＿ＩＮのパルス幅によって決定される。そのため、ＰＵＬＳＥ＿ＩＮを生成している遅延回路が温度特性を持ち、温度変動によりＰＵＬＳＥ＿ＩＮのパルス幅が変動し、素子の短絡耐量より第１状態（Hi状態）から第４状態（擬似Hi状態）への遷移時間が長くなると、出力端子の短絡時に上記短絡保護回路が正常に動作しなくなる可能性があることを本願発明者等は見いだした。ここで、素子の短絡耐量とは、出力端子が短絡してその素子が飽和電流を流し始めてから同素子が正常に動作しなくなるまでの期間と定義される。
【課題を解決するための手段】
【００１４】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明の負荷駆動回路は、負荷に高低２通りの電圧を供給する負荷駆動回路であって、第１電源と出力端子との間に接続された第１の半導体スイッチング素子と、前記第１の半導体スイッチング素子にアノードが接続され、かつ、前記出力端子にカソードが接続されたダイオードと、前記出力端子と前記第１電源より低い電位を供給する第２電源との間に接続された第２の半導体スイッチング素子と、前記第１の半導体スイッチング素子を制御する２つの第１導電型のＭＯＳ電界効果トランジスタと、前記第１の半導体スイッチング素子を制御する２つの前記第１導電型とは反対導電型である第２導電型のＭＯＳ電界効果トランジスタとを備えて構成され、前記第２導電型のＭＯＳ電界効果トランジスタのゲート端子に印加される信号であるゲート駆動信号により、前記出力端子を、第１状態、前記第１状態より電圧の低い状態である第２状態、前記第１状態および前記第２状態よりインピーダンスの高い状態である第３状態、並びに前記第１状態および前記第２状態よりインピーダンスが高く、かつ、前記第３状態よりインピーダンスが低い状態である第４状態のいずれかの状態に保持し得るよう構成され、所定の時間ごとに前記出力端子を前記第４状態に保持して前記出力端子に前記第１状態と等しい電圧を維持すると共に、前記出力端子が短絡した場合に前記第１電源と前記第２電源との間に流れる電流を停止することを特徴とする。
【００１５】
また、本発明の半導体装置は、一組の出力ビットに対応する負荷駆動回路が複数組、共通の半導体基板上に集積されたことにより複数の出力ビットを有する半導体装置であって、前記負荷駆動回路が上記の特徴を有するものであることを特徴とする。
【００１６】
また、本発明の遅延回路は、入力信号を入力とし、かつ、第１導電型の第１のＭＯＳ電界効果トランジスタと、前記入力信号を入力とし、かつ、前記第１導電型とは反対導電型である第２導電型の第２のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第１のインバータ回路と、前記第１のインバータ回路の出力信号を入力とし、かつ、前記第１導電型の第３のＭＯＳ電界効果トランジスタと、前記第２導電型の第４のＭＯＳ電界効果トランジスタとが正電源と接地電位との間に相補対接続されて成る第２のインバータ回路と、前記第１のインバータ回路と前記第２のインバータ回路との間に並列接続された前記第２導電型の第５のＭＯＳ電界効果トランジスタとを備えて構成され、前記第１のＭＯＳ電界効果トランジスタと前記第５のＭＯＳ電界効果トランジスタとは互いに略等しい温度特性を有することを特徴とする。
【００１７】
また、本発明の半導体装置は、上述のように一組の出力ビットに対応する負荷駆動回路の複数組と、遅延回路とが共通の半導体基板上に集積された半導体装置であって、前記負荷駆動回路が上記の特徴を有すると共に、前記遅延回路が上記の特徴を有するものであることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、スキャンドライバの短絡保護を提供することができる。特に、周囲温度が変動した場合でも遅延時間をほぼ一定とする遅延回路を用いることにより、より確実にスキャンドライバ等の負荷駆動回路の短絡保護を行うことができる。
【発明を実施するための最良の形態】
【００１９】
本発明の遅延回路は、正電源と接地電位との間に、入力信号または前段のインバータ回路の出力信号を入力とする、第１導電型のMOS電界効果トランジスタと、第１導電型とは反対導電型である第２導電型のMOS電界効果トランジスタが相補対接続された２つのインバータ回路を備えて構成され、さらに、その２つのインバータ回路間に並列接続された第２導電型MOS電界効果トランジスタを備えて構成された遅延回路である。
【００２０】
この構成により、周囲温度によらず本発明の負荷駆動回路の短絡保護機能を正常に動作させるために、周囲温度が変動した場合でも、遅延回路の遅延時間をほぼ一定とすることができる。
【００２１】
また、本発明の負荷駆動回路は、負荷に高低２通りの電圧を供給する負荷駆動回路であって、第１電源と出力端子との間に接続された第１の半導体スイッチング素子と、第１の半導体スイッチング素子にアノードが接続され、かつ、出力端子にカソードが接続されたダイオードと、出力端子と第１電源より低い電位を供給する第２電源との間に接続された第２の半導体スイッチング素子と、第１の半導体スイッチング素子を制御する２つの第１導電型のＭＯＳ電界効果トランジスタと、第１の半導体スイッチング素子を制御する２つの第１導電型とは反対導電型である第２導電型のＭＯＳ電界効果トランジスタとを備えて構成され、第２導電型のＭＯＳ電界効果トランジスタのゲート端子に印加される信号であるゲート駆動信号により、出力端子を、第１状態、第１状態より電圧の低い状態である第２状態、第１状態および第２状態よりインピーダンスの高い状態である第３状態、並びに第１状態および第２状態よりインピーダンスが高く、かつ、第３状態よりインピーダンスが低い状態である第４状態のいずれかの状態に保持し得るよう構成され、所定の時間ごとに出力端子を第４状態に保持して出力端子に第１状態と等しい電圧を維持すると共に、出力端子が短絡した場合に第１電源と第２電源との間に流れる電流を停止することを特徴とする。
【００２２】
この構成によれば、負荷駆動回路の短絡保護を行うことができる。特に入力側に上記の遅延回路、すなわち周囲温度によらず負荷駆動回路の短絡保護機能を正常に動作させるために、周囲温度が変動した場合でも、遅延回路の遅延時間をほぼ一定とする遅延回路を接続することによって、より確実に負荷駆動回路の短絡保護を行うことができる。
【００２３】
さらに、本発明の半導体装置は、複数の出力ビットに対応する、出力ビット数と同数の上記の負荷駆動回路が共通の半導体基板上に集積化されたものである。また、別の態様として、複数の負荷駆動回路と共に上記の遅延回路がその共通の半導体基板上に集積化されたものとしてもよい。
【００２４】
本発明によれば、周囲温度の変動によらず遅延時間がほぼ一定の遅延回路を提供することができる。それに伴い、その遅延回路を用いることで、周囲温度の変動によらず正常に動作する短絡保護機能を備えたスキャンドライバ等の負荷駆動回路を提供することができる。
【００２５】
以下、本発明の実施例を図面を用いて詳細に説明する。
【実施例１】
【００２６】
図１は本発明の負荷駆動回路の一実施例を示す図である。図１において、負荷駆動回路100は、半導体スイッチング素子1、2と、ダイオード3、4、8と、互いに直列接続された抵抗素子5a、5bと、この抵抗素子5a、5bに並列接続されたツェナーダイオード7と、レベルシフト回路9と、NAND素子10とを含んで構成されている。レベルシフト回路9は、第１導電型MOS電界効果トランジスタ（PMOS）9a、9bと、第２導電型MOS電界効果トランジスタ（NMOS）9c、9dとを含んで構成されている。第１導電型と第２導電型とは互いに反対の極性の導電型であり、図１の例では第１導電型がＰ型、第２導電型がＮ型となっている。半導体スイッチング素子1、2は、例えば絶縁ゲートバイポーラトランジスタ（IGBT）で構成するのが好適である。抵抗素子5aと5bとの接続点にはIGBT 1のゲートが接続される。IGBT 2のゲートには信号入力端子IN1が接続される。NMOS9cのゲートには、信号入力端子IN2とパルス入力端子PULSE_INとが入力側に接続されたAND論理ゲート10の出力側が接続される。NMOS9dのゲートには信号入力端子IN3が接続される。IGBTで構成された第１の半導体スイッチング素子1は第１電源VHと出力端子DOUTとの間に接続され、同じくIGBTで構成された第２の半導体スイッチング素子2は出力端子DOUTと第２電源HGNDとの間に接続される。第１電源VHおよび第２電源HGNDは、それぞれ、例えば高圧電位および接地電位を供給する電源とするのが好適である。第１および第２の半導体スイッチング素子の間には、アノードが第１の半導体スイッチング素子に接続され、かつ、カソードが第２の半導体スイッチング素子に接続されたダイオード8が接続される。ダイオード8のカソードとIGBT 1のコレクタとはダイオード3を介して互いに接続され、IGBT 2のエミッタとコレクタとはダイオード4を介して互いに接続される。第１導電型MOS電界効果トランジスタ（PMOS）9a、9bと、第２導電型MOS電界効果トランジスタ（NMOS）9c、9dとは、互いのドレインで相互接続され、PMOS9a、9bのソースは第１電源に接続され、NMOS9c、9dのソースは第２電源に接続される。PMOS9aのドレインはPMOS9bのゲートと接続され、PMOS9bのドレインはPMOS9aのゲートと接続されており、いわゆるクロスカップル構造を有している。PMOS9bとPMOS9dとの共通ドレインは、抵抗5aの抵抗5bが接続されている側とは反対側の一端と接続される。
【００２７】
図２は図１の負荷駆動回路の出力電位切り替えシーケンスを示す図である。
【００２８】
時刻t1にて、IN1がHiになるとIGBT2がオン状態になり、IN2がLo、IN3がHiになることにより、IGBT1はオフ状態になる。このとき出力DOUTはLo出力となる。
【００２９】
時刻t2にて、IN1はLoとなりIGBT2はオフ状態となり、IN2がHi、IN3がLoとなりPULSE_INはIN2に同期してHiとなることにより、NMOS9cがオン、NMOS9dがオフとなる。NMOS9cがオンとなるため、PMOS9bがオンとなり、出力DOUTに向かってPMOS9bから抵抗素子5a、5b、ダイオード8を経由して電流が流れる。このとき、抵抗素子5bに生じる電位差は、IGBT1のゲート−エミッタに正のバイアスとなりIGBT1はオン状態となる。なおツェナーダイオード7は、IGBT1のゲート−エミッタ間電位に制限をかけ、IGBTのゲートを保護するために付けている。このとき、出力DOUTはHi出力となる。
【００３０】
時刻t3において、PULSE_INがLoになることによって、NMOS9cがオフとなる。レベルシフト9はラッチ状態であるため、出力DOUTがノイズ等でわずかに電位低下した場合でも、PMOS9bはわずかにオン状態を維持する。PMOS9bがわずかにオンであるため、PMOS9bから抵抗素子5a、5b、ダイオード8を経由して出力DOUTへわずかに電流が流れる。このわずかな電流により、IGBT1がオンを維持でき、出力DOUTはHi状態を維持できる。そのため、出力DOUTがノイズ等で電位低下した場合でも出力DOUTは強制的にHi状態に戻され、そのHi状態を維持する。このように、通常のHi出力の場合よりも小さい電流が流れるようにして擬似的に出力端子がHi状態を維持している状態を擬似Hi状態と定義する。図１の例では、レベルシフト9の持つラッチ特性を活かして通常より小さい電流を生じさせ、擬似Hi状態を作り出しているが、通常より小さい電流をいかにして作り出すかは本質的ではなく、本発明は図１の例に限定されない。
【００３１】
スキャンドライバでは、図３のように、図１の負荷駆動回路が多数並んだ構造になっている。個々の負荷駆動回路a〜d（301〜304）は、それぞれ個別の負荷305〜308を駆動し、各々が一組の出力ビットを構成する。もしもこのとき、何らかの事故により、出力DOUTが他の出力DOUTと短絡していた場合、出力DOUTは、他ビットによりLo電位となり、IGBT1には飽和電流が流れる。ただし、このとき出力DOUTがLo電位となったことからPMOS9aのゲート電位がLoとなり、PMOS9aがオンとなる。NMOS9cはPULSE_INがLoに維持されていることからオフ状態であり、そのためPMOS9bがオフし、抵抗素子5a、5bには電流が流れなくなくなる。こうして、IGBT1のゲート−エミッタ間電位はなくなり、IGBT1がオフしIGBT1の電流は止まる。
【００３２】
t3とt2の間隔は、出力短絡がない場合に出力DOUTをHiに駆動するだけの十分な時間以上の値を取り、かつ、短絡した場合、その期間IGBT1が飽和電流を流しつづけてもIGBTが素子破壊しない時間とする。
【００３３】
上記の３つの状態に加え、図１の負荷駆動回路の例では、IN1をLo、IN2をLo、IN3をHiと設定することにより、IGBT1、2を共にオフ状態にでき、出力DOUTをHiZ状態にすることが可能である。この出力DOUTがHiZとなった状態では、DOUTに接続された他のドライバにより、DOUTの電位を自由に設定可能である。上述した擬似Hi状態をHiZ状態との関係で捉えれば、擬似Hi状態は、HiZ状態よりインピーダンスが低く、抵抗5a、5bにわずかな電流を流すが、Hi状態よりはインピーダンスが高く、Hi状態のときほど抵抗5a、5bに電流を流さない状態である、と見ることができる。
【実施例２】
【００３４】
図４は本発明の負荷駆動回路あるいはそれが共通半導体基板上に集積・搭載された半導体装置をスキャンドライバとして適用したプラズマディスプレイの一実施例を示す図である。図４において、プラズマディスプレイ400は、スキャンドライバ401、アドレスドライバ402、サステイン回路403、405、電力回収回路404、406によって構成される。スキャンドライバ401はプラズマパネル407上を横方向に走る走査線に接続され、アドレスドライバ402はプラズマパネル407上を縦方向に走るデータ線に接続され、サステイン回路405はプラズマパネル407上を横方向に走るサステイン線に接続される。
【００３５】
プラズマパネル407の発光期間は、スキャン期間、サステイン期間に分かれ、スキャン期間では、スキャンドライバ401は走査線を順にHi電位からLo電位に下げる。このとき、同時にLoに下げられる走査線は存在せず、一つの走査線のみがLo電位に下げられる。アドレスドライバ402は、スキャンドライバ401によってLo電位に下げられたプラズマパネル407の位置における色情報をデータ線に供給する。スキャンドライバ401によってLo電位に下げられた走査線とアドレスドライバ402によって色情報が供給されたデータ線の交点が予備放電によって発光する。プラズマパネル407上のすべての位置で予備放電が完了した後、プラズマパネル407の発光期間はサステイン期間に移る。サステイン期間では、スキャン期間に予備放電された発光が継続して行なわれ、プラズマパネル407上に画像が表示される。
【００３６】
スキャン期間において、多数の出力ビットを持つスキャンドライバ401は、常に少なくとも一ビットのみがLo状態となり、他のビットはHi状態である。このとき、一つの出力ビットが隣接ビットと短絡した場合、Hi状態とLo状態の短絡が起きる。一般にプラズマパネル407を駆動する電圧は高いため、短絡が発生することによってスキャンドライバが破壊に至る場合も考えられ、さらに、使用条件次第ではプラズマパネルが破壊に至る可能性も無いとは言い切れない。しかし、短絡保護機能を備えた本発明の負荷駆動回路をスキャンドライバに適用すれば、スキャンドライバおよびプラズマパネルが破壊に至るのを防止することができる。
【実施例３】
【００３７】
図６は本発明の遅延回路の一実施例である温度特性補正遅延回路600を示す図である。図６において、遅延回路は第１導電型MOS電界効果トランジスタ（PMOS）1a、2aと、第２導電型MOS電界効果トランジスタ（NMOS）1b、2bで構成される２組のインバータ間に並列接続された第２導電型MOS電界効果トランジスタ（NMOS）3bを含んで構成されている。
【００３８】
第１導電型と第２導電型とは互いに反対の極性の導電型であり、図６の例では第１導電型がＰ型、第２導電型がＮ型となっているが、これは一実施例であり、本発明はこの態様に限定されない。例えば、第１導電型をＮ型、第２導電型をＰ型としてもよい。
【００３９】
PMOS1a、NMOS1bのゲートには入力信号IN1が接続される。PMOS2a、NMOS2bのゲートにはPMOS1a、NMOS1bで構成される初段インバータの出力が接続される。NMOS3bのゲートにはPMOS2a、NMOS2bで構成される２段目インバータの出力が接続される。
【００４０】
図７は図６の遅延回路の出力電位切り替えシーケンスを示す図である。時刻t１までIN1がHiであると、NMOS1bがオン、PMOS1aがオフとなり、IN2はLowになる。時刻t1までIN2がLowであると、NMOS2bがオフ、PMOS2aがオンとなり、OUTはHiとなる。このときNMOS3bのゲートにはOUTが接続されているため、NMOS3bはオン状態になる。
【００４１】
時刻t1から、IN1がLowになり始めるとPMOS1aがオン、NMOS1bがオフとなる。PMOS1aがオンになるとIN2に向かってPMOS1aから電流が流れる。このとき、NMOS3bはオン状態であるため、PMOS1aから流れる電流はIN2に流れる以外にも、NMOS3b経由でLGNDに引き抜かれる。即ち、IN2の電圧は緩やかに上昇する。
【００４２】
時刻t2ではNMOS3bがオンであるため、IN2の電圧は緩やかに上昇するが、IN2の電圧がある一定値以上になる時刻t3になると、NMOS2bがオン、PMOS2aがオフとなるため、OUTはLowとなり、NMOS3bはオフ状態になる。
【００４３】
時刻t3でNMOS3bがオフになると、PMOS1aから流れてくる電流はLGNDに引き抜かれなくなるため、IN2の電圧は急激に立ち上がる。
【００４４】
遅延時間は入力電圧と出力電圧がそれぞれある電圧になるまでの時間の差であるため、前記遅延回路の遅延時間の大部分は図７のt3とt2の間隔によって決定される。
【００４５】
前記t3とt2の間隔において、周囲温度が低温の場合、PMOS1aのオン抵抗値の減少効果により、PMOS1aから流れる電流は増大する。しかし、NMOS3bのオン抵抗値の減少効果によりNMOS3b経由でLGNDに引き抜かれる電流値も増大する。即ち、PMOS1aのオン抵抗値の減少効果とNMOS3bのオン抵抗値の減少効果が相殺し、遅延時間は室温の場合と差異がない。
【００４６】
周囲温度が高温の場合、PMOS1aのオン抵抗値の増大効果とNMOS3bのオン抵抗値の増大効果が相殺し、遅延時間は室温の場合と差異がない。
【００４７】
以上、本実施例によれば、正電源と接地電位の間に相補対接続されたPMOSとNMOSによるインバータ回路間に、NMOSを並列接続することで、周囲温度に変動が起こった場合でも、遅延時間をほぼ一定とすることができる。ひいては、前記遅延回路を用いることで、周囲温度の変動が起こった場合でも、出力短絡時の保護機能を動作させる、短絡保護機能を備えた負荷駆動回路を提供することができる。
【実施例４】
【００４８】
図８は本発明の遅延回路と負荷駆動回路とを共通の半導体基板上に集積化して成る半導体装置の一実施例である半導体集積回路800を示す図である。
【００４９】
負荷駆動回路100は、半導体スイッチング素子1、2と、ダイオード3、4、8と、互いに直列接続された抵抗素子5a、5bと、この抵抗素子5a、5bに並列接続されたツェナーダイオード7と、レベルシフト回路9と、NAND素子10とを含んで構成されている。レベルシフト回路9は、第１導電型MOS電界効果トランジスタ（PMOS）9a、9bと、第２導電型MOS電界効果トランジスタ（NMOS）9c、9dとを含んで構成されている。第１導電型と第２導電型とは互いに反対の極性の導電型であり、図８の例では第１導電型がＰ型、第２導電型がＮ型となっている。半導体スイッチング素子1、2は、例えば絶縁ゲートバイポーラトランジスタ（IGBT）で構成するのが好適である。抵抗素子5aと5bとの接続点にはIGBT 1のゲートが接続される。IGBT 2のゲートには信号入力端子IN1が接続される。NMOS9cのゲートには、信号入力端子IN2とパルス入力端子PULSE_INとが入力側に接続されたAND論理ゲート10の出力側が接続される。NMOS9dのゲートには信号入力端子IN3が接続される。IGBTで構成された第１の半導体スイッチング素子1は第１電源VHと出力端子DOUTとの間に接続され、同じくIGBTで構成された第２の半導体スイッチング素子2は出力端子DOUTと第２電源HGNDとの間に接続される。第１電源VHおよび第２電源HGNDは、それぞれ、例えば高圧電位および接地電位を供給する電源とするのが好適である。第１および第２の半導体スイッチング素子の間には、アノードが第１の半導体スイッチング素子に接続され、かつ、カソードが第２の半導体スイッチング素子に接続されたダイオード8が接続される。ダイオード8のカソードとIGBT 1のコレクタとはダイオード3を介して互いに接続され、IGBT 2のエミッタとコレクタとはダイオード4を介して互いに接続される。第１導電型MOS電界効果トランジスタ（PMOS）9a、9bと、第２導電型MOS電界効果トランジスタ（NMOS）9c、9dとは、互いのドレインで相互接続され、PMOS9a、9bのソースは第１電源に接続され、NMOS9c、9dのソースは第２電源に接続される。PMOS9aのドレインはPMOS9bのゲートと接続され、PMOS9bのドレインはPMOS9aのゲートと接続されており、いわゆるクロスカップル構造を有している。PMOS9bとPMOS9dとの共通ドレインは、抵抗5aの抵抗5bが接続されている側とは反対側の一端と接続される。
【００５０】
図８の負荷駆動回路100の出力電位切り替えシーケンスは、図１の負荷駆動回路100のそれと同様に図２に示される。
【００５１】
時刻t1にて、IN1がHiになるとIGBT2がオン状態になり、IN2がLo、IN3がHiになることにより、IGBT1はオフ状態になる。このとき出力DOUTはLo出力となる。
【００５２】
時刻t2にて、IN1はLoとなりIGBT2はオフ状態となり、IN2がHi、IN3がLoとなりPULSE_INはIN2に同期してHiとなることにより、NMOS9cがオン、NMOS9dがオフとなる。NMOS9cがオンとなるため、PMOS9bがオンとなり、出力DOUTに向かってPMOS9bから抵抗素子5a、5b、ダイオード8を経由して電流が流れる。このとき、抵抗素子5bに生じる電位差は、IGBT1のゲート−エミッタに正のバイアスとなりIGBT1はオン状態となる。なおツェナーダイオード7は、IGBT1のゲート−エミッタ間電位に制限をかけ、IGBTのゲートを保護するために付けている。このとき、出力DOUTはHi出力となる。
【００５３】
時刻t3において、PULSE_INがLoになることによって、NMOS9cがオフとなる。レベルシフト9はラッチ状態であるため、出力DOUTがノイズ等でわずかに電位低下した場合でも、PMOS9bはわずかにオン状態を維持する。PMOS9bがわずかにオンであるため、PMOS9bから抵抗素子5a、5b、ダイオード8を経由して出力DOUTへわずかに電流が流れる。このわずかな電流により、IGBT1がオンを維持でき、出力DOUTはHi状態を維持できる。そのため、出力DOUTがノイズ等で電位低下した場合でも出力DOUTは強制的にHi状態に戻され、そのHi状態を維持する。このように、通常のHi出力の場合よりも小さい電流が流れるようにして擬似的に出力端子がHi状態を維持している状態を擬似Hi状態と定義する。
【００５４】
図８においては、図１の負荷駆動回路100が温度特性補正遅延回路600と共に共通の半導体基板上に集積化されている点が特徴であり、この点で図１と異なる。また、図８に示すように、更にインバータ回路820およびNOR回路840が上記と同じ共通の半導体基板上に集積化されてもよい。図８の例では、温度特性補正遅延回路600の直列多段接続の出力がインバータ回路820の入力に接続され、インバータ回路820の出力と温度特性補正遅延回路600の初段の出力がNOR回路840の入力に接続され、NOR回路840の出力端子ＰＵＬＳＥ＿ＩＮが負荷駆動回路100の入力端子ＰＵＬＳＥ＿ＩＮに接続される。
【００５５】
スキャンドライバ300は、図３のように、図８の負荷駆動回路100が多数並んだ構造になる。すなわち、図３において図示しない温度特性補正遅延回路600、あるいは温度特性遅延回路600の直列多段接続とインバータ回路820とNOR回路840とから成る前段回路が負荷駆動回路a〜d（301〜304）のそれぞれの入力側に個別に接続された構成となる。個々の負荷駆動回路a〜d（301〜304）は、それぞれ個別の負荷305〜308を駆動し、各々が一組の出力ビットを構成する。もしもこのとき、何らかの事故により、出力DOUTが他の出力DOUTと短絡していた場合、出力DOUTは、他ビットによりLo電位となり、IGBT1には飽和電流が流れる。ただし、このとき出力DOUTがLo電位となったことからPMOS9aのゲート電位がLoとなり、PMOS9aがオンとなる。NMOS9cはPULSE_INがLoに維持されていることからオフ状態であり、そのためPMOS9bがオフし、抵抗素子5a、5bには電流が流れなくなくなる。こうして、IGBT1のゲート−エミッタ間電位はなくなり、IGBT1がオフしIGBT1の電流は止まる。
【００５６】
上述のように出力DOUTが他の出力DOUTと短絡した場合、出力DOUTは、他ビットによりLo電位となり、IGBT1には飽和電流が流れる。ここで、出力DOUTと他の出力DOUTとが短絡してIGBT1が飽和電流を流し始めてから、そのままIGBT1が飽和電流を流しつづけてIGBT1が正常に動作しなくなるまでの期間が、いわゆる短絡耐量である。
【００５７】
図９はIGBT1の短絡耐量とPULSE_INのパルス幅との関係を示す図である。(a)は横軸を周囲温度Ta、縦軸をIGBT1の短絡耐量で示した図である。ここで、温度が上昇すると短絡耐量が低下するのはデバイスの特性によるものである。(b)は横軸を周囲温度Ta、縦軸をPULSE_INのパルス幅で示した図であり、温度依存性のあるパルス幅と温度依存性のほとんど無いパルス幅を示した図である。(c)は横軸を周囲温度Ta、縦軸を時間で表し、温度依存のあるパルス幅と短絡耐量の相関を示した図である。(d)は温度依存のほとんど無いパルス幅と短絡耐量との関係を示した図である。
【００５８】
図９(c)において、図中のある温度T1までは短絡耐量よりIGBT1を駆動させるパルス幅のほうが小さい、すなわちパルス幅に相当する時間のほうが短いため、出力短絡時に短絡保護回路が正常に動作してIGBT1は保護される。しかし、T1以上の温度ではIGBT1を駆動させるパルス幅に相当する時間が短絡耐量以上になってしまうため、出力短絡時に短絡保護回路が正常に動作せずにIGBT1が十分に保護されない可能性が出てくる。
【００５９】
これに対し、本実施例の温度特性補正遅延回路600を用いた場合、パルス幅とIGBT1の短絡耐量との関係は図９(d)のようになり、図９(c)の状況と比較してパルス幅の持つ温度依存が小さく抑えられる。このことにより、ある温度T1以上でもIGBT1を駆動させるパルス幅が短絡耐量より小さい、すなわちパルス幅に相当する時間が短絡耐量より短い状態を保つことができる。そのため、温度T1以上となっても出力短絡時に短絡保護回路が正常に動作してIGBT1は保護される。
【００６０】
t3とt2の間隔は、出力短絡がない場合に出力DOUTをHiに駆動するだけの十分な時間以上の値を取り、かつ、短絡した場合、その期間IGBT1が飽和電流を流しつづけてもIGBT1が素子破壊しない時間とする。
【００６１】
上記の３つの状態に加え、負荷駆動回路の例では、IN1をLo、IN2をLo、IN3をHiと設定することにより、IGBT1、2を共にオフ状態にでき、出力DOUTをHiZ状態にすることが可能である。この出力DOUTがHiZとなった状態では、DOUTに接続された他のドライバにより、DOUTの電位を自由に設定可能である。
【００６２】
図１の負荷駆動回路100は、出力は第１状態（Hi状態）、第１状態より電圧が低い状態である第２状態（Lo状態）、第１状態および第２状態よりインピーダンスが高い第３状態（HiZ状態）、並びに第１状態および第２状態よりインピーダンスが高く、かつ、第３状態よりインピーダンスが低い第４状態（擬似Hi状態）の4状態をとることが可能となるため、第４状態（擬似Hi状態）の特性によって出力端子の短絡から回路を保護することが可能となっているが、第１状態（Hi状態）から第４状態（擬似Hi状態）への遷移時間は図１のＰＵＬＳＥ＿ＩＮのパルス幅によって決定される。よって、ＰＵＬＳＥ＿ＩＮを生成している遅延回路が温度特性を持ち、温度変動によりＰＵＬＳＥ＿ＩＮのパルス幅が変動し、素子の短絡耐量より第１状態（Hi状態）から第４状態（擬似Hi状態）への遷移時間が長くなると、出力端子の短絡時に短絡保護回路が正常に動作しなくなる可能性がある。
【００６３】
しかし、図８の負荷駆動回路100では、ＰＵＬＳＥ_ＩＮの時間が周囲温度変動によらずほぼ一定となる。
【００６４】
ＰＵＬＳＥ＿ＩＮの時間は図８に示されるように、多段直列接続の段数の温度特性補正遅延回路600、インバータ回路820、およびNOR回路840によって生成される。
【００６５】
各段の温度特性補正遅延回路600は第１導電型MOS電界効果トランジスタ（PMOS）1a、2aと、第２導電型MOS電界効果トランジスタ（NMOS）1b、2bとで構成される２組のインバータ間に並列接続された第２導電型MOS電界効果トランジスタ（NMOS）3bを含んで構成されている。
【００６６】
第１導電型と第２導電型とは互いに反対の極性の導電型であり、図８の例では第１導電型がＰ型、第２導電型がＮ型となっている。この点は実施例３の図６の例と同様であり、本発明はこの態様に限定されない。
【００６７】
PMOS1a、NMOS1bのゲートには入力信号IN1が接続される。PMOS2a、NMOS2bのゲートにはPMOS1a、NMOS1bで構成される初段インバータの出力が接続される。NMOS3bのゲートにはPMOS2a、NMOS2bで構成される２段目インバータの出力が接続される。
【００６８】
図８の温度特性補正遅延回路600の出力電位切り替えシーケンスは、図６の温度特性補正遅延回路600のそれと同様に図７に示される。
【００６９】
遅延時間の大部分はt3とt2の間隔によって決定され、前記t3とt2の間隔は、周囲温度が低温の場合、PMOS1aのオン抵抗値の減少効果とNMOS3bのオン抵抗値の減少効果が相殺し、遅延時間は室温の場合と差異がない。
同様に、周囲温度が高温の場合、PMOS1aのオン抵抗値の増大効果とNMOS3bのオン抵抗値の増大効果が相殺し、遅延時間は室温の場合と差異がない。
よって、本発明の遅延回路では、周囲温度に変動が起こった場合でも遅延時間をほぼ一定とすることができる。
【００７０】
第１状態（Hi状態）から第４状態（擬似Hi状態）への遷移時間を決めているＰＵＬＳＥ＿ＩＮのパルス幅は、上記の温度特性補正遅延回路600と図８で示されるインバータ回路820およびNOR回路840とによって生成される。ＰＵＬＳＥ＿ＩＮのパルス幅は図８で示すところの端子OUTと端子OUT2とを入力とするNOR回路840で決定されるため、端子OUTおよび端子OUT2がLowの期間がＰＵＬＳＥ＿ＩＮの幅となる。
【００７１】
本実施例によれば、端子OUTおよび端子OUT2がLowである期間が図7で示すところのt3とt4の間隔であり、この期間はほとんど上記温度特性補正遅延回路600の遅延時間で決定されるので周囲温度変動によらずほぼ一定となるパルス幅を生成することができ、もって周囲温度変動によらず、スキャンドライバ等の負荷駆動回路が集積化された半導体装置（半導体集積回路）の短絡保護を機能させることができる。
【００７２】
以上、本発明の各実施例によれば、出力は、第１状態（Hi状態）、第１状態より電圧が低い状態である第２状態（Lo状態）、第１状態および第２状態よりインピーダンスが高い第３状態（HiZ状態）、並びに第１状態および第２状態よりインピーダンスが高く、かつ、第３状態よりインピーダンスが低い第４状態（擬似Hi状態）の4状態をとることが可能となるため、第４状態（擬似Hi状態）の特性によって出力端子の短絡から回路を保護することが可能となると共に、第３状態（HiZ状態）の特性によって出力端子の電位を自由に設定することが可能となる。ひいては、スキャンドライバに適用可能な短絡保護機能を備えた負荷駆動回路を提供することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の負荷駆動回路の一実施例を示す図である。
【図２】図１の負荷駆動回路における切り替えシーケンスの一例を示す図である。
【図３】図１の負荷駆動回路を搭載したチップの一例を示す図である。
【図４】本発明の負荷駆動回路をスキャンドライバとして適用したプラズマディスプレイの全体の構成例を示す図である。
【図５】従来の遅延回路を示す図である。
【図６】本発明の遅延回路の一実施例である温度特性補正遅延回路を示す図である。
【図７】図６の遅延回路における切り替えシーケンスの一例を示す図である。
【図８】本発明の半導体装置の一実施例である半導体集積回路を示す図である。
【図９】素子（IGBT）の短絡耐量とPULSE_INのパルス幅との関係を示す図である。
【符号の説明】
【００７４】
1…IGBT、
2…IGBT、
3…ダイオード、
4…ダイオード、
5a…抵抗素子、5b…抵抗素子、
7…ツェナーダイオード、
9…ダイオード、9a…PMOS、9b…PMOS、9c…NMOS、9d…NMOS、
10…AND素子、
100…負荷駆動回路、
300…スキャンドライバ、
301…負荷駆動回路、302…負荷駆動回路、303…負荷駆動回路、
304…負荷駆動回路、
305…負荷、306…負荷、307…負荷、308…負荷、
400…プラズマディスプレイ、
401…スキャンドライバ、
402…アドレスドライバ、
403…サステイン回路、
404…電力回収回路、
405…サステイン回路、
406…電力回収回路、
407…プラズマパネル、
1a…PMOS、1b…NMOS、
2a…PMOS、2b…NMOS、
3b…NMOS、
500…遅延回路、
600…温度特性補正遅延回路、
800…半導体集積回路、
820…インバータ回路、
840…NOR回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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