(57)【要約】【課題】コストや基板サイズを大きくすることなく、同時スイッチングノイズを低減させる配線基板を提供する。【解決手段】少なくとも一方の面に金属配線パターンによる複数の電源配線３ａ，３ｂと複数の信号配線４と複数のグランド配線２ａ，２ｂとを有する配線基板であって、一方の面上に同一の電源供給系統による電源配線３ａとグランド配線２ａ（電源配線３ｂとグランド配線２ｂ）とを隣接して設ける領域を、信号配線が形成されている領域を挟んで複数設ける。【選択図】図１
2009295732.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の面に金属配線パターンによる複数の電源配線と複数の信号配線と複数のグランド配線とを有する配線基板であって、
前記一方の面上に同一の電源供給系統による前記電源配線と前記グランド配線とを隣接して設ける領域を、前記信号配線が形成されている領域を挟んで複数設けたことを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージインターポーザ等に用いられる半導体チップを搭載するための配線基板に関する。
【背景技術】
【０００２】
近年、ＬＳＩと電子機器とのインターフェースとなる実装技術の高密度化を目的とし、複数の半導体チップを搭載したＭＣＰ（マルチチップパッケージ）の採用が拡大されている。ＭＣＰは、携帯電話やデジタルビデオカメラ等に使用され、製品の小型化、軽量化、高性能化に寄与している。ＭＣＰのようなチップ複合型のパッケージに使用される半導体パッケージインターポーザ基板は、基板上で半導体チップ間を接続し、複数チップを１パッケージ化する役割を担う。
【０００３】
半導体チップによる信号処理の高速化に伴い、インターポーザ基板に設けられた金属配線が有するインダクタンス分は、電流変動による同時スイッチングノイズの問題を生じさせる。ここで、同時スイッチングノイズとは、電源ノイズあるいはグランドバウンスとも呼ばれるもので、回路内で信号を生成するバッファ部がスイッチングした際に導体に流れる電流量が変動し、これにより電源パターンあるいはグランドパターンにおいて生じる電位変動を指す。同時スイッチングノイズの発生は、スイッチングタイミングの乱れや信号電位の変動等を引き起こし、誤動作の原因となりうる。
【０００４】
ノイズの振幅をΔＶ、信号配線数をｎ、実効インダクタンスをＬ、単位時間あたりに流れる電流をｄｉ／ｄｔとすると、同時スイッチングノイズは、以下に示す（１）式のように表せる。
【数１】
2009295732.tif 000003
【０００５】
従来からある同時スイッチングノイズの抑制方法として、例えば以下に示す方法が挙げられる。１、ＬＳＩ内のＯＮ抵抗を上げる。２、配線回路内の容量を増やす。３、パッケージ基板の層数を増やし、電源グラウンド層を増やす。４、電源グランドピン数を増やす。５、電源グランドパターン幅を増やす。
【０００６】
上述した１と２に示す方法は、（１）式におけるｄｉ／ｄｔの減少に効果がある。また、３，４，５に示す方法は、（１）式における実効インダクタンスＬを減少させる効果がある。
【０００７】
図１０は、従来の配線基板の構造例を示す図である。ここで、図１０（ａ）は、従来の配線基板を上方から見た図であり、図１０（ｂ）は、従来の配線基板の断面図である。図１０に示す配線基板は、両面に配線可能な２層基板のインターポーザ基板とし、誘電体１の表面にのみ金属配線パターンによるグランド配線２、電源配線３、及び複数の信号配線４が設けられている。ここで、（１）式に示す実効インダクタンスＬは、自己インダクタンスの値を小さく、相互インダクタンスの値を大きくなるように設計することにより抑えることができる。図１０に示すように、従来の配線基板は、グランド配線２及び電源配線３の配線パターンの幅を広くし、自己インダクタンスの値が小さくなるように設計されている。また、グランド配線２と電源配線３との間の相互インダクタンスの値を大きくして全体としての実効インダクタンスを小さくするため、設計者は、グランド配線２と電源配線３との間の距離を短く設計するのが一般的である。
【０００８】
同時スイッチングノイズが発生する原因は、ＩＣが動作する際に電源−グランド間に流れる貫通電流による場合と、信号配線等の負荷配線に存在する寄生容量に充放電が行われる際の充放電電流による場合とがある。
【０００９】
図１１は、貫通電流と充放電電流の電流経路を示す図である。電源、信号配線、及びグランドに接続されたバッファ部５は、電源−信号配線間と信号配線−グランド間とにそれぞれトランジスタによるスイッチを内部に有し、交互にスイッチングさせることにより任意の信号を生成することができる。しかしながら、バッファ部５は、信号を反転させる際に両方のスイッチが同時にオンとなる場合があり、その際に電源からグランドに貫通電流を流してしまう。
【００１０】
また、スイッチングの際に信号配線とグランドとの間における寄生容量６に充電と放電が繰り返され、充放電電流が流れる。例えば、バッファ部５内部において、電源―信号配線間のスイッチがオンになり、信号配線―グランド間のスイッチがオフになった場合に、バッファ部５は、電源から信号配線を介して寄生容量６に充電電流を流す。逆に、バッファ部５内部において、電源―信号配線間のスイッチがオフになり、信号配線―グランド間のスイッチがオンになった場合に、バッファ部５は、寄生容量６から信号配線を介してグランドに放電電流を流す。なお、充放電電流は、信号配線とグランドとの間の寄生容量６にかぎらず、信号配線と電源との間に存在する寄生容量に対しても流れる。
【００１１】
特許文献１には、電流変動に起因するノイズを低減するための電源給電系の構造を有する配線基板が記載されている。この配線基板は、誘電体を挟んで表裏面に導体を形成し、間隙を設けてストライプ状の電源パターン及びグランドパターンを設けて並べ、誘電体の中央に対し面対称な表裏パターンを形成する。この配線基板によれば、電源とグランドラインとに流れる電流が互いに逆方向となるような電源設計が可能となるため、実効インダクタンスの値を減少させて発生するノイズを低減することができる。
【特許文献１】特開２００１−１４４４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来から半導体パッケージインターポーザ基板は、安価に作成するために電源・グラウンドの専用層を持たず両面に配線可能な２層基板を採用することが多い。特にメモリ等のようにＣＰＵほどの高速性を必要としない集積回路は、発生するノイズによる影響も小さいため、２層基板をインターポーザ基板として採用することが多い。したがって、当該インターポーザ基板は、必然的に図１０に示すような一方の面に金属配線パターンによるグランド配線２、電源配線３、及び複数の信号配線４が設けられた構成となり、グランド配線２や電源配線３を幅の広いプレーン形状にすることによりノイズの抑制を行う。
【００１３】
しかしながら、近年、信号配線の多ｂｉｔ化が進んでおり、配線面積が増えているが、基板面積は大型化が望まれないため変わらない。そのため信号配線面積に対する電源グランド配線の面積の割合は減少しており、ノイズ抑制に必要なプレーン形状の電源及びグランド配線を確保することが困難となっている。また、データ信号の高周波化が進んでおり、同時スイッチングノイズの増加に拍車を掛けている。
【００１４】
したがって設計者は、コストや基板サイズを大きくすることなく、ノイズを低減させることが求められる。設計者は、同時スイッチングノイズを減少させるために（１）式のパラメータを減少させる必要があるが、（１）式のパラメータのうち信号配線数ｎは、定数であり信号の多ｂｉｔ化が進んでいるため減少させるのは困難である。また、ｄｉ／ｄｔを減少させる方法として上述した１，２の方法が考えられるが、ＬＳＩ内のＯＮ抵抗を上げる方法は、ＬＳＩ自体の性能によるため、設計変更が必要となりパッケージ設計での調整は難しい。また、配線回路内の容量を増やす方法は、容量の配置に面積をとるという問題を招来する。
【００１５】
また、実効インダクタンスＬを減少させる方法として上述した３，４，５の方法が考えられるが、パッケージ基板の層数増加により電源グラウンド層を増やす方法は、コストが上昇するとともに基板層が厚くなる。このため、特許文献１に記載の配線基板のように電源とグランドの積層体を基本構造とする配線基板は、従来の２層基板のインターポーザ基板に代えて採用するのは困難である。また、電源グランドピン数を増やす方法及び電源グラウンドパターン幅を増やす方法は、いずれも基板サイズが大きくなるといった問題を生ずる。
【００１６】
本発明は上述した従来技術の問題点を解決するもので、コストや基板サイズを大きくすることなく、同時スイッチングノイズを低減させる配線基板を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明に係る配線基板は、少なくとも一方の面に金属配線パターンによる複数の電源配線と複数の信号配線と複数のグランド配線とを有する配線基板であって、前記一方の面上に同一の電源供給系統による前記電源配線と前記グランド配線とを隣接して設ける領域を、前記信号配線が形成されている領域を挟んで複数設けたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、コストや基板サイズを大きくすることなく、同時スイッチングノイズを低減させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の配線基板の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００２０】
図１は、本発明の実施例１に係る配線基板の構造例を示す図であり、配線基板の一部を切り出したものとする。ここで、図１（ａ）は、本実施例の配線基板を上方から見た図であり、図１（ｂ）は、本実施例の配線基板の断面図である。本発明の配線基板は、少なくとも一方の面に金属配線パターンによる電源配線と信号配線とグランド配線とを有し、当該一方の面上に同一の電源供給系統による電源配線とグランド配線とを一対とするペア配線が複数設けられている。図１に示す本実施例の配線基板は、図１０に示す従来の配線基板と同様に両面に配線可能な２層基板の半導体パッケージインターポーザ基板とし、誘電体１の一方の面に金属配線パターンによる電源配線３ａ，３ｂと、信号配線４と、グランド配線２ａ，２ｂとを有し、電源配線３ａとグランド配線２ａとを一対とするペア配線及び電源配線３ｂとグランド配線２ｂとを一対とするペア配線の２つのペア配線が設けられている。ペア配線は、２つとは限らず複数であればよい。したがって、本発明の配線基板は、少なくとも一方の面に金属配線パターンによる複数の電源配線３ａ，３ｂと複数の信号配線４と複数のグランド配線２ａ，２ｂとを有し、当該一方の面上に同一の電源供給系統による電源配線とグランド配線とを隣接して設ける領域を、信号配線４が形成されている領域を挟んで複数設けている。本実施例における配線基板は、信号配線４が形成されている領域を挟んで、電源配線３ａとグランド配線２ａとを隣接して設ける領域と、電源配線３ｂとグランド配線２ｂとを隣接して設ける領域とを設けている。
【００２１】
なお、単純に電源配線とグランド配線とを一対とするペア配線を複数に増やすと配線基板に占める電源配線とグランド配線の面積が大きくなるため、設計者は、電源配線３ａ，３ｂ及びグランド配線２ａ，２ｂの各々の幅を適宜狭くすることができる。図１に示す電源配線３ａ，３ｂ及びグランド配線２ａ，２ｂの各々の幅は、図１０に示す電源配線３及びグランド配線２のそれに比して狭いものとなっているため、配線基板に占める金属配線パターン全体の面積を増やす必要が無く、基板サイズを維持することができる。
【００２２】
また、複数のペア配線は、１以上の信号配線４を挟んで配置される。本実施例において、図１に示す２つのペア配線は、４本の信号配線４を挟んで配置されている。設計者は、複数の信号配線４の各々と直近のペア配線との距離の分散が小さくなるように設計し、ペア配線から極端に離れた信号配線４が存在しないことが望ましい。
【００２３】
次に、本発明の配線基板を用いた応用例を示し、従来例と比較することにより本発明の構成を詳述する。図２は、従来の配線基板の応用例を示す図である。また、図３は、本発明の実施例１に係る配線基板の応用例を示す図である。両配線基板は、一般的な配線基板と同様に、外部の配線と接続するための配線パッド７やビア８を有している。
【００２４】
図２に示す従来の配線基板は、実効インダクタンスの値を下げるために、幅の太い電源配線３及びグランド配線２が配置されている。そのため、これらの電源配線３及びグランド配線２は、配線基板上における配線面積が限られている場合には、他の信号配線４と並行して配置するのが困難である。その結果、充放電電流が流れる際の実効インダクタンスの値が大きくなるため、従来の配線基板は、同時スイッチングノイズの抑制が困難であった。
【００２５】
図３に示す本実施例の配線基板は、幅の太い電源配線３及びグランド配線２を配置する代わりに、幅の細い電源配線３ａ及びグランド配線２ａを一対とするペア配線と、幅の細い電源配線３ｂ及びグランド配線２ｂを一対とするペア配線とを分散して配置している。２つのペア配線は、幅が細く且つ分散して配置されているため、他の信号配線４を並行して配置させることが容易であり、実効インダクタンスを低減してノイズの抑制を図ることができる。また、本実施例の配線基板は、電源配線３ａ，３ｂ及びグランド配線２ａ，２ｂを細くすることにより、空いた空間にペア配線をさらに配置することも可能である。
【００２６】
次に、上述のように構成された本実施の形態の作用を説明する。図４は、貫通電流が流れた際における実効インダクタンスを説明する模式図である。図４における配線基板は、誘電体１の表面上に金属配線パターンによる電源配線３とグランド配線２が設けられている。実際の配線基板は、その表面に信号配線４も有しているが、ここでは電源配線３及びグランド配線２のみを対象として考える。グランド配線２の自己インダクタンスをＬｇとし、電源配線３の自己インダクタンスをＬｖとし、グランド配線２と電源配線３との間の相互インダクタンスをＬｍとすると、貫通電流が流れた際における実効インダクタンスＬｔは、以下に示す（２）式により表される。
【数２】
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【００２７】
グランド配線２と電源配線３の各々の幅を細くすると、（２）式におけるグランド配線２の自己インダクタンスＬｇ及び電源配線３の自己インダクタンスＬｖは、それぞれ増加するため、実効インダクタンスＬｔは上昇する。しかしながら、電源配線３とグランド配線２とを一対とするペア配線を複数配置すると、各ペア配線は上述したように同一種類の電源供給系統に接続されているため、並列に接続されたインダクタンスが配置され、貫通電流由来の実効インダクタンスＬｔは減少する。例えば、同じ幅を有するグランド配線２及び電源配線３のペア配線が３組並列に接続されている場合には、インダクタンスの値は、１組のみの場合に比して３分の１になる。したがって、グランド配線２及び電源配線３の幅を細くして実効インダクタンスＬｔが上昇したとしても、設計者は、ペア配線を複数設けることにより実効インダクタンスを減少させ、前述の上昇分を打ち消すように設計すればよい。なお、１組のペア配線を構成するグランド配線２と電源配線３とは、相互インダクタンスＬｍを増加させて実効インダクタンスＬｔを減少させるために、間の距離を短くするのが好ましい。
【００２８】
図５は、ペア配線数及び配線幅に応じた貫通電流由来の実効インダクタンスＬｔを示す図である。図５において、各ペア配線は、同一形状、同一配線幅のグランド配線２と電源配線３とを一対とし、複数並列に接続配置されている。また、他の信号配線の配線幅や配線長、間隔、配線数、導体厚は同一条件としてある。図５に示すように、実効インダクタンスＬｔは、配線幅を太くするにつれて減少する。また、実効インダクタンスＬｔは、並列に接続されたペア配線数を増やすことにより減少することがわかる。
【００２９】
図５によれば、グランド配線２と電源配線３の各々の配線幅が１０００μｍのペア配線を１組設けた場合の実効インダクタンスＬｔは、約０．８ｎＨである。一方、グランド配線２と電源配線３の各々の配線幅が６０μｍのペア配線を並列に２組設けた場合の実効インダクタンスＬｔは、先ほどと同じく約０．８ｎＨである。したがって、複数のペア配線を設けることは、実効インダクタンスの低減に大きく貢献することがわかる。この様子を図６に示す。
【００３０】
図６は、ペア配線を複数並列に接続した場合の実効インダクタンス低減効果を示す模式図である。図６の上段に示す配線基板の断面図は、グランド配線２と電源配線３の各々の配線幅が１０００μｍのペア配線を１組設けた場合の図である。グランド配線２と電源配線３との間の間隔を４０μｍとすると、このペア配線に必要な配線幅は、合計で２０４０μｍとなる。一方、図６の下段に示す配線基板の断面図は、２組のペア配線（グランド配線２ａと電源配線３ａを一対とするペア配線と、グランド配線２ｂと電源配線３ｂを一対とするペア配線）を設けた場合の図であり、電源配線・グランド配線の各々の配線幅は６０μｍである。また、ペアとなるグランド配線と電源配線との間の間隔は、先ほどと同様４０μｍである。この場合には、各ペア配線に必要な配線幅は、１６０μｍである。したがって、２組のペア配線に必要な配線幅は、合計すると３２０μｍとなる。図６上段に示す配線基板に設けられた１組のペア配線と図６下段に示す配線基板に設けられた２組のペア配線とは、いずれも実効インダクタンスの値が同一であり、グランド配線２と電源配線３の配線幅を減少させたとしてもペア配線を複数設けることにより実効インダクタンスの上昇分を打ち消すことが十分可能であることを示す。また、グランド配線２と電源配線３の配線幅を減少することにより生じた空きスペースは、さらにペア配線を配置して実効インダクタンスを低減させることも可能である。
【００３１】
したがって、実効インダクタンスの値を同一とする条件下において、配線幅を細くした複数のペア配線を設けることは、配線幅の広いペア配線を１組のみ設けた場合に比して配線基板上に占める必要な配線面積を縮小し、製品の小型化にも寄与しうる。
【００３２】
次に、充放電電流が流れる際の作用について説明する。図７は、充放電電流が流れた際における実効インダクタンスを説明する模式図である。図７における配線基板は、誘電体１の表面上に金属配線パターンによるグランド配線２と電源配線３と複数（ここではｎ本とする）の信号配線４が設けられている。グランド配線２と電源配線３を一対とするペア配線の自己インダクタンスをＬｖｇとし、ペア配線とｉ本目（ｉ＝１〜ｎ）の信号配線４との間の相互インダクタンスをＬｍｉとすると、充電電流（あるいは放電電流）が流れた際における実効インダクタンスＬｃは、以下に示す（３）式により表される。
【数３】
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【００３３】
なお、ここではオンチップ容量が十分大きく、グランド配線２と電源配線３とを同電位と仮定して実効インダクタンスＬｖｇを定義している。（３）式からわかるように、実効インダクタンスＬｃは、相互インダクタンスＬｍｉの値を大きくすることにより抑えることができる。したがって、設計者は、ペア配線と複数の信号配線４の各々との距離を短くして相互インダクタンスＬｍｉの値を大きくすることにより、実効インダクタンスＬｃの値を小さく抑えることができる。したがって、本発明のように複数のペア配線が配線基板上に設けられている場合には、複数のペア配線は、１以上の信号配線４を挟んで配置されるのが理想である。仮に複数のペア配線が間に信号配線４を挟まずに互いに隣り合うように配置されると、複数の信号配線４は全て、密集した複数のペア配線の外側に配置されることとなり、ペア配線から極端に離れた信号配線４も存在する可能性があるので、当該信号配線４との相互インダクタンスＬｍｉの値が小さくなるからである。しかしながら、本発明の配線基板に設けられた複数のペア配線は、１以上の信号配線４を挟んで配置されるので、複数の信号配線４の各々との距離の分散が小さくなり、ペア配線から極端に離れた信号配線４が存在しないような設計が可能である。
【００３４】
また、グランド配線２と電源配線３の各々の幅を細くすると、（３）式における自己インダクタンスＬｖｇが増加するため、実効インダクタンスＬｃは上昇する。しかしながら、電源配線３とグランド配線２とを一対とするペア配線を複数配置することにより、貫通電流が流れた際の実効インダクタンスＬｔと同様に、充放電電流由来の実効インダクタンスＬｃは減少する。
【００３５】
図８は、信号配線数及びグランド配線幅に応じた充放電電流由来の実効インダクタンスＬｃを示す図である。図８において、配線基板は、１本のグランド配線２を表面上に有している。また、他の信号配線４の配線幅や配線長、間隔、導体厚は同一条件としてある。図８に示すように、実効インダクタンスＬｃは、グランド配線２の配線幅を太くするにつれて減少する。また、実効インダクタンスＬｃは、信号配線数を減らすことにより減少することがわかる。すなわち、設計者は、グランド配線２（及び電源配線３）の配線幅をある程度細くしたとしても、１組のペア配線に対する信号配線数を減らすことにより、実効インダクタンスＬｃの値を小さくすることができる。
【００３６】
図８によれば、配線幅が１０００μｍの１本のグランド配線２に対して３本の信号配線４を設けた場合の実効インダクタンスＬｃは、約１．８ｎＨである。一方、配線幅が３０μｍの１本のグランド配線２に対して１本の信号配線４を設けた場合の実効インダクタンスＬｃは、先ほどと同じく約１．８ｎＨである。したがって、１本のグランド配線２に対する信号配線４の数を減らすことは、実効インダクタンスＬｃの低減に大きく貢献することがわかる。この様子を図９に示す。
【００３７】
図９は、グランド配線２に対する信号配線４の数を減らした場合の実効インダクタンス低減効果を示す模式図である。図９の上段に示す配線基板の断面図は、配線幅が１０００μｍのグランド配線２が１本配置され、その隣に各々の配線幅が４０μｍの信号配線を３本（信号配線４ａ，４ｂ，４ｃ）設けた場合の図である。ここで、各配線の隣の配線との間隔は、４０μｍであり、後述する図９中段及び下段に示す配線基板における配線も同様である。したがって、１本のグランド配線２及び３本の信号配線４ａ，４ｂ，４ｃに必要な配線幅は、合計で１２４０μｍである。一方、図６の中段に示す配線基板の断面図は、配線幅が３０μｍのグランド配線２が１本配置され、その隣に配線幅が４０μｍの信号配線４が１本配置された場合の図である。したがって、１本のグランド配線２及び１本の信号配線４に必要な配線幅は、合計で１１０μｍとなる。図８で説明したように、図９上段と中段に示す配線は、実効インダクタンスＬｃの値が同一であるため、生じるノイズ量も同一である。したがって、グランド配線２の１本あたりの信号配線数を減らすことは、配線幅を細くしてなお実効インダクタンスＬｃの低減に効果があるとわかる。しかしながら、上述したように近年は信号の多ｂｉｔ化が進んでいるため、全体の信号配線数を減らすことは困難である。そこで、全体の信号配線数を減らす代わりに、グランド配線２の数を増やした場合を考える。
【００３８】
図９の下段に示す配線基板の断面図は、配線幅を３０μｍとする３本のグランド配線２ａ，２ｂ，２ｃと、各グランド配線に対して４０μｍの間隔をおいて配置された３本の信号配線４ａ，４ｂ，４ｃとが設けられた場合の図である。すなわち、図９下段に示す配線基板は、図９上段の配線基板との比較のために全体の信号配線数を３本のままとし、グランド配線数を３本に増やした図である。３本の信号配線４ａ，４ｂ，４ｃの各々の配線幅は、図９上段及び中段と同様に４０μｍである。この場合には、１本のグランド配線２とそれに対応する１本の信号配線に必要な配線幅は、１１０μｍである。図９下段の配線基板において、グランド配線及び信号配線はそれぞれ３本ずつ設けられているため、必要な配線幅の合計は３３０μｍとなる。
【００３９】
図９の上段、中段、下段に示す配線は、いずれも実効インダクタンスＬｃの値が同一である。図９中段の配線基板に比して図９下段の配線基板は、信号配線数が３倍になっているが、並列に３組配置することによりインダクタンスは３分の１になる。したがって、図９中段に示す配線基板と図９下段に示す配線基板とは、最終的な実効インダクタンスＬｃの値が同一であり、充放電電流が流れる際に生ずるノイズ量も同一である。
【００４０】
図９上段の配線基板と図９下段の配線基板とを比較すると、いずれも信号配線数は３本であるが、図９下段に示すようにグランド配線２を複数並列に配置することにより、配線幅の細いグランド配線２でも効果的に実効インダクタンスＬｃを低減させることができる。また、実効インダクタンスの値を同一とする条件下において、配線幅を細くした複数のグランド配線２を設けることは、配線幅の広いグランド配線を１本のみ設けた場合に比して配線基板上に占める必要な配線面積を縮小し、製品の小型化にも寄与しうる。
【００４１】
上述のとおり、本発明の実施例１の形態に係る配線基板によれば、同一種類の電源供給系統による電源配線３とグランド配線２とを一対とするペア配線を複数設けることにより、インダクタンスが複数配置されるため、貫通電流由来の実効インダクタンスＬｔと充放電電流由来の実効インダクタンスＬｃの両方を低減させることができ、コストや基板サイズを大きくすることなく、同時スイッチングノイズを低減させることができる。
【００４２】
グランド配線２と電源配線３とは、通常、配線幅を細くすることにより実効インダクタンスが増加するが、並列に接続されたペア配線を複数設けることによる実効インダクタンス低減効果が大きいため、配線幅を細くしても実効インダクタンスの増加を抑えることができる。また、グランド配線２と電源配線３の配線幅を細くできる結果として、配線基板に占める配線面積を小さくすることができ、製品の小型化にも寄与しうる。
【００４３】
さらに、本実施例の配線基板に設けられた複数のペア配線は、１以上の信号配線４を挟んで配置されるので、複数の信号配線４の各々との距離の分散を小さくでき、（３）式により導かれる実効インダクタンスＬｃの値を小さくして充放電時の同時スイッチングノイズを低減することができる。
【００４４】
また、本発明の配線基板は、基板の片面に設けられた金属配線パターンの形状のみにより実効インダクタンスの低減を可能とするので、層数の多層化や電源グランドの専用層を必要とせず、薄型且つ低コストで同時スイッチングノイズの低減を実現しうる。
【産業上の利用可能性】
【００４５】
本発明は、半導体パッケージインターポーザ等に用いられる半導体チップを搭載する配線基板に適用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１の形態の配線基板の構造例を示す図である。
【図２】従来の配線基板の応用例を示す図である。
【図３】本発明の実施例１の形態の配線基板の応用例を示す図である。
【図４】本発明の実施例１の形態の配線基板に貫通電流が流れた際における実効インダクタンスを説明する模式図である。
【図５】本発明の実施例１の形態の配線基板のペア配線数及び配線幅に応じた貫通電流由来の実効インダクタンスを示す図である。
【図６】本発明の実施例１の形態の配線基板のペア配線を複数並列に接続した場合の実効インダクタンス低減効果を示す模式図である。
【図７】本発明の実施例１の形態の配線基板に充放電電流が流れた際における実効インダクタンスを説明する模式図である。
【図８】本発明の実施例１の形態の配線基板の信号配線数及びグランド配線幅に応じた充放電電流由来の実効インダクタンスを示す図である。
【図９】本発明の実施例１の形態の配線基板のグランド配線に対する信号配線数を減らした場合の実効インダクタンス低減効果を示す模式図である。
【図１０】従来の配線基板の構造例を示す図である。
【図１１】貫通電流と充放電電流の電流経路を示す配線基板模式図である。
【符号の説明】
【００４７】
１…誘電体、２，２ａ，２ｂ…グランド配線、３，３ａ，３ｂ…電源配線、４，４ａ，４ｂ，４ｃ…信号配線、５…バッファ部、６…寄生容量、７…配線パッド、８…ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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