(57)【要約】【課題】  ＭＲＡＭにおいて読み出しディスターブを抑えつつ、読み出しマージンを緩和し、歩留まりを向上する。【解決手段】  磁気記憶装置は、ワードライン１１とビットライン１２との交差部にそれぞれ配置された複数のＭＲＡＭセル１３を有するＭＲＡＭセルアレイ１０と、読み出しモードにおいてＭＲＡＭセルに読み出し電流を供給する読み出し電流源ＩＲ１と、読み出し電流によって発生されるＭＲＡＭセルの端子電圧を検出して検出出力信号を発生するセンスアンプＳＡと、検出出力信号をラッチして読み出しデータを出力するラッチ回路ＬＡと、書き込みモードにおいて前記ＭＲＡＭセルに書き込みデータに従って書き込み電流を供給して書き込みを行い、前記読み出しモードにおいて前記ＭＲＡＭセルに前記読み出しデータに従って前記書き込み電流を供給して再書き込みを行うデータ書き込み回路１５と、を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のワードラインと、
前記ワードラインと交差して配置された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを有するＭＲＡＭセルアレイと、
読み出しモードにおいて前記ＭＲＡＭセルに読み出し電流を供給する読み出し電流源と、
前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧を検出して検出出力信号を発生するセンスアンプと、
前記検出出力信号をラッチして読み出しデータを出力するラッチ回路と、
書き込みモードにおいて前記ＭＲＡＭセルに書き込みデータに従って書き込み電流を供給して書き込みを行い、前記読み出しモードにおいて前記ＭＲＡＭセルに前記読み出しデータに従って前記書き込み電流を供給して再書き込みを行うデータ書き込み回路と、
を具備することを特徴とする磁気記憶装置。
【請求項２】
前記ＭＲＡＭセルと同一構造のリファレンスセルと、
リファレンス電圧を発生するために前記リファレンスセルに前記読み出し電流と同一の電流を供給する基準電流源と、をさらに具備し、
前記センスアンプは、前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧と前記リファレンス電圧との差電圧を増幅して前記検出出力信号を発生するように構成される請求項１記載の磁気記憶装置。
【請求項３】
前記データ書き込み回路は、
少なくとも一つの書き込み電源と、
前記書き込み電源及び前記ＭＲＡＭセルに接続された書き込みスイッチ回路と、
（ａ）前記書き込みモードにおいては、前記ＭＲＡＭセルに前記書き込みデータに応じた向きで前記書き込み電流が供給されるように、前記書き込みデータに応じて前記書き込みスイッチング回路を制御し、（ｂ）前記読み出しモードにおいては、前記再書き込みのために前記ＭＲＡＭセルに前記読み出しデータに応じた向きで前記書き込み電流が供給されるように、前記読み出しデータに応じて前記書き込みスイッチ回路を制御するように構成される制御ユニットと、を有する請求項１記載の磁気記憶装置。
【請求項４】
前記書き込みスイッチ回路は、前記書き込み電源と前記ＭＲＡＭセルの一端との間に接続された第１の書き込みスイッチと、前記ＭＲＡＭセルの他端と定電位点との間に接続された第２の書き込みスイッチと、前記書き込み電源と前記ＭＲＡＭセルの他端の間に接続された第３の書き込みスイッチと、前記ＭＲＡＭセルの一端と前記定電位点との間に接続された第４の書き込みスイッチとを有し、
前記制御ユニットは、（ａ）前記書き込みモードにおいては前記書き込みデータに応じて前記第１の書き込みスイッチと前記第２の書き込みスイッチとの第１ペア及び前記第３の書き込みスイッチと前記第４の書き込みスイッチとの第２ペアのいずれかをオンにし、（ｂ）前記読み出しモードにおいては前記読み出しデータに応じて前記第１ペア及び前記第２ペアのいずれかをオンにするように構成される請求項３記載の磁気記憶装置。
【請求項５】
前記書き込みデータは、論理値“０”に対応する第１パルス信号と論理値“１”に対応する第２パルス信号との組み合わせであり、前記読み出しデータは、論理値“０”に対応する第３パルス信号と論理値“１”に対応する第４パルス信号との組み合わせであって、
前記制御ユニットは、前記第１パルス信号と第３パルス信号との論理和をとって第１論理和信号を求める第１のＯＲ回路と、前記第２パルス信号と第４パルス信号との論理和をとって第２論理和信号を求める第２のＯＲ回路を含み、前記第１論理和信号によって前記第１ペアを制御し、前記第２の論理和信号によって前記第２ペアを制御するように構成される請求項４記載の磁気記憶装置。
【請求項６】
前記データ書き込み回路が前記再書き込みを行う間に前記センスアンプと前記ラッチ回路とを切り離すためのスイッチをさらに具備する請求項１記載の磁気記憶装置。
【請求項７】
前記書き込み電源は定電流源である請求項３記載の磁気記憶装置。
【請求項８】
前記書き込み電源は、前記読み出し電流源と共用の定電流源である請求項３記載の磁気記憶装置。
【請求項９】
前記書き込み電源は定電圧源である請求項３記載の磁気記憶装置。
【請求項１０】
複数のワードラインと、
前記ワードラインと交差して配置された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数のＭＲＡＭセルを有するＭＲＡＭセルアレイと、
読み出しモードにおいて前記ＭＲＡＭセルに予め定められた向きで読み出し電流を供給する読み出し電流源と、
前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧を検出して検出出力信号を発生するセンスアンプと、
前記検出出力信号をラッチして読み出しデータを出力するラッチ回路と、
書き込みモードにおいて前記ＭＲＡＭセルに書き込みデータに応じた向きで書き込み電流を供給して書き込みを行い、前記読み出しモードにおいて前記書き込み電流の向きが前記読み出し電流の向きと異なる場合に、前記ＭＲＡＭセルに前記読み出しデータに従って書き込み電流を供給して再書き込みを行うデータ書き込み回路と、
を具備することを特徴とする磁気記憶装置。
【請求項１１】
前記ＭＲＡＭセルと同一構造のリファレンスセルと、
リファレンス電圧を発生するために前記リファレンスセルに前記読み出し電流と同一の定電流を供給する基準電流源と、をさらに具備し、
前記センスアンプは、前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧と前記リファレンス電圧との差電圧を増幅して前記検出出力信号を発生するように構成される請求項１０記載の磁気記憶装置。
【請求項１２】
前記データ書き込み回路は、
少なくとも一つの書き込み電源と、
前記書き込み電源及び前記ＭＲＡＭセルに接続された書き込みスイッチ回路と、
（ａ）前記書き込みモードにおいては前記ＭＲＡＭセルに前記書き込みデータに応じた向きで前記書き込み電流が供給されるように、前記書き込みデータに応じて前記書き込みスイッチ回路を制御し、（ｂ）前記読み出しモードにおいては前記再書き込みのために、前記書き込み電流の向きが前記読み出し電流の向きと異なる場合にのみ前記ＭＲＡＭセルに前記読み出しデータに応じた向きで書き込み電流が供給されるように、前記読み出しデータに応じて前記書き込みスイッチ回路を制御するように構成される制御ユニットと、を有する請求項１０記載の磁気記憶装置。
【請求項１３】
前記書き込みスイッチ回路は、前記書き込み電源と前記ＭＲＡＭセルの一端との間に接続された第１の書き込みスイッチと、前記ＭＲＡＭセルの他端と定電位点との間に接続された第２の書き込みスイッチと、前記書き込み電源と前記ＭＲＡＭセルの他端の間に接続された第３の書き込みスイッチと、前記ＭＲＡＭセルの一端と前記定電位点との間に接続された第４の書き込みスイッチとを有し、
前記制御ユニットは、（ａ）前記書き込みモードにおいては前記書き込みデータに応じて前記第１の書き込みスイッチと前記第２の書き込みスイッチとの第１ペア及び前記第３の書き込みスイッチと前記第４の書き込みスイッチとの第２ペアのいずれかをオンにし、（ｂ）前記読み出しモードにおいては前記第１ペア及び前記第２ペアのうち前記読み出し電流の経路中に存在する方を前記読み出しデータに応じてオンにするように構成される請求項１０記載の磁気記憶装置。
【請求項１４】
前記書き込みデータは、論理値“０”に対応する第１パルス信号と論理値“１”に対応する第２パルス信号との組み合わせであり、前記読み出しデータは、論理値“０”に対応する第３パルス信号と論理値“１”に対応する第４パルス信号との組み合わせであって、
前記制御ユニットは、前記第１パルス信号と第３パルス信号との論理和及び前記第２パルス信号と第４パルス信号との論理和のいずれか一方をとって論理和信号を求めるＯＲ回路を含み、前記第１パルス信号及び第２パルス信号のいずれか一方と前記論理和信号によって前記第１ペア及び第２ペアのいずれかをオンにするように構成される請求項１３記載の磁気記憶装置。
【請求項１５】
前記データ書き込み回路が前記再書き込みを行う間に前記センスアンプと前記ラッチ回路とを切り離すためのスイッチをさらに具備する請求項１０記載の磁気記憶装置。
【請求項１６】
前記書き込み電源は、定電流源である請求項１２記載の磁気記憶装置。
【請求項１７】
前記書き込み電源は、前記読み出し電流源と共用の定電流源である請求項１２記載の磁気記憶装置。
【請求項１８】
前記書き込み電源は、定電圧源である請求項１２記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶装置、特に磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、書き換え耐性とアクセス速度の高い記憶装置として注目されている。ＭＲＡＭで用いられる記憶素子は、磁気トンネル接合（ＭＴＪ）素子と呼ばれる磁性体素子とスイッチとして動作するトランジスタが直列に接続されており、ＭＲＡＭセルと呼ばれる。
【０００３】
ＭＲＡＭにおけるデータの書き込み方式として、旧来は磁場書き込み方式が用いられてきた。磁場書き込み方式では、ＭＴＪ素子に磁場をかけることで、“０”もしくは“１”を書き込む。読み出し動作は、ＭＴＪ素子の電流や両端電圧によってＭＴＪ素子の電気抵抗値を間接的に測定することで行われる。
【０００４】
一方、近年ではＭＲＡＭにおけるデータの書き込み方式として、小面積化に有利なスピン注入書き込み方式が研究されている。スピン注入方式では、ＭＴＪ素子に流す電流の向きを変えることによって“０”もしくは“１”を書き込む。
【０００５】
スピン注入方式のＭＲＡＭにおけるデータの読み出し方法は、基本的に磁場書き込み方式のＭＲＡＭと同様である。具体的には、ＭＲＡＭセルのＭＴＪ素子に流れる電流やＭＴＪ素子の両端電圧を測定し、ＭＴＪ素子の電気抵抗値を間接的に測定することで読み出し動作が行われる。読み出し時には、ＭＲＡＭセルのＭＴＪ素子の高抵抗と低抵抗との中間の抵抗値が模擬されたリファレンスのＭＴＪ素子を有するリファレンスセルを用いる。ＭＲＡＭセル及びリファレンスセルに定電流を流し、両セルのＭＴＪ素子の抵抗値の差によって生じる差電圧をセンスアンプによって増幅する。センスアンプからの検出出力信号をラッチ回路によりラッチして、読み出しデータ（デジタル値）を確定させる。
【０００６】
前述の通りスピン注入方式のＭＲＡＭでは、データの書き込みモード及び読み出しモードのいずれにおいても、ＭＲＡＭセルのＭＴＪ素子に電流が供給される。従って、読み出し電流の値が大きいと、データの誤書き込みが行なわれ、記憶されているデータが破損するという問題が生じる。特に、上記の例ではＭＴＪ素子に“０”を書き込む時の電流と読み出し時の電流が同じ向きになるため、ＭＴＪ素子に”１”が書き込まれていた場合、読み出し時にデータが破損する場合がある。このような現象は、「読み出しディスターブ」と称される。
【０００７】
このような読み出しディスターブを回避するためには、読み出し電流を絞ればよいが、こうすると検出出力信号のレベルが低下する。このためデータの読み出し速度、すなわちアクセス速度が低下するという問題が生じる。
【０００８】
一方、アクセス速度を低下させることなく読み出しディスターブを回避する方法として、読み出し時間を書き込み時間に対して短く制御する方法が提案されている（特許文献１）。特許文献１では、読み出し電流の値を磁化反転領域からマージンを持ったところに設定することで、読み出しディスターブを抑制することが可能であると述べられている。
【特許文献１】特開２００７−１３４０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＭＲＡＭセルは実用上、メモリ容量のビット数だけ使用される。ＭＴＪ素子の磁化反転特性は、素子ばらつきのためにそれぞれ異なる。従って、読み出し電流を絞る場合でも、読み出し時間を書き込み時間に対して短くする場合でも、全てのＭＲＡＭセルのＭＴＪ素子に対して読み出しマージンを確保することは製造上難しくなる。特に、大容量化に適しているスピン注入方式では、使用するＭＴＪ素子の数が多いため、歩留まりが低下するという問題がある。
【００１０】
この発明は、ＭＲＡＭにおいて読み出しディスターブを抑えつつ、読み出しマージンを緩和し、歩留まりを向上することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点によると、複数のワードラインと、前記ワードラインと交差して配置された複数のビットラインと、前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数のＭＲＡＭセルを有するＭＲＡＭセルアレイと、読み出しモードにおいて前記ＭＲＡＭセルに読み出し電流を供給する読み出し電流源と、前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧を検出して検出出力信号を発生するセンスアンプと、前記検出出力信号をラッチして読み出しデータを出力するラッチ回路と、書き込みモードにおいて前記ＭＲＡＭセルに書き込みデータに従って書き込み電流を供給して書き込みを行い、前記読み出しモードにおいて前記ＭＲＡＭセルに前記読み出しデータに従って前記書き込み電流を供給して再書き込みを行うデータ書き込み回路と、を具備する磁気記憶装置を提供する。
【００１２】
本発明の他の観点によると、複数のワードラインと、前記ワードラインと交差して配置された複数のビットラインと、前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数のＭＲＡＭセルと、前記ワードラインと前記ビットラインとの交差部にそれぞれ配置された複数のＭＲＡＭセルを有するＭＲＡＭセルアレイと、読み出しモードにおいて前記ＭＲＡＭセルに予め定められた向きで読み出し電流を供給する読み出し電流源と、前記読み出し電流によって発生される前記ＭＲＡＭセルの端子電圧を検出して検出出力信号を発生するセンスアンプと、前記検出出力信号をラッチして読み出しデータを出力するラッチ回路と、書き込みモードにおいて前記ＭＲＡＭセルに書き込みデータに応じた向きで書き込み電流を供給して書き込みを行い、前記読み出しモードにおいて前記書き込み電流の向きが前記読み出し電流の向きと異なる場合に、前記ＭＲＡＭセルに前記読み出しデータに従って書き込み電流を供給して再書き込みを行うデータ書き込み回路と、を具備することを特徴とする磁気記憶装置を提供する。
【発明の効果】
【００１３】
本発明によれば、読み出しモードにおいて読み出しデータによってＭＲＡＭセルにデータの再書き込みを行うため、アクセス速度を低下させることなく、読み出しディスターブを抑えることができ、また読み出しマージンを緩和して歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本実施形態について詳細に説明する。  
（第１の実施形態）  
図１は、本発明の第１の実施形態に従う磁気記憶装置のＭＲＡＭセルアレイとデータ書き込み回路及びデータ読み出し回路を示している。ＭＲＡＭセルアレイ１０においては、複数のワードライン１１と複数のビットライン１２との交差部に、マトリクス状に配列された複数のＭＲＡＭセル１３が配置されている。図１では、一つのＭＲＡＭセル１３のみ示されている。ＭＲＡＭセル１３は、それぞれＭＴＪ素子２２とスイッチとして用いられるＭＯＳトランジスタ２１とからなる。ＭＴＪ素子２２とトランジスタ２１は、直列に接続される。ＭＴＪ素子２２は、記憶されるデータに応じて電気抵抗値が変化する磁性体素子である。例えば、ＭＴＪ素子２２はデータ“０”が記憶されているときは低抵抗を示し、データ“１”が記憶されているときは高抵抗を示す。
【００１５】
同一行にあるＭＲＡＭセルの一端、例えばトランジスタ２１のソース端子またはドレイン端子は同一のビットライン１２に接続され、同一列にあるＭＲＡＭセル内のトランジスタ２１のゲート端子は同一のワードライン１３に接続される。ワードライン１３にロウ・デコーダ１７が接続される。
【００１６】
隣接するビットライン１２の間に、データ書き込み回路１４及びデータ読み出し回路１５がそれぞれ接続される。ＭＲＡＭセル１３へのデータの書き込みモードと、ＭＲＡＭセル１３に記憶されているデータの読み出しモードにおいては、ロウ・デコーダ１７によって一つのワードライン１１が選択される。選択されたワードライン１１に接続されているＭＲＡＭセル１３内のトランジスタ２１のみがオン状態となり、電流経路が形成される。この状態でデータ書き込み回路１４によるデータの書き込み、あるいはデータ読み出し回路１５によるデータの読み出しが行われる。以下、データ書き込み回路１４及びデータ読み出し回路１５について説明する。
【００１７】
（データ書き込み回路１４について）  
今、ＭＲＡＭセル１３のＭＴＪ素子２２は、Ａ→Ｂの向きで書き込み電流が流れると、データ“０”が書き込まれることにより低抵抗を示し、またＢ→Ａの向きで書き込み電流が流れると、データ“１”が書き込まれることにより高抵抗を示すと仮定する。
【００１８】
データ書き込み回路１４は、定電流源である書き込み電流源ＩＷ０，ＩＷ１、書き込みスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２及びＯＲ回路Ｇ０，Ｇ１を有する。電流源ＩＷ０、スイッチＳＷ０１，ＳＷ０２及びＯＲ回路Ｇ０は、データ“０”の書き込みに用いられる。電流源ＩＷ１、スイッチＳＷ１１，ＳＷ１２及びＯＲ回路Ｇ１は、データ“１”の書き込みに用いられる。
【００１９】
すなわち、ＳＷ０１，ＳＷ０２がオン、ＳＷ１１，ＳＷ１２がオフになると、ＩＷ０→ＳＷ０１→上側のビットライン１２→ＭＴＪ素子２２→下側のビットライン１２→ＳＷ０２→ＧＮＤ（グランド）の経路で、ＭＴＪ素子２２にＡ→Ｂの向きで書き込み電流が流れ、ＭＴＪ素子２２にデータ“０”が書き込まれる。逆に、ＳＷ１１，ＳＷ１２がオン、ＳＷ０１，ＳＷ０２がオフになると、ＩＷ１→ＳＷ１１→下側のビットライン１２→ＭＴＪ素子２２→上側のビットライン１２→ＳＷ１２→ＧＮＤの経路で、ＭＴＪ素子２２にＢ→Ａの向きで書き込み電流が流れ、ＭＴＪ素子２２にデータ“１”が書き込まれる。
【００２０】
データ書き込み回路１４は、通常の書き込みモードでは入力される書き込みデータ（書き込むべきデータ）に従ってＭＴＪ素子２２へのデータ書き込み動作を行う。書き込みデータは、論理値“０”に対応するパルス信号Ｃ＿ＳＷ０と、論理値“１”に対応するパルス信号Ｃ＿ＳＷ１を有する。
【００２１】
ＯＲ回路Ｇ０は、書き込みデータのパルス信号Ｃ＿ＳＷ０と後述するデータ読み出し回路１５からの読み出しデータのうちの論理値“０”に対応するパルス信号／Ｏｕｔとの論理和をとり、第１論理和信号を出力する。同様にＯＲ回路Ｇ１は、書き込みデータのパルス信号Ｃ＿ＳＷ１とデータ読み出し回路１５からの読み出しデータのうちの論理値“１”に対応するパルス信号Ｏｕｔとの論理和をとり、第２論理和信号を出力する。
【００２２】
書き込みスイッチＳＷ０１，ＳＷ０２は、ＯＲ回路Ｇ０の出力（第１論理和信号）によって制御され、書き込みスイッチＳＷ１１，ＳＷ１２は、ＯＲ回路Ｇ１の出力（第２論理和信号）によって制御される。すなわち、ＯＲ回路Ｇ０の出力が“Ｈ”になるとスイッチＳＷ０１，ＳＷ０２がオンとなり、ＯＲ回路Ｇ１の出力が“Ｈ”になるとスイッチＳＷ１１，ＳＷ１２がオンとなる。
【００２３】
従来の技術に基づけば、書き込みスイッチＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２は書き込みデータによって通常の書き込みモード時のみ制御される。これに対して、本実施形態によると、書き込みスイッチＳＷ０１，ＳＷ０２はＯＲ回路Ｇ０の出力よって制御され、書き込みスイッチＳＷ１１，ＳＷ１２はＯＲ回路Ｇ１の出力によって制御される。これにより後述するデータ読み出しモードにおいても、データの書き込み（再書き込み）が行われる。
【００２４】
本実施形態において、データ書き込み回路１４における２つの電流源ＩＷ０，ＩＷ１については、一つの電流源を共用してもよい。同様に、データ読み出し回路１５における読み出し電流源ＩＲ１及びリファレンス電流源ＩＲ２についても、同様に一つの電流源を共用してもよい、
（データ読み出し回路１５について）  
データ読み出し回路１５は、定電流源である読み出し電流源ＩＲ１及びリファレンス電流源ＩＲ２、読み出しスイッチＳＲ１１，ＳＲ１２，ＳＲ１３、リファレンスセル１３′、センスアンプＳＡ、ラッチ回路ＬＡ及び切り離し用スイッチＳＲ２０を有する。リファレンスセル１３′は、データ記憶のためのＭＲＡＭセル１３と同一構造であり、すなわちＭＴＪ素子３２とトランジスタ３１を有する。ただし、リファレンスセル１３′のＭＴＪ素子３２は、ＭＲＡＭセル１３のＭＴＪ素子２２の高抵抗と低抵抗との中間の抵抗値を模擬しているとする。スイッチＳＲ１１，ＳＲ１２，ＳＲ１３及びＳＲ２０は、スイッチ制御回路１６によって制御される。
【００２５】
読み出し動作は、基本的に読み出し電流によって発生する、ＭＲＡＭセル１３のＭＴＪ素子２２の端子電圧をセンスアンプＳＡで検出することによって行われる。具体的には、読み出しモードではスイッチＳＲ１１，ＳＲ１２，ＳＲ１３，ＳＲ２０及びＳＷ０２がオンとされ、ＩＲ１→ＳＲ１１→上側のビットライン１２→ＭＴＪ素子２２→下側のビットライン１２→ＧＮＤの経路で、ＭＴＪ素子２２にＡ→Ｂの向きで読み出し電流が流れる。一方、ＩＲ２→ＳＲ１２→リファレンスセル１３′→ＳＲ１３→ＧＮＤの経路で、読み出し電流と同一の電流がリファレンスセル１３′に流れる。
【００２６】
読み出し電流によって発生するＭＴＪ素子２２の端子電圧と、リファレンス電流源ＩＲ２からの電流によって発生するリファレンスセル１３′のＭＴＪ素子３２の端子電圧（リファレンス電圧）との差電圧がセンスアンプＳＡによって増幅され、検出出力信号が発生される。ここで、ＭＲＡＭセル１３のＭＴＪ素子２２が高抵抗の状態では、ＭＲＡＭセル１３及びリファレンスセル１３′に定電流が流れた場合、センスアンプＳＡの非反転入力端子の電位の方が反転入力端子の電位より高くなるように設定しておく。
【００２７】
このとき、センスアンプＳＡからの検出出力信号は正方向に増加し、これがスイッチＳＲ２０を通してラッチ回路ＬＡによりラッチされ、読み出しデータは“１”（すなわちＯｕｔが“Ｈ”）となる。一方、ＭＲＡＭセル１３のＭＴＪ素子２２がデータ“０”を記憶して低抵抗を示しているときは、センスアンプＳＡからの検出出力信号は負方向に増加し、ラッチ回路ＬＡから出力される読み出しデータは“０”（すなわち／Ｏｕｔが“Ｈ”）となる。
【００２８】
こうして読み出しモードにおいてラッチ回路ＬＡから出力される読み出しデータ（パルス信号Ｏｕｔ及び／Ｏｕｔ）は、データ読み出し回路１５の外部へ出力されると共に、再書き込みのためにデータ書き込み回路１４にも入力される。
【００２９】
次に、図２に示すタイムチャートを用いて図１の磁気記憶装置の書き込み／読み出し動作を詳細に説明する。図２は、図１の各部のタイミング関係を示し、ＴＷ１，ＴＷ２は書き込みモード期間、ＴＲ１，ＴＲ２は読み出しモード期間を表している。ハッチングは、読み出しデータの再書き込みを表している。
【００３０】
＜書き込みモード＞  
ＴＷ１で示される書き込みモード期間においては、書き込みデータは“０”、すなわちＣ＿ＳＷ０＝“１”，Ｃ＿ＳＷ１＝“０”である。このときデータ書き込み回路１４において、ＳＷ０１，ＳＷ０１はオン、ＳＷ１１，ＳＷ１２はオフであるから、ＭＲＡＭセル１３のＭＴＪ素子２２にＡ→Ｂの向きで書き込み電流が流れ、ＭＴＪ素子２２にデータ“０”が書き込まれる。
【００３１】
同様に、ＴＷ２で示される書き込みモード期間においては、書き込みデータは“１”、すなわちＣ＿ＳＷ０＝“０”，Ｃ＿ＳＷ１＝“１”である。このときデータ書き込み回路１４において、ＳＷ１１，ＳＷ１２はオン、ＳＷ０１，ＳＷ０２はオフであるから、ＭＲＡＭセル１３のＭＴＪ素子２２にＢ→Ａの向きで書き込み電流が流れ、ＭＴＪ素子２２にデータ“１”が書き込まれる。
【００３２】
＜読み出しモード＞  
書き込み期間ＴＷ１によって書き込まれたデータを読み出す、ＴＲ１で示される読み出しモード期間においては、まずスイッチ制御回路１６によってデータ読み出し回路１５における全てのスイッチＳＲ１１，ＳＲ１２，ＳＲ１３及びＳＲ２０とデータ書き込み回路１４におけるスイッチＳＷ０２はオンとなる。このとき前述したように、ＭＴＪ素子２２にＡ→Ｂの向きで読み出し電流が流れ、リファレンスセル１３′にも読み出し電流と同一の電流が流れる。
【００３３】
書き込み期間ＴＷ１では、ＭＲＡＭセル１３のＭＴＪ素子２２にデータ“０”が書き込まれており、ＭＴＪ素子２２は低抵抗を示している。すなわち、ＭＴＪ素子２２の端子電圧は低くなっているので、センスアンプＳＡの非反転入力端子の電位の方が反転入力端子の電位より低くなる。センスアンプＳＡからの検出出力信号は負方向に増加し、この検出出力信号がスイッチＳＲ２０を介してラッチ回路ＬＡによってラッチされる。
【００３４】
この後、ＳＲ１１，ＳＲ１２，ＳＲ１３及びＳＲ２０はオフとなり、ラッチ回路ＬＡから読み出しデータ“０”（／Ｏｕｔ＝“Ｈ”）が出力される。読み出しデータは、データ書き込み回路１４にも入力される。／Ｏｕｔ＝“Ｈ”のとき、データ書き込み回路１４においてはＯＲ回路Ｇ０の出力が“Ｈ”となるので、スイッチＳＷ０１，ＳＷ０２がオンとなる。従って、ＭＲＡＭセル１３のＭＴＪ素子２２は再びＡ→Ｂの向きで読み出し電流が流れ、データ“０”の再書き込みが行われる。
【００３５】
一方、書き込み期間ＴＷ２によって書き込まれたデータを読み出す、ＴＲ２で示される読み出しモード期間においても、同様にデータの再書き込みが行われる。すなわち、データ読み出し回路１５におけるスイッチＳＲ１１，ＳＲ１２，ＳＲ１３及びＳＲ２０がオンになると、ＭＴＪ素子２２にＢ→Ａの向きで読み出し電流が流れる。
【００３６】
書き込み期間ＴＷ２では、ＭＲＡＭセル１３のＭＴＪ素子２２にデータ“１”が書き込まれており、ＭＴＪ素子２２は高抵抗を示している。従って、ＭＴＪ素子２２の端子電圧は高くなり、センスアンプＳＡの非反転入力端子の電位の方が反転入力端子の電位より高くなるので、センスアンプＳＡからの検出出力信号は正方向に増加し、この検出出力信号がラッチ回路ＬＡによってラッチされる。
【００３７】
この後、ＳＲ１１，ＳＲ１２，ＳＲ１３及びＳＲ２０がオフになると、ラッチ回路ＬＡから読み出しデータ“１”（Ｏｕｔ＝“Ｈ”）が出力され、これがデータ書き込み回路１４にも入力される。Ｏｕｔ＝“Ｈ”によりＯＲ回路Ｇ１の出力が“Ｈ”となるので、スイッチＳＷ１１，ＳＷ１２がオンとなる。従って、ＭＲＡＭセル１３のＭＴＪ素子２２は再びＢ→Ａの向きで読み出し電流が流れ、データ“１”の再書き込みが行われる。
【００３８】
以上述べたように、本実施形態によれば読み出しモードにおいて読み出しデータによってＭＲＡＭセル１３のＭＴＪ素子２２にデータの再書き込みが行われるため、読み出し電流による書き込まれたデータの破損、すなわち読み出しディスターブを回避することができる。この場合、読み出しディスターブを回避するためには読み出し電流を絞る必要がないため、データの読み出し速度、すなわちアクセス速度を犠牲になることはない。
【００３９】
特許文献１では、前述したようにアクセス速度を低下させることなく読み出しディスターブを回避するために、読み出し電流をＭＴＪ素子の磁化反転領域からマージンを持ったところに設定して、読み出し時間を書き込み時間に対して短くしている。この方法はそれぞれのＭＴＪ素子の磁化反転特性が素子のばらつきにより異なるため、全てのＭＴＪ素子に対して読み出しマージンを確保することは製造上難しく、歩留まりが低下するという問題がある。
【００４０】
これに対し、本実施形態のように再書き込みによって読み出しディスターブを抑えるようにすれば、読み出しマージンを特に大きくとる必要がなくなるため、ＭＲＡＭの歩留まりを高くとることができる。
【００４１】
なお、本実施形態では、スイッチＳＷ０２をオンとすることで、読み出し時に図１のＢ点でＭＲＡＭセル１０がグランドと接続するようにしているが、この構成に限らず、読み出し時に図１のＢ点でＭＲＡＭセル１０がグランドと接続されば、どのような構成としてもよい。
【００４２】
（第２の実施形態）  
図３は、本発明の第２の実施形態に従う磁気記憶装置を示している。図１に示した第１の実施形態において、読み出し電流源ＩＲ１からＭＲＡＭセル１３に供給される読み出し電流の向きは、データ“０”の書き込みのための書き込み電流源ＩＷ０からＭＲＡＭセル１３に供給される読み出し電流の向きと同一である。そこで、第２の実施形態では図１における書き込み電流源ＩＷ０と読み出し電流源ＩＲ１を一つの電流源ＩＷＲで共用している。
【００４３】
この場合、読み出し電流の大きさを書き込み電流の大きさと等しくする、という制限がある。しかし、第１の実施形態で述べたように読み出し電流を絞ることなく読み出しディスターブを回避できるという本発明の特徴から、この制限はあまり問題にならないと考えられる。
【００４４】
（第３の実施形態）  
図４は、本発明の第３の実施形態に従う磁気記憶装置を示している。第１及び第２の実施形態では、書き込み電源として定電流源（ＩＷ０，ＩＷ１，ＩＷＲ）を用いたが、第３の実施形態では定電圧源である書き込み電圧源ＶＷ０，ＶＷ１を用いている。このようにデータ書き込み回路１４が定電圧源を用いて書き込みを行う場合においても、データ読み出し回路１５については第１の実施形態と同様にして再書き込みを行うことができる。
【００４５】
（第４の実施形態）  
第１〜第３の実施形態では、ラッチ回路ＬＡから出力される読み出しデータが“０”（／Ｏｕｔ＝“Ｈ”）か“１”（Ｏｕｔ＝“Ｈ”）かによらず常に再書き込みを行った。しかし、必ずしも常に再書き込みを行う必要はない。何故なら、主に読み出しディスターブが起こるのは、データの書き込み時の書き込み電流の向きとデータの読み出し時の電流の向きが異なる場合である。従って、このように読み出しディスターブが起こるような読み出し電流の向きの場合にのみ、読み出しデータの再書き込みを行うようにしてもよい。
【００４６】
図５は、この考えに基づく本発明の第４の実施形態に従う磁気記憶装置を示している。図５においては、図１からＯＲ回路Ｇ０を取り除くと共に、ラッチ回路ＬＡから出力される読み出しデータのうち、Ｏｕｔのみをデータ書き込み回路１４に入力している。
【００４７】
第１の実施形態で説明したように、読み出し電流はＭＲＡＭセル１３のＭＴＪ素子２２にＡ→Ｂの向きで流れる。ここで、読み出しディスターブはＭＴＪ素子３２にＢ→Ａの向きで書き込み電流が流れてデータ“１”が書き込まれているときに起こる。そこで、本実施形態ではＭＴＪ素子３２にデータ“１”が書き込まれている場合にのみ、ラッチ回路ＬＡから出力される読み出しデータ“１”（Ｏｕｔ＝“Ｈ”）によって、ＯＲ回路Ｇ１を介して書き込みスイッチＳＷ１１，ＳＷ１２がオンとされ、データ“１”の再書き込みが行われる。
【００４８】
（第４の実施形態）  
図６は、第２の実施形態と第３の実施形態を組み合わせた、本発明の第４の実施形態に従う磁気記憶装置を示している。すなわち、図４と同様に書き込み電源に定電圧源ＶＷ０，ＶＷ１を用いると共に、ＯＲ回路Ｇ０を取り除き、図５と同様にラッチ回路ＬＡから出力される読み出しデータのうち、Ｏｕｔのみをデータ書き込み回路１４に入力している。
【００４９】
このように書き込み電源に定電圧源ＶＷ０，ＶＷ１を用いた構成においても、読み出しディスターブが起こるような読み出し電流の向きの場合にのみ、再書き込みを行うようにすることができる。
【００５０】
（第５の実施形態）  
次に、図７を用いて本発明のより具体的な第５の実施形態について説明する。図７においては、特にデータ読み出し回路１５をより具体的に示している。図７において、第１〜第４の実施形態との対応関係について述べる。データ書き込み回路１４では、図４と同様に書き込み電源に電圧源ＶＷ０，ＶＷ１を用いた例を示しているが、電流源ＩＷ０，ＩＷ１を用いてもよい。
【００５１】
ラッチ回路ＬＡは、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４により形成される。ＭＯＳトランジスタＭ５及びＭ６は、それぞれ読み出し電流源ＩＲ１及びリファレンス電流源ＩＲ２に相当する。センスアンプＳＡは、ＭＯＳトランジスタＭ７，Ｍ８により形成される。
【００５２】
図７中のデータ読み出し回路１５の動作は、（ａ）プリチャージモード、（ｂ）増幅モード及び（ｃ）ラッチ＋再書き込みモードからなる。以下、図８、図９及び図１０を用いて各モードについて述べる。まず、初期状態では図７では示していないスイッチ制御回路１６からの制御信号φ１，φ２及びφ３は、共に“Ｌ”である。
【００５３】
（ａ）プリチャージモード  
図８は、プリチャージモードにおける等価回路を示している。制御信号φ２が“Ｈ”とされ、読み出し電流経路のプリチャージが開始される。プリチャージ電流（読み出し電流）は、プリチャージ・トランジスタＭ５，Ｍ６（ＰＭＯＳトランジスタ）から、ラッチ回路の一部であるクロスカップルド・トランジスタＭ３，Ｍ４（ＮＭＯＳトランジスタ）、さらに図８では省略したクランプ・トランジスタＭ１１，Ｍ１２（ＮＭＯＳトランジスタ）を経由して、ＭＲＡＭセル１３及びリファレンスセル１３′に流れる。
【００５４】
プリチャージモード及び安定状態においては、読み出しデータであるＯｕｔ，／Ｏｕｔはプリチャージ・トランジスタＭ５，Ｍ６とイコライズ・トランジスタＭｅｑ（ＰＭＯＳトランジスタ）によって電源電圧ＶＳＳの近傍に設定される。従って、トランジスタＭ１，Ｍ２はオフ状態であり、トランジスタＭ１〜Ｍ４によるラッチ回路は動作しない。
【００５５】
（ｂ）増幅モード  
図９は増幅モードにおける等価回路を示している。制御信号φ１が“Ｈ”とされ、トランジスタＭ５，Ｍ６及びＭｅｑがオフ状態となる。Ｏｕｔ，／ＯｕｔはＭＲＡＭセル１３への読み出し電流により異なるスピードで放電され、徐々に電圧が低下する。Ｏｕｔ，／Ｏｕｔの電圧が電源電圧ＶＤＤからトランジスタＭ１，Ｍ２の閾値電圧分程度低下すると、トランジスタＭ１〜Ｍ４からなるラッチ回路の正帰還による増幅が開始され、Ｏｕｔ，／Ｏｕｔが決定される。このとき、読み出し電流経路とラッチ回路の駆動電流経路は同一であり、制御信号φ１が“Ｈ”になることによって、プリチャージモードから増幅モードに連続的に動作が移行される。なお、図９においてもクランプ・トランジスタＭ１１，Ｍ１２は省略している。
【００５６】
（ｃ）ラッチ＋再書き込みモード  
図１０に示すように、ＯＵＴ，／ＯＵＴの電圧差が十分に開いた時点で、制御信号φ３が“Ｈ”とされることにより、ブースト・トランジスタＭ７，Ｍ８がオン状態となり、トランジスタＭ１〜Ｍ４によるラッチ回路の増幅が加速される。ラッチ回路の出力、すなわちＯｕｔ，／Ｏｕｔが確定されると、再書き込みが行われる。なお、スイッチＳＲ１１，ＳＲ１２は、第１〜第４の実施形態で示した切り離しスイッチＳＲ２０の機能を兼ねており、ラッチ＋再書き込みモードにおいてラッチ回路ＳＡとＭＲＡＭセル１３及びリファレンスセル１３′との間を切り離すことによって、ＳＲ２０と同様の機能を果たしている。
【００５７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図２】図１の回路の動作を示すタイミングチャート
【図３】第２の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図４】第３の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図５】第４の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図６】第５の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図７】第６の実施形態に従う磁気記憶装置の書き込み／データ読み出し回路を示す図
【図８】図７の動作を説明するためのプリチャージモード時の等価回路を示す図
【図９】図７の動作を説明するための増幅モード時の等価回路を示す図
【図１０】図７の動作を説明するための加速モード時の等価回路を示す図
【符号の説明】
【００５９】
１０・・・ＭＲＡＭセルアレイ
１１・・・アドレスライン
１２・・・ビットライン
１３・・・ＭＲＡＭセル
１３′・・・リファレンスセル
１４・・・データ書き込み回路
１５・・・データ読み出し回路
１６・・・スイッチ制御回路
１７・・・ロウ・デコーダ
ＩＷ０，ＩＷ１・・・書き込み電流源
ＶＷ０，ＶＷ１・・・書き込み電圧源
ＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２・・・書き込みスイッチ
Ｇ０，Ｇ１・・・ＯＲ回路
Ｃ＿ＳＷ０，Ｃ＿ＳＷ１・・・書き込みデータ
ＩＲ１・・・読み出し電流源
ＩＲ２・・・リファレンス電流源
ＳＲ１１，ＳＲ１２，ＳＲ１３・・・読み出しスイッチ
ＳＲ２０・・・切り離し用スイッチ
ＳＡ・・・センスアンプ
ＬＡ・・・ラッチ回路
Ｏｕｔ，／Ｏｕｔ・・・読み出しデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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