(57)【要約】【課題】ＮＦＥＴのチャネル領域に対して引っ張り応力を誘起することが可能な材料の組合せを提供する。【解決手段】半導体装置は、半導体層および第１格子定数を有する第１材料上に形成された電界効果型トランジスタを具備する。電界効果型トランジスタは、第１材料上のゲート絶縁体と、ゲート絶縁体上に設けられた導電性のゲートと、ゲートの下方の第１材料内に配置されたチャネル領域と、ソース領域と、ドレイン領域とを有する。ソース領域およびドレイン領域は、実効的な格子定数が第１材料よりも小さい第２材料から少なくとも一部が形成され、半導体層内のチャネル領域の両側に配置され、第２材料はチャネル領域に引っ張り応力を誘起する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体層および第１格子定数を有する第１材料上に形成された電界効果型トランジスタを具備し、
前記電界効果型トランジスタは、前記第１材料上のゲート絶縁体と、前記ゲート絶縁体上に設けられた導電性のゲートと、前記ゲートの下方の前記第１材料内に配置されたチャネル領域と、ソース領域と、ドレイン領域とを有し、
前記ソース領域およびドレイン領域は、実効的な格子定数が前記第１材料よりも小さい第２材料から少なくとも一部が形成され、前記半導体層内の前記チャネル領域の両側に配置され、
前記第２材料は前記チャネル領域に引っ張り応力を誘起する、
半導体装置。
【請求項２】
前記第１材料が炭化シリコン・ゲルマニウム（Ｓｉ1-x-yＧｅxＣy）である、請求項１の半導体装置。
【請求項３】
前記第２材料が炭化シリコン・ゲルマニウム（Ｓｉ1-x-yＧｅxＣy）である、請求項１の半導体装置。
【請求項４】
Ｓｉ1-x-yＧｅxＣyの前記格子定数が、ａSiGeC＝（１−ｘ−ｙ）ａSi＋ｘａGe＋ｙａCおよびｍｆeff＝［ａsiGeC−ａsi］／ａSiに従って決定され、シリコンおよびゲルマニウムおよび炭素についての格子定数は既知である、請求項２の半導体装置。
【請求項５】
Ｓｉ1-x-yＧｅxＣyの前記格子定数が、ａSiGeC＝（１−ｘ−ｙ）ａSi＋ｘａGe＋ｙａCおよびｍｆeff＝［ａsiGeC−ａsi］／ａSiに従って決定され、シリコンおよびゲルマニウムおよび炭素についての格子定数は既知である、請求項３の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の開示内容の側面は、概して、チャネル領域で用いられているのと異なる材料をチャネル領域外で用いることによって、電界効果型トランジスタ内で引っ張り応力（または圧縮応力）を意図的に生成することに関する。
【背景技術】
【０００２】
プロセスによって誘起される応力が高度な相補金属酸化物半導体（ＣＭＯＳ）の大規模集積回路（ＬＳＩ）製品において用いられてきている。プロセス誘起型応力によって、電界効果型トランジスタ（ＦＥＴ）のチャネルにおける電子および（または）正孔の移動性を高めることができる。ｎ型ＦＥＴ（ＮＦＥＴ）については、引っ張り応力コンタクト・ライナによってチャネル領域に１軸引っ張り応力を印加することが知られている。同様に、ｐ型ＦＥＴ（ＰＦＥＴ）については、圧縮応力コンタクト・ライナによってチャネル領域に１軸圧縮応力を印加することも知られている。
【０００３】
物理的構造によっては、応力誘起コンタクト・ライナがどの程度効果を奏するかに影響し得る。たとえば、ＦＥＴの近隣に位置するタングステン製コンタクト・プラグは、応力コンタクト・ライナを用いて生成される１軸応力の効果を弱め得る。タングステン製コンタクト・プラグが応力誘起層を貫通しているからである。
【０００４】
タングステン製プラグが電界効果型トランジスタに近いほど、応力ライナが（ＰＦＥＴおよびＮＦＥＴの）チャネル領域の応力に影響する効果が減少する。したがって、応力コンタクト・ライナを用いて生成されるプロセス誘起型の応力は、集積回路のレイアウトにおけるコンタクトの位置に依存する。ゲートとコンタクト・プラグとの間の距離は、集積回路の各世代において狭くなっていくことが予測されるので、応力ライナは、ＦＥＴのチャネル領域に応力を与える効果が低くなると思われる。要約すると、応力ライナの使用は、プロセス寸法の微細化に合わせて容易に適合しやすくなっていない。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の一態様による半導体装置は、半導体層および第１格子定数を有する第１材料上に形成された電界効果型トランジスタを具備し、前記電界効果型トランジスタは、前記第１材料上のゲート絶縁体と、前記ゲート絶縁体上に設けられた導電性のゲートと、前記ゲートの下方の前記第１材料内に配置されたチャネル領域と、ソース領域と、ドレイン領域とを有し、前記ソース領域およびドレイン領域は、実効的な格子定数が前記第１材料よりも小さい第２材料から少なくとも一部が形成され、前記半導体層内の前記チャネル領域の両側に配置され、前記第２材料は前記チャネル領域に引っ張り応力を誘起する。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態において用いられているような電界効果型トランジスタの構造を示す側断面図である。
【図２】本発明の側面に従った、炭素およびゲルマニウムの間の実効応力を示している。
【図３】本発明の第１実施形態を示している。
【図４】本発明の第２実施形態を示している。
【図５】本発明の第３実施形態を示している。
【図６】本発明の第４実施形態を示している。
【図７】本発明の第５実施形態を示している。
【図８】本発明の第６実施形態を示している。
【図９】本発明の第７実施形態を示している。
【発明を実施するための形態】
【０００７】
本発明の側面は、様々な材料をチャネルの一部として用い且つチャネル外では別の材料を用いることによって電界効果型トランジスタのチャネル領域に応力を与えることに関する。
【０００８】
様々な例示的な構造を、これらの構造の製造に関与する様々な技術とともに説明する。
【０００９】
本発明の側面は、半導体の結晶構造中の様々な材料を用いて、電界効果型トランジスタのチャネル領域に応力を与えることに関する。
【００１０】
以下の説明において、要素同士の様々な接続が示されている。これらの接続は、特定されない限り、概して、直接的な場合も間接的な場合もあり、本明細書はこの点に関して限定することを意図されていないことに留意されたい。
【００１１】
電界効果型トランジスタの一般的構造
図１は、本発明の様々な実施形態に関して用いられるような電界効果型トランジスタの一般的構造を示している。図１は、半導体材料体２０１を示している。半導体材料体２０１は、半導体のバルク、またはシリコン・オン・インシュレータ（ＳＯＩ）構造、または電界効果型トランジスタがその上に位置するあらゆる結晶性半導体表面の一部であり得る。ゲート導電体２０２が、半導体材料２０１上に形成されている絶縁体２０２ａ上に形成されている。導電体２０１の形成は、リソグラフィ技術等を含む様々な技術によって行なわれる。次に、図１は、深い注入領域２０３を示している。注入領域２０３は、半導体材料２０１上に堆積または形成され、次いで例えばアニーリングを含む技術によって拡散されたドーパントによって形成することができる。より高濃度の注入領域２０４を、同様の技術を用いて形成してもよい。しかしながら、注入領域２０４は、注入領域２０３ほど深くない。
【００１２】
次に、図１は、ゲート領域２０２の上面上のゲート電極２０５、およびゲート領域２０２ならびにゲート電極２０５の側面上の側壁２０６を示している。ゲート電極２０５は、本技術分野で知られているように、ポリシリコン、金属、金属化されたラインとすることができる。図１は、ソース／ドレイン領域２０７およびコネクタ２０８を含んでいる。コネクタ２０８は、本技術分野で知られているように、タングステン製プラグ、ポリシリコン、金属、金属化されたラインとすることができる。最後に、ソース／ドレイン・エクステンション領域２０９が、チャネル領域２１０に向かって広がっている。図１の構造が同様の電界効果型トランジスタを設けるために本技術分野で知られているように変更可能であることを理解されたい。本発明の側面は、違う形態の電界効果型トランジスタに適用可能である。さらに、本技術分野で知られているように、図１の電界効果型トランジスタの様々な構造が作製される順序も変更可能である。簡略化および説明のため、図３乃至図８を、図１の電界効果型トランジスタと同様の電界効果型トランジスタとの関連において説明する。
【００１３】
本明細書に記載されている様々な実施形態は、チャネル領域２１０のための応力を生み出すために半導体内で用いられる材料を変更することに関する。
【００１４】
ある半導体領域と別の半導体領域との間の応力を変更するための技術の１つは、相違する格子定数を有する材料を用いることである。例えば、炭素は炭化シリコン（Ｓｉ1-xＣx）よりも小さな格子定数を有し、炭化シリコンの格子定数はシリコンの格子定数より小さく、シリコンの格子定数はシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）の格子定数よりも小さく、シリコン・ゲルマニウムの格子定数はゲルマニウムの格子定数より小さい。これらの関係は、以下のように表わされる。
【００１５】
ａcarbon＜ａsilicon carbide＜ａsilicon＜ａsilicon germanium＜ａgermanium
ただし、ａは材料の格子定数である。
【００１６】
炭化シリコン・ゲルマニウム（Ｓｉ1-x-yＧｅxＣy）は、シリコン対ゲルマニウム対炭素の比率に応じて、炭化シリコンの格子定数およびシリコン・ゲルマニウムの格子定数の間で変化する。図２は、ベガードの法則を用いて、相違する格子定数と適切な相対濃度との間の線形に補外したものを示している。ベガードの法則は、一定の温度において、格子定数と固溶対の組成との間に線形の関係が存在することを述べている。
【００１７】
隣接するシリコン領域に対して応力がほとんどまたは全くないか、圧縮応力さえもが印加されているのに対して、Ｓｉ1-x-yＧｅxＣyが引っ張り応力を生成するようなｘ、ｙについての値を決定するために、ｘ、ｙが様々な値であるときのＳｉ1-x-yＧｅxＣyの格子定数が、まず、割り出される。ｘ、ｙがある値のときのこの化合物についての様々な格子定数および３つの元素からなる系についてのベガードの法則を用いて、Ｓｉ1-x-yＧｅxＣyについての実効的な格子定数は、以下のように見積もることができる。
【００１８】
ａSiGeC＝（１−ｘ−ｙ）ａSi＋ｘａGe＋ｙａC
ｍｆeff＝［ａsiGeC−ａsi］／ａSi
ただし、ａSi＝５.４３、ａGe＝５.８２、ａC＝３.５７である。
【００１９】
また、ａは所与の材料の格子定数であり、ｍｆeffはＳｉ1-x-yＧｅxＣyの格子構造と結晶性シリコンとの間の実効的な不整合度である。これらの等式を用いて、Ｓｉ1-x-yＧｅxＣyと結晶性シリコンとの間の実効応力対ｘ、ｙについての濃度値を割り出すことができる。図２に示されているように、負の応力値は、隣接するシリコンへの引っ張り応力を示し、正の応力値は隣接するシリコンへの圧縮応力を示している。また、応力値の絶対値が大きいほど、隣接するシリコンへの応力（引っ張りにせよ圧縮にせよ）の量も大きい。図２は、相違する濃度とそれによる応力とのグラフを提供している。
【００２０】
ある特定の非限定的な例によれば、ｘが０.１未満であるとともにｙが０.０２５未満であれば、その結果得られるＳｉ1-x-yＧｅxＣy領域（これはソースおよびドレイン領域の少なくとも一部を含んでいる場合がある）は、ソースおよびドレイン領域相互間のチャネル領域に対して引っ張り応力を誘起する。
【００２１】
応力ライナは、タングステン製プラグやその他のプラグが存在することに基づいて、または応力ライナに対する変化に基づいて、所望の応力レベルをもたらすことができないかもしれない。ＰＦＥＴは、シリコン・ゲルマニウム（Ｓｉ1-xＧｅx）をソース／ドレイン領域の一部として用いて（例えばシリコンから形成されている）チャネル領域に対する圧縮応力を誘起することを用いることによって利点を得られる。本発明の側面は、ＮＦＥＴのチャネル領域に対して引っ張り応力を誘起することが可能な材料の組合せを提供することに関する。
【００２２】
具体的には、埋め込まれたＳｉＧｅをｐ型ＦＥＴ内のソース／ドレイン領域の一部として用いて図示の軸方向において引っ張り応力を与えることが知られているが、ＮＦＥＴについては同様の構造、特に引っ張り応力を生成するための構造は知られていない。
【００２３】
１つまたは複数の実施形態において、様々な応力を誘起する組合せが示されている。特に、ｎ型電界効果型トランジスタにおいて、これらの応力誘起構造によって、チャネル領域よりも小さな格子定数を有するソース／ドレイン領域が提供される。この、ソース／ドレイン領域とチャネル領域との接合部で生じる格子不整合によって、チャネル領域は引っ張り応力を受ける。示されている様々な選択された組合せによって、チャネル領域に引っ張り応力を生成することができる。材料の組合せを選択する際に、これらの融点が考慮されてこれらの構造を製造する実用性が確保される。
【００２４】
以下に、相違する格子定数を有する材料を用いることを通じてチャネル領域に対して引っ張り応力を誘起することに関する様々な実施形態について説明する。図３乃至図８は、合成図であって、概して、ゲート領域の両側に異なる材料を設けられた、注入領域２０３、２０４を図１に示されているようにゲート電極下方の線として示している。ゲート領域は、半導体内に食い込んでいる。ソース／ドレイン領域は、相違する材料の両者の性質を有し得ることに留意されたい。相違する材料のソース／ドレイン領域は、一部がチャネル領域と同じ材料であり、一部が相違する材料である。図３乃至図８の各々において、様々な材料相互間の境界は、チャネル領域に印加される応力を変えるために変化させてもよい。
【００２５】
第１実施形態
図３は、チャネル領域のための引っ張り応力を生成する第１実施形態を示している。この実施形態では、シリコンがチャネル領域に用いられており、ソース／ドレイン領域の一部がＳｉチャネル領域の外側に形成された３Ｃ−ＳｉＣで形成されている。
【００２６】
３Ｃ−ＳｉＣは、Ｓｉの格子定数（５.４３Å）よりも小さな格子定数（４.３６Å）を有することが知られている。この格子定数の違いによって、この材料（３Ｃ−ＳｉＣ）を含んでいる埋め込まれたソース／ドレインが、ｎ型ＦＥＴにおいて引っ張り応力を生成するのに有効であり得ることが推測できる。
【００２７】
３Ｃ−ＳｉＣ材料についての（例えばエピタキシャルによる）成長温度は、シリコンの融点（１４１０℃）に近く、このためシリコンの結晶構造を損なうことなく３Ｃ−ＳｉＣの結晶成長させることは難しいかもしれないことに留意されたい。また、大きな格子不整合がシリコンと３Ｃ−ＳｉＣとの界面に形成され、これによってそれぞれの領域の結晶界面に欠陥が生じ得る。
【００２８】
以下の実施形態では、３Ｃ−ＳｉＣは、これよりも低い融点（および、可能であればより小さな格子定数）を持つ半導体材料と混合されて、この混合物の融点を、シリコンの融点よりも既知のシリコンＣＭＯＳ製造工程を用いることができるほどに十分に低い点まで減じてもよい。
【００２９】
第２実施形態
図４は第２実施形態を示しており、第２実施形態では、シリコンがチャネル領域およびソース／ドレイン領域の一部として用いられるとともに炭化シリコンが電界効果型トランジスタのソース／ドレイン側において用いられている。この結果、引っ張り応力がチャネル領域に与えられる。状況によっては、ソース／ドレイン領域についての組成に炭素を取り入れることが難しいかもしれない。また、炭素を用いる処理にはより高い温度が必要なので、シリコン結晶の劣化も生じ得る。
【００３０】
この実施形態では、炭化シリコン合金Ｓｉ1-xＣxが、ソース／ドレイン領域の一部として用いられてＳｉチャネル領域とともに示されている軸方向における引っ張り応力を誘起する。これらのＳｉ1-xＣx層は、準安定性であることが知られている。これらの合金層は、シリコンに比べて比較的低い成長温度での動力学性主導型の（kinetically dominated）成長法（例えば分子線エピタキシャル成長法（ＭＢＥ）または急速熱処理化学気相成長法（ＲＴＣＶＤ））によって達成できる。しかしながら、実質的には著しい割合の炭素原子は取り込まれず、空乏欠陥が形成される。また、基板温度が、シリコンが溶融して新たな欠陥が形成され始める点まで上昇し得る。
【００３１】
第３実施形態
図５を参照すると、第３実施形態は、チャネル領域で引っ張り応力を生成するための構造を含んでいる。この実施形態では、シリコンがチャネル領域で用いられ、Ｓｉ1-x-yＧｅxＣyがソース／ドレイン領域で用いられてチャネル領域に引っ張り応力を印加する。図２に示されているように、ゲルマニウムと炭素の濃度を変更できるので、チャネル領域に、ｘおよびｙのある値に基づいて引っ張り応力を印加することもできるし、ｘおよびｙの別の値に基づいて圧縮応力を印加することもできる。図５は、チャネル領域が（チャネル領域から反対方向を指している矢印に示されているように）引っ張り応力を受けている例を示している。
【００３２】
（本明細書のその他の実施形態と同様に）図５に示されている構造を製造するために、Ｓｉ1-x-yＧｅxＣyエピタキシャル成長法が用いられて、標準的なシリコン・ゲルマニウム混成バイポーラ・トランジスタにおいてＳｉＧｅ：Ｃ層を形成するのに従来から用いられているのと同じ方法でＳｉＧｅ：Ｃを基礎とする層を形成することができる。
【００３３】
第４実施形態
図６は、本発明の第４実施形態を示している。この実施形態では、シリコン・ゲルマニウムＳｉ1-xＧｅxがチャネル領域を形成する結晶性材料として用いられ、シリコンが電界効果型トランジスタの両側で用いられている。シリコン・ゲルマニウムは、シリコンより大きな格子定数を有し、このため、チャネル領域はこの材料を配置することによって引っ張り応力を受ける。
【００３４】
この実施形態について特別な検討事項は、適切なゲート誘電材料を選択することである。これは、大量の酸化シリコンを含んでいるゲート誘電体は、ゲート酸化物の完全性が低いゆえにＳｉ1-xＧｅxチャネル領域との相性が良くないかもしれないからである。しかしながら、Ｓｉ1-xＧｅxは、高誘電率ゲート誘電体、例として窒化珪酸ハフニウム（ＨｆＳｉＯＮ）または窒化珪酸亜鉛（ＺｒＳｉＯＮ）とともに容易に用いることができる。Ｓｉ1-xＧｅx内のｘの隣接する結晶性シリコンに引っ張り応力を誘起する適切な値は、上記するとともに図２のグラフによって示されている線形補外技術を用いて割り出すことができる。特に、界面に沿って結晶性欠陥が形成されるほどには大きくなく、シリコン領域に対して大きな格子定数をＳｉ1-xＧｅxについて達成することが望ましい。
【００３５】
第５実施形態
図７は、本発明の第５実施形態を示している。この実施形態では、ゲルマニウムがチャネル領域を形成する結晶性材料として用いられ、シリコン・ゲルマニウムＳｉ1-xＧｅxが電界効果型トランジスタの両側に形成されている。ゲルマニウムは、シリコン・ゲルマニウムよりも大きな格子定数を有し、このため、チャネル領域にこの材料による引っ張り応力が与えられる。
【００３６】
図７における引っ張り応力材料は、Ｇｅチャネル領域の格子定数よりも小さな格子定数を有するはずである。この実施形態では、図６の実施形態と同様に、ＨｆＳｉＯＮやＺｒＳｉＯＮのような高誘電率ゲート誘電体を適切に選択するという可能性も存在する。
【００３７】
第６実施形態
図８は、本発明の第６実施形態を示している。本実施形態では、炭化シリコンがチャネル領域を形成する結晶性材料として用いられ、炭素が電界効果型トランジスタの両側に形成されている。炭化シリコンは、炭素よりも大きな格子定数を有し、このためチャネル領域にこの材料を設けたことによって引っ張り応力が与えられる。
【００３８】
第７実施形態
図９を参照すると、第７実施形態は、チャネル領域において引っ張り応力を生成するための構造を含んでいる。この実施形態では、シリコンがソース／ドレイン領域において用いられるとともにＳｉ1-x-yＧｅxＣyがチャネル領域において用いられてチャネル領域に引っ張り応力が印加されている。図２に示されているように、ゲルマニウムと炭素の濃度を変更できるので、チャネル領域に、ｘおよびｙのある値に基づいて引っ張り応力を印加することもできるし、ｘおよびｙの別の値に基づいて圧縮応力を印加することもできる。図９は、チャネル領域が（チャネル領域から反対方向を指している矢印に示されているように）引っ張り応力を受けている例を示している。対照的に、第７実施形態のＳｉ1-x-yＧｅxＣy材料内のゲルマニウムの量は、第３実施形態のＳｉ1-x-yＧｅxＣy材料内のゲルマニウムの量よりも多い。同様に、第７実施形態のＳｉ1-x-yＧｅxＣy材料内の炭素の量は、第３実施形態のＳｉ1-x-yＧｅxＣy材料内の炭素の量よりも少ない。
【００３９】
少なくとも図３乃至図９において、例えば比較的低温での動力学性主導型の成長法、例として分子線エピタキシャル成長法または急速熱処理化学気相成長法を用いて構造が形成される。開示されている様々な例示的な実施形態を熟考すれば、後述の請求項の範囲によってのみ限定されるべき本発明の範囲内であるとみなされるべき他の可能な構造が思い浮かび得る。例えば、他の半導体材料がチャネル領域に用いられる材料の格子定数よりも比較的小さい実効的な格子定数を有するとともにこれらの材料またはこれらの材料の合成物の融点がＳｉＣＭＯＳ製造技術を使用できるようにＳｉの融点よりも低い限り、これらの半導体材料をソース／ドレイン引っ張り応力生成材として思い浮かび得る。
【００４０】
主題を、構造上の特徴および（または）方法に基づいた行為に特定した記載を用いて説明したが、添付の請求項において規定されている主題が上記の具体的な特徴に必ずしも限定されないことを理解されたい。むしろ、上記の具体的な特徴または方法は、請求項の実施の例示的な形態として開示されている。添付の請求項の範囲および思想に属する多数の他の実施形態、変更体、変形体は、本明細書の開示を熟考することによって、当業者に思い浮かぶであろう。
【００４１】
また、この発明は以下の実施態様を取り得る。
【００４２】
（１）半導体層および第１格子定数を有する第１材料上に形成された電界効果型トランジスタを具備し、前記電界効果型トランジスタは、前記第１材料上のゲート絶縁体と、前記ゲート絶縁体上に設けられた導電性のゲートと、前記ゲートの下方の前記第１材料内に配置されたチャネル領域と、ソース領域と、ドレイン領域とを有し、前記ソース領域およびドレイン領域は、実効的な格子定数が前記第１材料よりも小さい第２材料から少なくとも一部が形成され、前記半導体層内の前記チャネル領域の両側に配置され、前記第２材料は前記チャネル領域に引っ張り応力を誘起する、半導体装置。
【００４３】
（２）前記第１材料がシリコン（Ｓｉ）である、（１）の半導体装置。
【００４４】
（３）前記第２材料がシリコン（Ｓｉ）である、（１）の半導体装置。
【００４５】
（４）前記第１材料が炭化シリコン・ゲルマニウム（Ｓｉ1-x-yＧｅxＣy）である、（１）の半導体装置。
【００４６】
（５）前記第２材料が炭化シリコン・ゲルマニウム（Ｓｉ1-x-yＧｅxＣy）である、（１）の半導体装置。
【００４７】
（６）前記第２材料が３Ｃ−ＳｉＣである、（１）の半導体装置。
【００４８】
（７）前記第１材料がシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）である、（１）の半導体装置。
【００４９】
（８）前記第２材料がシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）である、（１）の半導体装置。
【００５０】
（９）前記第１材料がゲルマニウム（Ｇｅ）である、（１）の半導体装置。
【００５１】
（１０）前記第１材料が炭化シリコン（ＳｉＣ）である、（１）の半導体装置。
【００５２】
（１１）前記第２材料が炭化シリコン（ＳｉＣ）である、（１）の半導体装置。
【００５３】
（１２）前記第２材料が炭素（Ｃ）である、（１）の半導体装置。
【００５４】
（１３）Ｓｉ1-x-yＧｅxＣyの前記格子定数が、ａSiGeC＝（１−ｘ−ｙ）ａSi＋ｘａGe＋ｙａCおよびｍｆeff＝［ａsiGeC−ａsi］／ａSiに従って決定され、シリコンおよびゲルマニウムおよび炭素についての格子定数は既知である、（４）の半導体装置。
【００５５】
（１４）Ｓｉ1-x-yＧｅxＣyの前記格子定数が、ａSiGeC＝（１−ｘ−ｙ）ａSi＋ｘａGe＋ｙａCおよびｍｆeff＝［ａsiGeC−ａsi］／ａSiに従って決定され、シリコンおよびゲルマニウムおよび炭素についての格子定数は既知である、（５）の半導体装置。
【００５６】
（１５）チャネル領域と、ソース領域と、ドレイン領域と、を有する電界効果型トランジスタを具備し、前記ソース領域およびドレイン領域は、前記チャネル領域の第２材料化合物の実効的な格子定数よりも低い実効的な格子定数を有する第１材料化合物を含んでおり、前記第１材料化合物は、前記チャネル領域に引っ張り応力を誘起するように配置されている、半導体装置。
【００５７】
（１６）シリコンが前記チャネル領域として用いられている、（６）の半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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