(57)【要約】【課題】同一の素子領域に、第１のゲート絶縁膜を備える第１のＭＩＳ型トランジスタと、第２のゲート絶縁膜を備える第２のＭＩＳ型トランジスタとを設ける半導体装置では、素子領域の周囲を取り囲む素子分離膜の傾斜部の膜減りにより、第１のＭＩＳ型トランジスタ、および第２のＭＩＳ型トランジスタのリーク電流の発生を防止できなかった。【解決手段】本発明の半導体装置は、素子分離膜の傾斜部の上部に、第１のゲート絶縁膜、第２のゲート絶縁膜、あるいはそれらの絶縁膜とは膜厚が異なる上部絶縁膜を設ける構造とする。このような構造とすることで、素子分離膜の傾斜部が膜減りすることがなく、リーク電流の発生を防止することが可能となる。【選択図】図１
2009231456.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に選択的に素子領域を設け、該素子領域の周囲に傾斜部を有して該素子領域を取り囲むように該半導体基板の表面に素子分離膜を設け、
前記素子領域に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを設ける半導体装置において、
前記傾斜部の上部に、前記第１のＭＩＳ型トランジスタを構成する第１のゲート絶縁膜または前記第２のＭＩＳ型トランジスタを構成する第２のゲート絶縁膜を設けることを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜または前記第２のゲート絶縁膜は、それぞれのＭＩＳ型トランジスタを構成するチャネル領域の上部と前記傾斜部の上部とで、その膜厚が異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
それぞれのＭＩＳ型トランジスタを構成するソース領域またはドレイン領域の上部に前記第１のゲート絶縁膜または前記第２のゲート絶縁膜を設けることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
それぞれの第１のＭＩＳ型トランジスタを構成するゲート電極同士が対向するようにそれぞれのＭＩＳ型トランジスタを配置し、
前記ゲート電極同士に挟まれる領域を共通領域とし、
前記共通領域を、それぞれのＭＩＳ型トランジスタのソース領域またはドレイン領域とすることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記共通領域の上部に、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との境界を設けることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のＭＩＳ型トランジスタは、メモリトランジスタであり、前記第１のゲート絶縁膜は、電荷を蓄積する役割を有する絶縁膜を含む複数の絶縁膜を積層する積層膜であり、
前記第２のＭＩＳ型トランジスタは、前記第１のＭＩＳ型トランジスタを制御するアドレストランジスタであり、前記第２のゲート絶縁膜は、単層膜であることを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に同一の素子領域中に動作機能の異なるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを設ける半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置は、動作機能の異なるＭＩＳ型トランジスタを半導体基板の同一の素子領域中に混載することにより、複雑な動作が可能となり、高い付加価値を有する。例えば、メモリトランジスタとこのメモリトランジスタの動作を制御するアドレストランジスタとを同一の素子領域中に作り込むものである。
また、メモリトランジスタへのデータの書き込みなどを制御するためのトランジスタは、駆動電圧が５Ｖ、あるいは３０Ｖといった高耐圧トランジスタが必要である。このような高耐圧トランジスタと通常のトランジスタとを併載している。
なお、アドレストランジスタは、通常のロジックを構成するトランジスタ（ロジックトランジスタ）と素子構造は変わらない。
【０００３】
メモリトランジスタとアドレストランジスタとは、電気的な動作が異なるため、この電気的な動作に応じたゲート絶縁膜が必要である。
メモリトランジスタのゲート絶縁膜は、そのゲート電極と半導体基板との間で電荷の授受を行い、この電荷を蓄積する役割を有する絶縁膜を含む複数の絶縁膜を積層してなる積層膜構造を有するメモリ絶縁膜で構成され、アドレストランジスタのゲート絶縁膜は、そのゲート電極と半導体基板との間で電荷の授受を行わない、つまり電荷の授受は発生しない。
【０００４】
さらに高耐圧トランジスタを併載する場合には、高耐圧トランジスタは、アドレストランジスタのゲート絶縁膜よりも厚いゲート絶縁膜により構成され、高いゲート電界に耐えうる構造が採用される。
【０００５】
一方、半導体基板上に半導体回路を構成するとき、素子領域を区画、あるいは規定するために設ける素子分離膜は、半導体装置に不可欠な要素である。素子分離領域の形成には従来、選択酸化膜が広く利用されてきた。選択酸化膜とは半導体基板上に形成する素子領域に対応した部位にシリコン窒化膜などの耐酸化性の薄膜を設け、熱酸化して部分的に酸化膜を形成する方法で得られる素子分離膜である。
この選択酸化膜にはシリコン酸化膜を採用しているため電気的、機械的信頼性が高く、且つ製造方法が簡便であるという利点がある。
【０００６】
さて、上記のようなメモリトランジスタ、アドレストランジスタ、および高耐圧トランジスタを組み合わせて混載する半導体装置において課題となるのが、素子分離膜で規定される素子分離領域と素子領域との境界で生じるリーク電流の発生である。
【０００７】
半導体装置に用いるＭＩＳ型トランジスタにおいて、アドレストランジスタに用いる例えば３５０ｎｍ以下のゲート幅に対応したゲート絶縁膜の膜厚は８ｎｍ程度であるが、メモリトランジスタや高耐圧トランジスタを混載する場合は、それぞれの用途に適したゲート絶縁膜を素子に応じて個別に設ける必要がある。
【０００８】
例えば、ＭＯＮＯＳ型のメモリトランジスタの場合は、半導体基板側から順に、トンネル膜の膜厚が２ｎｍ、電荷蓄積層窒化膜が１０ｎｍ、上層酸化膜厚が３ｎｍ程度の累積膜となる。
５Ｖ耐圧の高耐圧トランジスタならば、ゲート絶縁膜厚は２０ｎｍ、３０Ｖ耐圧の高耐圧トランジスタならば、ゲート絶縁膜厚は８０ｎｍとなり、いずれも同一基板上に複数の種類のゲート絶縁膜が存在する形態となる。
【０００９】
これら複数のゲート絶縁膜を形成するためには、混載する素子ごとにゲート絶縁膜を順番に形成する。例えば、メモリトランジスタとアドレストランジスタを混載する場合には、メモリトランジスタ用の第１のゲート絶縁膜を形成したあと、アドレストランジスタ用の第２のゲート絶縁膜を形成する。
【００１０】
具体的には、メモリトランジスタとアドレストランジスタとを設ける素子領域を形成し、その上部全面に第１のゲート絶縁膜を形成する。その後、メモリトランジスタ領域の上部の第１の絶縁膜をエッチングしないようにし、さらにアドレストランジスタ領域上の第１のゲート絶縁膜をエッチングして除去し、このエッチングした領域上に熱酸化膜等の絶縁膜を設け、これを第２のゲート絶縁膜とする。
【００１１】
このとき、素子分離膜も同時にエッチングされて後退し、素子領域の傾斜部が拡張して素子分離膜端の下面が露出し、素子領域が凸形状となる。この露出した端部にゲート絶縁膜またはゲート電極が接触すると、メモリトランジスタ領域、あるいはアドレストランジスタ領域のリークが増大するのである。
このようなリークの問題を回避するため、様々な対策が提案されている（例えば、特許文献１参照。）。
【００１２】
特許文献１に示した従来技術について説明する。図１１は特許文献１に示した従来技術のＭＩＳ型トランジスタの断面図である。なお、この図は主旨を逸脱しないようにしつつ説明しやすいように書き直したものである。また、同じ機能を有するものについては同じ番号を付与している。
【００１３】
図１１において、１０は半導体基板、３１は浅溝素子分離膜、３３は第１の絶縁膜、３４は第２の絶縁膜、３５は第１の絶縁膜と第２の絶縁膜との境界、３７はゲート電極である。３８はソース領域、３９はドレイン領域である。図１１に示した図は、異なる絶縁膜が素子分離膜の端部に形成されている様子を示している。
なお、第１の絶縁膜３３側が高耐圧トランジスタ領域、第２の絶縁膜３４側がロジックトランジスタ領域である。
【００１４】
半導体基板１０の表面にはトレンチ分離法を用いた浅溝素子分離膜３１を備え、半導体基板１０の素子領域には厚いゲート絶縁膜を有する高耐圧トランジスタを構成する第１の絶縁膜３３、およびロジックトランジスタを構成する第２の絶縁膜３４を設けている。
さらに、第１の絶縁膜３３および第２の絶縁膜３４の上面にゲート電極３７を備え、第１の絶縁膜３３と第２の絶縁膜３４との境界３５は、ロジックトランジスタ領域の内部に設けられている。
【００１５】
このような構造を有する特許文献１に示した従来技術は、同一の素子領域中に異なるゲート絶縁膜を有するＭＩＳ型トランジスタ素子を混載しても、高耐圧トランジスタ領域のゲートリーク電流の発生を防止することができるという特徴がある。
【００１６】
【特許文献１】特開２０００−２００８３６号公報（第１０項、第７図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
特許文献１に示した従来技術は、第２の絶縁膜３４を設ける場合に、第１の絶縁膜３３
と第２の絶縁膜３４との境界３５が後退し、ロジックトランジスタ領域の接合リーク電流発生を防止できず、かつメモリトランジスタを混載できないという問題が発生することがわかった。
【００１８】
さらに、第１の絶縁膜３３と第２の絶縁膜３４との境界３５の段差により、ロジックトランジスタ領域のゲート材料のエッチング残りが生じ、ロジックトランジスタ領域のゲートリーク電流を防止できないという問題も発生することがわかった。
【００１９】
ところで、半導体基板に絶縁膜を形成する場合、この絶縁膜の電気特性を安定化するため、半導体基板は洗浄工程を行う。洗浄工程は、例えばフッ酸、硫酸、塩酸等の水溶液を用い半導体表面を清浄化する工程である。
【００２０】
特許文献１に示した従来技術のゲート絶縁膜に、一般的なシリコン酸化膜を用いるとする。そのとき、自然酸化膜の除去の目的で上述の洗浄工程（フッ酸水溶液の使用）を行うと、シリコン酸化膜はフッ酸水溶液に可溶であり、自然酸化膜が除去されるとともに境界３５が後退し、浅溝素子分離膜３１の端部の膜減りが発生してしまう。
【００２１】
つまり、特許文献１に示した従来技術は、ゲート電極３７を設ける時の高耐圧トランジスタ領域のゲート材料のエッチング残りを防止できるが、浅溝素子分離膜３１の端部の膜減りが発生素子領域の傾斜部が拡張して素子分離膜端の下面が露出し、素子領域が凸形状となる。この露出した端部にゲート絶縁膜またはゲート電極が接触すると、ロジックトランジスタ領域のリークが増大するのである。
【００２２】
また、メモリトランジスタを混載するような場合には、このフッ酸水溶液によりメモリ絶縁膜がエッチングされ、メモリ素子としての動作不良を発生させるのである。
【００２３】
さらにロジックトランジスタ領域では、境界３５の段差により、ゲート材料をエッチングする場合にエッチング残りが発生するため、ゲートリーク電流が発生し、半導体装置の電気特性が悪化するといった問題も生ずるのである。
【００２４】
本発明は、上述のような課題を解決するためになされたものであって、メモリトランジスタ、ロジックトランジスタ、または高耐圧トランジスタを混載する半導体装置において、トランジスタのリークを防止する半導体装置を提供するものである。
【課題を解決するための手段】
【００２５】
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。
【００２６】
半導体基板の表面に選択的に素子領域を設け、素子領域の周囲に傾斜部を有して素子領域を取り囲むように半導体基板の表面に素子分離膜を設け、
素子領域に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを設ける半導体装置において、
傾斜部の上部に、第１のＭＩＳ型トランジスタを構成する第１のゲート絶縁膜または前記第２のＭＩＳ型トランジスタを構成する第２のゲート絶縁膜を設けることを特徴とする。
【００２７】
第１のゲート絶縁膜または第２のゲート絶縁膜は、それぞれのＭＩＳ型トランジスタを構成するチャネル領域の上部と傾斜部の上部とで、その膜厚が異なることを特徴とする。
【００２８】
それぞれのＭＩＳ型トランジスタを構成するソース領域またはドレイン領域の上部に第１のゲート絶縁膜または第２のゲート絶縁膜を設けることを特徴とする。
【００２９】
それぞれの第１のＭＩＳ型トランジスタを構成するゲート電極同士が対向するようにそれぞれのＭＩＳ型トランジスタを配置し、ゲート電極同士に挟まれる領域を共通領域とし、共通領域を、それぞれのＭＩＳ型トランジスタのソース領域またはドレイン領域とすることを特徴とする。
【００３０】
共通領域の上部に、第１のゲート絶縁膜と第２のゲート絶縁膜との境界を設けることを特徴とする。
【００３１】
第１のＭＩＳ型トランジスタは、メモリトランジスタであり、第１のゲート絶縁膜は、電荷を蓄積する役割を有する絶縁膜を含む複数の絶縁膜を積層する積層膜であり、
第２のＭＩＳ型トランジスタは、第１のＭＩＳ型トランジスタを制御するアドレストランジスタであり、第２のゲート絶縁膜は、単層膜であることを特徴とする。
【発明の効果】
【００３２】
本発明の半導体装置は、素子領域の周囲の素子分離膜の傾斜部の上部に、ＭＩＳ型トランジスタを構成する第１のゲート絶縁膜または第２のゲート絶縁膜を設けている。これにより、動作機能の異なるＭＩＳ型トランジスタを混載するような場合でも、製造過程での素子領域の周囲の傾斜部の膜減りを抑えることができる。
よって、素子領域端部の拡張および露出を抑制することができ、ロジックトランジスタのリークを防止することができる。
また、ロジックトランジスタの電気特性が安定化することで、半導体装置の歩留りも向上する。
【発明を実施するための最良の形態】
【００３３】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、メモリトランジスタとそれを制御するアドレストランジスタとを混載する場合を例にして説明する。
アドレストランジスタとしてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用い、メモリトランジスタとしてＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリトランジスタとを用いる例で説明する。なお、ＭＯＳ型トランジスタは、ゲート絶縁膜に酸化膜を用いるＭＩＳ型トランジスタである。
そして、それぞれのトランジスタを構成するゲート電極同士が対向するように配置し、それぞれのゲート電極同士に挟まれる領域を共通領域とし、そこをソース領域とする構成を例にして説明する。
【００３４】
また、その構造は、シリコン半導体基板にウエルを用いずに素子領域を設け、選択酸化法によって素子分離膜を形成し、イオン注入法によって拡散層を形成した場合を例に説明する。各図の説明において同じ機能を有するものには同じ番号を付与している。
【実施例１】
【００３５】
［本発明の第１の実施形態の構造の説明：図１］
図１を用いて本発明の半導体装置の第１の実施形態の構造を説明する。
図１（ａ）は、本発明の半導体装置の平面図である。また、図１（ｂ）は、図１（ａ）に示す切断線Ａ−Ａ´での端面図である。  図１において、１０は半導体基板、１１は素子分離膜である。９はメモリトランジスタとアドレストランジスタとを設ける素子領域である。３は第１のゲート絶縁膜、４は第２のゲート絶縁膜である。７は第１のゲート電極、８は第２のゲート電極である。２２は共通領域であって、ソース領域である。２１ａ，２１ｂはドレイン領域である。２３は素子分離膜の傾斜部である。
【００３６】
７０は第１のＭＩＳ型トランジスタであって、ＭＯＮＯＳ型メモリトランジスタである。８０は第２のＭＩＳ型トランジスタであって、ＭＯＳ型アドレストランジスタである。
ＭＯＮＯＳ型メモリトランジスタ７０は、第１のゲート絶縁膜３，第１のゲート電極７，ドレイン領域２１ａ，ソース領域２２で構成している。
ＭＯＳ型アドレストランジスタ８０は、第２のゲート絶縁膜４，第２のゲート電極８，ドレイン領域２１ｂ，ソース領域２２で構成している。これら双方のトランジスタは、ソース領域２２を共通にしている。なお、それぞれのゲート電極の下部の半導体基板１０がチャネル領域となる。
【００３７】
ＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート電極７とＭＯＳ型アドレストランジスタ８０の第２のゲート電極８とは、そのゲート長方向を対向するとともに平行して設けている。これら２つのゲート電極に挟まれた部分がソース領域２２である。
【００３８】
本発明の半導体装置は、図１に示すように、半導体基板１０上に選択酸化法を用いた素子分離膜１１を設ける。素子分離膜１１を設けていない領域が素子領域９となる。この素子領域９と素子分離膜１１との境界部分、いわゆるバーズビークの上部を傾斜部２３としている。そして、その傾斜部２３の上部に第１のゲート絶縁膜３を備えている。
【００３９】
本発明の半導体装置は、傾斜部２３の上部に第１のゲート絶縁膜３を設けることにより、その製造工程において、エッチング工程による傾斜部２３の後退を防止することができる。
これにより素子領域９の端部が凸形状となる、あるいは素子領域９の端部が露出することはなく、第１のゲート絶縁膜３や第１のゲート電極７、または第２ゲート絶縁膜４や第２のゲート電極８が露出部と接触することはなく、素子領域９からのリーク電流は発生しないのである。
【００４０】
図１（ａ）に示すように、ＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート絶縁膜３は、そのチャネル領域より一回り大きく設けている。すなわち、第１のゲート絶縁膜３は、第１のゲート電極７のゲート長方向（チャネル幅方向ともいう）の端部を素子分離膜１１の上部を覆う位置まで延長しており、そのゲート幅方向（チャネル長方向ともいう）の端部を第１のゲート電極７の端部よりソース領域２２およびドレイン領域２１ａ方向にそれぞれ延長して設けている。そして、すでに説明したように、第１のゲート絶縁膜３は、チャネル幅方向では傾斜部２３の上部にも設けている。
このような構成とすることによって、第１のゲート電極７が素子領域９と接することはないため、リーク電流の発生はない。
【００４１】
さらに、チャネル長方向においては、第１のゲート絶縁膜３と第１のゲート電極７との重ね合わせの余裕度が向上し、合わせずれによるゲートリーク電流も防止することができる。
【００４２】
以上説明した例では、傾斜部２３の上部にＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート絶縁膜３を設ける構成を説明したが、この第１のゲート絶縁膜３の代わりにＭＯＳ型アドレストランジスタ８０の第２のゲート絶縁膜４を用いてもよい。
【実施例２】
【００４３】
［本発明の第２の実施形態の構造の説明：図２］
次に、図２を用いて本発明の半導体装置の第２の実施形態の構造を説明する。
図２（ａ）は、本発明の半導体装置の平面図である。また、図２（ｂ）は、図２（ａ）に示す切断線Ｂ−Ｂ´での端面図である。すでに説明した同一の構成には同一の番号を付
与している。
【００４４】
図２に示す構成と図１に示す構成との違いは、ソース領域とドレイン領域と傾斜部２３との上部の構造である。
【００４５】
すなわち、図２に示すＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート絶縁膜３は、その形状がゲート長方向とゲート幅方向とにそれぞれ延長しており、図１に示す構成と同一であるが、ドレイン領域２１ａ，２１ｂと共通領域であるソース領域２２との上部に第２のゲート絶縁膜４を設けている。また、この第２のゲート絶縁膜４を傾斜部２３の上部にも設けている。
【００４６】
図２（ａ）に示すように、第１のゲート絶縁膜３と第２のゲート絶縁膜４とは、ソース領域２２の上部およびドレイン領域２１ａの上部でその境界がある。
また、図２（ｂ）に示すように、ＭＯＳ型アドレストランジスタ８０の領域の傾斜部２３の上部に設ける第２のゲート絶縁膜４とドレイン領域２１ａの上部に設ける第２のゲート絶縁膜４とは、境目がなく一体に形成している。
【００４７】
本発明の第２の実施形態では、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚は、同一とした例で説明している。これにより、図２（ｂ）に示すように、素子領域９の双方のゲート絶縁膜は、段差がない。
【００４８】
本発明の第２の実施形態の半導体装置は、傾斜部２３の上部に第２のゲート絶縁膜４を設けることにより、その製造工程において、第１の実施形態と同様に、エッチング工程による傾斜部２３の後退を防止することができ、素子領域９からのリーク電流は発生しないのである。
【００４９】
さらに、図２に例示した構成のように、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚を同一とすることで、その境界の段差が緩和され、第１のゲート電極７および第２のゲート電極８をエッチングする際のエッチング残りを抑制できるのである。
【実施例３】
【００５０】
［本発明の第３の実施形態の構造の説明：図３］
次に、図３を用いて本発明の半導体装置の第３の実施形態の構造を説明する。
図３（ａ）は、本発明の半導体装置の平面図である。また、図３（ｂ）は、図３（ａ）に示す切断線Ｃ−Ｃ´での端面図である。すでに説明した同一の構成には同一の番号を付与している。
【００５１】
図３に示す構成と図１，図２に示す構成との違いは、ソース領域とドレイン領域と傾斜部２３との上部の構造であって、図３に示す構成は、いわば図１，図２に示す構成を合わせたような構成となっている。
【００５２】
すなわち、図３に示すＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート絶縁膜３は、その形状がゲート長方向とゲート幅方向とにそれぞれ延長しており、図１，図２に示す構成と同一である。そして、ドレイン領域２１ａ，２１ｂと共通領域であるソース領域２２との上部に第２のゲート絶縁膜４を設けており、図２に示す構成と同一である。さらに、第１のゲート絶縁膜３を傾斜部２３の上部にも設けており、図１に示す構成と同一である。
【００５３】
図３（ａ）に示すように、第１のゲート絶縁膜３と第２のゲート絶縁膜４とは、ソース領域２２の上部およびドレイン領域２１ａの上部でその境界がある。
【００５４】
本発明の第３の実施形態では、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚は、同一とした例で説明している。これにより、図３（ｂ）に示すように、素子領域９の双方のゲート絶縁膜は、段差がない。
【００５５】
本発明の第３の実施形態の半導体装置の効果は、すでに説明した第１の実施形態と第２の実施形態と同様に、傾斜部２３の上部に設けた第１のゲート絶縁膜３により、その製造工程において、傾斜部２３の後退を防止することができる。さらに、図３に例示した構成のように、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚を同一とすることで、その境界の段差が緩和され、第１のゲート電極７および第２のゲート電極８をエッチングする際のエッチング残りを抑制できる。
【実施例４】
【００５６】
［本発明の第４の実施形態の構造の説明：図４］
次に、図４を用いて本発明の半導体装置の第４の実施形態の構造を説明する。
図４（ａ）は、本発明の半導体装置の平面図である。また、図４（ｂ）は、図４（ａ）に示す切断線Ｄ−Ｄ´での端面図である。図４において、５は上部絶縁膜である。すでに説明した同一の構成には同一の番号を付与している。
【００５７】
上部絶縁膜５は、第１のゲート絶縁膜３および第２のゲート絶縁膜４とは異なる膜厚の絶縁膜である。図４に示す構成と図１，図２、図３に示す構成との違いは、傾斜部２３の上部に上部絶縁膜５を設ける構造であって、図４に示す構成は、いわば図３に示す構成のうち、傾斜部２３の上部に設ける第１のゲート絶縁膜３を上部絶縁膜５に変更した構成となっている。
【００５８】
すなわち、図４に示すＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート絶縁膜３は、その形状がゲート長方向とゲート幅方向とにそれぞれ延長しており、図１，図２、図３に示す構成と同一である。そして、ドレイン領域２１ａ，２１ｂと共通領域であるソース領域２２との上部に第２のゲート絶縁膜４を設けており、図２，図３に示す構成と同一である。しかし、上部絶縁膜５を傾斜部２３の上部に設けている。
【００５９】
図４（ａ）に示すように、第１のゲート絶縁膜３と第２のゲート絶縁膜４とは、ソース領域２２の上部およびドレイン領域２１ａの上部でその境界がある。
【００６０】
本発明の第４の実施形態では、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚は、同一とした例で説明している。これにより、図４（ｂ）に示すように、素子領域９の双方のゲート絶縁膜は、段差がない。  
【００６１】
本発明の第４の実施形態の半導体装置の効果は、すでに説明した第１〜第３の実施形態と同様に、傾斜部２３の上部に設けた上部絶縁膜５により、その製造工程において、傾斜部２３の後退を防止することができる。さらに、図４に例示した構成のように、第１のゲート絶縁膜３と第２のゲート絶縁膜４との膜厚を同一とすることで、その境界の段差が緩和され、第１のゲート電極７および第２のゲート電極８をエッチングする際のエッチング残りを抑制できる。
【００６２】
上部絶縁膜５の膜厚は、第１のゲート絶縁膜３や第２のゲート絶縁膜４と異なるが、その膜厚は自由に選択することができる。また、他の構成と兼用することができる。例えば、以下のような場合である。
【００６３】
本発明の半導体装置には、図４に示す素子領域９の他にも素子領域を設ける場合がある
。例えば、その素子領域に高耐圧のＭＩＳ型トランジスタを設ける場合である。そのようなとき、この高耐圧トランジスタを構成するゲート絶縁膜を上部絶縁膜５とすることができる。このようにすることで、別途上部絶縁膜５を設ける必要はなくなる。
その際は、第１のゲート絶縁膜３や第２のゲート絶縁膜４に比べ、上部絶縁膜５の膜厚は、厚くなる。
【００６４】
また、他の素子領域に、例えば、微細化したＭＩＳ型トランジスタを設ける場合がある。このような微細化したトランジスタは、低電圧動作を要求されるようなアナログスイッチング素子であって、低耐圧トランジスタ構造を有する。そのようなとき、この低耐圧トランジスタを構成するゲート絶縁膜を上部絶縁膜５とすることができる。このようにすることで、別途上部絶縁膜５を設ける必要はなくなる。
その際は、第１のゲート絶縁膜３や第２のゲート絶縁膜４に比べ、上部絶縁膜５の膜厚は、薄くなる。
【００６５】
さらに、半導体装置の製造途中に設ける膜を用いることができる。例えば、半導体装置の素子領域を清浄化する目的で設ける犠牲酸化膜である。この犠牲酸化膜を傾斜部２３の上部に残すように加工すればよいのである。
【００６６】
［製造方法の説明１：図５〜図９］
次に、図５から図９を用いて本発明の半導体装置の製造方法を説明する。
本発明の半導体装置は、特に限定するものではないが、次に示す製造方法によって製造することができる。この製造方法の説明にあっては、図１に示す本発明の第１の実施形態の構造を例にして説明する。図５から図９は、図１（ｂ）と同一の端面の様子を示すものである。なお、実際のＭＩＳ型トランジスタの製造方法は複雑であるが、要点だけを説明する。
【００６７】
まず、素子分離工程を説明する。
図５に示すように、半導体基板１０中に周知の選択酸化法により、素子分離膜１１と傾斜部２３とを形成する。素子分離膜１１により絶縁分離された領域が、半導体装置の素子領域９となる。
【００６８】
選択酸化法とは、素子領域９に酸化されにくいシリコン窒化膜を選択的に形成し、その後、例えば、１０００℃の水蒸気雰囲気中で酸化することにより厚い素子分離膜１１を素子領域９を除く部分に形成する方法である。いわゆるフィールド絶縁膜の形成方法として知られている。つまり、素子領域９と素子分離膜１１との境界部分、いわゆるバーズビークの上部が傾斜部２３となる。
【００６９】
次に、図６を用いて第１の絶縁膜形成工程を説明する。
この工程は、第１のゲート絶縁膜３として３層の積層膜を形成するものであって、酸化膜であるトンネル絶縁膜と、窒化膜であるメモリ窒化膜と、酸化膜であるトップ絶縁膜とを形成する工程である。
順次説明する。温度が約９００℃の酸素（Ｏ２）と窒素（Ｎ２）との分圧雰囲気において、膜厚が約２ｎｍの酸化膜を半導体基板１０全面に形成する。これがトンネル絶縁膜になる。続いて温度が約７００℃の反応ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いた減圧ＣＶＤ法により、膜厚が約１２ｎｍのシリコン窒化膜を形成する。これがメモリ窒化膜となる。引き続き、温度が約９５０℃の水蒸気雰囲気において、膜厚が約４ｎｍの酸化膜を形成する。これがトップ絶縁膜となる。
【００７０】
トンネル絶縁膜は半導体基板１０の電荷をトンネリングさせ、メモリ窒化膜に電荷を注入する機能を有し、メモリ窒化膜はトンネリングした電荷をトラップする機能を有する。
トップ絶縁膜は、ＭＯＮＯＳ型メモリトランジスタ７０の第１のゲート電極７からの電荷の注入を防ぐ機能を有する。
【００７１】
次に、図７を用いて素子領域９の半導体基板１０の表面に上述の製造方法で形成した第１のゲート絶縁膜３を所定の形状に加工する工程を説明する。
素子領域９および傾斜部２３に所定の形状を有するレジストパターン４１を形成する。その後、このレジストパターン４１を用いて、第１のゲート絶縁膜３をエッチングする。エッチングガスに主として四フッ化炭素（ＣＦ４）を用いたドライエッチング法により、レジストパターンの下部のみに第１のゲート絶縁膜３を残す。その後、アッシングによりレジストパターン４１を除去する。
【００７２】
次に、図８を用いて第２のゲート絶縁膜形成工程を説明する。
図８に示すように、塩酸（ＨＣＬ）と過酸化水素（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）との混合液により表面を洗浄した後、温度が約９００℃のＯ２とＮ２との分圧雰囲気で酸化を行い、膜厚が約８ｎｍの第２のゲート絶縁膜４を全面に形成する。
【００７３】
第１のゲート絶縁膜３は、その内部に窒化膜を有しており、この窒化膜が酸化防止膜として機能するため、半導体基板１０の表面に第２のゲート絶縁膜４を設ける工程を経ても第１のゲート絶縁膜３の膜厚増加はほとんど発生しない。
また、本説明においては、半導体基板１０をＰ型シリコン半導体としているため、素子分離膜１１もシリコン酸化膜となっている。傾斜部２３の第２のゲート絶縁膜４の形成に伴って、素子分離膜１１の上部も酸化され、その膜厚も増えるが図示は省略する。
【００７４】
次に、図９を用いてゲート電極形成工程およびソース領域とドレイン領域との形成工程を説明する。
図９に示すように、反応ガスにモノシラン（ＳｉＨ４）を用いた温度が約６５０℃の減圧ＣＶＤ法により、第１のゲート電極７および第２のゲート電極８の構成材料である多結晶シリコンを３５０ｎｍの膜厚で堆積する。
次に、第１のゲート電極７および第２のゲート電極８を所定の形状を有するように図示しないレジストパターンを形成する。
【００７５】
特に第１のゲート電極７は、そのゲート幅方向（チャネル長方向ともいう）の端部をすでに説明した工程で形成している第１のゲート絶縁膜３より内側になるように形成する。
さらに、エッチングガスに主として塩素（Ｃｌ２）を用いたドライエッチングにより第１のゲート電極７を第１のゲート絶縁膜３の上部の所定の位置に形成すると同時に、第２のゲート電極８を第２のゲート絶縁膜４の上部の所定の位置に形成する。その後、アッシングにより図示しないレジストパターンを除去する。
【００７６】
引き続き、砒素（Ａｓ）をイオン注入エネルギー７０ＫｅＶ、ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入を行い、Ｎ型のソース領域２２とドレイン領域２１ａ，２１ｂとの元になる領域を形成する。
その後、温度が約９００℃のＮ２雰囲気でアニールし、ソース領域２２とドレイン領域２１ａ，２１ｂとを活性化することにより半導体装置が完成する。
【００７７】
［製造方法の説明２：図１０］
以上、説明した製造方法は、図１に示す本発明の第１の実施形態の構造を例にしているが、次に、図２に示す本発明の第２の実施形態の構造の製造方法も例示しておく。なお、図１０は、図２（ｂ）と同一の端面の様子を示すものである。また、既に説明した製造方法と異なる部分である、第２のゲート絶縁膜４の形成工程のみを説明する。
【００７８】
図１０は、第１のゲート絶縁膜３を素子領域９に形成した後、第２のゲート絶縁膜４を形成する工程を示す断面図である。
図１０に示すように、塩酸（ＨＣＬ）と過酸化水素（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）との混合液により表面を洗浄した後、温度が約９００℃のＯ２とＮ２との分圧雰囲気で酸化を行い、膜厚が約８ｎｍの第２のゲート絶縁膜４を全面に形成する。
第１の絶縁膜３は、その内部に窒化膜を有しており、この窒化膜が酸化防止膜として機能するため、半導体基板１０の表面に第２の絶縁膜４を設ける工程を経ても第１の絶縁膜３の膜厚増加はほとんど発生しない。
また、本説明においても、半導体基板１０をＰ型シリコン半導体としているため、素子分離膜１１もシリコン酸化膜となっている。傾斜部２３の第２のゲート絶縁膜４の形成に伴って、素子分離膜１１の上部も酸化され、その膜厚も増えるが図示は省略する。
【００７９】
傾斜部２３の上部に第２のゲート絶縁膜４を形成する半導体装置の製造方法は、傾斜部２３の上部に絶縁膜を残すためのエッチング工程が不要であり、第２のゲート絶縁膜４と第２のゲート電極８の重ね合わせの余裕度が向上し、合わせずれによるゲートリーク電流も防止することができる。
【００８０】
以上、説明した製造方法は、一例であって、これに限定するものではない。また、説明を省略した本発明の第３の実施形態および第４の実施形態の製造方法も、説明した製造方法を応用することで、これらの実施形態の構成を実現することができる。
【００８１】
第３の実施形態は、ドレイン領域２１ａ，２１ｂとソース領域２２との上部に第２のゲート絶縁膜４を設けている。これは、第２のゲート絶縁膜４を所定の領域に対して選択的に設けるものであるから、すでに説明したように成膜とエッチング除去とを用いる製造方法で簡単に形成することができる。
第４の実施形態は、傾斜部２３の上部に第１のゲート絶縁膜３と第２のゲート絶縁膜４とは異なる絶縁膜を形成するものである。この上部絶縁膜５は、膜厚を自由に選択することができる。この実施形態においても、第３の実施形態と同様に、成膜とエッチング除去とを用いる製造方法で簡単に形成することができる。
【産業上の利用可能性】
【００８２】
本発明の半導体装置は、異なる素子構造のトランジスタを混載してもリーク電流が発生しない。したがって、高い信頼性が要求される電子機器に搭載する半導体装置に好適である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態の半導体装置の構造を説明する平面図および断面図である。
【図２】本発明の第２の実施形態の半導体装置の構造を説明する平面図および断面図である。
【図３】本発明の第３の実施形態の半導体装置の構造を説明する平面図および断面図である。
【図４】本発明の第４の実施形態の半導体装置の構造を説明する平面図および断面図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図であって、素子領域を形成する工程を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図であって、第１のゲート絶縁膜を形成する工程を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明するための断面図であって、第１のゲート絶縁膜のエッチング工程を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明するための断面図であって、第２のゲート絶縁膜を形成する工程を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明するための断面図であって、第１ゲート電極と第２のゲート電極を形成する工程を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明するための断面図であって、第２のゲート絶縁膜を傾斜部に形成する工程を説明する断面図である。
【図１１】特許文献１に示した従来技術を説明するための断面図である。
【符号の説明】
【００８４】
３  第１のゲート絶縁膜
４  第２のゲート絶縁膜
５  上部絶縁膜
７  第１のゲート電極
８  第２のゲート電極
９  素子領域
１０  半導体基板
１１  素子分離膜
２１ａ、２１ｂ  ドレイン領域
２２  ソース領域
２３  傾斜部
７０  ＭＯＮＯＳ型メモリトランジスタ
８０  ＭＯＳ型アドレストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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