(57)【要約】【課題】メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制し、読み出しマージンを大きくすること。【解決手段】本発明は、半導体基板１０上に設けられた絶縁膜からなる電荷蓄積層１４を有し、行列状に配置された複数のメモリセル２６と、行列状に配置された複数のメモリセルのうち同一行に配置された複数のメモリセルそれぞれに同一のワードライン２０が接続されるように、電荷蓄積層上に設けられた複数のワードラインと、複数のメモリセルの中から選択した選択メモリセルＳからのデータの読み出しにおいて、複数のワードラインのうち選択メモリセルに接続する選択ワードラインＷＬ２に電圧を印加し、且つ、選択ワードラインに印加した電圧に対して逆符号の電圧を、選択ワードラインの両隣に配置された非選択ワードラインＷＬ１およびＷＬ３に印加する印加部２８と、を具備する半導体装置である。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁膜からなる電荷蓄積層を有し、行列状に配置された複数のメモリセルと、
前記行列状に配置された複数のメモリセルのうち同一行に配置された複数のメモリセルそれぞれに同一のワードラインが接続するように、前記電荷蓄積上に設けられた複数の前記ワードラインと、
前記複数のメモリセルの中から選択した選択メモリセルからのデータの読み出しにおいて、前記複数のワードラインのうち前記選択メモリセルに接続する選択ワードラインに電圧を印加し、且つ、前記選択ワードラインに印加した電圧に対して逆符号の電圧を、前記選択ワードラインの両隣に配置された非選択ワードラインに印加する印加部と、を具備することを特徴とする半導体装置。
【請求項２】
前記印加部は前記選択ワードラインに電圧を印加している間、前記非選択ワードラインに電圧を印加し続けていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記選択ワードラインと前記非選択ワードラインとは同一の前記電荷蓄積層上に設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電荷蓄積層は窒化シリコン膜からなることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記電荷蓄積層はホットエレクトロン効果により電子が蓄積されることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記行列状に配置された複数のメモリセルのうち同一列に配置された複数のメモリセルそれぞれに同一のビットラインが接続するように、前記半導体基板内に前記複数のワードラインに交差して設けられた複数の前記ビットラインを具備することを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
半導体基板上に設けられた絶縁膜からなる電荷蓄積層を有し、行列状に配置された複数のメモリセルと、前記行列状に配置された複数のメモリセルのうち同一行に配置された複数のメモリセルそれぞれに同一のワードラインが接続するように、前記電荷蓄積層上に設けられた複数のワードラインと、を具備する半導体装置の制御方法であって、
前記複数のメモリセルの中から選択した選択メモリセルからのデータの読み出しにおいて、前記複数のワードラインのうち前記選択メモリセルに接続する選択ワードラインに電圧を印加するステップと、
前記選択ワードラインに印加した電圧に対して逆符号の電圧を、前記選択ワードラインの両隣に配置された非選択ワードラインに印加するステップと、を具備することを特徴とする半導体装置の制御方法。
【請求項８】
前記選択ワードラインに電圧を印加するステップが行なわれている間、前記選択ワードラインに印加した電圧に対して逆符号の電圧を前記非選択ワードラインに印加するステップが行なわれていることを特徴とする請求項７記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその制御方法に関し、より詳細には、不揮発性メモリセルを有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、データの書き換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層に電荷を蓄積させることによりデータを記憶する。電荷蓄積層としてフローティングゲートを用いるフローティングゲート型フラッシュメモリと窒化シリコン膜からなるトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリとがある。ＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）がある。
【０００３】
図１（ａ）は従来例に係るフラッシュメモリの素子構造を示す上視図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図であり、図１（ｃ）は図１（ａ）のＢ−Ｂ間の断面図である。なお、図１（ａ）において、ＯＮＯ膜１８を透視して図示をしている。図１（ａ）から図１（ｃ）を参照に、Ｐ型シリコン基板（もしくはＰ型領域を有する半導体基板）である半導体基板１０上に酸化シリコン膜からなるトンネル酸化膜１２、絶縁膜である窒化シリコン膜からなる電荷蓄積層１４および酸化シリコン膜からなるトップ酸化膜１６が設けられている。これにより、半導体基板１０上にＯＮＯ膜１８が形成される。ＯＮＯ膜１８上にポリシリコン膜からなり、ゲートを兼ねる複数のワードライン２０が延伸して設けられている。半導体基板１０内にＮ型拡散領域であり、ソースとドレインとを兼ねる複数のビットライン２２がワードライン２０に交差して延伸するように設けられている。
【０００４】
図１（ａ）および図１（ｂ）を用いて、メモリセルへのデータの書き込みを説明する。例えばビットライン２２（ＢＬ１）をソース、ビットライン２２（ＢＬ２）をドレインとし、ビットライン２２間（ＢＬ１とＢＬ２間）に高電圧を印加する。ワードライン２０（ＷＬ２）には正電圧を印加する。ホットエレクトロン効果により、電子は電荷蓄積層１４に注入され、電荷蓄積領域Ｃ１に電子（電荷）を蓄積させることができる。また、ソースとドレインとを入れ替えることにより、電荷蓄積領域Ｃ２に電子（電荷）を蓄積させることができる。
【０００５】
メモリセルからのデータの読み出しは、電荷蓄積領域に蓄積された電荷によりメモリセルを構成するトランジスタの閾値電圧が高くなる。この閾値電圧を電流により測定することにより、メモリセルに書き込まれたデータを読み出すことができる。
【０００６】
特許文献１には、メモリセルを複数有するメモリセルアレイからのデータの読み出しにおいて、選択したメモリセルのデータのみを読み出すために、ビットラインを介して選択メモリセルに接続される全ての非選択メモリセルのワードラインに負電圧を印加する技術が開示されている。特許文献２には、ＭＯＮＯＳ型フラッシュメモリのデータの読み出しにおいて、リードディスターブ特性を改善するために、データを読み出さないメモリセルのワードラインに正の電圧を印加する技術が開示されている。
【特許文献１】特開平９−１０２１９９号公報
【特許文献２】特開平１１−３３０２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来例によれば、同一の電荷蓄積層１４上に複数のワードライン２０（例えばＷＬ１からＷＬ３）が設けられている。このため、データの書き込みにおいて、図１（ａ）および図１（ｃ）に示すように、ワードライン２０（ＷＬ２）直下のノーマルチャネル領域１７を電子が通過して電荷蓄積領域Ｃ１に電荷が蓄積されるのみならず、拡大チャネル領域１９を電子が通過（このような電流をフリンジ電流という）してワードライン２０（ＷＬ２）近傍の電荷蓄積領域Ｄにも電荷が蓄積される。電荷蓄積層１４は絶縁膜からなるため、電荷蓄積領域Ｃ１および電荷蓄積領域Ｄに蓄積された電子（電荷）はその場に留まる。
【０００８】
拡大チャネル領域１９の電荷密度はノーマルチャネル領域１７の電荷密度に比べて小さい。このため、フリンジ電流はノーマルチャネル領域１７を流れる電流に比べ流れやすい。よって、メモリセルからのデータの読み出しにおいて、電荷蓄積領域に蓄積された電荷によりトランジスタの閾値電圧が高くなるため、本来電流が流れない場合でも、フリンジ電流によると電流が流れてしまう。このため、トランジスタの実効的な閾値電圧が低下する。つまり、データを読み出す際の読み出しマージンが小さくなる。特に、電荷蓄積領域Ｄに電荷が蓄積されると、フリンジ電流は発生しやすくなる。
【０００９】
本発明は、上記課題に鑑みなされたものであり、メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制することができ、読み出しマージンを大きくすることが可能な半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板上に設けられた絶縁膜からなる電荷蓄積層を有し、行列状に配置された複数のメモリセルと、前記行列状に配置された複数のメモリセルのうち同一行に配置された複数のメモリセルそれぞれに同一のワードラインが接続するように、前記電荷蓄積層上に設けられた複数の前記ワードラインと、前記複数のメモリセルの中から選択した選択メモリセルからのデータの読み出しにおいて、前記複数のワードラインのうち前記選択メモリセルに接続する選択ワードラインに電圧を印加し、且つ、前記選択ワードラインに印加した電圧に対して逆符号の電圧を、前記選択ワードラインの両隣に配置された非選択ワードラインに印加する印加部と、を具備することを特徴とする半導体装置である。本発明によれば、メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制することができ、実効的な閾値電圧の低下を抑制することができる。これにより、読み出しマージンを大きくすることができる。
【００１１】
上記構成において、前記印加部は前記選択ワードラインに電圧を印加している間、前記非選択ワードラインに電圧を印加し続けている構成とすることができる。この構成によれば、メモリセルからのデータの読み出しにおけるフリンジ電流の発生を抑制することができ、読み出しマージンを大きくすることができる。
【００１２】
上記構成において、前記選択ワードラインと前記非選択ワードラインとは同一の前記電荷蓄積層上に設けられている構成とすることができる。この構成によれば、選択ワードライン近傍の電荷蓄積層にも電荷が蓄積されるためフリンジ電流が発生しやすくなる。このため、フリンジ電流の発生を抑制させる本発明の効果がより大きくなる。
【００１３】
上記構成において、前記電荷蓄積層は窒化シリコン膜からなる構成とすることができる。また、上記構成において、前記電荷蓄積層はホットエレクトロン効果により電子が蓄積される構成とすることができる。これらの構成によれば、選択ワードライン近傍の電荷蓄積層にも電荷が蓄積されるためフリンジ電流が発生しやすくなる。このため、フリンジ電流の発生を抑制させる本発明の効果がより大きくなる。
【００１４】
上記構成において、前記行列状に配置された複数のメモリセルのうち同一列に配置された複数のメモリセルそれぞれに同一のビットラインが接続するように、前記半導体基板内に前記複数のワードラインに交差して設けられた複数の前記ビットラインを具備する構成とすることができる。
【００１５】
本発明は、半導体基板上に設けられた絶縁膜からなる電荷蓄積層を有し、行列状に配置された複数のメモリセルと、前記行列状に配置された複数のメモリセルのうち同一行に配置された複数のメモリセルそれぞれに同一のワードラインが接続するように、前記電荷蓄積層上に設けられた複数の前記ワードラインと、を具備する半導体装置の制御方法であって、前記複数のメモリセルの中から選択した選択メモリセルからのデータの読み出しにおいて、前記複数のワードラインのうち前記選択メモリセルに接続する選択ワードラインに電圧を印加するステップと、前記選択ワードラインに印加した電圧に対して逆符号の電圧を、前記選択ワードラインの両隣に配置された非選択ワードラインに印加するステップと、を具備することを特徴とする半導体装置の制御方法である。本発明によれば、メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制することができ、実効的な閾値電圧の低下を抑制することができる。これにより、読み出しマージンを大きくすることができる。
【００１６】
上記構成において、前記選択ワードラインに電圧を印加するステップが行なわれている間、前記選択ワードラインに印加した電圧に対して逆符号の電圧を前記非選択ワードラインに印加するステップが行なわれている構成とすることができる。この構成によれば、メモリセルからのデータの読み出しにおけるフリンジ電流の発生を抑制することができ、読み出しマージンを大きくすることができる。
【発明の効果】
【００１７】
本発明によれば、メモリセルからのデータの読み出しにおいて、フリンジ電流の発生を抑制することができ、実効的な閾値電圧の低下を抑制することができる。これにより、読み出しマージンを大きくすることが可能となる。
【発明を実施するための最良の形態】
【００１８】
まず、課題を明確にするために発明者が行なった実験（比較例）を説明する。図２は比較例に係るフラッシュメモリのブロック図である。図２を参照に、メモリセルアレイ２４には複数のメモリセル２６が行列状（マトリックス状）に配置されている。複数のメモリセル２６のうち同一行に配置された複数のメモリセル２６それぞれを構成する複数のトランジスタそれぞれのゲートは同一のワードライン２０に接続される。同一列に配置された複数のメモリセル２６それぞれを構成する複数のトランジスタそれぞれのソースおよびドレインは同一のビットライン２２に接続される。なお、比較例に係るフラッシュメモリの素子構造については従来例と同じであり、図１（ａ）から図１（ｃ）に示しているので、ここでは説明を省略する。
【００１９】
高電圧発生回路３４は制御回路３６の指示に基づき、データの書き込み、読み出し、消去を行なうための電圧を供給する。Ｘデコーダーである印加部２８はワードライン２０を選択し、高電圧発生回路３４から供給された電圧を印加する。Ｙデコーダー３０はＹセレクト回路３２にビットライン２２を選択させる。読み出し／書き込み回路３８は高電圧発生回路３４から供給された電圧を、Ｙセレクト回路３２を介してビットライン２２に印加し、入出力回路４０から入力されたデータを選択されたメモリセル２６（選択メモリセルＳ）に書き込む。また、選択メモリセルＳのデータを読み出し、入出力回路４０に出力する。入出力回路４０は読み出し／書き込み回路３８から入力されたデータを外部に出力し、外部から入力されたデータを読み出し／書き込み回路３８に出力する。
【００２０】
次に、図２における選択メモリセルＳにデータを書き込む場合および選択メモリセルＳからデータを読み出す場合に、印加部２８がワードライン２０に印加する通常用いられる電圧および読み出し／書き込み回路３８がビットライン２２に印加する通常用いられる電圧を表１に示す。なお、選択メモリセルＳに接続するワードライン２０を選択ワードラインＷＬ２とし、選択ワードラインＷＬ２の両隣に配置されたワードライン２０を非選択ワードラインＷＬ１および非選択ワードラインＷＬ３とする。選択メモリセルＳに接続するビットライン２２をそれぞれビットライン２２（ＢＬ１）およびビットライン２２（ＢＬ２）とする。
【表１】
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【００２１】
表１および図２を参照に、選択メモリセルＳにデータを書き込む場合、印加部２８は選択ワードラインＷＬ２に＋９．０［Ｖ］の電圧を印加し、非選択ワードラインＷＬ１およびＷＬ３はグランド（０［Ｖ］）に接続（あるいはオープン状態に）する。読み出し／書き込み回路３８はビットライン２２（ＢＬ２）に＋４．０［Ｖ］の電圧を印加し、ビットライン２２（ＢＬ１）はグランド（０［Ｖ］）に接続（あるいはオープン状態に）する。
【００２２】
次に、選択メモリセルＳからデータを読み出す場合、印加部２８は選択ワードラインＷＬ２に＋４．６［Ｖ］の電圧を印加し、非選択ワードラインＷＬ１およびＷＬ３はグランド（０［Ｖ］）に接続（あるいはオープン状態に）する。読み出し／書き込み回路３８はビットライン２２（ＢＬ１）に＋１．４［Ｖ］の電圧を印加し、ビットライン２２（ＢＬ２）はグランド（０［Ｖ］）に接続（あるいはオープン状態に）する。
【００２３】
図３は選択メモリセルＳからデータを読み出す場合における、半導体基板１０の各位置での電位の大きさを示している。図３を参照に、選択ワードラインＷＬ２直下の半導体基板１０の電位は、選択ワードラインＷＬ２に印加した電圧（＋４．６［Ｖ］）からＯＮＯ膜１８を介することで低下する電圧を差し引いた電位（＋Ｖｇ［Ｖ］）を有している。非選択ワードラインＷＬ１およびＷＬ３はグランド（０［Ｖ］）に接続されているため、非選択ワードラインＷＬ１およびＷＬ３直下の半導体基板１０の電位は、ほぼ０［Ｖ］である。ワードライン間領域４２（非選択ワードラインＷＬ１と選択ワードラインＷＬ２との間の領域および選択ワードラインＷＬ２と非選択ワードラインＷＬ３との間の領域）の半導体基板１０の電位は、緩やかな勾配の曲線により＋Ｖｇ［Ｖ］から０［Ｖ］に変化している。
【００２４】
比較例によれば、図１（ａ）から図１（ｃ）に示すように、選択ワードラインＷＬ２と非選択ワードラインＷＬ１およびＷＬ３とは同一の電荷蓄積層１４上に設けられている。このため、ワードライン間領域４２の半導体基板１０の電位は、選択ワードラインＷＬ２、非選択ワードラインＷＬ１およびＷＬ３に印加した電圧の影響を受ける。よって、図３に示すように、ワードライン間領域４２の半導体基板１０は、緩やかな勾配の曲線により＋Ｖｇ［Ｖ］から０［Ｖ］に変化する正の電位を有する。したがって、選択メモリセルＳを構成するトランジスタの閾値電圧＋Ｖｔ［Ｖ］における実効的なチャネル幅Ｗ１が、理論的なチャネル幅Ｗ２に比べて広がる。このため、図１（ａ）および図１（ｃ）に示すように、拡大チャネル領域１９を流れるフリンジ電流が増大する。このように、比較例ではフリンジ電流が増大するため、トランジスタの実効的な閾値電圧が低下し、データの読み出しマージンが小さくなる。
【００２５】
上記課題を解決するための実施例を以下に説明する。
【実施例１】
【００２６】
実施例１に係るフラッシュメモリのブロック図は比較例と同じであり、図２に示しているので説明を省略する。また、実施例１に係るフラッシュメモリの素子構造については従来例と同じであり、図１（ａ）から図１（ｃ）に示しているので説明を省略する。
【００２７】
図４は選択メモリセルＳからデータを読み出す際、印加部２８がワードライン２０に印加する電圧の制御を示すフローチャートである。表２は選択メモリセルＳからデータを読み出す際、印加部２８がワードライン２０に印加する電圧および読み出し／書き込み回路３８がビットライン２２に印加する電圧を示している。表２を参照に、印加部２８は選択ワードラインＷＬ２に＋４．６［Ｖ］の電圧を印加し、非選択ワードラインＷＬ１およびＷＬ３には−４．６［Ｖ］の電圧を印加する。読み出し／書き込み回路３８はビットライン２２（ＢＬ１）に＋１．４［Ｖ］の電圧を印加し、ビットライン２２（ＢＬ２）はグランド（０［Ｖ］）に接続（あるいはオープン状態に）する。
【表２】
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【００２８】
図４を参照に、印加部２８は非選択ワードラインＷＬ１およびＷＬ３に−４．６［Ｖ］の電圧を印加する（ステップＳ１０）。その後、選択ワードラインＷＬ２に＋４．６［Ｖ］の電圧を印加する（ステップＳ１２）。選択メモリセルＳからデータの読み出しが終了した後、選択ワードラインＷＬ２に印加していた＋４．６［Ｖ］の電圧を解除する（ステップＳ１４）。その後、非選択ワードラインＷＬ１およびＷＬ３に印加していた−４．６［Ｖ］の電圧を解除する（ステップＳ１６）。
【００２９】
図５は、選択メモリセルＳからデータを読み出す場合における、半導体基板１０の各位置での電位の大きさを示している。図５を参照に、選択ワードラインＷＬ２直下の半導体基板１０の電位は、選択ワードラインＷＬ２に印加した電圧（＋４．６［Ｖ］）からＯＮＯ膜１８を介することで低下する電圧を差し引いた電位（＋Ｖｇ［Ｖ］）を有している。非選択ワードラインＷＬ１およびＷＬ３直下の半導体基板１０の電位は、非選択ワードラインＷＬ１およびＷＬ３に印加した電圧（−４．６［Ｖ］）からＯＮＯ膜１８を介することで低下する電圧を差し引いた電位（−Ｖｇ’［Ｖ］）を有している。ワードライン間領域４２の半導体基板１０の電位は、急峻な勾配の曲線により＋Ｖｇ［Ｖ］から−Ｖｇ’［Ｖ］に変化している。
【００３０】
実施例１によれば、図１（ａ）から図１（ｃ）に示すように、比較例と同様、選択ワードラインＷＬ２と非選択ワードラインＷＬ１およびＷＬ３とは同一の電荷蓄積層１４上に設けられている。このため、ワードライン間領域４２の半導体基板１０の電位は、選択ワードラインＷＬ２、非選択ワードラインＷＬ１およびＷＬ３に印加した電圧の影響を受ける。また、表２に示すように、印加部２８は選択メモリセルＳに接続する選択ワードラインＷＬ２に＋４．６［Ｖ］の電圧を印加し、選択ワードラインＷＬ２の両隣に配置された非選択ワードラインＷＬ１およびＷＬ３に、選択ワードラインＷＬ２に印加した電圧と逆符号の電圧である−４．６［Ｖ］を印加する。これにより、図５に示すように、ワードライン間領域４２の半導体基板１０の電位は、急峻な勾配の曲線で＋Ｖｇ［Ｖ］から−Ｖｇ’［Ｖ］に変化する。このため、選択メモリセルＳを構成するトランジスタの閾値電圧＋Ｖｔ［Ｖ］における実効的なチャネル幅Ｗ１を比較例に比べて狭くすることができる。したがって、拡大チャネル領域１９を流れるフリンジ電流を比較例に比べて抑制することが可能となる。
【００３１】
次に、図６を用いて実施例１の効果を説明する。図６は選択メモリセルＳからデータを読み出す場合において、選択メモリセルＳを構成するトランジスタの閾値電圧について計算したシミュレーション結果である。また、図７を用いて図６のシミュレーション計算に使用した選択メモリセルＳおよび選択メモリセルＳの隣に配置された非選択メモリセルＭ（図２参照）について説明する。
【００３２】
図７を参照に、選択メモリセルＳのノーマリービット（ＮＢ）に対応する電荷蓄積領域ＮＢは電荷が蓄積された状態（プログラム状態）であり、コンプリメンタリービット（ＣＢ）に対応する電荷蓄積領域ＣＢは電荷が蓄積されていない状態（消去状態）である。以下、電荷蓄積領域ＮＢをＮＢ（プログラム状態）と表し、電荷蓄積領域ＣＢをＣＢ（消去状態）と表す。選択ワードラインＷＬ２に正の電圧（例えば＋４．６［Ｖ］）を印加した状態で、ビットライン２２（ＢＬ１）をソース、ビットライン２２（ＢＬ２）をドレインに接続することで、ＮＢ（プログラム状態）からデータを読み出すことができる。また、ビットライン２２（ＢＬ１）をドレイン、ビットライン２２（ＢＬ２）をソースに接続することでＣＢ（消去状態）からデータを読み出すことができる。非選択メモリセルＭの２つの電荷蓄積領域（Ｃ３およびＣ４）の電荷状態については、表３に示す。なお、選択メモリセルＳに接続する選択ワードラインＷＬ２と、非選択メモリセルＭに接続する非選択ワードラインＷＬ１と、の間の距離は６０ｎｍである。
【００３３】
表３を参照に、電荷蓄積領域Ｃ３およびＣ４共に消去状態である状態をＥＥ状態とする。電荷蓄積領域Ｃ３は消去状態、電荷蓄積領域Ｃ４はプログラム状態である状態をＥＰ状態とする。電荷蓄積領域Ｃ３はプログラム状態、電荷蓄積領域Ｃ４は消去状態である状態をＰＥ状態とする。電荷蓄積領域Ｃ３およびＣ４共にプログラム状態である状態をＰＰ状態とする。
【表３】
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【００３４】
図６を参照に、横軸は非選択ワードラインＷＬ１に印加する電圧の大きさである。縦軸の左側目盛はＮＢ（プログラム状態）からデータを読み出す場合の閾値電圧（以下、ＮＢの閾値電圧）およびＣＢ（消去状態）からデータを読み出す場合の閾値電圧（以下、ＣＢの閾値電圧）の大きさであり、右側目盛は、ＮＢの閾値電圧とＣＢの閾値電圧との差である。図６の太実線は非選択メモリセルＭの各電荷状態（ＥＥ、ＥＰ、ＰＥ、ＰＰ各状態）において、ＮＢの閾値電圧を示している。細実線は非選択メモリセルＭの各電荷状態（ＥＥ、ＥＰ、ＰＥ、ＰＰ各状態）において、ＣＢの閾値電圧を示している。破線は非選択メモリセルＭの各電荷状態（ＥＥ、ＥＰ、ＰＥ、ＰＰ各状態）において、ＮＢの閾値電圧とＣＢの閾値電圧との差を示している。
【００３５】
図６によれば、非選択ワードラインＷＬ１に印加する電圧を小さく（絶対値を大きく）するほど、ＮＢの閾値電圧（太実線）およびＣＢの閾値電圧（細実線）は共に大きくなる。しかし、ＮＢの閾値電圧とＣＢの閾値電圧との差（破線）は小さくなる。一方で、ＮＢの閾値電圧（太実線）の分布およびＣＢの閾値電圧（細実線）の分布は共に小さくなる。
【００３６】
このＮＢの閾値電圧の分布およびＣＢの閾値電圧の分布に関して詳しく表した図を図８に示す。図８を参照に、横軸および縦軸の左側目盛は図６と同じである。縦軸の右側目盛は、ＥＰ、ＰＥおよびＰＰ各状態におけるＮＢの閾値電圧（およびＣＢの閾値電圧）と、ＥＥ状態におけるＮＢの閾値電圧（およびＣＢの閾値電圧）との差である。また、図８の太実線および細実線は図６と同じであり、太破線はＮＢの閾値電圧（ＥＰ、ＰＥ、ＰＰ）−ＮＢの閾値電圧（ＥＥ）を示しており、細破線はＣＢの閾値電圧（ＥＰ、ＰＥ、ＰＰ）−ＣＢの閾値電圧（ＥＥ）を示している。
【００３７】
図８によれば、非選択ワードラインＷＬ１に印加する電圧を小さく（絶対値を大きく）するほど、ＮＢの閾値電圧（ＥＰ、ＰＥ、ＰＰ）−ＮＢの閾値電圧（ＥＥ）とＣＢの閾値電圧（ＥＰ、ＰＥ、ＰＰ）−ＣＢの閾値電圧（ＥＥ）とが共に０に近づいている。つまり、選択メモリセルＳからデータを読み出す際に、非選択ワードラインＷＬ１に印加する電圧を小さく（絶対値を大きく）することで、選択メモリセルＳを構成するトランジスタの閾値電圧は、非選択メモリセルＭの電荷状態による影響を受け難くなっている。
【００３８】
したがって、図２に示すようなメモリセルアレイ２４からデータを読み出す際、行列状に配置された複数のメモリセル２６の中に、ランダムにプログラム状態および消去状態のメモリセル２６がある場合でも、メモリセルアレイ２４全体としてメモリセル２６を構成するトランジスタの閾値電圧の分布を小さくすることができる。つまり、読み出しマージンの分布も小さくすることができる。これにより、複数のメモリセル２６を有するメモリセルアレイ２４からデータを読み出す際の、読み出しマージンを大きくする効果が得られる。
【００３９】
実施例１において、選択メモリセルＳからデータを読み出す際の印加部２８がワードライン２０に印加する電圧の制御方法として、図４に示すように、印加部２８は非選択ワードラインＷＬ１およびＷＬ３に、選択ワードラインＷＬ２に印加する電圧と逆符号の電圧を印加する（ステップＳ１０）。その後、選択ワードラインＷＬ２に電圧を印加する（ステップＳ１２）。選択メモリセルＳからデータの読み出しが終了した後、選択ワードラインＷＬ２に印加していた電圧を解除する（ステップＳ１４）。その後、非選択ワードラインＷＬ１およびＷＬ３に印加していた電圧を解除する（ステップＳ１６）場合を示したがこれに限られない。印加部２８が選択ワードラインＷＬ２と非選択ワードラインＷＬ１およびＷＬ３とに、同時に電圧を印加する場合等、少なくとも、印加部２８は選択ワードラインＷＬ２に電圧を印加している間、非選択ワードラインＷＬ１およびＷＬ３に選択ワードラインＷＬ２に印加した電圧と逆符号の電圧を印加し続けている場合であればよい。この場合でも、図５に示すように、実効的なチャネル幅Ｗ１を狭くすることができ、フリンジ電流を抑制することが可能となる。
【００４０】
また、図１（ａ）および図１（ｃ）に示すように、電荷蓄積層１４は窒化シリコン膜からなる場合を示したがこれに限らず、その他の絶縁膜からなる場合でもよい。また、電荷蓄積層１４はホットエレクトロン効果により電子が蓄積される場合を示したがこれに限られない。しかしながら、電荷蓄積層１４が絶縁膜からなり、ホットエレクトロン効果により電荷蓄積層１４に電子を蓄積させる場合は、図１（ａ）および図１（ｃ）に示すように、電荷蓄積領域Ｃ１および電荷蓄積領域Ｄに電子（電荷）が蓄積され、且つ、電子（電荷）は電荷蓄積領域Ｃ１および電荷蓄積領域Ｄに留まる。よって、メモリセルからデータを読み出す際に、フリンジ電流が発生しやすくなる。このため、メモリセルからデータを読み出す際に、非選択ワードラインＷＬ１およびＷＬ３に選択ワードラインＷＬ２に印加した電圧と逆符号の電圧を印加することで、選択メモリセルを構成するトランジスタの閾値電圧における実効的なチャネル幅Ｗ１を狭くし、フリンジ電流の発生を抑制する本発明の効果が大きくなる。
【００４１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）は従来例に係るフラッシュメモリの素子構造の上視図であり、図１（ｂ）は図１（ａ）のＡ−Ａ間の断面図であり、図１（ｃ）は図１（ａ）のＢ−Ｂ間の断面図である。
【図２】図２は比較例に係るフラッシュメモリのブロック図である。
【図３】図３は比較例に係るフラッシュメモリのメモリセルからのデータの読み出しにおいて、半導体基板の電位分布を示す模式図である。
【図４】図４は実施例に係るフラッシュメモリのメモリセルからのデータの読み出しにおいて、ワードラインに印加する電圧の制御を示すフローチャートである。
【図５】図５は実施例に係るフラッシュメモリのメモリセルからのデータの読み出しにおいて、半導体基板の電位分布を示す模式図である。
【図６】図６は選択メモリセルからのデータの読み出しにおいて、選択メモリセルを構成するトランジスタの閾値電圧について計算したシミュレーション結果である。
【図７】図７は図６のシミュレーションの計算に用いた選択メモリセルおよび隣接する非選択メモリセルについて説明するための模式図である。
【図８】図８は図６のシミュレーション結果に関して、選択メモリセルを構成するトランジスタの閾値電圧の分布について明確に表した図である。
【符号の説明】
【００４３】
１０  半導体基板
１２  トンネル酸化膜
１４  電荷蓄積層
１６  トップ酸化膜
１７  ノーマルチャネル領域
１８  ＯＮＯ膜
１９  拡大チャネル領域
２０  ワードライン
２２  ビットライン
２４  メモリセルアレイ
２６  メモリセル
２８  印加部
３０  Ｙデコーダー
３２  Ｙセレクト回路
３４  高電圧発生回路
３６  制御回路
３８  読み出し／書き込み回路
４０  入出力回路
４２  ワードライン間領域
Ｓ  選択メモリセル
Ｍ  非選択メモリセル
ＷＬ１  非選択ワードライン
ＷＬ２  選択ワードライン
ＷＬ３  非選択ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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