(57)【要約】【課題】アクティブマトリクスディスプレイの画素設計を提供する。【解決手段】ディスプレイ画素配置が提供され、行電極金属層５８は、画素電極層６４と金属層５０間に位置して、列５０ａを規定する。このような方法で、画素電極６４と列ライン５０ａ間の遮蔽を提供し、これにより、画素電極が列ラインと重複しても、近接する画素間のキャパシタカップリングを減少させることができる。よって、特に、列間の電荷共有に用いられる場合、デジタルーアナログ転換のパフォーマンスを改善する。【選択図】図５
2009157364.tif 000002
【特許請求の範囲】
【請求項１】
行と列に配列されるディスプレイ画素アレイからなるディスプレイ装置であって、前記画素アレイは、
基板４３と、
前記基板上に位置し、列電極ライン５０ａを規定する列電極金属層５０と、
層の配列順序により、前記列電極金属層５０上に位置し、行電極ライン５８ａ、行型キャパシタライン６０、及び、列電極ライン５０ａの一部上に提供される列部分６２を規定する行電極金属層５８と、
層の配列順序により、前記行電極金属層５８上に位置し、前記行電極金属層の列部分６２に重複する画素電極を規定する画素電極層６４と、
から構成されることを特徴とするディスプレイ装置。
【請求項２】
前記列電極金属層５０は、各画素にゲート電極５０ｂも規定することを特徴とする請求項１に記載のディスプレイ装置。  
【請求項３】
前記行電極層５８は、各画素にソース電極領域５８ｃとドレイン電極領域５８ｄも規定することを特徴とする請求項１又は２に記載のディスプレイ装置。
【請求項４】
更に、TFTチャンネルを規定する半導体層５４を有することを特徴とする請求項１〜３のいずれかに記載のディスプレイ装置。
【請求項５】
前記半導体層５４は、画素ストレージキャパシタ電極を規定することを特徴とする請求項４に記載のディスプレイ装置。
【請求項６】
各画素は、
前記列ライン５０ａを前記ソース電極領域５８ｃに接続する接続部７０と、
前記ソース電極領域５８ｃを前記半導体層に接続する接続部７１と、
前記行ライン５８ａを前記ゲート電極５０ｂに接続する接続部７２と、
前記半導体層のドレイン領域と前記ドレイン電極領域５８ｄを接続する接続部７３と、
前記画素ストレージキャパシタ電極５４を前記行型キャパシタライン６０に接続する接続部７４と、
前記画素電極６４を前記ドレイン電極領域５８ｄに接続する接続部７５と、
から構成されることを特徴とする請求項１〜５に記載のディスプレイ装置。  
【請求項７】
前記半導体層５４はポリシリコンからなることを特徴とする請求項４、５、或いは、６に記載のディスプレイ装置。
【請求項８】
更に、
行選択パルスを順に画素の行に提供する行ドライバと、
画素駆動信号を画素の列に提供する列ドライバ回路と、
から構成されることを特徴とする請求項１〜７のいずれかに記載のディスプレイ装置。  
【請求項９】
前記行と列ドライバ回路は、前記画素アレイ基板４３に集積されることを特徴とする請求項８に記載のディスプレイ装置。
【請求項１０】
前記列ドライバ回路は、デジタルーアナログコンバータを含むことを特徴とする請求項８、或いは、９に記載のディスプレイ装置。
【請求項１１】
前記デジタルーアナログコンバータは、スイッチキャパシタ電荷共有コンバータを含むことを特徴とする請求項１０に記載のディスプレイ装置。
【請求項１２】
前記デジタルーアナログコンバータは、デジタル列駆動コンバータを含むことを特徴とする請求項１１に記載のディスプレイ装置。
【請求項１３】
前記画素電極に提供される信号により一部変調される液晶層を更に有することを特徴とする請求項１〜１２のいずれかに記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクスディスプレイの画素設計に関するものであって、特に、画素アレイ基板に集積される駆動回路を有するディスプレイに適する画素設計に関するものである。
【背景技術】
【０００２】
液晶ディスプレイの画素基板上での駆動回路の集積は、システムオンパネル（SOP）法として知られる。SOP液晶ディスプレイ（LCD）は、低温ポリシリコン（LTPS）で達成され、例えば、行ドライバ、及び、マルチプレクサ等の基本的な集積機能性（システムオンパネル集積の第一レベル、SOP１）から、その他の回路に及び（SOP２、システムオンパネル集積の第二レベル）、例えば、低充電圧から高い正回路レール電圧へのDC−DC変換のためのチャージポンプ回路、スイッチ電圧プロファイルを有するコモン電極Vcomを駆動する回路、デジタルーアナログコンバータ（DAC）に用いられるレジスタストリング、ソース（列）ドライバ等、である。
【０００３】
画素アレイのガラス基板上に、更に多くの基板を配置することにより、外部ドライバICのコストと複雑さが減少する。
【０００４】
LTPSは、アモルファスシリコンでは不可能な追加機能性を集積する機会を提供し、メモリ内蔵技術（Memory  in  Pixel、MIP）が一例である。モバイル消費市場は、例えば、３００dpiなど、ますます高解像度パネルに設計される趨勢にあり、輝度が４００cd／m2、色の深さ８ビットの１６７０万色、３００：１のコントラスト比、低電力になるにつれて、SOP２を困難にし、アドレスの継続的挑戦である。
【０００５】
これらの課題を解決するため、ディスプレイ工程は、更に、LTPSトランジスタの設計ルールを実行する工程を含むが、多くの加工施設において、工程、及び／又は、パフォーマンスは、まだ、量産に必要な基準に達することができず、主に、TFTの安定性、歩留まり、及び、パネル尺寸の問題がある。
【０００６】
LTPSの高集積（SOP２）レベルを達成し、市場競争力のあるディスプレイを設計するために、代替のディスプレイ駆動方法が検討される必要がある。公知のLTPSパネルのソースドライバは最高の領域設置面積を必要とし、ほとんどの場合、複雑なアナログ電子工学で、代替のソースドライバの導入は効果的であると見られる。新規の駆動方法に対する以前の研究は、可能な研究対象として、直接デジタル列駆動（Digital Column Drive,DCD）として知られるアプローチが脚光を浴びている。
【０００７】
基本形状のDCDシステムは、一対の列を互いに接続するスイッチのアレイ（伝送ゲート）で、電荷共有操作を実行する。デジタルデータは、外部の接続か、直列の入力シフトレジスタにより、多数のピン配列を最小化するのに適用される。
【０００８】
DCDアプローチは、図１により説明され、一対のデータの列への適用を制御する基本のDCD回路と、タイミングを示す図である。
【０００９】
回路は、デジタルデータ入力から一対の第一列（列１）を接続するか、隔離するのに用いられる第一スイッチP１からなる。第二スイッチP２は、二つの列を互いに接続して、二つの列の列容量間の電荷共有を実行するのに用いられる。
【００１０】
以下の説明で、デジタル入力電圧は０Vか５Vであるとする。
【００１１】
切り換え順序は、二つの列上で、（等しい）アナログ電圧を駆動するのに用いられる。特に、デジタルデータの第一ビットは、二つの列上のアナログ電圧に変換される。更に、ビットは、その後、更に多くのアナログレベルを提供する。例えば、
例１−データ入力１１
第一デジタル‘１’は列１に５Vを供給し（P２は開き、P１は閉じる）、電荷共有（P２は閉じ、P１は開く）は、その後、各列上で２．５Vになる。
第二デジタル‘１’は、列１を５Vに充電し、電荷共有は、その後、各列上で、３．７５Vになる。
【００１２】
例２−データ入力１０
第一デジタル‘１’は列１に５Vを供給し（P２は開き、P１は閉じる）、電荷共有（P２は閉じ、P１は開く）は、その後、各列上で２．５Vになる。
第二デジタル‘０’は、列１だけを０Vに放電し、電荷共有は、その後、各列上で、１．２５Vになる。
【００１３】
例３−データ入力０１
第一デジタル‘０’は列１に０Vを供給し（P２は開き、P１は閉じる）、電荷共有（P２は閉じ、P１は開く）は、その後、各列上で０Vになる。
第二デジタル‘１’は、列１を５Vに充電し、電荷共有は、その後、各列上で、２．５Vになる。
【００１４】
例４−データ入力００
第一デジタル‘０’は列１に０Vを供給し（P２は開き、P１は閉じる）、電荷共有（P２は閉じ、P１は開く）は、その後、各列上で０Vになる。
第二デジタル‘０’は、電圧を充電せず、０Vは各列上である。
【００１５】
タイミング図は、交互に与える負荷と電荷共有を示す。点線は、回路がスイッチ構造を有し、回路に電圧がある時を示す。
【００１６】
この構造において、二つの近接する列が駆動されて、同一電圧になる。
【００１７】
解像度の低下を回避するため、偶数と奇数列のそれぞれの行導体が提供され（図示しない）、行導体の一つを用いて、列電圧が一列中の画素にロードされる。新しい列電圧は、他の行導体により、他の列中の画素にロードされる。電荷共有が実行される列の選択に関する詳細は、例えば、WO2005/017867とWO2005/078696で見られる。
【００１８】
DCDの原理は、標準的なソースドライバよりも多くの明白な利点を提供し、小さい配置領域の簡潔な設計を提供する。これは、ナローレッジ（ディスプレイ周辺の境界）を有効にする。回路操作は、LTPS工程の変化と処理問題に強い。、D/Aビット深度を増加するために、回路の複雑さを増加することはない。直接デジタルインターフェースが提供され、シリアル入力の使用は相互接続を減少させることができる。高いマルチプレックス比の設計が実行され、例えば、１２：１のマルチプレックス比の小パネル尺寸でも、QQVGA（即ち、携帯端末ディスプレイ）に適用できる。
【００１９】
しかし、標準の画素アレイに用いられる時、DCD操作方法はいくつかの欠点を生じる。本発明は、これらの問題を処理する画素回路設計を提供し、注意すべきことは、本発明は、特定の列ドライブ構造に制限されず、幅広い応用が可能である。
【００２０】
DCD駆動構造は、列（偶/奇数群）が、D/A変換中に高インピーダンスである事実から派生する操作に関する重要な問題である。つまり、変換工程で、列が浮遊する。
【００２１】
図１で示されるように、スイッチP１が閉鎖するとき、列１は充電され、低インピーダンスであり（駆動回路に接続される）、列２が高インピーダンスの時、スイッチP２は開き、つまり、いかなる外部入力、或いは、ローカルバッファに接続されない。
【００２２】
これは、列上に現れるイメージデータが非常に簡単に破損し、それらの所望の値からイメージグレイレベル中でシフトすることを意味する。
【００２３】
これは、目的とするグレイレベル上でシフトを生じ、列カラム電圧カップリングにより生じ、隣接する列にだけ発生する。図２は、画素回路を示す図で、一列から次の列への電圧カップリングレベルが極めて大きくなることを示す。
【００２４】
図２は、公知の画素回路を示す図である。列電極はTFTソースに接続され、TFTドレインは画素電極に結合される。LCセルは接地平面に対して容量CLCを規定する。画素は、イン画素キャパシタCstoreも含み、TFTがオフになった後、信号を画素に書き込むのを手助けする。イン画素キャパシタは、画素電極と行型キャパシタライン間に接続される。既知の方法で、キャパシタラインは変換するか、或いは、単に、接地ラインになる。TFTは行型ゲートラインに提供される信号によりオンになる。
【００２５】
画素回路は、当業者によく知られている。
【００２６】
図２は、一列（列ｎ＋１）の５V階段状変化が、前の列（列ｎ）で１１０ｍV階段状変化にどうやって変わり、５V階段状変化が提供されると同時に、高インピーダンス浮遊状態になることを示す。
【００２７】
変換工程で、隣の列がデータ電圧の単一変化を有する場合、このエラーは重大である。
【００２８】
変換工程で、隣接する列が５V、或いは０Vで維持される場合、これは、エラーを招かない。列が最終電圧に接近するにつれて、電圧変化が小さくなるので、電圧変化の効果は、更に電荷共有（D/A変換）が起こるにつれて小さくなる。例えば、この効果は、１１０ｍVから５５ｍV、２７ｍV、１３ｍV、６ｍVに減少する。
【００２９】
電圧カップリング効果は列が駆動される電圧に基づき、これは、列上の電圧変化の順序に影響する。特に、電圧エラーはデジタルコードに基づく。
【００３０】
図３は、8ビットのデジタルコードに基づく、隣接する画素上の各デジタルコードに生じるエラーを示す図である。エラーは非常に複雑で、目に見えにくいことが分かる。
【００３１】
しかし、デジタルコードに対応するエラー信号中のピークは、単一の１から０、或いは、０から１の遷移であり、列電圧は、０から５Vの一工程で急上昇するか、或いは、既に達した高い共有電圧からゼロに戻る。
【００３２】
大きいエラーの例は1111，1110＝127、0000，0001＝128、及び、1111，1100＝63である。
【００３３】
変換中、ビット順序が元に戻り、両方向で、電圧カップリング効果がある時、エラーが除去される。例は、0000，0010＝64である。
【００３４】
簡単に言うと、隣接する列上でデータ変化がエラーを生じる。各列が同様に影響を受ける時、均一な領域（各画素上の連続したグレイレベル）はエラーを示さない。
【００３５】
最上位ビット（MSB）で、“一方向”の高可変ビット順序を有するデジタルコードは更に多くのエラーを生じる。
【００３６】
LC透過曲線を考慮する時、人の目は、グレイレベル、特に、ミッドグレイの変化がある境界に敏感である。これは、これらのエラーがピクチャ中であまり見えない（或いは、見えない）が、テキスト、及び、ミッドグレイレベルのアイコンでは見えることを意味する。
【００３７】
これらのエラーは、イメージの歪みを示すことが予想され、恐らく、物体の端部周辺の色の破壊である。
【００３８】
ディスプレイイメージ品質に不自然がない場合、DCDディスプレイは、量産設備において、SOP２機能性を達成する重要な技術的躍進となる。しかし、これは、図４で示される標準の領域遮蔽画素を用いるのは不可能である。
【００３９】
この画素設計は、基板の最底金属層として形成される行電極ライン３６（キャパシタライン３８）を有する。列は、第二金属層４０として形成される。画素電極４７は、基板の頂部である。画素電極は液晶層を変調し、変調されない液晶層の一部は、バックライト照明が直接見る人に達する透明部分となる。
【００４０】
図４は、平面（右側）の画素と列（左側）に沿った断面図である。断面は、基板４３、被覆ゲート酸化層４４（SiO２）、及び、中間誘電体４５を示す。パッシベーション層４６は列電極４０上で示され、頂部は、透明画素電極４７が提供される。断面は、TFTチャンネルを形成するのに用いられるポリシリコン島を示さず、これは、領域４８である。
【００４１】
平面図は、画素回路中の浮遊容量を示し、図２で示される符号に対応する。
【００４２】
標準的な領域遮蔽画素設計の問題は、各列電極がITO画素電極との重複部分を有して、画素の端部で光の漏れを停止し、そうでなければ、高コントラスト比の問題を生じることである。よって、列電極を遮光とし、それらは、画素電極間のスペースより意図的に広くし、非入射光の遮蔽も提供する。重複部分は４２で示される。
【００４３】
ITO画素電極と列の重複部分は高列カラム容量の原因である。この画素配置でカップリングを１％減少するには、更に大きいストレージキャパシタで、開口比を大幅に減少することが要求される。代替回路、或いは、駆動機構を用いたカップリングの減少は不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００４４】
本発明は、行と列に配列されるディスプレイ画素アレイからなるディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００４５】
本発明のディスプレイ装置によると、画素アレイは、
基板と、
基板上に位置し、列電極ラインを規定する列電極金属層と、
層の配列順序により、前記列電極金属層上に位置し、前記行電極ライン、行型キャパシタライン、及び、列電極ラインの一部上に提供される列部分を規定する行電極金属層と、
層の配列順序により、前記行電極金属層上に位置し、前記行電極金属層の列部分を重複する画素電極を規定する画素電極層と、
から構成される。
【００４６】
この配列において、行電極金属層は、画素電極層と列を規定する金属層間に位置する。この方法で、画素電極と列ライン間の遮蔽を提供することができ、よって、画素電極が列ラインと重複しても、隣接する画素間の静電結合を減少させる。これは、特に、列間の電荷共有が用いられる場合、デジタルーアナログ変換のパフォーマンスを改善する。
【００４７】
列電極金属層も、各画素のゲート電極を規定する。行電極層も、各画素のソース電極領域とドレイン電極領域を規定する。半導体層はTFTチャンネルを規定する。この配置は、必要な行、列、キャパシタストレージライン、ソースコンタクト、ドレインコンタクト、ゲートコンタクトを規定するのに、いかなる追加層も公知の配置に必要としない。半導体層も、画素ストレージキャパシタ電極を規定することができる。
【００４８】
各画素は、
列ラインとソース電極を接続する接続部と、
ソース電極領域を半導体層に接続する接続部と、
行ラインをゲート電極に接続する接続部と、
半導体層のドレイン領域とドレイン電極領域を接続する接続部と、
画素ストレージキャパシタ電極を行型キャパシタラインに接続する接続部と、
画素電極をドレイン電極領域に接続する接続部と、
からなる。
【００４９】
これらの接続はバイアスで、それらは必要な回路接続を提供する。半導体層は、ポリシリコンからなり、これは、行選択パルスを画素の行に順に提供する行駆動回路の集積を可能にし、及び／又は、画素駆動信号を画素の列に提供する列駆動回路を有効にする。
【００５０】
本発明は、配置に特に長所があり、列駆動回路は、デジタルアナログコンバータからなり、スイッチキャパシタストレージ電荷共有コンバータ、例えば、デジタル列ドライバコンバータと称される形式である。
【００５１】
本発明は液晶ディスプレイに適用する。
【発明の効果】
【００５２】
本発明により、隣接する画素間の静電結合を減少させ、デジタルーアナログ変換のパフォーマンスを改善することができる。
【発明を実施するための最良の形態】
【００５３】
本発明は、列画素―列カップリングを減少させ、公知のAMLCD領域遮蔽画素の遮光長所を維持する画素構造を提供する。
【００５４】
列画素―列容量により生じる各対の列間の結合を減少させるため、出願者により考えられた可能なアプローチは、ITOの非領域遮蔽配置を用いて、重複部分を減少させる。これは、光がITO画素電極周辺で漏れて、ディスプレイのコンストラスト比を減少させるので、容認できない。
【００５５】
出願者により考えられたもう一つの可能なアプローチは、列電極と画素電極間に金属層を設置し、接地平面とすることである。これは、利用できない余分な金属層が列金属層と画素ITO間に存在するので、実用的ではない。
【００５６】
本発明において、列は、従来AMLCDの行として使用されていた底部金属層から作られるようになり、これで、列に使用される金属が接地平面として機能する。
【００５７】
図５は、画素の配置図である。図５中、一つの画素電極だけが示される（二つの近接する画素の画素トランジスタ）が、ディスプレイは、所望の解像度の画素アレイを含む。
【００５８】
ポリシリコン５４は基板上に提供され、イン画素ストレージかキャパシタ電極５６と同様に、TFTチャンネルを形成する。ゲート酸化層４４は基板上に提供され（パターン化されるか、基板全体を覆う）、ゲート誘電体を形成する。これは図５で示されない。
【００５９】
底部金属層は部分５０ａと５０ｂである。部分５０ａは列ラインで、データ信号が提供される。部分５０ｂはTFT５２のゲート電極である。これで、頂部ゲート構造が規定される。
【００６０】
中間誘電体層４５（図示されない）上に提供される第二金属層は部分５８ａ〜５８ｄで示される。
【００６１】
部分５８ａは行ゲートラインである。部分５８ｂは、連続して全画素を横切る行方向で、キャパシタライン６０、列方向に延伸する重複領域６２を規定する。これは、列ライン５０ａと重複し、後述するように、頂部画素電極と列データライン５０ａ間の遮蔽となる。
【００６２】
部分５８ｃはソース電極領域で、部分５８ｄはドレイン電極領域である。これらの接続は、ポリシリコン層に戻る。
【００６３】
ITO画素電極は６４で示される。
【００６４】
この画素電極は、行方向でキャパシタライン６０、列方向で重複領域６２と重複するので、画素構造は、ITO層の端部周辺で遮光を維持する。これらの重複は、必要とされる高いコントラスト比を提供する。金属領域を追加せずに、二つの金属層５０、５８間の遷移が達成される。
【００６５】
部分６０、６２は既に所望の遮光を提供しているので、この画素電極は列ライン５０ａと重複する必要がない。しかし、列と重複するので、画素電極間のスペースはできるかぎり小さい。
【００６６】
行５８ａとストレージキャパシタライン６０は金属層５８を用いて、マルチ層間の追加バイアスを回避する。この配置において、ストレージキャパシタ６０、特に、行型ライン６０と関連する重複部分６２は、接地遮蔽となり、画素構造中の列カラム容量を減らす。
【００６７】
図６は、図５の列に沿った断面図である。図６で示されるように、重複は容量を増加し、全てストレージキャパシタラインに結合する。このような重複は画素電極６４とストレージキャパシタライン間にあり、その他はストレージキャパシタラインと底部列ライン５０ａ間と重複する。これらの容量は図６で示され、これも、ストレージキャパシタラインの接地を示す。提供される遮蔽はもちろん、どのような固定電位でも、同様に、キャパシタラインにより達成することができる。
【００６８】
このタイプの画素を用いるにはちょっとした欠点があるが、イメージの歪みの主要問題を解決する長所と比較する時、これらは小さい問題であり、DCDの制限に関するものだけである。例えば、電力とQVGA解像度までの速度は、標準のAMLCDより劣っていないことを証明する。
【００６９】
提案されている画素構造のこのような制限は、部分６２が重複する結果、列容量を列遮蔽まで増加することである。これは、電力消耗を増加させる。標準画素からの変化は、追加バイアスで、駆動TFTのゲートとドレインの接続をストレージキャパシタの接続に加える必要がある。
【００７０】
画素構造のバイアスは図５で示される。
【００７１】
ビア７０は、中間誘電体４５とポリシリコン層により、列ライン５０ａをソース電極領域５８ｃに接続する。注意すべきことは、ポリシリコン層５４は、段差を被覆するため列５０ａ下に延伸するが、これは本質的な特徴ではない。
【００７２】
ビア７１は、ソース電極領域５８ｃを直接ポリシリコン領域に接続し、中間誘電体４５とゲート誘電体４４によりTFTを規定する。
【００７３】
ビア７２は、中間誘電体４５とゲート誘電体４４により、行ライン５８ａとゲート電極５０ｂを接続する。
【００７４】
ビア７３は、ポリシリコン層のTFTドレイン領域をドレイン電極領域５８ｄに接続する。
【００７５】
ビア７４は、ポリシリコン層により規定された底部キャパシタ電極５４をキャパシタライン６０に接続する。
【００７６】
ビア７５は、画素電極６４をドレイン電極領域５８ｄに接続する。
【００７７】
図５で示される構造は図２の回路を実行することがわかる。
【００７８】
ストレージキャパシタライン６０を遮光とすることにより、列からストエージキャパシタラインに、大きい容量がある。しかし、接続は、低い抵抗の金属層５８を使用することにより継続され、行アドレス期間の終了前、電圧ノイズは接地まで放電され、個々の画素に限定される小さいエラーだけを残し、それは、前のカップリングエラーより小さい。
【００７９】
図７は、DCD列アドレス方式による画素構造のシミュレーションの画素エラー電圧を示す。
【００８０】
図７は図３に対応し、この画素構造により達成される各デジタルコードのエラーレベルを示す。プロット８０は、計算された理論結果を示し、もう一つのプロット８２は回路シミュレーション結果を示す。模擬結果において、カップリングは２．２％〜０．０８％に減少する。模擬結果は１２７、１２８の二つのグレイレベル間で、１１ｍVのピークエラーを示し、これは、LSBグレイレベルの半分に対応し、公知の回路の１０倍小さく、人の目では区別がつかない。
【００８１】
シミュレーションと理論上の計算エラー間の差異は、軽微なエラーの原因となる画素／DCDアレイのほかの部分の存在を強調する。これらは、画素の部分に残る電荷のせいで、接地に高い抵抗を有し、この場合、ディスプレイの最後端で、コモン電極抵抗を生じる可能性がある。更に、これらの軽微なエラーは、QQVGAのパネル解像度では見えないが、大きいパネルサイズでは、不均一なグレイイメージ上で、上から下まで小さい１−２LSB差異を表示する。一般に、これらは、二つの金属層が低抵抗であることを確保することにより除去され、各金属の長いスパッタリング時間により達成される。
【００８２】
このアプリケーションは、LTPS  AMLCDに関連する重要性があり、現在、ディスプレイ解像度、コントラスト比、及び、ビット深度が増加しているので、多くの会社で達成されていない量産設備中での回路集積度（SOP２）の高いレベルを可能にする。本発明は、量産できるQQVGAディスプレイを形成する。好ましい導電抵抗性を確保することにより、本発明は、高解像度と大尺寸のディスプレイに適用できる。
【００８３】
追加バイアスの導入により、コントラストをわずかに低下させることができ、バイアスを受けた結果として、追加の不透明基板が必要である。少量の開口が、画素TFTの頂部ゲート上にビアを形成することにより得られ、二つの金属層５０、５８を接続する（例えば、ビア７２の機能）。これは、装置の長さを増加することにより、TFTに少しの変更を加え、設計ルールに適合することが要求される（ゲート金属の幅を広くする）が、この長所は、様々な画素配置上で更にフレキシブルで、透過領域を増加する。異なる層を形成するのに用いられる個々の処理工程は公知技術であるので、詳述しない。
【００８４】
一つだけの詳細な実行が示されているが、様々な変化が可能である。例えば、TFT配置が異なる（例えば、底部が頂部ゲートを代替する）。更に、本発明の配置により提供される静電気と遮蔽はアモルファスシリコン、ポリシリコン、或いは、その他の半導体技術に適用される。よって、本発明は、LTPS実行に制限されない。
【００８５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００８６】
【図１】公知技術によるデジタル列ドライブ（DCD）を示す図である。
【図２】公知の画素回路と、どのように、回路中の容量がDCDコンバータのパフォーマンスに影響するかを示す図である。
【図３】図２の回路の使用で生じるエラーを示す図である。
【図４】図２の回路を実行する標準の領域遮蔽画素配置図である。
【図５】図２の回路を実行する本発明の画素配置図である。
【図６】図５の断面図である。
【図７】図５の回路の使用で生じるエラーを示す図である。
【符号の説明】
【００８７】
行電極ライン３６
キャパシタライン３８
第二金属層４０
重複部分４２
基板４３
被覆ゲート酸化層４４（SiO２）
中間誘電体４５
パッシベーション層４６
画素電極４７
領域４８
金属層５０、５８
TFT５２
ポリシリコン５４
キャパシタ電極５６
キャパシタライン６０
重複領域６２
ITO画素電極６４
ビア７０  
ビア７１
ビア７２
ビア７３
ビア７４
ビア７５
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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