(57)【要約】【課題】  パフォーマンスが向上した試験装置とその送信方法を提供する。【解決手段】  フェイル／マスク情報と、そのサマリ情報およびステータス情報からなるサマリ／ステータス情報をフェイル制御カード１３０にシリアル転送する試験装置において、フェイル／マスク情報が格納されるＦＩＦＯメモリ２と、ＦＩＦＯメモリ２に格納されているデータの数に応じて、ＦＩＦＯメモリ２から出力されるデータまたはサマリ／ステータス情報のいずれかを選択するセレクタ８と、このセレクタ８の出力をシリアル転送する第１のシリアルＩ／Ｆ回路３とを備えたことを特徴とする。【選択図】  図１
2009192240.tif 000002
【特許請求の範囲】
【請求項１】
試験パターンが印加されたＤＵＴの出力と期待値との比較結果に基づくフェイル情報と、前記試験パターンとダミー信号から生成されるマスク情報とのフェイル／マスク情報が格納されるＦＩＦＯメモリと、前記フェイル／マスク情報のサマリ情報が生成されるフェイル／マスクサマリ回路とを具備し、前記ＦＩＦＯメモリの前記フェイル／マスク情報と前記フェイル／マスクサマリ回路の前記サマリ情報とをシリアル転送する試験装置において、
前記ＦＩＦＯメモリに格納されているデータの数に応じて、前記ＦＩＦＯメモリから出力されるデータまたは前記サマリ情報のいずれかを選択するセレクタと、
このセレクタの出力をシリアル転送する第１のシリアルＩ／Ｆ回路と
を備えたことを特徴とする試験装置。            
【請求項２】
前記第１のシリアルＩ／Ｆ回路は、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上のときはＮ個のデータを送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個の前記サマリ情報を送信する
ことを特徴とする請求項１記載の試験装置。（ただし、Ｎ，Ｍは正の整数）
【請求項３】
前記ＦＩＦＯメモリは、前記フェイル／マスク情報と対応してダミー信号を格納し、
前記セレクタは前記ＦＩＦＯメモリに格納されているデータの数およびダミー信号に応じて、前記ＦＩＦＯメモリから出力されるデータまたは前記サマリ情報のいずれかを選択し、
前記第１のシリアルＩ／Ｆ回路からシリアル伝送により受信したデータまたは制御信号に応じて、前記データ，ダミーデータまたは無効データを出力する第２のシリアルＩ／Ｆ回路を備えたことを特徴とする請求項１記載の試験装置。
【請求項４】
前記第１のシリアルＩ／Ｆ回路は、
前記ＦＩＦＯメモリに格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個の前記サマリ情報を送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上でかつダミーデータが先頭からＮ個連続するときは、ダミー制御信号に続けてＬ個の前記サマリ情報を送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上でかつ先頭からＮ個のデータのいずれかがダミーデータでないときは前記Ｎ個のデータを送信し、
前記第２のシリアルＩ／Ｆ回路は、
前記アイドル制御信号を受信したときは、次のＭ個のデータを前記サマリ情報として処理するとともにＭ＋１個の無効データを生成して出力し、
前記ダミー制御信号を受信したときは、次のＬ個のデータを前記サマリ情報として処理するとともにＮ個のダミーデータを生成して出力し、
前記データを受信したときは、そのデータを出力する
ことを特徴とする請求項３記載の試験装置。（ただし、Ｎ，Ｍ，Ｌは正の整数）
【請求項５】
ＤＵＴの出力と期待値との比較結果によりパス／フェイルの判定を行い、試験パターンとダミー信号よりマスク情報を生成して、フェイル／マスク情報を前記ＦＩＦＯメモリに出力するフェイル／マスク判定回路を備え、
前記フェイル／マスクサマリ回路は過去の前記フェイル／マスク情報よりサマリ情報を生成して前記セレクタに出力する
ことを特徴とする請求項１乃至４のいずれかに記載の試験装置。
【請求項６】
Ｎが２、ＭおよびＬが１であることを特徴とする請求項２または４記載の試験装置。
【請求項７】
前記サマリ情報とともに、または前記サマリ情報に代えて、ステータス情報を用いることを特徴とする請求項１乃至５のいずれかに記載の試験装置。
【請求項８】
前記シリアル転送はピンエレクトロニクスカードとファイル制御カードとの間で行われることを特徴とする請求項１乃至７のいずれかに記載の試験装置。
【請求項９】
ＤＵＴの試験結果に基づくリアルタイム情報とバッチ情報とが並行してシリアル伝送される試験装置の送信方法において、
前記リアルタイム情報のシリアル伝送に含まれる不要なサイクルを利用して前記バッチ情報をシリアル転送することを特徴とする試験装置の送信方法。
【請求項１０】
前記リアルタイム情報は試験パターンが印加されたＤＵＴの出力と期待値との比較結果に基づくフェイル情報と、前記試験パターンとダミー信号から生成されるマスク情報とからなるフェイル／マスク情報で構成され、
前記バッチ情報は、フェイル／マスク情報のサマリ情報、およびステータス情報の少なくともいずれか一方で構成され、
前記不要なサイクルはアイドルサイクルおよびダミーサイクルの少なくともいずれか一方で構成される
ことを特徴とする請求項９記載の試験装置の送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置などの試験装置のパフォーマンスの向上に関する。
【背景技術】
【０００２】
ＩＣテスタなどの半導体試験装置は、被試験デバイス（以下ＤＵＴと記す）に各種試験パターンを与え、ＤＵＴの出力により良否の判定を行うものである。この判定結果や過去のサマリ情報を制御カードで処理するためにシリアル転送が用いられる。この場合に、高速シリアル伝送は、高速に信号を伝送することができるが、回路構成上、リアルタイム性が要求される信号分のビット幅しか用意できないので、ピンエレクトロニクスカード（以下ＰＥカードと記す）全体で１クロックあたりに転送できるビット幅は少ない。このため、フェイル／マスクのサマリ情報とＰＥカードのステータスの転送には、高速シリアル伝送を使うことができないので、低速シリアル伝送が使用されている。
【０００３】
図５は従来技術による半導体試験装置の構成ブロック図である。
図５において、ＰＥカード２０はＤＵＴ１０にテストパターンを出力し、ＤＵＴ１０から出力されるパターンに基づいてＤＵＴ１０の良／不良を判定する。判定結果であるフェイル／マスク情報はＰＥカード２０から高速シリアル伝送路６を介してフェイル制御カード３０に出力され、過去のフェイル／マスク情報に関するサマリ情報およびＰＥカード２０のステータス情報はＰＥカード２０から低速シリアル伝送路７を介してフェイル制御カード３０に出力される。フェイル制御カード３０はこれらの情報について処理を行う。
【０００４】
ＰＥカード２０において、フェイル／マスク判定回路１は、ＤＵＴ１０から出力されるパターンを期待値と比較し、ＤＵＴ１０の良／不良を判定するとともに、ＤＵＴ１０に印加するテストパターンとダミー信号（処理を行わないサイクルを示す信号。以下ダミーと記す）から、ＤＵＴ１０が判定対象かどうかを示すマスク情報を生成する。ここで、ダミー信号により試験対象となっているすべてのＤＵＴに対するマスク情報が生成され、テストパターンによりＤＵＴごとのマスク情報が生成される。
【０００５】
ＦＩＦＯメモリ（以下ＦＩＦＯと記す）２は、ＰＥカード２０の動作タイミングを規定するレート信号（以下レートと記す）がＷＥ（ＷＲＩＴＥイネーブル）端子に入力され、レートが”１”のときに、フェイル／マスク判定回路１からのフェイル／マスク情報を格納する。
フェイル／マスクサマリ回路４は、フェイル／マスク判定回路１からのフェイル／マスク情報を格納し、過去のフェイル／マスク情報に基づいてフェイルとマスクのサマリ情報を生成する。
【０００６】
高速シリアルインタフェース回路（以下高速シリアルＩＦ回路と記す）３は、ＦＩＦＯ ２に格納されているデータの数に応じて読み出しを行い、パラレル信号からシリアル信号に変換し、高速シリアル伝送路６を介してフェイル制御カード３０に出力する。
【０００７】
低速シリアルＩＦ回路５はフェイル／マスクサマリ回路４から出力される、フェイル／マスクのサマリ情報とＰＥカード２０のステータス信号（以下ステータスと呼ぶ）をパラレル信号からシリアル信号に変換し、低速シリアル伝送路７を介してフェイル制御カード３０に出力する。
【０００８】
図５の半導体試験装置の動作を図６のタイムチャートを用いて次に説明する。
（１）ＰＥカード２０は、ＤＵＴ１０にテストパターンを印加する。
（２）ＤＵＴ１０から出力されるパターンは、フェイル／マスク判定回路１にて期待値と比較され、ＤＵＴ１０の良／不良が判定される（良を”パス”、不良を”フェイル”と呼ぶ）。また、ＤＵＴ１０に印加されるテストパターンとダミー（図６(c)）から、ＤＵＴ１０が判定対象かどうかを示すマスク情報が生成される。ここでは、ダミーが”１”のときのフェイル／マスク情報を、ダミーデータ（dummy data）と呼ぶ。
（３）上記（２）で生成されたＤＵＴ１０のフェイル／マスク情報は、ＰＥカード２０上のＦＩＦＯ ２とフェイル／マスクサマリ回路４に入力される。
（４）フェイル／マスク判定回路１からのフェイル／マスク情報（図６(d)）は、ＰＥカード２０の動作タイミングを規定するレート（図６(b)）が”１”のときに、ＦＩＦＯ ２に格納される。
【０００９】
（５）高速シリアルＩＦ回路３は、次のように、ＦＩＦＯ ２に格納されているデータの数に応じて、データまたは制御符号を２つずつ処理し出力する（図６(d) (e)）。
（５−１）データ数が２つ未満の場合
（５−１−１）ＦＩＦＯ ２からデータを読み出さず、「アイドル（前半）」を示す制御符号をフェイル制御カード３０に送信する。
（５−１−２）「アイドル（後半）」を示す制御符号を出力する。
（５−１−３）ＦＩＦＯ ２のデータ数を判定する。データ数が２つ未満であれば上記（５−１−１）へ戻る。２つ以上であれば、下記（５−２−１）へ進む。
（５−２）データ数が２つ以上の場合
（５−２−１）ＦＩＦＯ ２からデータを１つ読み出して、シリアル信号に変換し、フェイル制御カード３０に送信する。
（５−２−２）再度、ＦＩＦＯ ２からデータを１つ読み出して、シリアル信号に変換し、フェイル制御カード３０に送信する。
（５−２−３）ＦＩＦＯ ２のデータ数を判定する。データ数が２未満であれば上記（５−１−１）へ、２つ以上であれば上記（５−２−１）へ戻る。
【００１０】
（６）フェイル／マスク判定回路１からのフェイル／マスク情報は、フェイル／マスクサマリ回路４に格納され、過去のフェイル／マスク情報に基づいてフェイルとマスクのサマリ情報が生成される。
（７）フェイル／マスクのサマリ情報とＰＥカード２０のステータスとは、低速シリアルＩＦ回路５にてシリアル信号に変換され、フェイル制御カード３０に送信される。
（８）高速シリアル伝送されるフェイル／マスク情報、低速シリアル伝送されるフェイル／マスクのサマリ情報およびＰＥカード２０のステータスは、フェイル制御カード３０にて処理される。
【００１１】
半導体試験装置に関連する先行技術文献としては次のようなものがある。
【００１２】
【特許文献１】特開２００３−１６７０３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の半導体試験装置の構成では、低速シリアル伝送の転送速度が高速シリアル伝送に比べて遅いため、フェイル／マスクのサマリ情報とＰＥカードのステータスの転送に時間がかかり、半導体試験装置のパフォーマンスに影響を及ぼすという問題があった。
【００１４】
本発明はこのような課題を解決しようとするもので、パフォーマンスが向上した試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
試験パターンが印加されたＤＵＴの出力と期待値との比較結果に基づくフェイル情報と、前記試験パターンとダミー信号から生成されるマスク情報とのフェイル／マスク情報が格納されるＦＩＦＯメモリと、前記フェイル／マスク情報のサマリ情報が生成されるフェイル／マスクサマリ回路とを具備し、前記ＦＩＦＯメモリの前記フェイル／マスク情報と前記フェイル／マスクサマリ回路の前記サマリ情報とをシリアル転送する試験装置において、
前記ＦＩＦＯメモリに格納されているデータの数に応じて、前記ＦＩＦＯメモリから出力されるデータまたは前記サマリ情報のいずれかを選択するセレクタと、
このセレクタの出力をシリアル転送する第１のシリアルＩ／Ｆ回路と
を備えたことを特徴とする。
【００１６】
請求項２記載の発明は、
請求項１記載の試験装置において、
前記第１のシリアルＩ／Ｆ回路は、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上のときはＮ個のデータを送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個の前記サマリ情報を送信する
ことを特徴とする。（ただし、Ｎ，Ｍは正の整数）
【００１７】
請求項３記載の発明は、
請求項１記載の試験装置において、
前記ＦＩＦＯメモリは、前記フェイル／マスク情報と対応してダミー信号を格納し、
前記セレクタは前記ＦＩＦＯメモリに格納されているデータの数およびダミー信号に応じて、前記ＦＩＦＯメモリから出力されるデータまたは前記サマリ情報のいずれかを選択し、
前記第１のシリアルＩ／Ｆ回路からシリアル伝送により受信したデータまたは制御信号に応じて、前記データ，ダミーデータまたは無効データを出力する第２のシリアルＩ／Ｆ回路を備えたことを特徴とする。
【００１８】
請求項４記載の発明は、
請求項３記載の試験装置において、
前記第１のシリアルＩ／Ｆ回路は、
前記ＦＩＦＯメモリに格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個の前記サマリ情報を送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上でかつダミーデータが先頭からＮ個連続するときは、ダミー制御信号に続けてＬ個の前記サマリ情報を送信し、
前記ＦＩＦＯメモリに格納されているデータの数がＮ以上でかつ先頭からＮ個のデータのいずれかがダミーデータでないときは前記Ｎ個のデータを送信し、
前記第２のシリアルＩ／Ｆ回路は、
前記アイドル制御信号を受信したときは、次のＭ個のデータを前記サマリ情報として処理するとともにＭ＋１個の無効データを生成して出力し、
前記ダミー制御信号を受信したときは、次のＬ個のデータを前記サマリ情報として処理するとともにＮ個のダミーデータを生成して出力し、
前記データを受信したときは、そのデータを出力する
ことを特徴とする。（ただし、Ｎ，Ｍ，Ｌは正の整数）
【００１９】
請求項５記載の発明は、
請求項１乃至４のいずれかに記載の試験装置において、
ＤＵＴの出力と期待値との比較結果によりパス／フェイルの判定を行い、試験パターンとダミー信号よりマスク情報を生成して、フェイル／マスク情報を前記ＦＩＦＯメモリに出力するフェイル／マスク判定回路を備え、
前記フェイル／マスクサマリ回路は過去の前記フェイル／マスク情報よりサマリ情報を生成して前記セレクタに出力する
ことを特徴とする。
【００２０】
請求項６記載の発明は、
請求項２または４記載の試験装置において、
Ｎが２、ＭおよびＬが１であることを特徴とする。
【００２１】
請求項７記載の発明は、
請求項１乃至５のいずれかに記載の試験装置において、
前記サマリ情報とともに、または前記サマリ情報に代えて、ステータス情報を用いることを特徴とする。
【００２２】
請求項８記載の発明は、
請求項１乃至７のいずれかに記載の試験装置において、
前記シリアル転送はピンエレクトロニクスカードとファイル制御カードとの間で行われることを特徴とする。
【００２３】
請求項９記載の発明は、
被試験デバイスの試験結果に基づくリアルタイム情報とバッチ情報とが並行してシリアル伝送される試験装置の送信方法において、
前記リアルタイム情報のシリアル伝送に含まれる不要なサイクルを利用して前記バッチ情報をシリアル転送することを特徴とする。
【００２４】
請求項１０記載の発明は、
請求項９記載の試験装置の送信方法において、
前記リアルタイム情報は試験パターンが印加された被試験デバイスの出力と期待値との比較結果に基づくフェイル情報と、前記試験パターンとダミー信号から生成されるマスク情報とからなるフェイル／マスク情報で構成され、
前記バッチ情報は、フェイル／マスク情報のサマリ情報、およびステータス情報の少なくともいずれか一方で構成され、
前記不要なサイクルはアイドルサイクルおよびダミーサイクルの少なくともいずれか一方で構成される
ことを特徴とする。
【発明の効果】
【００２５】
以上説明したことから明らかなように、本発明によれば、試験パターンが印加されたＤＵＴの出力と期待値との比較結果に基づくフェイル情報と、前記試験パターンとダミー信号から生成されるマスク情報とのフェイル／マスク情報が格納されるＦＩＦＯメモリと、前記フェイル／マスク情報のサマリ情報が生成されるフェイル／マスクサマリ回路とを具備し、前記ＦＩＦＯメモリの前記フェイル／マスク情報と前記フェイル／マスクサマリ回路の前記サマリ情報とをシリアル転送する試験装置において、前記ＦＩＦＯメモリに格納されているデータの数に応じて、前記ＦＩＦＯメモリから出力されるデータまたは前記サマリ情報のいずれかを選択するセレクタと、このセレクタの出力をシリアル転送する第１のシリアルＩ／Ｆ回路とを備えたことにより、高速シリアル伝送において、従来有効に活用されていなかった送信サイクル（アイドルとダミー）でステータスとサマリ情報を送信することができるので、パフォーマンスが向上した試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２７】
図１は本発明の実施の形態に係る試験装置の一実施例を構成する半導体試験装置を示す構成ブロック図である。図５と同じ部分は同一の記号を付して重複する説明は省略し、相違点を中心に説明する。
【００２８】
ＰＥカード１２０はＤＵＴ１０にテストパターンを出力し、ＤＵＴ１０から出力されるパターンに基づいてＤＵＴ１０の良／不良を判定する。判定結果であるフェイル／マスク情報とそのフェイル／マスクサマリ情報、およびＰＥカード１２０のステータス情報は高速シリアル伝送路６を介してフェイル制御カード１３０に出力される。制御カード１３０はこれらの情報について処理を行う。図５の場合と異なり、サマリ／ステータス情報は高速シリアルＩ／Ｆ回路を介して高速シリアル伝送で送信され、低速シリアルＩ／Ｆ回路５および低速シリアル伝送路７は用いられない。
【００２９】
ＰＥカード１２０において、セレクタ８は、ＦＩＦＯ ２から出力されるフェイル／マスクデータと、フェイル／マスクサマリ回路４から出力されるフェイル／マスクサマリ情報、ＰＥカード１２０のステータス情報とを入力し、ＦＩＦＯ ２に格納されているデータの数に応じて第１の高速シリアルＩＦ回路３から送られるセレクタ信号（図示せず）により、そのいずれかを選択する。選択された情報は高速シリアルＩＦ回路３に出力される。
【００３０】
図１の半導体試験装置の動作を図２のタイムチャートを用いて次に説明する。ただし、図２(a) 〜(d) は図６(a) 〜(d)と同じである。
【００３１】
ＦＩＦＯ ２から出力されるフェイル／マスクデータ、フェイル／マスクサマリ回路４から出力されるフェイル／マスクサマリ情報およびＰＥカード１２０のステータス情報はセレクタ８に入力され、そのいずれかが選択される。選択された情報は、高速シリアルＩ／Ｆ回路３により高速シリアル伝送路６を介してフェイル制御カード１３０に送信される。
【００３２】
高速シリアルＩ／Ｆ回路３は、送信制御とともに、ＦＩＦＯ ２に格納されているデータの数に応じてセレクタ８の選択制御を行い、次に示すようにデータまたは制御符号を２つずつ処理し出力する（図２(d) (e)）。
【００３３】
（１）データ数が２未満のとき
（１−１）ステータス，サマリ情報を示す制御符号を持つアイドル制御信号を送信する。
（１−２）ステータスおよびサマリ情報を出力する（ステータス、サマリ情報の送信順序は、あらかじめ決めておく。フェイル制御カード１３０はその順番に従って、処理を行う）。
【００３４】
（２）データが２個以上のとき
（２−１）ＦＩＦＯ ２からデータを読み出して、高速シリアル信号に変換し、送信する。
（２−２）再度ＦＩＦＯ ２からデータを読み出して、高速シリアル信号に変換し、送信する。
【００３５】
上記のような構成の半導体試験装置によれば、従来アイドル（データ待ち状態）で使用されていなかった送信サイクル（従来は「アイドル（前半）」や「アイドル（後半）」を送信していた）であるアイドルサイクルを利用してサマリ情報とステータスを送信することにより、従来よりも高速にサマリ情報とステータスを転送することができるので、パフォーマンス向上を図ることができる。
【００３６】
また、低速シリアル伝送ライン（図５の７）が不要になるため、信号ラインの数を減らすことができる。その結果、プリント基板設計の容易化を図ることができる。
【００３７】
なお、上記の実施例では、高速シリアルＩ／Ｆ回路３は、ＦＩＦＯメモリ２に格納されているデータの数２を基準とし、アイドル制御信号に続けて１個のサマリ／ステータス情報を送信しているが、これに限定するものではない。すなわち、Ｍ，Ｎを任意の整数としたとき、ＦＩＦＯ ２に格納されているデータの数がＮ以上のときはＮ個のデータを送信し、前記ＦＩＦＯ ２に格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個の前記サマリ／ステータス情報を送信してもよい。
【００３８】
また、上記実施例では、セレクタ８の切り換えは、高速シリアルＩＦ回路３の指令で行っているが、ＦＩＦＯ ２のデータ格納回数をカウンタで積算し、そのカウント値に基づいてセレクタ信号を発生してもよい。
【００３９】
また、サマリ／ステータス情報としてサマリ情報またはステータス情報のいずれか一方のみを送信してもよい。
【００４０】
図３は本発明の実施の形態に係る半導体試験装置の第２の実施例を構成する試験装置を示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複する説明は省略し、相違点を中心に説明する。
【００４１】
ＰＥカード２２０はＤＵＴ１０にテストパターンを出力し、ＤＵＴ１０から出力されるパターンに基づいてＤＵＴ１０の良／不良を判定する。判定結果であるフェイル／マスク情報とそのフェイル／マスクサマリ情報、およびＰＥカード２２０のステータス情報は高速シリアル伝送路６を介してフェイル制御カード２３０に出力される。制御カード２３０はこれらの情報について処理を行う。
【００４２】
ＰＥカード２２０において、ＦＩＦＯ ２はフェイル／マスク判定回路１からのフェイル／マスクデータと共にダミーを格納する。
【００４３】
セレクタ８は、ＦＩＦＯ ２から出力されるフェイル／マスクデータと、フェイル／マスクサマリ回路４から出力されるフェイル／マスクサマリ情報、ＰＥカード１２０のステータス情報とを入力し、ＦＩＦＯ ２に格納されているデータの数およびダミーの値に応じて高速シリアルＩＦ回路３から送られるセレクタ信号（図示せず）により、そのいずれかを選択する。ここで、ダミーの値が”１”のときのフェイル／マスク情報はダミーデータ（dummy data）として取り扱われる。
【００４４】
高速シリアルＩＦ回路３は、セレクタ８で選択された情報を、高速シリアル伝送路６を介してフェイル制御カード２３０に送信する。
【００４５】
フェイル制御カード２３０において、高速シリアルＩＦ回路９は、第２のシリアルＩ／Ｆ回路を構成し、高速シリアル伝送路６を介してＰＥカード２２０から受信した制御信号およびデータに応じて、所定のデータ出力を生成するとともにステータス／サマリ情報を出力する。また、リアルタイム性を保つために、フェイル制御カード９でダミーデータと無効データを区別する必要があるので、制御信号に応じてダミーデータ（Dummy data）と無効データ（Invalid data）を生成する。フェイル制御カード２３０はこれらの情報を処理する。
【００４６】
図３の半導体試験装置の動作を図４のタイムチャートを用いて次に説明する。ただし、図４(a) 〜(d) は図２(a) 〜(d)と同じである。ここでは、理解を容易にするため、ＦＩＦＯ ２内部のデータ状態を示した。
【００４７】
フェイル／マスク判定回路１からのフェイル／マスクデータと、ダミーとは、クロックごとに対応づけられてＦＩＦＯ ２に格納される（図４(c) (d) (e)）。
【００４８】
高速シリアルＩ／Ｆ回路３は、ＦＩＦＯ ２に格納されているデータの数および各データに対応するダミーの値に応じて、以下のように動作する（図４(e) (f) ）。
（１）データが２つ未満のとき
（１-１）アイドル（出力データなし）を示す制御符号を送信する。この制御信号を「制御符号（ＩＤＬＥ）」と呼ぶこととする。
（１-２）ステータスおよびサマリ情報を送信する（ステータス、サマリ情報の送信順序は、あらかじめ決めておく。フェイル制御カード９はその順番に従って、処理を行う）
【００４９】
（２）データが２つ以上のとき
ＦＩＦＯ ２に格納されたダミーに応じて、次のように動作する。
（２-１）「次に出力されるダミー」と「その次に出力されるダミー」がどちらも”１”のとき
（２-１-１）ダミーを示す制御符号を送信する。この制御信号を「制御符号（ＤＵＭＭＹ）」と呼ぶこととする。このとき、ＦＩＦＯ ２からデータを読み出すが、使用しないで読み捨てる（ＦＩＦＯ ２内の次のデータが読み出し可能となる）。
（２-１-２）ステータスおよびはサマリ情報を送信する。このとき、ＦＩＦＯ ２からデータを読み出し、上記同様、使用しないで読み捨てる。
（２-２）次に出力されるダミー」と「その次に出力されるダミー」のどちらかが”０”のとき
（２-２-１）ＦＩＦＯ ２からデータを読み出して、高速シリアル信号に変換し、送信する。
（２-２-２）再度ＦＩＦＯ ２からデータを読み出して、高速シリアル信号に変換し、送信する。
【００５０】
フェイル制御カード２３０内の高速シリアルＩＦ回路９は、受信した制御信号，データに応じて、以下のように動作する（図４(f) (g)）。
（３）制御信号（ＩＤＬＥ）を受信したとき
制御信号の次のデータが、ステータスおよびサマリ情報であるとして、処理する。
また、アイドルを受信したとみなして、無効データを生成し、出力する。
（４）制御信号（ＤＵＭＭＹ）を受信したとき
制御信号の次のデータが、ステータスおよびサマリ情報であるとして、処理する。
また、ダミーを受信したとみなして、ダミーデータを生成し、出力する。
（５）データを受信したとき（制御信号を受信しなかったとき）
データを受信したとみなして、そのまま出力する。
【００５１】
上記のような構成の半導体試験装置によれば、高速シリアル伝送において、制御信号に意味（この場合は、アイドルもしくはダミー）を持たせ、アイドルサイクルだけでなく、従来利用されていなかったダミーサイクル（従来はダミーデータを送信していた）を有効活用してステータスとサマリ情報を転送することにより、図１の半導体試験装置の特長に加えて、システムのリアルタイム性を損なわず、ステータス，サマリ情報をさらに効率良く転送することができる。したがって、さらにパフォーマンス向上を図ることができる。
【００５２】
なお、上記の実施例では、ＦＩＦＯメモリ２に格納されているデータの数２を基準とし、制御信号に続けて１つのサマリ／ステータス情報を送信しているが、これに限定されず、次のようにしてもよい。すなわち、シリアルＩ／Ｆ回路３は、ＦＩＦＯメモリ２に格納されているデータの数がＮ未満のときはアイドル制御信号に続けてＭ個のサマリ／ステータス情報を送信し、ＦＩＦＯメモリ２に格納されているデータの数がＮ以上でかつダミーデータが先頭からＮ個連続するときは、ダミー制御信号に続けてＬ個のサマリ／ステータス情報を送信し、ＦＩＦＯメモリ２に格納されているデータの数がＮ以上でかつ先頭からＮ個のデータのいずれかがダミーデータでないときはＮ個のデータを送信してもよい。この場合、第２のシリアルＩ／Ｆ回路９は、アイドル制御信号を受信したときは、次のＭ個のデータをサマリ／ステータス情報として処理するとともにＭ＋１個の無効データを生成して出力し、ダミー制御信号を受信したときは、次のＬ個のデータを前記サマリ／ステータス情報として処理するとともにＮ個のダミーデータを生成して出力し、データを受信したときは、そのデータを出力する（ただし、Ｎ，Ｍ，Ｌは正の整数）。なお、図４のタイムチャートは、ここでＮ＝２、Ｍ＝Ｌ＝１とした場合を示す。
【００５３】
また、サマリ／ステータス情報としてサマリ情報またはステータス情報のいずれか一方のみを送信してもよい。
【００５４】
なお、上記の各実施例において、ＦＩＦＯ ２はレジスタなどを組み合わせて構成してもよい。
また、上記の各実施例では半導体試験装置に適用した場合を示したが、これに限定されず、被試験デバイスの試験結果に基づくリアルタイム情報とバッチ情報が並行してシリアル伝送され、リアルタイム情報のシリアル伝送に、有効な情報が含まれない、不要なサイクルが含まれる各種の試験装置に適用してそのパフォーマンスを向上することができる。ただし、上記の各実施例において、試験パターンが印加された被試験デバイスの出力と期待値との比較結果に基づいたフェイル／マスク情報は前記リアルタイム情報を構成し、フェイル／マスク情報のサマリ情報、およびステータス情報の少なくともいずれか一方は前記バッチ情報を構成し、アイドルサイクルおよびダミーサイクルの少なくともいずれか一方は前記不要なサイクルを構成する。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態に係る試験装置の一実施例を示す構成ブロック図である。
【図２】図１の試験装置の動作を示すタイムチャートである。
【図３】本発明の実施の形態に係る試験装置の第２の実施例を示す構成ブロック図である。
【図４】図３の試験装置の動作を示すタイムチャートである。
【図５】従来技術による試験装置の構成ブロック図である。
【図６】図５の試験装置の動作を示すタイムチャートである。
【符号の説明】
【００５６】
１  フェイル／マスク判定回路
２  ＦＩＦＯメモリ
３  第１のシリアルＩ／Ｆ回路
４  フェイル／マスクサマリ回路
８  セレクタ
９  第２のシリアルＩ／Ｆ回路
１０  被試験デバイス
１３０，２３０  フェイル制御カード
【図１】
2009192240.tif 000003
【図２】
2009192240.tif 000004
【図３】
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【図４】
2009192240.tif 000006
【図５】
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【図６】
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