(57)【要約】【課題】  チャネル層と反対導電型の半導体層を形成して接合型ＦＥＴとする場合に、チャネル層の不純物濃度などの特性変動を生じさせることなく、かつ、簡単に製造することができる構造の接合型電界効果トランジスタを有する半導体装置を提供する。【解決手段】  ｐ型のチャネル領域３ａの両側のチャネル層３上に一対のｐ+型コンタクト層４が設けられ、チャネル層３の下側にｎ+型コンタクト層４が設けられている。そして、一対のｐ+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型のチャネル領域を少なくとも有するチャネル層と、該チャネル領域の両側または該チャネル領域の両側の前記チャネル層上に離間して設けられる一対の第１導電型コンタクト層と、前記チャネル層の下側に設けられる第２導電型コンタクト層と、前記一対の第１導電型コンタクト層にオーミックコンタクトするソース電極およびドレイン電極と、前記第２導電型コンタクト層にオーミックコンタクトするゲート電極とを具備する接合型電界効果トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記第２導電型コンタクト層と前記第１導電型のチャネル層との間にアンドープ層が介在されてなる請求項１記載の半導体装置。
【請求項３】
前記接合型電界効果トランジスタを構成する各半導体層が化合物半導体からなる請求項１または２いずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ（以下、単にＦＥＴともいう）を有する半導体装置に関する。さらに詳しくは、接合型ＦＥＴのチャネル層と異なる導電型層を選択的エピタキシャル成長や選択的拡散などの複雑な工程を経ることなく形成することができる構造の接合型ＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
従来のＦＥＴは、ソース電極とドレイン電極との間にゲート電極を設ける構造になっており、ソース・ドレイン間の電流をゲートにより制御している。このようなＦＥＴで、ゲート順方向の動作範囲を広くするために、ゲートにショットキーバリアハイトの高い電極を設ける構造（ＭＥＳＦＥＴ）や、チャネル層と異なる導電型の半導体層を用いてｐｎ接合型のＦＥＴ構造にすることが知られている。ＭＥＳＦＥＴでノーマリ・オフ型動作のＦＥＴを構成する場合、ゲート電圧は０Ｖからゲートの順方向に印加して動作をさせる。しかし、ＭＥＳＦＥＴ構造では、金属−半導体のショットキー接合によって、ゲート順方向電流が流れるため、ゲートの動作電圧はある一定のゲート順方向電流となる電圧Ｖf以下としなければならない。ここで、Ｖfは金属と半導体のそれぞれの材料で決まるバリアハイト（電位障壁）φB相当の電圧となる。そこで、ゲートの動作電圧の範囲を広くするためには、ゲートにはショットキーバリアハイトの高い電極材料が必要となるが、半導体材料がｐ型ＧａＡｓの場合には、バリアハイトの高い材料がない。
【０００３】
そのため、高いＶfが必要な場合には、ｐｎ接合型のＦＥＴ構造が用いられている。この接合型のｐチャネルＦＥＴは、たとえば図７（ａ）に示されるように、ＧａＡｓからなるｐ型チャネル層５２のチャネル領域上に、ｎ+型ＧａＡｓ層５４が選択的にエピタキシャル成長され、その両側のｐ型チャネル層５２上にエピタキシャル成長されたＧａＡｓからなるｐ+型コンタクト層５３が設けられ、その両側のｐ+型コンタクト層５３上、およびｎ+型ＧａＡｓ層５４上にそれぞれオーミックコンタクトするようにソース・ドレイン電極５５およびゲート電極５６が設けられることにより形成されている。なお、５１は、たとえばＧａＡｓからなる半絶縁性の基板である。
【０００４】
図７（ｂ）は、このような接合型ＦＥＴの他の構造例を示すもので、ｎ+型ＧａＡｓ層５４の選択成長をしないで、その部分のｐ型チャネル層５２の表面にｎ型不純物を選択的に拡散することにより、ｎ+型拡散領域５８が形成されている点が異なるのみで、他の構成は、図７（ａ）と同様の構成であり、同じ部分には同じ符号を付してその説明を省略するが、図７（ａ）のＦＥＴと同様の特性のＦＥＴになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のように、ゲートの動作電圧の範囲を大きくするのに接合型ＦＥＴが有効であるが、接合型ＦＥＴを形成するには、ゲート電極とチャネル層との間にｐｎ接合を形成するために、たとえばｐ型チャネル層５２上にｎ+型半導体層５４を選択的にエピタキシャル成長するか、またはｎ+型拡散領域５８を選択的拡散により、高不純物濃度の層を形成しなければならない。しかし、とくにＧａＡｓのような化合物半導体の場合、そのエピタキシャル成長の温度は６００℃程度であり、選択的成長や選択的拡散の温度は、この成長温度よりも低くないと、すでにエピタキシャル成長してある半導体層の不純物濃度や不純物層の厚さが変動して特性が悪化するという問題があり、低温での選択成長や拡散を行う必要がある。そのため、非常に高度な技術を必要とし、量産を考慮した場合、製造工程が非常に複雑になって、高価になったり、再現性や安定性に欠けて歩留りが低下したりするという問題がある。
【０００６】
本発明は、このような問題を解決するためになされたもので、チャネル層と反対導電型の半導体層を形成する場合に、選択的エピタキシャル成長や選択的拡散により、チャネル層の不純物濃度などの特性変動を生じさせることなく、かつ、簡単に製造することができる構造の接合型電界効果トランジスタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１導電型のチャネル領域を少なくとも有するチャネル層と、該チャネル領域の両側または該チャネル領域の両側の前記チャネル層上に離間して設けられる一対の第１導電型コンタクト層と、前記チャネル層の下側に設けられる第２導電型コンタクト層と、前記一対の第１導電型コンタクト層にオーミックコンタクトするソース電極およびドレイン電極と、前記第２導電型コンタクト層にオーミックコンタクトするゲート電極とを具備する接合型電界効果トランジスタを有することを特徴とする。
【０００８】
前記第２導電型コンタクト層と前記第１導電型のチャネル層との間にアンドープ層が介在されていることにより、ｐｎ接合の逆方向耐圧やゲート・ソース間容量ＣGSを制御しやすくなるため好ましい。
【０００９】
さらに、前記接合型電界効果トランジスタを構成する各半導体層が化合物半導体からなる場合に、ＭＥＳＦＥＴでは、ゲートの動作電圧の範囲を大きくすることが困難であるため、とくに効果が大きい。
【発明の効果】
【００１０】
本発明によれば、ノーマリ・オフ型ＦＥＴを接合型ＦＥＴにより実現しているため、半導体材料や電極用金属の制約を受けることなく製造することができる。しかも、その接合型ＦＥＴの第１導電型チャネル層の導電型と異なる第２導電型コンタクト層を、第１導電型のチャネル層の下側に形成しているため、第１導電型のチャネル層および第１導電型コンタクト層を形成した後に第２導電型のコンタクト層を形成する必要がなく、第１導電型のチャネル層などの特性変動を生じさせることがないと共に、製造工程が非常に簡単になる。たとえば、第２導電型コンタクト層上に、第１導電型のチャネル層および第１導電型コンタクト層を含む半導体積層部を形成し、その半導体積層部の一部をエッチングにより除去して第２導電型コンタクト層を露出させ、その露出部分にゲート電極を形成することにより、ゲート電極と第１導電型のチャネル層との間にｐｎ接合を形成することができ、第１導電型チャネル層上に選択的にエピタキシャル成長をしたり、選択的に不純物拡散をしたりすることなく、非常に簡単に接合型ＦＥＴを形成することができる。
【００１１】
また、そのようなエピタキシャル成長による積層構造にしなくても、たとえば第２導電型コンタクト層をエピタキシャル成長して、その一部に選択的拡散により一対の第１導電型コンタクト層（領域）およびその間に第１導電型のチャネル層（領域）を形成し、第２導電型コンタクト層の露出部にゲート電極を形成することによっても、同様に、チャネル層（領域）の下側にチャネル層と異なる第２導電型コンタクト層を形成することができ、簡単に接合型ＦＥＴを形成することができる。すなわち、選択的拡散により第１導電型コンタクト領域や第１導電型チャネル領域を形成しても、その後に第２導電型コンタクト層を形成する必要がないため、第１導電型チャネル領域の不純物濃度やその深さは、その後変動することがない。
【発明を実施するための最良の形態】
【００１２】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図１にその一実施形態の断面説明図が示されるように、第１導電型（この例ではｐ型で、以下、ｐ型またはｐ+型と記す）のチャネル領域３ａの両側のチャネル層３上に一対のｐ+型コンタクト層４が設けられ、チャネル層３の下側に第２導電型（この例ではｎ型で、以下、ｎ型またはｎ+型と記す）のｎ+型コンタクト層２が設けられている。そして、一対のｐ+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。
【００１３】
基板１は、とくに限定されないが、たとえばマイクロ波素子などに用いる場合には、電子移動度が高いため、直列抵抗が低くなり、また、電子飽和速度も高いので遮断周波数も高くなるという特性から、ＧａＡｓなどの化合物半導体を動作層として用いることが好ましく、基板１も半絶縁性のＧａＡｓ基板を用いることが好ましい。
【００１４】
ｎ+型コンタクト層２は、チャネル層３とｐｎ接合を形成するための層で、たとえばシリコンが５×１０18ｃｍ-3程度の不純物濃度になるようにドープされ、２０〜１００ｎｍ程度の厚さに形成され、後述するように、この上に積層する半導体積層部７の一部がエッチングにより除去されて、その一部領域２ａの表面が露出するように形成されている。
【００１５】
ｐ型のチャネル層３は、この例では、ｐチャネル接合型ＦＥＴをノーマリ・オフ型動作とするため、ゲート電圧が０でｐチャネルが閉まる程度の不純物濃度と厚さに形成されており、１×１０17〜５×１０18ｃｍ-3程度の不純物濃度（たとえば５×１０17ｃｍ-3程度）で、２０〜１００ｎｍ程度の厚さに形成されている。
【００１６】
ｐ+型コンタクト層４は、後述するソース・ドレイン電極５をｐ型のチャネル層３とオーミックコンタクトさせる層で、充分に高濃度の不純物濃度、たとえば１×１０19ｃｍ-3程度以上になるように、たとえばカーボンがドープされ、３０ｎｍ以上の厚さに形成されている。このｐ+型コンタクト層４は、ｐ型のチャネル層３の表面上にエピタキシャル成長されたＧａＡｓ層の動作領域とする部分をエッチングにより除去することにより、チャネル領域３ａの両側に一定間隔をあけて一対の構造で設けられている。
【００１７】
この一対のｐ+型コンタクト層４上に、オーミックコンタクトするような金属、たとえばＴｉ／Ｐｔ／ＡｕまたはＰｔ／Ｔｉ／Ｐｔ／Ａｕの積層構造によりソース・ドレイン電極５が形成されており、また、ｎ+型コンタクト層２の一部領域２ａの露出部上に、オーミックコンタクトするような金属、たとえばＡｕＧｅ／Ｎｉ／Ａｕの積層構造によりゲート電極６が形成されることにより、ｎ+型コンタクト層２とｐ型のチャネル層３とによりｐｎ接合が形成された接合型ＦＥＴが形成されている。
【００１８】
つぎに、この接合型ＦＥＴの製造方法を図２の工程図を参照しながら説明する。まず、図２（ａ）に示されるように、半絶縁性のＧａＡｓからなる基板１上にＧａＡｓからなるｎ+型コンタクト層２とＧａＡｓからなるｐ型のチャネル層３とｐ+型コンタクト層４とを、それぞれ前述の不純物濃度および厚さで連続してエピタキシャル成長する。ｎ+型コンタクト層２上の半導体層、この例では、ｐ型のチャネル層３とｐ+型コンタクト層４とを合せて半導体積層部７という。
【００１９】
その後、図２（ｂ）に示されるように、半導体積層部７の一部をエッチングにより除去してｎ+型半導体層２の一部を露出させて一部領域２ａを形成する。なお、図１および２に示される例では示されていないが、このｎ+型半導体層２とｐ型のチャネル層３との間に、たとえばＡｌＧａＡｓ系化合物、ＡｌＡｓ、ＩｎＧａＰ系化合物などのＧａＡｓと異なる組成のエッチングストップ層を介在させておき、エッチングストップ層を露出させてから、エッチング液を変えてエッチングストップ層のみをエッチングにより除去することにより、ｎ+型コンタクト層２をオーバエッチングすることなく、一部領域２ａを正確に露出させることができる。
【００２０】
その後、図２（ｃ）に示されるように、ｐ+型コンタクト層４の一部をエッチングしてチャネル層３のチャネル領域３ａが露出し、その両側のチャネル層３の上に一対のｐ+型コンタクト層４を残存させる。この場合も、半導体層を積層する際に、チャネル層３とｐ+型コンタクト層４との間に、前述と同様のエッチングストップ層を設けておくことにより、チャネル層３の厚さを一定に保ちながら、チャネル層３のチャネル領域３ａを露出させることができる。
【００２１】
そして、その一対のｐ+型コンタクト層４上、およびｎ+型半導体層２の一部領域２ａ上に、前述の金属を真空蒸着またはスパッタリングなどにより設けることにより、ソース・ドレイン電極５およびゲート電極６を形成する。その結果、図１に示される構造の接合型ＦＥＴが得られる。
【００２２】
図３は、本発明による接合型ＦＥＴの他の実施形態を示す図１と同様の断面説明図である。この例は、半導体層を積層する際に、チャネル層およびｐ+型コンタクト層を成長させないで、ｎ+型コンタクト層２を、たとえば１μｍ程度と厚く形成しておき、その表面にｐ+型のソース・ドレイン領域４１を、亜鉛などの拡散により形成し、その間に、たとえば亜鉛などを拡散することによりｐ型のチャネル領域３１を形成し、ソース・ドレイン領域４１の表面にソース・ドレイン電極５を形成し、ゲート電極６は図１に示される例と同様に、ｎ+型半導体層２の露出面に形成されている。なお、図１と同じ部分には同じ符号を付してその説明を省略する。この構造にしても、ｐ型のチャネル層（領域）３１の下側にその反対導電型層であるｎ+型コンタクト層２が設けられており、チャネル領域３１の形成後に、さらに選択的なエピタキシャル成長または選択的な拡散を行う必要がないため、ＦＥＴの特性変動をきたすことなく、簡単に接合型ＦＥＴを製造することができる。
【００２３】
図４は、図１に示されるＦＥＴの変形例を示す同様の断面説明図である。この例は、ｎ+型コンタクト層２とｐ型のチャネル層３との間に、ＧａＡｓからなるアンドープ層８が挿入されている。その他の部分は図１に示される例と同じで、同じ部分には同じ符号を付して、その説明を省略する。この構造にすることにより、アンドープ層８によりｐｎ接合部の電界強度が緩和され、逆方向耐圧を向上させることができＦＥＴの動作電圧範囲を広くすることができる。また、ゲート・ソース間の容量ＣGSを低減させることができ、高周波特性を向上させることができる。
【００２４】
図５も、図１の変形例を示す断面説明図で、半導体層の一部をエッチングする際に、オーバエッチングしないように、エッチングの境界部に前述の第１および第２のエッチングストップ層９、１０を挿入した例である。その材料は、前述のように、動作層として使用するＧａＡｓと異なる材料であればよく、３〜１０ｎｍ程度の厚さに形成される。この例では、ｎ+型コンタクト層２とｐ型のチャネル層３との間に設けた第１のエッチングストップ層９上に、さらにｎ+型半導体層２１が設けられているが、このｎ+型半導体層２１はなくてもよいし、また、設ける場合でも、ｎ+型コンタクト層２と同じ不純物濃度でもよいし、異なる不純物濃度にしてもよい。このようなｎ+型半導体層２１が設けられることにより、ゲート・ドレイン（ソース）間の静電耐圧が向上する。また、第２のエッチングストップ層１０は、図５に示される例では、第２のエッチングストップ層１０が残存したままになっているが、露出部分の第２のエッチングストップ層１０を除去してもよい。さらに、第１のエッチングストップ層９は、その前後の不純物濃度と同程度の不純物濃度に形成されるが、第２のエッチングストップ層１０は、アンドープ層でも、不純物ドープ層でもよい。
【００２５】
図５に示される構造で製造した半導体装置のｐチャネルＦＥＴ（ゲート幅は１００μｍ）のＩ−Ｖ特性を図６に示す。なお、ｐチャネルＦＥＴであるため、ｎチャネルのＦＥＴに対して全て符号が逆になっている。図６（ａ）は、ＶGSに対するＩDを示し、ピンチオフ電圧が、−０.２Ｖ程度のノーマリ・オフの特性が得られていることが分る。また、図６（ｂ）は、ＶGSを変えたときのＶDSに対するＩDの変化を示す特性で、ＶDS＝６Ｖまで良好な飽和特性が得られている。さらに、図６（ｃ）は、ゲートの順方向特性を示す図で、ｐｎ接合特性になっており、ゲートの順方向電圧Ｖf＝１.０Ｖ程度の広い動作範囲になり、広いＶGSの動作電圧範囲を確保できていることを示している。さらに、図６（ｄ）はゲートの逆方向特性を示しており、逆方向のブレークダウン電圧は約８Ｖになっており、アンドープ層８を介在させた効果も加わり、逆方向電圧に対しても非常に高い耐圧を有していることが分る。
【００２６】
以上のように、本発明によれば、チャネル層と異なる導電型の半導体層をチャネル層の下側に形成し、その導電型層にゲート電極を形成して接合型ＦＥＴのｐｎ接合を形成しているため、チャネル層と反対の導電型層を選択的エピタキシャル成長または選択的拡散により形成する必要がなく、非常に簡単な製造工程で接合型ＦＥＴを作り込むことができる。その結果、ノーマリ・オフ型で、相補型回路を簡単に構成する場合でも、非常に簡単に製造することができると共に、非常に動作電圧範囲の広い半導体装置が得られる。
【図面の簡単な説明】
【００２７】
【図１】本発明の半導体装置の一実施形態を示す断面説明図である。
【図２】図１の半導体装置の製造方法の一例を示す工程断面説明図である。
【図３】本発明による半導体装置の他の実施形態を示す断面説明図である。
【図４】図１の半導体装置の変形例を示す断面説明図である。
【図５】図１の半導体装置の変形例を示す断面説明図である。
【図６】図５に示される構造のｐチャネルＦＥＴのＩ−Ｖ特性である。
【図７】従来の接合型ＦＥＴの例を示す断面説明図である。
【符号の説明】
【００２８】
１    基板
２    ｎ+型コンタクト層
２ａ  一部領域
３    チャネル層
３ａ  チャネル領域
４    ｐ+型コンタクト層
５    ソース・ドレイン電極
６    ゲート電極
７    半導体積層部
８    アンドープ層
９    第１エッチングストップ層
10    第２エッチングストップ層
21    ｎ+型半導体層
31    チャネル領域（層）
41    ｐ+型コンタクト領域（層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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