(57)【要約】【課題】小信号の遅延量をデジタル的に制御できる遅延回路。【解決手段】ｎ個（ｎは１以上の自然数）の制御端子Ｓ１〜Ｓｎと、第１の出力線Ｌ１と、を含み、ｎ個の制御端子Ｓ１〜Ｓｎの各々に入力されるｎ個の制御信号により第１の出力線Ｌ１から出力される電流を制御可能な電流制御回路１００と、第１の出力線Ｌ１に接続され、電流に基づきカレントミラー電流を生成し第２の出力線Ｌ２から出力するカレントミラー回路２００と、カレントミラー電流が電流源となるように第２の出力線Ｌ２に接続され、入力信号Ｄｉｎと反転入力信号ＸＤｉｎとを差動増幅して出力する差動増幅回路３００と、を含む遅延回路１。【選択図】図１
2009165054.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは１以上の自然数）の制御端子と、第１の出力線と、を含み、前記ｎ個の制御端子の各々に入力されるｎ個の制御信号により前記第１の出力線から出力される電流を制御可能な電流制御回路と、
前記第１の出力線に接続され、前記電流に基づきカレントミラー電流を生成し第２の出力線から出力するカレントミラー回路と、
前記カレントミラー電流が電流源となるように前記第２の出力線に接続され、入力信号と前記入力信号を反転した反転入力信号とを差動増幅して出力する差動増幅回路と、
を含む、
ことを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、前記差動増幅回路は、差動増幅した出力信号と前記出力信号を反転した反転出力信号とを出力することを特徴とする遅延回路。
【請求項３】
請求項１に記載の遅延回路において、前記差動増幅回路は、差動入力信号を単一出力信号に変換して出力することを特徴とする遅延回路。
【請求項４】
請求項１に記載の遅延回路において、
前記電流制御回路は、
出力端子とゲート端子とが前記第１の出力線に接続されたｎ個の能動素子と、
前記ｎ個の能動素子の各々の入力端子と所定の電位線との間に接続されたｎ個のスイッチング素子と、を有し、
前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、
前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、
ことを特徴とする遅延回路。
【請求項５】
各々の遅延量が異なるように設定された請求項１から４のいずれか一項に記載の遅延回路をバッファ回路を介して複数段接続したことを特徴とする遅延回路。
【請求項６】
請求項１から５のいずれか一項に記載の遅延回路を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小信号の遅延制御を行える遅延回路及び遅延回路を備えた電子機器に関する。
【背景技術】
【０００２】
従来、様々な用途で入力信号を所定時間遅延させる遅延回路が用いられる。遅延回路の遅延時間を可変にする手段として、回路の段数を切り替えることにより遅延量を変化させるデジタル可変遅延回路と、遅延素子の駆動電流や負荷を変化させることにより遅延量を変化させるアナログ可変遅延回路と、が考えられる。デジタル可変遅延回路の場合、回路の段数に比例して消費電流が増加し、さらに精度が粗くなる。
【０００３】
この課題を解決するために、例えば特許文献１には、複数の電源をスイッチにより切り替えることにより遅延回路に供給する電源を切り替え、遅延時間を制御する方法が記載されている。しかしながら、特許文献１の方法では、スイッチ部分のオン抵抗が誤差になるため、所望の遅延を作り出すための設計が難しいという問題がある。
【０００４】
この課題を解決するために、例えば特許文献２には、電流を制御し、カレントミラーを介して遅延量を調整し、制御信号に比例して遅延を得る方法が記載されている。
【０００５】
【特許文献１】特開平６−１２５２５２号公報
【特許文献２】特開２００６−２１７１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２の方法では、精度を細かく制御できるが、出力部分にインバータを用いているため小信号の遅延制御を行うことができないという課題があった。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
ｎ個（ｎは１以上の自然数）の制御端子と、第１の出力線と、を含み、前記ｎ個の制御端子の各々に入力されるｎ個の制御信号により前記第１の出力線から出力される電流を制御可能な電流制御回路と、前記第１の出力線に接続され、前記電流に基づきカレントミラー電流を生成し第２の出力線から出力するカレントミラー回路と、前記カレントミラー電流が電流源となるように前記第２の出力線に接続され、入力信号と前記入力信号を反転した反転入力信号とを差動増幅して出力する差動増幅回路と、を含む、ことを特徴とする遅延回路。
【０００９】
この構成によれば、ｎ個の制御端子から入力される制御信号によりデジタル的に差動増幅回路に供給する電流の制御が可能となり、差動増幅回路から出力される小信号の遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１０】
［適用例２］
上記に記載の遅延回路において、前記差動増幅回路は、差動増幅した出力信号と前記出力信号を反転した反転出力信号とを出力することを特徴とする遅延回路。
【００１１】
この構成によれば、互いに差動増幅の関係にある２つの出力信号の遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１２】
［適用例３］
上記に記載の遅延回路において、前記差動増幅回路は、差動入力信号を単一出力信号に変換して出力することを特徴とする遅延回路。
【００１３】
この構成によれば、互いに差動の関係にある２つの入力信号を単一出力に変換し、その出力信号の遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１４】
［適用例４］
上記に記載の遅延回路において、前記電流制御回路は、出力端子とゲート端子とが前記第１の出力線に接続されたｎ個の能動素子と、前記ｎ個の能動素子の各々の入力端子と所定の電位線との間に接続されたｎ個のスイッチング素子と、を有し、前記ｎ個のスイッチング素子は、各々前記ｎ個の制御端子と接続され、前記ｎ個のスイッチング素子を前記ｎ個の制御信号により各々導通と非導通とを切り替える制御をすることにより前記第１の出力線から出力される電流を分流する、ことを特徴とする遅延回路。
【００１５】
この構成によれば、電流制御回路は、ｎ個の制御端子から入力される制御信号によりデジタル的に差動増幅回路に供給する電流の制御が可能となり、差動増幅回路から出力される小信号の遅延量をデジタル的に制御可能な遅延回路を実現できる。
【００１６】
［適用例５］
各々の遅延量が異なるように設定された上記に記載の遅延回路をバッファ回路を介して複数段接続したことを特徴とする遅延回路。
【００１７】
この構成によれば、幅広い範囲の遅延量を細かい精度で調整することが可能になる。
【００１８】
［適用例６］
上記に記載の遅延回路を備えていることを特徴とする電子機器。
【００１９】
この構成によれば、デジタル的に遅延量の制御を行える電子機器を実現できる。
【発明を実施するための最良の形態】
【００２０】
以下、遅延回路の実施形態について図面に従って説明する。
【００２１】
（第１実施形態）
＜遅延回路の構成＞
まず、第１実施形態に係る遅延回路の構成について、図１を参照して説明する。図１は、第１実施形態に係る遅延回路の構成を示す回路図である。
【００２２】
図１に示すように、遅延回路１は、電流制御回路１００と、カレントミラー回路２００と、差動増幅回路３００と、から構成されている。
【００２３】
電流制御回路１００は、ｎ＝３個の能動素子であるＮｃｈトランジスタＮ１１，Ｎ１２，Ｎ１３と、３個のスイッチング素子であるＮｃｈトランジスタＮ２１，Ｎ２２，Ｎ２３と、から構成されている。ＮｃｈトランジスタＮ１１〜Ｎ１３は、各々、出力端子であるドレイン端子とゲート端子が第１の出力線である配線Ｌ１に接続されている。ＮｃｈトランジスタＮ２１〜Ｎ２３は、各々、ソース端子が所定の電位線である接地電位線ＧＮＤに接続され、ドレイン端子がＮｃｈトランジスタＮ１１〜Ｎ１３のソース端子と接続されている。さらに、ＮｃｈトランジスタＮ２１〜Ｎ２３のゲート端子は、各々、３個の制御端子Ｓ１〜Ｓ３に接続されている。
【００２４】
所定のゲート幅をＷ（例えばＷ＝０．３μｍ）、ｍ＝２とすると、ｐ＝１番目のＮｃｈトランジスタＮ１１は、Ｗ×２1-1＝Ｗのゲート幅で設計され、制御端子Ｓ１の電位が１．８Ｖに設定された時に１／Ｗに比例する電流ＩＷを流すように構成されている。同様に、ｐ＝２番目のＮｃｈトランジスタＮ１２は、Ｗ×２2-1＝Ｗ×２のゲート幅で設計され、制御端子Ｓ２の電位が１．８Ｖに設定された時に１／（Ｗ×２）に比例する電流ＩＷ／２を流すように構成され、ｐ＝３番目のＮｃｈトランジスタＮ１３は、Ｗ×２3-1＝Ｗ×４のゲート幅で設計され、制御端子Ｓ３の電位が１．８Ｖに設定された時に１／（Ｗ×４）に比例する電流ＩＷ／４を流すように構成されている。
【００２５】
カレントミラー回路２００は、理想定電流源ＩＡと、２つのＮｃｈトランジスタＮ０１，Ｎ０２と、から構成されている。理想定電流源ＩＡは、電源電位線ＶＤＤと配線Ｌ１の間に接続されている。ＮｃｈトランジスタＮ０１は、ソース端子が所定の電位線である接地電位線ＧＮＤに接続され、ゲート端子とドレイン端子が配線Ｌ１に接続されている。ＮｃｈトランジスタＮ０２は、ソース端子が接地電位線ＧＮＤに接続され、ゲート端子が配線Ｌ１に接続され、ドレイン端子が第２の出力線である配線Ｌ２に接続されている。
【００２６】
カレントミラー回路２００は、配線Ｌ１に流れる理想定電流源ＩＡと電流制御回路１００から出力される電流の合計をカレントミラーしたカレントミラー電流Ｍ１が配線Ｌ２に流れる。
【００２７】
差動増幅回路３００は、２つのＮｃｈトランジスタＮ０３，Ｎ０４と、２つの抵抗素子Ｒ１，Ｒ２と、から構成されている。抵抗素子Ｒ１とＮｃｈトランジスタＮ０３は、電源電位線ＶＤＤと配線Ｌ２の間に直列に接続されている。抵抗素子Ｒ２とＮｃｈトランジスタＮ０４は、電源電位線ＶＤＤと配線Ｌ２の間に直列に接続されている。ＮｃｈトランジスタＮ０３のゲート端子には入力信号Ｄｉｎが入力され、ＮｃｈトランジスタＮ０４のゲート端子には反転入力信号ＸＤｉｎが入力されている。抵抗素子Ｒ１とＮｃｈトランジスタＮ０３との接続点からは、差動増幅信号Ｄｏｕｔが出力され、抵抗素子Ｒ２とＮｃｈトランジスタＮ０４との接続点からは、反転差動増幅信号ＸＤｏｕｔが出力される。
【００２８】
次に、第１実施形態に係る遅延回路の動作について、図２を参照して説明する。図２は、第１実施形態に係る遅延回路の動作を示すグラフである。
【００２９】
図２（Ａ）は、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦの組み合わせにより変化するカレントミラー電流Ｍ１を示すグラフである。図２（Ｂ）は、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦの組み合わせにより変化する差動増幅信号Ｄｏｕｔと反転差動増幅信号ＸＤｏｕｔとの差Ｄｏｕｔ−ＸＤｏｕｔを示すグラフである。Ｇ１（ＯＮ，ＯＦＦ，ＯＦＦ）は、制御端子Ｓ１＝ＯＮ、制御端子Ｓ２＝ＯＦＦ、制御端子Ｓ３＝ＯＦＦの状態を示し、Ｇ２（ＯＦＦ，ＯＮ，ＯＦＦ）は、制御端子Ｓ１＝ＯＦＦ、制御端子Ｓ２＝ＯＮ、制御端子Ｓ３＝ＯＦＦの状態を示し、Ｇ３（ＯＮ，ＯＮ，ＯＦＦ）は、制御端子Ｓ１＝ＯＮ、制御端子Ｓ２＝ＯＮ、制御端子Ｓ３＝ＯＦＦの状態を示し、Ｇ４（ＯＦＦ，ＯＦＦ，ＯＮ）は、制御端子Ｓ１＝ＯＦＦ、制御端子Ｓ２＝ＯＦＦ、制御端子Ｓ３＝ＯＮの状態を示し、Ｇ５（ＯＮ，ＯＦＦ，ＯＮ）は、制御端子Ｓ１＝ＯＮ、制御端子Ｓ２＝ＯＦＦ、制御端子Ｓ３＝ＯＮの状態を示す。
【００３０】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００３１】
本実施形態では、図２（Ｂ）の０ｍＶ線上の点線楕円に示すように、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦを切り替えることで差動増幅回路３００に流れるカレントミラー電流Ｍ１を調整し、差動増幅信号Ｄｏｕｔの位相を約４０ｐｓｅｃ程度の間隔で調整することができる。
【００３２】
（第２実施形態）
次に、遅延回路の第２実施形態について説明する。第１実施形態においては、遅延回路１は、図１に示すような差動増幅回路３００で説明したが、本第２実施形態では、図３に示すような差動増幅回路３１０で構成した場合について説明する。
【００３３】
まず、第２実施形態に係る遅延回路の構成について、図３を参照して説明する。図３は、第２実施形態に係る遅延回路の構成を示す回路図である。
【００３４】
図３に示すように、遅延回路１０は、電流制御回路１００と、カレントミラー回路２００と、差動増幅回路３１０と、から構成されている。
【００３５】
差動増幅回路３１０は、図１の差動増幅回路３００の２つの抵抗素子Ｒ１，Ｒ２の代わりに差動接続された２つのＰｃｈトランジスタＰ０１，Ｐ０２で構成されている。ＰｃｈトランジスタＰ０１は、電源電位線ＶＤＤとＮｃｈトランジスタＮ０３のドレイン端子との間に接続され、ゲート端子はＮｃｈトランジスタＮ０４のドレイン端子と接続されている。ＰｃｈトランジスタＰ０２は、電源電位線ＶＤＤとＮｃｈトランジスタＮ０４のドレイン端子との間に接続され、ゲート端子はＮｃｈトランジスタＮ０３のドレイン端子と接続されている。ＮｃｈトランジスタＮ０３のゲート端子には入力信号Ｄｉｎが入力され、ＮｃｈトランジスタＮ０４のゲート端子には反転入力信号ＸＤｉｎが入力されている。ＰｃｈトランジスタＰ０１とＮｃｈトランジスタＮ０３との接続点からは、差動増幅信号Ｄｏｕｔが出力され、ＰｃｈトランジスタＰ０２とＮｃｈトランジスタＮ０４との接続点からは、反転差動増幅信号ＸＤｏｕｔが出力される。
【００３６】
次に、第２実施形態に係る遅延回路の動作について、図４を参照して説明する。図４は、第２実施形態に係る遅延回路の動作を示すグラフである。
【００３７】
図４（Ａ）は、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦの組み合わせにより変化するカレントミラー電流Ｍ１を示すグラフである。図４（Ｂ）は、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦの組み合わせにより変化する差動増幅信号Ｄｏｕｔと反転差動増幅信号ＸＤｏｕｔとの差Ｄｏｕｔ−ＸＤｏｕｔを示すグラフである。
【００３８】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００３９】
本実施形態では、図４（Ｂ）の０Ｖ線上の点線楕円に示すように、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦを切り替えることで差動増幅回路３１０に流れるカレントミラー電流Ｍ１を調整し、差動増幅信号Ｄｏｕｔの遅延量を調整することができる。
【００４０】
（第３実施形態）
次に、遅延回路の第３実施形態について説明する。第１実施形態においては、遅延回路１は、図１に示すような差動増幅回路３００で説明したが、本第３実施形態では、図５に示すような差動増幅回路３２０で構成した場合について説明する。
【００４１】
まず、第３実施形態に係る遅延回路の構成について、図５を参照して説明する。図５は、第３実施形態に係る遅延回路の構成を示す回路図である。
【００４２】
図５に示すように、遅延回路２０は、電流制御回路１００と、カレントミラー回路２００と、差動増幅回路３２０と、から構成されている。
【００４３】
差動増幅回路３２０は、図１の差動増幅回路３００の２つの抵抗素子Ｒ１，Ｒ２の代わりに２つのＰｃｈトランジスタＰ０３，Ｐ０４で構成されている。ＰｃｈトランジスタＰ０３は、電源電位線ＶＤＤとＮｃｈトランジスタＮ０３のドレイン端子との間に接続され、ゲート端子はＮｃｈトランジスタＮ０３のドレイン端子と接続されている。ＰｃｈトランジスタＰ０４は、電源電位線ＶＤＤとＮｃｈトランジスタＮ０４のドレイン端子との間に接続され、ゲート端子はＮｃｈトランジスタＮ０３のドレイン端子と接続されている。ＮｃｈトランジスタＮ０３のゲート端子には入力信号Ｄｉｎが入力され、ＮｃｈトランジスタＮ０４のゲート端子には反転入力信号ＸＤｉｎが入力されている。ＰｃｈトランジスタＰ０４とＮｃｈトランジスタＮ０４との接続点からは、差動入力信号が単一出力に変換された単一出力信号Ｄｏｕｔが出力される。
【００４４】
次に、第３実施形態に係る遅延回路の動作について、図６を参照して説明する。図６は、第３実施形態に係る遅延回路の動作を示すグラフである。
【００４５】
図６は、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦの組み合わせにより変化する単一出力信号Ｄｏｕｔを示すグラフである。
【００４６】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００４７】
本実施形態では、図６に示すように、制御端子Ｓ１〜Ｓ３のＯＮ／ＯＦＦを切り替えることで差動増幅回路３２０に流れるカレントミラー電流Ｍ１を調整し、単一出力信号Ｄｏｕｔの遅延量を調整することができる。
【００４８】
以上、遅延回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４９】
（変形例１）遅延回路の変形例１について説明する。図７（Ａ）は、第２実施形態で説明した遅延回路１０を各々異なる遅延量となるように調整し、バッファ回路３０を介して３段接続し差動増幅信号Ｄｏｕｔと反転差動増幅信号ＸＤｏｕｔとを出力する構成を示す。また、図７（Ｂ）は、図７（Ａ）の３段目の遅延回路１０の代わりに第３実施形態で説明した遅延回路２０を接続し単一出力信号Ｄｏｕｔを出力する構成を示す。変形例１によれば、幅広い範囲の遅延量を細かい精度で調整することが可能になる。
【００５０】
（変形例２）遅延回路を使った電子機器の例について説明する。図８は、変形例２に係る電子機器である携帯電話１８００の構成を示す概略図である。携帯電話１８００は、操作ボタンなどを備えた本体部１８１０と、液晶パネルなどを備えた表示部１８２０とが、ヒンジ部１８３０によって折りたたみ可能なように接続されている。本体部１８１０には、遅延回路１を使った受信回路が内蔵されている。遅延回路を使った電子機器として、携帯電話１８００の他にも携帯情報端末（ＰＤＡ：Personal Digital Assistant）やノート型ＰＣ（Personal Computer）などの無線通信を利用する機器にも適用できる。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態に係る遅延回路の構成を示す回路図。
【図２】第１実施形態に係る遅延回路の動作を示すグラフ。
【図３】第２実施形態に係る遅延回路の構成を示す回路図。
【図４】第２実施形態に係る遅延回路の動作を示すグラフ。
【図５】第３実施形態に係る遅延回路の構成を示す回路図。
【図６】第３実施形態に係る遅延回路の動作を示すグラフ。
【図７】変形例１に係る遅延回路の構成を示す回路図。
【図８】変形例２に係る電子機器の構成を示す概略図。
【符号の説明】
【００５２】
１…遅延回路、１０…遅延回路、２０…遅延回路、３０…バッファ回路、１００…電流制御回路、２００…カレントミラー回路、３００…差動増幅回路、３１０…差動増幅回路、３２０…差動増幅回路、１８００…携帯電話、１８１０…本体部、１８２０…表示部、１８３０…ヒンジ部。
【図１】
2009165054.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009165054.tif 000009
【図８】
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