(57)【要約】【課題】フォトダイオードのリーク電流を抑制することができるフォトセンサを提供すること。【解決手段】本発明に係るフォトセンサは、薄膜トランジスタ５２の上層に形成された第１パッシベーション膜４１と、ドレイン電極１３と、下部電極１４とを電気的に接続する、第１パッシベーション膜４１に設けられた開口部と、薄膜トランジスタ５２、及びフォトダイオード５１を被覆する第２パッシベーション膜４２と、第２パッシベーション膜４２の上層に形成され、当該第２パッシベーション膜４２に設けられたコンタクトホールを介して上部電極１５と電気的に接続される上層配線２３と、コンタクトホールを形成する際に上部電極１４が露出しないように、上部電極１４より上層に形成された接続膜１６と、を備えるものである。【選択図】図２
2009295908.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、
上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサであって、
前記薄膜トランジスタの上層に形成された第１パッシベーション膜と、
前記ドレイン電極と前記下部電極とを電気的に接続する、前記第１パッシベーション膜に設けられた開口部と、
前記薄膜トランジスタ、及び前記フォトダイオードを被覆する第２パッシベーション膜と、
前記第２パッシベーション膜の上層に形成され、当該第２パッシベーション膜に設けられたコンタクトホールを介して前記上部電極と電気的に接続される上層配線と、
前記コンタクトホールを形成する際に前記上部電極が露出しないように、前記上部電極より上層に形成された接続膜と、を備えるフォトセンサ。
【請求項２】
前記上部電極の直上層には、絶縁保護膜が形成され、
前記接続膜は、少なくとも前記絶縁保護膜の開口部に設けられていることを特徴とする請求項１に記載のフォトセンサ。
【請求項３】
前記絶縁保護膜の膜厚は、前記第２パッシベーション膜の膜厚よりも薄く形成されていることを特徴とする請求項２に記載のフォトセンサ。
【請求項４】
前記上部電極は、透明導電性薄膜であることを特徴とする請求項１〜３のいずれか1項に記載のフォトセンサ。
【請求項５】
前記上層配線と同一の層に導電パターンが形成され、当該導電パターンと、前記上部電極を構成する層よりも下層に積層された導電性薄膜とが、コンタクトホールを介して接続されていることを特徴とする請求項１〜４のいずれか1項に記載のフォトセンサ。
【請求項６】
前記導電性薄膜は、前記下部電極、前記ゲート電極、若しくは前記ソース電極と同層に形成された膜であり、
前記導電パターンは、配線、若しくは電極パターンであることを特徴とする請求項５に記載のフォトセンサ。
【請求項７】
前記第２パッシベーション膜よりも上層にシンチレーターが形成されており、
少なくとも低ノイズアンプとＡ／Ｄコンパレータを有するデジタルボード、前記薄膜トランジスタを駆動するドライバーボード、及び電荷を読み出す読み出しボードが接続されている請求項１〜６のいずれか1項に記載のフォトセンサ。
【請求項８】
Ｘ線を前記シンチレーターにより可視光に変換することによりＸ線撮像表示を行う機能を有する請求項７に記載のフォトセンサ。
【請求項９】
ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、
上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサの製造方法であって、
基板上に前記薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上層に第１パッシベーション膜を形成する工程と、
前記ドレイン電極と、前記下部電極が電気的に接続されるように前記フォトダイオードの各膜を成膜する工程と、
前記上部電極の上層に接続膜を形成する工程と、
前記フォトダイオードの各膜のパターンを形成して、前記フォトダイオードを形成する工程と、
前記薄膜トランジスタ、前記フォトダイオード、及び前記接続膜上に、第２パッシベーション膜を被覆する工程と、
前記第２パッシベーション膜の表面から前記接続膜の表面まで貫通するコンタクトホールを形成する工程と、
前記第２パッシベーション膜上に、前記コンタクトホールを介して前記接続膜と接続する上層配線を形成する工程とを備え、
前記上層配線と前記上部電極とは、前記接続膜を介して電気的に接続されているフォトセンサの製造方法。
【請求項１０】
ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、
上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサの製造方法であって、
基板上に前記薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上層に第１パッシベーション膜を形成する工程と、
前記ドレイン電極と、前記下部電極が電気的に接続されるように前記フォトダイオードを形成する工程と、
前記上部電極を被覆する絶縁保護膜を形成する工程と、
前記絶縁保護膜に開口部を設ける工程と、
少なくとも前記絶縁保護膜の開口部に、前記上部電極と電気的に接続するための接続膜を形成する工程と、
前記薄膜トランジスタ、前記フォトダイオード、及び前記接続膜上に、第２パッシベーション膜を被覆する工程と、
前記第２パッシベーション膜の表面から前記接続膜の表面まで貫通するコンタクトホールを形成する工程と、
前記第２パッシベーション膜上に、前記コンタクトホールを介して前記接続膜と接続する上層配線を形成する工程とを備え、
前記上層配線と前記上部電極とは、前記接続膜を介して電気的に接続されているフォトセンサの製造方法。
【請求項１１】
前記上層配線を形成する工程において、前記上層配線とは別の導電パターンを形成し、
前記コンタクトホールを形成する工程において、前記上部電極より下層に形成された導電性薄膜と、前記導電パターンとを電気的に接続するコンタクトホールを形成することを特徴とする請求項９又は１０に記載のフォトセンサの製造方法。
【請求項１２】
前記第２パッシベーション膜は、ＣＶＤ法若しくはスパッタ法により形成した膜と、塗布法により形成した膜の積層構造により構成されていることを特徴とする請求項９〜１１のいずれか1項に記載のフォトセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードと薄膜トランジスタ（以下、「ＴＦＴ（Thin Film Transistor）」とも云う）を有するフォトセンサ、及びその製造方法に関する。
【背景技術】
【０００２】
可視光を光電変換するフォトダイオードとＴＦＴとを配置したＴＦＴアレイ基板を備えたフラットパネルであるフォトセンサは、密着イメージセンサーやＸ線撮像表示装置などに適用され広く用いられている。特に、ＴＦＴアレイ基板上にＸ線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルＸ線撮像表示装置（以後、ＦＰＤと呼ぶ）は医療産業等への適用が有望な装置である。
【０００３】
Ｘ線画像診断の分野では、精密画像（静止画）とリアルタイム画像観察（動画）が使い分けられている。静止画の撮影には、主にＸ線フイルムが今なお使用されている。一方、動画の撮影には、光電子増倍管とＣＣＤを組み合わせた撮像管（イメージインテンシファイア）が使用されている。Ｘ線フイルムは、空間分解能が高い反面、感度が低く静止画しか撮影できない、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は、感度が高く動画の撮影が可能である反面、空間分解能が低い、真空デバイスであるため大型化に限界があるといった欠点がある。
【０００４】
ＦＰＤには、ＣｓＩなどのシンチレ一夕一によってＸ線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Ｓｅを代表とするＸ線検出素子によりＸ線を直接電荷へ変換する直接変換方式がある。間接変換方式は、直接変換方式に比べて量子効率が高く、シグナル／ノイズ比（Ｓ／Ｎ比）に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のＦＰＤのアレイ基板に関する構造や製造方法については従来から開示がなされている（例えば、特許文献１〜３）。
【特許文献１】特開平５−１３８０２号公報  第４図
【特許文献２】特開２００７−１６５８６５号公報
【特許文献３】特開２００８−１０８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＩＮ型のフォトセンサを用いてＦＰＤを形成する場合において、リアルタイム画像観察を行うためには、フォトセンサのアモルファスシリコンの膜厚を厚くするとともに、バイアス電圧を大きく設定して分光感度を向上させる必要がある。その結果、ｉ−ｐ界面にかかる電圧が上昇し、リーク電流が増加することとなる。
【０００６】
しかしながら、フォトセンサにおいてリーク電流は雑音となる。これを回避させる方法として、入力光を増加させてＳ／Ｎ比を向上させる方法がある。しかしながら、イメージセンサーに用いる場合は、入射光量を増加させる必要が生じ、消費電力量の増加につながってしまう。また、Ｘ線画像診断に適用する場合には、Ｘ線量の増加を招来するため好ましくない。従って、フォトダイオードにバイアスを印加した際に、リーク電流を抑制することができる技術が切望されている。
【０００７】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、フォトダイオードのリーク電流を抑制することができるフォトセンサを提供することである。
【課題を解決するための手段】
【０００８】
本発明に係るフォトセンサは、ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサであって、前記薄膜トランジスタの上層に形成された第１パッシベーション膜と、前記ドレイン電極と、前記下部電極とを電気的に接続する、前記第１パッシベーション膜に設けられた開口部と、前記薄膜トランジスタ、及び前記フォトダイオードを被覆する第２パッシベーション膜と、前記第２パッシベーション膜の上層に形成され、当該第２パッシベーション膜に設けられたコンタクトホールを介して前記上部電極と電気的に接続される上層配線と、前記コンタクトホールを形成する際に前記上部電極が露出しないように、前記上部電極より上層に形成された接続膜と、を備えるものである。
【０００９】
本発明に係る第1の態様のフォトセンサの製造方法は、ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサの製造方法であって、少なくとも以下の工程を有する。すなわち、基板上に前記薄膜トランジスタを形成する工程と、前記薄膜トランジスタの上層に第１パッシベーション膜を形成する工程と、前記ドレイン電極と、前記下部電極が電気的に接続されるように前記フォトダイオードの各膜を成膜する工程と、前記上部電極の直上層に接続膜を形成する工程と、前記フォトダイオードの各膜のパターンを形成して、前記フォトダイオードを形成する工程と、前記薄膜トランジスタ、前記フォトダイオード、及び前記接続膜上に、第２パッシベーション膜を被覆する工程と、前記第２パッシベーション膜の表面から前記接続膜の表面まで貫通するコンタクトホールを形成する工程と、前記第２パッシベーション膜上に、前記コンタクトホールを介して前記接続膜と接続する上層配線を形成する工程とを備える。そして、前記上層配線と前記上部電極とは、前記接続膜を介して電気的に接続されている。
【００１０】
本発明に係る第２の態様のフォトセンサの製造方法は、ゲート電極とソース／ドレイン電極が半導体層を介して配置された薄膜トランジスタと、上部電極と下部電極間に半導体層が挟持されたフォトダイオードと、を備えるフォトセンサの製造方法であって、少なくとも以下の工程を有する。すなわち、基板上に前記薄膜トランジスタを形成する工程と、前記薄膜トランジスタの上層に第１パッシベーション膜を形成する工程と、前記ドレイン電極と、前記下部電極が電気的に接続されるように前記フォトダイオードを形成する工程と、前記上部電極を被覆する絶縁保護膜を形成する工程と、前記絶縁保護膜に開口部を設ける工程と、少なくとも前記絶縁保護膜の開口部に、前記上部電極と電気的に接続するための接続膜を形成する工程と、前記薄膜トランジスタ、前記フォトダイオード、及び前記接続膜上に、第２パッシベーション膜を被覆する工程と、前記第２パッシベーション膜の表面から前記接続膜の表面まで貫通するコンタクトホールを形成する工程と、前記第２パッシベーション膜上に、前記コンタクトホールを介して前記接続膜と接続する上層配線を形成する工程とを備える。そして、前記上層配線と前記上部電極とは、前記接続膜を介して電気的に接続されている。
【発明の効果】
【００１１】
本発明に係るフォトセンサによれば、フォトダイオードのリーク電流を抑制することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、これに限定されるものではない。
【００１３】
［実施形態１］
図１に、本実施形態１に係るフォトセンサに備えられるＴＦＴアレイ基板の平面図を、図２に、図１のＩＩ−ＩＩ切断部断面図を示す。なお、説明の便宜上、図１においては、絶縁性基板、ゲート絶縁膜、各パッシベーション膜、絶縁保護膜等の図示を省略する。
【００１４】
ＴＦＴアレイ基板５０には、受光画素がアレイ状に配列されている。各画素には、１つのフォトダイオード５１と１つの薄膜トランジスタ（以下、ＴＦＴとも云う）５２が設けられている。換言すると、ＴＦＴアレイ基板５０上には、フォトダイオード５１及びＴＦＴ５２がアレイ状に配列されている。
【００１５】
ＴＦＴアレイ基板５０は、図１及び図２に示すように、ガラス等の絶縁性基板１、ゲート絶縁膜２、遮光層３、ゲート電極１１、ソース電極１２、ドレイン電極１３、下部電極１４、上部電極１５、接続膜１６、ゲート配線２１、データ配線２２、上部配線として機能するバイアス配線２３、第１半導体層３１、第２半導体層３２、第３半導体層３３、第４半導体層３４、第５半導体層３５、第１パッシベーション膜４１、第２パッシベーション膜４２、第３パッシベーション膜４３、第４パッシベーション膜４４等を備える。また、コンタクトホールとして機能する開口部Ｈ１１、第１のコンタクトホールＣＨ２１、第２のコンタクトホールＣＨ２２等を備える。
【００１６】
ゲート配線２１は、図１中の横方向に延在され、縦方向に複数並設されている。データ配線２２は、ゲート配線２１とゲート絶縁膜２（図２参照）を介して交差するように、図１中の縦方向に延在し、横方向に複数並設されている。複数のゲート配線２１と、複数のデータ配線２２は、ほぼ直交するようにマトリクスを形成し、隣接するゲート配線２１及びデータ配線２２とで囲まれた領域に受光画素が設けられている。
【００１７】
ゲート配線２１のうち、ＴＦＴ５２を構成する部分がゲート電極１１として機能する。データ配線２２は、ソース電極１２に接続され、ソース電極１２は、ゲート絶縁膜２を介してゲート電極１１と交差している。ゲート電極１１は、横一列に配列されたＴＦＴ５２にゲート信号を供給する。これにより、横一列のＴＦＴ５２が同時にＯＮする。データ配線２２は、縦一列に配列された複数のＴＦＴ５２からデータを順次読み出す。以上のように、本実施形態１に係るフォトセンサは、２次元アレイ光検出器である。
【００１８】
絶縁性基板１としては、ガラス基板等を用いることができる。ゲート電極１１は、絶縁性基板１上に形成されている。ゲート電極１１の材料としては、Ａｌ（アルミニウム）を主成分とする金属を含む材料を適用することができる。Ａｌを主成分とする金属としては、ＡｌＮｉＮｄ、ＡｌＮｉＳｉ、ＡｌＮｉＭｇ等のＮｉを含むＡｌ−Ｎｉ合金等を挙げることができる。勿論、他のアルミ合金であってもよい。また、ゲート電極１１に適用可能な材料として、Ａｌに代えて低抵抗金属材料であるＣｕ等も好適に適用することができる。さらに、ゲート電極１１は、低抵抗金属材料の単層構造に限られるものではなく、低抵抗金属材料と他の金属材料との積層構造としてもよい。
【００１９】
ゲート絶縁膜２は、ゲート電極１１を覆うように形成されている。そして、ゲート絶縁膜２上に、ゲート電極１１と対向するように第１半導体層３１が形成されている。第１半導体層３１は、水素原子が添加されたアモルファスシリコン（以下、「ａ−Ｓｉ：Ｈ層」とも称する）である。この第１半導体層３１上に第２半導体層３２が形成されている。第２半導体層３２は、オーミックコンタクト層であり、ａ−Ｓｉ：Ｈ層にｎ型の不純物が高濃度にドープされている。
【００２０】
第１半導体層３１及び第２半導体層３２は、島状にパターン形成されている。そして、第２半導体層３２が積層されていない第１半導体層３１の領域がチャネル領域として機能する。ソース電極１２及びドレイン電極１３は、第２半導体層３２上からゲート絶縁膜２上まで延在するように形成されている（図２参照）。ソース電極１２が積層されている第１半導体層３１の領域がソース領域、ドレイン電極１３が積層されている第１半導体層３１の領域がドレイン領域として機能する。
【００２１】
第１パッシベーション膜４１は、ソース電極１２、ドレイン電極１３、第１半導体層３１、ゲート絶縁膜２を被覆するように成膜されている。第１パッシベーション膜４１には、その表面からドレイン電極１３まで貫通する開口部Ｈ１１が形成されている。開口部Ｈ１１は、ドレイン電極１３と下部電極１４を電気的に接続するためのコンタクトホールとして機能する。
【００２２】
フォトダイオード５１は、第１パッシベーション膜４１上に形成されている。フォトダイオード５１は、受光画素領域の中央に略矩形状に形成され、受光画素として機能する。フォトダイオード５１は、カソード電極として機能する下部電極１４、アノード電極として機能する上部電極１５を備える。また、光電変換層として、第３半導体層３３、第４半導体層３４、第５半導体層３５を備える。
【００２３】
下部電極１４は、フォトダイオード５１の下層に配置され、カソード電極として機能する。下部電極１４は、第1パッシベーション膜４１上及び開口部Ｈ１１内に形成されている。開口部Ｈ１１を介して、下部電極１４とドレイン電極１３とが電気的に接続されている。上部電極１５は、フォトダイオード５１の上層に配置され、アノード電極として機能する。上部電極１５の材料としては、ＩＺＯ、ＩＴＺＯ，ＩＴＳＯ等の透明導電性薄膜を用いることができる。
【００２４】
第３半導体層３３は、Ｐ（リン）ドープしたアモルファスシリコン膜により構成され、第４半導体層３４は、イントリンシックのアモルファスシリコン膜により構成される。また、第５半導体層３５は、Ｂ（ボロン）ドープしたアモルファスシリコン膜により構成される。光変換層は、第３半導体層３３、第４半導体層３４、第５半導体層３５が絶縁性基板１側からこの順に積層された３層構造により構成されている。
【００２５】
接続膜１６は、上部電極１５の上層に形成されており、その上層に形成されるバイアス配線２３と、その下層に形成される上部電極１５とを電気的に接続させる役割を担う。
【００２６】
第２パッシベーション膜４２は、第１パッシベーション膜４１、下部電極１４、上部電極１５、接続膜１６等を被覆するように形成されている（図２参照）。そして、第２パッシベーション膜４２には、同表面から、接続膜１６の表面まで貫通する第１のコンタクトホールＣＨ２１、及び同表面からソース電極１２の表面まで貫通する第２のコンタクトホールＣＨ２２が形成されている。第２のコンタクトホールＣＨ２２は、第１パッシベーション膜４１の下層に配置されたソース電極１２と電気的に接続可能なように、第２パッシベーション膜４２及び第１パッシベーション膜４１を貫通する貫通孔が形成されている。
【００２７】
バイアス配線２３は、第２パッシベーション膜４２上、及び第１のコンタクトホールＣＨ２１に形成されている。バイアス配線２３は、フォトダイオード５１に接続される上層配線として機能する。バイアス配線２３は、第１のコンタクトホールＣＨ２１を介して、第２パッシベーション膜４２の下層に形成された接続膜１６と電気的に接続されている。そして、接続膜１６を介して、バイアス配線２３は、上部電極１５と電気的に接続されている。従って、接続膜１６のパターンサイズは、第１のコンタクトホールＣＨ２１の加工マージン以上の大きさとなるようにし、第１のコンタクトホールＣＨ２１の形成箇所の底部には、必ず接続膜１６が配置されるようにする。
【００２８】
バイアス配線２３と同一の層には、導電パターンであるデータ配線２２が配設されている。データ配線２２は、第２のコンタクトホールＣＨ２２を介してソース電極１２と電気的に接続されている。データ配線２２とバイアス配線２３は、少なくともその最上層、若しくは最下層にＡｌ−Ｎｉ合金膜を有している。Ａｌ−Ｎｉ合金膜の単層膜としてもよい。最上層にＡｌ−Ｎｉ合金膜がある場合、さらに表面を窒化層としてもよい。
【００２９】
データ配線２２は、フォトダイオード５１において変換された電荷を読み出すための配線である。一方、バイアス配線２３は、光が当たらないときにｏｆｆ状態を作るためにフォトダイオード５１に逆バイアスをかけるための配線である。データ配線２２とバイアス配線２３は、図１に示すように、互いに平行に、かつ交互に形成されている。従って、バイアス配線２３は、データ配線２２と同様にゲート配線２１と交差するように形成されている。
【００３０】
遮光層３は、ＴＦＴ５２の上層に位置する第２パッシベーション膜４２上に配設されている。本実施形態１においては、バイアス配線２３の幅広部分により形成されている（図１参照）。換言すると、バイアス配線２３において、ゲート配線２１との交差位置において、幅広に構成することによりＴＦＴ５２を覆うように構成している。なお、この遮光層３は、必ずしもバイアス配線２３と同一の材料により構成する必要はなく、当該位置が遮光可能なように構成されていればよい。
【００３１】
第３パッシベーション膜４３は、第２パッシベーション膜４２、遮光層３、データ配線２２、及びバイアス配線２３等を覆うように形成されている。第４パッシベーション膜４４は、第３パッシベーション膜４３上に形成されている。ここで、第４パッシベーション膜４４は、表面が平坦な膜であり、例えば有機樹脂などからなる。
【００３２】
次に、ＴＦＴアレイ基板の基板端部の構成について説明する。ゲート配線２１、データ配線２２、バイアス配線２３等は、ＴＦＴアレイ基板５０の基板端部の各端子まで延在されている。各端子は表面側に露出しており、外部の配線に接続される。
【００３３】
図３（ａ）に、本実施形態１に係るＴＦＴアレイ基板５０の基板端部の一例を示す模式的な切断部断面図を示す。ＴＦＴアレイ基板５０の基板端部には、ゲート絶縁膜２、端子引出電極１７、端子部接続配線２４、接続パターン２５、第１パッシベーション膜４１、第２パッシベーション膜４２、第３パッシベーション膜４３、第４パッシベーション膜４４、第３のコンタクトホールＣＨ２３、コンタクトホールとして機能する開口部Ｈ４１等が配設されている。
【００３４】
端子部接続配線２４は、ゲート電極１１と同一の層に形成されており、例えば、ゲート配線２１から延設された配線である。第３のコンタクトホールＣＨ２３は、第２パッシベーション膜４２の表面から端子部接続配線２４の表面が露出するように、第２パッシベーション膜４２、第１パッシベーション膜４１、及びゲート絶縁膜２を貫通する開口部となっている。
【００３５】
接続パターン２５は、第２パッシベーション膜４２上、及び第３のコンタクトホールＣＨ２３に配設されている。接続パターン２５は、データ配線２２、バイアス配線２３と同一の層に設けられた導電パターンであり、端子部接続配線２４と端子引出電極１７とを接続する役割を担う。
【００３６】
開口部Ｈ４１は、第４パッシベーション膜４４の表面から接続パターン２５の表面が露出するように、第４パッシベーション膜４４及び第３パッシベーション膜４３を貫通する開口部となっており、コンタクトホールとして機能する。端子引出電極１７は、開口部Ｈ４１の内部から、第４パッシベーション膜４４の表面まで延在するように配設されている。これにより、端子引出電極１７は、接続パターン２５と物理的及び電気的に接続される。端子引出電極１７は、外部と接続するための引き出し端子であり、端子部接続配線２４の引き出し端子として機能する。
【００３７】
なお、ゲート配線２１と同一の層の引き出し端子の構成について説明したが、データ配線２２、バイアス配線２３等の他の配線についても同様の構成により基板表面に形成された端子引出電極に接続される。
【００３８】
図３（ｂ）に、本実施形態１に係るＴＦＴアレイ基板５０の基板端部の他の一例を示す模式的な切断部断面図を示す。図３（ｂ）に示すＴＦＴアレイ基板５０の基板端部には、ゲート絶縁膜２、端子引出電極１７、端子部接続配線２４、接続パターン２５、ショートリング配線２６、第１パッシベーション膜４１、第２パッシベーション膜４２、第３パッシベーション膜４３、第４パッシベーション膜４４、第４のコンタクトホールＣＨ２４、第５のコンタクトホールＣＨ２５、コンタクトホールとして機能する開口部Ｈ４２等が配設されている。
【００３９】
ショートリング配線２６は、第１パッシベーション膜４１上に形成されている。このショートリング配線２６は、例えば上部電極１５や下部電極１４と同一の層に形成することができる。ショートリング配線２６は、端子部接続配線２４よりも基板端側に配設されている。ショートリング配線２６は、図示しない外部の保護回路などに接続されている。ショートリング配線２６は、例えば、フォトセンサの製造工程等において、接続された配線に過電流が流れた場合等に配線をショートさせ、フォトセンサを保護するために形成されている。
【００４０】
第４のコンタクトホールＣＨ２４は、第２パッシベーション膜４２の表面から端子部接続配線２４の表面が露出するように、第２パッシベーション膜４２、第１パッシベーション膜４１、及びゲート絶縁膜２を貫通する開口部となっている。
【００４１】
第５のコンタクトホールＣＨ２５は、第２パッシベーション膜４２の表面からショートリング配線２６の表面が露出するように、第２パッシベーション膜４２を貫通する開口部となっている。
【００４２】
接続パターン２５は、第２パッシベーション膜４２上、第４のコンタクトホールＣＨ２４、及び第５のコンタクトホールＣＨ２５に配設されている。これらは、一体的なパターンとして形成される。第４のコンタクトホールＣＨ２４を介して、端子部接続配線２４と接続パターン２５が接続される。また、第５のコンタクトホールＣＨ２５を介して、ショートリング配線２６と接続パターン２５が接続される。上記構成により、端子部接続配線２４とショートリング配線２６が電気的に接続される。
【００４３】
開口部Ｈ４２は、第４パッシベーション膜４４の表面からショートリング配線２６の表面が露出するように、第４パッシベーション膜４４、第３パッシベーション膜４３及び第２パッシベーション膜４２を貫通する開口部となっており、コンタクトホールとして機能する。端子引出電極１７は、開口部Ｈ４２の内部から、第４パッシベーション膜４４の表面まで延在するように配設されている。すなわち、端子引出電極１７は、開口部Ｈ４１の底面及び側面に形成されている。これにより、端子引出電極１７は、ショートリング配線２６と物理的及び電気的に接続される。端子引出電極１７は、外部と接続するための引き出し端子であり、端子部接続配線２４の引き出し端子として機能する。
【００４４】
このように構成されたフォトセンサにおいて、データ配線２２は、フォトダイオード５１からの電荷をＴＦＴ５２を介して読み出す。具体的には、ゲート電極１１に供給されるゲート信号によって、ＴＦＴ５２をＯＮしていく。これによって、電荷がＴＦＴ５２を介してデータ配線２２に読み出される。
【００４５】
本実施形態１に係るＴＦＴアレイ基板５０を用いて、公知の方法によりＸ線撮像装置等のフォトセンサを製造することができる。例えば、第４パッシベーション膜４４上に、ＣｓＩ等からなるＸ線を可視光に変換するシンチレ一ターを蒸着し、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴを駆動するドライバーボード、及び電荷を読み出す読み出しボードを接続することにより、Ｘ線撮像装置を作成することができる。
【００４６】
次に、本実施形態１に係るＴＦＴアレイ基板５０の製造方法について図４（ａ）〜図６（ｂ）を用いつつ説明する。なお、これらの図は、図２に対応する箇所における製造工程毎の断面図である。また、以下の製造工程は一例であって、下記態様に限定されるものではないことは言うまでもない。
【００４７】
まず、絶縁性基板１上に、第１導電性薄膜をスパッタリング法等により成膜する。第１導電性薄膜としては、Ａｌを主成分とする金属を用いることができる。例えば、Ｎｉを含むＡｌ合金（ＡｌＮｉＮｄ等）である。成膜条件は、例えば、圧力０．２〜０．５Ｐａ、ＤＣパワー１．０〜２．５ｋＷ（パワー密度で示すと０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温〜１８０℃位までの範囲を適用する。
【００４８】
第１導電性薄膜の膜厚は、１５０〜３００ｎｍとする。現像液との反応を抑えるためにＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮ層を形成してもよい。また、ＡｌＮｉＮｄの代わりにＡｌＮｉＳｉやＡｌＮｉＭｇ等を使用してもよい。また、Ａｌ系膜に代えて、低抵抗金属材料であるＣｕ若しくはＣｕ合金を用いてもよい。この場合にも、Ａｌと同様にスパッタリング法により成膜することができる。なお、データ配線２２やバイアス配線２３と同じ材料を適用すれば、生産効率を向上させることもできる。
【００４９】
次に、第１のフォトリソグラフィー工程により、ゲート電極１１、ゲート配線２１等を形成するためのレジストパターンを形成する。そして、エッチング工程において、例えば、燐酸・硝酸・酢酸の混酸を用いて第１導電性薄膜をパターニングしてゲート電極１１、ゲート配線２１、端子部接続配線２４等を形成する。ゲート電極１１の断面形状をテーパー形状にすると、後工程の膜形成における断線不良などを低減することができる。なお、エッチング液としては、燐酸、硝酸及び酢酸の混酸に限定されるものではない。また、ウエットエッチングに代えてドライエッチングを適用してもよい。
【００５０】
次に、プラズマＣＶＤ法により、ゲート絶縁膜２、第１半導体層３１、第２半導体層３２を、連続的に成膜する。本実施形態１においては、第１半導体層３１としてａ−Ｓｉ：Ｈ膜を、第２半導体層３２としてｎ＋ａ−Ｓｉ：Ｈ膜を用いる。ゲート絶縁膜の膜厚は２００〜４００ｎｍ、第１半導体層３１の膜厚は１００〜２００ｎｍ、第２半導体層３２の膜厚は２０〜５０ｎｍとする。
【００５１】
なお、フォトセンサは、高い電荷読み出し効率が求められ、駆動能力の高いトランジスタが求められる。そのため、第１半導体層３１を２ステップに分割して成膜し、トランジスタの高性能化を図ってもよい。その場合の成膜条件として、１層目はデポレートが５〜２０ｎｍ／ｍｉｎ（５０〜２００Å／ｍｉｎ）の低速レートで良質な膜を形成し、残りを３０ｎｍ／ｍｉｎ（３００Å／ｍｉｎ）以上で成膜する。また、ゲート絶縁膜２、第１半導体層３１、第２半導体層３２の成膜温度は、２５０〜３５０℃に設定する。
【００５２】
次に、第２のフォトリソグラフィー工程により、半導体層のパターンを得るためのレジストパターンを形成する。そして、エッチング工程により、第１半導体層３１と第２半導体層３２のアイランド状パターンを得る。エッチングは、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて行う。なお、チャネルの断面形状をテーパー形状にすると、後工程の膜形成における断線不良等を低減することができる。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを例として挙げたが、この例に限定されるものではない。
【００５３】
次に、第３のフォトリソグラフィー工程により、基板周辺（不図示）のみを開口するレジストパターンを形成する。そして、絶縁性基板１表面のうちの周辺領域（不図示）のゲート絶縁膜２をエッチング工程により除去する。エッチングは、例えばＣＦ４とＯ２の混合ガスのプラズマを用いてパターニングする。エッチングガスとしては、この例に限定されるものではない。
【００５４】
次に、ソース電極１２、ドレイン電極１３を形成するための第２導電性薄膜を成膜する。第２導電性薄膜の形成は、スパッタリング法等を用いて、Ｃｒなどの高融点金属膜を成膜することにより行う。膜厚は５０〜３００ｎｍとする。
【００５５】
次に、第４のフォトリソグラフィー工程により、ソース電極１２とドレイン電極１３を形成するためのレジストパターン（不図示）を形成する。そして、エッチング工程において、例えば、硝酸セリウムアンモニウムと硝酸の混酸を用いて第２導電性薄膜をパターニングし、ソース電極１２及びドレイン電極１３のパターンを得る。その後、形成した電極をマスクとして、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて、第２半導体層３２をエッチングする（図４（ａ）参照）。
【００５６】
ここまでの工程で、４回のフォトリソグラフィー工程を実施しているが、シリコンアイランド化、ソース電極１２、ドレイン電極１３及び第２半導体層３２のチャネルエッチを形成する第２、第４のフォトリソグラフィー工程において、グレートーンマスク等を利用してもよい。グレートーンマスクを用いることで、１枚のマスク工程でソース電極１２、ドレイン電極１３、第1半導体層３１、及び第２半導体層３２のパターンを形成することができる。
【００５７】
なお、ソース電極１２とドレイン電極１３を形成するためのエッチング液として、硝酸セリウムアンモニウムと硝酸の混酸を挙げ、第２半導体層３２のエッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、エッチング液及びエッチングガスはこの限りではない。また、本実施形態１においては第２導電性薄膜としてＣｒを用いる例について説明したが、Ｃｒに代えてＳｉとのオーミックコンタクトが取れる金属を用いることもできる。さらに、薄膜トランジスタの特性を向上させるために、後述する第１パッシベーション膜４１を形成する前に、水素ガスを用いてプラズマ処理を行い、バックチャネル側、すなわち第１半導体層３１の表面を荒らしてもよい。以上の工程により、薄膜トランジスタ５２が形成される。
【００５８】
次に、プラズマＣＶＤ等の方法で、第１パッシベーション膜４１を成膜する。そして、第５のフォトリソグラフィー工程及びエッチング工程により、ドレイン電極１３と下部電極１４とをコンタクトさせるための開口部Ｈ１１を形成する。エッチングには、例えば、ＣＦ４とＯ２の混合ガスのプラズマを用いることができる（図４（ｂ）参照）。
【００５９】
第１パッシベーション膜４１としては、誘電率の低い酸化珪素（ＳｉＯ２）膜を、膜厚２００〜４００ｎｍで形成する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９×１０−２〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８×１０−１〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は２００〜３００℃とする。
【００６０】
なお、エッチングガスにＣＦ４とＯ２の混合ガスを挙げたが、エッチングガスの種類はこの限りではない。また、第１パッシベーション膜４１として酸化珪素の例を挙げたが、この限りではない。第１パッシベーション膜４１として、ＳｉＮやＳｉＯＮを用いてもよく、この場合は、上記ガスに水素、窒素、NＨ３を加えて形成する。
【００６１】
続いて、フォトダイオード５１の下部電極１４となる第３導電性薄膜を、スパッタリング法等により成膜する。第３導電性薄膜は、Ｃｒ等の高融点金属膜等を用いることができる。
【００６２】
次に、プラズマＣＶＤ法により、フォトダイオード５１を形成するための第３半導体層３３、第４半導体層３４、第５半導体層３５を成膜する。具体的には、第３半導体層３３として、Ｐドープしたアモルファスシリコン膜であるｎ型ａ−Ｓｉ膜、第４半導体層３４としてノンドープのアモルファスシリコン膜であるｉ型ａ−Ｓｉ膜、第５半導体層３５としてＢドープしたアモルファスシリコン膜であるｐ型ａ−Ｓｉ膜を、真空状態を維持したまま、連続的に成膜する。第３半導体層３３の膜厚は５〜６０ｎｍ、第４半導体層３４の膜厚は０．５〜２．０μｍ、第５半導体層３５の膜厚は１０〜８０ｎｍとすることが好ましい。
【００６３】
第４半導体層３４の成膜は、例えばＳｉＨ４流量を１．６９×１０−１〜３．３８×１０−１Ｐａ・ｍ３／ｓ（１００〜２００ｓｃｃｍ）、Ｈ２流量を１．６９×１０−１〜５．０７×１０−１Ｐａ・ｍ３／ｓ（１００〜３００ｓｃｃｍ）、成膜圧力を１００〜３００Ｐａ、ＲＦパワーを３０〜１５０Ｗ（パワー密度で示すと、０．０１〜０．０５Ｗ／ｃｍ２）、成膜温度を２００〜３００℃に設定して行う。第３半導体層３３の成膜は、０．２〜１．０％のＰＨ３を、上記成膜条件のガスに混合した成膜ガスを用いて行う。また、第５半導体層３５は、０．２〜１．０％のＢ２Ｈ６を、上記成膜条件のガスに混合した成膜ガスを用いて行う。
【００６４】
第５半導体層３５は、イオンシャワードーピング方法、又はイオン注入方法により、第４半導体層３４の上層部にＢを注入して形成してもよい。なお、イオン注入により第５半導体層３５を形成する場合には、それに先立って第４半導体層３４の表面に膜厚５〜４０ｎｍのＳｉＯ２膜を形成してもよい。これにより、Ｂを注入する際のダメージを軽減させることができる。この場合、イオン注入後にＳｉＯ２膜をＢＨＦ等により除去してもよい。
【００６５】
続いて、上部電極１５を形成するための第４導電性薄膜を成膜する。第４導電性薄膜としては、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯ等からなる導電性薄膜のターゲットを用いて、スパッタ法により非結晶の透明導電性薄膜を成膜する。成膜条件は、圧力０．３〜０．６Ｐａ、ＤＣパワーは３〜１０ｋＷ（パワー密度で示すと、０．６５〜２．３Ｗ／ｃｍ２）、Ａｒ流量８．４５×１０−２〜２５．４×１０−２Ｐａ・ｍ３／ｓ（５０〜１５０ｓｃｃｍ）、酸素流量１．６９×１０−３〜３．３８×１０−３Ｐａ・ｍ３／ｓ（１〜２ｓｃｃｍ）とする。また、成膜温度は、室温から１８０℃位までとする。以上の条件により非結晶の透明導電性薄膜を成膜する。
【００６６】
その後、接続膜１６を形成するための第５導電性薄膜を成膜する。第５導電性薄膜の形成は、スパッタリング法等により成膜する。このとき、その下層に積層した透明導電性薄膜とエッチング選択性のある金属膜を選定することが好ましい。好適な例としてＭｏを挙げることができる。成膜時には、基板の加熱を行わないようにすることが望ましい。第５導電性薄膜の膜厚は、第２のパッシベーションのエッチングダメージを第４導電性薄膜である上部電極１５に与えない膜厚とする。
【００６７】
第５導電性薄膜を成膜後、第６のフォトリソグラフィー工程により、第２パッシベーション膜４２に設けた第１のコンタクトホールＣＨ２１より加工マージン分大きいレジストパターン（不図示）を形成し、導電性薄膜保護パターンとして機能する接続膜１６を形成する。
【００６８】
次いで、第７のフォトリソグラフィー工程により、上部電極１５を得るためのレジストパターン（不図示）を形成する。そして、シュウ酸等を用いてエッチングを行い、パターニングすることで上部電極１５を形成する（図５（ａ）参照）。なお、エッチング液は、シュウ酸に限定されるものではない。
【００６９】
本実施形態１においては、上部電極１５としてＩＺＯ、ＩＴＺＯ、ＩＴＳＯ等のいずれかを含む膜を用いているので、下層の第５半導体層３５上に微小な結晶粒をほとんど含まない非結晶状態で成膜することができる。従って、エッチング残渣を生じないという効果を奏する。なお、上部電極１５は、酸化インジウム（Ｉｎ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ2），酸化サマリウム（Ｓｍ２Ｏ３）等を混合したターゲットにて成膜した膜により構成してもよいし、それぞれの材料の積層膜としてもよい。また、それぞれの材料を混合させた膜を積層させてもよい。
【００７０】
次に、第８のフォトリソグラフィー工程により、上部電極１５のパターンより一回り大きくなるようなレジストパターンを形成する。そして、例えば、ＳＦ６とＨＣｌの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、第３半導体層３３、第４半導体層３４、第５半導体層３５の３層をパターニングする。これにより、３層積層構造からなるフォトダイオード５１が形成される。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、一例であり、他のエッチングガスも好適に適用することができる。
【００７１】
次に、第９のフォトリソグラフィー工程により第３半導体層３３、第４半導体層３４、第５半導体層３５のパターンより一回り大きいレジストパターンを形成し、下部電極１４となる第３導電性薄膜をパターニングする（図５（ｂ）参照）。
【００７２】
次に、フォトダイオード５１を保護するための第２パッシベーション膜４２を成膜する。第２パッシベーション膜４２は、データ配線２２とバイアス配線２３にかかる負荷容量を小さくするために、誘電率の低い酸化珪素膜を０．５〜１．５μｍの厚膜でＣＶＤ法若しくはスパッタ法等により成膜する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９×１０−２〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８×１０−１〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと、０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は、２００〜３００℃とする。
【００７３】
なお、第２パッシベーション膜４２の材料として酸化珪素膜を挙げたが、この限りではなく、ＳｉＮ等としてもよい。また、コンタクトホールの開口の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減することができる。また、上述したＣＶＤ法若しくはスパッタ法により形成した膜の上層に、塗布法により形成されるいわゆるＳＯＧ（Spin On Glass)膜を積層することにより第２パッシベーション膜を形成してもよい。ＳＯＧ膜を積層することにより、フォトダイオードを形成することにより生じる段差を低減し、カバレッジ特性を改善することができる。第２パッシベーション膜４２の上層に形成されるバイアス配線２３は、０．５〜１．５μｍのフォトダイオードの段差を乗り越える必要があるが、ＳＯＧ膜を積層することにより上記段差を低減し、バイアス配線のカバレッジ不良を抑制することができる。その結果、配線抵抗の高抵抗化や断線を抑制することができる。さらに、ＳＯＧ膜を積層することにより、バイアス配線２３とデータ配線２２の短絡を低減することができる。これは、第2パッシベーション膜４２の段差を低減することにより、データ配線２２とバイアス配線２３の高さの差を低減することができるためである。換言すると、データ配線２２とバイアス配線２３との高さが異なると、段差の低い位置のレジスト膜厚が厚くなり、異物によるアンダー露光が生じやすくなる。そのため、データ配線２２とバイアス配線２３の短絡が生じやすかった。
【００７４】
その後、第１０のフォトリソグラフィー工程により、ソース電極１２とデータ配線２２とを接続する第２のコンタクトホールＣＨ２２、及び接続膜１６とバイアス配線２３とを接続する第１のコンタクトホールＣＨ２１に対応するレジストパターン（不図示）を形成する。そして、ＣＦ４とＡｒの混合ガスを用いたプラズマを用いて、第１のコンタクトホールＣＨ２１、第２のコンタクトホールＣＨ２２を得る（図６（ａ）参照）。この際、基板端部にある第３のコンタクトホールＣＨ２３、第４のコンタクトホールＣＨ２４、第５のコンタクトホールＣＨ２５も同時に形成する（図３参照）。
【００７５】
次に、データ配線２２、バイアス配線２３、遮光層３、接続パターン２５を形成するために、第６導電性薄膜を成膜する。第６導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ導電性薄膜とのコンタクト特性に優れたＮｉを含むＡｌ合金を成膜する。例えば、第６導電性薄膜として、ＡｌＮｉＮｄを０．５〜１．５μmの膜厚で成膜する。ＡｌＮｉＮｄの単層でもよい。また、ＡｌＮｉＮｄと、ＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、ＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮを形成してもよい。例えば、スパッタリング法により下地をＭｏ合金、その上に、ＡｌＮｉＮｄを連続成膜する。成膜条件は、圧力０．２〜０．５Ｐａ、ＤＣパワーが１．０〜２．５ｋＷ（パワー密度で言うなれば、０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温から１８０℃ぐらいまでの範囲で行う。
【００７６】
次に、第１１のフォトリソグラフィー工程により、データ配線２２、バイアス配線２３、遮光層３、接続パターン２５に対応するレジストを形成する。ＡｌＮｉＮｄとＭｏの積層膜の場合は、例えば燐酸、硝酸、酢酸の混酸を用いてパターニングする（図６（ｂ）参照）。なお、エッチング液としては燐酸、硝酸及び酢酸の混酸を挙げたが、エッチング液の種類はこの限りではない。これにより、ソース電極１２と物理的及び電気的に接続されるデータ配線２２、接続膜１６と物理的及び電気的に接続されるバイアス配線２３が形成される。
【００７７】
次に、データ配線２２、及びバイアス配線２３を保護するために、第３パッシベーション膜４３、第４パッシベーション膜４４を形成する。例えば、第３パッシベーション膜４３にＳｉＮを用い、第４パッシベーション膜４４に平坦化膜を用いる。
【００７８】
第１２のフォトリソグラフィー工程により、端子との接続を取るための開口部Ｈ４１、開口部Ｈ４２を形成するためのレジストパターンを得る。そして、ＣＦ４とＯ２の混合ガスのプラズマを用い、パターニングする。エッチングガスとしては、ＣＦ４とＯ２の混合ガスを挙げたが、用いるエッチングガスはこの限りではない。なお、第４パッシベーション膜４４として、感光性を持つ平坦化膜を用いてもよい。これにより、第１２のフォトリソグラフィー工程における第４パッシベーション膜４４のパターニングは、露光と現像処理によって行うことができる。
【００７９】
次に、端子引出電極１７となる導電膜を成膜する。電極材料は信頼性を確保するために、例えばアモルファスＩＴＯなどの導電性薄膜を成膜する。次に、第１３のフォトリソグラフィー工程にて、端子形状のレジストを形成する。例えば、シュウ酸を用いてエッチングすることで、端子引出電極１７を形成する。端子引出電極１７は、その後、アニールによりアモルファスＩＴＯを結晶化する。ここで、端子引出電極１７は、図３（ａ）に示すように、第３のコンタクトホールＣＨ２３、開口部Ｈ４１、接続パターン２５を介して端子部接続配線２４と接続される。なお、端子引出電極１７として、導電性薄膜を用いたが、接続パターン２５との良好なコンタクトを得るために良好な導電性薄膜と、前述の導電性薄膜との２層構造としてもよい。
【００８０】
第２パッシベーション膜４２にコンタクトホールを形成する際に、光電変換層を構成する半導体層（Ｓｉ層）のエッチングが行われると、ｉ−ｐ界面での整流作用が弱くなり、リーク電流が増大してしまうという問題がある。本実施形態１に係るフォトセンサによれば、上部電極１５とバイアス配線２３とを接続膜１６を介して電気的に接続しているので、第１のコンタクトホールＣＨ２１を形成する際に、フォトダイオード５１の光電変換層である半導体層（Ｓｉ層）にダメージを与えることを抑制することができる。従って、フォトダイオードのリーク電流を抑えることが可能となり、Ｓ／Ｎ比の良好なフォトセンサを提供することができる。そして、入射光量が少ない状態でも良好なイメージを提供することができる。また、バイアス配線２３とフォトダイオード５１との安定した接続を実現し、Ｉｏｆｆの低いデバイスを提供することができる。その結果、高品質のフォトセンサを提供することができる。
【００８１】
また、本実施形態１によれば、第２パッシベーション膜４２のみに開口部を有する第１のコンタクトホールＣＨ２１の形成と同時に、第２パッシベーション膜４２及び第１パッシベーション膜４１に開口部を有する第２のコンタクトホールＣＨ２２を同時に形成しても、接続膜１６を配設しているので、フォトダイオード５１の第５半導体層３５がエッチング時にダメージを受けることを抑制することができる。同様にして、第２パッシベーション膜４２のみに開口部を有する第１のコンタクトホールＣＨ２１の形成と同時に、第２パッシベーション膜４２、第１パッシベーション膜４１及びゲート絶縁膜２に開口部を有する第３のコンタクトホールＣＨ２３や第４のコンタクトホールＣＨ２４（図３参照）を同時に形成しても、接続膜１６を配設しているので、フォトダイオード５１の第５半導体層３５がエッチング時にダメージを受けることを抑制することができる。
【００８２】
本実施形態１によれば、フォトダイオードの形成の際にゲート電極１１が露出しない構造となっている。このため、ゲート電極１１の構成材料として、ダメージにそれほど強くないＡｌやＣｕを主成分とする金属を用いることが可能となる。ＡｌやＣｕのような低抵抗配線を適用することにより、大型のフォトセンサを提供することが可能となる。
【００８３】
以上より、本実施形態１に係るフォトセンサによれば、製造プロセスを簡便化し、設計自由度を高めることができる。また、信頼性の高い、高品質なフォトセンサを提供することができる。しかも、プロセスマージンを広げることができるので、製造歩留まりを高め、生産性を向上させることができる。
【００８４】
［実施形態２］
次に、上記実施形態１とは異なるフォトセンサの一例について説明する。以降の説明において、上記実施形態１と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【００８５】
本実施形態２に係るＴＦＴアレイ基板の基本的な構造、及び製造方法は上記実施形態１と同様である。すなわち、上記実施形態１においては、下部電極１４を第１パッシベーション膜４１の上層に形成した第３導電性薄膜により構成したのに対し、本実施形態２においては、下部電極１４をドレイン電極１３と同様に第２導電性薄膜により構成している点において相違する。
【００８６】
図７に、本実施形態２に係るフォトセンサに備えられるＴＦＴアレイ基板の平面図を、図８に、図７のＶＩＩＩ−ＶＩＩＩ切断部断面図を示す。同図に示すように、ドレイン電極１３を構成する第２導電性薄膜により下部電極１４ａを構成している。そして、フォトダイオード５１ａは、第１パッシベーション膜４１ａ上に開口した開口部Ｈ１１ａ内に内包するように形成されている。
【００８７】
本実施形態２に係るフォトセンサによれば、上記実施形態１と同様の効果を得ることができる。
【００８８】
［実施形態３］
本実施形態３に係るＴＦＴアレイ基板の基本的な構造、及び製造方法は、下記の点を除いて上記実施形態１と同様である。すなわち、上記実施形態１においては、下部電極１４が第１パッシベーション膜４１の上層に形成されていたのに対し、本実施形態２においては、下部電極が、ドレイン電極を構成する第２導電性薄膜の直上層に形成されている点において相違する。
【００８９】
図９に、本実施形態３に係るフォトセンサに備えられるＴＦＴアレイ基板の平面図を、図１０に、図９のＸ−Ｘ切断部断面図を示す。本図１０に示すように、ドレイン電極１３ｂを構成する第２導電性薄膜は、フォトダイオード５１ｂの下層にまでドレイン電極１３ｂから延在されている。そして、その上層に第１パッシベーション膜４１ｂが被覆され、フォトダイオード５１の下層に相当する位置に、第１パッシベーション膜４１ｂの表面からドレイン電極１３ｂの延在領域の表面まで貫通する開口部Ｈ１１ｂが形成されている。
【００９０】
下部電極１４ｂは、開口部Ｈ１１ｂから、第１パッシベーション膜４１ｂの表面まで延在するように配設されている。そして、下部電極１４ｂの上層にフォトダイオード５１を構成する光電変換層である半導体層が形成されている。これにより、ドレイン電極１３の延在領域と下部電極１４ｂとが電気的に接続される。
【００９１】
本実施形態３に係るフォトセンサによれば、上記実施形態１と同様の効果を得ることができる。
【００９２】
［実施形態４］  
本実施形態４に係るＴＦＴアレイ基板は、以下の点を除く基本的な構造及び製造方法が上記実施形態１と同様である。すなわち、上記実施形態１においては、接続膜１６が、上部電極１５上に形成されているのに対し、本実施形態２においては、接続膜１６ｃが、上部電極１５上に形成された絶縁保護膜４５の上層、及び絶縁保護膜４５に設けられた開口部Ｈ５１に配設されている点において相違する。開口部Ｈ５１は、コンタクトホールとして機能する。
【００９３】
図１１に、本実施形態４に係るＴＦＴアレイ基板５０ｃの要部の模式的な切断部断面図を示す。同図に示すように、上部電極１５を形成した後、絶縁保護膜４５を被覆する。そして、絶縁保護膜４５に、上部電極１５まで貫通する開口部Ｈ５１を形成する。そして、接続膜１６ｃを、上部電極１５の上層であって、第１のコンタクトホールＣＨ２１を形成する位置に、当該第１のコンタクトホールＣＨ２１の開口部の露出面が接続膜１６ｃとなるように、パターン形成する。
【００９４】
その後、第２パッシベーション膜４２に、上記実施形態１と同様の製造方法により第１のコンタクトホールＣＨ２１を設け、その上層にバイアス配線２３を設ける。そして、第３パッシベーション膜４３及び第４パッシベーション膜４４を設ける。
【００９５】
本実施形態４に係るフォトセンサによれば、上記実施形態１と同様の効果を得ることができる。また、保護絶縁膜４５を配設しているので、接続膜の膜種を選定する際に、上部電極とのエッチング選択性を考慮する必要がない。このため、接続膜の材料選択の自由度を高めることができる。
【００９６】
なお、上記実施形態１〜４においては、ＴＦＴとして、アモルファスシリコンを用いた逆スタガ型のチャネルエッチタイプについて記述したが、ポリシリコンＴＦＴやクリスタルシリコンを用いたＭＯＳを用いても良く、さらにはスイッチング機能をもつ素子とフォトダイオードを組み合わせてもよい。
【図面の簡単な説明】
【００９７】
【図１】実施形態１に係るＴＦＴアレイ基板の模式的な部分平面図。
【図２】実施形態１に係るＴＦＴアレイ基板の模式的な要部断面図。
【図３】（ａ）（ｂ）は、実施形態１に係るＴＦＴアレイ基板の端子部近傍の要部断面図。
【図４】（ａ）（ｂ）は、実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図５】（ａ）（ｂ）は、実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図６】（ａ）（ｂ）は、実施形態１に係るＴＦＴアレイ基板の製造工程断面図。
【図７】実施形態２に係るＴＦＴアレイ基板の模式的な部分平面図。
【図８】実施形態２に係るＴＦＴアレイ基板の模式的な要部断面図。
【図９】実施形態３に係るＴＦＴアレイ基板の模式的な部分平面図。
【図１０】実施形態３に係るＴＦＴアレイ基板の模式的な要部断面図。
【図１１】実施形態４に係るＴＦＴアレイ基板の模式的な部分平面図。
【符号の説明】
【００９８】
１      絶縁性基板
２      ゲート絶縁膜
３      遮光層
１１    ゲート電極
１２    ソース電極
１３    ドレイン電極
１４    下部電極
１５    上部電極
１６    接続膜
１７    端子引出電極
２１    ゲート配線
２２    データ配線
２３    バイアス配線
２４    端子部接続配線
２５    接続パターン
２６    ショートリング配線
３１    第１半導体層
３２    第２半導体層
３３    第３半導体層
３４    第４半導体層
３５    第５半導体層
４１    第１パッシベーション膜
４２    第２パッシベーション膜
４３    第３パッシベーション膜
４４    第４パッシベーション膜
４５    絶縁保護膜
５０    ＴＦＴアレイ基板
５１    フォトダイオード
５２    ＴＦＴ
【図１】
2009295908.tif 000003
【図２】
2009295908.tif 000004
【図３】
2009295908.tif 000005
【図４】
2009295908.tif 000006
【図５】
2009295908.tif 000007
【図６】
2009295908.tif 000008
【図７】
2009295908.tif 000009
【図８】
2009295908.tif 000010
【図９】
2009295908.tif 000011
【図１０】
2009295908.tif 000012
【図１１】
2009295908.tif 000013