(57)【要約】【課題】従来のＳＯＩ基板を用いたＭＯＳ型トランジスタは、ハンプ特性と基板浮遊効果を抑制すると接合耐圧低下が発生するという問題があった。【解決手段】本発明の半導体装置は、ＭＯＳ型トランジスタを構成する活性領域とその周囲の素子分離領域との間に、不純物濃度が異なる２種類の不純物形成領域を設け、ハンプ特性を抑制するための領域として設ける第１の不純物形成領域の不純物濃度は高く、接合耐圧低下を招く領域として設ける第２の不純物形成領域の不純物濃度を低くすることで、接合耐圧を低下させずに、ハンプ特性および基板浮遊効果が改善することができる。【選択図】図１
2009231454.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と埋め込み絶縁膜と活性層とを積層してなるＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置であって、
前記ＭＯＳ型トランジスタは、前記活性層を素子分離領域で区分けしてなる活性領域に設け、
前記主活性領域に、ソース領域，ドレイン領域，チャネル領域を有し、該チャネル領域の上部にゲート絶縁膜を介してゲート電極を有し、
前記主活性領域に接するとともに電気的に接続する副活性領域を有する半導体装置において、
前記主活性領域は、前記デート電極のゲート長方向の前記素子分離領域との境界部に第１の不純物形成領域を設け、前記デート電極のゲート幅方向の境界部に第２の不純物形成領域を設け、
前記副活性領域は、前記素子分離領域との境界部に第３の不純物形成領域を設け、
前記第１の不純物形成領域の不純物濃度は、前記第２の不純物形成領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記第２の不純物形成領域の不純物濃度と前記第３の不純物形成領域の不純物濃度とは同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記第１の不純物形成領域とが平面的に重なる部分に、前記ゲート絶縁膜と接して副ゲート絶縁膜を設けることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いる半導体装置に関する。
【背景技術】
【０００２】
携帯電話等をはじめとする携帯用電子機器の急速な発展に伴い、電池寿命延命、および動作速度向上の要求が近年高まっている。その手法の一つに、携帯用電子機器を構成する半導体集積回路の低消費電力化、および動作速度の高速化が上げられる。
【０００３】
そこで、従来用いられてきたシリコン基板にＭＯＳ型トランジスタを形成する構成に対し、低リーク電流、急峻なサブスレッショルド特性等の多くのメリットを持つ、ＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置が注目されている。
【０００４】
ＳＯＩ基板とは、シリコン半導体基板上に埋め込み絶縁膜などと呼ばれる絶縁膜を設け、この埋め込み絶縁膜上に半導体の活性層を設ける構成の基板である。ＭＯＳ型トランジスタなどの素子は、この活性層を島状に区画された活性領域に設けるか、活性層を絶縁膜からなる素子分離膜で活性領域（素子領域）と素子分離領域とに区画された素子領域に設けられる。
【０００５】
活性領域は、埋め込み絶縁膜によりシリコン半導体基板と分離されているため、ＭＯＳ型トランジスタに寄生する寄生容量を低減することが知られている。このため、活性領域に設けるＭＯＳ型トランジスタは、通常のシリコン基板に設けるＭＯＳ型トランジスタにくらべ、動作速度でおおよそ２割〜３割向上し、消費電力はおおよそ３割〜５割低減すると言われている。
【０００６】
しかし、ＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置には、ＭＯＳ型トランジスタのＩｄ−Ｖｇ特性に、ハンプ特性と呼ばれる瘤のような特性が発生する問題があった。これは、ＭＯＳ型トランジスタを形成する活性領域（素子領域）と素子分離領域との間の不純物濃度の低下に起因するものである。このようなハンプ特性の問題を解決するために、多くの提案を見るものである（例えば、特許文献１。）。
特許文献１に示した従来技術は、活性領域（素子領域）と素子分離領域との間に、低下する分の不純物を追加して導入することでハンプ特性の改善を試みる技術である。
【０００７】
また、ＳＯＩ基板を用いた場合、ＭＯＳ型トランジスタのソース領域とドレイン領域との間の耐圧が低下してしまうという問題があった。これは、基板浮遊効果によりＳＯＩ基板を構成する活性領域（素子領域）にキャリアが蓄積され、この活性領域（素子領域）の電位が上昇することに起因するものである。このような耐圧低下の問題を解決するための提案は、多くなされている（例えば、特許文献２参照。）。
特許文献２に示した従来技術は、活性領域（素子領域）と電気的に接続された副活性領域を形成し、活性領域（素子領域）に蓄積されたキャリアを副活性領域から引き抜くことで、基板浮遊効果を抑制する技術である。
【０００８】
上述したハンプ特性および基板浮遊効果の２つの問題を同時に解決するためには、特許文献１および特許文献２の技術を組み合わせればよい。
【０００９】
【特許文献１】特開平６−２０４３３４号公報（第７頁、第４５図）
【特許文献２】特開２００１−２９８１９５号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、発明者が検討したところによると、特許文献１と特許文献２とに示した従来技術を組み合わせると、ハンプ特性の改善のために設ける領域とＭＯＳ型トランジスタを構成する領域との間で耐圧低下を招いてしまう問題があることがわかった。
【００１１】
以下、図を用いて説明する。図３は、特許文献１および特許文献２の技術を組み合わせたＭＯＳ型トランジスタを模式的に示した平面図である。図３において、１は活性領域、２はゲート電極、３は副活性領域、４は不純物形成領域、５はソース領域、６はドレイン領域である。活性領域１と副活性領域３との外側の領域が素子分離領域となる。
図３に示すように、不純物形成領域４は、活性領域（ソース領域５とドレイン領域６とを含む領域）および副活性領域３と素子分離領域との間に設けている。
【００１２】
例えば、半導体装置をＮチャネルＭＯＳ型トランジスタとすると、不純物形成領域４はｐ＋型半導体、ソース領域５およびドレイン領域６はｎ＋型半導体、副活性領域３はｐ−型半導体である。ここで、導電型を示す「ｐ」や「ｎ」の記号に「＋」や「−」の記号を付与しているのは、不純物濃度の高低を示すためであって、例えば、不純物形成領域４は副活性領域３より不純物濃度が高いことを示している。
【００１３】
図３に示したＭＯＳ型トランジスタを動作させるとき、ドレイン領域６と副活性領域３とに各々異なる電位を与えた場合、副活性領域３と不純物形成領域４とは同じｐ型の導電型であるため、同電位となる。このとき、ｎ＋型半導体であるドレイン領域６と、このドレイン領域６に接するｐ＋型半導体である不純物形成領域４とは、各々不純物濃度が高いため、接合の耐圧低下が起きてしまうのである。
【００１４】
すなわち、ハンプ特性を改善するために設けた不純物形成領域４が基板浮遊効果を抑制するために設けた副活性領域３と電気的に接続しているため、ドレイン領域６との境界で耐圧低下を起こしてしまうのである。
【００１５】
したがって、特許文献１および特許文献２の技術を組み合わせて、諸問題を解決しようと試みても、上述した新たな問題が発生してしまい、ＳＯＩ基板を用いてＭＯＳ型トランジスタを構成する半導体装置の問題解決にはならなかった。
【００１６】
本発明は、このような問題を解決するためになされたものであって、半導体装置の接合耐圧低下の抑制を図りつつ、ハンプ特性および基板浮遊効果の改善を同時に図るものである。
【課題を解決するための手段】
【００１７】
上記した目的を達するため、本発明の半導体装置は、以下に記した構成を採用するものである。
【００１８】
半導体基板と埋め込み絶縁膜と活性層とを積層してなるＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置であって、
ＭＯＳ型トランジスタは、活性層を素子分離領域で区分けしてなる活性領域に設け、主活性領域に、ソース領域，ドレイン領域，チャネル領域を有し、チャネル領域の上部にゲート絶縁膜を介してゲート電極を有し、主活性領域に接するとともに電気的に接続する副活性領域を有する半導体装置において、
主活性領域は、デート電極のゲート長方向の素子分離領域との境界部に第１の不純物形成領域を設け、デート電極のゲート幅方向の境界部に第２の不純物形成領域を設け、副活
性領域は、素子分離領域との境界部に第３の不純物形成領域を設け、第１の不純物形成領域の不純物濃度は、第２の不純物形成領域の不純物濃度よりも高いことを特徴とする。
【００１９】
第２の不純物形成領域の不純物濃度と第３の不純物形成領域の不純物濃度とは同じであることを特徴とする。
【００２０】
ゲート電極と第１の不純物形成領域とが平面的に重なる部分に、ゲート絶縁膜と接して副ゲート絶縁膜を設けることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置は、ＭＯＳ型トランジスタを構成する活性領域を、主活性領域と副活性領域としている。副活性領域は、主活性領域に電気的に接続している。主活性領域と素子分離領域との間のゲート長方向に第１の不純物形成領域を、主活性領域と素子分離領域との間のゲート幅方向に第２の不純物形成領域を、副活性領域と素子分離領域との間に第３不純物形成領域をそれぞれ有している。
そして、この第１の不純物形成領域と第２の不純物形成領域とでは、第１の不純物形成領域の方が不純物濃度が高い。
【００２２】
このような構成とすることによって、ハンプ特性を抑制するための領域の不純物濃度は高く、接合耐圧低下を招く領域の不純物濃度を低くすることができる。これにより、接合耐圧を低下させずに、ハンプ特性および基板浮遊効果が改善できるのである。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置は、ＭＯＳ型トランジスタを形成する活性領域は、主活性領域と副活性領域とで構成し、主活性領域と素子分離領域との境界に設ける第１の不純物形成領域と第２の不純物形成領域とで、その不純物濃度を異ならせる。すなわち、第１の不純物形成領域の不純物濃度を第２の不純物形成領域の不純物濃度より高くする。
本発明の半導体装置は、このような構成を有する半導体装置である。以下、その構成について図面を用いて詳述する。なお、半導体装置の構成は複雑であるが、説明に関係のない部分は省略した図を用いて説明する。
【実施例１】
【００２４】
［第１の実施形態の説明：図１］
以下図面を用いて本発明の半導体装置の第１の実施形態について説明する。
図１（ａ）は本発明の半導体装置の形状を模式的に示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’断面を模式的に示す断面図、および図１（ｃ）はＢ−Ｂ’断面を模式的に示す断面図である。
【００２５】
図１において、１０１は半導体基板、１０２は埋め込み絶縁膜、１０３は主活性領域、１０４は副活性領域、１０５は素子分離領域、１０６は主ゲート絶縁膜、１０７は第１の不純物形成領域、１０８は第２の不純物形成領域、１０９は第３の不純物形成領域、１１０はゲート電極、１１１はチャネル領域、１１２はソース領域、１１３はドレイン領域、１１４は第１の不純物形成領域１０７と主活性領域１０３との境界、１１５は第２の不純物形成領域１０８と主活性領域１０３との境界、１１６は第３の不純物形成領域１０９と副活性領域１０４との境界である。
【００２６】
主活性領域１０３は、チャネル領域１１１、ソース領域１１２、ドレイン領域１１３を有している。チャネル領域１１１，ソース領域１１２，ドレイン領域１１３に接して、副活性領域１０４が設けられている。
このチャネル領域１１１の上部に主ゲート絶縁膜１０６を介してゲート電極１１０を有
しており、これにより、ＭＯＳ型トランジスタを構成している。
【００２７】
このＭＯＳ型トランジスタは、チャネル領域１１１を介して、ソース領域１１２とドレイン領域１１３とが対向する方向に電流が流れる。この方向を、ゲート電極１１０のゲート長方向という。また、このゲート長方向に直行する方向を、ゲート電極１１０のゲート幅方向という。
【００２８】
主活性領域１０３は、デート電極１１０のゲート長方向の素子分離領域１０５との境界に第１の不純物形成領域１０７を設け、デート電極１１０のゲート幅方向の境界部に第２の不純物形成領域１０８を設けている。
【００２９】
第１の不純物形成領域１０７は、境界１１４でチャネル領域１１１，ソース領域１１２，ドレイン領域１１３に接している。そしてその不純物の導電型は、チャネル領域１１１および副活性領域１０４と同じ導電型である。
【００３０】
第２の不純物形成領域１０８は、境界１１５でソース領域１１２またはドレイン領域１１３に接している。そしてその不純物の導電型は、チャネル領域１１１および副活性領域１０４と同じ導電型である。
【００３１】
第１の不純物形成領域１０７の不純物濃度は、第２の不純物形成領域１０８の不純物濃度よりも高くなるように設定する。
【００３２】
副活性領域１０４は、素子分離領域１０５との境界に第３の不純物形成領域１０９を設けている。そしてその不純物の導電型は、チャネル領域１１１および副活性領域１０４と同じ導電型である。
【００３３】
本発明の半導体装置の特徴は、まさにこの部分であって、ＭＯＳ型トランジスタを構成する活性領域とその周囲の素子分離領域との間に、不純物濃度が異なる２種類の不純物形成領域を設けた点にある。
すなわち、ハンプ特性を抑制するための領域として設ける第１の不純物形成領域１０７の不純物濃度は高く、接合耐圧低下を招く領域として設ける第２の不純物形成領域１０８の不純物濃度を低くすることで、接合耐圧を低下させずに、ハンプ特性および基板浮遊効果が改善できるのである。
【００３４】
ゲート電極１１０，ソース領域１１２，ドレイン領域１１３，副活性領域１０４の上部には図示しない層間絶縁膜があり、その上部には図示しない金属配線を設けている。この金属配線は、図示しない層間絶縁膜を開口するコンタクトホールを介してそれぞれ接続されており、電気信号の送受を行っている。
【００３５】
半導体基板１０１は、特に限定しないが、知られている半導体を用いることができ、例えばシリコンを用いることができる。半導体基板１０１がシリコンで構成しているときは、埋め込み絶縁膜はシリコン酸化膜で構成することができる。
【００３６】
ゲート電極１１０は、金属やその他知られている導電物で構成することができる。金属は特に限定しないが、アルミや銅を用いることができる。導電物は、特に限定しないが、シリコン，シリサイド，サリサイド，窒化膜などを用いることができる。もちろん単層の膜で構成してもよいし、それらを積層してもよい。
【００３７】
図１に示すＭＯＳ型トランジスタをＮチャネルＭＯＳ型トランジスタとすると、各構成要素の導電型は次のようになる。
ソース領域１１２およびドレイン領域１１３は、ｎ＋型、チャネル領域１１１は、ｐ−型である。副活性領域１０４は、ｐ−型である。第１の不純物形成領域１０７は、ｐ＋型、第２の不純物形成領域１０８は、ｐ−型である。第３の不純物形成領域１０９は、ｐ−型である。すでに説明したように、記号「＋」，「−」は、不純物濃度の高低を示すものである。
【００３８】
図１に示すＭＯＳ型トランジスタを動作させるとき、すでに説明したように、チャネル領域１１１に蓄積するキャリアを副活性領域１０４から引き抜くことで、基板浮遊効果を抑制することができる。そこで、ドレイン領域１１３を一方の電極とし、副活性領域１０４を他方の電極として各々電位を与える。
そうすると、副活性領域１０４と第２の不純物形成領域１０８と第３の不純物形成領域１０９とは、同じ導電型のため同電位となる。
こうした場合であっても、第２の不純物形成領域１０８の不純物濃度は、第１の不純物形成領域１０７の不純物濃度よりも低い濃度のため、第２の不純物形成領域１０８とドレイン領域１１３とが接してできる接合の耐圧は、第１の不純物形成領域１０７とドレイン領域１１３とが接してできる接合の耐圧より大きくできる。
すなわち、ドレイン電極１１３と副活性領域１０４とに異なる電位を与えた場合でも、接合耐圧低下を抑制できるのである。
【実施例２】
【００３９】
［第２の実施形態の説明：図２］
以下図面を用いて本発明の半導体装置の第２の実施形態について説明する。
図２（ａ）は本発明の半導体装置の形状を模式的に示す平面図、図２（ｂ）は図２（ａ）のＣ−Ｃ’断面を模式的に示す断面図である。なお、第２の実施形態は、すでに説明した第１の実施形態と平面的には違いはない。図２において、２０１は副ゲート絶縁膜である。すでに説明した構成と同じ構成には同じ番号を付与している。
【００４０】
図２（ｂ）に示すように、第１の不純物形成領域１０７とゲート電極１１０とが平面的に重なる領域には、主ゲート絶縁膜１０６に接して、副ゲート絶縁膜２０１が設けられている。副ゲート絶縁膜２０１の厚さは、主ゲート絶縁膜１０６よりも厚くなるように設定する。
【００４１】
このような構成を有することにより、第１の不純物形成領域１０７への不純物の導入量が工程ばらつきにより少なくなり、第１の不純物形成領域１０７の濃度が低くなったとしても、厚い副ゲート絶縁膜２０１があるため、ハンプ特性の発生を抑制できるのである。
【産業上の利用可能性】
【００４２】
本発明の半導体装置は、耐圧低下などの障害を発生することなく、ハンプ特性や基板浮遊効果を抑制できる。ハンプ特性や基板浮遊効果による消費電力の増大を抑制できるため、低消費電力が要求される携帯用電子機器に搭載する半導体装置に好適である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態の半導体装置を説明する平面図および断面図である。
【図２】本発明の第２の実施形態の半導体装置を説明する平面図および断面図である。
【図３】従来技術を説明するための平面図である。
【符号の説明】
【００４４】
１０１  半導体基板
１０２  埋め込み絶縁膜
１０３  主活性領域
１０４  副活性領域
１０５  素子分離領域
１０６  主ゲート絶縁膜
１０７  第１の不純物形成領域
１０８  第２の不純物形成領域
１０９  第３の不純物形成領域
１１０  ゲート電極
１１１  チャネル領域
１１２  ソース領域
１１３  ドレイン領域
１１４  第１の不純物形成領域と主活性領域との境界
１１５  第２の不純物形成領域と主活性領域との境界
１１６  第３の不純物形成領域と副活性領域との境界
２０１  副ゲート絶縁膜
【図１】
2009231454.tif 000003
【図２】
2009231454.tif 000004
【図３】
2009231454.tif 000005