(57)【要約】【課題】製造工程を新たに追加することなく、サージ電圧によって自身が熱破壊されるのを防止した静電保護回路を提供する。【解決手段】第２ドレイン領域２２Ｂが、ゲート電極２５とドレイン電極２９との間であって、かつ第１ドレイン領域２３Ａと第３ドレイン領域２３Ｃとの間に、第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃに接して形成されている。第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１（図３参照）と同一の導電型の不純物濃度および拡散深さを有している。【選択図】図１
2009231327.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の不純物を含むバルク領域もしくは半導体基板と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第１導電型とは異なる第２導電型の不純物を含む第１不純物領域および第２不純物領域と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に前記第２不純物領域との関係で前記第１不純物領域とは反対側に前記第２不純物領域と接して形成され、かつ第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に前記第３不純物領域との関係で前記第１不純物領域とは反対側に前記第３不純物領域と接して形成され、かつ前記第２不純物領域と同一の第２導電型の不純物濃度および拡散深さを有する第４不純物領域と、
前記第１不純物領域に電気的に接続された第１電極と、
前記第４不純物領域に電気的に接続されると共に信号線路に電気的に接続された第２電極と、
前記バルク領域もしくは前記半導体基板の表面のうち前記第１不純物領域と前記第２不純物領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成され、かつ前記第１電極と電気的に接続されると共に参照電位線路に電気的に接続されたゲート電極と
を備えたことを特徴とする静電保護回路。
【請求項２】
静電保護回路を備えた半導体装置であって、
前記静電保護回路は、
第１導電型の不純物を含むバルク領域もしくは半導体基板と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第１導電型とは異なる第２導電型の不純物を含む第１不純物領域および第２不純物領域と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に前記第２不純物領域との関係で前記第１不純物領域とは反対側に前記第２不純物領域と接して形成され、かつ第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域と、
前記バルク領域もしくは前記半導体基板の表面に形成されると共に前記第３不純物領域との関係で前記第１不純物領域とは反対側に前記第３不純物領域と接して形成され、かつ前記第２不純物領域と同一の第２導電型の不純物濃度および拡散深さを有する第４不純物領域と、
前記第１不純物領域に電気的に接続された第１電極と、
前記第４不純物領域に電気的に接続されると共に信号線路に電気的に接続された第２電極と、
前記バルク領域もしくは前記半導体基板の表面のうち前記第１不純物領域と前記第２不純物領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成され、かつ前記第１電極と電気的に接続されると共に参照電位線路に電気的に接続されたゲート電極と
を備えたことを特徴とする半導体装置。
【請求項３】
第１導電型の不純物を含むバルク領域もしくは半導体基板の表面に、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域を形成する工程と、
前記バルク領域もしくは前記半導体基板の表面に、前記第１導電型とは異なる第２導電型の不純物を含む第２不純物領域を前記第３不純物領域に接して形成すると共に、前記第２導電型の不純物を含む第１不純物領域を、前記バルク領域もしくは前記半導体基板の表面であって、かつ前記第２不純物領域に関して前記第３不純物領域とは反対側に、前記第２不純物領域と所定の間隙を介して形成し、さらに、前記第２不純物領域と同一の第２導電型の不純物濃度および拡散深さを有する第４不純物領域を、前記バルク領域もしくは前記半導体基板の表面であって、かつ前記第３不純物領域との関係で前記第１不純物領域とは反対側に前記第３不純物領域と接して形成する工程と、
前記バルク領域もしくは前記半導体基板の表面のうち前記第１不純物領域と前記第２不純物領域との間にゲート絶縁膜を形成する工程と、
前記第１不純物領域に電気的に接続された第１電極と、前記第４不純物領域に電気的に接続されると共に信号線路に電気的に接続された第２電極と、前記ゲート絶縁膜の表面に形成され、かつ前記第１電極と電気的に接続されると共に参照電位線路に電気的に接続されたゲート電極とを形成する工程と
を含むことを特徴とする静電保護回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路およびその製造方法、ならびにその静電保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ２０００Ｖの静電気を蓄積可能な人間（ユーザ）が静電対策を行わずにＩＣを取り扱うことによって生じることが多い。
【０００３】
通常、サージ電圧から集積回路を保護するために、サージ電圧を集積回路から逸らせる静電保護回路がＩＣ内に設けられている。例えば、ＩＣの信号線路と接地電位線路との間に、ゲートとソースとを共通電極にした構造を有するＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（いわゆるＧＧ（grounded gate）ＭＯＳ）を挿入接続し、アバランシェブレイクダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。
【０００４】
図５は、従来の静電保護回路１００の断面構成の一例を表したものである。図６は、図５の静電保護回路１００を信号線路Ｌ１と接地電位線路Ｌ２との間に挿入接続したときの回路構成の一例を表したものである。静電保護回路１００は、例えば、ｎ型シリコン基板１１０の表面に深く形成されたｐ型ウェル層１１１と、ｐ型ウェル層１１１の表面に形成されたｎ型ソース領域１１２、ｎ型ドレイン領域１１３およびｎ型オフセットドレイン領域１１４を備えている。ここで、上記したｎ型オフセットドレイン領域１１４は、ＧＧＭＯＳトランジスタの耐圧を大きくするためのものである。このｎ型オフセットドレイン領域１１４は、ｎ型オフセットドレイン領域１１４Ａと、ｎ型オフセットドレイン領域１１４Ｂとを有している。ｎ型オフセットドレイン領域１１４Ａ，１１４Ｂは、ｐ型ウェル層１１１の表面のうちｎ型ソース領域１１２およびｎ型ドレイン領域１１３の間であって、かつｎ型ソース領域１１２およびｎ型ドレイン領域１１３にそれぞれ接して形成されており、ｎ型ドレイン領域１１３のｎ型不純物濃度よりも薄い濃度のｎ型不純物を含んで構成されている。また、この静電保護回路１００は、ｐ型ウェル層１１１の表面のうちｎ型オフセットドレイン領域１１４Ａとｎ型オフセットドレイン領域１１４Ｂとの間に形成されたゲート絶縁膜１１５と、ゲート絶縁膜１１５上に形成されたゲート電極１１６とを有している。ゲート電極１１５は、図６に示したように、ｎ型ソース領域１１２（図５参照）と電気的に接続されたソース電極１１７およびｐ型ウェル層１１１（図５参照）と電気的に接続されたバルク電極１１８に電気的に接続されており、かつ、接地電位線路Ｌ２に電気的に接続されている。また、ｎ型ドレイン領域１１３（図５参照）は、ドレイン電極１１９に電気的に接続されており、このドレイン電極１１９を介して信号線路Ｌ１に電気的に接続されている。つまり、この静電保護回路１００は、上述したＧＧＭＯＳトランジスタにより構成されている。
【０００５】
このような構成を備えた静電保護回路１００は、通常動作時において、ソース電極１１７およびドレイン電極１１９間の電圧がＧＧＭＯＳトランジスタのソース・ドレイン耐圧以下の電圧となるように使用される。そのため、通常動作時には、静電保護回路１００に電流は流れない。しかし、信号線路Ｌ１にサージ電圧が印加された場合には、ＧＧＭＯＳトランジスタがブレイクダウンして、ソース電極１１７およびドレイン電極１１９間に電流が流れる。すると、ｎ型オフセットドレイン領域１１４Ａ，１１４Ｂ間に存在する寄生ｎｐｎバイポーラトランジスタが動作し、その寄生ｎｐｎバイポーラトランジスタの増幅作用により、ｎ型オフセットドレイン領域１１４Ａ，１１４Ｂ間の電荷が瞬時に多量に流される。その結果、静電保護回路１００に大電流が流れるので、信号線路Ｌ１に接続された集積回路（図示せず）に大電流が流れるのを防止することができ、その結果、集積回路が破壊されるのを防止することができる。
【０００６】
しかし、静電保護動作時に、静電保護回路１００に大電流を流すことによって、静電保護回路１００において電流の二乗に比例する電力が消費され、その電力消費に伴って瞬間的に大量の熱が発生する。その結果、静電保護回路１００そのものが熱破壊されてしまうという問題があった。
【０００７】
この問題に対して、例えば、図７に示したように、信号線路Ｌ１とドレイン電極１１９との間にバラスト抵抗Ｒを挿入する方策が考えられる。これにより、ソース・ドレイン間に流れる電流を小さくすると共に、バラスト抵抗Ｒによる電圧ドロップによってソース・ドレイン間に印加される電圧を小さくすることが可能となる。その結果、静電保護回路１００における電力消費量を小さくすることが可能となる。
【０００８】
ところで、バラスト抵抗Ｒによって静電保護回路１００における電力消費量を小さくするためには、バラスト抵抗Ｒとして抵抗値の大きなものを用いなければならない。しかし、バラスト抵抗Ｒとして、ｎ型ソース領域１１２やｎ型ドレイン領域１１３などと同一のｎ型不純物濃度の不純物領域を用いた場合には、バラスト抵抗Ｒの単位長さ当たりの抵抗値が小さい。そのため、バラスト抵抗Ｒをある程度大きくするためには、バラスト抵抗Ｒを引き回さなければならず、その結果、引き回しのためにかなりの面積が必要となり、集積密度の低下を招いてしまう。だからといって、バラスト抵抗Ｒとして適当な抵抗値を有するものを作り込もうとすれば、新たにマスク工程や、イオンインプラなどの不純物形成工程が必要となり、製造コストが上昇してしまう。
【０００９】
そこで、例えば、特許文献１では、静電保護回路と共に半導体基板上に形成されるｐＭＯＳトランジスタのｎウェル形成工程を利用して、ｎウェルと同一のｎ型不純物濃度であって、かつｎウェルと同一の拡散深さを有する不純物領域をバラスト抵抗Ｒとして用いることが提案されている。
【００１０】
【特許文献１】特開平１０−２２４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上記特許文献１の技術では、バラスト抵抗Ｒとして用いた不純物領域は、ｎウェルの形成工程と同一の工程で形成される。しかし、バラスト抵抗Ｒに適した不純物濃度および拡散深さは、ｐＭＯＳトランジスタのｎウェルに適した不純物濃度および拡散深さとは全く異なっている。そのため、この不純物領域の不純物濃度や拡散深さをバラスト抵抗Ｒに適した値に設定することができないので、バラスト抵抗Ｒの効果をほとんど得ることができないという問題がある。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、製造工程を新たに追加することなく、サージ電圧によって自身が熱破壊されるのを防止した静電保護回路およびその製造方法、ならびにその静電保護回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の静電保護回路は、以下の（Ａ１）〜（Ａ８）の各要素を備えたものである。また、本発明の半導体装置は、以下の（Ａ１）〜（Ａ８）の各要素を有する静電保護回路を備えたものである。
（Ａ１）第１導電型の不純物を含むバルク領域もしくは半導体基板
（Ａ２）バルク領域もしくは半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ第１導電型とは異なる第２導電型の不純物を含む第１不純物領域および第２不純物領域
（Ａ３）バルク領域もしくは半導体基板の表面に形成されると共に第２不純物領域との関係で第１不純物領域とは反対側に第２不純物領域と接して形成され、かつ第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域
（Ａ４）バルク領域もしくは半導体基板の表面に形成されると共に第３不純物領域との関係で第１不純物領域とは反対側に第３不純物領域と接して形成され、かつ第２不純物領域と同一の第２導電型の不純物濃度および拡散深さを有する第４不純物領域
（Ａ５）第１不純物領域に電気的に接続された第１電極
（Ａ６）第４不純物領域に電気的に接続されると共に信号線路に電気的に接続された第２電極
（Ａ７）バルク領域もしくは半導体基板の表面のうち第１不純物領域と第２不純物領域との間に形成されたゲート絶縁膜
（Ａ８）ゲート絶縁膜の表面に形成され、かつ第１電極と電気的に接続されると共に参照電位線路に電気的に接続されたゲート電極
【００１４】
本発明の静電保護回路の製造方法は、以下の（Ｂ１）〜（Ｂ４）の各工程を含むものである。
（Ｂ１）第１導電型の不純物を含むバルク領域もしくは半導体基板の表面に、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域を形成する工程
（Ｂ２）バルク領域もしくは半導体基板の表面に、第１導電型とは異なる第２導電型の不純物を含む第２不純物領域を第３不純物領域に接して形成すると共に、第２導電型の不純物を含む第１不純物領域を、バルク領域もしくは半導体基板の表面であって、かつ第２不純物領域に関して第３不純物領域とは反対側に、第２不純物領域と所定の間隙を介して形成し、さらに、第２不純物領域と同一の第２導電型の不純物濃度および拡散深さを有する第４不純物領域を、バルク領域もしくは半導体基板の表面であって、かつ第３不純物領域との関係で第１不純物領域とは反対側に第３不純物領域と接して形成する工程
（Ｂ３）バルク領域もしくは半導体基板の表面のうち第１不純物領域と第２不純物領域との間にゲート絶縁膜を形成する工程
（Ｂ４）第１不純物領域に電気的に接続された第１電極と、第４不純物領域に電気的に接続されると共に信号線路に電気的に接続された第２電極と、ゲート絶縁膜の表面に形成され、かつ第１電極と電気的に接続されると共に参照電位線路に電気的に接続されたゲート電極とを形成する工程
【００１５】
本発明の静電保護回路およびその製造方法ならびに半導体装置では、第３不純物領域が、ゲート電極と第２電極との間であって、かつ第２不純物領域と第４不純物領域との間に、第２不純物領域および第４不純物領域に接して形成されている。ここで、第３不純物領域は、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有しているので、第３不純物領域は、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域の形成工程と同一の工程で形成することが可能である。また、第３不純物領域の不純物濃度や拡散深さは、当該第３不純物領域をバラスト抵抗として用いるのに適した値にすることができるので、第３不純物領域をバラスト抵抗として用いることができる。従って、信号線路にサージ電圧が印加され、ゲート電極と第２電極との間がブレイクダウンして、第２電極と第３電極との間に電流が流れたときに、第３不純物領域によって第２電極と第３電極との間に流れる電流を所定の大きさにまで小さくするができ、かつ、第３不純物領域による電圧ドロップによって第１不純物領域と第２不純物領域との間に印加される電圧を小さくすることができる。その結果、静電保護回路における電力消費量を小さくすることが可能となる。
【発明の効果】
【００１６】
本発明の静電保護回路およびその製造方法ならびに半導体装置によれば、ゲート電極と第２電極との間であって、かつ第２不純物領域と第４不純物領域との間に、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域と同一の第２導電型の不純物濃度および拡散深さを有する第３不純物領域を、第２不純物領域および第４不純物領域に接して形成するようにしたので、第１導電チャネルＭＯＳトランジスタの第２導電型チャネルストップ領域の形成工程と同一の工程で第３不純物領域を、バラスト抵抗の効果が得られる不純物濃度や拡散深さとすることができる。これにより、製造工程を新たに追加することなく、サージ電圧によって静電保護回路そのものが熱破壊されるのを防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施の形態に係る静電保護回路１の断面構成および接続関係を表したものである。本実施の形態の静電保護回路１は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ１と接地線路Ｌ２（参照電位線路）との間に挿入接続されている。
【００１９】
この静電保護回路１は、例えば、図１に示したように、半導体基板１０上にＭＯＳトランジスタ２０を備えている。
【００２０】
半導体基板１０は、例えば、ｎ型不純物を含むシリコン基板である。ＭＯＳトランジスタ２０は、半導体基板１０の表面に深く形成されたバルク領域２１の表面に、ソース領域２２（第１不純物領域）、ドレイン領域２３およびオフセットドレイン領域２４を有している。
【００２１】
ここで、バルク領域２１は、例えば、半導体基板１０の導電型とは異なる導電型（ｐ型）の不純物を含んで構成されている。ソース領域２２は、例えば、半導体基板１０の導電型と同一の導電型（ｎ型）の不純物を含んで構成されている。ドレイン領域２３は、第１ドレイン領域２３Ａ（第２不純物領域）と、第２ドレイン領域２３Ｂ（第３不純物領域）と、第３ドレイン領域２３Ｃ（第４不純物領域）とを含んでいる。
【００２２】
第１ドレイン領域２３Ａは、ソース領域２２と所定の間隙を介して対抗配置されており、オフセットドレイン領域２４のオフセットドレイン領域２４Ｂ（後述）と電気的に接続されている。第２ドレイン領域２３Ｂは、第１ドレイン領域２３Ａとの関係でソース領域２２とは反対側に第１ドレイン領域２３Ａと接して形成されている。また、第３ドレイン領域２３Ｃは、第１ドレイン領域２３Ａとの関係でソース領域２２とは反対側に第１ドレイン領域２３Ａと接して形成されている。第２ドレイン領域２３Ｂとの関係でソース領域２２とは反対側に第２ドレイン領域２３Ｂと接して形成されている。
【００２３】
第１ドレイン領域２３Ａ、第２ドレイン領域２３Ｂおよび第３ドレイン領域２３Ｃは共に、例えば、半導体基板１０の導電型と同一の導電型（ｎ型）の不純物を含んで構成されている。第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃの不純物（ｎ型不純物）濃度はそれぞれ、互いに等しくなっている。また、第２ドレイン領域２３Ｂの不純物（ｎ型不純物）濃度は、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタ（第１導電チャネルＭＯＳトランジスタ、図示せず）のチャネルストップ領域３１（第２導電型チャネルストップ領域、図３参照）と同一の導電型（ｎ型）の不純物濃度と等しくなっており、第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃの不純物（ｎ型不純物）濃度よりも低くなっている。つまり、第２ドレイン領域２３Ｂは、ドレイン領域２３の内部において、他の領域（第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃ）の抵抗よりも高抵抗となっている。これにより、第２ドレイン領域２３Ｂは、静電保護回路１がブレイクダウンしたとき、ソース・ドレイン間に大電流が瞬間的に流れるのを抑制すると共に、ソース・ドレイン間に印加される電圧を分圧する役割を有している。
【００２４】
オフセットドレイン領域２４は、ＭＯＳトランジスタ２０の耐圧を大きくするためのものであり、ソース領域２２の不純物（ｎ型不純物）濃度よりも薄い濃度のｎ型不純物を含んで構成されている。このオフセットドレイン領域２４は、後述のゲート電極２５直下のバックゲートを間にして二つの領域（オフセットドレイン領域２４Ａ，２４Ｂ）に分かれて形成されている。
【００２５】
オフセットドレイン領域２４Ａは、バルク領域２１の表面のうちソース領域２２およびドレイン領域２３の間であって、かつソース領域２２に接して形成されている。一方、オフセットドレイン領域２４Ｂは、バルク領域２１の表面のうちソース領域２２およびドレイン領域２３の間であって、かつオフセットドレイン領域２４Ａと所定の間隙を介して配置されており、さらに、ドレイン領域２３に接して形成されている。
【００２６】
また、この静電保護回路１は、バルク領域２１の上面のうちオフセットドレイン領域２４Ａ，２４Ｂ間に対応して形成されたゲート絶縁膜２５と、ゲート絶縁膜２５上に形成されたゲート電極２６とを有している。ゲート絶縁膜２４は、例えば、シリコン酸化物（ＳｉＯ２）からなる。ゲート電極２５は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜２４側から順に積層した２層構造となっている。
【００２７】
ゲート電極２６は、図２に示したように、ソース領域２２（図１参照）と電気的に接続されたソース電極２７およびバルク領域２１（図１参照）と電気的に接続されたバルク電極２８に電気的に接続されており、かつ、接地電位線路Ｌ２に電気的に接続されている。また、第３ドレイン領域２３Ｃ（図１参照）は、ドレイン電極２９に電気的に接続されており、このドレイン電極２９を介して信号線路Ｌ１に電気的に接続されている。つまり、本実施の形態の静電保護回路１は、いわゆるＧＧＭＯＳトランジスタにより構成されている。
【００２８】
また、ソース領域２２と静電保護回路１の周囲に形成された素子（図示せず）との間や、ドレイン領域２３と静電保護回路１の周囲に形成された素子（図示せず）との間には、これらを分離する素子分離層３０が設けられている。また、第２ドレイン領域２３Ｂの直上にも、この素子分離層３０が設けられている。
【００２９】
ここで、素子分離層３０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。
【００３０】
このような構成の静電保護回路１は、例えば、以下のようにして製造することができる。図３（Ａ），（Ｂ）、図４（Ａ）〜（Ｃ）は、本実施の形態の静電保護回路１の製造工程の各工程における素子の断面構成の一例を表したものである。
【００３１】
まず、図３（Ａ）に示したように、半導体基板１０上に、所定の領域に開口４０Ａ，４０Ｂを有するマスク層４０を形成する。例えば、半導体基板１０の表面を熱酸化することによって薄い酸化膜を形成したのち、ＣＶＤによりシリコン窒化膜を堆積させ、その後、フォトレジストの塗布およびパターニング、酸化膜およびシリコン窒化膜のエッチング、フォトレジストの除去を順次行うことによって、開口４０Ａ，４０Ｂ内に半導体基板１０の表面が露出した、酸化膜およびシリコン窒化膜の積層体からなるマスク層４０を形成する。
【００３２】
次に、半導体基板１０の表面のうち開口４０Ａ，４０Ｂ直下の部分に、第２ドレイン領域２３Ｂおよびチャネルストップ領域３１を形成する。例えば、酸化膜およびシリコン窒化膜の積層体からなるマスク層４０をマスクとして、ｎ型不純物のリン（Ｐ）イオンを４０ｋｅＶで３×１０１３ｃｍ−２のドーズ量でイオン注入し、その後、１０００℃、４時間程度の熱拡散処理により注入不純物の拡散を行って、ピーク濃度が１×１０１９ｍ−３程度で拡散深さが１μｍ程度である第２ドレイン領域２３Ｂおよびチャネルストップ領域３１を形成する。つまり、本工程において、ドレイン領域２３内に設けられる第２ドレイン領域２３Ｂを、チャネルストップ領域３１の形成工程と同一の工程において、チャネルストップ領域３１と同時に形成する。
【００３３】
ここで、チャネルストップ領域３１は、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタ（図示せず）と、このｐチャネルＭＯＳトランジスタの周辺素子とを互いに分離するものとして用いられるものである。つまり、このチャネルストップ領域３１は、ドレイン領域３１などとは異なり、回路特性に直接的に影響を与える領域ではない。そのため、チャネルストップ領域３１は、不純物濃度や拡散深さについてある程度、自由度を持っており、チャネルストップ領域３１の不純物濃度や拡散深さを、第２ドレイン領域２３Ｂに適した値とすることが可能である。従って、上記工程において、第２ドレイン領域２３Ｂに適した条件で、イオン注入を行うことが好ましい。
【００３４】
次に、図３（Ｂ）に示したように、半導体基板１０上の所定の領域に、絶縁膜３０を形成する。例えば、半導体基板１０の表面に、絶縁膜３０を形成する部位に開口を有する窒化膜を形成したのち、この窒化膜をマスクとして、半導体基板１０の表面のうち開口内に露出した部分を熱酸化し、窒化膜を除去することによって、ＬＯＣＯＳ構造の絶縁膜３０を形成する。なお、図３（Ｂ）には、チャネルストップ領域３１上に形成された絶縁膜３０が、チャネルストップ領域３１と共に、素子分離層３２を構成している場合が例示されている。
【００３５】
次に、図４（Ａ）に示したように、半導体基板１０上の所定の領域に、オフセットドレイン領域２４（２４Ａ，２４Ｂ）を形成する。例えば、フォトレジストをマスクとして、ｎ型不純物のリン（Ｐ）イオンを１４５ｋｅＶで５×１０１２ｃｍ−２のドーズ量でイオン注入し、その後、熱拡散処理により注入不純物の拡散を行って、ピーク濃度が５×１０１８ｃｍ−３程度で拡散深さが０．５μｍ程度であるオフセットドレイン領域２４（２４Ａ，２４Ｂ）を形成する。
【００３６】
次に、図１に示したように、半導体基板１０上の所定の領域に、ソース領域２２およびドレイン領域２３Ａ，２３Ｃを形成する。例えば、フォトレジストをマスクとして、ｎ型不純物のリン（Ｐ）イオンを２０ｋｅＶで１×１０１５ｃｍ−２のドーズ量でイオン注入し、その後、８５０℃、２時間程度の熱拡散処理により注入不純物の拡散を行って、ピーク濃度が５×１０２１ｃｍ−３程度で拡散深さが０．３μｍ程度であるソース領域２２およびドレイン領域２３Ａ，２３Ｃを形成する。
【００３７】
そして、最後に、ソース電極２７、バルク電極２８、ドレイン電極２９を形成する。このようにして、本実施の形態の静電保護回路１が製造される。
【００３８】
このような構成を備えた静電保護回路１は、通常動作時において、ソース電極２７およびドレイン電極２９間の電圧がＭＯＳトランジスタ２０のソース・ドレイン耐圧以下の電圧となるように使用される。そのため、通常動作時には、静電保護回路１に電流は流れない。しかし、信号線路Ｌ１にサージ電圧が印加された場合には、ＭＯＳトランジスタ２０がブレイクダウンして、ソース電極２７およびドレイン電極２９間に電流が流れる。すると、オフセットドレイン領域２４Ａ，２４Ｂ間に存在する寄生ｎｐｎバイポーラトランジスタが動作し、その寄生ｎｐｎバイポーラトランジスタの増幅作用により、オフセットドレイン領域２４Ａ，２４Ｂ間の電荷が瞬時に多量に流される。その結果、静電保護回路１に大電流が流れるので、信号線路Ｌ１に接続された集積回路（図示せず）に大電流が流れるのを防止することができ、その結果、集積回路が破壊されるのを防止することができる。
【００３９】
ところで、本実施の形態では、第２ドレイン領域２２Ｂが、ゲート電極２５とドレイン電極２９との間であって、かつ第１ドレイン領域２３Ａと第３ドレイン領域２３Ｃとの間に、第１ドレイン領域２３Ａおよび第３ドレイン領域２３Ｃに接して形成されている。ここで、第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１と同一の導電型（ｎ型）の不純物濃度および拡散深さを有しているので、第２ドレイン領域２２Ｂは、ｐチャネルＭＯＳトランジスタのチャネルストップ領域３１の形成工程と同一の工程で形成することが可能である。また、第２ドレイン領域２２Ｂの不純物濃度や拡散深さは、第２ドレイン領域２２Ｂをバラスト抵抗として用いるのに適した値にすることができるので、第２ドレイン領域２２Ｂをバラスト抵抗として用いることができる。従って、信号線路Ｌ１にサージ電圧が印加され、ゲート電極２５とドレイン電極２９との間がブレイクダウンして、ドレイン電極２７とソース電極２７との間に電流が流れたときに、第２ドレイン領域２２Ｂによってドレイン電極２７とソース電極２７との間に流れる電流を所定の大きさにまで小さくするができ、かつ、第２ドレイン領域２２Ｂによる電圧ドロップによってソース領域２２とドレイン領域２３との間に印加される電圧を小さくすることができる。その結果、静電保護回路１における電力消費量を小さくすることが可能となる。
【００４０】
このように、本実施の形態では、ｐチャネルＭＯＳトランジスタのチャネルストップ領域３１の形成工程と同一の工程で第２ドレイン領域２２Ｂを、バラスト抵抗の効果が得られる不純物濃度や拡散深さとすることができる。これにより、製造工程を新たに追加することなく、サージ電圧によって静電保護回路１そのものが熱破壊されるのを防止することができる。
【００４１】
以上、実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００４２】
例えば、上記実施の形態では、半導体基板１０がｐ型不純物を含むシリコン基板である場合を例示して説明したが、ｎ型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がｐ型となっている場合には、ｎ型と読み替え、ｎ型となっている場合には、ｐ型と読み替えるものとする。
【００４３】
また、上記実施の形態では、ＭＯＳトランジスタ２０がＧＧＭＯＳトランジスタである場合を例示して説明したが、ゲート電極２６およびソース電極２７の各電位を別々に設定した通常のＭＯＳトランジスタであってもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態に係る静電保護回路の断面構成図である。
【図２】図１の等価回路の回路構成図である。
【図３】図１の静電保護回路の製造工程の一例について説明するための断面構成図である。
【図４】図３に続く工程について説明するための断面構成図である。
【図５】従来の静電保護回路の断面構成図である。
【図６】図５の等価回路の回路構成図である。
【図７】図５の静電保護回路の一変形例の等価回路の回路構成図である。
【符号の説明】
【００４５】
１…静電保護回路、１０…半導体基板、２０…ＭＯＳトランジスタ、２１…バルク領域、２２…ソース領域、２３…ドレイン領域、２３Ａ…第１ドレイン領域、２３Ｂ…第２ドレイン領域、２３Ｃ…第３ドレイン領域、２４，２４Ａ，２４Ｂ…オフセットドレイン領域、２５…ゲート絶縁膜、２６…ゲート電極、２７…ソース電極、２８…バルク電極、２９…ドレイン電極、３０…絶縁膜、３１…チャネルストップ領域、３２…素子分離層、Ｌ１…信号線路、Ｌ２…接地線路、Ｒ…バラスト素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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