(57)【要約】【課題】シェアードコンタクトと不純物拡散領域との接触抵抗を小さくする。【解決手段】半導体基板３０１上に、ゲート絶縁膜３１２を介して形成された第１のゲート電極３１０と、ゲート絶縁膜３２２を介して形成された第２のゲート電極３２０と、第１および第２のゲート電極３１０および３２０の間の半導体基板３０１表面に形成された不純物拡散領域と、第２のゲート電極３２０と不純物拡散領域との間を接続するシェアードコンタクト２２４とを備える半導体記憶装置において、シェアードコンタクト２２４は、セルフアラインコンタクト手法による開口と、第２のゲート電極３２０と接続を取るための開口とにより形成される。このセルフアラインコンタクト手法を用いることで、シェアードコンタクト２２４と不純物拡散領域との接触面積が最大限確保され、接触抵抗が低減される。【選択図】図３
2009176968.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体領域上にゲート絶縁膜を介して形成された第２のゲート電極と、
前記第１および第２のゲート電極の間の半導体領域表面に形成された不純物拡散領域と、
前記第２のゲート電極と前記不純物拡散領域との間を接続するシェアードコンタクトとを備える半導体記憶装置において、
前記シェアードコンタクトは、前記第１のゲート電極の側面に接触することを特徴とする半導体集積回路装置。
【請求項２】
前記第１のゲート電極の上面に形成されたゲート保護絶縁膜をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記不純物拡散領域に形成されたシリサイド層をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記シリサイド層は、コバルトシリサイドからなることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
半導体領域上にゲート絶縁膜とゲート電極層とゲート保護絶縁膜とを順次形成する工程と、
前記ゲート電極層および前記ゲート保護絶縁膜をパターニングして第１および第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極の側面に保護絶縁膜を形成する工程と、
前記第１および第２のゲート電極を含む半導体領域全面上に層間絶縁膜を堆積する工程と、
前記第１および第２のゲート電極の間の半導体領域表面である不純物拡散領域と接続をとるためのコンタクトホールを形成する工程と、
前記第２のゲート電極の上面の前記ゲート保護絶縁膜を除去する工程と、
前記第２のゲート電極と前記不純物拡散領域との間を接続するシェアードコンタクトを形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
前記コンタクトホールを形成する工程の後に、前記不純物拡散領域にシリサイド層を形成する工程をさらに備えることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
前記シリサイド層は、コバルトシリサイドからなることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
前記ゲート電極層は、シリサイド層を含むことを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項９】
前記シリサイド層は、タングステンシリサイドからなることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にスタティック型半導体記憶装置、および、その製造方法に関する。
【背景技術】
【０００２】
従来、スタティック型半導体記憶装置として、いわゆるＳＲＡＭが広く知られている。このＳＲＡＭには、メモリセル面積の縮小化に伴い、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータのノード部にあたる不純物拡散領域と接続をとるためのコンタクトと、隣接するゲート電極と接続をとるためのコンタクトとを一体化して、不純物拡散領域とゲート電極との間を直接接続するシェアードコンタクト技術が適用されている。この技術の特徴としては、不純物拡散領域およびゲート電極表面に同時にシリサイドを形成させるサリサイドプロセスを用いるのが一般的である。ここで、シェアードコンタクトとしては、良好な接触を保つために、特に不純物拡散領域と十分な接触面積を確保することが望まれる。しかしながら、十分な接触面積を確保するためにシェアードコンタクトを大きくすると、隣接するゲート電極のシリサイドとショートするおそれがある。そこで、例えば、サリサイドプロセスを用いずに、シェアードコンタクトに隣接するコンタクトを、セルフアラインコンタクト手法により形成するスタティック型半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００３】
ここで、その構造について、特許文献１で開示されている図面に基づいて作成した図１１を参照して簡単に説明する。図１１（ａ）は、メモリセルの平面図であり、ここでは、メモリセルがＣＭＯＳインバータ５０および６０から構成されることが示されている。ＣＭＯＳインバータ５０において、共有ゲート６０Ｇの端部と、ｐ型ＭＯＳトランジスタ５１ｐのドレイン領域５１ｄとの間を接続するためのシェアードコンタクト５３が形成されている。また、ｐ型ＭＯＳトランジスタ５１ｐのソース領域５１ｓに、電源電圧を印加するためのセルフアラインコンタクト５４が形成されている。図１１（ｂ）には、図１１（ａ）のＸＸ−ＸＸ線における断面図が示されている。なお、ａ−ｂ線方向は、図１１（ａ）に付したａ−ｂ線方向と一致させている。
【０００４】
図１１（ｂ）に示すように、シェアードコンタクト５３は、ドレイン領域５１ｄ上に形成されたコバルトシリサイド層４４、および、共有ゲート５０Ｇのゲート形成層３５に共通に接続されている。このドレイン領域５１ｄ上に形成されたコバルトシリサイド層４４が上述の不純物拡散領域に相当し、シェアードコンタクト５３は、このコバルトシリサイド層４４との接触面積を十分に確保することが望まれる。一方、セルフアラインコンタクト５４は、ソース領域５１ｓ上に形成されたコバルトシリサイド層４４に接続され、印加電圧が供給されている。このセルフアラインコンタクト５４は、セルフアラインコンタクト手法の適用に伴い形成された共有ゲート６０Ｇの保護絶縁膜３６により、共有ゲート６０Ｇのゲート形成層３５と接触しない。さらに、この共有ゲート６０Ｇの保護絶縁膜３６の形成により、シェアードコンタクト５３と共有ゲート６０Ｇのゲート形成層３５との短絡が防止される。
【特許文献１】特開２００２−３１３９５７号公報（図２０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の従来技術では、セルフアラインコンタクト手法を用いることで不純物拡散領域上のシェアードコンタクトとそれに隣接するゲート電極との短絡を防止することができる。しかしながら、シェアードコンタクトを大きくすると、シェアードコンタクトに隣接するコンタクトとショートするおそれがある。これにより、不純物拡散領域との接触面積が十分に確保できず、接触抵抗の低減が困難となるため、微細化（シュリンク）に伴う歩留りの低下を引き起こすことが予想される。
【０００６】
そこで、本発明は、半導体集積回路、特にスタティック型半導体記憶装置において、シェアードコンタクトとの接触抵抗を小さくすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、半導体領域上にゲート絶縁膜を介して形成された第１のゲート電極と、上記半導体領域上にゲート絶縁膜を介して形成された第２のゲート電極と、上記第１および第２のゲート電極の間の半導体領域表面に形成された不純物拡散領域と、上記第２のゲート電極と上記不純物拡散領域との間を接続するシェアードコンタクトとを備える半導体記憶装置において、上記シェアードコンタクトは、上記第１のゲート電極の側面に接触することを特徴とする半導体集積回路装置である。これにより、シェアードコンタクトと不純物拡散領域との接触面積を十分に確保することによって接触抵抗を小さくさせるという作用をもたらす。
【０００８】
また、この第１の側面において、上記第１のゲート電極の上面に形成されたゲート保護絶縁膜をさらに備えるようにしてもよい。これにより、コンタクトホール形成時において開口位置が若干ずれても、シェアードコンタクトと第１のゲート電極との短絡を防止させるという作用をもたらす。
【０００９】
また、この第１の側面において、上記不純物拡散領域に形成されたシリサイド層をさらに備えるようにしてもよい。これにより、シェアードコンタクトと不純物拡散領域との接触抵抗を小さくさせるという作用をもたらす。この場合において、上記シリサイド層は、コバルトシリサイドからなるようにしてもよい。
【００１０】
また、本発明の第２の側面は、半導体領域上にゲート絶縁膜とゲート電極層とゲート保護絶縁膜とを順次形成する工程と、上記ゲート電極層および上記ゲート保護絶縁膜をパターニングして第１および第２のゲート電極を形成する工程と、上記第１および第２のゲート電極の側面に保護絶縁膜を形成する工程と、上記第１および第２のゲート電極を含む半導体領域全面上に層間絶縁膜を堆積する工程と、上記第１および第２のゲート電極の間の半導体領域表面である不純物拡散領域と接続をとるためのコンタクトホールを形成する工程と、上記第２のゲート電極の上面の上記ゲート保護絶縁膜を除去する工程と、上記第２のゲート電極と上記不純物拡散領域との間を接続するシェアードコンタクトを形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法である。これにより、不純物拡散領域と接続を取るためのコンタクトホールおよび第２のゲート電極と接続を取るためのコンタクトホールの形成によって、シェアードコンタクトと不純物拡散領域との接触面積を十分に確保させるという作用をもたらす。
【００１１】
また、本発明の第２の側面において、上記コンタクトホールを形成する工程の後に、上記不純物拡散領域にシリサイド層を形成する工程をさらに備えるようにしてもよい。これにより、シェアードコンタクトと不純物拡散領域との接触抵抗を小さくさせるという作用をもたらす。
【００１２】
また、本発明の第２の側面において、上記ゲート電極層は、シリサイド層を含むようにしてもよい。これにより、シェアードコンタクトとゲート電極との接触抵抗を小さくさせるという作用をもたらす。この場合において、上記シリサイド層は、タングステンシリサイドからなるようにしてもよい。
【発明の効果】
【００１３】
本発明によれば、シェアードコンタクトとの接触抵抗を小さくすることができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１４】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明の実施の形態におけるＳＲＡＭを構成する１つのメモリセル１００に関する等価回路を示す図である。メモリセル１００は、第１のＣＭＯＳインバータ１１０と、第２のＣＯＭＳインバータ１２０と、転送データ用のｎ型ＭＯＳトランジスタ１３１および１３２とを備える。また、第１および第２のＣＭＯＳインバータ１１０および１２０は、入力ノードおよび出力ノードがそれぞれ交差接続されて、１つのフリップフロップ回路を構成する。
【００１６】
第１のＣＭＯＳインバータ１１０は、負荷用の第１のｐ型ＭＯＳトランジスタ１１１（ＴＰ１）および駆動用の第１のｎ型ＭＯＳトランジスタ１１２（ＴＮ１）から構成される。この第１のＣＭＯＳインバータ１１０の入力ノード１４１および出力ノード１４２を、それぞれｎ１およびｎ２とする。
【００１７】
第２のＣＭＯＳインバータ１２０は、負荷用の第２のｐ型ＭＯＳトランジスタ１２１（ＴＰ２）および駆動用の第２のｎ型ＭＯＳトランジスタ１２２（ＴＮ２）から構成される。この第２のＣＭＯＳインバータ１２０の入力ノード１４２および出力ノード１４１は、それぞれｎ２およびｎ１である。これより、第１のＣＭＯＳインバータ１１０の入力ノード１４１（ｎ１）が第２のＣＭＯＳインバータ１２０の出力ノード１４１（ｎ１）となり、第１のＣＭＯＳインバータ１１０の出力ノード１４２（ｎ２）が第２のＣＭＯＳインバータ１２０の入力ノード（ｎ２）となる。
【００１８】
転送データ用のｎ型ＭＯＳトランジスタ１３１（ＴＮ３）および１３２（ＴＮ４）は、ドレインがｎ２およびｎ１に、ソースがビット線１０１および１０２にそれぞれ接続され、ゲートがワード線１０３に共通に接続される。
【００１９】
以上のような構成をとることにより、例えば、データを読み出す場合に、ワード線１０３に電圧が印加されると、第１および第２のＣＭＯＳインバータ１１０および１２０から構成されるフリップフロップ回路に保持されたノードの状態（ｎ１およびｎ２の状態）が転送用のｎ型ＭＯＳトランジスタ１３１および１３２を介してビット線１０１および１０２に転送される。
【００２０】
図２は、本発明の実施に形態におけるメモリセル１００のレイアウト例を示す概略図である。
【００２１】
メモリセル１００は、第１のｎ型ＭＯＳ領域２１０と、ｐ型ＭＯＳ領域２２０と、第２のｎ型ＭＯＳ領域２３０とから構成される。第１のｎ型ＭＯＳ領域には、図１で示した転送データ用のｎ型ＭＯＳトランジスタ１３１（ＴＮ３）および駆動用の第１のｎ型ＭＯＳトランジスタ１１２（ＴＮ１）が設けられている。ｐ型ＭＯＳ領域２２０には、図１で示した負荷用の第１および第２のｐ型ＭＯＳトランジスタ１１１（ＴＰ１）および１２１（ＴＰ２）とノード１４１および１４２とが設けられている。第２のｎ型ＭＯＳ領域には、図１で示した駆動用の第２のｎ型ＭＯＳトランジスタ１２２（ＴＮ２）および転送データ用のｎ型ＭＯＳトランジスタ１３２（ＴＮ４）が設けられている。また、これらの領域には素子形成領域２５１乃至２５４が設けられており、この素子形成領域２５１乃至２５４内にソース領域およびドレイン領域が形成される。
【００２２】
第１のｎ型ＭＯＳ領域２１０は、素子形成領域２５１と、コンタクト２１１乃至２１４と、ゲート配線２４１および２４３とから構成される。コンタクト２１１は、転送用のｎ型ＭＯＳトランジスタ１３１のソース領域およびビット線１０１に接続される。コンタクト２１２は、転送用のｎ型ＭＯＳトランジスタ１３１および駆動用の第１のｎ型ＭＯＳトランジスタ１１２のドレイン領域に共通に接続される。コンタクト２１３は、駆動用の第１のｎ型ＭＯＳトランジスタ１１２のソース領域に接続され、印加電圧Ｖｓｓが供給される。コンタクト２１４は、ゲート配線２４１を介して転送用のｎ型ＭＯＳトランジスタ１３１のゲート電極およびワード線１０３に接続される。
【００２３】
ｐ型ＭＯＳ領域２２０は、素子形成領域２５２および２５３と、コンタクト２２１および２２３と、シェアードコンタクト２２２および２２４とから構成される。コンタクト２２１は、負荷用の第１のｐ型ＭＯＳトランジスタ１１１のソース領域に接続され、印加電圧Ｖｃｃが供給される。シェアードコンタクト２２２は、負荷用の第１のｐ型ＭＯＳトランジスタ１１１のドレイン領域およびゲート配線２４４に接続される。このシェアードコンタクト２２２は、負荷用の第１のｐ型ＭＯＳトランジスタ１１１のドレイン領域およびゲート配線２４４を同じ電位にするために設けられたコンタクトである。コンタクト２２３は、負荷用の第２のｐ型ＭＯＳトランジスタ１２１のソース領域に接続され、印加電圧Ｖｃｃが供給される。シェアードコンタクト２２４は、負荷用の第２のｐ型ＭＯＳトランジスタ１２１のドレイン領域およびゲート配線２４３に接続される。このシェアードコンタクト２２４は、負荷用の第２のｐ型ＭＯＳトランジスタ１２１のドレイン領域およびゲート配線２４３を同じ電位にするために設けられたコンタクトである。
【００２４】
第２のｎ型ＭＯＳ領域２３０は、素子形成領域２５４と、コンタクト２１１乃至２１４と、ゲート配線２４４および２４２とから構成される。コンタクト２３１は、駆動用の第２のｎ型ＭＯＳトランジスタ１２２のソース領域に接続され、印加電圧Ｖｓｓが供給される。コンタクト２３２は、駆動用の第２のｎ型ＭＯＳトランジスタ１２２および転送用のｎ型ＭＯＳトランジスタ１３２のドレイン領域に共通に接続される。コンタクト２３３は、転送用のｎ型ＭＯＳトランジスタ１３２のソース領域およびビット線１０２に接続される。コンタクト２３４は、ゲート配線２４２を介して転送用のｎ型ＭＯＳトランジスタ１３２のゲート電極およびワード線１０３に接続される。
【００２５】
図３は、本発明の実施の形態におけるメモリセル１００の構造例を示す断面図である。ここでは、図２に付したＡ−Ａ'方向における断面図が示されている。なお、図面の簡単化のため半導体基板３０１内に形成されている不純物拡散領域（ドレイン領域およびソース領域）の図示を省略している。また、素子分離領域３３１より左側が素子形成領域２５３である。
【００２６】
素子形成領域２５３には、コンタクト２２３と、負荷用の第２のｐ型ＭＯＳトランジスタ１２１の第１のゲート電極３１０と、シェアードコンタクト２２４と、シェアードコンタクト２２４により接続されている第２のゲート電極３２０とが形成されている。なお、半導体基板３０１全面上に、これらの隙間を埋めるように層間絶縁膜３０８が形成されている。
【００２７】
第１のゲート電極３１０は、多結晶シリコン膜３１３およびタングステンシリサイド（ＷＳｉ）膜３１４からなる。この第１のゲート電極３１０は、半導体基板３０１上に第１のゲート絶縁膜３１２を介して設けられている。第２のゲート電極３２０は、多結晶シリコン膜３２３およびタングステンシリサイド膜３２４からなる。この第２のゲート電極３２０は、半導体基板３０１上に第２のゲート絶縁膜３２２を介して設けられている。なお、第１および第２のゲート電極３１０および３２０において、タングステンシリサイド膜３１４に代えて、コバルトシリサイド（ＣｏＳｉ２）膜やチタンシリサイド（ＴｉＳｉ２）膜などを設けてもよい。
【００２８】
また、第１のゲート電極３１０の上部には、窒化シリコン（Ｓｉ３Ｎ４）からなる保護絶縁膜３１５が形成されている。この保護絶縁膜３１５は、シェアードコンタクト２２４のコンタクトホール形成時におけるエッチングのストッパとして設けられている。一方、第２のゲート電極３２０の上部は、シェアードコンタクト２２４と接続されることから、保護絶縁膜が除去されている。
【００２９】
また、第１のゲート電極３１０の側壁部には、側壁膜として側壁酸化膜３１６およびシリコン窒化（Ｓｉ３Ｎ４）膜からなるスペーサ３１７が形成されている。また、第２のゲート電極３２０の側壁部にも同様に、側壁膜として側壁酸化膜３２６およびスペーサ３２７が形成されている。側壁酸化膜３１６および３２６は、第１および第２のゲート電極３１０および３２０の保護のために設けられ、スペーサ３１７および３２７は、ＬＤＤ（Lightly Doped Drain）構造形成などのために設けられている。なお、側壁膜として、スペーサ３１７および３２７の側面に、浅い不純物拡散領域の形成のためにＢＳＧ（Boron-Silicate Glass）膜をさらに設けてもよい。
【００３０】
一方、コンタクト２２３は、第１のゲート電極３１０の左側に形成されており、窒化チタン（ＴｉＮ）からなるバリア膜３０９を介して負荷用の第２のｐ型ＭＯＳトランジスタ１２１のソース領域と接続されている。
【００３１】
また、シェアードコンタクト２２４は、第１および第２のゲート電極３１０および３２０に挟まれるように形成されている。このシェアードコンタクト２２４は、窒化チタンからなるバリア膜３０９を介して第１のゲート電極３１０と第２のゲート電極３２０との間に形成された不純物拡散領域と、ゲート電極３２０のタングステンシリサイド膜３２４とに接続されている。
【００３２】
以上のように、メモリセル１００は、第１のゲート電極３１０の上部に形成された保護絶縁膜３１５および側壁部に形成されたスペーサ３１７により、第１のゲート電極３１０とシェアードコンタクト２２４との短絡を防止している。また、コンタクト２２３とシェアードコンタクト２２４との短絡もない。これにより、メモリセル１００は、シェアードコンタクト２２４と不純物拡散領域との接触面積を最大限に確保した構造となっている。
【００３３】
次に、本発明の実施の形態におけるメモリセル１００の製造方法例について図面を参照して説明する。図４乃至６には、図２に付したＡ−Ａ'方向における工程順の断面図を示す。なお、図面の簡単化のため、コンタクト２２３、半導体基板３０１内に形成されている不純物拡散領域および素子分離領域３３１の図示を省略している。
【００３４】
まず、図４（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板３０１の表面に、熱酸化法により、温度９００℃程度で、膜厚３０Å（オングストローム）程度の薄い酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜３０２を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、温度７００℃程度で、その上層に膜厚２０００Å程度の多結晶シリコン膜３０３を形成し、続いて、スパッタリング法により、その上層に膜厚６００Å程度のタングステンシリサイド膜３０４を堆積する。その後に、ＣＶＤ法により、温度７００℃程度で、その上層に膜厚２５００Å程度の窒化シリコンからなる保護絶縁膜３０５を形成する。ここにいう、ＣＶＤ法とは、薄膜の材料をガス状態にし、化学触媒反応を利用して膜を半導体基板上に堆積させる手法である。また、スパッタリング法とは、高真空中において薄膜の材料に高エネルギーのアルゴンイオンを衝突させることで飛び出してくる原子を半導体基板上に堆積させる手法である。
【００３５】
次に、図４（ｂ）に示すように、リソグラフィ法により、マスクパターンが転写されたレジスト膜３９１を保護絶縁膜３０５上に形成し、続いて、レジスト膜３９１をマスクとしてフッ化炭素などのガスを用いてエッチングすることにより、保護絶縁膜３０５、タングステンシリサイド膜３０４および多結晶シリコン膜３０３にパターニングを施す。
【００３６】
次に、図４（ｃ）に示すように、レジスト膜３９１を剥離して洗浄する。ここで、半導体基板３０１上にゲート絶縁膜３０２を介して、第１のゲート電極３１０および保護絶縁膜３１５ならびに第２のゲート電極３２０および保護絶縁膜３２５が形成される。ここには図示していないが、続いて、第１および第２のゲート電極３１０および３２０をマスクとして、半導体基板３０１内にイオン注入をし、浅い不純物拡散領域であるエクステンション領域を自己整合的に形成する。
【００３７】
次に、図４（ｄ）に示すように、ＲＴＰ（Rapid Thermal Process）法により、温度１０００℃程度で、第１および第２のゲート電極３１０および３２０の側壁部に膜厚１００Å程度の酸化シリコン（ＳｉＯ２）からなる側壁酸化膜３１６および３２６を形成する。ここでは、ゲート電極３１０および３２０の側壁部とともに半導体基板３０１の表面にも酸化シリコンが形成される。また、ここにいう、ＲＴＰ法とは、ランプ加熱方式により短時間で熱処理する手法である。
【００３８】
次に、図５（ａ）に示すように、ＣＶＤ法により、温度８００℃で、保護絶縁膜３１５および３２５ならびに側壁酸化膜３１６および３２６を含む半導体基板３０１全面上に膜厚１５０Å程度の窒化シリコンを形成し、続いて、第１および第２のゲート電極３１０および３２０の側壁に形成された窒化シリコンのみ残すようにスペーサ３１７および３２７を形成する。ここには図示していないが、続いて、第１および第２のゲート電極３１０および３２０とこれらの側壁膜とをマスクとして、半導体基板３０１内にイオン注入をし、深い不純物拡散領域であるコンタクト領域を自己整合的に形成する。なお、側壁膜として、スペーサ３１７および３２７の側面上に、ＢＳＧ膜をさらに堆積させてもよい。
【００３９】
次に、図５（ｂ）に示すように、ＣＶＤ法により、温度５００℃で、保護絶縁膜３１５および３２５ならびにスペーサ３１７および３２７を含む半導体基板３０１全面上に膜厚３０００Å程度のＮＳＧ（Non-doped Silicate Glass）を堆積し、続いて、その表面を平坦化して層間絶縁膜３０８を形成する。
【００４０】
次に、図５（ｃ）に示すように、リソグラフィ法により、マスクパターンが転写されたレジスト膜３９２を層間絶縁膜３０８上に形成し、続いて、エッチングにより、レジスト膜３９２をマスクとしてセルフアラインコンタクト用のコンタクトホールを形成する。これにより、第１のゲート電極３１０と、第２のゲート電極３２０との間の不純物拡散領域の表面が露出される。このとき、層間絶縁膜３０８から露出する、保護絶縁膜３１５および３２５とスペーサ３１７および３２７との上端が若干エッチングされる。
【００４１】
次に、図６（ａ）に示すように、リソグラフィ法により、マスクパターンが転写されたレジスト膜３９３を用いて、層間絶縁膜３０８の一部をエッチングすることにより、保護絶縁膜３２５の上部にコンタクトホールを形成し、続いて、保護絶縁膜３２５を除去した後に、レジスト膜３９３を剥離して洗浄する。
【００４２】
次に、図６（ｂ）に示すように、コンタクトホールによる露出面および層間絶縁膜３０８上にＰＶＤ（Physical Vapor Deposition）法により、膜厚５００Å程度の窒化チタン（ＴｉＮ）膜からなるバリア膜３０９を形成し、続いて、ＣＶＤ法により、膜厚５０００Å程度のタングステン（Ｗ）をコンタクトホールに堆積する。なお、バリア層は、タングステンの拡散防止や相互反応防止の目的で設けられている。
【００４３】
次に、図６（ｃ）に示すように、ＣＭＰ（Chemical and Mechanical Polishing）法により、余分な窒化チタンおよびタングステンを除去する。これにより、シェアードコンタクト２２４が形成される。ここにいうＣＭＰ法とは、シェアードコンタクト２２４の上面を研磨により平坦化する手法である。
【００４４】
以上のように、セルフアラインコンタクト用のコンタクトホールと、そのコンタクトホールに重なるように第２のゲート電極３２０との接続用のコンタクトホールとを形成することにより、シェアードコンタクト２２４と不純物拡散領域との接触面積を最大限に確保することができる。また、これら２回のコンタクトホール形成は、一般的なホール形成法であり、リソグラフィ法で生じるマスク合わせの若干のずれを許容することができる。
【００４５】
図７は、本発明の実施の形態におけるメモリセル１００の製造方法の工程例を示すフローチャートである。
【００４６】
最初に、熱酸化法により、半導体基板３０１の表面にゲート絶縁膜３０２を形成する（ステップＳ９１１）。続いて、その上にＣＶＤ法により、多結晶シリコン膜３０３を形成する（ステップＳ９１２）。続いて、その上にスパッタリング法により、タングステンシリサイド膜３０４を堆積する（ステップＳ９１３）。続いて、ＣＶＤ法により、窒化シリコンからなる保護絶縁膜３０５を形成する（ステップＳ９１４）。
【００４７】
その後に、リソグラフィ法およびエッチング法により、ゲート絶縁膜３０２を介して、第１のゲート電極３１０および保護絶縁膜３１５および第２のゲート電極３２０および保護絶縁膜３２５を形成する（ステップＳ９１５）。続いて、半導体基板３０１内にイオン注入し、エクステンション領域を自己整合的に形成下後、ＲＴＰ法により、第１および第２のゲート電極３１０および３２０の側壁部に側壁酸化膜３１６および３２６を形成する（ステップＳ９１６）。続いて、ＣＶＤ法により、側壁酸化膜３１６および３２６の表面にスペーサ３１７および３２７を形成する（ステップＳ９１７）。続いて、半導体基板３０１内にイオン注入し、コンタクト領域を自己整合的に形成する。続いて、ＣＶＤ法により、層間絶縁膜３０８を形成する（ステップＳ９１８）。
【００４８】
その後に、リソグラフィ法およびエッチング法により、不純物拡散領域上にコンタクトホールを形成する（ステップＳ９１９）。リソグラフィ法およびエッチング法により、保護絶縁膜３２５の上部にコンタクトホールを形成して保護絶縁膜３２５を除去する（ステップＳ９２２）。続いて、ＰＶＤ法により、バリア膜３０９を形成後、ＣＶＤ法により、タングステンをコンタクトホールに堆積する（ステップＳ９２３）。最後に、ＣＭＰ法により、表面を平坦化してシェアードコンタクト２２４を形成する（ステップＳ９２４）。
【００４９】
次に本発明の実施の形態おける第１の変形例について図面を参照して説明する。
【００５０】
図８は、本発明の実施の形態の第１の変形例におけるメモリセル１００の構造例を示す断面図である。ここで示す構造例は、図３で示した構造例の一部を変更したものであり、他の部分は共通する。そのため、図３に共通する部分には同じ符号を付してここでの説明は省略する。なお、ここでは、図２に付したＡ−Ａ'方向における断面図を示す。また、図３と同様に図面の簡単化のため、コンタクト２２３、半導体基板３０１内に形成されている不純物拡散領域および素子分離領域３３１の図示を省略している。
【００５１】
図８に示すように、メモリセル１００には、コンタクト２２３およびシェアードコンタクト２２４の底面と不純物拡散領域との間に、バリア膜３０９を介してコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層３４１がさらに設けられている。これにより、コンタクト２２３とそれに対応する不純物拡散領域との接触抵抗およびシェアードコンタクト２２４とそれに対応する不純物拡散領域との接触抵抗を低減することできる。
【００５２】
図９は、本発明の実施の形態の第１の変形例におけるメモリセル１００の製造方法例を示す断面図である。ここで示す製造方法例において、図４および図５に示した工程が共通であるため、共通する工程については簡単に説明する。また、ここでは、図２に付したＡ−Ａ'方向における工程順の断面図を示す。なお、図面の簡単化のため、コンタクト２２３、半導体基板３０１内に形成されている不純物拡散領域および素子分離領域３３１の図示を省略している。
【００５３】
図４および図５を用いて説明した製造方法と同様に、第１のゲート電極３１０と、ゲート絶縁膜３１２と、保護絶縁膜３１５と、第２のゲート電極３２０と、ゲート絶縁膜３２２と、保護絶縁膜３２５とを形成する。続いて、側壁酸化膜３１６および３２６ならびにスペーサ３１７および３２７を形成し、これらの隙間を埋めるように層間絶縁膜３０８を形成し、リソグラフィ法およびエッチング法により、レジスト膜３９２をマスクとしてセルフアラインコンタクト用のコンタクトホールを形成する。
【００５４】
続いて、図９（ａ）に示すように、レジスト膜３９２を除去した後、ＰＶＤ法により、温度２５０℃で、コンタクトホール形成により露出された不純物拡散領域の表面に膜厚２００Å程度のコバルト（Ｃｏ）を堆積し、続いて、熱処理により、シリコンとコバルトとが反応してなるコバルトシリサイドをシリサイド層３４１として形成する。その後、シリコンと未反応のコバルトを除去する。
【００５５】
次に、図９（ｂ）に示すように、図６（ａ）と同様に、リソグラフィ法により、マスクパターンが転写されたレジスト膜３９３を用いて、層間絶縁膜３０８の一部をエッチングすることにより、保護絶縁膜３２５の上部にコンタクトホールを形成し、続いて、保護絶縁膜３２５を除去した後に、レジスト膜３９３を剥離して洗浄する。
【００５６】
次に、図９（ｃ）に示すように、図６（ｂ）および（ｃ）と同様に、コンタクトホールによる露出面および層間絶縁膜３０８上にＰＶＤ法により、膜厚５００Å程度の窒化チタン膜からなるバリア膜３０９を形成し、続いて、ＣＶＤ法により、膜厚５０００Å程度のタングステンをコンタクトホールに堆積し、ＣＭＰ法により、余分な窒化チタンおよびタングステンを除去してシェアードコンタクト２２４が形成される。
【００５７】
以上のように、本発明の実施の形態では、セルフアラインコンタクト用のコンタクトホール形成時において、不純物拡散領域上にシリサイド層３４１を設けることにより、シェアードコンタクト２２４と不純物拡散領域との接触抵抗を低減することができる。
【００５８】
図１０は、本発明の実施の形態の第１の変形例におけるメモリセル１００の製造方法の工程例を示すフローチャートである。図１０は、図７で示した製造工程にステップＳ９３１の工程がさらに加えられたものである。そのため、共通の工程である他のステップについては、図７と同じ符号を付して説明を省略する。
【００５９】
ステップＳ９１９において、リソグラフィ法およびエッチング法により、不純物拡散領域上にコンタクトホールを形成した後、コンタクトホール底面にＰＶＤ法により、コバルトを堆積し、熱処理を行いシリコンとコバルトとを反応させてシリサイド層３４１を形成する（ステップＳ９３１）。続いて、ステップＳ９２２に進む。
【００６０】
このように、本発明の実施の形態によれば、セルフアラインコンタクト用のコンタクトホールと、そのコンタクトホールに重なるようにして第２のゲート電極３２０との接続用のコンタクトホールとを形成することにより、シェアードコンタクト２２４と不純物拡散領域との接触面積を最大限に確保することができ、接触抵抗を低減することができる。また、コンタクトホール形成においては、リソグラフィ法によるマスク合わせが多少ずれても正確なコンタクトホールを形成することができる。
【００６１】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【００６２】
すなわち、請求項１において、第１のゲート電極は、例えば第１のゲート電極３１０に対応する。また、第２のゲート電極は、例えば第２のゲート電極３２０に対応する。また、シェアードコンタクトは、例えばシェアードコンタクト２２４に対応する。
【００６３】
また、請求項２において、ゲート保護絶縁膜は、例えば保護絶縁膜３１５に対応する。
【００６４】
また、請求項３において、シリサイド層は、例えばシリサイド層３４１に対応する。
【００６５】
また、請求項５において、ゲート絶縁膜とゲート電極層とゲート保護絶縁膜とを順次形成する工程は、例えばステップＳ９１１、Ｓ９１２、Ｓ９１３およびＳ９１４に対応する。また、第１および第２のゲート電極を形成する工程は、ステップＳ９１５に対応する。また、上記第１および第２のゲート電極の側面に保護絶縁膜を形成する工程は、例えばステップＳ９１６またはＳ９１７に対応する。また、層間絶縁膜を堆積する工程は、例えばステップＳ９１８に対応する。また、上記第１および第２のゲート電極の間の半導体領域表面である不純物拡散領域と接続をとるためのコンタクトホールを形成する工程は、例えばステップＳ９１９に対応する。また、上記第２のゲート電極の上面の上記ゲート保護絶縁膜を除去する工程は、例えばステップＳ９２２に対応する。また、シェアードコンタクトを形成する工程は、例えばステップＳ９２３およびＳ９２４に対応する。
【００６６】
また、請求項６において、上記不純物拡散領域にシリサイド層を形成する工程は、例えばステップＳ９３１に対応する。
【００６７】
また、請求項８において、ゲート電極層は、例えばタングステンシリサイド膜３１４および３２４に対応する。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態におけるＳＲＡＭを構成する１つのメモリセル１００に関する等価回路を示す図である。
【図２】本発明の実施に形態におけるメモリセル１００のレイアウト例を示す概略図である。
【図３】本発明の実施の形態におけるメモリセル１００の構造例を示す断面図である。
【図４】本発明の実施の形態におけるメモリセル１００の製造方法例を示す断面図である。
【図５】本発明の実施の形態におけるメモリセル１００の製造方法例を示す断面図である。
【図６】本発明の実施の形態におけるメモリセル１００の製造方法例を示す断面図である。
【図７】本発明の実施の形態におけるメモリセル１００の製造方法の工程例を示すフローチャートである。
【図８】本発明の実施の形態の第１の変形例におけるメモリセル１００の構造例を示す断面図である。
【図９】本発明の実施の形態の第１の変形例におけるメモリセル１００の製造方法例を示す断面図である。
【図１０】本発明の実施の形態の第１の変形例におけるメモリセル１００の製造方法の工程例を示すフローチャートである。
【図１１】従来のＳＲＡＭにおけるメモリセルの構造を示す図である。
【符号の説明】
【００６９】
１００  メモリセル
１０１、１０２  ビット線
１０３  ワード線
１１０  第１のＣＭＯＳインバータ
１１１  負荷用の第１のｐ型ＭＯＳトランジスタ
１１２  駆動用の第１のｎ型ＭＯＳトランジスタ
１２０  第２のＣＭＯＳインバータ
１２１  負荷用の第２のｐ型ＭＯＳトランジスタ
１２２  駆動用の第２のｎ型ＭＯＳトランジスタ
１３１、１３２  転送データ用のｎ型ＭＯＳトランジスタ
１４１、１４２  ノード
２１０  第１のｎ型ＭＯＳ領域
２１１〜２１４、２２１、２２２、２３１〜２３４  コンタクト
２２０  ｐ型ＭＯＳ領域
２２２、２２４  シェアードコンタクト
２３０  第２のｎ型ＭＯＳ領域
２４１〜２４４  ゲート配線
２５１〜２５４  素子形成領域
３０１  半導体基板
３０２、３１２、３２２  ゲート絶縁膜
３０３、３１３、３２３  多結晶シリコン膜
３０４、３１４、３２４  タングステンシリサイド膜
３０５、３１５、３２５  保護絶縁膜
３０８  層間絶縁膜
３０９  バリア膜
３１０  第１のゲート電極
３１６、３２６  側壁酸化膜
３１７、３２７  スペーサ
３２０  第２のゲート電極
３３１  素子分離領域
３４１  シリサイド層
３９１〜３９３  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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