(57)【要約】【課題】半導体パッケージのベース基材として用いられるコア基板を効率良く製造可能とし、製造コストの低減化及び歩留りの向上に寄与すること。【解決手段】先ず、少なくとも１枚の溝付平板を含む複数の平板１１〜１６を用意する。各平板は絶縁性材料からなり、かつ平面的に見て矩形状であり、溝付平板１３〜１６は、少なくともその片面に複数の溝ＧＲが一方向に平行して形成されている。次に、溝ＧＲに導電性材料１７を充填した後、溝付平板１３〜１６を内側に配置して各平板を積層し、所定の接合技術を用いて一体化する。そして、一体化された構造体２０を、溝ＧＲが形成されている方向に垂直な方向から所要の厚さに切り出してコア基板１０を得る。溝ＧＲは、コア基板１０のスルーホールＴＨを構成する。【選択図】図１
2009054745.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１枚の溝付平板を含む複数の平板を用意する工程であって、各平板が絶縁性材料からなり、かつ平面的に見て矩形状であり、前記溝付平板として少なくともその片面に複数の溝が一方向に平行して形成された形態を有するものを含む複数の平板を用意する工程と、
前記溝付平板を内側に配置して前記複数の平板を積層し、所定の接合技術を用いて一体化する工程と、
一体化された構造体を、前記溝が形成されている方向に垂直な方向から所要の厚さに切り出す工程とを含むことを特徴とする半導体パッケージ用コア基板の製造方法。
【請求項２】
前記複数の平板を用意する工程と前記複数の平板を積層して一体化する工程との間に、前記溝に導電性材料を充填する工程を含むことを特徴とする請求項１に記載の半導体パッケージ用コア基板の製造方法。
【請求項３】
前記複数の平板を積層して一体化する工程と前記一体化された構造体を所要の厚さに切り出す工程との間に、スルーホールを構成する前記溝に導電性材料を充填する工程を含むことを特徴とする請求項１に記載の半導体パッケージ用コア基板の製造方法。
【請求項４】
前記一体化された構造体を所要の厚さに切り出す工程の後に、切り出された当該コア基板のスルーホールを構成する前記溝に導電性材料を充填する工程を含むことを特徴とする請求項１に記載の半導体パッケージ用コア基板の製造方法。
【請求項５】
前記各平板を構成する材料として絶縁性材料の代わりに半導体材料を用いた場合には、当該平板の表面に絶縁膜を形成する工程を含むことを特徴とする請求項１に記載の半導体パッケージ用コア基板の製造方法。
【請求項６】
前記所定の接合技術として低温ガラス接合技術、熱圧着、超音波接合、ガラスフリット又はプラズマによる接合のいずれかを用いることを特徴とする請求項１に記載の半導体パッケージ用コア基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等のチップ部品を搭載するのに用いられる配線基板（「半導体パッケージ」ともいう）を製造する技術に係り、特に、高密度化及び高機能化に適応された多層配線構造を有する半導体パッケージのベース基材として供されるコア基板を製造する方法に関する。
【背景技術】
【０００２】
ＢＧＡ(Ball Grid Array) やＬＧＡ(Land Grid Array) 、ＰＧＡ(Pin Grid Array)等の半導体パッケージを製造する場合、一般的には、当該パッケージのベース基材として供されるコア層（コア基板）を用意し、その両面もしくは片面に、例えばビルドアップ工法により、導体パターン（配線層）の形成、絶縁層の形成、絶縁層におけるビアホールの形成を順次繰り返して多層配線構造とし、最終的に最表面を保護膜で被覆し、保護膜の所要箇所を開口して導体パターンの一部（パッド部もしくはランド部）を露出させている。さらに、ＢＧＡやＰＧＡの場合、その露出しているパッド部等に外部接続端子としてのボールやピンを接合している。このような半導体パッケージは、一方の面に半導体素子等のチップ部品が搭載され、他方の面に設けられた外部接続端子を介してプリント基板等の実装用基板に実装されるようになっている。つまり、半導体パッケージを介してチップ部品と実装用基板とが電気的に接続されるようになっている。
【０００３】
このため、半導体パッケージのベース基材として用いられるコア層（コア基板）には、その両面間を電気的に導通させるための手段としてスルーホールが形成され、このスルーホールに導電性材料が充填されている。従来の方法では、半導体パッケージの種類や搭載されるチップ部品の機能等に応じて所定のサイズ及び厚さのベース基材（例えば、プラスチックパッケージであれば両面銅張積層板、セラミックパッケージであればアルミナや窒化アルミニウム等の粉末を有機樹脂で結合したグリーンシート）を用意し、このベース基材の所要の箇所に、機械ドリル等による穴明け加工によりスルーホールを形成した後、セラミックパッケージであればその表面にメタライジング加工を施し、さらにその表面に、プラスチックパッケージであれば電解めっき等により、セラミックパッケージであれば導電性ペーストを用いたスクリーン印刷法等により、スルーホールを充填するようにして導体パターンを形成している。つまり、要求されるパッケージ毎に１枚ずつ、ベース基材に対して穴明け加工（スルーホールの形成）、メタライジング加工（金属層の形成）、穴埋め処理（スルーホール内への導体の充填）等を行う必要があった。
【０００４】
かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、ガラス又は焼結セラミック薄板にサンドブラストで貫通孔と配線用凹溝を加工して導体材料を充填し、これらを積み重ねて加熱し貫通孔を電気的接続することによって積層配線基板を作製するようにしたものがある。また、特許文献２に記載されるように、焼結体の焼成温度より高い融点を有する金属からなる金属線材を、内部にその軸線に平行に埋設した柱状の未焼成体を成形し、この未焼成体を当該焼結体の絶縁基体の融点又は流動点又は軟化点よりも高い温度で焼成して焼結体とした後、この焼結体をその軸線に垂直な方向から所定の厚さに切断して基板を製造するようにしたものがある。
【特許文献１】特開平１０−２８４８３６号公報
【特許文献２】特開平８−７８５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように従来の技術では、半導体パッケージ用コア基板の両面間を電気的に導通させるのに必要なスルーホールを形成するにあたり、当該パッケージの種類や搭載されるチップ部品の機能等に応じて１枚ずつ、ベース基材に対して穴明け、メタライジング、穴埋め等の加工を行わなければならなかった。
【０００６】
このため、当該パッケージに適したコア基板を作製するのに長時間を要し、目的とするコア基板を効率良く製造することができないといった課題があった。また、コア基板の製造に要する時間が長期化するため、製造コストが高くなり、歩留りの低下をきたすといった問題があった。
【０００７】
特に、セラミックパッケージの場合、グリーンシートに対して所要の処理（穴明け、メタライジング、穴埋め等）を行った後、この処理されたグリーンシートを２層以上積層して一体化し、さらに脱バインダ処理を行い、このセラミック基板の成形体を焼成（焼結）させるといった手法をとっているため、その焼結時に得られる基板のサイズが成形体のそれよりも収縮する現象（シュリンケージ）が発生する。その結果、微細なスルーホールを高精度で形成することができないといった問題があった。
【０００８】
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体パッケージのベース基材として用いられるコア基板を効率良く製造可能とし、ひいては製造コストの低減化及び歩留りの向上に寄与することができる半導体パッケージ用コア基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の従来技術の課題を解決するため、本発明によれば、少なくとも１枚の溝付平板を含む複数の平板を用意する工程であって、各平板が絶縁性材料からなり、かつ平面的に見て矩形状であり、前記溝付平板として少なくともその片面に複数の溝が一方向に平行して形成された形態を有するものを含む複数の平板を用意する工程と、前記溝付平板を内側に配置して前記複数の平板を積層し、所定の接合技術を用いて一体化する工程と、一体化された構造体を、前記溝が形成されている方向に垂直な方向から所要の厚さに切り出す工程とを含むことを特徴とする半導体パッケージ用コア基板の製造方法が提供される。
【００１０】
本発明に係る半導体パッケージ用コア基板の製造方法によれば、少なくとも片面に複数の溝が一方向に平行して形成された溝付平板を含む複数の平板を、例えば、本コア基板を用いて半導体パッケージを製造する客先側の要望に応じて所要枚数用意し、これら各平板を溝付平板を内側に配置して積層し、一体化した構造体を作製した後、この構造体を、スルーホールを構成する溝が形成されている方向に垂直な方向から、例えば客先側の要望に応じた所要の厚さに切り出すことで、当該コア基板を得るようにしている。
【００１１】
つまり、従来のようにパッケージ毎に１枚ずつ所要の処理（穴明け、メタライジング、穴埋め等）を行う必要はなく、溝付平板を含む複数の平板を積層して一体化した構造体とし、この構造体を溝の方向に垂直な方向から所要の厚さに切り出すだけでよいので、目的とするコア基板を効率良く製造することができる。また、客先側の要望によりコア基板の厚さが変更された場合でも、容易に対応できるので、厚さの異なるコア基板でも簡単に製造することが可能となる。
【００１２】
また、目的とするコア基板を効率良く製造することができるので、製造コストの低減化及び歩留りの向上を図ることができる。
【００１３】
また、各平板を構成する材料としてセラミックスを用いた場合でも、従来のようにセラミック基板の成形体を焼結させるといった手法をとっていないので、収縮（シュリンケージ）の問題は発生しない。その結果、高精度で、かつ微細なスルーホールを備えたコア基板を製造することが可能となる。
【００１４】
本発明に係る半導体パッケージ用コア基板の製造方法の他のプロセス上の特徴及びそれに基づく具体的な処理等については、発明の実施の形態を参照しながら説明する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
【００１６】
図１は本発明の一実施形態に係る半導体パッケージ用コア基板の製造工程を斜視図（一部は断面図) の形態で示したものである。
【００１７】
本実施形態では、プラスチックパッケージのベース基材として用いられるコア基板を作製することを意図している。作製されたコア基板１０（図１（ｄ））は、所望の数（図示の例では２０個）のスルーホールＴＨが基板１０の厚さ方向（図示の例では左右方向）に貫通して形成され、各スルーホールＴＨには導電性材料（図１（ｂ）の導体１７）が充填されている。
【００１８】
本実施形態に係る半導体パッケージ用コア基板（スルーホール付コア基板）１０を構成する各部材の材料や形態等については、以下に記述するプロセスに関連させて具体的に説明する。
【００１９】
先ず最初の工程では（図１（ａ）参照）、平面的に見て矩形状の平板を所要枚数用意する。図示の例では、６枚の平板１１〜１６を用意している。用意する平板の大きさ、厚さ及び枚数は、最終的に得られるコア基板１０（図１（ｄ））を用いてＢＧＡ等の半導体パッケージを製造する客先側の要望に応じて、適宜決定される。このようにして決定された平板の大きさ、厚さ及び枚数は、最終的に得られるコア基板１０の面方向のサイズを規定する。
【００２０】
また、用意する平板の少なくとも１枚（図示の例では、１３〜１６で示す４枚）には、その長手方向に複数の溝ＧＲが平行して形成されている。図示の例では、平板１３〜１６の片面（上側の面）にそれぞれ５本の溝ＧＲが長手方向に平行して形成されている。この例では当該平板の片面にのみ溝ＧＲを形成しているが、必要に応じて両面に形成してもよい。また、溝を形成する方向についても、必ずしも長手方向に形成する必要はなく、場合によってはこれと垂直な方向に複数の溝を平行して形成してもよい。このように溝ＧＲが形成された平板１３〜１６を、溝が形成されていない平板１１，１２と区別する意味で、便宜上「溝付平板」ともいう。溝付平板１３〜１６にそれぞれ形成された各溝ＧＲは、最終的に得られるコア基板１０のスルーホールＴＨを構成する。
【００２１】
平板１１〜１６の材料としては、基本的には絶縁性材料が用いられ、例えば、ガラス、セラミックス、ビルドアップ材（樹脂）、ガラスクロス等が用いられる。セラミックスとしては、アルミナ（Ａｌ２ Ｏ３ ）、窒化アルミニウム（ＡｌＮ）、炭化珪素（ＳｉＣ）、ガラスセラミックス等の低温焼成セラミックスなどを用いることができる。
【００２２】
本実施形態では、平板１１〜１６の材料としてパイレックスガラス（コーニング社の硼珪酸ガラスの商品名）を使用した場合を例にとって説明する。所要のサイズに成形されたパイレックスガラス（平板）に対し、例えばブラスト加工を施すことで、溝付平板１３〜１６を作製することができる。ブラスト加工は、ケイ砂、スチールグリット等を研掃材として用い、これらを圧縮空気などに混合させて加工対象（この場合、ガラス）の表面に吹きつけることで、その表面処理（この場合、溝ＧＲの形成）を行う方法である。
【００２３】
特に図示はしないが、所要のサイズに成形されたガラス基材（溝ＧＲが形成される前の平板）の各々に対し、その一方の面上に、マスクとしてのドライフィルムレジストを所要の形状にパターニング形成し、このレジスト（マスク）の開口部から露出しているガラス基材に対して細かい研磨粒（例えば、ＳｉＣ＃７００）を吹き付ける。これにより、その吹き付けの圧力によって当該部分は削られ、溝ＧＲが形成される。このときの溝ＧＲの断面形状は、１５〜２０°程度のテーパ面を有した台形状を呈する（図１（ｂ））。このような溝ＧＲを１２０μｍ程度の開口幅で、かつ５００μｍ程度のピッチで形成する。
【００２４】
形成された溝ＧＲの断面形状は概ね台形状となるため、最終的に得られるコア基板１０のスルーホールＴＨの断面形状も概ね台形状を呈する。従って、スルーホールＴＨの断面形状として一般的な円形に近い形状を所望する場合には、対向する２枚の平板の対応する位置にそれぞれ溝ＧＲを形成しておけばよい。つまり、同じ態様で溝ＧＲが形成された２枚の溝付平板を、それぞれ溝ＧＲが形成されている側の面を対向させ、かつ溝ＧＲの位置を合わせて積層すればよい。
【００２５】
ブラスト加工以外の方法としては、例えば、フッ酸系の溶液を用いたウェットエッチングや、超音波加工、レーザ加工、機械ドリルによる加工等を適宜用いることができる。超音波加工は、超音波振動をするビット等の工具に砥粒（アルミナ、炭化珪素、炭化硼素、ダイヤモンド等の高硬度の粒子もしくは粉末状の物質）を塗布したものを用いて対象ワークに加工を施す（この場合、溝ＧＲを形成する）方法である。また、レーザ加工の場合には、ＣＯ２ レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。
【００２６】
なお、形成する溝ＧＲの断面形状については、図示の例では台形状となっているが、この形状に限定されないことはもちろんであり、他にもＶ字状やＵ字状など任意の形状で十分である。また、形成する溝ＧＲの大きさやその形成間隔（ピッチ）についても、図示の例では同じ大きさで等間隔に配設されているが、これに限定されないことはもちろんである。例えば、サーマルビア等の別の目的に使用するために、該当する溝（スルーホール）の大きさを他の部分の溝（スルーホール）よりも大きく形成してもよい。
【００２７】
次の工程では（図１（ｂ）参照）、溝付平板１３〜１６にそれぞれ形成された各溝ＧＲに導電性材料（導体１７）を充填する。導電性材料としては、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）等が用いられる。また、充填方法としては、スパッタリング又は無電解めっきを行った後に電解めっきで充填する方法、無電解めっきのみで充填する方法、導電性ペーストを用いたスクリーン印刷により充填する方法などを用いることができる。
【００２８】
図１（ｂ）の例では、溝ＧＲを導体１７で完全に埋め込んでいるが、この導体１７が最終的にはコア基板１０の両面間を電気的に接続する手段として利用されることを考慮すると、溝ＧＲは必ずしも完全に充填されている必要はなく、少なくとも溝ＧＲの内壁面上に導電性材料が被着されていれば十分である。例えば、無電解めっきやスパッタリング等により、溝ＧＲの内壁面上にのみ導体を被着させておいてもよい。また、図１（ｂ）の例では全ての溝ＧＲが導体１７で埋め込まれているが、当該パッケージに要求される条件等に応じて、必ずしも全ての溝ＧＲを埋め込む必要がないことはもちろんである。
【００２９】
次の工程では（図１（ｃ）参照）、片面にそれぞれ５本の溝ＧＲが長手方向に平行して形成された４枚の溝付平板１３〜１６を重ね合わせて配置し、これら溝付平板１３〜１６を挟み込むようにしてその両側にそれぞれ１枚の平板１１，１２を配置して積層する。そして、低温ガラス接合技術を用いて各平板１１〜１６を一体化する。図中、２０は積層／一体化された構造体を示す。この積層／一体化により、各溝付平板１３〜１６に形成されていた各溝ＧＲ（導体１７）は、それぞれスルーホールＴＨとなる。
【００３０】
なお、最終的に得られるスルーホールＴＨの断面形状として「円形に近い形状」を所望した場合（つまり、対向配置する２枚の平板の対応する位置にそれぞれ溝ＧＲを形成した場合）には、各溝付平板のそれぞれの溝ＧＲの位置が対向するように位置合わせして積層した後、各平板を一体化する。
【００３１】
この工程では、低温ガラス接合技術を用いて各平板１１〜１６を一体化しているが、他の方法として、熱圧着、超音波接合、ガラスフリット、プラズマによる接合などを用いることも可能である。また、フッ酸系の溶液を用いて各ガラス平板の表面を若干溶かして液状とし、その液状部分を介してガラス平板相互を接着させることも考えられる。
【００３２】
また、この例では４枚の溝付平板１３〜１６を挟んでその両側に２枚の平板１１，１２を配置して積層しているが、上述したようにあらかじめ用意する平板の枚数が客先側の要望に応じて適宜決定されることに鑑み、平板と溝付平板との積層の順序が図示の例に限定されないことはもちろんである。
【００３３】
最後の工程では（図１（ｄ）参照）、前の工程で積層／一体化された構造体２０を、ダイサー、スライサー、ワイヤソー等により、スルーホールＴＨ（溝ＧＲ）が形成されている方向に垂直な方向から所要の厚さに切り出す。これによって、本実施形態に係るスルーホール付コア基板１０が得られる。このとき、その切り出すべき「所要の厚さ」は、このコア基板１０を用いてＢＧＡ等の半導体パッケージを製造する客先側の要望に応じて決定される。また、切り出した後のコア基板１０に対し、必要に応じて研磨処理等を行うことで所望の寸法及び面精度にしてもよい。
【００３４】
以上の工程により、客先側の要望に応じた所要の大きさ（面方向のサイズ）及び厚さを有するスルーホール付コア基板１０が作製されたことになる。
【００３５】
以上説明したように、本実施形態に係る半導体パッケージ用コア基板１０の製造方法によれば（図１参照）、少なくとも一方の面に５本の溝ＧＲが長手方向に平行して形成された溝付平板１３〜１６を含む複数の平板１１〜１６を、本コア基板を用いて半導体パッケージを製造する客先側の要望に応じて所要枚数用意しておき、これら各平板１１〜１６を溝付平板１３〜１６を内側に配置して積層し、一体化した構造体２０を作製した後、この構造体２０を、スルーホールＴＨを構成する溝ＧＲが形成されている方向に垂直な方向から、客先側の要望に応じた所要の厚さに切り出すことで、スルーホール付コア基板１０を得るようにしている。
【００３６】
つまり、従来のように要求される半導体パッケージ毎に１枚ずつ所要の処理（穴明け、メタライジング、穴埋め等）を行うといった手法をとっておらず、単に、溝付平板１３〜１６を含む複数の平板１１〜１６を積層して一体化した構造体２０とし、この構造体２０を溝ＧＲの方向に垂直な方向から切り出すだけでよいので、目的とするコア基板１０を効率良く製造することができる。また、客先側の要望によりコア基板の厚さが変更された場合でも、図１（ｄ）の工程においてその要望に応じた厚さに「切り出し」することで、容易に対応することができる。つまり、厚さの異なるコア基板を簡単に製造することが可能となる。
【００３７】
また、目的とするスルーホール付コア基板１０を効率良く製造することができるので、その製造に係るコストの低減化及び歩留りの向上に寄与することができる。
【００３８】
また、各平板を構成する材料としてセラミックスを用いた場合でも、従来のようにセラミック基板の成形体を焼結させるといった手法をとっていないので、収縮（シュリンケージ）の問題は発生せず、高精度で、かつ微細なスルーホールを備えたコア基板を製造することが可能となる。
【００３９】
上述した実施形態（図１）では、所要枚数の平板１１〜１６を用意した後、各平板１１〜１６を積層して一体化する前の段階（同図（ｂ））で、溝付平板１３〜１６の各溝ＧＲに導体１７を充填するようにしたが、溝ＧＲに導体１７を充填するタイミングはこの段階に限定されないことはもちろんであり、他にも種々の実施形態が考えられる。
【００４０】
例えば、図２に示すように、所要枚数の平板１１〜１６を用意し（同図（ａ））、各平板１１〜１６を積層して一体化（同図（ｂ））した後に、この一体化された構造体２０ａのスルーホールＴＨを構成する溝ＧＲに導体１７を充填し（同図（ｃ））、そして、各スルーホールＴＨに導体１７が充填された構造体２０を所要の厚さに切り出すようにしてもよい（同図（ｄ））。
【００４１】
あるいは、図３に示すように、所要枚数の平板１１〜１６を用意し（同図（ａ））、各平板１１〜１６を積層して一体化し（同図（ｂ））、この一体化された構造体２０ａを所要の厚さに切り出した後（同図（ｃ））、この切り出されたコア基板１０ａのスルーホールＴＨを構成する溝ＧＲに導体１７を充填するようにしてもよい（同図（ｄ））。
【００４２】
上述した各実施形態（図１〜図３）に係る製造方法によって製造されたスルーホール付コア基板１０は、ＢＧＡ、ＬＧＡ、ＰＧＡ等の各種半導体パッケージを製造する際のベース基材として好適に利用することができる。図４はその一例を示したものであり、ＢＧＡ型パッケージを製造する場合の工程を示している。
【００４３】
先ず最初の工程では（図４（ａ）参照）、上述した各実施形態のいずれかの方法によって製造したスルーホール付コア基板１０を用意する。図中、１７はスルーホールＴＨに充填された導体、１８は絶縁層を示しており、この絶縁層１８は、絶縁性材料（ガラス）からなる平板１１〜１６の一部分に相当する。
【００４４】
次の工程以降は、ビルドアップ工法を用いてコア基板１０の両面（上下）に、それぞれ導体パターン（配線層）及び絶縁層（ビアホールを含む）を交互に所要の層数となるまで積み上げていく。先ず、図４（ｂ）の工程では、１層目のビルドアップ層を形成する。すなわち、コア基板１０（絶縁層１８及び導体１７）の両面にそれぞれ所要形状の配線層３１ａ，３１ｂを形成し、さらに各配線層３１ａ，３１ｂ及び絶縁層１８上にそれぞれ絶縁層３２ａ，３２ｂを形成する。
【００４５】
配線層３１ａ，３１ｂは、以下の方法で形成することができる。先ず、無電解銅めっき及び電解銅めっきにより、コア基板１０の両面に導体（Ｃｕ）層を形成し、各導体層上にそれぞれパターニング材料を使用してエッチング用レジストを形成し、各レジストの所定の部分を開口する。この開口する部分は、形成すべき所要の導体パターンの形状に従ってパターニング形成される。パターニング材料としては、感光性のドライフィルム又は液状のフォトレジストを用いることができる。例えば、ドライフィルムを使用する場合には、各導体層の表面を洗浄した後、ドライフィルムを熱圧着により貼り付け、各ドライフィルムに対し、所要の導体パターンの形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液（ネガ型のレジストの場合には有機溶剤を含む現像液、ポジ型のレジストの場合にはアルカリ系の現像液）を用いて当該部分をエッチング除去し、所要の導体パターンの形状に応じたレジスト層を形成する。次に、このパターニングされたレジスト層をマスクにして、銅（Ｃｕ）に対してのみ可溶性の薬液を用いたウエットエッチングにより、露出している部分の導体を除去し、さらに各レジスト層を、例えば、水酸化ナトリウム等のアルカリ性の薬液を用いて除去する。これによって、所要形状の配線層３１ａ，３１ｂが形成されたことになる。
【００４６】
さらに、各配線層３１ａ，３１ｂ及び絶縁層１８上に、エポキシ樹脂等の熱硬化性樹脂を所要の厚さに塗布し、紫外線（ＵＶ）照射等により硬化させて絶縁層３２ａ，３２ｂを形成する。
【００４７】
次の工程では（図４（ｃ）参照）、各絶縁層３２ａ，３２ｂのそれぞれ所要の箇所に、ＣＯ２ レーザ、ＹＡＧレーザ等による穴明け加工により、各配線層３１ａ，３１ｂにそれぞれ到達するビアホールを形成し、さらに電解銅めっき等により、各ビアホールを導体３３ａ，３３ｂで埋め込む。
【００４８】
次の工程では（図４（ｄ）参照）、図４（ｂ）及び（ｃ）の工程で行った処理と同様にして、絶縁層３２ａ，３２ｂ及び導体３３ａ，３３ｂ上にそれぞれ２層目のビルドアップ層（配線層３４ａ，３４ｂ、絶縁層３５ａ，３５ｂ）を形成した後、各絶縁層３５ａ，３５ｂのそれぞれ所要の箇所に、各配線層３４ａ，３４ｂにそれぞれ到達するビアホールを形成し、さらに各ビアホールを導体３６ａ，３６ｂで埋め込む。
【００４９】
最後の工程では（図４（ｅ）参照）、両面を保護膜で被覆し、保護膜の所要箇所に開口された部分から露出している導体部（パッド部等）に外部接続端子としてのボールを接合する。先ず、プリント基板等の実装用基板に実装される側の面（図示の例では下側）を保護膜で被覆する前に、露出している導体３６ｂ上に、受けパッドとしての外部接続端子用パッド３７を形成する。これは、上述した所要形状の配線層３１ａ，３１ｂを形成した方法と同様にして形成することができる。
【００５０】
次に、このようにして形成された構造体に対し、上側に露出している導体３６ａと下側に露出しているパッド３７の部分を除いて全面を覆うように、それぞれ保護膜として機能するソルダレジスト層３８ａ，３８ｂを形成する。例えば、両面に感光性のドライフィルムをラミネートし、各ドライフィルムをそれぞれ所要の形状にパターニングすることで、ソルダレジスト層３８ａ，３８ｂを形成することができる。
【００５１】
さらに、上側のソルダレジスト層３８ａから露出する導体３６ａに、本パッケージに搭載される半導体素子等の電極端子を接続するためのはんだボール（半導体素子用パッド）３９ａを接合すると共に、下側のソルダレジスト層３８ｂから露出するパッド３７に、本パッケージを実装用基板に実装する際に使用されるはんだボール（外部接続端子）３９ｂを接合する。これによって、ＢＧＡ型パッケージが製造されたことになる。
【００５２】
上述した各実施形態では（図１〜図３参照）、前もって用意する平板１１〜１６の材料として絶縁性材料（ガラス）を用いた場合を例にとって説明したが、必ずしも平板全体が絶縁性材料で構成されている必要はなく、少なくともその表面（表層部分）が絶縁性を有していれば十分である。従って、各平板１１〜１６の材料として、シリコン等の半導体材料を使用することも可能である。
【００５３】
ただし、各平板１１〜１６の材料としてシリコン（Ｓｉ）を用いた場合、図１の実施形態については溝付平板１３〜１６の各溝ＧＲに導体１７を充填する前の段階、図２の実施形態については積層／一体化された構造体２０ａのスルーホールＴＨに導体１７を充填する前の段階、図３の実施形態については所要の厚さに切り出されたコア基板１０ａのスルーホールＴＨに導体１７を充填する前の段階で、それぞれ、熱酸化法やＣＶＤ法等によりシリコンの表面に絶縁膜（ＳｉＯ２ ）を形成しておくなどの処理が必要である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態に係る半導体パッケージ用コア基板の製造工程を示す斜視図（一部は断面図) である。
【図２】本発明の他の実施形態に係る半導体パッケージ用コア基板の製造工程を示す斜視図（一部は断面図) である。
【図３】本発明の更に他の実施形態に係る半導体パッケージ用コア基板の製造工程を示す斜視図（一部は断面図) である。
【図４】本発明の各実施形態に係るコア基板を利用した半導体パッケージの製造工程の一例を示す断面図である。
【符号の説明】
【００５５】
１０，１０ａ…半導体パッケージ用コア基板（スルーホール付コア基板）、
１１，１２…平板、
１３，１４，１５，１６…溝付平板、
１７…導体（導電性材料）、
１８…絶縁層（平板の一部分）、
２０，２０ａ…積層／一体化された構造体、
３１ａ，３１ｂ，３４ａ，３４ｂ…配線層、
３２ａ，３２ｂ，３５ａ，３５ｂ…絶縁層（樹脂層）、
３３ａ，３３ｂ，３６ａ，３６ｂ…（ビアホールに充填された）導体、
３７…外部接続端子用パッド、
３８ａ，３８ｂ…保護膜（ソルダレジスト層）、
３９ａ…半導体素子用パッド（はんだボール）、
３９ｂ…外部接続端子（はんだボール）、
ＧＲ…溝、
ＴＨ…スルーホール（積層／一体化された後の溝）。
【図１】
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【図２】
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【図３】
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【図４】
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