(57)【要約】      （修正有）【課題】３値以上の多値信号のレベル判定に用いる閾値を多値信号のレベル変化にリアルタイムで追随して制御可能な簡略な回路構成の多値信号受信器を提供する。【解決手段】本多値信号受信器では、多値信号のハイレベルを判定する比較器３１Ｈの出力信号と、多値信号のローレベルを判定する比較器３１Ｌの出力信号を反転した信号とがエッジトリガ型ＲＳ−ＦＦ３４Ｈに入力され、該ＲＳ−ＦＦ３４Ｈの出力信号がＬＰＦ３５Ｈを介して比較器３１Ｈにフィードバックされることでハイレベル閾値電圧Ｖhighが調整されると共に、比較器３１Ｈの出力信号を反転した信号と、比較器３１Ｌの出力信号とがエッジトリガ型ＲＳ−ＦＦ３４Ｌに入力され、該エッジトリガ型ＲＳ−ＦＦ３４Ｌの出力信号がＬＰＦ３５Ｌを介して比較器３１Ｌにフィードバックされることでローレベル閾値電圧Ｖlowが調整される。【選択図】図１
2009231954.tif 000002
【特許請求の範囲】
【請求項１】
３つ以上のレベルに振幅変調された多値信号が入力され、該入力信号のレベル判定を少なくとも２つの閾値を用いて行い、該レベル判定の結果に従って２値に変換した信号を出力する多値信号受信器において、
第１閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第１閾値よりも高いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する第１判定部と、
前記第１閾値よりもレベルの低い第２閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第２閾値よりも低いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する第２判定部と、
前記第１判定部の出力信号および前記第２判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第１判定部に与えられる第１閾値のレベルを調整する第１フィードバック制御部と、
前記第２判定部の出力信号および前記第１判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第２判定部に与えられる第２閾値のレベルを調整する第２フィードバック制御部と、
前記第１および第２判定部の各出力信号に従って、前記多値信号を２値に変換した信号を出力する変換部と、
を備えたことを特徴とする多値信号受信器。
【請求項２】
請求項１に記載の多値信号受信器であって、
前記第１判定部は、前記多値信号のレベルが前記第１閾値よりも高いときに論理値「１」を示し、それ以外のときに論理値「０」を示す信号を出力する第１比較器を有し、
前記第２判定部は、前記多値信号のレベルが前記第２閾値よりも低いときに論理値「１」を示し、それ以外のときに論理値「０」を示す信号を出力する第２比較器を有し、
前記第１フィードバック制御部は、前記第１比較器の出力信号がセット側の入力端子に入力され、前記第２比較器の出力信号を反転した信号がリセット側の入力端子に入力される第１エッジトリガ型ＲＳフリップフロップと、該第１エッジトリガ型ＲＳフリップフロップの出力信号が入力される第１ローパスフィルタとを有し、該第１ローパスフィルタの出力信号を前記第１閾値を示す信号として前記第１比較器にフィードバックし、
前記第２フィードバック制御部は、前記第１比較器の出力信号を反転した信号がセット側の入力端子に入力され、前記第２比較器の出力信号がリセット側の入力端子に入力される第２エッジトリガ型ＲＳフリップフロップと、該第２エッジトリガ型ＲＳフリップフロップの出力信号が入力される第２ローパスフィルタとを有し、該第２ローパスフィルタの出力信号を前記第２閾値を示す信号として前記第２比較器にフィードバックすることを特徴とする多値信号受信器。
【請求項３】
請求項１に記載の多値信号受信器であって、
前記多値信号は、ハイレベル、０レベルおよびローレベルに振幅変調された３レベル信号であり、
前記第１判定部は、前記第１フィードバック制御部により３レベル信号のハイレベルと０レベルの中間に調整された第１閾値を基準にして、３レベル信号のハイレベルの判定を行い、
前記第２判定部は、前記第２フィードバック制御部により３レベル信号のローレベルと０レベルの中間に調整された第２閾値を基準にして、３レベル信号のローレベルの判定を行うことを特徴とする多値信号受信器。
【請求項４】
請求項１に記載の多値信号受信器であって、
前記多値信号は、最大電圧振幅を２Ａとして、Ａレベル、Ａ／３レベル、−Ａ／３レベルおよび−Ａレベルに振幅変調された４レベル信号であり、
前記第１閾値よりもレベルが低く前記第２閾値よりもレベルが高い第３閾値および４レベル信号が入力され、該４レベル信号のレベルが前記第３閾値よりも高いか低いかを判定し、該判定結果に従ってレベルが変化する信号を出力する第３判定部を備え、
前記第１判定部は、前記第１フィードバック制御部により４レベル信号のＡレベルとＡ／３レベルの中間に調整された第１閾値を基準にして、４レベル信号のＡレベルの判定を行い、
前記第２判定部は、前記第２フィードバック制御部により４レベル信号の−Ａレベルと−Ａ／３レベルの中間に調整された第２閾値を基準にして、４レベル信号の−Ａレベルの判定を行い、
前記変換部は、前記第１乃至第３判定部の各出力信号に従って、４レベル信号を２値に変換した信号を出力することを特徴とする多値信号受信器。
【請求項５】
請求項４に記載の多値信号受信器であって、
前記第３判定部の出力信号に基づいて、４レベル信号のレベル変化がＡ／３レベルおよび−Ａ／３レベル間で継続する状態を検出する中間レベル継続検出部を備え、
前記第１および第２フィードバック制御部は、前記中間レベル継続検出部の検出結果に応じて、前記第１および第２閾値のレベルをそれぞれ調整することを特徴とする多値信号受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３つ以上のレベルに振幅変調された多値信号を受信して２値信号に変換する多値信号受信器に関し、特に、多値信号のレベル判定に用いる閾値の制御技術に関する。
【背景技術】
【０００２】
例えば、１００Ｇｂｐｓイーサネット（登録商標：以下同じ）に用いられる装置は、図２４のブロック図に示すように、１６チャネルの６．２５Ｇｂｐｓパラレル信号が入出力されるフレーマ１０１と、１００Ｇｂｐｓ光信号が伝搬する光伝送路に接続にされたシリアライザ（ＳＥＲ）１０２およびデシリアライザ（ＤＥＳ）１０３との間を複数本の電気経路１０４で互いに接続したインターフェース回路を備えている。このインターフェース回路では、フレーマ１０１に入力される１６チャネルの６．２５Ｇｂｐｓパラレル信号が所要のフレームフォーマットに従って多重化されて４チャネルの２５Ｇｂｐｓパラレル信号とされる。そして、その２５Ｇｂｐｓパラレル信号がシリアライザ１０２で１００Ｇｂｐｓシリアル信号に変換され、当該信号に従って変調された１００Ｇｂｐｓ光信号が光伝送路に出力される。また、光伝送路から入力される１００Ｇｂｐｓ光信号は、図示しない光受信器で電気信号に変換された後、デシリアライザ１０３で４チャネルの２５Ｇｂｐｓパラレル信号とされ、さらに、フレーマ１０１で１６チャネルの６．２５Ｇｂｐｓパラレル信号に変換される。
【０００３】
上記のような１００Ｇｂｐｓイーサネットのインターフェース回路で送受信される２５Ｇｂｐｓパラレル信号の符号化方式としては、例えば、ＮＲＺ（Non-Return to Zero）方式を用いることが可能である。しかし、ＮＲＺ方式の信号は、電気経路（チャネル）上での帯域幅制限によって生じる波形劣化により、４０Ｇｂｐｓよりも高速な伝送速度に対応することが難しいという欠点がある。このため、より高速なインターフェース回路を実現する伝送技術として、デュオバイナリ（Duobinary）信号や４値パルス振幅変調（Pulse-amplitude modulation：ＰＡＭ４）信号、パーシャル・レスポンス（Partial Response：ＰＲ４）信号などの３値以上の多値信号を用いた伝送方式が近年話題となっている。例えば、ＯＩＦ(Optical Internetworking Forum)において、１００Ｇｂｐｓイーサネット用多値信号送受信回路の標準化に関する議論が始まっている。
【０００４】
このような３値以上の多値信号を用いた伝送方式には、例えば図２５に示すような構成の送信器２１０および受信器２３０が一般的に使用される。送信器２１０は、プリコーダ２１１およびエンコーダ２１２を備えている。プリコーダ２１１は、受信側のデコーダを簡単なものにして誤りの伝搬を避ける機能を有し、エンコーダ２１２は、２値の入力信号を多値信号（ここでは３つのレベルをもつ信号）に変換する機能を有する。エンコーダ２１２から出力される３レベル信号は、電気経路２２０を伝搬して受信器２３０で受信される。受信器２３０は、２つの比較器２３１，２３２およびデコーダ２３３を備えている。比較器２３１は、電気経路２２０を伝搬した３レベル信号が一方の入力端子に与えられ、他方の入力端子に与えられるハイレベル閾値電圧Ｖhighを基準としたレベル判定を行う。また、比較器２３２は、電気経路２２０を伝搬した３レベル信号が一方の入力端子に与えられ、他方の入力端子に与えられるローレベル閾値電圧Ｖlowを基準としたレベル判定を行う。デコーダ２３３は、各比較器２３１，２３２の判定結果を基に３レベル信号を２値の出力信号に変換する。
【０００５】
このような受信器２３０の構成において、入力信号のレベル判定の基準となる閾値電圧Ｖhigh，Ｖlowは、送信時の多値信号の各レベルおよび電気経路２２０での信号減衰量を基に予め設定した値で固定とされる。このため、閾値電圧Ｖhigh，Ｖlowの設定値が適切でなかった場合には、２値の出力信号に誤りが含まれてしまうことになる。
【０００６】
上記のような受信処理時の誤りを回避するための従来技術としては、例えば図２６に示すようなフィードフォワード型の構成を適用した受信器２３０’がある。この受信器２３０’は、受信した３レベル信号の一部をパワー検出器２３４に与えてそのパワーを検出し、該検出結果を示すパワー検出器２３４の出力信号をローパスフィルタ（ＬＰＦ）２３５で平均化して２つのレベルシフタ２３６，２３７にそれぞれ与える。そして、各レベルシフタ２３６，２３７において外部信号に従いＬＰＦ２３５の出力レベルを所要量シフトさせることによりハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowを生成し、それらを前述した各比較器２３１，２３２に与える。これにより、図２７上段の信号波形に示すように、実際に受信した３レベル信号の状態に応じて閾値電圧Ｖhigh，Ｖlowが調整され、レベル判定時の誤りが回避されるようになる。なお、図２７下段は、３レベル信号の送信時の電圧レベルＶ0および受信時の電圧レベルＶinの変化、並びに、パワー検出器２３４で検出される受信信号パワーＰinの変化を例示したものである。
【０００７】
また、３値以上の多値信号とは異なるが、２値の信号に対応した受信器について、受信信号のレベル変動に応じて識別レベルを自動制御するようにした技術が開示されている（例えば、下記の特許文献１参照）。この従来技術では、受信信号のハイレベルの変動とローレベルの変動が、複数個（例えば３個）の識別回路を用いて監視され、該識別回路のうちの識別レベルの大小順が隣り合う識別回路の出力が一致するか否かに基づいて、識別レベルが最適値に自動制御されるようにしている。
【特許文献１】特開２００２−１４１９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記図２６に示したような閾値電圧をフィードフォワード制御する従来の受信器は、受信信号の符号パターンに依存した各レベルの変化にリアルタイムで追随して、レベル判定時に用いる閾値電圧を最適化する構成にはなっていない。このため、より高速な信号、若しくは、より多値化の進んだ信号になるほど、レベル判定を十分な精度で行うことが難しくなるという課題がある。すなわち、受信器に入力される多値信号の各レベル（例えば、３値の信号におけるハイレベル、０レベルおよびローレベル等）の電圧値は、電気経路上の帯域幅制限によって送信時より減衰するのに加えて、各レベルがどのような符号パターンの中で出現しているかによってリアルタイムに変化する。しかし、このような変化に対して、外部信号に従うフィードフォワード制御により閾値電圧を最適化するのは現実的には困難である。
【０００９】
また、上記の特許文献１等に記載されている識別レベルの自動制御技術を３値以上の多値信号に応用した場合、多値信号のレベル数よりも多くの識別回路を用いて各レベルの変動を監視することが必要になるため、大規模で消費電力の大きな回路を受信器に適用しなければならないという問題点がある。
【００１０】
本発明は上記の点に着目してなされたもので、３値以上の多値信号のレベル判定に用いる閾値を多値信号のレベル変化にリアルタイムで追随して制御可能な簡略な回路構成の多値信号受信器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため本多値信号受信器の一態様は、３つ以上のレベルに振幅変調された多値信号が入力され、該入力信号のレベル判定を少なくとも２つの閾値を用いて行い、該レベル判定の結果に従って２値に変換した信号を出力する多値信号受信器において、第１および第２判定部と、第１および第２フィードバック制御部と、変換部とを備えるものである。前記第１判定部は、第１閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第１閾値よりも高いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する。前記第２判定部は、前記第１閾値よりもレベルの低い第２閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第２閾値よりも低いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する。前記第１フィードバック制御部は、前記第１判定部の出力信号および前記第２判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第１判定部に与えられる第１閾値のレベルを調整する。前記第２フィードバック制御部は、前記第２判定部の出力信号および前記第１判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第２判定部に与えられる第２閾値のレベルを調整する。前記変換部は、前記第１および第２判定部の各出力信号に従って、前記多値信号を２値に変換した信号を出力する。
【発明の効果】
【００１２】
上記のような本多値信号受信器によれば、多値信号のレベル判定に用いられる第１および第２閾値電圧が、第１および第２判定部の各出力信号の組合せに基づいてフィードバック制御されることで、多値信号の符号パターンに依存したレベル変化にもリアルタイムで追随するようになるため、多値信号のレベル判定を高い精度で行うことができ、多値信号を正確にデコードした２値信号を出力することが可能になる。また、本多値信号受信器は、後述するように簡略な回路により第１および第２フィードバック制御部を構成できるので、低消費電力であり、かつ、温度等の変動に対しても安定な受信特性を実現することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について添付図面を参照しながら説明する。なお、全図を通して同一の符号は同一または相当部分を示すものとする。
図１は、本発明による多値信号受信器の第１実施形態の構成を示すブロック図である。
【００１４】
図１において、本実施形態の多値信号受信器３０は、例えば、上述の図２４に示したような１００Ｇｂｐｓイーサネットに具備されるインターフェース回路（高速リンク）において、各電気経路を伝搬した多値信号を受信して２値の信号に変換する受信器として用いられるものである。ここでは、インターフェース回路の送信側に設けられた所要の送信器１０から送信される、ハイレベル、０レベルおよびローレベルからなる３レベルの信号（例えば、デュオバイナリ信号など）が、電気経路２０を伝搬して帯域幅制限を受けた後に、受信器３０に入力されて受信処理される一例を示している。
【００１５】
具体的に、本実施形態の受信器３０は、例えば、第１および第２判定部としての２つの比較器３１Ｈ，３１Ｌと、変換部としてのデコーダ３２と、第１および第２フィードバック制御部としての２つのインバータ（反転回路）３３Ｈ，３３Ｌ、２つのエッジトリガ型ＲＳフリップフロップ（以下、ＲＳ−ＦＦと表記する）３４Ｈ，３４Ｌおよび２つのローパスフィルタ（ＬＰＦ）３５Ｈ，３５Ｌと、を有する。
【００１６】
比較器３１Ｈには、電気経路２０を伝搬した３レベル信号が一方の入力端子に与えられ、他方の入力端子にはＬＰＦ３５Ｈから出力されるハイレベル閾値電圧Ｖhighが印加される。この比較器３１Ｈの出力信号は、デコーダ３２に入力されると共に、その一部が分岐されて、エッジトリガ型ＲＳ−ＦＦ３４Ｈのセット（Ｓ）側の入力端子に与えられ、かつ、インバータ３３Ｌで反転されてエッジトリガ型ＲＳ−ＦＦ３４Ｌのセット（Ｓ）側の入力端子にも与えられる。また、比較器３１Ｌには、電気経路２０を伝搬した３レベル信号が一方の入力端子に与えられ、他方の入力端子にはＬＰＦ３５Ｌから出力されるローレベル閾値電圧Ｖlowが印加される。この比較器３１Ｌの出力信号は、デコーダ３２に入力されると共に、その一部が分岐されて、エッジトリガ型ＲＳ−ＦＦ３４Ｌのリセット（Ｒ）側の入力端子に与えられ、かつ、インバータ３３Ｈで反転されてエッジトリガ型ＲＳ−ＦＦ３４Ｈのリセット（Ｒ）側の入力端子にも与えられる。
【００１７】
なお、ここでは各比較器３１Ｈ，３１Ｌに入力される３レベル信号の電圧レベルをＶinとするとともに、各比較器３１Ｈ，３１Ｌの出力端をノードａ，ｂとする。
デコーダ３２は、各比較器３１Ｈ，３１Ｌの判定結果を基に３レベル信号を２値の信号に変換して外部に出力する。このデコーダ３２は、例えば図２または図３に示すような論理ゲートの組合せにより実現することが可能であり、ＣＭＯＳまたはバイポーラ工程を使った、ディスクリート回路や集積回路（例えば、ＬＳＩやＦＰＧＡ（Field Programmable Gate Array）など）に実装されるようにしてもよい。具体的に、図２の構成例では、比較器３１Ｈの出力電圧Ｖ(a)がインバータ３２Ａを介してＯＲゲート３２Ｂの一方の入力端子に印加され、比較器３１Ｌの出力電圧Ｖ(b)がＡＮＤゲート３２Ｃの一方の入力端子に印加される。ＡＮＤゲート３２Ｃの他方の入力端子には、Ｄフリップフロップ（以下、Ｄ−ＦＦと表記する）３２Ｄの出力信号が入力されており、該ＡＮＤゲート３２Ｃの出力信号がＯＲゲート３２Ｂの他方の入力端子に与えられる。Ｄ−ＦＦ３２Ｄのデータ入力端子には、ＯＲゲート３２Ｂの出力信号がインバータ３２Ｅを介して入力されている。これにより、３レベル信号を２値の信号に変換した信号がＯＲゲート３２Ｂより出力される。また、図３の構成例は、図２のＡＮＤゲート３２Ｃに代えてＮＯＲゲート３２Ｆを用いたものであり、比較器３１Ｌの出力電圧Ｖ(b)がインバータ３２Ｇを介してＮＯＲゲート３２Ｆの一方の入力端子に与えられている点と、ＯＲゲート３２Ｂの出力信号がＤ−ＦＦ３２Ｄのデータ入力端子に直接入力されている点とが図２の回路構成とは相違している。
【００１８】
エッジトリガ型ＲＳ−ＦＦ３４Ｈ，３４Ｌ（図１）は、セット側およびリセット側の各入力端子に与えられる信号の立ち上がりエッジに応じて、図４に示す真理値表に従い、出力端子（Ｑ）から出力される信号の論理レベルが変化する。ここでは、エッジトリガ型ＲＳ−ＦＦ３４Ｈの出力端をノードｆｂ１とし、エッジトリガ型ＲＳ−ＦＦ３４Ｌの出力端をノードｆｂ２とする。なお、図４の論理値表中の矢印線は、入力信号の立ち上がりエッジを表している。また、Ｑ（−１）は、入力信号のレベル変化が生じる前の出力信号の論理値を示している。
【００１９】
ＬＰＦ３５Ｈは、エッジトリガ型ＲＳ−ＦＦ３４Ｈからの出力信号を積分（平均化）してハイレベル閾値電圧Ｖhighを示す信号を生成し、それを比較器３１Ｈに出力する。また、ＬＰＦ３５Ｌは、エッジトリガ型ＲＳ−ＦＦ３４Ｌからの出力信号を積分（平均化）してローレベル閾値電圧Ｖlowを示す信号を生成し、それを比較器３１Ｌに出力する。
【００２０】
ここで、図１の左側に示した３レベル信号の送信器１０についても簡単に説明を加えておく。送信器１０は、例えば、外部からの２値の入力信号が与えられるプリコーダ１１と、プリコーダ１１の出力信号が入力されるエンコーダ１２とを備える。プリコーダ１１は、例えば図５に示すような一致回路１１ＡおよびＤ−ＦＦ１１Ｂの組合せにより実現することが可能であり、また、エンコーダ１２は、例えば図６に示すような総和回路１２Ａ、Ｄ−ＦＦ１２Ｂおよびナイキストフィルタ１２Ｃの組合せにより実現することが可能である。上記のようなプリコーダ１１を送信器１０内に設けておくことにより、受信器３０内のデコーダ３２の構成を簡略化することができると共に、エラーの伝搬を避けることも可能になる。
【００２１】
次に、第１実施形態における受信器３０の動作について説明する。
上記のような構成の受信器３０では、例えば図７左側に示すようなアイパターン（eye patterns）を有し、その電圧レベルＶinの時間変化が図７右側の１段目に示すような波形となる３レベル信号が、各比較器３１Ｈ，３１Ｌに入力されると、比較器３１Ｈでは、該３レベル信号の電圧レベルＶinと、図７右側の２段目に示すハイレベル閾値電圧Ｖhighとの比較が行われ、図７右側の３段目に示すような波形で電圧レベルＶ(a)が変化する信号が比較器３１Ｈから出力される。また、比較器３１Ｌでは、３レベル信号の電圧レベルＶinと、図７右側の５段目に示すローレベル閾値電圧Ｖlowとの比較が行われ、図７右側の６段目に示すような波形で電圧レベルＶ(b)が変化する信号が比較器３１Ｌから出力される。
【００２２】
そして、比較器３１Ｈの出力信号がセット側の入力端子に与えられ、かつ、比較器３１Ｌの出力信号をインバータ３３Ｈで反転させた信号がリセット側の入力端子に与えられたエッジトリガ型ＲＳ−ＦＦ３４Ｈでは、各入力信号の立ち上がりエッジの出現タイミングに応じて、図４の真理値表に従い、図７右側の４段目に示すような波形で電圧レベルＶ(ｆｂ１)が変化する信号が生成される。また、比較器３１Ｈの出力信号をインバータ３３Ｌで反転させた信号がセット側の入力端子に与えられ、かつ、比較器３１Ｌの出力信号がリセット側の入力端子に与えられたエッジトリガ型ＲＳ−ＦＦ３４Ｌでも、各入力信号の立ち上がりエッジの出現タイミングに応じて、図４の真理値表に従い、図７右側の７段目に示すような波形で電圧レベルＶ(ｆｂ２)が変化する信号が生成される。
【００２３】
各エッジトリガ型ＲＳ−ＦＦ３４Ｈ，３４Ｌで生成された信号は、それぞれ、ＬＰＦ３５Ｈ，３５Ｌを通過することで積分処理される。これにより、入力信号の電圧レベルＶinの符号パターンに依存した変化にリアルタイムで追随した、図７右側の２段目に示すハイレベル閾値電圧Ｖhighおよび図７右側の５段目に示すローレベル閾値電圧Ｖlowが生成され、該ハイレベル閾値電圧Ｖhighが比較器３１Ｈに印加されると共に、ローレベル閾値電圧Ｖlowが比較器３１Ｌに印加される。
【００２４】
各比較器３１Ｈ，３１Ｌでは、上記のようなハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowを基準にして入力信号のレベル判定が高い精度で行われることになり、当該判定結果を示す信号がデコーダ３２に入力されることで、３レベル信号を正確にデコードした２値の出力信号が生成されるようになる。
【００２５】
上記のような受信器３０における、各比較器３１Ｈ，３１Ｌの出力信号を用いたハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowのフィードバック制御は、３レベル信号のビットレートに応じて高速に行われることが重要である。このフィードバック制御の速度に関して、例えばデュオバイナリ信号においては、符号変化の系列として｛＋１，０，＋１｝および｛−１，０，−１｝は存在しないという特性があるので、１００Ｇｂｐｓ等にも対応し得る高速なフィードバック制御を十分実現することが可能である。
【００２６】
以上のように第１実施形態の受信器３０によれば、３レベル信号のレベル判定に用いられる閾値電圧の調整が、２系統のアナログ回路ブロックを用いた簡略な構成のフィードバック制御により実現されるため、製作工程や温度等の影響を受けて受信特性が変動する可能性を低くすることができ、かつ、消費電力の低減を図ることも可能である。また、従来のフィードフォワード制御のような外部信号を必要とせずに、閾値電圧をリアルタイムで自動的に調整することができるので、入力信号のレベル判定におけるノイズマージン（入力信号と閾値の電圧差）の拡大も可能になる。さらに、フィードバック制御によって閾値電圧が最適化される構成であるので、温度変動に対してより安定な受信特性を実現することもできる。
【００２７】
次に、本発明による多値信号受信器の第２実施形態について説明する。
図８は、第２実施形態の多値信号受信器の構成を示すブロック図である。
図８において、本実施形態の多値信号受信器５０は、例えば、上述の図２４に示したような１００Ｇｂｐｓイーサネットに具備されるインターフェース回路（高速リンク）において、各電気経路を伝搬した多値信号を受信して２値の信号に変換する受信器として用いられるものである。ここでは、インターフェース回路の送信側に設けられた所要の送信器４０から送信される４レベル信号（例えば、ＰＡＭ４やＰＲ４など）が、電気経路２０を伝搬して帯域幅制限を受けた後に、受信器５０に入力されて受信処理される一例を示している。図９は、送受信される４レベル信号のアイパターンの一例である。この例では送信時の４レベル信号の最大電圧振幅を２Ａとし、振幅の中心レベルを０［Ｖ］としている。この場合、送信信号の４つのレベルは、Ａ，Ａ／３，−Ａ／３および−Ａ［Ｖ］となり、該送信信号の各レベルの中間の電圧レベル（閾値電圧に相当）は、＋２Ａ／３，０および−２Ａ／３［Ｖ］となる。
【００２８】
具体的に、受信器５０は、例えば、第１乃至第３判定部としての３つの比較器５１Ｈ，５１Ｌ，５１Ｍと、変換部としてのデコーダ５２と、第１および第２フィードバック制御部としての２つのインバータ５３Ｈ，５３Ｌ、２つのエッジトリガ型ＲＳフリップフロップ（ＲＳ−ＦＦ）５４Ｈ，５４Ｌおよび２つのローパスフィルタ（ＬＰＦ）５５Ｈ，５５Ｌと、を有する。
【００２９】
比較器５１Ｈには、電気経路２０を伝搬した４レベル信号が一方の入力端子に与えられ、他方の入力端子にはＬＰＦ５５Ｈから出力されるハイレベル閾値電圧Ｖhighが印加される。この比較器５１Ｈの出力信号は、デコーダ５２に入力されると共に、その一部が分岐されて、エッジトリガ型ＲＳ−ＦＦ５４Ｈのセット（Ｓ）側の入力端子に与えられ、かつ、インバータ５３Ｌで反転されてエッジトリガ型ＲＳ−ＦＦ５４Ｌのセット（Ｓ）側の入力端子にも与えられる。また、比較器５１Ｍには、電気経路２０を伝搬した４レベル信号が一方の入力端子に与えられ、他方の入力端子には接地電圧（０［Ｖ］）が印加されている。この比較器５１Ｍの出力信号は、デコーダ５２に入力される。また、比較器５１Ｌには、電気経路２０を伝搬した４レベル信号が一方の入力端子に与えられ、他方の入力端子にはＬＰＦ５５Ｌから出力されるローレベル閾値電圧Ｖlowが印加される。この比較器５１Ｌの出力信号は、デコーダ５２に入力されると共に、その一部が分岐されて、エッジトリガ型ＲＳ−ＦＦ５４Ｌのリセット（Ｒ）側の入力端子に与えられ、かつ、インバータ５３Ｈで反転されてエッジトリガ型ＲＳ−ＦＦ５４Ｈのリセット（Ｒ）側の入力端子にも与えられる。
【００３０】
なお、ここでは各比較器５１Ｈ，５１Ｍ，５１Ｌに入力される４レベル信号の電圧レベルをＶinとすると共に、各比較器５１Ｈ，５１Ｍ，５１Ｌの出力端をノードｉ，ｊ，ｋとする。
【００３１】
デコーダ５２は、各比較器５１Ｈ，５１Ｍ，５１Ｌの判定結果を基に４レベル信号を２値の信号に変換して外部に出力する。このデコーダ５２は、例えば図１０に示すような論理ゲートの組合せにより実現することが可能である。具体的に、図１０の構成例では、各比較器５１Ｈ，５１Ｍ，５１Ｌの出力電圧Ｖ(i)，Ｖ(j)，Ｖ(k)が各Ｄ−ＦＦ５２Ａ，５２Ｂ，５２Ｃにそれぞれ印加される。各Ｄ−ＦＦ５２Ａ，５２Ｂ，５２Ｃには、クロック信号ＣＫを分周器５２Ｄで１／２倍に分周した信号がクロック入力端子にそれぞれ与えられている。Ｄ−ＦＦ５２Ａの出力信号は、ＲＳ−ＦＦ５２Ｆのリセット入力端子に与えられ、Ｄ−ＦＦ５２Ｂの出力信号は、Ｄ−ＦＦ５２Ｅのデータ入力端子に与えられ、Ｄ−ＦＦ５２Ｃの出力信号は、ＲＳ−ＦＦ５２Ｆのセット入力端子に与えられる。Ｄ−ＦＦ５２ＥおよびＲＳ−ＦＦ５２Ｆには、クロック信号ＣＫがクロック入力端子にそれぞれ与えられており、入力信号の電圧レベルに応じて、図１０の下側に示した論理テーブルに従い、出力信号の電圧レベルが変化する。これにより、Ｄ−ＦＦ５２Ｅの出力信号を上位ビット（most significant bit：ＭＳＢ）とし、ＲＳ−ＦＦ５２Ｆの出力信号を下位ビット（least significant bit：ＬＳＢ）とする２ビットの２値信号が出力される。
【００３２】
エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４Ｌ（図８）は、セット側およびリセット側の各入力端子に与えられる信号の立ち上がりエッジに応じて、図１１に示す真理値表に従い、出力端子（Ｑ）から出力される信号の論理レベルが変化する。ここでは、エッジトリガ型ＲＳ−ＦＦ５４Ｈの出力端をノードｆｂ１とし、エッジトリガ型ＲＳ−ＦＦ５４Ｌの出力端をノードｆｂ２とする。なお、図１１の論理値表中の矢印線は、入力信号の立ち上がりエッジを表している。また、ｆｂ１（−１），ｆｂ２（−１）は、入力信号のレベル変化が生じる前の出力信号の論理値を示している。
【００３３】
ＬＰＦ５５Ｈは、エッジトリガ型ＲＳ−ＦＦ５４Ｈからの出力信号を積分（平均化）してハイレベル閾値電圧Ｖhighを示す信号を生成し、それを比較器５１Ｈに出力する。また、ＬＰＦ５５Ｌは、エッジトリガ型ＲＳ−ＦＦ５４Ｌからの出力信号を積分（平均化）してローレベル閾値電圧Ｖlowを示す信号を生成し、それを比較器５１Ｌに出力する。
【００３４】
ここで、図８の左側に示した４レベル信号の送信器４０についても簡単に説明を加えておく。送信器４０は、例えば図１２に示すようなエンコーダ４１およびドライバ４２の組合せにより実現することができる。エンコーダ４１には、２ビットの２値信号およびクロック信号ＣＫが入力され、図１２の左下に示す真理値表に従って、３つの出力信号Ａ，Ｂ，Ｃの値が変化する。ドライバ４２は、３つの電流源４２Ａ，４２Ｂ，４２Ｃおよびスイッチ４２Ｄ，４２Ｅ，４２Ｆを有し、エンコーダ４１からの出力信号Ａ，Ｂ，Ｃに従ってスイッチ４２Ｄ，４２Ｅ，４２Ｆがオン／オフされることにより、図１２の右下に示すように電圧レベルの変化する４レベル信号を出力する。また、送信器４０は、例えば図１３に示すような一致回路、Ｄ−ＦＦ４２Ｇ，４２Ｈ，４２Ｉ，４２Ｊ、増幅器４２Ｋ、インバータ４２Ｌ、総和回路４２Ｍ、ナイキストフィルタ（ＦＩＬ）４２Ｎおよび分周器４２Ｐの組合せにより実現することも可能である。この構成例では、２値信号がＤ−ＦＦ４２Ｇ，４２Ｈのデータ入力端子にそれぞれ入力され、各Ｄ−ＦＦ４２Ｇ，４２Ｈの出力信号ＭＳＢ，ＬＳＢがＤ−ＦＦ４２Ｉ，４２Ｊのデータ入力端子にそれぞれ与えられる。各Ｄ−ＦＦ４２Ｈ，４２Ｉ，４２Ｊのクロック入力端子には、クロック信号ＣＫを分周器４２Ｐで１／２倍に分周した信号ＣＫ２が与えられており、Ｄ−ＦＦ４２Ｇのクロック入力端子には、クロック信号ＣＫ２をインバータ４２Ｌで反転させた信号が与えられている。Ｄ−ＦＦ４２Ｉの出力信号ＭＳＢ（−１）は、増幅器４２で２倍に増幅された後に総和回路４２Ｍに与えられる。また、Ｄ−ＦＦ４２Ｊの出力信号ＬＳＢ（−１）は、総和回路４２Ｍに直接与えられる。そして、総和回路４２Ｍの出力信号がナイキストフィルタ４２Ｎを通過することにより４レベル信号が出力される。
【００３５】
上記のような構成の受信器５０では、４レベル信号のレベル判定に用いられる３つの閾値電圧のうちのハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowが、前述した第１実施形態の場合と同様の２系統のアナログ回路ブロックによりフィードバック制御されることで、入力信号の電圧レベルＶinの符号パターンに依存した変化にリアルタイムで追随するようになる。図１４は、送信器４０から送信されるＰＡＭ４の信号波形の一例と、それに対応した受信器５０の各部での信号波形を示した図である。図１４の１段目は、送信器４０に入力される２ビットの２値信号を示しており、該２値信号に従って図１４の２段目に示すようなＰＡＭ４信号が送信器４０から電気経路２０に送信される。電気経路２０を伝搬したＰＡＭ４信号は、図１４の３段目に示すような波形Ｖinで受信器５０の各比較器５１Ｈ，５１Ｍ，５１Ｌに入力され、ハイレベル、０レベルおよびローレベルの各閾値電圧と比較される。これにより、図１４の４段目に示すような波形で電圧レベルＶ(i)が変化する信号が比較器５１Ｈから出力されると共に、図１４の５段目に示すような波形で電圧レベルＶ(k)が変化する信号が比較器５１Ｌから出力される。そして、各比較器５１Ｈ，５１Ｌの出力信号が、各エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４Ｌにそれぞれ与えられ、図１１の真理値表に従って、各エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４Ｌの出力レベルが変化し、さらに、各エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４Ｌの出力信号がＬＰＦ５５Ｈ，５５Ｌを通過することで、入力信号の電圧レベルＶinの符号パターンに依存した変化にリアルタイムで追随した、図１４の５段目に示すようなハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowが生成される。なお、図１４の５段目の信号波形Ｖin’は、狭帯域化されたＰＡＭ４信号を示している。これにより、各比較器５１Ｈ，５１Ｌでは、上記のようなハイレベルおよびローレベルの各閾値電圧を基準にして入力信号のレベル判定が高い精度で行われることになり、当該判定結果を示す信号がデコーダ５２に入力されることで、４レベル信号を正確にデコードした２値の出力信号が生成されるようになる。
【００３６】
上記のような受信器５０においても、前述した第１実施形態の場合と同様に、４レベル信号のビットレートに応じて、ハイレベル閾値電圧Ｖhighおよびローレベル閾値電圧Ｖlowのフィードバック制御が高速に行われることが重要である。ＰＡＭ４等の４レベル信号では、図１５に示すように、Ｖ(j)の変化が、Ｖ(i)およびＶ(k)の各変化よりも必ず前に到来するという特性があるので、１００Ｇｂｐｓ等にも対応し得る高速なフィードバック制御を十分実現することが可能である。
【００３７】
以上のように第２実施形態の受信器５０によれば、前述した第１実施形態の場合の効果と同様に、製作工程や温度等の影響を受けて受信特性が変動する可能性を低くすることができ、かつ、消費電力の低減を図ることも可能である。また、従来のフィードフォワード制御のような外部信号を必要とせずに、閾値電圧をリアルタイムで自動的に調整することができるので、４レベルの入力信号のレベル判定におけるノイズマージンの拡大も可能になる。さらに、フィードバック制御によって閾値電圧が最適化される構成であるので、温度変動に対してより安定な受信特性を実現することもできる。
【００３８】
次に、本発明による多値信号受信器の第３実施形態について説明する。
前述した第２実施形態の構成では、４レベルの入力信号のレベル判定において、＋Ａ／３および−Ａ／３［Ｖ］の中間のレベルの判定を行う比較器５１Ｍの閾値電圧（０［Ｖ］）に関しては特に制御が行われない一例を説明した。この場合、＋Ａ／３［Ｖ］レベルおよび−Ａ／３［Ｖ］レベルの間での符号の変化がしばらく続いたとき、その間におけるハイレベルおよびローレベルの各閾値電圧は、入力信号の中間レベルでの変化に特に追随はしない。このため、中間レベルでの変化がある程度続いた後に起きる＋Ａ［Ｖ］レベルまたは−Ａ［Ｖ］レベルへの変化の判定において誤りが発生する可能性が考えられる。そこで、第３実施形態は、中間レベルでの変化がある程度続いても４レベルの入力信号のレベル判定を高い精度で行うことが可能な応用例について説明する。
【００３９】
図１６は、第３実施形態の受信器の構成を示すブロック図である。
図１６において、本実施形態の受信器６０は、前述の図８に示した第２実施形態の受信器５０について、インバータ６１Ｈ，６１Ｌ、ＡＮＤゲート６２Ｈ，６２Ｌ、法数（除数）ｎ（modulus-n）のカウンタ（ＣＴ／ｎ）６３Ｈ，６３ＬおよびＯＲゲート６４Ｈ，６４Ｌを追加している。
【００４０】
この受信器６０では、比較器５１Ｍの出力信号が、ＡＮＤゲート６２Ｈの一方の入力端子に与えられると共に、インバータ６１Ｌを介してＡＮＤゲート６２Ｌの一方の入力端子に与えられる。ＡＮＤゲート６２Ｈの他方の入力端子には、比較器５１Ｈの出力信号がインバータ６１Ｈを介して入力されており、該ＡＮＤゲート６２Ｈの出力信号がカウンタ６３Ｈに送られる。また、ＡＮＤゲート６２Ｌの他方の入力端子には、比較器５１Ｌの出力信号が入力されており、該ＡＮＤゲート６２Ｌの出力信号がカウンタ６３Ｌに送られる。各カウンタ６３Ｈ，６３Ｌでは、各ＡＮＤゲート６２Ｈ，６２Ｌからの出力信号の論理値「１」がカウントされ、該カウント数が予め設定した整数ｎになると出力信号ｃｔ１，ｃｔ２が０から１レベルに立ち上がる。すなわち、これらのカウンタ６３Ｈ，６３Ｌは、４レベルの入力信号について中間レベル（＋Ａ／３および−Ａ／３［Ｖ］）が繰り返される回数をカウントする機能を持つ。そして、各カウンタ６３Ｈ，６３Ｌの出力信号は、各ＯＲゲート６４Ｈ，６４Ｌの一方の入力端子にそれぞれ与えられる。
【００４１】
ＯＲゲート６４Ｈの他方の入力端子には、比較器５１Ｌの出力信号が入力されており、該ＯＲゲート６４Ｈの出力信号がインバータ５３Ｈを介してエッジトリガ型ＲＳ−ＦＦ５４Ｈのリセット入力端子に与えられる。また、ＯＲゲート６４Ｌの他方の入力端子には、比較器５１Ｈの出力信号が入力されており、該ＯＲゲート６４Ｌの出力信号がインバータ５３Ｌを介してエッジトリガ型ＲＳ−ＦＦ５４Ｌのセット入力端子に与えられる。これにより、各エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４Ｌからは、図１７に示す真理値表に従って、電圧レベルＶ（ｆｂ１），Ｖ（ｆｂ２）が変化する信号が出力されるようになる。
【００４２】
したがって、中間レベルでの変化がｎカウント続いた場合にも、ハイレベルまたはローレベルの閾値電圧の調整が行われるようになり、４レベルの入力信号のレベル判定をより高い精度で行うことが可能になる。
【００４３】
次に、本発明による多値信号受信器の第４実施形態について説明する。
図１８は、第４実施形態の受信器の構成を示すブロック図である。
図１８において、第４実施形態の受信器６０’は、前述の図１６に示した第３実施形態の受信器６０の変形例であり、中間レベルでの変化をカウントする回路構成として、ＯＲゲート６５Ｈ，６５Ｌ、インバータ６６Ｌ、法数（除数）２（modulus-2）のカウンタ（ＣＴ／２）６７Ｈ，６７Ｌおよび加算器６８Ｈ，６８Ｌの組合せを用いている。
【００４４】
この受信器６０’では、比較器５１Ｍの出力信号が、ＯＲゲート６５Ｈの一方の入力端子に与えられると共に、インバータ６６Ｌを介してＯＲゲート６５Ｌの一方の入力端子に与えられる。ＯＲゲート６５Ｈの他方の入力端子には、比較器５１Ｌの出力信号が入力されており、該ＯＲゲート６５Ｈの出力信号がカウンタ６７Ｈに送られる。また、ＯＲゲート６５Ｌの他方の入力端子には、比較器５１Ｈの出力信号が入力されており、該ＯＲゲート６５Ｌの出力信号がカウンタ６７Ｌに送られる。各カウンタ６７Ｈ，６７Ｌでは、各ＯＲゲート６５Ｈ，６５Ｌからの出力信号の論理値「１」がカウントされ、該カウント数が２になると出力信号ｃｔ１，ｃｔ２が０から１レベルに立ち上がる。そして、カウンタ６７Ｈ，６７Ｌの各出力信号は、エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４ＬおよびＬＰＦ５５Ｈ，５５Ｌの間に挿入された加算器６８Ｈ，６８Ｌの入力端子にそれぞれ与えられる。これにより、中間レベル（＋Ａ／３および−Ａ／３［Ｖ］）での変化が連続するような場合でも、ハイレベルまたはローレベルの閾値電圧の調整が行われるようになり、４レベルの入力信号のレベル判定をより高い精度で行うことが可能になる。
【００４５】
次に、本発明による多値信号受信器の第５実施形態について説明する。
図１９は、第５実施形態の受信器の構成を示すブロック図である。
図１９において、第５実施形態の受信器７０は、前述の図１６に示した第３実施形態の受信器６０に関する他の変形例であり、ここでは、中間レベルでの変化をカウントする回路構成として、インバータ７１Ｈ，７１Ｌ、ＡＮＤゲート７２Ｈ，７２Ｌ、遅延調整回路（ＤＬ）７３Ｈ，７３Ｌ、法数（除数）２（modulus-2）のアップダウンカウンタ（ＵＤＣ）７４Ｈ，７４Ｌおよび加算器７５Ｈ，７５Ｌの組合せを用いている。
【００４６】
この受信器７０では、比較器５１Ｍの出力信号が、ＡＮＤゲート７２Ｈの一方の入力端子に与えられると共に、インバータ７１Ｌを介してＡＮＤゲート７２Ｌの一方の入力端子に与えられる。ＡＮＤゲート７２Ｈの他方の入力端子には、比較器５１Ｈの出力信号がインバータ７１Ｈを介して入力されており、該ＡＮＤゲート７２Ｈの出力信号が遅延調整回路７３Ｈに送られる。また、ＡＮＤゲート７２Ｌの他方の入力端子には、比較器５１Ｈの出力信号が入力されており、該ＡＮＤゲート７２Ｌの出力信号が遅延調整回路７３Ｌに送られる。各遅延調整回路７３Ｈ，７３Ｌでは、外部から与えられる調整コードおよびアップダウンカウンタ７４Ｈ，７４Ｌからのｎ−ビットのデータパスを介して与えられる情報に従って、入力信号の遅延時間が調整される。遅延調整回路７３Ｈ，７３Ｌの各出力信号は、アップダウンカウンタ７４Ｈ，７４Ｌにそれぞれ入力されて電圧レベルの変化がカウントされ、該カウント数が２になると出力信号ｃｔ１，ｃｔ２が０から１レベルに立ち上がる。そして、アップダウンカウンタ７４Ｈ，７４Ｌの各出力信号は、エッジトリガ型ＲＳ−ＦＦ５４Ｈ，５４ＬおよびＬＰＦ５５Ｈ，５５Ｌの間に挿入された加算器７５Ｈ，７５Ｌの入力端子にそれぞれ与えられる。これにより、中間レベル（＋Ａ／３および−Ａ／３［Ｖ］）での変化が連続するような場合でも、ハイレベルまたはローレベルの閾値電圧の調整が行われるようになり、４レベルの入力信号のレベル判定をより高い精度で行うことが可能になる。
【００４７】
次に、本発明による多値信号受信器の第６実施形態について説明する。
図２０は、第６実施形態の受信器の構成を示すブロック図である。
図２０において、第６実施形態の受信器８０は、前述の図８に示した第２実施形態の受信器５０に関する他の応用例であり、ここでは、比較器５１Ｍの出力信号をローパスフィルタ（ＬＰＦ）８１を介して利得可変バッファ８２に与え、該利得可変バッファ８２の出力電圧を、外部より比較器５１Ｍに与えられる基準電圧（０［Ｖ］）に加算するようにしている。
【００４８】
この受信器８０では、比較器５１Ｍの出力電圧Ｖ(j)がＬＰＦ８１を通過することで積分（平均化）され、そのＬＰＦ８１の出力電圧Ｖzが利得可変バッファ８２に与えられることで、該利得可変バッファ８２から−Ｋ・Ｖｚの信号が出力される。そして、利得可変バッファ８２の出力信号が、加算器８３で０［Ｖ］の基準電圧に加算されることにより、図２１に示すように、０レベルの閾値電圧Ｖ０が、４レベル信号Ｖinの中間レベル（＋Ａ／３および−Ａ／３［Ｖ］）での変化に追随して調整され、当該レベルの判定におけるノイズマージンが拡大されるようになり、入力信号のレベル判定をより高い精度で行うことが可能になる。
【００４９】
上述したような第１〜第６実施形態の多値信号受信器は、例えば、１００Ｇｂｐｓイーサネット用のシリアライザ／デシリアライザ回路やマルチプレクサ、デマルチプレクサとして好適であり、また、高性能なトランシーバシステムにも有用である。図２２は、本多値信号受信器をサーバネットワークに適用した一例である。このサーバネットワークは、複数のマルチプロセッササーバがメッシュリンクに接続されており、該メッシュリンクは、多数のルータおよびノードを含んでいて、ローカルエリアネットワーク（local area network：ＬＡＮ）や広域ネットワーク（wide area network：ＷＡＮ）を構成している。また、ルータは、スイッチチップを内蔵しており、ルータ内の各マルチレベル送受信器には、１〜５メートル（ｍ）程度の長さのツイストペアケーブルを用いたマルチチャネルのケーブルが接続されている。該ケーブルの先には、インターフェース（Ｉ／Ｆ）チップを介してマイクロプロセッサ（ＭＰＵ）およびＤＲＡＭ等が接続されている。このようなサーバネットワークにおいて、本多値信号受信器は、Ｉ／Ｆチップおよびルータ間でデータ伝送を行う高速インターフェース回路の受信器として使用することができ、これにより、データ集中を軽減すると共に、ネットワークアダプタの設置数、ケーブルの本数、ルータ内のスイッチ数を削減することが可能になる。また、図２３は、本多値信号受信器をローカルエリアネットワーク（local area network：ＬＡＮ）に適用した一例である。このＬＡＮには、マルチプロセッササーバやルータ、パーソナルコンピュータ（ＰＣ）等を含んだ複数のノードがイーサネットバスを介して接続されており、マルチプロセッササーバ内およびルータ内のマルチレベル送受信器の間でデータ伝送を行う高速インターフェース回路の受信器として本多値信号受信器を使用することが可能である。
【００５０】
なお、本多値信号受信器の適用例は上記に限定されるものではなく、例えば、メモリやハードディスク等のインターフェース回路にも応用可能である。また、多値信号のビットレートは、１００Ｇｂｐｓに限定されるものではなく、例えば１０Ｇｂｐｓ、４０Ｇｂｐｓ、８０Ｇｂｐｓまたは１２０Ｇｂｐｓなどの広範なビットレートにも対応可能である。
【００５１】
以上の各実施形態に関して、さらに以下の付記を開示する。
【００５２】
（付記１）  ３つ以上のレベルに振幅変調された多値信号が入力され、該入力信号のレベル判定を少なくとも２つの閾値を用いて行い、該レベル判定の結果に従って２値に変換した信号を出力する多値信号受信器において、
第１閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第１閾値よりも高いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する第１判定部と、
前記第１閾値よりもレベルの低い第２閾値を示す信号および前記多値信号が入力され、該多値信号のレベルが前記第２閾値よりも低いか否かを判定し、該判定結果に従ってレベルが変化する信号を出力する第２判定部と、
前記第１判定部の出力信号および前記第２判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第１判定部に与えられる第１閾値のレベルを調整する第１フィードバック制御部と、
前記第２判定部の出力信号および前記第１判定部の出力信号を反転した信号を用い、各々の信号の立ち上がりエッジの出現タイミングに応じて、前記第２判定部に与えられる第２閾値のレベルを調整する第２フィードバック制御部と、
前記第１および第２判定部の各出力信号に従って、前記多値信号を２値に変換した信号を出力する変換部と、
を備えたことを特徴とする多値信号受信器。
【００５３】
（付記２）  付記１に記載の多値信号受信器であって、
前記第１判定部は、前記多値信号のレベルが前記第１閾値よりも高いときに論理値「１」を示し、それ以外のときに論理値「０」を示す信号を出力する第１比較器を有し、
前記第２判定部は、前記多値信号のレベルが前記第２閾値よりも低いときに論理値「１」を示し、それ以外のときに論理値「０」を示す信号を出力する第２比較器を有し、
前記第１フィードバック制御部は、前記第１比較器の出力信号がセット側の入力端子に入力され、前記第２比較器の出力信号を反転した信号がリセット側の入力端子に入力される第１エッジトリガ型ＲＳフリップフロップと、該第１エッジトリガ型ＲＳフリップフロップの出力信号が入力される第１ローパスフィルタとを有し、該第１ローパスフィルタの出力信号を前記第１閾値を示す信号として前記第１比較器にフィードバックし、
前記第２フィードバック制御部は、前記第１比較器の出力信号を反転した信号がセット側の入力端子に入力され、前記第２比較器の出力信号がリセット側の入力端子に入力される第２エッジトリガ型ＲＳフリップフロップと、該第２エッジトリガ型ＲＳフリップフロップの出力信号が入力される第２ローパスフィルタとを有し、該第２ローパスフィルタの出力信号を前記第２閾値を示す信号として前記第２比較器にフィードバックすることを特徴とする多値信号受信器。
【００５４】
（付記３）  付記１に記載の多値信号受信器であって、
前記多値信号は、ハイレベル、０レベルおよびローレベルに振幅変調された３レベル信号であり、
前記第１判定部は、前記第１フィードバック制御部により３レベル信号のハイレベルと０レベルの中間に調整された第１閾値を基準にして、３レベル信号のハイレベルの判定を行い、
前記第２判定部は、前記第２フィードバック制御部により３レベル信号のローレベルと０レベルの中間に調整された第２閾値を基準にして、３レベル信号のローレベルの判定を行うことを特徴とする多値信号受信器。
【００５５】
（付記４）  付記３に記載の多値信号受信器であって、
前記多値信号は、デュオバイナリ信号であることを特徴とする多値信号受信器。
【００５６】
（付記５）  付記１に記載の多値信号受信器であって、
前記多値信号は、最大電圧振幅を２Ａとして、Ａレベル、Ａ／３レベル、−Ａ／３レベルおよび−Ａレベルに振幅変調された４レベル信号であり、
前記第１閾値よりもレベルが低く前記第２閾値よりもレベルが高い第３閾値および４レベル信号が入力され、該４レベル信号のレベルが前記第３閾値よりも高いか低いかを判定し、該判定結果に従ってレベルが変化する信号を出力する第３判定部を備え、
前記第１判定部は、前記第１フィードバック制御部により４レベル信号のＡレベルとＡ／３レベルの中間に調整された第１閾値を基準にして、４レベル信号のＡレベルの判定を行い、
前記第２判定部は、前記第２フィードバック制御部により４レベル信号の−Ａレベルと−Ａ／３レベルの中間に調整された第２閾値を基準にして、４レベル信号の−Ａレベルの判定を行い、
前記変換部は、前記第１乃至第３判定部の各出力信号に従って、４レベル信号を２値に変換した信号を出力することを特徴とする多値信号受信器。
【００５７】
（付記６）  付記５に記載の多値信号受信器であって、
前記第３判定部の出力信号に基づいて、４レベル信号のレベル変化がＡ／３レベルおよび−Ａ／３レベル間で継続する状態を検出する中間レベル継続検出部を備え、
前記第１および第２フィードバック制御部は、前記中間レベル継続検出部の検出結果に応じて、前記第１および第２閾値のレベルをそれぞれ調整することを特徴とする多値信号受信器。
【００５８】
（付記７）  付記６に記載の多値信号受信器であって、
前記中間レベル継続検出部は、前記第３判定部の出力信号および前記第１判定部の出力信号を反転した信号が入力される第１ＡＮＤゲートと、該第１ＡＮＤゲートの出力信号の論理値「１」をカウントし、該カウント数が所定値になると出力信号のレベルが変化する第１カウンタと、前記第３判定部の出力信号を反転した信号および前記第２判定部の出力信号が入力される第２ＡＮＤゲートと、該第２ＡＮＤゲートの出力信号の論理値「１」をカウントし、該カウント数が所定値になると出力信号のレベルが変化する第２カウンタと、を有し、
前記第１フィードバック制御部は、前記第１カウンタの出力信号および前記第２判定部の出力信号が入力される第１ＯＲゲートと、前記第１判定部の出力信号がセット側の入力端子に入力され、前記第１ＯＲゲートの出力信号を反転した信号がリセット側の入力端子に入力される第１エッジトリガ型ＲＳフリップフロップと、該第１エッジトリガ型ＲＳフリップフロップの出力信号が入力される第１ローパスフィルタとを有し、該第１ローパスフィルタの出力信号を前記第１閾値を示す信号として前記第１判定部にフィードバックし、
前記第２フィードバック制御部は、前記第２カウンタの出力信号および前記第１判定部の出力信号が入力される第２ＯＲゲートと、該第２ＯＲゲートの出力信号を反転した信号がセット側の入力端子に入力され、前記第２判定部の出力信号がリセット側の入力端子に入力される第２エッジトリガ型ＲＳフリップフロップと、該第２エッジトリガ型ＲＳフリップフロップの出力信号が入力される第２ローパスフィルタとを有し、該第２ローパスフィルタの出力信号を前記第２閾値を示す信号として前記第２判定部にフィードバックすることを特徴とする多値信号受信器。
【００５９】
（付記８）  付記６に記載の多値信号受信器であって、
前記中間レベル継続検出部は、前記第３判定部の出力信号および前記第２判定部の出力信号が入力される第１ＯＲゲートと、該第１ＯＲゲートの出力信号の論理値「１」をカウントし、該カウント数が２になると出力信号のレベルが変化する第１カウンタと、前記第３判定部の出力信号を反転した信号および前記第１判定部の出力信号が入力される第２ＯＲゲートと、該第２ＯＲゲートの出力信号の論理値「１」をカウントし、該カウント数が２になると出力信号のレベルが変化する第２カウンタと、を有し、
前記第１フィードバック制御部は、前記第１判定部の出力信号がセット側の入力端子に入力され、前記第２判定部の出力信号を反転した信号がリセット側の入力端子に入力される第１エッジトリガ型ＲＳフリップフロップと、該第１エッジトリガ型ＲＳフリップフロップの出力信号および前記第１カウンタの出力信号を加算する第１加算器と、該第１加算器の出力信号が入力される第１ローパスフィルタとを有し、該第１ローパスフィルタの出力信号を前記第１閾値を示す信号として前記第１判定部にフィードバックし、
前記第２フィードバック制御部は、前記第１判定部の出力信号を反転した信号がセット側の入力端子に入力され、前記第２判定部の出力信号がリセット側の入力端子に入力される第２エッジトリガ型ＲＳフリップフロップと、該第２エッジトリガ型ＲＳフリップフロップの出力信号および前記第２カウンタの出力信号を加算する第２加算器と、該第２加算器の出力信号が入力される第２ローパスフィルタとを有し、該第２ローパスフィルタの出力信号を前記第２閾値を示す信号として前記第２判定部にフィードバックすることを特徴とする多値信号受信器。
【００６０】
（付記９）  付記６に記載の多値信号受信器であって、
前記中間レベル継続検出部は、前記第３判定部の出力信号および前記第１判定部の出力信号を反転した信号が入力される第１ＡＮＤゲートと、該第１ＡＮＤゲートの出力信号の遅延時間を調整する第１遅延調整回路と、該第１遅延調整回路の出力信号のレベル変化をカウントし、該カウント数が２になると出力信号のレベルが変化する第１アップダウンカウンタと、前記第３判定部の出力信号を反転した信号および前記第１判定部の出力信号が入力される第２ＡＮＤゲートと、該第２ＡＮＤゲートの出力信号の遅延時間を調整する第２遅延調整回路と、該第２遅延調整回路の出力信号のレベル変化をカウントし、該カウント数が２になると出力信号のレベルが変化する第２アップダウンカウンタと、を有し、
前記第１フィードバック制御部は、前記第１判定部の出力信号がセット側の入力端子に入力され、前記第２判定部の出力信号を反転した信号がリセット側の入力端子に入力される第１エッジトリガ型ＲＳフリップフロップと、該第１エッジトリガ型ＲＳフリップフロップの出力信号および前記第１アップダウンカウンタの出力信号を加算する第１加算器と、該第１加算器の出力信号が入力される第１ローパスフィルタとを有し、該第１ローパスフィルタの出力信号を前記第１閾値を示す信号として前記第１判定部にフィードバックし、
前記第２フィードバック制御部は、前記第１判定部の出力信号を反転した信号がセット側の入力端子に入力され、前記第２判定部の出力信号がリセット側の入力端子に入力される第２エッジトリガ型ＲＳフリップフロップと、該第２エッジトリガ型ＲＳフリップフロップの出力信号および前記第２アップダウンカウンタの出力信号を加算する第２加算器と、該第２加算器の出力信号が入力される第２ローパスフィルタとを有し、該第２ローパスフィルタの出力信号を前記第２閾値を示す信号として前記第２判定部にフィードバックすることを特徴とする多値信号受信器。
【００６１】
（付記１０）  付記５に記載の多値信号受信器であって、
前記第３判定部の出力信号に応じて、前記第３判定部に入力される第３閾値のレベルを調整する第３フィードバック制御部を備えたことを特徴とする多値信号受信器。
【００６２】
（付記１１）  付記１０に記載の多値信号受信器であって、
前記第３フィードバック制御部は、前記第３判定部の出力信号が入力されるローパスフィルタと、該ローパスフィルタの出力信号を可変の利得で増幅して出力するバッファと、該バッファの出力電圧を前記第３閾値に加算する加算器と、を有することを特徴とする多値信号受信器。
【００６３】
（付記１２）  付記５に記載の多値信号受信器であって、
前記多値信号は、４値パルス振幅変調（ＰＡＭ４）信号であることを特徴とする多値信号受信器。
【００６４】
（付記１３）  付記５に記載の多値信号受信器であって、
前記多値信号は、パーシャル・レスポンス（ＰＲ４）信号であることを特徴とする多値信号受信器。
【００６５】
（付記１４）  ２値信号をエンコードして３つ以上のレベルに振幅変調された多値信号を生成し、該多値信号を伝送路に送信する送信器と、前記伝送路を伝搬した多値信号をデコードして２値信号を生成する受信器とを備えたインターフェース回路であって、
付記１に記載の多値信号受信器を前記受信器として用いたことを特徴とするインターフェース回路。
【図面の簡単な説明】
【００６６】
【図１】本多値信号受信器の第１実施形態の構成を示すブロック図である。
【図２】上記第１実施形態のデコーダの構成例を示すブロック図である。
【図３】上記第１実施形態のデコーダの他の構成例を示すブロック図である。
【図４】上記第１実施形態のエッジトリガ型ＲＳ−ＦＦの真理値表を示す図である。
【図５】図１の送信器内のプリコーダの構成例を示すブロック図である。
【図６】図１の送信器内のエンコーダの構成例を示すブロック図である。
【図７】上記第１実施形態の動作を説明するための図である。
【図８】本多値信号受信器の第２実施形態の構成を示すブロック図である。
【図９】上記第２実施形態において送受信される４レベル信号のアイパターンの一例を示す図である。
【図１０】上記第２実施形態のデコーダの構成例を示す図である。
【図１１】上記第２実施形態のエッジトリガ型ＲＳ−ＦＦの真理値表を示す図である。
【図１２】図８の送信器の構成例を示す図である。
【図１３】図８の送信器の他の構成例を示す図である。
【図１４】上記第２実施形態の動作を説明するための図である。
【図１５】上記第２実施形態における電圧レベルＶ(i)，Ｖ(j)およびＶ(k)の変化を説明するための図である。
【図１６】本多値信号受信器の第３実施形態の構成を示すブロック図である。
【図１７】上記第３実施形態のエッジトリガ型ＲＳ−ＦＦの真理値表を示す図である。
【図１８】本多値信号受信器の第４実施形態の構成を示すブロック図である。
【図１９】本多値信号受信器の第５実施形態の構成を示すブロック図である。
【図２０】本多値信号受信器の第６実施形態の構成を示すブロック図である。
【図２１】上記第６実施形態の動作を説明するための図である。
【図２２】本多値信号受信器をサーバネットワークに適用した一例を示す図である。
【図２３】本多値信号受信器をＬＡＮに適用した一例を示す図である。
【図２４】１００Ｇｂｐｓイーサネットに用いられる装置の一例を示す図である。
【図２５】３レベル信号の伝送に用いられる一般的な送信器および受信機の構成例を示す図である。
【図２６】フィードフォワード型の構成を適用した従来の受信器の構成を示す図である。
【図２７】図２６の受信器の動作を説明するための図である。
【符号の説明】
【００６７】
１０，４０…送信器
１１…プリコーダ
１１Ａ…一致回路(ＥＸＯＲゲート)
１１Ｂ，１２Ｂ，４２Ｇ，４２Ｈ，４２Ｉ，４２Ｊ，３２Ｄ，５２Ａ，５２Ｂ，５２Ｃ，５２Ｅ…Ｄ−ＦＦ
１２，４１…エンコーダ
１２Ｃ，４２Ｎ…ナイキストフィルタ
２０…電気経路
３０，５０，６０，６０’，７０，８０…受信器
３１Ｈ，３１Ｌ，５１Ｈ，５１Ｌ，５１Ｍ…比較器
３２，５２…デコーダ
３２Ａ，３２Ｅ，３２Ｇ，３３Ｈ，３３Ｌ，４２Ｌ，５３Ｈ，５３Ｌ，６１Ｈ，６１Ｌ，６６Ｌ，７１Ｈ，７１Ｌ…インバータ
３２Ｂ，６４Ｈ，６４Ｌ，６５Ｈ，６５Ｌ…ＯＲゲート
３２Ｃ，６２Ｈ，６２Ｌ，７２Ｈ，７２Ｌ…ＡＮＤゲート
３２Ｆ…ＮＯＲゲート
３４Ｈ，３４Ｌ，５４Ｈ，５４Ｌ…エッジトリガ型ＲＳ−ＦＦ
３５Ｈ，３５Ｌ，５５Ｈ，５５Ｌ，８１…ローパスフィルタ
４２Ｋ…増幅器
４２Ｎ…総和回路
４２Ｐ，５２Ｄ…分周器
５２Ｆ…ＲＳ−ＦＦ
６３Ｈ，６３Ｌ，６７Ｈ，６７Ｌ…カウンタ
６８Ｈ，６８Ｌ，７５Ｈ，７５Ｌ，８３…加算回路
７３Ｈ，７３Ｌ…遅延調整回路
７４Ｈ，７４Ｌ…アップダウンカウンタ
８２…利得可変バッファ
Ｖin…入力信号の電圧レベル
Ｖhigh…ハイレベル閾値電圧
Ｖlow…ローレベル閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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