(57)【要約】      （修正有）【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。【選択図】図１
2009054909.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ウェル及び第２導電型ウェルを有する第１導電型の半導体基板と、
前記半導体基板に形成され、被保護素子電極を有する被保護素子と、
前記第２導電型ウェルに形成された第１の保護トランジスタと、
前記第１導電型ウェルに形成された第２の保護トランジスタと、
前記第２導電型ウェルに形成され、前記被保護素子電極と接する第１導電型の第１の拡散層と、
前記第１導電型ウェルに形成された第１導電型の第２の拡散層とを備え、
前記第１の保護トランジスタは、前記第２導電型ウェルの上に形成された第１のゲート電極と、前記第２導電型ウェルにおける前記第１のゲート電極の両側方にそれぞれ形成された第１導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有し、
前記第２の保護トランジスタは、前記第１導電型ウェルの上に形成された第２のゲート電極と、前記第１導電型ウェルにおける前記第２のゲート電極の両側方にそれぞれ形成された第２導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、
前記第４のソース・ドレイン拡散層は、前記第２の拡散層と接し、
前記第３のソース・ドレイン拡散層は、前記第１導電型ウェルと前記第２導電型ウェルとの境界を越えて前記第２導電型ウェル内に延伸し且つ前記第２のソース・ドレイン拡散層と接し、
前記第１のソース・ドレイン拡散層は、前記第１の拡散層と接していることを特徴とする半導体装置。
【請求項２】
前記第１のソース・ドレイン拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極と前記第２のゲート電極とは、互いに接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記被保護素子電極と平行して延びるダミー電極をさらに備え、
前記第１のゲート電極及び第２のゲート電極は、それぞれ前記ダミー電極と接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記被保護素子電極は、上層と下層とを含む積層構造を有し、
前記第１の拡散層は、前記上層と接していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記被保護素子電極と前記第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
選択的に形成された第２導電型の深いウェルと、前記深いウェルの上部に形成された第１導電型ウェル及び第２導電型ウェルとを有する第１導電型の半導体基板と、
前記半導体基板に形成され、被保護素子電極を有する被保護素子と、
前記第１導電型ウェルに形成された第１の保護トランジスタと、
前記第２導電型ウェルに形成された第２の保護トランジスタと、
前記第１導電型ウェルに形成され、前記被保護素子電極と接する第１導電型の第１の拡散層と、
前記第１の保護トランジスタと間隔をおいて形成された第１導電型の第２の拡散層とを備え、
前記第１の保護トランジスタは、前記第１導電型ウェルの上に形成された第１のゲート電極と、前記第１導電型ウェルにおける前記第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を有し、
前記第２の保護トランジスタは、前記第２導電型ウェルの上に形成された第２のゲート電極と、前記第２導電型ウェルにおける前記第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、
前記第１のソース・ドレイン拡散層は、前記第１の拡散層と接し、
前記第２のソース・ドレイン拡散層は、前記半導体基板の前記深いウェルが形成された領域を除く領域と、前記半導体基板の上に形成された第１の導電膜を介在させて電気的に接続され、
前記第３のソース・ドレイン拡散層は、前記第２の拡散層と接し、
前記第４のソース・ドレイン拡散層は、前記半導体基板の前記深いウェルが形成された領域を除く領域と、前記半導体基板の上に形成された第２の導電膜を介在させて電気的に接続されていることを特徴とする半導体装置。
【請求項９】
前記被保護素子のゲート電極と、前記第１の導電膜及び前記第２の導電膜とは同一の材料からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板の、前記深いウェルが形成された領域を除く領域に形成された第１導電型の第１の接続用拡散層及び第２の接続用拡散層をさらに備え、
前記第１の導電膜は、前記第２のソース・ドレイン拡散層及び前記第１の接続用拡散層と接し、
前記第２の導電膜は、前記第４のソース・ドレイン拡散層及び前記第２の接続用拡散層と接していることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１のソース・ドレイン拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のゲート電極と前記第２のゲート電極とは、電気的に接続されていることを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記被保護素子電極と平行して延びるダミー電極をさらに備え、
前記第１のゲート電極及び第２のゲート電極は、それぞれ前記ダミー電極と接続されていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記被保護素子電極は上層と下層とを含む積層構造を有し、
前記第１の拡散層は、前記上層と接していることを特徴とする請求項８〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記被保護素子電極と前記第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していることを特徴とする請求項８〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであることを特徴とする請求項８〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
選択的に形成された第２導電型の深いウェルと、前記深いウェルの上部に形成された第１導電型ウェル及び第２導電型ウェルとを有する第１導電型の半導体基板と、
前記半導体基板に形成され、被保護素子電極を有する被保護素子と、
前記第１導電型ウェルに形成された第１の保護トランジスタ及び第２の保護トランジスタと、
前記第２導電型ウェルに形成された第３の保護トランジスタと、
前記第１導電型ウェルに形成され、前記被保護素子電極と接する第１導電型の第１の拡散層と、
前記第１導電型ウェルに前記第１の保護トランジスタ及び第２の保護トランジスタと間隔をおいて形成された第１導電型の第２の拡散層とを備え、
前記第１の保護トランジスタは、前記第１導電型ウェルの上に形成された第１のゲート電極と、前記第１導電型ウェルにおける前記第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び共通拡散層とを有し、
前記第２の保護トランジスタは、前記第１導電型ウェルの上に形成された第２のゲート電極と、前記第１導電型ウェルにおける前記第２のゲート電極の両側方にそれぞれ形成され第２導電型の第２のソース・ドレイン拡散層及び前記共通拡散層とを有し、
前記第３の保護トランジスタは、前記第２導電型ウェルの上に形成された第２のゲート電極と、前記第２導電型ウェルにおける前記第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、
前記第１のソース・ドレイン拡散層は、前記第１の拡散層と接し、
前記第２のソース・ドレイン拡散層は、前記半導体基板の前記深いウェルが形成された領域を除く領域と、前記半導体基板の上に形成された第１の導電膜を介在させて電気的に接続され、
前記第３のソース・ドレイン拡散層は、前記第２の拡散層と接し、
前記第４のソース・ドレイン拡散層は、前記半導体基板の前記深いウェルが形成された領域を除く領域と、前記半導体基板の上に形成された第２の導電膜を介在させて電気的に接続されていることを特徴とする半導体装置。
【請求項１８】
前記被保護素子電極と、前記第１の導電膜及び前記第２の導電膜とは同一の材料からなることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記半導体基板の、前記深いウェルが形成された領域を除く領域に形成された第１導電型の第１の接続用拡散層及び第２の接続用拡散層をさらに備え、
前記第１の導電膜は、前記第２のソース・ドレイン拡散層及び前記第１の接続用拡散層と接し、
前記第２の導電膜は、前記第４のソース・ドレイン拡散層及び前記第２の接続用拡散層と接していることを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
前記第１のソース・ドレイン拡散層、共通拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていることを特徴とする請求項１７〜１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極とは、電気的に接続されていることを特徴とする請求項１７〜２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記被保護素子電極と平行して延びるダミー電極をさらに備え、
前記第１のゲート電極、第２のゲート電極及び第３のゲート電極は、それぞれ前記ダミー電極と接続されていることを特徴とする請求項１７〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記被保護素子電極は上層と下層とを含む積層構造を有し、
前記第１の拡散層は、前記上層と接続されていることを特徴とする請求項１７〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記被保護素子電極と前記第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していることを特徴とする請求項１７〜２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであることを特徴とする請求項１７〜２４のいずれか１項に記載の半導体装置。
【請求項２６】
第１導電型の半導体基板に第１導電型ウェル及び第２導電型ウェルを形成する工程（ａ）と、
前記第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、
前記第２導電型ウェル上の前記絶縁膜の一部に開口部を形成する工程（ｃ）と、
前記開口部から前記第２導電型ウェルに不純物を導入して、前記第２導電型ウェルに第１導電型の第１の拡散層を形成する工程（ｄ）と、
前記絶縁膜及び前記開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、前記第２導電型ウェルの上に第１のゲート電極を形成し、前記第１導電型ウェルの上に第２のゲート電極を形成し、前記第１の拡散層と接するように被保護素子のゲート電極を形成する工程（ｅ）と、
前記第２導電型ウェルにおける、前記第１のゲート電極の両側方にそれぞれ第１導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を形成する工程（ｆ）と、
前記第１導電型ウェルに、第１導電型の第２の拡散層を形成する工程（ｇ）と、
前記第１導電型ウェルにおける、前記第２のゲート電極の両側方にそれぞれ第２導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成する工程（ｈ）とを備え、
前記工程（ｆ）では、前記第１のソース・ドレイン拡散層と前記第１の拡散層とが接続するように形成し、
前記工程（ｈ）では、前記第３のソース・ドレイン拡散層が前記第２導電型ウェルに延伸して、前記第２のソース・ドレイン拡散層と接するように形成し、
前記工程（ｇ）では、前記第４のソース・ドレイン拡散層と前記第２の拡散層とが接するように形成することを特徴とする半導体装置の製造方法。
【請求項２７】
第１導電型の半導体基板に、第１導電型ウェル、第２導電型ウェルを形成すると共に、前記第１導電型ウェルと第２導電型ウェルの下方に、該第１導電型ウェルと第２導電型ウェルの下面に接するように第２導電型の深いウェルを形成する工程（ａ）と、
前記第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、
前記第１導電型ウェル上の前記絶縁膜の一部に開口部を形成する工程（ｃ）と、
前記開口部から前記第１導電型ウェルに不純物を導入して、前記第１導電型ウェルに第２導電型の第１の拡散層を形成する工程（ｄ）と、
前記絶縁膜及び前記開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、前記第１導電型ウェルの上に第１のゲート電極を形成し、前記第２導電型ウェルの上に第２のゲート電極を形成し、前記第１の拡散層と接するように被保護素子電極を形成する工程（ｅ）と、
前記第１導電型ウェルにおける、前記第１のゲート電極の両側方にそれぞれ第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を形成する工程（ｆ）と、
前記第２導電型ウェルにおける、前記第２のゲート電極の両側方にそれぞれ第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成し、前記第１導電型ウェルに、前記第３のソース・ドレイン拡散層と接するように第１導電型の第２の拡散層を形成する工程（ｇ）と、
前記半導体基板における前記第１導電型ウェルの側方に第１導電型の第１の接続用拡散層を形成し、前記第２導電型ウェルの側方に第１導電型の第２の接続用拡散層を形成する工程（ｈ）と、
前記第２のソース・ドレイン拡散層と前記第１の接続用拡散層とを電気的に接続し、前記第４のソース・ドレイン拡散層と前記第２の接続用拡散層とを電気的に接続する工程（ｉ）とを備え、
前記工程（ｆ）では、前記第１のソース・ドレイン拡散層と前記第１の拡散層とが接するように形成し、
前記工程（ｇ）では、前記第２の拡散層が前記第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層と離間するように形成することを特徴とする半導体装置の製造方法。
【請求項２８】
前記工程（ｈ）は、前記工程（ｇ）よりも前に行うことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
第１導電型の半導体基板に、第１導電型ウェル、第２導電型ウェルを形成すると共に、前記第１導電型ウェルと第２導電型ウェルの下方に、該第１導電型ウェルと第２導電型ウェルの下面に接するように第２導電型の深いウェルを形成する工程（ａ）と、
前記第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、
前記第１導電型ウェル上の前記絶縁膜の一部に開口部を形成する工程（ｃ）と、
前記開口部から前記第１導電型ウェルに不純物を導入して、前記第１導電型ウェルに第２導電型の第１の拡散層を形成する工程（ｄ）と、
前記絶縁膜及び前記開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、前記第１導電型ウェルの上に第１のゲート電極及び第２のゲート電極を形成し、前記第２導電型ウェルの上に第３のゲート電極を形成し、前記第１の拡散層と接するように被保護素子電極を形成する工程（ｅ）と、
前記第１導電型ウェルにおける、前記第１のゲート電極と前記第２のゲート電極との間に第２導電型の共通拡散層を形成し、前記第１のゲート電極の一側方に第２導電型の第１のソース・ドレイン拡散層を形成し、前記第２のゲート電極の一側方に第２導電型の第２のソース・ドレイン拡散層を形成する工程（ｆ）と、
前記第２導電型ウェルにおける、前記第３のゲート電極の両側方にそれぞれ第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成し、前記第１導電型ウェルに、前記第３のソース・ドレイン拡散層と接するように第１導電型の第２の拡散層を形成する工程（ｇ）と、
前記半導体基板における前記第１導電型ウェルの側方に第１導電型の第１の接続用拡散層を形成し、前記第２導電型ウェルの側方に第１導電型の第２の接続用拡散層を形成する工程（ｈ）と、
前記第２のソース・ドレイン拡散層と前記第１の接続用拡散層とを電気的に接続し、前記第４のソース・ドレイン拡散層と前記第２の接続用拡散層とを電気的に接続する工程（ｉ）とを備え、
前記工程（ｆ）では、前記第１のソース・ドレイン拡散層と前記第１の拡散層とが接するように形成し、
前記工程（ｇ）では、前記第２の拡散層が前記第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層と離間するように形成することを特徴とする半導体装置の製造方法。
【請求項３０】
前記工程（ｈ）は、前記工程（ｇ）よりも前に行うことを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３１】
請求項１〜７のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極、前記第１のゲート電極及び前記第２導電型ウェルに正の同電位を印加することにより、前記被保護素子への電子注入及び読み出しを行うステップと、
前記被保護素子電極に負電位、前記第１のゲート電極及び前記第２導電型ウェルに接地電位を印加することにより、前記被保護素子への正孔注入又は前記被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする半導体装置の駆動方法。
【請求項３２】
請求項８〜１６のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電位を印加し、前記第１のゲート電極及び前記第１導電型ウェルに接地電位を印加することにより、前記被保護素子への電子注入及び読み出しを行うステップと、
前記被保護素子電極、前記第１のゲート電極及び前記第２導電型ウェルに負の同電位を印加することにより、前記被保護素子への正孔注入又は前記被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする半導体装置の駆動方法。
【請求項３３】
請求項１７〜２５のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電位を印加し、前記第１のゲート電極及び前記第１導電型ウェルに接地電位を印加することにより、前記被保護素子への電子注入及び読み出しを行うステップと、
前記被保護素子電極、前記第１のゲート電極及び前記第２導電型ウェルに負の同電位を印加することにより、前記被保護素子への正孔注入又は前記被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及び駆動方法に関し、特に、局所電荷蓄積型不揮発性メモリ等を備えた半導体装置、その製造方法及び駆動方法に関する。
【背景技術】
【０００２】
局所電荷蓄積型不揮発性メモリは、拡散工程中にチャージアップにより電荷注入を受けてしまうと、製造工程完了後にそれを除去することが困難な場合が多い。このため、拡散工程中のメモリ部へのチャージアップダメージを抑制する技術が重要になってきている。このため、拡散工程中にメモリ部へ保護素子を接続し、チャージアップダメージを抑制する技術が検討されている（例えば、特許文献１を参照。）。
【０００３】
図２２は、従来のチャージアップダメージを抑制する方法を示している。図２２に示すように、メモリ素子等の被保護素子１５０に配線１４０を用いてチャージアップ保護トランジスタ１５２を接続する。配線工程において正のチャージが被保護素子１５０の電極に印加された場合には、同時に保護トランジスタ１５２の電極にも正電圧が印加される。これにより、保護トランジスタ１５２が導通するため、チャージは被保護素子１５０の電極に帯電することなく基板１４１に抜ける。また、被保護素子１５０に負のチャージが印加された場合には、保護トランジスタ１５２のソース・ドレイン拡散層とウェル拡散層とが順バイアスとなる。これにより、チャージは被保護素子１５０の電極に帯電することなく基板１４１に抜ける。
【０００４】
なお、以降の説明において、ソース・ドレイン拡散層という表記は、一つのトランジスタに属するソース拡散層及びドレイン拡散層のいずれか一方を意味するものと定義する。ここで、一つのトランジスタに属する二つのソース・ドレイン拡散層のうちの一方がソース拡散層として機能するとき、他方はドレイン拡散層として機能する。
【特許文献１】米国登録特許６３３７５０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術は、保護効果が有効となる工程が配線工程以降であるという問題を有している。このため、配線工程よりも前の製造工程であるＦＥＯＬ(Front End Of Line)プロセスにおける拡散工程中のチャージングからメモリ素子を保護することができない。また、その構造上、製造工程完了後に負バイアスを被保護素子に印加することができないという問題もある。
【０００６】
一方、メモリ素子の微細化進行に伴いＦＥＯＬプロセスにおける拡散工程中のチャージアップがメモリセルの初期閾値電圧（Ｖｔ）ばらつき等へ及ぼす影響が無視できなくなり、大きな問題となってきている。例えば、素子の微細化に伴い低温プロセスが必要となる。これに伴い、ＦＥＯＬプロセスにおいて蓄積された電荷を引き抜く熱処理工程を入れることが困難になる。このため、配線工程以降のメモリ素子保護では不十分である。また、メモリ素子のゲート絶縁膜となるＯＮＯ膜（酸化膜−窒化膜−酸化膜）の膜厚が薄膜化されることによっても、拡散工程中のチャージアップ対策が重要になる。例えば、ＯＮＯ膜の膜厚が３０ｎｍから１５ｎｍになると、ＦＥＯＬレベルの拡散工程中におけるチャージングにより高電圧（例えば、１０Ｖ）が長時間印加された場合に、初期Ｖｔを変動させる電荷注入を引き起こすおそれが高くなる。このように、素子の微細化に伴いチャージアップの影響が顕著になる。
【０００７】
本発明は、前記従来の問題を解決し、ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能にする半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の問題を解決するため、本発明は半導体装置を、第１導電型の保護トランジスタと、第２導電型の保護トランジスタとを備え、保護トランジスタと被保護素子のゲート電極とが拡散層により接続された構成とする。
【０００９】
具体的に、本発明に係る第１の半導体装置は、第１導電型ウェル及び第２導電型ウェルを有する第１導電型の半導体基板と、半導体基板に形成され、被保護素子電極を有する被保護素子と、第２導電型ウェルに形成された第１の保護トランジスタと、第１導電型ウェルに形成された第２の保護トランジスタと、第２導電型ウェルに形成され、被保護素子電極と接する第１導電型の第１の拡散層と、第１導電型ウェルに形成された第１導電型の第２の拡散層とを備え、第１の保護トランジスタは、第２導電型ウェルの上に形成された第１のゲート電極と、第２導電型ウェルにおける第１のゲート電極の両側方にそれぞれ形成された第１導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有し、第２の保護トランジスタは、第１導電型ウェルの上に形成された第２のゲート電極と、第１導電型ウェルにおける第２のゲート電極の両側方にそれぞれ形成された第２導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、第４のソース・ドレイン拡散層は、第２の拡散層と接し、第３のソース・ドレイン拡散層は、第１導電型ウェルと第２導電型ウェルとの境界を越えて第２導電型ウェル内に延伸し且つ第２のソース・ドレイン拡散層と接し、第１のソース・ドレイン拡散層は、第１の拡散層と接していることを特徴とする。
【００１０】
第１の半導体装置は、第１の保護トランジスタのソース・ドレイン拡散層と被保護素子電極とが第１の拡散層を介在させて接続されている。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第２導電型ウェルに形成された第１の保護トランジスタと、第１導電型ウェルに形成された第２の保護トランジスタとを備えているため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。
【００１１】
第１の半導体装置において、第１のソース・ドレイン拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていてもよい。
【００１２】
第１の半導体装置において、第１のゲート電極と第２のゲート電極とは、互いに接続されていてもよい。
【００１３】
第１の半導体装置は、被保護素子電極と平行して延びるダミー電極をさらに備え、第１のゲート電極及び第２のゲート電極は、それぞれダミー電極と接続されていてもよい。
【００１４】
第１の半導体装置において、被保護素子電極は、上層と下層とを含む積層構造を有し、第１の拡散層は上層と接していてもよい。
【００１５】
第１の半導体装置において、被保護素子電極と第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していてもよい。
【００１６】
第１の半導体装置において、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであってもよい。
【００１７】
本発明に係る第２の半導体装置は、選択的に形成された第２導電型の深いウェルと、深いウェルの上部に形成された第１導電型ウェル及び第２導電型ウェルとを有する第１導電型の半導体基板と、半導体基板に形成され、被保護素子電極を有する被保護素子と、第１導電型ウェルに形成された第１の保護トランジスタと、第２導電型ウェルに形成された第２の保護トランジスタと、第１導電型ウェルに形成され、被保護素子電極と接する第１導電型の第１の拡散層と、第１の保護トランジスタと間隔をおいて形成された第１導電型の第２の拡散層とを備え、第１の保護トランジスタは、第１導電型ウェルの上に形成された第１のゲート電極と、第１導電型ウェルにおける第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を有し、第２の保護トランジスタは、第２導電型ウェルの上に形成された第２のゲート電極と、第２導電型ウェルにおける第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、第１のソース・ドレイン拡散層は、第１の拡散層と接し、第２のソース・ドレイン拡散層は、半導体基板の深いウェルが形成された領域を除く領域と、半導体基板の上に形成された第１の導電膜を介在させて電気的に接続され、第３のソース・ドレイン拡散層は、第２の拡散層と接し、第４のソース・ドレイン拡散層は、半導体基板の深いウェルが形成された領域を除く領域と、半導体基板の上に形成された第２の導電膜を介在させて電気的に接続されていることを特徴とする。
【００１８】
第２の半導体装置は、第１の保護トランジスタのソース・ドレイン拡散層と被保護素子電極とが第１の拡散層を介在させて接続されている。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第１導電型ウェルに形成された第１の保護トランジスタと、第２導電型ウェルに形成された第２の保護トランジスタとため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。さらに、第２導電型の深いウェルを備えているため、第２導電型の拡散層の形成が容易となる。
【００１９】
第２の半導体装置において、被保護素子のゲート電極と、第１の導電膜及び第２の導電膜とは同一の材料であってもよい。
【００２０】
第２の半導体装置は、半導体基板の、深いウェルが形成された領域を除く領域に形成された第１導電型の第１の接続用拡散層及び第２の接続用拡散層をさらに備え、第１の導電膜は、第２のソース・ドレイン拡散層及び第１の接続用拡散層と接し、第２の導電膜は、第４のソース・ドレイン拡散層及び第２の接続用拡散層と接していてもよい。
【００２１】
第２の半導体装置において、第１のソース・ドレイン拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていてもよい。
【００２２】
第２の半導体装置において、第１のゲート電極と第２のゲート電極とは、電気的に接続されていてもよい。
【００２３】
第２の半導体装置において、被保護素子電極と平行して延びるダミー電極をさらに備え、第１のゲート電極及び第２のゲート電極は、それぞれダミー電極と接続されていてもよい。
【００２４】
第２の半導体装置において、被保護素子電極は上層と下層とを含む積層構造を有し、第１の拡散層は、上層と接していてもよい。
【００２５】
第２の半導体装置において、被保護素子電極と第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していてもよい。
【００２６】
第２の半導体装置において、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであってもよい。
【００２７】
本発明に係る第３の半導体装置は、選択的に形成された第２導電型の深いウェルと、深いウェルの上部に形成された第１導電型ウェル及び第２導電型ウェルとを有する第１導電型の半導体基板と、半導体基板に形成され、被保護素子電極を有する被保護素子と、第１導電型ウェルに形成された第１の保護トランジスタ及び第２の保護トランジスタと、第２導電型ウェルに形成された第３の保護トランジスタと、第１導電型ウェルに形成され、被保護素子電極と接する第１導電型の第１の拡散層と、第１導電型ウェルに第１の保護トランジスタ及び第２の保護トランジスタと間隔をおいて形成された第１導電型の第２の拡散層とを備え、第１の保護トランジスタは、第１導電型ウェルの上に形成された第１のゲート電極と、第１導電型ウェルにおける第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び共通拡散層とを有し、第２の保護トランジスタは、第１導電型ウェルの上に形成された第２のゲート電極と、第１導電型ウェルにおける第２のゲート電極の両側方にそれぞれ形成され第２導電型の第２のソース・ドレイン拡散層及び共通拡散層とを有し、第３の保護トランジスタは、第２導電型ウェルの上に形成された第２のゲート電極と、第２導電型ウェルにおける第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、第１のソース・ドレイン拡散層は、第１の拡散層と接し、第２のソース・ドレイン拡散層は、半導体基板の深いウェルが形成された領域を除く領域と、半導体基板の上に形成された第１の導電膜を介在させて電気的に接続され、第３のソース・ドレイン拡散層は、第２の拡散層と接し、第４のソース・ドレイン拡散層は、半導体基板の深いウェルが形成された領域を除く領域と、半導体基板の上に形成された第２の導電膜を介在させて電気的に接続されていることを特徴とする。
【００２８】
第３の半導体装置は、第１の保護トランジスタのソース・ドレイン拡散層と被保護素子電極とが第１の拡散層を介在させて接続されている。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第１導電型ウェルに形成された第１の保護トランジスタ及び第２の保護トランジスタと、第２導電型ウェルに形成された第３の保護トランジスタとを備えているため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。さらに、第２導電型の深いウェルを備えているため、第２導電型の拡散層の形成が容易となる。
【００２９】
第３の半導体装置において、被保護素子電極と、第１の導電膜及び第２の導電膜とは同一の材料であってもよい。
【００３０】
第３の半導体装置において、半導体基板の、深いウェルが形成された領域を除く領域に形成された第１導電型の第１の接続用拡散層及び第２の接続用拡散層をさらに備え、第１の導電膜は、第２のソース・ドレイン拡散層及び第１の接続用拡散層と接し、第２の導電膜は、第４のソース・ドレイン拡散層及び第２の接続用拡散層と接していてもよい。
【００３１】
第３の半導体装置において、第１のソース・ドレイン拡散層、共通拡散層、第２のソース・ドレイン拡散層、第３のソース・ドレイン拡散層、第４のソース・ドレイン拡散層及び第２の拡散層は、それぞれ表面が金属シリサイド化されていてもよい。
【００３２】
第３の半導体装置において、第１のゲート電極と第２のゲート電極と第３のゲート電極とは、電気的に接続されていてもよい。
【００３３】
第３の半導体装置において、被保護素子電極と平行して延びるダミー電極をさらに備え、第１のゲート電極、第２のゲート電極及び第３のゲート電極は、それぞれダミー電極と接続されていてもよい。
【００３４】
第３の半導体装置において、被保護素子電極は上層と下層とを含む積層構造を有し、第１の拡散層は、上層と接続されていてもよい。
【００３５】
第３の半導体装置において、被保護素子電極と第１の拡散層とは、厚さが４ｎｍ以下の絶縁膜を介在させて接していてもよい。
【００３６】
第３の半導体装置において、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであってもよい。
本発明に係る第１の半導体装置の製造方法は、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその特性が変化する不揮発性メモリであることが好ましい。
【００３７】
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板に第１導電型ウェル及び第２導電型ウェルを形成する工程（ａ）と、第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、第２導電型ウェル上の絶縁膜の一部に開口部を形成する工程（ｃ）と、開口部から第２導電型ウェルに不純物を導入して、第２導電型ウェルに第１導電型の第１の拡散層を形成する工程（ｄ）と、絶縁膜及び開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、第２導電型ウェルの上に第１のゲート電極を形成し、第１導電型ウェルの上に第２のゲート電極を形成し、第１の拡散層と接するように被保護素子のゲート電極を形成する工程（ｅ）と、第２導電型ウェルにおける、第１のゲート電極の両側方にそれぞれ第１導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を形成する工程（ｆ）と、第１導電型ウェルに、第１導電型の第２の拡散層を形成する工程（ｇ）と、第１導電型ウェルにおける、第２のゲート電極の両側方にそれぞれ第２導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成する工程（ｈ）とを備え、工程（ｆ）では、第１のソース・ドレイン拡散層と第１の拡散層とが接続するように形成し、工程（ｈ）では、第３のソース・ドレイン拡散層が第２導電型ウェルに延伸して、第２のソース・ドレイン拡散層と接するように形成し、工程（ｇ）では、第４のソース・ドレイン拡散層と第２の拡散層とが接するように形成することを特徴とする。
【００３８】
第１の半導体装置の製造方法は、第１のソース・ドレイン拡散層と第１の拡散層とが接続するように形成する。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第２導電型ウェルに第１の保護トランジスタを形成し、第１導電型ウェルに第２の保護トランジスタを形成するため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。
【００３９】
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板に、第１導電型ウェル、第２導電型ウェルを形成すると共に、第１導電型ウェルと第２導電型ウェルの下方に、該第１導電型ウェルと第２導電型ウェルの下面に接するように第２導電型の深いウェルを形成する工程（ａ）と、第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、第１導電型ウェル上の絶縁膜の一部に開口部を形成する工程（ｃ）と、開口部から第１導電型ウェルに不純物を導入して、第１導電型ウェルに第２導電型の第１の拡散層を形成する工程（ｄ）と、絶縁膜及び開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、第１導電型ウェルの上に第１のゲート電極を形成し、第２導電型ウェルの上に第２のゲート電極を形成し、第１の拡散層と接するように被保護素子電極を形成する工程（ｅ）と、第１導電型ウェルにおける、第１のゲート電極の両側方にそれぞれ第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層を形成する工程（ｆ）と、第２導電型ウェルにおける、第２のゲート電極の両側方にそれぞれ第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成し、第１導電型ウェルに、第３のソース・ドレイン拡散層と接するように第１導電型の第２の拡散層を形成する工程（ｇ）と、半導体基板における第１導電型ウェルの側方に第１導電型の第１の接続用拡散層を形成し、第２導電型ウェルの側方に第１導電型の第２の接続用拡散層を形成する工程（ｈ）と、第２のソース・ドレイン拡散層と第１の接続用拡散層とを電気的に接続し、第４のソース・ドレイン拡散層と第２の接続用拡散層とを電気的に接続する工程（ｉ）とを備え、工程（ｆ）では、第１のソース・ドレイン拡散層と第１の拡散層とが接するように形成し、工程（ｇ）では、第２の拡散層が第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層と離間するように形成することを特徴とする。
【００４０】
第２の半導体装置の製造方法は、第１のソース・ドレイン拡散層と第１の拡散層とが接続するように形成する。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第１導電型ウェルに第１の保護トランジスタを形成し、第２導電型ウェルに第２の保護トランジスタを形成するため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。
【００４１】
第２の半導体装置の製造方法において、工程（ｈ）は、工程（ｇ）よりも前に行うことが好ましい。
【００４２】
本発明に係る第３の半導体装置の製造方法は、第１導電型の半導体基板に、第１導電型ウェル、第２導電型ウェルを形成すると共に、第１導電型ウェルと第２導電型ウェルの下方に、該第１導電型ウェルと第２導電型ウェルの下面に接するように第２導電型の深いウェルを形成する工程（ａ）と、第１導電型ウェル上及び第２導電型ウェル上に絶縁膜を形成する工程（ｂ）と、第１導電型ウェル上の絶縁膜の一部に開口部を形成する工程（ｃ）と、開口部から第１導電型ウェルに不純物を導入して、第１導電型ウェルに第２導電型の第１の拡散層を形成する工程（ｄ）と、絶縁膜及び開口部の上に導電膜を形成した後、形成した導電膜をパターニングして、第１導電型ウェルの上に第１のゲート電極及び第２のゲート電極を形成し、第２導電型ウェルの上に第３のゲート電極を形成し、第１の拡散層と接するように被保護素子電極を形成する工程（ｅ）と、第１導電型ウェルにおける、第１のゲート電極と第２のゲート電極との間に第２導電型の共通拡散層を形成し、第１のゲート電極の一側方に第２導電型の第１のソース・ドレイン拡散層を形成し、第２のゲート電極の一側方に第２導電型の第２のソース・ドレイン拡散層を形成する工程（ｆ）と、第２導電型ウェルにおける、第３のゲート電極の両側方にそれぞれ第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層を形成し、第１導電型ウェルに、第３のソース・ドレイン拡散層と接するように第１導電型の第２の拡散層を形成する工程（ｇ）と、半導体基板における第１導電型ウェルの側方に第１導電型の第１の接続用拡散層を形成し、第２導電型ウェルの側方に第１導電型の第２の接続用拡散層を形成する工程（ｈ）と、第２のソース・ドレイン拡散層と第１の接続用拡散層とを電気的に接続し、第４のソース・ドレイン拡散層と第２の接続用拡散層とを電気的に接続する工程（ｉ）とを備え、工程（ｆ）では、第１のソース・ドレイン拡散層と第１の拡散層とが接するように形成し、工程（ｇ）では、第２の拡散層が第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層と離間するように形成することを特徴とする。
【００４３】
第３の半導体装置の製造方法は、第１のソース・ドレイン拡散層と第１の拡散層とが接続するように形成する。このため、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。また、第１導電型ウェルに第１の保護トランジスタを形成し、第２導電型ウェルに第２の保護トランジスタを形成するため、製造工程完了後に被保護素子に正負両極性の高電圧を印加できる。
【００４４】
第３の半導体装置の製造方法において、工程（ｈ）は、工程（ｇ）よりも前に行うことが好ましい。
【００４５】
本発明に係る第１の半導体装置の駆動方法は、被保護素子電極、第１のゲート電極及び第２導電型ウェルに同一の正電位を印加することにより、被保護素子への電子注入及び読み出しを行うステップと、被保護素子電極に負電位、第１のゲート電極及び第２導電型ウェルに接地電位を印加することにより、被保護素子への正孔注入又は被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする。
【００４６】
本発明に係る第２の半導体装置の駆動方法は、被保護素子電極に正電位を印加し、第１のゲート電極及び第１導電型ウェルに接地電位を印加することにより、被保護素子への電子注入及び読み出しを行うステップと、被保護素子電極、第１のゲート電極及び第２導電型ウェルに同一の負電位を印加することにより、被保護素子への正孔注入又は被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする。
【００４７】
本発明に係る第３の半導体装置の駆動方法は、被保護素子電極に正電位を印加し、第１のゲート電極及び第１導電型ウェルに接地電位を印加することにより、被保護素子への電子注入及び読み出しを行うステップと、被保護素子電極、第１のゲート電極及び第２導電型ウェルに同一の負電位を印加することにより、被保護素子への正孔注入又は被保護素子からの電子引き抜きを行うステップとを備えていることを特徴とする。
【発明の効果】
【００４８】
本発明に係る半導体装置及びその製造方法と駆動方法によれば、ＦＥＯＬプロセスにおける拡散工程中のチャージングからメモリ素子を保護できる。また、正負とも低電圧の範囲まで保護でき、且つ、メモリ素子動作時にはメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加できる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の一例であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００５０】
本実施形態の半導体装置は、被保護素子であるメモリ素子と、第１の保護トランジスタ４１及び第２の保護トランジスタ４２とを備えている。図１（ａ）及び（ｂ）に示すように、第１導電型の半導体基板１１における分離絶縁膜１２により区画された領域に、第１導電型ウェル１３と第２導電型ウェル１４とが形成されている。
【００５１】
第２導電型ウェル１４の上には、第１のゲート絶縁膜１６Ａを介在させて第１のゲート電極１８Ａが形成されている。第２導電型ウェル１４における第１のゲート電極１８Ａの両側方にはそれぞれ第１導電型の第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂとが形成されている。
【００５２】
第１のソース・ドレイン拡散層２１Ａは第１導電型の第１の拡散層２６と接している。第１の拡散層２６の上には、開口部を有する絶縁膜３１を介在させて被保護素子のゲート電極である被保護素子電極３２が形成されている。被保護素子電極３２は、開口部において第１の拡散層２６と接している。
【００５３】
第１導電型ウェル１３の上には、第２のゲート絶縁膜１６Ｂを介在させて第２のゲート電極１８Ｂが形成されている。第１導電型ウェル１３における第２のゲート電極１８Ｂの両側方にはそれぞれ第２導電型の第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂとが形成されている。第３のソース・ドレイン拡散層２２Ａは、第１導電型ウェル１３と第２導電型ウェル１４との境界を越えて第２導電型ウェル１４側に延伸し、且つ第２のソース・ドレイン拡散層２１Ｂと接している。
【００５４】
第１導電型ウェル１３における第４のソース・ドレイン拡散層２２Ｂの側方には第１導電型の第２の拡散層２７が形成されている。第２の拡散層２７と第４のソース・ドレイン拡散層２２Ｂとは接している。
【００５５】
なお、図１においては、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが接続され、共通の電極となっている例を示している。このようにすれば、それぞれを独立した電極とする場合に比べてアンテナ比が向上するため、製造工程中のチャージングを防止する際に、被保護素子電極３２に印加される電圧と同極性の電圧が、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂにより確実に印加される。このため、保護効果をより安定して得ることが可能となる。さらに図１においては、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが被保護素子電極３２と並行に延びるダミー電極３３と共通となっている。これにより、さらにアンテナ比を向上することができる。
【００５６】
図２は、図１に示した第１の実施形態の半導体装置の等価回路を示している。図２に示すように、被保護素子であるメモリ素子のゲート電極に対して直列に第１の保護トランジスタ４１及び第２の保護トランジスタ４２が接続されている。第１の保護トランジスタ４１は、図１に示した第１のゲート電極１８Ａと第１のソース・ドレイン拡散層２１Ａ及び第２のソース・ドレイン拡散層２１Ｂとにより形成される。第２の保護トランジスタ４２は、第２のゲート電極１８Ｂと第３のソース・ドレイン拡散層２２Ａ及び第４のソース・ドレイン拡散層２２Ｂとにより形成される。また、各拡散層とウェル及びウェルと半導体基板とによりＰＮ接合ダイオードが形成される。
【００５７】
次に、本実施形態における半導体装置の駆動方法について図１、図２及び表１を参照して説明する。なお、以下の説明においては、被保護素子電極を端子Ｖ１、第１のゲート電極を端子Ｖ２、第２導電型ウェルを端子Ｖ３、第２のゲート電極を端子Ｖ４とする。
【００５８】
【表１】
2009054909.tif 000003
【００５９】
配線工程前を含む製造工程中に正のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に正の電圧が印加され、第２の保護トランジスタ４２がオン状態になる。このとき、被保護素子電極３２、第１の拡散層２６、第２導電型ウェル１４、第３のソース・ドレイン拡散層２２Ａ、第４のソース・ドレイン拡散層２２Ｂ及び第２の拡散層２７を通じてチャージは半導体基板１１へと抜ける。このため、メモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【００６０】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層２６と第２導電型ウェル１４との間はＰＮ接合が順バイアスであるため、この間の電位差は０．７Ｖ程度となる。第２導電型ウェル１４と第３のソース・ドレイン拡散層２２Ａとの間は同一導電型であるため、この間の電位差はほぼ０Ｖとなる。第２の保護トランジスタ４２は導通しているため第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂとの間の電位差はほぼ０Ｖとなる。また、第４のソース・ドレイン拡散層２２Ｂと第２の拡散層２７との間は金属シリサイドシャント構造により電位差はほぼ０Ｖとなる。従って、全体として製造工程中の正のチャージングを１Ｖ程度に抑制できる。
【００６１】
配線工程前を含む製造工程中に負のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に負電圧が印加され、第１の保護トランジスタ４１がオン状態になる。これにより、被保護素子電極３２、第１の拡散層２６、第１のソース・ドレイン拡散層２１Ａ、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ及び第１導電型ウェル１３を通じてチャージは半導体基板１１へと抜ける。このため、メモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【００６２】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６及び第１のソース・ドレイン拡散層２１Ａとの間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の保護トランジスタ４１は導通しているため第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂとの間の電位差はほぼ０Ｖとなる。次に、第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａとの間は金属シリサイドシャント構造により電位差はほぼ０Ｖとなる。第３のソース・ドレイン拡散層２２Ａと第１導電型ウェル１３との間はＰＮ接合が順バイアスであるため、この間の電位差は０．７Ｖ程度となる。従って、全体として製造工程中の負のチャージングを１Ｖ程度に抑制できる。
【００６３】
なお、端子Ｖ１、端子Ｖ２及び端子Ｖ４のアンテナ比は、同程度又は端子Ｖ１と比べて端子Ｖ２及び端子Ｖ４のアンテナ比が大きくなるように設定しておくことが望ましい。これは、第１の保護トランジスタ４１及び第２の保護トランジスタ４２がより少ないチャージで閾値電圧よりも高い電圧が印加され、導通状態になるようにするためである。
【００６４】
製造工程完了後のメモリ素子への電子注入時には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば９Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができ、メモリ素子への電子注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＣＨＥ(Channel Hot Electron)電流及びＦＮ（Fowler-Nordheim）電流等の様々な電子注入動作を実現することができる。
【００６５】
製造工程完了後のメモリ素子の電流読み出しにおいては、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば５Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができ、メモリ素子の電流読み出しを実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することにより読み出し特性を調整することができる。
【００６６】
製造工程完了後のメモリ素子からの電子の引き抜き時又は正孔の注入時には、表１に示すように端子Ｖ１に例えば−６Ｖ、端子Ｖ２及び端子Ｖ３のそれぞれに例えば０Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができ、メモリ素子からの電子引き抜き又は正孔注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＢＴＢＴ(Band To Band Tunneling)電流及びＦＮ電流等の様々な電子引き抜き又は正孔注入動作を実現することができる。
【００６７】
以下に、本実施形態に係る半導体装置の製造方法の一例について図面を参照して説明する。まず、図３に示すように、第１導電型の半導体基板１１上の所定の領域に分離絶縁膜１２、第１導電型ウェル１３及び第２導電型ウェル１４をそれぞれ形成し、被保護素子であるメモリ素子を形成するメモリ素子領域、第１の保護トランジスタを形成する第１の保護トランジスタ領域及び第２の保護トランジスタを形成する第２の保護トランジスタ領域を確定する。
【００６８】
次に、図４に示すように、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域に、膜厚が２ｎｍ〜３０ｎｍの絶縁膜６６を形成する。なお、絶縁膜６６を一体に形成する例を示しているが、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域にそれぞれ独立の膜を形成してもよい。また、絶縁膜６６は、将来、ゲート絶縁膜となる。
【００６９】
次に、図５に示すように、絶縁膜６６におけるメモリ素子領域に形成された部分に開口部を形成する。続いて、開口部から第２導電型ウェル１４内に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入し、第１導電型の第１の拡散層２６を形成する。なお、このような注入領域形成法に代えて、例えば周辺トランジスタの閾値（Ｖｔ）注入等と同時に絶縁膜６６を介して第１導電型不純物を注入してもよい。
【００７０】
次に、図６に示すように、メモリ素子領域にメモリ素子のゲート電極である被保護素子電極３２を形成し、第１の保護トランジスタ領域に第１のゲート電極１８Ａを形成し、第２の保護トランジスタ領域に第２のゲート電極１８Ｂを形成する。なお、この工程中の熱処理により第１の拡散層２６は注入直後よりもその分布領域が広がる。被保護素子電極３２は開口部において第１の拡散層２６と直接接するように形成すればよい。ただし、界面に厚さが４ｎｍ以下の絶縁膜が存在する構成としてもよい。これは、４ｎｍ以下であれば被保護素子電極３２と第１の拡散層２６とがほぼ金属結合するため、被保護素子電極３２と第１の拡散層２６との電気的な接続が十分に確保できるからである。また、４ｎｍ以下の絶縁膜が存在すれば基板からのＳｉ異常成長の可能性を低減できるため、加工の安定性が増すという効果が得られる。
【００７１】
また、被保護素子電極３２は上層と下層とからなる２層構造であってもよい。この場合にはまず、電極の下層を堆積し、続いて少なくとも開口部を含む領域をエッチングにより除去する。その後、開口部から第１導電型不純物を注入して第１の拡散層を形成し、さらに電極の上層を堆積する。これにより開口部において、電極の上層と第１の拡散層とが直接又は厚さが４ｎｍ以下の絶縁膜を介して接続される。
【００７２】
次に、図７に示すように、第２導電型ウェル１４における第１のゲート電極１８Ａの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入する。これにより、第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂとを第１のゲート電極１８Ａの両側方にそれぞれ形成する。この際に、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とが接するようにイオン注入を行う。また、第１導電型ウェル１３における第２のゲート電極１８Ｂの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入する。これにより第２のゲート電極１８Ｂの両側方にそれぞれ、第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂとを形成する。この際に、第３のソース・ドレイン拡散層２２Ａが第２導電型ウェル１４に延伸し、第２のソース・ドレイン拡散層２１Ｂと接するようにする。さらに、第１導電型ウェル１３には、第４のソース・ドレイン拡散層２２Ｂと接するように第１導電型不純物を注入して第２の拡散層２７を形成する。なお、不純物注入の順番は特に限定されない。また、同一の導電型の不純物注入を組み合わせて行ってもよい。
【００７３】
なお、被保護素子、第１の保護トランジスタ及び第２の保護トランジスタのそれぞれにおいて、ゲート電極にサイドウォールを形成したり、拡散層にエクステンション領域等を設けたりしてもよい。
【００７４】
また、第１のソース・ドレイン拡散層２１Ａ、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ、第４のソース・ドレイン拡散層２２Ｂ及び第２の拡散層２７の上部に金属シリサイド層を形成することが好ましい。金属シリサイド層がない場合には、第１導電型の第２のソース・ドレイン拡散層２１Ｂと第２導電型の第３のソース・ドレイン拡散層２２Ａとの接続及び第２導電型の第４のソース・ドレイン拡散層２２Ｂと第１導電型の第２の拡散層２７との接続は、逆バイアス時において高濃度不純物拡散層同士のＰＮ接合耐圧による低耐圧を利用する。しかし、金属シリサイド層を形成することにより、直接の金属接合となるため接続性が向上し、製造工程中のチャージアップ保護電圧範囲をより低電圧とすることができる。
【００７５】
以上のように、本実施形態の半導体装置は、従来技術においては被保護素子の保護効果が配線工程以降においてしか発揮できなかったのに対して、ＦＥＯＬプロセスから保護効果が発揮される。
【００７６】
また、従来技術においては、その構造上、製造工程完了後は被保護素子に負電圧を印加することができないのに対し、本実施形態の半導体装置は製造工程完了後に被保護素子に正負両極性の高電圧を印加できるという効果が得られる。
【００７７】
なお、本実施形態においては、被保護素子であるメモリ素子のゲート電極と、第１の保護トランジスタのソース・ドレイン拡散層とを、第１の拡散層を介して接続することによりＦＥＯＬプロセスから保護効果を発揮させている。しかし、メモリ素子のゲート電極と第１の保護トランジスタのソース・ドレイン拡散層とを従来技術と同様の配線工程を通じて接続する構造も有用である。この場合、被保護素子は配線工程以降に保護されることになるが、製造工程完了後においてメモリ素子駆動のために負極性の高電圧をメモリ素子に印加できるとともに、基板中の拡散層同士を直結する構造としない分、製造工程数及び製造難易度を低減できるという効果が得られる。
【００７８】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の一例であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面構成を示し、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面構成を示し、（ｄ）は（ａ）のVIIIｄ−VIII（ｄ）線における断面構成を示している。
【００７９】
本実施形態の半導体装置は、被保護素子であるメモリ素子と、第１の保護トランジスタ及び第２の保護トランジスタとを備えている。図８（ａ）〜（ｄ）に示すように、本実施形態の半導体装置は、第１導電型の半導体基板１１に第２導電型の深いウェル１５が形成されている。深いウェル１５の上部には、第１導電型ウェル１３と第２導電型ウェル１４とが形成されている。
【００８０】
第１導電型ウェル１３には、第１の保護トランジスタ４１が形成されている。第１の保護トランジスタ４１は、第１導電型ウェル１３の上に順次形成された第１のゲート絶縁膜１６Ａ及び第１のゲート電極１８Ａと、第１導電型ウェル１３における第１のゲート電極１８Ａの両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層５１Ａ及び第２のソース・ドレイン拡散層５１Ｂとを有している。
【００８１】
第１のソース・ドレイン拡散層５１Ａは第２導電型の第１の拡散層５６と接している。第１の拡散層５６の上には、開口部を有する絶縁膜３１を介在させて被保護素子のゲート電極である被保護素子電極３２が形成されている。被保護素子電極３２は、開口部において第１の拡散層５６と接している。
【００８２】
第１導電型ウェル１３における分離絶縁膜１２により分離された領域には、第１導電型の第２の拡散層５７が形成されている。
【００８３】
第２導電型ウェル１４には、第２の保護トランジスタ４２が形成されている。第２の保護トランジスタ４２は、第２導電型ウェル１４の上に順次形成された第２のゲート絶縁膜１６Ｂ及び第２のゲート電極１８Ｂと、第２導電型ウェル１４における第２のゲート電極１８Ｂの両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層５２Ａ及び第４のソース・ドレイン拡散層５２Ｂとを有している。第３のソース・ドレイン拡散層５２Ａは、第２の拡散層５７と接している。
【００８４】
半導体基板１１における深いウェル１５が形成された領域と分離絶縁膜１２により分離された領域には、第１導電型の第１の接続用拡散層５８Ａ及び第２の接続用拡散層５８Ｂが形成されている。第１の接続用拡散層５８Ａと第２のソース・ドレイン拡散層５１Ｂとは、接続用電極である第１の導電膜３５Ａにより電気的に接続され、第２の接続用拡散層５８Ｂと第４のソース・ドレイン拡散層５２Ｂとは、第２の導電膜３５Ｂにより電気的に接続されている。
【００８５】
なお、図８においては、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが接続され、共通の電極となっている例を示している。このようにすれば、それぞれを独立した電極とする場合に比べてアンテナ比が向上するため、製造工程中のチャージングを防止する際に、被保護素子電極３２に印加される電圧と同極性の電圧が、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂにより確実に印加される。このため、保護効果をより安定して得ることが可能となる。さらに図８においては、第１のゲート電極１８Ａ、第２のゲート電極１８Ｂが被保護素子電極３２と並行に延びるダミー電極３３と共通となっている。これにより、さらにアンテナ比を向上できる。
【００８６】
図９は、図８に示した半導体装置の等価回路を示している。図９に示すように、被保護素子であるメモリ素子のゲート電極に対して直列に第１の保護トランジスタ４１と第２の保護トランジスタとが接続されている。第１の保護トランジスタ４１は、図８に示した第１のゲート電極１８Ａと第１のソース・ドレイン拡散層５１Ａ及び第２のソース・ドレイン拡散層５１Ｂとにより形成される。第２の保護トランジスタ４２は、第２のゲート電極１８Ｂと第３のソース・ドレイン拡散層５２Ａ及び第４のソース・ドレイン拡散層５２Ｂとにより形成される。また、各拡散層とウェル及びウェルと半導体基板とによりＰＮ接合ダイオードが形成される。
【００８７】
次に、本実施形態における半導体装置の駆動方法について図８、図９及び表２を参照して説明する。なお、以下の説明においては、被保護素子電極を端子Ｖ１、第１のゲート電極を端子Ｖ２、第２導電型ウェルを端子Ｖ３、第２のゲート電極を端子Ｖ４とする。
【００８８】
【表２】
2009054909.tif 000004
【００８９】
配線工程前を含む製造工程中に正のチャージアップが発生した場合には、表２に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に正電圧が印加され、第１の保護トランジスタがオン状態になる。これにより、被保護素子電極３２、第１の拡散層５６、第１のソース・ドレイン拡散層５１Ａ、第２のソース・ドレイン拡散層５１Ｂ、第１の導電膜３５Ａ、第１の接続用拡散層５８Ａを通じてチャージは半導体基板１１へと抜ける。このため、被保護素子であるメモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【００９０】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層５６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の保護トランジスタは導通しているため第１のソース・ドレイン拡散層５１Ａと第２のソース・ドレイン拡散層５１Ｂとの間の電位差はほぼ０Ｖとなる。また、第２のソース・ドレイン拡散層５１Ｂと半導体基板１１との間はほぼ金属接合のため電位差はほぼ０Ｖである。従って、全体として製造工程中の正のチャージングを１Ｖ程度に抑制できることになる。
【００９１】
配線工程前を含む製造工程中に負のチャージアップが発生した場合には、表２に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に負電圧が印加され、第２の保護トランジスタがオン状態になる。これにより、被保護素子電極３２、第１の拡散層５６、第１導電型ウェル１３、第２の拡散層５７、第３のソース・ドレイン拡散層５２Ａ、第２の導電膜３５Ｂ、第２の接続用拡散層５８Ｂを通じてチャージは半導体基板１１へと抜ける。このため、メモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【００９２】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層５６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層５６と第１導電型ウェル１３との間はＰＮ接合が順バイアスであり電位差は０．７Ｖ程度となる。第２の保護トランジスタは導通しているため第３のソース・ドレイン拡散層５２Ａと第４のソース・ドレイン拡散層５２Ｂとの間の電位差は０Ｖとなる。第４のソース・ドレイン拡散層５２Ｂと半導体基板１１との間はほぼ金属接合のため電位差はほぼ０Ｖである。従って、全体として製造工程中の負のチャージングを１Ｖ程度に抑制できることになる。
【００９３】
なお、端子Ｖ１、端子Ｖ２及び端子Ｖ４のアンテナ比は、同程度又は端子Ｖ１に比べて端子Ｖ２及び端子Ｖ４のアンテナ比が大きくなるように設定しておくことが望ましい。これは、第１の保護トランジスタ及び第２の保護トランジスタがより少ないチャージで閾値電圧よりも高い電圧が印加され、導通状態になるようにするためである。
製造工程完了後のメモリ素子への電子注入時には、表２に示すように端子Ｖ１に例えば９Ｖを印加し、端子Ｖ２及び端子Ｖ３のそれぞれに例えば０Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子への電子注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＣＨＥ電流やＦＮ電流等の様々な電子注入動作を実現することができる。
【００９４】
製造工程完了後のメモリ素子の電流読み出しにおいては、表２に示すように端子Ｖ１に５Ｖ、端子Ｖ２及び端子Ｖ３のそれぞれに０Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子の電流読み出しを実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することにより読み出し特性を調整することができる。
【００９５】
製造工程完了後のメモリ素子からの電子の引き抜き時又は正孔の注入時には、表２に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに−６Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子からの電子引き抜き又は正孔注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＢＴＢＴ電流やＦＮ電流等の様々な電子引き抜き又は正孔注入動作を実現することができる。
【００９６】
以下に、第２の実施形態に係る半導体装置の製造方法の一例について図面を参照して説明する。図１０〜図１４はそれぞれ第２の実施形態の半導体装置の製造方法を工程順に示している。また、各図において（ａ）は図８（ａ）のVIIIｂ−VIIIｂ線における断面を示し、（ｂ）はVIIIｃ−VIIIｃ線における断面を示し、（ｃ）はVIIIｄ−VIIIｄ線における断面を示している。
【００９７】
まず、図１０に示すように、第１導電型の半導体基板１１の所定領域に分離絶縁膜１２、第１導電型ウェル１３、第２導電型ウェル１４及び第２導電型の深いウェル１５を形成し、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域を確定する。
【００９８】
次に、図１１に示すように、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域に、膜厚２ｎｍ〜３０ｎｍの絶縁膜６６を形成する。絶縁膜６６はメモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域で共通の膜でもよく、それぞれ独立の膜でもよい。
【００９９】
次に、図１２に示すように、メモリ素子領域の一部において絶縁膜６６を除去して開口部を形成する。続いて、この開口部から第１導電型ウェル１３内に例えば１×１０15／ｃｍ2の注入量で第２導電型の不純物を注入し、第１の拡散層５６を形成する。なお、このような注入領域形成法ではなく、例えば周辺トランジスタの閾値（Ｖｔ）注入等と同時に絶縁膜６６を介して第２導電型の不純物を注入してもよい。
【０１００】
その後、絶縁膜６６を選択的に除去し、例えば１×１０15／ｃｍ2の注入量で第１導電型の不純物を注入し、半導体基板１１における深いウェル１５が形成された領域の外側で且つ第１導電型ウェル１３と分離絶縁膜１２を挟んで隣接する領域に第１の接続用拡散層５８Ａを形成し、第２導電型ウェル１４と分離絶縁膜１２を挟んで隣接する領域に第２の接続用拡散層５８Ｂを形成する。また、第２導電型ウェル１４における第２の接続用拡散層５８Ｂと分離絶縁膜１２を挟んで対向する領域に第１導電型拡散層５９Ａを形成する。第１導電型拡散層５９Ａは、将来第４のソース・ドレイン拡散層と一体となる。また、例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入し、第１導電型ウェル１３における第１の接続用拡散層５８Ａと分離絶縁膜１２を挟んで対向する領域に第２導電型拡散層５９Ｂを形成する。第２導電型拡散層５９Ｂは、将来第２のソース・ドレイン拡散層５１Ｂと一体となる。
【０１０１】
次に、図１３に示すように、メモリ素子の形成領域にメモリ素子のゲート電極である被保護素子電極３２を形成し、第１の保護トランジスタの形成領域に第１のゲート電極１８Ａを形成し、第２の保護トランジスタ領域に第２のゲート電極１８Ｂをそれぞれ形成する。また、第２導電型拡散層５９Ｂと第１の接続用拡散層５８Ａとを分離絶縁膜１２を跨いで電気的に接続する第１の導電膜３５Ａと、第１導電型拡散層５９Ａと第２の接続用拡散層５８Ｂとを分離絶縁膜１２を跨いで電気的に接続する第２の導電膜３５Ｂとを形成する。なお、この工程中の熱処理により第１の拡散層５６は注入直後よりもその分布領域が広がる。被保護素子電極３２は開口部において第１の拡散層５６と直接接するように形成すればよい。ただし、界面に厚さが４ｎｍ以下の絶縁膜が存在する構成としてもよい。これは、４ｎｍ以下であれば被保護素子電極３２と第１の拡散層５６とがほぼ金属結合するため、被保護素子電極３２と第１の拡散層５６との電気的な接続が十分に確保できるからである。また、４ｎｍ以下の絶縁膜が存在すれば基板からのＳｉ異常成長の可能性を低減できるため、加工の安定性が増すという効果が得られる。
【０１０２】
また、被保護素子電極３２は上層と下層とからなる２層構造であってもよい。この場合、まず、電極の下層を堆積し、続いて少なくとも開口部を含む領域をエッチングにより除去する。その後、開口部から第１導電型不純物を注入して第１の拡散層を形成し、さらに電極の上層を堆積する。これにより開口部において、電極の上層と第１の拡散層とが直接又は厚さが４ｎｍ以下の絶縁膜を介して接続される。
【０１０３】
次に、図１４に示すように、第１導電型ウェル１３における第１のゲート電極１８Ａの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入する。これにより、第１のソース・ドレイン拡散層５１Ａと第２のソース・ドレイン拡散層５１Ｂとを第１のゲート電極１８Ａの両側方にそれぞれ形成する。この際に、第１のソース・ドレイン拡散層５１Ａと第１の拡散層５６とが接するようにイオン注入を行う。また、第２のソース・ドレイン拡散層５１Ｂと第２導電型拡散層５９Ｂとが接し、一体となるようにイオン注入を行う。これにより第２のソース・ドレイン拡散層５１Ｂは、第１の導電膜３５Ａ及び第１の接続用拡散層５８Ａを介して半導体基板１１と接続される。
【０１０４】
また、第２導電型ウェル１４における第２のゲート電極１８Ｂの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入する。これにより第２のゲート電極１８Ｂの両側方にそれぞれ、第３のソース・ドレイン拡散層５２Ａと第４のソース・ドレイン拡散層５２Ｂとを形成する。この際に、第４のソース・ドレイン拡散層５２Ｂが第１導電型拡散層５９Ａと接し、一体となるようにするようにする。これにより、第４のソース・ドレイン拡散層５２Ｂは、第２の導電膜３５Ｂ及び第２の接続用拡散層５８Ｂを介して半導体基板１１と接続される。
【０１０５】
さらに、第１導電型ウェル１３には、第２のソース・ドレイン拡散層５１Ｂと分離されるように第１導電型の不純物を注入して第２の拡散層５７を形成する。この際に第２の拡散層５７は第１導電型ウェル１３と第２導電型ウェル１４とに跨り、第２導電型ウェル内において第３のソース・ドレイン拡散層５２Ａと接するように形成する。なお、不純物注入の順番は特に限定されない。また、同一の導電型の不純物注入を組み合わせて行ってもよい。
【０１０６】
なお、第２のソース・ドレイン拡散層５１Ｂと半導体基板１１とを、分離絶縁膜１２により分離するのではなく、第１導電型の拡散層を用いた拡散層分離方式としてもよい。この場合には、分離絶縁膜１２の上に形成した第１の導電膜３５Ａにより第２のソース・ドレイン拡散層５１Ｂと半導体基板とを接続するのではなく、半導体基板１１上に形成した金属シリサイドシャント構造によって接続すればよい。この場合は、第１の接続用拡散層５８Ａ及び第２導電型拡散層５９Ｂは、先に述べたような製造工程において形成する必要はなく、且つ注入量は１×１０14／ｃｍ2程度でよい。
【０１０７】
また、第４のソース・ドレイン拡散層５２Ｂと半導体基板１１についても同様に、拡散層分離方式とし、半導体基板１１上に形成した金属シリサイドシャント構造によって接続してもよい。
【０１０８】
なお、被保護素子、第１の保護トランジスタ及び第２の保護トランジスタのそれぞれにおいて、ゲート電極にサイドウォールを形成したり、拡散層にエクステンション領域等を設けたりしてもよい。
【０１０９】
また、第１のソース・ドレイン拡散層５１Ａ、第２のソース・ドレイン拡散層５１Ｂ、第３のソース・ドレイン拡散層５２Ａ、第４のソース・ドレイン拡散層５２Ｂ及び第２の拡散層５７の上部に金属シリサイド層を形成してもよい。このようにすれば、各保護トランジスタの駆動力が増加し、工程中におけるチャージアップ時に電荷を逃がす効果が向上する。
【０１１０】
以上のように、本実施形態の半導体装置は、従来技術においては被保護素子の保護効果が配線工程以降においてしか発揮できなかったのに対して、ＦＥＯＬプロセスから保護効果が発揮される。
【０１１１】
また、従来技術においては、その構造上、製造工程完了後は被保護素子に負電圧を印加することができないのに対し、本実施形態の半導体装置は製造工程完了後に被保護素子に正負両極性の高電圧を印加できるという効果が得られる。
【０１１２】
なお、本実施形態においては、被保護素子であるメモリ素子のゲート電極と、第１の保護トランジスタのソース・ドレイン拡散層とを、第１の拡散層を介して接続することによりＦＥＯＬプロセスから保護効果を発揮させている。しかし、メモリ素子のゲート電極と第１の保護トランジスタのソース・ドレイン拡散層とを従来技術と同様の配線工程を通じて接続する構造も有用である。この場合、被保護素子は配線工程以降に保護されることになるが、製造工程完了後においてメモリ素子駆動のために負極性の高電圧をメモリ素子に印加できるとともに、基板中の拡散層同士を直結する構造としない分、製造工程数及び製造難易度を低減できるという効果が得られる。
【０１１３】
また、第２の実施形態の半導体装置は第１の実施形態と比べて保護構造の形成に要するレイアウト面積が大きくなるが、第２導電型の不純物拡散層の形成が容易である。具体的には、被保護素子であるメモリ素子が上下２層の積層電極を用いた不揮発性メモリである場合に、下層をマスクにしたメモリ素子のソース・ドレイン部注入と第２型導電型の不純物拡散層の注入とを兼ねることができる。
【０１１４】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１５（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の一例であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のXVｂ−XVｂ線における断面構成を示し、（ｃ）は（ａ）のXVｃ−XVｃ線における断面構成を示し、（ｄ）は（ａ）のXVｄ−XV（ｄ）線における断面構成を示している。
【０１１５】
本実施形態の半導体装置は、第１導電型ウェル１３に形成された第１の保護トランジスタ及び第２の保護トランジスタと、第２導電型ウェル１４に形成された第２の保護トランジスタとを備えている。図１５（ａ）〜（ｄ）に示すように、本実施形態の半導体装置は、第１導電型の半導体基板１１、第２導電型の深いウェル１５が形成されている。深いウェル１５の上部には、第１導電型ウェル１３と第２導電型ウェル１４とが形成されている。
【０１１６】
第１導電型ウェル１３には第１の保護トランジスタ４１及び第２の保護トランジスタ４２が形成されている。第１の保護トランジスタ４１は、第１導電型ウェル１３の上に順次形成された第１のゲート絶縁膜１６Ａ及び第１のゲート電極１８Ａと、第１導電型ウェル１３における第１のゲート電極１８Ａの両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層５１Ａ及び共通拡散層５１Ｃとを有している。第２の保護トランジスタ４２は、第１導電型ウェル１３の上に順次形成された第２のゲート絶縁膜１６Ｂ及び第２のゲート電極１８Ｂと、第１導電型ウェル１３における第２のゲート電極１８Ｂの両側方にそれぞれ形成された第２導電型の共通拡散層５１Ｃと第２のソース・ドレイン拡散層５１Ｂとを有している。第１の保護トランジスタ４１と第２の保護トランジスタ４２は、共通拡散層５１Ｃを共有している。
【０１１７】
第１のソース・ドレイン拡散層５１Ａは第２導電型の第１の拡散層５６と接している。第１の拡散層５６の上には、開口部を有する絶縁膜３１を介在させて被保護素子のゲート電極である被保護素子電極３２が形成されている。被保護素子電極３２は、開口部において第１の拡散層５６と接している。
【０１１８】
第１導電型ウェル１３における分離絶縁膜１２により分離された領域には、第１導電型の第２の拡散層５７が形成されている。
【０１１９】
第２導電型ウェル１４の上には、第３のゲート絶縁膜１６Ｃを介在させて第３のゲート電極１８Ｃが形成されている。第２導電型ウェル１４における第３のゲート電極１８Ｃの両側方にはそれぞれ第１導電型の第３のソース・ドレイン拡散層５２Ａ及び第４のソース・ドレイン拡散層５２Ｂが形成されている。第３のソース・ドレイン拡散層５２Ａは、第２の拡散層５７と接している。
【０１２０】
半導体基板１１における深いウェル１５が形成された領域と分離絶縁膜１２により分離された領域には、第１導電型の第１の接続用拡散層５８Ａ及び第２の接続用拡散層５８Ｂが形成されている。第１の接続用拡散層５８Ａと第２のソース・ドレイン拡散層５１Ｂとは、接続用電極である第１の導電膜３５Ａにより電気的に接続され、第２の接続用拡散層５８Ｂと第４のソース・ドレイン拡散層５２Ｂとは、第２の導電膜３５Ｂにより電気的に接続されている。
【０１２１】
なお、図１５においては、第１のゲート電極１８Ａ、第２のゲート電極１８Ｂ及び第３のゲート電極１８Ｃが接続され、共通の電極となっている例を示している。このようにすれば、それぞれを独立した電極とする場合に比べてアンテナ比が向上するため、製造工程中のチャージングを防止する際に、被保護素子電極３２に印加される電圧と同極性の電圧が、第１のゲート電極１８Ａ、第２のゲート電極１８Ｂ及び第３のゲート電極１８Ｃにより確実に印加されることになる。このため、保護効果をより安定して得ることが可能となる。さらに図１５においては、第１のゲート電極１８Ａ、第２のゲート電極１８Ｂ及び第３のゲート電極１８Ｃが被保護素子電極３２と並行に延びるダミー電極３３と共通となっている。このようにすれば、さらにアンテナ比の向上を得ることができる。
【０１２２】
図１６は、図１５に示した半導体装置の等価回路を示している。図１６に示すように、被保護素子であるメモリ素子のゲート電極に対して直列に第１の保護トランジスタ４１、第２の保護トランジスタ４２及び第３の保護トランジスタ４３が接続されている。第１の保護トランジスタ４１は、図１５に示した第１のゲート電極１８Ａと第１のソース・ドレイン拡散層５１Ａ及び共通拡散層５１Ｃとにより形成される。第２の保護トランジスタ４２は、第２のゲート電極１８Ｂと第２のソース・ドレイン拡散層５１Ｂ及び共通拡散層５１Ｃとにより形成される。第３の保護トランジスタ４３は、第３のゲート電極１８Ｃと第３のソース・ドレイン拡散層５２Ａ及び第４のソース・ドレイン拡散層５２Ｂとにより形成される。また、各拡散層とウェル及びウェルと半導体基板とによりＰＮ接合ダイオードが形成される。
【０１２３】
次に、本実施形態における半導体装置の駆動方法について図１５、図１６及び表３を参照して説明する。なお、以下の説明においては、被保護素子電極を端子Ｖ１、第１のゲート電極を端子Ｖ２、第２導電型ウェルを端子Ｖ３、第２のゲート電極を端子Ｖ４、第３のゲート電極を端子Ｖ５とする。
【０１２４】
【表３】
2009054909.tif 000005
【０１２５】
配線工程前を含む製造工程中に正のチャージアップが発生した場合には、表３に示すように端子Ｖ１、端子Ｖ２、端子Ｖ４及び端子Ｖ５に正電圧が印加され、第１の保護トランジスタ及び第２の保護トランジスタがオン状態になる。これにより、被保護素子電極３２、第１の拡散層５６、第１のソース・ドレイン拡散層５１Ａ、共通拡散層５１Ｃ、第２のソース・ドレイン拡散層５１Ｂ、第１の導電膜３５Ａ、第１の接続用拡散層５８Ａを通じてチャージは半導体基板１１へと抜ける。従って、メモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【０１２６】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層５６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の保護トランジスタ及び第２の保護トランジスタは導通しているため第１のソース・ドレイン拡散層５１Ａと第２のソース・ドレイン拡散層５１Ｂとの間の電位差はほぼ０Ｖとなる。また、第２のソース・ドレイン拡散層５１Ｂと半導体基板１１との間はほぼ金属接合のため電位差はほぼ０Ｖである。従って、全体として製造工程中の正のチャージングを１Ｖ程度に抑制できることになる。
【０１２７】
配線工程前を含む製造工程中に負のチャージアップが発生した場合には、表３に示すように端子Ｖ１、端子Ｖ２、端子Ｖ４、端子Ｖ５に負電圧が印加され、第３の保護トランジスタがオン状態になる。これにより、被保護素子電極３２、第１の拡散層５６、第１導電型ウェル１３、第２の拡散層５７、第３のソース・ドレイン拡散層５２Ａ、第２の導電膜３５Ｂ、第２の接続用拡散層５８Ｂを通じてチャージは半導体基板１１へと抜ける。従って、メモリ素子への電荷注入及びメモリ素子からの電荷引き抜きを抑制することができる。
【０１２８】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層５６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層５６と第１導電型ウェル１３との間はＰＮ接合が順バイアスであり電位差は０．７Ｖ程度となる。第２の保護トランジスタは導通しているため第３のソース・ドレイン拡散層５２Ａと第４のソース・ドレイン拡散層５２Ｂとの間の電位差は０Ｖとなる。第４のソース・ドレイン拡散層５２Ｂと半導体基板１１との間はほぼ金属接合のため電位差はほぼ０Ｖである。従って、全体として製造工程中の負のチャージングを１Ｖ程度に抑制できることになる。
【０１２９】
なお、端子Ｖ１、端子Ｖ２、端子Ｖ４及び端子Ｖ５のアンテナ比は、同程度又は端子Ｖ１に比べて端子Ｖ２、端子Ｖ４及び端子Ｖ５のアンテナ比が大きくなるように設定しておくことが望ましい。これは、第１の保護トランジスタ、第２の保護トランジスタ及び第３の保護トランジスタがより少ないチャージで閾値電圧よりも高い電圧が印加され、導通状態になるようにするためである。
【０１３０】
製造工程完了後のメモリ素子への電子注入時には、表３に示すように端子Ｖ１に例えば９Ｖを印加し、端子Ｖ２及び端子Ｖ３のそれぞれに例えば０Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子への電子注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＣＨＥ電流やＦＮ電流等の様々な電子注入動作を実現することができる。
【０１３１】
製造工程完了後のメモリ素子の電流読み出しにおいては、表３に示すように端子Ｖ１に５Ｖ、端子Ｖ２及び端子Ｖ３のそれぞれに０Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子の電流読み出しを実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することにより読み出し特性を調整することができる。
【０１３２】
製造工程完了後のメモリ素子からの電子の引き抜き時又は正孔の注入時には、表３に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに−６Ｖを印加することにより、保護素子を動作させることなくメモリ素子に所望の電圧を印加することができる。これにより、メモリ素子からの電子引き抜き又は正孔注入を実現することができる。なお、このとき同時にメモリ素子のビット線及びメモリ素子のウェルに電圧を印加することによりＢＴＢＴ電流やＦＮ電流等の様々な電子引き抜き又は正孔注入動作を実現することができる。
【０１３３】
以下に、第３の実施形態に係る半導体装置の製造方法の一例について図面を参照して説明する。図１７〜図２１はそれぞれ第３の実施形態の半導体装置の製造方法を工程順に示している。また、各図において（ａ）は図１５（ａ）のXVｂ−XVｂ線における断面を示し、（ｂ）はXVｃ−XVｃ線における断面を示し、（ｃ）はXVｄ−XVｄ線における断面を示している。
【０１３４】
まず、図１７に示すように、第１導電型の半導体基板１１の所定領域に分離絶縁膜１２、第１導電型ウェル１３、第２導電型ウェル１４及び第２導電型の深いウェル１５を形成し、メモリ素子領域、第１の保護トランジスタ領域、第２の保護トランジスタ領域及び第３の保護トランジスタ領域を確定する。
【０１３５】
次に、図１８に示すように、メモリ素子領域、第１の保護トランジスタ領域、第２の保護トランジスタ領域及び第３の保護トランジスタ領域に、膜厚２ｎｍ〜３０ｎｍの絶縁膜６６を形成する。絶縁膜６６はメモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域で共通の膜でもよく、それぞれ独立の膜でもよい。
【０１３６】
次に、図１９に示すように、メモリ素子領域の一部において絶縁膜６６を除去して開口部を形成する。続いて、この開口部から第１導電型ウェル１３内に例えば１×１０15／ｃｍ2の注入量で第２導電型の不純物を注入し、第１の拡散層５６を形成する。なお、このような注入領域形成法ではなく、例えば周辺トランジスタの閾値（Ｖｔ）注入等と同時に絶縁膜６６を介して第２導電型の不純物を注入してもよい。
【０１３７】
その後、絶縁膜６６を選択的に除去し、例えば１×１０15／ｃｍ2の注入量で第１導電型の不純物を注入し、半導体基板１１における深いウェル１５が形成された領域の外側で且つ第１導電型ウェル１３と隣接する領域に第１の接続用拡散層５８Ａを形成し、第２導電型ウェル１４と隣接する領域に第２の接続用拡散層５８Ｂを形成する。また、第２導電型ウェル１４における第２の接続用拡散層５８Ｂと分離絶縁膜１２を挟んで対向する領域に第１導電型拡散層５９Ａを形成する。第１導電型拡散層５９Ａは、将来第４のソース・ドレイン拡散層と一体となる。また、例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入し、第１導電型ウェル１３における第１の接続用拡散層５８Ａと分離絶縁膜１２を挟んで対向する領域に第２導電型拡散層５９Ｂを形成する。第２導電型拡散層５９Ｂは、将来第２のソース・ドレイン拡散層５１Ｂと一体となる。
【０１３８】
次に、図２０に示すように、メモリ素子の形成領域にメモリ素子のゲート電極である被保護素子電極３２を形成し、第１の保護トランジスタの形成領域に第１のゲート電極１８Ａを形成し、第２の保護トランジスタ領域に第２のゲート電極１８Ｂを形成し、第３の保護トランジスタ領域に第３のゲート電極１８Ｃを形成する。また、第２導電型拡散層５９Ｂと第１の接続用拡散層５８Ａとを分離絶縁膜１２を跨いで電気的に接続する第１の導電膜３５Ａと、第１導電型拡散層５９Ａと第２の接続用拡散層５８Ｂとを分離絶縁膜１２を跨いで電気的に接続する第２の導電膜３５Ｂとを形成する。なお、この工程中の熱処理により第１の拡散層５６は注入直後よりもその分布領域が広がる。被保護素子電極３２は開口部において第１の拡散層５６と直接接するように形成すればよい。ただし、界面に厚さが４ｎｍ以下の絶縁膜が存在する構成としてもよい。これは、４ｎｍ以下であれば被保護素子電極３２と第１の拡散層５６とがほぼ金属結合するため、被保護素子電極３２と第１の拡散層５６との電気的な接続が十分に確保できるからである。また、４ｎｍ以下の絶縁膜が存在すれば基板からのＳｉ異常成長の可能性を低減できるため、加工の安定性が増すという効果が得られる。
【０１３９】
また、被保護素子電極３２は上層と下層とからなる２層構造であってもよい。この場合、まず、電極の下層を堆積し、続いて少なくとも開口部を含む領域をエッチングにより除去する。その後、開口部から第１導電型不純物を注入して第１の拡散層を形成し、さらに電極の上層を堆積する。これにより開口部において、電極の上層と第１の拡散層とが直接又は厚さが４ｎｍ以下の絶縁膜を介して接続される。
【０１４０】
次に、図２１に示すように、第１導電型ウェル１３における第１のゲート電極１８Ａの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入する。これにより、第１のソース・ドレイン拡散層５１Ａと第２のソース・ドレイン拡散層５１Ｂと共通拡散層５１Ｃとそれぞれ形成する。この際に、第１のソース・ドレイン拡散層５１Ａと第１の拡散層５６とが接するようにイオン注入を行う。また、第２のソース・ドレイン拡散層５１Ｂと第２導電型拡散層５９Ｂとが接し、一体となるようにイオン注入を行う。これにより第２のソース・ドレイン拡散層５１Ｂは、第１の導電膜３５Ａ及び第１の接続用拡散層５８Ａを介して半導体基板１１と接続される。
【０１４１】
また、第２導電型ウェル１４における第２のゲート電極１８Ｂの両側方の領域に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入する。これにより第２のゲート電極１８Ｂの両側方にそれぞれ、第３のソース・ドレイン拡散層５２Ａと第４のソース・ドレイン拡散層５２Ｂとを形成する。この際に、第４のソース・ドレイン拡散層５２Ｂが第１導電型拡散層５９Ａと接し、一体となるようにするようにする。これにより、第４のソース・ドレイン拡散層５２Ｂは、第２の導電膜３５Ｂ及び第２の接続用拡散層５８Ｂを介して半導体基板１１と接続される。
【０１４２】
さらに、第１導電型ウェル１３には、第２のソース・ドレイン拡散層５１Ｂと分離されるように第１導電型の不純物を注入して第２の拡散層５７を形成する。この際に第２の拡散層５７は第１導電型ウェル１３と第２導電型ウェル１４とに跨り、第２導電型ウェル内において第３のソース・ドレイン拡散層５２Ａと接するように形成する。なお、不純物注入の順番は特に限定されない。また、同一の導電型の不純物注入を組み合わせて行ってもよい。
【０１４３】
なお、第２のソース・ドレイン拡散層５１Ｂと半導体基板１１とを、分離絶縁膜１２により分離するのではなく、第１導電型の拡散層を用いた拡散層分離方式としてもよい。この場合には、分離絶縁膜１２の上に形成した第１の導電膜３５Ａにより第２のソース・ドレイン拡散層５１Ｂと半導体基板とを接続するのではなく、半導体基板１１上に形成した金属シリサイドシャント構造によって接続すればよい。この場合は、第１の接続用拡散層５８Ａ及び第２導電型拡散層５９Ｂは、先に述べたような製造工程において形成する必要はなく、且つ注入量は１×１０14／ｃｍ2程度でよい。
【０１４４】
また、第４のソース・ドレイン拡散層５２Ｂと半導体基板１１についても同様に、拡散層分離方式とし、半導体基板１１上に形成した金属シリサイドシャント構造によって接続してもよい。
【０１４５】
なお、被保護素子、第１の保護トランジスタ、第２の保護トランジスタ及び第３の保護トランジスタのそれぞれにおいて、ゲート電極にサイドウォールを形成したり、拡散層にエクステンション領域等を設けたりしてもよい。
【０１４６】
また、第１のソース・ドレイン拡散層５１Ａ、第２のソース・ドレイン拡散層５１Ｂ、共通拡散層５１Ｃ、第３のソース・ドレイン拡散層５２Ａ、第４のソース・ドレイン拡散層５２Ｂ及び第２の拡散層５７の上部に金属シリサイド層を形成してもよい。このようにすれば、各保護トランジスタの駆動力が増加し、工程中におけるチャージアップ時に電荷を逃がす効果が向上する。
【０１４７】
以上のように、本実施形態の半導体装置は、従来技術においては被保護素子の保護効果が配線工程以降においてしか発揮できなかったのに対して、ＦＥＯＬプロセスから保護効果が発揮される。
【０１４８】
また、従来技術においては、その構造上、製造工程完了後は被保護素子に負電圧を印加することができないのに対し、本実施形態の半導体装置は製造工程完了後に被保護素子に正負両極性の高電圧を印加できるという効果が得られる。
【０１４９】
なお、本実施形態においては、被保護素子であるメモリ素子のゲート電極と、第１の保護トランジスタのソース・ドレイン拡散層とを、第１の拡散層を介して接続することによりＦＥＯＬプロセスから保護効果を発揮させている。しかし、メモリ素子のゲート電極と第１の保護トランジスタのソース・ドレイン拡散層とを従来技術と同様の配線工程を通じて接続する構造も有用である。この場合、被保護素子は配線工程以降に保護されることになるが、製造工程完了後においてメモリ素子駆動のために負極性の高電圧をメモリ素子に印加できるとともに、基板中の拡散層同士を直結する構造としない分、製造工程数及び製造難易度を低減できるという効果が得られる。
【０１５０】
また、第３の実施形態の半導体装置は第１の実施形態と比べて保護構造の形成に要するレイアウト面積が大きくなるが、第２導電型の不純物拡散層の形成が容易である。具体的には、被保護素子であるメモリ素子が上下２層の積層電極を用いた不揮発性メモリである場合に、下層をマスクにしたメモリ素子のソース・ドレイン部注入と第２型導電型の不純物拡散層の注入とを兼ねることができる。
【０１５１】
また、本実施形態の半導体装置は、保護トランジスタが３個必要であるが、第２のソース・ドレイン拡散層と半導体基板との接続部及び第４のソース・ドレイン拡散層と半導体基板との接続部を同一の側（ダミー電極側）に形成することができる。このため、レイアウト面積を低減できるという効果がある。
【０１５２】
各実施形態おいて、第１導電型をｎ型、第２導電型をｐ型としているが、逆の構成でも同様の効果が得られる。
【産業上の利用可能性】
【０１５３】
本発明に係る半導体装置、その製造方法及び駆動方法は、ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能にする半導体装置を実現でき、特に局所電荷蓄積型不揮発性メモリ等の半導体装置、その製造方法及び駆動方法として有用である。
【図面の簡単な説明】
【０１５４】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面図であり、（ｄ）は（ａ）のVIIIｄ−VIIIｄ線における断面図である。
【図９】本発明の第２の実施形態に係る半導体装置を示す回路図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ａ）のXVｃ−XVｃ線における断面図であり、（ｄ）は（ａ）のXVｄ−XVｄ線における断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置を示す回路図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】従来例に係る半導体装置を示す回路図である。
【符号の説明】
【０１５５】
１１      半導体基板
１２      分離絶縁膜
１３      第１導電型ウェル
１４      第２導電型ウェル
１５      深いウェル
１６Ａ    第１のゲート絶縁膜
１６Ｂ    第２のゲート絶縁膜
１６Ｃ    第３のゲート絶縁膜
１８Ａ    第１のゲート電極
１８Ｂ    第２のゲート電極
１８Ｃ    第３のゲート電極
２１Ａ    第１のソース・ドレイン拡散層
２１Ｂ    第２のソース・ドレイン拡散層
２２Ａ    第３のソース・ドレイン拡散層
２２Ｂ    第４のソース・ドレイン拡散層
２６      第１の拡散層
２７      第２の拡散層
３１      絶縁膜
３２      被保護素子電極
３３      ダミー電極
３５Ａ    第１の導電膜
３５Ｂ    第２の導電膜
４１      第１の保護トランジスタ
４２      第２の保護トランジスタ
４３      第３の保護トランジスタ
５１Ａ    第１のソース・ドレイン拡散層
５１Ｂ    第２のソース・ドレイン拡散層
５１Ｃ    共通拡散層
５２Ａ    第３のソース・ドレイン拡散層
５２Ｂ    第４のソース・ドレイン拡散層
５６      第１の拡散層
５７      第２の拡散層
５８Ａ    第１の接続用拡散層
５８Ｂ    第２の接続用拡散層
５９Ａ    第１導電型拡散層
５９Ｂ    第２導電型拡散層
６６      絶縁膜
【図１】
2009054909.tif 000006
【図２】
2009054909.tif 000007
【図３】
2009054909.tif 000008
【図４】
2009054909.tif 000009
【図５】
2009054909.tif 000010
【図６】
2009054909.tif 000011
【図７】
2009054909.tif 000012
【図８】
2009054909.tif 000013
【図９】
2009054909.tif 000014
【図１０】
2009054909.tif 000015
【図１１】
2009054909.tif 000016
【図１２】
2009054909.tif 000017
【図１３】
2009054909.tif 000018
【図１４】
2009054909.tif 000019
【図１５】
2009054909.tif 000020
【図１６】
2009054909.tif 000021
【図１７】
2009054909.tif 000022
【図１８】
2009054909.tif 000023
【図１９】
2009054909.tif 000024
【図２０】
2009054909.tif 000025
【図２１】
2009054909.tif 000026
【図２２】
2009054909.tif 000027