(57)【要約】【課題】第２半導体層の剥離防止と、第２半導体層の面積増大とを両立できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】ＳＢＳＩ法において、ＳｉＧｅ層を除去するための溝を形成する際に、ＳＯＩ層５を第１領域５ａ、第２領域５ｂ及び第３領域５ｃを有する形状に形成する。ここで、第１領域５ａは、平面視でＹ方向から支持体穴ｈにより挟まれる領域である。また、第２領域５ｂは、平面視でＹ方向から支持体穴ｈにより挟まれると共に、Ｘ方向に沿って第１領域５ａと並んで配置される領域である。第３領域５ｃは、平面視で溝Ｈに隣接した状態で、第１領域５ａと第２領域５ｂとを連結する領域である。このような方法によれば、溝Ｈの配置間隔を広げなくても、第２半導体層を平面視で延ばすことができる。【選択図】図１３
2009218412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝に支持体を形成する工程と、
前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記第２溝を形成する工程では、前記第２半導体層を平面視で第１領域、第２領域及び第３領域を有する形状に形成し、
前記第１領域は、平面視で一の方向から前記第１溝により挟まれる領域であり、
前記第２領域は、平面視で前記一の方向から前記第１溝により挟まれると共に、前記一の方向と交差する他の方向に沿って前記第１領域と並んで配置される領域であり、
前記第３領域は、平面視で前記第２溝に隣接した状態で前記第１領域と前記第２領域とを連結する領域である、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３領域は、平面視で前記第２溝により前記一の方向から挟まれる領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１領域、前記第２領域及び前記第３領域の平面視による形状はそれぞれ矩形であり、
前記第１領域の前記一の方向に沿った長さをＬ１とし、
前記第２領域の前記一の方向に沿った長さをＬ２とし、
前記第３領域の前記一の方向に沿った長さをＬ３としたとき、
Ｌ１＞Ｌ３、且つ、Ｌ２＞Ｌ３、を満たすことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２溝を形成する工程では、前記第２半導体層を平面視で、
前記第１領域と前記第２領域とが前記他の方向に沿って交互に配置されると共に、前記第３領域が前記第１領域と前記第２領域との間に配置された形状、に形成することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２溝を形成する工程では、前記第２半導体層を平面視で、
前記第３領域が前記他の方向に向かって左右に振れるように配置されている形状、に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記第２半導体層に不純物を導入してソース又はドレインを形成する工程と、をさらに含み、
前記ゲート電極を形成する工程では、前記第１領域上から前記第３領域上を通って前記第２領域上に至るように前記ゲート電極を形成し、
前記ソース又はドレインを形成する工程では、前記ゲート電極の長手方向の一端の側にソース又はドレインの一方を形成すると共に、前記長手方向の他端の側にソース又はドレインの他方を形成することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板上に形成された第１半導体層と、
前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、
前記第２半導体層を平面視で囲むように前記半導体基板上に形成された素子分離膜と、を備え、
前記素子分離膜は第１絶縁膜と第２絶縁膜とを有し、
前記第２半導体層は、平面視で、
前記第１絶縁膜により一の方向から挟まれる第１領域と、
前記第１絶縁膜により前記一の方向から挟まれると共に、前記一の方向と交差する他の方向で前記第１領域と離間して向かい合う第２領域と、
前記一の方向で前記第２絶縁膜に隣接すると共に、前記他の方向で前記第１領域と前記第２領域とを連結する第３領域と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示された方法がある。特許文献１に開示された方法はＳＢＳＩ法と呼ばれ、バルクのＳｉ基板上に部分的にＳＯＩ構造を形成する方法である。
ＳＢＳＩ法では、Ｓｉ基板上にＳｉＧｅ層とＳｉ層とを順次成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。この際、Ｓｉ層はＳｉ基板上に形成された絶縁性の支持体によりその側面等が支持される。次に、空洞部の内部に面するＳｉ基板の上面及びＳｉ層の下面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。そして、Ｓｉ基板上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉＯ2等を成膜し、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）で平坦化し、さらに、希フッ酸（ＨＦ）溶液等でエッチングすることで、ＢＯＸ層上のＳｉ層（以下、ＳＯＩ層ともいう。）表面を露出させる。これにより、ＢＯＸ層とＳＯＩ層とからなるＳＯＩ構造がＳｉ基板上に完成する。
【０００３】
図１６（ａ）に示すように、ＳＯＩ層１０５は、ＢＯＸ層１２３と絶縁性の支持体１０７等によりＳｉ基板１０１から完全に素子分離されている。このようにＳＯＩ構造が完成した後は、例えば、ＳＯＩ層１０５にゲート絶縁膜１４１を形成し、ゲート絶縁膜１４１上にゲート電極１４３を形成する。そして、ゲート電極１４３の両側のＳＯＩ層１０５に不純物をイオン注入し熱処理を施して、ソース又はドレイン（以下、Ｓ／Ｄ層ともいう。）１４５を形成する。これにより、ＭＯＳトランジスタが完成する。
【特許文献１】特開２００５−３５４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図１６（ａ）に示したＭＯＳトランジスタにおいてチャネル長を大きくする場合は、例えば図１６（ｂ）に示すように、支持体１０７間の距離を広げてＳＯＩ層１０５の面積を大きく確保する必要がある。しかしながら、支持体１０７は、空洞部の形成からＢＯＸ層１２３の形成に至るまでの間、ＳＯＩ層１０５を支える部材として機能する。このため、支持体１０７間の距離を広げすぎると、ＢＯＸ層１２３等を形成する際にＳＯＩ層１０５を支えることができなくなって、ＳＯＩ層１０５が剥離してしまうおそれがあった。
そこで、本発明はこのような事情に鑑みてなされたものであって、ＳＯＩ層の剥離防止と、ＳＯＩ層の面積増大とを両立できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〜３〕  発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝に支持体を形成する工程と、前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記第２溝を形成する工程では、前記第２半導体層を平面視で第１領域、第２領域及び第３領域を有する形状に形成し、前記第１領域は、平面視で一の方向から前記第１溝により挟まれる領域であり、前記第２領域は、平面視で前記一の方向から前記第１溝により挟まれると共に、前記一の方向と交差する他の方向に沿って前記第１領域と並んで配置される領域であり、前記第３領域は、平面視で前記第２溝に隣接した状態で前記第１領域と前記第２領域とを連結する領域である、ことを特徴とするものである。
【０００６】
ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。ＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「支持体」と「絶縁膜」は例えばシリコン酸化（ＳｉＯ2）膜又はシリコン窒化（Ｓｉ3Ｎ4）膜などの絶縁膜からなる。
【０００７】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第３領域は、平面視で前記第２溝により前記一の方向から挟まれる領域であることを特徴とするものである。
発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１領域、前記第２領域及び前記第３領域の平面視による形状はそれぞれ矩形であり、前記第１領域の前記一の方向に沿った長さをＬ１とし、前記第２領域の前記一の方向に沿った長さをＬ２とし、前記第３領域の前記一の方向に沿った長さをＬ３としたとき、Ｌ１＞Ｌ３、且つ、Ｌ２＞Ｌ３、を満たすことを特徴とするものである。
【０００８】
発明１〜３の半導体装置の製造方法によれば、支持体により支えられる第１領域と第２領域とを第３領域で連結することにより、第２半導体層を平面視で延ばすことができる。このため、第１溝の配置間隔を広げる必要がなくなり、第２半導体層の剥離防止と、第２半導体層の面積増大とを両立させることができる。
また特に、発明２、３の半導体装置の製造方法によれば、第２溝を介して第３領域下へのフッ硝酸溶液の導入が容易である。このため、第１半導体層のエッチング残りの防止や、第１半導体層のエッチング処理時間の短縮等に寄与することができる。
【０００９】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記第２溝を形成する工程では、前記第２半導体層を平面視で、前記第１領域と前記第２領域とが前記他の方向に沿って交互に配置されると共に、前記第３領域が前記第１領域と前記第２領域との間に配置された形状、に形成することを特徴とするものである。このような方法によれば、第１〜第３領域の配置数に比例して第２半導体層をさらに延ばすことができる。
【００１０】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記第２溝を形成する工程では、前記第２半導体層を平面視で、前記第３領域が前記他の方向に向かって左右に振れるように配置されている形状、に形成することを特徴とするものである。ここで、「左右に振れながら配置される」とは、即ち、千鳥足状に配置される、ということである。
このような方法によれば、第２半導体層は平面視でいわゆる蛇行形状に形成される。このため、限られた素子面積の中で第２半導体層を効率良く延ばすことができる。
【００１１】
〔発明６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに前記第２半導体層に不純物を導入してソース又はドレインを形成する工程と、をさらに含み、前記ゲート電極を形成する工程では、前記第１領域上から前記第３領域上を通って前記第２領域上に至るように前記ゲート電極を形成し、前記ソース又はドレインを形成する工程では、前記ゲート電極の長手方向の一端の側にソース又はドレインの一方を形成すると共に、前記長手方向の他端の側にソース又はドレインの他方を形成することを特徴とするものである。
このような方法によれば、いわゆるＳＢＳＩ法により形成されたＳＯＩ構造に、チャネル長の大きなＭＯＳトランジスタを形成することができる。
【００１２】
〔発明７〕  発明７の半導体装置は、半導体基板と、前記半導体基板上に形成された第１半導体層と、前記第１半導体層上に第１絶縁膜を介して形成された第２半導体層と、前記第２半導体層を平面視で囲むように前記半導体基板上に形成された素子分離膜と、を備え、前記素子分離膜は第１絶縁膜と第２絶縁膜とを有し、前記第２半導体層は、平面視で、前記第１絶縁膜により一の方向から挟まれる第１領域と、前記第１絶縁膜により前記一の方向から挟まれると共に、前記一の方向と交差する他の方向で前記第１領域と離間して向かい合う第２領域と、前記一の方向で前記第２絶縁膜に隣接すると共に、前記他の方向で前記第１領域と前記第２領域とを連結する第３領域と、を有することを特徴とするものである。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図１〜図１２は、本発明の実施形態に係る半導体装置の製造方法を示す図であり、各図の（ａ）は平面図、各図の（ｂ）〜（ｅ）は（ａ）を切断したときの断面図である。なお、図１２（ａ）では、図面の複雑化を回避するために層間絶縁膜４７の記入を省略している。
【００１４】
図１（ａ）及び（ｂ）に示すように、まず始めに、バルクのシリコン（Ｓｉ）基板１上にシリコンゲルマニウム（ＳｉＧｅ）層３を形成し、その上に単結晶のシリコン（Ｓｉ）層５を形成する。これらＳｉＧｅ層３、Ｓｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、図２（ａ）〜（ｃ）フォトリソグラフィー技術及びエッチング技術により、Ｓｉ層５、ＳｉＧｅ層３をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈを形成する。ここでは、平面図に示すように、Ｙ方向で向かい合う一対の支持体穴ｈを、Ｙ方向と直交するＸ方向に一定の間隔で複数並べるように形成する。なお、図２のエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００１５】
次に、図３（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上にシリコン酸化（ＳｉＯ2）膜７を形成する。このＳｉＯ2膜７は例えばＣＶＤで形成する。そして、図４（ａ）〜（ｄ）に示すように、ＳｉＯ2膜上に所定の形状を有するレジストパターンＲを形成し、このレジストパターンＲをマスクにＳｉＯ2膜７、Ｓｉ層５及びＳｉＧｅ層３をそれぞれ順次エッチングする。
これにより、図５（ａ）〜（ｄ）に示すように、ＳｉＯ2膜１１から支持体を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝Ｈを形成する。また、Ｓｉ層５を平面視で、第１領域、第２領域及び第３領域を有する形状に形成する。ここで、上記の第１領域、第２領域及び第３領域について、図１３を参照しながら説明する。
【００１６】
図１３は、Ｓｉ層５の平面視による形状（以下、平面形状という。）の一例を示す概念図である。図１３に示すように、第１領域５ａは、支持体穴ｈによりＹ方向から挟まれる領域である。また、第２領域５ｂは、支持体穴ｈによりＹ方向から挟まれると共に、Ｘ方向で第１領域と向かい合う領域である。第３領域５ｃは、溝ＨによりＹ方向から挟まれると共に、Ｘ方向で第１領域５ａと第２領域５ｂとを連結する領域である。
【００１７】
図１３に示すように、第１領域５ａ、第２領域５ｂ及び第３領域５ｃのそれぞれの平面形状は例えば矩形であり、第１領域５ａと第２領域５ｂとがＸ方向に沿って交互に配置されると共に、第１領域５ａと第２領域５ｂとの間に第３領域５ｃが配置されている。また、図１３に示すように、第１領域５ａのＹ方向に沿った長さをＬ１とし、第２領域５ｂのＹ方向に沿った長さをＬ２とし、第３領域の５ｃのＹ方向に沿った長さをＬ３としたとき、Ｌ１＝Ｌ２＞Ｌ３である。さらに、第３領域５ｃは、Ｘ方向に向かって左右に振れるように（即ち、千鳥足状に）配置されている。
このように、Ｓｉ層５は、第１領域５ａ、第２領域５ｂ及び第３領域５ｃを有し、その平面形状はいわゆる蛇行形状となる。なお、図５のエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００１８】
次に、図５（ａ）〜（ｄ）において、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図６（ａ）〜（ｄ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２１を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層３だけをエッチングして除去することが可能である。空洞部２１の形成後、Ｓｉ層５は支持体（ＳｉＯ2膜）７により支えられることとなる。
なお、上記のＳｉＧｅ層３をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層３を選択的に除去することが可能である。
【００１９】
次に、図７（ａ）〜（ｄ）に示すように、Ｓｉ基板１上にＳｉＯ2膜２３を形成して空洞部を完全に埋め込む。このＳｉＯ2膜２３の形成は例えば熱酸化又はＣＶＤ、或いは、熱酸化とＣＶＤとを組み合わせた成膜処理で行う。ＳｉＯ2膜２３をＣＶＤ、或いは、熱酸化とＣＶＤとを組み合わせた成膜処理で形成する場合は、ＳｉＯ2膜２３を厚く形成することができ、空洞部と溝Ｈの両方を完全に埋め込むことができる。
次に、図８（ａ）〜（ｄ）に示すように、Ｓｉ基板１上に例えばＳｉＯ2膜３１を堆積させて溝Ｈを完全に埋め込む。このＳｉＯ2膜３１の形成は例えばＣＶＤで行う。
【００２０】
次に、図９（ａ）〜（ｄ）に示すように、ＳｉＯ2膜を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により平坦化しながら除去して、Ｓｉ層５の表面を露出させる。これにより、バルクのＳｉ基板１上にＳｉＯ2膜（即ち、ＢＯＸ層）２３とＳｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造が完成する。なお、上記の平坦化工程では、Ｓｉ層５上にＳｉＯ2膜７を僅かに残した状態でＣＭＰを止め、残りのＳｉＯ2膜７を例えばＤＨＦ（Ｄｉｌｕｔｅｄ  ＨＦ：希フッ酸）等を用いたウェットエッチングで除去することが好ましい。これにより、Ｓｉ層５の表面がＣＭＰによりダメージを受けることを防止することができる。
【００２１】
その後、ＳＯＩ層５に例えばＭＯＳトランジスタを形成する。具体的には、図１０（ａ）〜（ｃ）に示すように、ＳＯＩ層５の表面にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、例えば、熱酸化により形成されるＳｉＯ2膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜４１が形成されたＳＯＩ基板の上方全体にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
【００２２】
次に、図１１（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術とエッチング技術によりポリシリコン膜を部分的にエッチングして、ゲート電極４３を形成する。ここでは、上記の第１領域５ａ上から第３領域５ｃ上を通って第２領域５ｂ上に至るようにゲート電極４３を形成する。これにより、ゲート電極４３の平面形状は、ＳＯＩ層５と同様に蛇行形状となる。
【００２３】
次に、図１２（ａ）〜（ｅ）に示すように、ゲート電極４３をマスクにＳＯＩ層５に不純物をイオン注入し熱処理を施して、Ｓ／Ｄ層４５を形成する。ここでは、ゲート電極４３の長手方向の一端の側（例えば、図１２（ａ）の左側）にソースを形成すると共に、長手方向の他端の側（例えば、図１２（ａ）の右側）にドレインを形成する。
その後、図１２（ｂ）〜（ｅ）に示すように、Ｓｉ基板１の上方全体に層間絶縁膜４７を形成する。そして、フォトリソグラフィー技術とエッチング技術により層間絶縁膜４７を部分的にエッチングして、Ｓ／Ｄ層４５上にコンタクトホールを形成する。さらに、このコンタクトホール内にプラグ電極４９を形成して、Ｓ／Ｄ層４５を層間絶縁膜４７上に引き出す。これにより、ＭＯＳトランジスタが完成する。
【００２４】
このように、本発明の実施形態によれば、支持体７により支えられる第１領域５ａと第２領域５ｂとを第３領域５ｃで連結することにより、ＳＯＩ層５を平面視で延ばすことができる。このため、支持体穴hの間隔を広げる必要がなく、ＳＯＩ層５の剥離防止と、ＳＯＩ層５の面積増大とを両立させることができる。
また、第３領域５ｃは平面視でＹ方向から溝Ｈにより平面視で挟まれており、しかも、第３領域５ｃのＹ方向に沿った長さＬ３は、第１領域５ａのＹ方向に沿った長さＬ１や、第２領域５ｂのＹ方向に沿った長さＬ２よりも短くなっている。このため、第３領域５ｃ下へのフッ硝酸溶液の導入が容易であり、ＳｉＧｅ層３のエッチング残りの防止や、ＳｉＧｅ層３のエッチング処理時間の短縮等に寄与することができる。
【００２５】
さらに、ＳＯＩ層５は、平面視でいわゆる蛇行形状に形成される。このため、限られた素子面積の中でＳＯＩ層５を効率良く延ばすことができ、チャネル長の大きなＭＯＳトランジスタを形成することができる。
この実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、Ｓｉ層（ＳＯＩ層）５が本発明の「第２半導体層」に対応し、ＳｉＯ2膜（ＢＯＸ層）２３が本発明の絶縁膜に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。さらに、ＳｉＯ2膜７が本発明の「支持体」又は「第１絶縁膜」に対応し、ＳｉＯ2膜３１が本発明の「第２絶縁膜」に対応している。また、Ｙ方向が本発明の「一の方向」に対応し、Ｘ方向が本発明の「他の方向」に対応している。
【００２６】
なお、上記の実施形態では、図１３に示したように、第３領域５ｃをＸ方向に向かって左右に振れるように配置して、ＳＯＩ層５の平面形状を蛇行形状とする場合について説明した。しかしながら、本発明において、ＳＯＩ層５の平面形状は蛇行形状に限られることはない。例えば、図１４（ａ）又は図１５（ａ）に示すように、第３領域５ｃをＸ方向に沿って一直線上に配置しても良い。
【００２７】
このように第３領域５ｃを配置した場合でも、支持体により支えられる第１領域５ａと第２領域５ｂとを第３領域５ｃで連結することができ、ＳＯＩ層５を平面視で延ばすことができる。上記の実施形態と同様、溝Ｈの配置間隔を広げる必要がないので、ＳＯＩ層５の剥離を防止しつつその面積を増やすことができる。また、図１４（ｂ）又は図１５（ｂ）に示すように、第１領域５ａ上から第３領域５ｃ上を通って第２領域５ｂ上に至るようにゲート電極４３を形成し、ゲート電極４３の長手方向の両端の側にＳ／Ｄ層４９を形成することにより、チャネル長の大きなＭＯＳトランジスタを形成することができる。
【図面の簡単な説明】
【００２８】
【図１】実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】Ｓｉ層（ＳＯＩ層）５の平面形状の一例を示す図（その１）。
【図１４】Ｓｉ層（ＳＯＩ層）５の平面形状の一例を示す図（その２）。
【図１５】Ｓｉ層（ＳＯＩ層）５の平面形状の一例を示す図（その３）。
【図１６】従来技術の問題点を説明する図。
【符号の説明】
【００２９】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層（ＳＯＩ層）、５  ゲート絶縁膜、７  ＳｉＯ2膜（支持体）  ２１  空洞部、２３  ＳｉＯ2膜（ＢＯＸ）層、３１  ＳｉＯ2膜、４１  ゲート絶縁膜、４３  ゲート電極、４５  Ｓ／Ｄ層、４７  層間絶縁膜、４９  プラグ電極、ｈ  支持体穴、Ｈ  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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