(57)【要約】【課題】  ループ処理と割込処理から構成される遊技機の制御処理において、割込処理の開始前後で、ループ処理時の情報を容易かつ適正に保持可能とすることを目的とする。【解決手段】  遊技機の主制御基板１００において、ＣＰＵ１０２が制御処理を行う過程で演算、一時的な記憶等に使用する特定機能記憶素子として３種類を用意する。第１および第２特定機能記憶素子１１０、１２０は、対応する数および種類の素子からなり、ＣＰＵ１０２は切換コマンドによっていずれかを選択的に使用可能である。第３特定機能記憶素子１３０（ＷＣＬ、ＷＭＤ等）は、切換対象とはならない素子である。割込処理時に、第２特定機能記憶素子への切換を行えば、第３特定機能記憶素子の内容は割込処理でもそのまま使用可能としつつ、従前に使用していた第１特定機能記憶素子の内容は割込処理中も容易に保持しておくことが可能となる。【選択図】  図３
2009112437.tif 000002
【特許請求の範囲】
【請求項１】
所定の遊技媒体を用いて遊技を行う遊技機であって、
前記遊技中に視聴覚的な演出を行うための演出装置と、
所定の条件下で、前記遊技媒体を遊技者に払い出す払出装置と、
前記遊技の進行を統合制御する主制御装置と、
前記主制御装置からの指示情報に従って、前記遊技の状態に応じた演出を行うよう前記演出装置を制御する演出制御装置と、
前記主制御装置からの指示情報に従って、前記払出しを制御する払出制御装置とを有し、
前記主制御装置が実行する処理は、予め規定された手順で繰り返し実行するループ処理と、前記演出制御装置および払出制御装置への指示情報出力処理を実行するため、または該指示情報出力処理をループ処理で行わせるよう指示するために前記ループ処理の実行状態に依存しない所定のタイミングで前記ループ処理の実行を中断して行われる割込処理とを含んでおり、
前記主制御装置は、
前記ループ処理および割込処理を実行する演算回路と、
前記演算回路に組み込まれ、該演算回路が前記ループ処理を行う際に、情報の記憶または演算に使用する第１の特定機能記憶素子と、
前記演算回路に組み込まれ、該演算回路が前記割込処理を行う際に、情報の記憶または演算に使用する第２の特定機能記憶素子と、
該演算回路が前記ループ処理および割込処理を通じて、情報の記憶または演算に使用する第３の特定機能記憶素子とを有しており、
前記演算回路は、
前記割込処理の開始時に前記第１の特定機能記憶素子の使用を禁止して前記第２の特定機能記憶素子を使用するよう切り換える機能と、
前記割込処理の終了時に前記第２の特定機能記憶素子の使用を禁止して前記第１の特定機能記憶素子を使用するよう切り換える機能とを実現可能である
遊技機。
【請求項２】
請求項１記載の遊技機であって、
前記第３の特定機能記憶素子には、前記ループ処理および割込処理が適正に実行されていることを監視するための監視情報記憶素子が含まれ、
前記ループ処理および割込処理は、それぞれ所定のタイミングで、前記監視情報記憶素子に所定の監視情報を書き込む処理を含んでおり、
前記演算回路は、前記監視情報記憶素子に前記監視情報が書き込まれることなく所定の期間が経過した時には、異常状態から復旧するための復旧処理を実行するよう構成されている遊技機。
【請求項３】
請求項１または２記載の遊技機であって、
前記主制御装置は、
アドレス情報によって特定される複数の記憶領域ごとに前記ループ処理および割込処理に必要な情報を記憶する記憶部と、
前記演算回路と前記記憶部との間で前記アドレス情報を伝達するためのアドレス線とを備えており、
前記第１〜第３の特定機能記憶素子のうち、前記第３の特定機能記憶素子のみが前記アドレス線に接続されており、
前記第３の特定機能記憶素子には、前記記憶部とは異なる固有のアドレス情報が割り当てられている
遊技機。
【請求項４】
請求項１〜３いずれか記載の遊技機であって、
前記演算回路および第１〜第３の特定機能記憶素子は、所定の記憶部とともに、単一の集積回路として構成されており、
前記集積回路は、
前記演算回路からの信号を外部に出力するための端子と、
前記演算回路が前記記憶部にアクセスする際には、前記演算回路と前記記憶部との間で授受される信号が前記端子から出力されることを遮断する遮断部とを備える遊技機。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スロットマシン、パチンコ機など、所定の遊技媒体を用いて遊技を行う遊技機に関する。
【背景技術】
【０００２】
スロットマシン、パチンコ機などの遊技機の制御は、全体の進行を制御するための主制御基板、音声出力、ランプ点灯、画像表示などの演出を制御するサブ統合基板などの分散制御によって行われる（特許文献１）。主制御基板、サブ統合基板等は、それぞれＣＰＵ、ＲＡＭ、ＲＯＭなどを備えるマイクロコンピュータとして構成されている。
【０００３】
特許文献１に開示されている通り、遊技機の起動中、主制御基板は、ＲＯＭに予め用意されたループ処理を繰り返し実行する。その過程で、数ｍｓｅｃごとに割込処理を実行し、遊技状態の判定、サブ統合基板等への指示などを行う。
【０００４】
【特許文献１】特開２００７−２１５９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＣＰＵは処理過程で内蔵の記憶領域に種々の演算を行ったり情報を記憶したりする。ループ処理を実行中に割込処理を行う場合には、後でループ処理に正常に復帰できるようにするため、ループ処理中の記憶内容を保存しておく必要がある。このため、特許文献１では、割込処理の開始時に記憶領域の内容をスタックに退避し、終了後にそれらの情報をスタックから記憶領域に復帰させるという方法を採っている。
【０００６】
しかし、上述の方法では、内蔵の記憶領域の内容を個別にスタックに退避する必要があるため、その分、プログラムの容量が増えるという問題があった。遊技機では、制御用のプログラムサイズに対して３ＫＢ以内という厳しい制約があるため、わずかな容量であっても、看過し得ない場合がある。
【０００７】
また、上述の方法では、スタックへの退避と、スタックからの復帰の順序に不整合が生じた場合には、記憶領域の内容が狂ってしまい、割込処理終了後のループ処理を正常に継続することができなくなる。このため、上述の方法を採る場合には、プログラムの開発時に、スタックへの退避と、スタックからの復帰の不整合を避けるための慎重な点検が必要となり、その分、開発負荷が増大していた。
【０００８】
本発明は、これらの課題を解決するためのものであり、ループ処理と割込処理から構成される遊技機の制御処理において、割込処理の開始前後で、ループ処理時の情報を容易かつ適正に保持可能とすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、所定の遊技媒体を直接的または間接的に用いて遊技を行う遊技機を対象とする。かかる遊技機としては、例えば、スロットマシンなどの回胴式遊技機、スマートボール、パチンコ機などが挙げられる。遊技媒体とは、遊技球やメダルなど遊技中に投資、特典の対象となる媒体を言う。
本発明の遊技機は、遊技中に視聴覚的な演出を行うための演出装置と、所定の条件下で、遊技媒体を遊技者に払い出す払出装置とを備えている。演出装置としては、例えば、音声出力用のスピーカ、ランプ、画像表示用の液晶その他のディスプレイなどが含まれる。
【００１０】
遊技機は、また、遊技の進行を統合制御する主制御装置、演出制御装置、払出制御装置を備えている。演出制御装置は、主制御装置からの指示情報に従って、遊技の状態に応じた演出を行うよう演出装置を制御する。払出制御装置は、主制御装置からの指示情報に従って、払出しを制御する。遊技機には、この他にも種々の制御装置を備えるようにしてもよい。また、主制御装置と払出制御装置は、ハードウェア的に別回路として構成されていてもよいし、同一の制御基板上で稼働する個別のソフトウェアモジュールとして構成されていてもよい。
【００１１】
本発明では、主制御装置が実行する処理はループ処理と割込処理を含んでいる。ループ処理とは、予め規定された手順で繰り返し実行する処理である。割込処理とは、ループ処理の実行状態に依存しない所定のタイミングで前記ループ処理の実行を中断して行われる処理である。中断とは、割込処理が終了すればループ処理に復帰することを意味する。割込処理は、演出制御装置および払出制御装置への指示情報出力処理を実行するため、または指示情報出力処理をループ処理で行わせるよう指示するために行われる。前者の態様では、ループ処理を停止して、割込処理として用意された所定のプログラムを実行することになる。後者の態様では、ループ処理内で指示情報出力処理を行うための分岐を設け、割込処理が終了してループ処理に復帰した時に、割込処理からの指示によって分岐先の指示情報出力処理を行うようにすればよい。
【００１２】
主制御装置は上述のループ処理および割込処理を実行するための演算回路を有している。演算回路には、第１および第２の特定機能記憶素子が組み込まれている。第１の特定機能記憶素子は、演算回路がループ処理を行う際に、情報の記憶または演算に使用する。第２の特定機能記憶素子は、演算回路が割込処理を行う際に、情報の記憶または演算に使用する。更に、演算回路には、第３の特定機能記憶素子が設けられている。第３の特定機能記憶素子は、演算回路内に組み込んでもよいし、演算回路外に設けても良い。第３の特定機能記憶素子は、演算回路がループ処理および割込処理を通じて、情報の記憶または演算に使用する。第１〜第３の特定機能記憶素子は、情報の記憶のみ、または演算のみに使用してもよいし、情報の記憶および演算の双方に使用してもよい。
【００１３】
演算回路は、このように備えられた３つの特定機能記憶素子を次の通り使い分ける機能を備えている。まず、割込処理の開始時には、第１の特定機能記憶素子の使用を禁止して第２の特定機能記憶素子を使用するよう切り換えることができる。そして、割込処理の終了時には、第２の特定機能記憶素子の使用を禁止して第１の特定機能記憶素子を使用するよう切り換えることができる。
この切り換えは、演算回路にハードウェア的に入力される割込信号などに基づいて、割込処理の開始および終了をハードウェア的に検出して行うようにしてもよい。また、割込処理の内容をコンピュータプログラムによって規定する場合には、切り換えを指示するためのコマンドに応じて、上述の切り換えを行うように構成してもよい。
【００１４】
本発明によれば、ループ処理と割込処理を行う際に、第１および第２の特定機能記憶素子を切り換えて使用し、割込処理中には第１の特定機能記憶素子の使用が禁止されるため、割込処理中もループ処理の記憶内容を容易かつ適正に保持しておくことができる。
また、演算回路には、上述の切り換えの対象とならずループ処理および割込処理を通じて使用可能な第３の特定機能記憶素子が用意されている。従って、ループ処理と割込処理とで相互に授受する必要がある情報または種々の設定情報のように双方の処理を通じて継続的に保持しておくべき情報については、第３の特定機能記憶素子を用いることで、容易かつ確実な情報授受または情報保持を実現することができる。
【００１５】
このような第３の特定機能記憶素子には、例えば、ループ処理および割込処理が適正に実行されていることを監視するための監視情報記憶素子を含めることができる。監視情報記憶素子は、ループ処理および割込処理中に、それぞれ所定のタイミングで、所定の監視情報を書き込むためのものである。演算回路は、監視情報記憶素子に上述の監視情報が書き込まれることなく所定の期間が経過した時には、異常状態から復旧するための復旧処理を実行するよう構成しておく。
こうすることによって、ループ処理および割込処理を通じて、監視情報を適正に授受することができる。ループ処理および割込処理のいずれか少なくとも一方で異常が生じれば、適正なタイミングでの監視情報の書き込みが行われなくなるため、復旧処理を開始することができ、異常を解消することができる。
【００１６】
上述の態様において、ループ処理および割込処理で書き込む監視情報は同一としてもよいが、異なる情報とすることが好ましい。異なる情報を用いる場合には、ループ処理および割込処理の双方が適正に実行されている限り、ループ処理で書き込まれるべき監視情報と、割込処理で書き込まれるべき監視情報の双方がそろう。従って、これらの監視情報の少なくとも一部が書き込まれないまま所定の期間が経過した時には、ループ処理または割込処理に異常が生じたものと判断し、復旧処理を開始すればよい。
このように異なる情報を用いる場合には、ループ処理および割込処理のいずれで異常が生じた場合にも、復旧処理を適切に実行することができ、異常を速やかに解消することができる利点がある。
【００１７】
監視情報記憶素子は、一つだけ設けるものとしてもよいし、２つまたは３つ以上を設けるものとしてもよい。設けられた複数の監視情報記憶素子は、種々の使い方が可能である。
例えば、いずれか一つの監視情報記憶素子を指定可能とし、指定された記憶素子への監視情報の書き込みによって異常の有無を判断するようにしてもよい。処理中には、指定されていない記憶素子へのダミーの情報の書き込みを行うようにしてもよい。こうすることによって、異常を監視する有効な監視情報記憶素子が特定しづらくなり、異常が発生した時の復旧処理を悪用する不正を回避しやすくなる利点がある。
また、一つの監視情報記憶素子に絞ることなく、複数の監視情報記憶素子を有効化しておき、これらのいずれに書き込みが行われても、処理が正常に行われていると判断するようにしてもよい。
別の態様として、複数の監視情報記憶素子に、それぞれ所定の監視情報を書き込むものとしてもよい。こうすることによって、ループ処理および割込処理で監視情報を書き込む記憶素子を使い分けることによって、ループ処理および割込処理のいずれで異常が生じた場合にも、復旧処理を適切に実行することが可能となる。この場合には、処理が正常に行われていると判断するための条件として、複数の監視情報記憶素子に予め指定された順序で監視情報が書き込まれていることを要求してもよいし、順序に関わらず、各記憶素子に監視情報が書き込まれているだけで足りるものとしてもよい。また、各記憶素子に書き込むべき監視情報は同一の値としてもよいし、異なる値としてもよい。
【００１８】
本発明において、主制御装置には、アドレス情報によって特定される複数の記憶領域ごとにループ処理および割込処理に必要な情報を記憶する記憶部を設けても良い。この記憶部としては、電源遮断時に情報が揮発する揮発性記憶部、および電源遮断時でも情報が揮発しない不揮発性記憶部の双方を設けることが好ましい。不揮発性記憶部には、ループ処理および割込処理の内容を規定するコンピュータプログラムを格納したり、これらの処理で用いられる種々のデータ、例えば音声出力用のデータや画像表示用のデータなどを格納しておくことができる。
【００１９】
記憶部を備える場合には、演算回路と記憶部との間には、アドレス情報を伝達するためのアドレス線が接続される。演算回路では、更に第１〜第３の特定機能記憶素子のうち、第３の特定機能記憶素子のみをアドレス線に接続してもよい。第３の特定機能記憶素子には、記憶部とは異なる固有のアドレス情報を割り当てておく。
こうすることによって、第３の特定機能記憶素子はアドレス情報を用いて指定することが可能となるため、第３の特定機能素子の数を、用途に応じて柔軟に増減することが可能となり、ハードウェア資源を有効活用することが可能となる。割込処理前後での切り換えの対象となる第１および第２の特定機能記憶素子は、切り換え機能と連動させる必要があるため、その数を増減することは容易ではないが、第３の特定機能記憶素子については、切り換え機能の対象外であるため、切り換え機能との連動という問題も生じない。第３の特定機能記憶素子がこのような特徴を有しているため、数を柔軟に増減可能という特徴が特に有用となる。
【００２０】
第３の特定機能記憶素子にアドレスを割り当てる構成では、演算回路がアドレス情報を指定してアクセスする点で、記憶部へのアクセスと同様の方法でのアクセスとなる。ただし、記憶部は、大量のデータの格納・読み出しに利用されるのに対し、第３の特定機能記憶素子は、ループ処理および割込処理の過程で頻繁にアクセスすることが要求される。従って、記憶部は大容量の記憶領域の集積化に適した回路構成とすることが好ましく、第３の特定機能記憶素子は、高速アクセスに適した回路構成とすることが好ましい。このように、記憶部と第３の特定機能記憶素子とは、アクセスは同様の方法を採るとしても、特性の異なるハードウェア構成を採ることが好ましい。
【００２１】
本発明では、演算回路および第１〜第３の特定機能記憶素子は、所定の記憶部とともに、単一の集積回路として構成してもよい。集積回路には、演算回路からの信号を外部に出力するための端子が設けられる。演算回路は、この端子を介して外部に接続された種々のデバイスにアクセスすることができる。
かかる構成においては、併せて、演算回路が記憶部にアクセスする際には、演算回路と記憶部との間で授受される信号が端子から出力されることを遮断する遮断部を設けることが好ましい。遮断部は演算回路とは別回路を集積回路内に構成してもよいし、演算回路の一機能として組み込むようにしてもよい。また、遮断部は記憶部に限らず、演算回路が集積回路内に構築された他の回路にアクセスする際の種々の信号を遮断するように構成してもよい。
このように遮断部を設けることにより、演算回路内で授受される信号が外部に漏れることを防ぐことができる。つまり、端子から出力される信号を検出し続けたとしても、演算回路が制御処理を実行する際に内部の記憶部との間で授受されるデータ等の内容を知ることはできなくなる。この結果、演算回路と記憶部等との授受に伴う信号が不正行為に活用されることを回避できる。
【００２２】
本発明において、上述の特徴は全て備えている必要はなく、一部を省略したり、適宜、組み合わせたりして構成してもよい。本発明では、主制御装置の演算回路において上述の特徴を備える例を示したが、同様の特徴を演出制御装置に適用してもよいし、主制御装置と払出制御装置が、ハードウェア的に別回路として構成されている場合には払出制御装置に適用してもよい。
また、第１の特定機能記憶素子と第２の特定機能記憶素子は単一である必要はなく、それぞれ複数の記憶素子から構成してもよい。この場合、第１および第２の特定機能記憶素子は、同一機能の素子を同数備えることが好ましいが、ループ処理および割込処理での用途を考慮し、異なる機能および数の素子を備えるようにしてもよい。
【発明を実施するための最良の形態】
【００２３】
本発明の実施例について以下の順序で説明する。
Ａ．装置構成：
Ｂ．主制御基板の構成：
Ｂ１．特定機能記憶素子の構成：
Ｂ２．回路構成：
Ｃ．制御処理：
Ｃ１．主制御側電源投入時処理：
Ｃ２．主制御側タイマ割り込み処理：
Ｃ３．サブ統合側処理：
Ｃ４．払出制御基板の制御処理：
Ｄ．効果
Ｅ．変形例：
【００２４】
Ａ．装置構成：
実施例では、パチンコ機として構成した場合の例を示す。
実施例としてのパチンコ機は、遊技媒体に相当する遊技球を、発射し、遊技盤に設けられた入賞口に入賞させることによって、賞球の払出を受ける遊技機である。
パチンコ機が、第１種または複合機と呼ばれる機種の場合、始動入賞口と呼ばれる入賞口に遊技球が入賞すると、乱数を用いた電子的な抽選が行われる。抽選の結果、大当たりとなると、遊技盤に設けられた大入賞口が所定期間、所定回数、開閉し、賞球の払出を受けやすい有利な遊技状態（以下、「大当たり遊技」という）に移行する。
パチンコ機が、第２種または複合機の場合には、遊技球の動きによって機械的に抽選の当落を決定する機構が備えられている。この場合でも、大当たりが発生すると、機種に応じた大当たり遊技に移行する。
【００２５】
図１は実施例としてのパチンコ機１の制御用ハードウェア構成を示すブロック図である。パチンコ機１は、主制御基板１００、払出制御基板２１０、サブ制御基板３１０、装飾図柄制御基板３５０などの各制御基板の分散処理によって制御される。主制御基板１００は、内部にＣＰＵ１０２、ＲＡＭ１０４、ＲＯＭ１０６などを備えたワンチップマイクロコンピュータとして構成されており、ＲＯＭ１０６に記録されたプログラムに従って種々の制御処理を実現する。払出制御基板２１０、サブ制御基板３１０も同様である。
本実施例では、サブ制御基板３１０と装飾図柄制御基板３５０とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板３１０の機能と装飾図柄制御基板３５０の機能を、複数のＣＰＵの分散処理で実現してもよいし、単独のＣＰＵで実現する構成としてもよい。
また、主制御基板１００と払出制御基板２１０も別基板とせず、両者を統合した基板として構成することもできる。
【００２６】
実施例のパチンコ機１では、種々の不正を防止するため、主制御基板１００への外部からの入力が制限されている。主制御基板１００とサブ制御基板３１０とは単方向のパラレル電気信号で接続されており、主制御基板１００と払出制御基板２１０とは、制御処理の必要上、双方向シリアル電気信号で接続されている。
払出制御基板２１０、サブ制御基板３１０は、それぞれ主制御基板１００からのコマンドに応じて動作する。装飾図柄制御基板３５０は、サブ制御基板３１０からのコマンドに応じて動作する。
【００２７】
パチンコ機１には、主制御基板１００が直接に制御する機構もある。図中には、主制御基板１００が制御する装置の一例として、大当たり遊技において、大入賞口を駆動するための大入賞口ソレノイド４３、および特別図柄表示装置４１を例示した。特別図柄表示装置４１とは、遊技中に主制御基板１００が行った抽選の結果を、所定数のＬＥＤの点灯状態で表示する装置である。
主制御基板１００は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。
【００２８】
また、主制御基板１００には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器４２からの入力を例示した。入賞検出器４２とは、始動入賞口への入賞を検出するためのセンサである。主制御基板１００は、入賞検出器４２からの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。主制御基板１００には、他にも種々の入力がなされているが、ここでは説明を省略する。
【００２９】
遊技時におけるその他の制御は、払出制御基板２１０、サブ制御基板３１０を介して行われる。
払出制御基板２１０は、遊技中の遊技球の発射および払い出しを次の手順で制御する。
遊技球の発射は、直接的には発射制御基板４７によって制御される。即ち、遊技者が、遊技機正面に備えられた発射用のハンドルを操作すると、発射制御基板４７は操作に応じて発射モータ４９を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部４８によって、ハンドルに遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板２１０は、発射制御基板４７に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。
【００３０】
遊技中に入賞した旨のコマンドを主制御基板１００から受信すると、払出制御基板２１０は、賞球払出装置２０内の払出モータ２１を制御し、払出球検出器２２によって球数をカウントしながら規定数の球を払い出す。払出モータ２１の動作は、モータ駆動センサ２３によって監視されており、球ガミ、球切れなどの異常が検出された場合、払出制御基板２１０は、表示部４ａにエラーコードを表示する。エラー表示された時には、係員が異常を除去した後、操作スイッチ４ｂを操作することで復旧させることができる。
【００３１】
サブ制御基板３１０は、遊技中における音声、表示、ランプ点灯などの演出を制御する。サブ制御基板３１０は、これらの制御を実行するためのＣＰＵ、ＲＡＭ、ＲＯＭを備えたマイクロコンピュータとして構成されている。これらの演出は、通常時、入賞時、大当たり時など、遊技中のステータスに応じて変化する。主制御基板１００から、各ステータスに応じた演出用のコマンドが送信されると、サブ制御基板３１０は、各コマンドに対応したプログラムを起動して、主制御基板１００から指示された演出を実現する。
音声およびランプ点灯はサブ制御基板３１０が直接制御するが、ＬＣＤ１６の表示については、装飾図柄制御基板３５０を介して制御する。
【００３２】
サブ制御基板３１０の制御対象となるランプには、遊技盤面に設けられたパネル装飾ランプ１２と、枠に設けられた枠装飾ランプ３１がある。サブ制御基板３１０は、ランプ中継基板３２、３４を介して、パネル装飾ランプ１２および枠装飾ランプ３１と接続されており、各ランプを個別に点滅させることができる。
図示を省略したが、スピーカ２９を制御するため、サブ制御基板３１０には、音源ＩＣおよびアンプが備えられている。ＣＰＵが、スピーカ２９から出力する音声を決めて音声出力コマンドを出力すると、音源ＩＣが予め用意された音源データから指定されたものを再生し、アンプで増幅してスピーカ２９から出力する。
【００３３】
また、サブ制御基板３１０は、遊技中の演出の他、エラー時、不正行為その他の異常が生じた時には、警報音を出力したり、ランプを警告用に点灯したりして、異常発生を報知する。主制御基板１００のＲＡＭ１０４の内容を消去するためのＲＡＭクリアスイッチが操作された時にも、同様に報知音が出力される。
警報音には、例えば、遊技中の効果音とは明らかに異なるブザー音を用いることができる。警告用のランプ点灯としては、例えば、遊技盤の周囲全体を赤く点滅させるなど、遊技中とは明らかに異なる態様での点灯・点滅をさせることができる。
【００３４】
Ｂ．主制御基板の構成：
Ｂ１．特定機能記憶素子の構成：
図２は主制御基板１００内に設けられた特定機能記憶素子の構成を示す説明図である。図１で説明した通り、主制御基板１００には、ＣＰＵ１０２、ＲＡＭ１０４、ＲＯＭ１０６を有するワンチップマイクロコンピュータとして構成されており、ＲＯＭ１０６に記憶された制御プログラムに従って種々の制御処理を実現する。この処理過程で、ＣＰＵ１０２は、図２に示した種々の特定機能記憶素子を活用する。
【００３５】
図２（ａ）はＣＰＵ１０２の内部に設けられている内蔵の特定機能記憶素子を示している。これらは、第１特定機能記憶素子１１０と、第２特定機能記憶素子１２０から構成されている。本実施例では、両者は同じ種類の素子から構成されるものとしたが、種類および数が異なる構成としてもよい。
【００３６】
第１特定機能記憶素子１１０には、図示する８つの素子が含まれる。
演算用記憶素子１は、主として制御処理中の種々の演算およびその結果の記憶に利用される素子である。
フラグ用記憶素子１は、演算用記憶素子１での演算の過程で生じた種々の状態、桁あふれやパリティビットなど、を記憶しておくための素子である。
処理用記憶素子Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｈ１、Ｌ１は、主として処理に使用されるデータを一時的に格納しておくための素子である。これらの素子によって演算を行うことも可能である。
第２特定機能記憶素子１２０には、上述の各記憶素子に対応するものとして、演算用記憶素子２、フラグ用記憶素子２、処理用記憶素子Ｂ２〜Ｌ２が備えられている。
【００３７】
図２内で演算用記憶素子１などのように、上述した各記憶素子の名称の後につけた１、２という数字は、第１および第２特定機能記憶素子１１０、１２０をそれぞれ表している。従って、以下の説明では、第１および第２特定機能記憶素子１１０、１２０内の素子を総称する場合には、「演算用記憶素子」と示すこともある。
【００３８】
ＣＰＵ１０２は、処理の過程で、第１特定機能記憶素子１１０および第２特定機能記憶素子１２０のいずれかを選択的に使用する。つまり、第１特定機能記憶素子１１０を使用しながら処理を進めている間は、第２特定機能記憶素子１２０の内容は従前の状態のまま保持される。逆に、第２特定機能記憶素子１２０を使用しながら処理を進めている間は、第１特定機能記憶素子１１０の内容は従前の状態のまま保持される。
ＣＰＵ１０２は、所定の切換コマンドを実行することによって、第１特定機能記憶素子１１０および第２特定機能記憶素子１２０との間で、使用する素子を切り換えることができる。
この切換コマンドは種々の構成が可能である。例えば、一つのコマンドで、第１および第２特定機能記憶素子１１０、１２０に含まれる全素子（演算用記憶素子、フラグ用記憶素子、処理用記憶素子Ｂ〜Ｌ）を切り換えるように構成してもよい。本実施例では、第１切換コマンドで演算用記憶素子およびフラグ用記憶素子をセットで切り換えるものとし、第２切換コマンドで処理用記憶素子Ｂ〜Ｌをセットで切り換えるように構成した。
【００３９】
図２（ｂ）は、ＣＰＵ１０２に外付けで設けられた第３特定機能記憶素子１３０を示している。第３特定機能記憶素子１３０は、ＣＰＵ１０２の外部に設けられているため、各素子にはアドレスが付されている。ＣＰＵ１０２は、ＲＡＭ１０４、ＲＯＭ１０６などにアクセスする場合と同じく、アドレスを指定して、例えば、ロード（ＬＤ）命令などによって、第３特定機能記憶素子１３０にアクセスすることになる。但し、第３特定機能記憶素子１３０は、例えば、フリップフロップなどを利用した回路として構成されている点で、ＲＡＭ１０４、ＲＯＭ１０６とはハードウェア的に区別される。
第３特定機能記憶素子１３０は、それぞれ一つずつ設けられているだけであり、第１および第２特定機能記憶素子１１０、１２０のように、切換の対象とはならない。
【００４０】
ＲＡＭライトプロテクタ記憶素子（以下、「ＷＰＴ」と称する。）は、ＲＡＭ１０４へのアクセスが可能か否かを設定する素子である。
ＷＤＴモード設定記憶素子（以下、「ＷＭＤ」と称する。）は、ＷＤＴ（ウォッチドッグタイマ）の動作許可／禁止およびＷＤＴのカウントクロック（ＷＤＴリセットまでの時間）の設定用の素子である。
ＷＤＴクリア記憶素子（以下、「ＷＣＬ」と称する。）は、ウォッチドッグタイマをクリアするための所定値を保持する記憶素子である。
【００４１】
ポート設定用記憶素子（以下、「ＰＳＭ」と称する。）は、パラレルポートを介してデータを授受する際のマッピング方式等の設定を記憶する記憶素子である。
【００４２】
外部割込設定用記憶素子（以下、「ＩＳＭ」と称する。）は、外部割込に関する設定および外部割込要求の発生を記憶するための素子である。
ポートデータ授受用記憶素子（以下、「ＰＤＭ」と称する。）は、パラレルポートを介して授受されるデータを格納しておくための記憶素子である。
【００４３】
乱数発生器設定用記憶素子（以下、「ＲＤＭ」と称する。）は、遊技中の抽選に用いられる乱数の最大値、更新方式など乱数発生に関する種々の情報を設定しておく記憶素子である。
乱数値記憶素子（以下、「ＲＮＤ」と称する。）は、乱数値を読み出し用に記憶しておく記憶素子である。
【００４４】
図２（ｂ）に示した第３特定機能記憶素子１３０には、電源投入後１度しか設定できないものを含めても良い。本実施例では、かかる記憶素子には、ＷＭＤ、ＰＳＭ、ＲＤＭが相当する。
第３特定機能記憶素子１３０には、図２（ｂ）に示した以外の素子を更に含めても良いし、この中の一部を省略してもよい。第３特定機能記憶素子１３０は、ＣＰＵ１０２に外付けされており、アドレスによって指定可能な素子であるため、柔軟に数および種類を設定可能であるという利点がある。また、第３特定機能記憶素子１３０は、第１および第２特定機能記憶素子１１０、１２０のように切換の対象となっていないため、切換コマンドとの連動を考慮する必要がないという点からも、数および種類が柔軟に設定可能となっている。
【００４５】
Ｂ２．回路構成：
図３は主制御基板１００上のワンチップマイクロコンピュータの回路構成を示す説明図である。主要な部分についてブロック図を示した。
ＣＰＵ１０２内には、図２（ａ）に示した第１および第２特定機能記憶素子１１０、１２０が設けられている。
【００４６】
クロック１５３は、所定周期の矩形波を出力する回路である。タイマ回路１５２は、クロック１５３からの矩形波数をカウントして時間を計測し、所定の時間ごとにＩＮＴ優先順位制御回路１５１に、内部ＩＮＴ信号を出力する。ＩＮＴ優先順位制御回路１５１は、オペレータのスイッチ操作など、主制御基板１００以外から入力される外部ＩＮＴと、タイマ回路１５２から入力される内部ＩＮＴとに基づいて、割込信号ＩＮＴをＣＰＵ１０２に入力する。こうすることによって、外部からの割込だけでなく、所定の周期でＣＰＵ１０２に割込をかけることが可能となる。
ＩＮＴ優先順位制御回路１５１は、種々の構成を採ることが可能であるが、最も単純な構成としては、外部ＩＮＴと内部ＩＮＴのオアによって割込信号ＩＮＴを出力する回路とすることができる。
【００４７】
クロック１５３からの矩形波は、ＷＤＴ制御回路１５４にも入力される。ＷＤＴ制御回路１５４は、矩形波をカウントして時間を計測し、ＷＣＬに所定値が書き込まれることなく、所定時間が経過した時にはリセット信号をＣＰＵ１０２に出力する。ＷＣＬに所定値が書き込まれた場合には、時間の計測をクリアする。
時間計測をクリアするためにＷＣＬに書き込むべき値およびリセットまでの時間は、ＷＭＤに設定される。本実施例では、ＷＣＬに３つの値Ａ、Ｂ、Ｃが書き込まれた時に、時間計測がクリアされるよう設定されている。
【００４８】
ＣＰＵ１０２は、内部バス１５０を通じて、ＲＡＭ１０４、ＲＯＭ１０６にアクセス可能である。内部バス１５０は、アドレスバスおよびデータバスおよびリード／ライトなど、ＲＡＭ１０４、ＲＯＭ１０６へのアクセスに必要な通信線一式の総称である。
また、ＣＰＵ１０２は、同様に内部バス１５０を通じて、図２（ｂ）に示した第３特定機能記憶素子１３０にアクセスすることも可能である。
【００４９】
第３特定機能記憶素子１３０のＰＤＭ［１］、［２］には、それぞれパラレルポート１５５［１］、１５５［２］が接続されている。先に説明した通り、ＰＤＭ［１］、［２］は、パラレルポート１５５［１］、１５５［２］を介して授受するデータを格納しておくための記憶素子である。従って、ＣＰＵ１０２は、内部バス１５０を介してＰＤＭ［１］、［２］にアクセスすることにより、パラレルポート１５５［１］、１５５［２］を通じて外部とデータの授受を行うことが可能となる。
パラレルポート１５５［１］、１５５［２］を通じたデータ授受の方法は、第３特定機能記憶素子１３０のＰＳＭによって設定されている。
【００５０】
図示したワンチップマイクロコンピュータには、ＣＰＵ１０２が制御プログラムを実行する際の動作状態を判別するための判別信号を出力する端子が設けられている。従って、この端子に検出器を接続して判別信号によって、ＣＰＵ１０２の実行中の動作を確認することが可能となる。
また、本実施例のＣＰＵ１０２は、併せて、ＣＰＵ１０２とＲＡＭ１０４、ＲＯＭ１０６などとの間で内部バス１５０を通じて授受される信号が、上述の端子から出力されることを遮断する機能を有している。この遮断機能を実現する回路をＣＰＵ１０２外に設けるようにしてもよい。
このように遮断機能を設けることにより、演算回路内で授受される信号が外部に漏れることを防ぐことができる。この結果、演算回路と記憶部等との授受に伴う信号が不正行為に活用されることを回避できる。
【００５１】
図２、３には、主制御基板１００の構成を示したが、同様の構成は、払出制御基板２１０、サブ制御基板３１０にも適用可能である。図２、３の構成を払出制御基板２１０、サブ制御基板３１０に適用する場合には、それぞれの機能等に応じて、特定機能記憶素子の数および種類を変更してもよいし、内蔵の第１および第２特定機能記憶素子１１０、１２０（図２（ａ）参照）または外付けの第３特定機能記憶素子１３０（図２（ｂ））のいずれか一方のみを備えるものとしてもよい。
【００５２】
本実施例のパチンコ機１は、以上で説明したハードウェア構成に基づき、主制御基板１００、払出制御基板２１０、サブ制御基板３１０が、それぞれ制御処理を実行する。以下では、主制御基板１００の制御処理内容を説明する。
【００５３】
Ｃ．制御処理：
Ｃ１．主制御側電源投入時処理：
図４および図５は主制御側電源投入時処理の一例を示すフローチャートである。主制御基板１００のＣＰＵ１０２が電源投入による復電をトリガとして開始・実行する処理である。「復電」は、電源を遮断した状態から電源を投入した状態、停電又は瞬停からその後の電力の復旧した状態も含む。
以下で説明する図４、図５の処理では、ＣＰＵ１０２は、第１特定機能記憶素子１１０（図２（ａ）参照）および第３特定機能記憶素子１３０（図２（ｂ）参照）を利用する。
【００５４】
処理が開始されると、ＣＰＵ１０２は、割り込みのモードを設定し、スタックポインタに初期値を設定する（ステップＳ１０）。本実施例では、後述する主制御側タイマ割り込み処理が優先的に行われるよう設定している。スタックポインタは、例えば、使用中の特定機能記憶素子の内容、サブルーチンを終了して本ルーチンに復帰するときの本ルーチンの復帰アドレスなど、制御処理を進める上で一時的に記憶する種々の情報の格納アドレスをスタックに順次、格納・読み出し可能とするために、スタック中での最新の情報の格納場所を表している。
【００５５】
次に、ＣＰＵ１０２は停電クリア信号の出力を開始する（ステップＳ１２）。停電クリア信号は、電源基板に設けられた停電監視回路からの停電予告信号をラッチするＤタイプフリップフロップのラッチ状態を解除することによって、停電予告信号をラッチさせずに継続的に監視可能とするための処理である。
【００５６】
停電予告信号を論理反転して監視可能となると、ＣＰＵ１０２は、ウェイトタイマ処理１によって所定の待ち時間を経た後（ステップＳ１４）、停電予告信号が入力されているか否かを判定する（ステップＳ１６）。本実施形態では、待ち時間を２００ミリ秒（ｍｓ）とした。停電予告信号が入力されている場合には、ウェイトタイマ処理１による待ち時間（ステップＳ１４）を経てから再度検出を行う。こうすることによって、ＣＰＵ１０２は、停電予告信号が継続的に出力されているか否かを検出している。
このように継続的に検出する理由は次の通りである。停電予告信号は、停電又は瞬停によってパチンコ機１への供給電圧が所定の停電予告電圧より低くなった時に出力される。電源投入時から所定電圧に上がるまでには、一定の時間を要するから、ステップＳ１４、Ｓ１６の処理によって継続的に停電予告信号を検出することによって、電圧が十分に上がる前に停電予告信号を誤検出することを回避できる。
【００５７】
停電予告信号が検出されず（ステップＳ１６）、電源電圧に異常がないと判断される時は、ＣＰＵ１０２は停電クリア信号の出力を停止し（ステップＳ１８）、Ｄタイプフリップフロップをラッチ状態にセットする。以後、Ｄタイプフリップフロップからは、供給電圧が停電予告電圧を下回った時に、停電予告信号を出力するようになる。
【００５８】
ＣＰＵ１０２はＲＡＭクリアスイッチが操作されている時は（ステップＳ２０）。ＲＡＭクリア報知フラグＲＣＬに値１をセットし（ステップＳ２２）、操作されていないときには値０をセットする（ステップＳ２４）。ＲＡＭクリアスイッチが操作されると、後述の通り、主制御基板１００のＲＡＭ１０４上の確率変動、未払い出し賞球等の遊技に関する遊技情報が消去されることになる。
【００５９】
次にＣＰＵ１０２はウェイトタイマ処理２で（ステップＳ２６）、装飾図柄制御基板３５０の起動を待つ。但し、主制御基板１００は装飾図柄制御基板３５０から起動完了の通知を受信することはできないため、所定時間経過した時点で起動が完了したものとみなして次の処理を実行することになる。本実施例では、待機時間として２秒（ｓ）が設定されている。
【００６０】
ＣＰＵ１０２は、ＲＡＭクリア報知フラグＲＣＬが値０である時（図５のステップＳ２８）、即ちＲＡＭクリアスイッチが操作されていない時には、ＲＡＭ１０４に記憶されている遊技情報のチェックサムを算出する（ステップＳ３０）。そして、チェックサムの値が前回の電源断時に予め算出されバックアップされていたチェックサムの値と一致しているか否かを判定する（ステップＳ３２）。
チェックサムが一致しているときには、バックアップフラグＢＫが値１であるか否かを判定する（ステップＳ３４）。バックアップフラグＢＫは、前回の電源断時に、遊技情報、チェックサムの値などが正常にバックアップされていることを表すフラグである。
バックアップフラグＢＫが値１であるときには、ＣＰＵ１０２はバックアップフラグＢＫに値０をセットし、ＲＡＭ１０４にＲＯＭ１０６から読み出した復電時の設定を行う（ステップＳ３６）。また、電源投入時コマンド作成処理、つまりバックアップされていた遊技情報に応じた各種コマンドをＲＡＭ１０４の所定記憶領域に記憶させる処理を行う（ステップＳ３８）。
【００６１】
上述の通り、本実施例では、チェックサムによってバックアップ情報が正常か否かを検査するとともに、バックアップフラグＢＫに基づいて主制御側電源断時処理が正常に終了された否かを検査している。本実施例では、この２重チェックによってバックアップ情報が不正行為により記憶されたものであるか否かを検査しているのである。
【００６２】
一方、ＲＡＭクリア報知フラグＲＣＬが値１のとき（ステップＳ２８）、つまりＲＡＭクリアスイッチが操作されているときには、後述する通りＲＡＭ１０４を初期化する処理を行う。チェックサムの値が一致していないとき、またはバックアップフラグＢＫが値０であるときも同様である（ステップＳ３２、Ｓ３４）。バックアップが正常に行われていないと判断されるからである。
ＲＡＭ１０４の初期化として、ＣＰＵ１０２は、まずＲＡＭ１０４の全領域に値０を書き込むことによって、ＲＡＭ１０４をクリアする（ステップＳ４０）。この処理によって、大当たり判定用乱数や初期値更新型のカウンタ等の値は初期値０にセットされる。
次に、ＣＰＵ１０２はＲＯＭ１０６から読み出した初期情報をＲＡＭ１０４にセットする（ステップＳ４２）。
そして、ＣＰＵ１０２はＲＡＭクリア報知を行う（ステップＳ４４）。ＲＡＭクリア報知とは、ＲＡＭクリアが行われたことを報知する音声出力を指示するＲＡＭクリア報知コマンドをサブ制御基板３１０に出力する処理である。コマンドを受け取った時のサブ制御基板３１０の動作は後述する。
【００６３】
以上の処理を完了すると、ＣＰＵ１０２は割り込み初期設定を行い（ステップＳ４６）、タイマ割り込み処理の割り込み周期を設定する。本実施形態では割り込み周期は４ｍｓとした。
ＣＰＵ１０２が割り込み許可設定を行うと（ステップＳ４８）、上述の割り込み周期でタイマ割り込み処理が繰り返し行われるようになる。
【００６４】
次にＣＰＵ１０２は主制御側ループ処理を実行する。
この処理は、ＷＣＬ（図２参照）に予め設定された値Ａをセットする（ステップＳ５０）。これはウォッチドックタイマをクリア設定するために必要な処理の一つである。本実施例では、この値Ａの他、後述する主制御タイマ割り込み処理において、値Ｂ、値Ｃが順次、設定された時に、ウォッチドックタイマがクリア設定されるように構成されている。
図示する通り、主制御側ループ処理はループを構成しているため、この処理が正常に繰り返されるとともに、主制御タイマ割り込み処理が周期的に行われる限り、ＷＣＬには、値Ａ、Ｂ、Ｃが順に設定され、ウォッチドッグタイマは常にクリア設定され続ける。これに対し、ＣＰＵ１０２の処理に異常が生じると、ＷＣＬのクリア設定が行われなくなるため、ＷＤＴ制御回路１５４（図３参照）が異常発生と判断し、リセット信号を出力することによって、ＣＰＵ１０２にリセットがかかり、ＣＰＵ１０２は電源投入時の処理（ステップＳ１０以降）を再度実行することになる。
【００６５】
ＷＣＬに値Ａを設定した後、停電予告信号の入力がないときには（ステップＳ５２）、ＣＰＵ１０２は非当落乱数更新処理を行う（ステップＳ５４）。非当落乱数とは、遊技中に用いられる乱数のうち抽選の当落判定にかかわらない乱数である。かかる乱数としては、例えば、抽選時に行われる変動表示のパターンを選択するための乱数が挙げられる。
ＣＰＵ１０２は、主制御側ループ処理として、以上で説明したステップＳ５０〜ステップＳ５４を繰り返し行う。
【００６６】
一方、停電予告信号が入力されている場合（ステップＳ５２）、ＣＰＵ１０２は主制御側電源断時処理を行う。停電予告信号は、パチンコ遊技機１の電源電圧が停電予告電圧より低くなった時に、出力される信号である。
【００６７】
主制御側電源断時処理では、ＣＰＵ１０２はまず割り込み禁止設定を行う（ステップＳ５６）。ＲＡＭ１０４のバックアップをとっている最中に、主制御側タイマ割り込み処理が行われてＲＡＭ１０４への書き込みがなされることを防ぐためである。
ＣＰＵ１０２は、次に停電クリア信号を出力する（ステップＳ５８）。また、遊技盤面に設置された種々のソレノイドやランプ等に出力している駆動信号を停止する。
そして、ＲＡＭ１０４の遊技情報に基づいてチェックサム算出し（ステップＳ６０）、バックアップフラグＢＫに値１をセットする（ステップＳ６２）。これによりバックアップ情報の記憶が完了する。
【００６８】
その後、ウォッチドックタイマのクリア設定を行って（ステップＳ６４）、無限ループに入ると、電源が遮断されることによりＣＰＵ１０２の動作は停止する。但し、電源が遮断されない場合には、無限ループ内で、ウォッチドックタイマがクリア設定されなくなるため、所定時間経過後にＣＰＵ１０２にリセットがかかり、ＣＰＵ１０２は主制御側電源投入時処理（ステップＳ１０以降）を再び行う。
【００６９】
Ｃ２．主制御側タイマ割り込み処理：
図６は主制御側タイマ割り込み処理のフローチャートである。主制御基板１００のＣＰＵ１０２によって、所定の割り込み周期（本実施形態では、４ｍｓ）ごとに繰り返し行われる処理である。
処理を開始すると、ＣＰＵ１０２は、特定機能記憶素子の切換を行う（ステップＳ７１）。第１切換コマンドによって第１特定機能記憶素子１１０の「演算用記憶素子１、フラグ用記憶素子１」から、第２特定機能記憶素子１２０の「演算用記憶素子２、フラグ用記憶素子２」への切換を行う。また、第２切換コマンドによって、第１特定機能記憶素子１１０の「処理用記憶素子Ｂ１〜Ｌ１」から、第２特定機能記憶素子１２０の「処理用記憶素子Ｂ２〜Ｌ２」への切換を行う。
第３特定機能記憶素子１３０は、一つずつしか用意されていないため、切換の対象とはならない。
この２つのコマンドに基づく処理が実行された後は、ＣＰＵ１０２は、第２特定機能記憶素子１２０を利用しながら以後の処理を実行する。この間、第１特定機能記憶素子１１０は、従前の値のまま保持される。従って、図６に示す割込処理の終了時に、第２特定機能記憶素子１２０から第１特定機能記憶素子１１０への切換を行えば、割込処理開始直前の処理を、支障なく継続することが可能となる。
【００７０】
次に、ＣＰＵ１０２はＷＣＬ（図２（ｂ）参照）に値Ｂをセットする（ステップＳ７２）。ステップＳ７２の処理を行うことにより、主制御側ループ処理（図５参照）と合わせて、ＷＣＬには、ウォッチドッグタイマのクリアに必要な値Ａ〜Ｃのうち、値Ａ、Ｂが設定されることになる。
以下、ＣＰＵ１０２は、図示する各処理を順次、実行する。これらの処理の実行順序は、図示した順序に限らない。
【００７１】
スイッチ入力処理（ステップＳ７３）はパチンコ機の各種スイッチの信号を入力する処理である。入力する信号としては、遊技盤に設けられた普通入賞口、始動入賞口、大入賞口に入球した遊技球の検出信号、賞球の払出コマンドの受信時に払出制御基板２１０が出力するＡＣＫ信号、などが挙げられる。
【００７２】
タイマ減算処理（ステップＳ７４）は、種々の時間管理に利用されるタイマ値を減算する処理である。初期値が設定されたタイマ値が、この減算処理によって４ｍｓずつ減算され、値０になることで、初期値に相当する時間の経過を検出することができる。タイマ値は、管理対象となる時間ごとに設けられている。管理対象となる時間としては、例えば、変動表示パターンに従って種々の図柄表示装置が点灯する時間や、払出制御基板２１０からのＡＣＫ信号を入力するまでの所要時間などが挙げられる。
【００７３】
当落乱数更新処理（ステップＳ７５）は、遊技中に抽選等に利用される種々の乱数値をカウントアップ等する処理である。本実施例では、抽選等の度に乱数を発生させる方法ではなく、ステップＳ７５の処理によって、種々の乱数値を値１ずつカウントアップする方法をとっている。このように乱数を規則的に変化させたとしても、入賞口への入球など、各乱数を使うことになるイベントが不規則に発生するため、十分、抽選用の乱数として機能するのである。
ここで更新される乱数としては、例えば、大当たりの判定に使用されるものとしては、大当たりの判定に使用される大当たり判定用の乱数、および大当たり時の図柄を決定するための大当たり図柄用の乱数が挙げられる。また普通図柄に関しては、普通図柄の当たり判定に使用される普通図柄当り判定用乱数などが挙げられる。
【００７４】
賞球制御処理（ステップＳ７６）は、払出制御基板２１０へのコマンド送出処理である。例えば、遊技球が入賞した時には、遊技球を払い出す旨を払出制御基板２１０に指示する賞球コマンドを作成し、払出制御基板２１０に送信する。また、払出制御基板２１０からＡＣＫ信号が所定時間内に入力されないときには、払出制御基板２１０との接続状態を確認するためのセルフチェックコマンドなどを作成し、払出制御基板２１０に送信する。
【００７５】
枠コマンド受信処理（ステップＳ７７）は、パチンコ機１の枠側に取り付けられている払出制御基板２１０から送信されるコマンドを主制御基板１００で受信する処理である。払出制御基板２１０のコマンドには、例えば賞球ユニットが球がみを起こして遊技球を払い出せないなどの異常を表す状態コマンドが挙げられる。
【００７６】
不正行為検出処理（ステップＳ７８）は、入賞口への入賞に関する異常状態を確認し報知する処理である。例えば、大当たり遊技状態でないときに大入賞口に遊技球が入球したのを検知した場合には、ＣＰＵ１０２は異常と判断して入賞異常報知コマンドを作成し、サブ制御基板３１０に出力する。
【００７７】
特別図柄及び特別電動役物制御処理（ステップＳ７９）では、ＣＰＵ１０２は、まず始動入賞口への入賞検出に応じて、大当たり判定用の乱数を予め記憶されている判定値と比較して、大当たりか否かを判定する。また、判定結果に応じて、図柄用および変動表示用の乱数値に基づいて、表示すべき図柄およびその変動パターンを決定し、その演出を行わせるための遊技演出コマンドを作成する。大当たりと判定されたときは、図柄変動の停止後に遊技盤の大入賞口の開閉板を開閉動作させる駆動信号を出力する。
【００７８】
普通図柄及び普通電動役物制御処理（ステップＳ８０）でも同様に、ＣＰＵ１０２は、普通図柄当り判定用乱数に基づく当たり判定、普通図柄の変動制御および当たり時において入賞口の開閉翼を開閉動作させるための開閉翼ソレノイドの駆動制御を行う。
【００７９】
ポート出力処理（ステップＳ８１）は、上述の種々の処理で説明した信号を、主制御Ｉ／Ｏポートの出力端子から出力する処理であり、サブ統合基板コマンド送信処理（ステップＳ８２）は、上述の種々の処理で設定した制御信号をサブ制御基板３１０に出力する処理である。
本実施例では、ＣＰＵ１０２は、上述の各処理の実行時には、それぞれ出力すべき情報およびコマンドを設定してＲＡＭ１０４に記憶させておき、ポート出力処理およびサブ統合基板コマンド送信処理において、ＲＡＭ１０４から情報・コマンドを読み出して出力する方法をとっている。
【００８０】
ＣＰＵ１０２は、以上の処理を終えた後、ＷＣＬに値Ｃをセットする（ステップＳ８３）。この処理、ステップＳ７２の処理、および主制御側ループ処理（図５参照）によって、ＷＣＬには、値Ａ、値Ｂそして値Ｃが順にセットされるため、ウォッチドックタイマがクリア設定される。
【００８１】
以上の処理を完了すると、ＣＰＵ１０２は、特定機能記憶素子の再切換、つまり第２特定機能記憶素子１２０から第１特定機能記憶素子１１０への切換を行って（ステップＳ８４）、割り込み許可の設定を行って（ステップＳ８５）、このルーチンを終了する。
上述の再切換は、ステップＳ７１の場合と同様、第１切換コマンドおよび第２切換をそれぞれ実行すればよい。再切換以後、ＣＰＵ１０２は第１特定機能記憶素子１１０を使用して処理を行うようになる。この間、第２特定機能記憶素子１２０の内容は、再切換時の値のまま保持される。
こうすることによって、主制御タイマ割り込み処理が終了した後、主制御側ループ処理（図５）を支障なく続けることが可能となる。
【００８２】
Ｃ３．サブ統合側処理：
サブ制御基板３１０は、主制御基板１００からのコマンドに応じて、種々の演出制御を行う。
図示を省略するが、サブ制御基板３１０が実行する処理も、主制御側ループ処理（図５）と同様のループと、主制御側タイマ割り込み処理（図６）と同様の割込処理から構成される。サブ制御基板３１０は２ｍｓ周期で割り込み処理を実行するとともに、１６ｍｓ周期で「１６ｍｓ定常処理」を実行する。
この１６ｍｓ定常処理では、主制御基板１００からの各種コマンドを解析するコマンド解析処理、パネル装飾ランプ１２、枠装飾ランプ３１（図１参照）の点灯制御を行うランプ処理、演出用の音声や警報音などの出力処理、装飾図柄制御基板３５０を介してＬＣＤ１６に演出用の画面を表示させる処理、これらの処理が正常に行われていることを監視するウォッチドックタイマ処理、および役物の駆動パターンをスケジューラにセットする処理等を行う。
【００８３】
サブ制御基板３１０は、１６ｍｓ定常処理を繰り返し実行する他、種々の割り込み処理を行う。かかる割り込み処理としては、２ｍｓタイマ割り込み、コマンド受信割り込み処理、コマンド受信終了割り込み処理があげられる。
【００８４】
サブ制御基板３１０においても、主制御基板１００の第１〜第３特定機能記憶素子１１０、１２０、１３０に相当する特定機能記憶素子を設けることができる。第１および第２特定機能記憶素子が設けられている場合には、主制御側タイマ割込処理（図６）と同様、割込処理の開始時に特定機能記憶素子の切換を行い、終了前に再切換を行うことが好ましい。
【００８５】
Ｃ４．払出制御基板の制御処理：
払出制御基板２１０は、主制御基板１００からの指示に従って、遊技媒体の払い出しを制御する。
払出制御基板２１０が実行する制御処理は、主制御基板１００と同様、ループ状のループ処理とタイマ割込処理とから構成することも可能であるが、本実施例では、ループ処理内で払出に必要な処理を繰り返し実行するものとした。
【００８６】
払出制御基板２１０においても、主制御基板１００の第１〜第３特定機能記憶素子１１０、１２０、１３０に相当する特定機能記憶素子を設けることができる。第１および第２特定機能記憶素子が備えられている場合において、払出に必要な各処理を割込処理で実行する時には、主制御側タイマ割込処理（図６）と同様、割込処理の開始時に特定機能記憶素子の切換を行い、終了前に再切換を行うことが好ましい。
【００８７】
Ｄ．効果
以上で説明した実施例のパチンコ機１によれば、主制御側ループ処理（図５）と主制御側割込処理（図６）を行う際に、第１および第２特定機能記憶素子１１０、１２０を切り換えて使用することによって、割込処理中には第１特定機能記憶素子１１０の使用が禁止されるため、割込処理中もその値を容易に保持しておくことができる。
また、本実施例では、このように特定機能記憶素子を切換可能とすることによって、割込処理を実行する際に、従前の値をスタックに退避する必要がなくなる。従って、スタックへの退避順序と、スタックからの復帰順序の不整合を回避することができ、特定機能記憶素子の値を、容易かつ確実に保持することが可能となる。
【００８８】
また、本実施例では、上述の切り換えの対象とならずループ処理および割込処理を通じて使用可能な第３特定機能記憶素子１３０が用意されている。従って、ループ処理と割込処理とで相互に授受する必要がある情報または種々の設定情報のように双方の処理を通じて継続的に保持しておくべき情報については、第３特定機能記憶素子１３０を用いることで、容易かつ確実な情報授受または情報保持を実現することができる。
例えば、ウォッチドッグタイマ（ＷＤＴ）クリア記憶素子（ＷＣＬ）を第３特定機能記憶素子１３０に設けておくことにより、ループ処理と割込処理の双方にわたって、クリア用の所定値を書き込むことが可能となる。本実施例のように、クリア用に複数の所定値を要する場合には、その一部をループ処理で書き込み、残余を割込処理で書き込むようにすることが可能となる。こうすることによって、ループ処理のみが正常に実行されている場合、または割込処理のみが正常に実行されている場合には、ＷＤＴがクリアされないため、リセットがかかるようにすることができる。つまり、ＷＣＬをループ処理および割込処理の双方で使用可能な構成とすることによって、双方の処理を安定的に実行させることが可能となる。
【００８９】
Ｅ．変形例：
（１）  実施例では、主制御側電源断時処理（図５参照）時には、特定機能記憶素子をバックアップする必要がない例を示した。バックアップが不要となるのは、次の理由による。つまり、実施例では、主基板のメイン処理のステップＳ５２で、停電予告信号の状態を確認し、この信号が停電となる状態を示している場合に主制御側電源断時処理へ分岐している。停電となる状態とは、例えば、停電時にハイ、非停電時にロウとなる停電予告信号を用いる場合には、停電予告信号がハイとなることを意味する。このように、実施例では、予め決められた条件で、主制御側電源断時処理に移行するため、移行に際して、ループ処理や割込処理が中断されることがない。従って、実施例では、主制御側電源断時処理内で第1特定記憶素子、第２特定記憶素子をＲＡＭ１０４に退避する必要がないのである。
本実施例の方法では、上述の通り、主制御側電源断時処理に移行するタイミングが予め固定されている。従って、主制御側電源断時処理を安定して行うためには、停電予告信号が確認された後も、この処理が完了するまで、ＣＰＵがプログラムを実行可能な電源電圧（Ｖｃｃ）を保持し続ける必要がある。電源電圧（Ｖｃｃ）の保持時間は、最大で、ループ処理において、Ｓ５２で停電でないと判定した後、次のループで停電信号を確認するまでの時間、タイマ割込での最大処理時間（４ｍｓ）、停電処理の開始から完了（無限ループまで）までの処理時間の合計に相当する時間となる。
【００９０】
これに対し、主制御側電源断時処理を任意のタイミングで割込処理として実行する方法を採ることもできる。この場合には、主制御側電源断時処理が実行されるタイミングに応じて、第１特定機能記憶素子１１０の内容は異なるため、電源を遮断するまでにＲＡＭ１０４にその内容をバックアップしておくことが好ましい。こうしておくことにより、再度、電源を投入した時に、電源遮断直前の状態からの処理を継続して行わせることが可能となる。
【００９１】
以下の変形例では、電源遮断時に第１および第２特定機能記憶素子１１０、１２０の内容をバックアップする例について示す。説明の便宜上、まず主制御側電源断時処理においてバックアップを行う際の処理を説明し、その後、主制御側電源投入時処理（図４）を説明する。
【００９２】
図７は変形例としての主制御側電源断時処理のフローチャートである。主制御基板１００のＣＰＵ１０２が実行する処理であり、図５のステップＳ５６〜Ｓ６４の処理に相当する。但し、実施例では、主制御側電源投入時処理内の分岐処理として実行されていたが、変形例では、主制御側電源断時処理は、割込処理として実行する点で相違する。
主制御側電源断時処理を割込処理で行うためには、例えば、停電予告信号をＣＰＵ１０２のＮＭＩ（Non-Maskable Interrupt）端子に入力し、停電予告信号発生時に強制的な割込がかかるようにしておけばよい。
【００９３】
以下では、説明の便宜上、主制御側ループ処理を実行中に電源が遮断されたものとして処理内容を説明する。この状態では、電源遮断時には第１特定機能記憶素子１１０が使用されている。
主制御側電源断時処理が開始されると、ＣＰＵ１０２は第１特定機能記憶素子１１０の内容をスタックに退避する（ステップＳ５７ａ）。図２（ａ）に示した演算用記憶素子１、フラグ用記憶素子１、および処理用記憶素子Ｂ１〜Ｌ１の全ての値を退避してもよいし、処理を継続して行うために必要な一部の値のみを退避してもよい。また、退避の順序は任意に設定可能である。
【００９４】
次に、ＣＰＵ１０２は特定機能記憶素子の切換を行い（ステップＳ５７ｂ）、第２特定機能記憶素子１２０の内容をスタックに退避する（ステップＳ５７ｃ）。図２（ａ）に示した演算用記憶素子２、フラグ用記憶素子２、および処理用記憶素子Ｂ２〜Ｌ２の全ての値を退避してもよいし、処理を継続して行うために必要な一部の値のみを退避してもよい。また、退避の順序は任意に設定可能である。
また、ＣＰＵ１０２は、スタックポインタが示すアドレスの情報、即ち主制御側電源断時処理の開始時に、ＣＰＵ１０２がプログラムのどの部分を実行していたかを示す情報を、作業領域（ＲＡＭ）に退避しておく（ステップＳ５７ｄ）。復電時には、後述する通り、退避したスタックポインタの情報をスタックポインタに戻すことにより、電源遮断が生じた時点で行っていた処理から再び処理を開始することが可能となる。
【００９５】
次に、ＣＰＵ１０２は、実施例と同様、停電クリア信号の出力開始等（ステップＳ５８）、チェックサムの算出記憶（ステップＳ６０）およびバックアップフラグＢＫの設定（ステップＳ６２）、ウォッチドッグタイマのクリア（ステップＳ６４）を行う。
無限ループに入ると、電源が遮断されることによりＣＰＵ１０２の動作は停止する。ただし、スタックに退避した値は、電源遮断時でもバックアップ用の電源によって保持されている。
無限ループに入っても、電源が遮断されない場合には、ウォッチドックタイマがクリア設定されなくなるため、所定時間経過後にＣＰＵ１０２にリセットがかかり、ＣＰＵ１０２は主制御側電源投入時処理（図４のステップ１０以降）を再び行うことになる。
【００９６】
図８は変形例としての主制御側電源投入時処理のフローチャートである。実施例の図５に代わる処理内容を示した。
【００９７】
ＣＰＵ１０２は、割り込み初期設定および割り込み許可設定を行う（ステップＳ２７ａ、Ｓ２７ｂ）。実施例（図５）におけるステップＳ４６、Ｓ４８の処理と同じである。変形例では、後述するとおり、ＲＡＭクリアを行う場合とそうでない場合とで、完全に処理が分かれてしまうため、ＲＡＭクリアするか否かの分岐に先立って上述の処理を行うものとした。
【００９８】
次に、ＣＰＵ１０２は実施例（図５）と同様、ＲＡＭクリア報知フラグ、チェックサムの値およびバックアップフラグの値に基づいてＲＡＭクリアを行うか否かを判断する（ステップＳ２８、Ｓ３０、Ｓ３２、Ｓ３４）。ＲＡＭクリアを行うべきと判断した場合には、ＣＰＵ１０２は、実施例（図５）と同様、ＲＡＭの全領域クリア（ステップＳ４０）、ＲＡＭ作業領域の初期設定（ステップＳ４２）、およびＲＡＭクリア報知（ステップＳ４４）の各処理を実行する。
【００９９】
また、ＲＡＭクリアに続き、ＣＰＵ１０２は主制御側ループ処理を実行する。ただし、実施例と異なり、この処理内では、ＷＣＬ（図２（ｂ）参照）への値Ａの設定（ステップＳ５０）、および非当落乱数更新処理（ステップＳ５４）のみを行う。先に説明した通り、停電予告信号の有無を判定する処理（図５のステップＳ５２）は行わない。変形例では、先に説明した通り、ＮＭＩによる割り込み処理で、主制御側電源断時処理（図７）を実行するからである。
【０１００】
一方、ＲＡＭクリアを行わないと判断される場合（ステップＳ２８、Ｓ３０、Ｓ３２、Ｓ３４）、ＣＰＵ１０２は、ＲＡＭ作業領域の復電時設定を行った後（ステップＳ３６）、ＷＤＴクリア記憶素子ＷＣＬに、値Ａ，Ｂ，Ｃを順次設定する（ステップＳ３７）。電源遮断の発生タイミングによっては、ウォッチドッグタイマがクリアされずリセットが生じるおそれがあるため、ここで値Ａ，Ｂ，Ｃを設定し、一旦、ウォッチドッグタイマをクリアしておく方が安全だからである。
また、ＣＰＵ１０２は、実施例と同様、電源投入時コマンド作成処理を行う（ステップＳ３８）。
【０１０１】
次に、ＣＰＵ１０２は、停電時にＲＡＭに退避してあったスタックポインタを復帰させる（ステップＳ３９ａ）。また、スタックの値を第２特定機能記憶素子１２０に復帰する（ステップＳ３９ｂ）。スタックの値を読み出し、演出用記憶素子２、フラグ用記憶素子２、処理用記憶素子Ｂ２〜Ｌ２にそれぞれ格納するのである。格納順序は、主制御側電源断時処理（図７）のステップＳ５７ｃでスタックに退避した順序と逆にする必要がある。例えば、演出用記憶素子２を最初に退避し、処理用記憶素子Ｌ２を最後に退避した場合には、ステップＳ３９ｂでは、スタックから読み出した情報を、最初に処理用記憶素子Ｌ２に格納し、最後に演出用記憶素子２に格納することになる。
主制御側電源断時処理（図７）のステップＳ５７ｃで、第２特定機能記憶素子１２０の一部のみを退避している場合には、ステップＳ３９ｂでは、退避したものに対応する特定機能記憶素子にのみ値を復帰させればよい。
【０１０２】
第２特定機能記憶素子１２０の復帰が終了すると、ＣＰＵ１０２は特定機能記憶素子を切換（ステップＳ３９ｃ）、スタックの値を第１特定機能記憶素子１１０に復帰する（ステップＳ３９ｄ）。この場合も、スタックへの退避（図７のステップＳ５７ａ）とは逆の順序で、格納する必要がある。
主制御側電源断時処理（図７）のステップＳ５７ａで、第１特定機能記憶素子１１０の一部のみを退避している場合には、ステップＳ３９ｄでは、退避したものに対応する特定機能記憶素子にのみ値を復帰させればよい。
【０１０３】
変形例では、ＣＰＵ１０２は、ステップＳ３９ａの処理で、スタックポインタを復帰させている。この結果、ＣＰＵ１０２は、電源遮断時に実行されていた処理から継続して処理を行うことになる。
例えば、主制御側ループ処理（ステップＳ５０、Ｓ５４）を実行中に電源が遮断された場合には、ＣＰＵ１０２は、第１特定機能記憶素子１１０の復帰（ステップＳ３９ｄ）の後、主制御側ループ処理に移行することになる。また、主制御側タイマ割り込み処理（図６）を実行している時に電源が遮断された場合には、ＣＰＵ１０２は、その割り込み処理内の所定の処理に移行し、割り込み処理が完了したところで、主制御側ループ処理に戻ってくることになる。
【０１０４】
以上で説明した変形例によれば、主制御側電源断時処理（図７）において、第１および第２特定機能記憶素子１１０、１２０の双方をバックアップすることができる。従って、復電時には、主制御側ループ処理（図８）および主制御側タイマ割り込み処理（図６）の双方において従前の処理に支障なく復帰することが可能となる。
【０１０５】
図７および図８の説明では、便宜上、主制御側ループ処理の実行中に電源が遮断された場合を例示したが、電源遮断は主制御側タイマ割り込み処理の実行中に生じることもある。この時、第２特定機能記憶素子１２０が使用されている状態で、主制御側電源断時処理（図７）が実行されることになる。
この場合には、主制御側電源断時処理（図７）では、ステップＳ５７ａで第２特定機能記憶素子１２０をスタックに退避し、特定機能記憶素子の切換を行った後（ステップＳ５７ｂ）、ステップＳ５７ｃで第１特定機能記憶素子１１０をスタックに退避する。ただし、実質的には、主制御側電源断時処理（図７）で説明した処理を実行すればよい。つまり、ステップＳ５７ａでは、使用中の特定機能記憶素子をスタックに退避し、ステップＳ５７ｃでは使用していなかった側の特定機能記憶素子をスタックに退避すればよい。
逆に、図８の主制御側ループ処理では、退避したのと逆順に復帰することにより、ステップＳ３９ｄの処理を終えた時点では、電源遮断時に使用していた特定機能記憶素子が使用可能な状態に復帰していることになる。
【０１０６】
この場合でも、第３特定機能記憶素子１３０は退避不要である。第３特定機能記憶素子１３０は、電源投入時に一度設定された後は変更することができないもの、およびＷＣＬのように電源遮断時に値を保持しておく必要がないものから構成されているからである。第３特定機能記憶素子１３０に、値を保持しておくべきものが含まれている場合には、少なくともその値だけはバックアップしておくことが好ましい。
【０１０７】
（２）  本実施例では、主制御側ループ処理を停止して、主制御側タイマ割り込み処理を行う場合を例示した。実施例において主制御側タイマ割り込み処理で示したそれぞれの処理は、かかる方法に限らず、主制御側ループ処理内で所定の条件下で分岐させて行うようにしてもよい。例えば、主制御側タイマ割り込み処理では、予め用意された「割込フラグ」を設定する処理のみを行う。主制御側ループ処理には、例えば、図５のステップＳ５２に続く処理として、この割込フラグのＯＮ／ＯＦＦに応じて分岐判断する処理を設ければよい。そして、割込フラグがＯＮとなっている時は、図６に相当する処理を実行するよう主制御側ループ処理内で分岐するようにプログラムを作成しておくのである。
【０１０８】
本発明は、上述のようにループ処理から分岐して割込処理に相当する処理（以下、「分岐処理」と呼ぶ）を実行する場合にも適用することができる。この場合もタイマ割り込み処理（図６）と同様、割込フラグを設定する分岐処理の実行開始時および終了時に、特定機能記憶素子の切換、再切換を行えばよい。
【０１０９】
（３）  実施例では、一つのＷＣＬにＡ，Ｂ，Ｃという３種類の値を書き込むことによってウォッチドッグタイマのクリアを行う例を示した。ＷＣＬは、２つまたは３つ以上を設けるものとしてもよい。
複数のＷＣＬを設ける場合には、例えば、いずれか一つのＷＣＬを指定し、指定されたＷＣＬへの値の書き込みによってウォッチドッグタイマのクリアを行うようにしてもよい。この処理と併せて、指定されていないＷＣＬにダミーの値を書き込んでもよい。こうすることによって、ウォッチドッグタイマをクリアできるＷＣＬを特定しづらくなり、ＷＣＬを利用して意図的にリセットをかけるような不正を回避しやすくなる利点がある。
また、複数のＷＣＬを有効化しておき、これらのいずれに書き込みが行われても、ウォッチドッグタイマがクリアされるようにしてもよい。
【０１１０】
更に、別の態様として、複数のＷＣＬに、それぞれ所定の監視情報を書き込むものとしてもよい。例えば、実施例と同様、Ａ，Ｂ，Ｃという３種類の値を用いる場合には、３つのＷＣＬ［１］〜ＷＣＬ［３］を設け、これらにそれぞれ値Ａ〜Ｃを書き込むようにしてもよい。こうすることで、実施例と同様、ループ処理および割込処理のいずれで異常が生じた場合にも、リセットを適切に実行することが可能となる。
この場合には、ＷＣＬ［１］〜ＷＣＬ［３］の順序で書き込みが行われた時にウォッチドッグタイマをクリアするようにしてもよいし、書き込み順序に関わらず、３つのＷＣＬ［１］〜ＷＣＬ［３］にそれぞれ値Ａ，Ｂ，Ｃが書き込まれた時にウォッチドッグタイマをクリアするようにしてもよい。
このように、ＷＣＬを複数設けておくことにより、種々の態様で活用することができ、ループ処理および割込処理の内容および態様に応じて、ウォッチドッグタイマのクリアに適した方法を柔軟に選択できる利点もある。
【０１１１】
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができることはいうまでもない。
本発明は、パチンコ機のみならず、スロットマシンなど種々の遊技機に適用可能である。
また、上述の実施例において、ソフトウェアで実現している部分はハードウェア的に実現するようにしてもよいし、その逆を行っても良い。
【図面の簡単な説明】
【０１１２】
【図１】実施例としてのパチンコ機１の制御用ハードウェア構成を示すブロック図である。
【図２】主制御基板１００内に設けられた特定機能記憶素子の構成を示す説明図である。
【図３】主制御基板１００上のワンチップマイクロコンピュータの回路構成を示す説明図である。
【図４】主制御側電源投入時処理の一例を示すフローチャート（１）である。
【図５】主制御側電源投入時処理の一例を示すフローチャート（２）である。
【図６】主制御側タイマ割り込み処理のフローチャートである。
【図７】変形例としての主制御側電源断時処理のフローチャートである。
【図８】変形例としての主制御側電源投入時処理のフローチャートである。
【符号の説明】
【０１１３】
１…パチンコ機
４ａ…表示部
４ｂ…操作スイッチ
１２…パネル装飾ランプ
１６…ＬＣＤ
２０…賞球払出装置
２１…払出モータ
２２…払出球検出器
２３…モータ駆動センサ
２９…スピーカ
３１…枠装飾ランプ
３２、３４…ランプ中継基板
４１…特別図柄表示装置
４２…入賞検出器
４３…大入賞口ソレノイド
４７…発射制御基板
４８…タッチ検出部
４９…発射モータ
１００…主制御基板
１０２…ＣＰＵ
１０４…ＲＡＭ
１０６…ＲＯＭ
１１０…第１特定機能記憶素子
１２０…第２特定機能記憶素子
１３０…第３特定機能記憶素子
１５０…内部バス
１５１…ＩＮＴ優先順位制御回路
１５２…タイマ回路
１５３…クロック
１５４…ＷＤＴ制御回路
１５５…パラレルポート
２１０…払出制御基板
３１０…サブ制御基板
３５０…装飾図柄制御基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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