(57)【要約】【課題】ドレイン電圧−ドレイン電流温度特性を調整できるＭＯＳトランジスタを備えた半導体装置を提供する。【解決手段】半導体基板１に互いに間隔をもって形成されたソース５とドレイン７と、ソース５とドレイン７の間の半導体基板１上にゲート絶縁膜９を介して形成されたゲート電極１１をもつＭＯＳトランジスタを備えている。ドレイン７のゲート電極１１側の端部は上方から見てゲート電極１１に重複している。ソース５は上方から見てゲート電極１１とは間隔をもって形成されている。【選択図】図１
2009123842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に互いに間隔をもって形成されたソースとドレインと、ソースとドレインの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置において、
前記ドレインの前記ゲート電極側の端部は上方から見て前記ゲート電極に重複又は隣接しており、前記ソースは上方から見て前記ゲート電極とは間隔をもって形成されているソースオフセット型ＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【請求項２】
前記ソースオフセット型ＭＯＳトランジスタは、前記ソースと前記ゲート電極との上方から見た距離が、ドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されている請求項１に記載の半導体装置。
【請求項３】
前記ソースオフセット型ＭＯＳトランジスタはドライバートランジスタを構成する請求項２に記載の半導体装置。
【請求項４】
前記ドレインの前記ゲート電極側の端部及び前記ソースの前記ゲート電極側の端部が上方から見て前記ゲート電極に重複又は隣接している第２ＭＯＳトランジスタを同一基板上にさらに備え、
前記ソースオフセット型ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、並列に接続されて同一の出力端子に接続されており、
前記ソースオフセット型ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、ドレイン電圧−ドレイン電流温度特性に関して互いに逆の特性をもっている請求項１に記載の半導体装置。
【請求項５】
前記ソースオフセット型ＭＯＳトランジスタにおける前記ソースと前記ゲート電極との上方から見た距離が、前記出力端子におけるドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されている請求項４に記載の半導体装置。
【請求項６】
並列に接続された前記ソースオフセット型ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの組はドライバートランジスタを構成する請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に互いに間隔をもって形成されたソースとドレインと、ソースとドレインの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、デジタル演算速度向上のため、ゲート電極の微細化が進んでいる。また、電源製品に代表されるように、アナログ的な用途も多くなってきている。特に、アナログ用途に関しては、温度依存性や電圧依存性が回路特性を左右するために、その補償する技術が非常に重要となってきている。
【０００３】
半導体装置に搭載されるＭＯＳトランジスタは、半導体基板に互いに間隔をもって形成されたソースとドレインと、ソースとドレインの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備えている。ソース及びドレインは、それらのゲート電極側の端部が上方から見てゲート電極に重複又は隣接している（例えば特許文献１，２を参照。）。また、上方から見てソース及びドレインの両方がゲート電極とは間隔をもって配置されているＭＯＳトランジスタもある（例えば特許文献３を参照。）。
【０００４】
ところで、半導体装置に搭載されるデバイスとしてドライバートランジスタがある。ここではドライバートランジスタの語は「次段の素子を駆動するためのチャネル幅が比較的大きいトランジスタ」という意味で用いている。ドライバートランジスタの用途の一例として携帯電話で多用されている充電回路を用いて説明する。
【０００５】
図７は充電機器の概略回路図である。充電池３１が充電スイッチ３３を介して電源３５（家庭用ＡＣコンセントに相当）に接続されている。（Ａ）は充電実施前を表しており、トランジスタ３７はＯＦＦ状態である。充電を行なうためにはトランジスタ３７をＯＮ状態にする。すると電極パッド２３を介して接続されている充電スイッチ３３がＯＮ状態になり、電源３５から電流Ａが充電池に流れ込み充電が行われる（（Ｂ）を参照。）。
【０００６】
この回路ではトランジスタ３７がドライバートランジスタを構成する。すなわちトランジスタ３７が次段の素子である充電スイッチ３３を駆動している。また、電流Ａが大きければ大きいほど短時間で充電が完了するため、それを駆動するトランジスタ３７の電流Ｂも大きいことが要求される。トランジスタを流れる電流はそのチャネル幅に比例するので、ドライバートランジスタとしてのトランジスタ３７のチャネル幅は大きい値で設計される。
【０００７】
次にドライバートランジスタについて説明する。
図８は従来のドライバートランジスタを概略的に示す断面図である。
シリコン基板４１上にドライバートランジスタ形成領域を画定するためのＬＯＣＯＳ酸化膜４３が形成されている。ドライバートランジスタ形成領域のシリコン基板４１にＮ型不純物拡散層からなるソース４５とドレイン４７が形成されている。ソース４５とドレイン４７は互いに間隔をもって交互に配置されている。
【０００８】
ソース４５、ドレイン４７間のシリコン基板４１上にゲート酸化膜４９を介してポリシリコンからなるゲート電極５１が形成されている。ゲート電極５１は複数のソース４５、ドレイン４７間の領域にそれぞれ形成されている。上方から見て、ソース４５及びドレイン４７のゲート電極５１側の端部はゲート電極５１と重複している。図８ではゲート電極５１が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極５１は数十本以上用いられるのが一般的である。
【０００９】
図示は省略するが、ソース４５、ドレイン４７及びゲート電極５１の形成領域を含んでシリコン基板４１上全面に層間絶縁膜が形成され、さらにその上に、メタル配線層、層間絶縁膜、最終保護膜などが形成されている。複数のソース４５はコンタクトホール（図示は省略）及びメタル配線層を介して電気的に接続されている。また、複数のドレインはコンタクトホール（図示は省略）及びメタル配線層を介して電気的に接続されている。
【００１０】
図８に示したように、ゲート電極５１の両側にソース４５とドレイン４７が交互に配置されているのがドライバートランジスタの特徴である。ドライバートランジスタがオンすると、図８に示すように矢印の向きに電流が流れる。つまり１つのソース４５及びドレイン４７が両側のゲート電極５１に対して機能することになり、小面積で大電流を流すレイアウトが可能となる。
【００１１】
【特許文献１】特開２００２−２６１２７３号公報
【特許文献２】特開２００１−１８５７２４号公報
【特許文献３】特許第３５１３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ソース及びドレインのゲート電極側の端部が上方から見てゲート電極に重複している従来のＭＯＳトランジスタは、温度が上昇するとドレイン電流が低下する特性をもっている。しかし、特にアナログ回路では温度依存性や電圧依存性が回路特性を左右するために、ＭＯＳトランジスタのドレイン電圧−ドレイン電流温度特性を調整できることが好ましい。
【００１３】
そこで本発明は、ドレイン電圧−ドレイン電流温度特性を調整できるＭＯＳトランジスタを備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体装置は、半導体基板に互いに間隔をもって形成されたソースとドレインと、ソースとドレインの間の半導体基板上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えたものであって、上記ドレインの上記ゲート電極側の端部は上方から見て上記ゲート電極に重複又は隣接しており、上記ソースは上方から見て上記ゲート電極とは間隔をもって形成されているＭＯＳトランジスタ（本願特許請求の範囲及び本明細書においてソースオフセット型ＭＯＳトランジスタと称す。）を備えているものである。ドレインのゲート電極側の端部は上方から見て上記ゲート電極に重複又は隣接しており、上記ソースは上方から見て上記ゲート電極とは間隔をもって形成されているソースオフセット型ＭＯＳトランジスタは、ソースとゲート電極の間の距離を調整することによってドレイン電圧−ドレイン電流温度特性を調整できる。
【００１５】
本発明の半導体装置において、上記ソースオフセット型ＭＯＳトランジスタは、上記ソースと上記ゲート電極との上方から見た距離が、ドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されている例を挙げることができる。
さらに、上記ソースオフセット型ＭＯＳトランジスタはドライバートランジスタを構成する例を挙げることができる。
【００１６】
また、本発明の半導体装置において、上記ドレインの上記ゲート電極側の端部及び上記ソースの上記ゲート電極側の端部が上方から見て上記ゲート電極に重複又は隣接している第２ＭＯＳトランジスタをさらに備え、上記ソースオフセット型ＭＯＳトランジスタと上記第２ＭＯＳトランジスタは、並列に接続されて同一の出力端子に接続されており、上記ソースオフセット型ＭＯＳトランジスタと上記第２ＭＯＳトランジスタは、ドレイン電圧−ドレイン電流温度特性に関して互いに逆の特性をもっている例を挙げることができる。
【００１７】
さらに、上記ソースオフセット型ＭＯＳトランジスタにおける上記ソースの上記ゲート電極側の端部と上記ゲート電極との上方から見た距離が、上記出力端子におけるドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されている例を挙げることができる。
【００１８】
さらに、並列に接続された上記ソースオフセット型ＭＯＳトランジスタと上記第２ＭＯＳトランジスタの組はドライバートランジスタを構成する例を挙げることができる。
【発明の効果】
【００１９】
本発明の半導体装置では、ＭＯＳトランジスタとして、ドレインのゲート電極側の端部は上方から見てゲート電極に重複又は隣接しており、ソースは上方から見てゲート電極とは間隔をもって形成されているソースオフセット型ＭＯＳトランジスタを備えているようにしたので、ソースオフセット型ＭＯＳトランジスタにおいてソースとゲート電極の間の距離を調整することによってドレイン電圧−ドレイン電流温度特性を調整できる。これにより、ドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性を一定にすることができ、また、従来のＭＯＳトランジスタとは逆のドレイン電圧−ドレイン電流温度特性を持たせることもできる。
【００２０】
本発明の半導体装置において、ソースオフセット型ＭＯＳトランジスタは、ソースとゲート電極との上方から見た距離が、ドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されているようにすれば、温度依存性を補償するための素子や回路が不必要になる。
さらに、ソースオフセット型ＭＯＳトランジスタはドライバートランジスタを構成しているようにすれば、温度変化に対してドライバートランジスタの出力を安定させることができる。
【００２１】
また、本発明の半導体装置において、ドレインのゲート電極側の端部及びソースのゲート電極側の端部が上方から見てゲート電極に重複又は隣接している第２ＭＯＳトランジスタをさらに備え、ソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタは、並列に接続されて同一の出力端子に接続されており、ソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタは、ドレイン電圧−ドレイン電流温度特性に関して互いに逆の特性をもっているようにすれば、ソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタを並列に接続することにより、第２ＭＯＳトランジスタのドレイン電圧−ドレイン電流温度特性を緩和できる。
【００２２】
特に、ソースオフセット型ＭＯＳトランジスタにおけるソースとゲート電極との上方から見た距離が、出力端子におけるドレイン電圧−ドレイン電流温度特性に関してドレイン電流の飽和領域において温度特性が一定になる距離に設定されているようにすれば、温度依存性を補償するための素子や回路が不必要になる。
【００２３】
さらに、並列に接続されたソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタの組はドライバートランジスタを構成しているようにすれば、温度変化に対してドライバートランジスタの出力を安定させることができる。
【発明を実施するための最良の形態】
【００２４】
図１は一実施例のソースオフセット型ＭＯＳトランジスタを概略的に示す断面図である。
例えばＰ型のシリコン基板（半導体基板）１に、トランジスタ形成領域を画定するためのＳＴＩ（shallow trench isolation）３が形成されている。トランジスタ形成領域のシリコン基板１にはＰ型ウェル（図示は省略）が形成されている。トランジスタ形成領域のシリコン基板１にＮ型不純物拡散層からなるソース５とドレイン７が互いに間隔をもって形成されている。この実施例では、ソース５は１つの拡散層によって形成され、ドレイン７は低濃度拡散層７ａと高濃度拡散層７ｂの２つの拡散層からなるＬＤＤ（light doped drain）構造を備えている。
【００２５】
ソース５、ドレイン７間のシリコン基板１上にゲート絶縁膜９を介してゲート電極１１が形成されている。例えば、ゲート絶縁膜９はシリコン酸化膜によって形成され、ゲート電極１１はポリシリコンによって形成されている。ゲート電極１１は、上方から見て、ドレイン７の低濃度拡散層７ａのゲート電極１１側端部に重複している。また、ゲート電極１１は、上方から見て、ソース５とは間隔をもつ位置に配置されている。これにより、ソースオフセット型ＭＯＳトランジスタが形成されている。ゲート電極１１の側面に例えばＨＴＯ膜（高温酸化膜）からなるサイドウォール１３が形成されている。
【００２６】
図示は省略するが、ソース５、ドレイン７、ゲート電極１１及びサイドウォール１３の形成領域を含んでシリコン基板１上全面に層間絶縁膜が形成され、さらにその上にメタル配線層、層間絶縁膜、最終保護膜等が形成されている。
【００２７】
図２は図１に示したソースオフセット型ＭＯＳトランジスタの製造方法例を説明するための工程断面図である。図２のかっこ数字と以下に説明する工程は対応している。図１及び図２を参照してこの製造方法例を説明する。
【００２８】
（１）Ｐ型のシリコン基板１にＰ型ウェル（図示は省略）とＳＴＩ３を形成する。シリコン基板１上にシリコン酸化膜を例えば１０ｎｍ（ナノメートル）の膜厚に形成し、さらにその上にポリシリコン膜を例えば３００ｎｍの膜厚に形成する。写真製版技術及びエッチング技術により、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート電極１１及びゲート絶縁膜９を形成する。
【００２９】
（２）写真製版技術により、ソース形成予定領域を覆い、ドレイン形成予定領域に開口部をもつレジストパターン１５を形成する。イオン注入法により、レジストパターン１５及びゲート電極１１をマスクにして、例えばリンイオンを注入エネルギーは３０ＫｅＶ、ドーズ量は５×１０13／ｃｍ2の条件で注入してＮ型拡散層からなる低濃度ドレイン７ａを形成する。
【００３０】
（３）レジストパターン１５を除去する。シリコン基板１上前面にＨＴＯ膜を形成した後、そのＨＴＯ膜に異方性エッチバック処理を施してゲート電極１１の側面にサイドウォール１３を形成する。
【００３１】
（４）写真製版技術により、ソース形成予定領域及びドレイン形成予定領域に開口部をもつレジストパターン１７を形成する。この製造方法例では、レジストパターン１７は、ソースがゲート電極１１と所望の間隔をもって形成されるように、ソース側のサイドウォール１３近傍のシリコン基板１上にも形成されている。レジストパターン１７及びサイドウォール１３をマスクにして、例えばヒ素イオンを注入エネルギーは５０ＫｅＶ、ドーズ量は５×１０15／ｃｍ2の条件で注入する。これにより、ゲート電極１１とは間隔をもってソース５を形成し、低濃度拡散層７ａと高濃度拡散層７ｂからなるドレイン７を形成する。その後、レジストパターン１７を除去する（図１参照。）。
【００３２】
このように、ソースオフセット型ＭＯＳトランジスタは、従来の製造プロセスに比べて製造工程を増加させることなく形成することができる。
【００３３】
図３は、ソースオフセット型ＭＯＳトランジスタのドレイン電圧−ドレイン電流温度特性を調べた結果を示す図である。ここでは、上方から見たソースとゲート電極の距離を０.１〜０.５μｍの間で変化させた。また、参考例としてソースがＬＤＤ構造からなる従来のもの（ソースとゲート電極の距離が０.０μｍ）のドレイン電圧−ドレイン電流温度特性も調べた。図３において縦軸はドレイン電流（Ａ）、横軸はドレイン電圧（Ｖ）を示す。なお、電圧印加条件は、ソース及び基板電圧が接地電位、ゲート電圧が６Ｖである。また、ゲート幅は２.５μｍである。
【００３４】
ソースとゲート電極の距離が０.０μｍのものでは、高温になるほど格子散乱の影響を受けて移動度が低下するため、温度が上昇するとドレイン電流が低下する特性をもっている。そして、ソースとゲート電極の距離が０.０μｍは２５〜１２５℃の範囲では、約３０％もの特性変動がある。
【００３５】
これに対し、ソースとゲート電極の距離が０.１μｍのソースオフセット型ＭＯＳトランジスタでは、温度が上昇するとドレイン電流が低下する特性をもっているものの、２５〜１２５℃の範囲における特性変動を０.０μｍのものに比べて小さくできる。
【００３６】
さらに、ソースとゲート電極の距離が０.２μｍのソースオフセット型ＭＯＳトランジスタでは、ドレイン電流の飽和領域において温度特性が一定になっている。このように、ソースとゲート電極との上方から見た距離を調整することにより、ソースオフセット型ＭＯＳトランジスタのドレイン電圧−ドレイン電流温度特性を一定にすることができる。
【００３７】
また、ソースとゲート電極の距離が０.３μｍ、０.４μｍ、０.５μｍのソースオフセット型ＭＯＳトランジスタでは、０.０μｍのものとは逆に、温度が上昇するとドレイン電流が上昇する特性をもっている。
このように、ソースオフセット型ＭＯＳトランジスタのソースとゲート電極の距離を調整することにより、ドレイン電圧−ドレイン電流温度特性を調整できる。
【００３８】
ソースオフセット型ＭＯＳトランジスタにおいて、所望のドレイン電圧−ドレイン電流温度特性を得るには、ソースとゲート電極の距離や製造プロセスを調整する必要がある。ソースオフセット型ＭＯＳトランジスタにおけるソースとゲート電極の距離は１μｍ以下、好ましくは０.５μｍ以下であることが好ましい。
【００３９】
図４は、ソースとゲート電極の距離が０.２μｍのソースオフセット型ＭＯＳトランジスタにおいてゲート電圧（ＶＧ）を変化させたときのドレイン電圧−ドレイン電流特性を調べた結果を示す図である。図４において縦軸はドレイン電流（Ａ）、横軸はドレイン電圧（Ｖ）を示す。なお、温度条件は常温で行なった。
【００４０】
図４から、ソースとゲート電極が間隔をもって配置されているソースオフセット型ＭＯＳトランジスタは従来のＭＯＳトランジスタと同様にトランジスタとして機能することがわかる。
【００４１】
図５は他の実施例のソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタを概略的に示す断面図である。ソースオフセット型ＭＯＳトランジスタは図１と同じなので説明は省略する。
【００４２】
この実施例では、第２ＭＯＳトランジスタのソース５は、ドレイン７と同様に、低濃度拡散層５ａと高濃度拡散層５ｂからなるＬＤＤ構造を備えている。すなわち、第２ＭＯＳトランジスタは、ドレイン７のゲート電極１１側の端部及びソース５のゲート電極１１側の端部が上方から見てゲート電極１１に重複している構造を備えている。第２ＭＯＳトランジスタは、図２を参照して説明した製造工程（２）において第２ＭＯＳトランジスタのソース形成予定領域に開口部をもつレジストパターンを形成し、第２ＭＯＳトランジスタのソース形成予定領域にリンを注入して低濃度拡散層５ａを形成することにより、図２を参照して説明した製造方法例と同様にして形成することができる。
【００４３】
図３を参照して説明したように、ソースとゲート電極の距離が０.０μｍのもの、すなわち第２ＭＯＳトランジスタは温度が上昇するとドレイン電流が低下する特性をもつ。
この実施例において、ソースオフセット型トランジスタは、上方から見たソース５とゲート電極１１の間の距離が例えば０.３μｍに設定されており、第２ＭＯＳトランジスタとは逆に、温度が上昇するとドレイン電流が上昇する特性をもっている。
【００４４】
ソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタは入力端子１９、出力端子２１間に並列に接続されている。すなわち、ソースオフセット型ＭＯＳトランジスタのドレイン７と第２ＭＯＳトランジスタのドレイン７は共通の入力端子１９に接続されており、ソースオフセット型ＭＯＳトランジスタのソース５と第２ＭＯＳトランジスタのソース５は共通の出力端子２１に接続されている。
【００４５】
図６は、並列に接続されたソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの組のドレイン電圧−ドレイン電流温度特性を調べた結果を示す図である。図６において縦軸はドレイン電流（Ａ）、横軸はドレイン電圧（Ｖ）を示す。
【００４６】
図６に示すように、ドレイン電圧−ドレイン電流温度特性が互いに逆のソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタを並列に接続することにより、２５〜１２５℃の温度範囲において、ドレイン電流の変動が約３％程度とほぼ同じ特性を得ることができた。ソースオフセット型ＭＯＳトランジスタにおけるソースとゲート電極の間の距離や、ソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタのサイズ比、不純物濃度等を調整することにより、ドレイン電圧−ドレイン電流温度特性を一定にすることも可能である。
【００４７】
以上、本発明の実施例を説明したが、材料、形状、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４８】
例えば、上記実施例では、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは１本のゲート電極を備えているが、図８を参照して説明したドライバートランジスタに、本発明のソースオフセット型ＭＯＳトランジスタを適用できるし、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの組も適用できる。
【００４９】
また、上記実施例では、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタについてＮチャネル型のものについて説明したが、本発明はこれに限定されるものではなく、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはＰチャネル型のものであってもよい。
【００５０】
また、上記実施例ではＬＤＤ構造のＭＯＳトランジスタにソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを適用しているが、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは１つの拡散層からなるソースと１つの拡散層からなるドレインを備えているものであってもよい。また、ソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはサイドウォールを備えていなくてもよい。
【００５１】
また、上記実施例では、ソースオフセット型ＭＯＳトランジスタにおいて上方から見てドレインとゲート電極は重複し、第２ＭＯＳトランジスタにおいて上方から見てソース及びドレインとゲート電極は重複しているが、本発明はこれに限定されるものではなく、ソースオフセット型ＭＯＳトランジスタにおいて上方から見てドレインとゲート電極は隣接していてもよいし、第２ＭＯＳトランジスタにおいて上方から見てソース及びドレインの一方又はその両方とゲート電極は隣接していてもよい。
【図面の簡単な説明】
【００５２】
【図１】一実施例のソースオフセット型ＭＯＳトランジスタを概略的に示す断面図である。
【図２】図１に示したソースオフセット型ＭＯＳトランジスタの製造方法例を説明するための工程断面図である。
【図３】ソースオフセット型ＭＯＳトランジスタのドレイン電圧−ドレイン電流温度特性を調べた結果を示す図である。
【図４】図４は、ソースとゲート電極の距離が０.２μｍのソースオフセット型ＭＯＳトランジスタにおいてゲート電圧（ＶＧ）を変化させたときのドレイン電圧−ドレイン電流特性を調べた結果を示す図である。
【図５】他の実施例のソースオフセット型ＭＯＳトランジスタと第２ＭＯＳトランジスタを概略的に示す断面図である。
【図６】並列に接続されたソースオフセット型ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの組のドレイン電圧−ドレイン電流温度特性を調べた結果を示す図である。
【図７】ドライバートランジスタが用いられる回路の一例としての充電機器の概略回路図である。
【図８】従来のドライバートランジスタを概略的に示す断面図である。
【符号の説明】
【００５３】
１  シリコン基板（半導体基板）
５  ソース
５ａ  低濃度拡散層
５ｂ  高濃度拡散層
７  ドレイン
７ａ  低濃度拡散層
７ｂ  高濃度拡散層
９  ゲート絶縁膜
１１ゲート電極ＳＩＣボート（ウエハ保持部）
２１  出力端子
【図１】
2009123842.tif 000003
【図２】
2009123842.tif 000004
【図３】
2009123842.tif 000005
【図４】
2009123842.tif 000006
【図５】
2009123842.tif 000007
【図６】
2009123842.tif 000008
【図７】
2009123842.tif 000009
【図８】
2009123842.tif 000010