(57)【要約】【課題】ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供する。【解決手段】第１のシリサイド層及び第１のポリシリコン層６を含むビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃを有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層及び第２のポリシリコン層２３を含むワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ２を有する第３のシリコン層３４とを具備してなる。【選択図】図１９
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【特許請求の範囲】
【請求項１】
基板上に、第１のシリサイド層及び／または第１のポリシリコン層からなるビット線と、
前記ビット線上に形成された基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層と、
前記第２のシリコン層の前記基部に形成されたソースドレイン領域と、
前記ビット線の一部を貫通して前記基板と前記第２のシリコン層を連結する第１のシリコン層と、
前記ボディ部を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ部を覆うゲート電極と、
前記ボディ部上に形成されて前記ゲート電極に接続される第２のシリサイド層及び／または第２のポリシリコン層からなるワード線と、
前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記第２のシリコン層は、前記ボディ部間から前記基部の上方が、テーパー状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基部の上方に、前記ゲート絶縁膜を介して、ゲートストッパが形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ビット線は、タングステン層、または窒化タングステン層の何れか一方または両方が更に含まれることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第１のシリサイド層は、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド、クロムシリサイドの何れかからなることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ワード線は、タングステン層、または窒化タングステン層の何れか一方または両方が更に含まれることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第２のシリサイド層は、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド、クロムシリサイドの何れかからなることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ビット線が前記第１のシリサイド層及び前記第１のポリシリコン層からなるポリメタル配線であり、かつ前記ワード線が前記第２のシリサイド層及び前記第２のポリシリコン層からなるポリメタル配線であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記ビット線が前記第１のポリシリコン層からなるポリシリコン配線であり、かつ前記ワード線が前記第２のシリサイド層及び前記第２のポリシリコン層からなるポリメタル配線であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項１０】
前記ビット線が前記第１のシリサイド層及び前記第１のポリシリコン層からなるポリメタル配線であり、かつ前記ワード線が前記第２のポリシリコン層のみからなるポリシリコン配線であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項１１】
前記ビット線が前記第１のポリシリコン層からなるポリシリコン配線であり、かつ前記ワード線が前記第２のポリシリコン層のみからなるポリシリコン配線であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項１２】
基板上に、第１のシリサイド層及び／または第１のポリシリコン層からなるビット線を形成する工程と、
前記ビット線に貫通孔を形成し、前記貫通孔に第１のシリコン層を形成する工程と、
前記ビット線及び第１のシリコン層上に、基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層を形成する工程と、
前記ボディ部を覆うようにゲート絶縁膜及びゲート電極を形成する工程と、
前記第２のシリコン層の前記基部にソースドレイン領域を形成する工程と、
前記ボディ部上に、前記ゲート電極に接続される第２のシリサイド層及び／または第２のポリシリコン層からなるワード線を形成する工程と、
前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項１３】
前記ビット線を形成する工程の後、前記ビット線の上に第１の窒化膜を堆積するとともに前記第１の窒化膜の両側面に第１のサイドウォール酸化膜を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ソースドレイン領域を形成する工程の後、前記第２のシリコン層の上に第３の窒化膜を形成するとともに前記第３の窒化膜を覆うように第５の酸化膜を形成する工程を含むことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２のシリコン層を形成する工程において、エピタキシャル成長により、前記基板全面に第２のシリコン層を堆積した後、前記第２のシリコン層をエッチングして、前記基部と前記ボディ部を形成することを特徴とする請求項１２〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２のシリコン層を形成する工程において、前記第１のシリコン層の上部を前記ビット線の高さより露出させた後にエピタキシャル成長を行い、前記第２のシリコン層を堆積することを特徴とする請求項１２〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２のシリコン層を形成する工程において、エピタキシャル成長と、レーザーアニールまたは水素アニール処理と、を組み合わせて行なって前記第２のシリコン層を形成することを特徴とする請求項１２〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第２のシリコン層を形成する工程において、前記基部および前記ボディ部を覆うように、高密度プラズマ法により高密度プラズマ酸化膜を形成し、前記高密度プラズマ酸化膜は、前記ボディ部の側壁面に形成する部分のみ薄く形成し、その後、前記高密度プラズマ酸化膜を等方性エッチングすることで、前記ボディ部間の前記基部上にゲートストッパを形成することを特徴とする請求項１２〜１７の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳトランジスタの半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
一般に、縦型ＤＲＡＭ又はＰＲＡＭなどの半導体装置は、基板上にポリシリコンで形成されたビット線が設けられ、この上部に形成された層間絶縁膜層にシリコンのエピタキシャル成長で形成されたシリコン柱が設けられ、シリコン柱を取り囲むゲート絶縁膜の外周部にポリシリコンからなるゲート電極（ワード線）が設けられていることが多い。（例えば、特許文献１〜３を参照。）
【０００３】
しかし、このような半導体装置では、ビット線及びワード線などがポリシリコンで形成されているため、ビット線及びワード線などの配線の抵抗が高く、読み出し速度が低下するなどの問題があった。そのため、耐熱性が必要となる部分の配線として、Ｗ（タングステン）などの高融点金属が一般的に用いられている。
【０００４】
また、多層配線構造を有する半導体装置では、各層の配線間を電気的に絶縁する層間絶縁膜が形成されている。この層間絶縁膜にはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される酸化シリコン膜が用いられている。
上記Ｗは、酸化シリコン膜形成時の、酸素雰囲気の環境下において、容易に酸化され、Ｗに比較して大幅に抵抗率の高いＷＯx（酸化タングステン）が形成される。その結果、配線の抵抗が上昇するとともに、堆積膨張による密着性悪化などの問題が発生する。
【０００５】
上述した問題を回避するため、Ｗ配線の上に直接酸化シリコン膜を形成するのではなく、Ｗ層が露出している部分を窒化シリコン膜で被覆し、この窒化シリコン膜を酸化防止膜として機能させ、その上に酸化シリコン膜をＣＶＤ法により形成する方法が用いられている。
このような酸化防止膜としての窒化シリコン膜の形成には、ジクロルシラン（ＳiＨ２Ｃl２）とアンモニア（ＮＨ３）を原料ガスとし、６３０℃〜６８０℃の温度範囲で成膜する低圧ＣＶＤ法が用いられる。
【０００６】
以下、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のビット配線にＷを用い、そのビット配線間に容量コンタクトプラグを形成する従来技術の一例について説明する。
まず、層間絶縁膜を開孔して、例えば、下部に形成されたＭＯＳトランジスタの拡散層に接続されるコンタクトプラグを形成する。
次に、全面に層間絶縁膜を形成し、その上にＷ膜、およびＷ膜加工時のハードマスクとなる窒化シリコン膜をプラズマＣＶＤ法により積層形成する。
次に、フォトリソグラフィーとドライエッチング法を用い、フォトレジストをマスクとして、窒化シリコン膜をエッチングする。その後、フォトレジストを除去し、窒化シリコン膜をマスクとして、Ｗ膜をエッチングし、ビット配線を形成する。
【０００７】
次に、６３０℃〜６８０℃の温度下にて、ジクロルシラン及びアンモニアを原料ガスとする低圧ＣＶＤ法により、窒化シリコン膜を酸化防止膜として形成する。
次に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いて、全面に酸化シリコン膜からなる層間絶縁膜を形成する。
このとき、Ｗ膜からなるビット配線は、窒化シリコン膜の酸化防止膜にて被覆されているため、層間絶縁膜形成時の酸化雰囲気に直接にさらされることがなく、ＷＯxとなる反応を抑制することができ、ビット線の抵抗値の上昇を防止する。
この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、上記層間絶縁膜を平坦化し、フォトリソグラフィーとドライエッチング法により、層間絶縁膜に容量コンタクトホールを形成してコンタクトプラグの表面を露出させ、容量コンタクトプラグを形成する。
【０００８】
また、プラズマ窒化法やランプ加熱による熱窒化法を用いて、Ｗ膜の表面に窒化Ｗ膜を形成し、その窒化Ｗ膜を酸化防止膜とする半導体装置の製造方法が開示されている。更に、ジクロルシランとアンモニアを交互に供給するＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン膜を形成する方法が開示されている。
【特許文献１】特表２００４−５０５４６６号公報
【特許文献２】特開２００５−３０３１０８号公報
【特許文献３】特開平１１−０８７６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような低抵抗の金属配線を形成する工程において、更なる改良が求められている。本発明は、上記事情に鑑みてなされたものであり、ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
（１）本発明の半導体装置は、基板上に、第１のシリサイド層及び第１のポリシリコン層を含む第１のポリメタル配線からなるビット線と、
前記ビット線上に形成された基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層と、
前記第２のシリコン層の前記基部に形成されたソースドレイン領域と、
前記ビット線の一部を貫通して前記基板と前記第２のシリコン層を連結する第１のシリコン層と、
前記ボディ部を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ部を覆うゲート電極と、
前記ボディ部上に形成されて前記ゲート電極に接続される第２のシリサイド層及び第２のポリシリコン層を含む第２のポリメタル配線からなるワード線と、
前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層と、
を具備してなることを特徴とする。
（２）また、本発明の半導体装置においては、前記第２のシリコン層が、前記ボディ部間から前記基部の上方が、テーパー状に形成されていることが好ましい。
（３）また、本発明の半導体装置においては、前記基部の上方に、前記ゲート絶縁膜を介して、ゲートストッパが形成されていることが好ましい。
（４）また、本発明の半導体装置においては、前記ビット線は、タングステン層、または窒化タングステン層の何れか一方または両方が更に含まれることが好ましい。
（５）また、本発明の半導体装置においては、前記第１のシリサイド層は、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド、クロムシリサイドの何れかからなることが好ましい。
（６）また、本発明の半導体装置においては、前記ワード線は、タングステン層、または窒化タングステン層の何れか一方または両方が更に含まれることが好ましい。
（７）また、本発明の半導体装置においては、前記第２のシリサイド層は、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド、クロムシリサイドの何れかからなることが好ましい。
（８）また、本発明の半導体装置においては、前記ビット線が前記第１のシリサイド層及び前記第１のポリシリコン層からなるポリメタル配線であり、かつ前記ワード線が前記第２のシリサイド層及び前記第２のポリシリコン層からなるポリメタル配線であることが好ましい。
（９）また、本発明の半導体装置においては、前記ビット線が前記第１のポリシリコン層からなるポリシリコン配線であり、かつ前記ワード線が前記第２のシリサイド層及び前記第２のポリシリコン層からなるポリメタル配線であることが好ましい。
（１０）また、本発明の半導体装置においては、前記ビット線が前記第１のシリサイド層及び前記第１のポリシリコン層からなるポリメタル配線であり、かつ前記ワード線が前記第２のポリシリコン層のみからなるポリシリコン配線であることが好ましい。
（１１）また、本発明の半導体装置においては、前記ビット線が前記第１のポリシリコン層からなるポリシリコン配線であり、かつ前記ワード線が前記第２のポリシリコン層のみからなるポリシリコン配線であることが好ましい。
（１２）本発明の半導体装置の製造方法は、基板上に、第１のシリサイド層及び／または第１のポリシリコン層からなるビット線を形成する工程と、
前記ビット線に貫通孔を形成し、前記貫通孔に第１のシリコン層を形成する工程と、
前記ビット線及び第１のシリコン層上に、基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層を形成する工程と、
前記ボディ部を覆うようにゲート絶縁膜及びゲート電極を形成する工程と、
前記第２のシリコン層の前記基部にソースドレイン領域を形成する工程と、
前記ボディ部上に、前記ゲート電極に接続される第２のシリサイド層及び／または第２のポリシリコン層からなるワード線を形成する工程と、
前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層を形成する工程と、
を具備してなることを特徴とする。
（１３）また、本発明の半導体装置の製造方法は、前記ビット線を形成する工程の後、前記ビット線の上に第１の窒化膜を堆積するとともに前記第１の窒化膜の両側面に第１のサイドウォール酸化膜を形成する工程を含むことが好ましい。
（１４）また、本発明の半導体装置の製造方法は、前記ソースドレイン領域を形成する工程の後、前記第２のシリコン層の上に第３の窒化膜を形成するとともに前記第３の窒化膜を覆うように第５の酸化膜を形成する工程を含むことが好ましい。
（１５）また、本発明の半導体装置の製造方法は、前記第２のシリコン層を形成する工程において、エピタキシャル成長により、前記基板全面に第２のシリコン層を堆積した後、前記第２のシリコン層をエッチングして、前記基部と前記ボディ部を形成することが好ましい。
（１６）また、本発明の半導体装置の製造方法は、前記第２のシリコン層を形成する工程において、前記第１のシリコン層の上部を前記ビット線の高さより露出させた後にエピタキシャル成長を行い、前記第２のシリコン層を堆積することが好ましい。
（１７）また、本発明の半導体装置の製造方法は、前記第２のシリコン層を形成する工程において、エピタキシャル成長と、レーザーアニールまたは水素アニール処理と、を組み合わせて行なって前記第２のシリコン層を形成することが好ましい。
（１８）また、本発明の半導体装置の製造方法は、前記第２のシリコン層を形成する工程において、前記基部および前記ボディ部を覆うように、高密度プラズマ法により高密度プラズマ酸化膜を形成し、前記高密度プラズマ酸化膜は、前記ボディ部の側壁面に形成する部分のみ薄く形成し、その後、前記高密度プラズマ酸化膜を等方性エッチングすることで、前記ボディ部間の前記基部上にゲートストッパを形成することが好ましい。
【発明の効果】
【００１１】
本発明の半導体装置は、基板上に、第１のシリサイド層及び第１のポリシリコン層を含む第１のポリメタル配線からなるビット線と、前記ビット線上に形成された基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層と、前記第２のシリコン層の前記基部に形成されたソースドレイン領域と、前記ビット線の一部を貫通して前記基板と前記第２のシリコン層を連結する第１のシリコン層と、前記ボディ部を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ部を覆うゲート電極と、前記ボディ部上に形成されて前記ゲート電極に接続される第２のシリサイド層及び第２のポリシリコン層を含む第２のポリメタル配線からなるワード線と、前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層と、を具備してなることで、ビット線及びワード線がポリメタルもしくはポリサイドにより形成されているため、ビット線及びワード線の抵抗を低くすることができる。
【００１２】
また、本発明の半導体装置においては、前記第２のシリコン層は、前記ボディ部間から前記基部の上方が、テーパー状に形成されていることで、電界緩和を行なうことができる。
【００１３】
また、本発明の半導体装置においては、前記基部の上方に、前記ゲート絶縁膜を介して、ゲートストッパが形成されていることで、ゲートストッパがゲート配線を切るストッパとして機能するため、ゲートオーバーラップ容量を低減することができる。
【００１４】
また、本発明の半導体装置においては、ビット線をポリシリコンで形成することにより、ビット線の耐熱性が向上し、結晶欠陥を回復するためのアニール処理をより高温で行なうことができる。このため、デバイスによってはビット線をポリシリコンで形成したほうが良い場合がある。
【００１５】
また、本発明の半導体装置においては、ワード線をポリシリコンで形成することにより、狭ピッチでの加工が可能となり、半導体の集積度が上がる。このため、デバイスによってはワード線をポリシリコンで形成したほうが良い場合がある。
【００１６】
本発明の半導体装置の製造方法によれば、基板上に、第１のシリサイド層及び第１のポリシリコン層を含む第１のポリメタル配線からなるビット線を形成する工程と、前記ビット線に貫通孔を形成し、前記貫通孔に第１のシリコン層を形成する工程と、前記ビット線及び第１のシリコン層上に、基部及び前記基部に立設された柱状のボディ部（シリコン柱）を有する第２のシリコン層を形成する工程と、前記ボディ部を覆ようにゲート絶縁膜及びゲート電極を形成する工程と、前記第２のシリコン層の前記基部にソースドレイン領域を形成する工程と、前記ボディ部上に、前記ゲート電極に接続される第２のシリサイド層及び第２のポリシリコン層を含む第２のポリメタル配線からなるワード線を形成する工程と、前記ワード線を貫通して前記ボディ部の上方に接続される別のソースドレイン領域を有する第３のシリコン層を形成する工程と、を具備してなることで、ビット線及びワード線をポリメタルもしくはポリサイドにより形成するため、ビット線及びワード線の抵抗を低くすることができる。
【００１７】
また、本発明の半導体装置の製造方法によれば、前記ビット線を形成する工程の後、前記ビット線の上に第１の窒化膜を堆積するとともに前記第１の窒化膜の両側面に第１のサイドウォール酸化膜を形成する工程を含むことにより、この後の工程においてコンタクトを落とす際にセルフアラインでコンタクトを落とすことができる。
【００１８】
また、本発明の半導体装置の製造方法によれば、前記ソースドレイン領域を形成する工程の後、前記第２のシリコン層の上に第３の窒化膜を形成するとともに前記第３の窒化膜を覆うように第５の酸化膜を形成する工程を含むことにより、この後の工程においてコンタクトを落とす際にセルフアラインでコンタクトを落とすことができる。
【００１９】
また、本発明の半導体装置の製造方法によれば、前記第２のシリコン層を形成する工程において、エピタキシャル成長により、前記基板全面に第２のシリコン層を堆積した後、前記第２のシリコン層をエッチングして、前記基部と前記ボディ部を形成することで、エピタキシャル成長時の積層欠陥が入りにくくなり、第２のシリコン層において良好な拡散層を形成することができる。
【００２０】
また、本発明の半導体装置の製造方法によれば、前記第２のシリコン層を形成する工程において、前記第１のシリコン層の上部を前記ビット線の高さより露出させた後にエピタキシャル成長を行い、前記第２のシリコン層を堆積することにより、露出した第１のシリコン層の上部がエピタキシャル成長の種となるため、エピタキシャル成長が行いやすくなる。
【００２１】
また、本発明の半導体装置の製造方法によれば、前記第２のシリコン層を形成する工程において、エピタキシャル成長と、レーザーアニールまたは水素アニール処理と、を組み合わせて行なって前記第２のシリコン層を形成することにより、エピタキシャル成長の際に生じた結晶欠陥が、レーザーアニールまたは水素アニール処理によって回復するため、得られるデバイスの特性が向上する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態である半導体装置及びその製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【００２３】
「半導体装置」
図１９に示すように、本発明を適用した半導体装置Ｈは、基板１上に、第１のシリサイド層（第１のＷ層３、第１のＷＮ層４、第１のＷＳｉ層５）及び第１のポリシリコン層（第１のＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）層６）を含む第１のポリメタル配線からなるビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃ（シリコン柱）を有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７と、ゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層（第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６）及び第２のポリシリコン層（第５のＤＯＰＯＳ層２３）を含む第２のポリメタル配線からなるワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ２を有する第３のシリコン層３４と、から概略構成されている。
【００２４】
第２のシリコン層１４は、ボディ部１４ｃ間から基部１４ａの上方が、テーパー状に形成されている。また、基部１４ａの上方に、ゲート絶縁膜１７を介して、ゲートストッパ１９ａが形成されている。
【００２５】
このように、ポリメタルもしくはポリサイドによってビット線ＢＬ及びワード線ＷＬが形成されていることで、ビット線ＢＬ及びワード線ＷＬの抵抗を下げることができる。
【００２６】
本発明では、ビット線ＢＬを、第１のポリシリコン層６からなるポリシリコン配線とし、ワード線ＷＬを第２のシリサイド層２４及び第２のポシリシコン層２３からなるポリメタル配線としてもよい。
また、本発明では、ビット線ＢＬを第１のシリサイド層５及び第１のポリシリコン層６からなるポリメタル配線とし、ワード線ＷＬを第２のポリシリコン層２３のみからなるポリシリコンとしてもよい。
更に、ビット線ＢＬを第１のポリシリコン層６からなるポリシリコン配線とし、ワード線ＷＬを第２のポリシリコン層２３のみからなるポリシリコン配線としてもよい。
【００２７】
「半導体装置の製造方法」
続いて、本発明を適用した半導体装置Ｈの製造方法について説明する。
【００２８】
（ビット線形成）ステップＳ０１
まず、図１に示すように、基板１を熱酸化して第１の酸化膜２を形成する。その後、第１のＷ層３、第１のＷＮ層４、第１のＷＳｉ層５、第１のＤＯＰＯＳ層６、第１の窒化膜７を順次堆積する。第１のＷＳｉ層５は、タングステンシリサイドの他、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、クロムシリサイド（ＣｒＳｉ）などからなるシリサイド層を用いてもよい。
【００２９】
（ラインアンドスペースのリソグラフィー）ステップＳ０２
次に、図２に示すように、ラインアンドスペースのリソグラフィーを行い、第１の窒化膜７をドライエッチングして第１の窒化膜７を線状に形成する。その後レジスト剥離を行い、第１の窒化膜７に第１のサイドウォール酸化膜８を形成する。
【００３０】
（ビット線のパターニング）ステップＳ０３
その後、図３に示すように、第１の窒化膜７及び第１のサイドウォール酸化膜８をマスクにして、第１のＤＯＰＯＳ層６、第１のＷＳｉ層５、第１のＷＮ層４、第１のＷ層３をフォトリソグラフィー技術によりドライエッチングして溝部８ａを形成する。第１のサイドウォール酸化膜８を設けることで、後の工程において、図５に示す貫通孔７ｂを形成する際に、貫通孔７ｂの形成位置がずれてしまっても、サイドウォール酸化膜８の厚みの分だけ形成位置のマージンが確保され、位置ずれの許容量を高められる。
【００３１】
その後、溝部８ａを埋めるように第２の酸化膜９を形成し、酸化膜ＣＭＰを行って、第１の窒化膜７、第１のサイドウォール酸化膜８及び第２の酸化膜９を平坦化する。
このようにして、第１のＷ層３、第１のＷＮ層４、第１のＤＯＰＯＳ層６からなるビット線ＢＬが、第２の酸化膜９によって分断された構造となる。なお、第１のＤＯＰＯＳ層６のみを積層することで、ビット線ＢＬを形成してもよい。この場合は、第１のＷ層３、第１のＷＮ層４の形成が省略され、工程数を減らすことができる。
また、ビット線ＢＬを第１のＤＯＰＯＳ層６のみから形成することで、ビット線ＢＬの耐熱性が向上し、後の工程において結晶欠陥を回復するためのアニール処理をより高温で行なうことができる。
【００３２】
（マスク形成）ステップＳ０４
その後、図４に示すように、平坦化した第１の窒化膜７、第１のサイドウォール酸化膜８及び第２の酸化膜９を覆うように第２の窒化膜１０を形成する。その後、フォトリソグラフィー技術により、第１の窒化膜７及び第２の窒化膜１０を貫通する開口部７ａを、第１の窒化膜７の長手方向に沿って複数形成する。開口部７ａの内径は、例えば第１の窒化膜７の幅と同程度にする。その後、開口部７ａの側壁面に第１のサイドウォール窒化膜１１を形成する。第１のサイドウォール窒化膜１１は、開口部７ａの内面全面に窒化膜を形成してから、開口部７ａの底面のみをエッチバックすることで形成する。
【００３３】
（貫通孔形成）ステップＳ０５
その後、図５に示すように、第２の窒化膜１０及び第１のサイドウォール窒化膜１１をマスクにしてドライエッチングすることにより、第１のＤＯＰＯＳ層６、第１のＷＳｉ層５、第１のＷＮ層４及び第１のＷ層３を貫通する貫通孔７ｂを形成する。これにより、貫通孔７ｂと開口部７ａとが連通される。
【００３４】
（ビット線絶縁膜形成）ステップＳ０６
その後、図６に示すように、貫通孔７ｂ及び開口部７ａの側壁面に、ビット線ＢＬの絶縁膜となる第３の酸化膜１２を形成する。第３の酸化膜１２は、貫通孔７ｂ及び開口部７ａの内面全面にシリコン酸化膜を形成してから、貫通孔７ｂの底面のみをドライエッチングでエッチバックすることで形成する。このとき、第１の酸化膜２が除去されて基板１が露出される。
【００３５】
（ビット線領域のシリコン層形成）ステップＳ０７
その後、図７に示すように、選択エピタキシャル成長により第１のシリコン層１３を貫通孔７ｂ及び開口部７ａの内部に形成する。その後、第１のシリコン層１３に対して水素アニール処理を行っても良い。このとき、第１のシリコン層１３の上面が、ビット線ＢＬを構成する第１のＤＯＰＯＳ層６の上面よりも高い位置になるまで形成する。これにより、後の工程において、第１のシリコン層１３が第１のＤＯＰＯＳ層６よりも突出した状態にすることができる。
【００３６】
（マスク除去）ステップＳ０８
その後、図８に示すように、ウェットエッチングにより、第２の窒化膜１０、及び第１のサイドウォール窒化膜１１の一部を除去する。更に、ウェットエッチングにより、第３の酸化膜１２の上部、及び第２の酸化膜９の上部を除去する。第３の酸化膜１２は、第１のサイドウォール窒化膜１１と同じ高さになるまでエッチングする。また、第２の酸化膜９は、その上面が第１の窒化膜７の上面よりも低くなるようにエッチングする。
【００３７】
（選択エピタキシャル成長）ステップＳ０９
その後、図９に示すように、ウェットエッチングにより第１の窒化膜７、第１のサイドウォール窒化膜１１、及び第１のサイドウォール酸化膜８を除去する。更に、ウェットエッチングにより第３の酸化膜１２の上部及び第２の酸化膜９の上部を除去する。第３の酸化膜１２は、第１のＤＯＰＯＳ層６と同じ高さまでエッチングする。これにより、第１のシリコン層１３が、第１のＤＯＰＯＳ層６よりも突出した状態になる。突出した部分を突出部１３ａ（上部）とする。
その後、全面に選択エピタキシャル成長により第２のシリコン層１４を堆積する。これにより、第２のシリコン層１４が第１のシリコン層１３を介して基板１に連結される。
【００３８】
第２のシリコン層１４は、第１のシリコン層１３の突出部１３ａを種結晶として、エピタキシャル成長することにより形成される。第１のシリコン層１３は、基板１からエピタキシャル成長されたものなので、第２のシリコン層１４は、基板１および第１のシリコン層１３の単結晶構造を反映した結晶構造となる。
なお、エピタキシャル成長の際に、レーザーアニールや水素アニールを行なってもよい。これにより、ボディ部１４ｃを構成する第２のシリコン層１４の結晶欠陥を低減でき、デバイスの特性が向上する。
【００３９】
（基部およびボディ部形成）ステップＳ１０
その後、図１０に示すように、熱酸化を行い第２のシリコン層１４上に第４の酸化膜１５を形成する。その後、第４の酸化膜１５上に第３の窒化膜１６を形成する。その後、リソグラフィーで第３の窒化膜１６が円形に残るようにパターニングする。その後、ドライエッチングで第３の窒化膜１６をドライエッチングする。このとき、第３の窒化膜１６を等方的にエッチングすることにより、第３の窒化膜１６を細くしても良い。その後、第４の酸化膜１５と第２のシリコン層１４を円柱状にドライエッチングする。このとき、第２のシリコン層１４の下部にテーパーがつくようにエッチングする。このようにして、第２のシリコン層１４が、第１のＤＯＰＯＳ層６の上部に形成されている基部１４ａと、基部１４ａから立設されるボディ部１４ｃとに成形される。
また、後で説明するように、基部１４ａに不純物を注入して拡散層を形成することで、ソースドレイン領域ＳＤ１を形成する。その際、基部１４ａの第１のシリコン層１３の上方である基柱部１４ｂには、異なる拡散層を形成することができる。また、ボディ部１４ｃに不純物を注入して拡散層を形成することで、チャネル領域を形成する。
【００４０】
（ゲート電極形成）ステップＳ１１
その後、図１１に示すように、基部１４ａ及びボディ部１４ｃの全面を熱酸化して酸化シリコンからなるゲート絶縁膜１７を形成する。その後、ボディ部１４ｃを埋めるように第２のＤＯＰＯＳ層１８をほぼ均一な厚みで形成する。その後、第２のＤＯＰＯＳ層１８をエッチバックして、ボディ部１４ｃの側壁面を覆うように第２のＤＯＰＯＳ層１８を残存させる一方、基部１４ａ上のゲート絶縁膜１７を露出させる。その後、イオン注入によってゲート絶縁膜１７越しに基部１４ａにＮ型不純物を拡散させてソースドレイン領域ＳＤ１を形成する。その後、第２のＤＯＰＯＳ層１８及び露出したゲート絶縁膜１７を覆うようにＨＤＰ層１９を形成する。ＨＤＰ層１９は、高密度プラズマＣＶＤ法で形成する。このとき、高密度プラズマＣＶＤ法の条件を制御することで、ボディ部１４ｃの側壁面に形成する部分を薄く形成し、基部１４ａ上のゲート絶縁膜１７を覆う部分を厚く形成する。
【００４１】
（ゲートストッパ形成）ステップＳ１２
その後、図１２に示すように、ウェットエッチング（等方性エッチング）によりＨＤＰ層１９を基部１４ａ上の部分を残して除去する。このとき、基部１４ａ上にあるＨＤＰ層１９は残存させることで、ゲートストッパ１９ａを形成する。ゲートストッパ１９ａがゲート配線を切るストッパとして機能するため、ゲートオーバーラップ容量を低減することができる。
その後、第２のシリコン層１４及びＨＤＰ層１９を覆うように第３のＤＯＰＯＳ層２０を形成する。その後、ＣＭＰにより、第２のＤＯＰＯＳ層１８及び第３のＤＯＰＯＳ層２０を、第３の窒化膜１６の高さに揃える。
【００４２】
（ＤＯＰＯＳ層の一部除去および酸化膜形成）ステップＳ１３
その後、図１３に示すように、ドライエッチングにより第２のＤＯＰＯＳ層１８及び第３のＤＯＰＯＳ層２０の高さを第２のシリコン層１４（ボディ部１４ｃ）の高さよりもやや低くする。その後、全面に第５の酸化膜２１を形成する。
【００４３】
（第５の酸化膜の一部除去）ステップＳ１４
その後、図１４に示すように、第３の窒化膜１６の側壁面に接する第５の酸化膜２１を残し、それ以外の第５の酸化膜２１はドライエッチングにより除去する。このようにして、第３の窒化膜１６を第５の酸化膜２１で取り囲む構造とする。これにより、第３の窒化膜１６の太さを実質的に太くすることができる。
【００４４】
（ワード線形成）ステップＳ１５
その後、図１５に示すように、第２のＤＯＰＯＳ層１８及び第３のＤＯＰＯＳ層２０を覆うように第４のＤＯＰＯＳ層２２を形成する。その後、ＣＭＰにより、第４のＤＯＰＯＳ層２２の高さを、第３の窒化膜１６の高さに揃える。その後、第４のＤＯＰＯＳ層２２及び第３の窒化膜１６を覆うように、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６、第６の酸化膜２７を順次堆積する。第２のＷＳｉ層２４は、タングステンシリサイドの他、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、クロムシリサイド（ＣｒＳｉ）などからなるシリサイド層を用いてもよい。
【００４５】
（ワード線のパターニング）ステップＳ１６
その後、図１６に示すように、リソグラフィーにより第６の酸化膜２７をドライエッチングしてパターニングしてから、第６の酸化膜２７をマスクにして、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６及び第６の酸化膜２７を、ラインアンドスペースにパターニングする。パターニングの際には、第５のＤＯＰＯＳ層２３等が、第１の窒化膜７の長手方向と直交する方向に延在するようにパターニングする。その後、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６及び第６の酸化膜２７を覆うように第２のサイドウォール酸化膜２９を形成する。その後、ドライエッチングにより、第４のＤＯＰＯＳ層２２及び第３のＤＯＰＯＳ層２０をドライエッチングする。このようにして開口溝３０ａを形成する。その後、開口溝３０ａを埋めるように第８の酸化膜３０を形成する。
【００４６】
このようにして、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６からなるワード線ＷＬが形成される。なお、図１５において、第５のＤＯＰＯＳ層２３のみを積層し、これをワード線ＷＬとしてもよい。ワード線ＷＬを第５のＤＯＰＯＳ層２３のみで形成することで、ワード線ＷＬを狭ピッチで形成でき、半導体装置の集積度を高められる。
【００４７】
（ワード線絶縁膜形成）ステップＳ１７
その後、図１７に示すように、ＣＭＰにより第７の酸化膜２８及び第８の酸化膜３０を平坦にする。その後、第７の酸化膜２８及び第８の酸化膜３０の上に第４の窒化膜３１を形成する。その後、第４の窒化膜３１をドライエッチングでパターニングして開口部を形成し、レジスト剥離を行う。その後、窒化膜を形成し、窒化膜エッチバックを行うことにより、第２のサイドウォール窒化膜３２を形成する。その後、第４の窒化膜３１及び第２のサイドウォール窒化膜３２をマスクにして、第７の酸化膜２８、第６の酸化膜２７、第２のＷ層２６、第２のＷＮ層２５、第２のＷＳｉ層２４、第５のＤＯＰＯＳ層２３をドライエッチングして開口部３１ａを形成する。その後、開口部３１ａの内面、第４の窒化膜３１、及び第２のサイドウォール窒化膜３２を覆うように第９の酸化膜３３を形成する。
【００４８】
（ワード線領域のシリコン層形成）ステップＳ１８
その後、図１８に示すように、第９の酸化膜３３をドライエッチングして、開口部３１ａの底面にある第９の酸化膜３３を除去する一方、開口部３１ａの側壁面にある第９の酸化膜３３を残存させる。その後、ドライエッチングにより、第４の窒化膜３１、第２のサイドウォール窒化膜３２、第３の窒化膜１６を除去する。このとき、第３の窒化膜１６の周囲には、第５の酸化膜２１が形成されているので、前の工程で、開口部３１ａの形成位置が多少ずれたとしても、セルフアラインによって、第３の窒化膜１６のみがエッチングされて開口部３１ａを深く形成することができる。このように、第５の酸化膜２１を形成することで、前の工程における開口部３１ａの位置合わせのマージンを大きくとることができる。
【００４９】
その後、ドライエッチングにより第４の酸化膜１５を除去する。その後、選択エピタキシャル成長により、第３のシリコン層３４を形成する。このようにして、第３のシリコン層３４とボディ部１４ｃとを接続する。
後で説明するように、第３のシリコン層３４に不純物を注入して拡散層に形成することで、ソースドレイン領域ＳＤ２を形成する。
【００５０】
（キャパシタ形成）ステップＳ１９
最後に、図１９に示すように、第３のシリコン層を覆う層間絶縁膜３５を形成し、この層間絶縁膜３５に、キャパシタ３７と、キャパシタ３７及び第３のシリコン層３４を接続する容量コンタクトプラグ３７ａを形成する。
【００５１】
その後、例えば、公知の方法で配線層を形成することで、ＺＲＡＭ（正孔をトランジスタのＢＯＤＹ領域にためるタイプのメモリ）として利用できる。また、図１９（ステップＳ１９）に示したキャパシタ３７の代わりに相変化物質をのせても良い。キャパシタ３７をのせることにより、ＤＲＡＭとして使用できる。また、相変化物質をのせることにより、ＰＲＡＭとして利用できる。
【００５２】
（不純物注入パターン）
デバイスとして利用するためには、図５１〜図５４に示すように、基板１及び第１〜３のシリコン層１３、１４、３４に不純物注入を行い、拡散層を形成する。注入する不純物の種類により、Ｐ型半導体、もしくはＮ型半導体の拡散層を形成することができ、例えば、以下のような組み合わせが挙げられる。
図５１に示すように、ＮｃｈトランジスタＨ１で、ボディ部１４ｃと基板１とがＰ型半導体からなる第１のシリコン層１３でつながる場合。
図５２に示すように、ＰｃｈトランジスタＨ２で、ボディ部１４ｃと基板１とがＮ型半導体からなる第１のシリコン層１３でつながる場合。
図５３に示すように、ＮｃｈトランジスタＨ３で、ボディ部１４ｃと基板１がＰ型だが、間にＮ型半導体からなる基柱部１４ｂで隔てられる場合。
図５４に示すように、ＰｃｈトランジスタＨ４で、ボディ部１４ｃと基板１がＮ型だが、間にＰ型半導体からなる基柱部１４ｂで隔てられる場合。
【００５３】
（不純物注入方法）
不純物注入は、次の［１］〜［３］に示す方法がある。
［１］イオン注入により行う。
［２］エピタキシャル成長時に同時に不純物を拡散させる。
［３］ＤＯＰＯＳ中の不純物を高濃度化しておき、エピ成長層を形成後にアニール処理で固相拡散させる。
【００５４】
（不純物を注入する領域）
図５５を参照し、Ｎ型もしくはＰ型半導体デバイスとなる各領域ＤＡ〜ＤＦについて説明する。
【００５５】
領域ＤＡ（基板１）は、図１の熱酸化の前に不純物イオン注入を行うのが好ましい。
【００５６】
領域ＤＢ（第１のシリコン層１３）は、図７（ステップＳ０７）における選択エピタキシャル成長時に同時に不純物を拡散させる方法と、図４（ステップＳ０４）のＤＯＰＯＳ成長時にＤＯＰＯＳ中の不純物を高濃度化しておき、図９（ステップＳ０９）におけるエピ成長層を作製後にアニール処理で固相拡散させる方法と、図８（ステップＳ０８）におけるエピタキシャル成長後、不純物イオン注入を行うことで作製できる。
アニール処理は、レーザー光を当てながら行なうレーザーアニールや、水素雰囲気において加熱する水素アニール処理などを行なえばよい。このように、エピタキシャル成長とアニール処理と組み合わせて行なうことで、エピタキシャル成長の際に生じた結晶欠陥をアニール処理で回復させることができ、得られるデバイスの特性が向上する。
【００５７】
領域ＤＣ（基部１４ｃ）は、図９（ステップＳ０９）における選択エピタキシャル成長時に同時に不純物を拡散させる方法と、図４（ステップＳ０４）におけるＤＯＰＯＳ成長時にＤＯＰＯＳ中の不純物を高濃度化しておき、図９（ステップＳ０９）におけるエピタキシャル成長層作製後にアニール処理で固相拡散させる方法と、図９（ステップＳ０９）におけるエピタキシャル成長後に不純物イオン注入を行う方法と、図１１（ステップＳ１１）におけるゲート酸化後に不純物イオン注入を行う方法と、図１１（ステップＳ１１）におけるＨＤＰ成長後に不純物イオン注入を行う方法で作製できる。このようにして、領域ＤＣにソースドレイン領域ＳＤ１を形成する。
【００５８】
領域ＤＤ（基柱部１４ｂ）は、図９（ステップＳ０９）における選択エピタキシャル成長時に同時に不純物を拡散させる方法と、図４（ステップＳ０４）のＤＯＰＯＳ成長時にＤＯＰＯＳ中の不純物を高濃度化しておき図９（ステップＳ０９）におけるエピタキシャル成長層作製後にアニール処理で固相拡散させる方法と、図９（ステップＳ０９）におけるエピタキシャル成長後に不純物イオン注入を行う方法と、図１８（ステップＳ１８）における窒化膜ドライエッチを行った後不純物イオン注入を行う方法で作製できる。
【００５９】
領域ＤＥ（ボディ部１４ａ）は、図９（ステップＳ０９）における選択エピタキシャル成長時に同時に不純物を拡散させる方法と、図９（ステップＳ０９）におけるエピタキシャル成長後に不純物イオン注入を行う方法と、図１８（ステップＳ１８）における窒化膜ドライエッチを行った後に不純物イオン注入を行う方法で作製できる。
【００６０】
領域ＤＦ（第２のシリコン層３４）は、図１８（ステップＳ１８）における選択エピタキシャル成長時に同時に不純物を拡散させる方法と、図１８（ステップＳ１８）におけるエピタキシャル成長後に不純物イオン注入を行う方法と、図１９（ステップＳ１９）におけるコンタクトをあけた後に不純物イオン注入を行う方法で作製できる。このようにして、領域ＤＦにソースドレイン領域ＳＤ２を形成する。
【００６１】
尚、本発明は、上記の実施形態に限られるものではなく、以下に示す構成を採用してもよい。
例えば、図２１に示すように、ビット線ＢＬ１をポリサイドで作製しても良い。この形状にするには、ビット線ＢＬ１をＷＳｉ層５Ａと第１のＤＯＰＯＳ層６で形成し、ＷＮ層、Ｗ層の加工を省略すればよい。長所として、工程数を削減できることがあげられる。
【００６２】
また、図２２に示すように、ワード線ＷＬ１をポリサイドで作製しても良い。この形状にするには、ワード線ＷＬ１をＷＳｉ層２４Ａと第５のＤＯＰＯＳ層２３で形成し、ＷＮ層、Ｗ層の加工を省略すればよい。長所として、工程数を削減できることがあげられる。
【００６３】
更に、図２３に示すように、第２のシリコン層１４Ａのドライエッチング時にテーパーをつけない形状にしても良い。シリコンドライエッチングをする時にテーパーをつけずに、ゲート絶縁膜１７Ａを形成し、ＨＤＰ層１９Ａを形成する。その後の工程は同じである。長所として、シリコンエッチング加工が容易になる。
【００６４】
次に、図２４〜図２６に示すように、ワード線を自己整合的に作製しても良い。図９（ステップＳ０９）に示した形状が完成した後、熱酸化、窒化膜成長、リソグラフィーにより、ワード線方向に長い楕円形状にパターニング、窒化膜ドライエッチング、レジスト剥離、酸化膜とシリコンのドライエッチングを行う。第２のシリコン層１４Ｂのボディ部と、第４の酸化膜１５Ａと、第３の窒化膜１６Ａの断面が楕円形になり、ここまでで図２４の形状が作られる。
その後、ゲート絶縁膜１７Ｂを形成する。更に、ＤＯＰＯＳ成長を行なった後、ＤＯＰＯＳエッチバックを行い、第２のＤＯＰＯＳ層１８Ａを形成する。ここまでで図２５の形状が作られる。
その後、酸化膜成長と酸化膜ＣＭＰによって、酸化膜１９Ｂを形成する。ここまでで図２６の形状が作られる。
その後は図１５（ステップＳ１５）からと同様の手順でデバイスを作製すればよい。メリットとしては、工程数を削減することができる。
【００６５】
また、図２７〜図２９に示すように、ワード線を自己整合的に作製し、更にトランジスタの下の方に酸化膜（ＨＤＰ層）を埋め込んでも良い。
図２４の形状が完成した後、熱酸化を行う。その後、ＨＤＰ成長を行い、ＨＤＰ層１９Ｃを形成する。ここまでで図２７の形状が作られる。
その後、酸化膜ウェットエッチングを行う。その後、ゲート酸化を行うことにより、ゲート絶縁膜１７Ｂを形成する。その後、ＤＯＰＯＳ成長と、ＤＯＰＯＳドライエッチングを行い、第２のＤＯＰＯＳ層１８Ｂを形成する。ここまでで図２８の形状が作られる。
その後、酸化膜成長と酸化膜ＣＭＰを行い、第５の酸化膜２１Ａを形成する。ここまでで図２９の形状が作られる。
その後は図１５（ステップＳ１５）からと同様の手順でデバイスを作製すればよい。メリットとしては、ＨＤＰ層１９Ｃを埋め込んだことにより、ゲートオーバーラップ容量を低減することができる。
【００６６】
更に、図３０に示すように、図１（ステップＳ０１）のあと、リソグラフィーでラインアンドスペースにパターニング、窒化膜ドライエッチング、レジスト剥離を行い、第１の窒化膜７Ａを形成した後、図３（ステップＳ０３）の手順に進むことにより、工程数を削減することができる（第１のサイドウォール膜８の形成を省略）。
【００６７】
次に、図３１に示すように、図３（ステップＳ０３）のあと、窒化膜成長、リソグラフィーによりコンタクト形状にパターニング、窒化膜ドライエッチング、レジスト剥離を行い第１の窒化膜７Ｂ、第１のサイドウォール酸化膜８Ａ、第２の窒化膜１０Ａを形成した後、図５（ステップＳ０５）の手順に進むことにより、工程数を削減することができる。
【００６８】
また、図３２〜図３５に示すように、ビット線絶縁膜を窒化膜にすることができる。
図５（ステップＳ０５）の形状が完成した後、窒化膜成長を行い、窒化膜１２Ａを形成する。その後、第１の酸化膜２をドライエッチングする。ここまでで図３２の形状が作られる。
その後、選択エピタキシャル成長を行い、第１のシリコン層１３を形成する。その後、水素アニール処理を行っても良い。ここまでで図３３の形状が作られる。
その後、窒化膜１２Ａのウェットエッチングを行う。ここまでで図３４の形状が作られる。
その後、選択エピタキシャル成長を行い、第２のシリコン層１４Ｄを全面に堆積する。
その後、図１０（ステップＳ１０）からと同様の手順でデバイスを作製すればよい。メリットとしては、エピタキシャル成長の側壁を窒化膜１２Ａにすることができるため、選択エピタキシャル成長が容易になることがある。
【００６９】
更に、図３６〜図３８に示すように、トランジスタの上部にコンタクトを落として利用することができる。
図１２（ステップＳ１２）に示した形状が完成した後、第４のＤＯＰＯＳ層２２Ａを形成し、窒化膜ウェットエッチングを行うことにより、図３６に示すように、第４の酸化膜１５の上方にコンタクトホール３８を形成する。
その後、図３７に示すように、第４のＤＯＰＯＳ層２２Ａの表面を熱酸化することにより、酸化膜３９を形成する。
更に、コンタクトホール３８及び酸化膜３９の上に層間膜４０を堆積する。その後、公知の方法でコンタクト４１の形成を行うことにより、図３８の形状が作られる。メリットとしては、エピタキシャル成長装置は装置コストが高いが、コンタクト４１の形成で代用することにより、半導体装置の製造コストを下げることができる。
【００７０】
また、図３９に示すように、図１４（ステップＳ１４）に示した形状が完成した後、第２のＤＯＰＯＳ層１８及び第３のＤＯＰＯＳ層２０を覆うように第４のＤＯＰＯＳ層２２を形成する。その後、ＣＭＰにより、第４のＤＯＰＯＳ層２２の高さを、第３の窒化膜１６の高さに揃える。その後、第４のＤＯＰＯＳ層２２及び第３の窒化膜１６を覆うように、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６、第６の酸化膜２７を順次堆積する。その後、図１６（ステップＳ１６）からと同様の手順でデバイスを作製することができる。メリットとしては、工程数を削減することができる（第５のＤＯＰＯＳ層２３の形成を省略）。
【００７１】
更に、図４０に示すように、図６（ステップＳ０６）の形状が完成した後、選択エピタキシャル成長、水素アニール、選択エピタキシャル成長、水素アニール…と、選択エピタキシャル成長と水素アニール処理を繰り返し行い、第１のシリコン層１３Ａを形成しても良い。その後、図８（ステップＳ０８）からと同様の手順でデバイスを作製することができる。メリットとしては、第１のシリコン層１３Ａの結晶欠陥数を低減することができる。
【００７２】
次に、図４１に示すように、図８（ステップＳ０８）の形状が完成した後、選択エピタキシャル成長、水素アニール、選択エピタキシャル成長、水素アニール…と、選択エピタキシャル成長と水素アニール処理を繰り返し行い、第２のシリコン層１４Ｅを形成してもよい。
その後、図１０（ステップＳ１０）からと同様の手順でデバイスを作製することができる。メリットとしては、第２のシリコン層１４Ｅの結晶欠陥数を低減することができる。
【００７３】
また、図４２に示すように、図６（ステップＳ０６）の形状が完成した後、選択エピタキシャル成長、レーザーアニール、選択エピタキシャル成長、レーザーアニール…と、選択エピタキシャル成長とレーザーアニール処理を繰り返し行い、第１のシリコン層１３Ｂを形成してもよい。
その後、図８（ステップＳ０８）からと同様の手順でデバイスを作製することができる。メリットとしては、第１のシリコン層１３Ｂの結晶欠陥数を低減することができる。
【００７４】
更に、図４３に示すように、図８（ステップＳ０８）の形状が完成した後、選択エピタキシャル成長、レーザーアニール、選択エピタキシャル成長、レーザーアニール…と、選択エピタキシャルとレーザーアニール処理を繰り返し行い、第２のシリコン層１４Ｆを形成してもよい。
その後、図１０（ステップＳ１０）からと同様の手順でデバイスを作製することができる。メリットとしては、第２のシリコン層１４Ｆの結晶欠陥数を低減することができる。
【００７５】
次に、図４４に示すように、図１５（ステップＳ１５）に示した形状が完成した後、ワード線ＷＬの側壁を一部窒化膜２９Ａにすることができる。
すなわち、図１５（ステップＳ１５）に示した形状が完成した後、リソグラフィーにより第６の酸化膜２７をドライエッチングしてパターニングしてから、第６の酸化膜２７をマスクにして、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６及び第６の酸化膜２７を、ラインアンドスペースにパターニングする。パターニングの際には、第５のＤＯＰＯＳ層２３等が、第１の窒化膜７の長手方向と直交する方向に延在するようにパターニングする。その後、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６及び第６の酸化膜２７を覆うように窒化膜２９Ａを形成する。その後、ドライエッチングにより、第４のＤＯＰＯＳ層２２及び第３のＤＯＰＯＳ層２０をドライエッチングする。このようにして開口溝３０ａを形成する。その後、開口溝３０ａを埋めるように第８の酸化膜３０を形成する。このようにして、図４４に示す形状になる。
その後、図１７（ステップＳ１７）からと同様の手順でデバイスを作製することができる。メリットとしては、ワード線ＷＬの側壁が窒化膜２９Ａになったことから、Ｗ原子が基盤に抜けにくい。そのため、リフレッシュ特性が重要なデバイス（ＤＲＡＭ、ＺＲＡＭ）はリフレッシュ特性が向上する。
【００７６】
また、図４５に示すように、図１６（ステップＳ１６）の形状が完成した後、工程数を削減することができる。
図１６（ステップＳ１６）の形状が完成した後、酸化膜ＣＭＰを行う。その後、第４の窒化膜３１Ａを形成する。その後リソグラフィーにより、窒化膜３１Ａをコンタクト形状にパターニングする。その後、窒化膜３１Ａのドライエッチングを行う。その後、レジスト剥離を行う。その後、第６の酸化膜２７、第２のＷ層２６、第２のＷＮ層２５、第２のＷＳｉ層２４、第５のＤＯＰＯＳ層２３のドライエッチングを行う。その後、酸化膜成長を行い、第９の酸化膜３３を形成する。このようにして、図４５に示す形状になる。
その後、図１８（ステップＳ１８）からと同様の手順でデバイスを作製することができる。メリットとしては、工程数を削減することができる（第２のサイドウォール窒化膜３２の省略）。
【００７７】
更に、図４６、図４７に示すように、図１６（ステップＳ１６）の形状が完成した後、ワード線ＷＬの側壁を一部窒化膜３３Ａにすることができる。
図１６（ステップＳ１６）に示した形状が完成した後、酸化膜ＣＭＰを行う。その後、窒化膜成長を行い、第４の窒化膜３１を形成する。その後リソグラフィーにより、第４の窒化膜３１をコンタクト形状にパターニングする。その後、第４の窒化膜３１のドライエッチングを行う。その後、レジスト剥離を行う。その後、窒化膜成長を行う。その後、窒化膜エッチバックを行い、第２のサイドウォール窒化膜３２を形成する。更に、第６の酸化膜２７、第２のＷ層２６、第２のＷＮ層２５、第２のＷＳｉ層２４、第５のＤＯＰＯＳ層２３のドライエッチングを行う。その後、窒化膜３３Ａを形成する。このようにして、図４６に示す形状になる。
【００７８】
その後、窒化膜３３Ａの底部および第３の窒化膜１６のドライエッチングを行う。このとき同時に、窒化膜３３Ａの上部、第４の窒化膜３１および第２のサイドウォール窒化膜３２も除去する。その後、第４の酸化膜１５のドライエッチングを行う。その後、選択エピタキシャル成長を行い、第３のシリコン層３４を形成する。このようにして、図４７に示す形状になる。
その後、図１９（ステップＳ１９）からと同様の手順でデバイスを作製することができる。メリットとしては、ワード線ＷＬの側壁が窒化膜３３Ａになったことから、Ｗ原子が基盤に抜けにくい。そのため、リフレッシュ特性が重要なデバイス（ＤＲＡＭ、ＺＲＡＭ）はリフレッシュ特性が向上する。
【００７９】
次に、図４８〜図５０に示すように、図１２（ステップＳ１２）の形状が完成した後、トランジスタの上部の側壁を窒化膜２１Ｂにすることができる。
図１２（ステップＳ１２）の形状が完成した後、第２のＤＯＰＯＳ層１８、第３のＤＯＰＯＳ層２０のドライエッチングを行う。その後、全面に窒化膜２１Ｂを堆積する。ここまでで図４８の形状が完成する。
その後、窒化膜２１Ｂのドライエッチングを行い、窒化膜２１Ｂの底部および上部を除去する。ここまでで図４９の形状が完成する。
その後、ＤＯＰＯＳ成長を行い、第４のＤＯＰＯＳ層２２を形成した後、ＤＯＰＯＳ‐ＣＭＰを行う。その後、第５のＤＯＰＯＳ層２３、第２のＷＳｉ層２４、第２のＷＮ層２５、第２のＷ層２６、第６の酸化膜２７を形成する。ここまでで図５０の形状が作られる。
その後、図１６（ステップＳ１６）からと同様の手順でデバイスを作製することができる。メリットとしては、トランジスタの上部の側壁を窒化膜２１Ｂとすることで、選択エピタキシャル時の側壁が一部窒化膜１２Ｂになり、選択エピタキシャルが容易になる。
【００８０】
以上説明したように、本発明の半導体装置の製造方法によれば、ポリメタルもしくはポリサイドによりビット線、ワード線を形成することで、ビット線、ワード線の抵抗の低い半導体装置が製造できる。
【産業上の利用可能性】
【００８１】
本発明の活用例として、縦型ＭＯＳトランジスタの半導体装置及びその製造方法に広く利用することができる。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２】図２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３】図３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４】図４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図５】図５は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図６】図６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図７】図７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図８】図８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図９】図９は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１０】図１０は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１１】図１１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１２】図１２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１３】図１３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１４】図１４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１５】図１５は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１６】図１６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１７】図１７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１８】図１８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図１９】図１９は、本発明の実施形態である半導体装置の一例を示す断面図である。
【図２０】図２０は、本発明の実施形態である半導体装置の一例を示す平面図である。
【図２１】図２１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２２】図２２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２３】図２３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２４】図２４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２５】図２５は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２６】図２６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２７】図２７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２８】図２８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図２９】図２９は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３０】図３０は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３１】図３１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３２】図３２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３３】図３３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３４】図３４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３５】図３５は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３６】図３６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３７】図３７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３８】図３８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図３９】図３９は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４０】図４０は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４１】図４１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４２】図４２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４３】図４３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４４】図４４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４５】図４５は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４６】図４６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４７】図４７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４８】図４８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図４９】図４９は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図５０】図５０は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
【図５１】図５１は、本発明の実施形態である半導体装置の一例を示す断面図である。
【図５２】図５２は、本発明の実施形態である半導体装置の一例を示す断面図である。
【図５３】図５３は、本発明の実施形態である半導体装置の一例を示す断面図である。
【図５４】図５４は、本発明の実施形態である半導体装置の一例を示す断面図である。
【図５５】図５５は、本発明の実施形態である半導体装置において、不純物を注入する領域（拡散層）を説明するための断面図である。
【符号の説明】
【００８３】
１…基板、
２…第１の酸化膜、
３…第１のＷ層、
４…第１のＷＮ層、
５…第１のＷＳｉ層、
６…第１のＤＯＰＯＳ層、
７…第１の窒化膜、
７ａ…開口部、
７ｂ…貫通孔、
８…第１のサイドウォール酸化膜、
８ａ…溝部、
９…第２の酸化膜、
１０…第２の窒化膜、
１１…第１のサイドウォール窒化膜、
１２…第３の酸化膜、
１３…第１のシリコン層、
１３ａ…突出部、
１４…第２のシリコン層、
１４ａ…基部、
１４ｂ…基柱部、
１４ｃ…ボディ部、
１５…第４の酸化膜、
１６…第３の窒化膜、
１７…ゲート絶縁膜、
１８…第２のＤＯＰＯＳ層、
１９…ＨＤＰ層、
１９ａ…ゲートストッパ、
２０…第３のＤＯＰＯＳ層、
２１…第５の酸化膜、
２２…第４のＤＯＰＯＳ層、
２３…第５のＤＯＰＯＳ層、
２４…第２のＷＳｉ層、
２５…第２のＷＮ層、
２６…第２のＷ層、
２７…第６の酸化膜、
２８…第７の酸化膜、
２９…第２のサイドウォール酸化膜、
３０…第８の酸化膜、
３０ａ…開口溝、
３１…第４の窒化膜、
３２…第２のサイドウォール窒化膜、
３３…第９の酸化膜、
３４…第３のシリコン層、
３５…層間絶縁膜、
３７…キャパシタ、
３７ａ…容量コンタクトプラグ、
３８…コンタクトホール、
３９…コンタクトホール酸化膜、
４０…層間膜、
４１…コンタクト、
Ｈ…半導体装置、
ＳＤ１、ＳＤ２…ソースドレイン領域、
ＢＬ…ビット線、
ＷＬ…ワード線。
【図１】
2009218346.tif 000003
【図２】
2009218346.tif 000004
【図３】
2009218346.tif 000005
【図４】
2009218346.tif 000006
【図５】
2009218346.tif 000007
【図６】
2009218346.tif 000008
【図７】
2009218346.tif 000009
【図８】
2009218346.tif 000010
【図９】
2009218346.tif 000011
【図１０】
2009218346.tif 000012
【図１１】
2009218346.tif 000013
【図１２】
2009218346.tif 000014
【図１３】
2009218346.tif 000015
【図１４】
2009218346.tif 000016
【図１５】
2009218346.tif 000017
【図１６】
2009218346.tif 000018
【図１７】
2009218346.tif 000019
【図１８】
2009218346.tif 000020
【図１９】
2009218346.tif 000021
【図２０】
2009218346.tif 000022
【図２１】
2009218346.tif 000023
【図２２】
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【図２３】
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【図２４】
2009218346.tif 000026
【図２５】
2009218346.tif 000027
【図２６】
2009218346.tif 000028
【図２７】
2009218346.tif 000029
【図２８】
2009218346.tif 000030
【図２９】
2009218346.tif 000031
【図３０】
2009218346.tif 000032
【図３１】
2009218346.tif 000033
【図３２】
2009218346.tif 000034
【図３３】
2009218346.tif 000035
【図３４】
2009218346.tif 000036
【図３５】
2009218346.tif 000037
【図３６】
2009218346.tif 000038
【図３７】
2009218346.tif 000039
【図３８】
2009218346.tif 000040
【図３９】
2009218346.tif 000041
【図４０】
2009218346.tif 000042
【図４１】
2009218346.tif 000043
【図４２】
2009218346.tif 000044
【図４３】
2009218346.tif 000045
【図４４】
2009218346.tif 000046
【図４５】
2009218346.tif 000047
【図４６】
2009218346.tif 000048
【図４７】
2009218346.tif 000049
【図４８】
2009218346.tif 000050
【図４９】
2009218346.tif 000051
【図５０】
2009218346.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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