(57)【要約】【課題】キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを形成可能な半導体基板、それらのＦｉｎＦＥＴを備えた半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体基板は、第１の半導体領域と、前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の半導体領域と、
前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、
を有することを特徴とする半導体基板。
【請求項２】
半導体基板と、
前記半導体基板上に形成され、第１のフィンを有する第１のトランジスタと、
前記半導体基板上に形成され、上面の面方位が前記第１のフィンの上面の面方位と等しい第２のフィンを有し、前記第２のフィンの側面部の結晶軸に対するチャネル方向が前記第１のフィンの側面部の結晶軸に対するチャネル方向と異なり、かつフィンの配置される方向が前記第１のフィン型トランジスタのフィンの配置される方向と前記半導体基板の表面に平行な面内において実質的に平行、または垂直な第２のトランジスタと、
を備えることを特徴とする半導体装置。
【請求項３】
前記第１のトランジスタは、前記第１のフィンの側面の面方位が｛１００｝であり、チャネル方向が｛１００｝面の＜１００＞方向であるｎ型トランジスタであり、
前記第２のトランジスタは、前記第２のフィンの側面の面方位が｛１１０｝であり、チャネル方向が｛１１０｝面の＜１１０＞方向であるｐ型トランジスタである、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の基板上に、前記第１の基板と主面の面方位が同一な第２の基板を、双方の主面内の結晶軸の方向が主面に垂直な方向を軸として所定の角度だけ相対的にずれた状態で接合する工程と、
前記第２の基板をパターニングして第１のフィンおよび第２のフィンを形成する工程と、
前記第１のフィンを選択的にアモルファス化する工程と、
前記アモルファス化した第１のフィンを前記第１の基板を下地として再結晶化させ、前記第１の基板と単位格子の結晶軸の方向を略一致させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１および第２の基板の主面の面方位が｛１００｝であり、
前記所定の角度は（４５＋９０×ｎ）°（ｎは整数）である、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フィン型ＦＥＴ（Field Effect Transistor）（以下、ＦｉｎＦＥＴと記す）の構造において、その基板結晶面方位とチャネル方位を設定することでいくつかのチャネル面方位を設定することができる。さらにｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴとでは、キャリア移動度を向上させるために最適な結晶軸に対するチャネル方向が異なることが知られている。例えば、通常、ｎ型ＦｉｎＦＥＴ、ｐ型ＦｉｎＦＥＴともにフィン側面の面方位を（１００）、フィン側面に形成されるチャネル領域の軸方向を＜１１０＞とすることが多いが、ｎ型ＦｉｎＦＥＴのフィン側面の面方位を（１００）、フィン側面に形成されるチャネル領域の軸方向を＜１００＞とし、一方、ｐ型ＦｉｎＦＥＴのフィン側面の面方位を（１１０）、フィン側面に形成されるチャネル領域の軸方向を＜１１０＞とすることにより、キャリア移動度が向上することが知られている。
【０００３】
そこで、１枚の主面の面方位を（１００）とするＳｉ基板上にｎ型とｐ型ＦｉｎＦＥＴを混載する場合に、一方の導電型のＦｉｎＦＥＴを他方の導電型のＦｉｎＦＥＴに対して高さ方向を軸にして４５°だけ傾けて形成し、ｎ型とｐ型ＦｉｎＦＥＴ双方のフィン側面の面方位、およびチャネル方向を上記のようなキャリア移動度が向上するような方向とする技術が知られている（例えば、非特許文献１参照）。
【０００４】
一方、同一基板上のｎ型の素子領域とｐ型の素子領域に異なる結晶方位を持たせるために、異なる面方位を有する半導体基板を貼り合わせ、上側の基板の所定の領域をアモルファス化させた後、下側の基板の面方位を反映するように再結晶化させる技術が知られている（例えば、特許文献１参照）。
【非特許文献１】B.Doris et al., Symp. on VLSI Tech. Dig. of Tech. Papers, pp.86-87, 2004.
【特許文献１】米国特許第７，０２３，０５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを形成可能な半導体基板、それらのＦｉｎＦＥＴを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１の半導体領域と、前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、を有することを特徴とする半導体基板を提供する。
【０００７】
また、本発明の他の一態様は、半導体基板と、前記半導体基板上に形成され、第１のフィンを有する第１のトランジスタと、前記半導体基板上に形成され、上面の面方位が前記第１のフィンの上面の面方位と等しい第２のフィンを有し、前記第２のフィンの側面部の結晶軸に対するチャネル方向が前記第１のフィンの側面部の結晶軸に対するチャネル方向と異なり、かつフィンの配置される方向が前記第１のフィン型トランジスタのフィンの配置される方向と前記半導体基板の表面に平行な面内において実質的に平行、または垂直な第２のトランジスタと、を備えることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の他の一態様は、第１の基板上に、前記第１の基板と主面の面方位が同一な第２の基板を、双方の主面内の結晶軸の方向が主面に垂直な方向を軸として所定の角度だけ相対的にずれた状態で接合する工程と、前記第２の基板をパターニングして第１のフィンおよび第２のフィンを形成する工程と、前記第１のフィンを選択的にアモルファス化する工程と、前記アモルファス化した第１のフィンを前記第１の基板を下地として再結晶化させ、前記第１の基板と単位格子の結晶軸の方向を略一致させる工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを同一基板上に有する半導体装置、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図である。また、図３は、図１に示した切断線III−IIIにおける切断面を図中の矢印の方向に見た断面図である。
【００１１】
半導体装置１は、半導体基板２上に形成されたｎ型ＦｉｎＦＥＴ１０およびｐ型ＦｉｎＦＥＴ２０、ｎ型ＦｉｎＦＥＴ１０とｐ型ＦｉｎＦＥＴ２０を電気的に分離する素子分離領域３、を有して概略構成される。なお、ｎ型ＦｉｎＦＥＴ１０およびｐ型ＦｉｎＦＥＴ２０は、フィンの両側面および上面にチャネル領域が形成されるトライゲートトランジスタであってもよい。
【００１２】
ｎ型ＦｉｎＦＥＴ１０およびｐ型ＦｉｎＦＥＴ２０は、それぞれ半導体基板２上に形成されたフィン１１、２１と、ゲート絶縁膜１２、２２を介してフィン１１、２１の両側面を挟むように形成されたゲート電極１４、２４とを含む。また、ゲート電極１４、２４とフィン１１、２１の上面との間に、キャップ膜１３、２３が形成されている。また、フィン２１と半導体基板２の間に酸化膜４が形成されている。また、フィン１１、２１内のゲート電極１４、２４を挟んだ領域にソース・ドレイン領域１１ａ、２１ａがそれぞれ形成され、ソース・ドレイン領域１１ａ、２１ａに挟まれた領域にチャネル領域１１ｂ、２１ｂが形成されている。なお、図１、図２においては、ソース・ドレイン領域１１ａ、２１ａ、およびチャネル領域１１ｂ、２１ｂの図示を省略する。
【００１３】
また、図示しないが、フィン１１、２１内の素子分離領域３の上面よりも実質的に下に位置する領域にパンチスルーストッパが形成されていてもよい。また、図示しないが、ゲート電極１４、２４の側面にゲート側壁やオフセットスペーサがそれぞれ形成されていてもよい。
【００１４】
半導体基板２には、例えば、主面の面方位が｛１００｝であるＳｉ基板を用いることができる。なお、｛１００｝は、（１００）、および（１００）と等価な面方位を表す。
【００１５】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１６】
ｎ型ＦｉｎＦＥＴ１０のフィン１１は、キャリアである電子の移動度を向上させる等の理由のために、側面の面方位が｛１００｝、側面に形成されるチャネル領域１１ｂのチャネル方向１１ｃが＜１００＞であることが好ましい。なお、＜１００＞は、［１００］、および［１００］と等価な方向を表す。また、フィン１１を構成する結晶と半導体基板２を構成する結晶の単位格子の結晶軸の方向は略一致している。
【００１７】
ｐ型ＦｉｎＦＥＴ２０のフィン２１は、キャリアであるホールの移動度を向上させる等の理由のために、側面の面方位が｛１１０｝、側面に形成されるチャネル領域２１ｂのチャネル方向２１ｃが＜１１０＞であることが好ましい。なお、｛１００｝は、（１００）、および（１００）と等価な面方位を表し、＜１１０＞は、［１１０］、および［１１０］と等価な軸方向を表す。また、フィン２１を構成する結晶と半導体基板２を構成する結晶の単位格子の結晶軸の方向は、半導体基板２の表面に垂直な方向を軸にして所定の角度θだけずれている。この所定の角度θは、θ＝（４５＋９０×ｎ）°（ｎは整数）であることが好ましい。
【００１８】
また、フィン１１、２１は、半導体基板２上の素子のレイアウト等の都合上、各々のチャネル方向１１ｃ、２１ｃが半導体基板２の表面に平行な面内において実質的に平行、または垂直に形成されることが好ましい。また、フィン１１、２１は、フィン２１の内部に形成されるソース・ドレイン領域２１ａが酸化膜４よりも下側にまで形成されることを防ぐために十分な高さを有することが好ましい。ソース・ドレイン領域２１ａが酸化膜４の下側にまで形成されてしまうと、ゲート絶縁膜２２により支配されるチャネル領域２１ｂよりも下側に電流パスが形成されてしまい、パンチスルーが発生するおそれがあるためである。
【００１９】
また、フィン１１、２１は、半導体基板２を構成する結晶と略等しい結晶からなる。ここで、略等しいとは、母体となる結晶（Ｓｉ結晶等）が等しければ、不純物元素の含有量等に違いがあっても、単位格子の軸角等が大きく変わらない限り等しいという意味である。
【００２０】
ゲート絶縁膜１２、２２は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２１】
キャップ膜１３、２３は、例えば、ＳｉＮ等の絶縁材料からなる。なお、ｎ型ＦｉｎＦＥＴ１０およびｐ型ＦｉｎＦＥＴ２０がトライゲートトランジスタである場合は、キャップ膜１３、２３を設けず、ゲート絶縁膜１２、２２をそれぞれフィン１１、２１の上層にも設け、フィン１１、２１の上面にもチャネル領域１１ｂ、２１ｂが形成される。
【００２２】
ゲート電極１４、２４は、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。なお、ゲート電極１４、２４の表面にシリサイド層が形成されていてもよい。また、ゲート電極１４、２４は、全体がシリサイド化したフルシリサイドからなるものであってもよい。また、ゲート電極４は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極、もしくはメタルゲート電極部とポリシリコン電極部の積層構造であってもよい。
【００２３】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００２４】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４Ｃ（ｇ）〜（ｉ）、図４Ｄ（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図２が示す断面に対応する。
【００２５】
まず、図４Ａ（ａ）に示すように、半導体基板２上に第２の半導体基板５を貼りあわせ、その上に絶縁膜６を形成する。ここで、第２の半導体基板５は、半導体基板２を構成する結晶と略等しい結晶、例えばＳｉ結晶からなる。また、第２の半導体基板５は、半導体基板２と主面の面方位が等しく、半導体基板２と表面に垂直な方向を軸にして所定の角度θだけ単位格子の結晶軸の方向がずれている。特に、半導体基板２と第２の半導体基板５の主面の面方位が｛１００｝であり、θ＝（４５＋９０×ｎ）°（ｎは整数）であることが好ましい。
【００２６】
半導体基板２と第２の半導体基板５の貼り合わせは、低温下で親水性結合を形成して行う方法や、高温下で疎水性結合を形成して行う方法を用いることができる。なお、半導体基板２と第２の半導体基板５を貼りあわせる際に、例え面方位が同じ基板同士であるとはいえ、原子サイズのオーダーで結晶格子を綺麗に整合させることは困難で、界面に部分的に極薄膜の酸化膜４が形成される場合も多い。以下の説明では、理想的な場合でなく、酸化膜４が形成された場合について述べる。
【００２７】
また、第２の半導体基板５の厚さが、フィン１１、２１の高さを決定するため、後の工程においてフィン２１内に形成されるソース・ドレイン領域が酸化膜４よりも下側に形成されることを防ぐために、第２の半導体基板５は十分な厚さを有する必要がある。一方で、第２の半導体基板５の厚さを大きくし過ぎると、後の工程において半導体基板２を下地としてフィン１１を再結晶化させることが困難になる。具体的には、例えば、フィン２１の素子分離領域３の表面からの高さを１００ｎｍとする場合には、第２の半導体基板５の厚さを２００ｎｍとする。
【００２８】
半導体基板２と第２の半導体基板５を貼りあわせる際の基板の面内角度の調整は、以下の様な方法を用いて行う。例えば、ノッチ、オリエンテーションフラット等の結晶の方向を表す目印が、あらかじめ互いに角度θだけずれた方向に設けられた基板を半導体基板２および第２の半導体基板５として用いて、ノッチ等の位置を合わせて貼りあわせる。具体的には、主面の面方位が｛１００｝で、主面の＜１００＞方向にノッチ等が形成された基板を半導体基板２として用い、主面の面方位が｛１００｝で、主面の＜１１０＞方向にノッチが形成された基板を第２の半導体基板５として用いて、ノッチ等の位置を合わせて貼りあわせることができる。
【００２９】
また、ノッチ等が同じ方向に設けられた同一の基板を半導体基板２および第２の半導体基板５として用いて、ノッチ等の位置を互いに角度θだけずらして接合してもよい。具体的には、主面の面方位が｛１００｝で、主面の＜１００＞方向、または＜１１０＞方向にノッチが形成された基板を半導体基板２および半導体基板５として用いて、ノッチ等の位置を互いに４５°だけずらして貼りあわせることもできる。なお、両ウェハーを貼り合わせる際の角度の微細制御を行う上では、前者のノッチの位置を合わせて貼り合わせる方法が有利である。
【００３０】
また、絶縁膜６は、ＳｉＮ等の絶縁材料からなり、ＣＶＤ（Chemical Vapor Deposition）法等により形成される。
【００３１】
次に、図４Ａ（ｂ）に示すように、例えば、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により、絶縁膜６、第２の半導体基板５、および酸化膜４をパターニングし、ｎ型ＦｉｎＦＥＴ領域１０Ｒにキャップ膜１３、フィン１１、および酸化膜４、ｐ型ＦｉｎＦＥＴ領域２０Ｒにキャップ膜２３、フィン２１、酸化膜４をそれぞれ形成する。なお、このとき、酸化膜４がエッチングストッパとして働くため、半導体基板２へのオーバーエッチングを抑えることができる。
【００３２】
この段階において、フィン１１、２１の側面の面方位は、ともに｛１１０｝であり、チャネル方向１１ｃ、２１ｃは、ともに＜１１０＞である。例えば、主面の面方位が｛１００｝で、主面の＜１１０＞方向にノッチが形成された基板を第２の半導体基板５として用いた場合は、ノッチの方向に平行にフィン１１、２１を形成すればよい。
【００３３】
次に、図４Ａ（ｃ）に示すように、ｐ型ＦｉｎＦＥＴ領域２０Ｒにマスク３０を形成した後、ｎ型ＦｉｎＦＥＴ領域１０Ｒに選択的に不純物をイオン注入して、不純物を注入した箇所をアモルファス化し、アモルファス領域７を形成する。ここで、注入する不純物は、Ｇｅ等のＳｉ結晶をアモルファス化することのできる比較的重い元素であって、導電型不純物とならないものが用いられる。また、不純物の注入は、不純物を注入した箇所を十分にアモルファス化でき、かつアモルファス化する箇所に過度のダメージを生じさせないようなエネルギー、ドーズ量をもって行う。また、不純物の注入は、半導体基板２の表面に対して所定の角度をもって行うことが好ましい。半導体基板２の表面に対して垂直に注入すると、高エネルギーをもってキャップ膜１３を貫通させてフィン１１に注入させなければならず、半導体基板２等へのダメージが大きくなるためである。
【００３４】
次に、図４Ｂ（ｄ）に示すように、ｐ型ＦｉｎＦＥＴ領域２０Ｒのマスク３０を除去する。
【００３５】
次に、図４Ｂ（ｅ）に示すように、アニール処理によりアモルファス領域７を再結晶化させる。ここで、再結晶化は半導体基板２を下地として起こるため、フィン１１の結晶は半導体基板２の結晶と単位格子の結晶軸の方向が一致する。なお、アニール処理は、温度が高すぎたり実施時間が長すぎたりするとフィン１１の結晶がマイグレーションして形状が変化してしまうため、例えば、５５０℃、１ｈ等の適度な条件で行う。なお、同図に示すように、上記のアモルファス領域７の形成と、再結晶化の一連の工程の中で、ｎ型ＦｉｎＦＥＴ領域１０Ｒの酸化膜４は壊され、酸化膜４が形成されていた領域も再結晶化することが好ましい。
【００３６】
次に、図４Ｂ（ｆ）に示すように、ＣＶＤ法等によりＳｉＯ２膜等を堆積させた後、これをキャップ膜１３、２３の上面をストッパとしてＣＭＰ（Chemical Mechanical Polishing）により平坦化して、素子分離領域３を形成する。
【００３７】
次に、図４Ｃ（ｇ）に示すように、平坦化した素子分離領域３を所定の高さになるまでエッチバックする。例えば、フィン１１、２１の半導体基板２の表面からの高さが２００ｎｍである場合は、素子分離領域３を１００ｎｍとする。
【００３８】
次に、図４Ｃ（ｈ）に示すように、ｐ型ＦｉｎＦＥＴ領域２０Ｒにマスク３１を形成した後、イオン注入法によりｎ型ＦｉｎＦＥＴ領域１０Ｒに導電型不純物を注入し、フィン１１の素子分離領域３の上面よりも実質的に下に位置する領域にパンチスルーストッパ（図示しない）を形成する。ここで、導電型不純物としては、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。
【００３９】
具体的には、パンチスルーストッパは以下のような方法で形成される。導電型不純物をｎ型ＦｉｎＦＥＴ領域１０Ｒに半導体基板２の表面に垂直な方向から打ち込み、素子分離領域３に注入する。素子分離領域３に注入された導電型不純物は、大角散乱し、横方向に散乱した導電型不純物がフィン１１内に拡散してパンチスルーストッパを形成する。なお、導電型不純物の打ち込みを半導体基板２の表面に垂直な方向から行っているので、導電型不純物がフィン１１に直接注入されることはほとんどなく、パンチスルーストッパは、素子分離領域３を介して注入された導電型不純物により、素子分離領域３の上面よりも実質的に下に位置する領域にのみ形成される。
【００４０】
次に、図４Ｃ（ｉ）に示すように、ｎ型ＦｉｎＦＥＴ領域１０Ｒにマスク３２を形成した後、イオン注入法によりｐ型ＦｉｎＦＥＴ領域２０Ｒに導電型不純物を注入し、フィン２１の素子分離領域３の上面よりも実質的に下に位置する領域にパンチスルーストッパ（図示しない）を形成する。ここで、導電型不純物としては、Ａｓ、Ｐ等のｎ型不純物イオンが用いられる。具体的なパンチスルーストッパの形成方法は、フィン１１中のパンチスルーストッパの形成方法と同様である。
【００４１】
次に、図４Ｄ（ｊ）に示すように、フィン１１、２１の側面にゲート絶縁膜１２、２２を形成した後、ＣＶＤ法等によりゲート電極材料膜８を半導体基板２上に堆積させ、これをキャップ膜１３、２３の上面をストッパとして、ＣＭＰにより平坦化する。
【００４２】
具体的には、ゲート絶縁膜１２、２２は以下のような方法で形成される。例えば、ゲート絶縁膜１２、２２としてＳｉＯ２膜を用いる場合は、フィン１１、２１の側面に酸化処理を施し、ＳｉＯＮ膜を用いる場合は、フィン１１、２１の側面に酸化処理を施した後、窒化処理、または酸窒化処理を施すことによりゲート絶縁膜１２、２２を形成する。また、ゲート絶縁膜１２、２２としてＳｉＮ膜、Ｈｉｇｈ−ｋ材料等を用いる場合は、ＣＶＤ法等により半導体基板２上の全面にＳｉＮ膜、Ｈｉｇｈ−ｋ材料膜等を堆積させた後、不要な部分を除去することによりゲート絶縁膜１２、２２を形成してもよい。
【００４３】
次に、図４Ｄ（ｋ）に示すように、例えば、フォトリソグラフィとＲＩＥにより、ゲート電極材料膜８をパターニングし、ゲート電極１４、２４に加工する。その後、キャップ膜１３、２３、およびゲート絶縁膜１２、２２のゲート電極１４、２４に囲まれていない領域をエッチングにより除去する。
【００４４】
その後、図示しないが、イオン注入法等により、ゲート電極１４、２４をマスクとしてフィン１１、２１に導電型不純物を注入し、フィン１１、２１中にそれぞれソース・ドレイン領域１１ａ、２１ａのエクステンション領域を形成する。ここで、フィン１１にはｎ型不純物を注入し、ｎ型エクステンション領域を形成する。一方、フィン２１にはｐ型不純物を注入し、ｐ型エクステンション領域を形成する。その後、熱処理を施してｎ型およびｐ型エクステンション領域中の導電型不純物を活性化させる。
【００４５】
次に、ゲート電極１４、２４の側面に、それぞれゲート側壁を形成する。次に、イオン注入法等により、ゲート電極１４、２４およびそれらの側面のゲート側壁をマスクとしてフィン１１、２１に導電型不純物を注入し、フィン１１、２１中にそれぞれソース・ドレイン領域１１ａ、２１ａを形成する。ここで、導電型不純物は、エクステンション領域の形成に用いたものと同じ導電型のものを用いる。その後、熱処理を施してソース・ドレイン領域１１ａ、２１ａ中の導電型不純物を活性化させる。
【００４６】
なお、ソース・ドレイン領域１１ａ、２１ａは、イオン注入により形成されるため、一時的にアモルファス化する。このため、フィン１１、２１の高さが不十分で、ソース・ドレイン領域１１ａ、２１ａが半導体基板２に近い位置にある場合、イオン注入後の熱処理の際に、ソース・ドレイン領域１１ａ、２１ａが第２の半導体基板２を下地として再結晶化し、フィン１１と同様に、フィン２１の単位格子の結晶軸の方向が半導体基板２と一致してしまうおそれがある。そのため、フィン１１、２１は、ソース・ドレイン領域１１ａ、２１ａのフィン１１、２１の高さ方向の深さに対して十分な高さを有して形成されることが好ましい。
【００４７】
次に、半導体基板２上に金属膜を堆積させ、熱処理を施すことにより、ゲート電極１４、２４の上面、および１１、２１の表面にシリサイド層を形成する。
【００４８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、キャリア移動度を向上させるために最適な結晶軸に対するチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型ＦｉｎＦＥＴ１０とｐ型ＦｉｎＦＥＴ２０を同一の半導体基板２上に有する半導体装置１を形成することができる。
【００４９】
好ましいレイアウトとは、例えば、ｎ型ＦｉｎＦＥＴ１０とｐ型ＦｉｎＦＥＴ２０が半導体基板２の表面に平行な面内において互いに平行、または垂直になるものである。本実施の形態によれば、半導体装置１の製造工程において、半導体基板２と第２の半導体基板５を貼り合わせる角度を調整することにより、ｎ型ＦｉｎＦＥＴ１０とｐ型ＦｉｎＦＥＴ２０のなす角度を自由に設定することができるため、好ましいレイアウトを実現することが可能である。
【００５０】
そのため、従来のｎ型のＦｉｎＦＥＴとｐ型のＦｉｎＦＥＴを互いに半導体基板２の表面に平行な面内において所定の角度（例えば４５°）をもって形成することにより、ｎ型とｐ型ＦｉｎＦＥＴ双方のフィン側面の面方位、およびチャネル方向をキャリア移動度が向上するような方向とする技術では、レイアウトが複雑化し、設置面積の増大や寸法管理の困難化、その他製造工程の複雑化といった問題が生じるところ、本実施の形態によれば、そのような問題が起こらない。
【００５１】
なお、一般に、ｎ型のＦｉｎＦＥＴは、ｐ型のＦｉｎＦＥＴに比べて大きな電流が流れるため、ホットキャリアによるゲート絶縁膜特性の劣化、閾値シフト等の問題が生じやすい傾向があるが、本実施の形態のように、ｎ型ＦｉｎＦＥＴ１０のフィン１１と半導体基板２の間に酸化膜４が形成されておらず、フィン１１と半導体基板２が十分に低い抵抗で接続されている場合、フィン１１内にホットキャリアのインパクトイオン化現象により正孔が生じるが、それが滞留せずに半導体基板２側に抜け出すことができるため、上記のような問題や、基板浮遊効果が抑制される。一方、上記の問題はｐ型ＦｉｎＦＥＴ２０においてはほとんど生じないため、酸化膜４がフィン２１と半導体基板２の間に存在しても、半導体装置１の動作信頼性にあたえる影響はほとんどない。
【００５２】
そのため、酸化膜４がフィン１１と半導体基板２の間に形成されずに、フィン２１と半導体基板２の間に形成された本実施の形態に係る半導体装置１の構成は、酸化膜４がフィン２１と半導体基板２の間に形成されずに、フィン１１と半導体基板２の間に形成された構成と比較して、半導体装置１の動作信頼性が高い。
【００５３】
また、一般にコストの安い主面の面方位が｛１００｝の基板を半導体基板２および第２の半導体基板５として用いて上記のような効果を有する半導体装置１を形成することができる。
【００５４】
〔第２の実施の形態〕
本発明の第２の実施の形態は、フィン２１を構成する結晶と半導体基板２を構成する結晶の単位格子の結晶軸の方向が一致している点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００５５】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図である。なお、同図が示す断面は、図２が示す断面に対応する。
【００５６】
半導体基板２には、例えば、主面の面方位が｛１００｝であるＳｉ基板を用いることができる。
【００５７】
フィン２１は、キャリア移動度を向上させる等の理由のために、側面の面方位が｛１１０｝、側面に形成されるチャネル領域２１ｂのチャネル方向２１ｃが＜１１０＞軸方向に平行であることが好ましい。また、フィン２１を構成する結晶と半導体基板２を構成する結晶の単位格子の結晶軸の方向は一致している。
【００５８】
フィン１１は、キャリア移動度を向上させる等の理由のために、側面の面方位が｛１００｝、側面に形成されるチャネル領域１１ｂのチャネル方向１１ｃが＜１００＞であることが好ましい。また、フィン１１と半導体基板２の間に酸化膜４が形成されている。また、フィン１１を構成する結晶と半導体基板２を構成する結晶の単位格子の結晶軸の方向は、半導体基板２の表面に垂直な方向を軸にして所定の角度θだけずれている。この所定の角度θは、θ＝（４５＋９０×ｎ）°（ｎは整数）であることが好ましい。
【００５９】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００６０】
（半導体装置の製造）
図６Ａ（ａ）〜（ｃ）、図６Ｂ（ｄ）〜（ｅ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図５が示す断面に対応する。
【００６１】
まず、図６Ａ（ａ）に示すように、半導体基板２上に第２の半導体基板５を貼りあわせ、その上に絶縁膜６を形成する。ここで、第２の半導体基板５は、例えば、半導体基板２を構成する結晶と略等しい結晶、例えばＳｉ結晶からなる。また、第２の半導体基板５は、半導体基板２と主面の面方位が等しく、半導体基板２と表面に垂直な方向を軸にして所定の角度θだけ単位格子の結晶軸の方向がずれている。特に、半導体基板２と第２の半導体基板５の主面の面方位が｛１００｝であり、θ＝（４５＋９０×ｎ）°（ｎは整数）であることが好ましい。
【００６２】
半導体基板２と第２の半導体基板５を貼りあわせる際の基板の面内角度の調整は、以下の様な方法を用いて行う。例えば、ノッチ、オリエンテーションフラット等の結晶の方向を表す目印が、あらかじめ互いに角度θだけずれた方向に設けられた基板を半導体基板２および第２の半導体基板５として用いて、ノッチ等の位置を合わせて貼りあわせる。具体的には、主面の面方位が｛１００｝で、主面の＜１１０＞方向にノッチ等が形成された基板を半導体基板２として用い、主面の面方位が｛１００｝で、主面の＜１００＞方向にノッチが形成された基板を第２の半導体基板５として用いて、ノッチ等の位置を合わせて貼りあわせることができる。
【００６３】
また、ノッチ等が同じ方向に設けられた同一の基板を半導体基板２および第２の半導体基板５として用いて、ノッチ等の位置を互いに角度θだけずらして接合してもよい。具体的には、主面の面方位が｛１００｝で、主面の＜１００＞方向、または＜１１０＞方向にノッチが形成された基板を半導体基板２および半導体基板５として用いて、ノッチ等の位置を互いに４５°だけずらして貼りあわせることもできる。なお、両ウェハーを貼り合わせる際の角度の微細制御を行う上では、前者のノッチの位置を合わせて貼り合わせる方法が有利である。
【００６４】
次に、図６Ａ（ｂ）に示すように、例えば、フォトリソグラフィとＲＩＥにより、絶縁膜６、第２の半導体基板５、および酸化膜４をパターニングし、ｎ型ＦｉｎＦＥＴ領域１０Ｒにキャップ膜１３、フィン１１、および酸化膜４、ｐ型ＦｉｎＦＥＴ領域２０Ｒにキャップ膜２３、フィン２１、酸化膜４をそれぞれ形成する。なお、このとき、酸化膜４がエッチングストッパとして働くため、半導体基板２へのオーバーエッチングを抑えることができる。
【００６５】
この段階において、フィン１１、２１の側面の面方位は、ともに｛１００｝であり、チャネル方向１１ｃ、２１ｃは、ともに＜１００＞である。例えば、主面の面方位が｛１００｝で、主面の＜１００＞方向にノッチが形成された基板を第２の半導体基板５として用いた場合は、ノッチの方向に平行にフィン１１、２１を形成すればよい。
【００６６】
次に、図６Ａ（ｃ）に示すように、ｎ型ＦｉｎＦＥＴ領域１０Ｒにマスク３０を形成した後、ｐ型ＦｉｎＦＥＴ領域２０Ｒに選択的に不純物をイオン注入して、不純物を注入した箇所をアモルファス化し、アモルファス領域９を形成する。
【００６７】
次に、図６Ｂ（ｄ）に示すように、ｎ型ＦｉｎＦＥＴ領域１０Ｒのマスク３０を除去する。
【００６８】
次に、図６Ｂ（ｅ）に示すように、アニール処理によりアモルファス領域９を再結晶化させる。ここで、再結晶化は半導体基板２を下地として起こるため、フィン２１の結晶は半導体基板２の結晶と単位格子の結晶軸の方向が一致する。なお、同図に示すように、上記のアモルファス領域９の形成、再結晶化の工程の中で、ｐ型ＦｉｎＦＥＴ領域２０Ｒの酸化膜４は壊れ、酸化膜４が形成されていた領域も再結晶化することが好ましい。
【００６９】
その後、図４Ｂ（ｆ）に示した素子分離領域３を形成する工程以降の工程を、第１の実施の形態と同様に行う。
【００７０】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と異なる構成の半導体装置１により、第１の実施の形態と同様の効果を得ることができる。なお、酸化膜４がフィン１１と半導体基板２の間に形成されているため、フィン１１内にホットキャリアのインパクトイオン化現象により生じた正孔が半導体基板２側に抜け出すことができなくなり、第１の実施の形態とよりも半導体装置１の動作信頼性において劣る可能性があるが、このホットキャリアのインパクトイオン化現象による問題が半導体装置１の動作信頼性にあまり影響を与えない程度のレベルのアプリケーションであればよい。
【００７１】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体装置１の一部の製造方法において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００７２】
以下に、本実施の形態に係る半導体装置１の製造工程の一例を示す。
【００７３】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図２が示す断面に対応する。
【００７４】
まず、図７（ａ）に示すように、図４（ａ）〜図４（ｂ）に示した、ｎ型ＦｉｎＦＥＴ領域１０Ｒにキャップ膜１３、フィン１１、および酸化膜４、ｐ型ＦｉｎＦＥＴ領域２０Ｒにキャップ膜２３、フィン２１、酸化膜４をそれぞれ形成するまでの工程を第１の実施の形態と同様に行う。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤ法等によりＳｉＯ２膜等を堆積させた後、これをキャップ膜１３、２３の上面をストッパとしてＣＭＰにより平坦化して、素子分離領域３を形成する。
【００７６】
次に、図７（ｃ）に示すように、ｐ型ＦｉｎＦＥＴ領域２０Ｒにマスク３３を形成した後、ｎ型ＦｉｎＦＥＴ領域１０Ｒに選択的に不純物をイオン注入して、半導体基板２の素子分離領域３を介して不純物を注入した箇所をアモルファス化し、アモルファス領域７を形成する。
【００７７】
続いて、ｐ型ＦｉｎＦＥＴ領域２０Ｒのマスク３３を除去し、アニール処理によりアモルファス領域７を再結晶化させることにより、図４Ｂ（ｆ）に示した状態と同じになる。ここで、再結晶化は半導体基板２を下地として起こるため、フィン１１の結晶は半導体基板２の結晶と単位格子の結晶軸の方向が一致する。
【００７８】
その後、図４Ｃ（ｇ）に示した素子分離領域３をエッチバックする工程以降の工程を、第１の実施の形態と同様に行う。
【００７９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、アモルファス領域７を形成する際に、フィン１１の側面が素子分離領域３に覆われているため、フィン１１の厚さが薄く、アモルファス領域７を形成するための不純物注入によるダメージに耐えきれずに破損、倒壊等するおそれがある場合であっても、素子分離領域３により支えることができる。なお、再結晶化によりダメージが修復するため、再結晶化後は破損、倒壊等のおそれがない。
【００８０】
本実施の形態は、当然、第２の実施の形態と組み合わせることも可能であり、この場合は、素子分離領域３はフィン２１のアモルファス化の際の支えになる。
【００８１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ｎ型およびｐ型ＦｉｎＦＥＴ１０、２０のチャネル領域１１ｂ、２１ｂに歪みを与える歪み付与膜１５、２５が形成される点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００８２】
（半導体装置の構成）
図８は、本発明の第４の実施の形態に係る半導体装置の断面図である。図８に示した断面は、図２に示した第１の実施の形態の半導体装置１の断面に対応する。
【００８３】
歪み付与膜１５は、ｎ型ＦｉｎＦＥＴ１０全体を覆うように形成され、フィン１１内のチャネル領域１１ｃに歪みを与えて、電子の移動度を向上させる機能を有する。歪み付与膜１５がチャネル領域１１ｃに与える歪みは、具体的には、チャネル方向に伸張歪み、フィン１１の高さ方向に圧縮歪み、フィン１１の厚さ方向に圧縮歪みとなる。
【００８４】
これら歪みの性質（圧縮、または伸張）は、フィン１１の側面の面方位が｛１００｝、チャネル方向が｛１００｝面の＜１００＞方向である場合、いずれの方向においても、チャネル領域１１ｃの電子の移動度が向上する歪みの性質と一致する。
【００８５】
歪み付与膜２５は、ｐ型ＦｉｎＦＥＴ２０全体を覆うように形成され、フィン２１内のチャネル領域２１ｃに歪みを与えて、正孔の移動度を向上させる機能を有する。歪み付与膜２５は、対象物に対して、歪み付与膜１５と逆向きの性質の歪みを与える性質を有し、歪み付与膜２５がチャネル領域２１ｃに与える歪みは、具体的には、チャネル方向に圧縮歪み、フィン１１の高さ方向に伸張歪み、フィン１１の厚さ方向に伸張歪みとなる。
【００８６】
これら歪みの性質（圧縮、または伸張）は、フィン２１の側面の面方位が｛１１０｝、チャネル方向が｛１１０｝面の＜１１０＞方向である場合、いずれの方向においても、チャネル領域２１ｃの正孔の移動度が向上する歪みの性質と一致する。
【００８７】
すなわち、フィン１１を側面の面方位が｛１００｝、チャネル方向が｛１００｝面の＜１００＞方向となるように形成し、フィン２１を側面の面方位が｛１１０｝、チャネル方向が｛１１０｝面の＜１１０＞方向となるように形成することが、歪み付与膜１５、２５によるキャリア移動度の向上の観点から好ましい。
【００８８】
なお、例えば、フィン１１をフィン２１と同様に、側面の面方位が｛１１０｝、チャネル方向が｛１１０｝面の＜１００＞方向となるように形成した場合、電子の移動度が向上する歪みの性質は、チャネル方向に伸張歪み、フィン１１の高さ方向に圧縮歪み、フィン１１の厚さ方向に伸張歪みであり、フィン１１の厚さ方向の歪みが実際に生じる歪みの性質と一致しない。そのため、上記の好ましい場合と比較して、電子の移動度が低減するおそれがある。
【００８９】
歪み付与膜１５、２５は、ＣＶＤ法等により形成されるＳｉＮ膜を用いることができる。この場合、ＳｉＮ膜中の水素濃度を制御することにより、対象物に与える歪みの大きさ、性質（圧縮、または伸張）を調節し、歪み付与膜１５と歪み付与膜２５を作り分けることができる。
【００９０】
また、歪み付与膜１５、２５は、歪み付与膜１５、２５上に形成される層間絶縁膜（図示しない）を、コンタクトプラグ（図示しない）等を形成するためにエッチングする際に、エッチングストッパとして用いることができる。
【００９１】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、歪み付与膜１５、２５を形成することにより、チャネル領域１１ｃ、２１ｃのキャリア移動度を向上させ、ｎ型ＦｉｎＦＥＴ１０およびｐ型ＦｉｎＦＥＴ２０の電流特性を向上させることができる。
【００９２】
また、第１の実施の形態に示したように、フィン１１とフィン２１を結晶軸に対するチャネル方向を異ならせて形成することができるため、フィン１１とフィン２１ともに、歪み付与膜１５、２５から与えられる歪みの性質とキャリア移動度を向上させることのできる歪みの性質を一致させることができる。その結果、ｎ型ＦｉｎＦＥＴ１０、ｐ型ＦｉｎＦＥＴ２０ともに、キャリア移動度向上の効果をより効率的に得ることができる。
【００９３】
また、第１の実施の形態に示したように、フィン１１とフィン２１を平行または垂直に形成することができるため、歪み付与膜１５、２５を比較的容易に形成することができる。例えば、フィン１１とフィン２１が半導体基板２の表面に平行な面内において互いに４５°の角度をもって形成されていた場合、歪み付与膜１５、２５のレイアウトが複雑になり、形成が困難になる等の問題が起きる。
【００９４】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、フィン１１、２１の表面にＳｉ等の結晶をエピタキシャル成長させて、フィン１１、２１の厚さを増すことにより電気抵抗率を下げることができる。なお、ＳｉＧｅ結晶、ＳｉＣ結晶等のＳｉと異なる格子定数を有する結晶をエピタキシャル成長させた場合は、フィン１１、２１のチャネル領域１１ｃ、２１ｃに適切な歪みを与えて、キャリア移動度を向上させることができる。
【００９５】
また、上記各実施の形態においては、半導体基板２および第２の半導体基板５の主面の面方位が｛１００｝であるとして説明したが、主面の面方位はこれに限られず、例えば｛１１０｝であってもよい。
【００９６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【００９７】
また、本発明は、以下の構成を有する半導体装置においても特徴を有する。
（１）  半導体基板と、
前記半導体基板上に前記半導体基板と軸角の略等しい結晶から形成され、前記第１の基板と単位格子の結晶軸の方向が略一致する第１のフィンを有する第１のトランジスタと、
前記半導体基板上に前記半導体基板と軸角の略等しい結晶から形成され、前記半導体基板の表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体基板と単位格子の結晶軸の方向がずれている第２のフィンを有する第２のトランジスタと、
を備えることを特徴とする半導体装置。
（２）  単位格子の結晶軸の１つが表面に垂直な方向を向き、２つが表面に平行な面に沿った方向を向く半導体基板と、
前記半導体基板上に前記半導体基板と軸角の略等しい結晶から形成され、前記第１の基板と単位格子の結晶軸の方向が略一致する第１のフィンを有する第１のトランジスタと、
前記半導体基板上に前記半導体基板と軸角の略等しい結晶から形成され、結晶軸の１つが表面に垂直な方向を向き、２つが前記第１の半導体基板の表面に平行な面に沿った前記第１の半導体基板の単位格子の結晶軸の方向と異なる方向を向く第２のフィンを有する第２のトランジスタと、
を備えることを特徴とする半導体装置。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係る半導体装置の斜視図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の図１に示した切断線III−IIIにおける切断面を図中の矢印の方向に見た断面図。
【図４Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｄ】（ｊ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図。
【図６Ａ】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｄ）〜（ｅ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第４の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００９９】
１  半導体装置。２  半導体基板。５  第２の半導体基板。７、９  アモルファス領域。１０  ｎ型ＦｉｎＦＥＴ。２０  ｐ型ＦｉｎＦＥＴ。１１、２１  フィン。１１ｂ、２１ｂ  チャネル領域。１１ｃ、２１ｃ  チャネル方向。
【図１】
2009054705.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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