(57)【要約】【課題】装置の誤動作を防ぎ、性能面において高い信頼性を有する半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体チップとスペーサーとが配線基板２に実装された第１パッケージに関して、配線基板２には、電源の基準電位を保持する基準電位配線とは異なる接地配線に接続されたノイズ遮蔽層１が形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、マザーボード上に配置した半導体装置であって、
上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、
上記半導体チップは、上記実装基板の上記配線と電気的に接続しており、
上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、
上記パッケージは、上記スペーサーを上記マザーボードに接続することによって実装されており、
上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴とする半導体装置。
【請求項２】
上記実装基板の上記一面には、更に、受動素子を実装しており、
上記スペーサーは、上記半導体チップとともに、上記受動素子も囲むように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、複数個積層してなるパッケージスタック型の半導体装置であって、
上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、
上記半導体チップは、実装された上記実装基板の上記配線と電気的に接続しており、
上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、
上記パッケージは、当該パッケージに設けられた上記スペーサーを介して、マザーボードと電気的に接続されているか、当該パッケージとは異なる上記パッケージの上記実装基板における上記一面とは反対側の面において当該実装基板と電気的に接続されており、
上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴とする半導体装置。
【請求項４】
複数の上記パッケージのうちの少なくとも１つのパッケージには、上記実装基板の上記一面に、更に、受動素子が実装されており、
上記受動素子は、上記半導体チップとともに、上記実装基板によって囲まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記導電層は、ニッケル被覆が施されているものであることを特徴とする請求項１から４までの何れか１項に記載の半導体装置。
【請求項６】
上記スペーサーにおける、上記半導体チップに対向する面とは反対側の面に、接地電位に保持される接地配線に接続されている導電体が設けられていることを特徴とする請求項１から５までの何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを搭載したパッケージを備えている半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話をはじめとする携帯用電子機器においては、小型化、薄型化、軽量化が求められ、これらの要求を満たすために、複数個の半導体チップを単一のパッケージに搭載したマルチチップ半導体装置の構造が種々提案されている。例えば、１つのパッケージに複数の半導体チップを積層し、ワイヤボンドもしくはフリップチップなどの方法で接続される半導体装置が実用化され、現在の小型化、軽量化を担っている。
【０００３】
更に、半導体チップのみならず、インダクタ、キャパシタ、抵抗などの受動素子を内蔵し、整合回路やフィルタなどを搭載したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）と呼ばれるパッケージの開発が進められ、パッケージの構造は複雑なものとなってきている。
【０００４】
様々な能動素子（半導体チップ）や受動素子が密接した構造となるにつれ、また能動素子の動作の高速化が進むにつれ、各素子や配線から発生するノイズの影響は無視できない問題として取り上げられてきており、素子間のノイズの影響の低減が望まれている。
【０００５】
例えば、特許文献１では、パッケージ内の半導体チップ間にグランド配線に接続された導電板を設け、半導体チップ間のノイズの伝播を遮る構造をとっている。
【０００６】
また、特許文献２では、セラミック積層基板に設けたキャビティに半導体素子を収め、キャビティ間または同一キャビティ内のチップ間に電磁シールド層を付加することで、半導体素子間のノイズの伝播を遮る構造をとっている。
【０００７】
ところで、互いに異なる、または互いに同一の機能を実現した２つ以上のパッケージをマザーボードに設置する場合、マザーボード上での占有領域を最小限に留めるために、パッケージ同士を積層（スタック）する構造のものが知られている。
【特許文献１】特開２００４−１１１６５６号公報（２００４年４月８日公開）
【特許文献２】特開平８−２５０６５０号公報（１９９６年９月２７日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
複数のパッケージを上述したように積層する形態は、装置の小型化を実現する上で益々注目される形態である一方、パッケージから他のパッケージへのノイズの影響が十分に解決されていない。例えば、特許文献１及び２に示す半導体装置を用いた場合、１つのパッケージ内に封止されている半導体チップと半導体チップとの間において発生したノイズの伝播を遮ることはできるものの、１つのパッケージの最外部（最上部）に位置する基板を介して信号が伝達されるのに伴ってノイズも伝播される。そのため、パッケージから他のパッケージにノイズが伝播され、誤動作を引き起こす。
【０００９】
そこで、本発明は、上記の問題点に鑑みてなされたものであり、その目的は、装置の誤動作を防ぎ、性能面において高い信頼性を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、上述した課題を解決するために、実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、マザーボード上に配置した半導体装置であって、上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、上記半導体チップは、上記実装基板の上記配線と電気的に接続しており、上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、上記パッケージは、上記スペーサーを上記マザーボードに接続することによって実装されており、上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴としている。
【００１１】
上記の構成を採用することにより、本発明に係る半導体装置は、装置の誤動作を防ぎ、性能面において高い信頼性を有する半導体装置を提供することができる。
【００１２】
具体的には、本発明に係る半導体装置は、半導体チップを実装する実装基板に、電源配線を少なくとも含む配線と、基準電位配線とからなる配線層が設けられている他、更に、導電層と当該導電層に接続する接地配線とが設けられている。このような実装基板を有していることにより、当該実装基板の実装面（一面）に実装された半導体チップ、及び上記配線から、当該実装基板を突き抜けて当該実装面とは反対側に、ノイズが放射されることを防ぐことができる。
【００１３】
従って、本発明に係る半導体装置は、上記の構成を具備することにより、パッケージのノイズによる悪影響を回避して誤作動を防ぎ、高い信頼性を有する半導体装置を提供することができる。
【００１４】
ここで、ノイズとは、静電誘導、電磁誘導および電磁波によるノイズのことを示す。
【００１５】
本発明に係る半導体装置は、上記の構成に加えて、上記実装基板の上記一面に、更に、受動素子を実装しており、上記スペーサーは、上記半導体チップとともに、上記受動素子も囲むように配置されていることが好ましい。
【００１６】
上記の構成によれば、受動素子を設けたＳｉＰ形態のパッケージとしても、受動素子から放射されるノイズを、上記実装基板の上記導電層が遮蔽することができる。
【００１７】
本発明に係る他の半導体装置は、上述した課題を解決するために、実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、複数個積層してなるパッケージスタック型の半導体装置であって、上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、上記半導体チップは、実装された上記実装基板の上記配線と電気的に接続しており、上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、上記パッケージは、当該パッケージに設けられた上記スペーサーを介して、マザーボードと電気的に接続されているか、当該パッケージとは異なる上記パッケージの上記実装基板における上記一面とは反対側の面において当該実装基板と電気的に接続されており、上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴としている。
【００１８】
上記の構成を採用することにより、本発明に係る半導体装置は、装置の誤動作を防ぎ、性能面において高い信頼性を有する半導体装置を提供することができる。
【００１９】
具体的には、本発明に係る半導体装置は、実装基板に、電源配線を少なくとも含む配線と、基準電位配線とからなる配線層が設けられている他、更に、導電層と当該導電層に接続する接地配線とが設けられており、この実装基板を有したパッケージが、複数個、積層（スタック）した構造を有している。このような実装基板を有していることにより、当該実装基板の実装面に実装された半導体チップ及び上記配線から、当該実装基板を突き抜けて当該実装面とは反対側に、ノイズが放射されることを防ぐことができる。そのため、上述のように、パッケージが、当該パッケージに設けられた上記スペーサーを介して、上記マザーボードもしくは別のパッケージに設けられた実装基板に接続されて積層（スタック）した構造であっても、パッケージ（仮に、第１のパッケージとする）と、当該第１のパッケージ上に積層されるパッケージ（仮に、第２のパッケージとする）との間には、第１のパッケージの実装基板が配設されている。そのため、従来問題となっていたパッケージから他のパッケージへのノイズの伝播を遮断することができる。
【００２０】
また、本発明に係る他の半導体装置は、上記の構成に加えて、複数の上記パッケージのうちの少なくとも１つのパッケージには、上記実装基板の上記一面に、更に、受動素子が実装されており、上記受動素子は、上記半導体チップとともに、上記実装基板によって囲まれていることが好ましい。
【００２１】
上記の構成によれば、受動素子を設けたＳｉＰ形態のパッケージとしても、受動素子から放射されるノイズを、上記実装基板の上記導電層が遮蔽することができる。
【００２２】
また、本発明に係る半導体装置は、上記の構成に加えて、上記導電層が、ニッケル被覆が施されているものであっても良い。
【００２３】
上記の構成によれば、高周波だけでなく、より低い周波数の電磁誘導ノイズにも対応できるので、より一層効率的に遮蔽することができる。
【００２４】
上記スペーサーにおける、上記半導体チップに対向する面とは反対側の面に、接地電位に保持される接地配線に接続されている導電体が設けられていることが好ましい。
【００２５】
上記の構成によれば、スペーサーの側面に上記導電体を設けたことによって、ノイズ遮蔽機能を実現することができる。これにより、上記実装基板に上記導電層を具備しただけの構成と比較して、パッケージ内から外部に放射されるノイズをより一層防ぐことができるとともに、ノイズが外部からパッケージ内に及ぶことをより一層抑制することができる。
【発明の効果】
【００２６】
本発明に係る半導体装置は、以上のように、実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、マザーボード上に配置した半導体装置であって、上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、上記半導体チップは、上記実装基板の上記配線と電気的に接続しており、上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、上記パッケージは、上記スペーサーを上記マザーボードに接続することによって実装されており、上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴としている。また、本発明に係る別の半導体装置は、以上のように、実装基板の一面に半導体チップ及びスペーサーを実装したパッケージを、複数個積層してなるパッケージスタック型の半導体装置であって、上記実装基板は、当該半導体チップに電源を供給する電源配線を少なくとも含む配線と、当該電源の基準電位を保持する基準電位配線とを含む配線層を有しており、上記半導体チップは、実装された上記実装基板の上記配線と電気的に接続しており、上記スペーサーは、上記実装基板の上記配線を介して、当該実装基板に実装されている当該半導体チップと電気的に接続しており、且つ、上記スペーサーは、当該半導体チップを囲むように配置されており、上記パッケージは、当該パッケージに設けられた上記スペーサーを介して、マザーボードと電気的に接続されているか、当該パッケージとは異なる上記パッケージの上記実装基板における上記一面とは反対側の面において当該実装基板と電気的に接続されており、上記実装基板には、上記配線層よりも上記一面とは反対側の面の側に、当該実装基板の上記一面に沿って配設された導電層と、当該導電層に接続する、上記基準電位配線とは異なる接地配線とが設けられていることを特徴としている。
【００２７】
これにより、パッケージ同士のノイズによる悪影響を回避して誤作動を防ぎ、高い信頼性を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２８】
〔実施の形態１〕
本発明の一実施形態を図１から図１４に基づいて説明する。尚、以下の説明では、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲は以下の実施の形態及び図面に限定されるものではない。
【００２９】
図１は、２つのパッケージを積層した半導体装置の構成を示した図である。図１に示すように、本実施形態では、第１のパッケージ２０ａが、第２のパッケージ２０ｂの上に積まれていることによって、パッケージスタック型の半導体装置を構成している。
【００３０】
以下では、まず各々のパッケージについて説明し、続いて、積層構造と、マザーボード上への配置態様について説明する。
【００３１】
＜第１のパッケージ＞
図２は、上記第１のパッケージ２０ａのみを示したものである。
【００３２】
第１のパッケージ２０ａには、図２に示すように、配線基板２（実装基板）と、半導体チップ５ａと、スペーサー４とが設けられている。
【００３３】
上記半導体チップ５ａは、所望の能動素子としての機能を有するものであれば特に限定されるものではない。半導体チップ５ａは、図２に示すように、接着フィルム９を介して、配線基板２に接着される。
【００３４】
半導体チップ５ａと配線基板２とは、図２に示すワイヤ６を介して、半導体チップ５ａ上に設けられたパッド（不図示）と、配線基板２に設けられたパッド１０との接続によって電気的に接続される。上記ワイヤ６には、金線が主に用いられるが、これに限定されるものではない。
【００３５】
また、配線基板２とスペーサー４とは、詳細は後述するが、配線基板２に設けられた複数個の突起電極と、スペーサー４に設けられた複数個の突起電極とが接触することによって電気的に接続される。
【００３６】
以下、上記スペーサー４の具体的な構成について詳述する。
【００３７】
スペーサー４は、エポキシ樹脂などの絶縁性樹脂によって作製されたものであり、第１のパッケージ２０ａを、図１に示した第２のパッケージ２０ｂに電気的に接続するための構成である。スペーサー４の形状は、半導体チップ５ａを搭載する部分をくり抜いた形状が主に使用される。すなわち、半導体チップ５ａの周囲を囲む形態になっている。
【００３８】
スペーサー４の厚さ（図２の紙面上下方向の長さ）は、突起電極の厚さにも因るが、概ね搭載する半導体チップ５ａの厚さよりも厚く設定すればよい。一例としては、半導体チップ５ａの厚さが１００μｍの場合は、スペーサー４の厚さを１５０μｍにすればよい。
【００３９】
図３は、上記スペーサー４の詳細な構成を示すべく、第１のパッケージ２０ａの断面図を示したものである。
【００４０】
スペーサー４における配線基板２との対向面と、当該対向面の反対側に位置する面には、図３に示すように、突起電極８が形成されている。尚、図３のスペーサー４には、対向する辺に２列ずつの電極を有しているものを例として示しているが、電極の数に応じて、列の数を変えて作製することができる。
【００４１】
スペーサー４の上下両面の突起電極８を結ぶのが、図３に示す貫通電極１２である。突起電極８及び貫通電極１２の主な材料は銅（Ｃｕ）であり、突起電極８の表面にはニッケル（Ｎｉ）、金（Ａｕ）などの電気抵抗の小さい金属のメッキを施してある。また、用途に応じてハンダメッキを施すこともできる。
【００４２】
次に、上述した半導体チップ５ａとスペーサー４とが実装される配線基板２の具体的な構成について詳述する。
【００４３】
図４は、配線基板２のみの構成を示した部分断面図である。配線基板２は、搭載する半導体チップ５ａ及びスペーサー４と電気的に接続し、スペーサー４を介して、外部から半導体チップ５ａに信号を入力させることができるとともに、半導体チップ５ａから信号を外部へ出力させることができる。具体的には、図４に示すように、配線基板２における半導体チップ５ａ及びスペーサー４の実装面及びその反対側の面には、電極１１が形成されており、この電極１１が、スペーサー４に形成された突起電極８と電気的に接続される。また、配線基板２における半導体チップ５ａ及びスペーサー４の実装面には、上記パッド１０が形成されており、ワイヤ６を介して半導体チップ５ａと電気的に接続される。配線基板２の両面に形成された電極１１同士を電気的に連結するのが、図４に示す貫通電極１３である。
【００４４】
パッド１０および電極１１は、主な材料は銅（Ｃｕ）であり、表面にニッケル（Ｎｉ）、金（Ａｕ）などの電気抵抗の小さい金属のメッキを施してある。配線基板の両面にある電極１１を電気的に接続するのは、貫通電極１３であり、主な材料は銅（Ｃｕ）である。
【００４５】
配線基板２は、例えば、厚さ２０μｍ〜１００μｍのフィルム状または板状のものを採用することができる。
【００４６】
そして、配線基板２の特徴的構成としては、エポキシ樹脂などの絶縁性樹脂からなる絶縁体の内部に、複数の導体層が配設されており、当該複数の導体層のうち、最も外側に配置されている導体層にノイズ遮蔽機能を実現させている点にある。本実施形態では、上記複数の導体層として、図４に示すように、配線層１５及びノイズ遮蔽層１（導電層）の計２層から構成される態様について説明する。
【００４７】
上記配線層１５は、概して配線基板２の面方向に沿って配設された、上記パッド１０と上記電極１１とを電気的に接続するための配線層である。配線層１５として図４で示している層は１層であるが、複数の層とすることもできる。配線層１５の主な材料は銅（Ｃｕ）であるが、これに限定されるものではない。
【００４８】
配線層１５には、信号配線、電源配線及びシャーシ接続配線など、複数の配線が含まれる。尚、これらの配線のうち、信号配線及び電源配線のみを配線層１５として設けたものであってもよい。ここで、上記電源配線とは、回路上での電源（例えば３Ｖとか１．８Ｖ等）と、ＶＳＳやグランドとも呼ばれる基準電位配線（例えば０Ｖ）とを合わせたものである。この基準電位配線は、仕様では例えば−０．２Ｖ〜＋０．２Ｖ等の範囲を持っており、必ずしも接地（アース）されているものではない。これに対し、上記シャーシ接続配線は、金属のフレームやケースに接続された配線である。
【００４９】
また、上記ノイズ遮蔽層１は、第１のパッケージ２０ａからのノイズの放射を低減させるとともに、外部から第１のパッケージ２０ａ内へのノイズの侵入を低減させる目的で設けられた層である。ノイズとは、主に、半導体チップや他の電子部品から放出される電磁ノイズをいう。
【００５０】
ノイズ遮蔽層１は、配線基板２内に配設される複数の導体のうちの最も上部、すなわち、配線基板２内に配設される複数の導体のうち、半導体チップ５ａから最も離れた位置に形成される導体である。本形態の場合では、ノイズ遮蔽層１は、上記配線層１５よりもパッケージの外側に形成されている。
【００５１】
ノイズ遮蔽層１は、接地電位に保持される接地配線（不図示）に接続されている。
【００５２】
すなわち、本形態では、配線層１５に含まれる上記基準電位配線とは異なる接地配線を設け、当該接地配線にノイズ遮蔽層１を接続させることによって、ノイズの遮蔽効果を実現している。
【００５３】
ノイズ遮蔽層１は、図４に示すように、配線基板２における半導体チップ５ａ実装領域を越えて、スペーサー４の実装領域を覆う範囲に配設されている。これにより、配線基板２全面においてノイズ遮蔽を実現することができる。
【００５４】
ノイズ遮蔽層１の主な材料は銅（Ｃｕ）であるが、これに限定されるものではない。また、ノイズ遮蔽層１にニッケル（Ｎｉ）を無電界めっき等で施すことで、ノイズの遮蔽効果を高めることもできる。
【００５５】
ここで、配線基板２内の貫通電極１３とノイズ遮蔽層１との位置関係について、図５の（ａ）〜（ｃ）に基づいて説明する。図５の（ａ）は、配線基板２の斜視図であり、説明の便宜上、上面側全面にノイズ遮蔽層１が形成されているものとする。以下の説明では、図５の（ａ）の破線で示した箇所を、上面側からみた図を図５の（ｂ）に示し、下面側からみた図を図５の（ｃ）に示す。図５の（ｂ）に示すように、配線基板２には、ノイズ遮蔽層１と接続する接地配線と、配線層１５と接続し、ノイズ遮蔽層１とは接続しない信号・電源配線とが設けられており、接地配線が外側、信号・電源配線が内側に配置されている。
【００５６】
また、信号・電源の配線が多く、接地配線用の電極が多い場合は、図５の（ｄ）及び（ｅ）に示す配置をとってもよい。この配置の場合、高いノイズ遮蔽効果を得ることができる。
【００５７】
次に、図６に基づいて配線基板２の製造方法について、説明する。しかしながら、製造方法は、これに限定されるものではない。
【００５８】
図６の（ａ）〜（ｉ）は、配線基板２を、その製造過程に沿って示した断面図である。尚、下記で説明する態様は、配線層１５が１層で、電極１１が２列である構造のものである。
【００５９】
まず、図６の（ａ）に示すように、ガラスエポキシ等の絶縁基板の両面に金属層が設けられた積層板を準備する。当該積層板は、その上面がノイズ遮蔽層１となる金属層（銅）であり、下面が配線層１５となる金属層（銅）である。次に、図６の（ｂ）に示すように、従来周知の方法にて、上記積層板にドリリング（穴あけ）処理を施し、穴をあけ、続いて図６の（ｃ）に示すように、銅メッキを施す。次に、図６の（ｄ）に示すように、ドライフィルム（エッチングレジスト）２４を貼り付け、貼り付けたドライフィルム２４に、図６の（ｅ）に示すようにパターンを作製し、エッチング処理を行なう（図６の（ｆ））。次に、パターンを作製されたドライフィルム（エッチングレジスト）２４を除去し、除去後、ニッケルメッキ、金メッキを施す（不図示）。更に、図６の（ｈ）は、ソルダーレジスト１４の貼り付け（または塗布）を行い、最後に図６の（ｉ）に示すように貼り付け、または塗布したソルダーレジスト１４にパターンを形成する。図６の（ｉ）に示すＡが接地電極の電極１１となり、Ｂが信号・電源配線の電源１１となる。以上の方法によって、配線基板２が完成する。
【００６０】
尚、上記接地配線とノイズ遮蔽層１とは、直接、接続した態様であってもよく、間接的に接続した態様であってもよい。
【００６１】
尚、図２に示した第１のパッケージ２０ａは、半導体チップを１枚搭載した例であるが、本発明はこれに限定されるものではなく、図７のように２枚またはそれ以上の半導体チップを搭載した第１のパッケージ２０ａ´とすることもできる。
【００６２】
また、図２に示した第１のパッケージ２０ａの強度や絶縁性、防湿性の向上を目的として、図８のように、第１のパッケージ２０ａ内を樹脂１６で満たしてもよい。樹脂１６はエポキシ樹脂のような絶縁性、防湿性を持つものが望ましい。
【００６３】
次に、図１に示した第２のパッケージ２０ｂについて説明する。尚、以下の説明では、上述した第１のパッケージ２０ａとは異なる構成のみについて説明する。
【００６４】
＜第２のパッケージ＞
図９は、第２のパッケージ２０ｂのみの構成を示した側面図である。第２のパッケージ２０ｂは、図２に示した第１のパッケージ２０ａの半導体チップ５ａに代えて、半導体チップ５ｂを備えている点で、第１のパッケージ２０ａと異なっている。すなわち、半導体チップの構成以外、スペーサー４や配線基板２の構成は、図２に示した第１のパッケージ２０ａと同一である。
【００６５】
第２のパッケージ２０ｂの半導体チップ５ｂは、半導体チップのボンディングパッドに設けられた電極７を介して、配線基板２のパッド１０とフリップチップ方式で電気的に接続される。
【００６６】
配線基板２と半導体チップ５ｂの間には、接合強度の補助のための樹脂１７が充填または貼り付けされる。樹脂１７は、液状またはフィルム状のものである。
【００６７】
尚、第２のパッケージ２０ｂの強度や絶縁性、防湿性の向上を目的として、図１０のように、第２のパッケージ２０ｂ内を樹脂１６で満たしてもよい。
【００６８】
＜積層構造とマザーボード上への配置＞
図１１は、図８の第１のパッケージ２０ａ及び図１０の第２のパッケージ２０ｂを、マザーボード１９に実装した例である。下層に位置する第２のパッケージ２０ｂは、マザーボード１９に形成された電極３０と、スペーサー４の突起電極８とで電気的に接続される。
【００６９】
また、第２のパッケージ２０ｂとマザーボード１９との間、または第１のパッケージ２０ａと第２のパッケージ２０ｂとの間には、接合強度の補助のための樹脂２１を充填または貼り付けてもよい。
【００７０】
また、マザーボード１９にもノイズ遮蔽膜２２を設けることで、第２のパッケージ２０ｂからのノイズの放射や外部からのノイズの侵入をより効果的に低減させることができる。ノイズ遮蔽膜２２は接地電位に保持される接地配線に接続されている。
【００７１】
以上のように、本形態で説明したパッケージ（第１のパッケージ２０ａ、第２のパッケージ２０ｂ）は、半導体チップとスペーサーとを、パッケージに設けられた配線基板２に、ノイズ遮蔽層１と、当該ノイズ遮蔽層１に接続する、上記基準電位配線とは異なる接地配線とが設けられている。これにより、配線基板２の実装面に実装された半導体チップ５ａまたは５ｂ、及び配線層１５から、配線基板２を突き抜けて当該実装面とは反対側に、ノイズが放射されることを防ぐことができる。上述のように、第１のパッケージ２０ａが、第１のパッケージ２０ａのスペーサー４を介して、第２のパッケージ２０ｂに積層され、また、第２のパッケージ２０ｂがマザーボード１９に積層した構造とした場合であっても、第１のパッケージ２０ａと、第２のパッケージ２０ｂとの間、厳密に言えば、各々のパッケージに設けられた半導体チップと半導体チップとの間には、配線基板２が配されているため、従来問題となっていたパッケージから他のパッケージへのノイズの伝播を遮断することができる。尚、パッケージ同士をスタック構造としたときに、ノイズ遮蔽シートをパッケージと他のパッケージとの間に介在させることが考えられるが、ノイズ遮蔽シートは一般的に厚さが１００μｍよりも厚いものであるため、スタック構造に採用すると、スタック構造の厚さが厚くなり、小型化に反することになる。従って、本形態で説明しているように、配線基板２内にノイズ遮蔽層１を設けることによって、スタック構造の厚さを不都合に厚くすることなく、ノイズを遮蔽することができる。すなわち、本形態の半導体装置によれば、所望の機能をパッケージ毎に実現させた複数個のパッケージを、比較的小さな占有面積で実装することができるだけでなく、パッケージ同士のノイズによる悪影響を回避して誤作動を防ぎ、高い信頼性を有する半導体装置を提供することができる。
【００７２】
尚、本形態では、マザーボード１９に２つのパッケージを実装しているが、本発明はこれに限定されるものではなく、その数は１つであってもよく、または、３つ以上であってもよい。また、パッケージにおける半導体チップの実装方式も、上述したワイヤボンディングやフリップチップ方式に限定されるものではない。
【００７３】
また、本形態では、第１のパッケージ２０ａが、第１のパッケージ２０ａのスペーサー４を介して、第２のパッケージ２０ｂに積層された構成について説明しているが、この積層順についてもこの限りではなく、第２のパッケージ２０ｂが、第２のパッケージ２０ｂのスペーサー４を第１のパッケージ２０ａの配線基板２上に積層されてもよい。
【００７４】
次に、本形態の変形例を説明する。
【００７５】
＜変形例＞
図１２は、図１０に示した第２のパッケージ２０ｂの変形例を示す。図１２に示す第２のパッケージ２０ｂ´は、パッケージ内に、半導体チップ５ｂに加えて、受動素子１８を搭載している。
【００７６】
上記受動素子１８は、配線基板２における半導体チップ５ｂ実装側の面に実装されており、配線基板２のパッド１０と電気的に接続されている。
【００７７】
受動素子１８は、抵抗、コンデンサ、コイル等であり、目的に合わせて選択されるが、これらの他にも、フェライト・ビーズ、ＥＭＩフィルタ等の様々な機能を持った素子であってもよい。
【００７８】
受動素子１８は、図１２に示すように、半導体チップ５ｂと同じく、配線基板２におけるスペーサー４に囲まれた領域内に実装されている。
【００７９】
ここで、各種受動素子１８の挿入箇所を図１３（ａ）〜図１３（ｃ）に示す。図１３（ａ）は、受動素子１８としてデカップリング・コンデンサを用いた場合の挿入箇所を示している。デカップリング・コンデンサ１８ａは、図１３（ａ）に示すように、半導体チップ５ｂの電源と、基準電位との間に配置されており、ワイヤ６、パッド１０、電極１１、配線層１５の配線パターンに接続されている。図１３（ｂ）及び図１３（ｃ）はともに、受動素子１８としてフェライト・ビーズを用いた場合の挿入箇所を示している。図１３（ｂ）はフェライト・ビーズ１８ｂが電源配線上に配置された場合を示し、図１３（ｃ）はフェライト・ビーズ１８ｂが信号配線上に配置された場合を示している。
【００８０】
本変形例のように、受動素子１８を実装した場合であっても、配線基板２には、上述したように接地配線に接続されたノイズ遮蔽層１を具備しているので、受動素子１８のノイズを外部に放射することを防ぐとともに、ノイズがパッケージ外部からパッケージ内に配設される受動素子１８に及ぶことを回避することができる。
【００８１】
また、本変形例についても、配線基板２と半導体チップ５ｂの間には、接合強度の補助のための樹脂１７が充填または貼り付けされている。
【００８２】
また、第２のパッケージ２０ｂ´の強度や絶縁性、防湿性の向上を目的として、図１４のように、第２のパッケージ２０ｂ´内を樹脂１６で満たしてもよい。
【００８３】
尚、本変形例では、第２のパッケージ２０ｂ´に受動素子１８を実装した構成について説明したが、これに限定されず、図２に示す第１のパッケージ２０ａに実装してもよい。
【００８４】
また、本変形例においても、パッケージの積層数は、マザーボード上に１つであってもよく、あるいは、３つ以上であってもよい。また、複数個のパッケージを積層したスタック型の場合は、全てのパッケージに受動素子が実装されていてもよく、一部のパッケージに受動素子が実装されている態様であってもよい。
【００８５】
尚、本発明に係る半導体装置は、以下の点を特徴としていると換言することができる。すなわち、本発明の半導体装置は、１つまたは複数個の半導体チップならびに受動素子から構成される半導体装置において、機能ごとに作製されるパッケージの配線基板の最上部に少なくとも１つの接地電位に保持される接地配線に接続された導電体の層を備え、上記導電体の層は信号の配線における接地配線とは別に作製され、電磁ノイズの遮蔽効果を持つことを特徴としていると換言することもできる。そして、この構成において、上記導電体の層に、電磁ノイズの遮蔽効果を高める目的で、ニッケル（Ｎｉ）を無電界めっき等で施しても良い。また、上記パッケージを積層して構成される半導体装置としても換言することができる。
【００８６】
〔実施の形態２〕
本発明に係る他の実施形態について、図１５から図１７に基づいて説明すれば以下の通りである。尚、本形態では、上記実施の形態１との相違点について説明するため、説明の便宜上、実施の形態１で説明した部材と同一の機能を有する部材には同一の部材番号を付し、その説明を省略する。
【００８７】
図１５は、本形態の半導体装置の構成について示した側面図である。上記した実施形態１のスペーサー４に変えて、本形態では、図１５に示すように、外部側の面に、ノイズ遮蔽層１が接続している接地配線に同じく接続されたノイズ遮蔽体（導電体）が設けられたスペーサー４´を備えている。
【００８８】
上記ノイズ遮蔽体３は、フィルム状の導体を、スペーサー４´の樹脂表面に貼り付ける、もしくはめっきを施すことによって形成することができるが、形成方法はこれに限定されるものではない。ノイズ遮蔽体３は、例えば、Ｃｕを用いて構成される。
【００８９】
また、図１５では、ノイズ遮蔽体３は、スペーサー４´の大きさと同じ大きさで構成されているが、本発明はこれに限定されるものではなく、遮蔽効果を更に向上させるべく、スペーサー４´の大きさよりも大きく構成してもよい。具体的には、図１６に示すように、スペーサー４´の突起電極８よりも大きく、配線基板２の側部に達する大きさに構成してもよい。
【００９０】
また、図１７に、ノイズ遮蔽体３の変形例を示す。図１７に示す構成では、スペーサー４´が導電性を有する材料を用いて作製されている。この場合、接地電位に接続されない配線とつながる貫通電極１３の周囲には当該材料から貫通電極１３を絶縁するための絶縁材料が設けられている。そして、当該材料の一部が接地電位に保持される接地配線に接続されている。
【００９１】
この変形例の構成に基づけば、図１５及び図１６に示すノイズ遮蔽体３と比較して、熱伝導性（放熱性）、パッケージの強度を高めることができる。
【００９２】
ここで、スペーサー４´の製造方法の一例を示す。図１８は、スペーサー４´の斜視図であり、図１９の（ａ）〜（ｈ）は、図１８に示すスペーサー４´の破線で示した箇所の断面図に相当し、スペーサー４´の製造方法を当該箇所において各過程に沿ってみた状態を示すものである。図１９の（ａ）は、ドリリング処理を施して貫通電極１２用の貫通穴５０が形成されている金属等の導電体４０に、ドライフィルム（エッチングレジスト）４１を貼り付け、貼り付けたドライフィルム４１にパターンを形成した状態を示している。続いて、図１９の（ｂ）に示すように、開口している貫通穴５０、及びその周辺に絶縁膜４２形成する。次に、図１９の（ｃ）に示すようにドライフィルム４１を除去し、図１９の（ｄ）に示すように貫通穴５０及び導電体４０表面に、例えば銅などの金属膜４３を形成する。そして、金属膜４３の表面にドライフィルム（エッチングレジスト）４４を貼り付け、貼り付けたドライフィルム４４に図１９の（ｅ）に示すようにパターンを形成する。次に、ドライフィルム４４が形成されていない金属膜４３を除去し、最後に図１９の（ｇ）に示すように、ドライフィルム４４を除去することによって、スペーサー４´が完成する。ここで、図１９の（ｇ）にＡで示した箇所は、スペーサー４´と接続している突起電極８となり、Ｂで示した箇所は、スペーサー４´と接続していない突起電極８となる。
【００９３】
以上のように、本形態によれば、配線基板２に設けられたノイズ遮蔽層１に加えて、スペーサー側にもノイズ遮蔽体を設けていることから、パッケージ内から外部に放射されるノイズをより一層防ぐことができるとともに、ノイズが外部からパッケージ内に及ぶことをより一層抑制することができる。
【００９４】
尚、本形態の図１５では、スペーサーの外側の側面にノイズ遮蔽体を設けているが、本発明はこれに限定されるものではなく、スペーサーの内側の側面に設けてもよい。
【００９５】
また、本形態に係る半導体装置は、次の点を特徴としていると換言することができる。すなわち、上記パッケージからなる半導体装置において、スペーサーの側面にノイズを遮蔽するための導電性を有する導電体を備え、導電体は接地電位に保持される接地配線に接続されていることが好ましい。また、上記パッケージからなる半導体装置において、導電性を有する材料を用いて作製されたスペーサーを有し、スペーサーの導電性を有する部分が接地電位に保持される接地配線に接続されていることが好ましい。
【００９６】
尚、本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９７】
本発明は、装置の誤動作を防ぎ、性能面において高い信頼性を有する半導体装置を提供する。
【００９８】
従って、液晶表示体を駆動すべく構成された半導体チップの実装パッケージ、ＥＬ（エレクトロルミネセンス）表示体の駆動素子や、各種携帯用電子機器などの装置内部に搭載される素子の実装用パッケージとして適用することが可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明に係る半導体装置の一実施形態の構成を示した断面図である。
【図２】図１に示した半導体装置の一部の構成であるパッケージの構成を示した断面図である。
【図３】図２に示したパッケージの構成を示す断面図である。
【図４】図３に示したパッケージの主要部である配線基板の構成を示す断面図である。
【図５】図３に示したパッケージの主要部である配線基板内の貫通電極とノイズ遮蔽層との位置関係を示した図である。
【図６】図３に示したパッケージの主要部である配線基板の製造過程を示す図である。
【図７】図２に示したパッケージの変形例を示した断面図である。
【図８】図２に示したパッケージの別の変形例を示した断面図である。
【図９】図１に示した半導体装置の一部の構成であるパッケージの構成を示した断面図である。
【図１０】図９に示したパッケージの変形例を示した断面図である。
【図１１】図１に示した半導体装置の詳細な構成を示した断面図である。
【図１２】図２に示したパッケージの別の変形例を示した断面図である。
【図１３】（ａ）〜（ｃ）は何れも、図１２に示したパッケージの変形例に設けられた受動素子の詳細について説明した図である。
【図１４】図１１に示したパッケージの変形例を示した断面図である。
【図１５】本発明に係る半導体装置の他の実施形態の構成を示した断面図である。
【図１６】図１５に示す半導体装置の変形例を示す断面図である。
【図１７】図１５に示す半導体装置の一部の構成であるパッケージの変形例を示す断面図である。
【図１８】図１５に示す半導体装置の一部の構成であるスペーサーの構成を示す斜視図である。
【図１９】図１８に示すスペーサーの製造過程を示す断面図である。
【符号の説明】
【０１００】
１  ノイズ遮蔽層
２  配線基板
３  ノイズ遮蔽体
４  スペーサー
５ａ  半導体チップ
５ｂ  半導体チップ
６  ワイヤ
７  電極
８  突起電極
９  接着フィルム
１０  パッド
１１  電極
１２  貫通電極
１３  貫通電極
１５  配線層
１６、１７  樹脂
１８  受動素子
１９  マザーボード
２０ａ  第１のパッケージ
２０ｂ  第２のパッケージ
２１  樹脂
２２  ノイズ遮蔽層
２４  ドライフィルム
３０  電極
４０  導電体
４１  ドライフィルム
４２  絶縁膜
４３  金属膜
４４  ドライフィルム
５０  貫通穴
【図１】
2009231480.tif 000003
【図２】
2009231480.tif 000004
【図３】
2009231480.tif 000005
【図４】
2009231480.tif 000006
【図５】
2009231480.tif 000007
【図６】
2009231480.tif 000008
【図７】
2009231480.tif 000009
【図８】
2009231480.tif 000010
【図９】
2009231480.tif 000011
【図１０】
2009231480.tif 000012
【図１１】
2009231480.tif 000013
【図１２】
2009231480.tif 000014
【図１３】
2009231480.tif 000015
【図１４】
2009231480.tif 000016
【図１５】
2009231480.tif 000017
【図１６】
2009231480.tif 000018
【図１７】
2009231480.tif 000019
【図１８】
2009231480.tif 000020
【図１９】
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