(57)【要約】【課題】電荷トラップ効率が可及的に高い材料を用いたＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を提供する。【解決手段】半導体層の表面に離間して形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた電荷蓄積膜と、前記電荷蓄積膜の上に設けられ、（Ｒｎ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、ＲｎはＬａ、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃの中から選択されたいずれか１種類以上、０＜ｘ＜０．１６７（ただしＬｎがＰｒの場合は０＜ｘ＜０．３３３でありＬｎがＴｂの場合は０＜ｘ＜０．２９２である）、０．９５≦ｙ≦１．２０）からなるブロック絶縁膜と、前記ブロック絶縁膜の上に設けられた制御ゲート電極と、を備えたことを特徴とする不揮発性半導体記憶装置を提供する。【選択図】図１
2009054886.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面に離間して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられた電荷蓄積膜と、
前記電荷蓄積膜の上に設けられ、（Ｒｎ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、ＲｎはＬａ、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃの中から選択されたいずれか１種類以上、０＜ｘ＜０．１６７（ただしＬｎがＰｒの場合は０＜ｘ＜０．３３３でありＬｎがＴｂの場合は０＜ｘ＜０．２９２である）、０．９５≦ｙ≦１．２０）からなるブロック絶縁膜と、
前記ブロック絶縁膜の上に設けられた制御ゲート電極と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体層の表面に離間して形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられ、Ｌｎ２−ｚＡｌｚＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、０．９５≦ｚ≦１．２０）からなる電荷蓄積膜と、
前記電荷蓄積膜の上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜の上に設けられた制御ゲート電極と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積膜は、Ｌｎ２−ｚＡｌｚＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、０．９５≦ｚ≦１．２０）からなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記Ｒｎは、Ｌａであることを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記Ｌｎは、Ｐｒ、Ｔｂ、Ｃｅの中から選択されたいずれか１種類以上であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にブロック絶縁膜と電荷蓄積部とを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電源を切っても不揮発な記憶装置は、研究段階のものも含めれば多々あるが、現状では不揮発性半導体記憶装置（フラッシュメモリ）が最大の市場規模を得ている。半導体回路は年々微細化が進展しており、半導体記憶装置も大容量化が進行している。フラッシュメモリも例外ではなく微細化が進展しているが、ＭＯＮＯＳ（Metal-Oxyde-Nitride-Oxyde-Silicon）型と呼ばれるようなブロック絶縁膜と電荷蓄積部とを有する構造の適用が検討されている。また、トンネル絶縁膜またはブロック絶縁膜として、希土類とアルミニウムとを含む酸化物を用いる技術が開示されている（特許文献１）。
【特許文献１】特開２００６−２０３２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、不揮発性半導体記憶装置にＭＯＮＯＳ型メモリセルを適用した場合であっても、微細化の進展によって電荷蓄積部に電荷を注入したり消去したりするための電圧を印加するブロック絶縁膜の薄膜化が進展し、必要とされる絶縁性能を達成することが困難となることが予想される。また、微細化の進展に伴い電荷蓄積膜も薄くなることから、書き込み時に電荷蓄積膜への電荷のトラップ効率が低下することも懸念される。
【０００４】
本発明は、上記事情を考慮してなされたものであって、電荷トラップ効率が可及的に高い材料を用いたＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体層の表面に離間して形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた電荷蓄積膜と、前記電荷蓄積膜の上に設けられ、（Ｒｎ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、ＲｎはＬａ、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃの中から選択されたいずれか１種類以上、０＜ｘ＜０．１６７（ただしＬｎがＰｒの場合は０＜ｘ＜０．３３３でありＬｎがＴｂの場合は０＜ｘ＜０．２９２である）、０．９５≦ｙ≦１．２０）からなるブロック絶縁膜と、前記ブロック絶縁膜の上に設けられた制御ゲート電極と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
また、本発明の他の一態様によれば、半導体層の表面に離間して形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられ、Ｌｎ２−ｚＡｌｚＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中から選択されたいずれか１種類以上、０．９５≦ｚ≦１．２０）からなる電荷蓄積膜と、前記電荷蓄積膜の上に設けられたブロック絶縁膜と、前記ブロック絶縁膜の上に設けられた制御ゲート電極と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、電荷トラップ効率が可及的に高い材料を用いたＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の断面模式図である。  また、図２は、図１のＡ−Ａ線断面図である。  
また、図３は、本実施形態の不揮発性半導体記憶装置の要部構成の配置関係を例示する模式平面図である。
【０００９】
この不揮発性半導体記憶装置は、ＭＯＮＯＳ型（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリセルを有するＮＡＮＤ型のフラッシュメモリである。本実施形態においては、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各メモリセルがシリコン酸化膜などの誘電率が低いほうが好ましい絶縁膜で分離された平面型セル構造が用いられる。
【００１０】
本実施形態の不揮発性半導体記憶装置は、図３に例示したように、ワード線１７とビット線１０２とがマトリクス状に配線され、これらの交差部にメモリセル１０３が設けられている。また、これらワード線１７とビット線１０２には、コンタクト１０４が適宜設けられ、上層または下層の要素と電気的に接続されている。
【００１１】
メモリセル１０３は、ＮＡＮＤ接続されている。各メモリセル１０３は、半導体層２（またはウェル）の表面において互いに向かい合うように離間して形成されたソース領域４ａおよびドレイン領域４ｂと、これらソース領域４ａとドレイン領域４ｂとの間に設けられたチャネル５となる半導体領域と、この半導体領域上に形成されたスタック構造のゲート１０と、を備えている。
【００１２】
このゲート１０は、チャネル５の上に、トンネル絶縁膜１２、四価または二価となりうる希土類のアルミネート膜（電荷蓄積膜）１３、四価または二価となりうる希土類を添加されたランタンアルミネート膜（ブロック絶縁膜）１４、および制御ゲート電極膜１６が順次積層された構造を有する。  
なお、ＮＡＮＤ接続されたメモリセル１０３の制御ゲート電極膜１６に接続するようにワード線１７が設けられている。各メモリセル１０３において、ゲート１０の側面と、ワード線１７の上面および側面は、絶縁膜２２によって覆われている。また、ＮＡＮＤ接続されたメモリセル１０３のゲート１０は、図２に示すように、絶縁膜６によって分離されている。なお、各メモリセル１０３は、層間絶縁膜２４によって覆われている。なお、図２は、ロウ方向（行方向）、すなわちワード線１７が延びる方向に沿った断面図であり、図１は、ロウ方向に直交するカラム方向（列方向）の断面図である。
【００１３】
本実施形態によれば、電荷蓄積膜１３の材料として四価または二価となりうる希土類のアルミネートを用いる。より具体的には、電荷蓄積膜１３の材料として、Ｌｎ２−ｚＡｌｚＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、０．９５≦ｚ≦１．２０）を用いる。こうすることにより、電荷トラップ効率を可及的に向上させ、良好な電荷蓄積効果と、良好なリテンション特性（保持特性）を得ることができる。
【００１４】
また一方、本実施形態によれば、ブロック絶縁膜１４の材料として四価または二価となりうる希土類を添加されたランタンアルミネートを用いることにより、リーク電流を低減させ、良好な絶縁特性が得られる。より具体的には、ブロック絶縁膜１４の材料として、（Ｌａ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、０＜ｘ＜０．１６７、０．９５≦ｙ≦１．２０）を用いる。ただし、後に詳述するように、ここでＬａの代わりに、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃのいずれかひとつ以上の元素を用いることもできる。
【００１５】
四価となる希土類を用いた場合、それが電子をトラップして三価に遷移するという電子捕獲機構が現実的な散乱断面積を有する。その結果として、添加した四価となる希土類元素の位置が、設計されたトラップサイトとして機能する。一方、二価となる希土類を用いた場合には、これら希土類が三価から電子をトラップして二価に遷移することによる電子捕獲機構が同様に現実的な散乱断面積を有する。その結果として、添加した二価となる希土類元素の位置が、設計されたトラップサイトとして機能する。  
従来のＳｉＮx電荷蓄積膜などでは、トラップサイトは設計されたものではなく、したがって電荷トラップ量やトラップ効率などを、不揮発性メモリセルとして適切な値にチューニングすることは困難であった。これに対して、本実施形態によれば、電荷トラップ量やトラップ効率などを適切に調整することが可能となる。
また、これらの四価または二価となりうる希土類の４ｆ電子は強く局在する傾向がある。つまり、禁制帯に局在準位を形成し、電流のリークを抑制する作用がある。また、このような希土類元素どうしの間には、酸素の２Ｐ軌道（Ｏ２Ｐ）を介した超交換作用が生じやすく、超交換作用により電子の有効質量が増大するので、電子が動きにくくなることにより電子トラップ作用が強調され、電気伝導が生じにくくなる。つまり、電流リークが抑制され、リテンション特性（保持特性）が向上する。
【００１６】
その結果として、微細化の進展によってブロック絶縁膜を薄膜化しても、必要とされる絶縁性能を達成できる、また、微細化の進展に伴い電荷蓄積膜を薄くしても、書き込み時に電荷蓄積膜への電荷のトラップ効率が低下することを防止できる。
【００１７】
以下、製造方法を参照しつつ、本実施形態の不揮発性半導体記憶装置についてさらに詳細に説明する。  
図４〜図９は、本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。  
まず、図４に表した積層構造を形成する。具体的には、シリコン単結晶の（００１）面が露出しているシリコン基板２の表面に対して、希フッ酸処理によって自然酸化膜を剥離する。続いて、シリコン基板２の上にトンネル絶縁膜１２として、例えばＳｉＯ２膜を４ｎｍ成膜する。その成膜手法としては、シリコン基板２の熱酸化などを用いることができる。トンネル絶縁膜１２としては、ＳｉＯ２膜に限らず、ＳｉＯＮ膜を用いることも可能である。ＳｉＯＮ膜を用いる場合、ＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法などで成膜後に酸化するような方法も可能であるし、ＳｉＯ２膜を窒化するような手法も可能である。
【００１８】
また、トンネル絶縁膜１２として、例えばＨｆＳｉＯＮ膜や、ＨｆＡｌＯ膜や、ＬａＡｌＯ膜などの高誘電体膜（ｈｉｇｈ−ｋ膜）を用いることも可能である。また、成膜手法としては、ＣＶＤ法やＰＶＤ（Physical Vapor Deposition）法などを用いることが可能である。トンネル絶縁膜１２の成膜後に各種の熱処理を加えても良いし、熱処理を加えないことも可能である。
【００１９】
次に、トンネル絶縁膜１２の上に、電荷蓄積膜１３として膜厚７ｎｍのＰｒＡｌＯ３膜を成膜する。その成膜手法としては、スパッタ法の他、例えば、ＣＶＤ（Chemical Vapor Deposition）法や、ＭＢＥ（Molecular Beam Epitaxy）法やＰＬＤ（Pulsed Laser Deposition）法などを用いることもできる。これらいずれの成膜方法も、産業上利用可能な成膜装置たるべく大面積化へ対応する開発が進められている。
【００２０】
スパッタ法を用いる場合、プラセオジムアルミネート、テルビウムアルミネート、セリウムアルミネート、イッテルビウムアルミネート、ユーロピウムアルミネートなどはバルクの素材としてターゲットを作製できるので、それらターゲットを用いたスパッタ成膜が可能である。ここで、上記アルミネートの組成式は、ＬｎＡｌＯ３（ただしＬｎは、Ｐｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中のいずれか１種類以上）といったペロブスカイト組成である。ただし、本来ペロブスカイトというものは酸素が欠損状態または過剰状態になりやすいものであり、そのようなペロブスカイト組成を採用することも可能である。
【００２１】
次に、図５に表したように、電荷蓄積膜１３の上に、ブロック絶縁膜１４として四価または二価となりうる希土類を添加したランタンアルミネート膜を形成する。  
その成膜方法としては、スパッタ法の他、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法などを用いることが可能であることは、電荷蓄積膜１３の形成の場合と同様である。ここで、四価または二価となりうる希土類を添加したランタンアルミネートの組成は、Ｌａ１−ｘＬｎｘＡｌＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中のいずれか１種類以上）といったペロブスカイト組成である。酸素については、上記組成式は近似を用いた化学量論による分量に過ぎず、実際にはある程度の欠損状態または過剰状態とすることも可能である。
【００２２】
ブロック絶縁膜１４を成膜後、図６に表したように、制御ゲート電極膜１６として、膜厚が１００ｎｍの高融点電極膜を形成する。さらに、高融点電極膜１６の上に素子分離領域を加工するための、例えばＳｉＯ２からなるマスク材４０を順次形成する。なお、図６（ａ）は、カラム方向の断面図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ線に沿って切断したロウ方向の断面図である。
【００２３】
その後、マスク材４０の上にフォトレジストを塗布し、このフォトレジストを露光及び現像することによりレジストパターン（図示せず）を形成する。そしてＲＩＥ（Reactive Ion Etching）法によりレジストパターンをマスクとしてマスク材４０をパターニングし、レジストパターンのパターンをマスク材４０に転写する。その後、レジストパターンを除去する。  
続いて、マスク材４０をマスクにしてＲＩＥ法を用いて、高融点電極膜１６、ブロック絶縁膜１４、電荷蓄積膜１３、およびトンネル絶縁膜１２を順次エッチングし、ロウ方向に隣接するメモリセルを分離する溝１８を形成する。その後、ＲＩＥ法を用いて、シリコン基板２をエッチングし、シリコン基板２に深さ１００ｎｍの素子分離トレンチ３を形成する。
【００２４】
次に、ＣＶＤ法を用いて、図７に表したように、溝１８および素子分離トレンチ３を完全に充填するシリコン酸化膜（埋め込み酸化膜）６を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法によりマスク材４０が露出するまでシリコン酸化膜６を研磨し、シリコン酸化膜６の表面を平坦化する。その後、マスク材４０を選択的に除去する。続いて、希フッ酸溶液を用いてシリコン酸化膜６をエッチバックし、シリコン酸化膜６の高さを燐ドープされた多結晶シリコン膜１６の高さと一致させる。なお、図７（ａ）は、カラム方向の断面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線で切断したロウ方向の断面図である。
【００２５】
次に、図８に表したように、高融点電極膜１６の上に、ワード線１７として例えばタングステンからなる厚さ１００ｎｍの導電膜を、ＣＶＤ法を用いて形成する。なお、図８（ａ）は、カラム方向の断面図であり、図８（ｂ）は、図７（ａ）のＡ−Ａ線で切断したロウ方向の断面図である。
【００２６】
次に、図９に表したように、ＣＶＤ法を用いて導電膜１７上に、例えばＳｉＯ２からなるマスク材４２を形成する。その後、マスク材４２上にフォトレジストを形成し、このフォトレジストを露光および現像することにより、レジストパターン（図示せず）を形成する。続いて、ＲＩＥ法を用いて、レジストパターンをマスクとしてマスク材４２をエッチングすることにより、レジストパターンのパターンをマスク材４２に転写する。その後、このレジストパターンを除去する。
【００２７】
続いて、マスク材４２をマスクにして、ＲＩＥ法により導電膜１７、高融点電極膜１６、ブロック絶縁膜１４、電荷蓄積膜１３、およびトンネル絶縁膜１２を順次エッチングし、ＭＯＮＯＳ型ゲート１０を形成する。なお、図９（ａ）は、カラム方向の断面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ線で切断したロウ方向の断面図である。
【００２８】
続いて、マスク材４２を除去した後、ＣＶＤ法を用いて、少なくともＭＯＮＯＳ型ゲート１０の側面にシリコン酸化膜２２を形成する。本実施形態においては、導電膜１７の側面および上面にもシリコン酸化膜２２が形成されている（図１、図２参照）。その後、イオン注入法によりシリコン基板２の表面領域にｎ＋型ソース・ドレイン拡散領域４ａ、４ｂをセルフアライン的に形成し、メモリセルを完成する。続いて、ＣＶＤ法を用いてメモリセルを覆う層間絶縁膜２４を形成する（図１、２参照）。  
このようにして、大容量の不揮発性半導体記憶装置として用いられるＮＡＮＤ型のＭＯＮＯＳフラッシュメモリセルの基本構造を形成することができる。
【００２９】
本実施形態において電荷蓄積膜１３またはブロック絶縁膜１４として用いることができるＴｂＡｌＯ３は、還元雰囲気にて作製すると無色透明であるが、不活性ガス雰囲気にて作製すると黒色となる（Masami Sekita, Yasuto Miyazawa, Shoji Morita, Hideyuki Sekiwa, and Yoichiro Sato, Appl. Phys. Lett. 65 (19), 7 November 1994）。このような違いは、主に酸素量の化学量論比からのずれに起因すると考えられる。波長２７０ｎｍ付近の強度が飽和しているピークに相当するバンド間遷移すなわちバンドギャップは４．６０ｅＶであり、還元雰囲気試料Ａと不活性ガス雰囲気試料Ｂとの比較で出現する４５０ｎｍ付近に最大強度を持つようなブロードピークはＴｂ４＋に起因し、そのエネルギー深さは２．７６ｅＶであって、深い準位を形成することが分かる。すなわちＴｂ４＋サイトが電荷をトラップするサイトとして作用する。電荷蓄積膜としてのＴｂＡｌＯ３は、深いトラップ順位が良好なリテンション特性を生じさせる利点がある。ブロック絶縁膜としてのＬａ１−ｘＴｂｘＡｌＯ３は、電子の有効質量が大きいことによるリーク電流の低減効果のみならず、深い順位にトラップされた電荷によるクーロンブロッケード作用が重畳することによって、さらにリーク電流を低減するような利点がある。
【００３０】
ＴｂＡｌＯ３単体では、ＭＯＮＯＳ型フラッシュメモリのブロック絶縁膜１４におけるリーク電流低減効果をもたらすような電荷トラップ密度が高すぎるので、本実施形態においては、ＬａＡｌＯ３のＬａを置換する形でＴｂを添加する。Ｔｂの添加量としては、添加されたＴｂイオン同士がパーコレーション経路を形成しない分量とすることが望ましい。電子のリーク経路となるパーコレーション経路を形成しない分量は、添加されたＴｂイオン同士が隣接しない分量であると近似できる。ランタンアルミネートのペロブスカイトＡサイトの最近接Ａサイト数は６であるので、そのうちの１未満、すなわち１／６＝０．１６７未満であればよい。つまり、Ｌａ１−ｘＴｂｘＡｌＯ３（０＜ｘ＜０．１６７）となる添加量ｘが望ましい範囲であるといえる。
【００３１】
さらに詳細に検討すれば、Ｔｂの酸化物の中で最も安定なものはＴｂ７Ｏ１２、すなわちＴｂ７Ｏ１２＝２Ｔｂ２Ｏ３＋３ＴｂＯ２ であることから分かるように、Ｔｂの３価と４価は４：３の割合で存在している。パーコレーションが問題になるのは４価のＴｂのみであるから、添加量ｘの上限はもう少し拡大されて、０．１６７×７／４＝０．２９２となる。
【００３２】
Ｔｂを添加しない純粋なランタンアルミネートでもＭＯＮＯＳ型フラッシュのブロック絶縁膜として用いることが可能であるが、本実施形態においては、Ｔｂを添加することによりブロック絶縁膜の絶縁性能をさらに高めることができる。微細化がさらに進展することによって、ブロック絶縁膜にもさらに高い絶縁性能を必要とされるが、本実施形態によれば、少なくとも２世代は要求を満たすことができる。
【００３３】
一方、Ｌａ１−ｘＴｂｘＡｌＯ３ブロック絶縁膜１４に隣接する電荷蓄積膜１３も、ＴｂＡｌＯ３とすることにより、ＳｉＮｘなどを用いた場合と比較して高いトラップ密度を持つＭＯＮＯＳ型フラッシュメモリの電荷蓄積膜とすることができる。
【００３４】
なお実際の成膜において、膜を酸化気味の雰囲気にするか還元雰囲気にするかを制御することは、例えばスパッタ成膜であればスパッタ雰囲気に添加する酸素量などで調整可能である。また、実際のデバイスは保護膜で覆われているため、いったん形成されればフラッシュメモリの動作保障スペックである１０年間は電気的性能に深刻な影響を与えるような酸化還元状態の変化を抑制することは容易である。
【００３５】
本実施形態においては、Ｌａ１−ｘＴｂｘＡｌＯ３からなるブロック絶縁膜１４とＴｂＡｌＯ３からなる電荷蓄積膜１３とを組み合わせて用いた場合には、ＬＳＩプロセスにおいて用いることが必要とされる８００℃以上の熱処理において希土類元素の拡散があっても、希土類元素の拡散を見越した初期濃度にて成膜するような方法で対応可能である。
【００３６】
以上説明したように、本実施形態において用いる希土類アルミネートの組成は、希土類元素とアルミニウムとのモル比が１：１となるようなペロブスカイト組成である。ただし１：１の組成比から、現実的な組成分析手法にて定量可能なプラスマイナス０．０５程度のずれは、本発明の範囲に含まれる。ペロブスカイト組成であれば、ペロブスカイトＢサイトイオン周囲の結晶内空間が大きくなり、Ｂサイトイオンの分極の寄与が大きくなることにより比誘電率が大きくなる。すなわち同じ酸化膜換算膜厚値であっても実膜厚を厚くできるため、リーク電流が減少するといった機構によりブロック絶縁膜としての性能が高くなる。さらに、上述したペロブスカイト組成よりもアルミニウムが多い組成であれば、アルミナのバンドギャップが８．８ｅＶ程度とランタンアルミネートのバンドギャップ５．７ｅＶより大きいことに対応してほぼ線形にバンドギャップが拡がるため、０．８０：１．２０まではリーク電流が低い状態が保たれる。０．８０：１．２０を超えてアルミニウムが増えると、アルミナの比誘電率が８程度でランタンアルミネートの比誘電率２３より低いことに対応してリーク電流が増える懸念がある。希土類アルミネートにおける酸素量のずれについても既に説明したものと同様に存在し、それらも本実施形態において用いることができる。
【００３７】
例えば、特許文献１には、トンネル酸化層またはブロッキング酸化層として（（Ｈｆ，Ｚｒ，Ｙ  ｏｒ  Ｌｎ）Ｏ２）ｘ（Ａｌ２Ｏ３）１−ｘ（０．０３≦ｘ≦０．２６）を用いることが開示されている。ここで、ＬｎはＬａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂまたはＬｕである。この組成を本実施形態と比較しやすいように表現すると、希土類：アルミニウムのモル組成比が０．０３：１．９４から０．２６：１．４８までの範囲である。つまり、本実施形態における希土類：アルミニウムのモル組成比とは明白に異なる。
【００３８】
（第２の実施の形態）
第１実施形態において電荷蓄積膜１３及びブロック絶縁膜１４の少なくともいずれかに用いたＴｂ（テルビウム）に代えて、Ｐｒ（プラセオジム）を用いることも可能である。プラセオジムもテルビウム同様に四価を取りうる希土類元素であり、適度な酸化雰囲気にてＰｒ４＋を生成することで、テルビウムと同様に深い局在準位を形成する。プラセオジムアルミネートもテルビウムアルミネートと同様にペロブスカイト組成の相が存在し、酸化雰囲気下で緑色の透明結晶となる。正確な不純物準位の深さは必ずしも明確ではないが、緑色の５３０ｎｍ程度の光の吸収が生ずることから、２．３ｅＶ付近であると考えられる。プラセオジムアルミネートのバンドギャップも５．０ｅＶ付近であるから、テルビウムアルミネートとほぼ同様のバンド構造である。
【００３９】
Ｐｒの酸化物の中で最も安定であるＰｒ６Ｏ１１は、すなわちＰｒ６Ｏ１１＝Ｐｒ２Ｏ３＋４ＰｒＯ２であることから、Ｐｒの３価と４価は１：２の割合で存在している。したがって、パーコレーション経路の形成を抑制する観点からは、（Ｌａ１−ｘＰｒｘ）２−ｙＡｌｙＯ３におけるＰｒの添加上限は、０．１６７×２／１＝０．３３３にまで拡大されることが分かる。
【００４０】
プラセオジムアルミネートについては、１５１Ｋ以下の低温で磁性秩序を持ち、室温では３．６μＢ程度の磁気モーメントが酸素を介して負の超交換相互作用を持つような常磁性状態である（E. Cohen, L. A. Risberg, W. A. Nordland, R. D. Burbank, R. C. Sherwood, Physical Review 186, 476(1969)）。磁気モーメントの実体は電子であるから、上記事実はすなわち電子間相互作用が大きいことを意味し、電子が周囲の電子を引きずるような作用によって電子の有効質量が増大していることを意味する。すなわち電荷蓄積膜として用いた場合には電子の散乱断面積の増大によるトラップ効率が高いことが期待され、いったんトラップされた電子がなかなか動けないことによるリテンション特性が高いことが期待される。ブロック絶縁膜としてランタンアルミネートなどに添加された場合は、重くなった電子がなかなか動けないことによるリーク電流の低減が期待され、設計されたトラップサイトの電荷によるクーロンブロッケード作用が重畳してリーク電流を低減することが期待される。  
同様の効果は、テルビウムアルミネートでも予想される。
【００４１】
（第３の実施の形態）
第１及び第２実施形態において電荷蓄積膜１３及びブロック絶縁膜１４の少なくともいずれかに用いるテルビウムやプラセオジムに代えて、Ｃｅ（セリウム）を用いることも可能である。  
セリウムアルミネートは、セリウムイオンが四価となると安定であるため単体では高温で酸素が脱離し、セリアとアルミナに熱分解してしまうことも考えられる。しかし、ＭＯＮＯＳ型フラッシュメモリの電荷蓄積膜１３として用いる場合には、上層のＬａ１−ｘＣｅｘＡｌＯ３（０＜ｘ＜０．１６７）ブロック絶縁膜１４や保護膜２２、２４などにキャップされているため酸素脱離が抑えられ、熱分解せずに電荷蓄積膜１３としての機能を維持することが期待される。
【００４２】
また、ランタンアルミネートと混晶させたＬａ１−ｘＣｅｘＡｌＯ３（０＜ｘ＜０．１６７）ブロック絶縁膜１４も、電極や保護膜などのキャップがあることに加え、混晶となっていることからさらに安定性が増し、前述したテルビウムやプラセオジムと同様に、ＭＯＮＯＳのブロック絶縁膜１４として用いることが可能である。セリウムアルミネートは、比誘電率が２００を超えるため、ブロック絶縁膜に添加して用いた場合のリーク電流低減効果が大きいという効果が得られる。またセリウムアルミネートを電荷蓄積膜として用いた場合は、比誘電率が２００を超えるため、蓄積された電荷の遮蔽効果が大きく、より多くの電荷を蓄積できるといった効果が得られる。
【００４３】
（第４の実施の形態）
第１乃至第３実施形態において電荷蓄積膜１３及びブロック絶縁膜１４の少なくともいずれかに用いるテルビウムやプラセオジムやセリウムに代えて、Ｙｂ（イッテルビウム）やＥｕ（ユーロピウム）のような二価となりうる希土類を添加することも可能である。  
イッテルビウムやユーロピウムの場合、テルビウムやプラセオジムやセリウムとは逆に還元雰囲気で成膜することでＹｂ２＋やＥｕ２＋を生成し、電荷トラップサイトとすることが可能である。すなわち、これらの元素が三価の状態から二価の状態に遷移する際に電子を捕獲する。なお、保護膜などのキャップを設けることが望ましい点は、上述したテルビウムやプラセオジムやセリウムの場合と同様である。
【００４４】
（実施例１）
シリコン基板を希フッ酸処理して自然酸化膜などを剥離した後、ＳｉＯ２またはＳｉＯｘＮｙからなるトンネル絶縁膜１２を５ｎｍ形成する。トンネル絶縁膜１２の上にＳｉＮからなる電荷蓄積膜を５ｎｍ形成する。この電荷蓄積膜の上に、（Ｌａ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、０＜ｘ＜０．１６７、０．９５≦ｙ≦１．２０）からなるブロック絶縁膜１４を１５ｎｍ形成する。ブロック絶縁膜１４の上にＴａＮからなる電極１６を形成する。かかる構成において、（Ｌａ１−ｘＬｎｘ）２−ｙＡｌｙＯ３ブロック絶縁膜１４の電気絶縁性能がＬａＡｌＯ３ブロック膜の電気絶縁性能より優れていることに起因して、電荷保持特性が向上し、電荷蓄積および消去のための印加電圧を低下させることができる。ここで、ＬｎとしてはＰｒ、Ｔｂ、Ｃｅが特に優れ、Ｙｂ、Ｅｕも良好な結果が得られる。
【００４５】
（実施例２Ａ）
シリコン基板を希フッ酸処理して自然酸化膜などを剥離した後、ＳｉＯ２またはＳｉＯｘＮｙからなるトンネル絶縁膜１２を５ｎｍ形成する。トンネル絶縁膜１２の上にＬｎ２−ｚＡｌｚＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、０．９５≦ｚ≦１．２０）からなる電荷蓄積膜１３を１２ｎｍ形成する。電荷蓄積膜１３の上に、Ａｌ２Ｏ３からなるブロック絶縁膜を７ｎｍ形成する。このブロック絶縁膜の上にＴａ（Ｏ）Ｎからなる電極１６を形成する。ここで、Ｔａ（Ｏ）Ｎとは、酸素が１０％以下の範囲で混入が認められるＴａＮ膜を意味する。かかる構成において、Ｌｎ２−ｚＡｌｚＯ３電荷蓄積膜１３のトラップ特性がＳｉＮからなる電荷蓄積膜より優れていることに起因して、電荷書き込み特性、電荷保持特性、電荷消去特性を向上させることができる。
（実施例２Ｂ）
実施例１乃至２において、ＴａＮまたはＴａ（Ｏ）Ｎからなる電極を用いたが、Ｔａ（Ｏ）Ｃからなる電極を用いても良い。ＴａＮ、Ｔａ（Ｏ）Ｎ、とＴａ（Ｏ）Ｃの共通点は、融点が高く反応性が低い点にある。
【００４６】
（第５の実施の形態）
第１乃至第４実施形態におけるブロック絶縁膜１４において、（Ｒｎ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、ＲｎはＬａ、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃのいずれか１種類以上、０＜ｘ＜０．１６７（ただしＬｎがＰｒの場合は０＜ｘ＜０．３３３でありＬｎがＴｂの場合は０＜ｘ＜０．２９２である）、０．９５≦ｙ≦１．２０）を用いることも可能である。ただし、元素Ｒｎとしては、Ｌａがもっとも好ましい。なぜならば元素Ｒｎとして、Ｌａ、Ｎｄ、Ｓｍ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｌｕ、Ｙ、Ｓｃの順に（Ｒｎ１−ｘＬｎｘ）２−ｙＡｌｙＯ３の比誘電率が順次低くなるため、Ｌａを用いた場合に最も高い比誘電率が得られ、リーク電流が低いブロック絶縁膜が得られるからである。しかし、元素Ｒｎとして、上述したいずれの元素を用いても比誘電率は本実施形態の有用性を損なうほど低下することはないため、これらいずれの元素を用いることもできる。
（実施例２Ｃ）
ＭＯＮＯＳ型不揮発性メモリというものは、本来ＮＯＲ型のフラッシュメモリにて用いられてきた経緯がある。これに対して、本実施形態は、メモリセルの周辺回路がＮＡＮＤ型かＮＯＲ型か、あるいはよりマイナーな構造の例えばＤIＮＯＲ型や、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型や、ソース／ドレイン拡散層を設けないＤ−ＴｙｐｅのＮＡＮＤセルなどであるかに関わらず適用できる点で有効である。
【００４７】
（実施例３）
シリコン基板を希フッ酸処理して自然酸化膜などを剥離した後、ＳｉＯ２またはＳｉＯｘＮｙからなるトンネル絶縁膜１２を５ｎｍ形成する。トンネル絶縁膜１２の上に多結晶Ｓｉからなる電荷蓄積膜を５ｎｍ形成する。この電荷蓄積膜の上に、（Ｌａ１−ｘＬｎｘ）２−ｙＡｌｙＯ３（ただしＬｎはＰｒ、Ｔｂ、Ｃｅ、Ｙｂ、Ｅｕの中からいずれか１種類以上、０＜ｘ＜０．１６７、０．９５≦ｙ≦１．２０）からなるインターポリ絶縁膜（ブロック絶縁膜）１４を１５ｎｍ形成する。インターポリ絶縁膜１４の上に多結晶Ｓｉからなる電極１６を形成する。この多結晶Ｓｉにはリンなどを大量にドープし、電気抵抗を下げて用いる。かかる構成において、（Ｌａ１−ｘＬｎｘ）２−ｙＡｌｙＯ３インターポリ絶縁膜１４の電気絶縁性能が、ＬａＡｌＯ３からなるブロック絶縁膜の電気絶縁性能より優れていることに起因して、電荷保持特性が向上し、電荷蓄積および消去のための印加電圧を低下させることができる。
【００４８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、第１〜第５実施形態及び実施例１〜３に関して前述した各具体例のいずれか２つあるいはそれ以上を技術的に可能な範囲で組み合わせたのも、本発明の範囲に包含される。
【００４９】
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の断面模式図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本実施形態の不揮発性半導体記憶装置の要部構成の配置関係を例示する模式平面図である。
【図４】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図５】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】本実施形態の不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【符号の説明】
【００５１】
２ シリコン基板（半導体層）
３ 素子分離トレンチ
４ａ ソース領域
４ｂ ドレイン領域
５ チャネル
６ シリコン酸化膜
１０ ゲート
１２ トンネル絶縁膜
１３ 電荷蓄積膜
１４ ブロック絶縁膜（インターポリ絶縁膜）
１６ 制御ゲート電極膜（多結晶シリコン膜、高融点電極膜）
１７ ワード線
１８ 溝
２２ シリコン酸化膜（保護膜、絶縁膜）
２４ 層間絶縁膜
４０ マスク材
４２ マスク材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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