(57)【要約】【課題】受信デバイスの実動作周波数での試験を可能とするシリアル信号を生成するシリアル信号生成装置、及び当該シリアル信号を用いて受信デバイスの多種多様な試験を効率的に行うことができるデバイス試験装置を提供する。【解決手段】デバイス試験装置１は、デバイスの試験を行う汎用の試験装置である試験装置本体１０とシリアル信号を生成するシリアル信号生成装置２０とを備えており、受信デバイスであるＤＵＴ４０の試験を行う。シリアル信号生成装置２０は、試験装置本体１０から出力される試験データＤ１を記憶する送信制御部２２と、ジッタ低減部２１から出力されるクロック信号ＣＫ２に同期して送信制御部２２から読み出される試験データＤ１を、クロック信号ＣＫ２の周波数と試験データＤ１のビット数とに応じたデータ転送速度を有するシリアル信号に変換する送信モジュール２３とを備える。【選択図】図１
2009192320.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの試験を行うデバイス試験装置の制御の下で、シリアル信号を受信する受信デバイスに印加するシリアル信号を生成するシリアル信号生成装置であって、
前記デバイス試験装置から出力されて前記受信デバイスの試験に用いる試験データを記憶する記憶部と、
前記デバイス試験装置から出力される所定の周波数を有するクロック信号に同期して前記記憶部から読み出される前記試験データを、当該クロック信号の周波数と前記試験データのビット数とに応じたデータ転送速度を有するシリアル信号に変換する変換部と
を備えることを特徴とするシリアル信号生成装置。
【請求項２】
前記変換部で変換されたシリアル信号に対して、所定のジッタと所定の振幅変動との少なくとも一方を付加する付加部を備えることを特徴とする請求項１記載のシリアル信号生成装置。
【請求項３】
前記受信デバイスに印加される前記シリアル信号の遷移時間を調整する遷移時間調整部を備えることを特徴とする請求項１又は請求項２記載のシリアル信号生成装置。
【請求項４】
前記受信デバイスに印加される前記シリアル信号は差動信号であり、
前記遷移時間調整部は、前記差動信号をなす一方の信号と他方の信号との間に所定の時間差の付与が可能であることを特徴とする請求項３記載のシリアル信号生成装置。
【請求項５】
前記遷移時間調整部は、前記シリアル信号が伝搬される線路の長さの切り替えが可能であり、当該切り替えによって前記シリアル信号の遷移時間の調整又は前記差動信号間の時間差の印加が可能であることを特徴とする請求項３又は請求項４記載のシリアル信号生成装置。
【請求項６】
シリアル信号を受信する受信デバイスの試験を行うデバイス試験装置において、
請求項１から請求項５の何れか一項に記載のシリアル信号生成装置を備えており、当該シリアル信号生成装置に対して前記試験データ及び前記クロック信号を出力し、前記受信デバイスに印加する前記シリアル信号を前記シリアル信号生成装置に生成させることを特徴とするデバイス試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル信号を生成するシリアル信号生成装置、及び当該装置により生成されたシリアル信号を用いてシリアル信号を受信する受信デバイスの試験を行うデバイス試験装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ等のコンピュータの多くは、データ転送速度の向上を図るために、PCI Express（登録商標）やSerial ATA（Advanced Technology Attachment）等の高速シリアルインターフェイスを標準で備える。また、近年においては、ハイビジョン放送の進展に伴い、或いは地上ディジタル放送への全面移行を間近に控えて、映像信号、音声信号、及び制御信号を１本のケーブルでディジタル信号で伝送可能なＨＤＭＩ（High-Definition Multimedia Interface）が普及しつつある。
【０００３】
高速シリアルインターフェイスは、シリアル信号を送信する送信デバイスと、ケーブルを介して伝送されるシリアル信号を受信する受信デバイスとからなり、高速シリアルインターフェイスの試験を行う場合には、これらデバイスの双方を試験する必要がある。ここで、受信デバイスの試験を行う場合には、高速なシリアル信号を受信デバイスに入力させて試験する必要があるが、例えばＨＤＭＩを例に挙げると、受信デバイスが受信するシリアル信号は、数Ｇｂｐｓ（bit per second）と極めて高速である。
【０００４】
このような受信デバイスの従来の試験方法としては、（１）パーソナルコンピュータにより制御されてＴＭＤＳ（Transition Minimized Differential Signal）を発生する専用の信号発生装置を用いて試験を行う第１試験方法、（２）半導体デバイスの試験等を行う汎用のデバイス試験装置を用いて行う試験を行う第２試験方法、及び（３）受信デバイスと送信デバイスとを接続した状態でループバック試験を行う第３試験方法が考えられる。
【０００５】
尚、以下の特許文献１には、ＬＶＤＳ（Low Voltage Differential Signal）を出力するデバイスの試験を行うテストシステムが開示されている。また、以下の特許文献２には、ＴＭＤＳを入力する被試験対象の試験を行うテストシステムが開示されている。
【特許文献１】特開２００６−３２２７７５号公報
【特許文献２】特開２００７−２８５８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述した第１試験方法では、パーソナルコンピュータにより自動化されているため解析が容易であるという利点があるものの、個々の受信デバイスの試験時間に長時間を要するという問題がある。よって、この第１試験方法は、受信デバイスが多数である場合には、現実的な試験方法とは言えない。また、上述した第２試験方法では、複雑な機能試験（ファンクションテスト）が可能であるが、デバイス試験装置の動作周波数が低いため、受信デバイスを実動作周波数で動作させている状態での試験を行うことができないという問題がある。
【０００７】
また、上述した第３試験方法では、送信デバイスと受信デバイスとを実動作周波数で動作させている状態で試験を行うことが可能である。しかしながら、不良が検出された場合に、その原因が送信デバイスにあるのか又は受信デバイスにあるのかを切り分けることができず、またどのような原因で不良が検出されたのかも知ることはできないという問題がある。
【０００８】
ここで、従来から一般的に各種デバイスの試験にはデバイス試験装置が用いられている。即ち、各種デバイスの試験は上述の第２試験方法を用いて行われる。このデバイス験装置は試験パターンを試験対象のデバイスに印加して得られる信号に基づいてデバイスの良（パス）／不良（フェイル）を判定するものであり、多種多様な試験を効率的に行うことができる。このため、上述した高速の受信デバイスの試験もデバイス試験装置を用いて行うことが望ましい。
【０００９】
本発明は上記事情に鑑みてなされたものであり、受信デバイスの実動作周波数での試験を可能とするシリアル信号を生成するシリアル信号生成装置、及び当該装置で生成されたシリアル信号を用いて受信デバイスの多種多様な試験を効率的に行うことができるデバイス試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のシリアル信号生成装置は、デバイスの試験を行うデバイス試験装置（１０）の制御の下で、シリアル信号を受信する受信デバイス（４０）に印加するシリアル信号を生成するシリアル信号生成装置（２０、５０、６０）であって、前記デバイス試験装置から出力されて前記受信デバイスの試験に用いる試験データを記憶する記憶部（２２）と、前記デバイス試験装置から出力される所定の周波数を有するクロック信号（ＣＫ１、ＣＫ２）に同期して前記記憶部から読み出される前記試験データを、当該クロック信号の周波数と前記試験データのビット数とに応じたデータ転送速度を有するシリアル信号に変換する変換部（２３）とを備えることを特徴としている。
この発明によると、受信デバイスの試験が開始される前に受信デバイスの試験に用いる試験データがデバイス試験装置から記憶部に出力されて記憶され、受信デバイスの試験が開始されるとデバイス試験装置から出力される所定の周波数を有するクロック信号に同期して記憶部に記憶された試験データが順次読み出され、変換部においてクロック信号の周波数と試験データのビット数とに応じたデータ転送速度を有するシリアル信号に順次変換されて受信デバイスに印加される。
また、本発明のシリアル信号生成装置は、前記変換部で変換されたシリアル信号に対して、所定のジッタと所定の振幅変動との少なくとも一方を付加する付加部（２４ａ、２４ｂ、５２）を備えることを特徴としている。
また、本発明のシリアル信号生成装置は、前記受信デバイスに印加される前記シリアル信号の遷移時間を調整する遷移時間調整部（２５ａ、２５ｂ）を備えることを特徴としている。
また、本発明のシリアル信号生成装置は、前記受信デバイスに印加される前記シリアル信号が差動信号であり、前記遷移時間調整部は、前記差動信号をなす一方の信号と他方の信号との間に所定の時間差の付与が可能であることを特徴としている。
更に、本発明のシリアル信号生成装置は、前記遷移時間調整部が、前記シリアル信号が伝搬される線路の長さの切り替えが可能であり、当該切り替えによって前記シリアル信号の遷移時間の調整又は前記差動信号間の時間差の印加が可能であることを特徴としている。
本発明のデバイス試験装置は、シリアル信号を受信する受信デバイス（４０）の試験を行うデバイス試験装置（１〜３）において、上記の何れかに記載のシリアル信号生成装置を備えており、当該シリアル信号生成装置に対して前記試験データ及び前記クロック信号を出力し、前記受信デバイスに印加する前記シリアル信号を前記シリアル信号生成装置に生成させることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、受信デバイスの試験が開始される前に受信デバイスの試験に用いる試験データをデバイス試験装置から記憶部に記憶させ、受信デバイスの試験が開始された後にデバイス試験装置から出力される所定の周波数を有するクロック信号に同期して記憶部に記憶された試験データを順次読み出し、変換部においてクロック信号の周波数と試験データのビット数とに応じたデータ転送速度を有するシリアル信号に順次変換して受信デバイスに印加しているため、受信デバイスを実動作周波数で試験することができるという効果がある。
また、本発明によれば、変換部で変換されたシリアル信号に対して、所定のジッタと所定の振幅変動との少なくとも一方を付加し、受信デバイスに印加されるシリアル信号の遷移時間を調整し、或いは差動信号をなす一方の信号と他方の信号との間に所定の時間差の付与が可能であるため、受信デバイスの多種多様な試験を効率的に行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態によるシリアル信号生成装置及びデバイス試験装置について詳細に説明する。
【００１３】
〔第１実施形態〕
図１は、本発明の第１実施形態によるデバイス試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のデバイス試験装置１は、試験装置本体１０、シリアル信号生成装置２０、及び受信装置３０を備えており、試験装置本体１０がシリアル信号生成装置２０及び受信装置３０を制御して受信デバイス（以下、ＤＵＴという）４０の試験を行う。
【００１４】
尚、本実施形態において、ＤＵＴ４０は、ＨＤＭＩの受信デバイスであって、転送速度が２．２５Ｇｂｐｓ（転送クロックの最大周波数は２２５ＭＨｚ）のシリアル信号の受信が可能であるとする。図１に示す通り、ＤＵＴ４０は、受信回路４１ａ，４１ｂ、ＰＬＬ（Phase Locked Loop）回路４２、及びデシリアライザ４３を備える。
【００１５】
受信回路４１ａは一対のデータ線Ｌ１を介して送信されてくる試験信号を受信し、受信回路４１ｂは一対のクロック線Ｌ２を介して送信されてくる転送クロックを受信する。尚、上記の試験信号及び転送クロックは共に差動信号のシリアル信号であり、受信回路４１ａ，４１ｂはこれらを受信してシングルエンド信号に変換する。ＰＬＬ回路４２は、受信回路４２ｂで受信された転送クロックを用いて低ジッタのクロック信号を再生する。デシリアライザ４３は、ＰＬＬ回路４２で再生されたクロック信号に同期して動作し、受信回路４１ａで受信された試験信号（シリアル信号）を受信データ（例えば、１０ビットのパラレルデータ）に変換する。
【００１６】
尚、ＨＤＭＩの受信デバイスには、差動信号であるシリアル信号を受信する複数対（例えば、三対）のデータ線と差動信号である転送クロックを受信する一対のクロック線とが接続される。しかしながら、図１においては、図示の簡略化のために、一対のデータ線Ｌ１及び一対のクロック線Ｌ２のみを図示している。また、ＤＵＴ４０の内部においては、これらデータ線Ｌ１及びクロック線Ｌ２に接続された受信回路４１ａ，４１ｂのみを図示している。
【００１７】
本実施形態のデバイス試験装置１は、ＤＵＴ４０に対して以下の（１）〜（３）に示す電気特性の試験が実現可能である。
（１）Min/Max Differential Swing Tolerance（以下、「差動振幅試験」という）
（２）Intra-Pair Skew（以下、「スキュー付与試験」という）
（３）Jitter Tolerance（以下、「ジッタ付加試験」という）
【００１８】
図２は、受信デバイスに対して行われる電気特性試験を説明するための図である。上記（１）の差動振幅試験は、図２（ａ）に示す通り、ＤＵＴ４０に入力される差動信号である試験信号及び転送クロックの振幅（差動振幅）を変化させてＤＵＴ４０のパス／フェイルを判定する試験である。また、上記（２）のスキュー付与試験とは、図２（ｂ）に示す通り、差動信号（試験信号及び転送クロック）をなす一方の信号ｄ１と他方の信号ｄ２との間に相対的な時間ずれ（スキュー）を付与してＤＵＴ４０のパス／フェイルを判定する試験である。
【００１９】
また、上記（３）のジッタ付加試験とは、図２（ｃ）に示す通り、上記の試験信号及び転送クロックの少なくとも一方にジッタｇ１を付加してＤＵＴ４０のパス／フェイルを判定する試験である。尚、本実施形態では転送クロックのみにジッタを付加する場合（試験信号のジッタを加味したジッタを転送クロックに付加する場合）について説明し、後述の第２実施形態では試験信号及び転送クロックの双方にジッタを付加する場合を説明する。
【００２０】
試験装置本体１０は、本体部及びテストヘッド（何れも図示省略）に大別され、テストヘッドから半導体デバイスに試験信号を印加して半導体デバイスの試験等を行う汎用のデバイス試験装置である。この試験装置本体１０は、テストヘッドから信号を出力してシリアル信号生成装置２０及び受信装置３０を制御することにより、高速動作するＤＵＴ４０の実動作周波数での試験が可能である。
【００２１】
また、試験装置本体１０は、シリアル信号生成装置２０に対してＤＵＴ４０の試験に用いる試験データＤ１（例えば、１０ビットのパラレルデータ）の書き込み制御を行うとともに、ＤＵＴ４０から出力されて受信装置３０に記憶された受信データの読み出し制御を行う。また、試験装置本体１０は、読み出した上記の受信データに基づいて、ＤＵＴ４０の良否を示すパス／フェイルの判定を行う。
【００２２】
また、試験装置本体１０は、ＤＵＴ４０の試験を行う上で必要となるクロック信号ＣＫ１を出力する。このクロック信号ＣＫ１は、ＤＵＴ４０に印加する試験信号を生成するタイミング及びＤＵＴ４０から出力された受信データを受信装置３０に記憶させるタイミングを規定する信号であるとともに、転送クロックの元になる信号である。このクロック信号ＣＫ１の周波数はＨＤＭＩの転送クロックの最大周波数２２５ＭＨｚとほぼ同じ周波数である。
【００２３】
更に、試験装置本体１０は、シリアル信号生成装置２０に対して振幅可変信号Ｓ１、ジッタ付加信号Ｓ２、及び調整信号Ｓ３を出力する。ここで、振幅可変信号Ｓ１は、前述した差動振幅試験を行うための信号である。また、ジッタ付加信号Ｓ２は、前述したジッタ付加試験を行うための信号であって、所定の周波数（例えば、０．５ＭＨｚ〜１０ＭＨｚ程度）を有する正弦波状のアナログ信号である。また、調整信号Ｓ３は、前述したスキュー付与試験を行うための信号であるとともに、ＤＵＴ４０に印加される試験信号及び転送クロックの遷移時間（立ち上がり時間及び立ち下がり時間）を調整するための信号である。
【００２４】
シリアル信号生成装置２０は、ジッタ低減部２１、送信制御部２２（記憶部）、送信モジュール２３（変換部）、電流可変部２４ａ，２４ｂ（付加部）、及び調整部２５ａ，２５ｂ（遷移時間調整部）を備えており、試験装置本体１０の制御の下で、ＤＵＴ４０に印加する試験信号及び転送クロックを生成する。ジッタ低減部２１は、試験装置本体１０から出力されるクロック信号ＣＫ１からジッタを低減したクロック信号ＣＫ２を生成する。このジッタ低減部２１は、試験装置本体１０から出力されるクロック信号ＣＫ１が有するジッタが、高速動作するＤＵＴ４０の試験に与える悪影響を排除又は低減するために設けられる。
【００２５】
具体的に、ジッタ低減部２１は、例えばバンドパスフィルタと波形整形回路とを用いて実現することができる。かかる構成にする場合には、ジッタの低減効果を高めるために、透過帯域の中心周波数がクロック信号ＣＫ１の周波数とほぼ等しい周波数に設定され、透過帯域の幅が極力狭いバンドパスフィルタを用いるのが望ましい。尚、クロック信号ＣＫ１のジッタを必要なレベルまで抑えることができるのであれば、バンドパスフィルタ以外も可能である。尚、上記の波形整形回路は、バンドパスフィルタから出力される信号と所定の閾値とを比較して二値化することで、バンドパスフィルタから出力される信号の波形整形を行う回路である。
【００２６】
送信制御部２２は、試験装置本体１０の制御の下でＤＵＴ４０を試験するために用いる試験データＤ１の読み出し制御を行う。具体的に、送信制御部２２は、ＤＵＴ４０に印加する試験データＤ１を記憶するメモリ（図示省略）を備えており、このメモリに対する試験データＤ１の書き込み制御を行った後（或いは、書き込み制御とともに）、既に書き込んだ試験データＤ１の読み出し制御を行う。これにより、ＤＵＴ４０に印加すべき試験データＤ１の読み出しが行われる。尚、上記のメモリは、書き込みと読み出しとを同時に行うことができるデュアルポートメモリが望ましい。
【００２７】
送信制御部２２に設けられたメモリに記憶させる試験データＤ１は試験装置本体１０から出力される。送信制御部２２は、試験装置本体１０から出力されるライトイネーブル信号ＷＥ１及びライトクロック信号ＷＣ１を用いて試験データＤ１のメモリへの書き込み制御を行う。また、送信制御部２２は、試験装置本体１０から出力されるリードイネーブル信号ＲＥ１及びジッタ低減部２１から出力されるクロック信号ＣＫ２を用いてメモリからの試験データＤ１の読み出し制御を行う。
【００２８】
送信モジュール２３は、クロック信号ＣＫ２に同期して送信制御部２２から出力される試験データＤ１を差動信号のシリアル信号に変換する。ここで、送信モジュール２３は、送信制御部２２からの試験データＤ１を、クロック信号ＣＫ１の周波数と試験データＤ１のビット数とに応じたデータ転送速度を有するシリアル信号に変換する。具体的には、クロック信号ＣＫ１の周波数が２２５ＭＨｚであって、試験データＤ１のビット数が１０ビットである場合には、試験データＤ１を転送速度が２．２５Ｇｂｐｓであるシリアル信号に変換する。尚、この転送速度は、クロック信号ＣＫ１の周波数と試験データＤ１のビット数との積によって求められる。
【００２９】
電流可変部２４ａは、試験装置本体１０から出力される振幅可変信号Ｓ１に基づいて、送信モジュール２３から出力されるシリアル信号の振幅（差動振幅）を変化させる。電流可変部２４ｂは、ジッタ低減部２１から出力されるクロック信号ＣＫ２を差動信号に変換するとともに、試験装置本体１０から出力される振幅可変信号Ｓ１に基づいて差動信号に変換したクロック信号ＣＫ２の振幅（差動振幅）を変化させる。また、電流可変部２４ｂは、試験装置本体１０から出力されるジッタ付加信号Ｓ２に基づいて、クロック信号ＣＫ２（差動信号）に所定の周波数（例えば、０．５〜１ＭＨｚ）を有するジッタを付加する。ここで、電流可変部２４ｂがクロック信号ＣＫ２に付加するジッタは、前述した通り、ＤＵＴ４０に印加される試験信号のジッタを加味したジッタである。
【００３０】
調整部２５ａ，２５ｂは、ＤＵＴ４０に接続されるケーブル（送信デバイスと受信デバイスとの間を接続するケーブル）による試験信号及び転送クロックの波形なまりを再現（シミュレート）するとともに、前述したスキューの付与を行うために設けられる。これら調整部２５ａ，２５ｂは、試験装置本体１０から出力される調整信号Ｓ３を共に入力としており、この調整信号Ｓ３に基づいて試験信号や転送クロックの遷移時間の調整、並びに試験信号や転送クロックに対するスキューの付与を行う。
【００３１】
図３は、調整部２５ａ，２５ｂの内部構成を模式的に示すブロック図である。図３に示す通り、調整部２５ａ，２５ｂは、第１伝送線路対Ｐ１１，Ｐ１２、第２伝送線路対Ｐ２１，Ｐ２２、及びスイッチＳＷ１〜ＳＷ３を備える。第１伝送線路対Ｐ１１，Ｐ１２は試験信号や転送クロックの遷移時間を調整するためのものであり、第１伝送線路対Ｐ１１，Ｐ１２の各々は長さが等しい一対の信号線Ｌ１１，Ｌ１２を備える。但し、第１伝送線路対Ｐ１１が備える一対の信号線Ｌ１１と第２伝送線路対Ｐ１２が備える一対の信号線Ｌ１２とは異なる長さに設定される。尚、図３においては、簡略化して図示しているが、第１伝送線路対Ｐ１１，Ｐ１２がそれぞれ備える一対の信号線Ｌ１１，Ｌ１２は、数十ｃｍ〜数ｍ程度の長さであって、例えばプリント基板上に形成される。
【００３２】
第２伝送線路対Ｐ２１，Ｐ２２は、前述したスキューの付与を行うものであり、長さが異なる一対の信号線を備える。尚、図３に示す例においては、第２伝送線路対Ｐ２２に設けられた一対の信号線Ｌ２２の長さは異なるが、第２伝送線路対Ｐ２１に設けられた一対の信号線Ｌ２１は同じ長さである。これは、調整部２５ａ，２５ｂにおいて、スキューを付与しない場合にも対応するためである。尚、第２伝送線路対Ｐ２１，Ｐ２２がそれぞれ備える一対の信号線Ｌ２１，Ｌ２２は、数ｃｍ〜数十ｃｍ程度の長さであって、例えばプリント基板上に形成される。
【００３３】
スイッチＳＷ１は、第１伝送線路対Ｐ１１，Ｐ１２の何れを電流可変部２４ａ，２４ｂに接続するかを切り替えるスイッチである。スイッチＳＷ２は、第１伝送線路対Ｐ１１，Ｐ１２と第２伝送線路対Ｐ２１，Ｐ２２との間の接続を切り替えるスイッチである。スイッチＳＷ２は、第２伝送線路対Ｐ２１，Ｐ２２の何れをデータ線Ｌ１又はクロック線Ｌ２に接続するかを切り替えるスイッチである。これらスイッチＳＷ１〜ＳＷ３の切り替えは試験装置本体１０から出力される調整信号Ｓ３によって行われる。尚、図３では図示を簡略化するために、第１伝送線路対Ｐ１１，Ｐ１２及び第２伝送線路対Ｐ２１，Ｐ２２のみを図示しているが、これらの数は任意で良い。
【００３４】
受信装置３０は、受信モジュール３１及び受信制御部３２を備える。受信モジュール３１は、ＤＵＴ４０から出力される受信データ（例えば、１０ビットのパラレルデータ）を入力としており、入力される受信データのヘッダ信号を検出する。受信制御部３２は、受信モジュール３１のヘッダ検出結果を示す信号をヘッダ検出信号Ｋ１として試験装置本体１０に出力する。また、受信制御部３２は、受信モジュール３１から出力される受信データを記憶するメモリ（図示省略）を備えており、このメモリに対する受信データの書き込み制御を行った後（或いは、書き込み制御とともに）、既に書き込んだ受信データの読み出し制御を行って試験装置本体１０に出力する。尚、上記のメモリは、書き込みと読み出しとを同時に行うことができるデュアルポートメモリが望ましい。
【００３５】
受信制御部３２は、受信モジュール３１から出力されるライトイネーブル信号ＷＥ２及びジッタ低減部２１から出力されるクロック信号ＣＫ２を用いて受信データのメモリへの書き込み制御を行う。また、受信制御部３２は、試験装置本体１０から出力されるリードイネーブル信号ＲＥ２及びリードクロック信号ＲＣ２を用いてメモリからの受信データの読み出し制御を行う。受信制御部３２によって読み出された受信データは、試験装置本体１０に出力される。
【００３６】
次に、以上説明した構成の本発明の第１実施形態によるデバイス試験装置１の動作について説明する。尚、以下では、説明を簡単にするために、試験装置本体１０からはクロック信号ＣＫ１、ライトクロック信号ＷＣ１、リードクロック信号ＲＣ２が常時出力されているものとする。このため、ジッタ低減部２１からは常時クロック信号ＣＫ２が出力されているとする。
【００３７】
図４は、本発明の第１実施形態によるデバイス試験装置の動作の概要を示すフローチャートである。ＤＵＴ４０の試験が開始される前に、試験装置本体１０はシリアル信号生成装置２０の送信制御部２２に対して試験データＤ１の書き込みを行う（ステップＳ１１）。具体的には、試験装置本体１０から送信制御部２２に対して、試験データＤ１及びライトイネーブル信号ＷＥ１が出力され、ライトイネーブル信号ＷＥ１が「Ｈ」レベルの間に、送信制御部２２がライトクロック信号ＷＣ１に同期して試験データＤ１を不図示のメモリに書き込むことにより、試験データＤ１の書き込みが行われる。尚、試験データＤ１の書き込みが終了すると、ライトイネーブル信号ＷＥ１が「Ｌ」レベルになり、且つ試験装置本体１０からの試験データＤ１の出力が停止される。
【００３８】
また、前述した差動振幅試験、ジッタ付加試験、及びスキュー付与試験が行われる場合には、ＤＵＴ４０の試験が開始される前にユーザによって何れの試験を行うかの設定（試験種の設定）が行われる（ステップＳ１２）。ユーザによって差動振幅試験が設定された場合には、試験装置本体１０から電流可変部２４ａ，２４ｂに対して振幅可変信号Ｓ１が出力され、ジッタ負荷試験が設定された場合には、試験装置本体１０から電流可変部２４ｂに対してジッタ付加信号Ｓ２が出力される。
【００３９】
また、スキュー付与試験が設定された場合には、試験装置本体１０から調整部２５ａ，２５ｂに対して調整信号Ｓ３が出力される。そして、長さが異なる一対の信号線を備える伝送線路対（例えば、図３中の信号線Ｌ２２を備える第２伝送線路対Ｐ２２）をシリアル信号及びクロック信号が伝搬するように、スイッチＳＷ１〜ＳＷ３の切り替え処理が行われる。
【００４０】
送信制御部２２に対する試験データＤ１の書き込み、及びユーザによる試験種の設定が終了すると、試験装置本体１０からリードイネーブル信号ＲＥ１が出力され、これによりＤＵＴ４０に対する試験が開始される（ステップＳ１３）。このイネーブル信号ＲＥ１は、送信制御部２２のリードイネーブル信号入力端（ＲＥ）に入力される。これにより、送信制御部２２が備える不図示のメモリに記憶された試験データが、ジッタ低減部２１から出力されるクロック信号ＣＫ２に同期して読み出される。送信制御部２２において読み出された試験データＤ１は、送信モジュール２３に順次入力されて差動信号のシリアル信号に変換される。
【００４１】
送信モジュール２３で変換されたシリアル信号は電流可変部２４ａに入力される。一方、ジッタ低減部２１から出力されたクロック信号ＣＫ２は電流可変部２４ｂに入力されて、差動信号に変換される。ここで、電流可変部２４ａ，２４ｂでは、ステップＳ１２においてユーザに設定された試験種に応じた所定の処理が行われる（ステップＳ１４）。具体的には、ステップＳ１２で差動振幅試験が設定された場合には、試験装置本体１０から電流可変部２４ａ，２４ｂに出力される振幅可変信号Ｓ１に基づいて、シリアル信号及びクロック信号の振幅（差動振幅）を変化させる処理が行われる。
【００４２】
また、ステップＳ１２でジッタ付加試験が設定された場合には、試験装置本体１０から電流可変部２４ｂに出力されるジッタ付加信号Ｓ２に基づいてクロック信号にジッタを付加する処理が行われる。前述した通り、ジッタ付加信号Ｓ２は所定の周波数（例えば、０．５ＭＨｚ〜１０ＭＨｚ程度）を有する正弦波状のアナログ信号であるため、クロック信号には、上記の所定の周波数を主たる成分とするジッタが付加される。
【００４３】
電流可変部２４ａから出力されたシリアル信号は調整部２５ａに入力され、調整部２５ａに設けられた伝送線路対（例えば、図３に示す第１伝送線路対Ｐ１１，Ｐ１２のうちの一方、及び第２伝送線路対Ｐ２１，Ｐ２２のうちの一方）を介した後に出力される。同様に、電流可変部２４ｂから出力されたクロック信号は調整部２５ｂに入力され、調整部２５ｂに設けられた伝送線路対を介した後に出力される。ここで、ステップＳ１２でスキュー付与試験が設定された場合には、シリアル信号及びクロック信号は、長さが異なる一対の信号線を備える伝送線路対（例えば、図３中の信号線Ｌ２２を備える第２伝送線路対Ｐ２２）を伝播する。
【００４４】
調整部２５ａから出力されたシリアル信号は試験信号として一対のデータ線Ｌ１を介してＤＵＴ４０に印加され、調整部２５ｂから出力されたクロック信号は転送クロックとして一対のクロック線Ｌ２を介してＤＵＴ４０に印加される（ステップＳ１５）。ＤＵＴ４０に印加された試験信号はＤＵＴ４０が備える受信回路４１ａで受信されてシングルエンド信号に変換され、ＤＵＴ４０に印加された転送クロックは受信回路４１ｂで受信されてシングルエンド信号に変換される。
【００４５】
受信信号４１ａで受信された転送クロックはＰＬＬ回路４２に入力され、これにより低ジッタのクロック信号が再生される。デシリアライザ４３は、ＰＬＬ回路４２で再生されたクロック信号に同期して動作し、受信回路４１ａで受信された試験信号（シリアル信号）を受信データ（例えば、１０ビットのパラレルデータ）に変換する。デシリアライザ４３で変換された受信データはＤＵＴ４０から出力されて受信モジュール３１に入力され、ヘッダの検出が行われる（ステップＳ１６）。
【００４６】
受信モジュール３１でヘッダが検出されなかった場合(ステップＳ１６の判断結果が「ＮＯ」の場合）には、受信モジュール３１はヘッダの検出を開始してから一定の時間が経過したか否かを判断する（ステップＳ１７）。ステップＳ１７の判断結果が「ＮＯ」である場合には再度ヘッダの検出が行われる一方で、ステップＳ１７の判断結果が「ＹＥＳ」である場合には、エラーが発生したとして一連の処理を終了する。
【００４７】
これに対し、受信モジュール３１でヘッダが検出された場合（ステップＳ１６の判断結果が「ＹＥＳ」の場合）には、受信モジュール３１は、受信制御部３２に対して検出結果を示す信号を出力するとともに、ライトイネーブル信号ＷＥ２を受信制御部３２に出力する。受信制御部３２は、受信モジュール３１から出力されるライトイネーブル信号ＷＥ２が「Ｈ」レベルの間は、クロック信号ＣＫ２に同期して受信モジュール３１から出力される受信データを不図示のメモリに書き込む（ステップＳ１８）。尚、受信モジュール３１から受信制御部３２に出力された検出結果を示す信号は、ヘッダ検出信号Ｋ１として試験装置本体１０に出力される。
【００４８】
上記の受信制御部３２から出力されたヘッダ検出信号Ｋ１を試験装置本体１０が受信すると、試験装置本体１０は、リードイネーブル信号ＲＥ２を出力する。これにより、受信制御部３２は、メモリに記憶された受信データをリードクロックＲＣ２に同期して読み出して試験装置本体１０に出力する（ステップＳ１９）。次いで、試験装置本体１０は、ステップＳ１９で読み出した受信データを用いてＤＵＴ４０の良否を示すパス／フェイルの判定を行う（ステップＳ２０）。
【００４９】
以上説明した通り、本実施形態では、試験装置本体１０から出力されてＤＵＴ４０の試験に用いる試験データＤ１を送信制御部２２に記憶し、試験装置本体１０から出力されたクロック信号ＣＫ１（ジッタ低減部２１によりジッタが低減されたクロック信号ＣＫ２）に同期して送信制御部２２から読み出されるデータを、送信モジュール２３でクロック信号ＣＫ１の周波数と試験データＤ１のビット数とに応じたデータ転送速度を有するシリアル信号に変換している。このため、ＤＵＴ４０を実動作周波数（２．２５Ｇｂｐｓ）で試験することができる。
【００５０】
また、電流可変部２４ａ，２４ｂで差動信号であるシリアル信号及びクロック信号の振幅（差動振幅）を変化させることができるため、ＤＵＴ４０の差動振幅試験を行うことができる。また、電流可変部２４ｂでクロック信号にジッタを付加することができるため、ジッタ付加試験を行うことができる。更に、調整部２５ａ，２５ｂで差動信号であるシリアル信号及びクロック信号にスキューを付与することができるため、スキュー付与試験を行うことができる。
【００５１】
以上の振幅（差動振幅）の変化、ジッタの付加、又はスキューの付与を行うか否かは、試験装置本体１０から出力される振幅可変信号Ｓ１、ジッタ付加信号Ｓ２、及び調整信号Ｓ３で制御することができるため、受信デバイスであるＤＵＴ４０に要求される多種多様の電気特性試験を効率的に実現することが可能である。更に、本実施形態では、調整部２５ａ，２５ｂを設けることにより、送信デバイスと受信デバイスとを接続するケーブルによる波形なまりを再現した状態での試験を行うことも可能である。
【００５２】
〔第２実施形態〕
図５は、本発明の第２実施形態によるデバイス試験装置の要部構成を示すブロック図である。図５に示す通り、本実施形態のデバイス試験装置２は、シリアル信号生成装置２０に代えてシリアル信号生成装置５０を備えており、ＤＵＴ４０に印加される試験信号及び転送クロックの双方にジッタの付加が可能である点が図１に示すデバイス試験装置１と相違する。
【００５３】
シリアル信号生成装置５０は、図１に示すシリアル信号生成装置２０と同様に、ジッタ低減部２１、送信制御部２２、電流可変部２４ｂ、及び調整部２５ａ，２５ｂを備える。しかしながら、送信モジュール２３に代えて送信モジュール５１（変換部）を備える点、及び電流可変部２４に代えて電流可変部５２（付加部）を備える点の２点が図１に示すシリアル信号生成装置２０と相違する。
【００５４】
送信モジュール５１は、送信モジュール２３と同様に、クロック信号ＣＫ２に同期して送信制御部２２から出力される試験データＤ１をシリアル信号に変換するものであるが、シリアル信号をシングルエンド信号で出力する点が相違する。送信モジュール５１から出力されるシリアル信号をシングルエンド信号にするのは、後段の電流可変部５２において簡単な回路構成でシリアル信号にジッタを付加するためである。このように、送信モジュール５１からはシングルエンド信号のシリアル信号が出力されるため、送信モジュール５１は、電流可変部５２との間の距離が極力短くなるように配置されている。
【００５５】
電流可変部５２は、電流可変部２４ａと同様に、試験装置本体１０から出力される振幅可変信号Ｓ１に基づいて、送信モジュール２３から出力されるシリアル信号の振幅（差動振幅）を変化させる。また、試験装置本体１０から出力されるジッタ付加信号Ｓ２に基づいて、シリアル信号（シングルエンド信号）に所定の周波数（例えば、数ＭＨｚ〜１０ＭＨｚ）を有するジッタを付加するとともに、シリアル信号を差動信号変換する。具体的に、電流可変部５２は、一方の入力端にシリアル信号（シングルエンド信号）が入力され、他方の入力端にジッタ付加信号Ｓ２が入力される差動増幅器を備える。かかる差動増幅器の作用によって、上記の所定の周波数を有するジッタが付加された差動信号のシリアル信号を生成することができる。
【００５６】
本実施形態のデバイス試験装置２は、以上説明した構成上の相違によってＤＵＴ４０に印加される試験信号及び転送クロックの双方にジッタの付加が可能である。しかも、試験信号に付加するジッタの周波数と転送クロックに付加するジッタの周波数とを異なる周波数にすることができる。このため、前述した第１実施形態によるデバイス試験装置１よりも詳細にジッタ付加試験を行うことができる。尚、本実施形態のデバイス試験装置２の動作は、第１実施形態のデバイス試験装置１と同様であるため、その説明を省略する。
【００５７】
〔第３実施形態〕
図６は、本発明の第３実施形態によるデバイス試験装置の要部構成を示すブロック図である。図６に示す通り、本実施形態のデバイス試験装置３は、シリアル信号生成装置２０に代えてシリアル信号生成装置６０を備えており、試験装置本体１０からはジッタ付加信号Ｓ２に代えてジッタ付加信号Ｘ１が出力される点が図１に示すデバイス試験装置１と相違する。ここで、試験装置本体１０から出力されるジッタ付加信号Ｘ１は矩形波である。
【００５８】
シリアル信号生成装置６０は、シリアル信号生成装置２０に設けられたジッタ低減部２１、送信制御部２２、送信モジュール２３、電流可変部２４ａ，２４ｂ、及び調整部２５ａ，２５ｂに加えて波形整形回路６１を備える。この波形整形回路６１は、試験装置本体１０から出力される矩形波のジッタ付加信号Ｘ１を正弦波状のジッタ付加信号Ｘ２に変換する回路である。
【００５９】
具体的に、波形整形回路６１は、例えばＬＣ回路を用いて構成されたバンドバスフィルタを備えており、矩形波のジッタ付加信号Ｘ１に含まれる基本周波数成分以外の周波数成分を除去することにより、その基本周波数成分からなる正弦波状のジッタ付加信号Ｘ２を生成する。このため、波形整形回路６１が備えるバンドパスフィルタは、その透過帯域の中心周波数がジッタ付加信号Ｘ１に含まれる基本周波数成分とほぼ等しい周波数に設定されるのが望ましい。
【００６０】
前述した通り、ジッタ付加信号Ｓ２は、所定の周波数（例えば、０．５ＭＨｚ〜１０ＭＨｚ程度）を有する正弦波状のアナログ信号である。試験装置本体１０からジッタ付加信号Ｓ２を発生させるためには、試験装置本体１０が正弦波状のアナログ信号を発生させる回路をオプションで備えている必要がある。これに対し、ジッタ付加信号Ｘ１は矩形波であり、試験装置本体１０に設けられるドライバからジッタ付加信号Ｘ１を出力させることができる。このため、本実施形態では、ジッタ付加信号Ｓ２を発生させるオプションの回路を試験装置本体１０に設ける必要が無くコストの低減を図ることができる。
【００６１】
尚、図６に示す波形整形回路６１と同様の波形整形回路を設ければ、電流可変部２４ｂに供給するジッタ付加信号Ｘ２に加えて、図５に示す電流可変部５２に供給するジッタ付加信号も試験装置本体１０から出力される矩形波を用いて生成することができる。電流可変部２４ｂ及び電流可変部５２にそれぞれ供給されるジッタ付加信号の周波数が異なる場合には、異なるドライバから異なる周波数を有する矩形波のジッタ付加信号をそれぞれ出力し、各波形整形回路における中心周波数を各々のジッタ付加信号の基本周波数成分とほぼ等しくすればよい。
【００６２】
以上、本発明の実施形態によるシリアル信号生成装置及びデバイス試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＤＵＴ４０から出力される受信データを受信する受信装置３０を備え、受信装置３０から読み出した受信データを用いて試験装置本体１０がパス／フェイルの判定を行う場合について説明した。しかしながら、ＤＵＴ４０自身が受信データを記憶するメモリとパス／フェイルを判定する機能とを備えている場合には、受信部３０を省略することが可能である。かかる場合には、ＤＵＴ４０で行われたパス／フェイルの判定結果を試験装置本体１０がＤＵＴ４０から読み出すことになる。
【００６３】
また、ＤＵＴ４０は、図１，図５，図６に示す受信回路４１ａ，４１ｂ、ＰＬＬ回路４２、及びデシリアライザ４３を必ず備えた構成である必要はない。つまり、ＤＵＴ４０は外部からのシリアル信号とクロック信号とを受信し、受信したシリアル信号をパラレル信号に変換して外部に出力するものであればよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態によるデバイス試験装置の要部構成を示すブロック図である。
【図２】受信デバイスに対して行われる電気特性試験を説明するための図である。
【図３】調整部２５ａ，２５ｂの内部構成を模式的に示すブロック図である。
【図４】本発明の第１実施形態によるデバイス試験装置の動作の概要を示すフローチャートである。
【図５】本発明の第２実施形態によるデバイス試験装置の要部構成を示すブロック図である。
【図６】本発明の第３実施形態によるデバイス試験装置の要部構成を示すブロック図である。
【符号の説明】
【００６５】
１〜３            デバイス試験装置
１０              試験装置本体
２０              シリアル信号生成装置
２２              送信制御部
２３              送信モジュール
２４ａ，２４ｂ    電流可変部
２５ａ，２５ｂ    調整部
４０              ＤＵＴ
５０              シリアル信号生成装置
５１              送信モジュール
５２              電流可変部
６０              シリアル信号生成装置
ＣＫ１，ＣＫ２    クロック信号
【図１】
2009192320.tif 000003
【図２】
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【図３】
2009192320.tif 000005
【図４】
2009192320.tif 000006
【図５】
2009192320.tif 000007
【図６】
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