(57)【要約】【課題】十分な静電耐圧の確保を可能とする書込み電圧印加端子の保護回路を備えた半導体集積回路を提供すること。【解決手段】不揮発性メモリ１０３への書込み電圧印加端子１０１とＶｃｃ線１０５との間に、第１のダイオード１０７とＰチャネルＭＯＳトランジスタ１０９との直列接続が接続する。このＰチャネルＭＯＳトランジスタ１０９は、Ｐ導電型の基板上に形成されたＮウェル拡散領域内に形成されている。書込み電圧印加端子１０１とＧｎｄ線１１１との間には、第２のダイオード１１３が接続している。ＰチャネルＭＯＳトランジスタ１０９のＮウェル拡散領域は、他の回路部分から電気的に独立（フローティング）となっている。このため、十分な静電耐圧を確保しながら、高電圧の書込み電圧印加端子を設けることが可能となる。【選択図】図２
2009231650.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路であって、前記書込み電圧と同一極性の電源線と前記書込み電圧印加端子との間に、ダイオードとウェル拡散領域がフローティング状態となっているＭＯＳトランジスタとが直列接続されてなる保護回路を備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、前記ＭＯＳトランジスタのゲートが、前記電源線に接続するコンデンサと、前記書込み電圧印加端子に接続する抵抗とに接続することを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、前記不揮発性メモリへの書込み電圧印加時に、前記ＭＯＳトランジスタのゲートにオフ信号を供給するレベルシフタを備えることを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、前記レベルシフタの電源電圧は、前記不揮発性メモリへの印加電圧と同一であることを特徴とする半導体集積回路。
【請求項５】
電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路であって、前記書込み電圧と同一極性の電源線と前記書込み電圧印加端子との間に、ダイオードと、第１のウェル拡散領域内の第１のＭＯＳトランジスタと、第２のウェル拡散領域内の第２のＭＯＳトランジスタとの直列接続からなる保護回路を備え、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート同士が接続されており、かつ、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのうちの前記書込み電圧印加端子に近い側のＭＯＳトランジスタのウェル拡散領域がフローティング状態となっていることを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、２つの抵抗と、前記２つのＭＯＳトランジスタとは異なる導電型の第３のＭＯＳトランジスタとを備え、前記書込み電圧とは異なる極性の電源線と前記書込み電圧印加端子との間に前記２つの抵抗が直列に接続し、前記第１のウェル拡散領域または前記第２のウェル拡散領域のうち、前記書込み電圧印加端子に遠い側のウェル拡散領域と前記２つの抵抗の接続点とを前記第３のＭＯＳトランジスタが接続し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタのゲート同士が接続することを特徴とする半導体集積回路。
【請求項７】
請求項１乃至請求項６に記載の半導体集積回路において、前記不揮発性メモリと前記書込み電圧印加端子との間に接続切替回路を備え、書込み電圧印加時以外は前記書込み電圧印加端子の接続先を変更する機能を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳細には、電気的に書込み可能な不揮発性メモリとその書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路において、その書込み電圧印加端子の保護回路の構成に関する。
【背景技術】
【０００２】
不揮発性メモリはデータ格納用のデバイスとして多用され、繰り返し書き換えて使用される用途が多いが、中にはデータの書込みは1度だけというワンタイムＲＯＭ的な使われ方をする用途もある。後者の代表的な例が、温度補償型水晶発振器（以下、「ＴＣＸＯ」と略称する。）である。
【０００３】
最近のＴＣＸＯは、水晶振動子と半導体集積回路（以下、「ＩＣ」と略称する。）１チップとで構成され、そのＩＣには発振回路や温度センサなどと共に、不揮発性メモリが搭載されている。ＴＣＸＯに要求される周波数精度は非常に高く、水晶振動子や温度センサなどの製造ばらつきを補正しない限り、その要求を満足することはできない。不揮発性メモリはその補正データを格納するために用いられるものであるから、データの書込みは製造段階でのみ実行され、工場出荷後に書込みが行われることはない。したがって、クロック入力端子やデータ入出力端子などの書込み専用端子は、発振出力端子などのユーザ端子とは異なる場所、たとえば側面などに形成され、最終ユーザには解放されない。
【０００４】
このように、ワンタイムＲＯＭ的な使われ方をする不揮発性メモリにおいては、書込みだけに使用される回路は出荷後は無用の部分であるから、小型化や低コスト化が求められる用途では、できる限り搭載しないことが望ましい。特に、高電圧の書込み電圧を内部昇圧で形成する昇圧回路は、書込み専用である上に、面積が大きくてチップサイズを増大させてしまうため、小型化と低コスト化の要求が厳しいＴＣＸＯには搭載すべきではない。このため、競争力を高めようとするＴＣＸＯにおいては、書込み電圧を外部から印加するための書込み電圧印加端子が設けられている。この書込み電圧印加端子も、他の書込み専用端子と同様、最終ユーザには解放されない。
【０００５】
ところで、ＩＣは静電気によって破壊されることを防ぐため、ほとんどの端子に保護回路が設けられている。保護回路を構成する素子は、初期の時代は主としてダイオードが用いられ、続いてＭＯＳトランジスタが主に用いられるようになった。しかし、微細化の進展に伴ってＭＯＳトランジスタのソースやドレインにシリサイド技術が使用されるようになってから、保護回路に使用されるＭＯＳトランジスタそのものの静電耐圧が低下したため、再びダイオードが多用されるようになってきている(例えば、特許文献１を参照)。
【０００６】
図１は、ダイオードを用いた保護回路の構成例を説明するための図で、端子８０１と高電位側の電源（以下、「Ｖｃｃ」と略称する。）線８０５との間に、第１のダイオード８０７が、また端子８０１と低電位側の電源（以下、「Ｇｎｄ」と略称する。）線８１１との間に第２のダイオード８１３が、それぞれ逆方向となるように接続している。
【０００７】
端子８０１に正極性のサージが印加されて電位がＶｃｃ以上に上昇した場合は、第１のダイオード８０７の電位関係が順方向となるため、サージの電荷は第１のダイオード８０７を通ってＶｃｃ線８０５に流れる。同様に、端子８０１に負極性のサージが印加されてＧｎｄ電位以下に下降した場合は、その電荷は第２のダイオード８１３を通ってＧｎｄ線８１１に流れ、いずれもサージの電荷がＩＣの内部回路に流入することを防止している。
【０００８】
Ｖｃｃ線あるいはＧｎｄ線に流れ込んだ電荷は、最終的にはＶｃｃ線とＧｎｄ線とを接続するクランプ回路によってシャントされ、その結果、ＩＣチップ全体が同一電位となって静電破壊が防止される。このクランプ回路は端子ごとに設けられるものではなく、ＩＣチップ全体で１箇所または２箇所程度にまとめて設置されるものであるから、個別端子の保護回路の例を示す図１においては、不図示としている。
【０００９】
すべての端子の動作電圧が電源電圧範囲内であるようなＩＣの場合は、各端子に図１に示す保護回路を適用してなんら支障はない。しかし、不揮発性メモリへの書込み電圧印加端子を備えるＩＣの場合は、書込み電圧が電源電圧を超えるため、図１に示す保護回路は適用できない。その理由は、書込み電圧と同一極性側の電源線と書込み電圧印加端子とを接続するダイオードが、書込み電圧を印加している間は順方向になってしまうため、書込み電圧の印加が阻害されるか、または電源電圧が許容値を超えてしまって正常な動作ができなくなったり、内部回路が破壊されたりする恐れがあるからである。
【００１０】
そのため、このような書込み電圧印加端子の保護回路は、書込み電圧と同一極性側の電源線との間のダイオードが省略され、書込み電圧と同一極性のサージに対する静電耐圧が低いままになっていた。ＴＣＸＯの不揮発性メモリのようなワンタイムＲＯＭ的な使われ方の場合は、書込み専用端子は製造段階でのみ使用される端子であるから、工場内の静電気などの環境管理が徹底されている限り、たとえ静電耐圧が低い端子であっても、実用上問題はなかった。
【００１１】
しかしながら、ＴＣＸＯの主用途である携帯電話は、薄型化と小型化を進めつつ多機能化を進展させるために、搭載部品に対する小型化の要求を一段と強めており、十分な大きさの書込み専用端子を設けることが困難になってきた。そのため、接触不良による書込みエラーが頻発するようになり、その対策として、不揮発性メモリへの書込みの時だけ、ユーザ端子の機能を切替えて書込み端子として使用するという方法が検討された。
【００１２】
しかし、ユーザ端子の場合は静電耐圧が低いことは許されないため、保護回路の片側のダイオードを省略することができず、ユーザ端子を書込み電圧印加端子として切替えることができないという問題があった。内部昇圧方式にはこの問題は存在しないが、ＩＣのチップサイズが増大するためＴＣＸＯの小型化が達成できないという問題があった。
【特許文献１】特開平１０−２３６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明はこのような問題に鑑みてなされたもので、その目的とするところは、十分な静電耐圧の確保を可能とする書込み電圧印加端子の保護回路を備えた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る第１の半導体集積回路は、電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路であって、前記書込み電圧と同一極性の電源線と前記書込み電圧印加端子との間に、ダイオードとウェル拡散領域がフローティング状態となっているＭＯＳトランジスタとが直列接続されてなる保護回路を備えていることを特徴とする。
【００１５】
上記第１の半導体集積回路は、前記ＭＯＳトランジスタのゲートが、前記電源線に接続するコンデンサと、前記書込み電圧印加端子に接続する抵抗とに接続する構成としてもよい。
【００１６】
また、上記第１の半導体集積回路は、前記不揮発性メモリへの書込み電圧印加時に、前記ＭＯＳトランジスタのゲートにオフ信号を供給するレベルシフタを備える構成としてもよい。当該構成とした場合、前記レベルシフタの電源電圧は、前記不揮発性メモリへの印加電圧と同一であることが好ましい。
【００１７】
本発明に係る第２の半導体集積回路は、電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路であって、前記書込み電圧と同一極性の電源線と前記書込み電圧印加端子との間に、ダイオードと、第１のウェル拡散領域内の第１のＭＯＳトランジスタと、第２のウェル拡散領域内の第２のＭＯＳトランジスタとの直列接続からなる保護回路を備え、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート同士が接続されており、かつ、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのうちの前記書込み電圧印加端子に近い側のＭＯＳトランジスタのウェル拡散領域がフローティング状態となっていることを特徴とする。
【００１８】
上記第２の半導体集積回路は、２つの抵抗と、前記２つのＭＯＳトランジスタとは異なる導電型の第３のＭＯＳトランジスタとを備え、前記書込み電圧とは異なる極性の電源線と前記書込み電圧印加端子との間に前記２つの抵抗が直列に接続し、前記第１のウェル拡散領域または前記第２のウェル拡散領域のうち、前記書込み電圧印加端子に遠い側のウェル拡散領域と前記２つの抵抗の接続点とを前記第３のＭＯＳトランジスタが接続し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタのゲート同士が接続する構成としてもよい。
【００１９】
上記第１および第２の半導体集積回路において、前記不揮発性メモリと前記書込み電圧印加端子との間に接続切替回路を備え、書込み電圧印加時以外は前記書込み電圧印加端子の接続先を変更する機能を有する構成とすることもできる。
【発明の効果】
【００２０】
本発明においては、書込み電圧と同一極性の電源線と書込み電圧印加端子との間に、ダイオードとウェル拡散領域がフローティング状態となっているＭＯＳトランジスタとを直列接続されてなる保護回路を設けることとしたので、十分な静電耐圧を確保しながら、高電圧の書込み電圧印加端子を設けることが可能となる。
【００２１】
特に、昇圧回路を設けることが不可能なほどの小型化が要求される温度補償型水晶発振器においては、本発明によって端子機能切替が実現できるため、不揮発性メモリへの誤書込みを撲滅することが可能となり、その効果は甚大である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明の好ましい実施の形態を説明する。
【００２３】
［第１の実施形態の構成］：図２は、本発明の半導体集積回路に設けられる書込み電圧印加端子の保護回路の構成を説明するための図であり、破線で囲んで示した部分が保護回路となる。なお、この図に示されている回路は、Ｎチャネルの不揮発性メモリを搭載したＰ基板ＣＭＯＳに適用したものであって、不揮発性メモリへの書込み電圧が正極性である場合の例を示している。これは、保護回路以外はごく一般的な構成である。
【００２４】
図２に示すように、不揮発性メモリ１０３への書込み電圧印加端子１０１とＶｃｃ線１０５との間に、第１のダイオード１０７とＰチャネルＭＯＳトランジスタ１０９との直列接続が接続する。このＰチャネルＭＯＳトランジスタ１０９は、Ｐ導電型の基板上に形成されたＮウェル拡散領域内に形成されている。書込み電圧印加端子１０１とＧｎｄ線１１１との間には、第２のダイオード１１３が接続している。
【００２５】
第１のダイオード１０７とＰチャネルＭＯＳトランジスタ１０９との直列接続は、順序が異なっても差し支えないが、ＰチャネルＭＯＳトランジスタ１０９のＮウェル拡散領域が他の回路部分から電気的に独立であること、すなわち、フローティングであることが本発明の必須の要件である。
【００２６】
つまり、図２に示した保護回路は、電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路に設けられる保護回路であって、書込み電圧と同一極性の電源線と書込み電圧印加端子との間に、ダイオードとウェル拡散領域がフローティング状態となっているＭＯＳトランジスタとが直列接続されて保護回路を構成している。
【００２７】
一般に、Ｎウェル拡散領域内のＰチャネルＭＯＳトランジスタにおいて、オンとオフの動作が正しく行われるためには、Ｎウェル拡散領域、すなわちバルクの電位をトランジスタ内の最高位付近の電位にしなければならない。そのため、バルクとソースを接続するなどして使用されることが一般的である。
【００２８】
しかし、書込み電圧印加端子１０１とＶｃｃ線１０５との間にあるＰチャネルＭＯＳトランジスタ１０９の場合は、書込み電圧印加時とそれ以外とで最高位の電位の値も部位も異なるため、正常に動作させるためには、Ｎウェル拡散領域の電位もその周囲の状態によって変化させる必要がある。本発明は、ＰチャネルＭＯＳトランジスタ１０９のソースまたはドレインとＮウェルとのＰＮ接合によるカップリングを利用して、Ｎウェル拡散領域の電位が常に最高位になるよう自動制御するものである。この自動制御の仕組みを、図３を用いて説明する。
【００２９】
図３は、ＰチャネルＭＯＳトランジスタ１０９の断面図であり、Ｐ基板２０１上のＮウェル拡散領域２０３内に、ソース２０５およびドレイン２０７のＰ形拡散領域がある。また、ソース２０５とドレイン２０７とに挟まれた領域の表面に、ゲート絶縁膜２０９およびゲート２１１が存在し、全体でＰチャネルＭＯＳトランジスタを構成している。図２との関係では、ソース２０５がＶｃｃ線１０５に、ドレイン２０７が第１のダイオード１０７に接続しているものとする。
【００３０】
図３に示すように、Ｎウェル拡散領域２０３は、Ｐ基板２０１とソース２０５およびドレイン２０７の３箇所のＰ形領域に接している。Ｎウェル拡散領域２０３はフローティングであって、その電位を明示的に定める機構は存在しないので、その電位はこれら３箇所のＰＮ接合のインピーダンスの大小関係によって定まる。このうち、Ｐ基板２０１とＮウェル拡散領域２０３間のＰＮ接合は、Ｐ基板２０１が常時最低電位（Ｇｎｄ）であるから、常に逆方向接続となるためインピーダンスは高い。したがって、Ｎウェル拡散領域２０３の電位は、残り２つのＰＮ接合のインピーダンスによって定まる。そしてそのインピーダンスは、書込み電圧印加時かそれ以外かという、動作状態に依存する。
【００３１】
書込み電圧印加時以外は、ＩＣチップ内のすべての箇所でＶｃｃが最高電位なので、Ｖｃｃ線１０５に接続するソース２０５が最高電位であり、ソース２０５とＮウェル拡散領域２０３との間のＰＮ接合は必ず順方向となるため、インピーダンスは低い。一方、ドレイン２０７の電位はＶｃｃ以下であるから、Ｎウェル拡散領域２０３に対するＰＮ接合のインピーダンスは高い。したがって、Ｎウェル拡散領域２０３の電位はソース２０５の電位、すなわちＶｃｃに近くなり、Ｎウェルを最高位の電位にするという動作条件を満足する。
【００３２】
書込み電圧印加時は、第１のダイオード１０７が順方向となるため、ドレイン２０７の電位はほぼ書込み電圧に等しくなり、これがＰチャネルＭＯＳトランジスタ１０９の最高電位となる。したがって、ドレイン２０７とＮウェル拡散領域２０３との間のＰＮ接合は順方向となるため、インピーダンスは低くなる。これに対して、ソース２０５側のＰＮ接合は逆方向となるため、インピーダンスは高くなる。その結果、Ｎウェル拡散領域２０３の電位はドレイン２０７の電位、すなわち書込み電圧付近まで引き上げられ、この場合もＮウェルを最高位の電位にするという動作条件を満足する。
【００３３】
以上のように、ソース２０５あるいはドレイン２０７のいずれか最高位の電位となる側のＰＮ接合のインピーダンスが低くなることにより、Ｎウェル拡散領域２０３の電位がその最高位の電位付近に自動制御される。そのため、Ｎウェル拡散領域２０３がフローティングであっても、ＰチャネルＭＯＳトランジスタ１０９は正常に動作するのである。
【００３４】
ところで、図２に示すＰチャネルＭＯＳトランジスタ１０９に求められる動作は、書込み電圧印加端子１０１に正極性のサージが印加された時だけオンとなるか、あるいは書込み電圧印加時だけオフとなるかのいずれかである。前者の場合のＰチャネルＭＯＳトランジスタ１０９のゲートの制御方法を図４に、また後者の場合のゲートの制御方法を図５にそれぞれ示す。
【００３５】
図４は、書込み電圧印加端子１０１に正極性のサージが印加された時だけ、ＰチャネルＭＯＳトランジスタ１０９がオンとなるようゲートを制御する方法の１例であり、ＭＯＳトランジスタのゲートが、電源線に接続するコンデンサと、書込み電圧印加端子に接続する抵抗とに接続している。なお、図２と同一の構成の部分には同一番号を付し、詳しい説明は省略する。
【００３６】
図４に示すように、ＰチャネルＭＯＳトランジスタ１０９のゲートとＶｃｃ線１０５との間にコンデンサ３０１を接続し、またこのゲートと書込み電圧印加端子１０１との間に抵抗３０３を接続する。コンデンサ３０１と抵抗３０３の大きさは、その積、すなわち時定数がμｓｅｃオーダとなるように設定する。たとえば、コンデンサ３０１を５ｐＦ、抵抗３０３を１ＭΩとすれば、時定数は５μｓｅｃであり、この程度を目安とする。
【００３７】
静電気などによる正極性のサージは、急峻な立ち上がりと、数１０ｎｓｅｃオーダの時定数の放電曲線からなる波形をしている。立ち上がりが急峻ということは、その瞬間に極めて高い周波数成分を含んだ波形であるということである。このような波形のサージが書込み電圧印加端子１０１に印加されると、立ち上がりの瞬間にコンデンサ３０１のインピーダンスはきわめて低くなるから、その時ＰチャネルＭＯＳトランジスタ１０９のゲートはほぼＶｃｃ線１０５と同電位となる。
【００３８】
また、書込み電圧印加端子１０１が最高位の電位であるから、第１のダイオード１０７は順方向となり、かつ図３に示すドレイン２０７とＮウェル拡散領域２０３とのＰＮ接合も順方向となるため、ＰチャネルＭＯＳトランジスタ１０９はゲートとソースが最低電位、ドレインとバルクが最高電位という状態になり、これはオン状態である。したがって、サージの電荷は第１のダイオード１０７とＰチャネルＭＯＳトランジスタ１０９とを通ってＶｃｃ線１０５に流れる。
【００３９】
この状態から、ＰチャネルＭＯＳトランジスタ１０９のゲートは、抵抗３０３を通しての充電により、書込み電圧印加端子１０１の電位、すなわち最高電位に近づいていくから、次第にオフ状態になっていく。しかし、前述のように、コンデンサ３０１と抵抗３０３による時定数はサージの放電の時定数よりもはるかに長く設定してあるため、ＰチャネルＭＯＳトランジスタ１０９がオフ状態となる前に、サージの電荷はＶｃｃ線１０５に流れ切ってしまうので、オフ状態となってもなんら差し支えない。
【００４０】
図４に示すゲートの制御方法では、書込み電圧の波形が理想的な矩形波である場合、書込み電圧を印加する際の最初に、書込み電圧印加端子１０１からＶｃｃ線１０５に電流が流れてしまうが、不揮発性メモリ１０３の書込み時間がｍｓｅｃオーダであるのに対して、流れる時間はμｓｅｃオーダであり、実用上問題はない。むしろ、書込み電圧波形を理想的な矩形波とすることの方が困難であり、実際の波形は立ち上がり、立ち下がり共に傾斜していることが常であるから、その傾斜を少し強調して、立ち上がり時間がコンデンサ３０１と抵抗３０３による時定数を超えるようにする方が望ましいし、容易である。
【００４１】
次に、図５は、書込み電圧印加時だけＰチャネルＭＯＳトランジスタ１０９をオフにする方法の１例を示したものであり、不揮発性メモリへの書込み電圧印加時に、ＭＯＳトランジスタのゲートにオフ信号を供給するレベルシフタが設けられている。なお、図２と同一の構成の部分には同一番号を付し、詳しい説明は省略する。
【００４２】
図５に示すように、ＰチャネルＭＯＳトランジスタ１０９のゲートに、書込み電圧印加端子１０１の電位を電源とするレベルシフタ４０１が接続する。レベルシフタ４０１の入力信号は、データ入力終了信号や書込み準備完了信号など、不揮発性メモリ１０３の周辺回路が発する信号であるが、その部分は通常のロジックであって特別な回路ではないので、詳細な記載は省略する。また、レベルシフタ４０１そのものも通常の回路であって、特別な構成は不要であるため、回路ブロックとして記載している。
【００４３】
書込み電圧印加時は、ＰチャネルＭＯＳトランジスタ１０９の最高位の電位は書込み電圧の電位であるから、オフにするためには、ＰチャネルＭＯＳトランジスタ１０９のゲートに書込み電圧レベルの信号を入力しなければならない。しかし、通常のロジック回路の入出力信号レベルは、ＶｃｃとＧｎｄの間の範囲に限られるため、オフ信号は書込み電圧よりもはるかに低いＶｃｃレベルにとどまり、書込み電圧印加時にＰチャネルＭＯＳトランジスタ１０９をオフにすることはできない。レベルシフタ４０１は、Ｖｃｃレベルのオフ信号を書込み電圧レベルまで引き上げるために設けられており、その目的を達成するために、レベルシフタ４０１の電源を書込み電圧印加端子１０１としている。換言すれば、レベルシフタ４０１の電源電圧を、不揮発性メモリ１０３への印加電圧と同一としている。
【００４４】
以上のように、図４あるいは図５を用いて、ＰチャネルＭＯＳトランジスタ１０９の２種類のゲート制御方法を説明したが、両者に共通する点は、書込み電圧印加時にはＰチャネルＭＯＳトランジスタ１０９がオフであることである。このオフ状態のとき、ＰチャネルＭＯＳトランジスタ１０９のソースにはＶｃｃ電圧が、またドレインには書込み電圧が印加されているから、ＰチャネルＭＯＳトランジスタ１０９はこれらの電位差に耐えるトランジスタ、いわゆる高耐圧トランジスタでなければならない。不揮発性メモリ１０３を搭載するＩＣにおいては、通常はその周辺回路として高耐圧トランジスタも一緒に形成されるので、それを使用すればよい。
【００４５】
しかし最近のＩＣ業界は水平分業が進み、製造はシリコンファンドリと呼ばれる専門メーカに委託することが多くなっており、その場合はシリコンファンドリが提供するデバイスしか使うことができない。そして、不揮発性メモリを搭載しつつ、ＴＣＸＯの小型化が達成可能なレベルの微細ルールを提供しているシリコンファンドリの中で、高耐圧のＰチャネルＭＯＳトランジスタを提供しているメーカは少ない。提供されているデバイスの多くは擬似高耐圧と称せられるＰチャネルＭＯＳトランジスタであり、ゲートの耐圧は高いものの、ソースまたはドレインとＮウェルの間の逆方向ブレイクダウン耐圧は、書込み電圧の６〜７割程度しかない。このような場合に、本発明の目的を達成する方法を以下に説明する。
【００４６】
［第２の実施形態の構成］：図６は、擬似高耐圧ＰチャネルＭＯＳトランジスタを使用して構成した本発明による保護回路の１例であり、図２と同一の構成の部分には同一番号を付し、詳しい説明は省略する。
【００４７】
図６に示すように、第１のダイオード１０７とＶｃｃ線１０５との間に、第１のＮウェル拡散領域内の第１のＰチャネルＭＯＳトランジスタ５０１と、第２のＮウェル拡散領域内の第２のＰチャネルＭＯＳトランジスタ５０３とを直列に接続する。これら２つのＮウェル拡散領域は互いに独立であり、さらに他の回路部分からも電気的に独立である。また、これら２つのＰチャネルＭＯＳトランジスタのゲート同士を接続し、１つの信号で同時に制御できるようにする。その他の構成は、図２と同様である。
【００４８】
つまり、この半導体集積回路は、電気的に書込み可能な不揮発性メモリと、該不揮発性メモリへ高電圧の書込み電圧を印加する書込み電圧印加端子とを有する半導体集積回路であって、書込み電圧と同一極性の電源線と書込み電圧印加端子との間に、ダイオードと、第１のウェル拡散領域内の第１のＭＯＳトランジスタと、第２のウェル拡散領域内の第２のＭＯＳトランジスタとの直列接続からなる保護回路を備えており、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのゲート同士が接続されており、かつ、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのうちの書込み電圧印加端子に近い側のＭＯＳトランジスタのウェル拡散領域がフローティング状態となっている。
【００４９】
第１のＰチャネルＭＯＳトランジスタ５０１と第２のＰチャネルＭＯＳトランジスタ５０３は、どちらも擬似高耐圧であり、それぞれ単独では書込み電圧印加時にオフ状態を保つことはできない。そのため、これらを直列に接続し、書込み電圧とＶｃｃとの電位差をそれぞれ約半分ずつ分担することで、書込み電圧印加時にオフ状態を確保する構成としている。
【００５０】
フローティングである２つのＮウェル拡散領域の電位は、それぞれのＰチャネルＭＯＳトランジスタのソースおよびドレインのＰＮ接合のインピーダンスによって自動制御され、それによってオンとオフの動作が正常に行われる。この機構は、図２の場合と同様である。また、２つのＰチャネルＭＯＳトランジスタのゲートの制御方法は、図４あるいは図５に示した方法を用いればよい。
【００５１】
図６に示すように、擬似高耐圧のＰチャネルＭＯＳトランジスタしか提供されない場合であっても、それらをウェル分離の状態で複数直列に接続し、書込み電圧を分散させることにより、静電耐圧の高い書込み電圧印加端子を構成することができる。ＴＣＸＯのように、不揮発性メモリ１０３のビット数が少なく、短時間内に繰返し書込みを行うことがほとんどない用途においては、図６に示すように、２つのＮウェル拡散領域をどちらもフローティングにしておいて問題はない。
【００５２】
しかし、不揮発性メモリへの書込みを短時間内に繰返し行うような用途の場合は、ＰＮ接合の容量分を介したチャージポンプの原理によって、Ｎウェル拡散領域の電位が次第にシフトしていくという問題がある。そのシフト量は、書込み端子に近い側のＮウェル拡散領域ではあまり大きくないが、遠い側のＮウェル拡散領域では無視できない程度に大きくなる場合がある。そこで、このような用途の場合は、書込み端子から遠い側のＮウェル拡散領域をフローティングとせず、書込み電圧印加時に明示的に電位を制御することが望ましい。そのような構成の１例を図７に示す。
【００５３】
図７は、図６に示した本発明による保護回路を改良した例であり、図６と同一の構成の部分には同一番号を付し、詳しい説明は省略する。
【００５４】
図７に示すように、書込み電圧印加端子１０１とＧｎｄ線１１１との間に第１の抵抗６０１と第２の抵抗６０３とを直列に接続する。そして、それらの接続点と第２のＮウェル拡散領域とを、高耐圧のＮチャネルＭＯＳトランジスタ６０５が接続する。このＮチャネルＭＯＳトランジスタ６０５のゲートは、第１のＰチャネルＭＯＳトランジスタ５０１および第２のＰチャネルＭＯＳトランジスタ５０３のゲートに接続する。
【００５５】
つまり、この半導体集積回路は、図６に図示した半導体集積回路において、２つの抵抗と、上記２つのＭＯＳトランジスタとは異なる導電型の第３のＭＯＳトランジスタとを備え、書込み電圧とは異なる極性の電源線と書込み電圧印加端子との間に２つの抵抗が直列に接続し、第１のウェル拡散領域または第２のウェル拡散領域のうち、書込み電圧印加端子に遠い側のウェル拡散領域と上記２つの抵抗の接続点とを第３のＭＯＳトランジスタが接続し、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲート同士が接続する構成の半導体集積回路である。
【００５６】
第１の抵抗６０１と第２の抵抗６０３との抵抗値の比は、厳密には書込み電圧とＶｃｃの値から決めるが、おおむね２対３程度を目安とする。これは、書込み電圧印加時に、第１の抵抗６０１と第２の抵抗６０３との接続点の電位が、書込み電圧とＶｃｃ電圧との中間点付近になるようにするためである。
【００５７】
書込み電圧印加時には、３つのＭＯＳトランジスタのゲートの電位はほぼ書込み電圧と同じレベルになるよう制御するが、その時第１のＰチャネルＭＯＳトランジスタ５０１および第２のＰチャネルＭＯＳトランジスタ５０３はオフとなり、これらの接続点の電位は、ほぼ書込み電圧とＶｃｃ電圧との中間点付近になる。また、ＮチャネルＭＯＳトランジスタ６０５はオンとなるから、第１の抵抗６０１と第２の抵抗６０３の比を上記のように設定しておけば、第２のＮウェル拡散領域も同様の電位となる。
【００５８】
書込み終了後は、第１のＰチャネルＭＯＳトランジスタ５０１および第２のＰチャネルＭＯＳトランジスタ５０３がオン、ＮチャネルＭＯＳトランジスタ６０５がオフとなるから、第２のＮウェル拡散領域はフローティングの状態に戻り、その電位はＰＮ接合のリークなどを通して次第にＶｃｃに近づいていく。このとき、短時間内に再び書込み電圧を印加すると、第２のＮウェル拡散領域内に電荷が若干残った状態からのスタートとなるため、チャージポンプの原理により、第２のＮウェル拡散領域の電位は前回の書込み電圧印加時よりも少し高い電位に押し上げられる。
【００５９】
図６のように、第２のＮウェル拡散領域がフローティングである場合は、押し上げられた電位を引き戻す作用がないため、短時間内に書込み動作を繰り返すと次第に第２のＮウェル拡散領域の電位がシフトしていくのであるが、図７の場合は、書込み電圧を印加するたびに、ＮチャネルＭＯＳトランジスタ６０５が強制的に第２のＮウェル拡散領域の電位を一定値に引き戻すため、短時間内に書込み動作を繰り返しても電位のシフトは起こらない。
【００６０】
以上、図２乃至図７を用いて説明した保護回路は、保護回路の省略が不可能な端子に適用することが最も効果的である。保護回路の省略が不可能な端子の代表的な例が、ユーザ端子の端子機能を切替え、不揮発性メモリの書込み時だけ書込み電圧印加端子として使用するという場合である。その１例を図８に示す。
【００６１】
図８は、本発明による保護回路を、端子機能切替の機構を備えるＩＣに適用した１例であり、図２と同一の構成の部分には同一番号を付し、詳しい説明は省略する。
【００６２】
図８に示すように、ユーザ端子７０１と不揮発性メモリ１０３との間に、切替制御回路７０５によって制御される接続切替回路７０３が接続する。接続切替回路７０３は不揮発性メモリ１０３以外の回路にも接続するが、その回路の内容は不問であるため、接続の存在のみを記載し、どのような回路であるかは省略する。その他の構成は、図２と同様である。
【００６３】
つまり、この半導体集積回路では、図２乃至７により説明した本発明の半導体集積回路において、不揮発性メモリと書込み電圧印加端子との間に接続切替回路を備え、書込み電圧印加時以外は書込み電圧印加端子の接続先を変更する機能を有する半導体集積回路である。
【００６４】
切替制御回路７０５は、通常の状態では不揮発性メモリ１０３以外の回路がユーザ端子７０１に接続するように、また不揮発性メモリ１０３にデータを書込むときだけ不揮発性メモリ１０３がユーザ端子７０１に接続するように、接続切替回路７０３を制御する。したがって、ＰチャネルＭＯＳトランジスタ１０９のゲートの制御を図４のようにシフトレジスタで行う場合は、そのシフトレジスタの入力は切替制御回路７０５からの信号とする。
【００６５】
ユーザ端子７０１は、文字通り最終ユーザに解放されている端子であるため、静電気環境など、どのような状態で使用されるか予測不能である。したがって、保護回路の省略は不可能であり、書込み電圧印加時の動作が正常に行われるようにするためには、書込み電圧印加時に保護回路の機能を一時的に停止するという本発明の構成が必須である。
【００６６】
以上のように、書込み電圧が正極性のＰ基板ＣＭＯＳを例として、本発明の望ましい実施の形態を説明したが、本発明の適用がＰ基板ＣＭＯＳに限られるものではなく、Ｎ基板ＣＭＯＳやＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いたＩＣに対しても適用可能であることは言うまでもない。
【産業上の利用可能性】
【００６７】
不揮発性メモリを搭載する本発明の半導体集積回路は、十分な静電耐圧を確保しながら、高電圧の書込み電圧印加端子を設けることが可能となり、その効果は非常に大きい。
【００６８】
特に、昇圧回路を設けることが不可能なほどの小型化が要求される温度補償型水晶発振器においては、本発明によって端子機能切替が実現できるため、不揮発性メモリへの誤書込みを撲滅することが可能となり、その効果は甚大である。
【図面の簡単な説明】
【００６９】
【図１】ダイオードを用いた保護回路の構成例を説明するための図である。
【図２】本発明の半導体集積回路に設けられる書込み電圧印加端子の保護回路の第１の実施形態の構成を説明するための図である。
【図３】ＰチャネルＭＯＳトランジスタの断面図である。
【図４】書込み電圧印加端子に正極性のサージが印加された時だけ、ＰチャネルＭＯＳトランジスタがオンとなるようゲートを制御する方法の１例を説明するための図である。
【図５】書込み電圧印加時だけＰチャネルＭＯＳトランジスタをオフにする方法の１例を説明するための図である。
【図６】擬似高耐圧ＰチャネルＭＯＳトランジスタを使用した、本発明による保護回路の第２の実施形態の構成例を説明するための図である。
【図７】図６に示した本発明による保護回路を改良した例である。
【図８】本発明による保護回路を端子機能切替の機構を備えるＩＣに適用した１例を説明するための図である。
【符号の説明】
【００７０】
１０１  書込み電圧印加端子
１０３  不揮発性メモリ
１０５、８０５  Ｖｃｃ線
１０７  ８０７  第１のダイオード
１１１、８１１  Ｇｎｄ線
１１３、８１３  第２のダイオード
１０９  ＰチャネルＭＯＳトランジスタ
２０１  Ｐ基板
２０３  Ｎウェル拡散領域
２０５  ソース
２０７  ドレイン
２０９  ゲート絶縁膜
２１１  ゲート
３０１  コンデンサ
３０３  抵抗
４０１  レベルシフタ
５０１  第１のＰチャネルＭＯＳトランジスタ
５０３  第２のＰチャネルＭＯＳトランジスタ
６０１  第１の抵抗
６０３  第２の抵抗
６０５  ＮチャネルＭＯＳトランジスタ
７０１  ユーザ端子
７０３  接続切替回路
７０５  切替制御回路
８０１  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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