(57)【要約】【課題】液晶表示装置において、走査線制御信号配線の配線抵抗の差に起因した表示品質の低下を、簡易な構成によって抑制する。【解決手段】ゲートドライバ１２は、液晶パネル１１の走査線制御信号配線２と接続された各出力端子から、薄膜トランジスタをＯＮさせるためのパネル制御パルスを出力する。タイミング制御回路１３はゲートドライバ１２に、パネル制御パルスの出力タイミングを制御するための出力イネーブル信号ＯＥＶを与える。出力イネーブル信号ＯＥＶは、パネル制御パルスの出力を許可するイネーブル制御パルスを含み、タイミング制御回路１３は、イネーブル制御パルスのパルス幅を、ゲートドライバ１２の出力端子に応じて、設定可能に構成されている。【選択図】図１
2009230103.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス型の液晶パネルと、
前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネルの薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するゲートドライバと、
前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号を与えるタイミング制御回路とを備え、
前記タイミング制御回路は、
前記出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されている
ことを特徴とする液晶表示装置。
【請求項２】
請求項１記載の液晶表示装置において、
前記タイミング制御回路は、
走査線シフトクロック信号をカウントするカウンタを備え、
このカウンタ値から、前記パネル制御パルスが出力される前記ゲートドライバの出力端子を特定し、特定した出力端子に応じて、前記イネーブル制御パルスのパルス幅を設定する
ことを特徴とする液晶表示装置。
【請求項３】
請求項２記載の液晶表示装置において、
前記タイミング制御回路は、
前記走査線シフトクロック信号を、外部から受ける
ことを特徴とする液晶表示装置。
【請求項４】
請求項２記載の液晶表示装置において、
前記タイミング制御回路は、
前記液晶パネルの垂直同期信号および水平同期信号を受け、前記走査線シフトクロック信号を生成する走査線シフト制御信号生成回路を備えている
ことを特徴とする液晶表示装置。
【請求項５】
請求項１記載の液晶表示装置において、
前記タイミング制御回路は、
前記ゲートドライバの出力端子を複数個ずつ組分けし、各組毎に、前記イネーブル制御パルスのパルス幅を設定する
ことを特徴とする液晶表示装置。
【請求項６】
請求項１記載の液晶表示装置において、
前記タイミング制御回路は、
前記イネーブル制御パルスのパルス幅を、対応する出力端子に接続された前記走査線制御信号配線の配線長が長いほど、長くなるように、設定している
ことを特徴とする液晶表示装置。
【請求項７】
アクティブマトリクス型の液晶パネルを制御する液晶パネル制御装置であって、
前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネルの薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するゲートドライバと、
前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号を与えるタイミング制御回路とを備え、
前記タイミング制御回路は、
前記出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されている
ことを特徴とする液晶パネル制御装置。
【請求項８】
アクティブマトリクス型の液晶パネルを制御するゲートドライバの動作タイミングを制御するためのタイミング制御回路であって、
前記ゲートドライバは、前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネルの薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するものであり、
前記タイミング制御回路は、
前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されている
ことを特徴とするタイミング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関するものであり、特に、液晶パネルの走査線制御信号の制御に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイは、高精細化およびパネルサイズの大型化に伴い、液晶パネルの走査線数が増加してきている。また、液晶表示装置に実装される駆動回路の部品点数は、製造コスト削減のために、削減されつつある。とりわけ、液晶パネルのトランジスタのスイッチングを制御するゲートドライバにおいては、多出力化することにより、部品点数削減が進められている。
【０００３】
従来の液晶表示装置については、例えば、特許文献１，２に開示されている。
【特許文献１】特開２００６−２５９７２１号公報
【特許文献２】特開２００７−１７８７８４号公報
【特許文献３】特開２００５−１６５０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ゲートドライバの出力端子数が増加すると、各出力端子から液晶パネルまでの走査線制御信号配線の長さにばらつきが生じてしまい、各配線の配線負荷が大きく異なってしまう。これにより、液晶パネルに与えられる制御信号のパルス幅が、走査線毎に、大きく異なってしまう、という問題が生じる。
【０００５】
図８は液晶表示装置の構成の一部を示す図であり、液晶パネル１１とゲートドライバ１２とが示されている。Ｇ１〜Ｇ４は走査線制御信号配線であり、Ｒ１〜Ｒ４はその配線抵抗である。図８の例では、走査線制御信号配線Ｇ１〜Ｇ４の配線長はそれぞれ異なっており、配線抵抗Ｒ１〜Ｒ４は、
Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４
となっているものとする。ゲートドライバ１２から出力されたパネル制御パルスが、液晶パネル１１において薄膜トランジスタのＯＮレベルまで立ち上がる時間は、各走査線制御信号配線Ｇ１〜Ｇ４の配線抵抗Ｒ１〜Ｒ４によって影響を受ける。例えば、最も高い配線抵抗Ｒ１を有する走査線制御信号配線Ｇ１では、パルスの立ち上がりが遅くなる一方、最も低い配線抵抗Ｒ４を有する走査線制御信号配線Ｇ４では、配線Ｇ１に比べてパルスの立ち上がりが速くなる。この結果、各走査線制御信号配線Ｇ１〜Ｇ４において、走査線制御信号におけるパルス幅がばらばらになり、均一にならない。
【０００６】
このように、走査線制御信号配線の配線抵抗の差に起因して、液晶パネルの走査線毎に、パルス幅にばらつきが生じる。この結果、液晶パネルの画像にグラデーションのような表示ムラが発生し、表示品質の低下を招くことになる。
【０００７】
この問題を解決するために、従来では、例えば、走査線制御信号配線の配線幅をゲートドライバの出力端子毎に変更することによって、配線負荷を合わせ込むという方法がとられていた。ところがこの方法では、装置の設計製造が困難になるため、汎用性がなく、またコストが増加する。また、別の方法として、ゲートドライバの出力電圧を供給する電源配線に抵抗調節回路を備えることによって、配線負荷を合わせこむ、といった技術がある（例えば、特許文献３参照）。ところがこの方法では、部品の増加による製造コストの増加や、装置の小型化に制約が生じる、という問題があった。
【０００８】
本発明は、液晶表示装置において、走査線制御信号配線の配線抵抗の差に起因した表示品質の低下を、簡易な構成によって、抑制可能にすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、液晶表示装置として、アクティブマトリクス型の液晶パネルと、前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネルの薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するゲートドライバと、前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号を与えるタイミング制御回路とを備え、前記タイミング制御回路は、前記出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されているものである。
【００１０】
本発明によると、ゲートドライバの各出力端子からそれぞれ出力されるパネル制御パルスは、タイミング制御回路から与えられる出力イネーブル信号によって、その出力タイミングが制御される。そして、タイミング制御回路では、出力イネーブル信号に含まれるイネーブル制御パルスのパルス幅が、ゲートドライバの出力端子に応じて、設定可能に構成されている。このため、走査線制御信号配線の配線抵抗に差がある場合でも、イネーブル制御パルスのパルス幅をゲートドライバの出力端子に応じて設定することによって、液晶パネルの各走査線に印加される制御信号のパルス幅を均一にそろえることが可能になる。したがって、表示ムラの発生を抑えることができるので、表示品質の低下を抑制することが可能になる。しかも、走査線制御信号配線の配線幅を調整したり、あるいは、抵抗調整回路を設けたりするといったコスト増につながる方策が不要である。
【００１１】
そして、本発明の液晶表示装置において、前記タイミング制御回路は、走査線シフトクロック信号をカウントするカウンタを備え、このカウンタ値から、前記パネル制御パルスが出力される前記ゲートドライバの出力端子を特定し、特定した出力端子に応じて、前記イネーブル制御パルスのパルス幅を設定するものとするのが好ましい。
【００１２】
さらに、前記タイミング制御回路は、前記走査線シフトクロック信号を外部から受けるものとしてもよい。あるいは、前記タイミング制御回路は、前記液晶パネルの垂直同期信号および水平同期信号を受け、前記走査線シフトクロック信号を生成する走査線シフト制御信号生成回路を備えているものとしてもよい。
【００１３】
また、本発明の液晶表示装置において、前記タイミング制御回路は、前記ゲートドライバの出力端子を複数個ずつ組分けし、各組毎に、前記イネーブル制御パルスのパルス幅を設定するものとしてもよい。
【００１４】
また、本発明の液晶表示装置において、前記タイミング制御回路は、前記イネーブル制御パルスのパルス幅を、対応する出力端子に接続された前記走査線制御信号配線の配線長が長いほど、長くなるように、設定しているのが好ましい。
【００１５】
また、本発明は、アクティブマトリクス型の液晶パネルを制御する液晶パネル制御装置として、前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネルの薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するゲートドライバと、前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号を与えるタイミング制御回路とを備え、前記タイミング制御回路は、前記出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されているものを含む。
【００１６】
また、本発明は、アクティブマトリクス型の液晶パネルを制御するゲートドライバの動作タイミングを制御するためのタイミング制御回路として、前記ゲートドライバは、前記液晶パネルの走査線制御信号配線とそれぞれ接続されている複数の出力端子を有し、前記各出力端子から、前記液晶パネル薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するものであり、前記タイミング制御回路は、前記ゲートドライバに、前記パネル制御パルスの出力タイミングを制御するための出力イネーブル信号として、前記パネル制御パルスの出力を許可するイネーブル制御パルスを含む信号を出力するものであり、かつ、前記イネーブル制御パルスのパルス幅を、前記ゲートドライバの出力端子に応じて、設定可能に構成されているものを含む。
【発明の効果】
【００１７】
本発明によると、走査線制御信号配線の配線抵抗に差がある場合でも、液晶パネルの各走査線に印加されるパルス幅を均一にそろえることが可能になるので、表示ムラの発生を抑えることができ、したがって、高画質な液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。なお、同様の動作を行う構成要素には、同一の符号を付して再度の説明を省略する場合がある。
【００１９】
（実施の形態１）
図１は実施の形態１に係る液晶表示装置の構成を示すブロック図である。図１において、液晶表示装置１は、薄膜トランジスタで制御されるアクティブマトリクス型の液晶パネル１１、ゲートドライバ１２、ソースドライバ８、およびタイミング制御回路１３を備えている。なお、本実施形態における液晶パネル制御装置は、ゲートドライバ１２とタイミング制御回路１３とを少なくとも備えた構成からなる。
【００２０】
液晶パネル１１は、画素がアレイ状に配置されており、各画素は、液晶の勾配を制御する電圧を保持する画素容量と、画素容量に蓄えられる電荷の入出流を制御する薄膜トランジスタとから構成される。
【００２１】
ゲートドライバ１２は、複数の出力端子を有し、各出力端子は液晶パネル１１の走査線制御信号配線２とそれぞれ接続されている。液晶パネル１１の薄膜トランジスタは、ゲート端子が走査線電極に接続されており、ゲートドライバ１２が出力する走査線制御信号によって制御される。ソースドライバ８は、液晶パネル１１の信号線制御信号配線９と接続されており、階調電圧を出力する。液晶パネル１１の薄膜トランジスタは、ソース端子が信号線電極に接続されており、薄膜トランジスタがＯＮしている期間、ソースドライバ８から出力された階調電圧が画素電極に印加される。すなわち、ソースドライバ８から出力された階調電圧は、走査線電極がＯＮしている１ラインの画素容量に保持される。ゲートドライバ１２の出力がシフトすることによって走査線電極を順にＯＮさせつつ、各画素に表示したい階調の電圧を書き込むことによって、液晶パネル１１に画像を表示させることができる。
【００２２】
また、ゲートドライバ１２には、シフト動作を制御するための信号として、走査線シフトクロック信号ＣＰＶおよび走査線シフトスタート信号ＳＴＶが入力される。ゲートドライバ１２は各出力端子から、液晶パネル１１内の薄膜トランジスタをＯＮさせるためのパネル制御パルスをそれぞれ出力するが、このパネル制御パルスを出力する出力端子を、走査線シフトクロック信号ＣＰＶに従って順次シフトさせる。また、タイミング制御回路１３によって生成された出力イネーブル信号ＯＥＶも、ゲートドライバ１２に入力される。この出力イネーブル信号ＯＥＶは、パネル制御パルスの出力タイミングを制御するための信号であり、パネル制御パルスの出力を許可するイネーブル制御パルスを含む。出力イネーブル信号ＯＥＶは、パネル制御パルスが隣接走査線間でオーバーラップすることを防止する役割を有する。
【００２３】
タイミング制御回路１３は、ＯＥＶ生成回路１３２、ＯＥＶタイミングレジスタ１３３、およびＣＰＶカウンタ１３４を備えている。そして、上述の走査線シフトクロック信号ＣＰＶと走査線シフトスタート信号ＳＴＶに加えて、制御クロック信号ＣＬＫおよびＯＥＶタイミング書き込み信号ＷＯＥＶを入力とし、上述の出力イネーブル信号ＯＥＶを出力する。制御クロック信号ＣＬＫはタイミング制御回路１３の動作基準クロック信号である。なお、図１の構成では、制御クロック信号ＣＬＫがソースドライバ８の動作基準クロック信号としても用いられているが、タイミング制御回路１３がソースドライバ８の動作基準クロック信号を別途生成するように構成してもよい。また、ＯＥＶタイミング書き込み信号ＷＯＥＶは、出力イネーブル信号ＯＥＶのタイミングデータを与える信号である。
【００２４】
タイミング制御回路１３において、ＣＰＶカウンタ１３４は、走査線シフトクロック信号ＣＰＶをカウントし、このカウント値ＣＮＴＶをＯＥＶタイミングレジスタ１３３に出力する。このカウント値ＣＮＴＶから、ゲートドライバ１２の出力シフト回数、言い換えると、パネル制御パルスが出力される出力端子を特定することができる。ＯＥＶタイミングレジスタ１３３は、ＣＰＶカウンタ１３４から出力されたカウント値ＣＮＴＶとＯＥＶタイミング書き込み信号ＷＯＥＶによって与えられたタイミングデータとを基にして、ＯＥＶ立ち上がりタイミングデータＯＥＶＲを求め、ＯＥＶ生成回路１３２に出力する。ＯＥＶ生成回路１３２は、ＯＥＶタイミングレジスタ１３３からＯＥＶ立ち上がりタイミングデータＯＥＶＲを受け、このデータＯＥＶＲに対応したタイミングで出力イネーブル信号ＯＥＶの立ち上がり時間を制御する。すなわち、出力イネーブル信号ＯＥＶに含まれたイネーブル制御パルスのパルス幅が、データＯＥＶＲに基づいて設定される。これにより、カウント値ＣＮＴＶから特定したゲートドライバ１２の出力端子に応じて、イネーブル制御パルスのパルス幅が設定されることになる。ＯＥＶ生成回路１３２によって生成された出力イネーブル信号ＯＥＶは、ゲートドライバ１２に与えられる。
【００２５】
このように、タイミング制御回路１３において、走査線シフトクロック信号ＣＰＶのカウント値ＣＮＴＶに応じて、出力イネーブル信号ＯＥＶ信号の立ち上がり時間を制御することによって、ゲートドライバ１２の出力端子毎に、異なるパルス幅のイネーブル制御パルスを設定することができる。すなわち、タイミング制御回路１３は、イネーブル制御パルスのパルス幅を、ゲートドライバ１２の出力端子毎に設定可能に構成されている。
【００２６】
図２は本実施形態に係る液晶表示装置の動作例を示すタイミングチャートである。図２では、走査線シフトスタート信号ＳＴＶ、走査線シフトクロック信号ＣＰＶ、出力イネーブル信号ＯＥＶ、および、走査線制御信号Ｇ１，Ｇ２，…，ＧＮ（走査線制御信号配線２における信号）の時間変化を示している。
【００２７】
走査線制御信号Ｇ１，Ｇ２，…，ＧＮの立ち上がり時間は、その配線負荷の違いから、互いに異なっている。図２の例では、走査線制御信号Ｇ１の立ち上がりが最も遅く、走査線制御信号ＧＮの立ち上がりが最も速くなっている。これに対処するために、本実施形態では、走査線シフトクロック信号ＣＰＶの立ち上がりタイミングから出力イネーブル信号ＯＥＶの立ち上がりタイミングまでの期間を、走査線制御信号Ｇ１，Ｇ２，…，ＧＮ毎に、変更している（ｔ１，ｔ２，…，ｔｎ）。言い換えると、出力イネーブル信号ＯＥＶにおいて、パネル制御パルスの出力を許可するイネーブル制御パルスのパルス幅（ＯＥＶが“Ｈ”の期間）を、走査線毎にすなわちゲートドライバ１２の出力端子毎に、変更している。これにより、各走査線制御信号Ｇ１，Ｇ２，…，ＧＮにおいて、走査線シフトクロック信号ＣＰＶの立ち上がりタイミングから、制御信号が薄膜トランジスタのＯＮレベルまで立ち上がるまでの時間を均一にすることができる（Ｔ１）。この結果、各走査線制御信号Ｇ１，Ｇ２，…，ＧＮにおけるパルス幅を均一にすることができる（ｔＧＨ１）。なお、イネーブル制御パルスのパルス幅は、対応する出力端子に接続された走査線制御信号配線２の配線長が長いほど、長くなるように、設定するのが好ましい。
【００２８】
図３を用いて、タイミング制御回路１３における出力イネーブル信号ＯＥＶの生成方法について、具体的に説明する。ここでは例えば、図３に示すとおり、走査線シフトクロック信号ＣＰＶの１周期を制御クロック信号ＣＬＫの３２クロック分とし、出力イネーブル信号ＯＥＶの立ち下がりタイミングを走査線シフトクロック信号ＣＰＶの立ち上がりから２８クロック後とする。
【００２９】
いま、走査線制御信号Ｇ４について、出力イネーブル信号ＯＥＶの立ち上がりタイミングすなわちイネーブル制御パルスの開始タイミングを、走査線シフトクロック信号ＣＰＶの立ち上がりタイミングから９クロック後に設定するものとする。この場合、ＯＥＶタイミングレジスタ１３３内の走査線制御信号Ｇ４に対応したレジスタに、ＯＥＶタイミング書き込み信号ＷＯＥＶによって、予めタイミングデータとして“９”を設定する。
【００３０】
ＣＰＶカウンタ１３４は、走査線シフトスタート信号ＳＴＶを受けて、走査線シフトクロック信号ＣＰＶのカウントを開始する。ＣＰＶカウンタ１３４が走査線制御信号Ｇ４に相当する“４”をカウントしたとき、ＯＥＶタイミングレジスタ１３３はそのカウント値ＣＮＴＶ（“４”）を受けて、走査線制御信号Ｇ４に対応したレジスタに設定された値（ここでは“９”）をタイミングデータＯＥＶＲとしてＯＥＶ生成回路１３２に出力する。ＯＥＶ生成回路１３２は、走査線シフトクロック信号ＣＰＶの立ち上がりから制御クロック信号ＣＬＫのカウントを始め、制御クロック信号ＣＬＫの９クロック目のタイミングで、出力イネーブル信号ＯＥＶにおいてイネーブル制御パルスの出力を開始する。その後、制御クロック信号ＣＬＫの２８クロック目のタイミングでイネーブル制御パルスの出力を終了する。このようにして、走査線制御信号Ｇ４に対するイネーブル制御パルスが生成される。
【００３１】
図４は比較例として、出力イネーブル信号ＯＥＶにおけるイネーブル制御パルスのパルス幅が一定の場合の動作例を示すタイミングチャートである。図４の例では、各走査線制御信号Ｇ１，Ｇ２，…，ＧＮにおいて、走査線シフトクロック信号ＣＰＶの立ち上がりタイミングから、制御信号が薄膜トランジスタのＯＮレベルまで立ち上がるまでの時間が、それぞれ異なっている（Ｔ１＞Ｔ２＞Ｔｎ）。このため、各走査線制御信号Ｇ１，Ｇ２，…，ＧＮにおけるパルス幅が均一になっていない（ｔＧＨ１＜ｔＧＨ２＜ｔＧＨｎ）。この結果、液晶パネル１１において表示ムラが発生し、表示品質の低下を招くことになる。本実施形態によって、このような不具合を解消することができる。
【００３２】
ここで、タイミングデータＯＥＶＲの決定方法について説明する。
【００３３】
例えば、制御クロック信号ＣＬＫの周波数を２００ＭＨｚ（周期５ｎＳ）、ゲートドライバ１２の各出力端子に係る配線遅延の差が最大で１００ｎＳ（実測または設計時シミュレーション）とする。この場合、配線遅延が最も小さい出力端子（走査線電極までの配線が最も短い）と配線遅延が最も大きい出力端子（走査線電極までの配線が最も長い）との配線遅延の差は、制御クロック信号ＣＬＫの２０クロックに相当する。走査線ゲートに印加されるパルス幅を均一にするためには、例えば、配線遅延が最も大きい出力端子に係るパルス幅に、他の出力端子に係るパルス幅を合わせればよい。この場合、ゲートドライバ１２の出力端子を配線遅延の大小に従って２１組に分けて、各組毎に、配線遅延が大きい方から順に、タイミングデータＯＥＶＲとして“０”〜“２０”を順次設定すればよい。これによって、イネーブル制御パルスのパルス幅は、配線遅延が最も大きい出力端子では最も長くなる一方、配線遅延が最も小さい出力端子では最も短くなり、その差は制御クロック信号ＣＬＫの２０クロック分となる。
【００３４】
液晶パネルの走査線数は、例えば、ハイビジョンであれば７２０本、フルハイビジョンであれば１０８０本である。ゲートドライバの出力が２７０チャンネルの場合は、ゲートドライバはハイビジョンで３個、フルハイビジョンの場合は４個必要である。図５は複数のゲートドライバ１２ａ，１２ｂ，１２ｃを設けた場合の構成例を示す。ハイビジョンの場合は、３個のゲートドライバの全出力端子を約３５個ずつ２１組に分けて、タイミングデータＯＥＶＲをそれぞれ設定すればよい。フルハイビジョンの場合は、４個のゲートドライバの出力端子を約５２個ずつ２１組に分けて、タイミングデータＯＥＶＲをそれぞれ設定すればよい。
【００３５】
以上のように本実施形態によると、ゲートドライバに与える出力イネーブル信号におけるイネーブル制御パルスのパルス幅を、ゲートドライバの出力端子毎に、設定可能に構成されているので、たとえ走査線制御信号配線の配線長にばらつきがあっても、ゲートドライバから液晶パネルに与える制御信号のパルス幅を均一にすることができる。これにより、液晶パネルの表示ムラを抑えることができる。
【００３６】
なお、上述の説明では、ゲートドライバの出力端子を２１組に分けるものとしたが、これに限られるものではなく、出力端子の分け方は、例えばゲートドライバ１個当たりの出力端子数や制御クロック信号のクロック周波数などに応じて、様々な形態が実現できる。また、出力端子をその個数がほぼ均等になるように分けるものとしたが、これに限られるものではなく、液晶パネルの形態等により、よりよい特性を得るためにその個数の割合を変える方が好ましい場合もあり得る。さらに、ゲートドライバの出力数が少ないときは、各出力端子ごとに、イネーブル制御パルスのパルス幅を変えるようにしてもかまわない。
【００３７】
（実施の形態２）
図６は実施の形態２に係る液晶表示装置の構成を示すブロック図である。図６に示す液晶表示装置１ａは、図１の液晶表示装置１とほぼ同様の構成からなり、その動作も図１の構成と同様である。ただし、タイミング制御回路１３ａの構成が異なっている。
【００３８】
タイミング制御回路１３ａは、液晶パネル１１の垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣを受け、走査線シフトスタート信号ＳＴＶと走査線シフトクロック信号ＣＰＶを生成する走査線シフト制御信号生成回路１３８を備えている。垂直同期信号ＶＳＹＮＣは液晶パネル１１の一画面表示の書き換え周期に同期しており、標準で６０Ｈｚ、倍速表示時では１２０Ｈｚ等の周期が用いられる。水平同期信号ＨＳＹＮＣは液晶パネル１１の走査線一ラインの階調データ書き込み周期を制御する信号である。
【００３９】
図７は走査線シフト制御信号生成回路１３８の動作例を示すタイミングチャートである。走査線シフト制御信号生成回路１３８は、垂直同期信号ＶＳＹＮＣのパルスが入力されると、例えば制御クロック信号ＣＬＫの６クロック分のパルス幅で、走査線シフトスタート信号ＳＴＶを生成する。また、走査線シフト制御信号生成回路１３８は、水平同期信号ＨＳＹＮＣのパルスが入力されると、例えば制御クロック信号ＣＬＫの３クロック分のパルス幅で、走査線シフトクロック信号ＣＰＶを生成する。タイミング制御回路１３ａは、このようにして走査線シフト制御信号生成回路１３８によって生成された走査線シフトスタート信号ＳＴＶと走査線シフトクロック信号ＣＰＶを用いて、実施の形態１と同様に、出力イネーブル信号ＯＥＶを生成する。
【産業上の利用可能性】
【００４０】
以上のように、本発明に係る液晶表示装置は、表示ムラの発生を抑えることができるため、特に、大画面および高精細の表示装置に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１に係る液晶表示装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る液晶表示装置の動作例を示すタイミングチャートである。
【図３】出力イネーブル信号の生成方法を説明するためのタイミングチャートである。
【図４】比較例を示すタイミングチャートである。
【図５】ゲートドライバを複数個備えた構成を示すブロック図である。
【図６】本発明の実施の形態２に係る液晶表示装置の構成を示すブロック図である。
【図７】走査線シフト制御信号生成回路の動作例を示すタイミングチャートである。
【図８】走査線制御信号線の配線負荷を説明するための図である。
【符号の説明】
【００４２】
１，１ａ  液晶表示装置
２  走査線制御信号配線
１１  液晶パネル
１２  ゲートドライバ
１３，１３ａ  タイミング制御回路
１３４  ＣＰＶカウンタ（カウンタ）
１３８  走査線シフト制御信号生成回路
ＯＥＶ  出力イネーブル信号
ＣＰＶ  走査線シフトクロック信号
ＣＮＴＶ  カウンタ値
ＶＳＹＮＣ  垂直同期信号
ＨＳＹＮＣ  水平同期信号
【図１】
2009230103.tif 000003
【図２】
2009230103.tif 000004
【図３】
2009230103.tif 000005
【図４】
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【図５】
2009230103.tif 000007
【図６】
2009230103.tif 000008
【図７】
2009230103.tif 000009
【図８】
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