(57)【要約】【課題】静電気放電保護機能を有し，かつ所望の周波数帯域の信号を効果的に減衰可能なＥＭＩフィルタおよび電子機器を提供する。【解決手段】ＥＭＩフィルタが，第１，第２の主面を有する半導体基板と，第１のカソードと，第１のアノードと，を有する第１のツェナーダイオードと，第２のカソードと，第２のアノードと，を有する第２のツェナーダイオードと，第１，第２のアノードに接続されるグランド電極と，第１の主面に配置され，第１のカソードに接続される第１のパッドと，第１の主面に配置され，第２のカソードに接続される第２のパッドと，第１，第２のカソード間に接続される抵抗素子と，第１，第２のカソード間に接続されるキャパシタンス素子と，を具備する。【選択図】図１
2009124410.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２の主面を有する半導体基板と，
前記半導体基板の内部に配置され，前記第１の主面側に配置される第１のカソードと，前記第２の主面側に配置される第１のアノードと，を有する第１のツェナーダイオードと，
前記半導体基板の内部に配置され，前記第１の主面側に配置される第２のカソードと，前記第２の主面側に配置される第２のアノードと，を有する第２のツェナーダイオードと，
前記第１，第２のアノードに接続されるグランド電極と，
前記第１の主面に配置され，前記第１のカソードに接続される第１のパッドと，
前記第１の主面に配置され，前記第２のカソードに接続される第２のパッドと，
前記第１，第２のカソード間に接続される抵抗素子と，
前記第１，第２のカソード間に接続されるキャパシタンス素子と，
を具備することを特徴とするＥＭＩフィルタ。
【請求項２】
前記抵抗素子と，前記キャパシタンス素子の少なくとも一部が重なっている
ことを特徴とする請求項１記載のＥＭＩフィルタ。
【請求項３】
前記第１のパッドと接続される第１の配線と，
前記第２のパッドと接続され，前記第１の配線と略反対側に配置される第２の配線と，
をさらに具備することを特徴とする請求項１または２に記載のＥＭＩフィルタ。
【請求項４】
第１，第２の端子と，
前記第１のパッドと，前記第１の端子とを接続する第１の配線と，
前記第２のパッドと，前記第２の端子とを接続する第２の配線と，をさらに具備し，
前記キャパシタンス素子が，前記第１，第２の端子間に接続される
ことを特徴とする請求項１または２に記載のＥＭＩフィルタ。
【請求項５】
第１，第２の主面を有する半導体基板と，
前記半導体基板の内部に配置され，前記第１の主面側に配置される第１のカソードと，前記第２の主面側に配置される第１のアノードと，を有する第１のツェナーダイオードと，
前記半導体基板の内部に配置され，前記第１の主面側に配置される第２のカソードと，前記第２の主面側に配置される第２のアノードと，を有する第２のツェナーダイオードと，
前記第１，第２のアノードに接続されるグランド電極と，
前記第１の主面に配置され，前記第１のカソードに接続される第１のパッドと，
前記第１の主面に配置され，前記第２のカソードに接続される第２のパッドと，
前記第１，第２のカソードに接続される抵抗素子と，を備えるＥＭＩフィルタと，
第１，第２の端子と，
前記第１のパッドと前記第１の端子とを接続する第１の配線と，
前記第２のパッドと前記第２の端子とを接続する第２の配線と，
前記第１，第２の端子に電気的に接続されるキャパシタンス素子と，
を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，静電気放電保護機能を有するＥＭＩフィルタおよび電子機器に関する。
【背景技術】
【０００２】
電子機器から放射される電磁波による他の機器や人体への影響を低減するためにＥＭＩフィルタが用いられる。多くのＥＭＩフィルタは，信号の高周波数成分を減衰させるローパスフィルタである。ローパスフィルタは主に抵抗，コイル，コンデンサからなり，Γ型，Ｔ型，π型等の回路で構成される。
【０００３】
電子機器においては，放射電磁波（エミッション）の低減と共に，周囲環境からの電磁波による影響の受けやすさ（イミュニティ）への対策も必要とされる。ＩＥＣ（国際電気標準会議：International Electrotechnical Commission）によって，イミュニティ試験の規格が規定されている（IEC61000-4-2）。この規格に係る試験では，人体等からの静電気放電が電子機器に与える影響が測定される。静電気放電から電子機器を保護するために，信号の高周波数成分を除去すると共に，静電気放電保護機能を併せ持つＥＭＩフィルタが利用される。このような静電気放電保護機能を有するＥＭＩフィルタは，例えば，メモリーカードコネクター等の外部入力端子を有し，かつ，高周波回路を有する携帯電話端末で必要とされる。
【０００４】
ここで，エミッションやイミュニティに対する規制に適合するために，ＥＭＩフィルタにおいて，静電気放電保護機能を有し，かつ所望の周波数帯域の信号を効果的に減衰させることが求められている。
【０００５】
なお，半導体基板内にダイオードと抵抗とが形成され，保護回路とＥＭＩフィルタの双方として機能する半導体保護装置に関する技術が公開されている（特許文献１参照）。
【特許文献１】特開２００５−１６７０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に鑑み，本発明は，静電気放電保護機能を有し，かつ所望の周波数帯域の信号を効果的に減衰可能なＥＭＩフィルタおよび電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るＥＭＩフィルタは，第１，第２の主面を有する半導体基板と，前記半導体基板の内部に配置され，前記第１の主面側に配置される第１のカソードと，前記第２の主面側に配置される第１のアノードと，を有する第１のツェナーダイオードと，前記半導体基板の内部に配置され，前記第１の主面側に配置される第２のカソードと，前記第２の主面側に配置される第２のアノードと，を有する第２のツェナーダイオードと，前記第１，第２のアノードに接続されるグランド電極と，前記第１の主面に配置され，前記第１のカソードに接続される第１のパッドと，前記第１の主面に配置され，前記第２のカソードに接続される第２のパッドと，前記第１，第２のカソード間に接続される抵抗素子と，前記第１，第２のカソード間に接続されるキャパシタンス素子と，を具備する。
【発明の効果】
【０００８】
本発明によれば，静電気放電保護機能を有し，かつ所望の周波数帯域の信号を効果的に減衰可能なＥＭＩフィルタおよび電子機器を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は，本発明の第１実施形態に係るＥＭＩ（Electro-Magnetic Interference）フィルタ１０の斜視図である。図２は，ＥＭＩフィルタ１０の等価回路図である。
【００１０】
ＥＭＩフィルタ１０は，静電気放電保護機能を有し，半導体基板１１，ツェナーダイオードＤ１，Ｄ２，パッド電極１２，１３，抵抗素子１４，キャパシタンス素子１５，配線Ｗ１，Ｗ２，ボンディングワイヤー１６，１７，電極１８，１９，２０，および外囲器２１を備える。なお，ＥＭＩフィルタ１０の用途の一例として，Ｗ−ＣＤＭＡを用いた携帯電話端末が挙げられる。Ｗ−ＣＤＭＡの使用周波数帯域は２ＧＨｚ近傍であり，その周波数帯での減衰量が重要である。
【００１１】
半導体基板１１は，シリコン等の半導体材料から構成される。半導体基板１１は外囲器２１内の電極１８上にマウントされている。
【００１２】
ツェナーダイオードＤ１，Ｄ２は，半導体基板１１内のパッド電極１２，１３の直下に形成される（図示せず）。ツェナーダイオードＤ１，Ｄ２のカソード電極およびアノード電極はそれぞれ，半導体基板１１の表面（第１の主面）側，裏面（第２の主面）側に配置される。即ち，ツェナーダイオードＤ１は縦型素子であり，大きな静電気放電（Electrostatic Discharge：ＥＳＤ）能力を有し，例えば，IEC61000-4-2規格で８ｋＶ以上ものＥＳＤ耐量を有する。ツェナーダイオードＤ１，Ｄ２はそれぞれ，図２に破線で示す接合容量Ｃ１，Ｃ２を有する。なお，図示されていないが，ダイオードＤ１およびＤ２は直列の寄生抵抗（Ｒｓ）を有する。
【００１３】
ツェナーダイオードＤ１，Ｄ２のカソード電極はそれぞれ，パッド電極１２，１３に接続される。ツェナーダイオードＤ１，Ｄ２のアノード電極は，電極１８と接続される。これらアノード電極と電極１８間の寄生インダクタンスＬｐが図２中に示されている。
【００１４】
パッド電極１２，１３はそれぞれ，半導体基板１１の表面側に配置され，ボンディングワイヤー１６，１７により，電極１９，２０に接続される。ボンディングワイヤー１６，１７それぞれの寄生インダクタンスＬ１，Ｌ２が図２中に示される。
【００１５】
抵抗素子１４は，例えば，半導体基板１１上に形成されるポリシリコン抵抗層であり，抵抗値Ｒ１を有する。抵抗素子１４は，パッド電極１２，１３間に接続される。即ち，抵抗素子１４は，ツェナーダイオードＤ１，Ｄ２のカソード電極間に接続される。
【００１６】
キャパシタンス素子１５は，後述の第３の実施形態で示されるように，例えば，金属，誘電体，金属の３層構造で構成され，キャパシタンスＣｘを有する。キャパシタンス素子１５がパッド電極１２，１３間に接続されることで，キャパシタンス素子１５と抵抗素子１４が並列に接続される。後述のようにキャパシタンス素子１５が存在することで，所望の周波数での減衰量を大きくすることが容易となる。
【００１７】
配線Ｗ１，Ｗ２は，半導体基板１１上に配置され，パッド電極１２，１３と，抵抗素子１４，キャパシタンス素子１５とを接続する。即ち，配線Ｗ１，Ｗ２によって，パッド電極１２，１３の間に抵抗素子１４，およびキャパシタンス素子１５が接続される。
【００１８】
ボンディングワイヤー１６，１７はそれぞれ，パッド電極１２，１３と電極１９，２０とを接続する。本実施形態において，ボンディングワイヤー１６，１７は，略反対側に（半導体基板１１の互いに反対側の辺（左右の辺）に）配置される。一例として，上方から透視した際，ボンディングワイヤー１６，１７が略直線状に配置される。ボンディングワイヤー１６，１７が略反対側に配置されることで，ボンディングワイヤー１６，１７間の相互インダクタンスをほとんど無視することができる。例えば，０．００５ｎＨ未満の相互インダクタンスは，実質的に無視することが可能である。
【００１９】
電極１８は，矩形状のグランド（ＧＮＤ）電極であり，ツェナーダイオードＤ１のアノード電極と接続される。電極１９，２０は，矩形状であり，それぞれ図２の入力端子ＩＮおよび出力端子ＯＵＴに対応する。電極１８，１９，２０それぞれの裏面の全部あるいは一部は，外周器２１の裏側で露出される。なお，電極１８，１９，２０の形状が矩形状であることから，電極１８，１９，２０自体の寄生インダクタンスはＥＭＩフィルタの特性上無視し得るほど小さい。
【００２０】
外囲器２１は，例えば，樹脂モールドされたパッケージであり，電極１８，１９，２０それぞれに対応する開口部（図示せず）をパッケージ裏面に有する。この開口部から，電極１８，１９，２０の裏面の全部あるいは一部が露出していることから，外囲器２１は所謂リードレスパッケージとなる。
【００２１】
本実施形態では，抵抗素子１４と並列にキャパシタンス素子１５が接続される。通常，キャパシタンス素子はハイパスフィルタの役目を果たし，ローパスフィルタの役目を果たすＥＭＩフィルタと同時に使用されることはない。本発明者らは，次のことを見出した。即ち，特定のキャパシタンスを持つキャパシタンス素子１５を用いることで，所望の周波数帯域での減衰量を大幅に低減できる。
【００２２】
図３は，ＥＭＩフィルタの挿入損失｜Ｓ２１｜（ａｔ  ２ＧＨｚ）のキャパシタンスＣｘ依存性を表すグラフである。この例では，最適キャパシタンス（キャパシタンスＣｘの最適値）Ｃｘ＿ｏｐｔは，１．１ｐＦである。ここで，周波数が２ＧＨｚの場合，キャパシタンスＣｘとして，最大２．４ｐＦまでを採用できる。この範囲のキャパシタンスＣｘであれば，キャパシタンス素子がない時に比べて，改善効果が現れる。
【００２３】
図４は，ＥＭＩフィルタ１０の回路定数を下記のように設定した時の挿入損失｜Ｓ２１｜の周波数特性を表すグラフである。グラフＧ１１，Ｇ１０がそれぞれ，実施例（キャパシタンスＣｘ有り），後述の比較例１（キャパシタンスＣｘ無し）に対応する。
Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ
Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  ２９．２ｐＦ
Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω
Ｃｘ＝  １．１  ｐＦ
【００２４】
上記の回路定数は図１における外囲器２１の長手方向が１．２ｍｍ，短手方向が０．６ｍｍ，また，半導体基板１１のサイズが３００μｍ×４５０μｍの場合での測定値である。
【００２５】
ここで，キャパシタンスＣｘは周波数２ＧＨｚでの減衰量が最大となるように決定されている。そのため，挿入損失｜Ｓ２１｜は周波数２ＧＨｚで最小となり，−８３．２ｄＢという極めて大きい減衰量が実現される。後述の比較例１（キャパシタＣｘを有しない）での挿入損失｜Ｓ２１｜（−４８．３ｄＢ）に比べて，挿入損失｜Ｓ２１｜が３４．９ｄＢ（＝ΔＳ１）も低減される。
【００２６】
（比較例１）
図５は，比較例１に係るＥＭＩフィルタ１０ｘの等価回路を表す。ＥＭＩフィルタ１０ｘは，ツェナーダイオードＤ１，Ｄ２と抵抗Ｒ１とから構成され，キャパシタンスＣｘを有しない。
【００２７】
図６は，図５での回路定数を次のように設定したときのＥＭＩフィルタ１０ｘの挿入損失｜Ｓ２１｜の周波数特性を表すグラフである。なお，このグラフは，図４のグラフＧ１０と対応する。
Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ
Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  ２９．２  ｐＦ
Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω
【００２８】
図６の例では，周波数２ＧＨｚでの挿入損失｜Ｓ２１｜は−４８．３ｄＢである。ＥＭＩフィルタとしては更に大きな減衰量を実現しなければならないことが多い。そのためには，ツェナーダイオードＤ１の接合容量Ｃ１の増大，あるいは，フィルタの段数の増大が有効である。しかし，そのどちらも半導体基板１１のサイズの増大を招く。半導体基板１１のサイズが増大すると，外囲器２１のサイズの増大を招き，携帯機器等の小型の電子機器への適用が困難となる。
【００２９】
これに対して，既述のように，本実施形態では，比較例１（キャパシタＣｘを有しない）での挿入損失｜Ｓ２１｜（−４８．３ｄＢ）に比べて，挿入損失｜Ｓ２１｜が３４．９ｄＢ（＝ΔＳ１）も低減される。即ち，キャパシタＣｘを有することで，所望の周波数での減衰量の低減が容易となる。
【００３０】
（第２の実施の形態）
図７は本発明の第２実施形態に係るＥＭＩフィルタ１１０の斜視図である。図８はＥＭＩフィルタ１１０の等価回路図である。
【００３１】
本実施形態においては，外囲器２１内の電極１９，２０が隣り合って配置されている。その結果，ボンディングワイヤー１６，１７が略平行に配置され，ボンディングワイヤー１６，１７間に無視できない相互インダクタンスＭが存在する。一般的に，例えば，０．００５ｎＨ以上の相互インダクタンスは，無視できない。
【００３２】
図８に示される等価回路は二端子対回路に対する理論を用いて，図９のように変換できる。図９において，図８の相互インダクタンスＭは，ツェナーダイオードＤ１，Ｄ２と直列のインダクタンスＭ１に置き換えられている。また，ボンディングワイヤー１６，１７の寄生インダクタンスＬ１，Ｌ２は相互インダクタンスＭ分減少している。
【００３３】
キャパシタＣｘが存在しない場合，寄生インダクタンスＬｐの増加は減衰量の劣化を招く。本実施形態では，第１の実施形態と同様に，キャパシタＣｘを有することにより，減衰量が低減される。
【００３４】
図１０は，ＥＭＩフィルタ１１０の挿入損失｜Ｓ２１｜の周波数特性を表すグラフである。ここで，グラフＧ２０，Ｇ２１はそれぞれ，キャパシタＣｘの無い場合，有る場合に対応する。グラフＧ２０，Ｇ２１それぞれの周波数２ＧＨｚでの挿入損失｜Ｓ２１｜は，−３１．１ｄＢ，−４０．４ｄＢである。即ち，キャパシタＣｘを付加することで，減衰量を９．３ｄＢ（＝ΔＳ２）低減できる。
【００３５】
（グラフＧ２０，Ｇ２１の基礎となる数値データ）
グラフＧ２０，Ｇ２１の基礎となる数値データは以下の通りである。
グラフＧ２０                  グラフＧ２１
Ｌ１＝０．４  ｎＨ            Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ            Ｌ２＝０．４  ｎＨ
Ｌｐ＝０．０１  ｎＨ          Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  １１．１ｐＦ    Ｃ１＝Ｃ２＝  １１．１ｐＦ
Ｒ１＝１００  Ω              Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω            Ｒｓ＝０．８５  Ω
Ｃｘ＝１．０  ｐＦ
【００３６】
（第３の実施の形態）
図１１は本発明の第３実施形態に係るＥＭＩフィルタ２１０の斜視図である。図１２はＥＭＩフィルタ２１０を線Ａ−Ａ‘で切断した状態を表す断面図である。
【００３７】
図１２に示すように，半導体基板１１上に，抵抗層ＬＹ１，絶縁層ＬＹ２，導電層ＬＹ３，誘電体層ＬＹ４，導電層ＬＹ５が順に積層されている。抵抗層ＬＹ１は，例えば，ポリシリコンからなり，抵抗素子１４を構成し，配線Ｗ１，Ｗ２に接続される。絶縁層ＬＹ２は，抵抗素子１４とキャパシタンス素子１５を電気的に分離する。導電層ＬＹ３，誘電体層ＬＹ４，導電層ＬＹ５は，キャパシタンス素子１５を構成する。導電層ＬＹ３が配線Ｗ２に，導電層ＬＹ５が配線Ｗ１に接続される。これは，キャパシタンス素子１５の両端がそれぞれ，ツェナーダイオードＤ１，Ｄ２のカソード電極に接続されることを意味する。
【００３８】
ここで，導電層ＬＹ３，誘電体層ＬＹ４，導電層ＬＹ５は，金属，誘電体，金属の３層構造，いわゆるＭＩＭ(Metal-Insulator-Metal)構造を有する。ＭＩＭ構造を利用することで，十分なＥＳＤ耐性を確保できる。即ち，誘電体層ＬＹ４は十分なＥＳＤ耐性を有するような厚さを有する。
【００３９】
図１１，図１２に示すように，本実施形態においては，半導体基板１１上に，抵抗素子１４とキャパシタンス素子１５が積層されている（重なっている）。これらを積層することで，半導体基板１１上での，抵抗素子１４およびキャパシタンス素子１５の占有面積が確保され，ＥＭＩフィルタ２１０の性能の向上に貢献する。また，積層しない場合に比べて，同じ値の抵抗素子１４およびキャパシタンス素子１５を得るための面積を縮小でき，より小型のＥＭＩフィルタ２１０を提供できる。
【００４０】
なお，本実施形態では，抵抗素子１４およびキャパシタンス素子１５のほぼ全体が重なっている。抵抗素子１４およびキャパシタンス素子１５の一部のみが重なっていても良い。
【００４１】
（第４の実施の形態）
図１３は本発明の第４実施形態に係るＥＭＩフィルタ３１０を表す斜視図である。本実施形態では，第２の実施形態と異なり，配線Ｗ１，Ｗ２を有さず，抵抗１４がパッド電極１２，１３間に直接配置される。また，電極１８および１９の間にキャパシタンス素子３０が搭載されている。その他の点では，本実施形態は，第２の実施形態と異なるところが無いので詳細な説明を省略する。
【００４２】
図１４は，挿入損失｜Ｓ２１｜の２５ｄＢ以上の減衰を確保できる周波数帯域幅のキャパシタンスＣｘ依存性を表すグラフである。この例では，最適キャパシタンスＣｘ＿ｏｐｔは，０．２ｐＦである。ここで，キャパシタンスＣｘとして，最大１．８ｐＦまでを採用できる。この範囲のキャパシタンスＣｘであれば，キャパシタンス素子がない時に比べて，減衰効果が現れる。
【００４３】
図１５はＥＭＩフィルタ３１０の回路定数を下記のように設定した時の挿入損失｜Ｓ２１｜の周波数特性を表すグラフである。グラフＧ４１，Ｇ４０がそれぞれ，実施例（キャパシタンスＣｘ有り），後述の比較例２（キャパシタンスＣｘ無し）に対応する。
Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ
Ｍ＝０．０５  ｎＨ
Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  １１．１ｐＦ
Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω
Ｃｘ＝  ０．２  ｐＦ
【００４４】
ここで，挿入損失｜Ｓ２１｜が２５ｄＢ以上となる帯域の幅が最大となるように，キャパシタンスＣｘが決定されている。そのため，２５ｄＢ以上の減衰帯域幅が７．４７ＧＨｚ（＝ＷＢ１）という極めて大きい減衰帯域幅が実現される。後述の比較例２（キャパシタＣｘを有しない）での２５ｄＢ以上の減衰帯域幅（３．０４ＧＨｚ（＝ＷＢ０））に比べて，減衰帯域幅が増大される。
【００４５】
図１６は，挿入損失｜Ｓ２１｜（ａｔ  ５ＧＨｚ）のキャパシタンスＣｘ依存性を表すグラフである。なお，周波数５ＧＨｚは，無線ＬＡＮの周波数帯域である。この例では，最適キャパシタンスＣｘ＿ｏｐｔは，０．５５ｐＦである。
【００４６】
図１７はＥＭＩフィルタ３１０の回路定数を下記のように設定した時の挿入損失｜Ｓ２１｜の周波数特性である。グラフＧ４２，Ｇ４０がそれぞれ，実施例（キャパシタンスＣｘ有り），後述の比較例２（キャパシタンスＣｘ無し）に対応する。
Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ
Ｍ＝０．０５  ｎＨ
Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  １１．１ｐＦ
Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω
Ｃｘ＝  ０．５５  ｐＦ
【００４７】
ここで，キャパシタンスＣｘの値は５ＧＨｚでの減衰量が最大となるように決定されている。そのため，挿入損失｜Ｓ２１｜は５ＧＨｚで減衰極を持ち，−３３．４  ｄＢという大きい減衰量が実現される。比較例２（Ｃｘを有しない場合）での−２３．３  ｄＢに比べて，本実施形態での挿入損失｜Ｓ２１｜は１０．１  ｄＢも低減される。また，周波数２ＧＨｚでの挿入損失｜Ｓ２１｜は，−３１．６ｄＢとなり，比較例２での挿入損失｜Ｓ２１｜−３１．１ｄＢに比べて，わずかながら減衰量が低減している。
【００４８】
（比較例２）
図１８は，比較例２に係るＥＭＩフィルタ３１０ｘの等価回路を表す。ＥＭＩフィルタ３１０ｘは，ツェナーダイオードＤ１，Ｄ２と抵抗Ｒ１とから構成され，キャパシタンスＣｘを有しない。一方，インダクタンスＬ１とＬ２間に相互インダクタンスＭが存在する。
【００４９】
図１９は，ＥＭＩフィルタ３１０ｘに下記の等価回路定数が与えられた時の挿入損失｜Ｓ２１｜の周波数特性を表す。なお，このグラフは，図１５，１７のグラフＧ４０と対応する。
Ｌ１＝０．４  ｎＨ
Ｌ２＝０．４  ｎＨ
Ｍ＝０．０５ｎＨ
Ｌｐ＝０．０１  ｎＨ
Ｃ１＝Ｃ２＝  １１．１  ｐＦ
Ｒ１＝１００  Ω
Ｒｓ＝０．８５  Ω
【００５０】
図１９の例では，周波数２ＧＨｚでの挿入損失｜Ｓ２１｜は−３１．１  ｄＢで，周波数５ＧＨｚでの挿入損失｜Ｓ２１｜は−２３．３  ｄＢである。即ち，周波数５ＧＨｚでは十分な減衰量が得られていない。周波数５ＧＨｚで更に大きな減衰量を得るためには，別途５ＧＨｚ用のＥＭＩフィルタを準備する必要がある。これは，実装面積の増大を招き，携帯機器用ＥＭＩフィルタとしての利用が困難となる。
【００５１】
（第５の実施の形態）
第５実施形態に係るＥＭＩフィルタ４１０につき説明する。ＥＭＩフィルタ４１０は，電極１８，１９，ＥＭＩフィルタ３１０のキャパシタンス素子３０に替えて，電極１８Ａ，１９Ａ，キャパシタンス素子３０Ａが配置される。ＥＭＩフィルタ４１０の全体的構成の説明は省略する。
【００５２】
図２０は，ＥＭＩフィルタ４１０の電極１８Ａ，１９Ａを切断した状態を表す斜視図である。この図は，ＥＭＩフィルタ３１０を図１３の線Ｂ−Ｂ‘で切断したときの断面図と対応する。キャパシタ３０Ａは，電極１８Ａおよび１９Ａに付加された主面が略平行な電極３１Ａ，３２Ａから構成される。キャパシタ３０Ａを所望の値にするために，電極３１Ａ，３２Ａ間に適宜の誘電体材料を挿入可能である。本実施形態によれば，別途キャパシタンス素子を追加することなく，第４の実施の形態と同様に減衰量を低減できる。
【００５３】
（第６の実施の形態）
第６実施形態に係るＥＭＩフィルタ５１０につき説明する。ＥＭＩフィルタ５１０は，電極１８，１９，ＥＭＩフィルタ３１０のキャパシタンス素子３０に替えて，電極１８Ｂ，１９Ｂ，キャパシタンス素子３０Ｂが配置される。ＥＭＩフィルタ５１０の全体的構成の説明は省略する。
【００５４】
図２１は，ＥＭＩフィルタ５１０の電極１８Ｂ，１９Ｂを切断した状態を表す斜視図である。この図は，ＥＭＩフィルタ３１０を図１３の線Ｂ−Ｂ‘で切断したときの断面図と対応する。キャパシタ３０Ｂは，電極１８Ｂおよび１９Ｂに付加された底面が略平行な電極３１Ｂ，３２Ｂから構成される。キャパシタ３０Ｂを所望の値にするために，電極３１Ｂ，３２Ｂ間に適宜の誘電体材料を挿入可能である。本実施形態によれば，別途キャパシタンス素子を追加することなく，第４の実施の形態と同様に減衰量を低減できる。
【００５５】
（第７の実施の形態）
図２２は本発明の第７実施形態に係る電子機器６００の斜視図である。電子機器６００は，実装基板６１０，ＥＭＩフィルタ６２０，キャパシタンス素子６３０を有する。
【００５６】
実装基板６１０は，メタライズ領域６１１，６１２を有する。メタライズ領域６１１，６１２は，実装基板６１０上に導電膜が配置される領域である
【００５７】
ＥＭＩフィルタ６２０は，キャパシタンス素子を有しない。電極１８，１９がメタライズ領域６１１，６１２に接続される。なお，ＥＭＩフィルタ６２０の構成は，キャパシタンス素子３０を有しないことを除き，ＥＭＩフィルタ３１０と同様なので，詳細な説明を省略する。
【００５８】
キャパシタンス素子６３０は，メタライズ領域６１１，６１２に接続される。即ち，メタライズ領域６１１，６１２でＥＭＩフィルタの入出力端子と並列にキャパシタンス素子６３０を接続した。本実施形態では，キャパシタンス素子を有しないＥＭＩフィルタ６２０を使用し，外部にキャパシタンス素子６３０を加えている。その結果，第４の実施形態と同様に減衰量を低減できる。
【００５９】
図２３は，電子機器６００の周波数特性の一例を示すグラフである。グラフＧ６１，Ｇ６０がそれぞれ，実施例（キャパシタンス素子６３０有り），比較例（キャパシタンス素子６３０無し）に対応する。
【００６０】
ここで，キャパシタンス素子６３０としてキャパシタンスが０．４ｐＦのものを用いた。この結果，電子機器６００の挿入損失｜Ｓ２１｜（ａｔ  ５ＧＨｚ）は−３２．２ｄＢであった。キャパシタンス素子６３０を用いない場合と比べて，減衰量が８．９ｄＢ低減された。
【００６１】
ここでは，インダクタンス成分の補正の関係で，キャパシタンス素子６３０のキャパシタンスが第４の実施形態と異なっている。キャパシタンス素子は一般に直列のインダクタンス成分を有する。今回使用したキャパシタンス素子６３０は，０．４９ｎＨ（ａｔ  ５ＧＨｚ）のインダクタンス成分を有し，この影響を考慮して，キャパシタンスが変更されている。
【００６２】
（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００６３】
【図１】第１実施形態に係るＥＭＩフィルタの斜視図である。
【図２】第１実施形態に係るＥＭＩフィルタの等価回路図である。
【図３】第１実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図４】第１実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図５】比較例１に係るＥＭＩフィルタの等価回路図である。
【図６】比較例１に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図７】第２実施形態に係るＥＭＩフィルタの斜視図である。
【図８】第２実施形態に係るＥＭＩフィルタの等価回路図である。
【図９】第２実施形態に係るＥＭＩフィルタの等価回路図である。
【図１０】第２実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図１１】第３実施形態に係るＥＭＩフィルタの斜視図である。
【図１２】第３実施形態に係るＥＭＩフィルタの断面図である。
【図１３】第４実施形態に係るＥＭＩフィルタの斜視図である。
【図１４】第４実施形態に係るＥＭＩフィルタの周波数帯域幅の一例を表すグラフである。
【図１５】第４実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図１６】第４実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図１７】第４実施形態に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図１８】比較例２に係るＥＭＩフィルタの等価回路図である。
【図１９】比較例２に係るＥＭＩフィルタの挿入損失の一例を表すグラフである。
【図２０】第５実施形態に係るＥＭＩフィルタの一部の斜視図である。
【図２１】第６実施形態に係るＥＭＩフィルタの一部の斜視図である。
【図２２】第７実施形態に係る電子機器の斜視図である。
【図２３】第７実施形態に係る電子機器の周波数特性の一例を表すグラフである。
【符号の説明】
【００６４】
１０…ＥＭＩフィルタ，１１…半導体基板，１２，１３…パッド電極，１４…抵抗素子，１５…キャパシタンス素子，１６，１７…ボンディングワイヤー，１８，１９，２０…電極，２１…外囲器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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