(57)【要約】【課題】移動度が高い電界効果型トランジスタを提供する。【解決手段】基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜があり、半導体層の少なくとも一面側に保護層を有し、半導体層の厚さが１ｎｍ以上１００ｎｍ以下であり、ソース電極とドレイン電極との間が０．５μｍ以上５０μｍ以下である電界効果型トランジスタ。【選択図】図１
2009231664.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、
前記ソース電極とドレイン電極が、半導体層を介して接続してあり、
前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、
前記半導体層の少なくとも一面側に保護層を有し、
前記半導体層の厚さが１ｎｍ以上１００ｎｍ以下であり、ソース電極とドレイン電極との間が０．５μｍ以上５０μｍ以下である電界効果型トランジスタ。
【請求項２】
前記半導体層が、少なくともＩｎ（インジウム）元素とＺｎ（亜鉛）を、下記の割合（原子比）で含有する請求項１に記載の電界効果型トランジスタ。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．９２０〜０．９９９
Ｚｎ／（Ｉｎ＋Ｚｎ）＝０．００１〜０．０８０
【請求項３】
前記半導体層が結晶質を含む請求項２に記載の電界効果型トランジスタ。
【請求項４】
複合酸化物の焼結ターゲットを用い、ＤＣ又はＡＣスパッタリングにより半導体層を成膜する工程と、
半導体層を形成した後に７０〜５００℃で熱処理する工程を含む請求項１〜３のいずれかに記載の電界効果型トランジスタの製造方法。
【請求項５】
請求項１〜３のいずれかに記載の電界効果型トランジスタを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、その製造方法及び使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイに関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。
なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、ＴＦＴが多用されている。
【０００３】
電界効果型トランジスタの主要部材である半導体層（チャネル層）の材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体（アモルファスシリコン）が用いられている。
【０００４】
例えば、ＴＦＴとして、ガラス等の基板上にゲ−ト電極、ゲ−ト絶縁層、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体層、ソ−ス及びドレイン電極を積層した逆スタガ構造のものがある。このＴＦＴは、イメ−ジセンサを始め、大面積デバイスの分野において、アクティブマトリスク型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。これらの用途では、従来アモルファスシリコンを用いたものでも高機能化に伴い作動の高速化が求められている。
【０００５】
現在、表示装置を駆動させるスイッチング素子としては、シリコン系の半導体膜を用いた素子が主流を占めているが、それは、シリコン薄膜の安定性、加工性の良さの他、スイッチング速度が速い等、種々の性能が良好なためである。そして、このようなシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ）法により製造されている。
【０００６】
ところで、結晶性のシリコン系薄膜は、結晶化を図る際に、例えば、８００℃以上の高温が必要となり、ガラス基板上や有機物基板上への構成が困難である。このため、シリコンウェハーや石英等の耐熱性の高い高価な基板上にしか形成できず、また、製造に際して多大なエネルギーと工程数を要する等の問題があった。
また、結晶性のシリコン系薄膜は、通常ＴＦＴの素子構成がトップゲート構成に限定されるためマスク枚数の削減等コストダウンが困難であった。
【０００７】
一方、アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。
また、半導体活性層に可視光が照射されると導電性を示し、漏れ電流が発生して誤動作のおそれがある等、スイッチング素子としての特性が劣化するという問題もある。そのため、可視光を遮断する遮光層を設ける方法が知られている。例えば、遮光層としては金属薄膜が用いられている。
しかしながら、金属薄膜からなる遮光層を設けると工程が増えるだけでなく、浮遊電位を持つこととなるので、遮光層をグランドレベルにする必要があり、その場合にも寄生容量が発生するという問題がある。
【０００８】
このような状況下、近年にあっては、シリコン系半導体薄膜よりも安定性が優れるものとして、酸化物を用いた酸化物半導体薄膜が注目されている。
例えば、特許文献１には半導体層として酸化亜鉛を使用したＴＦＴが記載されている。
しかしながら、この半導体層では電界効果移動度が１ｃｍ２／Ｖ・ｓｅｃ程度と低く、ｏｎ−ｏｆｆ比も小さかった。その上、漏れ電流が発生しやすいため、工業的には実用化が困難であった。また、酸化亜鉛を用いた結晶質を含む酸化物半導体については、多数の検討がなされているが、工業的に一般に行われているスパッタリング法で成膜した場合には、次のような問題があった。
【０００９】
即ち、移動度が低い、ｏｎ−ｏｆｆ比が低い、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等、ＴＦＴの性能が低くなるおそれがあった。また、耐薬品性が劣るため、ウェットエッチングが難しい等製造プロセスや使用環境の制限があった。さらに、性能を上げるためには高い圧力で成膜する必要があり成膜速度が遅かったり、７００℃以上の高温処理が必要である等工業化に問題もあった。また、ボトムゲート構成での電解移動度等のＴＦＴ性能が低く、性能を上げるにはトップゲート構成で膜厚を５０ｎｍ以上にする必要がある等ＴＦＴ素子構成上の制限もあった。
【００１０】
このような問題を解決するために、酸化インジウムと酸化亜鉛からなる非晶質の酸化物半導体膜を使用したＴＦＴが検討されている（特許文献２参照）。
しかし、この酸化物半導体膜ではトランジスタとした際にオフ電流が高くオンオフ比が得られにくい等の問題点があった。
【００１１】
また、特許文献３に記載されているように、従来、透明導電膜として検討されていた、インジウム、亜鉛及びガリウム原子を含む複合酸化物を、ＴＦＴに応用することが検討されている（非特許文献１参照）。
しかしながら、この複合酸化物からなる半導体膜を使用したＴＦＴにおいて、Ｓ値を小さく押さえたり、ストレスによる閾値シフトを小さくするには、相応の熱履歴（例えば、３５０℃以上の高温で１時間以上熱処理する等）をかけることが必要であった。また、光や大気等の周囲の影響を受けやすいという問題もあった。
【特許文献１】特開２００３−８６８０８号公報
【特許文献２】ＵＳ２００５／０１９９９５９
【特許文献３】特開２０００−４４２３６号公報
【非特許文献１】Ｋｉｍ，  Ｃｈａｎｇ  Ｊｕｎｇ  ｅｔ  ａｌ．  Ｈｉｇｈｌｙ  Ｓｔａｂｌｅ  Ｇａ２Ｏ３−Ｉｎ２Ｏ３−ＺｎＯ  ＴＦＴ  ｆｏｒ  Ａｃｔｉｖｅ−Ｍａｔｒｉｘ  Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ  Ｄｉｓｐｌａｙ  Ａｐｐｌｉｃａｔｉｏｎ，  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，  ２００６．  ＩＥＤＭ  ’０６．  Ｉｎｔｅｒｎａｔｉｏｎａｌ（ＩＳＢＮ：１−４２４４−０４３９−８）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記の事情に鑑みなされたものであり、移動度が高い電界効果型トランジスタの提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明によれば、以下の電界効果型トランジスタ等が提供される。
１．基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、前記半導体層の少なくとも一面側に保護層を有し、前記半導体層の厚さが１ｎｍ以上１００ｎｍ以下であり、ソース電極とドレイン電極との間が０．５μｍ以上５０μｍ以下である電界効果型トランジスタ。
２．前記半導体層が、少なくともＩｎ（インジウム）元素とＺｎ（亜鉛）を、下記の割合（原子比）で含有する１に記載の電界効果型トランジスタ。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．９２０〜０．９９９
Ｚｎ／（Ｉｎ＋Ｚｎ）＝０．００１〜０．０８０
３．前記半導体層が結晶質を含む２に記載の電界効果型トランジスタ。
４．複合酸化物の焼結ターゲットを用い、ＤＣ又はＡＣスパッタリングにより半導体層を成膜する工程と、半導体層を形成した後に７０〜５００℃で熱処理する工程を含む１〜３のいずれかに記載の電界効果型トランジスタの製造方法。
５．上記１〜３のいずれかに記載の電界効果型トランジスタを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイ。
【発明の効果】
【００１４】
本発明によれば、移動度の高い電界効果型トランジスタを提供できる。
【発明を実施するための最良の形態】
【００１５】
本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する。
図１は、本発明の一実施形態の電界効果型トランジスタの概略断面図である。
電界効果型トランジスタ１では、熱酸化膜１１を有するシリコン基板１０上に、ゲート電極１２がストライプ状に形成されている。このゲート電極１２を覆うようにゲート絶縁膜１３を有し、このゲート絶縁膜１３上であって、かつ、ゲート電極１２上に半導体層１４（活性層）が形成されている。
半導体層１４の一端１４ａに、ゲート電極１２と直交する方向にソース電極１５が接続されている。また、半導体層１４の一端１４ａに対向する他端１４ｂにドレイン電極１６が接続されている。
半導体層１４、ソース電極１５及びドレイン電極１６を覆うように保護層１７が形成されている。
【００１６】
図２は、ゲート電極１２、半導体層１４、ソース電極１５及びドレイン電極１６の位置関係を示す概略上面図である。位置関係の可視化のため一部の部材を省略してある。
【００１７】
本発明の電界効果型トランジスタでは、半導体層の厚さは１ｎｍ以上１００ｎｍ以下である。半導体層の厚さが１ｎｍ未満の場合、膜厚の制御が困難となり、大面積にわたって移動度が均一な半導体層を得ることが困難になる。一方、半導体層の厚さが１００ｎｍを越えると、半導体層の結晶粒が大きく成長し、パターニングプロセスにおいて薬液が粒界に浸みこみ、移動度低下等の性能劣化を招く。半導体層の好ましい厚さは２ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上３０ｎｍ以下である。
尚、半導体層の厚さはＳｌｏａｎ社のＤＥＫＴＡＫ等で測定できる。尚、厚さが１０ｎｍ以下の場合は、測定可能な厚さ（例えば、１００ｎｍ）に成膜するのに要した時間を測定し、この時間を基準として、成膜時間から厚さを換算することで求めた値である。
【００１８】
また、ソース電極とドレイン電極の間（チャネル長：図２のＬ）は０．５μｍ以上５０μｍ以下である。チャネル長が０．５μｍ未満の場合、トンネル効果によって常に電流が流れ続ける状態となり、オフ電流が大きくなる。チャネル長が５０μｍを超えると、粒界散乱による移動度の低下を招きやすくなる。チャネル長は１μｍ以上３０μｍ以下が好ましく、２μｍ以上２０μｍ以下が最も好ましい。
【００１９】
尚、本発明の電界効果型トランジスタの構成は、図１に示した電界効果型トランジスタ１に限られない。例えば、以下の図３〜図７に示す構成が挙げられる。
図３は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ２は、半導体層１４上に保護層２１を積層した構成をしている。その他は上記電界効果型トランジスタ１と同様である。
【００２０】
図４は、トップゲート型の電界効果型トランジスタの例を示す概略断面図である。
電界効果型トランジスタ３では、基板３０上にソース電極３５及びドレイン電極３６が形成され、その間隙及びこれら電極の一部を覆うように半導体層３４が設けられている。そして、半導体層３４にゲート絶縁膜３３を介してゲート電極３２が形成されている。
トランジスタ３では、基板３０が保護層３７の役割をしている。
尚、保護層は、図１及び３に示すトランジスタのようなボトムゲート型構造に利用することが好ましい。ボトムゲート型のトランジスタでは保護層が無いと半導体層の主要部分が露出するため保護層の効果が大きい。
【００２１】
本発明の電界効果型トランジスタでは、半導体層を遮光する構造（例えば、遮光層）があることが好ましい。
図５は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ４は、半導体層１４を遮光するため、保護層１７上に遮光層２２を有している。その他は上記電界効果型トランジスタ１と同様である。尚、基板１０側では、ゲート電極１２が遮光層として機能する。
遮光構造がないと、半導体層１４に光があたった場合にキャリア電子が励起され、オフ電流が高くなるおそれがある。
遮光層は半導体層の上部、下部どちらかでも構わないが、上部及び下部の両方にあることが好ましい。また、遮光層はゲート絶縁膜やブラックマトリックス等と兼用されていても構わない。片側だけでは遮光層が無い側から光が照射されないよう構造上工夫する必要がある。
【００２２】
本発明の電界効果型トランジスタでは、半導体層と、ソース電極、ドレイン電極及びゲート電極の少なくとも１つとの間に、コンタクト層を有することが好ましい。
図６は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ５は、半導体層１４とソース電極１５の間、及び半導体層１４とドレイン電極１６の間に、それぞれコンタクト層２３を有する。その他は上記電界効果型トランジスタ１と同様である。
尚、コンタクト層は半導体層１４の端部を変性させることによって形成してもよい。
図７は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
このトランジスタでは、半導体層の端部１４ａ、１４ｂを変性してコンタクト層２３’を形成している。
【００２３】
以下、本発明の電界効果型トランジスタを構成部材について説明する。
１．基板
特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。
基板や基材の厚さは０．１〜１０ｍｍが一般的であり、０．３〜５ｍｍが好ましい。ガラス基板の場合は、化学的に、或いは熱的に強化させたものが好ましい。
透明性や平滑性が求められる場合は、ガラス基板、樹脂基板が好ましく、ガラス基板が特に好ましい。軽量化が求められる場合は樹脂基板や高分子基材が好ましい。
【００２４】
２．半導体層
本発明において、半導体層は少なくともＩｎ（インジウム）元素とＺｎ（亜鉛）を、下記の割合（原子比）で含有する層であることが好ましい。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．９２０〜０．９９９
Ｚｎ／（Ｉｎ＋Ｚｎ）＝０．００１〜０．０８０
Ｉｎの比率が０．９２より小さいと、不純物散乱の影響を受け、移動度が低下するおそれがある（例えば、１００ｃｍ２／Ｖｓ未満に低下）。一方、０．９９９より大きいと、成膜直後の半導体膜が凝集しやすくなり、これも移動度の低下を招くおそれがある。
Ｉｎ／（Ｉｎ＋Ｚｎ）は、より好ましくは０．９５０〜０．９９５であり、特に好ましくは０．９７０〜０．９９０である。
【００２５】
また、半導体層は結晶質を含むことが好ましい。半導体層が結晶質を含まないと、移動度の高い（例えば、１００ｃｍ２／Ｖｓ以上）トランジスタを得ることが困難な場合がある。
半導体層が結晶質を含むかどうかは、電子線回折の回折パターンにより判断できる。
結晶質を含む半導体層を得るには、例えば、スパッタ成膜により半導体層を形成する際に基板を加熱する方法、成膜後に加熱処理する方法又はレーザー加熱する方法等がある。
【００２６】
半導体層の表面粗さ（ＲＭＳ）は、０．５ｎｍ以下が好ましく、０．３ｎｍ以下がさらに好ましく、０．２ｎｍ以下が特に好ましい。０．５ｎｍより大きいと、移動度が低下するおそれがある。
【００２７】
半導体層は、例えば、上記比率を満たす複合酸化物の焼結ターゲットを使用して薄膜を形成することで作製できる。
ターゲットは、例えば、酸化インジウム及び酸化亜鉛を上記の元素比率を満たすように含む混合粉体を原料とする。原料粉体をボールミル等で微粉体化した後、ターゲット状に成形し焼成すること等によって作製できる。
【００２８】
３．半導体層の保護層
半導体の保護層を形成する材料には特に制限はないが、非晶質酸化物又は非晶質窒化物からなることが好ましい。
例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、特に好ましくはＳｉＯ２，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３等の酸化物である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。
【００２９】
このような保護層は、異なる２層以上の絶縁膜を積層した構造でもよい。
また、保護層は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。特に、保護層が非晶質であることが好ましい。非晶質膜でないと界面の平滑性が悪く移動度が低下したり、閾値電圧やＳ値が大きくなりすぎるおそれがある。
また、保護層が酸化物でないと半導体中の酸素が保護層側に移動し、オフ電流が高くなったり、閾値電圧が負になりノーマリーオフを示すおそれがある。
また、半導体層の保護層は、ポリ（４−ビニルフェノール）（ＰＶＰ）やパリレン等の有機絶縁膜を用いてもよい。さらに、半導体層の保護層は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。
【００３０】
４．ゲート絶縁膜
ゲート絶縁膜を形成する材料には特に制限はない。本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、特に好ましくはＳｉＯ２，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３等の酸化物である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。
このようなゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。積層した場合は、半導体層と接する側をＳｉＯ２等の酸化膜とすることが好ましい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。界面が平坦な非晶質膜が特に好ましい。
【００３１】
５．電極
ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物（ＩＴＯ），インジウム亜鉛酸化物，ＺｎＯ，ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。また、それらを２層以上積層して接触抵抗を低減したり、界面強度を向上させることが好ましい。
【００３２】
本発明では、ソース電極、ドレイン電極及びゲート電極の少なくとも１つが銅を含む合金からなることが好ましい。銅を含む合金は、抵抗が低く、移動度の高い半導体層と組み合わせると、大画面高精細のディスプレイを実現させることができる。銅を含む合金としては、Ｃｕ−Ｍｇ、Ｃｕ−Ｍｎ等が挙げられる。なかでも、銅−マンガン合金（Ｃｕ−Ｍｎ）が低抵抗であり、かつ剥離や表面酸化の問題が少なく好ましい。
銅を含まないと配線の抵抗が高くなり、大画面高精細のディスプレイに不適となるおそれがある。また、銅のみだと剥離や表面酸化により接触抵抗の問題が発生するおそれがあるため、ＴｉやＭｏ等の金属でサンドイッチするとよい。
【００３３】
６．遮光層
遮光層としては、波長５００ｎｍ以下の領域に大きな吸収又は反射を持つ材料を使用することが好ましい。
例えば、Ｃｒ、Ｎｉ−Ｍｏ、Ｎｉ−Ｍｏ−Ｆｅ等の金属や合金の薄膜及びカーボンやＴｉをフォトレジストに分散させた樹脂ブラック等が使用できる。
【００３４】
７．コンタクト層
コンタクト層の形成材料は、上述した半導体層と同様な組成の複合酸化物が使用できる。即ち、コンタクト層はＩｎ及びＺｎの各元素を含むことが好ましい。これらの元素を含まないと、コンタクト層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。
【００３５】
コンタクト層の作製方法に特に制約はないが、成膜条件を変えて半導体層と同じ組成比のコンタクト層を成膜したり、半導体層と組成比の異なる層を成膜したり、半導体の電極とのコンタクト部分をプラズマ処理やオゾン処理により抵抗を高めることで構成したり、半導体層を成膜する際に酸素分圧等の成膜条件により抵抗を高くなる層を構成してもよい。
【００３６】
尚、本発明の電界効果型トランジスタでは、半導体層とゲート絶縁膜との間、及び／又は半導体層と保護層との間に、半導体層よりも抵抗の高い酸化物抵抗層を有することが好ましい。酸化物抵抗層が無いとオフ電流が発生する、閾値電圧が負となりノーマリーオンとなるおそれがある。また、保護膜成膜やエッチング等の後処理工程時に半導体層が変質し特性が劣化するおそれがある。
【００３７】
続いて、本発明の電界効果型トランジスタの製造方法について説明する。
本発明の製造方法では、複合酸化物の焼結ターゲットを用い、ＤＣあるいはＡＣスパッタリングにより半導体層を成膜する工程と、半導体層を形成した後に７０〜３５０℃で熱処理する工程を含むことを特徴とする。
尚、上述した電界効果型トランジスタの各構成部材（層）は、本技術分野で公知の手法で形成できる。
具体的に、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。
【００３８】
スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法、複数の焼結ターゲットを用いコスパッタを用いる方法、合金ターゲットを用い反応性スパッタを用いる方法等が利用できる。但し、複数の焼結ターゲットを用いコスパッタを用いる方法や、合金ターゲットを用い反応性スパッタを用いる方法では、均一性や再現性が悪くなる場合や、非局在準位のエネルギー幅（Ｅ０）が大きくなる場合等があり、移動度が低下したり、閾値電圧が大きくなる等、トランジスタ特性が低下するおそれがある。好ましくは、複合酸化物の焼結ターゲットを用いる。
形成した膜は各種エッチング法によりパターニングできる。
【００３９】
本発明では半導体層を、複合酸化物の焼結ターゲットを用い、ＤＣ又はＡＣスパッタリングにより成膜する。ＤＣスパッタリングを用いると、成膜時のダメージが減少し、電界効果型トランジスタとして用いた時、閾値電圧シフトの低減、移動度の向上、閾値電圧の減少、Ｓ値の減少等の効果が期待できる。また、ＡＣスパッタリングを用いると、ターゲットのノジュールが成長しないため、成膜中のパーティクルの発生を抑制することができ、歩留まりの向上が期待できる。
【００４０】
また、本発明では半導体層を形成した後に、７０〜５００℃で熱処理する。７０℃未満では半導体層の結晶化が進まないため、高い移動度の実現が困難になる。また、酸素欠損が大量に残るため、ＯＦＦ電流の増加を招く。一方、５００℃を超えると、耐熱性のない基板が使用できないおそれや、熱処理用の設備に費用がかかるおそれがある。熱処理工程の温度は、使用する基板の耐熱性によって適宜選択されるが、より好ましい温度は１５０℃〜３００℃である。
【００４１】
熱処理時間は、通常１秒〜２４時間が好ましいが、処理温度により調整することが好ましい。
例えば、７０〜１８０℃では、１０分から２４時間がより好ましく、２０分から６時間がさらに好ましく、３０分〜３時間が特に好ましい。１８０〜２６０℃では、６分から４時間がより好ましく、１５分から２時間がさらに好ましい。２６０〜３００℃では、３０秒から４時間がより好ましく、１分から２時間が特に好ましい。３００〜５００℃では、１秒から１時間がより好ましく、２秒から３０分が特に好ましい。
【００４２】
半導体層の成膜時の水分圧は、１０−３Ｐａ以下であることが好ましく、１０−４Ｐａ以下であることがより好ましく、１０−５Ｐａ以下であることがさらに好ましい。水分圧１０−３Ｐａより大きいと、非局在準位のエネルギー幅（Ｅ０）が大きくなったり、Ｉｎ−Ｉｎの平均結合距離が大きくなったり、キャリアの散乱が大きくなるおそれがある。また、トランジスタとして用いた際に、移動度が低下したり、閾値電圧が大きくなりすぎるおそれがある。これは、確認は難しいが酸化インジウム中に水酸基が生成したためと考えられる。
【００４３】
尚、本発明の製造方法においては、半導体層を成膜した後、ウェットプロセスを経た後に結晶化させることが好ましい。例えば、図１等に示すようなボトムゲート型トランジスタの場合、半導体層成膜、ソース・ドレイン電極成膜、ソース・ドレイン電極のパターニングの順で実施されるが、ソース・ドレイン電極のパターニング工程で半導体層が薬液に浸漬するのであれば、半導体層の結晶化工程は少なくとも薬液浸漬後に行う方がよい。結晶化工程より後に半導体膜が薬液に浸漬すると、結晶粒界に沿って薬液が全体に浸みこみ、移動度劣化等半導体の性能に悪影響を与えるからである。
【００４４】
本発明のトランジスタでは、チャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌ（図２参照。）が、通常０．１〜１００、好ましくは０．５〜２０、特に好ましくは１〜８である。Ｗ／Ｌが１００を越えると漏れ電流が増えたり、ｏｎ−ｏｆｆ比が低下したりするおそれがある。０．１より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがある。
【００４５】
本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。特に、液晶ディスプレイ又は有機ＥＬディスプレイを駆動させるスイッチング素子として使用できる。
本発明の液晶ディスプレイ又は有機ＥＬディスプレイでは、駆動素子に上述した本発明の電解効果型トランジスタを使用する。その他の構成については、液晶ディスプレイ又は有機ＥＬディスプレイの分野において公知であるものを適宜採用できる。
【実施例】
【００４６】
実施例１
Ａ．ターゲットの作製
原料として、酸化インジウムと酸化亜鉛の粉末を、Ｉｎ／（Ｉｎ＋Ｚｎ）が０．９９９（原子比）、Ｚｎ／（Ｉｎ＋Ｚｎ）が０．００１となるように混合した。これを湿式ボールミルに供給し、７２時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径１０ｃｍ、厚さ５ｍｍの寸法にプレス成形して、これを焼成炉に入れ、１，５００℃、１２時間の条件で焼成して、焼結体（ターゲット）を得た。
ターゲットを粉砕し発光分光分析（ＩＣＰ）で分析したところ、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（シリコン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）等の不純物は含まれていなかった。また、ターゲットのバルク抵抗は１０ｍΩ、理論相対密度は０．９６であった。
【００４７】
Ｂ．半導体層の組成評価試料の作製
（１）半導体層の形成
上記Ａで得たスパッタリングターゲットＩを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板（コーニング１７３７）上に透明導電膜（半導体層）を成膜した。
ここでのスパッタ条件としては、基板温度；２５℃、到達圧力；１×１０−６Ｐａ、雰囲気ガス；Ａｒ９９％及び酸素１．０％、スパッタ圧力（全圧）；２×１０−１Ｐａ、投入電力１００Ｗ、成膜時間８分間、Ｓ−Ｔ距離１００ｍｍとした。
成膜前に、チャンバーを十分にベーキングし、到達圧力を十分に下げ、ロードロックを用い基板を投入することで、成膜時の水分圧を低減した。四重極質量分析器（Ｑ−ｍａｓｓ）でスパッタチャンバー中のＨ２Ｏ（水）を分析し、成膜時の水分圧を測定したところ１×１０−６Ｐａ以下であった。
【００４８】
この結果、ガラス基板上に、膜厚が７０ｎｍの酸化物薄膜が形成された。
尚、得られた膜組成をＩＣＰ法で分析したところ、原子比〔Ｉｎ／（Ｉｎ＋Ｚｎ）〕が０．９９９、原子比〔Ｚｎ／（Ｉｎ＋Ｚｎ）〕が０．００１であった。
【００４９】
Ｃ．電界効果型トランジスタの作製
基板にガラス基板を使用した他は、図１に示す電界効果型トランジスタと同様のトランジスタを作製した。
ガラス基板上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極を作製した。
次に、ゲート電極を作製した基板にプラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＮｘを３００℃で成膜（厚さ２００ｎｍ）し、ゲート絶縁膜とした。
次に、上記Ａで製造したターゲットを用い、成膜時間を９秒とした他は、上記Ｂ（１）の条件と同様にして、厚さ２ｎｍの薄膜を成膜し、その後パターニングして半導体層を形成した。
次に、リフトオフプロセス、ＲＦマグネトロンスパッタリング（室温、Ａｒ１００％）、及びエッチングにより、Ｉｎ２Ｏ３−ＺｎＯからなるソース／ドレイン電極を形成した。
エッチング後に、トランジスタを空気中３００℃で１時間熱処理を加えた。
その上に、ＳｉＯ２保護層（パッシベーション膜）を形成し、電界効果型トランジスタを製造した（図２のＷが２０μｍ、Ｌが５μｍのボトムゲート型の電界効果型トランジスタ）。
【００５０】
この電界効果型トランジスタについて、下記の評価を行った。
（１）電界効果移動度、オンオフ比、閾値電圧（Ｖｔｈ）
半導体パラメーターアナライザー（ケースレー４２００）を用い、室温、真空中（１０−３Ｐａ）、かつ遮光環境下で測定した。
（２）ストレス試験
ストレス条件は、ゲート電圧１５Ｖで１０μＡの直流電圧を５０℃で１００時間加えることとした。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
測定結果を表１に示す。
【００５１】
実施例２〜２４、比較例１〜４
成膜方式、条件、組成比、トランジスタ作製条件を表１のように調整した以外は、実施例１と同様にターゲット及びトランジスタを作製、評価した。
尚、実施例２１ではトランジスタ作製後の熱処理をしなかった。また、実施例２２では、Ｉｎ２Ｏ３−ＺｎＯからなるソース／ドレイン電極を形成する前に熱処理した。
測定結果を表１及び２に示す。
表中の判定は以下のとおりである。
◎：高速スイッチング素子として安定駆動する。
○：比較的高速スイッチング素子として安定駆動する。
×：高速スイッチング素子として安定駆動しない。
【００５２】
【表１】
2009231664.tif 000003
【００５３】
【表２】
2009231664.tif 000004
【００５４】
上記の測定結果について、半導体層の膜厚と移動度の関係を図８に、チャネル幅と移動度の関係を図９に示す。尚、菱形は実施例のデータであり、四角は比較例のデータである。
実施例１〜２４の電解効果型トランジスタは、高移動度半導体素子として良好であることが確認できた。
比較例１のトランジスタは、半導体膜厚が厚すぎるため、キャリアが散乱を受けやすくなり、移動度が低下した。
比較例２のトランジスタは、半導体膜厚が薄すぎるため、導電パスが阻害され、移動度が低下した。
比較例３のトランジスタは、チャネル幅が短すぎるためＯＦＦ電流が大きく、Ｏｎ／Ｏｆｆ比が低下した。
比較例４のトランジスタは、チャネル幅が長すぎるため、移動度が大幅に低下した。
【産業上の利用可能性】
【００５５】
本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。特に、液晶ディスプレイ又は有機ＥＬディスプレイを駆動させるスイッチング素子として好適に使用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態の電界効果型トランジスタの概略断面図である。
【図２】電界効果型トランジスタ１の概略上面図である。
【図３】本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
【図４】本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
【図５】本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
【図６】本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
【図７】本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
【図８】半導体層の膜厚と移動度の関係を示すグラフである。
【図９】チャネル幅と移動度の関係を示すグラフである。
【符号の説明】
【００５７】
１，２，３，４，５，６  電解効果型トランジスタ
１０，３０  基板
１１  熱酸化膜
１２，３２  ゲート電極
１３，３３  ゲート絶縁膜
１４，３４  半導体層
１４ａ  半導体層の一端
１４ｂ  半導体層の他端
１５，３５  ソース電極
１６，３６  ドレイン電極
１７，３７  保護層
２１  保護層
２２  遮光層
２３，２３’  コンタクト層
【図１】
2009231664.tif 000005
【図２】
2009231664.tif 000006
【図３】
2009231664.tif 000007
【図４】
2009231664.tif 000008
【図５】
2009231664.tif 000009
【図６】
2009231664.tif 000010
【図７】
2009231664.tif 000011
【図８】
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【図９】
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