(57)【要約】【課題】  複数の外部処理装置からメモリ動作のアクセスを各別に受け付け同時並行的に処理できる不揮発性半導体記憶装置を提供する。【解決手段】  外部処理装置６Ａ，６Ｂ別に割り当てられた外部のデータバス７Ａ，７Ｂ、アドレスバス８Ａ，８Ｂ、制御信号バス９Ａ，９Ｂと各別に接続する内部データバス３Ａ，３Ｂ、内部アドレスバス４Ａ，５Ｂ、内部制御信号バス５Ａ，５Ｂと、不揮発性メモリセルブロックを備えるメモリコア２１〜２ｎと、外部処理装置別に、内部データバス、内部アドレスバス、内部制御信号バスの少なくとも一部の信号線と接続し、外部処理装置から個別にメモリコアへのアクセスを受け付け、アクセス対象のメモリコアの１つを選択するメモリ制御部１０を備え、選択されたアクセス対象のメモリコアは、アクセス元の外部処理装置に対応した内部データバス、内部アドレスバス、内部制御信号バスに選択的に接続する。【選択図】        図１
2009176359.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部処理装置からの独立したアクセスを受け付け可能な不揮発性半導体記憶装置であって、
前記外部処理装置別に割り当てられた複数の外部データバス、複数の外部アドレスバス、及び、複数の外部制御信号バスと各別に接続する前記外部処理装置別に割り当てられた複数の内部データバス、複数の内部アドレスバス、及び、複数の内部制御信号バスと、
複数の不揮発性メモリセルからなるメモリブロックを消去単位として１または複数備えてなるメモリコアの複数と、
前記外部処理装置別に、前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線と接続し、前記複数の外部処理装置から個別に前記複数のメモリコアの１つへのアクセスを受け付け、前記アクセスの対象となる前記メモリコアの１つを選択するメモリ制御部と、を備え、
前記各メモリコアは、前記アクセスの対象として選択された場合、前記アクセス元の前記外部処理装置に対応した前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線に対して選択的に接続可能に構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリ制御部は、前記アクセスの対象として選択した前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供し、
前記アクセスの対象として選択された前記メモリコアは、前記メモリ制御部から受け取った前記アクセス元の前記外部処理装置及び前記アクセスに関する情報に基づいて、前記アクセス元の前記外部処理装置に対応した前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線に対して選択的に接続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリ制御部は、前記メモリコア別に、前記メモリコア内の前記メモリセルの少なくとも１つに対してデータが書き込まれた使用状態にあるのか、前記メモリセルの何れにもデータの書き込まれていない未使用状態にあるかを示すコア別使用状態情報を保持する第１レジスタを備えていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリ制御部は、前記メモリコア別に、前記各メモリコアが、前記複数の外部処理装置の何れに割り当てられているか、或いは、何れにも割り当てられていないかを示すコア別割り当て情報を保持する第２レジスタを備えていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリ制御部は、前記メモリコア別に、前記各メモリコアが前記複数の外部処理装置の何れにかに割り当てられている場合に、対応する前記外部処理装置が最小限必要とする必要最小記憶容量を賄うための特定メモリコアか否かを示すコア別特定記憶領域情報を保持する第３レジスタを備えていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリ制御部は、前記複数の外部処理装置の１つから受け付けた前記複数のメモリコアの１つへのアクセスに対して、少なくとも、前記アクセスに係る命令種別、前記各メモリコアについて前記メモリコア内の前記メモリセルの少なくとも１つに対してデータが書き込まれた使用状態にあるのか、前記メモリセルの何れにもデータの書き込まれていない未使用状態にあるかを示すコア別使用状態情報、及び、前記各メモリコアが前記複数の外部処理装置の何れに割り当てられているか、或いは、何れにも割り当てられていないかを示すコア別割り当て情報に基づいて、前記アクセスに係る命令を処理する前記複数のメモリコアの１つを割り当て、割り当てた前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリ制御部は、前記複数の外部処理装置の１つから受け付けた前記複数のメモリコアの１つへのアクセスに対して、少なくとも、前記アクセスに係る命令種別、前記コア別使用状態情報、前記コア別割り当て情報、及び、前記各メモリコアが前記複数の外部処理装置の何れにかに割り当てられている場合に、対応する前記外部処理装置が最小限必要とする必要最小記憶容量を賄うための特定メモリコアか否かを示すコア別特定記憶領域情報に基づいて、前記アクセスに係る命令を処理する前記複数のメモリコアの１つを割り当て、割り当てた前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の外部処理装置からの独立したアクセスを受け付け可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在、ＣＰＵ（中央演算処理装置）のマルチコア化が進行している。ＣＰＵのマルチコア化に伴い、複数の命令を並行して処理することが可能になる。各ＣＰＵコアがより高速に動作するためには、外部にあるデバイスとも並行して処理することが求められる。
【０００３】
図５は、複数のＣＰＵコアに夫々対応した数の個別メモリ（半導体記憶装置）を準備した場合の従来技術を示す図である。複数のＣＰＵコアに夫々対応した数の個別メモリを準備する場合、図５に示すように、個別メモリのパッケージ面積相当の実装面積が必要となる。更に、各個別メモリの記憶容量として、各ＣＰＵコアに対応した最大記憶容量を用意する必要があり、即ち、各個別メモリに対して、冗長な記憶容量を必要とすることにより、更なる実装面積の増加が招来する。
【０００４】
また、不揮発性半導体記憶装置に対して、或る一部の記憶領域に対して、１つのメモリ動作（例えば、データ書き込みまたはデータ消去）を実行しながら、他の一部の記憶領域に対して、別のメモリ動作（例えば、データ読み出し）を実行可能とする所謂デュアルワーク動作可能な不揮発性半導体記憶装置がある（例えば、下記の特許文献１参照）。しかし、図６に示すように、当該デュアルワークメモリと複数のＣＰＵコア間は、共通のデータバスで接続される構成となっており、当該デュアルワークメモリ内の複数のメモリコアに対して、複数のＣＰＵコアから同時並行的に複数のメモリ動作のアクセスを各別に受け付けて処理できるデュアルワーク動作可能な不揮発性半導体記憶装置は存在しない。
【０００５】
【特許文献１】特開２００１−３２５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、複数のＣＰＵ（外部処理装置）から複数のメモリ動作のアクセスを各別に受け付けて同時並行的に処理できる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、複数の外部処理装置からの独立したアクセスを受け付け可能な不揮発性半導体記憶装置であって、前記外部処理装置別に割り当てられた複数の外部データバス、複数の外部アドレスバス、及び、複数の外部制御信号バスと各別に接続する前記外部処理装置別に割り当てられた複数の内部データバス、複数の内部アドレスバス、及び、複数の内部制御信号バスと、複数の不揮発性メモリセルからなるメモリブロックを消去単位として１または複数備えてなるメモリコアの複数と、前記外部処理装置別に、前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線と接続し、前記複数の外部処理装置から個別に前記複数のメモリコアの１つへのアクセスを受け付け、前記アクセスの対象となる前記メモリコアの１つを選択するメモリ制御部と、を備え、前記各メモリコアは、前記アクセスの対象として選択された場合、前記アクセス元の前記外部処理装置に対応した前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線に対して選択的に接続可能に構成されていることを第１の特徴とする。
【０００８】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記メモリ制御部は、前記アクセスの対象として選択した前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供し、前記アクセスの対象として選択された前記メモリコアは、前記メモリ制御部から受け取った前記アクセス元の前記外部処理装置及び前記アクセスに関する情報に基づいて、前記アクセス元の前記外部処理装置に対応した前記内部データバス、前記内部アドレスバス、及び、前記内部制御信号バスの内の少なくとも一部の信号線に対して選択的に接続することを第２の特徴とする。
【０００９】
上記第１または第２の特徴の不揮発性半導体記憶装置によれば、メモリ制御部が、外部処理装置別に割り当てられた内部データバス、内部アドレスバス、及び、内部制御信号バスの内の少なくとも一部の信号線と前記外部処理装置別に接続し、複数の外部処理装置から個別に複数のメモリコアの１つへのアクセスを受け付けて、アクセスの対象となる前記メモリコアの１つを選択するため、同時に２つの外部処理装置からのメモリコアへのアクセスがあった場合に、当該アクセスを夫々異なる内部データバス、内部アドレスバス、及び、内部制御信号バスを介して受け付けることができ、各外部処理装置が指定するアドレスのアクセス先に関係なく、２つの異なるメモリコアに振り分けてアクセス対象を個別に設定することができる。この結果、各外部処理装置のアクセスに適したメモリコアが選択され、選択されたアクセス対象の各メモリコアが、メモリ制御部から受け取る外部処理装置及びアクセスに関する情報に基づいて、夫々のアクセス元の外部処理装置を認識し、アクセス元の外部処理装置に対応した内部データバス、内部アドレスバス、及び、内部制御信号バスの内の少なくとも一部の信号線を介して、当該アクセスに必要なデータ、アドレス及び制御信号を受け取り、当該アクセスを各別に同時並行して実行することができる。
【００１０】
本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記メモリ制御部は、前記メモリコア別に、前記メモリコア内の前記メモリセルの少なくとも１つに対してデータが書き込まれた使用状態にあるのか、前記メモリセルの何れにもデータの書き込まれていない未使用状態にあるかを示すコア別使用状態情報を保持する第１レジスタを備えていることを第３の特徴とする。
【００１１】
上記第３の特徴の不揮発性半導体記憶装置によれば、メモリ制御部は、１つの外部処理装置から１つのメモリコアへデータを書き込むためのアクセスを受け取った場合に、当該アクセスに適合したメモリコアを、第１レジスタに保持されているコア別使用状態情報に基づいて、未使用状態のメモリコアを当該アクセスの対象のメモリコアとして選択することができる。
【００１２】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、更に、前記メモリ制御部は、前記メモリコア別に、前記各メモリコアが、前記複数の外部処理装置の何れに割り当てられているか、或いは、何れにも割り当てられていないかを示すコア別割り当て情報を保持する第２レジスタを備えていることを第４の特徴とする。
【００１３】
本発明に係る不揮発性半導体記憶装置は、上記第４の特徴に加えて、更に、前記メモリ制御部は、前記メモリコア別に、前記各メモリコアが前記複数の外部処理装置の何れにかに割り当てられている場合に、対応する前記外部処理装置が最小限必要とする必要最小記憶容量を賄うための特定メモリコアか否かを示すコア別特定記憶領域情報を保持する第３レジスタを備えていることを第５の特徴とする。
【００１４】
上記第４または第５の特徴の不揮発性半導体記憶装置によれば、メモリ制御部は、１つの外部処理装置から１つのメモリコアへ或るメモリ動作を行うためのアクセスを受け取った場合に、当該アクセスに適合したメモリコアを、第２レジスタに保持されているコア別割り当て情報に基づいて、アクセス元の外部処理装置に予め割り当てられているか、他の外部処理装置に予め割り当てられていないメモリコアを当該アクセスの対象のメモリコアとして選択することができる。更に、第５の特徴の不揮発性半導体記憶装置によれば、複数の外部処理装置の夫々に最小限必要な記憶容量を確保すべく、第３レジスタにコア別特定記憶領域情報を記憶することで予め各メモリコアに対応する外部処理装置を割り当てておけるため、夫々の外部処理装置が最小限必要な記憶容量を確実に提供することが可能となる。
【００１５】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、更に、前記メモリ制御部は、前記複数の外部処理装置の１つから受け付けた前記複数のメモリコアの１つへのアクセスに対して、少なくとも、前記アクセスに係る命令種別、前記各メモリコアについて前記メモリコア内の前記メモリセルの少なくとも１つに対してデータが書き込まれた使用状態にあるのか、前記メモリセルの何れにもデータの書き込まれていない未使用状態にあるかを示すコア別使用状態情報、及び、前記各メモリコアが前記複数の外部処理装置の何れに割り当てられているか、或いは、何れにも割り当てられていないかを示すコア別割り当て情報に基づいて、前記アクセスに係る命令を処理する前記複数のメモリコアの１つを割り当て、割り当てた前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供することを第６の特徴とする。
【００１６】
本発明に係る不揮発性半導体記憶装置は、上記第６の特徴に加えて、更に、前記メモリ制御部は、前記複数の外部処理装置の１つから受け付けた前記複数のメモリコアの１つへのアクセスに対して、少なくとも、前記アクセスに係る命令種別、前記コア別使用状態情報、前記コア別割り当て情報、及び、前記各メモリコアが前記複数の外部処理装置の何れにかに割り当てられている場合に、対応する前記外部処理装置が最小限必要とする必要最小記憶容量を賄うための特定メモリコアか否かを示すコア別特定記憶領域情報に基づいて、前記アクセスに係る命令を処理する前記複数のメモリコアの１つを割り当て、割り当てた前記メモリコアに対して、前記アクセス元の前記外部処理装置及び前記アクセスに関する情報を提供することを第７の特徴とする。
【００１７】
上記第６または第７の特徴の不揮発性半導体記憶装置によれば、メモリ制御部は、１つの外部処理装置から１つのメモリコアへ或るメモリ動作を行うためのアクセスを受け取った場合に、命令種別、コア別使用状態情報、及び、コア別割り当て情報に基づいて、当該アクセスの命令に最適なメモリコアを当該アクセスの対象のメモリコアとして選択することができ、選択されたメモリコアは、当該メモリ動作を実行することができる。特に、第７の特徴の不揮発性半導体記憶装置によれば、更に、コア別特定記憶領域情報に基づいて、アクセスに係る命令を実行するメモリコアを選択するので、夫々の外部処理装置が最小限必要な記憶容量を確実に確保した上で、当該アクセスの命令に最適なメモリコアを割り当てることが可能となる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明に係る不揮発性半導体記憶装置の実施形態について、図面を参照して説明する。
【００１９】
本発明の一実施形態に係る不揮発性半導体記憶装置１（以下、適宜「本発明装置１」と略称する）は、図１に模式的に示すように、マルチコアＣＰＵ６を構成する２つのＣＰＵコア（外部処理装置に相当）６Ａ，６Ｂから独立してアクセス可能なように、メモリ制御部１０、不揮発性メモリ部２０、複数の内部データバス３Ａ，３Ｂ、複数の内部アドレスバス４Ａ，４Ｂ、及び、複数の内部制御信号バス５Ａ，５Ｂを備えて構成されている。尚、本実施形態では、メモリ制御部１０を構成する１または複数の半導体集積回路チップと不揮発性メモリ部２０を構成する１または複数の半導体メモリチップが、１つのパッケージ内に搭載されて、本発明装置１が構成されている場合を想定する。
【００２０】
本実施形態では、不揮発性メモリ部２０は、複数のメモリコア２ｉ（ｉ＝１〜ｎ、ｎは２以上の自然数）を備え、各メモリコア２ｉは、複数の不揮発性メモリセルからなるメモリブロック２０ａの１または複数と、各メモリブロックへのデータの書き込みと消去、及び、メモリブロックからのデータの読み出しを制御する個別メモリ制御部２０ｂと、複数のＣＰＵコアの何れに対応する内部バスと接続するかを選択して切り替えるバス接続切換部２０ｃを備えて構成され、１つのメモリブロックは、その中の複数のメモリセルに記憶されたデータを一括して消去可能に構成されている。また、本実施形態では、各メモリコア２ｉの記憶容量は同じである場合を想定する。不揮発性メモリセルは、例えば、フラッシュメモリセル等の電気的にデータの書き込み消去可能なメモリセルを用いることとする。従って、個別メモリ制御部２０ｂによる不揮発性メモリセルに対するデータ書き込み、データ消去、及び、データ読み出し等の各メモリ動作は、従来のフラッシュメモリと同様であり、また、本発明の本旨ではないので、個別メモリ制御部２０ｂの回路構成や動作についての詳細な説明は割愛する。
【００２１】
更に、不揮発性メモリ部２０は、本実施形態では、２つの不揮発性半導体メモリチップで構成され、一方のメモリチップがメモリコア２ｉ（ｉ＝１〜ｍ、ｍ＜ｎ）を備え、他方のメモリチップがメモリコア２ｉ（ｉ＝ｍ＋１〜ｎ）を備えているが、不揮発性メモリ部２０の複数のメモリコア２ｉ（ｉ＝１〜ｎ）を構成するのに、必ずしも複数のメモリチップで構成する必要はないし、３以上のメモリチップを用いて構成しても構わない。
【００２２】
また、内部データバス３Ａ、内部アドレスバス４Ａ、及び、内部制御信号バス５Ａは、ＣＰＵコア６Ａに割り当てられた外部データバス７Ａ、外部アドレスバス８Ａ、及び、外部制御信号バス９Ａに各別に接続し、内部データバス３Ｂ、内部アドレスバス４Ｂ、及び、内部制御信号バス５Ｂは、ＣＰＵコア６Ｂに割り当てられた外部データバス７Ｂ、外部アドレスバス８Ｂ、及び、外部制御信号バス９Ｂに各別に接続している。
【００２３】
尚、本実施形態では、マルチコアＣＰＵ６は、一例として、２つのＣＰＵコア６Ａ，６Ｂを備えた構成であるが、ＣＰＵコアの数は、２つに限定されるものではなく、３以上であっても良い。その場合、内部データバス、内部アドレスバス、及び、内部制御信号バス、並びに、外部データバス、外部アドレスバス、及び、外部制御信号バスは、夫々ＣＰＵコアの数分が用意される。
【００２４】
各メモリコア２ｉは。内部データバス３Ａ，３Ｂと夫々接続する２組の入出力データ端子を備えている。そして、バス接続切換部２０ｃが、メモリ制御部１０からの制御に従って、内部データバス３Ａ，３Ｂの何れか一方を選択してメモリコア２ｉ内部と選択された内部データバス３Ａ，３Ｂの一方が電気的に接続する。
【００２５】
１つのＣＰＵコアの外部アドレスバスに対応する１つの内部アドレスバスのアドレス幅（ｋビット）は、上位のｊビットと下位の（ｋ−ｊ）ビットに分割され、各ＣＰＵコアの内部アドレスバス４Ａ，４Ｂの各上位のｊビットが、メモリ制御部１０に夫々入力し、各下位の（ｋ−ｊ）ビットが、各メモリコア２ｉに入力する構成となっている。
【００２６】
内部制御信号バス５Ａ，５Ｂは、夫々、メモリ制御部１０にのみ入力する第１の制御信号線群と、各メモリコア２ｉにのみ入力する第２の制御信号線群と、メモリ制御部１０と各メモリコア２ｉの両方に入力する第３の制御信号線群で構成される。また、第３の制御信号線群とは別に、メモリ制御部１０と各メモリコア２ｉ間をメモリコア別に直接接続する第４の制御信号線群５ｉ（ｉ＝１〜ｎ）が設けられており、これらの第４の制御信号線５ｉを介して、メモリ制御部１０と各メモリコア２ｉ間の制御信号等の授受が行われる。
【００２７】
メモリ制御部１０は、ＣＰＵコア６Ａ，６Ｂの１つから、対応する内部制御信号バス５Ａ，５Ｂの第１、第３またはその両方の制御信号線群を介して、メモリコア２ｉの１つに対するデータ書き込み、データ消去、或いは、データ読み出しのアクセスを受け付けると、当該アクセスの対象として適合するメモリコア２ｉの１つを選択して、選択したメモリコア２ｉの１つに対して、第４の制御信号線群５ｉを介して、アクセス元のＣＰＵコア６Ａ，６Ｂ及び当該アクセスの内容（各ＣＰＵコアからの命令種別、つまり、データ書き込み、データ消去、或いは、データ読み出し等）に関する情報を出力する。選択されたメモリコア２ｉ側では、個別メモリ制御部２０ｂが当該情報を受け取り、アクセス元のＣＰＵコア６Ａ，６Ｂを認識して、対応する内部データバス３Ａ，３Ｂの一方、内部アドレスバス４Ａ，４Ｂの一方の各下位の（ｋ−ｊ）ビット、及び、内部制御信号バス５Ａ，５Ｂの第２及び第３の制御信号線群との接続を行う。
【００２８】
より具体的には、メモリ制御部１０は、内部データバス３Ａ，３Ｂ、内部アドレスバス４Ａ，４Ｂ、及び、内部制御信号バス５Ａ，５Ｂの内の所定の信号線との間で、アクセスの受け付け、アクセス対象のメモリコア２ｉの選択、アクセス元のＣＰＵコア及びアクセスの内容に関する情報の出力等の各処理に必要なデータの授受を行うインターフェース部１０ａと、アクセス内容（各ＣＰＵコアからの命令種別）を識別する命令種別識別部１０ｂと、命令種別識別部１０ｂで識別した命令種別に適合したメモリコア２ｉの選択を行い、選択したメモリコア２ｉにアクセス元のＣＰＵコア及びアクセスの内容に関する情報を出力するアクセス処理部１０ｃを備えて構成される。
【００２９】
本実施形態では、メモリ制御部１０は、更に、命令種別識別部１０ｂ及びアクセス処理部１０ｃでの処理に使用される第１レジスタ１１、第２レジスタ１２、第３レジスタ１３を備えている。第１レジスタ１１は、メモリコア２ｉ別に、メモリコア２ｉ内のメモリセルの少なくとも１つに対してデータが書き込まれた使用状態にあるのか、前記メモリセルの何れにもデータの書き込まれていない未使用状態にあるかを示すコア別使用状態フラグ（コア別使用状態情報に相当）を保持するレジスタであり、各メモリコア２ｉのコア別使用状態フラグは、“０”が未使用状態を表し、“１”が使用状態を表している。第２レジスタ１２は、メモリコア２ｉ別に、各メモリコア２ｉが、ＣＰＵコア６Ａ，６Ｂの何れに割り当てられているか、或いは、何れにも割り当てられていないかを示すコア別割り当てフラグ（コア別割り当て情報に相当）を保持するレジスタであり、“１”がＣＰＵコア６Ａに割り当てられている場合を表し、“２”がＣＰＵコア６Ｂに割り当てられている場合を表し、“０”が何れにも割り当てられていない場合を表している。第３レジスタ１３は、メモリコア２ｉ別に、各メモリコア２ｉがＣＰＵコア６Ａ，６Ｂの何れにかに割り当てられている場合に、対応するＣＰＵコア６Ａ，６Ｂが最小限必要とする必要最小記憶容量を賄うための特定メモリコアか否かを示すコア別特定記憶領域フラグ（コア別特定記憶領域情報に相当）を保持するレジスタであり、“１”が使用状態か未使用状態の別に関係なく、割り当てられたＣＰＵコアに固定された特定メモリコアであることを表し、“０”が特定メモリコアではないことを表している。
【００３０】
次に、本発明装置１に対する２つのＣＰＵコア６Ａ，６Ｂからのアクセスに対する本発明装置１の動作について、図２及び図３を参照して説明する。図２は、本発明装置１の初期化及び書き込み動作の処理手順に従って変化する第１レジスタ１１、第２レジスタ１２、第３レジスタ１３に夫々保持されているメモリコア２ｉ別のコア別使用状態フラグ、コア別割り当てフラグ、コア別特定記憶領域フラグの状態変化を示すフローチャートである。図３は、本発明装置１の２種類の消去動作の処理手順に従って変化する第１レジスタ１１、第２レジスタ１２、第３レジスタ１３に夫々保持されているメモリコア２ｉ別のコア別使用状態フラグ、コア別割り当てフラグ、コア別特定記憶領域フラグの状態変化を示すフローチャートである。尚、夫々太枠で囲まれた部分が、各処理手順において状態変化のあった個所を表している。
【００３１】
以下の本発明装置１の動作の説明においては、一方のＣＰＵコア６Ａが最小限必要とする記憶容量がメモリコア２ｉの４つ分で、他方のＣＰＵコア６Ｂが最小限必要とする記憶容量がメモリコア２ｉの２つ分である場合を、また、メモリコア２ｉの個数が１６の場合を夫々一例として想定する。
【００３２】
先ず、図２に示すように、本発明装置１が、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の任意の状態において（ステップＦ１）、マルチコアＣＰＵ６から初期化コマンドを受け取った場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った初期化命令を認識して、アクセス処理部１０ｃが、第１レジスタ１１のコア別使用状態フラグを検証して、使用状態にある各メモリコア２ｉに対してデータ消去命令を、第４の制御信号線群５ｉを介して発行する。使用状態にある各メモリコア２ｉは、夫々にデータ消去処理を実行する。一方、メモリ制御部１０は、インターフェース部１０ａが、初期化コマンドに附属する各ＣＰＵコア６Ａ，６Ｂの最小限必要とする記憶容量を示すメモリコア２ｉの必要個数情報（２と４）を受け付けて、アクセス処理部１０ｃが、第１レジスタ１１の全てのコア別使用状態フラグを“０”にリセットし、第２レジスタ１２のメモリコア２１〜２４のコア別割り当てフラグを“１”にセットし、メモリコア２１５、２１６のコア別割り当てフラグを“２”にセットし、その他のメモリコアのコア別割り当てフラグを“０”にリセットし、第３レジスタ１３のメモリコア２１〜２４、２１５、２１６のコア別特定記憶領域フラグを“１”にセットし、その他のメモリコアのコア別特定記憶領域フラグを“０”にリセットする（ステップＦ２）。
【００３３】
次に、図２に示すように、本発明装置１が、初期化状態（ステップＦ２）において、ＣＰＵコア６Ａから書き込み命令を受け取った場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った書き込み命令を認識して、アクセス処理部１０ｃが、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、未使用状態で（コア別使用状態フラグが“０”）、ＣＰＵコア６Ａに割り当てられ（コア別割り当てフラグが“１”）、特定メモリコア（コア別特定記憶領域フラグが“１”）であるメモリコア２ｉの１つを選択して（ここでは、メモリコア２１が選択される）、第１レジスタ１１のメモリコア２１のコア別使用状態フラグを“１”にセットするとともに、選択したメモリコア２１に対して、ＣＰＵコア６Ａをアクセス元とする書き込み命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ３）。尚、未使用状態で、ＣＰＵコア６Ａに割り当てられ、特定メモリコアであるメモリコア２ｉが存在しない場合は、後述するように、未使用状態で、他方のＣＰＵコア６Ｂに割り当てられていないメモリコア２ｉの１つを選択する。ここで、メモリ制御部１０は、ＣＰＵコア６Ａが書き込み対象として指定したメモリコア２ｉに対応する内部アドレスバス４Ａの上位のｊビット（メモリコア指定用の物理アドレス）を、選択したメモリコア２ｉに対応付けて不図示の所定のレジスタ（以下、便宜的に第４レジスタと称す）に格納する。これにより、書き込み後におけるデータ読み出しやデータ消去の際に、ＣＰＵコア６Ａから指定されたメモリコアが、実際何れのメモリコアに該当するかの対応付けが可能となる。
【００３４】
選択されたメモリコア２１では、ＣＰＵコア６Ａをアクセス元とする書き込み命令を受け取ると、バス接続切換部２０ｃが、アクセス元のＣＰＵコア６Ａに対応する内部データバス３Ａ、内部アドレスバス４Ａ、及び、内部制御信号バス５Ａを選択して接続し、内部データバス３Ａ、内部アドレスバス４Ａ、及び、内部制御信号バス５Ａから必要なアドレスデータ、入力データ、制御信号を受け取って、個別メモリ制御部２０ｂが、メモリブロック２０ａの書き込み処理を実行する。
【００３５】
引き続き、ステップＦ３の処理中或いは処理後に、本発明装置１が、ＣＰＵコア６Ａから３回書き込み命令を受け取った場合を想定すると、メモリ制御部１０において、ステップＦ３と同様の処理が、図２のステップＦ４，Ｆ５，Ｆ６に示すように実行される。不揮発性メモリ部２０側では、ステップＦ４，Ｆ５，Ｆ６で夫々選択された各メモリコア２ｉでは、夫々、ＣＰＵコア６Ａをアクセス元とする書き込み命令を受け取り、ステップＦ３におけるメモリコア２１と同様の書き込み処理を実行する。
【００３６】
以上の合計４回のＣＰＵコア６Ａからの書き込み命令の処理を実行すると（ステップＦ３，Ｆ４，Ｆ５，Ｆ６）、上記初期化処理（ステップＦ２）で、ＣＰＵコア６Ａに割り当てられた特定メモリコア２１〜２４が、全て使用状態となった。斯かる状態において、本発明装置１が、ＣＰＵコア６Ａから５回目の書き込み命令を受け取った場合、つまり、最小限必要とする記憶容量を超えるデータの書き込みを行う場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った書き込み命令を認識して、アクセス処理部１０ｃが、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、未使用状態で、ＣＰＵコア６Ａに割り当てられ、特定メモリコアであるメモリコア２ｉの検索を行うが、この場合、斯かるメモリコアは存在しないため、検索エラーとなり、次善の未使用状態で、他方のＣＰＵコア６Ｂに割り当てられていないコア別割り当てフラグが“０”または“１”（本実施例では“０”が該当する）のメモリコア２ｉの１つを選択する。ここでは、メモリコア２５が選択され、第１レジスタ１１のメモリコア２５のコア別使用状態フラグを“１”に、第２レジスタ１２のメモリコア２５のコア別割り当てフラグを“１”に夫々セットするとともに、選択したメモリコア２５に対して、ＣＰＵコア６Ａをアクセス元とする書き込み命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ７）。不揮発性メモリ部２０側では、ステップＦ７で選択されたメモリコア２５が、ＣＰＵコア６Ａをアクセス元とする書き込み命令を受け取り、ステップＦ３〜Ｆ６におけるメモリコア２１〜２４と同様の書き込み処理を実行する。尚、未使用状態で、コア別割り当てフラグが“０”のメモリコア２ｉは、２つのＣＰＵコア６Ａ，６Ｂの何れの書き込みアクセスにも対応可能である。
【００３７】
引き続き、ステップＦ７の処理中或いは処理後に、本発明装置１が、ＣＰＵコア６Ｂから書き込み命令を受け取った場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った書き込み命令を認識して、アクセス処理部１０ｃが、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、未使用状態で（コア別使用状態フラグが“０”）、ＣＰＵコア６Ｂに割り当てられ（コア別割り当てフラグが“２”）、特定メモリコア（コア別特定記憶領域フラグが“１”）であるメモリコア２ｉの１つを選択して（ここでは、メモリコア２１６が選択される）、第１レジスタ１１のメモリコア２１６のコア別使用状態フラグを“１”にセットするとともに、選択したメモリコア２１６に対して、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ８）。
【００３８】
選択されたメモリコア２１６では、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を受け取ると、バス接続切換部２０ｃが、アクセス元のＣＰＵコア６Ｂに対応する内部データバス３Ｂ、内部アドレスバス４Ｂ、及び、内部制御信号バス５Ｂを選択して接続し、内部データバス３Ｂ、内部アドレスバス４Ｂ、及び、内部制御信号バス５Ｂから必要なアドレスデータ、入力データ、制御信号を受け取って、個別メモリ制御部２０ｂが、メモリブロック２０ａの書き込み処理を実行する。
【００３９】
引き続き、ステップＦ８の処理中或いは処理後に、本発明装置１が、ＣＰＵコア６Ｂから書き込み命令を受け取った場合を想定すると、メモリ制御部１０において、ステップＦ８と同様の処理が、図２のステップＦ９に示すように実行される。不揮発性メモリ部２０側では、ステップＦ９で選択されたメモリコア２１５で、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を受け取り、ステップＦ８におけるメモリコア２１６と同様の書き込み処理を実行する。
【００４０】
以上の合計２回のＣＰＵコア６Ｂからの書き込み命令の処理を実行すると（ステップＦ８，Ｆ９）、上記初期化処理（ステップＦ２）で、ＣＰＵコア６Ｂに割り当てられた特定メモリコア２１５，２１６が、全て使用状態となった。斯かる状態において、本発明装置１が、ＣＰＵコア６Ｂから３回目の書き込み命令を受け取った場合、つまり、最小限必要とする記憶容量を超えるデータの書き込みを行う場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った書き込み命令を認識して、アクセス処理部１０ｃが、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、未使用状態で、ＣＰＵコア６Ｂに割り当てられ、特定メモリコアであるメモリコア２ｉの検索を行うが、この場合、斯かるメモリコアは存在しないため、検索エラーとなり、次善の未使用状態で、他方のＣＰＵコア６Ａに割り当てられていないコア別割り当てフラグが“０”または“２”（本実施例では“０”が該当する）のメモリコア２ｉの１つを選択する。ここでは、メモリコア２１４が選択され、第１レジスタ１１のメモリコア２１４のコア別使用状態フラグを“１”に、第２レジスタ１２のメモリコア２１４のコア別割り当てフラグを“１”に夫々セットするとともに、選択したメモリコア２１４に対して、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ１０）。不揮発性メモリ部２０側では、ステップＦ１０で選択されたメモリコア２１４が、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を受け取り、ステップＦ８，Ｆ９におけるメモリコア２１６，２５と同様の書き込み処理を実行する。
【００４１】
引き続き、ステップＦ１０の処理中或いは処理後に、本発明装置１が、ＣＰＵコア６Ａから８回書き込み命令を受け取った場合を想定すると、メモリ制御部１０において、ステップＦ７と同様の処理が、８回実行される。不揮発性メモリ部２０側では、８回のステップＦ７と同様の処理で夫々選択された各メモリコア２６〜２１３では、夫々、ＣＰＵコア６Ａをアクセス元とする書き込み命令を受け取り、ステップＦ３〜Ｆ７におけるメモリコア２１〜２５と同様の書き込み処理を実行する。図２のステップＦ１１は、当該８回書き込み命令を処理後の第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の状態を示している。
【００４２】
次に、本発明装置１の消去動作について、図３（ａ）を参照して、全てのメモリコア２１〜２１６が使用状態となった後（ステップＦ１１）、本発明装置１が、ＣＰＵコア６Ａから特定メモリコアであるメモリコア２１に対する消去命令を受け取った場合を想定して説明する。ここで、消去命令は、説明の簡単のために、メモリコア全体に対する消去命令である場合を想定する。
【００４３】
メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った消去命令を認識して、アクセス処理部１０ｃが、内部アドレスバス４Ａの上位のｊビットのメモリコア指定用の物理アドレスに基づいて、第４レジスタを検索して、内部アドレスバス４Ａの上位のｊビットで指定される実際のメモリコア２ｉの１つを特定し（ここでは、メモリコア２１が選択される）、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、使用状態にあり、ＣＰＵコア６Ａに割り当てられていることを確認するとともに、特定メモリコアに指定されているか否かの判定を行う。使用状態にあり、ＣＰＵコア６Ａに割り当てられていることを確認できると、第１レジスタ１１のメモリコア２１のコア別使用状態フラグを“０”にリセットするとともに、選択したメモリコア２１に対して、ＣＰＵコア６Ａをアクセス元とする消去命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ１２）。ここでは、選択されたメモリコア２１が、特定メモリコアに指定されているので、メモリコア２１のコア別割り当てフラグは、一旦“１”のまま維持する。選択されたメモリコア２１では、ＣＰＵコア６Ａをアクセス元とする消去命令を受け取ると、個別メモリ制御部２０ｂが、メモリブロック２０ａの消去処理を実行する。
【００４４】
引き続き、アクセス処理部１０ｃは、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、ＣＰＵコア６Ａ用に特定メモリコアとして指定された他の３つのメモリコア２２〜２４が使用状態で、特定メモリコア以外でＣＰＵコア６Ａに割り当てられた使用状態のメモリコアが存在するかを検索し、当該メモリコアが存在する場合には、当該メモリコアの１つ（例えば、特定メモリコアに指定されているメモリコア２１〜２４に最も近いメモリコア２５）を選択して、消去したメモリコア２１から当該メモリコア２５に特定メモリコアの指定を変更すべく、メモリコア２１のコア別割り当てフラグとコア別特定記憶領域フラグを夫々“０”にリセットし、メモリコア２５のコア別特定記憶領域フラグを“１”にセットする（ステップＦ１３）。これにより、ＣＰＵコア６Ａに割り当てられた使用状態のメモリコアの中からＣＰＵコア６Ａ用に４つのメモリコアが特定メモリコアとして指定され、ＣＰＵコア６Ａが最小限必要とするメモリコア数（記憶容量）が維持される。
【００４５】
以上が、使用状態で特定メモリコアに指定されたメモリコアに対する消去処理の手順である。次に、図３（ｂ）を参照して、使用状態で特定メモリコアに指定されていないメモリコアに対する消去処理について説明する。全てのメモリコア２１〜２１６が使用状態となった後（ステップＦ１１）、本発明装置１が、ＣＰＵコア６Ａから特定メモリコアに指定されていないメモリコア２１３に対する消去命令を受け取った場合を説明する。
【００４６】
メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った消去命令を認識して、アクセス処理部１０ｃが、内部アドレスバス４Ａの上位のｊビットのメモリコア指定用の物理アドレスに基づいて、第４レジスタを検索して、内部アドレスバス４Ａの上位のｊビットで指定される実際のメモリコア２ｉの１つを特定し（ここでは、メモリコア２１３が選択される）、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、使用状態にあり、ＣＰＵコア６Ａに割り当てられていることを確認するとともに、特定メモリコアに指定されているか否かの判定を行う。使用状態にあり、ＣＰＵコア６Ａに割り当てられていることを確認できると、第１レジスタ１１のメモリコア２１３のコア別使用状態フラグを“０”にリセットするとともに、メモリコア２１３が特定メモリコアに指定されていないので、メモリコア２１３のコア別割り当てフラグを “０”にリセットし、選択したメモリコア２１３に対して、ＣＰＵコア６Ａをアクセス元とする消去命令を、第４の制御信号線群５ｉを介して発行する（ステップＦ１４）。ここでは、選択されたメモリコア２１３が、特定メモリコアに指定されていないので、メモリコア２１３のコア別割り当てフラグは、他のメモリコアの状態に関係なく“０”にリセットされる。選択されたメモリコア２１３では、ＣＰＵコア６Ａをアクセス元とする消去命令を受け取ると、個別メモリ制御部２０ｂが、メモリブロック２０ａの消去処理を実行する。ここで、特定メモリコアに指定されていないメモリコア２１３が消去されるので、ＣＰＵコア６Ａに割り当てられた特定メモリコアの個数に変化はない。
【００４７】
以上、本発明装置１に対する２つのＣＰＵコア６Ａ，６Ｂからのアクセスについて説明したが、上記説明では、本発明装置１に対する２つのＣＰＵコア６Ａ，６Ｂからのアクセスは夫々個別に順番に行われていた。しかし、２つのＣＰＵコア６Ａ，６Ｂから本発明装置１に対して同時にアクセスがあった場合においても、同様の処理が行われる。ここで、同時とは、一方のアクセスを処理中に他のアクセスを受け付けた場合を含み、必ずしも２つのアクセスが完全に同時でなくても良い。
【００４８】
本発明装置１が、例えば初期化状態（ステップＦ２）において、２つのＣＰＵコア６Ａ，６Ｂから夫々同時に書き込み命令を受け取った場合を想定すると、メモリ制御部１０は、命令種別識別部１０ｂが、インターフェース部１０ａを介して受け取った２つの書き込み命令を夫々認識して、アクセス処理部１０ｃが、第１レジスタ１１、第２レジスタ１２、第３レジスタ１３の各フラグを検証して、未使用状態で（コア別使用状態フラグが“０”）、ＣＰＵコア６Ａに割り当てられ（コア別割り当てフラグが“１”）、特定メモリコア（コア別特定記憶領域フラグが“１”）であるメモリコア２ｉの１つをＣＰＵコア６Ａ用に選択し（ここでは、メモリコア２１が選択される）、未使用状態で（コア別使用状態フラグが“０”）、ＣＰＵコア６Ｂに割り当てられ（コア別割り当てフラグが“２”）、特定メモリコア（コア別特定記憶領域フラグが“１”）であるメモリコア２ｉの１つをＣＰＵコア６Ｂ用に選択し（ここでは、メモリコア２１６が選択される）、第１レジスタ１１のメモリコア２１とメモリコア２１６のコア別使用状態フラグを“１”にセットするとともに、選択したメモリコア２１に対して、ＣＰＵコア６Ａをアクセス元とする書き込み命令を、選択したメモリコア２１６に対して、ＣＰＵコア６Ｂをアクセス元とする書き込み命令を、第４の制御信号線群５ｉを介して夫々発行する。尚、未使用状態で、ＣＰＵコア６Ａ（またはＣＰＵコア６Ｂ）に割り当てられ、特定メモリコアであるメモリコア２ｉが存在しない場合は、未使用状態で、他方のＣＰＵコア６Ｂ（またはＣＰＵコア６Ａ）に割り当てられていないメモリコア２ｉの１つを選択する。ここで、メモリ制御部１０は、ＣＰＵコア６Ａが書き込み対象として指定した内部アドレスバス４Ａの上位のｊビットの物理アドレスを、選択したメモリコア２１に対応付けて不図示の第４レジスタに格納し、ＣＰＵコア６Ｂが書き込み対象として指定した内部アドレスバス４Ｂの上位のｊビットの物理アドレスを、選択したメモリコア２１６に対応付けて不図示の第４レジスタに格納する。
【００４９】
ここで、ＣＰＵコア６ＡとＣＰＵコア６Ｂが夫々指定した内部アドレスバス４Ａ，４Ｂの各上位のｊビットの物理アドレスが仮に同じでもあっても、アクセス処理部１０ｃが、夫々の物理アドレスに対して異なるメモリコアを割り当てるため、２つのＣＰＵコア６Ａ，６Ｂからアクセスが競合することはなく、各アクセスが同時並行して処理される。尚、未使用状態のメモリコアが１つだけの状態で、２つのＣＰＵコア６Ａ，６Ｂから書き込み命令を受け取った場合は、各アクセスの受け取った順、或いは、予め設定された優先順位に従って、一方のアクセスを受理して、他方のアクセスを拒否することになる。
【００５０】
選択されたメモリコア２１，２１６での処理は、夫々個別にアクセスを受け付けた場合と同じであるので、重複する説明は割愛する。
【００５１】
〈別実施形態〉
次に、本発明装置１の別実施形態について説明する。
【００５２】
〈１〉上記実施形態では、複数の内部データバス３Ａ，３Ｂ、複数の内部アドレスバス４Ａ，４Ｂ、及び、複数の内部制御信号バス５Ａ，５Ｂが、直接、外部データバス７Ａ，７Ｂ、外部アドレスバス８Ａ，８Ｂ、及び、外部制御信号バス９Ａ，９Ｂに夫々接続する場合を説明したが、各内部バスと各外部バスが、間にメモリ制御部１０のインターフェース部１０ａを介して間接的に接続される構成であっても構わない。
【００５３】
更に、各メモリコア２ｉに設けていたバス接続切換部２０ｃを夫々、メモリ制御部１０内に設置するようにしても構わない。この場合、図４に示すように、各メモリコア２ｉとメモリ制御部１０内のバス接続切換部２０ｃとの間に、メモリコア２ｉ別の内部データバス３Ｃｉ（ｉ＝１〜ｎ）、内部アドレスバス４Ｃｉ（ｉ＝１〜ｎ）、及び、内部制御信号バス５Ｃｉ（ｉ＝１〜ｎ）が設けられることになり、内部制御信号バス５Ｃｉに第４の制御信号線群５ｉ（ｉ＝１〜ｎ）が含まれることになる。これにより、本発明装置１の動作が実質的に変更されるものではないので、本発明装置１の動作についての説明は割愛する。
【００５４】
〈２〉上記実施形態では、メモリ制御部１０は、ＣＰＵコア６Ａ，６Ｂの１つから、対応する内部制御信号バス５Ａ，５Ｂの第１、第３またはその両方の制御信号線群を介して、メモリコア２ｉの１つに対するデータ書き込み、データ消去、或いは、データ読み出しのアクセスを受け付ける場合、つまり、各ＣＰＵコアからの命令種別は内部制御信号バス５Ａ，５Ｂを介して受け付ける場合を想定したが、命令種別を示すコード（命令種別データ）を、内部制御信号バス５Ａ，５Ｂの第１、第３またはその両方の制御信号線群のタイミング信号に同期して、内部データバス３Ａ，３Ｂから受け付けるようにしても構わない。この場合、図１において、内部データバス３Ａ，３Ｂは、メモリ制御部１０のインターフェース部１０ａと接続している必要がある。
【００５５】
〈３〉上記実施形態では、メモリ制御部１０のアクセス処理部１０ｃが、選択したメモリコア２ｉに対して、アクセス元のＣＰＵコアを指定する情報と当該アクセスの命令種別に関する情報を出力する場合を想定したが、選択したメモリコア２ｉに対して当該情報を出力する代わりに、当該命令種別に関する情報をメモリコア２ｉ別に保持するレジスタ（第５レジスタ）を設け、当該第５レジスタ及び第２レジスタへのアクセスを指示する命令を出力し、当該命令を受けたメモリコアが、第５レジスタ及び第２レジスタを検索して、アクセス元のＣＰＵコアと当該アクセスの命令種別を認識するようにしても構わない。
【産業上の利用可能性】
【００５６】
本発明は、複数の外部処理装置からの独立したアクセスを受け付け可能な不揮発性半導体記憶装置に利用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態における概略のブロック構成を模式的に示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置の一実施形態における初期化及び書き込み動作の処理手順を説明するフローチャート
【図３】本発明に係る不揮発性半導体記憶装置の一実施形態における２種類の消去動作の処理手順を説明するフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の他の実施形態における概略のブロック構成を模式的に示すブロック図
【図５】複数のＣＰＵコアに対して個別に半導体記憶装置を割り当てた場合の従来のシステム構成を示すブロック図
【図６】複数のＣＰＵコアに対してデュアルワーク動作可能な不揮発性半導体記憶装置を接続した場合の従来のシステム構成を示すブロック図
【符号の説明】
【００５８】
１：            不揮発性半導体記憶装置
１０：          メモリ制御部
１０ａ：        インターフェース部
１０ｂ：        命令種別識別部
１０ｃ：        アクセス処理部
１１：          第１レジスタ
１２：          第２レジスタ
１３：          第３レジスタ
２０：          不揮発性メモリ部
２０ａ：        メモリブロック
２０ｂ：        個別メモリ制御部
２０ｃ：        バス接続切換部
２１〜２ｎ：    メモリコア
３Ａ，３Ｂ：    内部データバス
３Ｃ１〜３Ｃｎ：メモリコア別の内部データバス
４Ａ，４Ｂ：    内部アドレスバス
４Ｃ１〜４Ｃｎ：メモリコア別の内部アドレスバス
５Ａ，５Ｂ：    内部制御信号バスバス
５Ｃ１〜５Ｃｎ：メモリコア別の内部制御信号バス
５１〜５ｎ：    第４の制御信号線群
６：            マルチコアＣＰＵ
６Ａ，６Ｂ：    ＣＰＵコア（外部処理装置）
７Ａ，７Ｂ：    外部データバス
８Ａ，８Ｂ：    外部アドレスバス
９Ａ，９Ｂ：    外部制御信号バスバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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