(57)【要約】【課題】  高耐圧半導体装置では、高電圧配線に高電圧が印加された時、トランジスタのチャネル領域等が反転し、動作に異常をきたすことがあった。【解決手段】高電圧配線３２に高電圧が印加されたときに、意図的に反転する領域３３を設け、高電圧が印加されているときにオン状態となる能動素子５０を備える。すなわち、能動素子５０は、ソース領域２５およびドレイン領域２６と、ソース領域２５およびドレイン領域２６に接続された低電圧配線２８、２９とを含む。高電圧配線３２は、低電圧配線２８、２９と上下方向に重ならないように、かつ、ソース領域２５およびドレイン領域２６間の上を覆うように設けられている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に形成された高耐圧能動素子領域と、
前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線と、を有する高耐圧半導体装置において、
前記高電圧配線の下方に、高電圧配線に高電圧が印加されたときに生じる電界により動作する能動素子が設けられていることを特徴とする、高耐圧半導体装置。
【請求項２】
前記能動素子は、ソース領域およびドレイン領域と、ソース領域およびドレイン領域に接続された低電圧配線とを含み、
前記高電圧配線は、前記低電圧配線と上下方向に重ならないように、かつ、前記ソース領域およびドレイン領域間の上を覆うように設けられていることを特徴とする、請求項１記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧半導体装置に関し、いわゆるパワーエレクトロニクス分野で主として使用される高電圧が印加される半導体装置に関する。
【背景技術】
【０００２】
高耐圧半導体装置には、高電圧が印加される高電圧配線が存在する。この高電圧配線を介して高耐圧素子に数１００ボルトの電圧が印加されるように設計されているが、高電圧配線や高耐圧素子に高電圧が印加された場合、高電圧配線や高耐圧素子から１０μｍ程度の範囲内にある半導体層の表面や絶縁領域の下などが電界の影響で反転するという現象が生じる。
【０００３】
具体的に説明すると、図６のＡは、従来のＮＭＯＳトランジスタの構造を示す図で、ｐ型基板１の表面にｎ型エピタキシャル層２が積層され、ｎ型エピタキシャル層２の表面には素子分離用のＬＯＣＯＳ膜３が設けられており、ＬＯＣＯＳ膜３により分離されたｎ型エピタキシャル層２の表層部にｐ型ウェル４が形成され、その表層部にソース・ドレイン領域として機能するｎ型領域５、６およびこれらｎ型領域５、６間に掛け渡されるように、絶縁膜７を介して設けられたゲート電極８が備えられている。
【０００４】
そしてトランジスタの上は層間膜９で覆われており、層間膜９の上にたとえばアルミ配線１０が設けられている。ここに、層間膜９はその厚みが約１００ｎｍ〜数μｍ程度の厚みである。
アルミ配線１０に数Ｖ〜数１０Ｖの電圧が印加される場合は、その下方に設けられたトランジスタのＮＭＯＳ動作や素子分離に何ら問題は生じない。
【０００５】
ところが、図６のＢに示すように、配線が数１００Ｖの高電圧が印加される高電圧配線１０Ｈを有する高耐圧半導体装置となった場合には、高電圧配線１０Ｈに高電圧が印加された場合、Ｒで示す領域が、電界によって反転してしまうという問題がある。すなわち、トランジスタのチャネル領域やＬＯＣＯＳ膜３下のｐ型ウェルの表層部が反転してｎ型化し、ＮＭＯＳ動作や、素子分離に異常をきたす現象が生じる。
【０００６】
かかる高電圧の印加に起因する反転現象を抑制するには、たとえば、層間膜９の厚みを厚くして、高電圧配線１０Ｈをｎ型エピタキシャル層２の表面から離す等の対策が考えられるが、層間膜９を厚くすると、コンタクトの形成やＶＩＡの形成プロセスを大幅に変更しなければならず、それによる抵抗値の増大を考慮すると、現実的な対処方法ではない。
【特許文献１】特開平９−２６０５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、上述の背景のもとになされたもので、高耐圧半導体装置において、高電圧配線に高電圧が印加されたときに、意図的に反転する領域を設け、高電圧が印加されているときにオン状態となる能動素子を備えた高耐圧半導体装置を提供することを主たる目的とする。
この発明は、また、高耐圧半導体装置において、従来考えられていた高電圧印加に伴う素子領域の反転を防止するという考えではなく、反転領域を意図的に設けることにより、多用途に利用できる高耐圧半導体装置を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載の発明は、半導体基板と、前記半導体基板の表層部に形成された高耐圧能動素子領域と、前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線と、を有する高耐圧半導体装置において、前記高電圧配線の下方に、高電圧配線に高電圧が印加されたときに生じる電界により動作する能動素子が設けられていることを特徴とする、高耐圧半導体装置である。
【０００９】
請求項２記載の発明は、前記能動素子は、ソース領域およびドレイン領域と、ソース領域およびドレイン領域に接続された低電圧配線とを含み、前記高電圧配線は、前記低電圧配線と上下方向に重ならないように、かつ、前記ソース領域およびドレイン領域間の上を覆うように設けられていることを特徴とする、請求項１記載の高耐圧半導体装置である。
【発明の効果】
【００１０】
請求項１記載の発明によれば、高電圧配線の下方に、高電圧配線に高電圧が印加されたときに生じる電界により動作する能動素子が設けられている。能動素子は、高電圧配線の下方にあり、高電圧配線に高電圧が印加されると、確実に表層領域が反転する。よって、能動素子にゲートを設けることなく、高電圧配線をゲートとして用いた能動素子（トランジスタ）を構成できる。換言すれば、新たなプロセスや材料を用いることなく、高電圧配線に高電圧が印加されたことをセンシングできる素子を作り出すことができる。
【００１１】
高電圧配線の下方に形成する能動素子は、ゲートを設ける必要がないので、能動素子の上の層間膜に段差ができず、高電圧配線の形成時のプロセスばらつきが少なくてすむ。また、それによって、高電圧配線から能動素子にかかる電界も均一になり、高電圧配線により安定して動作する能動素子となる。
請求項２記載の発明によれば、能動素子のソース領域およびドレイン領域間の上方を覆うように高電圧配線が設けられている。よって、高電圧配線に高電圧が印加されると、確実にソース・ドレイン間が反転し、ソース・ドレイン間をオンさせることができる。
【００１２】
また、高電圧配線はソース領域およびドレイン領域と接続された低電圧配線とは上下方向に重ならないように設けられており、低電圧配線への電流リークが生じず、かつ、電界が乱されないため、能動素子を適切に機能させることができる。
【発明を実施するための最良の形態】
【００１３】
以下には、図面を参照して、この発明の実施形態について具体的に説明をする。
図１は、この発明の一実施形態に係る高耐圧半導体装置の要部構成を示す図解的な縦断面図である。
図１を参照して、２１はｎ型エピタキシャル層であり、その表面領域には素子間分離用のＬＯＣＯＳ膜２２および絶縁膜としてのＬＯＣＯＳ膜２３が形成されている。ＬＯＣＯＳ膜２２で分離されたｎ型エピタキシャル層２１の表層領域にはｐ型ウェル２４が形成されている。そしてｐ型ウェル２４の表層領域にはｎ型の不純物が拡散されたｎ領域２５、２６が形成されている。ｎ領域２５、２６は、それぞれ、ＬＯＣＯＳ膜２２およびＬＯＣＯＳ膜２３の間に形成されている。
【００１４】
ＬＯＣＯＳ膜２２、ＬＯＣＯＳ膜２３およびｎ領域２５、２６が形成されたｎ型エピタキシャル層２１の上には、たとえばＳｉＯ2で形成された層間膜２７が積層されている。そして層間膜２７内には、ｎ型エピタキシャル層２１の表面と略平行に延びる低電圧配線としてのアルミ配線２８、２９が設けられている。そしてアルミは配線２８はコンタクト３０によってｎ領域２５に電気的に接続され、アルミ配線２９もコンタクト３１によってｎ領域２６と電気的に接続されている。
【００１５】
層間膜２７の表面には高電圧配線３２が配置されている。高電圧配線３２は、ｎ領域２５、２６で挟まれたＬＯＣＯＳ膜２３の上方に位置するように設けられており、上下方向に見て、ＬＯＣＯＳ膜２３の上を完全に覆うことのできる幅の配線とされている。一方、高電圧配線３２は、層間膜２７内に形成されたアルミ配線２８、２９に対し、上下方向に見て、重ならない状態で設けられている。
【００１６】
なお、この実施形態では、ｐ型ウェル２４を形成するｐ型不純物濃度は１×１０14〜15個／ｃｍ3とされ、ＬＯＣＯＳ膜２３と高圧配線３２との間に介在する層間膜２７の厚みは１μｍ以上とされている。
このような構成にすると、高電圧配線３２に、たとえば５００Ｖ〜１０００Ｖの高電圧が印加されると、印加された高電圧の生じる電界によりＬＯＣＯＳ膜２３の下に反転層３３が生じる。これにより、ｎ領域２５、２６間が導通する。すなわち、ｎ領域２５をソース領域、ｎ領域２６をドレイン領域とし、ＬＯＣＯＳ膜２３の下をチャネル領域としたとき、ゲートを形成することなく、高電圧配線３２をゲートとして使用し、高電圧配線３２に高電圧を印加するか否かにより、ソース・ドレイン領域２５、２６をオン／オフさせることができる。このように、高電圧配線３２の下方に低電圧の能動素子５０が形成されている。
【００１７】
ソース領域２５およびドレイン領域２６に電気的に接続されたコンタクト３０、アルミ配線２８、コンタクト３１、アルミ配線２９は、上下方向に見て、高電圧配線３２とは重複しない状態に設けられている。換言すれば、層間膜２７を介してＬＯＣＯＳ膜２３および高電圧配線３２が対向した領域内には、コンタクト３０、３１およびアルミ配線２８、２９が存在しないようにされている。よって、アルミ配線２８、２９への電流リークが生じることはない。また、この領域において、電界が乱れることがない。
【００１８】
図２は、この実施形態に係る高耐圧半導体装置の高耐圧素子６０部分の構成を示す図解的な縦断面図である。
図２を参照して、２０はｐ型基板であり、ｐ型基板上にｎ型エピタキシャル層２１が形成されている。高耐圧素子は、ｎ型エピタキシャル層２１の表層領域に形成されている。すなわち、ｎ型エピタキシャル層２１の表面にＬＯＣＯＳ膜３４、３５が形成され、ＬＯＣＯＳ膜３４の両側の表層領域にソース領域３６およびドレイン領域３７が形成されている。そしてソース領域３６およびＬＯＣＯＳ膜３２に関連してゲート３８が形成されている。
【００１９】
高耐圧素子領域６０の上は層間膜２７で覆われており、層間膜２７の上に高電圧配線３２が配置されている。高電圧配線３２は、ドレイン領域３７と接続されている。
ｎ型エピタキシャル層２１には、高耐圧素子とが形成された領域とは異なる領域に、図１で説明した能動素子５０が混載されているのであるが、図１で説明したように、混載される能動素子５０は、高電圧配線３２に対して図１で説明したような配置関係に設けられている。
【００２０】
図３Ａ〜図３Ｄは、混載される能動素子５０の製造工程を説明するための図解図である。
たとえば、高電圧配線３２に正の高電圧が印加されると仮定して、まず、ｐ型ウェル２４領域のパターニングおよびインプラが行われる。すなわち、図３Ａを参照して、ｎ型エピタキシャル層２１の表面にＳｉＯ2膜１５およびＳｉＮ膜１６が積層される。そしてＳｉＮ膜１６がパターニングされ、ＳｉＯ2膜１５上がレジスト１７で覆われ、ｐ型不純物が注入されて熱処理されることにより、ｐ型ウェル２４が形成される（図３Ｂ参照）。
【００２１】
ｐ型ウェル２４が形成された後、ＳｉＮ膜１６をレジストとして、ｎエピタキシャル層２１の表面に素子分離用のＬＯＣＯＳ膜２２が形成される。なお、このとき、ｐ型ウェル２４上にＬＯＣＯＳ膜２３が同時に形成されてもよい。
次いで、図３Ｃに示すように、ＳｉＮ膜１６が剥離され、ソース・ドレイン領域がパターニングされるようにレジスト１８が設けられ、ｎ型不純物が注入されてソース領域２５およびドレイン領域２６が形成される。
【００２２】
そして図３Ｄに示すように、ＳｉＯ2の層間膜２７が堆積され、その上に高電圧配線３２がアルミで形成される。すなわち、ｐ型ウェル２４の領域上であって、ソース領域２５およびドレイン領域２６をまたぐように高電圧配線３２のパターニングがされ、エッチングが行われるのである。
図４は、高電圧配線のレイアウトの一例を説明するための平面図である。図４において、３２ｓはソース領域３６と接続された高電圧配線であり、３２ｄはドレイン領域３７と接続された高電圧配線である。４５はゲートであり、ソース領域３６、ドレイン領域３７およびゲート４５は、誘電体分離４６によって素子分離されている。
【００２３】
この高耐圧能動素子領域６０と上下方向に重複しない領域であって、たとえばドレインに接続された高電圧配線３２ｄが通る領域の下方に、能動素子領域５０が形成されている。能動素子領域５０は、平面視で、ソース領域としてのｎ領域２５およびドレイン領域としてのｎ領域２６が高電圧配線３２ｄの両側に現れており、高電圧配線３２の下には高電圧配線３２に重なるようにＬＯＣＯＳ膜２３を介して反転層３３が存在している。
【００２４】
この実施形態に係る高耐圧半導体装置によれば、図５に示すように、図１で説明した能動素子５０を、高電圧が印加されたか否かを報知するための報知用トランジスタとして機能させることができる。
この発明は、以上説明したように、高耐圧半導体措置において、高電圧配線に高電圧が印加されたときに、印加された電圧により生じる電界を意図的に利用して、その電界により動作する能動素子を設けたので、より多機能で多用途な高耐圧半導体装置とすることができる。
【００２５】
この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
【図面の簡単な説明】
【００２６】
【図１】この発明の一実施形態に係る高耐圧半導体装置の要部構成を示す図解的な縦断面図である。
【図２】この発明の一実施形態に係る高耐圧半導体装置の高耐圧素子の構成を説明するための図解的な縦断面図である。
【図３Ａ】図１に示す能動素子の製造工程を表わす図解的な縦断面図である。
【図３Ｂ】図１に示す能動素子の製造工程を表わす図解的な縦断面図である。
【図３Ｃ】図１に示す能動素子の製造工程を表わす図解的な縦断面図である。
【図３Ｄ】図１に示す能動素子の製造工程を表わす図解的な縦断面図である。
【図４】この発明の一実施形態に係る高耐圧半導体装置の高電圧配線の配置例を説明するための図解的な平面図である。
【図５】この発明の一実施形態の機能の一例を説明するための回路図である。
【図６】従来の半導体装置の構成を説明するための図解的な断面図である。
【符号の説明】
【００２７】
２１  ｎ型エピタキシャル層
２５  ソース領域
２６  ドレイン領域
３２  高電圧配線
３３  反転層
５０  能動素子
６０  高耐圧素子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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