(57)【要約】【課題】トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置を提供する。【解決手段】外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、トランジスタのコレクタに接続されたセンス端子と、センス端子の電位と閾値電圧とを比較するコンパレータと、コンパレータの出力に基づいてセンス端子の電位を保持するラッチ回路と、コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後にセンス端子の電位の保持を解除するためのリセット信号をラッチ回路に出力するタイマー回路とを有し、センス端子の電位に基づいてトランジスタの異常動作を検出するセンス回路と、センス端子に接続され閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路とを備えている。【選択図】図１
2009089152.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、
前記トランジスタのコレクタに接続されたセンス端子と、前記センス端子の電位と閾値電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記センス端子の電位を保持するラッチ回路と、前記コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後に前記センス端子の電位の保持を解除するためのリセット信号を前記ラッチ回路に出力するタイマー回路とを有し、前記センス端子の電位に基づいて前記トランジスタの異常動作を検出するセンス回路と、
前記センス端子に接続され、前記閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路と、
を備えたことを特徴とするドライバ装置。
【請求項２】
前記異常信号出力回路は、カソードが前記センス端子に接続され、前記閾値電圧と同じかそれより高い逆方向電圧で降伏するダイオードを有することを特徴とする請求項１記載のドライバ装置。
【請求項３】
前記トランジスタの異常動作が検出されると、前記トランジスタの制御電位を緩やかに低下させるソフトシャットダウン回路をさらに備えたことを特徴とする請求項１または２に記載のドライバ装置。
【請求項４】
前記リセット信号が出力されたとき前記入力信号がオン状態である場合には、前記入力信号がオフ状態になるのを待ってから、前記センス端子の電位は前記閾値電圧よりも低いローレベルにリセットされることを特徴とする請求項１〜３のいずれか１つに記載のドライバ装置。
【請求項５】
前記入力信号を光信号に変換し、その光信号を再度電気信号に変換して前記ドライバ回路に出力するフォトカプラをさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載のドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの異常動作検出及び保護機能付きのドライバ装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクス用途に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワートランジスタを駆動制御するドライバ装置には、ＩＧＢＴの負荷の短絡等による過大電流を防止する保護回路を備えたものがある（例えば、特許文献１）。
【０００３】
そのような保護回路を内蔵した半導体パッケージ品には、入力信号端子、電源端子、グランド端子などの他に、トランジスタの異常動作に基づく信号が入力される異常検出端子、異常信号を外部の例えばマイクロコンピュータ等に出力するための出力端子が必要となり、端子数の増大は、近年半導体パッケージ品に求められている小型化の妨げになる。
【特許文献１】特開２００６−２９５３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、前記トランジスタのコレクタに接続されたセンス端子と、前記センス端子の電位と閾値電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記センス端子の電位を保持するラッチ回路と、前記コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後に前記センス端子の電位の保持を解除するためのリセット信号を前記ラッチ回路に出力するタイマー回路とを有し、前記センス端子の電位に基づいて前記トランジスタの異常動作を検出するセンス回路と、前記センス端子に接続され、前記閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路と、を備えたことを特徴とするドライバ装置が提供される。
【発明の効果】
【０００６】
本発明によれば、トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、本発明の実施形態について説明する。以下に説明する実施形態では、異常動作検出対象のトランジスタとしては、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）を一例に挙げて説明する。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るドライバ装置を示す回路図である。図１において、符号７０で示される実線で囲まれた部分はひとつのパッケージ体としてパッケージングされており、そのパッケージ体７０の外部には、入力信号Ｖｉｎの入力端子２、電源端子Ｖｃｃ、グランド端子ＧＮＤ、センス端子４０、ドライバ装置の出力端子Ｖｏの各端子が導出されている。
【０００９】
本実施形態に係るドライバ装置は、主として、ＩＧＢＴ５１を駆動制御するドライバ回路３１と、ＩＧＢＴ５１の異常動作を検出するセンス回路２３と、異常信号を外部に出力する異常信号出力回路６０とを備えている。
【００１０】
ドライバ回路３１は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などのスイッチング素子Ｍ３、Ｍ４のゲートに接続され、スイッチング素子Ｍ３、Ｍ４はドライバ回路３１からの制御信号によりオン／オフされる。スイッチング素子Ｍ３、Ｍ４は、電源とグランドとの間に直列接続され、それら両者の接続ノードは出力端子Ｖｏを介してＩＧＢＴ５１のゲートに接続されている。ＩＧＢＴ５１のコレクタは抵抗５４を介して電源に接続され、エミッタはグランドに接続されている。
【００１１】
また、ＩＧＢＴ５１のコレクタは、コレクタ側から見て逆方向接続されたダイオード５３、抵抗５６、５５を介して、本実施形態に係るドライバ装置が具備するセンス回路２３のセンス端子４０に接続されている。センス回路２３は、その他に、コンパレータ２４、ラッチ回路２２、タイマー回路２１などを有する。
【００１２】
コンパレータ２４の一方の入力端子はセンス端子４０と接続されている、コンパレータ２４は、センス端子４０の電位（以下、単にセンス電位とも称する）と、他方の入力端子に入力する閾値電圧Ｖｔｈ（例えば７Ｖ）とを比較する。コンパレータ２４の出力はラッチ回路２２に入力する。また、コンパレータ２４の出力はタイマー回路２１にも入力し、タイマー回路２１の出力はラッチ回路２２に入力する。タイマー回路２１は、例えばクロック発生器と、このクロック発生器が発生するクロック信号をカウントするカウンターを有する。
【００１３】
また、例えばＭＯＳＦＥＴなどのスイッチング素子Ｍ１、Ｍ２が電源とグランド間に直列接続され、それら両者の接続ノードは、センス端子４０とコンパレータ２４の入力端子との間を接続するラインに接続されている。また、そのラインには内部定電流源２５の出力側が接続されている。
【００１４】
ラッチ回路２２の出力はスイッチング素子Ｍ２のゲートに入力される。また、ラッチ回路２２の出力は、論理回路２６、２７を介してスイッチング素子Ｍ１のゲートに入力される。さらに、ラッチ回路２２の出力はドライバ回路３１にも入力される。
【００１５】
ＩＧＢＴ５１のコレクタとセンス端子４０とを結ぶラインにおいて、抵抗５５と抵抗５６との接続ノードと、グランドとの間にはコンデンサ５２が接続されている。
【００１６】
センス端子４０と抵抗５５とを結ぶラインには、異常信号出力回路６０が接続されている。異常信号出力回路６０は、ツェナーダイオード６１、トランジスタカプラ６３、トランジスタカプラ６３とグランドとの間に接続された例えばＭＯＳＦＥＴなどのスイッチング素子６２などを有する。ツェナーダイオード６１のカソードは、センス端子４０と抵抗５５との間のラインに接続され、アノードは抵抗を介してグランドに接続されている。また、ツェナーダイオード６１のアノードはスイッチング素子６２のゲートに接続されている。
【００１７】
異常信号出力回路６０とコンデンサ５２は、それぞれパッケージ体７０の外部で、センス端子４０に接続している。ＩＧＢＴ５１は、パッケージ体７０の外部でドライバ装置の出力端子Ｖｏに接続している。
【００１８】
入力端子２は、パッケージ体７０の外部に設けられたマイクロコンピュータ１に接続されている。マイクロコンピュータ１はドライバ回路３１を制御するための入力信号Ｖｉｎを与えるとともに、図１に示す各構成を含むシステム全体を制御する。
【００１９】
マイクロコンピュータ１側（一次側）と、ドライバ回路３１やセンス回路２３などの二次側とは電気的に絶縁されており、フォトカプラ５を介して、一次側の信号が二次側に伝達される。フォトカプラ５は、入力端子２に接続され、入力信号Ｖｉｎを光信号に変換して出力する発光素子３（発光ダイオード等）と、発光素子３から発せられる光信号を電気信号に変換する受光素子４（フォトダイオードやフォトトランジスタ等）とを有する。受光素子４が出力する電気信号は、論理回路６〜１４などを介してドライバ回路３１に入力される。
【００２０】
フォトカプラ５はパッケージ体７０の内部に収められ、パッケージ体７０によってフォトカプラ５に対する外部からの光（発光素子３以外からの光）が遮断される。
【００２１】
次に、図１に示す回路における主要ノード波形を示す図２を参照しつつ、本実施形態に係るドライバ装置の動作について説明する。
【００２２】
まず、正常動作時について説明すると、入力信号Ｖｉｎがハイレベル（オン状態）のとき、ドライバ回路３１はスイッチング素子Ｍ３をオンにし、スイッチング素子Ｍ４をオフにし、これによりＩＧＢＴ５１の制御電位（ゲート電位）Ｖｇｅがハイレベルとなり、ＩＧＢＴ５１はオン状態になる。
【００２３】
この正常動作時、センス端子４０の電位（センス電位）は、閾値電圧Ｖｔｈ（例えば７Ｖ）より小さいローレベルとなり、異常は検出されない。センス電位が閾値電圧Ｖｔｈ以上になると、ＩＧＢＴ５１が異常動作していると検出する。
【００２４】
なお、ＩＧＢＴ５１がオフからオンに移行する時に、ＩＧＢＴ５１のコレクタ電位Ｖｃｅが一時上昇するが、そのときコレクタ電位Ｖｃｅが閾値電圧Ｖｔｈ以上になると、正常動作しているにもかかわらず異常として誤って検出してしまう。しかし、本実施形態では、外付けコンデンサ５２の容量と内部定電流源２５とで規定されるブランキングタイム（Blanking Time）により、ＩＧＢＴ５１のオン状態への移行過渡期にセンス電位が閾値電圧Ｖｔｈを超えてしまうのを防ぐことができる。
【００２５】
次に、異常が発生した場合の動作について説明する。
【００２６】
例えばＩＧＢＴ５１の負荷が短絡すると、ＩＧＢＴ５１のコレクタ電位Ｖｃｅがローレベルに下がらなくなる。そして、内部定電流源２５から供給される電流はセンス端子４０を介してコンデンサ５２に充電され、センス端子４０の電位（センス電位）は前述したブランキングタイムにしたがって上昇していく。
【００２７】
コンパレータ２４は、センス電位と閾値電圧Ｖｔｈとを比較してラッチ回路２２に出力しており、センス電位が閾値電圧Ｖｔｈに達するとコンパレータ２４の出力を受けたラッチ回路２２は、ドライバ回路３１に信号を出力する。この信号を受け、ドライバ回路３１は、スイッチング素子Ｍ３をオフ、スイッチング素子Ｍ４をオンにする。これにより、ＩＧＢＴ５１のゲートがグランドにつながり、ゲート電位Ｖｇｅがローレベルに低下してＩＧＢＴ５１はオフ状態に（シャットダウン）される。この結果、ＩＧＢＴ５１に過大な電流が流れることによる破壊を防ぐことができる。
【００２８】
ここで、異常信号出力回路６０のツェナーダイオード６１は、閾値電圧Ｖｔｈと同じかそれより高い逆方向電圧で降伏する。また、センス電位が閾値電圧Ｖｔｈに達すると、ラッチ回路２２はスイッチング素子Ｍ２をオフ状態からオン状態に切り替える。このとき、スイッチングト素子Ｍ１はオフ状態である。したがって、センス端子４０の電位が閾値電圧Ｖｔｈに達すると、スイッチング素子Ｍ２を介して電源電流がツェナーダイオード６１の逆方向に流れ、異常信号出力回路６０のスイッチング素子６２がオン状態となり、異常信号出力回路６０が動作する。このとき、異常信号出力回路６０は、異常信号（ＦＡＵＬＴ信号）をマイクロコンピュータ１に出力し、この異常信号を受けてマイクロコンピュータ１はシステム全体をシャットダウンさせることができる。
【００２９】
前述した異常検出動作中、ラッチ回路２２の出力信号に基づいてスイッチング素子Ｍ１はオフ状態とされている。したがって、センス端子４０の電位（センス電位）は、コンデンサ５２にチャージされた電荷に基づいた、ある所定の電位（閾値電圧Ｖｔｈ以上の電位）に保持（ラッチ）される。
【００３０】
センス電位がその所定電位になると、そのときのコンパレータ２４の出力を受けて、タイマー回路２１は時間のカウントを開始し、そのカウント期間中、センス電位は閾値電圧Ｖｔｈ以上の電位に保持され、この期間中ＩＧＢＴ５１は保護される。この構成によれば、マイクロコンピュータ１側からのシステムリセットがない場合でもＩＧＢＴ５１の保護動作が可能となる。
【００３１】
また、カウンターを使用することで、通常モードへの自己復帰も可能となる。カウンターのカウントが終了すると、タイマー回路２１はリセット信号をラッチ回路２２に出力する。このリセット信号を受け、ラッチ回路２２はスイッチング素子Ｍ２をオフにし、スイッチング素子Ｍ１をオンにする。スイッチング素子Ｍ１のオンにより、コンデンサ５２のチャージ電荷はスイッチング素子Ｍ１を介してグランドに放電され、センス電位はローレベルにリセットされる。
【００３２】
センス電位が閾値電圧Ｖｔｈより小さくなることで異常検出は解除されるが、入力信号Ｖｉｎがハイレベルとなっているときにセンス電位がローレベル（０Ｖ）近くまで十分低下していないと、ＩＧＢＴ５１がターンオンした際にセンス電位が一時的に上昇して閾値電圧Ｖｔｈに達し、誤って異常状態を検出してしまうおそれがある。したがって、ＩＧＢＴ５１の正常モードへの復帰によるターンオン前には、センス電位を０Ｖ近くにまで低下させておく必要がある。
【００３３】
そこで、本実施形態では、上記リセット信号が出力されたとき、入力信号Ｖｉｎがハイレベル（オン状態）である場合には、入力信号Ｖｉｎがローレベル（オフ状態）になるのを待ってから、スイッチング素子Ｍ１をオンにしてセンス電位のリセットを開始するようにしている。上記リセット信号が出力されたとき、入力信号Ｖｉｎがローレベルである場合には、入力信号Ｖｉｎがローレベルになるのを待つまでもなく、スイッチング素子Ｍ１をオンにしてセンス電位のリセットを開始する。
【００３４】
センス電位がローレベルにリセットされた後の最初の入力信号Ｖｉｎのオンパルスで、ＩＧＢＴ５１の動作が再開される。
【００３５】
正常動作に移行後、さらに異常検出が続いて上記動作が繰り返される場合、短絡時の電圧／電流による過大パワーの印加期間は短くても次第に熱が積分されＩＧＢＴ５１が過熱し破壊するおそれがあるため、異常信号出力回路６０から異常信号（ＦＡＵＬＴ信号）のフィードバックを受けたマイクロコンピュータ１の処理によりシステム全体がシャットダウンされる。
【００３６】
本実施形態によれば、センス端子４０は、パッケージ体７０外部の駆動制御対象トランジスタ（ＩＧＢＴ５１）の動作異常に基づく信号が入力される端子として機能するだけなく、検出した異常をパッケージ体７０外部に出力する端子としても機能し、すなわち、センス端子４０は異常検出端子と異常信号出力端子とを兼用しているため、その分、パッケージ体７０が具備する端子数（ピン数）の低減が図れ、結果として半導体部品全体の小型化につながる。特に、フォトカプラ５のように外部のマイクロコンピュータ１との間で電気的絶縁を確保しつつ信号伝達が可能な構成をパッケージ体７０内に内蔵するものはサイズが大きくなりがちであるので、そのような半導体パッケージに対して本実施形態は非常に有効である。
【００３７】
［第２の実施形態］
図３は、本発明の第２の実施形態に係るドライバ装置を示す回路図である。  
図４は、図３に示す回路における主要ノード波形のタイミングチャートである。  
なお、前述した第１の実施形態と同じ要素には同一の符号を付し、その詳細な説明は省略する。
【００３８】
一部のＩＧＢＴは急激にオフさせるとラッチアップすることがある。そこで、本実施形態では、異常動作検出時に急にＩＧＢＴがオフになるのを防ぐため、ＩＧＢＴのゲート電位を徐々に低下させるソフトシャットダウン回路３６を設けている。
【００３９】
ソフトシャットダウン回路３６は、抵抗３５と、例えばＭＯＳＦＥＴなどのスイッチング素子Ｍ５を有する。スイッチング素子Ｍ５は、スイッチング素子Ｍ３とスイッチング素子Ｍ４との間の接続ノードと出力端子Ｖｏとを結ぶラインと、グランドとの間に、抵抗３５を介して接続されている。スイッチング素子Ｍ５のゲートには、ドライバ回路３３からの制御信号が出力される。ドライバ回路３３の前段には、スイッチング素子Ｍ３、Ｍ４、Ｍ５を制御するための制御回路３２が設けられている。
【００４０】
前述したタイマー回路２１によるカウント開始と同時に、スイッチング素子Ｍ５をオンさせ、このときスイッチング素子Ｍ３とスイッチング素子Ｍ４は両方ともオフ状態にする。ＩＧＢＴ５１のゲートにチャージされた電荷は抵抗３５を介してグランドに放電されるので、ゲート電位を緩やかに低下させてオフへの過渡時間を大きくすることができる。
【００４１】
このシャットダウン回路３６を設けるに際して、パッケージ体７０の端子数の増大はまねかないので小型化の妨げにはならない。すなわち、本実施形態によれば、より付加価値の高い機能を小型化を図りつつ実現できる。
【００４２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４３】
前述した実施形態では、異常動作検出および保護対象トランジスタとしてＩＧＢＴを例に挙げて説明したが、本発明は例えばＭＯＳＦＥＴにも適用可能である。また、本発明は特にパワーエレクトロニクス用途のトランジスタに好適である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係るドライバ装置を示す回路図。
【図２】図１に示す回路における主要ノード波形のタイミングチャート。
【図３】本発明の第２の実施形態に係るドライバ装置を示す回路図。
【図４】図３に示す回路における主要ノード波形のタイミングチャート。
【符号の説明】
【００４５】
１…マイクロコンピュータ、２…入力端子、５…フォトカプラ、２１…タイマー回路、２２…ラッチ回路、２３…センス回路、２４…コンパレータ、２５…定電流源、３１，３３…ドライバ回路、３６…ソフトシャットダウン回路、４０…センス端子、５２…コンデンサ、５１…ＩＧＢＴ、６０…異常信号出力回路、６１…ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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