(57)【要約】【課題】オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量を低減することができる半導体装置を提供すること。【解決手段】半導体装置１では、エピタキシャル層３の基層部がＮ−型領域４をなし、エピタキシャル層３には、Ｎ-型領域４に接するＰ型のボディ領域５が形成されている。トレンチ６は、エピタキシャル層３の表面からボディ領域５を貫通し、その最深部がＮ-型領域４に達している。トレンチ６内にはゲート絶縁膜７が形成されている。また、エピタキシャル層３の表層部には、ソース領域９が形成されている。そして、ゲート電極８を構成する電極８１，８２は、ゲート絶縁膜７におけるトレンチ６の側面を覆う部分に沿って形成されている。トレンチ６内の底部においてゲート電極８で囲まれる部分には、絶縁体１７が埋設され、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に接している。【選択図】図１
2009049315.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の基層部に形成された第１導電型の第１導電型領域と、
前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、
前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、
前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する第１導電型のソース領域と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜における前記トレンチの側面を覆う部分に沿って形成されたゲート電極と、
前記トレンチ内の底部において前記ゲート電極に囲まれる部分に形成され、前記ゲート絶縁膜における前記トレンチの底面を覆う部分に接する絶縁体と、を含む、半導体装置。
【請求項２】
第１導電型の半導体層にトレンチを形成する工程と、
前記トレンチの底面および側面を含む前記半導体層の表面を酸化させて、酸化膜を形成する工程と、
前記酸化膜上にゲート電極の材料を堆積させて、電極材料堆積層を形成する工程と、
前記電極材料堆積層をエッチバックして、前記酸化膜における前記トレンチの側面を覆う部分に沿って前記電極材料堆積層を部分的に残すことにより、ゲート電極を形成する工程と、
前記酸化膜上に前記トレンチを埋め尽くすように絶縁性材料を堆積させて、絶縁性材料堆積層を形成する工程と、
前記絶縁性材料堆積層および前記酸化膜をエッチバックすることにより、前記絶縁性材料堆積層における前記トレンチ外の部分を除去して、前記トレンチ内の底部において前記ゲート電極に囲まれる部分に、前記酸化膜における前記トレンチの底面を覆う部分に接する絶縁体を形成するとともに、前記酸化膜における前記トレンチ外の部分を除去して、前記トレンチの底面および側面上に、ゲート絶縁膜を形成する工程と、
前記半導体層の表面から第２導電型の不純物を導入して、前記第２導電型のボディ領域を形成する工程と、
前記半導体層の表面から前記トレンチの周囲に前記第１導電型の不純物を導入して、前記ボディ領域に接する前記第１導電型のソース領域を形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置を模式的に示す断面図である。
【０００３】
この半導体装置１００は、Ｎ+型基板１０１を備えている。Ｎ+型基板１０１上には、Ｎ-型エピタキシャル層１０２が積層されている。Ｎ-型エピタキシャル層１０２の基層部は、Ｎ-型領域１０３とされ、Ｎ-型エピタキシャル層１０２の表層部には、Ｐ型ボディ領域１０４がＮ-型領域１０３と上下に隣接して形成されている。
Ｎ-型エピタキシャル層１０２には、トレンチ１０５がその表面から掘り下がって形成されている。トレンチ１０５は、Ｐ型ボディ領域１０４を貫通し、その最深部がＮ-型領域１０３に達している。トレンチ１０５内には、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜１０６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０７が埋設されている。
【０００４】
また、Ｐ型ボディ領域１０４の表層部には、トレンチ１０５に沿って、Ｎ+型ソース領域１０８が形成されている。Ｎ+型ソース領域１０８には、平面視でその中央部に、Ｐ+型ソースコンタクト領域１０９がＮ+型ソース領域１０８を貫通して形成されている。
Ｎ-型エピタキシャル層１０２上には、層間絶縁膜１１０が積層されている。層間絶縁膜１１０上には、ソース配線１１１が形成されている。ソース配線１１１は、接地されている。そして、ソース配線１１１は、層間絶縁膜１１０に形成されたコンタクト孔１１２を介して、Ｎ+型ソース領域１０８およびＰ+型ソースコンタクト領域１０９にコンタクト（電気接続）されている。また、ゲート電極１０７には、層間絶縁膜１１０に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１３が電気的に接続されている。
【０００５】
Ｎ+型基板１０１の裏面には、ドレイン電極１１４が形成されている。
ドレイン電極１１４に適当な大きさの正電圧を印加しつつ、ゲート電極１０７の電位を制御することにより、Ｐ型ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルを形成して、Ｎ+型ソース領域１０８とドレイン電極１１４との間に電流を流すことができる。これにより、ＶＤＭＯＳＦＥＴのスイッチング動作が達成される。
【特許文献１】特開平１１−２７４４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＶＤＭＯＳＦＥＴのオン抵抗Ｒonとゲート−ドレイン電荷量Ｑgdとの積Ｒon・Ｑgdが用いられ、この積が小さいほど、より高速なスイッチング動作を達成することができる。
図３の半導体装置１００において、ＶＤＭＯＳＦＥＴのオン抵抗Ｒon2は、Ｎ+型ソース領域１０８およびＰ+型ソースコンタクト領域１０９で構成されるソース領域と、Ｎ+型基板１０１との間の抵抗である。一方、ＶＤＭＯＳＦＥＴのゲート−ドレイン電荷量Ｑgd2は、ゲート−ドレイン間に寄生的に形成されるゲート−ドレイン間容量Ｃgd2（ゲート電極１０７とトレンチ１０５の底面との間に挟まれるゲート絶縁膜１０６の容量Ｃox2と、Ｎ-型領域１０３とＰ型ボディ領域１０４との界面から広がる空乏層１１５が有する容量Ｃdep2との合成容量）に蓄積される電荷量である。半導体装置１００では、Ｒon2・Ｑgd2を低減することができれば、ＶＤＭＯＳＦＥＴの高速スイッチング動作を達成することができる。
【０００７】
ところが、図４に示されるように、Ｒon2とＱgd2とは、一方を低減すると、他方が増大する、いわゆるトレードオフの関係にある。そのため、Ｒon2・Ｑgd2を小さくするには、Ｒon2およびＱgd2の一方を低減するとともに、他方の増大を防止する必要がある。
そこで、この発明の目的は、オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量を低減することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層に形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチと、前記半導体層の表層部における前記トレンチの周囲に形成され、前記ボディ領域に接する第１導電型のソース領域と、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜における前記トレンチの側面を覆う部分に沿って形成されたゲート電極と、前記トレンチ内の底部において前記ゲート電極に囲まれる部分に形成され、前記ゲート絶縁膜における前記トレンチの底面を覆う部分に接する絶縁体と、を含む、半導体装置である。
【０００９】
この構成によれば、ゲート電極は、ゲート絶縁膜におけるトレンチの側面を覆う部分に沿って形成されている。トレンチ内の底部においてゲート電極に囲まれる部分には、ゲート絶縁膜におけるトレンチの底面を覆う部分に絶縁体が接している。
ゲート絶縁膜における絶縁体の接する部分には、ゲート電極が形成されていない。そのため、ゲート絶縁膜におけるトレンチの底面を覆う部分の上面全域に、ゲート電極が接する従来の構成（図３参照）に比べ、ゲート絶縁膜におけるトレンチの底面を覆う部分を挟んで、第１導電型領域に対向するゲート電極の面積を小さくすることができる。したがって、ゲート電極とトレンチの底面（第１導電型領域）との間に生じる寄生容量を小さくすることができる。その結果、ゲート−ドレイン間容量を低減することができ、ゲート−ドレイン電荷量を低減することができる。また、ゲート絶縁膜におけるトレンチの底面を覆う部分に絶縁体が接する構成によって、半導体装置のオン抵抗が増大することがない。すなわち、前記の構成によれば、オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量を低減することができる。
【００１０】
このような構造の半導体装置は、請求項２に記載の製造方法により得ることができる。すなわち、第１導電型の半導体層にトレンチを形成する工程と、前記トレンチの底面および側面を含む前記半導体層の表面を酸化させて、酸化膜を形成する工程と、前記酸化膜上にゲート電極の材料を堆積させて、電極材料堆積層を形成する工程と、前記電極材料堆積層をエッチバックして、前記酸化膜における前記トレンチの側面を覆う部分に沿って前記電極材料堆積層を部分的に残すことにより、ゲート電極を形成する工程と、前記酸化膜上に前記トレンチを埋め尽くすように絶縁性材料を堆積させて、絶縁性材料堆積層を形成する工程と、前記絶縁性材料堆積層および前記酸化膜をエッチバックすることにより、前記絶縁性材料堆積層における前記トレンチ外の部分を除去して、前記トレンチ内の底部において前記ゲート電極に囲まれる部分に、前記酸化膜における前記トレンチの底面を覆う部分に接する絶縁体を形成するとともに、前記酸化膜における前記トレンチ外の部分を除去して、前記トレンチの底面および側面上に、ゲート絶縁膜を形成する工程と、前記半導体層の表面から第２導電型の不純物を導入して、前記第２導電型のボディ領域を形成する工程と、前記半導体層の表面から前記トレンチの周囲に前記第１導電型の不純物を導入して、前記ボディ領域に接する前記第１導電型のソース領域を形成する工程と、を含む、半導体装置の製造方法により得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ+型基板２上には、Ｎ+型基板２よりもＮ型不純物が低濃度（たとえば、１×１０15〜４×１０15／ｃｍ3）にドーピングされたシリコンからなるＮ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態で、第１導電型領域としてのＮ-型領域４とされている。また、エピタキシャル層３には、Ｎ-型領域４上に、Ｐ型のボディ領域５がＮ-型領域４に接して形成されている。
【００１２】
エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ-型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。各トレンチ６は、図１における左右方向（ゲート幅と直交する方向）における幅Ｗ1が、たとえば、０．５μｍで形成されている。トレンチ６内には、その内面全域を覆うように、ＳｉＯ2（酸化シリコン）からなるゲート絶縁膜７が形成されている。ゲート絶縁膜７は、その膜厚Ｔoxが、たとえば、５０ｎｍで形成されている。
【００１３】
また、トレンチ６内におけるゲート絶縁膜７の内側には、ゲート電極８が形成されている。
ゲート電極８は、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなり、ゲート幅と直交する方向に対向する、同形状の電極８１と電極８２とを備えている。電極８１，８２は、ゲート絶縁膜７におけるトレンチ６の側面を覆う部分に沿って形成されており、トレンチ６の深さ方向にそれらの厚みが逆テーパー状に広がる断面略三角形状に形成されている。そして、トレンチ６内における電極８１と電極８２とで囲まれる部分を、トレンチ６の深さ方向途中までＳｉＯ2で埋め尽くすことにより、トレンチ６内の底部には、絶縁体１７が埋設されている。絶縁体１７は、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に、たとえば、０．３μｍの幅Ｗ2で接している。
【００１４】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ-型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19／ｃｍ3）を有するＮ+型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ+型のソースコンタクト領域１０がソース領域９を貫通して形成されている。
【００１５】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００１６】
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ソース配線１４が形成されている。ソース配線１４は、接地されている。そして、ソース配線１４は、層間絶縁膜１３に形成されたコンタクト孔１５に埋設されたソースプラグ１８を介して、ソース領域９およびソースコンタクト領域１０にコンタクト（電気接続）されている。また、層間絶縁膜１３上には、ゲート配線１６が形成されている。そして、ゲート配線１６は、トレンチ６および層間絶縁膜１３に形成されたコンタクト孔１１に埋設されたゲートプラグ１２を介して、電極８１，８２にコンタクト（電気接続）されている。
【００１７】
Ｎ+型基板２の裏面には、ドレイン電極２７が形成されている。
ドレイン電極２７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極２７との間に電流を流すことができる。
この半導体装置１では、ゲート電極８を形成する断面略三角形状の電極８１および電極８２が、ゲート幅と直交する方向に対向配置されており、電極８１および電極８２は、それぞれゲート絶縁膜７におけるトレンチ６の側面を覆う部分に沿って形成されている。そして、トレンチ６内の底部においてゲート電極８（電極８１および電極８２）に囲まれる部分には、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に絶縁体１７が、幅Ｗ2で接している。
【００１８】
ゲート絶縁膜７における絶縁体１７が接する部分には、ゲート電極８が形成されていない。そのため、たとえば、図３で示される半導体装置１００のように、ゲート絶縁膜１０６におけるトレンチ１０５の底面を覆う部分の上面全域に、ゲート電極１０７が接する従来の構成に比べ、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分を挟んで、Ｎ-型領域４に対向するゲート電極８の面積を小さくすることができる。その結果、半導体装置１におけるゲート−ドレイン間容量Ｃgd1を低減することができる。
【００１９】
たとえば、図３の半導体装置１００において、ゲート絶縁膜１０６を挟んで対向するゲート電極１０７とトレンチ１０５の底面（Ｎ-型領域１０３）との間に生じる寄生容量Ｃox2と、本実施形態の半導体装置１において、ゲート絶縁膜７を挟んで対向するゲート電極８とトレンチ６の底面（Ｎ-型領域４）との間に生じる寄生容量Ｃox1とを比較する。なお、この比較において、半導体装置１００における、トレンチ１０５の幅、ゲート絶縁膜１０６の厚みおよびゲート幅は、半導体装置１における、トレンチ６の幅Ｗ1、ゲート絶縁膜７の厚みＴoxおよびゲート幅Ｗgと同じである。
【００２０】
図３の半導体装置１００において、寄生容量Ｃox2は、Ｃox2＝εox・Ｗ1・Ｗg／Ｔox（εox：ＳｉＯ2の比誘電率  Ｗg：ゲート幅  Ｔox：ゲート絶縁膜７の厚み）となる。
これに対し、本実施形態の半導体装置１において、トレンチ６の幅Ｗ1と絶縁体１７の幅Ｗ2との差を２Ｗ3とすると、寄生容量Ｃox1は、Ｃox1＝εox・２Ｗ3・Ｗg／Ｔox（εox：ＳｉＯ2の比誘電率  Ｗg：ゲート幅  Ｔox：ゲート絶縁膜７の厚み）となる。
【００２１】
以上の計算式に、たとえば、Ｗ1＝０．５μｍ、Ｗ2＝０．３μｍ、Ｗ3＝０．１μｍおよびＴox＝５０ｎｍを代入して、Ｃox1とＣox2とを比較すると、Ｃox1＝０．４Ｃox2となるので、半導体装置１００のＣox2に比べ、半導体装置１におけるＣox1が低減されることがわかる。
半導体装置１のゲート−ドレイン間容量Ｃgd1は、たとえば、Ｃox1と、Ｎ-型領域４とボディ領域５との界面から広がる空乏層２８が有する容量Ｃdep1との合成容量で表わされる。そのため、Ｃox1を低減することにより、Ｃgd1を低減することができ、その結果、ゲート−ドレイン電荷量Ｑgd1を低減することができる。
【００２２】
また、ゲート絶縁膜７におけるトレンチ６の底面を覆う部分に絶縁体１７が接する構成によって、半導体装置１のオン抵抗が増大することがない。よって、この半導体装置１の構造によれば、オン抵抗の増大を生じることなく、ゲート−ドレイン電荷量Ｑgd1を低減することができる。
図２Ａ〜図２Ｍは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００２３】
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ+型基板２上に、エピタキシャル層３が形成される。次いで、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして、ハードマスク２２を利用して、犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより、トレンチ６が形成される（トレンチを形成する工程）。トレンチ６が形成された後には、犠牲酸化膜２１およびハードマスク２２が除去される。
【００２４】
次に、図２Ｃに示すように、熱酸化処理が行なわれることにより、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ2からなる酸化膜２３が形成される（酸化膜を形成する工程）。
酸化膜２３が形成された後には、図２Ｄに示すように、ＣＶＤ法により、酸化膜２３上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層２４が形成される（電極材料堆積層を形成する工程）。堆積層２４は、ゲート幅と直交する方向に対向するトレンチ６の側面上の部分が、接触しない厚みで形成される。すなわち、堆積層２４により、トレンチ６内は埋め尽くされない。
【００２５】
そして、図２Ｅに示すように、エッチバックによって、堆積層２４のトレンチ６の底面を覆う部分が部分的に除去される。これにより、酸化膜２３におけるトレンチ６の側面に沿って部分的に残された堆積層２４が、ゲート電極８（電極８１および電極８２）となるとともに（ゲート電極を形成する工程）、酸化膜２３におけるトレンチ６の底面を覆う部分が部分的に露出する。
【００２６】
次いで、図２Ｆに示すように、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法により、エピタキシャル層３上にＳｉＯ2が堆積される。ＳｉＯ2は、トレンチ６内を埋め尽くすとともに、エピタキシャル層３を覆い尽くすまで堆積される。これにより、トレンチ６内およびエピタキシャル層３上に堆積層１９が形成される（絶縁性材料堆積層を形成する工程）。
【００２７】
そして、図２Ｇに示すように、エッチバックによって、堆積層１９におけるトレンチ６外に存在する部分およびトレンチ６内に存在する部分のトレンチ６の一部が除去される。これにより、トレンチ６内の底部において電極８１と電極８２とで囲まれる部分に、酸化膜２３におけるトレンチ６の底面を覆う部分に接する絶縁体１７が形成される（絶縁体を形成する工程）。また、酸化膜２３におけるトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜２３が残されることにより、ゲート絶縁膜７が得られる（ゲート絶縁膜を形成する工程）。
【００２８】
その後、Ｐ型不純物のイオンが、エピタキシャル層３の内部に向けて注入される。
次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、エピタキシャル層３に注入されたＰ型不純物のイオンが拡散し、図２Ｈに示すように、エピタキシャル層３に、ボディ領域５が形成される（ボディ領域を形成する工程）。また、エピタキシャル層３におけるボディ領域５以外の部分は、エピタキシャル成長後のままの状態でＮ-型領域４となる。
【００２９】
ドライブイン拡散処理の後、図２Ｉに示すように、エピタキシャル層３上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２５は除去される。
さらに、図２Ｊに示すように、エピタキシャル層３上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２６は除去される。
【００３０】
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｋに示すように、エピタキシャル層３の表層部に、ソース領域９およびソースコンタクト領域１０が形成される（ソース領域を形成する工程）。
その後、ＣＶＤ法により、エピタキシャル層３上にＳｉＯ2が堆積される。ＳｉＯ2は、トレンチ６内を埋め尽くすとともに、エピタキシャル層３を覆い尽くすまで堆積される。次いで、堆積されたＳｉＯ2上に、コンタクト孔１１およびコンタクト孔１５を形成すべき部分と対向する部分に開口を有するマスク２０が形成され、このマスク２０を用いて、ＳｉＯ2がドライエッチングされる。このドライエッチングは、電極８１および電極８２が露出させることができるように、そのエッチング時間が制御される。これにより、図２Ｌに示すように、コンタクト孔１１およびコンタクト孔１５が形成された層間絶縁膜１３が形成される。
【００３１】
そして、図２Ｍに示すように、コンタクト孔１１にゲートプラグ１２が埋設され、このゲートプラグ１２上にゲート配線１６が形成されるとともに、コンタクト孔１５にソースプラグ１８が埋設され、このソースプラグ１８上にソース配線１４が形成される。また、Ｎ+型基板２の裏面にドレイン電極２７が形成される。これにより、図１に示す半導体装置１が得られる。
【００３２】
以上、この発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３３】
【図１】この発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１の半導体装置の製造方法を模式的に示す断面図である。
【図２Ｂ】図２Ａの次の工程を模式的に示す断面図である。
【図２Ｃ】図２Ｂの次の工程を模式的に示す断面図である。
【図２Ｄ】図２Ｃの次の工程を模式的に示す断面図である。
【図２Ｅ】図２Ｄの次の工程を模式的に示す断面図である。
【図２Ｆ】図２Ｅの次の工程を模式的に示す断面図である。
【図２Ｇ】図２Ｆの次の工程を模式的に示す断面図である。
【図２Ｈ】図２Ｇの次の工程を模式的に示す断面図である。
【図２Ｉ】図２Ｈの次の工程を模式的に示す断面図である。
【図２Ｊ】図２Ｉの次の工程を模式的に示す断面図である。
【図２Ｋ】図２Ｊの次の工程を模式的に示す断面図である。
【図２Ｌ】図２Ｋの次の工程を模式的に示す断面図である。
【図２Ｍ】図２Ｌの次の工程を模式的に示す断面図である。
【図３】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有する半導体装置を模式的に示す断面図である。
【図４】図３に示すＶＤＭＯＳＦＥＴのオン抵抗Ｒon2とゲート−ドレイン電荷量Ｑgd2との関係を示すグラフである。
【符号の説明】
【００３４】
１    半導体装置
２    Ｎ+型基板
３    エピタキシャル層
４    Ｎ-型領域
５    ボディ領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ソース領域
１０  ソースコンタクト領域
１７  絶縁体
１９  堆積層
２３  酸化膜
２４  堆積層
【図１】
2009049315.tif 000003
【図２Ａ】
2009049315.tif 000004
【図２Ｂ】
2009049315.tif 000005
【図２Ｃ】
2009049315.tif 000006
【図２Ｄ】
2009049315.tif 000007
【図２Ｅ】
2009049315.tif 000008
【図２Ｆ】
2009049315.tif 000009
【図２Ｇ】
2009049315.tif 000010
【図２Ｈ】
2009049315.tif 000011
【図２Ｉ】
2009049315.tif 000012
【図２Ｊ】
2009049315.tif 000013
【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３】
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【図４】
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