(57)【要約】【課題】本発明は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供する。【解決手段】本発明は、基準クロック信号を遅延させて出力する遅延ラインと、基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、位相検出信号及び第２の遅延モード判断信号により、遅延ラインを制御するための遅延制御信号を出力する制御部と、遅延制御信号及び遅延ラインの出力信号により、第１の遅延モード判断信号のエラーを検出し、エラー検出結果により、第２の遅延モード判断信号を出力するエラー判断部を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
基準クロック信号を遅延させて出力する遅延ラインと、
前記基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、
前記位相検出信号及び第２の遅延モード判断信号により、前記遅延ラインを制御するための遅延制御信号を出力する制御部と、
前記遅延制御信号及び前記遅延ラインの出力信号により、前記第１の遅延モード判断信号のエラーを検出し、前記エラー検出結果により、前記第２の遅延モード判断信号を出力するエラー判断部と
を備えることを特徴とする遅延ロックループ回路。
【請求項２】
前記制御信号は、第１の遅延制御信号及び第２の遅延制御信号を含み、
前記遅延ラインは、前記基準クロック信号が入力されて、前記第１の遅延制御信号により、所定の遅延時間だけ前記基準クロック信号を遅延させて出力する第１の遅延ラインと、
前記第１の遅延ラインに比べて少ない基本遅延時間を有するように構成され、前記第１の遅延ラインの出力信号を前記第２の遅延制御信号により所定の遅延時間だけ遅延させて出力する第２の遅延ラインと
を備えることを特徴とする請求項１に記載の遅延ロックループ回路。
【請求項３】
前記制御部は、前記第２の遅延モード判断信号が非活性化すれば、前記第１の遅延ラインを制御するための前記第１の遅延制御信号を出力し、前記第２の遅延モード判断信号が活性化すれば、前記第２の遅延ラインを制御するための前記第２の遅延制御信号を出力することを特徴とする請求項２に記載の遅延ロックループ回路。
【請求項４】
前記制御部は、前記第１の遅延ラインを制御するための第１の遅延制御信号と、前記第２の遅延ラインを制御するための第２の遅延制御信号とをパルス状で発生させることを特徴とする請求項３に記載の遅延ロックループ回路。
【請求項５】
前記エラー判断部は、前記第２の遅延ラインの出力信号を分周した分周信号の活性化区間の間、前記第２の遅延制御信号のパルスが所定の回数未満に発生すれば、前記第１の遅延モード判断信号を前記第２の遅延モード判断信号として出力することを特徴とする請求項４に記載の遅延ロックループ回路。
【請求項６】
前記エラー判断部は、前記第２の遅延ラインの出力信号を分周した分周信号の活性化区間の間、前記第２の遅延制御信号のパルスが所定の回数以上発生すれば、前記第１の遅延モード判断信号と無関係に、前記第２の遅延モード判断信号を非活性化することを特徴とする請求項４に記載の遅延ロックループ回路。
【請求項７】
前記エラー判断部は、
前記第２の遅延ラインの出力信号を分周した分周信号の活性化区間の間、前記第２の遅延制御信号のパルスが所定の回数以上発生するか否かにより、フィルターリング信号を活性化して出力するフィルタ回路と、
前記フィルターリング信号により、前記第１の遅延モード判断信号を通過させたり、前記第１の遅延モード判断信号の出力を遮断する信号出力制御回路と
を備えることを特徴とする請求項４に記載の遅延ロックループ回路。
【請求項８】
前記フィルタ回路は、
前記分周信号が入力されて、前記第２の遅延制御信号により動作するパスゲートアレイと、
前記パスゲートアレイの各パスゲート間に連結した複数個のラッチと、
前記分周信号及び前記複数個のラッチの一部に格納された信号値を組合して、前記フィルターリング信号を出力する第１の論理回路と
を備えることを特徴とする請求項７に記載の遅延ロックループ回路。
【請求項９】
前記信号出力制御回路は、前記フィルターリング信号と前記第１の遅延モード判断信号とを論理和して、前記第２の遅延モード判断信号を出力する第２の論理回路を備えることを特徴とする請求項７に記載の遅延ロックループ回路。
【請求項１０】
前記第２の遅延ラインの最終出力信号を分周して、前記分周信号を生成するための分周部をさらに備えることを特徴とする請求項５に記載の遅延ロックループ回路。
【請求項１１】
複数個の遅延ラインを備えた遅延ロックループ回路の制御方法であって、
前記複数個の遅延ラインの何れか一つを制御して、第１の遅延ロック動作を行う段階と、
前記第１の遅延ロック動作が所定の時間内に完了するか否かを判断する段階と、
前記第１の遅延ロック動作が所定の時間内に完了しない場合、前記複数個の遅延ラインのもう一つを制御して、第２の遅延ロック動作を行う段階と
を含むことを特徴とする遅延ロックループ回路の制御方法。
【請求項１２】
前記複数個の遅延ラインの何れか一つの基本遅延時間が、前記複数個の遅延ラインのもう一つの基本遅延時間に比べて小さく設定されることを特徴とする請求項１１に記載の遅延ロックループ回路の制御方法。
【請求項１３】
前記第１の遅延ロック動作が所定の時間内に完了するか否かを判断する段階は、前記複数個の遅延ラインの最終出力信号の活性化区間の間、前記第１の遅延ロック動作を制御するための信号の発生回数が、所定の回数以上であるか否かを判断する段階を含むことを特徴とする請求項１１に記載の遅延ロックループ回路の制御方法。
【請求項１４】
前記第１の遅延ロック動作が所定の時間内に完了するか否かを判断する段階は、前記複数個の遅延ラインの最終出力信号を分周した分周信号の活性化区間の間、前記第１の遅延ロック動作を制御するための信号の発生回数が、所定の回数を超過するか否かを判断する段階を含むことを特徴とする請求項１１に記載の遅延ロックループ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路技術に関し、特に、遅延ロックループ回路及びその制御方法に関する。
【背景技術】
【０００２】
一般に、遅延ロックループ(Delay Locked Loop)回路は、半導体メモリ装置の外部から供給される外部クロック信号と、半導体メモリ装置の内部で用いられる内部クロック信号との位相を同期させるために使用される回路である。
【０００３】
従来の技術による遅延ロックループ回路は、図１に示すように、差動増幅器１０、ディレイライン２０、複製ディレイ３０、位相検出部４０、制御部５０及びドライバー６０を備える。
【０００４】
ディレイライン２０は、コースデュアルディレイライン(Coarse Dual Delay Line)２１及びファインディレイライン(Fine Delay Line)２２を備える。ファインディレイライン２２を構成する単位遅延素子の遅延値に比べ、コースデュアルディレイライン２１を構成する単位遅延素子の遅延値が大きく設定される。
【０００５】
複製ディレイ３０は、半導体回路内の信号処理の遅延時間と同一の遅延時間を有するようにする遅延回路である。複製ディレイ３０は、ディレイライン２０の遅延信号(ＭＩＸＯＵＴ)が所定の遅延時間だけ遅延して生成されたフィードバッククロック信号(ＦＢＣＬＫ)を位相検出部４０に出力する。
【０００６】
位相検出部４０は、差動増幅器１０から出力された基準クロック信号(ＲＥＦＣＬＫ)と、フィードバッククロック信号(ＦＢＣＬＫ)との位相差を検出して、位相検出信号(ＰＯＵＴ)及び遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)を制御部５０に出力する。
【０００７】
遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)は、コースデュアルディレイライン２１を用いた遅延ロックが完了したことを通知する信号である。すなわち、コースデュアルディレイライン２１を用いて遅延動作を遂行していて、遅延ロック動作を行いたい両信号の時間差がコースデュアルディレイライン２１のユニットディレイの遅延時間より小さくなったことを定義する信号である。
【０００８】
制御部５０は、位相検出信号(ＰＯＵＴ)及び遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)により、ディレイライン２０のコースデュアルディレイライン２１又はファインディレイライン２２を制御して、ディレイライン２０の全体の遅延時間を可変とする。
【０００９】
制御部５０は、２種類の遅延モードにディレイライン２０を制御する。遅延ロックループ回路の動作の初期には、コースデュアルディレイライン２１を制御して遅延ロック動作を行う。以後、遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)が活性化すれば、ファインディレイライン２２を制御して遅延ロック動作を行う。
【００１０】
ドライバー６０は、ディレイライン２０の遅延信号(ＭＩＸＯＵＴ)をドライビングして、遅延ロッククロック(ＤＬＬＣＬＫ)を出力する。
【００１１】
ファインディレイライン２２を用いた遅延ロック動作は、図２に示すように行われる。すなわち、コースデュアルディレイライン２１の両出力信号(ＦＣＬＫ、ＳＣＬＫ)は、１／２ユニットディレイだけの時間差をおいて出力される。
【００１２】
ファインディレイライン２２は、両出力信号(ＦＣＬＫ、ＳＣＬＫ)の混合比を異なるようにして、遅延時間を微細調整する方式により遅延ロック動作を行う。
【００１３】
正常動作の環境下で、ファインディレイライン２２の遅延信号(ＭＩＸＯＵＴ)が“Ａ０”地点に該当する値にならなければ、遅延ロックがなされないと仮定する。
【００１４】
一方、温度、電圧又は動作周波数のような動作環境の変化が発生する場合、遅延ロック動作を行いたい両信号の位相の歪曲により、ファインディレイライン２２の遅延信号(ＭＩＸＯＵＴ)が“Ａ０”でない“Ａ１”に該当する値にならなければ、遅延ロックがなされない。
【００１５】
しかしながら、ファインディレイライン２２の遅延信号(ＭＩＸＯＵＴ)が“Ａ１”地点に該当する値になるには、多くの調整段階を経なければならない。
【００１６】
前述したように、従来の技術による遅延ロックループ回路は、動作環境の変化が発生する場合、ファインディレイライン２２を用いた遅延ロック動作に多くの時間がかかり、半導体メモリ装置の動作規格に符合しなくて遅延ロックエラーを招く。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,943,602に開示されている。
【特許文献１】米特許６９４３６０２号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明による遅延ロックループ回路は、 基準クロック信号を遅延させて出力する遅延ラインと、前記基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、前記位相検出信号及び第２の遅延モード判断信号により、前記遅延ラインを制御するための遅延制御信号を出力する制御部と、前記遅延制御信号及び前記遅延ラインの出力信号により、前記第１の遅延モード判断信号のエラーを検出し、前記エラー検出結果により、前記第２の遅延モード判断信号を出力するエラー判断部を備えることを特徴とする。
【００１９】
本発明による遅延ロックループ回路の制御方法は、基本遅延時間が異なるように設定された複数個の遅延ラインを備えた遅延ロックループ回路の制御方法であって、前記複数個の遅延ラインの何れか一つを制御して、第１の遅延ロック動作を行う段階と、前記第１の遅延ロック動作が所定の時間内に完了するか否かを判断する段階と、前記第１の遅延ロック動作が所定の時間内に完了しない場合、前記複数個の遅延ラインのもう一つを制御して、第２の遅延ロック動作を行う段階を含むことを特徴とする。
【発明の効果】
【００２０】
本発明による遅延ロックループ回路及びその制御方法は、動作環境の変化に対応して安定的且つ迅速な遅延ロック動作が可能である。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面に基づき、本発明による遅延ロックループ回路及びその制御方法の好適な実施形態を詳細に説明する。
【００２２】
本発明による遅延ロックループ回路１００は、図３に示すように、差動増幅器１１０、ディレイライン２００、複製ディレイ３００、位相検出部４００、制御部５００、ドライバー６００、分周部７００及びエラー判断部８００を備える。
【００２３】
ディレイライン２００は、コースデュアルディレイライン２１０及びファインディレイライン２２０を備える。ファインディレイライン２２０を構成する単位遅延素子の遅延値に比べ、コースデュアルディレイライン２１０を構成する単位遅延素子の遅延値が大きく設定される。
【００２４】
複製ディレイ３００は、半導体回路内の信号処理の遅延時間と同一の遅延時間を有するようにする遅延回路である。複製ディレイ３００は、ディレイライン２００の遅延信号(ＭＩＸＯＵＴ)が所定の遅延時間だけ遅延して生成されたフィードバッククロック信号(ＦＢＣＬＫ)を位相検出部４００に出力する。
【００２５】
位相検出部４００は、差動増幅器１１０から出力された基準クロック信号(ＲＥＦＣＬＫ)と、フィードバッククロック信号(ＦＢＣＬＫ)との位相差を検出して、位相検出信号(ＰＯＵＴ)及び第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)を制御部５００に出力する。
【００２６】
第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)は、コースデュアルディレイライン２１０を用いた遅延ロックが完了したことを通知する信号である。すなわち、コースデュアルディレイライン２１０を用いて遅延動作を遂行していて、遅延ロック動作を行いたい両信号の時間差がコースデュアルディレイライン２１０のユニットディレイの遅延時間より小さくなったことを定義する信号である。
【００２７】
制御部５００は、位相検出信号(ＰＯＵＴ)及び第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)により、遅延制御信号(ＣＣＤＬ、ＣＦＤＬ)を出力して、コースデュアルディレイライン２１０又はファインディレイライン２２０を制御する。
【００２８】
制御部５００は、２種類の遅延モードにディレイライン２００を制御する。遅延ロックループ回路の動作の初期には、遅延制御信号(ＣＣＤＬ)を出力して、コースデュアルディレイライン２１を制御することで、遅延ロック動作を行う。以後、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)が活性化すれば、遅延制御信号(ＣＦＤＬ)を出力して、ファインディレイライン２２０を制御することで、遅延ロック動作を行う。
【００２９】
ドライバー６００は、ディレイライン２００の遅延信号(ＭＩＸＯＵＴ)をドライビングして、遅延ロッククロック(ＤＬＬＣＬＫ)を出力する。
【００３０】
分周部７００は、ディレイライン２００の遅延信号(ＭＩＸＯＵＴ)を所定の分周比で分周して分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)を出力する。
【００３１】
エラー判断部８００は、遅延制御信号(ＣＦＤＬ)及び分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)により、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)のエラーの可否を判断して、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)を出力する。
【００３２】
エラー判断部８００は、図４に示すように、フィルタ回路８１０及び信号出力制御回路８２０を備える。
【００３３】
フィルタ回路８１０は、分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)の活性化区間の間、遅延制御信号(ＣＦＤＬ)パルスが所定の回数だけ発生する場合、フィルターリング信号(ＯＵＴ)を活性化させる。
【００３４】
信号出力制御回路８２０は、フィルターリング信号(ＯＵＴ)の活性化の可否により、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)を第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)として出力したり、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)と無関係に、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)を非活性化させる。
【００３５】
フィルタ回路８１０は、図５に示すように、第１〜第５のインバータ(ＩＶ１〜ＩＶ５)、第１〜第４のパスゲート(ＰＧ１〜ＰＧ４)、第１〜第４のラッチ(ＬＴ１〜ＬＴ４)及びナンドゲート(ＮＤ１)を備える。
【００３６】
第１及び第２インバータ(ＩＶ１、ＩＶ２)は、遅延制御信号(ＣＦＤＬ)をバッファーリングして出力する。フィルタ回路８１０は、第１及び第２のインバータ(ＩＶ１、ＩＶ２)の出力信号をクロック信号(ＣＬＫ)として使用する。よって、フィルタ回路８１０の内において、第１及び第２のインバータ(ＩＶ１、ＩＶ２)の出力信号をクロック信号(ＣＬＫ)と称する。第３のインバータ(ＩＶ３)及び第４のインバータ(ＩＶ４)は、クロック信号(ＣＬＫ)をそれぞれ反転させて反転クロック信号(ＣＬＫＢ)を生成する。第１のパスゲート(ＰＧ１)は、入力段に分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)が入力され、出力段に第１のラッチ(ＬＴ１)の入力段が連結する。第２のパスゲート(ＰＧ２)は、入力段に第１のラッチ(ＬＴ１)の出力段が連結し、出力段に第２のラッチ(ＬＴ２)の入力段が連結する。第３のパスゲート(ＰＧ３)は、入力段に第２のラッチ(ＬＴ２)の出力段が連結し、出力段に第３のラッチ(ＬＴ３)の入力段が連結する。第４のパスゲート(ＰＧ４)は、入力段に第３のラッチ(ＬＴ１)の出力段が連結し、出力段に第４のラッチ(ＬＴ４)の入力段が連結する。ナンドゲート(ＮＤ１)は、分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)、第２のラッチ(ＬＴ２)の出力信号(Ｂ)及び第４のラッチ(ＬＴ４)の出力信号(Ｃ)が入力れる。第５のインバータ(ＩＶ５)は、ナンドゲート(ＮＤ１)の出力信号が入力されて、フィルターリング信号(ＯＵＴ)を出力する。
【００３７】
フィルタ回路８１０は、分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)の活性化区間の間、遅延制御信号(ＣＦＤＬ)パルスが３回以上発生する場合、フィルターリング信号(ＯＵＴ)を活性化させるように構成されたものである。基準クロック信号(ＲＥＦＣＬＫ)の位相の歪曲が発生しない場合、コースデュアルディレイライン２１０による遅延ロックがなされた後には、ファインディレイライン２２０を、例えば、２段階程度調整すれば、遅延ロックがなされるべきであると仮定したものである。すなわち、遅延制御信号(ＣＦＤＬ)パルスが２回だけ発生されるべきであると仮定したものである。分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)は、ディレイライン２００の遅延信号(ＭＩＸＯＵＴ)を、例えば、３分週した信号である。分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)を用いたことは、遅延制御信号(ＣＦＤＬ)パルスの３回発生を検出するための区間を確保するためである。
【００３８】
信号出力制御回路８２０は、図６に示すように、第６及び第７のインバータ(ＩＶ６、ＩＶ６)及び第２のナンドゲート(ＮＤ２)を備える。
【００３９】
第６のインバータ(ＩＶ６)は、フィルターリング信号(ＯＵＴ)が入力される。第２のナンドゲート(ＮＤ２)は、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)及び第６のインバータ(ＩＶ６)の出力信号が入力される。第７のインバータ(ＩＶ７)は、第２のナンドゲート(ＮＤ２)の出力信号が入力されて、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)を出力する。
【００４０】
このように構成された本発明による遅延ロックループ回路の制御動作を説明すれば、次の通りである。
【００４１】
図５に示すように、フィルタ回路８１０は、遅延制御信号(ＣＦＤＬ)パルスが３回発生する前に、分周信号(ＭＩＸＯＵＴ＿ＤＩＶ)、第２のラッチ(ＬＴ２)の出力信号(Ｂ)及び第４のラッチ(ＬＴ４)の出力信号(Ｃ)が全部活性化しない。遅延制御信号(ＣＦＤＬ)は、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)が活性化した後にだけ発生する。
【００４２】
よって、信号出力制御回路８２０は、フィルターリング信号(ＯＵＴ)がローレベルに非活性化した状態なので、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)を第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)として出力する。
【００４３】
フィルターリング信号(ＯＵＴ)がローレベルに非活性化した状態において、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)が非活性化した場合、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)も非活性化する。
【００４４】
第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)が非活性化したので、制御部５００は、位相検出信号(ＰＯＵＴ)により遅延制御信号(ＣＣＤＬ)パルスを発生させる。コースデュアルディレイライン２１０は、遅延制御信号(ＣＣＤＬ)パルスが発生すれば、それに合うように変化した遅延時間だけ基準クロック信号(ＲＥＦＣＬＫ)を遅延させて出力する。
【００４５】
コースデュアルディレイライン２１０の出力信号の変化により、位相検出部４００及び制御部５００の動作が繰り返される。
【００４６】
一方、フィルターリング信号(ＯＵＴ)がローレベルに非活性化した状態において、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)が活性化した場合、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)も活性化する。
【００４７】
制御部５００は、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)が活性化したので、位相検出信号(ＰＯＵＴ)により遅延制御信号(ＣＦＤＬ)パルスを発生させる。
【００４８】
ファインディレイライン２２０は、遅延制御信号(ＣＦＤＬ)パルスが発生すれば、それに合うように変化した遅延時間だけコースデュアルディレイライン２１０の出力信号を遅延させて遅延信号(ＭＩＸＯＵＴ)を出力する。
【００４９】
遅延信号(ＭＩＸＯＵＴ)の変化により、位相検出部４００及び制御部５００の動作が繰り返される。
【００５０】
基準クロック信号(ＲＥＦＣＬＫ)の位相の歪曲が発生しない場合、遅延制御信号(ＣＦＤＬ)パルスが３回以上発生しない。よって、図５のフィルターリング信号(ＯＵＴ)が非活性化状態を継続維持し、これにより、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)も活性化状態を維持する。
【００５１】
一方、周波数又は電圧などの動作環境の変化により、基準クロック信号(ＲＥＦＣＬＫ)の位相の歪曲が発生した場合、遅延制御信号(ＣＦＤＬ)パルスが３回以上発生し得る。
【００５２】
遅延制御信号(ＣＦＤＬ)パルスが３回以上発生する場合、図５のフィルターリング信号(ＯＵＴ)がハイレバルに活性化する。
【００５３】
フィルターリング信号(ＯＵＴ)が活性化するので、第１の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ)と無関係に、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)がローレベルに非活性化する。
【００５４】
制御部５００は、第２の遅延モード判断信号(ＣＯＡＲＳＥ＿ＬＯＣＫ＿ＮＥＷ)が非活性化するので、遅延制御信号(ＣＦＤＬ)パルスの発生を中断し、位相検出信号(ＰＯＵＴ)により遅延制御信号(ＣＣＤＬ)パルスを発生させて、コースデュアルディレイライン２１０を制御する。
【００５５】
前述したように、本発明は、外部の影響により基準クロック信号(ＲＥＦＣＬＫ)とフィードバッククロック信号(ＦＢＣＬＫ)との位相差がファインディレイライン２２０の調整範囲から逸脱したり、多くの調整時間がかかる場合を感知して、コースデュアルディレイライン２１０を用いて遅延ロックにかかる時間を低減できる。
【００５６】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００５７】
【図１】従来の技術による遅延ロックループ回路のブロック図である。
【図２】動作環境の変化によるディレイライン制御エラーの発生を示すタイミング図である。
【図３】本発明による遅延ロックループ回路のブロック図である。
【図４】図３のエラー判断部の内部構成を示すブロック図である。
【図５】図４のフィルタ回路の回路図である。
【図６】図４の信号出力制御回路の回路図である。
【符号の説明】
【００５８】
１１０…差動増幅器
２００…ディレイライン
２１０…コースデュアルディレイライン
２２０…ファインディレイライン
３００…複製ディレイ
４００…位相検出部
５００…制御部
６００…ドライバー
７００…分周部
８００…エラー判断部
８１０…フィルタ回路
８２０…信号出力制御回路
【図１】
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【図２】
2009165108.tif 000004
【図３】
2009165108.tif 000005
【図４】
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【図５】
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【図６】
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