(57)【要約】【課題】  通信装置と記憶装置との間のデータ転送処理の高速化及び低消費電力化をより効果的に図ることができるデータ転送制御装置及びＩＣカードを提供する。【解決手段】  外部装置とデータ通信を行う通信装置４０、外部装置から受信した受信データ及び外部装置に送信する送信データを記憶可能な記憶装置３０、記憶装置３０及び通信装置４０を制御する演算処理装置１０を有するＩＣカード１に搭載され、データ転送処理を制御するデータ転送制御装置２０であって、通信装置４０から、少なくともエラー検出情報を含むステータス情報を取得するステータス情報取得手段２２と、データ転送処理の実行時に、ステータス情報取得手段２２が取得したステータス情報に基づいて、データ転送処理の実行可否を判定する判定手段２３と、判定手段２３によるデータ転送処理の実行可否判定結果に応じて、データ転送処理を実行するデータ転送処理実行手段２４と、を備える。【選択図】        図２
2009157493.tif 000002
【特許請求の範囲】
【請求項１】
外部装置とデータ通信を行うための通信装置、前記通信装置が前記外部装置から受信した受信データ及び前記通信装置が前記外部装置に対して送信する送信データを記憶可能な記憶装置、前記記憶装置及び前記通信装置を制御する演算処理装置を有するＩＣカードに搭載され、少なくとも前記通信装置と前記記憶装置との間のデータ転送処理を制御可能に構成されたデータ転送制御装置であって、
前記通信装置から、少なくともエラー検出情報を含むステータス情報を取得するステータス情報取得手段と、
前記データ転送処理の実行時に、前記ステータス情報取得手段が取得した前記ステータス情報に基づいて、前記データ転送処理の実行可否を判定する判定手段と、
前記判定手段による前記データ転送処理の実行可否判定結果に応じて、前記データ転送処理を実行するデータ転送処理実行手段と、を備えることを特徴とするデータ転送制御装置。
【請求項２】
前記通信装置に設置されたレジスタの記憶領域の内、前記ステータス情報を格納した記憶領域のアドレスを示すステータスレジスタアドレス情報を記憶したレジスタを備え、
前記ステータス情報取得手段が、前記レジスタから前記ステータスレジスタアドレス情報を取得し、前記ステータスレジスタアドレス情報が示す前記記憶領域から前記ステータス情報を取得することを特徴とする請求項１に記載のデータ転送制御装置。
【請求項３】
前記ステータス情報取得手段が、前記外部装置から前記通信装置へのデータ受信処理時に、所定の受信モニタ条件に基づいて前記ステータス情報を取得し、
前記判定手段が、前記データ受信処理時に、前記ステータス情報に前記受信データに対する受信エラー検出情報が含まれる場合に、前記通信装置から前記記憶装置への前記データ転送処理の実行を停止し、前記ステータス情報に前記受信エラー検出情報が含まれない場合に、前記通信装置から前記記憶装置へのデータ転送処理の実行を許可することを特徴とする請求項１または２に記載のデータ転送制御装置。
【請求項４】
前記ステータス情報取得手段が、前記ＩＣカードの初期設定時に前記ステータス情報を取得し、
前記判定手段が、前記ステータス情報に前記通信装置に前記送信データが残存していることを示す送信エラー検出情報が含まれる場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を停止し、前記ステータス情報に前記送信エラー検出情報が含まれない場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を許可することを特徴とする請求項１〜３の何れか１項に記載のデータ転送制御装置。
【請求項５】
前記通信装置から前記外部装置へのデータ送信処理時に、前記送信データを構成する単位データの転送回数をカウントするカウンタ回路を備え、
前記判定手段が、前記カウンタ回路の値が所定の送信エラー判定範囲内である場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を停止することを特徴とする請求項１〜４の何れか１項に記載のデータ転送制御装置。
【請求項６】
前記演算処理装置に対し、前記データ転送処理実行手段による前記データ転送処理の実行開始時に、前記データ転送処理の実行開始を示す実行開始情報を含む転送ステータス情報を出力し、前記データ転送処理実行手段による前記データ転送処理の実行終了時に、前記データ転送処理の実行終了を示す実行終了情報を含む前記転送ステータス情報を出力し、前記判定手段による前記データ転送処理の実行停止判定時に、前記データ転送処理の実行停止を示す実行停止情報を含む前記転送ステータス情報を出力する転送ステータス情報出力手段を備えることを特徴とする請求項１〜５の何れか１項に記載のデータ転送制御装置。
【請求項７】
外部装置とデータ通信を行うための通信装置、前記通信装置が前記外部装置から受信した受信データ及び前記通信装置が前記外部装置に対して送信する送信データを記憶可能な記憶装置、前記記憶装置及び前記通信装置を制御する演算処理装置、及び、請求項６に記載のデータ転送制御装置を備えるＩＣカードであって、
前記演算処理装置が、前記データ転送制御装置から前記実行開始情報を含む前記転送ステータス情報が出力された場合に、前記演算処理装置を動作待機状態若しくは動作周波数の遅い低消費電力モードに移行し、
前記データ転送制御装置から前記実行停止情報若しくは前記実行終了情報を含む前記転送ステータス情報が出力された場合に、前記低消費電力モードの設定を解除することを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも通信装置と記憶装置との間のデータ転送処理を制御するデータ転送制御装置、及び、前記データ転送処理を備えたＩＣカードに関する。
【背景技術】
【０００２】
ＩＣカードは、一般的に、ＲＡＭ（Ｒａｎｄｏｍ  ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やフラッシュメモリ等の記憶装置、外部機器と通信するための通信装置、及び、ＩＣカードに搭載された各装置の動作制御を行うＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を備えて構成されている。
ところで、一般的に、ハードウェア処理に比べ、ＣＰＵによるソフトウェア処理は、同程度の消費電力の場合、処理速度が遅く、処理速度を上げるために動作周波数を大きく設定すると消費電力が増大する。このため、特に、電子乗車券等、高速なデータ転送処理と低消費電力動作が求められる用途に用いられるＩＣカードには、処理時間の短縮化を図るために、少なくとも記憶装置と通信装置の間のデータ転送処理を、ＣＰＵを介さずに、ハードウェア的に実行可能な専用のＬＳＩ（ＤＭＡコントローラ）を備えたものがある。
【０００３】
ここで、図８は、ＤＭＡコントローラを備えた従来のＩＣカードの一例を示している。図８に示すように、ＩＣカード１００は、ＩＣカード１００に搭載された各装置の動作制御を行うＣＰＵ１０と、ＩＣカードリーダ等の外部装置と非接触式データ通信を行うための通信装置４０と、通信装置４０が外部装置から受信した受信データ及び通信装置４０が外部装置に送信する送信データを記憶可能な記憶装置３０と、記憶装置３０と通信装置４０との間のデータ転送処理を制御するＤＭＡコントローラ１１０を備えて構成されている。更に、ＩＣカード１００には、アドレス信号やリード／ライト信号等の各種制御信号を伝送するアドレスバス５０と、受信データ及び送信データ等のデータ信号を伝送するデータバス６０を備えおり、ＣＰＵ１０及びＤＭＡコントローラ１１０は、アドレスバス５０を介して各種制御信号を記憶装置３０及び通信装置４０に出力することにより、記憶装置３０と通信装置４０との間のデータ転送処理を制御する。
【０００４】
ＤＭＡコントローラを備えたＩＣカードにおけるデータ転送処理の高速化及び低消費電力化を図るための技術として、例えば、データ転送処理における単位時間当たりの処理クロック数を可変に構成し、ＬＳＩの動作状況、即ち、高速処理を行いたい場合と消費電力を低減したい場合の夫々の状況に応じて、処理クロック数を設定するように構成したＩＣカードがある（例えば、特許文献１参照）。
【０００５】
尚、特許文献１に記載のＩＣカードでは、ＤＭＡコントローラ（メモリユーティリティ部）が、ＣＰＵの処理クロック数の設定を行い、通信装置から外部装置へのデータ送信処理時に、記憶装置と通信装置との間のデータ転送処理と並行して、データのパリティコードの生成を行う。即ち、パリティコードの生成を、ＣＰＵではなくＤＭＡコントローラ側でデータ転送処理と並行して行うことにより、パリティコードの生成時間の短縮を図っている。
【０００６】
【特許文献１】特開２００７−１９３７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年、ＩＣカードの利用が増大しており、特に、乗車券等のＩＣカードでは、消費電力の低減が課題となっており、消費電力を増大させることなく処理速度の向上を図る技術が求められている。
【０００８】
尚、近年、ＣＰＵの処理速度の高速化により、特に、外部装置とデータ通信を行う通信装置の動作周波数とＣＰＵの動作周波数の違いから、通信装置とデータ通信における送信データ及び受信データを格納する記憶装置との間のデータ転送処理の高速化及び低消費電力化が課題となっている。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、通信装置と記憶装置との間のデータ転送処理の高速化及び低消費電力化をより効果的に図ることができるデータ転送制御装置を提供する点にある。また、データ転送処理の高速化及び低消費電力化をより効果的に図ることができるＩＣカードを提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係るデータ転送制御装置は、外部装置とデータ通信を行うための通信装置、前記通信装置が前記外部装置から受信した受信データ及び前記通信装置が前記外部装置に対して送信する送信データを記憶可能な記憶装置、前記記憶装置及び前記通信装置を制御する演算処理装置を有するＩＣカードに搭載され、少なくとも前記通信装置と前記記憶装置との間のデータ転送処理を制御可能に構成されたデータ転送制御装置であって、前記通信装置から、少なくともエラー検出情報を含むステータス情報を取得するステータス情報取得手段と、前記データ転送処理の実行時に、前記ステータス情報取得手段が取得した前記ステータス情報に基づいて、前記データ転送処理の実行可否を判定する判定手段と、前記判定手段による前記データ転送処理の実行可否判定結果に応じて、前記データ転送処理を実行するデータ転送処理実行手段と、を備えることを第１の特徴とする。
【００１１】
上記特徴の本発明に係るデータ転送制御装置は、前記通信装置に設置されたレジスタの記憶領域の内、前記ステータス情報を格納した記憶領域のアドレスを示すステータスレジスタアドレス情報を記憶したレジスタを備え、前記ステータス情報取得手段が、前記レジスタから前記ステータスレジスタアドレス情報を取得し、前記ステータスレジスタアドレス情報が示す前記記憶領域から前記ステータス情報を取得することを第２の特徴とする。
【００１２】
上記何れかの特徴の本発明に係るデータ転送制御装置は、前記ステータス情報取得手段が、前記外部装置から前記通信装置へのデータ受信処理時に、所定の受信モニタ条件に基づいて前記ステータス情報を取得し、前記判定手段が、前記データ受信処理時に、前記ステータス情報に前記受信データに対する受信エラー検出情報が含まれる場合に、前記通信装置から前記記憶装置への前記データ転送処理の実行を停止し、前記ステータス情報に前記受信エラー検出情報が含まれない場合に、前記通信装置から前記記憶装置へのデータ転送処理の実行を許可することを第３の特徴とする。
【００１３】
上記何れかの特徴の本発明に係るデータ転送制御装置は、前記ステータス情報取得手段が、前記ＩＣカードの初期設定時に前記ステータス情報を取得し、前記判定手段が、前記ステータス情報に前記通信装置に前記送信データが残存していることを示す送信エラー検出情報が含まれる場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を停止し、前記ステータス情報に前記送信エラー検出情報が含まれない場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を許可することを第４の特徴とする。
【００１４】
上記何れかの特徴の本発明に係るデータ転送制御装置は、前記通信装置から前記外部装置へのデータ送信処理時に、前記送信データを構成する単位データの転送回数をカウントするカウンタ回路を備え、前記判定手段が、前記カウンタ回路の値が所定の送信エラー判定範囲内である場合に、前記記憶装置から前記通信装置へのデータ転送処理の実行を停止することを第５の特徴とする。
【００１５】
上記何れかの特徴の本発明に係るデータ転送制御装置は、前記演算処理装置に対し、前記データ転送処理実行手段による前記データ転送処理の実行開始時に、前記データ転送処理の実行開始を示す実行開始情報を含む転送ステータス情報を出力し、前記データ転送処理実行手段による前記データ転送処理の実行終了時に、前記データ転送処理の実行終了を示す実行終了情報を含む前記転送ステータス情報を出力し、前記判定手段による前記データ転送処理の実行停止判定時に、前記データ転送処理の実行停止を示す実行停止情報を含む前記転送ステータス情報を出力する転送ステータス情報出力手段を備えることを第６の特徴とする。
【００１６】
上記目的を達成するための本発明に係るＩＣカードは、外部装置とデータ通信を行うための通信装置、前記通信装置が前記外部装置から受信した受信データ及び前記通信装置が前記外部装置に対して送信する送信データを記憶可能な記憶装置、前記記憶装置及び前記通信装置を制御する演算処理装置、及び、上記第６の特徴のデータ転送制御装置を備えるＩＣカードであって、前記演算処理装置が、前記データ転送制御装置から前記実行開始情報を含む前記転送ステータス情報が出力された場合に、前記演算処理装置を動作待機状態若しくは動作周波数の遅い低消費電力モードに移行し、前記データ転送制御装置から前記実行停止情報若しくは前記実行終了情報を含む前記転送ステータス情報が出力された場合に、前記低消費電力モードの設定を解除することを特徴とする。
【発明の効果】
【００１７】
上記特徴のデータ転送制御装置によれば、通信装置のステータス情報を取得し、データ転送処理の実行可否判定をハードウェア的に行うので、演算処理装置（ＣＰＵ）がソフトウェア的に実行可否判定行う場合に比べ、当該実行可否判定にかかる時間の短縮化を図ることが可能になる。
【００１８】
より具体的には、例えば、非接触式ＩＣカードにおいて、誤り検出としてパリティビットが付加された受信データを受信する場合、１バイト単位でエラーチェックを行う必要がある。尚、例えば、ＩＳＯ／ＩＥＣ１４４４３規格の非接触式ＩＣカードにおいて、比較的高速な８倍速通信により誤り検出を備えた受信データのデータ受信処理を行う場合、キャリア周波数が１３．５６ＭＨｚ（０．０７３７μｓ）、通信用サブキャリアはキャリア周波数の１／１６と定められていることから、１バイト（スタートビット、ストップビット、パリティビットを含めて１１ビット）のデータを、１６×１１＝１７６クロック＝１７６×０．０７３７μｓ≒１２．９７μｓ（１７６クロック）以下で受信する必要がある。このような場合、上記特徴のデータ転送制御装置では、データ転送制御装置側で、通信装置が行ったパリティチェックの結果に基づいて、通信装置と記憶装置との間のデータ転送処理の実行可否を判定することが可能になる。これにより、上記特徴のデータ転送制御装置では、従来のＩＣカードのように、ＣＰＵ側でデータ転送処理の実行可否の判定を行い、データ転送制御装置によるデータ転送処理を制御する場合に比べ、ＣＰＵの高速動作による消費電力の増大や、受信データの受信精度の低下をより効果的に防止することが可能になる。
【００１９】
上記第２の特徴のデータ転送制御装置によれば、ステータス情報を格納した記憶領域のアドレスを示すステータスレジスタアドレス情報を有することにより、簡単な構成で本発明装置を構築することができる。
【００２０】
上記第５の特徴のデータ転送制御装置によれば、単位データ数をカウントするカウンタ回路を備えることにより、簡単な構成で、送信データのデータ容量またはその相対値、例えば、バイト数を求めることができ、及び、オーバーフロー等の送信エラーを防止することが可能になる。
【００２１】
上記第６の特徴のデータ転送制御装置によれば、データ転送処理の実行状況を演算処理装置に通知するように構成したので、演算処理装置が、消費電力の増大を押さえながら、本発明に係るデータ転送制御装置の通信状況を適切に把握することが可能になる。
【００２２】
上記特徴のＩＣカードによれば、上記第６の特徴のデータ転送制御装置からデータ転送処理の実行状況を取得し、データ転送処理が実行されている期間、低消費電力モードに移行することで、より効果的に消費電力の低減を図ることが可能であり、特に、乗車券等、低消費電力化が求められる用途に用いられる場合に有用である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係るデータ転送制御装置（以下、適宜「本発明装置」と略称する）、及び、本発明に係るＩＣカードの実施形態を図面に基づいて説明する。
【００２４】
先ず、本発明装置を搭載したＩＣカードの構成について図１及び図２を基に説明する。ここで、図１は、本発明装置を搭載したＩＣカード１Ａの概略構成例を、図２は、本発明装置２０の概略構成例を示している。
【００２５】
ＩＣカード１Ａは、本実施形態では、図１に示すように、外部装置とデータ通信を行うための通信装置４０、通信装置４０が外部装置から受信した受信データ及び通信装置４０が外部装置に対して送信する送信データを記憶可能な記憶装置３０、記憶装置３０及び通信装置４０を制御するＣＰＵ１０（演算処理装置に相当）、及び、少なくとも通信装置４０と記憶装置３０との間のデータ転送処理を制御可能に構成されたＤＭＡコントローラ２０（本発明装置に相当）を備えて構成されている。通信装置４０、記憶装置３０、ＣＰＵ１０及びＤＭＡコントローラ２０は、夫々、アドレス信号及びリード・ライト信号等の制御信号を伝送するアドレスバス５０、及び、受信データ及び送信データを含む転送データを伝送するデータバス６０を介して接続されており、通信装置４０及び記憶装置３０は、ＣＰＵ１０またはＤＭＡコントローラ２０によって制御される。アドレスバス５０及びデータバス６０は、制御内容に応じて、ＣＰＵ１０またはＤＭＡコントローラ２０の何れかが制御する。
【００２６】
尚、本実施形態では、乗車券等の非接触式ＩＣカードを想定しており、ＩＣカード１Ａは、非接触式データ通信のためのアンテナ８０、及び、アンテナ８０と高周波信号を送受信するＲＦ回路７０（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ｃｉｒｃｕｉｔ）を備えて構成されている。
【００２７】
通信装置４０は、本実施形態では、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）であり、誤り検出のためのパリティビットを備える受信データを受信可能な受信回路４１、受信データの奇遇性を判定する誤り検出回路４２、及び、外部装置に対し送信データを送信可能な送信回路４３を備えて構成されている。受信回路４１は、受信データの一部または全部を、一時的に格納可能な受信バッファを備えて構成されている。同様に、送信回路４３は、送信データの一部または全部を、一時的に格納可能な送信バッファを備えて構成されている。
【００２８】
送信回路４３は、例えば、ＩＣカード１Ａの初期化時に、送信バッファにデータが残存している場合等に、通信装置４０内のレジスタに送信エラー検出情報を含むステータス情報を書き込むように構成されている。また、送信回路４３は、送信バッファに送信データが書き込まれると、当該送信データを転送先アドレスが示す外部装置に対して出力する。
【００２９】
受信回路４１は、誤り検出回路４２における受信データに対する１バイト単位でのパリティチェックにより誤り検出された場合等に、受信エラー検出情報を含むステータス情報を、通信装置４０内のレジスタに書き込むように構成されている。更に、受信回路４１は、受信データ全体が記憶装置３０に出力された場合に、ＥＯＦ（Ｅｎｄ  ｏｆ  Ｆｉｌｅ）フラグをステータス情報に設定する。更に、受信回路４１は、外部装置から受信データを受信する際、後述するＤＭＡコントローラ２０に対し、受信割り込み信号を出力するように構成されている。
【００３０】
記憶装置３０は、ＩＣカード１Ａの各種機能を実現するプログラムを記憶したＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３１、一次記憶装置として用いるＲＡＭ（Ｒａｍｄｕｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３２、不揮発性メモリの一例としてのＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）３３を備えて構成されている。
【００３１】
ＣＰＵ１０は、記憶装置３０のＲＯＭ３１に格納されたプログラムを実行することにより、ＩＣカード１Ａの各種機能の制御を行う。また、ＣＰＵ１０は、外部装置に対し送信データを送信する場合に、ＤＭＡコントローラ２０に対し、アドレスバス５０を介して、ＤＭＡコントローラ２０によるデータ転送処理を指示するＤＭＡ転送開始コマンドを出力する。ＤＭＡ転送開始コマンドには、送信データの転送元アドレス、転送先アドレスが含まれている。
【００３２】
ＤＭＡコントローラ２０は、記憶装置３０と通信装置４０との間のデータ転送処理を実行可能に構成されており、図２に示すように、通信装置４０から、少なくともエラー検出情報を含むステータス情報を取得するステータス情報取得手段２２と、データ転送処理の実行時に、ステータス情報取得手段２２が取得したステータス情報に基づいて、データ転送処理の実行可否を判定する判定手段２３と、判定手段２３によるデータ転送処理の実行可否判定結果に応じて、データ転送処理を実行するデータ転送処理実行手段２４と、を備えている。
【００３３】
更に、本実施形態のＤＭＡコントローラ２０は、通信装置４０に設置されたレジスタの記憶領域の内、ステータス情報を格納した記憶領域のアドレスを示すステータスレジスタアドレス情報を記憶可能なレジスタ２１と、通信装置４０から外部装置へのデータ送信処理時に、送信データを構成する単位データの転送回数をカウントするカウンタ回路２５と、演算処理装置に対し、データ転送処理実行手段２４によるデータ転送処理の実行開始時に、データ転送処理の実行開始を示す実行開始情報を含む転送ステータス情報を出力し、データ転送処理実行手段２４によるデータ転送処理の実行終了時に、データ転送処理の実行終了を示す実行終了情報を含む転送ステータス情報を出力し、判定手段２３によるデータ転送処理の実行停止判定時に、データ転送処理の実行停止を示す実行停止情報を含む転送ステータス情報を出力する転送ステータス情報出力手段２６と、を備えて構成されている。
【００３４】
より具体的には、レジスタ２１は、データ転送処理の対象となる送信データの転送元アドレスを記憶する転送元アドレス記憶領域２１ａ、転送先アドレスを記憶する転送先アドレス記憶領域２１ｂ、ステータスレジスタアドレス情報を記憶するステータスアドレス記憶領域２１ｃが設定されている。
【００３５】
カウンタ回路２５は、本実施形態ではダウンカウンタであり、ＩＣカード１Ａの初期設定時（電源投入時及びリセット動作時等）に、予め設定された初期値（最大値）に設定され、データ転送処理実行手段２４により送信データを構成する単位データが記憶装置３０から通信装置４０に出力された場合に、１ずつ値を減算するように構成されている。ダウンカウンタの初期値は、通信装置４０が受け付け可能な送信データのバイト数以下、通信装置４０にオーバーフローが発生したことを判定可能な値に設定される。
【００３６】
ステータス情報取得手段２２は、データ転送処理時、具体的には、外部装置から通信装置４０へのデータ受信処理時、及び、ＩＣカード１Ａの初期設定時等に、ステータス情報の取得を行う。より具体的には、ステータス情報取得手段２２は、レジスタ２１のステータスアドレス記憶領域２１ｃからステータスレジスタアドレス情報を読み出し、通信装置４０に対し、アドレスバス５０を介して、当該ステータスレジスタアドレス情報が示す通信装置４０のレジスタの記憶領域からステータス情報を取得するためのリード信号を出力する。通信装置４０からデータバス６０を介してステータス情報を示す信号が出力されると、ステータス情報取得手段２２は、ステータス情報を受け付け、後述する判定手段２３及び転送ステータス情報出力手段２６に出力する。
【００３７】
判定手段２３は、データ受信処理時に、ステータス情報に受信データに対する受信エラー検出情報が含まれる場合に、通信装置４０から記憶装置３０へのデータ転送処理の実行を停止し、ステータス情報に受信エラー検出情報が含まれない場合に、通信装置４０から記憶装置３０へのデータ転送処理の実行を許可する。また、判定手段２３は、ステータス情報に通信装置４０に送信データが残存していることを示す送信エラー検出情報が含まれる場合に、記憶装置３０から通信装置４０へのデータ転送処理の実行を停止し、ステータス情報に送信エラー検出情報が含まれない場合に、記憶装置３０から通信装置４０へのデータ転送処理の実行を許可する。
【００３８】
更に、本実施形態の判定手段２３は、カウンタ回路２５の値が所定の送信エラー判定範囲内である場合、例えば、カウンタ回路２５がダウンカウンタの場合、カウンタの値が０となった場合に、通信装置４０においてオーバーフローが発生するのを防止するために、記憶装置３０から通信装置４０へのデータ転送処理の実行を停止する。
【００３９】
以下、ＤＭＡコントローラ２０の動作について、図３及び図４を基に説明する。ここで、図３は、外部装置から通信装置４０が受信データを受け付けた場合のデータ転送処理の処理手順を示しており、図４は、通信装置４０から外部装置に対し送信データを送信する場合のデータ転送処理の処理手順を示している。
【００４０】
先ず、外部装置から通信装置４０が受信データを受け付けた場合のデータ転送処理の処理手順について、図３を基に説明する。尚、本実施形態では、通信装置４０からＤＭＡコントローラ２０に対し受信割り込み信号が出力された場合に、データ転送処理を実行する場合について説明する。
【００４１】
図３に示すように、ＤＭＡコントローラ２０は、ＩＣカード１Ａの電源が投入されＣＰＵ１０により起動されると、受信データについてのデータ転送処理の開始判定処理（ステップ＃１０）を行う。
【００４２】
具体的には、ＤＭＡコントローラ２０は、ＩＣカード１Ａの電源が投入されると、通信装置４０からの受信割り込み信号の待ち状態となる（ステップ＃１１）。通信装置４０からの受信割り込み信号を受け付けると（ステップ＃１１で「Ｙｅｓ」分岐）、ＤＭＡコントローラ２０のステータス情報取得手段２２が、レジスタ２１からステータスレジスタアドレス情報を読み出し、通信装置４０に対し、アドレスバス５０を介して、ステータス情報を取得するためのリード信号を出力する。通信装置４０からデータバス６０を介してステータス情報を示す信号が出力されると、ステータス情報取得手段２２は、ステータス情報を受け付け、判定手段２３に出力する（ステップ＃１２）。続いて、判定手段２３は、ステータス情報に、通信装置４０に受信データがあることを示す受信フラグが設定されているか否かを確認する（ステップ＃１３）。ステータス情報に、通信装置４０に受信データがあることを示す受信フラグが設定されていない場合（ステップ＃１３で「Ｎｏ」分岐）、ステップ＃１１の待機状態に移行する。
【００４３】
ＤＭＡコントローラ２０の判定手段２３は、ステータス情報に、通信装置４０に受信データがあることを示す受信フラグが設定されている場合（ステップ＃１３で「Ｙｅｓ」分岐）、受信データのデータ転送処理（ステップ＃２０）を開始する。
【００４４】
具体的には、先ず、ＤＭＡコントローラ２０の転送ステータス情報出力手段２６が、ＣＰＵ１０に対し、アドレスバス５０を介して、受信データのデータ転送処理の実行開始情報を含む転送ステータス情報を出力する（ステップ＃２１）。ＣＰＵ１０は、データ転送処理の実行開始情報を含む転送ステータス情報が出力されると、動作周波数の遅い低消費電力モードに移行する。
【００４５】
引き続き、ステータス情報取得手段２２は、通信装置４０に対しステータス情報を取得するためのリード信号を出力し、通信装置４０からステータス情報を取得し、判定手段２３に出力する（ステップ＃２２）。判断手段は、ステータス情報に受信エラー検出情報が含まれるか否かを判定する（ステップ＃２３）。判定手段２３が、ステータス情報に受信エラー検出情報が含まれると判定した場合（ステップ＃２３で「Ｙｅｓ」分岐）は、転送ステータス情報出力手段２６が、ＣＰＵ１０に対し、アドレスバス５０を介して、エラー検出情報及び実行停止情報を含む転送ステータス情報を出力する（ステップ＃２４）。
【００４６】
判断手段は、ステータス情報に受信エラー検出情報が含まれない場合（ステップ＃２３で「Ｎｏ」分岐）、ステータス情報に、受信データのデータ転送処理が終了したことを示すＥＯＦフラグが設定されているか否かを確認する（ステップ＃２５）。ステータス情報にＥＯＦフラグが設定されていない場合は（＃ステップ＃２５で「Ｎｏ」分岐）、データ転送処理実行手段２４が、受信データを１バイト単位で通信装置４０の受信バッファから記憶装置３０に転送する（ステップ＃２６）。
【００４７】
ステップ＃２５において、ステータス情報にＥＯＦフラグが設定されている場合は（＃ステップ＃２５で「Ｙｅｓ」分岐）、転送ステータス情報出力手段２６が、ＣＰＵ１０に対し、アドレスバス５０を介して、受信データのデータ転送処理が正常に終了したことを示す実行終了情報を含む転送ステータス情報を出力する（ステップ＃２７）。
【００４８】
受信エラーが発生した場合のステップ＃２４の実行後、または、受信データのデータ転送処理が正常終了した場合のステップ＃２７の実行後、ＤＭＡコントローラ２０は、ＣＰＵ１０に対しバス権制御信号を出力する（ステップ＃３０）。ＣＰＵ１０は、転送ステータス情報を取得し、バス権制御信号を受け付けると、低消費電力モードを解除する。
【００４９】
次に、通信装置４０から外部装置に対し送信データを送信する場合のデータ転送処理の処理手順について、図４を基に説明する。尚、本実施形態では、ＣＰＵ１０からＤＭＡコントローラ２０に対しＤＭＡ転送開始コマンドが出力された場合に、データ転送処理を実行する場合について説明する。また、図４に示す送信データに係るデータ転送処理は、図３に示す受信データに係るデータ転送処理と独立して実施される。
【００５０】
図４に示すように、ＤＭＡコントローラ２０は、ＩＣカード１Ａの電源が投入されＣＰＵ１０により起動されると、送信データについてのデータ転送処理の開始判定処理（ステップ＃４０）を行う。ＤＭＡコントローラ２０は、ＩＣカード１Ａの電源が投入されると、ＣＰＵ１０からのＤＭＡ転送開始コマンドの待ち状態となる（ステップ＃４１）。
【００５１】
ＤＭＡコントローラ２０の判定手段２３は、ＣＰＵ１０からＤＭＡ転送開始コマンドが出力されると（ステップ＃４１で「Ｙｅｓ」分岐）、送信データのデータ転送処理（ステップ＃５０）を開始する。
【００５２】
具体的には、先ず、ＤＭＡコントローラ２０の転送ステータス情報出力手段２６が、ＣＰＵ１０に対し、アドレスバス５０を介して、送信データのデータ転送処理の実行開始情報を含む転送ステータス情報を出力する（ステップ＃５１）。ＣＰＵ１０は、データ転送処理の実行開始情報を含む転送ステータス情報が出力されると、動作周波数の遅い低消費電力モードに移行する。
【００５３】
続いて、ステータス情報取得手段２２が、通信装置４０に対しステータス情報を取得するためのリード信号を出力し、通信装置４０からステータス情報を取得し、判定手段２３に出力する（ステップ＃５２）。判定手段２３は、ステータス情報に、通信装置４０の送信バッファに送信データが残存していることを示す送信エラー検出情報が含まれているか否かを判定する（ステップ＃５３）。ステータス情報に送信エラー検出情報が含まれている場合（ステップ＃５３で「ＮＧ１」分岐）、一定時間後に、ステップ＃５２に移行して、再度、ステータス情報の取得を行う。ステップ＃５２及び＃５３の実行回数が、予め設定されたエラー判定回数を超えた場合は（ステップ＃５３で「ＮＧ２」分岐）、転送ステータス情報出力手段２６が、実行停止情報及び送信エラー検出情報を含む転送ステータス情報をＣＰＵ１０に対して出力する（ステップ＃５４）。
【００５４】
判定手段２３が送信データのデータ転送処理が可能であると判定した場合（ステップ＃５３で「Ｙｅｓ」分岐）、データ転送処理実行手段２４が、送信データを１バイト単位で記憶装置３０から通信装置４０の送信バッファに転送する（ステップ＃５５）。このとき、カウンタ回路２５は、カウンタ値を１つ減算する（ステップ＃５６）。ここで、本実施形態では、カウンタ値が０以下の場合を送信エラー判定範囲内としているため、判定手段２３は、カウンタ値が０であるか否かを判定し（ステップ＃５７）。カウンタ値が０の場合は（ステップ＃５７で「Ｙｅｓ」分岐）、転送ステータス情報出力手段２６が、ＣＰＵ１０に対し、アドレスバス５０を介して、送信エラー検出情報及び実行停止情報を含む転送ステータス情報を出力する（ステップ＃５４）。
【００５５】
判定手段２３は、カウンタ値が０以上の場合は（ステップ＃５７で「Ｎｏ」分岐）、記憶装置３０に記憶された送信データ全体を転送したか否かを判定し（ステップ＃５８）、送信データ全体の転送が終了していない場合は（ステップ＃５８で「Ｎｏ」分岐）、ステップ＃５２に移行する。判定手段２３により送信データ全体の転送が終了したと判定された場合は（ステップ＃５８で「Ｙｅｓ」分岐）、転送ステータス情報出力手段２６が、送信データのデータ転送処理が正常に終了したことを示す実行終了情報を含む転送ステータス情報をＣＰＵ１０に出力する（ステップ＃５９）。尚、このときのカウンタ回数を、送信データのバイト数を示す指標値として、転送ステータス情報に含ませてＣＰＵ１０に出力しても良い。
【００５６】
送信エラーが発生した場合のステップ＃５４の実行後、または、送信データのデータ転送処理が正常終了した場合のステップ＃５９の実行後、ＤＭＡコントローラ２０は、ＣＰＵ１０に対しバス権制御信号を出力する（ステップ＃６０）。ＣＰＵ１０は、転送ステータス情報を取得し、バス権制御信号を受け付けると、低消費電力モードを解除する。
【００５７】
〈別実施形態〉
〈１〉上記実施形態では、ＩＣカード１Ａの通信装置４０から受信割り込み信号が出力された場合に、受信データに対するデータ転送処理を行う場合について説明したが、これに限るものではない。
【００５８】
例えば、通信装置４０から受信割り込み信号を受け付けずに、ＤＭＡコントローラ２０が、通信装置４０に対しポーリングを行う構成にしても良い。より具体的には、図５及び図６に示すように、ＤＭＡコントローラ２０が、開始判定処理（ステップ＃７０）において、定期的に通信装置４０からステータス情報を取得し（ステップ＃７１）、ステータス情報に受信データがあることを示す受信フラグが設定されている場合に（ステップ＃７２で「Ｙｅｓ」分岐）、ステップ＃２０に移行して、受信データに対するデータ転送処理を開始する。
【００５９】
〈２〉上記実施形態では、ＩＣカード１ＡのＣＰＵ１０からＤＭＡ転送開始コマンドが出力された場合に、送信データに対するデータ転送処理を実行する場合について説明したが、これに限るものではない。
【００６０】
例えば、ＣＰＵ１０からＤＭＡ転送開始コマンドを受け付けずに、ＤＭＡコントローラ２０が、記憶装置３０に対しポーリングを行う構成にしても良い。より具体的には、図７に示すように、ＤＭＡコントローラ２０が、開始判定処理（ステップ＃８０）において、定期的に記憶装置３０の所定の領域に未送信の送信データがあるか否かを確認し（ステップ＃８１）、未送信の送信データがある場合は（ステップ＃８２で「Ｙｅｓ」分岐）、ステップ＃５０に移行して、送信データに対するデータ転送処理を開始する。
【００６１】
尚、送信データに対するデータ転送処理の開始判定処理と受信データに対するデータ転送処理の開始判定処理の両方を、ポーリングにより行うように構成しても良い。
【００６２】
〈３〉上記実施形態では、通信装置４０が、パリティビットを備える受信データに対応し、パリティチェックを実行可能に構成されている場合について説明したが、これに限るものではない。誤り訂正を実行可能なハミングコード等を利用した受信データ等、他の誤り検出方法、誤り訂正方法を利用した受信データに対応した通信装置４０であっても良い。
【００６３】
〈４〉上記実施形態では、ＤＭＡコントローラ２０によるデータ転送処理の実行時、ＣＰＵ１０が、低消費電力モードに移行した際、動作周波数を遅くするように構成したが、動作待機状態となるように構成しても良い。
【図面の簡単な説明】
【００６４】
【図１】本発明に係るＩＣカードの概略構成例を示す概略部分ブロック図
【図２】本発明に係るデータ転送制御装置の概略構成例を示す概略部分ブロック図
【図３】本発明に係るデータ転送制御装置におけるデータ受信時のデータ転送処理の処理手順を示すフローチャート
【図４】本発明に係るデータ転送制御装置におけるデータ送信時のデータ転送処理の処理手順を示すフローチャート
【図５】本発明に係るＩＣカードの別実施形態における概略構成例を示す概略部分ブロック図
【図６】本発明に係るデータ転送制御装置の別実施形態におけるデータ受信時のデータ転送処理の処理手順を示すフローチャート
【図７】本発明に係るデータ転送制御装置の別実施形態におけるデータ送信時のデータ転送処理の処理手順を示すフローチャート
【図８】従来技術に係るＩＣカードの概略構成例を示す概略部分ブロック図
【符号の説明】
【００６５】
１      本発明に係るＩＣカード
１Ａ    本発明に係るＩＣカード
１Ｂ    本発明に係るＩＣカード
１０    ＣＰＵ（演算処理装置）
２０    ＤＭＡコントローラ（本発明に係るデータ転送制御装置）
２１    レジスタ
２１ａ  転送元アドレス記憶領域
２１ｂ  転送先アドレス記憶領域
２１ｃ  ステータスアドレス記憶領域
２２    ステータス情報取得手段
２３    判定手段
２４    データ転送処理実行手段
２５    カウンタ回路
２６    転送ステータス情報出力手段
３０    記憶装置
３１    ＲＯＭ
３２    ＲＡＭ
３３    ＥＥＰＲＯＭ
４０    通信装置
４１    受信回路
４２    誤り検出回路
４３    送信回路
５０    アドレスバス
６０    データバス
７０    ＲＦ回路
８０    アンテナ
【図１】
2009157493.tif 000003
【図２】
2009157493.tif 000004
【図３】
2009157493.tif 000005
【図４】
2009157493.tif 000006
【図５】
2009157493.tif 000007
【図６】
2009157493.tif 000008
【図７】
2009157493.tif 000009
【図８】
2009157493.tif 000010