(57)【要約】【課題】製造工程中にメモリセルのビット線に印加される正負チャージが±１Ｖ程度に抑制された半導体記憶装置を実現できるようにする。【解決手段】半導体記憶装置は、基板１１に形成された第１導電型の第１ウェル１２、第１導電型の第２ウェル１４及び第２導電型の第３ウェル１３と、第２ウェル１４に形成された行方向に延伸する拡散ビット線２０及び列方向に延伸するワード線２２と、それぞれが拡散ビット線２０及びワード線２２と接続され、行列状に配置された複数のメモリセル２６と、第１ウェル１２に形成され、拡散ビット線２０に電圧を印加する選択トランジスタ２５と、第３ウェル１３に形成された第１導電型拡散層１９及び第３ウェル１３により構成された順方向ダイオードとを備えている。拡散ビット線２０、順方向ダイオード及び選択トランジスタ２５のソースが互いに電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第２導電型の第３ウェルと、
前記第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、
それぞれが前記拡散ビット線及びワード線と接続され、行列状に配置された複数の半導体記憶素子と、
前記第１ウェルに形成され、前記拡散ビット線に電圧を印加する第１トランジスタと、
前記第３ウェルに形成され、前記第３ウェル及び該第３ウェルの上部に形成された第１導電型拡散層を有するダイオードとを備え、
前記拡散ビット線、前記ダイオード及び前記第１トランジスタのソースは互いに電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記基板に形成された第１導電型の第４ウェルと、
前記第４ウェルに形成され、ソースが接地電位と接続され、ドレインが前記第３ウェルと電気的に接続された第２トランジスタとをさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記基板の上に形成された複数層の金属配線をさらに備え、
前記拡散ビット線と前記ダイオードとは、前記複数の金属配線のうち最も前記基板側に形成された第１層金属配線により電気的に接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第３ウェルは、該第３ウェルの電位を制御する電位制御回路と接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第１導電型の第３ウェルと、
前記第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、
それぞれが前記拡散ビット線及びワード線と接続され、行列状に配置された複数の半導体記憶素子と、
前記第１ウェルに形成され、前記拡散ビット線に電圧を印加する第１トランジスタと、
前記第３ウェルに形成された第２トランジスタとを備え、
前記拡散ビット線、前記第２トランジスタのドレイン及び前記第１トランジスタのソースは互いに電気的に接続され、
前記第２トランジスタのソースは接地電位に接続されていることを特徴とする半導体記憶装置。
【請求項６】
前記基板の上に形成された複数層の金属配線をさらに備え、
前記拡散ビット線と前記第２トランジスタのドレインとは、前記複数層の金属配線のうち最も前記基板側に形成された第１層金属配線により電気的に接続されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記拡散ビット線と前記第２トランジスタのドレインとは、接していることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記第２トランジスタのゲート電極は、前記第２トランジスタのゲート電位を制御するゲート電位制御回路と接続されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記半導体記憶素子は、前記基板上に形成された電荷トラップ膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有していることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第３ウェル及び第１導電型の第４ウェルと、前記第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが前記拡散ビット線及びワード線と接続され行列状に配置された複数の半導体記憶素子と、前記第１ウェルに形成され、前記拡散ビット線に電圧を印加する第１トランジスタと、前記第３ウェルに形成され、前記第３ウェル及び該第３ウェルの上部に形成された第１導電型拡散層を有するダイオードと、前記第４ウェルに形成され、ソースが接地された第２トランジスタと、前記第３ウェルの電位を制御する電位制御回路とを備え、前記拡散ビット線、前記ダイオード及び前記第１トランジスタのソースとが電気的に接続され、前記第２トランジスタのドレインが前記第３ウェルと電気的に接続され、前記第２トランジスタのソースが接地電位に接続された半導体記憶装置の駆動方法であって、
前記拡散ビット線にビット線駆動電圧を印加する実動作時に、前記第２トランジスタのゲート電圧を接地電位として、前記第２トランジスタをオフ状態とし、前記電位制御回路により、前記第３ウェルに前記ビット線駆動電圧以上の電圧を印加することを特徴とする半導体記憶装置の駆動方法。
【請求項１１】
基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第１導電型の第３ウェルと、前記第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが前記拡散ビット線及びワード線と接続され行列状に配置された複数の半導体記憶素子と、前記第１ウェルに形成され、前記拡散ビット線に電圧を印加する第１トランジスタと、前記第３ウェルに形成された第２トランジスタとを備え、前記拡散ビット線、前記第２トランジスタのドレイン及び前記第１トランジスタのソースとが電気的に接続され、前記第２トランジスタのソースが接地電位と接続された半導体記憶装置の駆動方法であって、
前記拡散ビット線にビット線駆動電圧を印加する実動作時に、前記第２トランジスタのゲート電圧を接地電位として、前記第２トランジスタをオフ状態とすることを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に関し、特にＭＯＮＯＳ型メモリ及びその駆動方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせる局所トラップ型ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）メモリが提案されている。
【０００３】
しかし、局所トラップ型ＭＯＮＯＳメモリは、工程中のチャージングによってＯＮＯ（Oxide-Nitride-Oxide）膜中に電荷がトラップされると、しきい値電圧が変動するという課題があり、工程中のチャージングの影響を防止することが重要である。また、従来の技術では、ワード線に対する工程中チャージング保護に重点が置かれていたが、微細化するに従い、ビット線に対する工程中チャージング保護が必須の技術になってきている。
【０００４】
以下、図面を参照しながら、従来の半導体記憶装置とその駆動方法について説明する（例えば、特許文献１参照）。
【０００５】
最初に、図１６を用いて、従来の半導体記憶装置の断面構造を説明する。半導体基板１０１上に、第１のＰ型ウェル１０２と第２のＰ型ウェル１０４が形成されている。第１のＰ型ウェル１０２上には、素子分離膜１０５によって周囲から電気的に絶縁された選択トランジスタ１１５が形成されている。選択トランジスタ１１５は、ソース・ドレインであるｎ型拡散層１０６、第１のゲート絶縁膜１０７及び第１のゲート電極１０８から構成されている。なお、ソース・ドレインとは、いずれか一方がソースとなり他方がドレインとなることを意味する。
【０００６】
第２のＰ型ウェル１０４にはメモリセル１１６が形成されている。メモリセル１１６は、ソース・ドレインであるビット線拡散層１１０、第２のゲート絶縁膜１１１及び第２のゲート電極１１２から構成されている。さらに、メモリセル１１６のビット線拡散層１１０（ソース・ドレイン）の端部と選択トランジスタ１１５のｎ型拡散層１０６（ソース・ドレイン）の一方とは、コンタクト１１３及び第１層メタル配線１１４を介して電気的に接続されている。
【０００７】
次に、図１７を用いて、従来の半導体記憶装置の平面構造を説明する。図１７に示すように従来の半導体記憶装置は、複数のメモリセルが配置された領域１２０と複数の選択トランジスタが配置された領域１２１を備えている。領域１２０には、ワード線となる第２のゲート電極１１２が第１の方向に延伸し、ビット線となるビット線拡散層１１０が第２の方向に延伸し、ワード線とビット線がマトリックス状に配置されている。また、領域１２１には、素子分離膜１０５に囲まれた一対の選択トランジスタ１１５が形成されている。選択トランジスタ１１５は、ｎ型拡散層１０６、第１のゲート電極１０８から構成されている。
【０００８】
さらに、メモリセルのビット線拡散層１１０の端部と選択トランジスタ１１５のｎ型拡散層１０６の一方とは、コンタクト１１３、第１層メタル配線１１４を介して電気的に接続されている。
【０００９】
次に、図１８を用いて、従来の半導体記憶装置の回路構造を説明する。図１８は、図１６及び１７に示した半導体記憶装置の等価回路を示している。図１８に示すように、メモリセル１１６のソース・ドレインには逆方向ダイオード１１７が接続されている。選択トランジスタ１１５のソース・ドレインにも逆方向ダイオード１１７が接続されている。逆方向ダイオード１１７は、図１６におけるビット線拡散層１１０と第２のＰ型ウェル１０４及びｎ型拡散層１０６と第１のＰ型ウェル１０２とにより形成されたダイオードである。メモリセル１１６のソース・ドレイン端と、選択トランジスタ１１５のソース・ドレインの片方とが、第１層メタル配線１１４により接続されている。
【００１０】
実動作（書き込み、消去及び読み出し）の際には、メモリセル１１６のソース・ドレインに印加する電圧は、選択トランジスタ１１５を介して印加される。つまり、選択トランジスタ１１５のゲートに電圧を印加することにより、ドレイン（図１６における左側のｎ型拡散層１０６）に印加された電圧が、選択トランジスタ１１５のチャネルとソース（図１６における右側のｎ型拡散層１０６）及び第１層メタル配線１１４とを介してメモリセル１１６のソース・ドレインに印加される。
【００１１】
次に、ビット線の工程チャージ保護動作を示す。まず、図１９を用いて、配線工程における正チャージ１５２の抜け方を説明する。図１９に示すように、第１層メタル配線１１４にかかる正チャージ１５２は、メモリセル１１６の逆方向ダイオード１１７の耐圧（約７Ｖ）にいたるまでメモリセル１１６のソース・ドレインをチャージし、メモリセル１１６の逆方向ダイオード１１７の耐圧（約７Ｖ）をこえると、半導体基板の接地電位に逃げる。
【００１２】
次に、図２０を用いて、配線工程における負チャージ１５３の抜け方を説明する。図２０に示すように、第１層メタル配線１１４にかかる負チャージ１５３は、メモリセル１１６の逆方向ダイオード１１７の耐圧（約−０．６Ｖ）にいたるまでメモリセル１１６のソース・ドレインをチャージし、メモリセル１１６の逆方向ダイオード１１７の耐圧（約−０．６Ｖ）をこえると、半導体基板の接地電位に逃げる。
【００１３】
このように、ビット線に印加される工程チャージングは、約＋７Ｖから約−１Ｖに保護される。
【００１４】
次に、図２１を用いて、ワード線の保護回路構造を説明する。図２１に示すように、メモリセル１１６の第２のゲート電極１１２と第１層メタル配線１１４とが接続され、第１層メタル配線１１４は、ワード線用アンテナＮＭＯＳ１５１のドレインと接続されている。また、ワード線用アンテナＮＭＯＳ１５１のソースは接地されている。
【００１５】
次に、ワード線の工程チャージ保護動作を示す。まず、図２２を用いて、配線工程における正チャージ１５２の抜け方を説明する。図２２に示すように、第１層メタル配線１１４にかかる正チャージ１５２は、ワード線用アンテナＮＭＯＳ１５１のドレインに印加される。このとき、ワード線用アンテナＮＭＯＳ１５１のゲートにも正チャージ１５２が印加されるので、ワード線用アンテナＮＭＯＳ１５１はオン状態となる。従って、正チャージ１５２はワード線用アンテナＮＭＯＳ１５１のチャネルとソースとを介して半導体基板１０１の接地電位に逃げる。なお、第１層メタル配線１１４が正チャージ１５２によって上昇する正電位は、ワード線用アンテナＮＭＯＳ１５１のしきい値電圧やアンテナ比等により決定されるが、おおむね＋１Ｖ以下である。
【００１６】
次に、図２３を用いて、配線工程における負チャージ１５３の抜け方を説明する。図２３に示すように、第１層メタル配線１１４にかかる負チャージ１５３は、ワード線用アンテナＮＭＯＳ１５１のドレインに印加される。ドレインは、逆方向ダイオード１１７として機能する。逆方向ダイオード１１７の耐圧（約−０．６Ｖ）にいたるまでメモリセル１１６のソース・ドレインとワード線用アンテナＮＭＯＳ１５１のドレインとはチャージされ、逆方向ダイオード１１７の耐圧（約−０．６Ｖ）をこえるとチャージは半導体基板１０１の接地電位に逃げる。
【００１７】
このように、ワード線に印加される工程チャージングは、約±１Ｖに保護されている。
【特許文献１】特開２００１−５７３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記の従来技術は、メモリセルのビット線に印加される正チャージがメモリセル拡散層の耐圧（約７Ｖ）をこえるまで半導体基板の接地電位に抜けず、メモリセルの特性に影響を与えるという問題がある。具体的には、拡散終了直後のしきい値電圧が正常な場合に比べて上昇する（あるいは下降する）、エンデュランス特性などの信頼性が劣化するなどの影響が生じる。
【００１９】
本発明は、前記従来の問題を解決し、製造工程中にメモリセルのビット線に印加される正負チャージが±１Ｖ程度に抑制された半導体記憶装置及びその駆動方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
前記従来の目的を達成するため、本発明は半導体記憶装置を、ビット線に印加される正チャージを半導体基板に逃がすための素子を備えた構成とする。
【００２１】
具体的に、本発明に係る第１の半導体記憶装置は、基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第２導電型の第３ウェルと、第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが拡散ビット線及びワード線と接続され、行列状に配置された複数の半導体記憶素子と、第１ウェルに形成され、拡散ビット線に電圧を印加する第１トランジスタと、第３ウェルに形成され、第３ウェル及び該第３ウェルの上部に形成された第１導電型拡散層を有するダイオードとを備え、拡散ビット線、ダイオード及び第１トランジスタのソースは互いに電気的に接続されていることを特徴とする。
【００２２】
第１の半導体記憶装置は、第３ウェルに形成され、第３ウェル及び該第３ウェルの上部に形成された第１導電型拡散層を有するダイオードを備え、拡散ビット線、ダイオード及び第１トランジスタのソースが互いに電気的に接続されている。このため、正の工程チャージは第３ウェルを介して接地電位に逃がすことができる。従って、工程チャージにより拡散ビット線に印加される電圧が、第３ウェルに接続されたトランジスタのしきい値電圧程度以上となることはない。また、負の工程チャージの影響も、従来の半導体記憶装置と同様に低く抑えることができる。
【００２３】
第１の半導体記憶装置は、基板に形成された第１導電型の第４ウェルと、第４ウェルに形成され、ソースが接地電位と接続され、ドレインが第３ウェルと電気的に接続された第２トランジスタとをさらに備えていてもよい。
【００２４】
第１の半導体記憶装置は、基板の上に形成された複数層の金属配線をさらに備え、拡散ビット線とダイオードとは、複数の金属配線のうち最も基板側に形成された第１層金属配線により電気的に接続されていてもよい。
【００２５】
第１の半導体記憶装置において、第３ウェルは、該第３ウェルの電位を制御する電位制御回路と接続されていてもよい。
【００２６】
本発明に係る第２の半導体記憶装置は、基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第１導電型の第３ウェルと、第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが拡散ビット線及びワード線と接続され、行列状に配置された複数の半導体記憶素子と、第１ウェルに形成され、拡散ビット線に電圧を印加する第１トランジスタと、第３ウェルに形成された第２トランジスタとを備え、拡散ビット線、第２トランジスタのドレイン及び第１トランジスタのソースは互いに電気的に接続され、第２トランジスタのソースは接地電位に接続されていることを特徴とする。
【００２７】
第２の半導体記憶装置は、第３ウェルに形成された第２トランジスタを備え、拡散ビット線、第２トランジスタのドレイン及び第１トランジスタのソースが互いに電気的に接続され、第２トランジスタのソースが接地電位に接続されている。このため、工程チャージを第２トランジスタを介して接地電位に逃がすことができる。従って、工程チャージにより拡散ビット線に印加される電圧が、第３ウェルに接続されたトランジスタのしきい値電圧程度以上となることはない。また、負の工程チャージの影響も、従来の半導体記憶装置と同様に低く抑えることができる。
【００２８】
第２の半導体記憶装置は、基板の上に形成された複数層の金属配線をさらに備え、拡散ビット線と第２トランジスタのドレインとは、複数層の金属配線のうち最も基板側に形成された第１層金属配線により電気的に接続されていてもよい。
【００２９】
第２の半導体記憶装置において、拡散ビット線と第２トランジスタのドレインとは、接していてもよい。
【００３０】
第２の半導体記憶装置において、第２トランジスタのゲート電極は、第２トランジスタのゲート電位を制御するゲート電位制御回路と接続されていてもよい。
【００３１】
本発明の半導体記憶装置において、半導体記憶素子は、基板上に形成された電荷トラップ膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有していてもよい。
【００３２】
本発明に係る第１の半導体記憶装置の駆動方法は、基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第３ウェル及び第１導電型の第４ウェルと、第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが拡散ビット線及びワード線と接続され行列状に配置された複数の半導体記憶素子と、第１ウェルに形成され、拡散ビット線に電圧を印加する第１トランジスタと、第３ウェルに形成され、第３ウェル及び該第３ウェルの上部に形成された第１導電型拡散層を有するダイオードと、第４ウェルに形成され、ソースが接地された第２トランジスタと、第３ウェルの電位を制御する電位制御回路とを備え、拡散ビット線、ダイオード及び第１トランジスタのソースとが電気的に接続され、第２トランジスタのドレインが第３ウェルと電気的に接続され、第２トランジスタのソースが接地電位に接続された半導体記憶装置の駆動方法を対象とし、拡散ビット線にビット線駆動電圧を印加する実動作時に、第２トランジスタのゲート電圧を接地電位として、第２トランジスタをオフ状態とし、電位制御回路により、第３ウェルにビット線駆動電圧以上の電圧を印加することを特徴とする。
【００３３】
第１の半導体記憶装置の駆動方法は、第２トランジスタのゲート電圧を接地電位として、第２トランジスタをオフ状態とし、電位制御回路により、第３ウェルにビット線駆動電圧以上の電圧を印加する。このため、ダイオードには電流が流れない。従って、保護回路が、半導体記憶装置の実動作に影響を及ぼすことはない。
【００３４】
本発明に係る第２の半導体記憶装置の駆動方法は、基板に形成された第１導電型の第１ウェル、第１導電型の第２ウェル及び第１導電型の第３ウェルと、第２ウェルに形成され行方向に延びる拡散ビット線及び列方向に延びるワード線と、それぞれが拡散ビット線及びワード線と接続され行列状に配置された複数の半導体記憶素子と、第１ウェルに形成され、拡散ビット線に電圧を印加する第１トランジスタと、第３ウェルに形成された第２トランジスタとを備え、拡散ビット線、第２トランジスタのドレイン及び第１トランジスタのソースとが電気的に接続され、第２トランジスタのソースが接地電位と接続された半導体記憶装置の駆動方法を対象とし、拡散ビット線にビット線駆動電圧を印加する実動作時に、第２トランジスタのゲート電圧を接地電位として、第２トランジスタをオフ状態とすることを特徴とする。
【００３５】
第２の半導体記憶装置の駆動方法は、実動作時に、第２トランジスタのゲート電圧を接地電位として、第２トランジスタをオフ状態とする。実動作時に第２トランジスタがオフであるため、保護回路が、半導体記憶装置の実動作に影響を及ぼすことはない。
【発明の効果】
【００３６】
本発明に係る半導体記憶装置及びその駆動方法によれば、製造工程中にメモリセルのビット線に印加される正負チャージが±１Ｖ程度に抑制された半導体記憶装置及びその駆動方法を実現できる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
最初に、第１の実施形態に係る半導体記憶装置の断面構造を説明する。図１は、第１の実施形態における半導体装置の断面構造を示している。図１に示すように、半導体基板１１に、第１のＰ型ウェル１２と第２のＰ型ウェル１４とＮ型ウェル１３とが形成されている。
【００３８】
第１のＰ型ウェル１２には、素子分離膜１５によって周囲から電気的に絶縁された選択トランジスタ２５が形成されている、選択トランジスタ２５は、ソース・ドレインであるｎ型拡散層１６、第１のゲート絶縁膜１７及び第１のゲート電極１８を有している。
【００３９】
第２のＰ型ウェル１４には半導体記憶素子であるメモリセル２６が形成されている。メモリセル２６は、ソース・ドレインであるビット線拡散層２０、第２のゲート絶縁膜２１及び第２のゲート電極２２を有している。
【００４０】
Ｎ型ウェル１３にはｐ型拡散層１９が形成されている。メモリセル２６のビット線拡散層２０の端部と選択トランジスタ２５のｎ型拡散層１６の一方とｐ型拡散層１９とは、層間絶縁膜２９に形成されたコンタクト２３及び第１層金属配線２４を介して電気的に接続されている。
【００４１】
Ｎ型ウェル１３は、金属配線等により正チャージを集めるアンテナ構造を有するアンテナＮＭＯＳ（図示せず）のドレインと電気的に接続されている。アンテナＮＭＯＳのソースは半導体基板１１の接地電位と接続されている。
【００４２】
なお、図１は局所トラップ型ＭＯＮＯＳとバーチャルグラウンド型アレイを想定して記載している。しかし、本実施形態の構成は、ＮＯＲ型アレイを用いる浮遊ゲート電極型メモリでもよく、マスクＲＯＭ又はＳＲＡＭ等のビット線を有するメモリに対しても適用できる。また、選択トランジスタという表現を用いているが、機能的にはデコーダ等の出力トランジスタであってもよい。
【００４３】
本実施形態では、メモリセル２６のビット線拡散層２０の端部と選択トランジスタ２５のｎ型拡散層１６の一方とｐ型拡散層１９とは、コンタクト２３及び第１層金属配線２４を介して電気的に接続されているとしたが、第１層金属配線２４に限るものではなく、さらに上層の配線を用いて接続されていてもよい。但し、配線層の工程チャージを逃がすためには、第１層金属配線２４を用いることが好ましい。なお、第１層金属配線とは、半導体基板の上に形成された複数層の金属配線のうち最も半導体基板側に形成された金属配線である。
【００４４】
次に、第１の実施形態に係る半導体記憶装置の平面構造を説明する。図２は本実施形態の半導体記憶装置の平面構造を示している。図２に示すように、第１の領域３１は、第２のＰ型ウェルが形成された領域である。第１の領域３１には、Ｘ方向に延びるワード線となる第２のゲート電極２２と、Ｙ方向に延びるビット線となるビット線拡散層２０とがマトリックス状に配置されている。これにより、複数のメモリセルが形成されている。
【００４５】
第２の領域３２は、Ｎ型ウェルが形成された領域であり、複数のｐ型拡散層１９が形成されている。これにより、複数の順方向ダイオードが形成されている。
【００４６】
第３の領域３３は、第１のＰ型ウェルが形成された領域である。素子分離膜１５により互いに分離されたｎ型拡散層１６と、Ｘ方向に延びる第１のゲート電極１８が形成されている。これにより、一対ずつ互いに分離された複数の選択トランジスタが形成されている。
【００４７】
メモリセル２６のビット線拡散層２０の端部とｐ型拡散層１９と選択トランジスタ２５のｎ型拡散層１６の一方とは、コンタクト２３及び第１層金属配線２４を介して電気的に接続されている。
【００４８】
次に、図３を用いて、本実施形態の回路構造を説明する。図１１に示すように、メモリセル２６のソース・ドレインには逆方向ダイオード２７Ａが接続されている。逆方向ダイオード２７Ａは、図１におけるビット線拡散層２０と第２のＰ型ウェル１４とにより形成されたダイオードである。選択トランジスタ２５のソース・ドレインには逆方向ダイオード２７Ｂが接続されている。逆方向ダイオード２７Ｂは、図１におけるｎ型拡散層１６と第１のＰ型ウェル１２とにより形成されたダイオードである。メモリセル２６のソース・ドレイン（図１におけるビット線拡散層２０）端と、選択トランジスタ２５のソース（図１における右側のｎ型拡散層１６）と、順方向ダイオード２８とが、第１層金属配線２４を介して接続されている。順方向ダイオード２８は、図１におけるｐ型拡散層１９とＮ型ウェル１３とにより形成されたダイオードである。
【００４９】
Ｎ型ウェルの電位は、アンテナＮＭＯＳ４２のドレインに接続され、アンテナＮＭＯＳ４２のソースは、半導体基板の接地電位と接続されている。
【００５０】
次に、ビット線の工程チャージ保護動作を図面を参照して説明する。まず、配線工程における正チャージ５２の抜け方を説明する。図４に示すように、第１層金属配線２４にかかる正チャージ５２は、順方向ダイオード２８を介してＮ型ウェル１３に逃げる。Ｎ型ウェル１３はアンテナＮＭＯＳ４２のドレインと接続されている。このため、Ｎ型ウェル１３に逃げた正チャージ５２は、アンテナＮＭＯＳ４２のチャネル及びソースを介して半導体基板の接地電位に逃げる。なお、アンテナＮＭＯＳ４２のゲート電極は、金属配線等により正チャージ５２を集めるアンテナ構造を有し、十分なオン状態となるように設計する。アンテナＮＭＯＳ４２のしきい値電圧は約０.６Ｖに設定されるので、結果として、正チャージ５２は約１Ｖ程度に抑制される。
【００５１】
次に、配線工程における負チャージ５３の抜け方を説明する。図５に示すように、第１層金属配線２４にかかる負チャージ５３は、メモリセル２６の逆方向ダイオード２７Ａの耐圧（約−０．６Ｖ）にいたるまでメモリセル２６のソース・ドレインをチャージする。負チャージ５３が逆方向ダイオード２７Ａの耐圧（約−０．６Ｖ）をこえると、半導体基板の接地電位に逃げる。
【００５２】
このように、ビット線に印加される工程チャージングは、約＋１Ｖから約−１Ｖの範囲に保護される。
【００５３】
次に、第１の実施形態に係る半導体記憶装置の実動作中における制御方法について図６を用いて説明する。書き込み、消去及び読み出し等の実動作の際には、メモリセル２６のソース・ドレインに印加する電圧は、選択トランジスタ２５を介して印加される。具体的には、選択トランジスタ２５のドレインに印加された電圧が、選択トランジスタ２５のゲートに電圧を印加することにより、選択トランジスタ２５のチャネル及びソースと、第１層金属配線２４とを介してメモリセル２６のソース・ドレインに印加される。
【００５４】
この際に、順方向ダイオード２８が形成されたＮ型ウェル１３の電位を、ＮＷ電位制御回路５４により、メモリセル２６のソース・ドレインに印加する電圧以上に設定する。これにより、順方向ダイオード２８には電流が流れない。さらに、アンテナＮＭＯＳ４２のゲート電圧を、ゲート電位制御回路５５により接地電位に固定する。これにより、アンテナＮＭＯＳ４２をオフ状態とする。なお、アンテナＮＭＯＳ４２のゲート電位は、主要な配線工程中は浮遊状態としてアンテナとして機能させることが好ましい。このため、アンテナＮＭＯＳ４２のゲートとゲート電位制御回路５５とは、なるべく上層の金属配線により接続した方がよい。
【００５５】
なお、本実施形態に係る半導体記憶装置におけるワード線の保護回路及びその駆動方法は、従来の半導体記憶装置におけるワード線の保護回路及びその駆動方法と同一であり説明を省略する。
【００５６】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。最初に、図７を用いて、第２の実施形態に係る半導体記憶装置の断面構造を説明する。図７に示すように、半導体基板１１上に、第１のＰ型ウェル１２と第２のＰ型ウェル１４と第３のＰ型ウェル４１が形成されている。第１のＰ型ウェル１２、第２のＰ型ウェル１４及び第３のＰ型ウェル４１は、同一構造のウェルであってもよい。
【００５７】
第１のＰ型ウェル１２には、素子分離膜１５によって周囲から電気的に絶縁された選択トランジスタ２５が形成されている。選択トランジスタ２５は、ソース・ドレインであるｎ型拡散層１６、第１のゲート絶縁膜１７及び第１のゲート電極１８を有している。
【００５８】
第２のＰ型ウェル１４にはメモリセル２６が形成されている。メモリセル２６は、ソース・ドレインであるビット線拡散層２０、第２のゲート絶縁膜２１、第２のゲート電極２２を有している。
【００５９】
第３のＰ型ウェル４１には、素子分離膜１５によって周囲から電気的に絶縁されたアンテナＮＭＯＳ４２が形成されている。アンテナＮＭＯＳ４２は、ソース・ドレインであるｎ型拡散層４６、第３のゲート絶縁膜４７、第３のゲート電極４８から構成されている。ｎ型拡散層４６の一方（ソース）はｐ型拡散層１９と接続されている。
【００６０】
メモリセル２６のビット線拡散層２０の端部と選択トランジスタ２５のｎ型拡散層１６の一方とアンテナＮＭＯＳ４２のｐ型拡散層１９と接続されていないｎ型拡散層４６（ドレイン）とは、層間絶縁膜２９に形成されたコンタクト２３及び第１層金属配線２４を介して電気的に接続されている。
【００６１】
アンテナＮＭＯＳ４２の第３のゲート絶縁膜４７、第３のゲート電極４８及びソース・ドレインとなるｎ型拡散層４６は、選択トランジスタ２５の第１のゲート絶縁膜１７、第１のゲート電極４８及びソース・ドレインとなるｎ型拡散層１６と同じとしてかまわない。但し、これに限定されるものではなく、別の構成、例えば、メモリセル２６と同じ構成としてもよい。
【００６２】
また、アンテナＮＭＯＳ４２のソースとなるｎ型拡散層４６とｐ型拡散層１９とは、図７に示すように拡散層同士が直接接するようにしてもよく、金属配線等を介して接続してもよい。
【００６３】
次に、図８を用いて、本実施形態に係る半導体記憶装置の平面構造を説明する。図８に示すように第１の領域３１は、第２のＰ型ウェルが形成された領域である。第１の領域３１には、Ｘ方向に延びるワード線となる第２のゲート電極２２と、Ｙ方向に延びるビット線となるビット線拡散層２０とがマトリックス状に配置されている。これにより、複数のメモリセルが形成されている。
【００６４】
第２の領域３２は、第３のＰ型ウェルが形成された領域であり、素子分離膜１５に囲まれたｎ型拡散層４６と、Ｘ方向に延びるアンテナＭＯＳのゲート電極となる第３のゲート電極４８とが形成されている。これにより、複数のアンテナＭＯＳが形成されている。また、ｎ型拡散層４６と接するｐ型拡散層１９が形成されている。
【００６５】
第３の領域３３は、第１のＰ型ウェルが形成された領域である。素子分離膜１５により互いに分離されたｎ型拡散層１６と、Ｘ方向に延びる第１のゲート電極１８が形成されている。これにより、一対ずつ互いに分離された複数の選択トランジスタが形成されている。
【００６６】
メモリセル２６のビット線拡散層２０の端部と、選択トランジスタ２５のｎ型拡散層１６の一方と、アンテナＮＭＯＳのｎ型拡散層４６のｐ型拡散層１９と接続されていない方とは、コンタクト２３及び第１層金属配線２４を介して電気的に接続されている。
【００６７】
次に、本実施形態に係る半導体記憶装置の回路構造を説明する。図９は図７及び８に示した半導体記憶装置の等価回路を示している。図９に示すように、メモリセル２６のソース・ドレインには逆方向ダイオード２７Ａが接続されている。逆方向ダイオード２７Ａは、図７におけるビット線拡散層２０と第２のＰ型ウェル１４とにより形成されたダイオードである。選択トランジスタ２５のソース・ドレインには逆方向ダイオード２７Ｂとが接続されている。逆方向ダイオード２７Ｂは、図７におけるｎ型拡散層１６と第１のＰ型ウェル１２とにより形成されたダイオードである。メモリセル２６のソース・ドレイン（図７におけるビット線拡散層２０）端と、選択トランジスタ２５のソース（図７における右側のｎ型拡散層１６）と、アンテナＮＭＯＳ４２のドレイン（図７における右側のｎ型拡散層４６）とが、第１層金属配線２４により接続されている。さらに、アンテナＮＭＯＳ４２のソース（図７における左側のｎ型拡散層４６）は接地されている。
【００６８】
次に、ビット線の工程チャージ保護動作について図面を参照して説明する。まず、配線工程における正チャージ５２の抜け方を説明する。図１０に示すように、第１層金属配線２４にかかる正チャージ５２は、アンテナＮＭＯＳ４２のドレインからチャネルとソースを介して半導体基板の接地電位に逃げる。なお、アンテナＮＭＯＳ４２のゲート電極は、金属配線等により正チャージ５２を集めるアンテナ構造を有し、十分なオン状態になるように設計する。アンテナＮＭＯＳ４２のしきい値電圧は約０.６Ｖに設定されるので、結果として、正チャージ５２は約１Ｖ程度に抑制される。
【００６９】
次に、配線工程における負チャージ５３の抜け方を説明する。図１１に示すように、第１層金属配線２４にかかる負チャージ５３は、メモリセル２６の逆方向ダイオード２７Ａの耐圧（約−０．６Ｖ）にいたるまでメモリセル２６のソース・ドレインをチャージする。負チャージ５３がメモリセル２６の逆方向ダイオード２７Ａの耐圧（約−０．６Ｖ）をこえると、半導体基板の接地電位に逃げる。
【００７０】
このように、ビット線に印加される工程チャージングは、約＋１Ｖから約−１Ｖの範囲に保護される。
【００７１】
次に、第２の実施形態に係る半導体記憶装置の実動作中における制御方法について図１２を用いて説明する。書き込み、消去及び読み出し等の実動作の際には、選択トランジスタ２５を介して印加される。具体的には、選択トランジスタ２５のドレインに印加された電圧が、選択トランジスタ２５のゲートに電圧を印加することにより、選択トランジスタ２５のチャネル及びソースと、第１層金属配線２４とを介してメモリセル２６のソース・ドレインに印加される。
【００７２】
この際に、アンテナＮＭＯＳ４２のゲート電圧を、ゲート電位制御回路５５により接地電位に固定する。これにより、アンテナＮＭＯＳ４２をオフ状態とする。なお、アンテナＮＭＯＳ４２は、主要な配線工程中は浮遊状態としてアンテナとして機能させることが好ましい。このため、アンテナＮＭＯＳ４２のゲートとゲート電位制御回路５５とは、なるべく上層の金属配線により接続した方がよい。
【００７３】
以下に、第２の実施形態の一変形例について説明する。最初に、本変形例の断面構造を説明する。図１３は本変形例に係る半導体記憶装置の断面構造を示している。本変形例の半導体記憶装置は、アンテナＮＭＯＳ４２が第２のＰ型ウェル１４内に配置されており、アンテナＮＭＯＳ４２のドレインとなるｎ型拡散層４６が第１層金属配線２４を介さずにビット線拡散層２０と直接接続している。
【００７４】
アンテナＮＭＯＳ４２は、ゲート絶縁膜、ゲート電極及びソース・ドレイン拡散層等の構成を選択トランジスタ２５と同じとしてかまわない。但し、これに限定されるものではなく、別の構成、例えば、メモリセル２６と同じ構成でもよい。
【００７５】
また、アンテナＮＭＯＳ４２のソースとなるｎ型拡散層４６とｐ型拡散層１９とは、図１３に示すように拡散層同士が直接接するようにしてもよく、また金属配線等を介して接続してもよい。
【００７６】
また、アンテナＮＭＯＳのドレインとなるｎ型拡散層４６は、ビット線拡散層２０と拡散層レベルで電気的に接続されていればよく、ビット線拡散層２０の一部であっても、ビット線拡散層２０とは別の拡散層としてもよい。
【００７７】
図１４は、本変形例に係る半導体記憶装置の平面構造を示している。図１４に示すように、アンテナＮＭＯＳ４２のドレインとなるｎ型拡散層４６がビット線拡散層２０と直接接続している。
【００７８】
次に、本変形例に係る半導体記憶装置の回路構造を説明する。図１５は図１３及び１４に示した半導体記憶装置の等価回路を示している。図１５に示すように、アンテナＮＭＯＳ４２のドレインとなるｎ型拡散層４６が第１層金属配線２４等を介することなくビット線拡散層２０と直接接続している。
【００７９】
このように、本変形例では、第１層金属配線２４を形成しなくても正チャージ５２が約１Ｖをこえると半導体基板の接地電位に逃がすことができる。
【産業上の利用可能性】
【００８０】
以上説明したように、本発明の半導体記憶装置と駆動方法は、製造工程中にメモリセルのビット線に印加される正負チャージを±１Ｖ程度に抑制できるものであり、特に、ＭＯＮＯＳ型メモリとその駆動方法において有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置を示す平面図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置のビット線保護回路を示す回路図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置のビット線の正チャージ抑制方法を示す回路図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置のビット線の負チャージ抑制方法を示す回路図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置のビット線保護回路及び付加回路を示す回路図である。
【図７】本発明の第２の実施形態に係る半導体記憶装置を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体記憶装置を示す平面図である。
【図９】本発明の第２の実施形態に係る半導体記憶装置のビット線保護回路を示す回路図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置のビット線の正チャージ抑制方法を示す回路図である。
【図１１】本発明の第２の実施形態に係る半導体記憶装置のビット線の負チャージ抑制方法を示す回路図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置のビット線保護回路及び付加回路を示す回路図である。
【図１３】本発明の第２の実施形態の一変形例に係る半導体記憶装置を示す断面図である。
【図１４】本発明の第２の実施形態の一変形例に係る半導体記憶装置を示す平面図である。
【図１５】本発明の第２の実施形態の一変形例に係る半導体記憶装置のビット線保護回路を示す回路図である。
【図１６】従来例に係る半導体記憶装置を示す断面図である。
【図１７】従来例に係る半導体記憶装置を示す平面図である。
【図１８】従来例に係る半導体記憶装置のビット線保護回路を示す回路図である。
【図１９】従来例に係る半導体記憶装置のビット線の正チャージ抑制方法を示す回路図である。
【図２０】従来例に係る半導体記憶装置のビット線の負チャージ抑制方法を示す回路図である。
【図２１】従来例に係る半導体記憶装置のワード線保護回路を示す回路図である。
【図２２】従来例に係る半導体記憶装置のワード線の正チャージ抑制方法を示す回路図である。
【図２３】従来例に係る半導体記憶装置のワード線の負チャージ抑制方法を示す回路図である。
【符号の説明】
【００８２】
１１      半導体基板
１２      第１のＰ型ウェル
１３      Ｎ型ウェル
１４      第２のＰ型ウェル
１５      素子分離膜
１６      ｎ型拡散層
１７      第１のゲート絶縁膜
１８      第１のゲート電極
１９      ｐ型拡散層
２０      ビット線拡散層
２１      第２のゲート絶縁膜
２２      第２のゲート電極
２３      コンタクト
２４      第１層金属配線
２５      選択トランジスタ
２６      メモリセル
２７Ａ    逆方向ダイオード
２７Ｂ    逆方向ダイオード
２８      順方向ダイオード
２９      層間絶縁膜
３１      第１の領域
３２      第２の領域
３３      第３の領域
４１      第３のＰ型ウェル
４２      アンテナＮＭＯＳ
４６      ｎ型拡散層
４７      第３のゲート絶縁膜
４８      第３のゲート電極
５２      正チャージ
５３      負チャージ
５４      ＮＷ電位制御回路
５５      ゲート電位制御回路
【図１】
2009176890.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009176890.tif 000007
【図６】
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【図７】
2009176890.tif 000009
【図８】
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【図９】
2009176890.tif 000011
【図１０】
2009176890.tif 000012
【図１１】
2009176890.tif 000013
【図１２】
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【図１３】
2009176890.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2009176890.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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