(57)【要約】      （修正有）【課題】低温シリサイド膜を使用する半導体素子において、コンタクトプラグ形成時に、ＣＭＰ処理でスクラッチが発生し、隣接のプラグとの短絡が生じるのを防止する製造方法を提供する。【解決手段】ＮＡＮＤフラッシュメモリのゲート電極ＭＧ、ＳＧ、ＰＧにコバルトシリサイド膜４を設ける。これらのゲート電極の上にプラズマＴＥＯＳ膜からなるシリコン酸化膜５、シリコン窒化膜７、プラズマＴＥＯＳ膜からなるシリコン酸化膜９を形成し、その上面にプラズマシラン膜１０を形成する。これらの絶縁膜膜を貫通してシリコン基板１の表面に達するコンタクトホールを形成し、内部に窒化チタン膜とタングステン膜を埋め込んでコンタクトプラグ１１を設ける。スクラッチ耐性の高いプラズマシラン膜を設けたので、タングステン膜を成膜した後のＣＭＰ処理において、プラグに曲がりが発生せず、隣接のプラグとの短絡が生じない。【選択図】図３
2009231318.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記ゲート電極の上部に形成されたシリサイド膜と、
前記半導体基板の表層部の前記ゲート電極を挟んだ両側に形成されたソース／ドレイン領域と、
前記複数のゲート電極間を埋めるように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された非アニール状態の第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成されたプラズマシラン（plasma ＳｉＨ４）系の第３の層間絶縁膜と、
少なくとも前記第２および第３の層間絶縁膜を貫通するように形成されたプラグと
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の層間絶縁膜はプラズマＴＥＯＳ（plasma ＴＥＯＳ）膜であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記シリサイド膜は、コバルトシリサイド（ＣｏＳｉ２）膜であることを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜および複数のゲート電極を形成する工程と、
前記複数のゲート電極の上部にシリサイド膜を形成する工程と、
前記複数のゲート電極の間に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜および前記ゲート電極の上部に第２の層間絶縁膜を堆積させる工程と、
前記第２の層間絶縁膜を非アニール状態のままその上部にプラズマシラン（plasma ＳｉＨ４）系の第３の層間絶縁膜を形成する工程と、
少なくとも前記第２および第３の層間絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔内を埋め込むと共に前記第３の層間絶縁膜上にプラグ用導体を形成する工程と、
前記プラグ用導体および第３の層間絶縁膜を研削して第２および第３の層間絶縁膜中を貫通するプラグを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記プラグ用導体および第３の層間絶縁膜を研削する工程では、ＣＭＰ（chemical mechanical polishing）法により研削を行なうことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コバルトシリサイド（ＣｏＳｉ２）膜などの低温シリサイド膜を備えた構成で、且つ、層間絶縁膜中にプラグが形成される構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえばＮＡＮＤ型フラッシュメモリ装置においては、シリコン基板にゲート絶縁膜を形成し、この上部に浮遊ゲート電極、ゲート間絶縁膜および制御ゲート電極を積層して形成した構成のゲート電極構造を有する。近年では、制御ゲート電極は抵抗値を低減させるために上部にコバルトシリサイド膜などの形成するものが考えられている（特許文献１参照）。この場合、コバルトシリサイド膜は抵抗値を低減できるが、加工時の処理温度が低い低温シリサイド膜であるから、後工程で高い処理温度で加工することができなくなる。
【０００３】
このため、層間絶縁膜として用いるシリコン酸化膜は、エッチング加工の速度が速く成膜温度が低いものとしてたとえばプラズマＴＥＯＳ（plasma ＴＥＯＳ）膜などが用いられる。しかし、プラズマＴＥＯＳ膜のようなシリコン酸化膜を層間絶縁膜として用いる場合には、コンタクトプラグやヴィアプラグを形成する工程において、ＣＭＰ（chemical mechanical polishing）処理でウエハの表面にスクラッチと呼ばれる研磨粒子による傷が入りやすくなる不具合がある。このようなスクラッチの結果、たとえばビットラインコンタクトやヴィアコンタクトを構成するタングステンのプラグの上部が物理的に捻じ曲げられ、場合によっては隣接するビットラインコンタクトやヴィアコンタクトに接触してしまう状態となる。
【０００４】
これを防止するには、スクラッチが発生した部分を研削で除去するべく、層間絶縁膜の研削量を増やすことが考えられるが、この場合には、層間配線層などの層が薄くなって配線抵抗が増大することにつながる。また、層間絶縁膜の研削量を増やすために、膜厚を厚く形成することが考えられるが、膜厚を厚くする場合には、コンタクトホール形成時のアスペクト比が高くなって加工が困難になるという別の不具合がある。
【特許文献１】特開２００７−７３８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低温シリサイド膜を使用する構成の場合でも、層間絶縁膜に形成するプラグを確実に形成することができるようにした構成の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記ゲート電極の上部に形成されたシリサイド膜と、前記半導体基板の表層部の前記ゲート電極を挟んだ両側に形成されたソース／ドレイン領域と、前記複数のゲート電極間を埋めるように形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された非アニール状態の第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成されたプラズマシラン（plasma SiH4）系の第３の層間絶縁膜と、少なくとも前記第２および第３の層間絶縁膜を貫通するように形成されたプラグとを備えたところに特徴を有する。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜および複数のゲート電極を形成する工程と、前記複数のゲート電極の上部にシリサイド膜を形成する工程と、前記複数のゲート電極の間に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜および前記ゲート電極の上部に第２の層間絶縁膜を堆積させる工程と、前記第２の層間絶縁膜を非アニール状態のままその上部にプラズマシラン系の第３の層間絶縁膜を形成する工程と、少なくとも前記第２および第３の層間絶縁膜を貫通する貫通孔を形成する工程と、前記貫通孔内を埋め込むと共に前記第３の層間絶縁膜上にプラグ用導体を形成する工程と、前記プラグ用導体および第３の層間絶縁膜を研削して第２および第３の層間絶縁膜中を貫通するプラグを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、コバルトシリサイド膜などの低温シリサイド膜を使用する構成の場合でも、層間絶縁膜に形成するプラグを確実に形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）ＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
図２（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。シリコン基板１には、素子分離領域としてのＳＴＩ２ａが矩形状をなす活性領域３ａを囲うように形成されており、他のトランジスタの活性領域と分離形成されている。この活性領域３ａを横切るようにしてＳＴＩ２ａに架け渡されるようにゲート電極ＰＧが形成されている。ゲート電極ＰＧの上面にはゲートコンタクトＣＰが形成されている。
【００１４】
図３（ａ）、（ｂ）および図４は、図２中、切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す部分のそれぞれの断面図である。すなわち、図３（ａ）は、メモリセル領域の活性領域３におけるゲート電極ＳＧ部分を中心として示したものであり、図３（ｂ）は周辺回路領域のトランジスタのゲート電極を横断するように切断した図であり、図４はメモリセル領域の一対のゲート電極ＳＧ間のコンタクト部分で切断した図である。
【００１５】
図３（ａ）において、シリコン基板１上に形成されたゲート電極ＭＧおよびゲート電極ＳＧは、図示しないゲート絶縁膜を介した状態で形成されている。このゲート電極ＭＧ、ＳＧは、メモリセルトランジスタのゲート電極として形成されており、下層から順にフローティングゲート電極用の多結晶シリコン膜、ＯＮＯ膜などからなるゲート間絶縁膜、コントロールゲート電極用の多結晶シリコン膜が積層形成されており、その上部にコバルトシリサイド（ＣｏＳｉ２）膜４が積層された構成となっている。この場合、ゲート電極ＳＧは、ゲート電極ＭＧと異なり、ゲート間絶縁膜に開口部が形成されていて上下の多結晶シリコン膜が導通した状態に形成されている。
【００１６】
シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には不純物拡散領域１ａと同じく不純物拡散領域１ｂが形成されると共に、不純物拡散領域１ｂの中央部に後述するビット線コンタクトのコンタクト抵抗を下げるための高濃度の不純物拡散領域１ｃが形成されている。
【００１７】
ゲート電極ＭＧ及びゲート電極ＳＧの上面および側壁には、第１の絶縁膜としてのシリコン酸化膜５が形成されている。また、シリコン酸化膜５はゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間の部分を埋め込むように形成されている。このシリコン酸化膜５は、実際にはゲート電極ＭＧ、ＳＧの側壁部分にはＲＴＯ（rapid thermal oxidation）処理による薄い膜厚のシリコン酸化膜およびＬＰ−ＣＶＤ法による薄い膜厚のシリコン酸化膜を積層形成したものを含んでおり、ゲート電極上面およびゲート電極間の部分にはシリコン酸化膜５としてプラズマＴＥＯＳ膜が形成されている。プラズマＴＥＯＳ膜は、通常のＴＥＯＳ膜に対して低温で成膜できるが、一般的には成膜後に高温でアニール処理することでデンシファイ（高密度化）処理をしている。しかし、この実施形態では、コバルトシリサイド膜４を形成しているため、成膜時の状態すなわちアニール処理をしない状態（非アニール状態）としている。
【００１８】
一対のゲート電極ＳＧ−ＳＧの間においては、シリコン基板１の表面からゲート電極ＳＧの所定高さまでＢＰＳＧ（boro-phospho silicate glass）膜からなるシリコン酸化膜６が埋め込み形成されている。前述のシリコン酸化膜５はシリコン酸化膜６の上面も覆うように形成されている。シリコン酸化膜５の上面にはバリア膜としてのシリコン窒化膜７が積層形成されている。この場合、一対のゲート電極ＳＧ−ＳＧ間部分では、シリコン酸化膜５の上面はゲート電極ＳＧの上面よりも低い高さとなっている。この部分には、シリコン酸化膜８としてプラズマＴＥＯＳ膜が埋め込み形成され、シリコン窒化膜７と同じ高さに形成されている。
【００１９】
シリコン窒化膜７およびシリコン酸化膜８の上面にはこれらを覆うように第２の絶縁膜としてのシリコン酸化膜９が非アニール状態のプラズマＴＥＯＳ膜により形成されている。シリコン酸化膜９の上面にはプラズマシラン系の絶縁膜としてプラズマシラン（plasma ＳｉＨ４）膜１０が積層形成されている。なお、プラズマシラン膜１０は、工程能力を考慮してたとえば１０ｎｍ程度の膜厚もしくはそれ以上の膜厚に設定されている。
【００２０】
上記構成の一対のゲート電極ＳＧ−ＳＧ間にはコンタクトプラグ１１が埋め込み形成されている。このコンタクトプラグ１１は、窒化チタン（ＴｉＮ）などのバリアメタル膜を介してタングステン（Ｗ）膜を埋め込み形成してなるもので、プラズマシラン膜１０、シリコン酸化膜９、８、シリコン窒化膜７、シリコン酸化膜６を上面から下面まで貫通してシリコン基板１の上面と接触するように形成されている。
【００２１】
プラズマシラン膜１０およびコンタクトプラグ１１の上面には第３の絶縁膜としてのシリコン酸化膜１２が非アニール状態のプラズマＴＥＯＳ膜により形成されている。シリコン酸化膜１２の上面にはプラズマシラン系の絶縁膜としてプラズマシラン（plasma ＳｉＨ４）膜１３が積層形成されている。なお、プラズマシラン膜１３は、工程能力を考慮してたとえば１０ｎｍ程度の膜厚もしくはそれ以上の膜厚に設定されている。
【００２２】
上記構成のコンタクトプラグ１１の上面にヴィアプラグ１４が埋め込み形成されている。このヴィアプラグ１４は、コンタクトプラグ１１と同様に窒化チタン（ＴｉＮ）膜などのバリアメタル膜を介してタングステン（Ｗ）膜を埋め込み形成してなるもので、プラズマシラン膜１３、シリコン酸化膜１２を上面から下面まで貫通してコンタクトプラグ１１の上面と接触するように形成されている。
【００２３】
次に同じくメモリセル領域の断面を示す図４において、前述のようにシリコン基板１の表層部に形成されたＳＴＩ２により活性領域３が分離形成されている。図示の各活性領域３は、一対のゲート電極ＳＧ−ＳＧ間の部分に沿った方向の断面であり、図３（ａ）にも示したように表層部に不純物拡散領域１ｂおよび１ｃが形成されている。コンタクトプラグ１１は、シリコン基板１の上面に形成されたシリコン酸化膜６、５、シリコン窒化膜７、シリコン酸化膜８、９、プラズマシラン膜１０を貫通するように形成されている。ヴィアプラグ１４は、上記構成の上面に形成されたシリコン酸化膜１２およびプラズマシラン膜１３を貫通するように形成されている。
【００２４】
次に、周辺回路領域のトランジスタについて示した図３（ｂ）において、シリコン基板１の活性領域３ａ上のゲート電極ＰＧは、図示しないゲート絶縁膜を介した状態で形成されており、前述のゲート電極ＳＧと同様の膜構成で且つ上面にコバルトシリサイド（ＣｏＳｉ２）膜４が積層された構成となっており、メモリセルトランジスタ用に形成されたゲート間絶縁膜は開口部が形成されていて上下の多結晶シリコン膜が動通した状態に形成されている。シリコン基板１の表層部には、ゲート電極ＰＧを挟んだ両側にソース／ドレイン領域となる不純物拡散領域１ｄおよびコンタクト抵抗を下げるための不純物領域１ｅが形成されている。
【００２５】
ゲート電極ＰＧの側面および上面には、前述と同様のシリコン酸化膜５が形成されているが、側面にはＬＤＤ（lightly doped drain）構造形成のために使用されたスペーサ５ａが残った状態となっている。ゲート電極ＰＧの両側のシリコン基板１の上面にはＢＰＳＧ膜からなるシリコン酸化膜６が所定高さまで埋め込み形成されている。シリコン酸化膜５は、このシリコン酸化膜６の上面にも成膜されている。
【００２６】
シリコン酸化膜５の上面にはシリコン窒化膜７が積層形成され、ゲート電極ＰＧの両側の低くなった部分には、シリコン酸化膜８が埋め込み形成されている。図３（ａ）と同様に、シリコン窒化膜７およびシリコン酸化膜８の上面にはシリコン酸化膜９、プラズマシラン（plasma ＳｉＨ４）膜１０が積層形成されている。
【００２７】
ゲート電極ＰＧ上にはゲートコンタクトプラグ１５および配線層１６が埋め込み形成されている。このゲートコンタクトプラグ１４および配線層１６は、窒化チタン（ＴｉＮ）などのバリアメタル膜を介してタングステン（Ｗ）膜を埋め込み形成してなるもので、プラズマシラン膜１０、シリコン酸化膜９、シリコン窒化膜７、シリコン酸化膜５を上面から下面まで貫通してコバルトシリサイド膜４の上面と接触するように形成されている。
【００２８】
プラズマシラン膜１０および配線層１６の上面にはシリコン酸化膜１２およびプラズマシラン（plasma ＳｉＨ４）膜１３が積層形成され、これらを貫通するようにヴィアプラグ１７が埋め込み形成されている。ヴィアプラグ１７は、バリアメタル膜を介してタングステン（Ｗ）膜を埋め込み形成してなるものである。
【００２９】
上記構成を採用したことで、コンタクトプラグ１１、ヴィアプラグ１４、ゲートコンタクトプラグ１４、配線層１５、あるいはヴィアプラグ１７を形成する際に、ＣＭＰ処理で研磨面としてスクラッチ耐性のあるプラズマシラン膜１０、１３を使用しているので、スクラッチの発生を防止でき、プラグの曲がりが抑制され、結果としてプラグ同士が接触する不具合の発生を抑制することができる。
【００３０】
また、上記の効果を有するプラズマシラン膜１０、１３を使うと共に、下層にＣＭＰ処理の悪影響を受けないプラズマＴＥＯＳ膜からなるシリコン酸化膜９、１２を設ける構成としているので、コンタクトホール形成などのＲＩＥ（reactive ion etching）加工時にエッチングレートが低下するのを抑制できる。
【００３１】
次に、上記構成の製造工程について、図５ないし図１２を参照して説明する。
図５（ａ）、（ｂ）は、シリコン基板１にゲート電極ＭＧ、ＳＧ、ＰＧを形成した状態を示している。ここまでの工程を簡単に説明すると、まず、シリコン基板１に図示しないゲート酸化膜および多結晶シリコン膜、シリコン窒化膜などを積層形成した状態でＳＴＩ２、２ａを形成するためのトレンチをＲＩＥ処理により形成する。トレンチ内部にＳＯＧ膜あるいは埋め込み性の良好なシリコン酸化膜によりＳＴＩ２、２ａを形成する。
【００３２】
前述のシリコン窒化膜を剥離し、ゲート間絶縁膜およびシリコン多結晶膜、シリコン酸化膜などを積層形成してゲート電極となる膜構成を形成する。続いて、ＲＩＥ処理によりゲート電極ＭＧ、ＳＧのパターンとなるようにエッチングを行い、図示のゲート電極ＭＧ、ＳＧ、ＰＧを分離形成する。この状態で、ゲート電極ＭＧ、ＳＧ、ＰＧの両側の活性領域３、３ａにイオン注入処理を行ってソース／ドレイン領域となる不純物拡散領域１ａ、１ｂ、１ｄを形成する。
【００３３】
次に、図６に示す状態は次のようにして形成される。上記構成の状態からＬＤＤ構造形成のための加工を行って一対のゲート電極ＳＧ−ＳＧ間に対向するゲート電極ＳＧの側面およびゲート電極ＰＧの側面にスペーサを形成してイオン注入処理をすることで高濃度の不純物が導入された不純物拡散領域１ｃ、１ｅが形成される。この状態で、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはシリコン酸化膜が埋め込まれた状態となっている。この後、ゲート電極ＳＧ−ＳＧ間およびＰＧの両側の部分にＢＰＳＧ膜からなるシリコン酸化膜６が埋め込み形成および平坦化の熱処理がなされた後、ゲート電極ＳＧ、ＰＧの上面よりも低い高さまでエッチングされる。ゲート電極ＭＧ、ＳＧ、ＰＧの上面、シリコン酸化膜６の上面にプラズマＴＥＯＳ膜からなるシリコン酸化膜５およびシリコン窒化膜７が成膜される。これにより図６に示した状態が得られる。シリコン窒化膜７は、水分が内部に浸入するのを防止するバリア膜として機能すると共にＣＭＰ処理のストッパとしても機能するものである。
【００３４】
次に、図７に示すように、シリコン窒化膜７の上面で、ゲート電極ＭＧ、ＳＧ、ＰＧよりも下がった部分にプラズマＴＥＯＳ膜からなるシリコン酸化膜８を埋め込み形成する。これは、図６に示した構成の上面にシリコン酸化膜８を積層形成し、この後、ＣＭＰ処理によってシリコン窒化膜７をストッパとして研磨することで埋め込まれた状態のシリコン酸化膜８とするものである。
続いて図８に示すように、上記した平坦化された構成の上面にプラズマＴＥＯＳ膜からなるシリコン酸化膜９を成膜し、これに積層するようにプラズマシラン膜１０を成膜する。この場合、プラズマシラン膜１０は後工程でＣＭＰ処理により研削して除去する分を考慮して仕上がりの膜厚よりも厚く形成されている。
【００３５】
次に、図９に示すように、上記構成にコンタクトプラグ１１、ゲートコンタクトプラグ１５、配線層１６を形成するためのコンタクトホール１１ａ、１５ａ、１６ａを形成する。この工程では、通常のリソグラフィ処理およびＲＩＥ処理でエッチングを行うことによって形成する。
続いて、図１０に示すように、コンタクトホール１１ａ、１５ａ、１６ａ内にプラグ形成用の導電性材料を埋め込み形成する。ここでは、たとえばスパッタ技術を用いてバリアメタル膜としての例えば窒化チタン（ＴｉＮ）膜を薄く形成した後に、ＣＶＤ技術によりタングステン（Ｗ）膜１８を成膜する。これにより、コンタクトホール１１ａ、１５ａ、１６ａ内およびプラズマシラン膜１０上にタングステン（Ｗ）膜１８が積層形成される。
【００３６】
次に、図１１に示すように、余分なタングステン（Ｗ）膜１８およびプラズマシラン膜１０を研削する。これはＣＭＰ処理によって行われるもので、タングステン（Ｗ）膜１８を研削した後、プラズマシラン膜１０を所定量だけ研削によって除去することで図示の状態に形成する。このとき、プラズマシラン膜１０は、スクラッチ耐性がプラズマＴＥＯＳ膜であるシリコン酸化膜９よりも高いので、タングステン（Ｗ）膜１８が研削途中でスクラッチが発生して倒れたりするのを抑制できる。
【００３７】
この後、図１２に示すように、上記構成の上面にシリコン酸化膜１２としてプラズマＴＥＯＳ膜を成膜し、この上面にプラズマシラン膜１３を成膜する。この場合も、プラズマシラン膜１３の膜厚は後工程で研削する分を考慮して厚く形成している。続いて、フォトリソグラフィ処理およびＲＩＥ処理を行ってヴィアプラグ１４、１７形成用のヴィアホール１４ａ、１７ａを形成する。そして、スパッタ技術によりバリアメタル膜としての例えば窒化チタン（ＴｉＮ）膜を薄く形成した後に、ＣＶＤ技術によりタングステン（Ｗ）膜１９を成膜する。これにより、ヴィアホール１４ａ、１７ａ内およびプラズマシラン膜１３上にタングステン（Ｗ）膜１９が積層形成される。
【００３８】
次に、図３（ａ）、（ｂ）、図４に示すように、余分なタングステン（Ｗ）膜１９およびプラズマシラン膜１３をＣＭＰ処理によって研削する。前述のコンタクトプラグ１１の形成時の処理と同様にして行われるもので、タングステン（Ｗ）膜１９を研削した後、プラズマシラン膜１３を所定量だけ研削によって除去することで図示の状態に形成する。
【００３９】
以上のような製造工程を採用しているので、メモリセル領域のコンタクトプラグ１１、周辺回路領域のトランジスタのゲートコンタクトプラグ１４および配線層１５の形成時のＣＭＰ処理工程では、下地となる膜としてスクラッチ耐性がプラズマＴＥＯＳ膜９よりも高いプラズマシラン膜１０を用いているので、タングステン膜１８がＣＭＰ処理時に曲がるなどの不具合を抑制できる。
【００４０】
同じく、メモリセル領域および周辺回路領域のヴィアプラグ１４、１７のＣＭＰ処理時においても、下地となる膜としてスクラッチ耐性がプラズマＴＥＯＳ膜１２よりも高いプラズマシラン膜１３を用いているので、タングステン膜１９がＣＭＰ処理時に曲がるなどの不具合を抑制できる。
【００４１】
この結果、スクラッチに起因したプラグの曲がりが抑制され、結果としてプラグ同士が接触する不具合の発生を抑制することができる。
また、上記の効果を有するプラズマシラン膜１０、１３を使うと共に、下層にＣＭＰ処理の悪影響を受けないプラズマＴＥＯＳ膜からなるシリコン酸化膜９、１２を設ける構成としているので、コンタクトホール形成などのＲＩＥ加工時にエッチングレートが低下するのを抑制できる。
【００４２】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シリサイド膜としては、コバルトシリサイド（ＣｏＳｉ２）膜に限らず、ニッケルシリサイド（ＮｉＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、タンタルシリサイド（ＴａＳｉ２）膜、白金シリサイド（ＰｔＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜などでも良い。
プラグの材料は、タングステン（Ｗ）以外のものでも良い。
第２の絶縁膜としてプラズマＴＥＯＳ膜を用いたが、コバルトシリサイド膜の処理温度より低い温度で形成できるシリコン酸化膜であれば良い。
【００４３】
第３の絶縁膜は、プラズマシラン膜を用いているが、プラズマシラン系でスクラッチ耐性が高くＣＭＰ処理可能な膜であればよい。
第３の絶縁膜のプラズマシラン膜１０、１３は、工程能力を考慮してＣＭＰ処理で１０ｎｍ程度の膜厚もしくはそれ以上の膜厚を残すようにしているが、ＣＭＰ処理においてプラズマシラン膜１０あるいは１３が残らない程度まで研削することも可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２における切断線Ａ−Ａで示す部分の断面図、（ｂ）は図２における切断線Ｂ−Ｂで示す部分の断面図
【図４】図２における切断線Ｃ−Ｃで示す部分の断面図
【図５】製造工程の一段階における模式的な縦断面図（その１）
【図６】製造工程の一段階における模式的な縦断面図（その２）
【図７】製造工程の一段階における模式的な縦断面図（その３）
【図８】製造工程の一段階における模式的な縦断面図（その４）
【図９】製造工程の一段階における模式的な縦断面図（その５）
【図１０】製造工程の一段階における模式的な縦断面図（その６）
【図１１】製造工程の一段階における模式的な縦断面図（その７）
【図１２】製造工程の一段階における模式的な縦断面図（その８）
【符号の説明】
【００４５】
図面中、１はシリコン基板（半導体基板）、３、３ａは活性領域、４はコバルトシリサイド膜、５はシリコン酸化膜（第１の絶縁膜）、７はシリコン窒化膜、８、９、１２はプラズマＴＥＯＳ膜（第２の絶縁膜）、１０、１３はプラズマシラン膜（第３の絶縁膜）、１１はコンタクトプラグ（プラグ）、１４、１７はヴィアプラグ（プラグ）、１５はゲートコンタクトプラグ（プラグ）、１６は配線層、ＭＧ、ＳＧはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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