(57)【要約】【課題】  縦型のIII族窒化物半導体の製造過程において、半導体構造の表面を平坦化する処理を利用することができるとともに、その後の工程で電極等を形成する際に半導体構造に対して高い精度で位置合わせできる製造方法を提供する。【解決手段】  ｎ型の窒化ガリウム基板２の表面の一部にアライメントマーク４を形成する。次に、窒化ガリウム基板２の表面とアライメントマーク４を覆うようにｎ型の第１の窒化ガリウム層６を結晶成長させる。次に、第１の窒化ガリウム層６の一部をアライメントマーク４に達しない深さまでエッチングする。次に、第１の窒化ガリウム層６の表面にｐ型の第２の窒化ガリウム層８を形成する。次に、第１の窒化ガリウム層６の凸部６ａが露出するまで表面を平坦化する。第１の窒化ガリウム層６の表面を平坦化した後の工程でも、アライメントマークを認識することができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
第１導電型のIII族窒化物半導体基板と、そのIII族窒化物半導体基板の表面に積層されている第１導電型の第１のIII族窒化物半導体層と、その第１のIII族窒化物半導体層の表面に積層されている第２導電型の第２のIII族窒化物半導体層を備えており、前記第１のIII族窒化物半導体層の一部が前記第２のIII族窒化物半導体層を貫通して前記第２のIII族窒化物半導体層の表面から露出するまで伸びている縦型のIII族窒化物半導体装置を製造する方法であり、
前記III族窒化物半導体基板の表面の少なくとも一部にアライメントマークを形成する工程と、
その後に、前記III族窒化物半導体基板の表面と前記アライメントマークを覆うように前記第１のIII族窒化物半導体層を形成する工程と、
その後に、前記第１のIII族窒化物半導体層の表面の一部であって、製造後のIII族窒化物半導体装置において前記第２のIII族窒化物半導体層が存在する範囲を、前記アライメントマークに達しない深さまでエッチングして凹凸を形成する工程と、
その後に、前記第１のIII族窒化物半導体層の表面に前記第２のIII族窒化物半導体層を形成する工程と、
その後に、前記第２のIII族窒化物半導体層の表面を前記凹凸の凸部が露出する深さまで平坦化する工程を備えていることを特徴とするIII族窒化物半導体装置の製造方法。
【請求項２】
前記アライメントマークを形成する工程の後に、前記アライメントマークを保護膜で被覆する工程をさらに備えていることを特徴とする請求項１のIII族窒化物半導体装置の製造方法。
【請求項３】
前記アライメントマークを形成する工程では、不透明なアライメントマークを形成することを特徴とする請求項１又は２のIII族窒化物半導体装置の製造方法。
【請求項４】
第１導電型のIII族窒化物半導体基板と、
そのIII族窒化物半導体基板の表面に積層されている第１導電型の第１のIII族窒化物半導体層と、
その第１のIII族窒化物半導体層の表面に積層されている第２導電型の第２のIII族窒化物半導体層を備えており、
前記第１のIII族窒化物半導体層の一部が前記第２のIII族窒化物半導体層を貫通して前記第２のIII族窒化物半導体層の表面から露出するまで伸びており、
前記III族窒化物半導体基板の表面の少なくとも一部にアライメントマークが形成されていることを特徴とする縦型のIII族窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のIII族窒化物半導体装置とその製造方法に関する。
【背景技術】
【０００２】
第１導電型の第１のIII族窒化物半導体層と、その表面に積層されている第２導電型の第２のIII族窒化物半導体層を備えており、第１のIII族窒化物半導体層の一部が第２のIII族窒化物半導体層の一部を貫通して第２のIII族窒化物半導体層の表面から露出するまで伸びている縦型のIII族窒化物半導体装置が知られている。このようなIII族窒化物半導体装置では、第２のIII族窒化物半導体層を貫通している第１のIII族窒化物半導体層の凸部がチャネル部となる。第２のIII族窒化物半導体層に印加する電圧を制御することによって、チャネル部を縦方向に流れる電流を制御することができる。
【０００３】
特許文献１に、チャネル部となる凸部を備えている縦型のIII族窒化物半導体装置の製造方法が記載されている。この方法では、第１のIII族窒化物半導体層の表面に第２のIII族窒化物半導体層を形成した後に、第２のIII族窒化物半導体層の表面の一部をエッチングして凹部を形成する。その後に、凹部の底面に露出している第１のIII族窒化物半導体層の表面から再び第１のIII族窒化物半導体層を結晶成長させてチャネル部となる凸部を形成する。
【０００４】
上記の製造方法では、例えば、第２のIII族窒化物半導体層の表面にアライメントマークを形成する。その後の工程では、第２のIII族窒化物半導体層の表面に形成したアライメントマークを利用して電極等を形成するときの位置合わせを行う。第１のIII族窒化物半導体層も第２のIII族窒化物半導体層も透明であり、表面に露出している第１のIII族窒化物半導体層と第２のIII族窒化物半導体層の境界を観測することができない。第１のIII族窒化物半導体層と第２のIII族窒化物半導体層の位置関係に対応する位置に電極等を形成するためには、アライメントマークが必要とされる。
【０００５】
【特許文献１】特開２００８−１０７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の製造方法では、第２のIII族窒化物半導体層の凹部に形成する第１のIII族窒化物半導体層によって凸部を形成するため、凸部における第１のIII族窒化物半導体層の表面を平坦に形成することができない。そこで、第２のIII族窒化物半導体層の凹部に第１のIII族窒化物半導体層を形成するのに代えて、第１のIII族窒化物半導体層の一部をエッチングして凸部を形成し、その後に、第１のIII族窒化物半導体層の表面と凸部を覆うように第２のIII族窒化物半導体層を形成し、その後に、第１のIII族窒化物半導体層の凸部が露出する深さまで第２のIII族窒化物半導体層をエッチングして、チャネル部となる凸部を形成する方法が考えられる。この方法によるときは、第１のIII族窒化物半導体層の表面にアライメントマークを形成しておいて、その後の加工時の位置合わせを行う。
【０００７】
しかしながら、上記の方法では、第２のIII族窒化物半導体層をエッチング等して第１のIII族窒化物半導体層の凸部を露出させる際に、第１のIII族窒化物半導体層の表面に形成しておいたアライメントマークが削れてしまう。その後の工程でアライメントマークを認識することができない。すなわち、縦型のIII族窒化物半導体装置の半導体構造が完成した時点でアライメントマークが消えてしまい、その後の工程で電極等を形成するときに、半導体構造に対する電極等の位置合わせを行うことができない。
【０００８】
本発明は、上記の課題を解決するために提案された。すなわち本発明は、縦型のIII族窒化物半導体の製造過程において、半導体構造の表面を平坦化する処理を利用することができるとともに、その後の工程で電極等を形成する際に半導体構造に対して高い精度で位置合わせできる製造方法を提供することを目的とする。また、半導体構造に対する電極位置が正確に調整されている縦型のIII族窒化物半導体装置を提供することをも目的とする。
【課題を解決するための手段】
【０００９】
本発明は、第１導電型のIII族窒化物半導体基板と、III族窒化物半導体基板の表面に積層されている第１導電型の第１のIII族窒化物半導体層と、第１のIII族窒化物半導体層の表面に積層されている第２導電型の第２のIII族窒化物半導体層を備えており、第１のIII族窒化物半導体層の一部が第２のIII族窒化物半導体層を貫通して第２のIII族窒化物半導体層の表面から露出するまで伸びている縦型のIII族窒化物半導体装置を製造する方法に関する。
【００１０】
本方法は、III族窒化物半導体基板の表面の少なくとも一部にアライメントマークを形成する工程を備えている。アライメントマークを形成する材料は限定されない。
本方法は、アライメントマークを形成した後に、III族窒化物半導体基板の表面とアライメントマークを覆うように第１のIII族窒化物半導体層を形成する工程を備えている。III族窒化物は透明であるため、第１のIII族窒化物半導体層でアライメントマークを覆った後でも、第１のIII族窒化物半導体層の表面からアライメントマークを認識することができる。
本方法は、第１のIII族窒化物半導体層を形成した後に、第１のIII族窒化物半導体層の表面の一部であって、製造後のIII族窒化物半導体装置において第２のIII族窒化物半導体層が存在する範囲を、アライメントマークに達しない深さまでエッチングして凹凸を形成する工程を備えている。
【００１１】
本方法は、第１のIII族窒化物半導体層に凹凸を形成した後に、第１のIII族窒化物半導体層の表面に第２のIII族窒化物半導体層を形成する工程を備えている。第１のIII族窒化物半導体層の導電型と第２のIII族窒化物半導体層の導電型は異なる。
本方法は、第２のIII族窒化物半導体層を形成した後に、第１のIII族窒化物半導体層の表面に形成した凹凸の凸が露出するまで第２のIII族窒化物半導体層の表面を平坦化する工程を備えている。本工程によって露出した凸部がチャネル部となる。平坦化する方法は限定されない。例えば、エッチングによって平坦化してもよいし、研磨することによって平坦化してもよい。
その後、他のIII族窒化物半導体層や電極等を形成することによって縦型のIII族窒化物半導体装置を製造することができる。
【００１２】
本方法を用いると、アライメントマークが半導体基板の表面に形成されているため、縦型のIII族窒化物半導体装置の製造過程において、半導体層の表面をエッチング等によって平坦化した後でも、アライメントマークが削れてしまうことがない。平坦化した後の工程でも、アライメントマークを認識することができる。表面を平坦化する処理を利用できるとともに、その後の工程で電極等を高い精度で位置合わせすることができる。
【００１３】
本方法では、アライメントマークを形成する工程の後に、アライメントマークを保護膜で被覆する工程をさらに備えていることが好ましい。アライメントマークを形成した後の工程で、アライメントマークを保護することができる。例えば、耐熱性や腐食性等が低い材料でアライメントマークが形成されていても、耐熱性や腐食性等が高い材料で保護膜が形成されていれば、アライメントマークを形成した後の工程において、熱や腐食からアライメントマークを保護することができる。
【００１４】
本方法では、アライメントマークを形成する工程で、不透明なアライメントマークを形成することが好ましい。透明なIII族窒化物中にアライメントマークが埋め込まれていても、アライメントマークのパターンを容易に認識することができる。
【００１５】
本発明で実現された縦型のIII族窒化物半導体装置は、第１導電型のIII族窒化物半導体基板と、III族窒化物半導体基板の表面に積層されている第１導電型の第１のIII族窒化物半導体層と、第１のIII族窒化物半導体層の表面に積層されている第２導電型の第２のIII族窒化物半導体層を備えており、第１のIII族窒化物半導体層の一部が第２のIII族窒化物半導体層を貫通して第２のIII族窒化物半導体層の表面から露出するまで伸びており、III族窒化物半導体基板の表面の少なくとも一部にアライメントマークが形成されている。
【００１６】
上記のIII族窒化物半導体装置は、III族窒化物半導体基板の表面にアライメントマークが形成されているため、製造過程において半導体層の表面が加工された場合でも、その後の工程でアライメントマークを認識することができ、電極等が高い精度で位置合わせされている。本発明の縦型のIII族窒化物半導体装置では、半導体層の表面が平坦に形成されているとともに半導体構造に対する電極位置が正確に調整されている。
【発明の効果】
【００１７】
本発明によると、縦型のIII族窒化物半導体の製造過程において、半導体構造の表面を平坦化する処理を利用することができるとともに、その後の工程で電極等を形成する際に半導体構造に対して高い精度で位置合わせできる製造方法を提供することができる。また、半導体構造に対する電極位置が正確に調整されている縦型のIII族窒化物半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
下記に説明する実施例の好ましい特徴を列記する。
（第１特徴）  アライメントマークを形成する材料がシリコンである。
【実施例】
【００１９】
（第１実施例）
図１〜６に、本実施例の縦型のＦＥＴ（Field Effect Transistor）（III族窒化物半導体装置）１００の製造方法を示す。
まず、図１に示すように、ｎ型の窒化ガリウム基板（III族窒化物半導体基板）２の表面の一部に、アライメントマーク４のパターンを形成する。アライメントマーク４を形成する材料には、シリコンを用いる。アライメントマーク４のパターンは、窒化ガリウム基板２の表面にＣＶＤ（Chemical Vapor Deposition）法を利用して、シリコンを堆積した後、フォトリソグラフィーによって形成する。アライメントマーク４の厚みは０．１μｍである。
【００２０】
次に、図２に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、窒化ガリウム基板２の表面とアライメントマーク４を覆うようにｎ型の第１の窒化ガリウム層（第１のIII族窒化物半導体層）６を結晶成長させる。第１の窒化ガリウム層６は、アンモニア（ＮＨ３）中で１０５０℃に加熱し、トリメチルガリウム（（ＣＨ３）３Ｇａ）を供給することによって成長させる。第１の窒化ガリウム層６の厚みは４μｍである。
次に、図３に示すように、第１の窒化ガリウム層６の一部（製造後に第２の窒化ガリウム層８が存在する範囲）をドライエッチングして、凸部６ａを形成する。エッチングする深さは１μｍである。凸部６ａは、アライメントマーク４によって位置合わせを行ったパターンをフォトリソグラフィーによって形成し、そのパターンを用いて形成する。
【００２１】
次に、図４に示すように、ＭＯＣＶＤ法を利用して、第１の窒化ガリウム層６の表面と凸部６ａを覆うようにｐ型の第２の窒化ガリウム層（第２のIII族窒化物半導体層）８を結晶成長させる。第２の窒化ガリウム層８のキャリア濃度は５×１０１７ｃｍ−３であり、厚みは２μｍである。
次に、図５に示すように、第２の窒化ガリウム層８の表面をエッチングして、チャネル部となる凸部６ａを表面に露出させる。
【００２２】
次に、第２の窒化ガリウム層８と凸部６ａの表面に絶縁膜１０となる酸化シリコン（ＳｉＯ２）を堆積する。次に、フォトリソグラフィーとアライメントマーク４による位置合わせによって、凸部６ａの上方に位置する酸化シリコン１０を選択的にエッチングし、ＭＯＣＶＤ法を利用して凸部６ａの上方にｎ型の第３の窒化ガリウム層１６を選択的に成長させる。次に、絶縁膜１０となる酸化シリコンを表面の全面に再び堆積し、窒素中で６００℃、１０分間熱処理を行うことにより、第２の窒化ガリウム層８の活性化処理を行う。次に、選択成長した第３の窒化ガリウム層１６の上方の絶縁膜１０をエッチングし、ソース電極１４を形成する。さらに、第２の窒化ガリウム層８の上方の絶縁膜１０をエッチングし、ゲート電極１２を形成する。さらに、窒化ガリウム層基板２の裏面にドレイン電極１８を形成する。その後、窒素中で５００℃の熱処理をすることによってオーミックコンタクトを得ることができる。この状態を図６に示す。ソース電極１４、ドレイン電極１８は、それぞれ、チタン／アルミニウム（Ｔｉ／Ａｌ）を、ゲート電極１２はニッケル／金（Ｎｉ／Ａｕ）を蒸着することによって形成する。
【００２３】
次に、ＦＥＴ１００の動作について説明する。
ＦＥＴ１００では、ゲート電極１２に閾値電圧より低い電圧が印加されているときには、チャネル部となる凸部６ａが空乏化されており、凸部６ａに電流は流れない。ゲート電極１２に閾値電圧より高い電圧が印加されているときには、凸部６ａと第２の窒化ガリウム層８の界面近傍に空乏層が形成される。そのため、凸部６ａの抵抗が減少し、凸部６ａに電流が流れやすくなる。その結果、ドレイン電極１８からソース電極１４に向かって電流が流れる。
【００２４】
（第２実施例）
図７、８に、本実施例の縦型のＦＥＴ２００の製造方法を示す。ＦＥＴ２００の製造方法は、アライメントマーク２４を被覆する保護膜２５を形成する工程のみが縦型ＦＥＴ１００の製造方法と異なる。そのため、他の工程については説明を省略する。図７は、アライメントマーク２４を被覆する保護膜２５を形成する工程の断面図を示す。図８は、縦型ＦＥＴ２００の製造後の断面図を示す。
図７に示すように、窒化ガリウム基板２２の表面の一部にアライメントマーク２４を形成する。アライメントマーク２４の材料は限定されない。次に、アライメントマーク２４を被覆するように保護膜２５を形成する。保護膜２５の材料としては、例えば、タングステン（Ｗ）や酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）等の材料を用いる。これらの材料は高融点であるため、窒化ガリウム層４を成長するときの温度に耐えることができる。また、アンモニア（ＮＨ３）に対しても腐食性を有している。そのため、アライメントマーク２４を形成した後の工程において、アライメントマーク２４を保護することができる。
【００２５】
図８に示すように、ＦＥＴ２００では、アライメントマーク２４が保護膜２５で被覆されている。図示２６、２８、３６、３０はそれぞれ、第１の窒化ガリウム層、第２の窒化ガリウム層、第３の窒化ガリウム層、絶縁膜を示す。図示２６ａは、チャネル部となる凸部を示す。図示３２、３４、３８はそれぞれ、ゲート電極、ソース電極、ドレイン電極を示す。ＦＥＴ２００の動作はＦＥＴ１００の動作と同様であるため、説明を省略する。
【００２６】
本発明のIII族窒化物半導体装置の製造方法では、アライメントマークを形成する材料がシリコンであることが好ましい。シリコンは不透明であるため、透明な窒化ガリウム層中に埋め込んだ場合でもパターンの認識が容易である。
【００２７】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例では縦型のＦＥＴを記載したが、縦型のＨＥＭＴ（High Electron Mobility Transistor）であってもよい。すなわち、第１の窒化ガリウム層６の凸部６ａの表面と、第２の窒化ガリウム層８の表面上に、バンドギャップの狭いIII族窒化物半導体層とバンドギャップの広いIII族窒化物半導体層が形成されていてもよい。窒化ガリウム基板２の表面にアライメントマークが形成されていると、ＨＥＭＴの製造プロセスを通してアライメントマークが維持される。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施例であるＦＥＴ１００を製造する方法の工程（１）を示す。
【図２】ＦＥＴ１００を製造する方法の工程（２）を示す。
【図３】ＦＥＴ１００を製造する方法の工程（３）を示す。
【図４】ＦＥＴ装置１００を製造する方法の工程（４）を示す。
【図５】ＦＥＴ１００を製造する方法の工程（５）を示す。
【図６】ＦＥＴ１００を製造する方法の工程（６）を示す。
【図７】第２実施例のＦＥＴ２００を製造する方法の工程を示す。
【図８】第２実施例のＦＥＴ２００を製造する方法の工程を示す。
【符号の説明】
【００２９】
２、２２：窒化ガリウム基板（III族窒化物半導体基板）
４、２４：アライメントマーク
６、２６：第１の窒化ガリウム層（第１のIII族窒化物半導体層）
６ａ、２６ａ：凸部
８、２８：第２の窒化ガリウム層（第２のIII族窒化物半導体層）
１０、３０：絶縁膜
１２、３２：ゲート電極
１４、３４：ソース電極
１６、３６：第３の窒化ガリウム層
１８、３８：ドレイン電極
２５：保護膜
１００、２００：ＦＥＴ（III族窒化物半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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