(57)【要約】【課題】半導体装置の面積を圧迫することなく電源を強化かつ電源ノイズ低減化した配線構造を提供すること。【解決手段】複数の電源配線１０Ｖ〜７０Ｖ、１０Ｇ〜７０Ｇが立体交差するとともに、立体交差する領域にてＶＤＤ電位の電源配線１０Ｖ〜７０Ｖ間に電源ビア１１Ｖ〜６１Ｖが配置された電源配線構造体と、電源配線構造体の間隙に配置された信号配線４０Ｓと、信号配線４０Ｓと同一層にて信号配線４０Ｓの側方に配置されたシールド配線４０Ｌと、シールド配線４０Ｌと、当該シールド配線４０Ｌの上段の電源配線５０Ｖとの間に配置されたビア４１Ｐと、を備える。シールド配線４０Ｌは、シールド配線４０Ｌと同電位の最下層の電源配線１０Ｖまでに異電位の配線がない位置にて、電源配線１０Ｖと少なくともビア３１Ｐ、２１Ｐ、１１Ｐを介して接続されている。【選択図】図１
2009054760.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源配線が立体交差するとともに、立体交差する領域にて同電位の電源配線間に電源ビアが配置された電源配線構造体と、
前記電源配線構造体の間隙に配置された信号配線と、
前記電源配線構造体の間隙に配置されるとともに前記信号配線と同一層にて前記信号配線の側方に配置されたシールド配線と、
前記シールド配線と前記電源配線とが立体交差する領域にて、前記シールド配線と、前記シールド配線の上段又は下段の電源配線との間に配置されたシールドビアと、
を備え、
前記シールド配線は、前記シールド配線と同電位の最下層の電源配線までに異電位の配線がない位置にて、前記最下層の電源配線と少なくとも１又は複数のビアを介して接続されていることを特徴とする半導体装置。
【請求項２】
前記シールド配線は、前記シールド配線と同電位で上層側の所定の抵抗値以下の電源配線までに異電位の配線がない位置にて、前記上層側の所定の抵抗値以下の電源配線と少なくとも１又は複数のビアを介して接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記信号配線は、同一層の前記シールド配線と前記電源配線で挟まれるように配されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記信号配線の両側の前記シールド配線と前記電源配線は同電位であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記信号配線の両側の前記シールド配線と前記電源配線は異電位であることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記信号配線は、２本の前記シールド配線で挟まれるように配されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項７】
前記信号配線の両側の前記シールド配線は互いに同電位であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記信号配線の両側の前記シールド配線は互いに異電位であることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記電源ビアは、少なくとも上層側の所定の抵抗値以下の電源配線から前記最下層の電源配線までの間にて、ビア接続可能な空き領域に追加して配置されることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
複数の電源配線が立体交差するとともに、立体交差する領域にて同電位の電源配線間に電源ビアが配置された電源配線構造体を設計する工程と、
前記電源配線構造体の空き領域にセルを配置する工程と、
前記電源配線構造体の間隙に、信号配線を配置するとともに、前記信号配線と同一層にて前記信号配線の側方にシールド配線を配置する工程と、
前記シールド配線から前記シールド配線と同電位の最下層の電源配線までに異電位の配線がない位置にて、前記最下層の電源配線と少なくとも１又は複数のビアを介して接続する工程と、
を含むことを特徴とする配線設計方法。
【請求項１１】
請求項１０記載の配線設計方法の各工程を行う手段を備えることを特徴とする配線設計装置。
【請求項１２】
配線設計装置を構成するコンピュータに、請求項１０記載の配線設計方法の各工程に係るステップを実行させることを特徴とするプログラム。
【請求項１３】
請求項１０記載の配線設計方法により設計された前記半導体装置の配線構造に基づいて半導体装置を製造することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の主面側に多層配線構造を有する半導体装置、配線設計方法、配線設計装置、及びプログラムに関し、特に、シールド配線を利用して電源を強化した半導体装置、配線設計方法、配線設計装置、及びプログラムに関する。
【背景技術】
【０００２】
従来、半導体基板の主面側に多層配線構造を有する半導体装置においては、ノイズの影響を小さくしたい配線（例えば、信号配線）に対し、電源配線（例えば、ＶＤＤ線、ＧＮＤ線）により挟むことにより、周囲の他の配線（例えば、信号配線）のノイズの影響を小さくし、信号劣化を抑止している。
【０００３】
例えば、特許文献１では、半導体装置であって、層間絶縁膜で隔てられ、前記複数層に含まれる二層以上の層にわたって、配線と同一層に配設された導電性のダミー配線と、前記二層以上の層の間で前記ダミー配線を相互に接続するように前記層間絶縁膜の中に選択的に埋設され、さらに、前記配線に含まれ低電位側電源線または高電位側電源線が伝える電位を基準として一定の電位を保持する安定電位線に、前記ダミー配線とともに接続されている導電性のダミープラグと、を備えるものが開示されている。この半導体装置によれば、配線が伝達する信号に重畳するノイズ、または、クロストークを低減することができるとされている。
【０００４】
また、特許文献２では、半導体装置の配線構造であって、クロック信号を供給するクロック線と、前記クロック線に隣接して前記クロック線に平行に配設されて、電源を供給するとともに前記クロック信号に起因するノイズを遮断するシールド兼用配線部を含む電源配線と、を備えるものが開示されている。この半導体装置の配線構造によれば、クロックノイズを確実に遮断しながらレイアウト面積を縮小できるとされている。
【０００５】
【特許文献１】特開２００１−１９６３７２号公報
【特許文献２】特開２００２−１５８３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置の配線構造（図２８参照）では、宇宙線に対する効果も期待していることを鑑みると、ダミー配線（１２１ａ、１２１ｃ、１２５ａ）及びダミープラグ（１２６ａ、１２６ｃ）は、配線１１９ａ（被シールド配線）の左右と上面を包むようなシールド配線を構成している。しかしながら、配線１１９ａの上側は、常にダミー配線１２５ａが配置されるため、面積ロスが大きくなり、半導体装置の面積を圧迫するおそれがある。また、特許文献１に記載の半導体装置の配線構造では、接地電位に固定されるダミー配線１０９ａ、１０９ｂ、１２１ａ〜１２１ｃ、１２５ａ、１２５ｂが全て平行に延在した構成となっており、ダミー配線と立体交差するダミー配線が存在しないため、平面方向に隣り合う同じ極性のダミー配線の電位が共通化されず、電源が強化されないおそれがある。さらに、配線１１９ａの上側に常にダミー配線１２５ａが配置されていることを考慮すると、ダミー配線１２５ａと立体交差するダミー配線を配置する根拠が見出せない。
【０００７】
特許文献２に記載の半導体装置の配線構造（図２９参照）では、電源配線（ＶＤＤ線２１２、ＧＮＤ線２１４）は、電源供給経路として用いられるとともに、クロック線２１０を挟むことによりノイズを遮断するシールド配線としても用いられるが、平面的な説明だけで、立体的な構成が不明である。
【０００８】
本発明の主な課題は、半導体装置の面積を圧迫することなく電源を強化かつ電源ノイズ低減化した配線構造を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、複数の電源配線が立体交差するとともに、立体交差する領域にて同電位の電源配線間に電源ビアが配置された電源配線構造体と、前記電源配線構造体の間隙に配置された信号配線と、前記電源配線構造体の間隙に配置されるとともに前記信号配線と同一層にて前記信号配線の側方に配置されたシールド配線と、前記シールド配線と前記電源配線とが立体交差する領域にて、前記シールド配線と、前記シールド配線の上段又は下段の電源配線との間に配置されたシールドビアと、を備え、前記シールド配線は、前記シールド配線と同電位の最下層の電源配線までに異電位の配線がない位置にて、前記最下層の電源配線と少なくとも１又は複数のビアを介して接続されていることを特徴とする。
【００１０】
本発明の第２の視点においては、配線設計方法において、複数の電源配線が立体交差するとともに、立体交差する領域にて同電位の電源配線間に電源ビアが配置された電源配線構造体を設計する工程と、前記電源配線構造体の空き領域にセルを配置する工程と、前記電源配線構造体の間隙に、信号配線を配置するとともに、前記信号配線と同一層にて前記信号配線の側方にシールド配線を配置する工程と、前記シールド配線から前記シールド配線と同電位の最下層の電源配線までに異電位の配線がない位置にて、前記最下層の電源配線と少なくとも１又は複数のビアを介して接続する工程と、を含むことを特徴とする。
【００１１】
なお、前記配線設計方法の各工程は、当該各工程を行う手段を備える配線設計装置によって行われる。また、配線設計装置を構成するコンピュータは、前記配線設計方法の各工程に係るステップを実行させるプログラムを用いて動作する。さらに、半導体装置は、前記配線設計方法により設計された半導体装置の配線構造に基づいて半導体装置を製造する。
【発明の効果】
【００１２】
本発明によれば、面積を圧迫することなく電源供給経路が増加し、電源強化、電源ノイズ低減などにより性能が向上し、歩留まり向上などが期待できる。つまり、極力少なくしようとする基本電源配線構造体と違い、空き領域にスタック状にビアを配置したシールド配線経由の電源は、配置ネックとなるような設計の場合は特に、多くの電源供給経路をもつので、電源経路の増加によりＩＲ-Ｄｒｏｐ（電圧降下）の低減が図られるほか、基本電源配線構造体が製造バラツキにより電源ビアなどがズレて高抵抗になっても、シールド配線経由の電源でカバーできる。
【００１３】
また、信号配線、シールド配線を配置した後に、ビアを配置するので、リダンダント形式（ビア接続可能な空き領域に追加して配置される形式）のビアと同様に、設計に悪影響を与えず、面積増大などのデメリットがない。特に、近年の微細化によるバラツキに対するリダンダント形式のビアの効果を考えると、それでも大きな電源補強の効果が期待できる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る半導体装置は、複数の電源配線（図１、６の１０Ｖ、１０Ｇ、２０Ｖ、２０Ｇ、３０Ｖ、３０Ｇ、４０Ｖ、４０Ｇ、５０Ｖ、５０Ｇ、６０Ｖ、６０Ｇ、７０Ｖ、７０Ｇ）が立体交差するとともに、立体交差する領域にて同電位（例えば、ＶＤＤ電位）の電源配線（図１の１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖ、５０Ｖ、６０Ｖ、７０Ｖ）間に電源ビア（図１の１１Ｖ、２１Ｖ、３１Ｖ、４１Ｖ、５１Ｖ、６１Ｖ）が配置された電源配線構造体と、前記電源配線構造体の間隙に配置された信号配線（図１の４０Ｓ、図２４の６０Ｓ）と、前記電源配線構造体の間隙に配置されるとともに前記信号配線（図１の４０Ｓ、図２４の６０Ｓ）と同一層にて前記信号配線（図１の４０Ｓ、図２４の６０Ｓ）の側方に配置されたシールド配線（図１の４０Ｌ、図２４の６０Ｌ）と、前記シールド配線（図１の４０Ｌ、図２４の６０Ｌ）と前記電源配線（図１の５０Ｖ、図２４の５０Ｖ）とが立体交差する領域にて、前記シールド配線（図１の４０Ｌ、図２４の６０Ｌ）と、前記シールド配線（図１の４０Ｌ、図２４の６０Ｌ）の上段又は下段の電源配線（図１の５０Ｖ、図２４の５０Ｖ）との間に配置されたシールドビア（図１の４１Ｐ、図２４の５１Ｐ）と、を備え、前記シールド配線（図１の４０Ｌ、図２４の６０Ｌ）は、前記シールド配線と同電位の最下層の電源配線（図１の１０Ｖ、図２４の１０Ｖ）までに異電位の配線がない位置にて、前記最下層の電源配線（図１の１０Ｖ、図２４の１０Ｖ）と少なくとも１又は複数のビア（図１の３１Ｐ、２１Ｐ、１１Ｐ、図１１の１１Ｐ、図２４の４１Ｐ、３１Ｐ、２１Ｐ、１１Ｐ）を介して接続されている。
【００１５】
本発明の実施形態に係る配線設計方法では、複数の電源配線（図７の１０Ｖ、１０Ｇ、２０Ｖ、２０Ｇ、３０Ｖ、３０Ｇ、４０Ｖ、４０Ｇ、５０Ｖ、５０Ｇ、６０Ｖ、６０Ｇ、７０Ｖ、７０Ｇ）が立体交差するとともに、立体交差する領域にて同電位（例えば、ＶＤＤ電位）の電源配線（図７の１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖ、５０Ｖ、６０Ｖ、７０Ｖ）間に電源ビア（図７の１１Ｖ、２１Ｖ、３１Ｖ、４１Ｖ、５１Ｖ、６１Ｖ）が配置された電源配線構造体を設計する工程と、前記電源配線構造体の空き領域にセル（図８の１、１０Ｓ）を配置する工程と、前記電源配線構造体の間隙に、信号配線（図９の４０Ｓ）を配置するとともに、前記信号配線（図９の４０Ｓ）と同一層にて前記信号配線（図９の４０Ｓ）の側方にシールド配線（図９の４０Ｌ）を配置する工程と、前記シールド配線（図１０の４０Ｌ）から前記シールド配線（図１０の４０Ｌ）と同電位の最下層の電源配線（図１０の１０Ｖ）までに異電位の配線がない位置にて、前記最下層の電源配線（図１０の１０Ｖ）と少なくとも１又は複数のビア（図１０の３１Ｐ、２１Ｐ、１１Ｐ）を介して接続する工程と、を含む。
【実施例１】
【００１６】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の配線構造を模式的に示した（図２〜図５の）Ｘ−Ｘ´間の部分断面図である。図２は、本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ４−Ｍ１間の部分平面図である。図３は、本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ３−Ｍ１間の部分平面図である。図４は、本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ２−Ｍ１間の部分平面図である。図５は、本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ１−Ｍ１間の部分平面図である。図６は、本発明の実施例１に係る半導体装置の配線構造を模式的に示した（図２〜図５の）Ｙ−Ｙ´間の部分断面図である。
【００１７】
実施例１に係る半導体装置は、半導体基板（図示せず）の主面側に層間絶縁膜（図示せず）と配線層（Ｍ１〜Ｍ７）が交互に積層され、かつ、配線層（Ｍ１〜Ｍ７）間がビア（Ｖ１〜Ｖ６）で接続された多層配線層を有する（図１参照）。多層配線層では、横方向（図２の左右方向）に延在した電源配線（１０Ｖ、１０Ｇ、３０Ｖ、３０Ｇ、５０Ｖ、５０Ｇ、７０Ｖ、７０Ｇ）と、縦方向（図２の上下方向）に延在した電源配線（２０Ｖ、２０Ｇ、４０Ｖ、４０Ｇ、６０Ｖ、６０Ｇ）と、が交互に積層して立体交差した電源配線構造体と有する（図２〜図５参照）。
【００１８】
電源配線構造体の配線層Ｍ１では、ＶＤＤ電位となる配線となる電源配線１０Ｖと、ＧＮＤ電位となる電源配線１０Ｇと、が同一層で離間して交互に配置されている（図５参照）。この点は、電源配線構造体の配線層Ｍ２〜Ｍ７についても同様である（図２〜図４参照）。
【００１９】
電源配線構造体の配線層Ｍ３では、配線層Ｍ１の電源配線１０Ｖ、１０Ｇのピッチに対して１つ飛びのピッチで電源配線３０Ｖ、３０Ｇが配置されている（図３参照）。この点は、電源配線構造体の配線層Ｍ５、Ｍ７についても同様である。
【００２０】
電源配線１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖ、５０Ｖ、６０Ｖ、７０Ｖは、ＶＤＤ電位となる配線である（図１参照）。電源配線１０Ｖと電源配線２０Ｖとが立体交差する部分では、電源配線１０Ｖと電源配線２０Ｖをビア接続する電源ビア１１Ｖ（複数のビア）が配されている（図１、図５参照）。電源配線２０Ｖと電源配線３０Ｖとが立体交差する部分では、電源配線２０Ｖと電源配線３０Ｖをビア接続する電源ビア２１Ｖ（複数のビア）が配されている（図１、図４参照）。電源配線３０Ｖと電源配線４０Ｖとが立体交差する部分では、電源配線３０Ｖと電源配線４０Ｖをビア接続する電源ビア３１Ｖ（複数のビア）が配されている（図１、図３参照）。電源配線４０Ｖと電源配線５０Ｖとが立体交差する部分では、電源配線４０Ｖと電源配線５０Ｖをビア接続する電源ビア４１Ｖ（複数のビア）が配されている（図１、図２参照）。電源配線５０Ｖと電源配線６０Ｖとが立体交差する部分では、電源配線５０Ｖと電源配線６０Ｖをビア接続する電源ビア５１Ｖが配されている（図１参照）。電源配線６０Ｖと電源配線７０Ｖとが立体交差する部分では、電源配線６０Ｖと電源配線７０Ｖをビア接続する電源ビア６１Ｖが配されている（図１参照）。
【００２１】
電源配線１０Ｇ、２０Ｇ、３０Ｇ、４０Ｇ、５０Ｇ、６０Ｇ、７０Ｇは、ＧＮＤ電位となる配線である（図１参照）。電源配線１０Ｇと電源配線２０Ｇとが立体交差する部分では、電源配線１０Ｇと電源配線２０Ｇをビア接続する電源ビア１１Ｇ（複数のビア）が配されている（図１、図５参照）。電源配線２０Ｇと電源配線３０Ｇとが立体交差する部分では、電源配線２０Ｇと電源配線３０Ｇをビア接続する電源ビア２１Ｇ（複数のビア）が配されている（図１、図４参照）。電源配線３０Ｇと電源配線４０Ｇとが立体交差する部分では、電源配線３０Ｇと電源配線４０Ｇをビア接続する電源ビア３１Ｇ（複数のビア）が配されている（図１、図３参照）。電源配線４０Ｇと電源配線５０Ｇとが立体交差する部分では、電源配線４０Ｇと電源配線５０Ｇをビア接続する電源ビア４１Ｇ（複数のビア）が配されている（図１、図２参照）。電源配線５０Ｇと電源配線６０Ｇとが立体交差する部分では、電源配線５０Ｇと電源配線６０Ｇをビア接続する電源ビア５１Ｇが配されている（図１参照）。電源配線６０Ｇと電源配線７０Ｇとが立体交差する部分では、電源配線６０Ｇと電源配線７０Ｇをビア接続する電源ビア６１Ｇが配されている（図１参照）。
【００２２】
電源配線構造体の下側の半導体基板（図示せず）は、半導体素子（セル枠１内の部分）を有する（図２〜図５参照）。セル枠１の領域内の配線層Ｍ１には、半導体素子と電気的に接続されたセル電極１０Ｓが配置されている。なお、図２〜図５では、説明する上での便宜のためセル枠１が１つしか示されていないが、実際には複数のセル枠が存在する。
【００２３】
電源配線構造体の配線層Ｍ４には、電源配線４０Ｖと離間するとともに電源配線４０Ｖの側方にて縦方向（図２の上下方向）に延在する信号配線４０Ｓが配置されている（図１、図２参照）。信号配線４０Ｓは、ビア１１Ｒ、エクステンション２０Ｒ（配線でも可）、ビア２１Ｒ、エクステンション３０Ｒ（配線でも可）、及びビア３１Ｒを介してセル電極１０Ｓと電気的に接続されている（図２〜図５参照）。信号配線４０Ｓは、他の信号配線（図示せず）に対してシールドするために、シールド配線４０Ｌと電源配線４０Ｖで挟まれるように配置されている。電源配線４０Ｖは、信号配線４０Ｓのシールド配線となる。
【００２４】
また、電源配線構造体の配線層Ｍ４には、信号配線４０Ｓと離間するとともに信号配線４０Ｓの側方にて縦方向（図２の上下方向）に延在するシールド配線４０Ｌが配置されている（図１、図２参照）。シールド配線４０Ｌは、電源配線４０Ｖとともに、他の信号配線（図示せず）に対して信号配線４０Ｓをシールドするためのものである。シールド配線４０Ｌは、電源配線５０Ｖと立体交差する領域にて、ビア４１Ｐを介して電源配線５０Ｖと電気的に接続されており、ＶＤＤ電位となっている。また、シールド配線４０Ｌは、電源配線５０Ｖと立体交差する領域にて、配線層Ｍ３、Ｍ１にＶＤＤ電位となる電源配線３０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｖと電気的に接続される。よって、シールド配線４０Ｌと電源配線５０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｖから最下層配線層Ｍ１の電源配線１０Ｖまでスタックビアで接続されたような構造となる。
【００２５】
これにより、電源配線７０Ｖからビア６１、電源配線６０Ｖ、及びビア５１を介して電源配線５０Ｖに供給されたＶＤＤ電位の電源は、主に、電源供給経路２のように、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、シールド配線４０Ｌ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐの第２の経路と、によって電源配線１０Ｖに供給される（図１参照）。第２の経路のような経路は、１箇所だけでなく、電源強化、電源ノイズ低減化のため、複数箇所設けることが好ましく、可能な限り多く設けることが好ましい。
【００２６】
なお、図６のようにシールド配線４０Ｌと電源配線１０Ｖとが立体交差する領域であっても、ＧＮＤ電位の電源配線３０Ｇや電源配線５０Ｇが存在する場合には、第２の経路のようなスタックビアで接続されたような構造にはしない。
【００２７】
次に、本発明の実施例１に係る半導体装置の配線設計方法について図面を用いて説明する。図７は、本発明の実施例１に係る半導体装置の配線設計方法の電源設計工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図８は、本発明の実施例１に係る半導体装置の配線設計方法のセル配置工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図９は、本発明の実施例１に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図１０は、本発明の実施例１に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００２８】
実施例１に係る半導体装置の配線設計方法は、コンピュータよりなる配線設計装置を用いてプログラムを実行することで行うことができる。配線設計方法では、主な工程として、下地生成工程と、電源設計工程と、セル配置工程と、配線工程と、電源強化工程とがある。
【００２９】
まず、下地生成工程を行う。下地生成工程では、配線、ビア、端子、セルなどの配置の位置合せをしやすくするために、碁盤目状（グリッド状）の下地（図示せず）を生成する。
【００３０】
次に、電源設計工程を行う（図７参照）。電源設計工程では、横方向（図７（Ａ）の左右方向）に延在した電源配線（図１〜図６の１０Ｖ、１０Ｇ、３０Ｖ、３０Ｇ、５０Ｖ、５０Ｇ、７０Ｖ、７０Ｇに対応）と、縦方向（図７（Ａ）の上下方向）に延在した電源配線（図１〜図６の２０Ｖ、２０Ｇ、４０Ｖ、４０Ｇ、６０Ｖ、６０Ｇに対応）と、が交互に積層して立体交差した電源配線構造体を設計し、立体交差する部分の所定の位置に電源ビア１１Ｖ、１１Ｇ、２１Ｖ、２１Ｇ、３１Ｖ、３１Ｇ、４１Ｖ、４１Ｇ、５１Ｖ、５１Ｇ、６１Ｖ、６１Ｇを配置する。なお、電源ビアは、互いに同電位の第ｎ段と第ｎ＋１段の電源配線が立体交差する部分で両電源配線を電気的に接続するように配置される。また、電源ビア１１Ｖ、１１Ｇ、２１Ｖ、２１Ｇ、３１Ｖ、３１Ｇ、４１Ｖ、４１Ｇが複数のビアとなっており、電源５１Ｖ、５１Ｇ、６１Ｖ、６１Ｇがシングルビアとなっているが、これは最上段の電源配線７０Ｖ、７０Ｇからその下層の電源配線５０Ｖ、５０Ｇ（図１、図６参照）までが所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）と想定したものであり、電源配線の厚さ、幅、段数等に応じて図７と異なる設計となることがある。
【００３１】
次に、セル配置工程を行う（図８参照）。セル配置工程では、半導体素子となるセル枠１とセル電極１０Ｓを配置する。なお、図８では、説明する上での便宜のためセル枠１とセル電極１０Ｓが１つずつしか示されていないが、実際には複数のセル枠が存在する。
【００３２】
次に、配線工程を行う（図９参照）。配線工程では、電源配線４０Ｖ、４０Ｇと同一層に信号配線４０Ｓ、及びシールド配線４０Ｌを配線し、シールド配線４０Ｌと電源配線５０Ｖが立体交差する部分にビア４１Ｐを配置する。ここで、信号配線４０Ｓは、電源配線４０Ｖと離間するとともに電源配線４０Ｖの側方にて縦方向（図９（Ａ）の上下方向）に延在するように配置される。シールド配線４０Ｌは、信号配線４０Ｓと離間するとともに信号配線４０Ｓの側方にて縦方向（図９（Ａ）の上下方向）に延在するように配置される。ビア４１Ｐは、シールド配線４０Ｌと電源配線５０Ｖが立体交差する領域にて、シールド配線４０Ｌと電源配線５０Ｖを電気的に接続するように配置される。
【００３３】
次に、電源強化工程を行う（図１０参照）。電源強化工程では、シールド配線４０Ｌと電源配線５０Ｖが立体交差する領域（ビア４１Ｐが配置された領域）にて、ＶＤＤ電位となる電源配線３０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、当該領域に、ビア３１Ｐ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを配置する。これにより、シールド配線４０Ｌと電源配線５０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）電源配線５０Ｖから最下層の電源配線１０Ｖまでスタックビアで接続されたような構造となり、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、シールド配線４０Ｌ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐの第２の経路と、によって電源が強化される。なお、信号配線４０Ｓ、シールド配線４０Ｌ、及びビア４１Ｐを配線した後に、ビア３１Ｐ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを配置するのは、リダンダント形式のビアと同様に配線を圧迫しないようにするためである。
【００３４】
実施例１によれば、面積を圧迫することなく電源供給経路が増加し、電源強化、電源ノイズ低減などにより性能が向上し、歩留まり向上などが期待できる。つまり、極力少なくしようとする基本電源配線構造体と違い、空き領域にビア４１Ｐ、シールド配線４０Ｌ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐよりなるスタックビアを打ちまくるシールド配線４０Ｌ経由の電源は、配置ネックとなるような設計の場合は特に、多くの電源供給経路をもつので、電源経路の増加によりＩＲ-Ｄｒｏｐ（電圧降下）の低減が図られるほか、基本電源配線構造体が製造バラツキにより電源ビアなどがズレて高抵抗になっても、シールド配線４０Ｌ経由の電源でカバーできる。
【００３５】
また、信号配線４０Ｓ、シールド配線４０Ｌ、及びビア４１Ｐを配線した後に、ビア３１Ｐ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを配置するので、リダンダント形式（ビア接続可能な空き領域に追加して配置される形式）のビアと同様に、設計に悪影響を与えず、面積増大などのデメリットがない。特に、近年の微細化によるバラツキに対するリダンダント形式のビアの効果を考えると、それでも大きな電源補強の効果が期待できる。
【００３６】
さらに、実施例１によれば、特許文献１、２と最終的な構造が異なるものとなる。つまり、特許文献１では、配置配線時に構造を決めると考えられるため、規則的な構造になると考えられる。また、特許文献２では、配置配線前の電源設計時に構造を決めると考えられるため、規則的な構造になると考えられる。一方、実施例１は、配置配線後の空き領域にビアを配置するので、不規則な構造になる。
【実施例２】
【００３７】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例２に係る半導体装置の配線構造を模式的に示した（図１２〜図１５の）Ｘ−Ｘ´間の部分断面図である。図１２は、本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ４−Ｍ１間の部分平面図である。図１３は、本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ３−Ｍ１間の部分平面図である。図１４は、本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ２−Ｍ１間の部分平面図である。図１５は、本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ１−Ｍ１間の部分平面図である。図１６は、本発明の実施例２に係る半導体装置の配線構造を模式的に示した（図１２〜図１５の）Ｙ−Ｙ´間の部分断面図である。
【００３８】
実施例２に係る半導体装置は、シールド配線２０Ｌと信号配線２０Ｓを配線層Ｍ２に配置したものである（図１１参照）。つまり、シールド配線２０Ｌが最下配線層Ｍ１近傍にあるなどで電源配線１０Ｖまでの電源供給能力が弱いと考えられる場合、シールド配線２０Ｌと電源配線３０Ｖが立体交差する領域において最下配線層Ｍ１の電源配線１０Ｖまで信号配線などがなく、かつ、十分に電源供給能力が強いと考えられる配線層（ここではＭ５）の電源配線５０Ｖまでに信号配線などがない場合は、ビア１１Ｐ、２１Ｐ、３１Ｐ、４０Ｐ、４１Ｐを配置する。その他の構成は、実施例１と同様である。
【００３９】
電源配線構造体の配線層Ｍ２には、電源配線２０Ｖと離間するとともに電源配線２０Ｖの側方にて縦方向（図１２の上下方向）に延在する信号配線４０Ｓが配置されている（図１１、図１２参照）。信号配線２０Ｓは、ビア１１Ｒを介してセル電極１０Ｓと電気的に接続されている（図１４、図１５参照）。信号配線２０Ｓは、他の信号配線（図示せず）に対してシールドするために、シールド配線２０Ｌと電源配線２０Ｖで挟まれるように配置されている。
【００４０】
また、電源配線構造体の配線層Ｍ２には、信号配線２０Ｓと離間するとともに信号配線２０Ｓの側方にて縦方向（図１２の上下方向）に延在するシールド配線２０Ｌが配置されている（図１１、図１２参照）。シールド配線２０Ｌは、電源配線２０Ｖとともに、他の信号配線（図示せず）に対して信号配線２０Ｓをシールドするためのものである。シールド配線２０Ｌは、電源配線３０Ｖと立体交差する領域にて、ビア２１Ｐを介して電源配線３０Ｖと電気的に接続されており、ＶＤＤ電位となっている。また、シールド配線２０Ｌは、電源配線３０Ｖと立体交差する領域にて、配線層Ｍ５、Ｍ１にＶＤＤ電位となる電源配線５０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、ビア４１Ｐ、エクステンション４０Ｐ、及びビア３１Ｐを介して電源配線５０Ｖと電気的に接続され、ビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｖと電気的に接続される。よって、シールド配線２０Ｌと電源配線３０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｖから最下層配線層Ｍ１の電源配線１０Ｖまでスタックビアで接続されたような構造となる。
【００４１】
これにより、電源配線７０Ｖからビア６１、電源配線６０Ｖ、及びビア５１を介して電源配線５０Ｖに供給されたＶＤＤ電位の電源は、主に、電源供給経路２のように、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、シールド配線４０Ｌ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、シールド配線２０Ｌ、及びビア１１Ｐの第２の経路と、によって電源配線１０Ｖに供給される（図１１参照）。第２の経路のような経路は、１箇所だけでなく、電源強化、電源ノイズ低減化のため、複数箇所設けることが好ましく、可能な限り多く設けることが好ましい。
【００４２】
なお、図１６のようにシールド配線２０Ｌと電源配線１０Ｖとが立体交差する領域であっても、ＧＮＤ電位の電源配線３０Ｇや電源配線５０Ｇが存在する場合には、第２の経路のようなスタックビアで接続されたような構造にはしない。
【００４３】
次に、本発明の実施例２に係る半導体装置の配線設計方法について図面を用いて説明する。図１７は、本発明の実施例２に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図１８は、本発明の実施例２に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００４４】
実施例２に係る半導体装置の配線設計方法は、コンピュータよりなる配線設計装置を用いてプログラムを実行することで行うことができる。配線設計方法では、主な工程として、下地生成工程と、電源設計工程と、セル配置工程と、配線工程と、電源強化工程とがある。なお、下地生成工程、電源設計工程、及び、セル配置工程については、実施例１と同様である。
【００４５】
セル配置工程の後、配線工程を行う（図１７参照）。配線工程では、電源配線２０Ｖ、２０Ｇと同一層に信号配線２０Ｓ、シールド配線２０Ｌを配線し、シールド配線２０Ｌと電源配線３０Ｖが立体交差する部分にビア２１Ｐを配置する。ここで、信号配線２０Ｓは、電源配線２０Ｖと離間するとともに電源配線２０Ｖの側方にて縦方向（図１７（Ａ）の上下方向）に延在するように配置される。シールド配線２０Ｌは、信号配線２０Ｓと離間するとともに信号配線２０Ｓの側方にて縦方向（図１７（Ａ）の上下方向）に延在するように配置される。ビア２１Ｐは、シールド配線２０Ｌと電源配線３０Ｖが立体交差する領域にて、シールド配線２０Ｌと電源配線２０Ｖを電気的に接続するように配置される。
【００４６】
次に、電源強化工程を行う（図１８参照）。電源強化工程では、シールド配線２０Ｌと電源配線３０Ｖが立体交差する領域（ビア２１Ｐが配置された領域）にて、ＶＤＤ電位となる電源配線５０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、当該領域に、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、及びビア１１Ｐを配置する。これにより、シールド配線２０Ｌと電源配線３０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）電源配線５０Ｖから最下層の電源配線１０Ｖまでスタックビアで接続されたような構造となり、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、シールド配線２０Ｌ、及びビア１１Ｐの第２の経路と、によって電源が強化される。なお、信号配線２０Ｓ、シールド配線２０Ｌ、及びビア２１Ｐを配線した後に、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、及びビア１１Ｐを配置するのは、リダンダント形式のビアと同様に配線を圧迫しないようにするためである。
【００４７】
実施例２によれば、実施例１と同様な効果を奏する。
【実施例３】
【００４８】
本発明の実施例３に係る半導体装置について図面を用いて説明する。図１９は、本発明の実施例３に係る半導体装置の配線構造を模式的に示した（図２０、図２１の）Ｘ−Ｘ´間の部分断面図である。図２０は、本発明の実施例３に係る半導体装置の配線構造を模式的に示したＶ６−Ｍ１間の部分平面図である。図２１は、本発明の実施例３に係る半導体装置の配線構造を模式的に示したＶ５−Ｍ１間の部分平面図である。図２２は、本発明の実施例３に係る半導体装置の配線構造を模式的に示した（図２０、図２１の）Ｙ−Ｙ´間の部分断面図である。
【００４９】
実施例３に係る半導体装置は、シールド配線６０Ｌと信号配線６０Ｓを配線層Ｍ６に配置したものである（図１９参照）。つまり、シールド配線６０Ｌが、十分に電源供給能力が強いと考えられる配線層（ここではＭ５）より上層にある場合は、シールド配線６０Ｌと電源配線５０Ｖが立体交差する領域において、十分に電源供給能力が強いと考えられる配線層（ここではＭ５）と最下配線層Ｍ１の電源配線１０Ｖまで信号配線などがない場合は、ビア１１Ｐ、２０Ｐ、２１Ｐ、３１Ｐ、４０Ｐ、４１Ｐを配置する。その他の構成は、実施例１と同様である。なお、シールド配線６０Ｌと電源配線７０Ｖとがビアで接続されていないが、ビア接続するようにしてもよい。
【００５０】
電源配線構造体の配線層Ｍ６には、電源配線６０Ｖと離間するとともに電源配線６０Ｖの側方にて縦方向（図２０の上下方向）に延在する信号配線６０Ｓが配置されている（図１９、図２０参照）。信号配線６０Ｓは、ビア（５０Ｒ、５１Ｒ、及び５１Ｒ下の図示されていないスタックビア）を介してセル電極１０Ｓと電気的に接続されている（図２１参照）。信号配線６０Ｓは、他の信号配線（図示せず）に対してシールドするために、シールド配線６０Ｌと電源配線６０Ｖで挟まれるように配置されている。
【００５１】
また、電源配線構造体の配線層Ｍ６には、信号配線６０Ｓと離間するとともに信号配線６０Ｓの側方にて縦方向（図２０の上下方向）に延在するシールド配線６０Ｌが配置されている（図１９、図２０参照）。シールド配線６０Ｌは、電源配線６０Ｖとともに、他の信号配線（図示せず）に対して信号配線２０Ｓをシールドするためのものである。シールド配線６０Ｌは、電源配線５０Ｖと立体交差する領域にて、ビア５１Ｐを介して電源配線５０Ｖと電気的に接続されており、ＶＤＤ電位となっている。また、シールド配線６０Ｌは、電源配線５０Ｖと立体交差する領域にて、配線層Ｍ３、Ｍ１にＶＤＤ電位となる電源配線３０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、ビア５１Ｐ、電源配線５０Ｖ、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｖと電気的に接続される。よって、シールド配線６０Ｌと電源配線５０Ｖとが立体交差する領域では、シールド配線６０Ｌから所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｖを介して最下層配線層Ｍ１の電源配線１０Ｖまでスタックビアで接続されたような構造となる。
【００５２】
これにより、電源配線７０Ｖからビア６１、電源配線６０Ｖ、及びビア５１を介して電源配線５０Ｖに供給されたＶＤＤ電位の電源は、主に、電源供給経路２のように、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、シールド配線４０Ｌ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐの第２の経路と、によって電源配線１０Ｖに供給される（図１９参照）。第２の経路のような経路は、１箇所だけでなく、電源強化、電源ノイズ低減化のため、複数箇所設けることが好ましく、可能な限り多く設けることが好ましい。
【００５３】
なお、図２２のようにシールド配線６０Ｌと電源配線１０Ｖとが立体交差する領域であっても、ＧＮＤ電位の電源配線３０Ｇや電源配線５０Ｇが存在する場合には、第２の経路のようなスタックビアで接続されたような構造にはしない。
【００５４】
次に、本発明の実施例３に係る半導体装置の配線設計方法について図面を用いて説明する。図２３は、本発明の実施例３に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図２４は、本発明の実施例３に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００５５】
実施例３に係る半導体装置の配線設計方法は、コンピュータよりなる配線設計装置を用いてプログラムを実行することで行うことができる。配線設計方法では、主な工程として、下地生成工程と、電源設計工程と、セル配置工程と、配線工程と、電源強化工程とがある。なお、下地生成工程、電源設計工程、及び、セル配置工程については、実施例１と同様である。
【００５６】
セル配置工程の後、配線工程を行う（図２３参照）。配線工程では、電源配線６０Ｖ、６０Ｇと同一層に信号配線６０Ｓ、シールド配線６０Ｌを配線し、シールド配線６０Ｌと電源配線５０Ｖが立体交差する部分にビア５１Ｐを配置する。ここで、信号配線６０Ｓは、電源配線６０Ｖと離間するとともに電源配線６０Ｖの側方にて縦方向（図２３（Ａ）の上下方向）に延在するように配置される。シールド配線６０Ｌは、信号配線６０Ｓと離間するとともに信号配線６０Ｓの側方にて縦方向（図２３（Ａ）の上下方向）に延在するように配置される。ビア５１Ｐは、シールド配線６０Ｌと電源配線５０Ｖが立体交差する領域にて、シールド配線６０Ｌと電源配線５０Ｖを電気的に接続するように配置される。
【００５７】
次に、電源強化工程を行う（図２４参照）。電源強化工程では、シールド配線６０Ｌと電源配線５０Ｖが立体交差する領域（ビア５１Ｐが配置された領域）にて、ＶＤＤ電位となる電源配線３０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、当該領域に、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを配置する。これにより、シールド配線６０Ｌと電源配線５０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）電源配線５０Ｖから最下層の電源配線１０Ｖまでスタックビアで接続されたような構造となり、ビア４１Ｖ、電源配線４０Ｖ、ビア３１Ｖ、電源配線３０Ｖ、ビア２１Ｖ、電源配線２０Ｖ、及びビア１１Ｖの第１の経路と、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐの第２の経路と、によって電源が強化される。なお、信号配線６０Ｓ、シールド配線６０Ｌ、及びビア５１Ｐを配線した後に、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを配置するのは、リダンダント形式のビアと同様に配線を圧迫しないようにするためである。
【００５８】
実施例３によれば、実施例１と同様な効果を奏する。
【実施例４】
【００５９】
本発明の実施例４に係る半導体装置について図面を用いて説明する。図２５は、本発明の実施例４に係る半導体装置の配線構造を模式的に示した部分断面図である。
【００６０】
実施例４に係る半導体装置は、図１（実施例１）の配線層Ｍ４に配置されたシールド配線４０Ｌと信号配線４０Ｓを電源配線４０Ｇの近傍に配置し、信号配線４０Ｓを異電位間（ＧＮＤ電位の電源配線４０ＧとＶＤＤ電位のシールド配線４０Ｌとの間）に配置した構成となっている。その他の構成は実施例１と同様である。
【００６１】
信号配線４０Ｓは、電源配線４０Ｇと離間するとともに電源配線４０Ｇの側方にて縦方向（図２の上下方向に相当）に延在し、実施例１と同様にビア（図示せず）を介してセル電極（図示せず）と電気的に接続されている。信号配線４０Ｓは、他の信号配線（図示せず）に対してシールドするために、ＶＤＤ電位のシールド配線４０Ｌと、ＧＮＤ電位の電源配線４０Ｇとで挟まれるように配置されている。
【００６２】
シールド配線４０Ｌは、信号配線４０Ｓと離間するとともに信号配線４０Ｓの側方にて縦方向（図２の上下方向に相当）に延在する。シールド配線４０Ｌは、電源配線４０Ｇとともに、他の信号配線（図示せず）に対して信号配線４０Ｓをシールドするためのものである。シールド配線４０Ｌは、電源配線５０Ｖと立体交差する領域にて、ビア４１Ｐを介して電源配線５０Ｖと電気的に接続されており、ＶＤＤ電位となっている。また、シールド配線４０Ｌは、電源配線５０Ｖと立体交差する領域にて、配線層Ｍ３、Ｍ１にＶＤＤ電位となる電源配線３０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、ビア３１Ｐ、電源配線３０Ｖ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｖと電気的に接続される。よって、シールド配線４０Ｌと電源配線５０Ｖとが立体交差する領域では、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｖから最下層配線層Ｍ１の電源配線１０Ｖまでスタックビアで接続されたような構造となる。
【００６３】
実施例４によれば、実施例１と同様な効果を奏する。
【実施例５】
【００６４】
本発明の実施例５に係る半導体装置について図面を用いて説明する。図２６は、本発明の実施例５に係る半導体装置の配線構造を模式的に示した部分断面図である。
【００６５】
実施例５に係る半導体装置は、図１（実施例１）の配線層Ｍ４に２つのシールド配線４０Ｌを配置し、シールド配線４０Ｌの間に信号配線４０Ｓを配置したものである。その他の構成は実施例１と同様である。
なお、シールド配線４０Ｌは、図２６ではどちらも、電源配線５０Ｖと立体交差する領域にて、ビア４１Ｐを介して電源配線５０Ｖと電気的に接続されてＶＤＤ電位となっているが、シールド配線４０Ｌの一方又は両方をＶＤＤ電位の電源配線やビアと電気的に接続せずにＧＮＤ電位の電源配線やビアと電気的に接続してＧＮＤ電位となっていてもよい。ＧＮＤ電位となるシールド配線４０Ｌは、ＧＮＤ電位の電源配線５０Ｇと立体交差する領域にて、ビア４１Ｐを介して所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｇと電気的に接続され、配線層Ｍ３、Ｍ１にＧＮＤ電位となる電源配線３０Ｇ、１０Ｇが存在し、かつ、ＧＮＤ電位以外の電位の配線（例えば、ＶＤＤ電位の電源配線、信号配線）が存在しない場合には、ビア３１Ｐ、電源配線３０Ｇ、ビア２１Ｐ、エクステンション２０Ｐ、及びビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｇと電気的に接続されることになる。
【００６６】
実施例５によれば、実施例１と同様な効果を奏する。
【実施例６】
【００６７】
本発明の実施例６に係る半導体装置について図面を用いて説明する。図２７は、本発明の実施例６に係る半導体装置の配線構造を模式的に示した部分断面図である。
【００６８】
実施例６に係る半導体装置は、信号配線２０ＳをＶＤＤ電位の電源配線２０ＶとＧＮＤ電位のシールド配線２０Ｌ（Ｇ）で挟まれるように配置したものと、信号配線２０ＳをＶＤＤ電位のシールド配線２０Ｌ（Ｖ）とＧＮＤ電位のシールド配線２０Ｌ（Ｇ）で挟まれるように配置したものと、信号配線２０ＳをＧＮＤ電位の電源配線２０ＧとＶＤＤ電位のシールド配線２０Ｌ（Ｖ）で挟まれるように配置したものと、がバランスよくなるようにシールド配線及び信号配線を配置したものである。
【００６９】
ＶＤＤ電位となるシールド配線２０Ｌ（Ｖ）は、ＶＤＤ電位の電源配線３０Ｖと立体交差する領域にて、ビア２１Ｐを介して電源配線３０Ｖと電気的に接続され、配線層Ｍ５、Ｍ１にＶＤＤ電位となる電源配線５０Ｖ、１０Ｖが存在し、かつ、ＶＤＤ電位以外の電位の配線（例えば、ＧＮＤ電位の電源配線、信号配線）が存在しない場合には、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、電源配線３０Ｖ、及びビア２１Ｐを介して所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｖと電気的に接続され、ビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｖと電気的に接続されることになる。
【００７０】
ＧＮＤ電位となるシールド配線２０Ｌ（Ｇ）は、ＧＮＤ電位の電源配線３０Ｇと立体交差する領域にて、ビア２１Ｐを介して電源配線３０Ｇと電気的に接続され、配線層Ｍ５、Ｍ１にＧＮＤ電位となる電源配線５０Ｇ、１０Ｇが存在し、かつ、ＧＮＤ電位以外の電位の配線（例えば、ＶＤＤ電位の電源配線、信号配線）が存在しない場合には、ビア４１Ｐ、エクステンション４０Ｐ、ビア３１Ｐ、電源配線３０Ｇ、及びビア２１Ｐを介して所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層Ｍ５の電源配線５０Ｇと電気的に接続され、ビア１１Ｐを介して最下配線層Ｍ１の電源配線１０Ｇと電気的に接続されることになる。
【００７１】
実施例６によれば、実施例１の効果を奏するとともに、ビア接続可能な空き領域にビア４１Ｐ、３１Ｐ、２１Ｐ、１１Ｐ（エクステンション４０Ｐ）を追加したリダンダント形式の配置により電源強化を図ることができる。
【実施例７】
【００７２】
本発明の実施例７に係る半導体装置について説明する。実施例１〜６では電源配線構造体は電源配線が縦横交互に配置しているが、電源配線が縦横交互でない構成でもよい。例えば、横パスとその上段の横パスの間に複数段の縦パスがあってもよく、縦パスとその上段の縦パスの間に複数段の横パスがあってもよい。この場合、シールド配線は、ビアを介して電気的に接続される電源配線と立体交差する領域にて、他の配線層にシールド配線と同電位の電源配線が存在し、かつ、異電位の配線が存在しない場合には、所定の電気特性条件（例えば、所定の抵抗値以下）を満たす（十分に電源供給能力が強いと考えられる）配線層から最下配線層までスタックビアで接続されたような構造とする。実施例７によれば、実施例１と同様な効果を奏する。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る半導体装置の配線構造を模式的に示した（図２〜図５の）Ｘ−Ｘ´間の部分断面図である。
【図２】本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ４−Ｍ１間の部分平面図である。
【図３】本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ３−Ｍ１間の部分平面図である。
【図４】本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ２−Ｍ１間の部分平面図である。
【図５】本発明の実施例１に係る半導体装置の配線構造を模式的に示したＶ１−Ｍ１間の部分平面図である。
【図６】本発明の実施例１に係る半導体装置の配線構造を模式的に示した（図２〜図５の）Ｙ−Ｙ´間の部分断面図である。
【図７】本発明の実施例１に係る半導体装置の配線設計方法の電源設計工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図８】本発明の実施例１に係る半導体装置の配線設計方法のセル配置工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図９】本発明の実施例１に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１０】本発明の実施例１に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１１】本発明の実施例２に係る半導体装置の配線構造を模式的に示した（図１２〜図１５の）Ｘ−Ｘ´間の部分断面図である。
【図１２】本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ４−Ｍ１間の部分平面図である。
【図１３】本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ３−Ｍ１間の部分平面図である。
【図１４】本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ２−Ｍ１間の部分平面図である。
【図１５】本発明の実施例２に係る半導体装置の配線構造を模式的に示したＶ１−Ｍ１間の部分平面図である。
【図１６】本発明の実施例２に係る半導体装置の配線構造を模式的に示した（図１２〜図１５の）Ｙ−Ｙ´間の部分断面図である。
【図１７】本発明の実施例２に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１８】本発明の実施例２に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１９】本発明の実施例３に係る半導体装置の配線構造を模式的に示した（図２０、図２１の）Ｘ−Ｘ´間の部分断面図である。
【図２０】本発明の実施例３に係る半導体装置の配線構造を模式的に示したＶ６−Ｍ１間の部分平面図である。
【図２１】本発明の実施例３に係る半導体装置の配線構造を模式的に示したＶ５−Ｍ１間の部分平面図である。
【図２２】本発明の実施例３に係る半導体装置の配線構造を模式的に示した（図２０、図２１の）Ｙ−Ｙ´間の部分断面図である。
【図２３】本発明の実施例３に係る半導体装置の配線設計方法の配線工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図２４】本発明の実施例３に係る半導体装置の配線設計方法の電源強化工程によって形成された配線構造を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図２５】本発明の実施例４に係る半導体装置の配線構造を模式的に示した部分断面図である。
【図２６】本発明の実施例５に係る半導体装置の配線構造を模式的に示した部分断面図である。
【図２７】本発明の実施例６に係る半導体装置の配線構造を模式的に示した部分断面図である。
【図２８】従来例１に係る半導体装置の配線構造を模式的に示した断面斜視図である。
【図２９】従来例２に係る半導体装置の配線構造を模式的に示した配線レイアウト図である。
【符号の説明】
【００７４】
１  セル枠
２  電源供給経路（ＶＤＤ）
１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖ、５０Ｖ、６０Ｖ、７０Ｖ  電源配線（ＶＤＤ）
１１Ｖ、２１Ｖ、３１Ｖ、４１Ｖ、５１Ｖ、６１Ｖ  電源ビア（ＶＤＤ）
１１Ｐ、２１Ｐ、３１Ｐ、４１Ｐ、５１Ｐ  ビア（シールドビア；ＶＤＤ）
２０Ｐ、４０Ｐ  エクステンション
２０Ｌ、４０Ｌ、６０Ｌ  シールド配線（ＶＤＤ）
１０Ｇ、２０Ｇ、３０Ｇ、４０Ｇ、５０Ｇ、６０Ｇ、７０Ｇ  電源配線（ＧＮＤ）
１１Ｇ、２１Ｇ、３１Ｇ、４１Ｇ、５１Ｇ、６１Ｇ  電源ビア（ＧＮＤ）
１０Ｓ、１０Ｎ  セル電極
２０Ｓ、４０Ｓ、６０Ｓ  信号配線（被シールド配線）
１１Ｒ、２１Ｒ、３１Ｒ  信号ビア
２０Ｒ、３０Ｒ、４０Ｒ、５０Ｒ  エクステンション
４１Ｒ、５１Ｒ  信号ビア
２０Ｎ  信号配線
１１Ｍ  信号ビア
１０１  半導体基板
１０２  素子分離構造
１０３  チャネルストッパ層
１０４、１０５、１１０、１１１、１２３、１２４  層間絶縁膜
１０８ａ〜１０８ｇ、１１９ａ〜１１９ｄ、１２８ｂ、１２８ｃ、１２８ｄ  配線
１０９ａ、１０９ｂ、１２１ａ〜１２１ｃ、１２５ａ、１２５ｂ  ダミー配線
１２０ａ〜１２０ｃ、１２９ｂ、１２９ｃ  プラグ
１２２ａ、１２２ｂ、１２６ａ〜１２６ｃ  ダミープラグ
１４０  ソースドレイン領域
１４１  Ｎ+ソース・ドレイン
１４２  Ｎ-ソース・ドレイン領域
１４３  チャネル領域
１４６  プラグ
１５０  構造体
２１０  クロック配線
２１２  ＶＤＤ線
２１２Ｖ、２１２Ｒ、２１２Ｐ  ＶＤＤ線の内部配線部
２１４  ＧＮＤ線
２１４Ｖ、２１４Ｒ、２１４Ｐ  ＧＮＤ線の内部配線部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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