(57)【要約】【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。【解決手段】Ｓｉ基板１上に絶縁層３を介して形成されたＳｉ層５と、Ｓｉ層５上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、平面視で環状の第１の部位を有するゲート電極１５と、第１の部位の内側と外側のＳｉ層５にそれぞれ形成されたＳ／Ｄ層１７、１８と、Ｓ／Ｄ層１８とゲート電極１５とを接続する配線３１と、を備える。このような構成であれば、例えば正方形或いは長方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を形成することができ、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に絶縁層を介して形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、平面視で環状の第１の部位を有するゲート電極と、
平面視で前記第１の部位の内側及び該第１の部位の外側の前記半導体層にそれぞれ形成されたソース又はドレインと、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、
複数の前記第１の部位と、
平面視で一の前記第１の部位と他の前記第１の部位との間に配置されて当該間を繋ぐ第２の部位と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、
平面視で前記第１の部位の内側に配置されて当該第１の部位に繋がる第３の部位、を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の部位の平面視による形状は矩形であることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記第１の部位は平面視で頂点に丸みを有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３の部位の平面視による形状は十字型であることを特徴とする請求項３から請求項５の何れか一項に記載の半導体装置。
【請求項７】
前記第３の部位の平面視による形状は格子型であることを特徴とする請求項３から請求項５の何れか一項に記載の半導体装置。
【請求項８】
前記第２半導体層を平面視で囲むように前記絶縁層上に形成された素子分離膜、を備え、
前記素子分離膜で囲まれた領域の前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、平面視で環状の第１の部位を有するゲート電極を形成する工程と、
平面視で前記第１の部位の内側及び該第１の部位の外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ技術により形成されるＭＯＳＦＥＴダイオード、を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成された薄い半導体膜に形成する技術（即ち、ＳＯＩ技術）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。一方、スプリングドライブ（登録商標）は、ぜんまいの解ける力を利用して発電を行う新規な動力源であり、これもまた、環境に配慮した次世代の低パワーシステムへの応用が期待されている。
【０００３】
ＳＯＩ技術により形成された集積回路を駆動する動力としてスプリングドライブ（以下、ＳＤ）を用いる場合、ＳＤの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。なかでも、電源回路にはダイオードが必要不可欠であるが、現状では、このような整流ダイオードとしてＩＣチップの外部に取り付けられるディスクリート部品を用いているため、それがシステムの小型化の妨げの一因となっている。したがって、整流ダイオードをＩＣチップに内蔵することができれば、システムをさらにコンパクトにすることができ、また低コスト化や、部品点数の減少による歩留まり向上にもつなげることができる。
【特許文献１】特開２０００−５８８２６号公報
【特許文献２】特開平６−１３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＩＣチップに内蔵される整流ダイオードをＳＯＩ技術で作製する場合は、ＳＯＩ層の厚さが薄いので、Ｂｕｌｋシリコンの場合とは違いＰＮ接合ダイオードを作製することは困難であると考えられる。そこで、ＭＯＳトランジスタ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をダイオードとして用いることが解決策として考えられるが、このタイプのダイオード（以下、ＭＯＳＦＥＴダイオードという。）において、必要な順方向電流を得るためには、チャネル長を短くするか、又は、チャネル幅を広くすることが求められる。
【０００５】
しかしながら、短チャネル長化については、フォトリソグラフィー技術による加工上の限界がある。このため、チャネル幅を広げることが順方向電流を増やすための現実的な解となるが、この場合は、例えば図１０に示すように、ＭＯＳＦＥＴダイオード９０のゲート電極９１は一方向に向かって極端に長い形となり、レイアウトの利用効率が低下してしまうという課題があった。
そこで、本発明はこのような事情に鑑みてなされたものであって、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〜８〕  発明１の半導体装置は、基板上に絶縁層を介して形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、平面視で環状の第１の部位を有するゲート電極と、平面視で前記第１の部位の内側及び該第１の部位の外側の前記半導体層にそれぞれ形成されたソース又はドレインと、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備えることを特徴とするものである。ここで、「基板」は例えばシリコン基板であり、「絶縁層」は例えばシリコン酸化膜（ＳｉＯ2）であり、「半導体層」は例えばシリコン層である。
【０００７】
発明２の半導体装置は、発明１の半導体装置において、前記ゲート電極は、複数の前記第１の部位と、平面視で一の前記第１の部位と他の前記第１の部位との間に配置されて当該間を繋ぐ第２の部位と、を有することを特徴とするものである。
発明３の半導体装置は、発明１又は発明２の半導体装置において、前記ゲート電極は、平面視で前記第１の部位の内側に配置されて当該第１の部位に繋がる第３の部位、を有することを特徴とするものである。
【０００８】
発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記第１の部位の平面視による形状は矩形であることを特徴とするものである。ここで、「矩形」とは、正方形或いは長方形のことである。
発明５の半導体装置は、発明４の半導体装置において、前記第１の部位は平面視で頂点に丸みを有することを特徴とするものである。
発明６の半導体装置は、発明３から発明５の何れか一の半導体装置において、前記第３の部位の平面視による形状は十字型であることを特徴とするものである。
【０００９】
発明７の半導体装置は、発明３から発明５の何れか一の半導体装置において、前記第３の部位の平面視による形状は格子型であることを特徴とするものである。
発明８の半導体装置は、発明１から発明７の何れか一の半導体装置において、前記第２半導体層を平面視で囲むように前記絶縁層上に形成された素子分離膜、を備え、前記素子分離膜で囲まれた領域の前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とするものである。
【００１０】
発明１〜８の半導体装置によれば、平面視で例えば正方形或いは長方形のアクティブ領域の半導体層に、環状のチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。より小さな占有面積で、よりチャネル幅Ｗの広いＭＯＳＦＥＴダイオードを実現することができ、レイアウトの利用効率を高めることができる。
また特に、発明５の半導体装置によれば、上記頂点における電界集中を緩和することができる。
【００１１】
〔発明９〕  発明９の半導体装置の製造方法は、基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、平面視で環状の第１の部位を有するゲート電極を形成する工程と、平面視で前記第１の部位の内側及び該第１の部位の外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含むことを特徴とするものである。
このような方法によれば、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を高めることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図１は、本発明の実施形態に係る半導体装置の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ１−Ｘ´１線で切断したときの断面図である。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
【００１３】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＳＯＩ基板１０と、ＳＯＩ基板１０に形成された素子分離膜１１と、素子分離膜１１により平面視で囲まれた領域（即ち、アクティブ領域）のＳｉ層５に形成されたＭＯＳＦＥＴダイオード５０と、を備える。ここで、ＳＯＩ基板１０は、例えばバルクのＳｉ基板１と、Ｓｉ基板１上に形成された絶縁層３と、絶縁層３上に形成されたＳｉ層５（即ち、ＳＯＩ層）とを有する。絶縁層３は、例えばＳｉＯ2膜からなり、ＢＯＸ層とも呼ばれる。また、素子分離膜１１は、例えばシリコンＳｉＯ2膜からなる。図１（ｂ）に示すように、素子分離膜１１の下面は絶縁層３の上面と接しており、素子分離膜１１と絶縁層３とにより、アクティブ領域のＳｉ層５はその周囲から完全に素子分離されている。
【００１４】
また、ＭＯＳＦＥＴダイオード５０は、アクティブ領域のＳｉ層５上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１５と、ゲート電極１５の両側のＳｉ層５にそれぞれ形成されたソース又はドレイン（以下、Ｓ／Ｄ層という。）１７、１８と、ゲート電極１５上に形成されたプラグ電極２３と、Ｓ／Ｄ層１７上に形成されたプラグ電極２５と、Ｓ／Ｄ層１８上に形成されたプラグ電極２７と、プラグ電極２３とプラグ電極２７とに電気的に接続してこれらを短絡する配線３１と、プラグ電極２５に電気的に接続する配線３３と、を備える。配線３１、３３はそれぞれ層間絶縁膜２１上に形成されている。
【００１５】
図１（ａ）及び（ｂ）に示すＭＯＳＦＥＴダイオード５０がｎ型の場合、Ｓ／Ｄ層１７、１８はｎ型の不純物拡散層からなる。ｎ型のＭＯＳＦＥＴダイオード５０では、配線３１がカソード電位に接続され、配線３３がアノード電位に接続されたときに、ゲート電極１５直下のチャネル領域がｎ型に反転し、Ｓ／Ｄ層１７、１８間で電流が流れる。また、ＭＯＳＦＥＴダイオード５０がｐ型の場合、Ｓ／Ｄ層１７、１８はｐ型の不純物拡散層からなる。ｐ型のＭＯＳＦＥＴダイオード５０では、配線３１がアノード電位に接続され、配線３３がカソード電位に接続されたときに、ゲート電極１５直下のチャネル領域がｐ型に反転し、Ｓ／Ｄ層１７、１８間で電流が流れる。Ｓ／Ｄ層１７が例えばソースであり、Ｓ／Ｄ層１８が例えばドレインである。
【００１６】
ところで、図１（ａ）に示すように、ゲート電極１５は、平面視で環状（即ち、リング状）の第１の部位を複数有する。例えば図６（ａ）に示すように、ゲート電極１５は、平面視で正方形状の環状ゲート電極である第１の部位１５ａを複数有する。これら第１の部位１５ａは、素子分離膜で囲まれた領域（即ち、アクティブ領域）内において、例えばＸ方向及び、Ｙ方向（即ち、平面視でＸ方向に垂直な方向）にそれぞれ一定の間隔で配置されている。また、例えば図６（ｂ）に示すように、ゲート電極１５は、平面視で隣り合う一の第１の部位１５ａと、他の第１の部位１５ａとの間に設けられて、これらを繋ぐ第２の部位１５ｂを有する。これら第１の部位１５ａと第２の部位１５ｂは、アクティブ領域のＳｉ層上にゲート絶縁膜を介してそれぞれ形成されており、平面視で、第１の部位１５ａの外側にはＳ／Ｄ層１７が、第１の部位１５ａの内側にはＳ／Ｄ層１８がそれぞれ形成されている。
これにより、平面視で例えば長方形或いは正方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を複数形成することができ、チャネル幅Ｗを効率良く広げることができる。
【００１７】
次に、図１（ａ）及び（ｂ）に示した半導体装置の製造方法について説明する。
図２〜図５は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図、（ｂ）は断面図である。なお、図５（ａ）では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
図２（ａ）及び（ｂ）に示すように、まず始めに、ＳＯＩ基板１０を用意する。上述したように、このＳＯＩ基板１０は、例えばバルクのＳｉ基板１と、Ｓｉ基板１上に形成された絶縁層３と、絶縁層３上に形成されたＳｉ層５とを有する。このようなＳＯＩ基板１０は、例えばＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）、又は張り合わせ技術により形成する。
【００１８】
次に、図２（ａ）及び（ｂ）に示すように、ＳＯＩ基板１０に素子分離膜１１を形成する。上述したように、素子分離膜１１は例えばＳｉＯ2膜からなり、例えばＬＯＣＯＳ法又はＳＴＩ法により形成する。図２（ａ）及び（ｂ）に示すように、この素子分離膜１１の形成により、アクティブ領域のＳｉ層５はその周囲から完全に素子分離される。
次に、図２（ａ）及び（ｂ）において、ＭＯＳＦＥＴダイオード５０の閾値を調整するために、アクティブ領域のＳｉ層５にｎ型不純物又はｐ型不純物をイオン注入する。ここで、ｎ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５に例えばｐ型不純物をイオン注入する。また、ｐ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５に例えばｎ型不純物をイオン注入する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このようなイオン注入は、例えばチャネルドープ、又は、Ｖｔｈ制御イオン打ち込みとも呼ばれる。
【００１９】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ層５の表面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば、熱酸化により形成されるＳｉＯ2膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜１３が形成されたＳＯＩ基板１０の上方全体にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
【００２０】
次に、フォトリソグラフィー技術とエッチング技術によりポリシリコン膜を部分的にエッチングして、ゲート電極１５を形成する。ここでは、第１の部位１５ａと第２の部位１５ｂとを有するゲート電極１５を、アクティブ領域のＳｉ層５上にゲート絶縁膜１３を介して形成する。図３（ａ）において、例えば、第１の部位１５ａの外周を構成する４辺をそれぞれ同じ長さに設定すると共に、その一辺の長さをＬとする。また、素子分離膜１１で囲まれたアクティブ領域に、第１の部位１５ａを計１６個配置したとする。すると、このアクティブ領域におけるチャネル幅（即ち、ゲート幅）Ｗは、例えばＬ×４×１６で表される。
【００２１】
一例として、Ｌ＝５０μｍであれば、ゲート幅Ｗ＝５０μｍ×４×１６＝３．２ｍｍ、となる。またこのとき、アクティブ領域の大きさは、例えば、Ｘ方向に沿う一辺の長さＬXを２５０μｍ、Ｙ方向に沿う一辺の長さＬYを２５０μｍとすることができる。つまり、面積Ｓ＝２５０μｍ×２５０μｍのアクティブ領域に、ゲート幅Ｗ＝３．２ｍｍのゲート電極１５を形成することができる。
【００２２】
次に、図４（ａ）に示すように、ゲート電極１５をマスクにＳｉ層５に不純物をイオン注入し熱処理を施して、Ｓ／Ｄ層１７、１８を形成する。例えば、ｎ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５にｎ型不純物をイオン注入し熱処理を施して、ｎ型のＳ／Ｄ層１７、１８を形成する。また、ｐ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５にｐ型不純物をイオン注入し熱処理を施して、ｐ型のＳ／Ｄ層１７、１８を形成する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このように、ゲート電極１５の両側にそれぞれＳ／Ｄ層１７、１８を形成する。つまり、第１の部位１５ａの外側にＳ／Ｄ層１７を形成し、第１の部位の内側にＳ／Ｄ層１８を形成する。
【００２３】
次に、図５（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全体に層間絶縁膜２１を形成する。そして、フォトリソグラフィー技術とエッチング技術により層間絶縁膜２１を部分的にエッチングして、ゲート電極１５上とＳ／Ｄ層１７、１８上とにそれぞれコンタクトホールを形成する。さらに、これらコンタクトホール内にそれぞれプラグ電極２３、２５、２７を形成して、ゲート電極１５とＳ／Ｄ層１７、１８をそれぞれ層間絶縁膜２１上に引き出す。
【００２４】
その後、例えばスパッタリング技術により、層間絶縁膜２１上に例えばアルミニウム等の導電膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により導電膜を部分的にエッチングして、図１（ａ）及び（ｂ）に示したように、Ｓ／Ｄ層（例えば、ドレイン）１８とゲート電極１５とに電気的に接続してこれらを短絡する配線３１と、Ｓ／Ｄ層（例えば、ソース）１７に電気的に接続する配線３３とを形成する。これにより、図１（ａ）及び（ｂ）に示したＭＯＳＦＥＴダイオード５０が完成する。
【００２５】
以上説明したように、本発明の実施形態によれば、平面視で例えば正方形或いは長方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を複数形成することができ、チャネル幅を効率良く広げることができる。例えば図３（ａ）に示したように、平面視で正方形状の環状ゲート電極である第１の部位１５ａの一辺の長さ（Ｌ）を５０μｍとすると、チャネル幅Ｗは３．２ｍｍとなる。そして、このようなチャネル幅Ｗの広いチャネル領域を、面積Ｓ＝２５０μｍ×２５０μｍのアクティブ領域に形成することができる。より小さな占有面積で、よりチャネル幅Ｗの広いＭＯＳＦＥＴダイオードを実現することができ、レイアウトの利用効率を高めることができる。よって、ＭＯＳＦＥＴダイオードを内蔵したＩＣチップのサイズを小さくすることができる。
【００２６】
この実施形態では、Ｓｉ基板１が本発明の「基板」に対応し、Ｓｉ層５が本発明の「半導体層」に対応している。また、Ｓ／Ｄ層１８が本発明の「ソース又はドレインの一方」に対応し、配線３１が本発明の「ソース又はドレインの一方とゲート電極とを短絡する配線」に対応している。
なお、上記の第１実施形態では、例えば図６（ａ）及び（ｂ）に示したように、ゲート電極１５が有する第１の部位１５ａは平面視で正方形であり、その４つの頂点が角張っている場合を図示したが、第１の部位１５ａの平面視による形状（以下、平面形状という。）はこれに限られることはない。例えば図７（ａ）及び（ｂ）に示すように、上記の各頂点が平面視で丸みを有していても良い。このような構成であれば、各頂点における電界集中を緩和することができる。また、本発明において、第１の部位１５ａの平面形状は正方形に限られることはない。図示しないが、第１の部位１５ａの平面形状は長方形でも良く、さらに、五角形、六角形又は円形など、環状であれば矩形以外の他の形状であっても良い。
【００２７】
また、本発明のゲート電極は、第１の部位と第２の部位のほかに、第３の部位を有していても良い。例えば図８（ａ）に示すように、ゲート電極１５は、平面視で第１の部位１５ａの内側に配置されて、この第１の部位１５ａに繋がる第３の部位１５ｃを有していても良い。第３の部位１５ｃの平面形状は例えば十字（即ち、クロス）型であっても良い。この十字型は、例えば、Ｘ方向に平行な第１の辺と、Ｙ方向に平行な第２の辺とを有し、第１の辺と第２の辺とが互いの中点で交差している。このような場合には、例えば図８（ｂ）に示すように、第１の部位１５ａと第２の部位１５ｂ及び第３の部位１５ｃは、アクティブ領域のＳｉ層上にゲート絶縁膜を介してそれぞれ形成されている。そして、平面視で、第１の部位１５ａの外側にはＳ／Ｄ層１７が配置され、第１の部位１５ａの内側にはＳ／Ｄ層１７、１８がそれぞれ配置されている。一例として、第１の部位１５ａの内側では、Ｓ／Ｄ層１７が第１の部位１５ａの対角線上で対を成すように配置され、且つ、Ｓ／Ｄ層１８も第１の部位１５ａの対角線上で対を成すように配置されている。
【００２８】
このような構成であっても、平面視で例えば長方形或いは正方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を複数形成することができるので、チャネル幅Ｗを効率良く広げることができる。
さらに、上記の第３の部位１５ｃの平面形状は十字型以外の、他の形状とすることも可能である。例えば図９（ａ）に示すように、第３の部位１５ｃの平面形状は格子型であっても良い。この格子型は、例えば、Ｘ方向に平行な第１の辺と、Ｙ方向に平行な第２の辺とをそれぞれ複数本ずつ有し、第１の辺と第２の辺とがそれぞれ一定の間隔で交差している。このような場合も、例えば図９（ｂ）に示すように、第１の部位１５ａと第２の部位１５ｂ及び第３の部位１５ｃは、アクティブ領域のＳｉ層上にゲート絶縁膜を介してそれぞれ形成されている。そして、平面視で、第１の部位１５ａの外側にはＳ／Ｄ層１７が配置され、第１の部位１５ａの内側にはＳ／Ｄ層１７、１８がそれぞれ配置されている。一例として、第１の部位１５ａの内側では、Ｘ方向及びＹ方向にＳ／Ｄ層１７とＳ／Ｄ層１８とが交互に配置されている。
【００２９】
このような構成であっても、平面視で例えば長方形或いは正方形のアクティブ領域のＳｉ層５に、環状のチャネル領域を複数形成することができるので、チャネル幅Ｗを効率良く広げることができる。
なお、図９（ａ）及び（ｂ）では、第１の辺が２本、第２の辺が２本ずつ用意され、これにより第３の部位１５ｃは２×２の格子型となっているが、第３の部位１５ｃが採りうる格子型は２×２に限定されることはない。この格子型は、例えば、３×３や、４×４、…ｎ×ｎでも良く、さらに、３×４、３×５、…ｎ×ｍでも良い。ｎとｍは互いに値が異なる1以上の正の整数（即ち、自然数）である。
【図面の簡単な説明】
【００３０】
【図１】実施形態に係る半導体装置の構成例を示す図（その１）。
【図２】実施形態に係る半導体装置の製造方法を示す図（その１）。
【図３】実施形態に係る半導体装置の製造方法を示す図（その２）。
【図４】実施形態に係る半導体装置の製造方法を示す図（その３）。
【図５】実施形態に係る半導体装置の製造方法を示す図（その４）。
【図６】ゲート電極１５の一例を示す図。
【図７】ゲート電極１５の他の例（その１）を示す図。
【図８】ゲート電極１５の他の例（その２）を示す図。
【図９】ゲート電極１５の他の例（その３）を示す図。
【図１０】従来例を示す図。
【符号の説明】
【００３１】
１  Ｓｉ基板、３  絶縁層（ＢＯＸ層）、５  Ｓｉ層（ＳＯＩ層）、１０  ＳＯＩ基板、１１  素子分離膜、１３  ゲート絶縁膜、１５  ゲート電極、１５ａ  第１の部位、１５ｂ  第２の部位、１５ｃ  第３の部位、１７、１８  Ｓ／Ｄ層、２１  層間絶縁膜、２３、２５、２７  プラグ電極、３１、３３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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