(57)【要約】【課題】シリンダ孔のボーイング形状を抑制しながら、下部電極の倒れ込みを防止し、更なるキャパシタ容量の増大を図ることを可能とした半導体装置の製造方法を提供する。【解決手段】層間絶縁膜を形成した後に、層間絶縁膜の表層に溝を複数並べて形成する工程と、複数の溝に埋め込まれた埋込絶縁膜３を形成する工程と、層間絶縁膜の埋込絶縁膜３の間に位置して、その両側に並ぶ埋込絶縁膜３と一部重なるシリンダ孔を複数並べて形成する工程と、各シリンダ孔の底面及び側面を覆う有底筒状の下部電極５を形成する工程と、層間絶縁膜を除去した後に、下部電極５の表面を覆う容量絶縁膜６を形成する工程と、容量絶縁膜６が形成された面上を覆う上部電極７を形成する工程とを含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
層間絶縁膜を形成した後に、前記層間絶縁膜の表層に溝を複数並べて形成する工程と、
前記複数の溝に埋め込まれた埋込絶縁膜を形成する工程と、
前記層間絶縁膜の前記埋込絶縁膜の間に位置して、その両側に並ぶ前記埋込絶縁膜と一部重なるシリンダ孔を複数並べて形成する工程と、
前記各シリンダ孔の底面及び側面を覆う有底筒状の下部電極を形成する工程と、
前記下部電極の表面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜が形成された面上を覆う上部電極を形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記シリンダ孔を形成する工程は、更に、前記埋込絶縁膜が形成された層間絶縁膜の上に、前記シリンダ孔に対応した開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記開口部から露出した層間絶縁膜及び埋込絶縁膜を、第１の異方性エッチングによりエッチングする工程と、
前記開口部から露出した埋込絶縁膜に対するエッチングが終了した後に、前記開口部から露出した層間絶縁膜を、前記第１の異方性エッチングよりも前記層間絶縁膜に対する選択比の大きい第２の異方性エッチングによりエッチングする工程と、
前記開口部から露出した層間絶縁膜に対するエッチングが終了した後に、前記レジストパターンを除去する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部電極を形成した後に、前記層間絶縁膜を除去する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜がシリコン酸化膜であり、前記埋込絶縁膜がシリコン窒化膜であることを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリンダ型のキャパシタ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、微細加工技術の進展によるメモリセルの微細化に伴って、このメモリセルを構成するキャパシタの電荷蓄積量が減少するといった問題が顕著となってきている。
【０００３】
具体的に、ＤＲＡＭのメモリセルが微細化するのに伴って、キャパシタの占有面積も小さくなる。この限られた占有面積の中で一定のキャパシタ容量を得るためには、キャパシタの電極構造を３次元化し、電極の表面積を増やすることが必要となる。
【０００４】
このような課題に対して、層間絶縁膜に形成された複数のシリンダ孔と、各シリンダ孔の底面及び側面を覆うことにより形成された有底筒状の下部電極と、層間絶縁膜及び下部電極が形成された面上を覆う容量絶縁膜と、容量絶縁膜が形成された面上を覆う上部電極とを有するシリンダ型のキャパシタ構造が提案されている。このシリンダ型のキャパシタ構造では、一定間隔で並ぶ下部電極の底面に対する高さ（アスペクト比という。）を大きく取ることによって、電極の表面積を増加させている。
【０００５】
ところで、このようなシリンダ型のキャパシタ構造を形成する際は、図１２（ａ），（ｂ）に示すように、層間絶縁膜１０１を形成した後に、上述した選択用トランジスタのシリンダストッパ２０１に形成された開口部から露出するコンタクトパッド２０２の直上に、層間絶縁膜１０１を貫通するシリンダ孔１０２をドライエッチングにより複数並べて形成する。
【０００６】
ここで、メモリセルの微細化が進むと、高アスペクト比を有するシリンダ孔１０２は、ボーイング形状と呼ばれる開口部１０２ａの下部付近が樽型に広がった形状となる。このボーイング形状は、ドライエッチングの避けがたい特性であるが、微細化に伴い、最も管理が難しい課題となっている。すなわち、キャパシタ構造の微細化が進むと、一定間隔で並ぶシリンダ孔１０２間での分離幅を確保し、シリンダ孔１０２内に形成される下部電極のショートマージンを管理することが困難となる。
【０００７】
さらに、上述したシリンダ型のキャパシタ構造を形成する際は、図１３に示すように、各シリンダ孔１０２の底面及び側面を覆う有底筒状の下部電極１０３を形成した後に、ウェト処理により層間絶縁膜１０１を除去することが行われる。しかしながら、下部電極１０３は、その形状からウェット処理時に倒れ込み易く、折れたり倒れたりした場合には、電極間でのショートや断線が生じるため、容量不足や動作不良などの問題が発生することになる。
【０００８】
そこで、このような問題を解決するために、一定間隔で並ぶ下部電極の間を絶縁膜で連結し、下部電極の倒れ込みを防止することが提案されている（例えば、特許文献１，２を参照）。しかしながら、これら特許文献１，２には、上述したシリンダ孔１０２を形成する際に、シリンダ孔１０２のボーイング形状を抑制する技術については開示されておらず、示唆もされていない。
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００５−３２９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、このような従来の事情に鑑みて提案されたものであり、上述したシリンダ孔のボーイング形状を抑制しながら、下部電極の倒れ込みを防止し、更なるキャパシタ容量の増大を図ることを可能とした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本願の請求項１に係る発明は、層間絶縁膜を形成した後に、層間絶縁膜の表層に溝を複数並べて形成する工程と、複数の溝に埋め込まれた埋込絶縁膜を形成する工程と、層間絶縁膜の埋込絶縁膜の間に位置して、その両側に並ぶ埋込絶縁膜と一部重なるシリンダ孔を複数並べて形成する工程と、各シリンダ孔の底面及び側面を覆う有底筒状の下部電極を形成する工程と、層間絶縁膜を除去した後に、下部電極の表面を覆う容量絶縁膜を形成する工程と、容量絶縁膜が形成された面上を覆う上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
また、本願の請求項２に係る発明は、シリンダ孔を形成する工程が、更に、埋込絶縁膜が形成された層間絶縁膜の上に、シリンダ孔に対応した開口部を有するレジストパターンを形成する工程と、レジストパターンをマスクとして、開口部から露出した層間絶縁膜及び埋込絶縁膜を、第１の異方性エッチングによりエッチングする工程と、開口部から露出した埋込絶縁膜に対するエッチングが終了した後に、開口部から露出した層間絶縁膜を、第１の異方性エッチングよりも層間絶縁膜に対する選択比の大きい第２の異方性エッチングによりエッチングする工程と、開口部から露出した層間絶縁膜に対するエッチングが終了した後に、レジストパターンを除去する工程とを含むことを特徴とする。
また、本願の請求項３に係る発明は、下部電極を形成した後に、層間絶縁膜を除去する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法である。
また、本願の請求項４に係る発明は、層間絶縁膜がシリコン酸化膜であり、埋込絶縁膜がシリコン窒化膜であることを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法である。
【発明の効果】
【００１１】
以上のように、本発明に係る半導体装置の製造方法では、層間絶縁膜にシリンダ孔を形成する際に、層間絶縁膜に埋め込まれた埋込絶縁膜によってシリンダ孔がボーイング形状となるのを抑制することが可能である。また、層間絶縁膜を除去する際には、下部電極の間を連結する埋込絶縁膜によって下部電極が倒れ込むのを防止することが可能である。さらに、層間絶縁膜が除去された下部電極の内外面を電極として使用することによって、更なるキャパシタ容量の増大を図ることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
本発明を適用して製造される半導体装置は、シリンダ型のキャパシタ構造を有するものであり、このようなシリンダ型のキャパシタ構造は、例えばＤＲＡＭのメモリセルを構成するキャパシタ（蓄積容量部）に用いられている。
【００１４】
ＤＲＡＭは、半導体基板上に設けられたメモリセル部と周辺回路部とから概略構成されており、メモリセル部には、選択用トランジスタ（ＭＩＳＦＥＴ）と、この選択用トランジスタのソース・ドレインにコンタクトプラグを介して接続されたキャパシタ構造とから構成されるメモリセルが複数並んで設けられている。一方、周辺回路部には、メモリセル部の周辺に位置して、周辺回路用のトランジスタが複数並んで設けられている。
【００１５】
本発明を適用した半導体装置の製造方法は、このようなＤＲＡＭのメモリセルを構成するキャパシタ構造を選択用トランジスタの上に形成する場合に好適に用いることができる。
【００１６】
具体的に、本発明の製造方法を用いて、選択用トランジスタの上にシリンダ型のキャパシタ構造を形成する際は、先ず、図１に示すように、上述した選択用トランジスタの上に、シリコン酸化膜からなる層間絶縁膜１を形成する。なお、この層間絶縁膜１の下には、上述した選択用トランジスタのソース・ドレインと接続されたポリシリコンからなるコンタクトプラグ５１が、層間絶縁膜５２に埋め込まれた状態で複数並んで設けられている。また、層間絶縁膜５２から露出した各コンタクトプラグ５１の上には、ポリシリコンからなるコンタクトパッド５３が設けられ、更に、コンタクトパッド５３が形成された層間絶縁膜５２の面上を、シリコン窒化膜からなるシリンダストッパ５４が覆う構成となっている。
なお、キャパシタ構造の下に形成される選択用トランジスタは、特に制限されるものではなく、従来公知の方法を用いて作製されたものを用いることができる。また、本例では、コンタクトパッド５３の厚さは７５ｎｍ程度である。シリンダストッパ５４の厚さは５０ｎｍ程度であり、例えば減圧熱ＣＶＤ法により温度６５０℃にてシリコン窒化膜の成膜を行った。層間絶縁膜１の厚さは２０００ｎｍ程度である。
【００１７】
次に、図２（ａ），（ｂ）に示すように、層間絶縁膜１の表層に、ライン状の溝２を複数並べて形成した後に、これら複数の溝２に埋め込まれたシリコン窒化膜からなる埋込絶縁膜３を形成する。
溝２は、層間絶縁膜１上にリソグラフィ技術を用いてレジストパターンを形成した後、このレジストパターンをマスクとして、層間絶縁膜１をドライエッチングによりパターニングすることで形成される。なお、本例では、平行平板型のプラズマエッチング装置を用い、エッチングガスにＣ４Ｆ８／Ｏ２／Ａｒガスを用いて、深さ５００ｎｍ程度の溝２を形成した。
また、本例では、溝２が形成された面上に、減圧ＣＶＤ法にて厚さ１００ｎｍ程度のシリコン窒化膜を成膜しながら、このシリコン窒化膜を溝２内に埋め込み形成した後に、シリコン窒化膜が成膜された面をＣＭＰ法により研磨しながら、シリコン窒化膜の表面が露出するまで平坦化することで、複数の溝２に埋め込まれた埋込絶縁膜３を形成した。
【００１８】
次に、図３（ａ），（ｂ）に示すように、層間絶縁膜１の埋込絶縁膜３の間に位置して、その両側に並ぶ埋込絶縁膜３と一部重なるシリンダ孔４を複数並べて形成する。
具体的には、先ず、層間絶縁膜１の上に、シリンダ孔４に対応した開口部を有するレジストパターン（図示せず。）を形成する。この開口部は、コンタクトパッド５３の直上に位置しており、平行に並ぶ埋込絶縁膜３の間で、その両側の埋込絶縁膜３と一部重なるように設けられている。
【００１９】
次に、レジストパターンをマスクとして、開口部から露出した層間絶縁膜１及び埋込絶縁膜３を、第１の異方性エッチングによりエッチングする。このとき、開口部から露出した層間絶縁膜１及び埋込絶縁膜３は、第１の異方性エッチングにより深さ方向にほぼ同じエッチングレートでエッチングされる。
【００２０】
次に、開口部から露出した埋込絶縁膜３に対するエッチングが終了した後に、開口部から露出した層間絶縁膜１を、第１の異方性エッチングよりも層間絶縁膜１に対する選択比の大きい第２の異方性エッチングによりエッチングする。このとき、開口部から露出した層間絶縁膜１は、第２の異方性エッチングにより深さ方向に更にエッチングされるものの、シリンダ孔４に臨む埋込絶縁膜３の側面はエッチングされずにシリンダ孔４がボーイング形状となることを抑制する。
【００２１】
次に、シリンダストッパ５４が露出するまで層間絶縁膜１をエッチングした後に、シリンダストッパ５４をエッチングにより除去し、コンタクトパッド５３を露出させる。そして、最後にレジストパターンを除去する。
これにより、コンタクトパッド５３の直上に、層間絶縁膜１、埋込絶縁膜３及びシリンダストッパ５４を厚み方向に貫通するシリンダ孔４が形成される。
【００２２】
なお、本例では、平行平板型のプラズマエッチング装置を用い、その上部電極をＲＦ６０ＭＨｚ；３０００Ｗとし、その下部電極をＲＦ２ＭＨｚ；３５００Ｗとして、圧力３０ｍＴ、エッチングガスにＣ４Ｆ６／Ｏ２／Ａｒガス（５０／５０／１０００ｓｃｃｍ）を用いて、エッチングを行った。すなわち、エッチングの始めの５００ｎｍは、第１の異方性エッチングとして、層間絶縁膜１及び埋込絶縁膜３が同時にエッチングされるように、エッチングガスにＣＨＦ３（５０ｓｃｃｍ）を追加添加した。その後は、第２の異方性エッチングとして、層間絶縁膜１に対する高い選択比が得られるように、ＣＨＦ３を抜いた上記条件に変更し、シリンダストッパ５４が露出するまで層間絶縁膜１をエッチングした。このとき、ボーイング形状が現れやすい３００〜４００ｎｍ程度の深さ位置に埋込絶縁膜３が存在するため、この埋込絶縁膜３がストッパとなってシリンダ孔４のボーイング形状が抑えられる。その後、ＣＨＦ３／Ｏ２／Ａｒガスの流量を１００／５０／２００ｓｃｃｍとして、シリンダストッパ５４をプラズマエッチングし、コンタクトパッド５３を露出させた後、レジストパターンを除去した。
【００２３】
次に、図４（ａ），（ｂ）に示すように、各シリンダ孔４の底面及び側面を覆う有底筒状の下部電極５を形成する。本例では、ＣＶＤ法を用い、温度６５０℃で、反応ガスにＴｉＣｌ４及びＨ２を用いて膜厚１０ｎｍのＴｉ膜と、反応ガスにＴｉＣｌ４及びＮＨ３を用いて膜厚１５ｎｍのＴｉＮ膜とを順次積層することによって、下部電極５を形成した。下部電極５を形成した後は、その上にポジ型感光性レジスト材５５を塗布して、下部電極５内にレジスト材５５を埋め込み、露光、現像処理を行って下部電極５の上側の中途部よりも上にあるレジスト材５５を除去する。
【００２４】
次に、図５（ａ），（ｂ）に示すように、エッチングにより各下部電極５の分離を行った後、各下部電極５に埋め込まれたレジスト材５５を除去する。これにより、各シリンダ孔４の底面及び側面を覆う有底筒状の下部電極５が形成される。本例では、ＩＣＰプラズマエッチング装置を用いて、その上部電極をＲＦ１３．５６ＭＨｚ；６００Ｗとし、その下部電極をＲＦ１３．５６ＭＨｚ；５０Ｗとして、圧力１００ｍＴ、エッチングガスにＣｌ２ガス（１００ｓｃｃｍ）を用いて、エッチングを行い、下部電極５の分離を行った。レジスト材５５の除去は、ＩＣＰプラズマアッシング装置を用いて、温度１５０℃で、アッシングガスにＯ２ガス（５０００ｓｃｃｍ）を用いて、下部電極５内に埋まったレジスト材５５をプラズマアッシャにより除去した。
【００２５】
次に、図６（ａ），（ｂ）に示すように、層間絶縁膜１を除去する。本例では、ＨＦ系の酸化膜エッチング液にて層間絶縁膜１を除去した。このとき、シリコン酸化膜のシリコン窒化膜に対するエッチングの選択比は１５０程度なので、埋込絶縁膜３を残して層間絶縁膜１を選択的に除去することができる。また、下部電極５の間を埋込絶縁膜３が連結することによって、エッチング液や洗浄水の表面張力によって下部電極５が倒されたり、折れたりすることなく、層間絶縁膜１を除去することができる。
【００２６】
次に、図７（ａ），（ｂ）に示すように、下部電極５の表面を覆う容量絶縁膜６を形成する。本例では、容量絶縁膜６として、ＡＬＤ法を用い、原料ガスとしてトリメチルアルミニウムとオゾンを用いて、温度を３００℃に設定し、膜厚８ｎｍのＡｌＯ膜を形成した。
【００２７】
次に、容量絶縁膜６が形成された面上を覆う上部電極７を形成する。本例では、上部電極７として、ＣＶＤ法により膜厚１００ｎｍのＴｉＮ膜を形成した。このとき、各下部電極５の内側及び外側の隙間は、ほぼＴｉＮ膜で埋め込まれた状態となる。
最後に、図８に示すように、この上に膜厚５００ｎｍの層間酸化膜８を成膜し、既知の方法で上部電極７上にＷからなるプラグ９を形成する。さらに、このプラグ９に接続されるＡｌからなる配線１０を形成する。
【００２８】
以上の工程を経ることによって、シリンダ型のキャパシタ構造を形成することができる。また、このキャパシタ構造では、下部電極５の内外面を電極として使用することによって、更なるキャパシタ容量の増大を図ることが可能である。
【００２９】
以上のように、本発明の製造方法では、層間絶縁膜１にシリンダ孔４を形成する際に、層間絶縁膜１に埋め込まれた埋込絶縁膜３によってシリンダ孔４がボーイング形状となるのを抑制することが可能である。また、層間絶縁膜１を除去する際には、下部電極５の間を連結する埋込絶縁膜３によって下部電極５が倒れ込むのを防止することが可能である。したがって、本発明によれば、微細化が進んだ場合のキャパシタ間のショートを防ぐことが可能となる。
さらに、層間絶縁膜１が除去された下部電極５の内外面を電極として使用することによって、更なるキャパシタ容量の増大を図ることが可能である。この場合、キャパシタ容量を２倍にすることができる。また、同じキャパシタ容量でも深さを半分にできるため、層間絶縁膜１に形成されるシリンダ孔４のアスペクト比を抑えることが可能である。 
【００３０】
なお、上記埋込絶縁膜３は、ライン状に平行に並んで形成されることが好ましい。
この場合、層間絶縁膜１をウェット処理により除去する際に、ライン状に並ぶ埋込絶縁膜３の隙間からエッチング液や洗浄水が入り込み易くなる。また、この隙間から通して容量絶縁膜６及び上部電極７の成膜を行うことができる。さらに、このような隙間を形成するにあたっては、ライン状の埋込絶縁膜３が最もパターニングし易いといった利点がある。
【００３１】
また、本発明の製造方法は、上記実施形態に必ずしも限定されるものではなく、例えば図９に示すように、上述した下部電極５の分離を行った後に、下部電極５の表面を覆う容量絶縁膜６を形成する。次に、図１０に示すように、下部電極５の表面を覆う容量絶縁膜６を形成する。最後に、図１１に示すように、最後に、この上に層間酸化膜８を成膜し、上部電極７上にプラグ９を形成し、このプラグ９に接続される配線１０を形成する。
この場合、下部電極５の内面のみを電極として使用することになるが、このようなキャパシタ構造を有する半導体装置を製造する場合にも本発明を適用することが可能である。
【００３２】
なお、本発明は、上述したシリンダ型のキャパシタ構造を有する半導体装置を製造する場合に好適に用いることができるが、シリンダ型以外のキャパシタ構造を有する半導体装置を製造する場合にも適用可能である。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明を適用した半導体装置の製造工程を順に示す図であり、層間絶縁膜を形成した状態を示す断面図である。
【図２】図２は、本発明を適用した半導体装置の製造工程を順に示す図であり、溝に埋め込まれた埋込絶縁膜を形成した状態を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図３】図３は、本発明を適用した半導体装置の製造工程を順に示す図であり、シリンダ孔を形成した状態を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図４】図４は、本発明を適用した半導体装置の製造工程を順に示す図であり、下部電極に埋め込まれたレジスト材を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図５】図５は、本発明を適用した半導体装置の製造工程を順に示す図であり、下部電極を分離した状態を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図６】図６は、本発明を適用した半導体装置の製造工程を順に示す図であり、層間絶縁膜を除去した状態を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図７】図７は、本発明を適用した半導体装置の製造工程を順に示す図であり、容量絶縁膜及び上部電極を形成した状態を示す（ａ）はその平面図、（ｂ）はＸ−Ｘ’断面図である。
【図８】図８は、本発明を適用した半導体装置の製造工程を順に示す図であり、層間絶縁膜、プラグ及び配線を形成した状態を示す断面図である。
【図９】図９は、本発明を適用した別の半導体装置の製造工程を順に示す図であり、下部電極を分離した後に、容量絶縁膜を形成した状態を示す断面図である。
【図１０】図１０は、本発明を適用した別の半導体装置の製造工程を順に示す図であり、上部電極を形成した状態を示す断面図である。
【図１１】図１１は、本発明を適用した別の半導体装置の製造工程を順に示す図であり、層間絶縁膜、プラグ及び配線を形成した状態を示す断面図である。
【図１２】図１２は、従来の半導体装置の製造工程において、ボーイング形状のシリンダ孔が形成された状態を示す（ａ）はその平面図、（ｂ）はＹ−Ｙ’断面図である。
【図１３】図１３は、従来の半導体装置の製造工程において、下部電極が倒れ込んだ状態を示す断面図である。
【符号の説明】
【００３４】
１…層間絶縁膜  ２…溝  ３…埋込絶縁膜  ４…シリンダ孔  ５…下部電極  ６…容量絶縁膜  ７…上部電極  ８…層間絶縁膜  ９…プラグ  １０…配線  ５１…コンタクトプラグ  ５２…層間絶縁膜  ５３…コンタクトパッド  ５４…シリンダストッパ  ５５…レジスト材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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