(57)【要約】【課題】正確な回路特性解析を行うことができる回路特性解析装置を得る。【解決手段】動作電圧解析部２は、回路シミュレーション用ネットリストＤ１３に基づきＤＣ動作点解析処理Ｐ１３を行い、ＭＯＳトランジスタ等のＤＣ動作点を規定したＤＣ動作点解析結果Ｄ１４を得る。さらに、動作電圧解析部２は、動作バイアス別ミスマッチ係数決定処理Ｐ１４によって、動作バイアス別ミスマッチ係数データベースＤ１１を参照し、ＤＣ動作点解析結果Ｄ１４から認識される動作電圧に対応する決定ミスマッチ係数を規定する決定ミスマッチ係数データＤ１８を得る。回路特性解析部３は、ネットリスト生成処理Ｐ１５を行い、回路シミュレーション用ネットリストＤ１３に基づき、決定ミスマッチ係数データＤ１８を用いて素子パラメータにばらつきを生じさせながらミスマッチばらつきシミュレーション用ネットリストＤ１５を生成する。【選択図】図１
2009295007.tif 000002
【特許請求の範囲】
【請求項１】
解析対象回路を構成する解析対象素子における所定の素子パラメータに関し、複数の動作電圧に複数のミスマッチ係数候補を対応づけたミスマッチ係数候補群を格納するミスマッチ係数候補格納部と、
前記解析対象回路に関するシミュレーションを実行して、前記解析対象素子の動作電圧を解析して動作電圧解析結果を得、該動作電圧解析結果と前記複数のミスマッチ係数候補群とを比較して、前記所定の素子パラメータに関するミスマッチ係数を決定ミスマッチ係数として決定する動作電圧解析部と、
前記決定ミスマッチ係数に基づき前記解析対象素子における前記所定の素子パラメータにばらつきを生じさせて前記解析対象回路に関するシミュレーションを複数回実行し、前記解析対象回路の回路特性値のばらつきを解析する回路特性解析部と、
を備える回路特性解析装置。
【請求項２】
解析対象回路を構成する一対の解析対象素子間における複数種の位置関係に複数の相関係数候補を対応づけた相関係数候補群を格納する相関係数候補格納部と、
前記解析対象回路に関しレイアウト構成を考慮しつつ、前記一対の解析対象素子間における位置関係を解析して位置関係解析結果を得、該位置関係解析結果と前記複数の相関係数候補群とを比較して、前記一対の解析対象素子間におけるばらつきの相関係数を決定相関係数として決定する相対位置解析部と、
前記決定相関係数で規定される相関を持たせながら、前記一対の解析対象素子それぞれの素子パラメータにばらつきを生じさせて、前記解析対象回路に関しシミュレーションを複数回実行し、前記解析対象回路の回路特性値のばらつきを解析する回路特性解析部と、
を備える
回路特性解析装置。
【請求項３】
(a) 複数のＴＥＧを用いて解析対象回路を構成する解析対象素子の所定の素子パラメータに関するミスマッチ係数を算出するステップを備え、前記ミスマッチ係数は所定の設定可能範囲を持たせて算出され、
(b) 前記所定の素子パラメータを変化させながら、解析対象回路に関するシミュレーションを実行し、前記所定の素子パラメータが解析対象回路の所定の回路特性値に与える影響の度合を検証するステップと、
(c) 前記ステップ(b) の検証結果に基づき、前記所定の素子パラメータが前記所定の回路特性値に与える影響の度合に基づき前記所定の設定可能範囲から前記ミスマッチ係数を決定するステップと、
(d) 前記ステップ(c) で決定した前記ミスマッチ係数に基づき、前記解析対象素子の前記所定の素子パラメータにばらつきを生じさせて、前記解析対象回路に関しシミュレーションを複数回実行し、前記解析対象回路の前記所定の回路特性値のばらつきを解析するステップとをさらに備える、
回路特性解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳトランジスタ等の解析対象素子より構成される回路の回路特性値のばらつきを解析する回路特性解析装置に関する。
【背景技術】
【０００２】
65nmプロセス以降、ＬＳＩ内部で生じる素子パラメータのローカルばらつき（ミスマッチばらつき）が顕著となり、より高精度なミスマッチばらつきの検証が必要となってきた。
【０００３】
ミスマッチばらつきシミュレーション手法としては、以下の式(1)に示すPelgroｍ則に従ったチャネル幅、チャネル長等の素子パラメータに対するミスマッチ係数を回路素子毎にランダムに与えて、素子パラメータにばらつきを生じさせながらシミュレーションを繰り返すモンテカルロシミュレーション手法が一般的である。なお、ＭＯＳトランジスタ等にミスマッチ係数を用いた技術は例えば非特許文献１あるいは非特許文献２に開示されている。
【０００４】
【数１】
2009295007.tif 000003
【０００５】
図１２は従来の回路特性解析装置の処理内容を示した説明図である。同図において、実線矢印はデータの流れを示し、点線矢印は処理の流れを示している。
【０００６】
図１２に示すように、ＭＯＳのミスマッチ係数測定処理Ｐ４１により、複数のＴＥＧ(Test Element Group)を用いて、最近接レイアウト構成の場合における面積依存係数であるＭＯＳトランジスタのミスマッチ係数を測定し、ＭＯＳのミスマッチ係数（データ）Ｄ４１を得る。上記したＭＯＳトランジスタは回路図データＤ４２で規定される解析対象回路を構成する解析対象素子であるＭＯＳトランジスタに該当する。
【０００７】
なお、ミスマッチ係数はＭＯＳトランジスタ等の解析対象素子の素子パラメータにばらつきを生じさせるための係数である。例えば、上記式(1)では、Ap02，Ap12，+Ap22 Sp2がミスマッチ係数に該当し、Ｗ（チャネル幅）、Ｌ（チャネル長）、Ｄ（２ＭＯＳ間距離）が素子パラメータに該当する。したがって、ミスマッチ係数が決定すると、式(1)のσ2（ΔＰ）で規定される標準偏差に従い、ＭＯＳトランジスタの素子パラメータ（例えばＷやＶｔｈ（しきい値電圧）など）にばらつきを生じさせることができる。
【０００８】
一方、ネットリスト生成処理Ｐ４２により、ＭＯＳのミスマッチ係数Ｄ４１及び回路図データＤ４２に基づき、素子パラメータにばらつきを持たせたシミュレーション用ネットリストＤ４３が順次生成される。
【０００９】
そして、ミスマッチばらつきシミュレーション処理Ｐ４３により、シミュレーション用ネットリストＤ４３に基づく（回路）シミュレーションを複数回実行し、そのシミュレーション結果を集約したシミュレーション結果ファイルＤ４４を得る。
【００１０】
ネットリスト生成処理Ｐ４２は、ＭＯＳのミスマッチ係数Ｄ４１に基づき、生成する度に異なる内容のシミュレーション用ネットリストＤ４３を生成する。したがって、解析対象回路を構成するＭＯＳトランジスタの素子パラメータがシミュレーション毎に変更されることになるため、ミスマッチばらつきシミュレーション処理Ｐ４３による解析対象回路の内容はシミュレーション毎に異なることになる。
【００１１】
その後、結果表示処理Ｐ４４により、複数のシミュレーション結果が集約されたシミュレーション結果ファイルＤ４４に基づき、解析対象回路における回路特性ばらつきデータＤ４５を得ることができる。回路特性ばらつきデータＤ４５としては図１２に示すように回路特性値を横軸とし、その度数を縦軸とした回路特性値分布グラフ等が考えられる。回路特性値としては、ゲイン、オフセット電圧、遅延時間、発振周波数等様々な値が考えられる。
【００１２】
このように、従来の回路特性解析装置は、ＭＯＳのミスマッチ係数Ｄ４１に基づき、解析対象回路を構成するＭＯＳトランジスタの素子パラメータにばらつきを生じさせながら、複数回シミュレーションを行うことにより、最終的に回路特性ばらつきデータＤ４５を得ている。
【００１３】
この回路特性ばらつきデータＤ４５から、解析対象回路の素子パラメータ変化のばらつきに対する回路特性値のばらつきを解析することができる。
【００１４】
【非特許文献１】Kozo Hoshino and Narakazu Shimomura, "Mismatch Modeling and Simulation Methodology for Predicting the Output Voltage Variation of an LCD Driver", 0-7803-9162-4/05/$2000 2005 IEEE
【非特許文献２】J.A. Croon, M. Rosmeulen, S. Decouter, W. Sansen, H.E. Maes, "An easy-to-use mismatch model for the MOS transistor",” IEEE Journal of Solid-State Circuits, Volume 37,  Issue 8, pp.1056-1064, Aug. 2002.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の回路特性解析装置による回路特性解析手法においては、上記した式(1)によると、ＭＯＳトランジスタのミスマッチばらつき量は基本的には素子面積（Ｌ×Ｗ：式(1)の第１項）とＭＯＳトランジスタ間の距離（Ｄ）により決定される。
【００１６】
しかし、ＭＯＳのミスマッチ係数測定処理Ｐ４１では、ある１つのゲート―ソース間電圧条件（バイアス条件）で測定した面積依存のミスマッチ係数をモンテカルロシミュレーションに使用しているため、バイアス条件を変えた時のミスマッチばらつき量を正確にシミュレーションに反映できないという問題点があった。
【００１７】
図１３は、相対精度測定用ＴＥＧからドレイン−ソース間電流（Ids）のばらつきを測定した結果（離散ポイントで示す）と、ドレイン−ソース間電圧(vds)及びゲート−ソース間電圧(vgs)をそれぞれ電源電圧（1.8V）に固定した時のミスマッチ係数を用いて、Idsのばらつきをモンテカルロシミュレーションした結果（実線で示す）をペルグロムプロット（Pelgrom Plot）で示すグラフである。同図において、横軸は｛１／√（Ｌ・Ｗ）｝（μｍ-1）を示しており、縦軸はドレイン−ソース間電流Idsのばらつき（ΔIds／Ids）の標準偏差sgm（％）を示している。
【００１８】
図１３に示すように、ゲート・ソース間電圧ｖｇｓが電源電圧の時（１．８Ｖ）時におけるTEG測定値である実測結果Ｍ４５とシミュレーション結果Ｌ４５との間で、ドレイン−ソース間電流Idsのばらつき量がほぼ一致する。しかし、実測結果Ｍ４１〜Ｍ４４とシミュレーション結果Ｌ４１〜Ｌ４４との比較から明らかなように、ゲート・ソース間電圧ｖｇｓが１．５Ｖ，１．２Ｖ，０．９Ｖ，０．６Ｖと小さくなるについて、両者におけるドレイン−ソース間電流Idsのばらつきが大きく異なる結果となっている。このように、ゲート・ソース間電圧ｖｇｓが小さくなると、実測結果とシミュレーション結果との誤差が大きくなっており、シミュレーション結果のミスマッチばらつき量が実測より小さくなる傾向が顕著となる。したがって、従来の回路特性解析装置ではゲート・ソース間電圧ｖｇｓ等の動作電圧（動作バイアス）が小さい場合に、正確に回路特性解析を行うことができないという問題点があった。
【００１９】
また、従来の回路特性解析装置は、ペアを構成しているＭＯＳトランジスタの位置関係に依存したばらつき（位置相関ばらつき）量を正確にシミュレーションに反映できないという問題点もあった。
【００２０】
この発明は上記問題点を解決するためになされたもので、正確な回路特性解析を行うことができる回路特性解析装置を得ることを目的とする。
【課題を解決するための手段】
【００２１】
この発明の一実施の形態によれば、回路特性解析装置は、ミスマッチ係数候補格納部、動作電圧解析部、及び回路特性解析部から構成される。
【００２２】
ミスマッチ係数候補格納部において解析対象回路を構成するＭＯＳトランジスタにおけるチャネル幅，チャネル長等の素子パラメータに関し、複数の動作電圧に複数のミスマッチ係数候補を対応づけたミスマッチ係数候補群を動作バイアス別ミスマッチ係数データベースとして格納する。
【００２３】
動作電圧解析部において、解析対象回路に関するシミュレーションを実行して、ＭＯＳトランジスタの動作電圧を解析してＤＣ動作点解析結果を得、このＤＣ動作点解析結果と複数のミスマッチ係数候補群とを比較して、上記素子パラメータに関するミスマッチ係数を決定ミスマッチ係数として決定する。
【００２４】
回路特性解析部において、決定ミスマッチ係数に基づきＭＯＳトランジスタにおける上記素子パラメータにばらつきを生じさせて、解析対象回路に関するシミュレーションを複数回実行し、解析対象回路の回路特性値のばらつきを解析する。
【発明の効果】
【００２５】
この実施の形態によれば、ＤＣ動作点解析結果と複数のミスマッチ係数候補群とを比較して、ＭＯＳトランジスタにおける上記素子パラメータに関するミスマッチ係数を決定している。
【００２６】
したがって、ＭＯＳトランジスタの動作電圧に反映したミスマッチ係数に基づき、ＭＯＳトランジスタにおける上記素子パラメータにばらつきを持たせて解析対象回路に対し複数回シミュレーションを実行することにより、解析対象回路の回路特性値のばらつきを精度良く得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００２７】
＜実施の形態１＞
図１はこの発明の実施の形態１である回路特性解析装置の構成を示す説明図である。同図に示すように、実施の形態１の回路特性解析装置はミスマッチ係数候補格納部１、動作電圧解析部２及び回路特性解析部３から構成される。なお、図１において、実線矢印はデータの流れを示し、点線矢印は処理の流れを示している。
【００２８】
ミスマッチ係数候補格納部１は複数のＴＥＧを用いてＭＯＳのミスマッチ係数測定処理Ｐ１１を行い、動作バイアス（動作電圧）別ミスマッチ係数データベースＤ１１を作成し、所定の記憶手段に格納する。
【００２９】
図２は動作バイアス別ミスマッチ係数データベースＤ１１の一部を表形式で示す説明図である。同図に示すように、２種類の動作バイアス（動作電圧）であるドレイン・ソース間電圧ｖｄｓとゲート・ソース間電圧ｖｇｓとの組合せに対し、９つのミスマッチ係数候補ｃ１１〜ｃ１３，ｃ２１〜ｃ２３，及びｃ３１〜ｃ３３が対応づけられる。
【００３０】
ドレイン・ソース間電圧ｖｄｓは１（Ｖ），０．６（Ｖ）及び０．４（Ｖ）の３種類に分類され、ゲート・ソース間電圧ｖｇｓは０．７（Ｖ），０．５（Ｖ）及び０．４（Ｖ）の３種類に分類される。これらドレイン・ソース間電圧ｖｄｓ及びゲート・ソース間電圧ｖｇｓによる９つの組合せに対応づけて、９つのミスマッチ係数候補ｃ１１〜ｃ１３，ｃ２１〜ｃ２３，及びｃ３１〜ｃ３３からなるミスマッチ係数候補群が動作バイアス別ミスマッチ係数データベースＤ１１に格納される。
【００３１】
図１に戻って、動作電圧解析部２は３つの処理であるネットリスト生成処理Ｐ１２、ＤＣ動作点解析処理Ｐ１３及び動作バイアス別ミスマッチ係数決定処理Ｐ１４を順次実行する。
【００３２】
動作電圧解析部２は、まず、解析対象回路を規定する回路図データＤ１２に対しネットリスト生成処理Ｐ１２を行い回路シミュレーション用ネットリストＤ１３を生成する。
【００３３】
図３は回路図データＤ１２によって規定される解析対象回路例を示す回路図である。同図に示すように、解析対象回路は抵抗Ｒ０，抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２、電源Ｖ８〜Ｖ１１から構成される。
【００３４】
抵抗Ｒ０は一端が電源ノードＶＤＤ！（！はグローバルの意味）に接続され、他端がノードＮＥＴ１に接続される。抵抗Ｒ１の一端は電源ノードＶＤＤ！に接続され、他端がノードＮＥＴ４に接続される。
【００３５】
ＮＭＯＳトランジスタＭＮ０のドレイン電極はノードＮＥＴ１（抵抗Ｒ０の他端）に接続され、ゲート電極はノードＮＥＴ２に接続され、ソース電極はノードＮＥＴ３に接続され、基板電位を規定するバックゲート端子はノードＮＥＴ３に接続される。
【００３６】
ＮＭＯＳトランジスタＭＮ２のドレイン電極はノードＮＥＴ４（抵抗Ｒ１の他端）に接続され、ゲート電極はノードＮＥＴ５に接続され、ソース電極はノードＮＥＴ３（ＮＭＯＳトランジスタＭＮ０のソース電極）に接続され、バックゲート端子はノードＮＥＴ３に接続される。
【００３７】
ＮＭＯＳトランジスタＭＮ１のドレイン電極はノードＮＥＴ３（ＮＭＯＳトランジスタＭＮ０，ＭＮ２のソース電極）に接続され、ゲート電極はノードＮＥＴ６に接続され、ソース電極はＧＮＤノードＧＮＤに接続され、バックゲート端子はＧＮＤノードＧＮＤに接続される。
【００３８】
電源Ｖ８は正端子がノードＮＥＴ２（ＮＭＯＳトランジスタＭＮ０のゲート電極）に接続され、負端子がＧＮＤノードＧＮＤに接続される。
【００３９】
電源Ｖ９は正端子がノードＮＥＴ５（ＮＭＯＳトランジスタＭＮ２のゲート電極）に接続され、負端子がＧＮＤノードＧＮＤに接続される。
【００４０】
電源Ｖ１０は正端子がノードＮＥＴ６（ＮＭＯＳトランジスタＭＮ１のゲート電極）に接続され、負端子がＧＮＤノードＧＮＤに接続される。
【００４１】
電源Ｖ１１は正端子が電源ノードＶＤＤ！に接続され、負端子がＧＮＤノードＧＮＤに接続される。
【００４２】
図４は動作バイアス別ミスマッチ係数決定処理Ｐ１４の処理内容を模式的に示す説明図である。図３で示した解析対象回路は図４で示すような回路シミュレーション用ネットリストＤ１３に変換される。なお、動作バイアス別ミスマッチ係数決定処理Ｐ１４の処理の説明については後に詳述する。
【００４３】
図４で示す回路シミュレーション用ネットリストＤ１３において、コラムＣＬ１において、抵抗Ｒ１の一端が電源ノードＶＤＤ！に接続され、他端がノードＮＥＴ４に接続され、１０００Ｋ（１Ｅ３）Ωの抵抗値を有することが規定される。
【００４４】
コラムＣＬ２において、抵抗Ｒ０の一端が電源ノードＶＤＤ！に接続され、他端がノードＮＥＴ１に接続され、１０００ＫΩの抵抗値を有することが規定される。
【００４５】
コラムＣＬ３において、ＮＭＯＳトランジスタＭＮ１のドレイン電極はノードＮＥＴ３に接続され、ゲート電極はノードＮＥＴ６に接続され、ソース電極及びバックゲート端子は共にＧＮＤノードＧＮＤ（“０”）に接続されることが規定される。さらに、コラムＣＬ３は、ＮＭＯＳトランジスタＭＮ１のトランジスタ種別はＮ型で、チャネル幅Ｗは８．４（８．４Ｅ−６）μｍであり、チャネル長Ｌが２．４μｍである等を規定している。
【００４６】
コラムＣＬ４において、ＮＭＯＳトランジスタＭＮ０のドレイン電極はノードＮＥＴ１に接続され、ゲート電極はノードＮＥＴ２に接続され、ソース電極及びバックゲート端子は共にノードＮＥＴ３に接続されることが規定される。さらに、コラムＣＬ４は、ＮＭＯＳトランジスタＭＮ０のトランジスタ種別はＮ型で、チャネル幅Ｗは４３．２μｍであり、チャネル長Ｌが１．２μｍである等を規定している。
【００４７】
コラムＣＬ５において、ＮＭＯＳトランジスタＭＮ２のドレイン電極はノードＮＥＴ４に接続され、ゲート電極はノードＮＥＴ５に接続され、ソース電極及びバックゲート端子は共にノードＮＥＴ３に接続されることが規定される。さらに、コラムＣＬ５は、ＮＭＯＳトランジスタＭＮ２のトランジスタ種別はＮ型で、チャネル幅Ｗは４３．２μｍであり、チャネル長Ｌが１．２μｍである等を規定している。
【００４８】
コラムＣＬ６において、電源Ｖ１０は正端子がノードＮＥＴ６に接続され、負端子がＧＮＤノードＧＮＤに接続され、０．５（５００Ｅ−３）Ｖを有するこことが規定される。
【００４９】
コラムＣＬ７において、電源Ｖ９は正端子がノードＮＥＴ５に接続され、負端子がＧＮＤノードＧＮＤに接続され、１．０Ｖを有するこことが規定される。
【００５０】
コラムＣＬ８において、電源Ｖ１１は正端子が電源ノードＶＤＤ！に接続され、負端子がＧＮＤノードＧＮＤに接続され、１．０Ｖを有するこことが規定される。すなわち、電源ノードＶＤＤ！には１．０Ｖが印加されることが規定される。
【００５１】
コラムＣＬ９において、電源Ｖ８は正端子がノードＮＥＴ２に接続され、負端子がＧＮＤノードＧＮＤに接続され、１．０Ｖを有するこことが規定される。
【００５２】
このように、動作電圧解析部２は、ネットリスト生成処理Ｐ１２により、例えば、図３で示した解析対象回路に対し図４で示した回路シミュレーション用ネットリストＤ１３を生成する。
【００５３】
図１に戻って、動作電圧解析部２は、回路シミュレーション用ネットリストＤ１３に基づきＤＣ動作点解析処理Ｐ１３を行い、解析対象回路を構成するＭＯＳトランジスタ等の各解析対象素子の直流時における動作電圧であるＤＣ動作点を規定したＤＣ動作点解析結果Ｄ１４を得る。ＤＣ動作点としては、ＭＯＳトランジスタにおけるドレイン・ソース間電圧ｖｄｓあるいはゲート・ソース間電圧ｖｇｓ等がある。
【００５４】
例えば、図４で示した内容の回路シミュレーション用ネットリストＤ１３が得られた場合、ＤＣ動作点解析処理Ｐ１３によって、図４で示した内容のＤＣ動作点解析結果Ｄ１４を得ることができる。
【００５５】
図４のＤＣ動作点解析結果Ｄ１４は、電源ノードＶＤＤ！として１Ｖの電圧値、ノードＮＥＴ１，ＮＥＴ２，ＮＥＴ３，ＮＥＴ４，ＮＥＴ５，ＮＥＴ６として、１，１，０．６，１，１，０．５Ｖの電圧値を規定している。このように、ＤＣ動作点（ＶＤＤ！，ＮＥＴ１〜ＮＥＴ６）に対する電圧値を規定したＤＣ動作点解析結果Ｄ１４がＤＣ動作点解析処理Ｐ１３より得ることができる。
【００５６】
図１に戻って、動作電圧解析部２は、動作バイアス別ミスマッチ係数決定処理Ｐ１４によって、動作バイアス別ミスマッチ係数データベースＤ１１を参照し、ＤＣ動作点解析結果Ｄ１４から認識される動作電圧（動作バイアス）に対応するミスマッチ係数候補を実際に使用するミスマッチ係数として決定し、決定（した）ミスマッチ係数を規定した決定ミスマッチ係数データＤ１８を得る。
【００５７】
以下、動作バイアス別ミスマッチ係数決定処理Ｐ１４の動作を図４を参照して説明する。前述したように、回路シミュレーション用ネットリストＤ１３及びＤＣ動作点解析結果Ｄ１４がネットリスト生成処理Ｐ１２及びＤＣ動作点解析処理Ｐ１３の処理より既に得られている。
【００５８】
動作バイアス別ミスマッチ係数決定処理Ｐ１４は、回路シミュレーション用ネットリストＤ１３（ミスマッチ係数候補群）とＤＣ動作点解析結果Ｄ１４とを比較して、解析対象回路を構成するＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれのドレイン・ソース間電圧ｖｄｓ及びゲート・ソース間電圧ｖｇｓを抽出する。その結果、ＮＭＯＳトランジスタＭＮ０において、ドレイン・ソース間電圧ｖｄｓ＝０．４Ｖ、ゲート・ソース間電圧ｖｇｓ＝０．４Ｖが抽出される。同様にして、ＮＭＯＳトランジスタＭＮ１において、ドレイン・ソース間電圧ｖｄｓ＝０．６Ｖ、ゲート・ソース間電圧ｖｇｓ＝０．５Ｖが抽出され、ＮＭＯＳトランジスタＭＮ２において、ドレイン・ソース間電圧ｖｄｓ＝０．４Ｖ、ゲート・ソース間電圧ｖｇｓ＝０．４Ｖが抽出される。
【００５９】
さらに、動作バイアス別ミスマッチ係数決定処理Ｐ１４は、動作バイアス別ミスマッチ係数データベースＤ１１を参照して、抽出したドレイン・ソース間電圧ｖｄｓ及びゲート・ソース間電圧ｖｇｓに基づき、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれのミスマッチ係数を決定し、決定したミスマッチ係数を規定した決定ミスマッチ係数データＤ１８を得る。
【００６０】
図４に示すように、決定ミスマッチ係数データＤ１８で規定される決定ミスマッチ係数として、ＮＭＯＳトランジスタＭＮ０、ＭＮ１及びＭＮ２についてミスマッチ係数候補ｃ３３、ミスマッチ係数候補ｃ２２及びミスマッチ係数候補ｃ３３が得られる。
【００６１】
図１に戻って、回路特性解析部３は３つの処理であるネットリスト生成処理Ｐ１５、ミスマッチばらつきシミュレーション処理Ｐ１６及び解析結果表示処理Ｐ１７を順次実行する。
【００６２】
回路特性解析部３は、まずネットリスト生成処理Ｐ１５を行い、回路シミュレーション用ネットリストＤ１３に基づき、決定ミスマッチ係数データＤ１８を用いて素子パラメータにばらつきを生じさせながらミスマッチばらつきシミュレーション用ネットリストＤ１５を生成する。
【００６３】
回路特性解析部３は、その後、ミスマッチばらつきシミュレーション用ネットリストＤ１５に基づきミスマッチばらつき（回路）シミュレーション処理Ｐ１６を行い、そのシミュレーション結果をシミュレーション結果ファイルＤ１６として出力する。
【００６４】
ネットリスト生成処理Ｐ１５及びミスマッチばらつきシミュレーション処理Ｐ１６は複数回に渡って順次実行される。したがって、シミュレーション結果ファイルＤ１６には決定ミスマッチ係数データＤ１８に基づき素子パラメータにばらつきが持たされた解析対象回路における複数のシミュレーション結果が蓄積されることになる。
【００６５】
回路特性解析部３は、最後に、シミュレーション結果ファイルＤ１６に基づき、解析結果表示処理Ｐ１７を行い、回路特性ばらつきデータＤ１７を得る。回路特性ばらつきデータＤ１７としては、図１に示すように回路特性値を横軸とし、その度数を縦軸とした回路特性値分布グラフ等が考えられる。
【００６６】
図５は、相対精度測定用ＴＥＧからドレイン−ソース間電流（Ids）のばらつきを測定した結果（離散ポイントで示す）と、実施の形態１の回路特性解析装置を用いてドレイン−ソース間電流Idsのばらつきを回路特性ばらつきデータＤ１７として得たグラフである。縦軸、横軸は図１３で示したグラフと同様である。なお、ドレイン−ソース間電流Idsは、遅延時間等、様々な回路特性値の値を決定する回路解析素子の特性値の一つである。
【００６７】
図５に示すように、ゲート・ソース間電圧ｖｇｓが電源電圧の時（１．８Ｖ）時におけるTEG測定値である実測結果Ｍ５とシミュレーション結果Ｌ５との間で、ドレイン−ソース間電流Idsのばらつき量が一致する。さらに実測結果Ｍ１〜Ｍ４とシミュレーション結果Ｌ１〜Ｌ４との比較から、ゲート・ソース間電圧ｖｇｓが１．５Ｖ，１．２Ｖ，０．９Ｖ，０．６Ｖと小さくなるについて、両者におけるドレイン−ソース間電流Idsのばらつきが少し大きくなっている。
【００６８】
しかし、図５と図１３との比較から明らかなように、ゲート・ソース間電圧ｖｇｓが小さくなっても、実測結果とシミュレーション結果との誤差を最小限に抑えることができている。すなわち、シミュレーション結果のミスマッチばらつき量が実測より幾分大きくなっているものの十分に実測に近いシミュレーション結果が得られている。
【００６９】
このように、実施の形態１の回路特性解析装置は、解析対象回路を構成するＭＯＳトランジスタ等の解析対象素子の動作電圧（バイアス電圧）に基づき、最適なミスマッチ係数を決定して、各解析対象素子の素子パラメータにばらつきを生じさせて、回路特性ばらつきデータＤ１７を得るためのシミュレーションを実行している。したがって、素子パラメータのミスマッチばらつき量を正確に見積もり、回路特性値のばらつき検証の信頼性を高めることができる。
【００７０】
その結果、実施の形態１の回路特性解析装置は、解析対象回路においてゲート・ソース間電圧ｖｇｓ等の動作電圧が比較的小さい場合においても、正確に回路特性解析を行うことができるという効果を奏する。したがって、解析対象回路に関し精度の良い回路特性ばらつきデータＤ１７を得ることができる。
【００７１】
＜実施の形態２＞
図６はこの発明の実施の形態２である回路特性解析装置の構成を示す説明図である。同図に示すように、実施の形態２の回路特性解析装置はミスマッチ係数候補格納部１１、位置関係解析部１２及び回路特性解析部１３から構成される。なお、図６において、実線矢印はデータの流れを示し、点線矢印は処理の流れを示している。
【００７２】
ミスマッチ係数候補格納部１１は複数のＴＥＧを用いたＴＥＧ測定処理Ｐ２１を行い、さらに、位置関係別相関係数算出処理Ｐ２２を行い、位置関係別相関係数データベースＤ２１を作成し、所定の記憶手段に格納する。位置関係別相関係数データベースＤ２１には、一般的な素子パラメータに関するミスマッチ係数に加え、チップ内にランダムにばらついている一対のデバイス素子間の位置関係に基づく相関係数テーブルＤ２１ｔが含まれている。
【００７３】
図７は位置関係別相関係数データベースＤ２１内の相関係数テーブルＤ２１ｔの一部を表形式で示す説明図である。同図に示すように、相関係数テーブルＤ２１ｔは、ペアとなる２つのＭＯＳトランジスタの領域Ｐ１〜Ｐ４間における位置関係と、その相関係数との関係を示している。例えば、一対のＭＯＳトランジスタが領域Ｐ１と領域Ｐ２とに存在すれば、相関係数は０．９５となる。
【００７４】
このように、相関係数テーブルＤ２１ｔは、一対のＭＯＳトランジスタ間における複数種の位置関係（領域Ｐ１〜Ｐ４の組合せ）に複数の相関係数候補（１，０．９５，０．９等）を対応づけた相関係数候補群となる。
【００７５】
図６に戻って、位置関係解析部１２は３つの処理であるレイアウト寄生素子抽出処理Ｐ２３、ミスマッチ解析対象ペアＭＯＳの座標位置抽出処理Ｐ２４及びペアＭＯＳ間相関係数定処理Ｐ２５を順次実行する。
【００７６】
位置関係解析部１２は、まず、解析対象回路に関しレイアウト構成を考慮して規定したレイアウト図データＤ２２に対しレイアウト寄生素子抽出処理Ｐ２３を行い寄生素子付きネットリストＤ２３を生成する。
【００７７】
位置関係解析部１２は、寄生素子付きネットリストＤ２３に対しミスマッチ解析対象ペアＭＯＳの座標位置抽出処理Ｐ２４を行い、ペアＭＯＳ座標情報Ｄ２４を得る。なお、一対の解析対象素子である、ミスマッチ解析対象となるペアＭＯＳトランジスタの組合せは設計段階で予め定められている。
【００７８】
図８はレイアウト寄生素子抽出処理Ｐ２３による処理例を示す説明図である。同図に示すように、寄生素子付きネットリストＤ２３のコラムＣＬ１２の末尾の情報ＰＭ１から、ＮＭＯＳトランジスタＱＭ１のＸ座標（１．６５（μｍ）），Ｙ座標を（５．７）を抽出する。同様にして、寄生素子付きネットリストＤ２３のコラムＣＬ１３の末尾の情報ＰＭ２から、ＮＭＯＳトランジスタＱＭ２のＸ座標（１．６５），Ｙ座標を（１．８）を抽出する。なお、寄生素子付きネットリストＤ２３の他の情報については本発明との関係は希薄なため、説明を省略する。
【００７９】
そして、ミスマッチ解析対象ペアＭＯＳの座標位置抽出処理Ｐ２４は、寄生素子付きネットリストＤ２３から、ＮＭＯＳトランジスタＱＭ１，ＱＭ２のＸ座標，Ｙ座標を抽出することにより、図８に示すように、ＮＭＯＳトランジスタＱＭ１，ＱＭ２間における位置関係として、ＮＭＯＳトランジスタＱＭ１が領域Ｐ１に存在し、ＮＭＯＳトランジスタＱＭ２が領域Ｐ２に存在することを認識する。その結果、ミスマッチ解析対象ペアＭＯＳの座標位置抽出処理Ｐ２４によって、この認識結果を規定した情報がペアＭＯＳ座標情報Ｄ２４として出力される。
【００８０】
その後、位置関係解析部１２は、ペアＭＯＳ間相関係数定処理Ｐ２５を行い、位置関係別相関係数データベースＤ２１内の相関係数テーブルＤ２１ｔを参照し、ペアＭＯＳ座標情報Ｄ２４から認識されるＭＯＳ間相対位置情報に対応する相関係数候補を実際に使用する相関係数として決定し、決定した相関係数を規定した決定相関係数データＤ２８を得る。
【００８１】
例えば、相関係数テーブルＤ２１ｔが図７で示す内容であり、ペアＭＯＳ座標情報Ｄ２４が図８で示す内容の場合、ペアＭＯＳ間相関係数定処理Ｐ２５により、ＮＭＯＳトランジスタＱＭ１，ＱＭ２間の相関係数として「０．９５」が決定されることになる。
【００８２】
図６に戻って、回路特性解析部１３は３つの処理であるネットリスト生成処理Ｐ２６、ミスマッチばらつきシミュレーション処理Ｐ２７、及び解析結果表示処理Ｐ２８を順次実行する。
【００８３】
回路特性解析部１３は、まず、ネットリスト生成処理Ｐ２６を行い、寄生素子付きネットリストＤ２３に基づき、決定相関係数データＤ２８を用いて素子パラメータにばらつきを生じさせたシミュレーション用ネットリストＤ２５を生成する。この際、ペアＭＯＳトランジスタ間は決定相関係数データＤ２８で規定された相関係数に従い素子パラメータのばらつきに相関を持たせる。
【００８４】
回路特性解析部１３は、その後、シミュレーション用ネットリストＤ２５に基づきミスマッチばらつき（回路）シミュレーション処理Ｐ２７を行い、そのシミュレーション結果をシミュレーション結果ファイルＤ２６として出力する。
【００８５】
ネットリスト生成処理Ｐ２６及びミスマッチばらつきシミュレーション処理Ｐ２７は複数回に渡って順次実行される。したがって、シミュレーション結果ファイルＤ２６には、決定相関係数データＤ２８に規定される決定相関係数に基づきペアＭＯＳトランジスタ間の素子パラメータのばらつきに相関が持たされて、解析対象回路における複数のシミュレーション結果が蓄積されることになる。例えば、ペアＭＯＳトランジスタ間の相関係数が“１”の場合、ペアＭＯＳトランジスタそれぞれの素子パラメータに同じ内容のばらつきを生じさせることになる。
【００８６】
回路特性解析部１３は、最後に、シミュレーション結果ファイルＤ２６に基づき、解析結果表示処理Ｐ２８を行い、回路特性ばらつきデータＤ２７を得る。回路特性ばらつきデータＤ２７としては、図６に示すように回路特性値を横軸とし、その度数を縦軸とした回路特性値分布グラフ等が考えられる。
【００８７】
このように、実施の形態２の回路特性解析装置は、解析対象回路を構成する一対の解析対象素子であるペアＭＯＳトランジスタ間における位置関係に基づき、ペアＭＯＳトランジスタ間における最適な相関係数を決定し、決定した相関係数による相関を持たせながらペアＭＯＳトランジスタの素子パラメータをばらつきを生じさせ、回路特性ばらつきデータＤ２７を得るためのシミュレーションを実行している。したがって、レイアウト構成を考慮したバックアノテーション後の解析対象回路に対し、ペアＭＯＳトランジスタ間における素子パラメータのミスマッチばらつき量を正確に見積もり、回路のばらつき検証の信頼性を高めることができる。
【００８８】
その結果、実施の形態２の回路特性解析装置は、解析対象回路のレイアウト構成を考慮しつつ、正確に回路特性解析を行うことができるという効果を奏する。
【００８９】
＜実施の形態３＞
（原理）
図９はこの発明の実施の形態３である回路特性解析方法の原理を示す説明図である。同図に示すように、ＴＥＧとなる、ｎ（≧２）個の測定ウェハＭＷ１〜ＭＷｎを用いて、ミスマッチ係数を算出すると、ある特定のＭＯＳトランジスタのゲート・ソース間電圧ｖｇｓが０．６Ｖの場合は度数分布ＦＤ１でミスマッチ係数が分布する。同様にして、特定のＭＯＳトランジスタのゲート・ソース間電圧ｖｇｓが０．８Ｖ，１．２Ｖの場合は度数分布ＦＤ２，ＦＤ３となる。
【００９０】
その結果、ミスマッチ係数設定用データＤ３０は、図９に示すように、ゲート・ソース間電圧ｖｇｓ＝０．６（Ｖ）の場合、ミスマッチ係数はｃｍｉｎ１〜ｃｍａｘ１（中心値ｃ１）に分布する。同様にして、ゲート・ソース間電圧ｖｇｓ＝０．８（Ｖ）の場合、ミスマッチ係数はｃｍｉｎ２〜ｃｍａｘ２（中心値ｃ２）に分布し、ゲート・ソース間電圧ｖｇｓ＝１．２（Ｖ）の場合、ミスマッチ係数はｃｍｉｎ３〜ｃｍａｘ３（中心値ｃ３）に分布する。このように、ミスマッチ係数は所定の設定可能範囲（ｃｍｉｎ１〜ｃｍａｘ１等）を持たせて算出される。この際、ミスマッチ係数としては中心値ｃ１〜ｃ３を採用するのが一般的であるが、素子パラメータの感度に応じてミスマッチ係数を決定して回路特性を解析するのが実施の形態３である。
【００９１】
（方法）
図１０は実施の形態３の回路特性解析方法の処理手順を示すフローチャートである。同図を参照して実施の形態３の処理手順を説明する。なお、説明の都合上、解析対象回路を構成する３つのＮＭＯＳトランジスタＭＮ０〜ＭＮ２をミスマッチばらつき対象素子（解析対象素子）としし、これらミスマッチばらつき対象素子それぞれにおける所定の素子パラメータに関しミスマッチ係数を決定する必要がある場合を例に挙げて説明する。
【００９２】
まず、ステップＳ１において、複数のＴＥＧを用いて統計処理し、ミスマッチ係数設定用データを算出する。ミスマッチ係数設定用データは、図９に示したように、ゲート・ソース間電圧ｖｇｓに応じて、最小値〜（中心値）〜最大値からなる設定可能範囲をもって算出される。なお、説明の都合上、ステップＳ１の段階で、実施の形態１の動作電圧解析部２相当の手段により、ゲート・ソース間電圧ｖｇｓ等の動作電圧は認識済みであると仮定する。
【００９３】
その後、ステップＳ２において、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれの素子パラメータとして設計値を用いて（回路）シミュレーションを実行し、その結果を参照して第１の感度特定対象の回路特性値を算出する。
【００９４】
その後、ステップＳ３において、上記所定の素子パラメータに関し、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２のうち、一つのＮＭＯＳトランジスタ（選択ＮＭＯＳトランジスタ）の所定の素子パラメータに微小変化（Δｘ）を与え、回路シミュレーションを実行する。そのシミュレーション結果を参照して、第２の感度特定対象の回路特性値を算出する。
【００９５】
そして、ステップＳ４で、上記選択ＮＭＯＳトランジスタに関し、ステップＳ２で感度特定対象の回路特性値に対する上記所定の素子パラメータの感度を抽出する。感度は第１及び第２の感度特性対象の回路特性値の差分により決定する。すなわち、感度は、ステップＳ３における選択トランジスタの上記所定の素子パラメータの微小変化前後において、感度特定対象の回路特性値の変化度合によって決定する。したがって、感度は、上記所定の素子パラメータが回路特性値に与える影響の度合を意味する。
【００９６】
次に、ステップＳ５において、全てのミスマッチばらつき対象素子の感度の抽出の有無を検証する。例えば、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２のうち、ＮＭＯＳトランジスタＭＮ０のみの感度を抽出したに過ぎない場合、ステップＳ５はＮｏとなり、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２全ての感度を抽出した場合、ステップＳ５はＹｅｓとなる。
【００９７】
ステップＳ５でＮｏとされた場合、再び、ステップＳ３に戻る。なぜなら、第１の感度特定対象の回路特性値は既にステップＳ２で算出されているからである。
【００９８】
そして、ステップＳ３〜Ｓ５の処理が再び実行され、新たな選択ＮＭＯＳトランジスタに関し、所定の素子パラメータの感度が求められる。以降、ステップＳ５でＹｅｓとされるまで、ステップＳ３〜Ｓ５の処理が繰り返される。
【００９９】
ステップＳ５でＹｅｓとされた場合に実行されるステップＳ６において、ミスマッチばらつき対象素子それぞれにおいて、所定の素子パラメータに関するミスマッチ係数設定用データからミスマッチ係数を決定する。
【０１００】
図１１はＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれの感度決定内容を表形式で示した説明図である。
【０１０１】
同図に示すように、図３で示した回路を構成するＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれにおいて、所定の素子パラメータであるチャネル幅Ｗを微小変化させた場合の感度特定対象の所定の回路特性値であるオフセット電圧（図３の回路例ではノードＮＥＴ１，ＮＥＴ４間の電位差）に基づき、ＮＭＯＳトランジスタＭＮ０〜ＭＮ２それぞれの感度を決定している。
【０１０２】
ＮＭＯＳトランジスタＭＮ０，ＭＮ２はオフセット電圧が４００μＶも変化したため、感度「大」と判定する。一方、ＮＭＯＳトランジスタＭＮ１はオフセット電圧が全く変化しなかった、感度「小（無し）」と判定する。
【０１０３】
このような結果が得られた場合、ＮＭＯＳトランジスタＭＮ０，ＭＮ２においては、チャネル幅Ｗに関するミスマッチ係数として、設定可能範囲から最大値を選択して決定する。なぜならば、ＮＭＯＳトランジスタＭＮ０，ＭＮ２はチャネル幅Ｗの微小変化に対してオフセット電圧が大きく変化するため、チャネル幅Ｗのばらつきを最大にした場合においてもオフセット電圧が許容範囲に収まるか否かの回路特性解析を行う必要があるからである。
【０１０４】
一方、ＮＭＯＳトランジスタＭＮ１においては、チャネル幅Ｗに関するミスマッチ係数として、設定可能範囲から通常通りの中心値または、最小値に決定する。なぜならば、ＮＭＯＳトランジスタＭＮ１はチャネル幅Ｗの変化に対してオフセット電圧はさほど変化しないため、チャネル幅Ｗのばらつきを中心値以下にして、設計自由度を向上させることができるからである。
【０１０５】
最後に、ステップＳ７で、ステップＳ６で決定したミスマッチ係数に基づき、解析対象回路に関数回路シミュレーションを複数回実行し、実施の形態１及び実施の形態２と同様に、回路特性ばらつきデータを得る。
【０１０６】
このように、実施の形態３の回路特性解析方法は、素子パラメータの回路特性値に対する感度に基づき、正の相関を持たせて素子パラメータに対応するミスマッチ係数を決定することにより、解析対象回路の特徴に適した内容で回路特性解析が行える。したがって、素子パラメータの回路特性値に対する感度が高くなるに従い、素子パラメータに関するミスマッチ係数を大きくすることにより、解析対象回路について過小評価することなく、正当に評価することができる効果を奏する。
【産業上の利用可能性】
【０１０７】
本発明はＬＳＩの回路検証におけるモンテカルロ法によるＭＯＳのミスマッチばらつき回路特性解析方法及び装置に適用することができる。
【図面の簡単な説明】
【０１０８】
【図１】この発明の実施の形態１である回路特性解析装置の構成を示す説明図である。
【図２】図１で示した動作バイアス別ミスマッチ係数データベースの一部を表形式で示す説明図である。
【図３】図１で示した回路図データによって規定される解析対象回路例を示す回路図である。
【図４】図１で示した動作バイアス別ミスマッチ係数抽出処理の内容を模式的に示す説明図である。
【図５】実測結果と、実施の形態１の回路特性解析装置を用いたシミュレーション結果との比較結果を示すグラフである。
【図６】この発明の実施の形態２である回路特性解析装置の構成を示す説明図である。
【図７】図６で示した位置相関別ミスマッチ係数データベースの一部を表形式で示す説明図である。
【図８】図６で示したレイアウト寄生素子抽出処理による処理例を示す説明図である。
【図９】この発明の実施の形態３である回路特性解析方法の原理を示す説明図である。
【図１０】実施の形態３の回路特性解析方法の処理手順を示すフローチャートである。
【図１１】ＮＭＯＳトランジスタそれぞれの感度決定内容を表形式で示した説明図である。
【図１２】従来の回路特性解析装置の処理内容を示した説明図である。
【図１３】実測結果と、従来の回路特性解析装置を用いたシミュレーション結果との比較結果を示すグラフである。
【符号の説明】
【０１０９】
１，１１  ミスマッチ係数候補格納部、２  動作電圧解析部、３，１３  回路特性解析部、１２  位置関係解析部、Ｄ１１  動作バイアス別ミスマッチ係数データベース、Ｄ１２  回路図データ、Ｄ１３  回路シミュレーション用ネットリスト、Ｄ１４  ＤＣ動作点解析結果、Ｄ１５  ミスマッチばらつきシミュレーション用ネットリスト、Ｄ１６，Ｄ２６  シミュレーション結果ファイル、Ｄ１７，Ｄ２７  回路特性ばらつきデータ、Ｄ１８  決定ミスマッチ係数データ、Ｄ２１  位置関係別相関係数データベース、Ｄ２２  レイアウト図データ、Ｄ２３  寄生素子付きネットリスト、Ｄ２４  ペアＭＯＳ座標情報、Ｄ２５  シミュレーション用ネットリスト、Ｐ１１  ＭＯＳのミスマッチ係数測定処理、Ｐ１２，Ｐ１５，Ｐ２６  ネットリスト生成処理、Ｐ１３  ＤＣ動作点解析処理、Ｐ１４  動作バイアス別ミスマッチ係数決定処理、Ｐ１６，Ｐ２７  ミスマッチばらつきシミュレーション処理、Ｐ１７，Ｐ２８  解析結果表示処理、Ｐ２１  ＴＥＧ測定処理、Ｐ２２  位置関係別相関係数算出処理、Ｐ２３  レイアウト寄生素子抽出処理、Ｐ２４  ミスマッチ解析ペアＭＯＳの座標位置抽出処理、Ｐ２５  ペアＭＯＳトランジスタ間相関係数定処理。
【図１】
2009295007.tif 000004
【図２】
2009295007.tif 000005
【図３】
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【図４】
2009295007.tif 000007
【図５】
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【図６】
2009295007.tif 000009
【図７】
2009295007.tif 000010
【図８】
2009295007.tif 000011
【図９】
2009295007.tif 000012
【図１０】
2009295007.tif 000013
【図１１】
2009295007.tif 000014
【図１２】
2009295007.tif 000015
【図１３】
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