(57)【要約】      （修正有）【課題】第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の積層構造を有する誘電体膜を形成するにあたり、膜質を緻密化させることにより、半導体メモリ素子の電気的特性を向上させることができる半導体メモリ素子の誘電体膜形成方法を提供する。【解決手段】半導体基板上に第１の絶縁膜１０６を形成する段階、第１の絶縁膜１０６の膜質を緻密化するために第１のプラズマ処理工程を行う段階、第１の絶縁膜１０６上に第１の絶縁膜１０６より誘電定数の高い第２の絶縁膜１０８を形成する段階、第２の絶縁膜１０８上に第３の絶縁膜１１０を形成する段階及び第３の絶縁膜１１０の膜質を緻密化するために第２のプラズマ処理工程を行う段階を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する段階;
上記第１の絶縁膜の膜質を緻密化するために第１のプラズマ処理工程を行う段階;
上記第１の絶縁膜上に上記第１の絶縁膜より誘電定数の高い第２の絶縁膜を形成する段階;
上記第２の絶縁膜上に第３の絶縁膜を形成する段階;及び
上記第３の絶縁膜の膜質を緻密化するために第２のプラズマ処理工程を行う段階を含む半導体メモリ素子の誘電体膜形成方法。
【請求項２】
上記第１及び第３の絶縁膜は、DCS-HTO酸化膜である請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項３】
上記DCS-HTO酸化膜は、SiCl2H2及びN2O2ガスを反応させて形成する請求項２に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項４】
上記第１及び第３の絶縁膜を形成する段階は、低圧化学的気相蒸着法(LP-CVD)で行う請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項５】
上記低圧化学的気相蒸着法は、600℃〜900℃の温度を加えて行う請求項４に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項６】
上記第１及び第３の絶縁膜それぞれは、20Å〜50Åの厚さで形成する請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項７】
上記第１及び第２のプラズマ処理工程は、Ar、O2及びH2ガスを混合して行う請求項1に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項８】
上記第１及び第２のプラズマ処理工程は、1kW〜5kWのパワー、0.01Torr〜10Torrの圧力及び300℃〜600℃の温度を加えて行う請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項９】
上記第２の絶縁膜は、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BSTまたはPZTのいずれか一つまたは二つ以上を含む請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１０】
上記第２の絶縁膜は、金属(metal)、シリコン(silicon)及び酸素(oxygen)が結合した金属シリケート(metal silicate)膜で形成する請求項８に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１１】
上記金属シリケート膜は、Hf-シリケート(Hf-silicate)、Zr-シリケート、Al-シリケート、La-シリケート、Ce-シリケート、Y-シリケート、Ta-シリケートまたはTi-シリケートである請求項１０に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１２】
上記第２の絶縁膜は、20Å〜150Åの厚さで形成する請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１３】
上記第２の絶縁膜は、原子層蒸着法(ALD)で形成する請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１４】
上記原子層蒸着法は、反応ガスとしてO2、H2O及びO3のいずれか一つまたは混合ガスを用いる請求項１３に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１５】
上記原子層蒸着法は、200℃〜500℃の温度を加えて行う請求項１３に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１６】
上記第１の絶縁膜を形成する以前に、
上記半導体基板上にトンネル絶縁膜及び第１の導電膜を形成する段階をさらに含む請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１７】
上記第２のプラズマ処理工程を行った後、
上記第３の絶縁膜上に第２の導電膜を形成する段階をさらに含む請求項１に記載の半導体メモリ素子の誘電体膜形成方法。
【請求項１８】
半導体基板上に第１の絶縁膜を形成する段階;
上記第１の絶縁膜の膜質を緻密化するために第１のプラズマ処理工程を行う段階;
上記第１の絶縁膜上に上記第１の絶縁膜より誘電定数の高い第２の絶縁膜を形成する段階;及び
上記第２の絶縁膜上に第３の絶縁膜を形成する段階を含む半導体メモリ素子の誘電体膜形成方法。
【請求項１９】
半導体基板上に第１の絶縁膜を形成する段階;
上記第１の絶縁膜上に上記第１の絶縁膜より誘電定数の高い第２の絶縁膜を形成する段階;
上記第２の絶縁膜上に第３の絶縁膜を形成する段階;及び
上記第３の絶縁膜の膜質を緻密化するために第１のプラズマ処理工程を行う段階を含む半導体メモリ素子の誘電体膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の誘電体膜形成方法に関するものであり、特に、半導体メモリ素子の電気的特性を向上させることができる半導体メモリ素子の誘電体膜形成方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子の中で、フラッシュメモリ素子を例として説明すれば、次の通りである。一般に、フラッシュメモリ素子は、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが積層された構造で形成される。トンネル絶縁膜と誘電体膜は、フローティングゲートを隔離させる役割をする。より具体的に説明すれば、トンネル絶縁膜は半導体基板とフローティングゲートとの間で電子のトンネリング(tunneling)を調節し、誘電体膜はフローティングゲートとコントロールゲートとの間でカップリング(coupling)を調節する役割をする。
【０００３】
そのうち、誘電体膜は第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜が順次積層された構造で形成される。第１及び第３の絶縁膜は酸化膜で形成し、第２の絶縁膜は窒化膜で形成するが、酸化膜は、SiCl2H2及びN2O2ガスを反応させるDCS-HTO(DiChloroSilane High Temperature Oxide)膜で形成することができる。
【０００４】
このような構造の誘電体膜は、半導体メモリ素子の集積度が増加するにつれて漏洩電流が発生しやすくなり、これを解決するために、第２の絶縁膜で窒化膜の代わりに高誘電体(high-k)膜を形成するようになった。
【０００５】
しかし、第２の絶縁膜で高誘電体膜を形成する場合、その上下部に形成される第１及び第３の絶縁膜をDCS-HTO膜で形成すれば、酸化膜の緻密化が低くなり、電気的特性が低下することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の積層構造を有する誘電体膜を形成する工程時に、第１の絶縁膜及び第３の絶縁膜をDCS-HTO膜で形成した後、後続のトリートメント工程を行って膜質を緻密化させることにより、半導体メモリ素子の電気的特性を向上させることができる。
【課題を解決するための手段】
【０００７】
本発明による半導体メモリ素子の誘電体膜形成方法は、半導体基板上に第１の絶縁膜を形成する。第１の絶縁膜の膜質を緻密化するために第１のプラズマ処理工程を行う。第１の絶縁膜上に第１の絶縁膜より誘電定数の高い第２の絶縁膜を形成する。第２の絶縁膜上に第３の絶縁膜を形成する。第３の絶縁膜の膜質を緻密化するために第２のプラズマ処理工程を行う段階を含む半導体メモリ素子の誘電体膜形成方法からなる。
【０００８】
第１及び第３の絶縁膜はDCS-HTO酸化膜であり、SiCl2H2及びN2O2ガスを反応させて形成する。
【０００９】
第１及び第３の絶縁膜を形成する段階は低圧化学的気相蒸着法(LP-CVD)で行い、低圧化学的気相蒸着法は600℃〜900℃の温度を加えて行う。第１及び第３の絶縁膜それぞれは20Å〜50Åの厚さで形成する。
【００１０】
第１及び第２のプラズマ処理工程はAr、O2及びH2ガスを混合して行い、第１及び第２のプラズマ処理工程は1kW〜5kWのパワー、0.01Torr〜10Torrの圧力及び300℃〜600℃の温度を加えて行う。
【００１１】
第２の絶縁膜は、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST及びPZTのいずれか一つまたは二つ以上を含む。
【００１２】
第２の絶縁膜は、金属(metal)、シリコン(silicon)及び酸素(oxygen)が結合した金属シリケート(metal silicate)膜で形成する。
【００１３】
金属シリケート膜は、Hf-シリケート(Hf-silicate)、Zr-シリケート、Al-シリケート、La-シリケート、Ce-シリケート、Y-シリケート、Ta-シリケートまたはTi-シリケートである。
【００１４】
第２の絶縁膜は20Å〜150Åの厚さで形成し、第２の絶縁膜は原子層蒸着法(ALD)で形成する。原子層蒸着法は、反応ガスとしてO2、H2O及びO3のいずれか一つまたは混合ガスを用い、原子層蒸着法は200℃〜500℃の温度を加えて行う。
【００１５】
第１の絶縁膜を形成する前に、半導体基板上にトンネル絶縁膜及び第１の導電膜を形成する段階をさらに含み、第２の酸化工程を行った後、第３の絶縁膜上に第２の導電膜を形成する段階をさらに含む。
【発明の効果】
【００１６】
本発明がなそうとする技術的課題は、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の積層構造を有する誘電体膜を形成する工程時に、第１の絶縁膜及び第３の絶縁膜をDCS-HTO膜で形成した後、後続のプラズマ処理工程を行って膜質を緻密化させることができ、第２の絶縁膜を高誘電体膜で形成することにより、漏洩電流の発生を防止し得る。
【００１７】
また、破壊電圧(breakdown voltage)の上昇、漏洩電流の防止及びしきい値電圧の撹乱(distribution)の特性を向上させることができ、同じETO(equivalent oxide thickness)においてSiO2より漏洩電流特性及び電荷保持特性を向上させることができ、低い温度で誘電体膜を形成するため、熱的欠陥によるトンネル絶縁膜の信頼性の低下を防止し得る。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１９】
図１（ａ）〜図１（ｃ）、図２（ａ）、図２（ｂ）は、本発明による半導体メモリ素子の誘電体膜形成方法を説明するための断面図である。
【００２０】
図１（ａ）を参照すれば、半導体基板(100)の上部にトンネル絶縁膜(102)及びフローティングゲート用第１の導電膜(104)を順次形成する。トンネル絶縁膜(102)は酸化膜で形成することが望ましく、第１の導電膜(104)はポリシリコン膜で形成することが好ましい。
【００２１】
図面では示されないが、トレンチを形成した後、トレンチ内に素子分離膜を形成する。具体的に例を挙げれば、第１の導電膜(104)の上部に素子分離マスクパターンを形成し、素子分離マスクパターンに沿ってエッチング工程を行って第１の導電膜(104)及びトンネル絶縁膜(102)をパターニングし、露出された半導体基板(100)をエッチングしてトレンチを形成する。トレンチの内部に素子分離膜を形成し、素子分離マスクパターンを除去する。次いで、素子分離膜のEFH(effective field oxide height)を調節する。
【００２２】
図１（ｂ）を参照すれば、第１の導電膜(104)の上部に誘電体膜用第１の絶縁膜(106)を形成する。具体的に説明すれば、第１の絶縁膜(106)は、低圧化学的気相蒸着法(low pressure chemical vapor deposition; LP-CVD)で600℃〜900℃の温度を加えて形成することができる。第１の絶縁膜(106)は、SiCl2H2及びN2O2ガスを反応させて形成するDCS-HTO(DiChloroSilane High Temperature Oxide)膜で20Å〜50Åの厚さで形成することが好ましい。
【００２３】
第１の絶縁膜(106)を形成した後、第１の絶縁膜(106)の膜質を緻密化させる第１のプラズマ処理工程を行う。第１のプラズマ処理工程は、Ar、O2及びH2ガスを混合したプラズマ酸化工程として1kW〜5kWのパワー、0.01Torr〜10Torrの圧力及び300℃〜600℃の温度を加えて行うことができる。
【００２４】
図１（ｃ）を参照すれば、第１の絶縁膜(106)の上部に誘電体膜用第２の絶縁膜(108)を形成する。第２の絶縁膜(108)は、原子層蒸着法(atimic layer deposition; ALD)で形成することができる。この時、原子層蒸着法で第２の絶縁膜(108)の形成時の反応ガスは、O2、H2O及びO3のいずれか一つまたは混合して用いることができる。
【００２５】
第２の絶縁膜(108)は、高誘電体(high-k)膜または金属シリケート(metal silicate)膜であり、20Å〜150Åの均一の厚さで形成することが好ましい。原子層蒸着法(ALD)は、200℃〜500℃の温度を加えて行うことが好ましい。この時、第２の絶縁膜(108)として誘電定数が3.9より大きい高誘電体膜を用いることにより漏洩電流の発生を防止し得る。高誘電体物質は、例えば、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BSTまたはPZTのいずれか一つで形成することができる。また、金属シリケート膜は、金属(metal)、シリコン(silicon)及び酸素(oxygen)が結合した物質であり、例えば、Hf-シリケート(Hf-silicate)、Zr-シリケート、Al-シリケート、La-シリケート、Ce-シリケート、Y-シリケート、Ta-シリケートまたはTi-シリケートがある。
【００２６】
図２（ａ）を参照すれば、第２の絶縁膜(108)の上部に誘電体膜用第３の絶縁膜(110)を形成する。具体的に説明すれば、第３の絶縁膜(110)は、低圧化学的気相蒸着法(low pressure chemical vapor deposition; LP-CVD)で600℃〜900℃の温度を加えて形成することができる。第３の絶縁膜(110)は、SiCl2H2及びN2O2ガスを反応させて形成するDCS-HTO(DiChloroSilane High Temperature Oxide)膜で20Å〜50Åの厚さで形成することが好ましい。
【００２７】
第３の絶縁膜(110)を形成した後、第３の絶縁膜(110)の膜質を緻密化させる第２のプラズマ処理工程を行う。第２のプラズマ処理工程は、Ar、O2及びH2ガスを混合したプラズマ酸化工程として1kW〜5kWのパワー、0.01Torr〜10Torrの圧力及び300℃〜600℃の温度を加えて行うことができる。
【００２８】
これにより、上述した第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜(106、108及び110)は誘電体膜(111)となる。
【００２９】
図２（ｂ）を参照すれば、誘電体膜(111)の上部にコントロールゲート用第２の導電膜(112)を形成した後、後続工程を行う。
【００３０】
上述した技術により、第２の絶縁膜(108)として高誘電体膜を用いることにより、同じETO(equivalent oxide thickness)においてSiO2より漏洩電流(leakage current)特性及び電荷保持(charge retention)特性を向上させることができ、500℃以下(200℃〜500℃)の低い温度で誘電体膜を形成するために、熱的欠陥(thermal budget)によるトンネル絶縁膜(102)の信頼性の低下を防止し得る。
【００３１】
また、第１及び第３の絶縁膜(106及び110)をDCS-HTO膜でまず形成せず、プラズマ酸化工程で形成することもできる。しかし、本発明で提示したプラズマ酸化工程は、膜質が緻密でない酸化膜を形成した場合、酸化膜をプラズマ処理工程を通じて緻密な膜質に変換させることができる方法を提示している。これは、ラジカル(radical)酸素イオン(ion)によりDCS-HTO膜(酸化膜)が緻密化できるため、破壊電圧(breakdown voltage)の上昇、漏洩電流の防止及びしきい値電圧の撹乱(distribution)特性を向上させることができる。
【００３２】
上記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００３３】
【図１】本発明による半導体メモリ素子の誘電体膜形成方法を説明するための断面図である。
【図２】本発明による半導体メモリ素子の誘電体膜形成方法を説明するための断面図である。
【符号の説明】
【００３４】
100:半導体基板 
102:トンネル絶縁膜
104:第1の導電膜 
106:第1の絶縁膜
108:第2の絶縁膜 
110:第3の絶縁膜
111:誘電体膜 
112:第2の導電膜
【図１】
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【図２】
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