(57)【要約】【課題】非同期バス上のモジュールからデータを読み出す場合においても、同期バス上のモジュールからの読み出しと同等のサイクルで読み出しを行うことができる情報処理装置および情報処理方法を提供する。【解決手段】デュアルポートメモリ８は、マイクロプロセッサバス２に同期する同期バス６と、マイクロプロセッサバスと非同期である非同期バス１０に接続されている。ＤＭＡＣ５は、マイクロプロセッサ１から、非同期バス１０に接続されたモジュール９のデータを読み出すための要求があった場合には、モジュール９のデータをデュアルポートメモリ８に保持させるように制御する。デュアルポートメモリ８からデータの読み出しが可能となったならば、マイクロプロセッサ１は、デュアルポートメモリ８に保持されたデータを、同期バス６を介して読み出しを行う。【選択図】図２
2009157621.tif 000002
【特許請求の範囲】
【請求項１】
マイクロプロセッサと、
前記マイクロプロセッサに接続されたマイクロプロセッサバスと、
前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、
前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、
前記同期バスおよび前記非同期バスにそれぞれ接続されたデータ保持部と、
前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記データ保持部に保持させるように制御する制御部と、を備え、
前記マイクロプロセッサは、前記データ保持部に保持されたデータを、前記同期バスを介して読み出す、
ことを特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置において、
前記データ保持部は、前記制御部による制御によって前記データを保持した場合、前記同期バスへの前記データの読み出しが可能になったときには、前記マイクロプロセッサへ、前記読み出しを実行させるための通知を行い、
前記マイクロプロセッサは、前記データ保持部からの前記通知によって、前記データを読み出す、
ことを特徴とする。
【請求項３】
マイクロプロセッサと、
前記マイクロプロセッサに接続されたマイクロプロセッサバスと、
前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、
前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、
前記同期バスおよび前記非同期バスにそれぞれ接続された第１のデータ保持部と、
前記マイクロプロセッサバスに接続された第２のデータ保持部と、
前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記第１のデータ保持部に保持させるように制御する第１の制御部と、
前記第１のデータ保持部に保持されたデータを前記第２のデータ保持部に保持させるように制御する第２の制御部と、を備え、
前記マイクロプロセッサは、前記第２のデータ保持部に保持されたデータを、前記マイクロプロセッサバスを介して読み出す、
ことを特徴とする情報処理装置。
【請求項４】
請求項３に記載の情報処理装置において、
前記第１のデータ保持部は、前記第１の制御部による制御によって前記データを保持した場合には、前記マイクロプロセッサへ通知を行い、
前記マイクロプロセッサは、前記第１のデータ保持部からの前記通知があった場合には、前記第２の制御部へ、前記第１のデータ保持部に保持されたデータを読み出すための要求を行う、
ことを特徴とする。
【請求項５】
マイクロプロセッサと、前記マイクロプロセッサに接続されたマイクロプロセッサバスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、前記同期バスおよび前記非同期バスにそれぞれ接続されたデータ保持部と、を備えた情報処理装置における情報処理方法において、
前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記データ保持部に保持させるステップと、
前記マイクロプロセッサが、前記データ保持部に保持されたデータを、前記同期バスを介して読み出すステップと、
を含むことを特徴とする情報処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる動作クロック周波数のモジュールを備える情報処理装置およびその情報処理方法に関する。
【背景技術】
【０００２】
携帯端末やその他の情報処理装置は、マイクロプロセッサと、周辺装置モジュールで構成されているが、周辺装置モジュールの中には、高速化が困難なものや、消費電力を低く抑えるために動作クロック周波数の低く抑えているものがある。そのため、情報処理装置は、一般的には、マイクロプロセッサと、マイクロプロセッサバスとは同期のバスに接続された周辺装置モジュールと、マイクロプロセッサバスとは非同期のバスに接続された周辺装置モジュールとで構成されている。
【０００３】
図６は、従来のマイクロプロセッサと周辺装置モジュールとの接続関係を説明する図である。マイクロプロセッサ１が同期バス上のモジュール７からデータの読み出しを行う場合、通常はウェイト無しで読み出しを完了する。しかしながら、マイクロプロセッサ１が非同期バス上のモジュール９からデータの読み出しを行う場合は、非同期バスブリッジ４に対して、非同期バス上のモジュール９のアドレスからデータの読み出しを行う。非同期バスブリッジ４は、非同期バス上のモジュール９のインタフェースに合わせた読み出しコマンドを発行し、非同期バス上のモジュール９が出力したデータをマイクロプロセッサバス２に合わせたタイミングに変更するため、マイクロプロセッサバス２に同期したクロックへの受け渡しを行う。この処理はマイクロプロセッサ１の読み出しサイクル中に行なわれるため、読み出しサイクル毎にウェイトが入り、読み出しサイクル終了までの間、マイクロプロセッサバス２を占有することになる。このことは、マイクロプロセッサバスの占有時間が長くなり、他の処理が実行されず、マイクロプロセッサ１の処理性能を下げることになる。
【０００４】
なお、マイクロプロセッサから非同期バス上のモジュールへのデータ書き込みにおいて、マイクロプロセッサの処理性能を下げないための手段として、特許文献１に記載の非同期バスインターフェイス装置が知られている。
【特許文献１】特開２００３−１１４８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、従来は、マイクロプロセッサバスと非同期である非同期バス上のモジュールからデータを読み出す場合は、マイクロプロセッサの読み出しサイクル中にウェイトが入るため、同期バス上のモジュールからデータを読み出す場合に比べて、読み出し速度が低下する。また、マイクロプロセッサバスの占有時間が長くなり、他の処理が実行されず、マイクロプロセッサバスの通信性能が低下するとともにマイクロプロセッサの処理性能も低下する。特に読み出しデータサイズが大きい場合、マイクロプロセッサバスの通信性能およびマイクロプロセッサの処理性能が低下した状態が長く続くため、システムに不具合が生じることがある。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、非同期バス上のモジュールからデータを読み出す場合においても、同期バス上のモジュールからの読み出しと同等のサイクルで読み出しを行うことができ、また、マイクロプロセッサバスの占有時間を短縮させることができる情報処理装置および情報処理方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、第１の発明に係る情報処理装置は、マイクロプロセッサと、前記マイクロプロセッサに接続されたマイクロプロセッサバスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、前記同期バスおよび前記非同期バスにそれぞれ接続されたデータ保持部と、前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記データ保持部に保持させるように制御する制御部とを備え、前記マイクロプロセッサが、前記データ保持部に保持されたデータを、前記同期バスを介して読み出すことを特徴とする。
【０００８】
第１の発明に係る情報処理装置において、前記データ保持部は、前記制御部による制御によって前記データを保持した場合、前記同期バスへの前記データの読み出しが可能になったときには、前記マイクロプロセッサへ、前記読み出しを実行させるための通知を行い、前記マイクロプロセッサは、前記データ保持部からの前記通知によって、前記データを読み出すことが好ましい。
【０００９】
また、第２の発明に係る情報処理装置は、マイクロプロセッサと、前記マイクロプロセッサに接続されたマイクロプロセッサバスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、前記同期バスおよび前記非同期バスにそれぞれ接続された第１のデータ保持部と、前記マイクロプロセッサバスに接続された第２のデータ保持部と、前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記第１のデータ保持部に保持させるように制御する第１の制御部と、前記第１のデータ保持部に保持されたデータを前記第２のデータ保持部に保持させるように制御する第２の制御部とを備え、前記マイクロプロセッサが、前記第２のデータ保持部に保持されたデータを、前記マイクロプロセッサバスを介して読み出すことを特徴とする。
【００１０】
第２の発明に係る情報処理装置において、前記第１のデータ保持部は、前記第１の制御部による制御によって前記データを保持した場合には、前記マイクロプロセッサへ通知を行い、前記マイクロプロセッサは、前記第１のデータ保持部からの前記通知があった場合には、前記第２の制御部へ、前記第１のデータ保持部に保持されたデータを読み出すための要求を行うことが好ましい。
【００１１】
また、第３の発明に係る情報処理方法は、マイクロプロセッサと、前記マイクロプロセッサに接続されたマイクロプロセッサバスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスに同期する同期バスと、前記マイクロプロセッサバスに接続された、当該マイクロプロセッサバスと非同期である非同期バスと、前記同期バスおよび前記非同期バスにそれぞれ接続されたデータ保持部と、を備えた情報処理装置における情報処理方法において、前記マイクロプロセッサから、前記非同期バスに接続されたモジュールのデータを読み出すための要求があった場合には、前記データを前記データ保持部に保持させるステップと、前記マイクロプロセッサが、前記データ保持部に保持されたデータを、前記同期バスを介して読み出すステップとを含むことを特徴とする。
【発明の効果】
【００１２】
本発明は、非同期バス上のモジュールからデータを読み出す場合においても、同期バス上のモジュールからの読み出しと同等のサイクルで読み出しが終了するため、読み出し速度の低下を防ぐことができ、また、マイクロプロセッサバスの占有時間を短縮させることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の情報処理装置の一例を示す概略ブロック図である。なお、本実施の形態では、情報処理装置として携帯電話端末を例示して説明する。図１に示す携帯電話端末２１は、制御部２３、デジタル受信信号処理部２４、デジタル送信信号処理部２６等により構成され信号の変復調等を行うベースバンドＩＣ部２２と、アナログ受信回路部２５と、アナログ送信回路部２７と、スイッチ２８と、アンテナ２９により構成されている。
【００１４】
図２は、本発明の第１の実施の形態に係るベースバンドＩＣ部についての詳細を説明するブロック図である。ベースバンドＩＣ部２２は、マイクロプロセッサバス２と、マイクロプロセッサバス２に同期する同期バス６と、マイクロプロセッサバス２と非同期である非同期バス１０を有している。
【００１５】
マイクロプロセッサバス２には、マイクロプロセッサ１と、マイクロプロセッサバス２とクロックは同期しているがインタフェースが異なるモジュールを接続する同期バスブリッジ３の一方のポートと、マイクロプロセッサバス２とクロックが非同期のモジュールを接続する非同期バスブリッジ４の一方のポートが接続されている。また、同期バス６には、同期バスブリッジ３の他方のポートと、モジュール７と、デュアルポートメモリ８（請求項１におけるデータ保持部に相当する。）の一方のポートが接続され、非同期バス１０には、デュアルポートメモリ８の他方のポートと、非同期バスブリッジ４の他方のポートと、モジュール９と、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）５（請求項１における制御部に相当する。）と、バス権を管理する調停回路１１が接続されている。
【００１６】
図３は、ベースバンドＩＣ部における処理順序を示す図であり、図４は、ベースバンドＩＣ部の動作を説明するフローチャートである。
【００１７】
（１）マイクロプロセッサ１は、非同期バスブリッジ４経由で非同期バス１０上のＤＭＡＣ５に、非同期バス１０上のモジュール９の、読み出しを行うアドレスの先頭アドレスと、デュアルポートメモリ８の非同期バス１０側のポートの書き込みアドレスと、データサイズを指定し、ＤＭＡ（ダイレクトメモリアクセス）を要求する（ステップ１０１）。
（２）ＤＭＡＣ５が、調停回路１１にバス権を要求すると（ステップ１０２）、調停回路１１は、非同期バス１０のバス権をＤＭＡＣ５に渡す（ステップ１０３）。
（３）ＤＭＡＣ５は、ＤＭＡを実行し、これにより非同期バス１０上のモジュール９からデュアルポートメモリ８へデータが転送される（ステップ１０４）。
（４）デュアルポートメモリ８は、同期バス６からの読み出し準備が整うと（ステップ１０５）、フラグを立ててマイクロプロセッサ１へ通知を行う（ステップ１０６）。
（５）マイクロプロセッサ１はフラグを認識すると同期バスブリッジ３経由で、デュアルポートメモリ８の同期バス６側のポートからデータの読み出しを行う（ステップ１０７）。これにより非同期バス１０上のモジュール９に格納されているデータの読み出しが、同期バス６上のモジュール７からのデータ読み出しサイクルと同様に、ウェイト無しで実現される。
【００１８】
上述した第１の実施の形態では、非同期バス１０上のモジュール９からデュアルポートメモリ８へのデータ転送や、マイクロプロセッサ１の、デュアルポートメモリ８のバス６側のポートからデータの読み出しが、各々、同一クロック内で実行されるため、極端な遅延が発生することは無く、読み出し速度の低下を防ぐことができる。
また、読み出しサイクルでのマイクロプロセッサバス２の占有時間が短くなるため、マイクロプロセッサバス２の通信性能およびマイクロプロセッサ１の処理性能の低下を防ぐことができる。
本発明は、特に一度に読み出すデータサイズが大きく、アドレスが連続している場合には、大きな改善を得ることができる。
【００１９】
図５は、本発明の第２の実施の形態に係るベースバンドＩＣ部についての詳細を説明するブロック図である。図５に示すベースバンドＩＣ部は、図２に示すベースバンドＩＣ部を拡張したものであり、マイクロプロセッサバス２には、さらに、ＤＭＡＣ１２（請求項３における第２の制御部に相当する。この場合、ＤＭＡＣ５が請求項３における第１の制御部に相当する。）と、調停回路１３と、大容量メモリ１４（請求項３における第２のデータ保持部に相当する。この場合、デュアルポートメモリ８が請求項３における第１のデータ保持部に相当する。）が接続されている。
【００２０】
（１）〜（４）により、非同期バス上のモジュール９からデュアルポートメモリ８へデータを転送した後、デュアルポートメモリ８は、同期バス６からの読み出し準備が整うと、フラグを立ててマイクロプロセッサ１へ通知するまでは、第１の実施の形態と同様である。この後に、
（５）マイクロプロセッサ１は、ＤＭＡＣ１２に、デュアルポートメモリ８の同期バス６側のポートの読み出しアドレスと、大容量メモリ１４の書き込みアドレスと、データサイズを指定し、ＤＭＡを要求する。
（６）調停回路１３は、ＤＭＡＣ１２からの要求により、マイクロプロセッサバス２のバス権をＤＭＡＣ１２に渡す。
（７）ＤＭＡＣ１２は、ＤＭＡを実行し、ＤＭＡが終了する。
（８）マイクロプロセッサ１は、大容量メモリ１４からデータの読み出しを行う。
【００２１】
上述した第２の実施の形態では、第１の実施の形態で説明した効果に加えて、非同期バス上のモジュール９に対するアクセスが頻繁に行なわれる場合、デュアルポートメモリ８のデータが上書きされることを防ぐことができる。
【００２２】
なお、上述した実施の形態において、同期バス上のモジュール７およびデュアルポートメモリ８のインタフェースがマイクロプロセッサバス２と同じ場合、同期バスブリッジ３は不要な場合もある。
また、デュアルポートメモリ８は、ＦＩＦＯ（First-In First-Out）メモリでも実現可能である。
【００２３】
上述したように、本発明では、マイクロプロセッサ１が、デュアルポートメモリ８からの通知を受けてから読み出しを行うようにしているので、マイクロプロセッサ１による続み出し処理が効率よく実行される。したがって、マイクロプロセッサバス２の占有時間を短縮させることが可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明の情報処理装置の一例を示す通信装置のブロック図である。
【図２】本発明の第１の実施の形態に係るベースバンドＩＣ部についての詳細を説明するブロック図である。
【図３】ベースバンドＩＣ部における処理順序を示す図である。
【図４】ベースバンドＩＣ部の動作を説明するフローチャートである。
【図５】本発明の第２の実施の形態に係るベースバンドＩＣ部についての詳細を説明するブロック図である。
【図６】従来のマイクロプロセッサと周辺装置モジュールとの接続関係を説明する図である。
【符号の説明】
【００２５】
１  マイクロプロセッサ
２  マイクロプロセッサバス
３  同期バスブリッジ
４  非同期バスブリッジ
５，１２  ＤＭＡＣ
６  同期バス
７，９  モジュール
８  デュアルポートメモリ
１０  非同期バス
１１，１３  調停回路
１４  大容量メモリ
２１  通信装置
２２  ベースバンドＩＣ部
２３  制御部
２４  ディジタル受信信号処理部
２５  アナログ受信回路部
２６  ディジタル送信信号処理部
２７  アナログ送信回路部
２８  スイッチ
２９  アンテナ
【図１】
2009157621.tif 000003
【図２】
2009157621.tif 000004
【図３】
2009157621.tif 000005
【図４】
2009157621.tif 000006
【図５】
2009157621.tif 000007
【図６】
2009157621.tif 000008