(57)【要約】【課題】メモリセルの反転データの書き換え工程を簡素化する。【解決手段】メモリ回路１０の複数のビット線に接続された同一のワード線上の複数のメモリセルのデータを当該複数のビット線を介して記憶データ反転回路２０に読み出し、該読み出したデータを論理的に反転して、当該複数のビット線を介してメモリ回路１０の同一のメモリセルに書き込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のビット線のそれぞれに接続された複数のメモリセルと、
前記複数のメモリセルに記憶されたデータを前記複数のビット線を介して読み出し、該読み出したデータを論理的に反転して、前記複数のビット線を介して同一のメモリセルに書き込む記憶データ反転回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
第１モードにおいて、前記メモリセルに書き込むために外部から入力されたデータを同一の論理のまま通過させるとともに、前記メモリセルから読み出されて外部に出力されるデータを同一の論理のまま通過させ、第２モードにおいて、前記外部から入力されたデータを論理的に反転して通過させるとともに前記外部に出力されるデータを論理的に反転して通過させる入出力データ反転回路と、
前記入出力データ反転回路のモードを前記第１又は第２モードに設定するとともに、前記モードを変更するときに、前記記憶データ反転回路を動作させることによって前記メモリセルに記憶されたデータを反転する制御回路と、
をさらに備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記メモリセルは、それぞれがＮＭＯＳトランジスタとＰＭＯＳトランジスタからなる２つのインバータの入力と出力とが互いに接続されたフリップフロップ型メモリセルであることを特徴とする請求項１又は２記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルのＰＭＯＳトランジスタで発生するＮＢＴＩ（Negative Bias Temperature Instability）劣化を低減した半導体メモリ装置に関するものである。
【背景技術】
【０００２】
半導体の寿命を保証する上で、ＮＢＴＩ劣化が問題になることが判明している。ＮＢＴＩ劣化は、高温下で、ＰＭＯＳトランジスタの基板電位がゲート電極に対して負の状態になると、そのＰＭＯＳトランジスタの閾値電圧の絶対値が大きくなっていき、ＭＯＳトランジスタの応答速度が時間とともに遅くなる現象である。近年の半導体チップは、微細化に伴ってリーク電流が増加しており、通常環境下の使用であっても、チップ内温度が数十度〜百度近辺まで上昇することが考えられる。そのため、これまでは特殊な環境下でしか問題にならなかったＮＢＴＩ劣化が、通常環境下でも考慮すべき問題になることが予想される。
【０００３】
一方、ＩＥＥＥ２００３にて発表された論文（A Critical Examination of the Mechanics of Dynamic NBTI for PMOSFETs）において、ＮＢＴＩ劣化は、ＤＣストレスに比べてＡＣストレスの場合に低減されるという報告がされている。ＭＯＳトランジスタのゲートにＶＤＤ電位を与え続けた場合と、ＶＤＤとＧＮＤの電位を交互に与えた場合で、ＮＢＴＩ劣化量に差が生じることが判明している。
【０００４】
メモリ回路において、頻繁にデータ書き換えが行われるメモリセルのＰＭＯＳトランジスタは比較的ＮＢＴＩ劣化が小さいが、滅多にデータが書き換えられないメモリセルのＰＭＯＳトランジスタはＮＢＴＩ劣化が大きくなると考えられ、この結果、メモリセル毎に劣化の進行具合が異なり、特性にばらつきが生じることになる。
【０００５】
そこで、解決策のひとつとして、特許文献１にあるように、長時間、メモリヘアクセスしない場合に、一定時間毎にメモリセルのデータを反転したデータ（以下、反転データと呼ぶ）に書き換え、それによって、メモリセルのＮＢＴＩ劣化を低減する方法が提案されている。
【特許文献１】特開２００６−２５２６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この特許文献１に記載の技術は、一度メモリデータをＩＯ回路を通して読み出し、その後、ＩＯ回路を通して反転データに書き換えるので、書き換え工程が複雑になっていた。
【０００７】
本発明の目的は、ＰＭＯＳトランジスタで発生するＮＢＴＩ劣化を低減するために、現在のデータを反転データに書き換える際に、書き換え工程を簡略化できるようにした半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の半導体メモリ装置は、複数のビット線のそれぞれに接続された複数のメモリセルと、前記複数のメモリセルに記憶されたデータを前記複数のビット線を介して読み出し、該読み出したデータを論理的に反転して、前記複数のビット線を介して同一のメモリセルに書き込む記憶データ反転回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体メモリ装置において、第１モードにおいて、前記メモリセルに書き込むために外部から入力されたデータを同一の論理のまま通過させるとともに、前記メモリセルから読み出されて外部に出力されるデータを同一の論理のまま通過させ、第２モードにおいて、前記外部から入力されたデータを論理的に反転して通過させるとともに前記外部に出力されるデータを論理的に反転して通過させる入出力データ反転回路と、前記入出力データ反転回路のモードを前記第１又は第２モードに設定するとともに、前記モードを変更するときに、前記記憶データ反転回路を動作させることによって前記メモリセルに記憶されたデータを反転する制御回路と、をさらに備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２記載の半導体メモリ装置において、前記メモリセルが、それぞれがＮＭＯＳトランジスタとＰＭＯＳトランジスタからなる２つのインバータの入力と出力とが互いに接続されたフリップフロップ型メモリセルであることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルのデータを記憶データ反転回路に取り込み、そこで反転してから同一メモリセルに書き込むことで、そのメモリセルのデータを反転データに書き換えることができるので、その書き換えの際に、ＩＯ回路等を介して外部に読み出す必要が無く、書き換え工程を簡略化できる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の１つの実施例の半導体メモリ装置の構成を示す回路図である。１０は複数対のビット線と複数本のワード線との各交点部分にそれぞれメモリセルが接続されたメモリ回路である。このメモリセルとしては、それぞれがＮＭＯＳトランジスタとＰＭＯＳトランジスタからなる２つのインバータが逆並列接続されたフリップフロップ型メモリセルが使用される。２０はメモリ回路１０の各メモリセルに書き込まれているデータを反転データに書き換える記憶データ反転回路、３０はメモリ回路１０と周辺論理回路４０との間で入出力するデータを反転又はそのまま通過させる入出力データ反転回路である。５０は制御回路であり、イネーブル信号ＥＮとデータ反転制御信号Ｓ１で記憶データ反転回路２０の制御を行い、データ反転制御信号Ｓ２で入出力データ反転回路３０の制御を行い、さらに周辺論理回路４０のメモリ使用禁止／許可の制御、メモリ回路のワード線選択の制御を行う。
【００１１】
図２は記憶データ反転回路２０内の一対のビット線ＢＩＴ０，ＢＩＴ０Ｎ用の反転回路２０−０を示す図であり、これと同一の構成の反転回路がビット線対の数だけ設けられる。図２の反転回路２０−０は、アンプ２１と反転切替回路２２とからなる。アンプ２１は、逆並列接続のインバータを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２および活性化用のＮＭＯＳトランジスタＭＮ３で構成されるラッチ型アンプである。反転切替回路２２は、そのアンプ２１の両端のノードＮ１，Ｎ２の間に接続される一対のＮＭＯＳトランジスタＭＮ４，ＭＮ５と、同様の一対のＮＭＯＳトランジスタＭＮ６，ＭＮ７と、インバータ２３とで構成される。イネーブル信号ＥＮはトランジスタＭＮ３のゲートに、データ反転制御信号Ｓ１はトランジスタＭＮ４，ＭＮ７のゲートとインバータ２３に、それぞれ入力する。
【００１２】
この反転回路２０−０は、データ反転制御信号Ｓ１が「１」のときは、トランジスタＭＮ４，ＭＮ７がオン、トランジスタＭＮ５，ＭＮ６がオフして、アンプ２１のノードＮ１がビット線ＢＩＴ０に、ノードＮ２がビット線ＢＩＴ０Ｎに接続される。データ反転制御信号Ｓ１が「０」のときは、トランジスタＭＮ５，ＭＮ６がオン、トランジスタＭＮ４，ＭＮ７がオフして、アンプ２１のノードＮ１がビット線ＢＩＴ０Ｎに、ノードＮ２がビット線ＢＩＴ０に接続される。
【００１３】
図３は入出力データ反転回路３０を示す図である。この入出力データ反転回路３０は、入力データＤＩＮをそのまま通過させ又は反転させるセレクタ３１とインバータ３２、出力データＤＯＵＴをそのまま通過させ又は反転させるセレクタ３３とインバータ３４で構成される。
【００１４】
この入出力データ反転回路３０は、データ反転制御信号Ｓ２が「１」のときは入力データＤＩＮおよび出力データＤＯＵＴはそのまま通過し、データ反転制御信号Ｓ２が「０」のときは入力データＤＩＮおよび出力データＤＯＵＴはインバータ３２，３４で反転される。
【００１５】
さて、ＮＢＴＩ劣化低減のためにメモリ回路１０の全メモリセルにＡＣストレスを与える処理は、時間Ｔだけメモリ回路１０内の現在の全データをそのまま保持（第１モード）したら、次の時間Ｔはメモリ回路１０内の全データを反転データに書き換えて保持（第２モード）し、次の時間Ｔはメモリ回路１０内の全反転データを元のデータに書き換えて保持（第１モード）し、以後、時間Ｔの経過毎にこれを繰り返す。
【００１６】
データの反転（第２モード）では、まず、メモリ回路１０を使用禁止に設定し、メモリ回路１０の特定の１個のワード線を選択し、データ反転制御信号Ｓ１を「１」に設定する。これにより、当該選択されたワード線に接続されている各メモリセルのデータが各ビット線対に現れる。その後、イネーブル信号ＥＮを「１」に設定すると、各ビット線対に現れたデータが記憶データ反転回路２０の各アンプ２１にラッチされる。次に、データ反転制御信号Ｓ１を「０」に設定すると、記憶データ反転回路２０の各アンプ２１のデータが反転されて各ビット線対に接続されるので、メモリ回路１０の当該ワード線に接続されている各メモリセルのデータが反転データに書き換えられる。ワード線を順次選択して、全部のワード線について以上の処理を行うことで、メモリ回路１０内の全部のメモリセルのデータが反転データに書き換えられる。この後、データ反転制御信号Ｓ２を「０」に設定してから、メモリ回路１０の使用禁止を解除する（図４のフローチャート参照）。以上によって、メモリ回路１０の全データは反転された状態で保持される。この後に外部から到来するデータは、入出力データ反転回路３０によって反転されてメモリ回路１０に書き込まれる。また、メモリ回路１０から外部に読み出されるデータは、入出力データ反転回路３０によって反転して出力される。よって、入出力するデータは元のままとなる。
【００１７】
この後のデータの復帰（第１モード）でも、前記データ反転と同様の処理を行うことで、メモリ回路１０内の全メモリセルの反転データが再反転されて元のデータに書き換えられる。この後、データ反転制御信号Ｓ２を「１」に設定してから、メモリ回路１０の使用禁止を解除する。以上によって、メモリ回路１０の全データは元のデータに復帰された状態で保持される。この後に外部から到来するデータは、入出力データ反転回路３０をそのまま通過してメモリ回路１０に書き込まれる。また、メモリ回路１０から外部に読み出されるデータは、入出力データ反転回路３０をそのまま通過して出力される。
【００１８】
以上のように、本実施例では、メモリ回路１０内のメモリセルに記憶されている全データが、時間Ｔの経過毎に、元のデータ→反転データ→元のデータ→反転データ・・・のように交互に論理を反転して書き換えられるので、各メモリセルに均一にＡＣストレスを与えることができ、各メモリセルのＮＢＴＩ劣化を均等に低減することができる。しかも、データ書き換えは、記憶データ反転回路２０で行われるので、ＩＯ回路を介して外部との間でデータの入出力を行う必要はなく、書き換え工程が簡素化される。
【００１９】
なお、以上説明した実施例では、各列のメモリセルに接続されるビット線対（２本）を介してデータを書き換える場合について説明したが、各列のメモリセルに１本のビット線しか接続されないメモリ回路であっても同様に実施できる。この場合は、図２の反転切替回路２２は、例えば、メモリセルに接続されるビット線と、ダミーセルに接続さえるダミービット線に接続すれば良い。
【図面の簡単な説明】
【００２０】
【図１】本発明の１つの実施例の半導体メモリ装置のブロック図である。
【図２】図１の半導体メモリ装置の記憶データ反転回路の構成を示す回路図である。
【図３】図１の半導体メモリ装置の入出力データ反転回路の構成を示す回路図である。
【図４】図１の半導体メモリ装置のデータ書き換え処理のフローチャートである。
【符号の説明】
【００２１】
１０：メモリ回路
２０：記憶データ反転回路、２０−０：反転回路、２１：アンプ、２２：反転切替回路、２３：インバータ
３０：入出力データ反転回路、３１：セレクタ、３２：インバータ、３３：セレクタ、３４：インバータ
４０：周辺論理回路
５０：制御回路
【図１】
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【図２】
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【図３】
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【図４】
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