(57)【要約】【課題】信頼性の高い電子デバイスとその製造方法、電気光学装置および電子機器を提供する。【解決手段】基板１０，３０の少なくとも一方が可撓性を有する基板であり、少なくとも一方の基板１０，３０の端子部２０，３２に導電性粒子４２を部分的に収容する凹部２１が形成されていることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスであって、
前記基板の少なくとも一方が可撓性を有する基板であり、
少なくとも一方の前記基板の前記端子部に前記導電性粒子を部分的に収容する凹部が形成されていることを特徴とする電子デバイス。
【請求項２】
前記基板の両方が可撓性を有する基板であることを特徴とする請求項１記載の電子デバイス。
【請求項３】
前記凹部は、幅および深さが前記導電性粒子の粒径よりも小さく、前記導電性粒子と面または複数の点で接触する形状に形成されていることを特徴とする請求項１または請求項２に記載の電子デバイス。
【請求項４】
前記凹部は、前記端子部の表面に複数形成されていることを特徴とする請求項１ないし請求項３のいずれか一項に記載の電子デバイス。
【請求項５】
前記凹部は、平面形状が矩形または円形に形成されていることを特徴とする請求項４記載の電子デバイス。
【請求項６】
前記凹部は、千鳥状に配列されていることを特徴とする請求項４または請求項５に記載の電子デバイス。
【請求項７】
前記凹部は溝状であり、延在方向に複数の前記導電性粒子を収容可能であることを特徴とする請求項１ないし請求項４のいずれか一項に記載の電子デバイス。
【請求項８】
前記凹部は、前記端子部の表面に複数の直線部または曲線部からなる連続したパターンを形成していることを特徴とする請求項７記載の電子デバイス。
【請求項９】
前記端子部の表面に、複数の前記凹部を囲繞する枠状の前記凹部が形成されていることを特徴とする請求項４ないし請求項８のいずれか一項に記載の電子デバイス。
【請求項１０】
第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスの製造方法であって、
前記第一の基板上に、絶縁膜と導電膜とを積層することで前記端子部を含む薄膜回路層を形成する工程において、
前記第一の基板上の前記端子部に対応する領域に凹部を形成し、前記領域に前記端子部を構成する前記導電膜を形成し、前記導電膜の表面を前記凹部に倣う形状に形成することを特徴とする電子デバイスの製造方法。
【請求項１１】
前記薄膜回路層が複数の前記絶縁膜を積層した構造を有しており、
前記凹部を複数の前記絶縁膜のうち、前記第一の基板側に位置する第一層間絶縁膜に形成することを特徴とする請求項１０記載の電子デバイスの製造方法。
【請求項１２】
前記凹部は、複数の前記絶縁膜のうち、前記第一層間絶縁膜上の第二層間絶縁膜に形成することを特徴とする請求項１０記載の電子デバイスの製造方法。
【請求項１３】
前記第一絶縁膜および前記第二絶縁膜の両方に凹部を形成することを特徴とする請求項１２記載の電子デバイスの製造方法。
【請求項１４】
前記凹部の形成は、前記端子部の表面の前記導電性材料層上に導電性材料からなる凸部を形成することで行い、前記凸部と前記端子部の表面とによって前記凹部を形成することを特徴とする請求項１０記載の電子デバイスの製造方法。
【請求項１５】
第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスの製造方法であって、
前記端子部の少なくとも一方に形成された前記導電性粒子を部分的に収容する凹部に、前記導電性粒子を収容させる工程と、
接合材を介して前記端子部どうしを接合し、前記導電性粒子により前記端子部どうしを電気的に接続する工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項１６】
素子基板と、対向基板と、電気光学材料とを備え、前記電気光学材料は前記素子基板と前記対向基板との間に挟持され、前記素子基板の端子部が外部接続用基板の端子部と導電性粒子を含む接合材を介して電気的に接続された電気光学装置であって、
前記素子基板または前記外部接続用基板の少なくとも一方が可撓性を有する基板であり、
少なくとも一方の前記基板の前記端子部に前記導電性粒子を部分的に収容する凹部が形成されていることを特徴とする電気光学装置。
【請求項１７】
請求項１ないし９のいずれか一項に記載の電子デバイスまたは請求項１６記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子デバイスとその製造方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
従来から、表示パネルのパネル電極端子と、外部部品の外部電極端子との間に十分な数量の導電粒子を介在させることにより、パネル電極端子と外部接続端子とを確実に導通させることとした実装構造を備えた表示パネルが知られている。（例えば、特許文献１参照）。
このような電子デバイスにおいて可撓性を有する基板を用いることで、柔軟性を備えかつ軽量といった特徴を有する電子デバイスを提供できる。このような特徴を備えた電子デバイスは、新規電子デバイス（フレキシブル電子デバイス）として近年注目されている。このフレキシブル電子デバイスを用いることで、特にフレキシブルディスプレイ（例えば、電子ペーパー等）と呼ばれる表示装置等の製作が可能になる。
【特許文献１】特開２００６−１５４２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の電子デバイスは、可撓性を有する基板を用いるため、いくつかの問題点がある。その一つが、「電子デバイス本体の基板の外部接続端子部と、配線基板の端子部との電気的、物理的接続不具合によるデバイスの接続信頼性の低下」である。
例えば、電子デバイス本体の基板の端子部には、配線基板等の外部接続基板の端子部を接合し、外部から電源、信号等を入力しなければならない。この端子部どうしの接合には、通常、異方性導電性フィルム（ACF: Anisotropic Conductive Film）、異方性導電性ペースト（ACP: Anisotropic Conductive Paste）等の異方性導電材料が用いられる。この異方導電材料を用いた接合では、異方性導電材料中の導電性粒子を介して端子部どうしが電気的に接続されるとともに、異方性導電材料中の接合材により両者が物理的に接合される。
【０００４】
上述の特許文献１のように、電子デバイス本体の基板として可撓性を有さない基板を用いる場合は端子部が湾曲しないため、比較的安定した接合状態を得ることができる。
しかし、上記のフレキシブル電子デバイスのように、電子デバイス本体の基板として可撓性を有する基板を用いる場合は端子部が湾曲する。この端子部の湾曲により、異方性導電材料による端子部どうしの電気的、物理的な接合状態が不安定となる。これにより、接続抵抗の増加や接続不良等が発生し、電子デバイスの信頼性の低下や欠陥を生じる虞がある。
【０００５】
また、可撓性を有する柔軟な材料によって形成された基板の端子部を、上述の異方性導電材料を介して他の基板の端子部と接合する場合、導電性粒子による基板の損傷を防止するため、基板間に十分な圧力を加えることができないという制限がある。
このため、基板間の導電性粒子を変形もしくは圧潰させることができず、導電性粒子と各基板の端子部との接触面積を十分に確保することが困難であった。導電性粒子と端子部との接触面積が不十分となった場合、接続抵抗の増加や接続不良等の欠陥を生じ、電子デバイスの信頼性を低下させる虞がある。
【０００６】
そこで、この発明は、上記の問題を鑑み、実装部における信頼性に優れた電子デバイスとその製造方法、電気光学装置および電子機器を提供するものである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の電子デバイスは、第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスであって、前記基板の少なくとも一方が可撓性を有する基板であり、少なくとも一方の前記基板の前記端子部に前記導電性粒子を部分的に収容する凹部が形成されていることを特徴とする。
【０００８】
このように構成することで、第一の基板の端子部と第二の基板の端子部とを接合材を用いて接合する際に、接合材中の導電性粒子が部分的に凹部に収容される。これにより、導電性粒子が凹部に嵌入し、かつ端子部の間に挟持された状態となる。このため、導電性粒子に端子部表面の面方向の外力が作用した場合であっても、凹部により導電性粒子が捕捉されるので、導電性粒子が面方向に移動することを防止し、粒子と端子の接触状態を保つことができる。したがって、端子部が湾曲した場合であっても、異方性導電材料による端子部どうしの電気的、物理的な接合状態が不安定となることを防止することができる。
【０００９】
また、導電性粒子が部分的に凹部に収容されることで、凹部の内面と導電性粒子の表面が接触する。これにより、端子部の表面が平滑面である場合と比較して、導電性粒子の表面と端子部との接触面積が増加する。このため、可撓性を有する柔軟な材料によって形成された一方の基板の端子部を、上述の異方性導電材料を介して他方の基板の端子部と接合する場合であっても、導電性粒子を変形もしくは圧潰させることなく、十分な接触面積を確保することができる。
したがって、本発明によれば、端子部が湾曲する場合や、基板間に十分な圧力を加えることができない場合であっても、実装部における信頼性に優れた電子デバイスを提供することができる。
【００１０】
また、本発明の電子デバイスは、前記基板の両方が可撓性を有する基板であることを特徴とする。
このように構成することで、電子デバイスの可撓性をより向上させ、電子デバイスをフレキシブル電子デバイスとして用いることができる。この構成では、基板を曲げたときに端子部も湾曲するので、本発明が特に有効に作用する。
【００１１】
また、本発明の電子デバイスは、前記凹部は、幅および深さが前記導電性粒子の粒径よりも小さく、前記導電性粒子と面または複数の点で接触する形状に形成されていることを特徴とする。
このように構成することで、導電性粒子の表面と端子部との接触面積をより増加させ、端子部どうしの接続抵抗を低下させることができる。
【００１２】
また、本発明の電子デバイスは、前記凹部は、前記端子部の表面に複数形成されていることを特徴とする。
このように構成することで、複数の凹部に導電性粒子を収容し、端子間に複数の導電性粒子を安定的に保持しておくことができる。これにより、導電性粒子の表面と端子部との接触面積の総和をより増加させ、端子部どうしの接続抵抗を低下させることができる。
【００１３】
また、本発明の電子デバイスは、前記凹部は、平面形状が矩形または円形に形成されていることを特徴とする。
このように構成することで、凹部の平面形状が矩形の場合には、凹部の矩形の縁、または縁に隣接する側面、もしくは底面等に導電性粒子の表面が接触する。また、凹部の平面形状が円形の場合には、凹部の円形の縁、または曲面状の側面、もしくは底面等に導電性粒子の表面が接触する。これにより、導電性粒子の表面と端子部との接触面積をより増加させ、端子部どうしの接続抵抗を低下させることができる。
【００１４】
また、本発明の電子デバイスは、前記凹部は、千鳥状に配列されていることを特徴とする。
このように構成することで、端子部の表面に凹部を高密度に配置することができる。これにより、導電性粒子の表面と端子部との接触面積の総和をより増加させ、端子部どうしの接続抵抗を低下させることができる。
【００１５】
また、本発明の電子デバイスは、前記凹部は溝状であり、延在方向に複数の前記導電性粒子を収容可能であることを特徴とする。
このように構成することで、凹部の幅方向における導電性粒子の移動を凹部によって拘束することができる。また、複数の導電性粒子を、凹部の延在方向に沿って凹部に収容することで、導電性粒子を高密度で収容し、凹部の延在方向の導電性粒子の移動もある程度拘束することができる。
【００１６】
また、本発明の電子デバイスは、前記凹部は、前記端子部の表面に複数の直線部または曲線部からなる連続したパターンを形成していることを特徴とする。
このように構成することで、パターンに沿って複数の導電性粒子を収容し、端子部表面の面方向の導電性粒子の移動を防止することができる。
【００１７】
また、本発明の電子デバイスは、前記端子部の表面に、複数の前記凹部を囲繞する枠状の前記凹部が形成されていることを特徴とする。
このように構成することで、枠状の凹部によって囲まれた領域外に移動しようとする導電性粒子を、枠状の凹部によって捕捉することができる。これにより、端子部以外の領域に導電性粒子が移動することを防止し、端子部以外の領域が導電性粒子により電気的に導通することを防止できる。
【００１８】
また、本発明の電子デバイスの製造方法は、第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスの製造方法であって、前記第一の基板上に、絶縁膜と導電膜とを積層することで前記端子部を含む薄膜回路層を形成する工程において、前記第一の基板上の前記端子部に対応する領域に凹部を形成し、前記領域に前記端子部を構成する前記導電膜を形成し、前記導電膜の表面を前記凹部に倣う形状に形成することを特徴とする。
このように製造することで、電子デバイスの一般的な製造プロセスを利用して端子部の表面に導電性粒子を収容する凹部を形成することがきる。したがって、本発明の電子デバイスの製造方法によれば、生産性を低下させることなく、実装部における信頼性に優れた電子デバイスを製造することができる。
【００１９】
また、本発明の電子デバイスの製造方法は、前記薄膜回路層が複数の前記絶縁膜を積層した構造を有しており、前記凹部を複数の前記絶縁膜のうち、前記第一の基板側に位置する第一層間絶縁膜に形成することを特徴とする。
このように製造することで、第一層間絶縁膜をパターニングする工程を利用して、第一層間絶縁膜に凹部を形成し、端子部の表面に凹部を形成することがきる。
【００２０】
また、本発明の電子デバイスの製造方法は、前記凹部は、複数の前記絶縁膜のうち、前記第一層間絶縁膜上の第二層間絶縁膜に形成することを特徴とする。
このように製造することで、第二層間絶縁膜をパターニングする工程を利用して、第二層間絶縁膜に凹部を形成し、端子部の表面に凹部を形成することがきる。
【００２１】
また、本発明の電子デバイスの製造方法は、前記第一絶縁膜および前記第二絶縁膜の両方に凹部を形成することを特徴とする。
このように製造することで、第一層間絶縁膜および第二層間絶縁膜をパターニングする工程を利用して、第一層間絶縁膜および第二層間絶縁膜に凹部を形成し、端子部の表面に凹部を形成することがきる。
【００２２】
また、本発明の電子デバイスの製造方法は、前記凹部の形成は、前記端子部の表面の前記導電性材料層上に導電性材料からなる凸部を形成することで行い、前記凸部と前記端子部の表面とによって前記凹部を形成することを特徴とする。
このように製造することで、通常の電子デバイスの製造プロセスにより電子デバイスを形成した後に、端子部に凹部を形成することができる。したがって、電子デバイスの製造工程を単純化させ、生産性を向上することができる。
【００２３】
また、本発明の電子デバイスの製造方法は、第一の基板と、第二の基板とを備え、各々の前記基板上に形成された端子部どうしを、導電性粒子を含む接合材を介して電気的に接続してなる電子デバイスの製造方法であって、前記端子部の少なくとも一方に形成された前記導電性粒子を部分的に収容する凹部に、前記導電性粒子を収容させる工程と、接合材を介して前記端子部どうしを接合し、前記導電性粒子により前記端子部どうしを電気的に接続する工程と、を有することを特徴とする。
このように製造することで、導電性粒子が部分的に凹部に収容された状態で、対向する端子部間に挟持されて固定される。
したがって、本発明の電子デバイスの製造方法によれば、端子部が湾曲する場合や、基板間に十分な圧力を加えることができない場合であっても、実装部における信頼性に優れた電子デバイスを製造することができる。
【００２４】
また、本発明の電気光学装置は、素子基板と、対向基板と、電気光学材料とを備え、前記電気光学材料は前記素子基板と前記対向基板との間に挟持され、前記素子基板の端子部が外部接続用基板の端子部と導電性粒子を含む接合材を介して電気的に接続された電気光学装置であって、前記素子基板または前記外部接続用基板の少なくとも一方が可撓性を有する基板であり、少なくとも一方の前記基板の前記端子部に前記導電性粒子を部分的に収容する凹部が形成されていることを特徴とする。
このように構成することで、素子基板の端子部と外部接続用基板の端子部とを接合材を用いて接合する際に、接合材中の導電性粒子が部分的に凹部に収容される。これにより、導電性粒子が部分的に凹部に嵌入し、かつ端子部の間に挟持された状態となる。このため、電性粒子に端子部表面の面方向の外力が作用した場合であっても、凹部により導電性粒子が捕捉され、導電性粒子が面方向に移動することを防止し、粒子と端子の接触状態を保つことができる。したがって、端子部が湾曲した場合であっても、異方性導電材料による端子部どうしの電気的、物理的な接合状態が不安定となることを防止することができる。
【００２５】
また、導電性粒子が部分的に凹部に収容されることで、凹部の内面と導電性粒子の表面が接触する。これにより、端子部の表面が平滑面である場合と比較して、導電性粒子の表面と端子部との接触面積が増加する。このため、可撓性を有する柔軟な材料によって形成された基板の端子部を、上述の異方性導電材料を介して他の基板の端子部と接合する場合であっても、導電性粒子を変形もしくは圧潰させることなく、十分な接触面積を確保することができる。
したがって、本発明によれば、端子部が湾曲する場合や、素子基板と外部接続用基板との間に十分な圧力を加えることができない場合であっても、素子基板と外部接続用基板との実装部における信頼性に優れた電気光学装置を提供することができる。
【００２６】
また、本発明の電子機器は、上記の電子デバイスまたは電気光学装置を備えることを特徴とする。
このように構成することで、電子機器を構成する電子デバイスまたは電気光学装置の信頼性を向上させることができる。したがって、本発明によれば、信頼性の高い電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２７】
＜第一実施形態＞
以下、本発明の第一実施形態について図面を参照して説明する。なお、以下の各図面では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を適宜変更している。
【００２８】
（電子デバイス）
図１（ａ）および図１（ｂ）は、素子基板１０ａ，１０ｂおよび電子デバイス１ａ，１ｂの斜視図である。図２は、図１に示す電子デバイス１ａ，１ｂのＡ−Ａ線に沿う部分拡大断面図である。図３は、図１に示す電子デバイス１ａ，１ｂのＢ−Ｂ線に沿う部分拡大断面図である。
図１（ａ）および図１（ｂ）に示すように、本実施形態の電子デバイス１ａ，１ｂは、画素領域ＰＸが形成された素子基板１０ａ，１０ｂである。素子基板１０ａ，１０ｂは、例えば、図１３に示す電気泳動装置１００の素子基板として使用できるものである。
素子基板１０ａは、後述する画素領域ＰＸの薄膜トランジスタを駆動する駆動回路等の回路部ＩＣを素子基板１０ａ上に内蔵している。素子基板１０ｂは、上記の回路部ＩＣが素子基板１０ｂの外付けになっている。
【００２９】
素子基板１０ａ，１０ｂの端子部２０ａ，２０ｂには、外部接続用基板３０ａ，３０ｂが接続されている。電子デバイス１ａ，１ｂは、外部接続用基板３０ａ，３０ｂを介して外部装置（不図示）との間で電流、信号等を入出力するように構成されている。なお、電子デバイス１ａ，１ｂは実装構造が共通であるため、以下の説明では、電子デバイス１ａ，１ｂを電子デバイス１、素子基板１０ａ，１０ｂを素子基板１０、外部接続用基板３０ａ，３０ｂを外部接続用基板３０とし、それぞれまとめて説明する。
【００３０】
素子基板１０は、例えば、樹脂フィルム等の可撓性を有する材料によって形成されている。素子基板１０の表面には、図２に示すように、薄膜回路層１１が形成されている。薄膜回路層１１は、後述するように絶縁膜と導電材料層が積層されて形成されているが、図２においてはこれらを省略して表している。素子基板１０の端部の薄膜回路層１１の表面には、電源、信号等を入出力するための端子部２０が形成されている。
【００３１】
外部接続用基板３０は、素子基板１０と同様の可撓性を有する材料によって形成されている。外部接続用基板３０の素子基板１０に対向する面には配線層３１が形成され、端部には端子部３２が形成されている。配線層３１は金属等の導電性材料によって形成されている。例えば、配線層３１としては、銅箔からなるパターン上に、金メッキや、半田メッキなどを施したものが好適である。
外部接続用基板３０の端子部３２は、例えば、異方性導電性フィルム（ACF: Anisotropic Conductive Film）、異方性導電性ペースト（ACP: Anisotropic Conductive Paste）等の異方性導電材料４０を介して素子基板１０の端子部２０に接合されている。
【００３２】
異方性導電材料４０は、例えば、熱硬化型、光硬化型または二液混合型等の非導電性接着剤４１に、導電性粒子４２を分散させた接合材である。導電性粒子４２は略球形の形状で、少なくともその表面が金属等の導電性材料によって形成され、略均一な粒径Ｄを有している。導電性粒子４２の粒径Ｄは、例えば、約５μｍ〜２０μｍ程度の範囲から、要求される仕様に応じて適宜選択される。導電性粒子４２は外部接続用基板３０の端子部３２と素子基板１０の端子部２０との間に挟持され両者を電気的に接続している。また、外部接続用基板３０の端子部３２と素子基板１０の端子部２０は、非導電性接着剤４１によって物理的に接合されている。
【００３３】
図３に示すように、素子基板１０の端子部２０の表面には、導電性粒子４２を部分的に収容する複数の凹部２１が形成されている。凹部２１は、開口端における幅Ｗおよび深さｄが導電性粒子４２の粒径Ｄよりも小さく形成されている。また、凹部２１の内側面２１ａは素子基板１０の法線ＮＬ方向に対して傾斜し、底面２１ｂよりも開口部２１ｃ側が広がった形状に形成され、凹部２１の内側面２１ａおよび底面２１ｂが導電性粒子４２の表面に接触するように形成されている。また、互いに隣接する端子部配線群２５に形成された凹部２１，２１の素子基板１０の法線ＮＬ方向の中心線Ｃ，Ｃの間隔Ｓ（中心間隔）は、導電性粒子４２の粒径Ｄよりも大きく形成されている。
【００３４】
ここで、導電性粒子４２の粒径Ｄと凹部２１の幅Ｗとの関係は、例えば、導電性粒子４２の粒径Ｄが約５μｍのときは凹部２１の幅Ｗは約３μｍ、導電性粒子４２の粒径Ｄが約８μｍのときは凹部２１の幅Ｗは約５μｍ、導電性粒子４２の粒径Ｄが約１０μｍのときは凹部２１の幅は約５μｍ、導電性粒子４２の粒径Ｄが約２０μｍのときは凹部２１の幅Ｗは約８μｍ程度であることが好ましい。このような関係とすることで、凹部２１に導電性粒子４２が嵌入した状態で、凹部２１の内側面２１ａおよび底面２１ｂと導電性粒子４２の表面とが接し、接点を確保しやすい。
また、導電性粒子４２は外部接続用基板３０の端子部３２と素子基板１０の端子部２０との間に挟持され、外部接続用基板３０の端子部３２と接している。また、両基板１０，３０間には導電性粒子４２によって間隙が形成され、この間隙に上述の非導電性接着剤４１が充填されている。
【００３５】
素子基板１０の端子部２０に隣接する領域には、図４に示すように、画素領域ＰＸが形成されている。画素領域ＰＸには画素電極１２と、画素電極１２と接続された薄膜トランジスタ１３とが形成されている。薄膜トランジスタ１３と端子部２０は、ともに素子基板１０上の薄膜回路層１１に形成されている。素子基板１０と薄膜回路層１１との間には、画素領域ＰＸおよび端子部２０に亘って、下地膜１４が形成されている。下地膜１４は、例えば、ＳｉＯ２、ＳｉＮ等の無機材料、アクリル、ポリイミド等の有機材料により形成されている。
【００３６】
画素領域ＰＸの下地膜１４上には、例えば、Ｓｉ等の半導体材料により薄膜トランジスタ１３の半導体層１５が形成されている。半導体層１５には、ソース領域１５ｓ、ドレイン領域１５ｄおよびチャネル領域１５ｇが形成されている。下地膜１４と半導体層１５とを覆うように、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、下地膜１４と同様の絶縁材料を用いて形成できる。ゲート絶縁膜１６上のチャネル領域１５ｇに対応する領域には、Ｍｏ、Ｃｕ、Ａｌ、Ｔａ，Ｗ等の導電性材料により、ゲート電極１７ｇが形成されている。
一方、端子部２０のゲート絶縁膜１６上には、ゲート電極１７ｇと共通の導電性材料によって第一導電膜２２が形成されている。また、ゲート絶縁膜１６上には、端子部２０の第一導電膜２２および画素領域ＰＸのゲート電極１７ｇを覆うように、第一層間絶縁膜１８が形成されている。第一層間絶縁膜１８はゲート絶縁膜１６と同様の絶縁材料によって形成されている。
【００３７】
画素領域ＰＸの第一層間絶縁膜１８には、半導体層１５のソース領域１５ｓおよびドレイン領域１５ｄに対応する位置に、半導体層１５に達するコンタクトホール１８ａ，１８ｂがそれぞれ形成されている。各コンタクトホール１８ａ，１８ｂには、ゲート電極１７ｇと共通の導電性材料が充填され、第一層間絶縁膜１８上にソース電極１７ｓおよびドレイン電極１７ｄが形成されている。
一方、端子部２０の第一層間絶縁膜１８には、第一導電膜２２に達する複数の開口部１８ｃが形成され、第一導電膜２２上に凹凸が形成されている。この第一層間絶縁膜１８によって形成された凹凸に沿って、ソース電極１７ｓおよびドレイン電極１７ｄと同様の導電性材料により、第二導電膜２３が形成されている。第二導電膜２３の表面には、第一層間絶縁膜１８の凹凸に対応して凹凸が形成されている。
【００３８】
第一層間絶縁膜１８上には、画素領域ＰＸおよび端子部２０に亘って、第二層間絶縁膜１９が形成されている。第二層間絶縁膜１９は第一層間絶縁膜１８と同様の材料によって形成されている。
画素領域ＰＸの第二層間絶縁膜１９のドレイン電極１７ｄに対応する位置には、ドレイン電極１７ｄに達するコンタクトホール１９ａが形成されている。一方、端子部２０の第二層間絶縁膜１９には、第二導電膜２３に達する開口部１９ｂが形成されている。
【００３９】
画素領域ＰＸの第二層間絶縁膜１９上には、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等の透明導電性材料または反射性を有するＡｌ等の導電性材料等によって画素電極１２が形成されている。画素電極１２はコンタクトホール１９ａを介してドレイン電極１７ｄに接続されている。
一方、端子部２０の第二層間絶縁膜１９上には、開口部１９ｂおよび開口部１９ｂによって露出された第二導電膜２３の凹凸に沿って、第三導電膜２４が形成されている。第三導電膜２４は、画素電極１２と共通の導電性材料によって形成されている。第三導電膜２４の表面には、第二導電膜２３の凹凸に対応した複数の凹部２１が形成されている。なお、接続端子として用いられる端子部２０の第三導電膜２４においては、透明性および反射性は求められないため、例えば、Ａｌ等の導電性材料上に、金メッキを施した構成であっても良い。この構成によれば、接触抵抗をより低減することができるため、接続の信頼性を向上することができる。
【００４０】
このように、積層された第一導電膜２２〜第三導電膜２４によって、端子部２０の端子部配線群２５が形成されている。そして、端子部２０の表面に形成された凹部２１は、第一層間絶縁膜１８に形成された凹凸に対応する凹凸形状を有する第二導電膜２３および第三導電膜２４によって形成されている。
図５（ａ）および図５（ｂ）は、凹部の平面図である。凹部２１は、図５（ａ）に示すように、平面視で矩形の形状に形成され、端子部２０の表面に複数配列形成されている。各凹部２１は、図５（ｂ）に示すように各辺２１ｄの長さＬが導電性粒子の粒径Ｄよりも小さくなるように形成され、各凹部２１に一の導電性粒子４２を収容可能に形成されている。また、各凹部２１の中心間隔Ｓは導電性粒子４２の粒径Ｄよりも大きくなるように形成されている。
【００４１】
次に、この実施の形態の作用について説明する。
図２および図３に示すように、素子基板１０の端子部２０の表面には凹部２１が形成されている。これにより、素子基板１０の端子部２０と外部接続用基板３０の端子部３２とを異方性導電材料４０を用いて接合する際に、異方性導電材料４０中の導電性粒子４２が部分的に凹部２１に収容される。これにより、導電性粒子４２が部分的に凹部２１に嵌入し、かつ端子部２０，３２の間に挟持された状態となる。このため、導電性粒子４２に端子部２０の面方向の外力Ｆが作用した場合であっても、凹部２１により導電性粒子４２の一部を捕捉し、導電性粒子４２が面方向に移動することを防止できる。したがって、端子部２０，３２が湾曲した場合であっても、異方性導電材料４０による端子部２０，３２どうしの電気的、物理的な接合状態が不安定となることを防止することができる。
【００４２】
また、導電性粒子４２が部分的に凹部２１に収容されることで、凹部２１の内側面２１ａおよび底面２１ｂと導電性粒子４２の表面が接触する。これにより、端子部２０の表面が平滑面である場合と比較して、導電性粒子４２の表面と端子部２０との接触面積が増加する。このため、導電性粒子４２を変形もしくは圧潰させることなく、十分な接触面積を確保することができる。さらに、可撓性を有する柔軟な材料によって形成された素子基板１０の端子部２０を、上述の異方性導電材料４０を介して可撓性を有する柔軟な材料によって形成された外部接続用基板３０の端子部３２と接合する場合にも、加圧や加熱をほとんど行うことなく良好な接合が得られる。
【００４３】
また、凹部２１部は、幅Ｗおよび深さｄが導電性粒子４２の粒径Ｄよりも小さく形成され、平面形状が矩形に形成されているので、凹部２１の各辺２１ｄに隣接する内側面２１ａおよび底面２１ｂに導電性粒子４２の表面が接触する。すなわち、凹部２１は複数の点で導電性粒子４２の表面に接触する形状に形成されている。これにより、導電性粒子４２の表面と端子部２０との接触面積をより増加させ、端子部２０，３２どうしの接続抵抗を低下させることができる。
また、凹部２１の粒径Ｄと幅Ｗとの関係を上述した好ましい組み合わせとすることで、導電性粒子４２の表面を凹部２１により確実に複数の点で接触させ、導電性粒子４２の表面と端子部２０との接触面積をより確実に増加させることができる。
【００４４】
また、互いに隣接する凹部２１の中心間隔Ｓが、導電性粒子４２の粒径Ｄよりも大きく形成されている。これにより、隣接する端子部配線群２５の凹部２１に拘束された導電性粒子４２どうしが接触して端子部配線郡２５の凹部２１に正常に収容されないといった不具合を防止でき、端子部２０の信頼性を向上させることができる。
また、凹部２１は、端子部２０の表面に複数形成されているので、複数の凹部２１に導電性粒子４２を収容し、端子部２０，３２間に複数の導電性粒子４２を安定的に保持しておくことができる。これにより、導電性粒子４２の表面と端子部２０，３２との接触面積の総和をより増加させ、端子部２０，３２どうしの接続抵抗を低下させることができる。
【００４５】
以上説明したように、本実施形態の電子デバイス１によれば、素子基板１０および外部接続用基板３０が可撓性を有する材料によって形成され、端子部２０，３２が湾曲する場合や、基板１０，３０間に十分な圧力を加えることができない場合であっても、導電性粒子４２と端子部２０，３２との接触面積を十分に確保し、実装部における信頼性に優れた電子デバイス１を提供することができる。
【００４６】
（電子デバイスの製造方法）
次に、本実施形態の電子デバイス１の製造方法について説明する。なお、各層の形成やパターニングには、公知の技術を用いることができる。
図６（ａ）に示すように、素子基板１０の表面に下地膜１４を形成する。次いで下地膜１４上に、半導体層１５を形成する。次いで、図６（ｂ）に示すように、半導体層１５をパターニングした後、下地膜１４上に半導体層１５を覆うようにゲート絶縁膜１６を形成する。次いで、図６（ｃ）に示すように、半導体層１５にイオンドープしてソース領域１５ｓ、ドレイン領域１５ｄおよびチャネル領域１５ｇを形成する。また、ゲート絶縁膜１６上に導電性材料層を形成し、パターニングすることで、ゲート電極１７ｇおよび第一導電膜２２を形成する。次いで、図６（ｄ）に示すように、ゲート絶縁膜１６上にゲート電極１７ｇおよび第一導電膜２２を覆うように、第一層間絶縁膜１８を形成する。
【００４７】
次に、図７（ａ）に示すように、画素領域ＰＸの第一層間絶縁膜１８に、それぞれ半導体層１５のソース領域１５ｓおよびドレイン領域１５ｄに達するコンタクトホール１８ａ，１８ｂを形成する。また、コンタクトホール１８ａ，１８ｂの形成と一括して、端子部２０の第一層間絶縁膜１８に、第一導電膜２２に達し、端子部２０の凹部２１に対応する形状の開口部１８ｃを形成し、第一導電膜２２上に凹凸を形成する。次いで、導電性材料を画素領域ＰＸのコンタクトホール１８ａ，１８ｂに充填するとともに、端子部２０の第一層間絶縁膜１８上に第一層間絶縁膜１８の凹凸に沿って導電性材料層を形成する。そして、図７（ｂ）に示すように、導電性材料層をパターニングして、ソース電極１７ｓ、ドレイン電極１７ｄおよび第二導電膜２３を形成する。これにより、第二導電膜２３の表面には、第一層間絶縁膜１８の凹凸に倣う凹凸形状が形成される。
【００４８】
次に、図７（ｃ）に示すように、第一層間絶縁膜１８上に第二層間絶縁膜１９を形成し、画素領域ＰＸのドレイン電極１７ｄに対応する位置にコンタクトホール１９ａを形成するとともに、端子部２０の第二導電膜２３に達する開口部１９ｂを形成する。そして、第二層間絶縁膜１９上に、コンタクトホール１９ａの内面および第二導電膜２３の表面を含んで導電性材料層を形成し、導電性材料層をパターニングすることで、画素電極１２および第三導電膜２４を形成する。これにより、第三導電膜２４の表面には、第二導電膜２３の凹凸に対応して凹部２１が形成される。
以上により、画素領域ＰＸの薄膜回路層１１には画素電極１２と、画素電極１２と接続された薄膜トランジスタ１３とが形成される。また、端子部２０には、第一導電膜２２〜第三導電膜２４からなる端子部配線群２５が形成される。また、端子部２０の表面には、第一層間絶縁膜１８の凹凸に対応した形状の凹部２１が形成される。
【００４９】
このように製造することで、電子デバイス１の一般的な製造プロセスを利用して、端子部２０の表面に導電性粒子４２を捕捉する凹部２１を形成することがきる。また、第一層間絶縁膜１８をパターニングする工程を利用して、第一層間絶縁膜１８に凹凸を形成し、端子部２０の表面に凹部２１を形成することがきる。したがって、本実施形態の電子デバイス１の製造方法によれば、生産性を低下させることなく、実装部における信頼性に優れた電子デバイス１を製造することができる。
【００５０】
次に、素子基板１０の端子部２０の表面に導電性粒子４２を散布し、例えば、素子基板１０を端子部２０の面方向に振動させて、図３に示すように、導電性粒子４２を部分的に凹部２１に収容させる。次いで、端子部２０に非導電性接着剤４１を塗布する。このとき、導電性粒子４２が凹部２１から脱落しないように、例えば、素子基板１０の法線ＮＬ方向から非導電性接着剤４１を塗布する。次いで、素子基板１０の端子部２０に異方性導電材料４０を介して外部接続用基板３０の端子部３２を接合する。これにより、素子基板１０の端子部２０と外部接続用基板３０の端子部３２とが導電性粒子４２により電気的に接続され、かつ非導電性接着剤４１により物理的に接合される。
なお、導電性粒子４２を散布した後で、非導電性接着剤４１を塗布する方法に限定するものではなく、例えば、導電性粒子４２が混入された非導電性接着剤４１を用いる方法であっても良い。この場合、まず、素子基板１０の端子部２０の表面に非導電性接着剤４１を塗布し、外部接続用基板３０の端子部３２を接合する。この状態で、治具により端子部における素子基板１０と外部接続用基板３０とを軽く挟持しながら、例えば、超音波振動を印加する。これにより、導電性粒子４２が凹部２１に効率良く収めることができる。
【００５１】
このように製造することで、導電性粒子４２が部分的に凹部２１に収容された状態で、対向する端子部２０，３２間に挟持されて固定される。これにより、素子基板１０と外部接続用基板３０との間に圧力をかけて導電性粒子４２を変形させなくても、素子基板１０の端子部２０と導電性粒子４２の接触面積を十分に確保することができる。また、端子部２０が湾曲し、導電性粒子４２に端子部２０の表面方向の外力が作用しても、凹部２１によって導電性粒子４２を捕捉し、導電性粒子４２が端子部２０上から脱落することを防止できる。
したがって、本実施形態の電子デバイス１の製造方法によれば、端子部２０，３２が湾曲する場合や、素子基板１０と外部接続用基板３０との間に十分な圧力を加えることができない場合であっても、実装部における信頼性に優れた電子デバイス１を製造することができる。
【００５２】
＜第二実施形態＞
次に、本発明の第二実施形態について、図２および図３を援用し、図８、図９（ａ）〜図１０（ｃ）を用いて説明する。本実施形態では上述の第一実施形態で説明した電子デバイス１と、素子基板１０の端子部２０の構成が異なっている。その他の点は第一実施形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００５３】
（電子デバイス）
図８に示すように、本実施形態の電子デバイス１ｃは、画素領域ＰＸに第一実施形態と同様に画素電極１２と画素電極１２と接続された薄膜トランジスタ１３とが形成されている。一方、端子部２０ｃの形成領域には、第一導電膜２２は形成されず、ゲート絶縁膜１６上に第一層間絶縁膜１８が形成されている。また、第一層間絶縁膜１８には凹凸は形成されず、平坦な表面上に第二導電膜２３が形成されている。また、第二導電膜２３上の第二層間絶縁膜１９には、端子部２０ｃの凹部２１に対応する形状の開口部１９ｃが複数形成され、第二導電膜２３上に凹凸を形成している。また、第三導電膜２４は、第二層間絶縁膜１９によって形成された凹凸に沿って形成され、表面に第二層間絶縁膜１９の凹凸に対応して凹部２１が形成されている。これにより、端子部２０ｃの端子部配線群２５ｃの表面には第一実施形態と同様の凹部２１が形成されている。
したがって、本実施形態の電子デバイス１ｃによれば、端子部２０の表面に第一実施形態と同様の凹部２１が形成されているので、第一実施形態の電子デバイス１と同様の効果が得られる。
【００５４】
（電子デバイスの製造方法）
次に、本実施形態の電子デバイスの製造方法について説明する。
まず、図９（ａ）および図９（ｂ）に示すように、第一実施形態と同様に、素子基板１０ｃ上に下地膜１４、半導体層１５、ゲート絶縁膜１６を形成する。次いで、図９（ｃ）に示すように、ゲート絶縁膜１６上の端子部２０ｃに第一導電膜２２を形成することなく、画素領域ＰＸの半導体層１５上にゲート電極１７ｇを形成し、イオンドープすることで半導体層１５にソース領域１５ｓ、ドレイン領域１５ｄおよびチャネル領域１５ｇを形成する。
【００５５】
次に、図１０（ａ）に示すように、第一実施形態と同様に第一層間絶縁膜１８を形成し、画素領域ＰＸの半導体層１５のソース領域１５ｓおよびドレイン領域１５ｄに対応する位置にコンタクトホール１８ａ，１８ｂを形成する。次いで、図１０（ｂ）に示すように、第一実施形態と同様にソース電極１７ｓ、ドレイン電極１７ｄおよび第二導電膜２３を形成する。このとき、第二導電膜２３は、平坦な第一層間絶縁膜１８上に形成されるので、第二導電膜２３の表面も平坦に形成される。次いで、第一実施形態と同様に第二層間絶縁膜１９を形成する。
【００５６】
次に、図１０（ｃ）に示すように、画素領域ＰＸの第二層間絶縁膜１９のドレイン電極１７ｄに対応する位置にコンタクトホール１９ａを形成するとともに、端子部２０ｃの第二層間絶縁膜１９の第二導電膜２３に対応する位置に、第二導電膜２３に達する開口部１９ｃを形成する。開口部１９ｃは、端子部２０ｃの凹部２１に対応する形状に形成する。これにより、第二導電膜２３上には第二層間絶縁膜１９によって凹凸が形成される。次いで、第二層間絶縁膜１９上の画素領域ＰＸに第一実施形態と同様に画素電極１２を形成するとともに、端子部２０ｃの第二層間絶縁膜１９の凹凸に沿って、第三導電膜２４を形成する。これにより、第三導電膜２４の表面には、第二層間絶縁膜１９の凹凸に対応した凹部２１が形成される。
以上により、画素領域ＰＸに画素電極１２および薄膜トランジスタ１３が形成され、端子部２０の表面に第一実施形態と同様の凹部２１が形成された電子デバイス１ｃを製造することができる。
【００５７】
このように製造することで、第一実施形態の電子デバイス１の製造方法と同様の効果が得ることができる。加えて、第二層間絶縁膜１９をパターニングする工程を利用して、第二層間絶縁膜１９に凹凸部を形成し、端子部２０の表面に凹部２１を形成することがきる。また、第一導電膜２２を形成する工程、および第一層間絶縁膜１８に開口部１８ｃを形成する工程を省略できるので、製造工程を簡略化し、生産性を向上させることができる。
【００５８】
＜第三実施形態＞
次に、本発明の第三実施形態について、図１〜図１０（ｃ）を援用し、図１１（ａ）および図１１（ｂ）を用いて説明する。本実施形態では上述の第一、第二実施形態で説明した電子デバイス１，１ｃと、第一層間絶縁膜１８、第二層間絶縁膜１９には凹凸が形成されず、第三導電膜２４の表面に凸部２６が形成されている点で異なっている。その他の点は第一、第二実施形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００５９】
（電子デバイス）
図１１（ａ）に示すように、本実施形態の電子デバイス１ｄは、上述の第一実施形態で説明した電子デバイス１と同様に、素子基板１０ｄの表面の薄膜回路層１１ｄの画素領域ＰＸには画素電極１２および薄膜トランジスタ１３が形成され、端子部２０には第一導電膜２２〜第三導電膜２４が積層されている。しかし、第一導電膜２２上には第一層間絶縁膜１８によって凹凸は形成されず、第二導電膜２３および第三導電膜２４は表面が平坦な形状となっている。
また、第三導電膜２４上には、例えば、金属等の導電性材料により凸部２６が形成され、凸部２６の側面と第三導電膜２４の表面とによって、第一実施形態の電子デバイス１と同様の凹部２１が形成されている。
【００６０】
図１１（ｂ）に示すように、本実施形態の別の電子デバイス１ｅは、上述の第二実施形態で説明した電子デバイス１ｃと同様に、素子基板１０ｅの表面の薄膜回路層１１ｅの画素領域ＰＸには画素電極１２および薄膜トランジスタ１３が形成され、端子部２０ｅには第二導電膜２３および第三導電膜２４が積層されている。しかし、第二導電膜２３上には第二層間絶縁膜１９によって凹凸は形成されず、第三導電膜２４は表面が平坦な形状となっている。
また、第三導電膜２４上には、上述の電子デバイス１ｄと同様の凸部２６が形成され、凸部２６の側面と第三導電膜２４の表面とによって、第二実施形態と同様の凹部２１が形成されている。
したがって、本実施形態の電子デバイス１ｄ，１ｅによれば、端子部２０ｄ，２０ｅの表面に第一、第二実施形態の電子デバイス１，１ｃと同様の凹部２１が形成されているので、第一、第二実施形態の電子デバイス１，１ｃと同様の効果が得られる。
【００６１】
（電子デバイスの製造方法）
次に本実施形態の電子デバイスの製造方法について説明する。
図１１（ａ）に示す電子デバイス１ｄは、図６（ａ）〜（ｄ）および図７（ａ）〜（ｃ）に示すように、第一実施形態の電子デバイス１と略同様の工程により製造する。ここで、本実施形態においては、図７（ａ）に示す工程において、第一導電膜２２上の第一層間絶縁膜１８に凹凸を形成する開口部１８ｃを形成する代わりに、図１１（ａ）に示すように、素子基板１０ｄの第一導電膜２２の表面の略全面を露出させる開口部１８ｄを形成する。そして、図７（ｂ）および図７（ｃ）に示す工程において、図１１（ａ）に示すように、平坦な第一導電膜２２上に平坦な第二導電膜２３および第三導電膜２４を形成する。
次いで、第三導電膜２４上に、例えば、インクジェット法、スクリーン印刷法等の印刷法、あるいはディスペンサー等により金属等の導電性材料層を形成し、フォトリソグラフィ法、エッチング法等によりパターニングし、複数の凸部２６を形成する。
以上により、図１１（ａ）に示す電子デバイス１ｄを製造することができる。
【００６２】
図１１（ｂ）に示す電子デバイス１ｅは、図９（ａ）〜（ｃ）および図１０（ａ）〜（ｃ）に示すように、第二実施形態の電子デバイス１ｃと略同様の工程により製造する。ここで、本実施形態においては、図１０（ｃ）に示す工程において、第二導電膜２３上の第二層間絶縁膜１９に凹凸を形成する開口部１９ｃを形成する代わりに、図１１（ｂ）に示すように、素子基板１０ｅの第二導電膜２３の表面の略全面を露出させる開口部１９ｅを形成する。そして、図１０（ｃ）に示す工程において、図１１（ｂ）に示すように、平坦な第二導電膜２３上に平坦な第三導電膜２４を形成する。
次いで、第三導電膜２４上に、例えば、インクジェット法、スクリーン印刷法等の印刷法、あるいはディスペンサー等を用いて金属等の導電性材料層を形成し、フォトリソグラフィ法、エッチング法等によりパターニングし、複数の凸部２６を形成する。
以上により、図１１（ｂ）に示す電子デバイス１ｅを製造することができる。
【００６３】
このように電子デバイス１ｄ，１ｅを製造することで、通常の電子デバイスの製造プロセスにより電子デバイス１ｄ，１ｅを形成した後に、端子部２０ｄ，２０ｅに凹部２１を形成することができる。したがって、電子デバイス１ｄ，１ｅの製造工程を簡略化し、生産性を向上することができる。
【００６４】
＜電子デバイスの変形例＞
次に、上述の第一〜第三実施形態の電子デバイスの変形例について、図１２（ａ）〜図１２（ｆ）を用いて説明する。図１２（ａ）〜図１２（ｆ）は、端子部２０に形成された凹部の配列を示す概略平面図である。
上述の実施形態において説明した電子デバイス１，１ｃ，１ｄ，１ｅにおいて、図１２（ａ）に示すように、アレイ状に配列された複数の凹部２１の周囲を囲むように、溝状の凹部２１Ａを形成してもよい。
溝状の凹部２１Ａの幅Ｗおよび深さｄは、上述の実施形態と同様に形成されている。このため、溝状の凹部２１Ａには延在方向に複数の導電粒子が捕捉され、導電性粒子が部分的に溝状の凹部に収容される。
【００６５】
これにより、溝状の凹部２１Ａに収容された導電性粒子４２の凹部２１Ａの幅Ｗ方向の移動を拘束することができる。また、複数の導電性粒子４２を、凹部２１Ａの延在方向に沿って凹部２１Ａに収容することで、導電性粒子４２を高密度で収容し、凹部２１Ａの延在方向の導電性粒子４２の移動も拘束することができる。したがって、溝状の凹部２１Ａによって囲まれた領域外に導電性粒子４２が移動し、望まない位置で導通することを防止することができる。
【００６６】
また、凹部２１は、図１２（ｂ）に示すように、端子部２０の表面に千鳥状に配列してもよい。これにより、端子部２０の表面の凹部２１を高密度で配置することができる。したがって、導電性粒子４２の表面と端子部２０との接触面積の総和をより増加させ、端子部２０，２３どうしの接続抵抗を低下させることができる。
また、凹部２１は、図１２（ｃ）に示すように、平面形状が円形であってもよい。これにより、導電性粒子４２が球形であった場合、円形の縁または内面が球形の導電性粒子４２の表面に接触するため、凹部２１の平面形状が矩形の場合と比較して、凹部２１との接触面積を増加させることが可能となる。また、凹部２１の形状を導電性粒子４２の形状に対応した半球状に形成することで、凹部２１の内面と導電性粒子４２の表面を面で接触させ、より接触面積を増加させることができる。
【００６７】
また、凹部２１は、図１２（ｄ）および図１２（ｅ）に示すように、溝状であり、延在方向に複数の導電性粒子を収容可能に形成した凹部２１Ｄ，２１Ｅとしてもよい。これにより、凹部２１Ｄ，２１Ｅの幅Ｗ方向の導電性粒子４２の移動を凹部２１Ｄ，２１Ｅによって拘束することができる。また、複数の導電性粒子４２を、凹部２１Ｄ，２１Ｅの延在方向に沿って凹部２１Ｄ，２１Ｅに収容することで、導電性粒子４２を高密度で収容し、凹部２１Ｄ，２１Ｅの延在方向の導電性粒子４２の移動も拘束することができる。
また、凹部２１Ｄ，２１Ｅに導電性粒子４２を収容する際には、図１２（ａ）〜図１２（ｃ）に示すように個々の凹部２１に一個の導電性粒子４２を収容する場合と比較して、凹部２１Ｄ，２１Ｅの延在方向に余裕ができるので、凹部２１Ｄ，２１Ｅに導電性粒子４２を収容するのが容易になる。また、非導電性接着剤４１を塗布する際に、ディスペンサーやインクジェット法等により凹部２１Ｄ，２１Ｅの延在方向に塗布することで、導電性粒子４２が凹部２１Ｄ，２１Ｅの幅Ｗ方向に脱落することを防止できる。
【００６８】
また、凹部２１は、図１１（ｆ）に示すように、端子部２０の表面に複数の直線部または曲線部からなる連続したパターンを形成する凹部２１Ｆとしてもよい。これにより、パターンの形状に沿って複数の導電性粒子４２を収容し、端子部２０表面の面方向の導電性粒子４２の移動を拘束することができる。
【００６９】
＜電気光学装置＞
次に、上述の実施形態において説明した電子デバイス１〜１ｅを備えた電気光学装置として、電気泳動装置１００について説明する。
図１３に示すように、本実施形態の電気泳動装置１００は、上述の実施形態で説明した電子デバイス１の素子基板１０の画素領域ＰＸに対向する対向基板５０を備えている。対向基板５０は素子基板１０と同様の可撓性を有する材料によって形成されている。電気泳動装置１００は、対向基板５０と素子基板１０との間に、電気光学材料としてマイクロカプセル５１を備えている。マイクロカプセル５１は、分散媒に分散された電気泳動粒子を含有している。対向基板５０の素子基板１０と対向する面には、ＩＴＯ等によって透明電極５２が形成されている。
【００７０】
本実施形態の電気泳動装置１００によれば、端子部２０，３２が湾曲する場合や、素子基板１０と外部接続用基板３０との間に十分な圧力を加えることができない場合であっても、素子基板１０と外部接続用基板３０との実装部における信頼性に優れた電気泳動装置１００を提供することができる。
【００７１】
＜電子機器＞
次に、上述の実施形態において説明した電気泳動装置１００を備えた電子機器として、電子ペーパー２００について説明する。
図１４は電子ペーパー２００の構成を示す斜視図である。電子ペーパー２００は、本発明の電気泳動表示装置１００を表示領域２０１として備えている。電子ペーパー２００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書換え可能なシートからなる本体２０２を備えて構成されている。
電子ペーパー２００に上述した実施形態の電気泳動表示装置１００を備えることで、表示領域２０１の信頼性を向上させることができる。したがって、本実施形態の電子ペーパー２００によれば、信頼性の高い電子ペーパー２００を提供することができる。
【００７２】
尚、この発明は上述した実施の形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、素子基板および外部接続用基板の材料としては、樹脂フィルム以外にも、単結晶シリコンウェハー、石英ガラス基板、耐熱ガラス基板、樹脂フィルム、金属基板等が用いられ、必要とされる薄膜回路装置の性能や機能に応じて適切な材質が選択される。中でも、薄金属基板、薄ガラス基板、薄シリコンウェハー等を基板に用いた電子デバイスは、基板そのものが薄く可撓性を有するため、柔軟性を備えかつ軽量といった特徴を有する電子デバイスを提供できる。
【００７３】
また、基板上に薄膜回路装置を製造する方法としては、上述の実施形態で説明した半導体層、絶縁体層、金属層等を基板上に直接積層して薄膜回路層を形成する方法以外にも、予めガラス基板等の耐熱性を有する基板上に形成した薄膜回路層を該基板から分離し樹脂フィルム上に接合する転写方法、予めガラス基板等の耐熱性を有する基板上に直接形成し該基板を薄化（研磨もしくはエッチングなど）し樹脂フィルム上に接合する方法等を用いることができる。薄膜回路層が可撓性を有する基板上に形成されていない場合には、このように、薄膜回路層を形成した後、可撓性を有する基板上に転写するか、基板を薄化した後、可撓性を有する基板上に接合するといった手法を用いておく必要がある。
【００７４】
また、上述の実施形態では、素子基板側に凹部を形成する構成について説明したが、同様の凹部を外部接続用基板の端子部に形成してもよい。これにより、素子基板側に凹部を形成する場合と同様の効果を得ることができる。また、凹部を外部接続基板の端子部と素子基板の端子部の両方に形成してもよい。この場合、各基板の凹部の位置は必ずしも一致している必要はなく、どちらか一方の基板の端子部に形成された凹部に導電性粒子が部分的に収容されれば、上述の実施の形態と同様の効果を得ることができる。また、各基板の凹部の位置が一致している場合には、凹部の間で導電性粒子を挟みこむことができ、導電性粒子の端子部表面方向の移動を防止することができる。
【００７５】
また、導電性粒子の表面と凹部の内面とが複数の点または面で接する寸法であれば、導電性粒子の粒径と凹部の幅との関係は上述の実施形態で説明した値に限定されない。
また、凹部に導電性粒子を収容する方法は、上述の実施形態で説明した方法に限定されない。例えば、端子部に導電性粒子を散布した後、基板を傾けることで導電性粒子を移動させ、凹部に収容させるようにしてもよい。
【図面の簡単な説明】
【００７６】
【図１】（ａ）および（ｂ）は本発明の第一実施形態に係る素子基板および電子デバイスの斜視図である。
【図２】図１のＡ−Ａ線に沿う部分拡大断面図である。
【図３】図１のＢ−Ｂ線に沿う部分拡大断面図である。
【図４】本発明の第一実施形態に係る素子基板の概略構成を示す断面図である。
【図５】（ａ）および（ｂ）は本発明の第一実施形態に係る凹部の平面図である。
【図６】（ａ）〜（ｄ）は本発明の第一実施形態に係る素子基板の製造工程を説明する断面図である。
【図７】（ａ）〜（ｃ）は本発明の第一実施形態に係る素子基板の製造工程を説明する断面図である。
【図８】本発明の第二実施形態に係る素子基板の概略構成を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第二実施形態に係る素子基板の製造工程を説明する断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第二実施形態に係る素子基板の製造工程を説明する断面図である。
【図１１】（ａ）および（ｂ）は本発明の第三実施形態に係る素子基板の概略構成を示す断面図である。
【図１２】（ａ）〜（ｄ）は本発明の実施形態の変形例に係る凹部の平面図である。
【図１３】本発明の実施形態に係る電気泳動装置の断面図である。
【図１４】本発明の実施形態に係る電子ペーパーの斜視図である。
【符号の説明】
【００７７】
１，１ａ〜１ｅ  電子デバイス、１０，１０ａ〜１０ｅ  素子基板（基板）、１１，１１ｄ，１１ｅ  薄膜回路層、１２  画素電極（導電性材料層）、１４  パッシベーション膜（絶縁膜）、１６  ゲート絶縁膜（絶縁膜）、１７ｇ  ゲート電極（導電性材料層）、１７ｄ  ドレイン電極（導電性材料層）、１７ｓ  ソース電極（導電性材料層）、１８  第一層間絶縁膜（絶縁膜）、１９  第二層間絶縁膜（絶縁膜）、２０，２０ａ〜２０ｅ  端子部、２１，２１Ａ〜２１Ｆ  凹部、２２  第一導電膜（導電性材料層）、２３  第二導電膜（導電性材料層）、２４  第三導電膜（導電性材料層）、２６  凸部、３０，３０ａ，３０ｂ  外部接続用基板（基板）、３２  端子部、４１  非導電性接着剤（接合材）、４２  導電性粒子、５０  対向基板、５１  マイクロカプセル（電気光学材料）、１００  電気泳動装置（電気光学装置）、２００  電子ペーパー（電子機器）、Ｄ  粒径、ｄ  深さ、Ｓ  間隔（中心間隔）、Ｗ  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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