(57)【要約】【課題】多層回路基板のバイアホール径（トップ径とボトム径の差）を極力小さくして配線面積の低下を防ぐとともに微細配線の形成も可能で、かつ信頼性の高い多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板、並びにその基板を用いた半導体パッケージを提供する。【解決手段】本発明は、絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程を含む多層回路基板の製造方法であって、前記第１の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、前記開口部及び前記第１の金属層上を無電解銅めっきによる第２の金属層をさらに形成する工程を順次行うことを特徴とする多層回路基板の製造方法である。また、上記製法から得られる多層回路基板、半導体チップ搭載基板、並びにその基板を用いた半導体パッケージである。【選択図】図４
2009295850.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に１種類以上の金属層を有する第１の金属層を形成した多層回路基板の製造方法であって、前記第１の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、前記開口部及び前記第１の金属層上に薄付け無電解銅めっきによる第２の金属層をさらに形成する工程を順次行うことを特徴とする多層回路基板の製造方法。
【請求項２】
前記デスミア処理する工程は、ドライプロセスで行う工程である請求項１に記載の多層回路基板の製造方法。
【請求項３】
前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である請求項１に記載の多層回路基板の製造方法。
【請求項４】
前記開口を形成する工程は、レーザ加工による工程である請求項１〜３の何れかに記載の多層回路基板の製造方法。
【請求項５】
前記絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程は、少なくとも１層以上をドライプロセスで形成する工程を有している請求項１〜４の何れかに記載の多層回路基板の製造方法。
【請求項６】
前記第１の金属層の厚みは１μｍ以下である請求項１〜５の何れかに記載の多層回路基板の製造方法。
【請求項７】
前記絶縁層の表面粗さを平均粗さ（Ｒａ）で１μｍ以下に形成する工程をさらに有する請求項１〜６の何れかに記載の多層回路基板の製造方法。
【請求項８】
請求項１〜７の何れかに記載の多層回路基板の製造方法で製造された多層回路基板。
【請求項９】
請求項８に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられる半導体チップ搭載基板。
【請求項１０】
請求項９に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載される半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージの分野では、近年一層の高集積化及び高速対応化の要求が高まっている。これらに対応した半導体パッケージとして、半導体チップを、ガラスエポキシのコア基板上に絶縁層を形成した多層回路基板上に搭載したものが提案されている。このような半導体パッケージは、半導体チップ搭載基板の外部接続端子でさらにマザーボードと呼ばれるより大きな基板に搭載され、マザーボード内の配線によって相互に接続される。このような実装形態をとることによって、半導体チップの電極間隔である０．０５〜０．２５ｍｍを、０．５〜１．０ｍｍに広げてマザーボード上に実装することができる。
【０００３】
一般に多層回路基板の層間接続は、バイアホールを形成した後、バイアホール内に金属層をめっきで形成して行われる。電子機器の小型化、軽量化、高性能化の要求に応えるために、バイアホールの小径化が求められており、このため最近は、レーザでバイアホールを形成する方法が増えてきた。
【０００４】
各種のレーザの中でも特に炭酸ガスレーザはエポキシ樹脂、ポリイミド樹脂等の有機絶縁樹脂に高速で穴あけすることができ、プリント配線板用として工業的に最も多く用いられるようになったが、炭酸ガスレーザで穴あけした場合は、バイアホールの底部に樹脂の炭化物（スミア）が残存する。そこで、プラズマや過マンガン酸塩水溶液等を使用してスミアを除去するデスミア工程が必要である。
【０００５】
デスミア工程の際、プラズマや過マンガン酸水溶液によって、バイアホールの底部のみではなく、基板表面の絶縁層も処理される。このため、デスミアによって、絶縁層表面の粗さまたは官能基が変化してしまい、アディティブ法においては、その後絶縁層表面に形成される金属と絶縁層との接着強度（ピール強度）が低下する問題がある。このようなアディティブ法の問題を解決するために、最近では特許文献１に示すように、５μｍ以下の銅箔を貼り付けた絶縁層を内層回路に積層し、レーザによるバイアホールを開口後、デスミア工程、第２の金属層として薄付け無電解銅めっきを行い、電気めっきレジストを形成した後に電気銅めっきを行う工程と、電気めっきレジストを除去し、パターン部以外の銅をエッチング除去することで内層接続と回路形成する工程とを有する工法がある。このとき回路の配線密度は略導体幅／導体間隔（以下、Ｌ／Ｓという）＝２５μｍ／２５μｍである。また、特許文献２に示すように、ビルドアップ層（絶縁層）上にスパッタリングによりＮｉ、Ｃｒ、Ｃｕ等の第２の金属層を形成し、レーザによるバイアホールを開口後、デスミア工程、金属層としてスパッタリングによりＮｉ、Ｃｕ等の金属層を形成し、電気めっきレジストを形成した後に電気銅めっきを行う工程と、電気めっきレジストを除去し、パターン部以外の銅をエッチング除去することで内層接続と回路形成する工程とを有する工法がある。このとき回路の配線密度は略Ｌ／Ｓ＝１２．５μｍ／１２．５μｍである。
【０００６】
【特許文献１】特開２００３−０８６９３８号公報
【特許文献２】特開２００４−２３５６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１による方法は、金属層が５μｍ以下のため、Ｌ／Ｓ＝２５μｍ／２５μｍ未満の配線になると、金属層５μｍ以下の厚みをエッチングする際、同時に回路もエッチングされてしまい、回路が細くなる等の回路精度に悪影響を及ぼす。また、特許文献２による方法は、金属層をスパッタリングにより形成するため、バイアホールのトップ径とボトム径の差を大きくして、角度（テーパ角）のついた穴壁にしなければならない。そのため、配線面積が少なくなり高密度化の阻害要因となっている。
【０００８】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、多層回路基板のバイアホール径（トップ径とボトム径の差）を極力小さくして配線面積の低下を防ぐとともに微細配線の形成も可能で、かつ信頼性の高い多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板、並びにその基板を用いた半導体パッケージを提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は次のように構成される。
（１）  絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程を含む多層回路基板の製造方法であって、前記第１の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、前記開口部及び前記第１の金属層上を無電解銅めっきによる第２の金属層をさらに形成する工程を順次行うことを特徴とする多層回路基板の製造方法。
（２）  前記デスミア処理する工程は、ドライプロセスで行う工程である上記（１）に記載の多層回路基板の製造方法。
（３）  前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である上記（１）に記載の多層回路基板の製造方法。
（４）  前記開口を形成する工程は、レーザ加工による工程である上記（１）〜（３）の何れかに記載の多層回路基板の製造方法。
（５）  前記絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程は、１層以上をドライプロセスで形成する工程を有する上記（１）〜（４）の何れかに記載の多層回路基板の製造方法。
（６）  前記第１の金属層の厚みは１μｍ以下である上記（１）〜（５）の何れかに記載の多層回路基板の製造方法。
（７）  前記絶縁層の表面粗さを、平均粗さ（Ｒａ）で１μｍ以下に形成する工程をさらに有する上記（１）〜（６）いずれかに記載の多層回路基板の製造方法。
（８）  上記（１）〜（７）の何れかに記載の多層回路基板の製造方法で製造された多層回路基板。
（９）  上記（８）に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられる半導体チップ搭載基板。
（１０）  上記（９）に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。
【発明の効果】
【００１０】
本発明の多層回路基板の製造方法によれば、バイアホールのボトム径とトップ径の差が小さくなるため、バイアホール径を小さくすることが可能である。特にビルドアップ材の厚みが厚くなるに従い効果は大である。また、デスミア工程でスミアを確実に除去可能であるとともに絶縁層と配線の接着強度の低下を防ぎ、かつ微細配線の形成も可能で、信頼性の高い多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージを提供することができる。さらに、本発明の基板の製造方法によれば、デスミアの際に絶縁樹脂と金属との接着強度が低下することがなく、耐リフロー性及び温度サイクル試験での信頼性を向上することができるため、実装信頼性に優れた多層回路基板、半導体チップ搭載基板、半導体パッケージを作製することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を用いて本発明の実施の形態を説明する。なお、多層回路基板として、半導体チップ搭載基板を例として説明するが、特に、これに限定されるものではない。
（半導体チップ搭載基板）
図１に、本発明の半導体チップ搭載基板の一実施例（片面ビルドアップ層２層）の断面模式図を示す。ここでは、ビルドアップ層１０４を片面にのみ形成した実施形態で説明するが、必要に応じてビルドアップ層１０４は両面に形成しても良い。本発明の半導体チップ搭載基板は、図１に示すように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子（図示しない。）及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板１００の反対側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子１０１と第２の層間接続端子１０３は、コア基板１００の第１の層間接続用バイアホール（以下、「第１のバイアホール」という。）１０２を介して電気的に接続される。コア基板１００の第２の配線１０６ｂ上には、ビルドアップ層１０４が形成され、ビルドアップ層１０４上には第３の層間接続端子（図示しない。）を含む第３の配線１０６ｃが形成され、第２の層間接続端子１０３と第３の層間接続端子は、第２の層間接続用ブラインドバイアホール（以下、「第２のバイアホール」という。）１０８を介して電気的に接続される。ビルドアップ層１０４が複数形成される場合は、同様の構造を積層し、例えば、第３の配線１０６ｃ中、第３の層間接続端子は次のビルドアップ層１０４の層間接続端子と、第３の層間接続用ブラインドバイアホール（以下、「第３のバイアホール」という。）１０５を介して電気的に接続される。最外層のビルドアップ層１０４上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子１０１等を共用することも可能である。更に、最外層のビルドアップ層１０４上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。
【００１２】
（コア基板）
コア基板１００の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。有機基材としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタアクリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、これらの樹脂をガラスクロスやガラス不織布などと一体になるように成形したものでもよい。
【００１３】
熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２  ６５〜７５％、Ａｌ２Ｏ３  ０．５〜４％、ＣａＯ  ５〜１５％、ＭｇＯ  ０．５〜４％、Ｎａ２Ｏ  １０〜２０％）、ホウ珪酸ガラス（成分例：ＳｉＯ２  ６５〜８０％、Ｂ２Ｏ３  ５〜２５％、Ａｌ２Ｏ３  １〜５％、ＣａＯ  ５〜８％、ＭｇＯ  ０．５〜２％、Ｎａ２Ｏ  ６〜１４％、Ｋ２Ｏ  １〜６％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。コア基板１００の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ  Ｖｉａ  Ｈｏｌｅ）形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。
【００１４】
（ビルドアップ層）
絶縁層であるビルドアップ層１０４は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタアクリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。ビルドアップ層１０４の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化して形成することができる。また、フィルム状に予め形成し、プレスやラミネートでコア基板１００に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後コア基板１００に接着することもできる。
【００１５】
（熱膨張係数）
半導体チップの熱膨張係数とコア基板１００の熱膨張係数とが近似していて、かつコア基板１００の熱膨張係数とビルドアップ層（絶縁層）１０４の熱膨張係数とが近似していることが好ましい。さらに、半導体チップ、コア基板１００、ビルドアップ層（絶縁層）１０４の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。具体的には、コア基板１００の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。ビルドアップ層（絶縁層）１０４の熱膨張係数α３は１０〜６０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜５０ｐｐｍ／℃である。熱膨張係数の測定は、ＴＭＡ（Ｔｈｅｒｍｏ−Ｍｅｃｈａｎｉｃａｌ  Ａｎａｌｙｓｉｓ）を用いＪＩＳ−Ｃ６４８１に準拠して測定を行うことができる。
【００１６】
（ヤング率）
ビルドアップ層（絶縁層）１０４のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層（絶縁層）１０４中の充填材は、ビルドアップ層（絶縁層）１０４の熱膨張係数が１０〜６０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。ヤング率の測定は、例えばＡＵＴＯＧＲＡＰＨ（島津製作所製、商品名、「ＡＵＴＯＧＲＡＰＨ」は登録商標。」を用いＪＩＳ−Ｋ７１２７に準拠して測定を行うことができる。
【００１７】
（平坦性）
コア基板１００及びビルドアップ層１０４等の絶縁層の表面の平坦性は、平均粗さ（Ｒａ）で１．０μｍ以下、特に０．０１〜１．０μｍが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。同様に配線表面の平坦性も、平均粗さ（Ｒａ）で１．０μｍ以下であることが好ましく、更に０．０１〜０．４μｍであることがより好ましい。すなわち、前記コア基板１００と前記第１の配線１０６ａとの界面、前記コア基板１００と前記第２の配線１０６ｂとの界面、前記第２の配線１０６ｂと前記ビルドアップ層（絶縁層）１０４の界面、前記ビルドアップ層（絶縁層）１０４と前記第３の配線１０６ｃとの界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下であるのが好ましい。特に０．０１〜１．０μｍが好ましく、更に０．０１〜０．４μｍであることがより好ましい。本発明において、Ｒａは、上述のように平均粗さであり、例えば触針式表面粗さ計  サーフテストＳＶ−４００（株式会社ミツトヨ製、商品名）を用いて測定することができる（ＪＩＳ  Ｃ  ６４８１参照）。
【００１８】
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００１９】
（絶縁層上の第１の金属層の形成）
コア基板１００及びビルドアップ層１０４等の絶縁層上に１種類以上の金属層を有する第１の金属層を形成する方法として、スパッタリング、真空加熱蒸着、真空ＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などがある。スパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタリングで形成できる金属層としては、Ｃｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｚｎ、Ｃｕまたはこれらの合金であることが好ましい。
スパッタリングで形成できる１層の金属層の厚みは１〜１０００ｎｍ程度であり、連続して複数層の金属層を形成して第１の金属層とすることも可能である。このような例として、例えばスパッタリングで絶縁層上に金属を形成する場合は、絶縁層との接着性を向上させるために１層目に下地金属を形成する。下地金属の膜厚は特に５〜２００ｎｍが好ましく、金属としてはＮｉ、Ｃｒ、Ｚｎ、Ｃｏ及びそれらの合金が好ましい。２層目以降は必要に応じて金属種及び厚みを選択すればよいが、多層回路基板の配線を形成する場合は、Ｃｕをターゲットにして５〜１０００ｎｍスパッタリングして２層目の薄膜銅層を形成するのが好ましい。薄膜銅層の膜厚は特に１００〜５００ｎｍが好ましく、２００〜３００ｎｍがより好ましい。また、１層目の下地金属と２層目以降の薄膜銅層を合わせた第１の金属層全体としての厚みは、１０００ｎｍ（１μｍ）以下が好ましい。
なお、本発明における第１の金属層とは、バイアホールのための開口を形成する前に、コア基板１００及びビルドアップ層１０４等の絶縁層上に形成される金属層をいう。
【００２０】
（絶縁層上の配線形成方法）
コア基板１００及びビルドアップ層１０４等の絶縁層上の配線形成方法としては、絶縁層上に１種類以上の第１の金属層を形成し、この第１の金属層の不要な箇所をエッチング除去する方法（サブトラクティブ法）、絶縁層上に１種類以上の第１の金属層を形成し、その後電解めっきで必要な配線を形成した後、第１の金属層をエッチングで除去する方法（セミアディティブ法）、絶縁層上の必要な箇所にのみめっき処理により配線を形成する方法（アディティブ法）がある。
【００２１】
（バイアホール）
コア基板１００に設ける第１のバイアホール、及びビルドアップ層１０４に設ける第２、第３のバイアホールは、コア基板１００やビルドアップ層１０４の絶縁層上に１種類以上の第１の金属層を形成した後、この第１の金属層側から絶縁層を開口して、バイアホールを形成する。
また、コア基板１００に設ける第１のバイアホールは、コア基板１００の片面に金属層を形成した後、絶縁層側から開口してバイアホールを形成してもよい。
【００２２】
（開口を形成する方法）
開口を形成する方法としては、パンチやドリルなどの機械加工、レーザビームによる加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがあるが、微細な穴を加工できることや金属と絶縁層を同時に穴加工しやすいという観点から、特にレーザビームを使用するのがより好ましい。使用するレーザは限定されるものではなく、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。
レーザにより開口を形成する方法としては、銅箔上に直接レーザ光を照射するダイレクトレーザ穴あけ法や、開口径と同じ大きさの窓穴をフォトリソ法により形成した後、窓穴より大きなレーザ光を照射するコンフォーマル穴あけ法、開口径より大きな窓穴を銅箔上に形成した後、窓穴径と同じ径のレーザ光を照射して穴あけを行うラージウインドウ法の何れでもよいが、工数が少ない点からダイレクトレーザ穴あけ法が好ましい。
【００２３】
（開口のテーパ角）
図９に開口部の断面図を示す。開口底部の第２の配線１０６ｂ側の直径（ボトム径）をＢ、開口の第１の金属層１０６ｃ１側の直径（トップ径）をＴ、ビルドアップ層（絶縁層）１０４の厚みをｔとしたとき、テーパ角θは（１）式で表すことができる。
【００２４】
【数１】
2009295850.tif 000003
基板の配線収容率を高めるためには、ボトム径Ｂを一定とした場合、トップ径Ｔとボトム径Ｂの差が小さいことが好ましい。しかし、トップ径Ｔとボトム径Ｂの差が小さくなるに従い、テーパ角が９０度に近くなるため、スパッタリングや蒸着などを用いて開口部の側壁に金属を形成する場合は、良好な金属層を形成することが困難になる。スパッタリングの場合は、テーパ角は６５度以下が好ましい。
【００２５】
（デスミア）
前述の方法により形成されたバイアホールのスミア除去としては、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理があり、必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン（ＣＦ４）、またはこれらの混合ガスが好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。
【００２６】
（層間接続）
層間接続は、コア基板に設けた第１のバイアホール及びビルドアップ層に設けた第２、第３のバイアホールに層間接続めっきや導電性ペーストを充填することで行われる。また、配線形成方法としてセミアディティブ法を用いる場合は、めっきで配線を形成する際に同時に層間接続を行うこともでき、効率的で好ましい。この場合、層間接続めっきは、下地めっきとしての薄付け無電解銅めっき層（第２の金属層）と、厚付けのための電解銅めっき層を備えるのが望ましい。
【００２７】
（サブトラクティブ法による配線形成）
前述の方法で形成された金属層（第１、第２の金属層、電解銅めっき層を含む。）の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属層（第１、第２の金属層、電解銅めっき層を含む。）をエッチング除去し、配線を形成することができる。例えば、金属層（第１、第２の金属層、電解銅めっき層を含む。）が銅層の場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅層の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。また、金属層（第１、第２の金属層、電解銅めっき層を含む。）が複数の金属から構成される場合は、それぞれ適切なエッチング液を組み合わせてエッチングを行うことができる。
【００２８】
（セミアディティブ法による配線形成）
前述の方法で形成された金属層（第１、第２の金属層）上に、めっきレジストを必要なパターンに形成し、金属層（第１、第２の金属層）を介して電解めっきにより配線を形成できる。その後、めっきレジストを剥離し、最後に金属層（第１、第２の金属層）をエッチング等により除去し、配線が形成できる。セミアディティブ法では、層間接続と配線形成を同時に行うことができ、効率的で好ましい。
【００２９】
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図２に示すように（内層配線、層間接続端子等は省略。）、半導体チップ接続端子１６より内側に外部接続端子を形成したファン−インタイプや、図３に示すような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
【００３０】
図２は本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。また、図３は、本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。図中、１３は、半導体パッケージ領域である。フリップチップタイプの場合、１４はダイボンドフィルム接着領域、１５は半導体チップ搭載領域、１６は半導体チップ接続端子である。ワイヤボンドタイプの場合、１７はダイボンドフィルム接着領域、１８は半導体チップ搭載領域である。また、１９は外部接続端子、２０は展開配線である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を形成することもできる。ダミーパターン２１の形状や配置も特には問わないが、半導体チップ搭載領域１５、１８に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００３１】
（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。この場合は、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは実験的に反りが発生しないように調整することがより好ましい。さらに、絶縁被覆の熱膨張係数は、一般的には大きな材料が多いため、このような絶縁被覆を半導体チップ搭載側に形成する場合は、フレームの半導体パッケージ領域の外側だけに形成するのが好ましい。また、絶縁被覆の厚みは５〜５０μｍであることが好ましく、１０〜３０μｍがより好ましい。厚みが５０μｍ以上では、半導体チップ搭載基板全体の厚みが厚くなり、５μｍ以下では絶縁性に問題が発生する場合がある。
【００３２】
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。また、必要に応じて、露出した配線、ダミーパターン、補強パターン等の金属パターン表面に同時に施すこともできる。
【００３３】
（半導体チップ搭載基板の製造工程）
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図４の（ａ）〜（ｈ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示す。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００３４】
（工程ａ）
（工程ａ）は、図４（ａ）に示すようにコア基板１００上に第１の配線１０６ａを作製する工程である。例えば片面に銅層が形成されたコア基板１００に第１の配線１０６ａ形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いるサブトラクティブ法によって作製することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により得ることができる。なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分、図示しない。）を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。
【００３５】
（工程ｂ）
（工程ｂ）は、図４（ｂ）に示すように、前記第１の層間接続端子１０１と、後述する第２の配線１０６とを接続するための第１のバイアホール１０２を形成する工程である。バイアホールの形成は、コア基板１００が非感光性基材の場合レーザ光を用いることができる。使用するレーザ光は限定されるものではなく、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。コア基板１００が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。その後熱処理とエッチングによりバイアホールを形成する。また、コア基板１００が直接エッチング可能な基材の場合は、エッチングによって形成することもできる。形成されたバイアホールは層間を電気的に接続するために導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
【００３６】
（工程ｃ）
（工程ｃ）は、図４（ｃ）に示すように、コア基板１００の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板１００の第１の配線１０６ａと反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いてサブトラクティブ法によって第２の配線１０６ｂを形成する。銅層は（工程ａ）と同様にスパッタリング、蒸着、めっきなどで形成できる。なお、第２の配線１０６ｂは第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。
【００３７】
（工程ｄ）
（工程ｄ）は、図４（ｄ）に示すように前記第２の配線１０６ｂを形成した面にビルドアップ層１０４を形成する工程である。コア基板１００表面及び第２の配線１０６ｂ表面に、前述したようなワニス状の絶縁材料の印刷、スピンコート、またはフィルム状の絶縁材料をラミネートやプレスなどの手法を用いて積層形成してビルドアップ層（絶縁層）１０４を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させる。加熱条件は、材料に適した条件を選択すればよく、硬化後に反りやねじれが発生しないような条件が好ましい。
【００３８】
ビルドアップ層（絶縁層）１０４を形成する前に、第２の配線１０６ｂ表面にシランカップリング剤等のカップリング剤を含む皮膜（図示しない。）を形成することが好ましい。このカップリング剤を含む皮膜により、第２の配線１０６ｂ表面とビルドアップ層（絶縁層）１０４との接着信頼性を向上させることが可能である。使用するカップリング剤はシランカップリング剤が好ましく、例えば、シランカップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシランカップリング剤の１種もしくは２種以上の混合物を含有する溶液を使用することができる。シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％、好ましくは、０．１重量％〜０．５重量％である。カップリング剤による皮膜形成処理は、前記のように調整したカップリング剤溶液に浸漬する、前記溶液をスプレー噴霧する、塗布する等の方法により行うことができる。前記のシランカップリング剤で処理したコア基板１００は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。さらに、シランカップリング剤処理前のコア基板１００表面を、脱脂処理、アルカリ処理、酸処理、水洗などを必要に応じて適宜組合せて行い、表面を清浄することが好ましい。
【００３９】
（工程ｅ）
（工程ｅ）は、図４（ｅ）に示すように前記ビルドアップ層（絶縁層）１０４上に、第１の金属層１０６ｃ１を形成する工程である。第１の金属層１０６ｃ１は銅とビルドアップ層（絶縁層）１０４の接着を確保するための金属が好ましく、スパッタリング、蒸着などで形成できる。金属は特に限定しないが、Ｃｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｚｎ、ＮｉとＣｒの合金、ＮｉとＣｕの合金等の金属を用いることができる。また、膜厚は５〜２００ｎｍが好ましい。
連続して複数層の金属層を形成して第１の金属層とすることも可能である。１層目として、上記の金属層を形成した後、２層目以降は必要に応じて金属種及び厚みを選択すればよいが、多層回路基板の配線を形成する場合は、Ｃｕをターゲットにして５〜１０００ｎｍスパッタリングして２層目の薄膜銅層を形成するのが好ましい。薄膜銅層の膜厚は特に１００〜５００ｎｍが好ましく、２００〜３００ｎｍがより好ましい。また、１層目の下地金属と２層目以降の薄膜銅層を合わせた第１の金属層としての厚みは、１０００ｎｍ（１μｍ）以下が好ましい。
【００４０】
（工程ｆ）
（工程ｆ）は、図４（ｆ）に示すように、前記第１の金属層１０６ｃ１の上から第２のバイアホール１０８を形成した後、バイアホール内部のスミアを除去する工程である。バイアホールの形成はレーザビーム加工が好ましく、特に炭酸ガスレーザがより好ましい。開口部は図９に示すボトム径Ｂとトップ径Ｔの差が小さいことが、配線収容率を上げることから好ましい。スミア除去として、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理があり、真空プラズマ処理が好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。
【００４１】
（工程ｇ）
（工程ｇ）は、図４（ｇ）に示すように、前述のスミア除去された第２のバイアホールを有するビルドアップ層（絶縁層）１０４上に、第３の配線１０６ｃを形成する工程である。このような微細配線を形成するプロセスとしてはセミアディティブ法が好ましい。すなわち、第１の金属層１０６ｃ１上にさらに第２の金属層（図示しない。）を形成した後、めっきレジストを必要なパターンに形成し、第１、第２の金属層を介して電解めっきにより第３の配線１０６ｃ形成と第２のバイアホール１０８内部の層間接続を同時に行うことができる。その後、めっきレジストを剥離し、最後に第１の金属層１０６ｃ１及び第２の金属層（図示しない。）をエッチング等により除去し、第３の配線１０６ｃが形成できる。第２の金属層（図示しない。）は第２のバイアホール１０８内部の層間接続のため、無電解銅めっきを１５０〜３０００ｎｍめっきして薄膜銅層を形成するのが好ましい。（工程ｄ）から（工程ｇ）までを繰り返して、図４（ｈ）に示すようにビルドアップ層（絶縁層）１０４を２層以上作製してもよい。この場合、最外のビルドアップ層（絶縁層）１０４上に形成された層間接続端子が、外部接続端子１０７となる。
【００４２】
（工程ｈ）
（工程ｈ）は、図４（ｈ）に示すように、前記第３の配線１０６ｃを形成した面に次のビルドアップ層（絶縁層）１０４を形成し、前記ビルドアップ層（絶縁層）１０４に第３のバイアホール１０５を形成し、さらに外部接続端子１０７以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストを用いるのが好ましく、熱硬化型や光硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる光硬化型のものが好ましい。
【００４３】
（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図５に示すようなフレーム形状にすることが好ましい。半導体チップ搭載基板２２の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
【００４４】
図５の（ａ）は本発明の半導体チップ搭載基板２２のフレーム形状の一例を表す全体の平面図であり、（ｂ）は（ａ）の破線部分の拡大図である。図５のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロック２３を複数個行及び列に形成する。図５では、２個のブロック２３しか記載していないが、必要に応じて、ブロック２３も格子状に配置してもよい。ブロック２３間のスペース幅は特に問わないが、半導体チップ搭載基板２２の有効利用を考えると、０．５〜１０ｍｍが好ましい。ここで、半導体パッケージ領域１３間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域１３を配置することで、半導体チップ搭載基板２２の有効利用が可能になる。
【００４５】
また、半導体チップ搭載基板２２の端部には、位置合わせ用ガイド穴１１のような位置決めのマーク等を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
さらに、前記半導体パッケージ領域１３間のスペース部や前記ブロック２３の外側には補強パターン２４を形成することが好ましい。補強パターン２４を形成することにより、半導体チップ搭載基板２２の剛性が向上し、半導体パッケージの組み立てが容易になる。また、補強パターン２４は、半導体チップ搭載基板２２の反りやねじれの防止も可能であり、必要に応じて基板の両側、さらには内層ビルドアップ層（絶縁層）１０４にも形成することができる。補強パターン２４は、別途作製し半導体チップ搭載基板２２と貼り合わせてもよいが、半導体パッケージ領域１３に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターン２４が、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロック２３の外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、半導体チップ搭載基板２２を作製することができる。
【００４６】
（半導体パッケージ）
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成される。
【００４７】
図６に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図６に示すように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップ１１１と半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。さらに、これらの半導体パッケージには、図示するように、半導体チップ１１１と半導体チップ搭載基板の間を熱硬化性樹脂等のアンダーフィル材１１３で封止することが好ましい。アンダーフィル材１１３の熱膨張係数は、半導体チップ１１１及びコア基板１００の熱膨張係数と近似していることが好ましい。さらに好ましくは（半導体チップ１１１の熱膨張係数）≦（アンダーフィル材１１３の熱膨張係数）≦（コア基板１００の熱膨張係数）である。さらに、半導体チップ１１１の搭載には異方導電性フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）や導電性粒子を含まない接着フィルム（ＮＣＦ：Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いて行うこともできる。この場合は、アンダーフィル材１１３で封止する工程の必要がないため、効率的である。さらに、半導体チップ１１１を搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためより好ましい。
【００４８】
また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えばはんだボール１１４を搭載することができる。はんだボール１１４には共晶はんだやＰｂフリーはんだが用いられる。はんだボール１１４を外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的である。
【００４９】
また、図７には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップ１１１の搭載には、一般のダイボンドペーストも使用できるが、図７に示すようにダイボンドフィルム１１７を用いるのがより好ましい。半導体チップ１１１と半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いるワイヤボンドで行うのが一般的である。半導体チップ１１１の封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。封止領域は、半導体チップ１１１の必要な部分だけを封止しても良いが、図７のように半導体パッケージ領域全体を封止してもよい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
【実施例】
【００５０】
次に、実施例を挙げて本発明をさらに説明するが、本発明はこれら実施例に限定されるものではない。また、以下の実施例、比較例の（工程ａ）〜（工程ｈ）は、図４に対応する。
【００５１】
実施例１
（工程ａ）〜（工程ｃ）
両面銅箔付き銅張り積層板ＭＣＬ−Ｅ−６７９Ｆ（日立化成工業株式会社製、商品名）の一方の面にドライフィルムレジストをラミネートし、露光、現像、エッチングを順次行い、銅張り積層板の一方の面に第２の配線１０６ｂを形成した。本実施例では、ビルドアップ層１０４に設ける第２のバイアホール１０８へのめっき付き性を試験するのを目的とするので、第１のバイアホール２は設けていない。
【００５２】
（工程ｄ）
シランカップリング剤処理をして第２の配線１０６ｂ表面にシランカップリング剤を含んだ皮膜を形成した後、銅張り積層板の第２の配線１０６ｂを形成した面に、ビルドアップ層（絶縁層）１０４としてＡＳ−ＺＩＩ厚み４０μｍ（日立化成工業株式会社製、商品名）を１１０℃４０秒でラミネートし、１８０℃６０分間加熱硬化した。
【００５３】
（工程ｅ）
ビルドップ層（絶縁層）１０４表面にスパッタリングによりＣｒ層１０ｎｍとＣｕ層２００ｎｍの１０６ｃ１を形成した（第１の金属層１０６ｃ１）。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。
〔条件〕
（１）Ｃｒスパッタ
出力：５００Ｗ
時間：２１秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
（２）Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
【００５４】
（工程ｆ）
Ｃｒ層とＣｕ層を有する第１の金属層１０６ｃ１の上から第２の配線１０６ｂに到達するまで、レーザで表１に示す５種類の第２のバイアホール１０８を形成した。表１に、これらの第２のバイアホール１０８の開口径を示す。レーザには炭酸ガスレーザＭＬ６０５ＧＴＸ（三菱電機株式会社製、商品名）を使用した。
【００５５】
【表１】
2009295850.tif 000004
次に、大気圧プラズマ装置ＡＰ−Ｔ０２（積水化学工業株式会社製、商品名）を使用し、第２のバイアホール１０８内部のスミアを除去した。大気圧プラズマ処理は以下に示した条件で行った。
〔条件〕
電極間隔：２ｍｍ
酸素流量：１Ｌ／分
電圧：６０Ｖ×９０
時間：５分
【００５６】
（工程ｇ）
第２のバイアホール１０８の側壁及び第１の金属層１０６ｃ１表面に、第２の金属層として薄付け無電解銅めっき１２１を２００ｎｍ形成した。薄付け無電解銅めっき液は、ＣＵＳＴ２０１（日立化成工業株式会社製、商品名）を用いて以下に示した条件で行った。
〔条件〕
（１）クリーナーコンディショナーＣＬＣ−６０１（日立化成工業株式会社製、商品名）：５０℃、５分
（２）湯洗：５０℃、１分
（３）水洗：２分
（４）酸洗浄：１０重量％硫酸
（５）水洗：１分
（６）プリディップＰＤ−３０１（日立化成工業株式会社製、商品名）：３０℃、２分
（７）アクチュベーターＨＳ−２０２Ｂ（日立化成工業株式会社製、商品名）：３０℃、５分
（８）水洗：２分
（９）アクセレーターＰＤＰ−６０１（日立化成工業株式会社製、商品名）：２０℃、６分
（１０）水洗：１分
（１１）ＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）：２０℃、１０分
（１２）水洗：２分
（１３）乾燥（箱型乾燥機）：８０℃２０分
その後さらに、電気銅めっき１２０を５μｍ形成し、図８（ａ）に示す、第２のバイアホール１０８を形成した。
【００５７】
比較例１
（工程ａ）〜（工程ｆ）までは実施例１と同様に行い、その後、以下の（工程ｇ）を行った。
（工程ｇ）
第２のバイアホール１０８の側壁及び第１の金属層１０６ｃ１表面に、第２の金属層としてスパッタリングにより接着金属（Ｎｉ）層１１８を１０ｎｍ及び薄膜銅層１１９を２００ｎｍ形成した。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて行った。その後さらに、電解銅めっき層１２０を５μｍ形成し、図８（ｂ）に示す、第２のバイアホール１０８を形成した。
【００５８】
実施例２
（工程ａ）
図４に示すように、コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子（図示しない。）を含む。）を形成した。
〔条件〕
Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
【００５９】
（工程ｂ）
第１の配線１０６ａが形成されたガラス基板の第１の配線１０６ａと反対面から第１の層間接続端子１０１に到達するまで、レーザでφ５０μｍの穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件で行った。
得られた穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填してガラス基板の第１の層間接続端子１０１と電気的に接続し、第１のバイアホール１０２を形成した。
【００６０】
（工程ｃ）
（工程ｂ）で形成された第１のバイアホール１０２と電気的に接続するために、ガラス基板の、第１の配線１０６ａと反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線１０６ｂの形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む。）を形成した。
【００６１】
（工程ｄ）
（工程ｃ）で形成した第２の配線１０６ｂ側の面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜を形成した後、ビルドアップ層１０４を次のように形成した。すなわち、絶縁樹脂材料であるＡＳ−ＺＩＩ厚み４０μｍ（日立化成工業株式会社製、商品名）を用いて、ラミネート法で、１１０℃４０秒により絶縁層を形成し、１８０℃６０分間加熱硬化してビルドアップ層１０４を得た。このビルドアップ層１０４の、熱膨張係数は４９ｐｐｍ／℃、ヤング率は２．７ＧＰａである。
【００６２】
（工程ｅ）
（工程ｄ）で形成されたビルドアップ層（絶縁層）１０４上に、スパッタリングによりＣｒ層１０ｎｍとＣｕ層２００ｎｍの１０６ｃ１を形成した（第１の金属層１０６ｃ１）。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。
〔条件〕
（１）Ｃｒスパッタ
出力：５００Ｗ
時間：２１秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
（２）Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
【００６３】
（工程ｆ）
Ｃｒ層とＣｕ層を有する第１の金属層１０６ｃ１の上から第２の層間接続用端子１０３に到達するまで、レーザでトップ径／ボトム径＝１００／７０μｍ（テーパ角６９度）の第２のバイアホール１０８を形成した。レーザには炭酸ガスレーザＭＬ６０５ＧＴＸ（三菱電機株式会社製、商品名）を使用した。次に、大気圧プラズマ装置ＡＰ−Ｔ０２（積水化学工業株式会社製、商品名）を使用し、第２のバイアホール１０８内部のスミアを除去した。大気圧プラズマ処理は以下に示した条件で行った。
〔条件〕
電極間隔：２ｍｍ
酸素流量：１Ｌ／分
電圧：６０Ｖ×９０
時間：５分
【００６４】
（工程ｇ）
第３の配線１０６ｃの形成及び第２のバイアホール１０８の層間接続を行うために、第２の金属層として薄付け無電解銅めっき１２１を２００ｎｍ形成した（図８ａ）。無電解銅めっき液は、ＣＵＳＴ２０１（日立化成工業株式会社製、商品名）を用いて以下に示した条件で行った。
〔条件〕
（１）クリーナーコンディショナーＣＬＣ−６０１（日立化成工業株式会社製、商品名）：５０℃、５分
（２）湯洗：５０℃、１分
（３）水洗：２分
（４）酸洗浄：１０％硫酸
（５）水洗：１分
（６）プリディップＰＤ−３０１（日立化成工業株式会社製、商品名）：３０℃、２分
（７）アクチュベーターＨＳ−２０２Ｂ（日立化成工業株式会社製、商品名）：３０℃、５分
（８）水洗：２分
（９）アクセレーターＰＤＰ−６０１（日立化成工業株式会社製、商品名）：２０℃、６分
（１０）水洗：１分
（１１）ＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）：２０℃、１０分
（１２）水洗：２分
（１３）乾燥（箱型乾燥機）：８０℃２０分
【００６５】
次に、めっきレジストＡＺ１０ＸＴ（２２０ＣＰ）（ＡＺエレクトロニックマテリアルズ株式会社製、商品名）をスピンコート法で膜厚約９μｍのレジスト層を形成した。８５０ｍＪ／ｃｍ２の条件で露光し、ＴＭＡＨ（水酸化テトラメチルアンモニウム）２．３８重量％現像液（多摩化学工業株式会社製、商品名）を用いて約２５℃で８分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行い、電解銅めっき層１２０を形成した（図８（ａ））。めっきレジストの剥離は、ＡＺリムーバー７００（ＡＺエレクトロニックマテリアルズ株式会社製、商品名）を用いて約２５℃で８分間浸漬揺動し除去した。銅及びＣｒ金属膜のクイックエッチングには、銅は硝酸過酸化水素系エッチング液を用いて、４５℃で３６０秒間スプレー式エッチンク装置によりエッチング除去し、Ｃｒはフェリシアン化カリウム系エッチング液を用いて、４０℃で６０秒間浸漬することによりエッチング除去し、第３の配線１０６ｃを形成した。
【００６６】
（工程ｈ）
この後、（工程ｄ）〜（工程ｇ）までを再度繰り返し、ビルドアップ層（絶縁層）１０４及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダレジスト１０９を形成して、図１（１パッケージ分の断面図）、図２（１パッケージ分の平面図）、及び図５（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板２２を作製した。
【００６７】
（工程ｉ）
図６に示すように、前記（工程ａ）〜（工程ｈ）により作製された半導体チップ搭載基板２２の半導体チップ搭載領域（フリップチップタイプ）１５に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板２２と半導体チップ１１１の隙間に、半導体チップ１１１端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板２２を切断し、図６に示す半導体パッケージを作製した。
【００６８】
実施例３
（工程ａ）〜（工程ｈ）の工程は実施例２と同様にして、図１（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図５（半導体チップ搭載基板全体図）に示すようなワイヤボンドタイプＢＧＡ用半導体チップ搭載基板２２を作製した。
【００６９】
（工程ｉ）
図７に示すように、前記（工程ａ）〜（工程ｈ）により作製された半導体チップ搭載基板２２の半導体チップ搭載領域（ワイヤボンドタイプ）１８に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を用いて、半導体チップ１１１を必要な数だけ搭載した。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ１１１上の端子と半導体チップ搭載基板２２の半導体チップ接続端子１６とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップ１１１を封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図５に示す１つのブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板２２を同時に切断し、図７に示す半導体パッケージを作製した。
【００７０】
比較例２
前記（工程ａ）〜（工程ｆ）の工程は実施例１と同様にして、第３の配線１０６ｃの形成及び第２のバイアホール１０８の層間接続を行うために、（工程ｇ）の第２の金属層として接着金属（Ｎｉ）層１１８および薄膜銅層１１９（図８（ｂ））を比較例１の条件でスパッタリングにより形成した以外は実施例２と同様にして、ファン−インタイプＢＧＡ用半導体チップ搭載基板２２（図５）及び半導体パッケージ（図７）を作製した。
【００７１】
〔試験１〕
実施例１および比較例１で形成したバイアホール寸法（バイアホール開口径）に対する電気銅めっき後のめっき付き性の比較を行った。その結果を表２に示す。めっき付き性は、バイアホール内を顕微鏡で観察して行い、バイアホール内壁の露出があるものをＮＧとして評価した。
【００７２】
【表２】
2009295850.tif 000005
【００７３】
〔試験２〕
実施例２、実施例３、および比較例２で作製した各半導体パッケージのサンプルに、以下の試験を行った。
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数２０個を到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流してリフローし、クラックの発生を調べた。結果を表３に示す。クラックの有無は、顕微鏡で観察し、クラックが認められたものをＮＧとして評価した。
【００７４】
【表３】
2009295850.tif 000006
【００７５】
また、同様に半導体パッケージサンプル数２０個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃  各３０分の条件で温度サイクル試験を行い、バイアホールの接続信頼性を調べた。結果を表４に示す。バイアホールの接続信頼性は、半導体パッケージサンプルの接続抵抗を測定し、抵抗上昇が初期抵抗の１０％を超えたものをＮＧとして評価した。
【００７６】
【表４】
2009295850.tif 000007
【００７７】
本発明の製造方法により製造した実施例１は、ボトム径とトップの径の差が小さいバイアホールにおいてもめっき付き性は良好であり、バイアホール径を小さくすることができるため、高密度配線の形成が可能である。特にビルドアップ材の厚みが厚くなるに従い効果は大である。これに対し、スパッタリングで第２の金属層を形成した比較例１は、ボトム径とトップの径の差が小さいバイアホールを形成することができないため、高密度の配線を形成することが困難である。  また、本発明の製造方法により製造した実施例２，３の半導体パッケージでは、耐リフロー性及び温度サイクル試験とも良好な結果が得られた。しかし、スパッタリングで第２の金属層を形成した比較例２は、温度サイクル試験でのバイアホール接続信頼性を満足することはできなかった。以上の結果から、本願発明により、信頼性の高い多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージを提供することができる。また、耐リフロー性及び温度サイクル試験での信頼性を満足できる高密度配線の半導体パッケージを作製することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態が適用される半導体チップ搭載基板の断面図である。
【図２】本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。
【図３】本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。
【図４】（ａ）〜（ｈ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図である。
【図５】（ａ）は、本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図である。（ｂ）は、（ａ）の破線部分の拡大図である。
【図６】本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図である。
【図７】本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図である。
【図８】（ａ）は、本発明の一実施形態が適用される半導体チップ搭載基板のバイアホール部の断面図である。（ｂ）は、従来技術による半導体チップ搭載基板のバイアホール部の断面図である。
【図９】金属層及び絶縁層に形成した開口部の断面図である。
【符号の説明】
【００７９】
１１  位置合わせ用ガイド穴
１３  半導体パッケージ領域
１４  ダイボンドフィルム接着領域（フリップチップタイプ）
１５  半導体チップ搭載領域（フリップチップタイプ）
１６  半導体チップ接続端子
１７  ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８  半導体チップ搭載領域（ワイヤボンドタイプ）
１９  外部接続端子
２０  展開配線
２１  ダミーパターン
２２  半導体チップ搭載基板
２３  ブロック
２４  補強パターン
２５  切断位置合わせマーク
１００      コア基板
１０１      第１の層間接続端子
１０２      第１のバイアホール
１０３      第２の層間接続端子
１０４      ビルドアップ層
１０５      第３のバイアホール
１０６ａ    第１の配線
１０６ｂ    第２の配線
１０６ｃ    第３の配線
１０６ｃ１  第１の金属層
１０７      外部接続端子
１０８      第２のバイアホール
１０９      絶縁被覆（ソルダレジスト）
１１１      半導体チップ
１１２      接続バンプ
１１３      アンダーフィル材
１１４      はんだボール
１１５      金ワイヤ
１１６      封止樹脂
１１７      ダイボンドフィルム
１１８      接着金属（Ｎｉ）層（第２の金属層）
１１９      薄膜銅層（第２の金属層）
１２０      電解銅めっき層
１２１      薄付け無電解銅めっき層（第２の金属層）
【図１】
2009295850.tif 000008
【図２】
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【図３】
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【図４】
2009295850.tif 000011
【図５】
2009295850.tif 000012
【図６】
2009295850.tif 000013
【図７】
2009295850.tif 000014
【図８】
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【図９】
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