(57)【要約】【課題】  レイアウトにおいて、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保する。【解決手段】  特定の機能を実現する機能部を備える機能セルのライブラリ１１を用いて配置配線処理を行う半導体集積回路３０の設計方法であって、ライブラリ１１が、機能セルの一部または全部について、対応する機能セルの機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、半導体集積回路３０を構成する機能セルの内、キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、キャパシタ付機能セルの配置判定指標を求め、配置判定指標が所定のキャパシタ配置条件を満たす判定対象セルについて、対応するキャパシタ付機能セルを用いて配置配線処理を行う。【選択図】        図３
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【特許請求の範囲】
【請求項１】
トランジスタの複数を用いて特定の機能を実現する機能部を備える機能セルの複数からなる半導体集積回路について、前記機能セルのライブラリを用いて配置配線処理を行う半導体集積回路の設計方法であって、
前記ライブラリが、前記機能セルの一部または全部について、対応する前記機能セルの前記機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、
前記半導体集積回路を構成する前記機能セルの内、前記キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、前記キャパシタ付機能セルの配置判定指標を求め、前記配置判定指標が所定のキャパシタ配置条件を満たす前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いて前記配置配線処理を行うことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記判定対象セルの夫々について、信号遷移時のスイッチング電流の大きさを第１配置判定指標として求め、
前記第１配置判定指標の値が所定の第１配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記判定対象セルの夫々について、出力信号の駆動能力の大きさを第２配置判定指標として求め、
前記第２配置判定指標の値が所定の第２配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを特徴とする請求項１または２に記載の半導体集積回路の設計方法。
【請求項４】
前記判定対象セルの夫々について、所定期間内における信号遷移率を第３配置判定指標として求め、
前記第３配置判定指標の値が所定の第３配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路の設計方法。
【請求項５】
前記判定対象セルの夫々について、前記配置配線処理後の前記判定対象セルの面積を第４配置判定指標として求め、
前記第４配置判定指標の値が所定の第４配置判定値以上の前記機能セルについて、対応する前記キャパシタ付機能セルを用いることを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路の設計方法。
【請求項６】
前記半導体集積回路が、複数の機能セルからなる機能ブロックを複数備えてなり、
前記機能セルの信号遷移時のスイッチング電流の大きさを第１配置判定指標とし、前記機能セルの出力信号の駆動能力の大きさを第２配置判定指標とし、前記機能セルの所定期間内における信号遷移率を第３配置判定指標とし、前記配置配線処理後の前記機能セルの面積を第４配置判定指標とし、
前記機能ブロック毎に、前記第１配置判定指標、前記第２配置判定指標、前記第３配置判定指標及び前記第４配置判定指標の内の何れか１つ、或いは、複数を選択し、
前記判定対象セルの夫々について、前記判定対象セルが属する前記機能ブロックについて選択された前記配置判定指標を求めることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項７】
クロック信号を駆動する前記機能セルを前記判定対象セルとすることを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項８】
前記ライブラリが、対応する前記キャパシタ付機能セルを持つ前記機能セルの一部または全部について、容量の異なるキャパシタを備えた複数種類の前記キャパシタ付機能セルを含んで構成され、
前記判定対象セルの内の前記キャパシタ付機能セルを用いる前記判定対象セルであって、前記ライブラリが対応する複数種類の前記キャパシタ付機能セルを備える容量選択対象セルの夫々について、所定の容量選択指標を求め、前記容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを特徴とする請求項１〜７の何れか１項に記載の半導体集積回路の設計方法。
【請求項９】
前記容量選択対象セルの動作周波数を第１容量選択指標とし、
前記判定対象セルの夫々について、前記第１容量選択指標を求め、前記第１容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを特徴とする請求項８に記載の半導体集積回路の設計方法。
【請求項１０】
前記容量選択対象セルの所定期間内における信号遷移率を第２容量選択指標とし、
前記容量選択対象セルの夫々について、前記第２容量選択指標を求め、前記第２容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを特徴とする請求項８または９に記載の半導体集積回路の設計方法。
【請求項１１】
前記配置配線処理後における前記容量選択対象セルの面積、前記容量選択対象セルに接続する前記第１電源配線及び前記第２電源配線の線幅、及び、外部電源端子から前記容量選択対象セルまでの前記第１電源配線及び前記第２電源配線の距離の少なくとも何れか１つを第３容量選択指標とし、
前記容量選択対象セルの夫々について、前記第３容量選択指標を求め、前記第３容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを特徴とする請求項８〜１０の何れか１項に記載の半導体集積回路の設計方法。
【請求項１２】
前記容量選択対象セルの高周波ノイズ特性を第４容量選択指標とし、
前記容量選択対象セルの夫々について、前記第４容量選択指標を求め、前記第４容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを特徴とする請求項８〜１２の何れか１項に記載の半導体集積回路の設計方法。
【請求項１３】
前記半導体集積回路が、複数の機能セルからなる機能ブロックを複数備え、
前記機能ブロックの動作周波数を第１容量選択指標とし、
前記機能ブロックの所定期間内における信号遷移率を第２容量選択指標とし、
前記配置配線処理後における前記機能ブロックの面積、前記機能ブロックに接続する前記第１電源配線及び前記第２電源配線の線幅、及び、外部電源端子から前記機能ブロックまでの前記第１電源配線及び前記第２電源配線の距離の少なくとも何れか１つを第３容量選択指標とし、
前記機能ブロックの高周波ノイズ特性を第４容量選択指標とし、
前記機能ブロック毎に、前記第１容量選択指標、前記第２容量選択指標、前記第３容量選択指標及び前記第４容量選択指標の内の何れか１つ、或いは、複数を選択し、
前記容量選択対象セルの夫々について、前記容量選択対象セルが属する前記機能ブロックについて選択された前記容量選択指標を求めることを特徴とする請求項８に記載の半導体集積回路の設計方法。
【請求項１４】
トランジスタの複数を用いて特定の機能を実現する機能部を備える機能セルの複数からなる半導体集積回路について、前記機能セルのライブラリを用いて配置配線処理を行う半導体集積回路の設計装置であって、
前記ライブラリが、前記機能セルの一部または全部について、対応する前記機能セルの前記機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、
前記半導体集積回路を構成する前記機能セルの内、前記キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、前記キャパシタ付機能セルの配置判定指標を求める配置判定指標算出手段と、
前記判定対象セルの夫々について、前記配置判定指標が所定のキャパシタ配置条件を満たすか否かを判定する判定手段と、
前記配置判定指標が所定のキャパシタ配置条件を満たすと判定された前記判定対象セルの夫々について、対応する前記キャパシタ付機能セルを用いて前記配置配線処理を行う配置配線処理手段と、を備えることを特徴とする半導体集積回路の設計装置。
【請求項１５】
請求項１〜請求項１３の何れか１項に記載の半導体集積回路の設計方法を用いて作製された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源配線（第１電源配線及び第２電源配線）の電圧変動対策用のデカップリングキャパシタを配置するための回路設計方法、特に、半導体集積回路のレイアウトにおいて、半導体集積回路内の電源配線の電圧変動を緩和するためのキャパシタを配置するための回路設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路のプロセスの微細化や高集積化、回路規模の大規模化が進んでおり、特に、大規模な半導体集積回路の回路設計では、一般的に、ＶＨＤＬやＶｅｒｉｌｏｇＨＤＬ等のハードウェア記述言語を用いて回路動作を記述するＲＴＬ（Register transfer level）設計を行い、論理合成により、予め準備された組み合わせ回路や順序回路等のスタンダードセルを用いてゲートレベルのネットリストに変換し、当該ゲートレベルのネットリストを用いてレイアウトを実行している。尚、スタンダードセルには、例えば、論理反転回路（インバータ回路）、バッファ回路、論理積（ＡＮＤ）回路、論理和（ＯＲ）回路、選択回路（セレクタ回路）等の組み合わせ回路や、フリップフロップ回路やカウンタ回路等の順序回路がある。
【０００３】
近年の半導体集積回路のプロセスの微細化に伴い、半導体集積回路内の電源配線の線幅が細くなっており、更に、半導体集積回路の高集積化により、搭載される論理回路の数が飛躍的に増大していることから、半導体集積回路内の電源配線の電流容量が低下する傾向にある。プロセスの微細化や高集積化が進み、電源配線の電流容量の低下が進むと、論理回路のスイッチング動作に起因する半導体集積回路内の電源配線の電圧変動に対する耐性が低下する。具体的には、例えば、機能セルにおける信号遷移の際、電源電位の電源配線と接地電位の接地配線の間に貫通電流が生じるが、電流容量が十分であれば電源配線及び接地配線の電圧変動は極僅かであるが、電流容量が低下すると電源配線及び接地配線の電圧変動が大きくなり、回路動作に影響を与えることとなる。即ち、電流容量が低下により電源配線及び接地配線に局所的な電圧変動が生じると、これによって、信号遷移の遷移速度の低下や遷移タイミングの遅延等が生じ、半導体集積回路が誤動作する原因となる可能性がある。
【０００４】
ここで、図９は、信号の遷移速度に対する電源配線及び接地配線の電圧変動の影響の例を示している。図９では、説明のために、図９（ａ）に示すインバータ回路について、図９（ｂ）に電圧変動の影響がない場合の信号波形を、図９（ｃ）に電圧変動の影響を受けた場合の信号波形を夫々示している。電圧変動の影響を受ける図９（ｃ）の波形を、電圧変動の影響を受けない図９（ｂ）の波形と比較すると、電圧変動の影響を受ける図９（ｃ）の場合は、電源電位の電源配線に電圧降下が生じ、接地電位の接地配線の電圧が上昇し、電源配線と接地配線との間で十分な電位差を確保できなくなっていることが分かる。これにより、図９（ａ）に示すインバータ回路の出力信号がＬレベルからＨレベルに遷移するまでの期間が長くなっている、即ち、出力信号の遷移速度の低下が生じていることが分かる。
【０００５】
また、図１０では、信号の遷移タイミングに対する電源配線及び接地配線の電圧変動の影響の例を示している。図１０では、説明のために、図１０（ａ）に示す回路ブロックについて、図１０（ｂ）に電圧変動の影響がない場合の信号波形を、図１０（ｃ）に電圧変動の影響を受けた場合の信号波形を夫々示している。図１０（ｂ）では、図１０（ａ）に示すＤフリップフロップ回路のクロック端子ＣＬＫに入力されるクロック信号ＣＫの立ち上がりに対し、Ｄフリップフロップ回路の入力端子Ｄに入力される入力信号Ｄが、十分にセットアップ時間を確保できるタイミングで遷移している。これに対し、図１０（ｃ）では、クロック信号ＣＫの立ち上がりに対し、Ｄフリップフロップ回路の入力信号Ｄ’が、遷移速度の低下によりＬレベルからＨレベルに遷移する時間が長くなり、セットアップ時間内においても値が確定せず遷移状態となっている。これにより、電圧変動の影響を受ける図１０（ｃ）では、Ｄフリップフロップ回路が、入力信号Ｄ’の信号遷移を正しくラッチすることができなくなっており、電圧変動の影響を受けない図１０（ｂ）の出力信号ＯＵＴの波形と比較すると、電圧変動の影響により誤動作が引き起こされていることが分かる。
【０００６】
図９及び図１０に示すような電源配線及び接地配線の電圧変動の影響をおさえるため、従来は、一般的に、一方の端子が電源配線に、他方の端子が接地配線に接続されるキャパシタ（以下、適宜「デカップリングキャパシタ」と呼ぶ）を半導体集積回路内に配置している。
【０００７】
具体的には、デカップリングキャパシタは、信号遷移のないときに充電を行い、信号遷移時に電源配線及び接地配線に対し電源供給を行うように動作し、これによって、電源配線の電圧変動をおさえることが可能になる（非特許文献１参照）。例えば、図１０に示す回路では、ＡＮＤ回路の近接領域にデカップリングキャパシタを配置することで、ＡＮＤ回路近傍での電源配線及び接地配線の電圧変動を抑制し、ＡＮＤ回路の出力信号（Ｄフリップフロップ回路の入力信号）の遷移速度の遅延をおさえることができる。
【０００８】
デカップリングキャパシタの配置を行うレイアウト設計には、例えば、フロアプランの実行後、先ず、デカップリングキャパシタを半導体集積回路内に配置し、その後、半導体集積回路を構成する論理セルの配置、クロックバッファの配置、及び、配線を行う半導体集積回路の設計方法がある。この方法では、デカップリングキャパシタは、電源配線及び接地配線に電圧変動が発生し易い或いは電源配線及び接地配線に発生した電圧変動の影響を強く受けると考えられる回路の配置領域及びその周辺領域に、または、半導体集積回路全体にある程度均等に配置する。尚、この方法では、機能セルの配置前にデカップリングキャパシタを配置するので、デカップリングキャパシタの配置領域を確実に確保できる。
【０００９】
ここで、図１１は、機能セルの配置前にデカップリングキャパシタの配置を行う場合のレイアウトの処理手順を示しており、図１２は、図１１に示す処理手順によりレイアウトを実行した半導体集積回路におけるデカップリングキャパシタ、論理セル及びクロックバッファの配置関係を示している。尚、ここでは、デカップリングキャパシタを半導体集積回路全体にある程度均等に配置する場合について説明する。
【００１０】
以下、機能セルの配置前にデカップリングキャパシタを配置するレイアウト設計の処理手順について図１１を基に簡単に説明する。図１１では、階層構造のゲートレベルネットリストを用いて階層レイアウトを行う場合について示している。図１１に示すように、フロアプランの実行後（ステップ＃１００１）、機能ブロック単位での配置配線処理を行う（ステップ＃１０１０）。具体的には、先ず、例えば、図１２に示すように、デカップリングキャパシタを機能ブロックの領域全体にある程度均等に配置する（ステップ＃１０１１）。ここでは、図１２に示すように、所定間隔で設定された縦方向の複数の直線上に、デカップリングキャパシタを配置している。続いて、組み合わせ回路や順序回路等の論理セルの配置（ステップ＃１０１２）、クロックバッファの配置（ステップ＃１０１３）、配線（ステップ＃１０１４）をこの順に行う。
【００１１】
次に、機能ブロック単位での配置配線処理結果を用いて、ＴＯＰ階層の配置配線処理（ステップ＃１０２０）を行う。具体的には、先ず、デカップリングキャパシタをチップ全体にある程度均等に配置する（ステップ＃１０２１）。続いて、組み合わせ回路や順序回路等の論理セルの配置（ステップ＃１０２２）、クロックバッファの配置（ステップ＃１０２３）、配線（ステップ＃１０２４）をこの順に行う。
【００１２】
尚、デカップリングキャパシタの配置を行う他のレイアウト設計には、例えば、フロアプランの実行後、論理セルの配置（ステップ＃１０１２、ステップ＃１０２２）時に共に、デカップリングキャパシタの配置を行い、この後、クロックバッファの配置（ステップ＃１０１３、ステップ＃１０２３）及び配線（ステップ＃１０１４、ステップ＃１０２４）を行う半導体集積回路の設計方法がある。
【００１３】
更に、デカップリングキャパシタの配置を行う他の配置配線処理として、例えば、半導体集積回路を構成する機能セル等の配置後、半導体集積回路を複数の分割領域に分割し、分割領域毎に、必要なデカップリングキャパシタの容量を算出し、当該容量を満たすように、空き領域にデカップリングキャパシタを配置する半導体集積回路の設計方法がある（例えば、特許文献１参照）。この方法では、機能セルの配置後にデカップリングキャパシタを配置するので、不必要なデカップリングキャパシタが配置されて、半導体集積回路のチップ面積が増大するのを防止できる。
【００１４】
ここで、図１３は、特許文献１の半導体集積回路の設計方法によるレイアウトの処理手順、即ち、機能セル等の配置配線後にデカップリングキャパシタの配置を行う場合のレイアウトの処理手順を示しており、図１４は、特許文献１の半導体集積回路の設計方法によるレイアウトを実行した半導体集積回路におけるデカップリングキャパシタ、クロックバッファ、論理セルの配置関係を示している。
【００１５】
以下、機能セルの配置後にデカップリングキャパシタを配置するレイアウト設計の処理手順について図１３を基に簡単に説明する。図１３では、階層構造のゲートレベルネットリストを用いて階層レイアウトを行う場合について示している。図１３に示すように、フロアプランの実行後（ステップ＃２００１）、機能ブロック単位での配置配線処理を行う（ステップ＃２０１０）。具体的には、先ず、例えば、図１４に示すように、組み合わせ回路や順序回路等の論理セルの配置（ステップ＃２０１１）、クロックバッファの配置（ステップ＃２０１２）、配線（ステップ＃２０１３）をこの順に行う。ここで、ステップ＃２０１３では、電源配線及び接地配線を格子状に配線する。続いて、格子状の電源配線を複数の分割領域に分割し、分割領域の夫々について必要なデカップリングキャパシタの容量を求め、当該容量に応じてデカップリングキャパシタを分割領域内に配置する（ステップ＃２０１４）。ステップ＃２０１４では、分割領域内のレイアウト修正を行う。
【００１６】
次に、機能ブロック単位での配置配線処理結果を用いて、ＴＯＰ階層の配置配線処理（ステップ＃２０２０）を行う。具体的には、先ず、論理セルの配置（ステップ＃２０１１）、クロックバッファの配置（ステップ＃２０１２）、配線（ステップ＃２０１３）をこの順に行う。続いて、格子状の電源配線を複数の分割領域に分割し、分割領域の夫々について必要なデカップリングキャパシタの容量を求め、当該容量に応じてデカップリングキャパシタを分割領域内に配置する（ステップ＃２０１４）。
【００１７】
【特許文献１】特開２００２−２８８２５３号公報
【非特許文献１】“ＶＬＳＩシステム設計−回路と実装の基礎−”、中澤喜三郎他、丸善株式会社、ｐ．３２４−３３３、平成７年３月３０日
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、レイアウトにおいて、論理セルの配置（図１１のステップ＃１０１２、ステップ＃１０２２）前にデカップリングキャパシタを予め配置する場合は、デカップリングキャパシタが、他の論理セルやクロックバッファの配置の際に障害となる可能性があるという問題があった。更に、論理セルの配置前にデカップリングキャパシタを配置するので、デカップリングキャパシタを必要とする機能ブロックや機能セルの近くに、必ずしも適切なデカップリングキャパシタが配置されず、電圧変動を十分に抑制できない可能性があるという問題があった。
【００１９】
尚、デカップリングキャパシタを必要とする機能ブロックや機能セルの近くにできるだけ確実にデカップリングキャパシタを配置するためには、デカップリングキャパシタを本来必要とされるより多く配置する必要がある。しかし、この場合には、デカップリングキャパシタの設置数が増加することに起因するリーク電流の増大や、結果的に必要とされないデカップリングキャパシタが配置されることに起因するチップ面積の増大等を引き起こす可能性があるという問題があった。
【００２０】
これに対し、論理セルの配置（図１１のステップ＃１０１２、ステップ＃１０２２）と同時にデカップリングキャパシタを配置する場合は、デカップリングキャパシタが、他の論理セルやクロックバッファの配置の際に障害となる可能性は低くなる。しかし、この場合においても、例えば、比較的電圧変動を引き起こし易いと考えられる機能セルや電圧変動の影響を受けやすい機能セル等、デカップリングキャパシタを必要とする機能ブロックや機能セルの近くに、必ずしも適切なデカップリングキャパシタが配置されていない場合があることが考えられる。また、論理セルの配置前にデカップリングキャパシタを配置する場合と同様に、デカップリングキャパシタを必要とする機能ブロックや機能セルの近くに精度良くデカップリングキャパシタを配置するために、デカップリングキャパシタの数を増やすと、リーク電流の増大やチップ面積の増大を引き起こす可能性があるという問題があった。
【００２１】
更に、特許文献１の半導体集積回路の設計方法では、論理セルの配置、クロックバッファの配置及び配線後にデカップリングキャパシタを配置するので、デカップリングキャパシタが、他の論理セルやクロックバッファの配置の際に障害となることはなく、不必要な領域にデカップリングキャパシタが配置されるのを回避できる。しかし、機能セルの配置後にデカップリングキャパシタを配置するので、例えば、機能セルの配置密度が非常に高く電源配線及び接地配線の電圧変動が生じやすい混雑領域に、デカップリングキャパシタの配置領域を確実に確保できない可能性があるという問題があった。
【００２２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、レイアウトにおいて、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保できる半導体集積回路の設計方法を提供する点にある。また、レイアウトにおいて、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保できる半導体集積回路の設計装置を提供する。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る半導体集積回路の設計方法は、トランジスタの複数を用いて特定の機能を実現する機能部を備える機能セルの複数からなる半導体集積回路について、前記機能セルのライブラリを用いて配置配線処理を行う半導体集積回路の設計方法であって、前記ライブラリが、前記機能セルの一部または全部について、対応する前記機能セルの前記機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、前記半導体集積回路を構成する前記機能セルの内、前記キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、前記キャパシタ付機能セルの配置判定指標を求め、前記配置判定指標が所定のキャパシタ配置条件を満たす前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いて前記配置配線処理を行うことを第１の特徴とする。
【００２４】
上記特徴の本発明に係る半導体集積回路の設計方法は、前記判定対象セルの夫々について、信号遷移時のスイッチング電流の大きさを第１配置判定指標として求め、前記第１配置判定指標の値が所定の第１配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを第２の特徴とする。
【００２５】
上記何れかの特徴の本発明に係る半導体集積回路の設計方法は、前記判定対象セルの夫々について、出力信号の駆動能力の大きさを第２配置判定指標として求め、前記第２配置判定指標の値が所定の第２配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを第３の特徴とする。
【００２６】
上記何れかの特徴の本発明に係る半導体集積回路の設計方法は、前記判定対象セルの夫々について、所定期間内における信号遷移率を第３配置判定指標として求め、前記第３配置判定指標の値が所定の第３配置判定値以上の前記判定対象セルについて、対応する前記キャパシタ付機能セルを用いることを第４の特徴とする。
【００２７】
上記何れかの特徴の本発明に係る半導体集積回路の設計方法は、前記判定対象セルの夫々について、前記配置配線処理後の前記判定対象セルの面積を第４配置判定指標として求め、前記第４配置判定指標の値が所定の第４配置判定値以上の前記機能セルについて、対応する前記キャパシタ付機能セルを用いることを第５の特徴とする。
【００２８】
上記第１の特徴の本発明に係る半導体集積回路の設計方法は、前記半導体集積回路が、複数の機能セルからなる機能ブロックを複数備えてなり、前記機能セルの信号遷移時のスイッチング電流の大きさを第１配置判定指標とし、前記機能セルの出力信号の駆動能力の大きさを第２配置判定指標とし、前記機能セルの所定期間内における信号遷移率を第３配置判定指標とし、前記配置配線処理後の前記機能セルの面積を第４配置判定指標とし、前記機能ブロック毎に、前記第１配置判定指標、前記第２配置判定指標、前記第３配置判定指標及び前記第４配置判定指標の内の何れか１つ、或いは、複数を選択し、前記判定対象セルの夫々について、前記判定対象セルが属する前記機能ブロックについて選択された前記配置判定指標を求めることを第６の特徴とする。
【００２９】
上記第２の特徴の本発明に係る半導体集積回路の設計方法は、クロック信号を駆動する前記機能セルを前記判定対象セルとすることを第７の特徴とする。
【００３０】
上記何れかの特徴の本発明に係る半導体集積回路の設計方法は、前記ライブラリが、対応する前記キャパシタ付機能セルを持つ前記機能セルの一部または全部について、容量の異なるキャパシタを備えた複数種類の前記キャパシタ付機能セルを含んで構成され、前記判定対象セルの内の前記キャパシタ付機能セルを用いる前記判定対象セルであって、前記ライブラリが対応する複数種類の前記キャパシタ付機能セルを備える容量選択対象セルの夫々について、所定の容量選択指標を求め、前記容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを第８の特徴とする。
【００３１】
上記特徴の本発明に係る半導体集積回路の設計方法は、前記容量選択対象セルの動作周波数を第１容量選択指標とし、前記判定対象セルの夫々について、前記第１容量選択指標を求め、前記第１容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを第９の特徴とする。
【００３２】
上記第８または第９の特徴の本発明に係る半導体集積回路の設計方法は、前記容量選択対象セルの所定期間内における信号遷移率を第２容量選択指標とし、前記容量選択対象セルの夫々について、前記第２容量選択指標を求め、前記第２容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを第１０の特徴とする。
【００３３】
上記第８〜第１０の特徴の本発明に係る半導体集積回路の設計方法は、前記配置配線処理後における前記容量選択対象セルの面積、前記容量選択対象セルに接続する前記第１電源配線及び前記第２電源配線の線幅、及び、外部電源端子から前記容量選択対象セルまでの前記第１電源配線及び前記第２電源配線の距離の少なくとも何れか１つを第３容量選択指標とし、前記容量選択対象セルの夫々について、前記第３容量選択指標を求め、前記第３容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを第１１の特徴とする。
【００３４】
上記第８〜第１１の特徴の本発明に係る半導体集積回路の設計方法は、前記容量選択対象セルの高周波ノイズ特性を第４容量選択指標とし、前記容量選択対象セルの夫々について、前記第４容量選択指標を求め、前記第４容量選択指標に基づいて、前記配置配線処理で用いる前記キャパシタ付機能セルを選択することを第１２の特徴とする。
【００３５】
上記第８の特徴の本発明に係る半導体集積回路の設計方法は、前記半導体集積回路が、複数の機能セルからなる機能ブロックを複数備え、前記機能ブロックの動作周波数を第１容量選択指標とし、前記機能ブロックの所定期間内における信号遷移率を第２容量選択指標とし、前記配置配線処理後における前記機能ブロックの面積、前記機能ブロックに接続する前記第１電源配線及び前記第２電源配線の線幅、及び、外部電源端子から前記機能ブロックまでの前記第１電源配線及び前記第２電源配線の距離の少なくとも何れか１つを第３容量選択指標とし、前記機能ブロックの高周波ノイズ特性を第４容量選択指標とし、前記機能ブロック毎に、前記第１容量選択指標、前記第２容量選択指標、前記第３容量選択指標及び前記第４容量選択指標の内の何れか１つ、或いは、複数を選択し、前記容量選択対象セルの夫々について、前記容量選択対象セルが属する前記機能ブロックについて選択された前記容量選択指標を求めることを第１３の特徴とする。
【００３６】
上記目的を達成するための本発明に係る半導体集積回路の設計装置は、トランジスタの複数を用いて特定の機能を実現する機能部を備える機能セルの複数からなる半導体集積回路について、前記機能セルのライブラリを用いて配置配線処理を行う半導体集積回路の設計装置であって、前記ライブラリが、前記機能セルの一部または全部について、対応する前記機能セルの前記機能部と、一方の端子が第１電位の第１電源配線に、他方の端子が第２電位の第２電源配線に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成され、前記半導体集積回路を構成する前記機能セルの内、前記キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、前記キャパシタ付機能セルの配置判定指標を求める配置判定指標算出手段と、前記判定対象セルの夫々について、前記配置判定指標が所定のキャパシタ配置条件を満たすか否かを判定する判定手段と、前記配置判定指標が所定のキャパシタ配置条件を満たすと判定された前記判定対象セルの夫々について、対応する前記キャパシタ付機能セルを用いて前記配置配線処理を行う配置配線処理手段と、を備えることを特徴とする。
【００３７】
上記目的を達成するための本発明に係る半導体集積回路は、上記第１〜第１３の特徴の半導体集積回路の設計方法を用いて作製されていることを特徴とする。
【発明の効果】
【００３８】
上記特徴の半導体集積回路の設計方法によれば、既存の機能セルの機能部に加え、キャパシタを備えたキャパシタ付機能セルを予め用意しておき、所定のキャパシタ配置条件を満たす機能セルをキャパシタ付機能セルに置き換えてレイアウトを実行するので、デカップリングキャパシタが他の機能セルの配置や配線に障害となるのを防止でき、且つ、デカップリングキャパシタの配置領域をより確実に確保できる。
【００３９】
また、上記特徴の半導体集積回路の設計方法によれば、従来の機能セルをキャパシタ付機能セルに置き換えることでデカップリングキャパシタの配置を行うので、例えば、比較的電圧変動を引き起こし易いと考えられる機能セルや、電圧変動の影響を受けやすい機能セルをキャパシタ付機能セルに置き換えることで、デカップリングキャパシタを必要とする機能ブロックや機能セルに近接した領域に、デカップリングキャパシタを精度良く配置可能になる。
【００４０】
更に、上記特徴の半導体集積回路の設計方法によれば、従来の機能セルをキャパシタ付機能セルに置き換えてレイアウトするのみでデカップリングキャパシタを配置できるので、処理手順が複雑化することがない。
【００４１】
また、一般的に、電源配線に電圧変動を引き起こす可能性が比較的高い機能セルとしては、例えば、スイッチング電流の大きい機能セル、出力信号の駆動能力の高い機能セル、信号遷移率の高い機能セル、セル面積が比較的大きい機能セルが考えられる。従って、上記第２〜第５の特徴の半導体集積回路の設計方法によれば、電圧変動を引き起こす可能性が比較的高い機能セルをキャパシタ付機能セルに置き換えるので、電圧変動を引き起こす可能性が比較的高い機能セルに近接してデカップリングキャパシタを配置することが可能になり、デカップリングキャパシタを必要な領域に精度良く配置することが可能になる。即ち、上記第２〜第５の特徴の半導体集積回路の設計方法によれば、デカップリングキャパシタを効率よく配置可能になるので、デカップリングキャパシタの配置数が不必要に多くなるのを防止でき、デカップリングキャパシタの配置数増大に伴うリーク電流の増大をより効果的に防止可能になる。
【００４２】
上記第６の特徴の半導体集積回路の設計方法によれば、機能ブロック毎に、使用する配置判定指標及びキャパシタ配置条件を設定可能になる。一般的に、機能ブロックの仕様が異なる場合、より適切にデカップリングキャパシタを配置できる配置判定指標が異なると考えられることから、上記第６の特徴の半導体集積回路の設計方法のように、機能ブロック毎に配置判定指標を設定可能にすれば、機能ブロックの仕様に応じた柔軟なデカップリングキャパシタの配置が可能になる。
【００４３】
上記第７の特徴の半導体集積回路の設計方法によれば、電源配線の電圧変動の影響を受けると、後段の順序回路の誤動作を引き起こす可能性が非常に高いクロック信号を駆動する機能セル（クロックバッファ）について、判定対象セルとしたので、クロック配線の安定性をより確実に担保でき、半導体集積回路の誤動作をより適切に防止可能になる。
【００４４】
上記第８の特徴の半導体集積回路の設計方法によれば、対応するキャパシタ付機能セルを持つ機能セルの一部または全部について、容量の異なるキャパシタを備えた複数種類のキャパシタ付機能セルを予め用意しておき、所定の容量選択指標に基づいてレイアウトで使用するキャパシタ付機能セルを選択するので、電圧変動の影響の大きさに柔軟に応じたデカップリングキャパシタの配置が可能になる。
【００４５】
例えば、動作周波数が大きい機能セル程、大きな電圧変動を引き起こすと考えられる。同様に、信号遷移率の大きい機能セル程、或いは、面積、接続する電源配線の線幅、外部電源端子からの距離の何れかが大きい機能セル程、大きな電圧変動を引き起こすと考えられる。従って、上記第９〜第１１の特徴の半導体集積回路の設計方法によれば、発生する可能性のある電圧変動の予測に応じて、キャパシタ付機能セルを選択することが可能になる。また、高周波ノイズに対する耐性が低い機能セル等、電源配線の電圧変動の影響を受け易いと考えられる。従って、上記第１２の特徴の半導体集積回路の設計方法によれば、発生する可能性のある電圧変動の予測に応じて、キャパシタ付機能セルを選択することが可能になる。
【００４６】
デカップリングキャパシタの配置が必要な機能ブロックには、例えば、仕様上略同時にスイッチングする機能セルの複数が近接配置されている機能ブロック等の比較的電圧変動を引き起こし易いと考えられる機能ブロックや、タイミング制約の厳しい機能ブロックや動作周波数の早い機能ブロック等の電圧変動の影響を受けやすい機能ブロック等がある。即ち、機能ブロック毎に仕様が異なるため、上記第１３の特徴の半導体集積回路の設計方法の如く、容量選択指標を選択可能に構成すれば、機能ブロックの仕様に応じた柔軟なデカップリングキャパシタの配置が可能になる。
【００４７】
また、上記特徴の半導体集積回路の設計装置によれば、キャパシタ付機能セルを予め用意しておき、所定のキャパシタ配置条件を満たす機能セルをキャパシタ付機能セルに置き換えてレイアウトを実行するので、上記第１の特徴の半導体集積回路の設計方法と同様の作用効果を奏することができ、デカップリングキャパシタが他の機能セルの配置や配線に障害となるのを防止でき、且つ、デカップリングキャパシタの配置領域をより確実に確保できる。また、デカップリングキャパシタを必要とする機能ブロックや機能セルに近接した領域に、デカップリングキャパシタを精度良く配置可能になる。更に、従来の機能セルをキャパシタ付機能セルに置き換えてレイアウトするのみでデカップリングキャパシタを配置できるので、処理手順が複雑化することがない。
【発明を実施するための最良の形態】
【００４８】
以下、本発明に係る半導体集積回路の設計方法、及び、半導体集積回路の設計装置（以下、適宜「本発明方法」、「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００４９】
〈第１実施形態〉
本発明方法及び本発明装置の第１実施形態について、図１〜図５を基に説明する。
【００５０】
先ず、本発明方法を実行する本発明装置の構成について図１及び図２を基に説明する。ここで、図１は、本実施形態における本発明装置の概略構成例を示している。
【００５１】
尚、本実施形態の本発明装置１０は、ソフトウェア的に構築されており、コンピュータ上で、本発明方法の各処理手順を実行するレイアウトプログラムを実行することにより、後述する本発明装置１０の各手段を実現するように構成されている。
【００５２】
本発明装置１０は、トランジスタの複数を用いて特定の機能を実現する機能部を備える機能セルの複数からなる半導体集積回路について、機能セルのライブラリ１１ａを用いて配置配線処理を行うレイアウト装置である。具体的には、本発明装置１０は、図１に示すように、ライブラリ１１ａが、機能セルの全部について、対応する機能セルの機能部と、一方の端子が電源電位（第１電位に相当）の電源配線（第１電源配線に相当）に、他方の端子が接地電位（第２電位に相当）の接地配線（第２電源配線に相当）に接続されるキャパシタと、を有するキャパシタ付機能セルを含んで構成されている。また、本発明装置１０は、図１に示すように、半導体集積回路を構成する機能セルの内、キャパシタ付機能セルを用いるか否かを設定する判定対象セルの夫々について、キャパシタ付機能セルの配置判定指標を求める配置判定指標算出手段１２と、判定対象セルの夫々について、配置判定指標が所定のキャパシタ配置条件を満たすか否かを判定する判定手段１３と、配置判定指標が所定のキャパシタ配置条件を満たすと判定された判定対象セルの夫々について、対応するキャパシタ付機能セルを用いて配置配線処理を行う配置配線処理手段１４を備えている。
【００５３】
ここで、本実施形態では、配置判定指標として、機能セルの信号遷移時のスイッチング電流の大きさ（第１配置判定指標）、機能セルの出力信号の駆動能力の大きさ（第２配置判定指標）、機能セルの所定期間内における信号遷移率（第３配置判定指標）、配置配線処理後の機能セルの面積（第４配置判定指標）の４つの配置判定指標を想定している。尚、信号遷移時のスイッチング電流が大きい機能セル、出力信号の駆動能力の大きい機能セル、所定期間内における信号遷移率が高い機能セルは、夫々、電源配線の電圧変動を引き起こす可能性があると考えられる機能セルである。また、配置配線処理後の面積が大きい機能セルは、スイッチング電流が大きく電源配線の電圧変動を引き起こす可能性があると考えられる機能セルや、Ｄフリップフロップ回路等、電圧変動によって誤動作を引き起こし易い機能セルである。従って、このように、電圧変動を引き起こす可能性のある機能セル或いは電圧変動の影響を受け易く誤動作の可能性がある機能セルをデカップリングキャパシタの配置対象とすることにより、必要な領域に精度良くデカップリングキャパシタを配置できる。
【００５４】
より詳細には、第１配置判定指標（機能セルの信号遷移時のスイッチング電流の大きさ）は、出力信号がＨレベルからＬレベルに変化する場合（或いは、出力信号がＬレベルからＨレベルに変化する場合、または、その両方における平均値等）における機能セル内を流れる電流の大きさで規定している。本実施形態では、予め、所定の電流測定用条件（プロセス条件、温度条件、動作電圧条件、出力負荷条件、トランジスタ特性等）において、機能セル毎に、機能セル内を流れる電流の大きさを測定して求める。また、第１配置判定値は、プロセス条件等から、電圧変動を引き起こすと考えられるスイッチング電流の電流値で規定する。
【００５５】
第２配置判定指標（機能セルの出力信号の駆動能力（出力駆動能力）の大きさ）は、機能セルの出力信号の遷移時に、出力信号の信号波形の傾きが所定の傾き以上となることを条件として、駆動可能な出力負荷の大きさで規定している。出力負荷は、第２配置判定指標の導出対象となる機能セルの出力側に接続される他の機能セルのゲート容量、配線負荷で規定される。更に具体的には、ここでの第２配置判定指標は相対値であり、最も入力駆動能力の小さい機能セルを駆動基準セルとして、駆動可能な駆動基準セルの数で表す。例えば、駆動基準セルを２つ駆動可能、即ち、出力側に駆動基準セルを２つ接続可能な場合は、第２配置判定指標は２となる。同様に、駆動基準セルを８つ駆動可能な場合は、第２配置判定指標は８となる。尚、一般的に、スタンダードセルの場合は、出力駆動能力別に機能セルのライブラリを備えており、ライブラリに出力駆動能力が規定されている。従って、ネットリスト上で使用している機能セルの種類によって出力駆動能力を求めることができる。また、第２配置判定値は、プロセス条件等を考慮し、電圧変動を引き起こすと考えられる出力駆動能力の値で規定する。
【００５６】
第３配置判定指標（機能セルの所定期間内における信号遷移率）は、半導体集積回路において基準となる基準クロック信号及び基準テストパターンを選定し、基準テストパターンを用いた回路シミュレーション結果から、所定期間内において機能セルの出力信号がＨレベルとＬレベルの間で遷移した遷移回数を求め、当該遷移回数を所定期間内における基準クロック信号のクロック数で除算した値で規定している。従って、例えば、基準クロック信号の信号遷移率は１００％となり、基準クロック信号を２分周するフリップフロップ回路の信号遷移率は５０％となる。以下、本実施形態では、図４に示すクロック信号の内、最も周波数の高いクロック信号ＣＬＫＦを基準クロック信号とする場合を想定して説明するが、最も利用率の高いクロック信号ＣＬＫＭを基準クロック信号としても良い。また、第３配置判定値は、プロセス条件等を考慮し、電圧変動を引き起こすと考えられる判定用信号遷移率で規定する。
【００５７】
第４配置判定指標（配置配線処理後の機能セルの面積）は、本実施形態では、実際の面積値（絶対値）で規定している。尚、半導体集積回路全体の面積に対する割合（相対値）等を用いても良い。配置配線処理後の機能セルの面積は、例えば、仮レイアウトの結果から導出する。また、第４配置判定値は、電圧変動を引き起こすと考えられる機能セルの面積の値で規定する。
【００５８】
本実施形態の本発明装置１０は、更に、複数の機能セルからなる機能ブロックを複数備える階層構造を有する半導体集積回路に対応しており、機能ブロック毎に、第１配置判定指標、第２配置判定指標、第３配置判定指標及び第４配置判定指標の内の何れか１つ、或いは、複数を選択する配置判定指標設定手段１５を備えている。また、本発明装置１０は、本発明装置１０を操作するためのキーボードや表示装置等の入出力手段１６、ネットワーク２０上の他の装置、例えば、ＲＴＬ設計装置等とデータ通信を行うための通信インターフェース１７を備えている。
【００５９】
本実施形態の配置判定指標算出手段１２は、複数の機能ブロックを備え、階層構造を有する半導体集積回路のレイアウトを行う場合、判定対象セルの夫々について、判定対象セルが属する機能ブロックについて配置判定指標設定手段１５が選択した配置判定指標を求めるように構成されている。
【００６０】
本実施形態の本発明装置１０及び本発明方法で用いるライブラリ１１ａは、全ての機能セルについて、対応するキャパシタ付機能セルを備えている。ここで、図２は、キャパシタ付機能セルを有する機能セルとそのキャパシタ付機能セルを含むライブラリ１１ａの一部分例を示している。より詳細には、ここでは、説明のために、図２（ａ）にキャパシタを有しない通常のＡＮＤ回路ＡＮＤＸ１、図２（ｂ）に通常のインバータ回路ＩＮＶＸ１、図２（ｃ）に通常のバッファ回路（クロックバッファを含む）ＢＵＦＸ１、図２（ｄ）に通常のＤフリップフロップ回路（ＤＦＦ回路）ＤＦＦＸ１、図２（ｅ）にキャパシタ付ＡＮＤ回路ＡＮＤＹ１、図２（ｆ）にキャパシタ付インバータ回路ＩＮＶＹ１、図２（ｇ）にキャパシタ付バッファ回路ＢＵＦＹ１、図２（ｈ）にキャパシタ付Ｄフリップフロップ回路（キャパシタ付ＤＦＦ回路）ＤＦＦＹ１を夫々示している。
【００６１】
尚、図２（ｅ）に示すように、キャパシタ付ＡＮＤ回路ＡＮＤＹ１は、図２（ａ）に示すＡＮＤ回路ＡＮＤＸ１の構成に加え、一方の端子が電源配線ＶＤＤに、他方の端子が接地配線ＶＳＳに接続されたデカップリングキャパシタを備えている。同様に、図２（ｆ）に示すキャパシタ付インバータ回路ＩＮＶＹ１は、図２（ｂ）に示すインバータ回路ＩＮＶＸ１の構成に加え、一方の端子が電源配線ＶＤＤに、他方の端子が接地配線ＶＳＳに接続されたデカップリングキャパシタを備えている。図２（ｇ）に示すキャパシタ付バッファ回路ＢＵＦＹ１（キャパシタ付クロックバッファを含む）は、図２（ｃ）に示すバッファ回路ＢＵＦＸ１の構成に加え、一方の端子が電源配線ＶＤＤに、他方の端子が接地配線ＶＳＳに接続されたデカップリングキャパシタを備えている。図２（ｈ）に示すキャパシタ付Ｄフリップフロップ回路ＤＦＦＹ１は、図２（ｄ）に示すＤフリップフロップ回路ＤＦＦＸ１の構成に加え、一方の端子が電源配線ＶＤＤに、他方の端子が接地配線ＶＳＳに接続されたデカップリングキャパシタを備えている。
【００６２】
以下、本実施形態における本発明方法の処理手順について、図３及び図４を基に説明する。ここで、図３は、本実施形態の本発明方法によるレイアウトの処理手順を示している。
【００６３】
本発明装置１０は、図３に示すように、先ず、フロアプランを取得する（ステップ＃１）。本実施形態では、フロアプラン（ステップ＃１）は、予め作製されたフロアプランのデータを、ネットワーク２１を介して取得する。
＠
ここで、図４は、本実施形態でレイアウトを行う半導体集積回路３０のフロアプラン例を示している。半導体集積回路３０は、図４に示すように、ＴＯＰ階層を最上位階層とする階層構造を備えており、ＴＯＰ階層の下位階層に、回路規模が大きく動作周波数が低いブロックＢ１、回路規模が中程度で動作周波数が大きいブロックＢ２、回路規模が小さく動作周波数が低いブロックＢ３の３つの機能ブロックを備えている。半導体集積回路３０は、図４に示すように、比較的周波数の高いクロック信号ＣＬＫＦ、比較的周波数の低いクロック信号ＣＬＫＳ、周波数がクロック信号ＣＬＫＦの周波数より小さくクロック信号ＣＬＫＳの周波数より大きいクロック信号ＣＬＫＭの３系統の外部クロック信号を受け付けるように構成されている。
【００６４】
フロアプラン（ステップ＃１）後、配置配線処理の実行前に、本実施形態の本発明装置１０は、図３に示すように、デカップリングキャパシタの配置設定（ステップ＃１０）を行う。
【００６５】
具体的には、先ず、図１に示す本発明装置１０の配置判定指標設定手段１５が、図３に示すように、機能ブロック毎に、使用する配置判定指標を選択する（ステップ＃１１）。尚、本実施形態では、機能セルをクロックバッファとそれ以外の論理セルとに分け、論理セルの夫々について、機能ブロック毎に、即ち、ブロックＢ１〜Ｂ３及びＴＯＰ階層の夫々について、使用する配置判定指標を選択する。
【００６６】
より詳細には、ブロックＢ１は、図４に示すように、半導体集積回路３０の略中心付近に配置されており、外部電源端子とブロックＢ１との間の距離が比較的長いため、ブロックＢ１を構成する論理セルの内、外部電源端子と接続する論理セルについては、駆動能力の大きい機能セルが使用されている可能性が高いと考えられる。従って、ブロックＢ１については、全論理セルを判定対象セルとし、配置判定指標として、出力信号の駆動能力の大きさ（第２配置判定指標）を選択する。また、ブロックＢ２は、図４に示すように、外部電源端子からの距離が短い。従って、ブロックＢ２の論理セルについては、電圧変動を引き起こす可能性が低く電圧変動の影響が小さいと考えられるため、判定対象セルから除外する。つまり、配置判定指標を選択しない。ブロックＢ３は、図４に示すように、外部電源端子からの距離が短く、回路規模が小さい。従って、ブロックＢ３の論理セルについては、電圧変動を引き起こす可能性が低く電圧変動の影響が小さいと考えられるため、判定対象セルから除外する。
【００６７】
ＴＯＰ階層は、図４に示すように、回路規模が大きいため、外部電源端子からの距離が比較的長い論理セルについては、電圧変動を引き起こす或いは電圧変動の影響を受ける可能性がある。従って、ＴＯＰ階層については、外部電源端子からの距離が比較的長い論理セルを判定対象セルとし、ブロックＢ１の場合と同様に、配置判定指標として、出力信号の駆動能力の大きさ（第２配置判定指標）を選択する。
【００６８】
尚、クロックバッファについては、ブロックＢ１〜Ｂ３については、クロックツリーの規模は大きくならないため、キャパシタ付機能セルに置き換えるか否か、即ち、キャパシタ配置条件を満たすか否かの判定を、周波数に応じて行うように設定する。ＴＯＰ階層については、クロックツリーの規模が非常に大きくなるため、キャパシタ配置条件を満たすか否かの判定を、出力信号の駆動能力の大きさに応じて行うように設定する。
【００６９】
続いて、図１に示す本発明装置１０の配置判定指標算出手段１２は、図３に示すように、判定対象セルの夫々について、ステップ＃１１において配置判定指標設定手段１５が選択した配置判定指標を算出する（ステップ＃１２）。具体的には、本実施形態では、ブロックＢ１を構成する論理セル、及び、ＴＯＰ階層を構成する論理セルの内の判定対象セルの夫々について、第２配置判定指標が選択されているので、出力信号の駆動能力の大きさを求める。
【００７０】
引き続き、図１に示す本発明装置１０の判定手段１３は、図３に示すように、判定対象セルの夫々について、ステップ＃１２で算出した配置判定指標に基づいて、キャパシタ配置条件を満たす機能セルであるか否かを判定する（ステップ＃１３）。
【００７１】
具体的には、判定手段１３は、ブロックＢ１の全論理セル、及び、ＴＯＰ階層の判定対象セルについては、配置判定指標算出手段１２が算出した出力信号の駆動能力の大きさが第２配置判定値以上の場合に、キャパシタ配置条件を満たすと判定する。
【００７２】
更に、本実施形態の判定手段１３は、ブロックＢ１及びＢ３のクロックバッファについては、動作周波数が低いので、キャパシタ配置条件を満たさないと判定し、ブロックＢ２のクロックバッファについては、動作周波数が高いので、キャパシタ配置条件を満たすと判定する。ＴＯＰ階層のクロックバッファについては、配置判定指標算出手段１２が算出した出力信号の駆動能力の大きさが第２配置判定値以上の場合に、キャパシタ配置条件を満たすと判定する。
【００７３】
引き続き、図１に示す本発明装置１０の配置配線処理手段１４は、図３に示すように、機能ブロック単位での配置配線処理を行う（ステップ＃１００）。具体的には、ブロックＢ１の配置配線処理（ステップ＃１１０）では、キャパシタ配置条件を満たす論理セルをキャパシタ付機能セルに置き換えて、論理セルの配置（ステップ＃１１１）を行い、その後、通常のクロックバッファの配置（ステップ＃１１２）を行い、最後に、配線（ステップ＃１１３）を行う。ブロックＢ２の配置配線処理（ステップ＃１２０）では、通常の論理セルの配置（ステップ＃１２１）を行い、その後、クロックバッファの全てをキャパシタ付バッファ回路に置き換えて、キャパシタ付バッファ回路の配置（ステップ＃１２２）を行い、最後に、配線（ステップ＃１２３）を行う。ブロックＢ３の配置配線処理（ステップ＃１３０）では、通常の論理セルの配置（ステップ＃１３１）、通常のクロックバッファの配置（ステップ＃１３２）、及び、配線（ステップ＃１３３）をこの順に行う。
【００７４】
引き続き、図１に示す本発明装置１０の配置配線処理手段１４は、図３に示すように、ＴＯＰ階層の配置配線処理を行う（ステップ＃２００）。具体的には、配置配線処理手段１４は、キャパシタ配置条件を満たす論理セルをキャパシタ付機能セルに置き換えて、論理セルの配置（ステップ＃２０１）を行い、その後、クロックバッファの全てをキャパシタ付バッファ回路に置き換えて、キャパシタ付バッファ回路の配置（ステップ＃２０２）を行い、最後に、配線（ステップ＃２０３）を行う。
【００７５】
ここで、図５は、本発明装置１０によるレイアウトの概略結果を部分的に示している。尚、予めデカップリングキャパシタを半導体集積回路３０に略均一になるように配置した場合のレイアウト結果を示す図１２及び配置配線処理後の空き領域にデカップリングキャパシタを配置した場合のレイアウト結果を示す図１４と比較すると、本発明方法は、従来の場合と比べ、図５に示すように、デカップリングキャパシタを必要とする可能性の高い機能セル、例えば、面積の大きい機能セルの隣接領域に効率良くデカップリングキャパシタが配置されることとなるので、より精度の高いデカップリングキャパシタの配置が実現されていると言える。
【００７６】
尚、本実施形態の本発明方法では、本発明装置１０が、自動的に、キャパシタ配置条件を満たす機能セルのキャパシタ付機能セルへの置き換えや配置配線処理を行うので、半導体集積回路３０の設計者が意識することなく、デカップリングキャパシタが他の機能セルの配置に障害となるのを防止し、且つ、デカップリングキャパシタの配置領域をより確実に確保することができる。
【００７７】
〈第２実施形態〉
本発明方法及び本発明装置１０の第２実施形態について、図６〜図８を基に説明する。本実施形態では、上記第１実施形態とはライブラリ１１の構成が異なる場合について説明する。具体的には、本実施形態では、ライブラリ１１が、対応するキャパシタ付機能セルを持つ機能セルの全部について、容量の異なるキャパシタを備えた複数種類のキャパシタ付機能セルを含んで構成される場合について説明する。
【００７８】
先ず、本発明方法を実行する本発明装置１０の構成について図６及び図７を基に説明する。ここで、図６は、本実施形態における本発明装置１０の概略構成例を示しており、図７は、本発明装置１０で用いるライブラリ１１ｂの一例を示している。
【００７９】
本実施形態の本発明装置１０は、図６に示すように、機能セル及び容量の異なる複数種類のキャパシタ付機能セルを含むライブラリ１１ｂと、判定対象セル夫々の配置判定指標を算出する配置判定指標算出手段１２と、配置判定指標に基づいて判定対象セルがキャパシタ配置条件を満たすか否かを判定する判定手段１３と、配置配線処理を実行する配置配線処理手段１４と、機能ブロック毎に使用する配置判定指標を設定する配置判定指標設定手段１５と、判定対象セルの内のキャパシタ付機能セルを用いる判定対象セルであって、ライブラリ１１ｂが対応する複数種類のキャパシタ付機能セルを備える容量選択対象セルの夫々について、所定の容量選択指標を求める容量選択指標算出手段１８と、容量選択指標算出手段１８が算出した容量選択指標に基づいて、配置配線処理で用いるキャパシタ付機能セルを選択する容量選択手段１９と、を備えている。
【００８０】
尚、配置判定指標算出手段１２、判定手段１３、配置配線処理手段１４、及び、配置判定指標設定手段１５の構成は、上記第１実施形態と同じである。また、上記第１実施形態と同様に、入出力装置及び通信インターフェース１７を備えている。更に、配置判定指標は、上記第１実施形態と同様に、機能セルの信号遷移時のスイッチング電流の大きさ（第１配置判定指標）、機能セルの出力信号の駆動能力の大きさ（第２配置判定指標）、機能セルの所定期間内における信号遷移率（第３配置判定指標）、配置配線処理後の機能セルの面積（第４配置判定指標）の４つの配置判定指標を想定している。
【００８１】
ここで、本実施形態では、容量選択指標として、機能ブロックの動作周波数（第１容量選択指標）、機能ブロックの所定期間内における信号遷移率（第２容量選択指標）、配置配線処理後における機能ブロックの面積、機能ブロックに接続する電源配線及び接地配線の線幅、及び、外部電源端子から機能ブロックまでの電源配線及び接地配線の距離の少なくとも何れか１つ（第３容量選択指標）、機能ブロックの高周波ノイズ特性（第４容量選択指標）を想定している。
【００８２】
より詳細には、第１容量選択指標（機能ブロックの動作周波数）は、機能ブロック内で最も利用率の高いクロック信号の周波数の値で規定する。具体的には、本実施形態では、ブロックＢ１及びブロックＢ３の第１容量選択指標の値は、クロック信号ＣＬＫＳの周波数の値となり、ブロックＢ２の第１容量選択指標の値は、クロック信号ＣＬＫＦの周波数の値となり、ＴＯＰ階層の第１容量選択指標の値は、クロック信号ＣＬＫＭの周波数の値となる。
【００８３】
第２容量選択指標（機能ブロックの所定期間内における信号遷移率）は、基準クロック信号の基準クロック周期当たりの機能ブロックの機能ブロック別平均スイッチング周期、即ち、機能ブロック別平均スイッチング周期／基準クロック周期で規定する。より具体的には、本実施形態では、先ず、回路シミュレーション結果から、機能ブロック別平均スイッチング周期を求める。機能ブロック別平均スイッチング周期は、第２容量選択指標の導出対象となる機能ブロックを構成する全機能セルの夫々について、機能セル別平均スイッチング周期（所定時間／所定時間における遷移回数）を求め、全機能セルの機能セル別平均スイッチング周期の合計を機能セル数で除算して求める。
【００８４】
第３容量選択指標（配置配線処理後における機能ブロックの面積、機能ブロックに接続する電源配線及び接地配線の線幅、及び、外部電源端子から機能ブロックまでの電源配線及び接地配線の距離の少なくとも何れか１つ）は、例えば、配置配線処理後の機能ブロックの面積については、第３容量選択指標の導出対象となる機能ブロックを構成する全機能セルの夫々の面積を合計した機能ブロック別ブロック面積を、半導体集積回路全体での平均ゲート使用率で除算した値（機能ブロック別ブロック面積／機能ブロック別平均ゲート使用率）で規定している。また、機能ブロックに接続する電源配線及び接地配線の線幅については、仮レイアウト結果から導出される実際の線幅で規定される。更に、外部電源端子から機能ブロックまでの電源配線及び接地配線の距離については、フロアプランを用い、第３容量選択指標の導出対象の機能ブロックから、該機能ブロックに最も近接するＴＯＰ階層の外部電源端子の距離で規定する。尚、仮レイアウト結果や配線抵抗等を重み付け係数等として用いても良い。
【００８５】
第４容量選択指標（機能ブロックの高周波ノイズ特性）は、半導体集積回路の動作時における電源配線や接地配線の電圧の揺らぎやクロック信号の共振によって発生するノイズの大きさで規定されている。尚、高周波ノイズ特性は、配線間のカップリング容量や、機能セルの出力信号の遷移時に引き起こされる電源配線及び接地配線の信号波形の揺らぎの大きさや周期等、様々な要因によって生じるものである。このため、デカップリングキャパシタを配置し、急激な電源配線及び接地配線の信号波形の揺らぎ（揺らぎのピーク）を吸収して押さえる、或いは、揺らぎを緩やかにすることにより、電源配線及び接地配線における電圧変動の半導体集積回路への影響を低減可能になる。
【００８６】
本実施形態の容量選択指標算出手段１８は、機能ブロック毎に、第１容量選択指標、第２容量選択指標、第３容量選択指標及び第４容量選択指標の内の何れか１つ、或いは、複数を選択し、容量選択対象セルの夫々について、容量選択対象セルが属する機能ブロックについて選択された容量選択指標を求めるように構成されている。
【００８７】
本実施形態のライブラリ１１ｂは、対応するキャパシタ付機能セルを持つ機能セルの全部について、容量の異なるキャパシタを備えた複数種類のキャパシタ付機能セルを含んで構成されている。ここで、図７は、機能セルとキャパシタ付機能セルを含むライブラリ１１ｂの一部分例を示している。図７では、１つの機能セルに対し、比較的大容量のデカップリングキャパシタを備える大容量キャパシタ付機能セルと、比較的小容量のデカップリングキャパシタを備える小容量キャパシタ付機能セルの２種類のキャパシタ付機能セルが用意されている場合を示している。
【００８８】
より詳細には、ライブラリ１１ｂは、図７（ａ）に示すＡＮＤ回路ＡＮＤＸ１について、図７（ｅ）に示す比較的容量の小さいデカップリングキャパシタを備えた小容量キャパシタ付ＡＮＤ回路ＡＮＤＹ１と図７（ｉ）に示す比較的容量の大きいデカップリングキャパシタを備えた大容量キャパシタ付ＡＮＤ回路ＡＮＤＹ２を備えている。図７（ｂ）に示すインバータ回路ＩＮＶＸ１についても同様に、図７（ｆ）に示す小容量キャパシタ付インバータ回路ＩＮＶＹ１と図７（ｊ）に示す大容量キャパシタ付インバータ回路ＩＮＶＹ２を備えている。更に、図７（ｃ）に示すバッファ回路ＢＵＦＸ１について、図７（ｇ）に示す小容量キャパシタ付バッファ回路ＢＵＦＹ１と図７（ｋ）に示す大容量キャパシタ付バッファ回路ＢＵＦＹ２を備えている。図７（ｄ）に示すＤフリップフロップ回路ＤＦＦＸ１について、図７（ｈ）に示す小容量キャパシタ付Ｄフリップフロップ回路ＤＦＦＹ１と図７（ｌ）に示す大容量キャパシタ付Ｄフリップフロップ回路ＤＦＦＹ２を備えている。
【００８９】
以下、本実施形態における本発明方法の処理手順について、図８を基に説明する。ここで、図８は、本実施形態の本発明方法によるレイアウトの処理手順を示している。
【００９０】
尚、本実施形態では、上記第１実施形態と同様に、半導体集積回路３０が、図４に示すように、ＴＯＰ階層を最上位階層とする階層構造を備え、ＴＯＰ階層の下位階層に、ブロックＢ１〜Ｂ３を備える半導体集積回路３０のレイアウトを行う場合について説明する。ＴＯＰ階層及びブロックＢ１〜Ｂ３の構成は、上記第１実施形態と同じである。
【００９１】
本発明装置１０は、図８に示すように、先ず、上記第１実施形態と同様に、フロアプランを取得する（ステップ＃１）。
【００９２】
フロアプラン（ステップ＃１）後、配置配線処理の実行前に、本実施形態の本発明装置１０は、図８に示すように、デカップリングキャパシタの配置設定（ステップ＃１０）を行う。
【００９３】
より詳細には、先ず、図６に示す配置判定指標設定手段１５が、図８に示すように、機能ブロック毎に使用する配置判定指標を選択する（ステップ＃１１）。尚、本実施形態では、第１実施形態と同様に、ブロックＢ１〜Ｂ３及びＴＯＰ階層の夫々の論理セルの内の判定対象セルについて、配置判定指標を設定する。ここでは、第１実施形態と同様に、ブロックＢ１及びＴＯＰ階層の判定対象セルについては、第２配置判定指標を夫々選択する。更に、上記第１実施形態と同様に、クロックバッファについては、ブロックＢ１〜Ｂ３については、キャパシタ配置条件を満たすか否かの判定を、周波数に応じて行うように設定し、ＴＯＰ階層については、キャパシタ配置条件を満たすか否かの判定を、出力信号の駆動能力の大きさに応じて行うように設定する。
【００９４】
続いて、配置判定指標算出手段１２が、判定対象セルの夫々について、ステップ＃１１において配置判定指標設定手段１５が選択した配置判定指標を算出し（ステップ＃１２）、判定手段１３が、判定対象セルの夫々について、ステップ＃１２で算出した配置判定指標に基づいて、キャパシタ配置条件を満たす機能セルであるか否かを判定する（ステップ＃１３）。
【００９５】
ここでは、判定手段１３は、第１実施形態と同様に、ブロックＢ１の全論理セル、及び、ＴＯＰ階層の判定対象セルについては、配置判定指標算出手段１２が算出した出力信号の駆動能力の大きさが第２配置判定値以上の場合に、キャパシタ配置条件を満たすと判定する。
【００９６】
更に、判定手段１３は、第１実施形態と同様に、ブロックＢ１及びＢ３のクロックバッファについては、動作周波数が低いので、キャパシタ配置条件を満たさないと判定し、ブロックＢ２のクロックバッファについては、動作周波数が高いので、キャパシタ配置条件を満たすと判定する。ＴＯＰ階層のクロックバッファについては、配置判定指標算出手段１２が算出した出力信号の駆動能力の大きさが第２配置判定値以上の場合に、キャパシタ配置条件を満たすと判定する。
【００９７】
続いて、本実施形態では、容量選択指標算出手段１８が、容量選択対象セルの夫々について容量選択指標を求め（ステップ＃１４）、容量選択手段１９が、容量選択指標算出手段１８が算出した容量選択指標に基づいて、配置配線処理で用いるキャパシタ付機能セルを選択する（ステップ＃１５）。尚、ここでは、外部電源端子から機能ブロックまでの距離及び機能ブロックの面積（第３容量選択指標）を用いてキャパシタ付機能セルを選択する場合について説明する。
【００９８】
本実施形態では、ステップ＃１３において判定手段１３がキャパシタ配置条件を満たすと判定したブロックＢ２及びＴＯＰ階層のクロックバッファについて、キャパシタ付クロックバッファの選択を行う。ブロックＢ２については、動作周波数は高いが、外部電源端子からの距離が非常に短いことから、小容量のデカップリングキャパシタを有する小容量キャパシタ付バッファ回路を選択する。ＴＯＰ階層については、動作周波数は低くないが、回路規模が大きいことから、クロックツリーの規模が相当大きくなるため、大容量のデカップリングキャパシタを有する大容量キャパシタ付バッファ回路を選択する。
【００９９】
更に、ステップ＃１３において判定手段１３がキャパシタ配置条件を満たすと判定したブロックＢ１の全論理セル及びＴＯＰ階層の判定対象セル（容量選択対象セル）の夫々について、キャパシタ付機能セルの選択を行う。ブロックＢ１の論理セルについては、ブロックＢ１の回路規模が大きく、外部電源端子からブロックＢ１までの距離も比較的長いので、大容量のデカップリングキャパシタを有する大容量キャパシタ付機能セルを選択する。ＴＯＰ階層の判定対象セルについては、回路規模が非常に大きいため、大容量のデカップリングキャパシタを有する大容量キャパシタ付機能セルを選択する。
【０１００】
引き続き、図６に示す本発明装置１０の配置配線処理手段１４は、図８に示すように、機能ブロック単位での配置配線処理を行う（ステップ＃１００）。具体的には、ブロックＢ１の配置配線処理（ステップ＃１１０）では、キャパシタ配置条件を満たす論理セルを、対応する大容量キャパシタ付機能セルに置き換えて、論理セルの配置（ステップ＃１１１）を行い、その後、通常のクロックバッファの配置（ステップ＃１１２）を行い、最後に、配線（ステップ＃１１３）を行う。ブロックＢ２の配置配線処理（ステップ＃１２０）では、通常の論理セルの配置（ステップ＃１２１）を行い、その後、クロックバッファの全てを、対応する小容量キャパシタ付バッファ回路に置き換えて、クロックバッファの配置（ステップ＃１２２）を行い、最後に、配線（ステップ＃１２３）を行う。ブロックＢ３の配置配線処理（ステップ＃１３０）では、通常の論理セルの配置（ステップ＃１３１）、通常のクロックバッファの配置（ステップ＃１３２）、及び、配線（ステップ＃１３３）をこの順に行う。
【０１０１】
引き続き、図６に示す本発明装置１０の配置配線処理手段１４は、図８に示すように、ＴＯＰ階層の配置配線処理を行う（ステップ＃２００）。具体的には、配置配線処理手段１４は、キャパシタ配置条件を満たす論理セルを大容量キャパシタ付機能セルに置き換えて、論理セルの配置（ステップ＃２０１）を行い、その後、クロックバッファを、大容量キャパシタ付バッファ回路に置き換えて、キャパシタ付バッファ回路の配置（ステップ＃２０２）を行い、最後に、配線（ステップ＃２０３）を行う。
【０１０２】
〈別実施形態〉
〈１〉上記第１及び第２実施形態では、ライブラリ１１が、機能セルの全部について、対応するキャパシタ付機能セルを備える場合について説明したが、ライブラリ１１内の機能セルの内、一部の機能セルのみが対応するキャパシタ付機能セルを備えるように構成されていても良い。同様に、ライブラリ１１が、対応するキャパシタ付機能セルを有する機能セルの全部について、複数種類のキャパシタ付機能セルを備える場合について説明したが、ライブラリ１１の対応するキャパシタ付機能セルを有する機能セルの内、一部のみが複数種類のキャパシタ付機能セルを備えていても良い。
【０１０３】
また、上記第１実施形態では、ライブラリ１１が、機能セルの夫々について１種類のキャパシタ付機能セルを備える場合について説明したが、この場合には、機能セル毎に、キャパシタ付機能セルのキャパシタの容量が異なっていても良い。具体的には、例えば、ライブラリが、駆動能力の低いインバータ回路と駆動能力の高いインバータ回路を含む場合、駆動能力の低いインバータ回路に対応して小容量キャパシタ付インバータ回路を、駆動能力の高いインバータ回路に対応して大容量キャパシタ付インバータ回路を備えるように構成しても良い。
【０１０４】
更に、上記第２実施形態では、ライブラリ１１が、１つの機能セルに対し、大容量キャパシタ付機能セルと小容量キャパシタ付機能セルの２種類のキャパシタ付機能セルを備える場合について説明したが、これに限るものではない。例えば、１つの機能セルに対し、更に複数種類のキャパシタ付機能セルを備えるように構成しても良い。また、機能セル毎に、対応するキャパシタ付機能セルの種類数が異なっていても良い。言い換えると、対応するキャパシタ付機能セルを持たない機能セル、１種類のキャパシタ付機能セルを持つ機能セル、複数種類のキャパシタ付機能セルを持つ機能セルが混在していても良い。この場合には、キャパシタ付機能セルを有する機能セルが判定対象セルとなり、複数種類のキャパシタ付機能セルを有する機能セルが容量選択対象セルとなる。
【０１０５】
〈２〉上記第１及び第２実施形態では、配置判定指標の選択について、ブロックＢ１〜Ｂ３のクロックバッファについては第３配置判定指標を、ＴＯＰ階層のクロックバッファについては第２配置判定指標を、ブロックＢ１及びＴＯＰ階層の判定対象セルについては第２配置判定指標を選択する場合について説明したが、これに限るものではない。本実施形態では選択しなかった第１配置判定指標及び第４配置判定指標を選択しても良いし、これらを組み合わせて用いても良い。
【０１０６】
〈３〉上記第１及び第２実施形態では、容量選択指標について、第１〜第４容量選択指標の内の第３容量選択指標を用いて、キャパシタ付機能セルを選択する場合について説明したが、これに限るものではない。第１容量選択指標、第２容量選択指標、第４容量選択指標の何れかを用いてキャパシタ付機能セルを選択しても良いし、第１〜第４容量選択指標を組み合わせて用いても良い。
【０１０７】
〈４〉上記第１及び第２実施形態では、ステップ＃１００及びステップ＃２００の配置配線処理において、配置配線処理手段１４が、キャパシタ配置条件を満たすクロックバッファ及び論理セルをキャパシタ付機能セルに置き換えて配置配線処理を実行する場合について説明したが、配置配線処理の前に、配置配線処理で用いるゲートレベルネットリストのキャパシタ配置条件を満たすクロックバッファ及び論理セルをキャパシタ付機能セルに置き換えたネットリストを作製し、当該ネットリストを用いて配置配線処理を実行するように構成しても良い。
【図面の簡単な説明】
【０１０８】
【図１】本発明に係る半導体集積回路の設計装置の第１実施形態における概略構成例を示す概略ブロック図
【図２】本発明に係る半導体集積回路の設計方法及び設計装置の第１実施形態で用いるライブラリの一例を示す概略回路図
【図３】本発明に係る半導体集積回路の設計方法の第１実施形態によるレイアウトの処理手順を示すフローチャート
【図４】半導体集積回路のフロアプラン例を示す概略ブロック図
【図５】本発明に係る半導体集積回路の設計方法及び設計装置による機能セル及びキャパシタ付機能セルの配置例を示す概略ブロック図
【図６】本発明に係る半導体集積回路の設計装置の第２実施形態における概略構成例を示す概略ブロック図
【図７】本発明に係る半導体集積回路の設計方法及び設計装置の第２実施形態で用いるライブラリの一例を示す概略回路図
【図８】本発明に係る半導体集積回路の設計方法の第２実施形態によるレイアウトの処理手順を示すフローチャート
【図９】信号波形に対する電源配線の電圧変動の影響の例を示す概略回路図及び波形図
【図１０】信号の遷移タイミングに対する電源配線の電圧変動の影響の例を示す概略回路図及びタイミングチャート
【図１１】従来技術に係る半導体集積回路の設計方法によるレイアウトの処理手順を示すフローチャート
【図１２】従来技術に係る半導体集積回路の設計方法による機能セル及びデカップリングキャパシタの配置例を示す概略ブロック図
【図１３】従来技術に係る半導体集積回路の設計方法によるレイアウトの処理手順を示すフローチャート
【図１４】従来技術に係る半導体集積回路の設計方法による機能セル及びデカップリングキャパシタの配置例を示す概略ブロック図
【符号の説明】
【０１０９】
１０        本発明に係る半導体集積回路の設計装置
１１        ライブラリ
１１ａ      ライブラリ
１１ｂ      ライブラリ
１２        配置判定指標算出手段
１３        判定手段
１４        配置配線処理手段
１５        配置判定指標設定手段
１６        入出力手段
１７        通信インターフェース
１８        容量選択指標算出手段
１９        容量選択手段
２０        ネットワーク
３０        半導体集積回路
ＡＮＤＸ１  ＡＮＤ回路
ＡＮＤＹ１  キャパシタ付ＡＮＤ回路
ＡＮＤＹ２  キャパシタ付ＡＮＤ回路
ＢＵＦＸ１  バッファ回路
ＢＵＦＹ１  キャパシタ付バッファ回路
ＢＵＦＹ２  キャパシタ付バッファ回路
ＤＦＦＸ１  Ｄフリップフロップ回路（ＤＦＦ回路）
ＤＦＦＹ１  キャパシタ付Ｄフリップフロップ回路（キャパシタ付ＤＦＦ回路）
ＤＦＦＹ２  キャパシタ付Ｄフリップフロップ回路（キャパシタ付ＤＦＦ回路）
ＩＮＶＸ１  インバータ回路
ＩＮＶＹ１  キャパシタ付インバータ回路
ＩＮＶＹ２  キャパシタ付インバータ回路
【図１】
2009123832.tif 000003
【図２】
2009123832.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009123832.tif 000010
【図９】
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【図１０】
2009123832.tif 000012
【図１１】
2009123832.tif 000013
【図１２】
2009123832.tif 000014
【図１３】
2009123832.tif 000015
【図１４】
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