(57)【要約】      （修正有）【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。【選択図】図１
2009295654.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、バイポーラトランジスタ形成領域と、ＣＭＯＳトランジスタ形成領域と、を区画する素子分離領域を形成する工程と、
前記バイポーラトランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域に、絶縁層を形成する工程と、
前記絶縁層の上方に導電層を形成する工程と、
前記導電層の側壁にサイドウォールを形成して、前記バイポーラトランジスタ形成領域に、前記絶縁層、前記導電層および前記サイドウォールを有する短絡防止部を形成すると同時に、前記ＣＭＯＳトランジスタ形成領域にゲートを形成する工程と、
前記半導体基板に不純物を注入して、前記バイポーラトランジスタ形成領域に、エミッタ領域、コレクタ領域およびベース領域を形成し、前記ＣＭＯＳトランジスタ形成領域に、ソース領域およびドレイン領域を形成する工程と、
前記エミッタ領域、前記コレクタ領域、前記ベース領域、前記ソース領域および前記ドレイン領域の上にシリサイド層を形成する工程と、
を含み、
前記短絡防止部は、前記エミッタ領域、前記コレクタ領域および前記ベース領域のうち、少なくともいずれか２つの領域の間に位置する前記半導体基板の上方に形成される、半導体装置の製造方法。
【請求項２】
請求項１において、
前記短絡防止部は、前記エミッタ領域と前記ベース領域との間に位置する前記半導体基板の上方に形成される、半導体装置の製造方法。
【請求項３】
請求項１において、
前記短絡防止部は、前記エミッタ領域と前記コレクタ領域との間に位置する前記半導体基板の上方に形成される、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記短絡防止部は、平面視において、前記エミッタ領域を囲むように形成される、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記シリサイド層を形成する工程では、
さらに、前記短絡防止部および前記ゲートの前記導電層の上に、前記シリサイド層を形成する、半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板に形成され、バイポーラトランジスタ形成領域と、ＣＭＯＳトランジスタ形成領域と、を区画する素子分離領域と、
前記バイポーラトランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域に形成された絶縁層と、
前記絶縁層の上方に形成された導電層と、
前記導電層の側壁に形成されたサイドウォールと、
前記バイポーラトランジスタ形成領域に形成されたエミッタ領域、コレクタ領域およびベース領域と、
前記ＣＭＯＳトランジスタ形成領域に形成されたソース領域およびドレイン領域と、
前記エミッタ領域、前記コレクタ領域、前記ベース領域、前記ソース領域および前記ドレイン領域の上に形成されたシリサイド層と、
を含み、
前記バイポーラトランジスタ形成領域の前記絶縁層と、前記導電層と、前記サイドウォールとは、短絡防止部を構成し、
前記ＣＭＯＳトランジスタ形成領域の前記絶縁層と、前記導電層と、前記サイドウォールとは、ゲートを構成し、
前記短絡防止部は、前記エミッタ領域、前記コレクタ領域および前記ベース領域のうち、少なくともいずれか２つの領域の間に位置する前記半導体基板の上方に形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、一般的に、同一シリコン基板上にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）プロセスを用いて、ＣＭＯＳトランジスタやバイポーラトランジスタなどを混載される技術が一般的に知られている。
【０００３】
ＣＭＯＳトランジスタは、微細化が進むにつれて、ソース領域およびドレイン領域の不純物領域がショートチャネル効果を抑制するためにより薄くなっている。このため、ソース領域およびドレイン領域の層抵抗の上昇を防ぐため、ソース領域およびドレイン領域に自己配合的にシリサイド層を形成するサリサイド技術が知られている。
【０００４】
例えば、特許文献１では、保護膜をマスクとして、ソース領域およびドレイン領域にシリサイド層を形成している。
【特許文献１】特開２００７−１９４３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された方法では、保護膜を形成しなければならないため、プロセスが複雑化してしまう場合がある。
【０００６】
本発明の目的は、簡易なプロセスで、トランジスタをショートさせることなく、シリサイド層を所定の場所に形成することができる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、
半導体基板に、バイポーラトランジスタ形成領域と、ＣＭＯＳトランジスタ形成領域と、を区画する素子分離領域を形成する工程と、
前記バイポーラトランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域に、絶縁層を形成する工程と、
前記絶縁層の上方に導電層を形成する工程と、
前記導電層の側壁にサイドウォールを形成して、前記バイポーラトランジスタ形成領域に、前記絶縁層、前記導電層および前記サイドウォールを有する短絡防止部を形成すると同時に、前記ＣＭＯＳトランジスタ形成領域にゲートを形成する工程と、
前記半導体基板に不純物を注入して、前記バイポーラトランジスタ形成領域に、エミッタ領域、コレクタ領域およびベース領域を形成し、前記ＣＭＯＳトランジスタ形成領域に、ソース領域およびドレイン領域を形成する工程と、
前記エミッタ領域、前記コレクタ領域、前記ベース領域、前記ソース領域および前記ドレイン領域の上にシリサイド層を形成する工程と、
を含み、
前記短絡防止部は、前記エミッタ領域、前記コレクタ領域および前記ベース領域のうち、少なくともいずれか２つの領域の間に位置する前記半導体基板の上方に形成される。
【０００８】
本発明に係る半導体装置の製造方法は、簡易なプロセスで、トランジスタをショートさせることなく、シリサイド層を所定の場所に形成することができる。
【０００９】
本発明に係る半導体装置の製造方法において、
前記短絡防止部は、前記エミッタ領域と前記ベース領域との間に位置する前記半導体基板の上方に形成されることができる。
【００１０】
本発明に係る半導体装置の製造方法において、
前記短絡防止部は、前記エミッタ領域と前記コレクタ領域との間に位置する前記半導体基板の上方に形成されることができる。
【００１１】
本発明に係る半導体装置の製造方法において、
前記短絡防止部は、平面視において、前記エミッタ領域を囲むように形成されることができる。
【００１２】
本発明に係る半導体装置の製造方法において、
前記シリサイド層を形成する工程では、
さらに、前記短絡防止部および前記ゲートの前記導電層の上に、前記シリサイド層を形成することができる。
【００１３】
本発明に係る半導体装置は、
半導体基板と、
前記半導体基板に形成され、バイポーラトランジスタ形成領域と、ＣＭＯＳトランジスタ形成領域と、を区画する素子分離領域と、
前記バイポーラトランジスタ形成領域および前記ＣＭＯＳトランジスタ形成領域に形成された絶縁層と、
前記絶縁層の上方に形成された導電層と、
前記導電層の側壁に形成されたサイドウォールと、
前記バイポーラトランジスタ形成領域に形成されたエミッタ領域、コレクタ領域およびベース領域と、
前記ＣＭＯＳトランジスタ形成領域に形成されたソース領域およびドレイン領域と、
前記エミッタ領域、前記コレクタ領域、前記ベース領域、前記ソース領域および前記ドレイン領域の上に形成されたシリサイド層と、
を含み、
前記バイポーラトランジスタ形成領域の前記絶縁層と、前記導電層と、前記サイドウォールとは、短絡防止部を構成し、
前記ＣＭＯＳトランジスタ形成領域の前記絶縁層と、前記導電層と、前記サイドウォールとは、ゲートを構成し、
前記短絡防止部は、前記エミッタ領域、前記コレクタ領域および前記ベース領域のうち、少なくともいずれか２つの領域の間に位置する前記半導体基板の上方に形成されている。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１５】
１．  第１の実施形態
１．１．  第１の実施形態に係る半導体装置
図１は、第１の実施形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、図１に示すように、半導体基板１０と、素子分離領域２０と、を有する。
【００１６】
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板からなる。
【００１７】
素子分離領域２０は、半導体基板１０に形成されている。素子分離領域２０は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、素子分離領域２０をＬＯＣＯＳ層としている。素子分離領域２０は、バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００と、を区画することができる。以下、バイポーラトランジスタ形成領域１００およびＣＭＯＳトランジスタ形成領域２００について、説明する。
【００１８】
（１）バイポーラトランジスタ形成領域
バイポーラトランジスタ形成領域１００には、図１に示すように、バイポーラトランジスタ１１０が形成されている。バイポーラトランジスタ１１０は、ＶＮＰＮ（Ｖｅｒｔｉｃａｌ  ＮＰＮ）型のトランジスタであることができる。
【００１９】
バイポーラトランジスタ１１０は、エミッタ領域４０ａと、コレクタ領域４０ｂと、ベース領域４２ａと、短絡防止部５０ａと、シリサイド層６０と、を有する。さらに、バイポーラトランジスタ１１０は、ベース層３０と、第１ウェル３２ａと、第２ウェル３４ａと、を有することができる。
【００２０】
第１ウェル３２ａは、半導体基板１０に形成されている。第１ウェル３２ａは、第１導電型（例えばＮ型）の不純物領域からなる。第１ウェル３２ａは、ベース層３０および第２ウェル３４ａより半導体基板１０の厚み方向（Ｙ方向）において、深い形状である。
【００２１】
第２ウェル３４ａは、第１ウェル３２ａに形成されている。第２ウェル３４ａは、例えばＮ型の不純物領域からなる。第２ウェル３４ａは、コレクタ領域４０ｂ周辺の抵抗を下げることができる。なお、第２ウェル３４ａは、形成されていなくてもよい。
【００２２】
ベース層３０は、第１ウェル３２ａに形成されている。ベース層３０は、例えばＰ型の不純物領域からなる。
【００２３】
エミッタ領域４０ａは、ベース層３０に形成されている。エミッタ領域４０ａは、例えばＮ型の不純物領域からなる。ベース領域４２ａは、ベース層３０に形成されている。ベース領域４２ａは、例えばＰ型の不純物領域からなる。コレクタ領域４０ｂは、例えば、第２ウェル３４ａに形成されている。コレクタ領域４０ｂは、例えばＮ型の不純物領域からなる。
【００２４】
短絡防止部５０ａは、ベース層３０上に形成されている。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、少なくともいずれか２つの領域の間に位置する半導体基板１０の上方に形成されている。図示の例では、短絡防止部５０ａは、エミッタ領域４０ａとベース領域４２ａとの間に位置する半導体基板１０の上に形成されている。ここで、図２は、半導体装置１０００のバイポーラトランジスタ形成領域１００を模式的に示す平面図である。図２では、便宜上、ベース層３０、エミッタ領域４０ａ、ベース領域４２ａおよび短絡防止部５０ａ以外の図示を省略している。なお、図１は、図２に示すＡ−Ａ線の断面図である。短絡防止部５０ａは、図２に示すように、例えば、エミッタ領域４０ａを囲んでいる。さらに、ベース領域４２ａは、例えば、短絡防止部５０ａを囲んでいる。図示はしないが、さらに、コレクタ領域４０ｂは、例えば、ベース領域４２ａを囲んでいてもよい。なお、エミッタ領域４０ａ、ベース領域４２ａおよび短絡防止部５０ａは、図２に示す形状に限定されない。
【００２５】
短絡防止部５０ａは、図１に示すように、絶縁層５２ａと、絶縁層５２ａ上に形成された導電層５６ａと、導電層５６ａの側壁に形成されたサイドウォール５４ａと、を有する。短絡防止部５０ａは、後述するＭＯＳトランジスタ２１０，２２０のゲート５０ｂと、同じ材質である。また、短絡防止部５０ａは、ＭＯＳトランジスタ２１０，２２０のゲート５０ｂと、同じ構造を有することができる。導電層５４ａは、例えばポリシリコンからなる。絶縁層５６ａおよびサイドウォール５６ａは、例えば酸化シリコンからなる。短絡防止部５０ａは、例えば、エミッタ領域４０ａと電気的に接続されている。すなわち、短絡防止部５０ａとエミッタ領域４０ａとは、例えば配線層（図示せず）によって電気的に接続されている。これにより、短絡防止部５０ａの電位を安定させることができる。
【００２６】
シリサイド層６０は、エミッタ領域４０ａ、ベース領域４２ａおよびコレクタ領域４０ｂ上に形成されている。シリサイド層６０は、さらに、短絡防止部５０ａの導電層５６ａ上に形成されていることもできる。シリサイド層６０は、例えば、シリコンと金属との化合物からなる。より具体的には、シリサイド層６０は、例えば、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、コバルトシリサイドおよびニッケルシリサイドなどからなる。シリサイド層６０は、エミッタ領域４０ａ、ベース領域４２ａおよびコレクタ領域４０ｂと、配線層とのコンタクト抵抗を低減することができる。
【００２７】
（２）ＣＭＯＳトランジスタ形成領域
ＣＭＯＳトランジスタ形成領域２００には、図１に示すように、第１ＭＯＳトランジスタ２１０と、第２ＭＯＳトランジスタ２２０と、が形成されている。第１ＭＯＳトランジスタ２１０は、例えばＰ型のチャネル領域（図示せず）を有するトランジスタである。第２ＭＯＳトランジスタ２２０は、例えばＮ型のチャネル領域を有するトランジスタである。
【００２８】
まず、第１ＭＯＳトランジスタ２１０について説明する。第１ＭＯＳトランジスタ２１０は、ソース領域４２ｂと、ドレイン領域４２ｃと、ゲート５０ｂと、シリサイド層６０と、を有することができる。さらに、第１ＭＯＳトランジスタ２１０は、第２ウェル３４ｂと、不純物領域４０ｅと、を有することができる。
【００２９】
第２ウェル３４ｂは、半導体基板１０に形成されている。第２ウェル３４ｂは、例えばＮ型の不純物領域からなる。
【００３０】
ソース領域４２ｂおよびドレイン領域４２ｃは、第２ウェル３４ｂに形成されている。ソース領域４２ｂおよびドレイン領域４２ｃは、例えばＰ型の不純物領域からなる。不純物領域４０ｅは、第２ウェル３４ｂに形成されている。不純物領域４０ｅは、例えば第２ウェル３４ｂのコンタクトをとるためのＮ型の不純物領域である。
【００３１】
ゲート５０ｂは、第２ウェル３４ｂ上に形成されている。ゲート５０ｂは、絶縁層５２ｂと、絶縁層５２ｂ上に形成された導電層５６ｂと、導電層５６ｂの側壁に形成されたサイドウォール５４ｂと、を有する。上述のように、ゲート５０ｂは、短絡防止部５０ａと同じ材質である。また、ゲート５０ｂは、短絡防止部５０ａと同じ構造を有することができる。
【００３２】
シリサイド層６０は、ソース領域４２ｂおよびドレイン領域４２ｃ上に形成されている。シリサイド層６０は、さらに、ゲート５０ｂの導電層５６ｂ上に形成されていることもできる。シリサイド層６０は、バイポーラトランジスタ１１０のシリサイド層６０と同じ材質からなる。シリサイド層６０は、ソース領域４２ｂおよびドレイン領域４２ｃと、配線層とのコンタクト抵抗を低減することができる。
【００３３】
次に、第２ＭＯＳトランジスタ２２０について説明する。第２ＭＯＳトランジスタ２２０は、ソース領域４０ｃと、ドレイン領域４０ｄと、ゲート５０ｂと、シリサイド層６０と、を有する。さらに、第２ＭＯＳトランジスタ２２０は、第１ウェル３２ｂと、第２ウェル３６と、不純物領域４２ｄと、を有することができる。第２ＭＯＳトランジスタ２２０は、第１ウェル３２ｂを有すること以外は、基本的に第１ＭＯＳトランジスタ２１０の導電型を反転させたものである。よって、第１ウェル３２ｂ以外の構成の説明は省略する。
【００３４】
第１ウェル３２ｂは、半導体基板１０に形成されている。第１ウェル３２ｂは、例えばＮ型の不純物領域からなる。第１ウェル３２ｂは、Ｙ方向において、第２ウェル３６より深い形状である。第１ウェル３２ｂには、第２ウェル３６が形成されている。第１ウェル３２ｂは、第２ＭＯＳトランジスタ２２０の耐圧を向上させることができる。なお、図示はしないが、第２ＭＯＳトランジスタ２２０は、第１ウェル３２ｂを有していなくてもよい。また、図示はしないが、第１ＭＯＳトランジスタ２１０と第２ＭＯＳトランジスタ２２０とが、第１ウェル３２ｂを有していてもよい。
【００３５】
半導体装置１０００は、例えば、以下の特徴を有する。
【００３６】
半導体装置１０００は、エミッタ領域４０ａとベース領域４２ａとの間に位置する半導体基板１０の上に、短絡防止部５０ａを有することができる。そのため、短絡防止部５０ａは、シリサイド層６０によるエミッタ領域４０ａ−ベース領域４２ａ間のショートを防止することができる。また、短絡防止部５０ａとゲート５０ｂとは、同じ材質であることができる。よって、短絡防止部５０ａと、ゲート５０ｂと、を同じ工程で同時に形成することができる。すなわち、半導体装置１０００は、簡易なプロセスで形成され、かつエミッタ領域４０ａ−ベース領域４２ａ間のショートを防止することができる。
【００３７】
１．２．  第１の実施形態に係る半導体装置の製造方法
次に、第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図３〜図５は、第１の実施形態に係る半導体装置１０００の製造工程を模式的に示す断面図である。
【００３８】
図３に示すように、半導体基板１０に、素子分離領域２０を形成する。素子分離領域２０は、例えば、ＬＯＣＯＳ法によって形成される。すなわち、例えば、半導体基板１０上に窒化シリコン膜（図示せず）を形成し、該窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成されることができる。
【００３９】
図４に示すように、半導体基板１０に第１ウェル３２ａ，３２ｂを形成することができる。第１ウェル３２ａ，３２ｂは、例えば、ドライブイン拡散法によって形成される。すなわち、例えばＮ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入したのち、注入された不純物を熱処理により熱拡散させることによって形成される。なお、第１ウェル３２ａ，３２ｂの各ウェルは、同時に形成されてよいし、別々に形成されてもよい。
【００４０】
図４に示すように、第１ウェル３２ａに第２ウェル３４ａを形成し、半導体基板１０に第２ウェル３４ｂを形成する。第２ウェル３４ａ，３４ｂは、例えば、高エネルギーイオン注入法によって形成される。すなわち、例えばＮ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入することによって形成される。これにより、第２ウェル３４ａ，３４ｂを、Ｙ方向に不純物の濃度分布を有するレトログレードウェルとすることができる。なお、第２ウェル３４ａ，３４ｂの各ウェルは、同時に形成されてよいし、別々に形成されてもよい。
【００４１】
図４に示すように、例えば第１ウェル３２ｂに第２ウェル３６を形成する。第２ウェル３６は、例えば、上述した高エネルギーイオン注入法によって形成される。第２ウェル３６の形成では、例えばＰ型の不純物を注入する。なお、第２ウェル３４ａ，３４ｂを形成する工程と、第２ウェル３６を形成する工程とでは、その順序を問わない。
【００４２】
図４に示すように、第１ウェル３２ａにベース層３０を形成する。ベース層３０は、例えば、上述した高エネルギーイオン注入法によって形成される。ベース層３０の形成では、例えばＰ型の不純物を注入する。
【００４３】
図５に示すように、バイポーラトランジスタ形成領域１００のベース層３０上に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００の第２ウェル３４ｂ上および第２ウェル３６上に、ゲート５０ｂを形成する。具体的には、まず、半導体基板１０上に、例えば酸化膜（図示せず）を形成する。酸化膜は、例えば熱酸化法により形成される。次に、全面に、例えばポリシリコン層（図示せず）を形成し、ポリシリコン層上に所定のパターンを有するレジスト層（図示せず）を形成する。次に、レジスト層をマスクとして、ポリシリコン層および酸化膜をパターニングする。これにより、バイポーラトランジスタ形成領域１００に、例えば酸化膜からなる絶縁層５２ａと、絶縁層５２ａ上に例えばポリシリコン層からなる導電層５６ａと、を形成することができる。また、同時に、ＣＭＯＳトランジスタ形成領域２００に、例えば酸化膜からなる絶縁層５２ｂと、絶縁層５２ｂ上に例えばポリシリコン層からなる導電層５６ｂと、を形成することができる。次に、導電層５６ａ，５６ｂの側壁にサイドウォール５４ａ，５４ｂをそれぞれ形成する。サイドウォール５４ａ，５４ｂは、例えば公知の方法によって形成される。以上により、絶縁層５２ａ、導電層５６ａおよびサイドウォール５４ａを有する５０ａと、絶縁層５２ｂ、導電層５６ｂおよびサイドウォール５４ｂを有するゲート５０ｂと、を同時に形成することができる。短絡防止部５０ａは、エミッタ領域４０ａとベース領域４２ａとの間に位置する半導体基板１０の上方に形成されることができる。短絡防止部５０ａは、図２に示すように平面視において、エミッタ領域４０ａを囲むように形成されることができる。
【００４４】
図１に示すように、例えばＮ型の不純物を注入して、ベース層３０にエミッタ領域４０ａを形成し、第２ウェル３４ａにコレクタ領域４０ｂを形成し、第２ウェル３４ｂに不純物領域４０ｅを形成し、第２ウェル３６にソース領域４０ｃおよびドレイン領域４０ｄを形成する。また、例えばＰ型の不純物を注入して、ベース層３０にベース領域４２ａを形成し、第２ウェル３４ｂにソース領域４２ｂおよびドレイン領域４２ｃを形成し、第２ウェル３６に不純物領域４２ｄを形成する。不純物の注入は、例えば、公知の方法で行われる。なお、Ｎ型の不純物を注入する工程と、Ｐ型の不純物を注入する工程とでは、その順序を問わない。
【００４５】
図１に示すように、エミッタ領域４０ａ、コレクタ領域４０ｂ、ベース領域４２ａ、ソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃの上に、シリサイド層６０を形成する。さらに、導電層５６ａ，５６ｂ上に、シリサイド層６０を形成することもできる。具体的には、シリサイド層６０は、全面に金属層（図示せず）を形成したのち、熱処理することによって、該金属層と、例えばエミッタ領域４０ａ等に含まれているシリコンと、を反応させることにより形成することができる。
【００４６】
以上の工程により、半導体装置１０００を製造することができる。
【００４７】
半導体装置１０００の製造方法では、エミッタ領域４０ａとベース領域４２ａとの間に位置する半導体基板１０の上に、短絡防止部５０ａを形成することができる。そのため、短絡防止部５０ａは、シリサイド層６０によるエミッタ領域４０ａ−ベース領域４２ａ間のショートを防止することができる。また、半導体装置１０００の製造方法では、短絡防止部５０ａと、ゲート５０ｂと、を同じ工程で同時に形成することができる。すなわち、簡易なプロセスで、エミッタ領域４０ａ−ベース領域４２ａ間のショートを防止できる半導体装置１０００を形成することができる。
【００４８】
半導体装置１０００の製造方法では、短絡防止部５０ａが、平面視においてエミッタ領域４０ａを囲むように形成されることができる。そのため、シリサイド層６０によるエミッタ領域４０ａ−ベース領域４２ａ間のショートを、より万全に防止できる半導体装置１０００を形成することができる。
【００４９】
２．  第２の実施形態
２．１．  第２の実施形態に係る半導体装置
図６は、第２の実施形態に係る半導体装置２０００を模式的に示す断面図である。以下、第２の実施形態に係る半導体装置２０００において、第１の実施形態に係る半導体装置１０００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００５０】
半導体装置２０００のバイポーラトランジスタ形成領域１００には、図６に示すように、バイポーラトランジスタ２１１０が形成されている。バイポーラトランジスタ２１１０は、ＬＰＮＰ（Ｌａｔｅｒａｌ  ＰＮＰ）型のトランジスタであることができる。
【００５１】
バイポーラトランジスタ２１１０は、図６に示すように、エミッタ領域２０４２ａと、コレクタ領域２０４２ｂと、ベース領域２０４０ａと、短絡防止部５０ａと、シリサイド層６０と、を有する。さらに、バイポーラトランジスタ２１１０は、第１ウェル３２ａを有することができる。
【００５２】
エミッタ領域２０４２ａは、第１ウェル３２ａに形成されている。エミッタ領域２０４２ａは、例えばＰ型の不純物領域からなる。コレクタ領域２０４２ｂは、例えば、第２ウェル３２ａに形成されている。コレクタ領域２０４２ｂは、例えばＰ型の不純物領域からなる。ベース領域２０４０ａは、第１ウェル３２ａに形成されている。ベース領域２０４０ａは、例えばＮ型の不純物領域からなる。なお、ベース領域２０４０ａは、図１に示すコレクタ領域４０ｂのように、例えばＮ型の第２ウェル３４ａに形成されていてもよい。
【００５３】
短絡防止部５０ａは、エミッタ領域２０４２ａとコレクタ領域２０４２ｂとの間に位置する半導体基板１０の上方に形成されている。ここで、図７は、半導体装置２０００のバイポーラトランジスタ形成領域１００を模式的に示す平面図である。図７では、便宜上、第１ウェル３２ａ、エミッタ領域２０４２ａ、コレクタ領域２０４２ｂおよび短絡防止部５０ａ以外の図示を省略している。なお、図６は、図７に示すＢ−Ｂ線の断面図である。短絡防止部５０ａは、図７に示すように、例えば、エミッタ領域２０４２ａを囲んでいる。さらに、コレクタ領域２０４２ｂは、例えば、短絡防止部５０ａを囲んでいる。図示はしないが、さらに、ベース領域２０４０ａは、例えば、コレクタ領域２０４２ｂを囲んでいてもよい。なお、エミッタ領域２０４２ａ、コレクタ領域２０４２ｂおよび短絡防止部５０ａは、図７に示す形状に限定されない。
【００５４】
半導体装置２０００は、例えば、以下の特徴を有する。
【００５５】
半導体装置２０００は、エミッタ領域２０４２ａとコレクタ領域２０４２ｂとの間に位置する半導体基板１０の上に、短絡防止部５０ａを有することができる。そのため、短絡防止部５０ａは、シリサイド層６０によるエミッタ領域２０４２ａ−コレクタ領域２０４２ｂ間のショートを防止することができる。また、短絡防止部５０ａとゲート５０ｂとは、同じ材質であることができる。よって、短絡防止部５０ａと、ゲート５０ｂと、を同じ工程で同時に形成することができる。すなわち、半導体装置１０００は、簡易なプロセスで形成され、かつエミッタ領域２０４２ａ−コレクタ領域２０４２ｂ間のショートを防止することができる。
【００５６】
２．２．  第２の実施形態に係る半導体装置の製造方法
次に、第２の実施形態に係る半導体装置の製造方法について、説明する。第２の実施形態に係る半導体装置２０００の製造方法は、ベース層３０および第２ウェル３４ａを形成せず、また、エミッタ領域、コレクタ領域およびベース領域の導電型が異なること以外は、基本的に、第１の実施形態に係る半導体装置１０００の製造方法と同じである。よって、その説明を省略する。
【００５７】
半導体装置２０００の製造方法では、エミッタ領域２０４２ａとコレクタ領域２０４２ｂとの間に位置する半導体基板１０の上に、短絡防止部５０ａを形成することができる。そのため、短絡防止部５０ａは、シリサイド層６０によるエミッタ領域２０４２ａ−コレクタ領域２０４２ｂ間のショートを防止することができる。また、半導体装置２０００の製造方法では、短絡防止部５０ａと、ゲート５０ｂと、を同じ工程で同時に形成することができる。すなわち、簡易なプロセスで、エミッタ領域２０４２ａ−コレクタ領域２０４２ｂ間のショートを防止できる半導体装置２０００を形成することができる。
【００５８】
半導体装置２０００の製造方法では、短絡防止部５０ａが、平面視においてエミッタ領域２０４２ａを囲むように形成されることができる。そのため、シリサイド層６０によるエミッタ領域２０４２ａ−コレクタ領域２０４２ｂ間のショートを、より万全に防止できる半導体装置２０００を形成することができる。
【００５９】
なお、上述した実施形態は一例であって、これらに限定されるわけではない。例えば、各実施形態を適宜組み合わせることも可能である。具体的には、バイポーラトランジスタ１１０と、バイポーラトランジスタ２１１０と、ＭＯＳトランジスタ２１０，２２０が混載している半導体装置を形成することも可能である。
【００６０】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００６１】
【図１】第１の実施形態に係る半導体装置を模式的に示す断面図。
【図２】第１の実施形態に係る半導体装置の一部を模式的に示す平面図。
【図３】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図６】第２の実施形態に係る半導体装置を模式的に示す断面図。
【図７】第２の実施形態に係る半導体装置の一部を模式的に示す平面図。
【符号の説明】
【００６２】
１０  半導体装置、２０  素子分離領域、３０  ベース層、
３２ａ，３２ｂ  第１ウェル、３４ａ，３４ｂ，３６  第２ウェル、
４０ａ  エミッタ領域、４０ｂ  コレクタ領域、４０ｃ，４２ｂ  ソース領域、
４０ｄ，４２ｃ  ドレイン領域、４０ｅ，４２ｄ  不純物領域、４２ａ  ベース領域、
５０ａ  短絡防止部、５０ｂ  ゲート、５２ａ，５２ｂ  絶縁層、
５４ａ，５４ｂ  サイドウォール、５６ａ，５６ｂ  導電層、６０  シリサイド層、
１００  バイポーラトランジスタ形成領域、１１０  バイポーラトランジスタ、
２００  ＣＭＯＳトランジスタ形成領域、２１０  第１ＭＯＳトランジスタ、
２２０  第２ＭＯＳトランジスタ、１０００  半導体装置、２０００  半導体装置、
２０４０ａ  ベース領域、２０４２ａ  エミッタ領域、２０４２ｂ  コレクタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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