(57)【要約】    【課題】画質を損なうことなく消費電力の低減を行うことが可能なプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置を提供することを目的とする。    【解決手段】各サブフィールドのアドレス行程において、ＰＤＰの複数の行電極対における一方の行電極に走査パルスを順次印加しつつ、入力映像信号に基づく画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させて放電セル各々を点灯及び消灯モードの内の一方に設定するにあたり、上記画素データパルスにおけるピーク電位維持部の開始時点よりも後方の時点で走査パルスの印加を開始する。    【選択図】  図６
2009192712.tif 000002
【特許請求の範囲】
【請求項１】
第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号に基づく画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記行電極対における一方の行電極に走査パルスを順次印加しつつ前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより前記放電セル各々を選択的にアドレス放電させて前記放電セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程と、サスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、
前記画素データパルスは、所定期間に亘り前記列電極上の電位をピーク電位に維持するピーク電位維持部を含み、
前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の開始時点よりも後方の時点で前記走査パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の終了時点よりも前方の時点で前記走査パルスを印加し、
前記走査パルスのパルス幅は前記所定期間よりも短いことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記画素データパルスは、時間経過に伴い徐々に電位が上昇して前記ピーク電位に到る前縁部と、前記前縁部に後続する前記ピーク電位維持部と、時間経過に伴い前記ピーク電位の状態から電位が徐々に降下する後縁部と、からなることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記アドレス行程では、前記アドレス放電により前記放電セル各々を前記点灯モードに設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、
前記ドライバは、
共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第１電位を発生する第１電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第１スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第２スイッチング素子と、オン状態時に前記第１電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第３スイッチング素子と、を有するアドレスドライバと、
直流の第２電位を発生する第２電源と、オン状態時に前記第２電位を前記行電極に印加することにより前記走査パルスを生成する第４スイッチング素子と、を有する電極ドライバと、を含み、
前記電極ドライバは、前記第３スイッチング素子がオン状態になった後に前記第４スイッチング素子をオン状態にすることを特徴とするプラズマディスプレイ装置。
【請求項６】
前記電極ドライバは、前記第３スイッチング素子がオン状態からオフ状態に遷移する前に前記第４スイッチング素子をオン状態からオフ状態に切り替えることを特徴とする請求項５に記載のプラズマディスプレイ装置。
【請求項７】
前記アドレスドライバは、前記第１スイッチング素子を第１期間だけオン状態に維持する第１駆動と、前記第１駆動に引き続き前記第３スイッチング素子を第２期間だけオン状態に維持する第２駆動と、前記第２駆動に引き続き前記第２スイッチング素子を第３期間だけオン状態に維持する第３駆動とを順次繰り返し実行し、
前記電極ドライバは、前記第２期間内において前記第４スイッチング素子をオフ状態からオン状態に切り替えることにより前記走査パルスの印加を開始することを特徴とする請求項５に記載のプラズマディスプレイ装置。
【請求項８】
前記電極ドライバは、前記第２期間内に前記第４スイッチング素子をオン状態からオフ状態に切り替えることにより前記走査パルスの印加を終了することを特徴とする請求項７に記載のプラズマディスプレイ装置。
【請求項９】
前記共振電源回路を複数の前記列電極で共用することを特徴とする請求項５に記載のプラズマディスプレイ装置。
【請求項１０】
前記アドレスドライバは、オン状態時に前記列電極を接地電位とする第５スイッチング素子を備え、
前記列電極に前記画素データパルスが連続して印加されている場合には前記第５スイッチング素子をオフ状態に維持する一方、前記画素データパルスが断続的に印加される場合には前記画素データパルスの非印加時に前記第５スイッチング素子をオン状態にすることを特徴とする請求項５に記載のプラズマディスプレイ装置。
【請求項１１】
画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、
前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第１電位を発生する第１電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第１スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第２スイッチング素子と、オン状態時に前記第１電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第３スイッチング素子を含み、
複数の列電極からなる列電極群毎に１つの前記共振電源回路を共用し、
前記ドライバは、前記列電極群に属する列電極の全てに前記画素データパルスを連続して印加する場合には、前記第１スイッチング素子を第１期間だけオン状態に維持する第１駆動と、前記第１駆動に引き続き前記第３スイッチング素子を第２期間だけオン状態に維持する第２駆動と、前記第２駆動に引き続き前記第２スイッチング素子を第３期間だけオン状態に維持する第３駆動とを順次繰り返し実行することにより前記画素データパルスの生成を行う一方、
前記列電極群に属する列電極各々の内の少なくとも１の列電極において前記画素データパルスを断続的に印加する場合には、前記第１〜第３駆動の内の前記第２駆動のみを実行することにより前記画素データパルスの生成を行うことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号に対応した画像を表示させる為のプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
ＰＤＰは、表示画面を担う前面基板と背面基板との間に放電ガスが封入されている放電空間を挟んだ構造を有する。前面基板には、行電極Ｘ及び行電極Ｙの１対にて１画面の各表示ラインを担う行電極対（Ｘ、Ｙ）がｎ個配置されており、背面基板には、上記行電極対各々に交叉する方向に伸張するｍ個の列電極が配置されている。この際、各行電極対（Ｘ、Ｙ）と列電極との各交叉部に画素を担う放電セルが形成される構造となっている。各表示ライン上にはｍ個の放電セル、各列電極上にはｎ個の放電セルが夫々配置されていることになる。
【０００４】
プラズマディスプレイ装置には、このような構造を有するＰＤＰに対して、画像表示を行わせる為の以下の如き各種駆動パルスを印加するドライバが搭載されている。
【０００５】
かかるドライバは、先ず、行電極対（Ｘ、Ｙ）各々に対して順次、択一的に走査パルスを印加しつつ、各走査パルスの印加タイミングに同期させて、入力映像信号に応じた画素データパルスを列電極の各々に印加する（アドレス行程）。この際、ドライバは、入力映像信号に基づき、点灯モードの状態に設定すべき放電セルが属する列電極に対してはピーク電位が高い高電圧の画素データパルスを生成する一方、消灯モードの状態に設定すべき放電セルが属する列電極に対してはピーク電位が低い（０ボルト）低電圧の画素データパルスを生成する。かかるアドレス行程では、上記走査パルスと共に高電圧の画素データパルスが印加された放電セルにのみ放電（アドレス放電）が生起され、この放電セル内には所望量の壁電荷が形成され、この放電セルは点灯モードの状態に設定される。尚、アドレス放電が生起されなかった放電セルは、壁電荷の量が所望量に満たないので消灯モードの状態に維持される。次に、ドライバは、サスティンパルスを全ての行電極Ｘ、及び全ての行電極Ｙに対して交互に繰り返し印加する（サスティン行程）。この際、上記点灯モードの状態にある放電セルのみが、サスティンパルスが印加される度に放電(サスティン放電)し、そのサスティン放電の回数に対応した輝度が得られるようになる。
【０００６】
しかしながら、ＰＤＰの如き容量性発光素子を有する表示パネルの列電極に画素データパルスを印加すると、列電極間に生じる電位差により列電極間に存在する寄生容量において充放電が為されてしまい、無効電力が消費されるという問題があった。
【０００７】
そこで、このような無効電力を抑制させることが可能なドライバが提案された（例えば、特許文献１の図５参照）。かかるドライバは、所定の振幅を有する共振パルス電源電圧を発生して電源ライン２上に印加する電源回路２１と、かかる共振パルス電源電圧に基づいて画素データパルスを発生する画素データパルス発生回路２２を備える。電源回路２１は、ＰＤＰ１０の寄生容量Ｃ０に蓄積された電荷を電源ライン２を介してコンデンサＣ１に回収させる電荷回収動作、画素データパルスのピーク電位を担う電源電位Ｖａを電源ライン２に印加する動作、及びコンデンサＣ１に回収された電荷に応じた電流を電源ライン２上に放出させる電荷放出動作を順次、繰り返し実行する。かかる電荷放出動作により、電源ライン２上の電位が０ボルトの状態から徐々に上昇して上記電源電位Ｖａに到る、共振パルス電源電圧の前縁部が生成される。又、上記電荷回収動作により、電源ライン２上の電位が上記電源電位Ｖａの状態から徐々に低下して０ボルトに到る、共振パルス電源電圧の後縁部が生成される。よって、上記電源電位Ｖaをピーク電位とする共振振幅Ｖ1の共振パルス電源電圧が電源ライン２上に生成されるのである（例えば、特許文献１の図４（ａ）参照）。
【０００８】
この間、画素データパルス発生回路２２は、各列電極毎に、その列電極上に存在する放電セルを点灯モードに設定する場合には電源ライン２及びその列電極間を電気的に接続する一方、消灯モードに設定する場合には列電極を接地電位（０ボルト）に設定する。これにより、各列電極上において点灯モードに設定させるべき放電セルに対しては、電源ライン２上に生成された共振パルス電源電圧が高電圧の画素データパルスとして印加される。一方、消灯モードに設定させるべき放電セルに対しては、接地電位（０ボルト）が低電圧の画素データパルスとして印加される。
【０００９】
ここで、上記アドレス行程において、１つの列電極上に配置されている複数の放電セル各々を連続して点灯モードに設定させる場合には、この間、画素データパルス発生回路２２は、その列電極及び電源ライン２間を電気的に接続させた状態を維持する。これにより、ＰＤＰ１０の負荷容量Ｃ０内に電荷が継続して蓄積されて行き、その結果、電源ライン２上に印加された共振パルス電源電圧の共振振幅Ｖ1が徐々に小さくなる（例えば、特許文献１の図４（ｂ）参照）。よって、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の消費が抑えられるようになる。
【００１０】
ところで、電源回路２１は、例えば夫々がｋ個（ｋ＜m/2）の列電極からなる列電極ブロック毎に１系統設けられているものである。よって、１つの列電極ブロックに属する列電極各々の内の１において、点灯モードに設定させるべき放電セルと消灯モードに設定させるべき放電セルとが混在していると、例えその他の列電極各々が全て点灯モードに設定させるべき放電セルが配置されたものであっても、上述した如き充放電動作が実施されてしまい、振幅を有する共振パルス電源電圧が電源ライン２上に生成されることになる。すると、この列電極ブロックに属する列電極各々に印加される高電圧の画素データパルスのピーク電位の維持期間は、ｋ個の列電極各々に配置されている放電セルが全て点灯モードになる列電極ブロックに属する列電極各々に印加されるべき画素データパルスのピーク電位の維持期間よりも短くなる。その為、これら列電極ブロック同士では、画素データパルスによる電圧印加期間の違いにより、アドレス放電に応じて放電セル内に形成される壁電荷の量にも差異が生じ、これが次のサスティン行程でのサスティン放電の強度差として現れることになる。よって、このサスティン放電の強度差が輝度差として視覚されてしまうという問題が生じた。
【特許文献１】特開２００２−１５６９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、画質を損なうことなく消費電力の低減を行うことが可能なプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルを、映像信号に基づく画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記行電極対における一方の行電極に走査パルスを順次印加しつつ前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより前記放電セル各々を選択的にアドレス放電させて前記放電セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程と、サスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン行程と、を実行し、前記画素データパルスは、所定期間に亘り前記列電極上の電位をピーク電位に維持するピーク電位維持部を含み、前記アドレス行程では、前記画素データパルスにおける前記ピーク電位維持部の開始時点よりも後方の時点で前記走査パルスを印加する。
【００１３】
又、請求項５記載によるプラズマディスプレイ装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第１電位を発生する第１電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第１スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第２スイッチング素子と、オン状態時に前記第１電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第３スイッチング素子と、を有するアドレスドライバと、直流の第２電位を発生する第２電源と、オン状態時に前記第２電位を前記行電極に印加することにより前記走査パルスを生成する第４スイッチング素子と、を有する電極ドライバと、を含み、前記電極ドライバは、前記第３スイッチング素子がオン状態になった後に前記第４スイッチング素子をオン状態にする。
【００１４】
請求項１１記載によるプラズマディスプレイ装置は、画面の行を担う複数の行電極と前記画面の列を担う複数の列電極との各交叉部に放電セルが形成されたプラズマディスプレイパネルの前記列電極各々に映像信号に基づく画素データに応じた画素データパルスを印加すると共に、前記画素データパルスに同期して前記行電極各々に順次走査パルスを印加するドライバを備えたプラズマディスプレイ装置であって、前記ドライバは、共振振幅を有する共振パルス電位を発生する共振電源回路と、直流の第１電位を発生する第１電源と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの前縁部を生成する第１スイッチング素子と、オン状態時に前記共振パルス電位を前記列電極に印加することにより前記画素データパルスの後縁部を生成する第２スイッチング素子と、オン状態時に前記第１電位を前記列電極に印加することにより前記画素データパルスのピーク電位部を生成する第３スイッチング素子を含み、複数の列電極からなる列電極群毎に１つの前記共振電源回路を共用し、前記ドライバは、前記列電極群に属する列電極の全てに前記画素データパルスを連続して印加する場合には、前記第１スイッチング素子を第１期間だけオン状態に維持する第１駆動と、前記第１駆動に引き続き前記第３スイッチング素子を第２期間だけオン状態に維持する第２駆動と、前記第２駆動に引き続き前記第２スイッチング素子を第３期間だけオン状態に維持する第３駆動とを順次繰り返し実行することにより前記画素データパルスの生成を行う一方、前記列電極群に属する列電極各々の内の少なくとも１の列電極において前記画素データパルスを断続的に印加する場合には、前記第１〜第３駆動の内の前記第２駆動のみを実行することにより前記画素データパルスの生成を行う。
【発明を実施するための最良の形態】
【００１５】
各サブフィールドのアドレス行程において、ＰＤＰの複数の行電極対における一方の行電極に走査パルスを順次印加しつつ、入力映像信号に基づく画素データパルスを列電極に印加することにより放電セルを選択的にアドレス放電させて放電セル各々を点灯及び消灯モードの内の一方に設定するにあたり、上記画素データパルスにおけるピーク電位維持部の開始時点よりも後方の時点で走査パルスの印加を開始する。又、この際、上記画素データパルスにおけるピーク電位維持部の終了時点よりも前方の時点で走査パルスの印加を終了する。
【００１６】
かかる駆動によれば、全ての行電極及び列電極間では、画素データパルス及び走査パルス双方のピーク電位維持部において印加された電圧に応じてアドレス放電が生起されるようになる。これにより、各列電極に印加される画素データパルスの前縁部、又は後縁部での電位推移の傾斜が列電極同士で異なるようになっても、全ての放電セルに対して均一な放電強度にてアドレス放電を生起させることが可能となる。従って、かかるアドレス放電によって点灯モードに設定された放電セルには、属する列電極に拘わらず均一な量の壁電荷が形成されるようになる。よって、点灯モードに設定された放電セルＰＣの全てが均一な発光輝度でサスティン放電することになり、輝度差が生じることのない良好な画像が表示されるようになる。
【実施例１】
【００１７】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の構成を示す図である。
【００１８】
図１において、プラズマディスプレイパネルとしてのＰＤＰ５０は、表示画面を担う前面基板（図示せぬ）と背面基板（図示せぬ）との間に放電ガスが封入されている放電空間を挟んだ構造を有する。前面基板上には、夫々が２次元表示画面の水平方向に伸張するｎ個の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎが、ＸＹ交互に配置されている。この際、互いに隣接する一対の行電極対（Ｘ、Ｙ）が、２次元表示画面における１表示ラインを担うものとなる。一方、背面基板上には、夫々が２次元表示画面の垂直方向に伸張するｍ個の列電極Ｄ１〜Ｄｍが、図１に示すように、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに交叉した形態で配置されている。この際、１つの列電極Ｄが、２次元表示画面における１列を担うものとなる。そして、各行電極対（Ｘ、Ｙ）と列電極Ｄとの各交叉部に、画素を担う放電セルＰＣが形成される構造となっている。つまり、ＰＤＰ５０には、ｍ個の表示ライン（第１〜第ｎ表示ライン）が形成されており、各表示ライン上にｍ個の放電セルＰＣが配置されている。又、ＰＤＰ５０の各列上にはｎ個の放電セルＰＣが配置されていることになる。
【００１９】
駆動制御回路５６は、図２に示す如きサブフィールド法に基づく発光駆動シーケンスに従って、１フレーム又は１フィールド表示期間（以下、単位表示期間と称する）毎にＮ個のサブフィールドＳＦ１〜ＳＦ(Ｎ)各々で、以下の如きアドレス行程Ｗc及びサスティン行程Ｉcを順次実行する。尚、駆動制御回路５６は、先頭のサブフィールドＳＦ１に限りリセット行程Ｒcを実行する。
【００２０】
サブフィールドＳＦ１のリセット行程Ｒcでは、駆動制御回路５６は、ＰＤＰ５０の全ての放電セルＰＣに対して、その放電空間内に荷電粒子を発生させると共に残存する壁電荷の量を初期化させる為のリセットパルスを生成させるべき駆動制御信号をＸ電極ドライバ５１及びＹ電極ドライバ５３各々に供給する。かかる駆動制御信号に応じてＸ電極ドライバ５１は、図３に示す如き負極性のピーク電位を有するリセットパルスＲＰＸを生成し、これを全ての行電極Ｘ１〜Ｘｎ各々に一斉に印加する。更に、この間、Ｙ電極ドライバ５３は、図３に示す如き正極性のピーク電位を有するリセットパルスＲＰＹ１を生成し、これを全ての行電極Ｙ１〜Ｙｎ各々に一斉に印加し、続いて図３に示す如き負極性のピーク電位を有するリセットパルスＲＰＹ２を生成し、これを全ての行電極Ｙ１〜Ｙｎ各々に一斉に印加する。これらリセットパルスＲＰＸ及びＲＰＹ１の印加に応じて、ＰＤＰ５０の全放電セルＰＣ内においてリセット放電が生起され、各放電セル内には所定量の壁電荷が形成され、続くリセットパルスＲＰＹ２の印加に応じて、ＰＤＰ５０の全放電セルＰＣ内においてリセット放電が生起されて、形成された壁電荷が消去される。これにより、全ての放電セルＰＣは、消灯モードの状態に初期化される。
【００２１】
次に、各サブフィールドＳＦのアドレス行程Ｗcでは、駆動制御回路５６は、アドレス対象となる表示ラインを選択する為の走査パルスを生成させるべき駆動制御信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、図３に示す如き負極性のピーク電位を有する走査パルスＳＰを生成し、これを行電極Ｙ１、Ｙ２、Ｙ３、・・・・、Ｙｎ-1及びＹn各々に順次、択一的に印加する。更に、この間、駆動制御回路５６は、入力映像信号によって表される各画素毎の輝度レベルに基づき、サブフィールドＳＦ１〜ＳＦ(Ｎ)各々毎に、そのＳＦで放電セルＰＣを点灯及び消灯モード状態の内のいずれの状態に設定するのかを各放電セルＰＣ毎に示す画素駆動データビットＤＢを生成する。例えば、駆動制御回路５６は、点灯モードに設定すべき放電セルＰＣに対しては論理レベル１、消灯モードに設定すべき放電セルＰＣに対しては論理レベル０の画素駆動データビットＤＢを生成する。そして、駆動制御回路５６は、かかる画素駆動データビットＤＢを１表示ライン分（ＤＢ１〜ＤＢｍ）ずつ、上記走査パルスＳＰの各印加タイミングに同期させてアドレスドライバ５５に供給する。これにより、アドレスドライバ５５は、画素駆動データビットＤＢ１〜ＤＢｍ各々毎に、その画素駆動データビットＤＢの論理レベルに対応したピーク電位を有する画素データパルスＤＰ１〜ＤＰｍを夫々生成し、列電極Ｄ１〜Ｄｍに夫々印加する。すなわち、アドレスドライバ５５は、論理レベル１の画素駆動データビットＤＢに応じて所定の正極性高ピーク電位を有する高電圧の画素データパルスＤＰを生成する。一方、論理レベル０の画素駆動データビットＤＢに応じて、アドレスドライバ５５は、所定の低ピーク電位（０ボルト）を有する低電圧の画素データパルスＤＰを生成する。この際、上記走査パルスＳＰと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣではアドレス放電が生起され、この放電セルＰＣに所定量の壁電荷が形成される。よって、この放電セルＰＣは点灯モードの状態に設定される。一方、上記走査パルスＳＰと同時に低電圧の画素データパルスＤＰが印加された放電セルＰＣでは上述した如きアドレス放電は生起されないので、この放電セルＰＣは、その直前までの状態、つまり消灯モードの状態を維持する。
【００２２】
そして、各サブフィールドＳＦのサスティン行程Ｉcでは、駆動制御回路５６は、点灯モードの状態にある放電セルＰＣのみを発光させる為のサスティンパルスを生成させるべき駆動制御信号をＸ電極ドライバ５１及びＹ電極ドライバ５３各々に供給する。これにより、Ｘ電極ドライバ５１及びＹ電極ドライバ５３は、図３に示す如き正極性のピーク電位を有するサスティンパルスＩＰＸ及びＩＰＹを交互に繰り返し、行電極Ｘ１〜Ｘn及びＹ１〜Ｙn各々に印加する。すると、放電セルＰＣ各々の内で点灯モードの状態にあるものだけが、これらサスティンパルスＩＰＸ及びＩＰＹが印加される度にサスティン放電し、その放電に伴う発光状態を維持する。この際、単位表示期間内において、かかるサスティン放電の生起された合計回数に対応した輝度が視覚されることになる。
【００２３】
図４は、アドレスドライバ５５の内部構成を示す図である。
【００２４】
図４に示されるように、アドレスドライバ５５は、所定周期にて電位変動する共振パルス電源電位を発生して電源ライン２上に印加する電源回路２１ａ及び２１ｂと、かかる共振パルス電源電位に基づいて画素データパルスＤＰを発生する画素データパルス発生回路２２ａ及び２２ｂから構成される。
【００２５】
電源回路２１ａ及び２１ｂは共に同一構成を有する。つまり、電源回路２１ａ及び２１ｂの各々は、直流の電源Ｂ１、スイッチング素子Ｓ１〜Ｓ３、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、並びにその一端が接地電位に接地されているコンデンサＣ１から構成される。電源Ｂ１は直流の電位Ｖａを発生する直流電源であり、その負端子は接地されている。スイッチング素子Ｓ１は、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ１に応じてオンオフ制御される。スイッチング素子Ｓ１は、オン状態である場合に限り、コンデンサＣ１の他端の電位をコイルＬ１、ダイオードＤ１を介して電源ライン２ａ（又は２ｂ）上に印加する。スイッチング素子Ｓ２は、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ２に応じてオンオフ制御される。スイッチング素子Ｓ２は、オン状態である場合に限り、電源ライン２ａ（又は２ｂ）上の電位をコイルＬ２、及びダイオードＤ２を介してコンデンサＣ１の他端に印加する。スイッチング素子Ｓ３は、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ３に応じてオンオフ制御される。スイッチング素子Ｓ３は、オン状態である場合に限り、電源Ｂ１の正端子の電位Ｖａを電源ライン２ａ（又は２ｂ）上に印加する。
【００２６】
画素データパルス発生回路２２ａは、駆動制御回路５６から供給された１表示ライン分(ｍ個)の画素駆動データビットＤＢ１〜ＤＢｍの内のＤＢ１〜ＤＢｋ（ｋ＝ｍ／２）各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＰ１〜ＳＷＰｋ、及びＳＷＮ１〜ＳＷＮｋから構成される。スイッチング素子ＳＷＰ１〜ＳＷＰｋは、夫々に供給された画素駆動データビットＤＢが論理レベル１である場合に限りオン状態となって、上記電源ライン２ａ上に生じている電位をＰＤＰ５０の列電極Ｄ１〜Ｄｋ（第１列電極ブロック）に印加する。上記スイッチング素子ＳＷＮ１〜ＳＷＮｋは、夫々、画素駆動データビットＤＢが論理レベル０である場合に限りオン状態となって、各列電極Ｄ上の電位を接地電位Ｖｓ（０ボルト）に接地する。
【００２７】
画素データパルス発生回路２２ｂは、画素データパルス発生回路２２ａと同様に、スイッチング素子ＳＷＰ１〜ＳＷＰｋ、及びＳＷＮ１〜ＳＷＮｋから構成される。ただし、画素データパルス発生回路２２ｂのスイッチング素子ＳＷＰ１〜ＳＷＰｋ、及びＳＷＮ１〜ＳＷＮｋは、駆動制御回路５６から供給された１表示ライン分(ｍ個)の画素駆動データビットＤＢ１〜ＤＢｍの内のＤＢk+1〜ＤＢm各々に応じて、夫々独立してオン・オフ制御される。つまり、画素データパルス発生回路２２ｂのスイッチング素子ＳＷＰ１〜ＳＷＰｋは、夫々に供給された画素駆動データビットＤＢk+1〜ＤＢmが論理レベル１である場合に限りオン状態となって、上記電源ライン２ｂ上に生じている電位をＰＤＰ５０の列電極Ｄk+1〜Ｄm（第２列電極ブロック）に印加する。又、画素データパルス発生回路２２ｂのスイッチング素子ＳＷＮ１〜ＳＷＮｋは、夫々、画素駆動データビットＤＢk+1〜ＤＢmが論理レベル０である場合に限りオン状態となって、各列電極Ｄk+1〜Ｄm上の電位を接地電位Ｖｓ（０ボルト）に接地する。
【００２８】
このように、アドレスドライバ５５は、ＰＤＰ５０の全列電極Ｄ１〜Ｄmの内の第１列電極ブロック（列電極Ｄ１〜Ｄｋ）の駆動を担う第１アドレス駆動部（電源回路２１ａ及び画素データパルス発生回路２２ａ）と、第２列電極ブロック（列電極Ｄk+1〜Ｄm）の駆動を担う第２アドレス駆動部（電源回路２１ｂ及び画素データパルス発生回路２２ｂ）を備えている。
【００２９】
図５は、上記Ｙ電極ドライバ５３の内部構成を示す図である。
【００３０】
図５に示されるように、Ｙ電極ドライバ５３は、ＰＤＰ５０の行電極Ｙ１〜Ｙｎ各々毎に設けられた、夫々共通の内部構成を有するドライバＹＤ１〜ＹＤｎからなる。各ドライバＹＤは、サスティンパルス発生回路５３１、リセットパルス発生回路５３２、走査パルス発生回路５３３及びベースパルス発生回路５３４を含む。
【００３１】
サスティンパルス発生回路５３１は、図３に示す如きサスティンパルスＩＰＹを生成し、これを対応する行電極Ｙに印加する。リセットパルス発生回路５３２は、図３に示す如きリセットパルスＲＰＹ１及びリセットパルスＲＰＹ２を生成し、これを対応する行電極Ｙに印加する。
【００３２】
走査パルス発生回路５３３は、直流の電圧ＶSCNを発生する電源Ｂ２と、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ４に応じてオン・オフ制御されるスイッチング素子Ｓ４とから構成される。電源Ｂ２は、その正極側の端子が接地されており、負極側の端子がスイッチング素子Ｓ４に接続されている。スイッチング素子Ｓ４は、オン状態である場合に限り、電源Ｂ２の負極端子の電位（−ＶSCN）を、対応する行電極Ｙに印加する。
【００３３】
ベースパルス発生回路５３４、直流の電圧Ｖｈを発生する電源Ｂ３と、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ５に応じてオン・オフ制御されるスイッチング素子Ｓ５とから構成される。電源Ｂ３は、その正極側の端子が接地されており、負極側の端子がスイッチング素子Ｓ５に接続されている。スイッチング素子Ｓ５は、オン状態である場合に限り、電源Ｂ３の負極端子の電位（−Ｖｈ）を、対応する行電極Ｙに印加する。
【００３４】
次に、駆動制御回路５６による上記アドレスドライバ５５及びＹ電極ドライバ５３各々に対する駆動制御動作について、図６を参照しつつ説明する。
【００３５】
尚、図６は、列電極Ｄ１、行電極Ｙn及びＹn-1を抜粋して、かかる列電極Ｄ１に印加される走査パルスＳＰと、行電極Ｙn及びＹn-1各々に印加される正極性の高電圧の画素データパルスＤＰとを生成させる際の動作を示す図である。
【００３６】
駆動制御回路５６は、アドレス行程Ｗｃの実行期間に亘り、図５に示すドライバＹＤ１〜ＹＤｎ各々のベースパルス発生回路５３４のスイッチング素子Ｓ５を、オン状態に設定させるべきスイッチング信号ＳＷ５をドライバＹＤ１〜ＹＤｎ各々に供給する。これにより、アドレス行程Ｗｃの実行期間に亘り、全ての行電極Ｙ１〜Ｙｎ各々上の電位は、図３に示すように、負極性の電位（−Ｖｈ）に設定される。そして、駆動制御回路５６は、Ｙ電極ドライバ５３のドライバＹＤ１〜ＹＤｎ各々を順次択一的に選択し、選択した１のドライバＹＤに対して、その走査パルス発生回路５３３のスイッチング素子Ｓ４を図６に示す如き所定期間Ｔ１だけオン状態に設定させるべきスイッチング信号ＳＷ４を供給する。これにより、アドレス対象となった行電極Ｙ上の電位は、図６に示すように、かかる所定期間Ｔ１の間だけ、上記電位（−Ｖｈ）に、上記電位（−ＶSCN）を重畳した負極性の電位（−Ｖｈ−ＶSCN）となる。この際、行電極Ｙ上の電位が、電位（−Ｖｈ）の状態から電位（−Ｖｈ−ＶSCN）の状態に推移し、所定期間Ｔ１の経過後、再び電位（−Ｖｈ）の状態に戻るパルス波形を有する走査パルスＳＰが生成される。つまり、パルス幅Ｔ１であり且つ振幅ＶSCNの負極性の走査パルスＳＰがアドレス対象となる行電極Ｙに印加されることになる。
【００３７】
又、アドレス行程Ｗｃにおいて、駆動制御回路５６は、各走査パルスＳＰ毎に、図４に示す電源回路２１ａ及び２１ｂ各々に対して、以下の駆動行程Ｇ１〜Ｇ３からなる一連の駆動制御を実行する。先ず、駆動行程Ｇ１では、駆動制御回路５６は、図６に示すようにスイッチング素子Ｓ１をオン状態、Ｓ２及びＳ３各々をオフ状態に夫々設定させるべきスイッチング信号ＳＷ１〜ＳＷ３を電源回路２１ａ及び２１ｂ各々に供給する。これにより、電源回路２１ａ（２１ｂ）のコンデンサＣ１に回収されていた電荷に伴う電流が、スイッチング素子Ｓ１、コイルＬ１及びダイオードＤ１を介して電源ライン２ａ（２ｂ）に送出される。そして、上述した如くスイッチング素子Ｓ４をオフ状態からオン状態に切り替える時点ＴＳＴよりも所定の第１期間だけ直前の時点ＴＭＳＴ、つまり走査パルスＳＰにおける電位の立ち下がり部の開始時点よりも上記第１期間だけ直前の時点ＴＭＳＴにて、駆動制御回路５６は、駆動行程Ｇ２の実行を開始する。かかる駆動行程Ｇ２では、駆動制御回路５６は、図６に示すようにスイッチング素子Ｓ１及びＳ２各々をオフ状態、Ｓ３をオン状態に夫々設定させるべきスイッチング信号ＳＷ１〜ＳＷ３を電源回路２１ａ及び２１ｂ各々に供給する。これにより、電源Ｂ１によって生成された正極性の電位Ｖａがスイッチング素子Ｓ３を介して電源ライン２ａ（２ｂ）に印加される。そして、上述した如くスイッチング素子Ｓ４をオン状態からオフ状態に切り替える時点ＴENDから所定の第２期間だけ経過した時点ＴＭEND、つまり走査パルスＳＰにおける電位の立ち上がり部の開始時点から上記第２期間だけ経過した時点ＴＭENDにて、駆動制御回路５６は、駆動行程Ｇ３の実行を開始する。かかる駆動行程Ｇ３では、駆動制御回路５６は、図６に示すようにスイッチング素子Ｓ１及びＳ３各々をオフ状態、Ｓ２をオン状態に夫々設定させるべきスイッチング信号ＳＷ１〜ＳＷ３を電源回路２１ａ及び２１ｂに供給する。これにより、ＰＤＰ５０の負荷容量にて蓄積された電荷に伴う電流が画素データパルス発生回路２２ａ（２２ｂ）、電源ライン２ａ（２ｂ）、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に供給され、かかる電荷がコンデンサＣ１に回収される。
【００３８】
更に、アドレス行程Ｗｃでは、駆動制御回路５６は、列電極Ｄに高電圧の画素データパルスＤＰを印加する場合には、この列電極Ｄに接続されている上記スイッチング素子ＳＷＰ及びＳＷＮの内のＳＷＰの方をオン状態に設定させるべき画素駆動データビットＤＢを画素データパルス発生回路２２ａ（２２ｂ）に供給する。これにより、電源ライン２及び列電極Ｄ間が電気的に接続される。この際、上記駆動行程Ｇ１〜Ｇ３による一連の動作により、電源回路２１ａ（２１ｂ）の電源ライン２ａ（２ｂ）上には、コンデンサＣ１、コイルＬ１、Ｌ２及びＰＤＰ５０の負荷容量による共振動作に伴う共振振幅を有するピーク電位Ｖａの共振パルス電源電位が生成される。すると、列電極Ｄ上には、高電圧の画素データパルスＤＰとして、図６（ａ）に示されるが如き波形を有するＤＰＡ、図６（ｂ）に示されるが如き波形を有するＤＰＢ、又は図６（ｃ）に示されるが如き波形を有するＤＰＣが印加される。
【００３９】
すなわち、その直前までの段階で、高電圧の画素データパルスＤＰ及び低電圧の画素データパルスＤＰが交互に繰り返し印加されてきた列電極Ｄに対しては、図６（ａ）に示す如き０ボルト及びピーク電位Ｖａ間で電位が推移する振幅Ｖａの画素データパルスＤＰＡが高電圧の画素データパルスＤＰとして印加される。つまり、図６に示される駆動行程Ｇ１の実行によれば、電源回路２１ａ（２１ｂ）のコンデンサＣ１に回収されていた電荷に伴う電流が電源ライン２ａ（２ｂ）及び画素データパルス発生回路２２ａ（２２ｂ）のスイッチング素子ＳＷＰを介して列電極Ｄに流れこみ、ＰＤＰ５０の負荷容量Ｃ０が充電される。このとき、電源回路２１ａ（２１ｂ）のコイルＬ１及びＰＤＰ５０の負荷容量Ｃ０で決まる時定数により、図６（ａ）に示すように列電極Ｄ上の電位が徐々に上昇する。この電位上昇区間が画素データパルスＤＰＡにおけるパルス前縁部となる。次に、駆動行程Ｇ２の実行によれば、電源回路２１ａ（２１ｂ）の電源Ｂ１によって生成された電位Ｖａがピーク電位として、電源ライン２ａ（２ｂ）及び画素データパルス発生回路２２ａ（２２ｂ）のスイッチング素子ＳＷＰを介して列電極Ｄに印加される。よって、この間、列電極Ｄ上の電位は図６（ａ）に示されるようにピーク電位としての電位Ｖａに維持される。このピーク電位の維持区間が、画素データパルスＤＰＡにおけるピーク電位維持部となる。次に、駆動行程Ｇ３の実行によれば、ＰＤＰ５０の負荷容量Ｃ０に蓄積されていた電荷に伴う電流が、列電極Ｄ、画素データパルス発生回路２２ａ（２２ｂ）のスイッチング素子ＳＷＰ、及び電源ライン２ａ（２ｂ）を介して電源回路２１のコンデンサＣ１に流れ込み、コンデンサＣ１が充電される。このとき、電源回路２１ａ（２１ｂ）のコイルＬ２及びＰＤＰ５０の負荷容量Ｃ０で決まる時定数により、図６（ａ）に示すように列電極Ｄ上の電位が徐々に下降する。この電位下降区間が、画素データパルスＤＰＡにおけるパルス後縁部となる。
【００４０】
一方、画素データパルス発生回路２２ａに接続されている列電極Ｄ１〜Ｄｋ中に、高電圧及び低電圧の画素データパルスＤＰが混在して印加されてきた列電極Ｄと、高電圧の画素データパルスＤＰのみが印加されてきた列電極Ｄとが混在する場合、この高電圧の画素データパルスＤＰのみが印加されてきた列電極Ｄには、図６（ｂ）に示す画素データパルスＤＰＢが高電圧の画素データパルスＤＰとして印加される。同様に、画素データパルス発生回路２２ｂに接続されている列電極Ｄk+1〜Ｄm中に、高電圧及び低電圧の画素データパルスＤＰが混在して印加されてきた列電極Ｄと、高電圧の画素データパルスＤＰのみが印加されてきた列電極Ｄとが混在する場合にも、この高電圧の画素データパルスＤＰのみが印加されてきた列電極Ｄには、図６（ｂ）に示す画素データパルスＤＰＢが高電圧の画素データパルスＤＰとして印加される。
【００４１】
更に、画素データパルス発生回路２２ａに接続されている列電極Ｄ１〜Ｄｋの全てが、高電圧の画素データパルスＤＰのみが印加されてきたものである場合、列電極Ｄには、図６（ｃ）に示す画素データパルスＤＰＣが高電圧の画素データパルスＤＰとして印加される。同様に、画素データパルス発生回路２２ｂに接続されている列電極Ｄk+1〜Ｄmの全てが、高電圧の画素データパルスＤＰのみが印加されてきたものである場合にも、列電極Ｄには、図６（ｃ）に示す画素データパルスＤＰＣが高電圧の画素データパルスＤＰとして印加される。
【００４２】
すなわち、電源回路２１ａ（又は２１ｂ）に接続されている画素データパルス発生回路２２ａ（又は２２ｂ）内に、高電圧の画素データパルスＤＰを連続して列電極Ｄに印加させるべくオン状態固定となるスイッチング素子ＳＷＰが存在すると、この列電極Ｄ上ではスイッチング素子ＳＷＮによる放電動作が行われなくなる。これにより、ＰＤＰ５０に蓄積された電荷の全てをコンデンサＣ１で回収しきれなくなり、回収しきれなかった電荷が徐々にＰＤＰ５０の負荷容量Ｃ０内に蓄積されて行く。その結果、電源ライン２上の電位はピーク電位Ｖaの状態を維持しつつも、画素データパルス発生回路２２ａ（又は２２ｂ）内においてオン状態固定となるスイッチング素子ＳＷＰの数が多くなるほど、その共振振幅が図６（ｂ）に示すように小さくなる。そして、画素データパルス発生回路２２ａ（又は２２ｂ）内において全てのスイッチング素子ＳＷＰがオン状態固定となると、図６（ｃ）に示す画素データパルスＤＰＣの如く、列電極Ｄに印加される電位は実質的にＤＣ状態となる。よって、この際、コンデンサＣ１、コイルＬ１、Ｌ２、及びＰＤＰ５０の負荷容量での共振作用に伴う充放電動作が実施されなくなるので、無効電力の消費が抑えられるようになる。
【００４３】
更に、図６に示す駆動では、走査パルスＳＰに同期させて画素データパルスＤＰを列電極Ｄに印加するにあたり、画素データパルスＤＰにおけるピーク電位Ｖａの維持期間（Ｔ２）内に、走査パルスＳＰにおけるピーク電位の維持期間（Ｔ１）が必ず含まれるようなタイミングで、これら画素データパルスＤＰ及び走査パルスＳＰを生成するようにしている。
【００４４】
よって、全ての行電極Ｙ及び列電極Ｄ間では、画素データパルスＤＰ及び走査パルスＳＰ双方のピーク電位区間で印加された電圧に応じてアドレス放電が生起されることになる。すなわち、図６（ａ）に示す画素データパルスＤＰＡ或いは図６（ｂ）に示す画素データパルスＤＰＢの前縁部ではアドレス放電が生起されることはない。これにより、例え列電極Ｄ１〜Ｄｋを担当する画素データパルス発生回路２２ａと、列電極Ｄk+1〜Ｄmを担当する画素データパルス発生回路２２ｂとで、図６（ａ）〜図６（ｃ）に示す如く生成される画素データパルスＤＰの波形が異なっていても、全ての放電セルＰＣに対して均一な放電強度にてアドレス放電を生起させることが可能となる。従って、その放電セルＰＣが上記第１列電極ブロック及び第２列電極ブロックのいずれに属するのかに拘わらず、かかるアドレス放電に伴い均一な量の壁電荷が形成されるようになる。これにより、点灯モードに設定された放電セルＰＣの全てが均一な発光輝度でサスティン放電することになり、輝度差が生じることのない良好な画像が表示されるようになる。
【実施例２】
【００４５】
図７は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。
【００４６】
尚、図７に示されるプラズマディスプレイ装置においては、駆動制御回路５６に代わり駆動制御回路５６０を採用した点を除く他の構成は、図１に示されるプラズマディスプレイ装置の動作を説明する。
【００４７】
駆動制御回路５６０は、駆動制御回路５６と同様に、図２に示す発光駆動シーケンスに従って、図３に示す如き各種駆動パルス（リセットパルスＲＰ、走査パルスＳＰ、画素データパルスＤＰ、サスティンパルスＩＰ）をＰＤＰ５０に印加されるべき駆動制御信号をＸ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５各々に供給する。又、駆動制御回路５６０は、駆動制御回路５６と同様に、入力映像信号によって表される各画素毎の輝度レベルに基づき、図２に示されるサブフィールドＳＦ１〜ＳＦ(Ｎ)各々毎に、そのＳＦで放電セルＰＣを点灯及び消灯モード状態の内のいずれの状態に設定するのかを各放電セルＰＣ毎に示す画素駆動データビットＤＢを生成する。
【００４８】
ここで、駆動制御回路５６０は、１フレーム分の画素駆動データビットＤＢ毎に、図８に示す共振動作制御フローに従った制御を実行することにより、図３に示すアドレス行程ＷcにおいてＰＤＰ５０に印加すべき画素データパルスＤＰ及び走査パルスＳＰを生成する為のモード（共振モード、非共振モード）を設定する。
【００４９】
図８において、先ず、駆動制御回路５６０は、第１列電極ブロック（列電極Ｄ１〜Ｄｋ）に属する放電セルＰＣ各々に対応した画素駆動データビットＤＢに基づき、アドレス行程Ｗcにおいて、列電極Ｄ１〜Ｄｋの全てに高電圧の画素データパルスＤＰが連続印加されるか否かを判定する（ステップＳＴＰ１）。ステップＳＴＰ１において、全ての列電極Ｄ１〜Ｄｋ各々に高電圧の画素データパルスＤＰが連続印加されると判定された場合、駆動制御回路５６０は、内蔵されているモードレジスタ（図示せぬ）に、[共振モード]を表す論理レベル１の駆動モードデータＧＰ１を記憶する（ステップＳＴＰ２）。一方、かかるステップＳＴＰ１において、全ての列電極Ｄ１〜Ｄｋに対して高電圧の画素データパルスＤＰが連続印加される状態にはならないと判定された場合、駆動制御回路５６０は、上記モードレジスタに、[非共振モード]を表す論理レベル０の駆動モードデータＧＰ１を記憶する（ステップＳＴＰ３）。
【００５０】
上記ステップＳＴＰ２又はＳＴＰ３の実行後、駆動制御回路５６０は、第２列電極ブロック（列電極Ｄk+1〜Ｄm）に属する放電セルＰＣ各々に対応した画素駆動データビットＤＢに基づき、アドレス行程Ｗcにおいて列電極Ｄk+1〜Ｄmの全てに高電圧の画素データパルスＤＰが連続印加されるか否かを判定する（ステップＳＴＰ４）。ステップＳＴＰ４において、全ての列電極Ｄk+1〜Ｄmに高電圧の画素データパルスＤＰが連続印加されると判定された場合、駆動制御回路５６０は、上記モードレジスタに、[共振モード]を表す論理レベル１の駆動モードデータＧＰ２を記憶する（ステップＳＴＰ５）。一方、上記ステップＳＴＰ４において、全ての列電極Ｄ１〜Ｄｋに対して高電圧の画素データパルスＤＰが連続印加される状態にはならないと判定された場合、駆動制御回路５６０は、上記モードレジスタに、[非共振モード]を表す論理レベル０の駆動モードデータＧＰ２を記憶する（ステップＳＴＰ６）。
【００５１】
上記ステップＳＴＰ５又はＳＴＰ６の実行後、駆動制御回路５６０は、かかる共振動作制御フローを抜ける。
【００５２】
そして、駆動制御回路５６０は、各サブフィールドＳＦのアドレス行程Ｗcにおいて、上記モードレジスタに記憶されている駆動モードデータＧＰ１によって示される[共振モード]又は[非共振モード]に従って、図４に示す如きアドレスドライバ５５の第１アドレス駆動部（電源回路２１ａ及び画素データパルス発生回路２２ａ）を制御する。すなわち、駆動制御回路５６０は、駆動モードデータＧＰ１が[共振モード]を示す場合には、駆動制御回路５６と同様に、図６に示す如き駆動行程Ｇ１〜Ｇ３に従って図４に示す如きアドレスドライバ５５の電源回路２１ａのスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御する。一方、駆動モードデータＧＰ１が[非共振モード]を示す場合には、駆動制御回路５６０は、図９に示す如き駆動行程ＧＧ１〜ＧＧ３に従って図４に示す如きアドレスドライバ５５の電源回路２１ａのスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御する。すなわち、[非共振モード]では、図９に示すように、スイッチング素子Ｓ１〜Ｓ３の内のＳ１及びＳ２をオフ状態固定にすることにより、コンデンサＣ１、コイルＬ１、Ｌ２、及びＰＤＰ５０の負荷容量による共振動作を強制的に停止させるのである。これにより、図９に示す如く、スイッチング素子Ｓ３がオン状態にある期間内において、急峻に０ボルトからピーク電位Ｖａの状態に到りこのピーク電位Ｖａの状態から０ボルトに推移する波形を有するパルスが、高電圧の画素データパルスＤＰとして生成される。
【００５３】
又、駆動制御回路５６０は、各サブフィールドＳＦのアドレス行程Ｗcにおいて、上記モードレジスタに記憶されている駆動モードデータＧＰ２によって示される[共振モード]又は[非共振モード]に従って、図４に示す如きアドレスドライバ５５の第２アドレス駆動部（電源回路２１ｂ及び画素データパルス発生回路２２ｂ）を制御する。すなわち、駆動制御回路５６０は、駆動モードデータＧＰ２が[共振モード]を示す場合には、駆動制御回路５６と同様に、図６に示す如き駆動行程Ｇ１〜Ｇ３に従って図４に示す如きアドレスドライバ５５の電源回路２１ｂのスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御する。一方、駆動モードデータＧＰ２が[非共振モード]を示す場合には、駆動制御回路５６０は、図９に示す如き駆動行程ＧＧ１〜ＧＧ３に従って図４に示す如きアドレスドライバ５５の電源回路２１ｂのスイッチング素子Ｓ１〜Ｓ３をオン・オフ制御する。
【００５４】
尚、上記[非共振モード]での駆動としては、図９に代わり図１０に示される駆動を実行するようにしても良い。図１０に示される[非共振モード]では、電源回路２１ａ又は２１ｂのスイッチング素子Ｓ１及びＳ２を共にオフ状態固定にすると共に、Ｓ３をオン状態固定にする。これにより、第１又は第２列電極ブロック内において高電圧の画素データパルスＤＰが連続して印加される列電極Ｄが存在していても、この列電極Ｄに対して図１０に示す如く電位ＶaにてＤＣ状態となる高電圧の画素データパルスＤＰが印加されるようになる。すなわち、図６に示される[共振モード]、図１０に示される[非共振モード]のいずれが実施された場合においても、高電圧の画素データパルスＤＰが連続して印加される列電極では、その列電極上の電位がＤＣ状態となるので、走査パルスＳＰの印加タイミングに拘わらず、全放電セルを均一な放電強度でアドレス放電させることが可能となる。換言すると、図６に示す[共振モード]では、無効電力を抑制させた低電力駆動が為され、図１０に示す[非共振モード]では、均一なアドレス放電による表示輝度レベルの均一化が図られる駆動が為されるのである。
【図面の簡単な説明】
【００５５】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の構成を示す図である。
【図２】ＰＤＰ５０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図３】サブフィールドＳＦ１においてＰＤＰ５０に印加する各種駆動パルスの印加タイミングを示す図である。
【図４】アドレスドライバ５５の内部構成を示す図である。
【図５】Ｙ電極ドライバ５３の内部構成を示す図である。
【図６】電源回路２１に対する駆動制御動作と、列電極Ｄ上に生成される画素データパルスＤＰの波形とを対応づけして示す図である。
【図７】本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。
【図８】図７に示される駆動制御回路５６０にて実行される共振動作制御のフローを示す図である。
【図９】[非共振モード]での電源回路２１に対する駆動制御動作と、列電極Ｄ上に生成される画素データパルスＤＰの波形とを対応づけして示す図である。
【図１０】[非共振モード]での電源回路２１に対する他の駆動制御動作と、列電極Ｄ上に生成される画素データパルスＤＰの波形とを対応づけして示す図である。
【主要部分の符号の説明】
【００５６】
21a,21b  電源回路
22a,22b  画素データパルス発生回路   
５０      ＰＤＰ
５５      アドレスドライバ
56,560    駆動制御回路
【図１】
2009192712.tif 000003
【図２】
2009192712.tif 000004
【図３】
2009192712.tif 000005
【図４】
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【図５】
2009192712.tif 000007
【図６】
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【図７】
2009192712.tif 000009
【図８】
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【図９】
2009192712.tif 000011
【図１０】
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