(57)【要約】【課題】ＢＵＳＹ信号を用いた歩調制御の下、ホスト装置からスレーブ装置にバスを介してデータの書き込みを行う場合のインタフェース処理を効果的に行う信号伝送装置、バスインタフェースおよび信号処理方法を提供する。【解決手段】デバイス装置１−２内のホスト・インタフェース２−４内のＢＵＳＹ判定論理回路２−４−６は、ホスト装置１−１からのライト・アクセス処理を始めるときに、チップ内バスシステム２−３上の待機信号ＷＡＩＴを参照して、ライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じてバス３を介してホスト装置１−１に、当該デバイス装置１−２が即座にライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う。【選択図】図７
2009230346.tif 000002
【特許請求の範囲】
【請求項１】
バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対するライト・アクセス処理を行う信号伝送装置であって、
前記第２の信号処理装置は、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理または前回のリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、
信号伝送装置。
【請求項２】
前記第１の信号処理装置は、前記バスに接続された第１のインタフェースを有し、
前記第１のインタフェースを介して、前記第２の信号処理装置にライト・アクセス処理を指示し、
前記第２の信号処理装置にライト・アクセス処理を指示した後、前記第１のインタフェースを介して前記ＢＵＳＹ信号を受信したときは、ライト・アクセス処理を待機し、
前記第２の信号処理装置にライト・アクセス処理を指示した後、前記第１のインタフェースを介して前記ＢＵＳＹ信号を受信しないときは、ライト・アクセス処理を終了する、
請求項１に記載の信号伝送装置。
【請求項３】
前記第２の信号処理装置は、
内部バス系統と、
当該内部バス系統に接続され、前記第１の信号処理装置からのライト・アクセス処理に応じたデータの記憶を行うメモリ装置と、
前記内部バス系統に接続された第２のインタフェースであって、前記バス系統から読み取った前記メモリ装置の動作状態を示す待機信号と、前記第１の信号処理装置のライト・アクセス処理信号とを参照して、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う第２のインタフェースと
を有する、
請求項１に記載の信号伝送装置。
【請求項４】
前記バスは、
前記ライト・アクセス信号を伝送する線と、
アドレスを伝送する線と、
データを伝送する線と、
ライト・イネーブル信号を伝送する線と、
チップセレクト信号を伝送する線と、
前記ＢＵＳＹ信号を伝送する線と
を有する、
請求項１に記載の信号伝送装置。
【請求項５】
バスを介して接続された第１の信号処理装置から第２の信号処理装置に対するライト・アクセス処理を行うため前記第２の信号処理装置側に設けられたバスインタフェースであって、
当該バスインタフェースは、前記第２の信号処理装置において前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、
バスインタフェース。
【請求項６】
前記第２の信号処理装置は、バス系統と、当該バス系統に接続され、前記第１の信号処理装置からのライト・アクセス処理に応じたデータの記憶を行うメモリ装置とを有し、
前記バスインタフェースは前記バス系統に接続されており、前記バス系統から読み取った前記メモリ装置の動作状態を示す待機信号と、前記第１の信号処理装置のライト・アクセス処理信号とを参照して、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う、
請求項５に記載のバスインタフェース。
【請求項７】
前記バスは、
前記ライト・アクセス信号を伝送する線と、
アドレスを伝送する線と、
データを伝送する線と、
ライト・イネーブル信号を伝送する線と、
チップセレクト信号を伝送する線と、
前記ＢＵＳＹ信号を伝送する線と
を有する、
請求項５に記載のバスインタフェース。
【請求項８】
バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対するライト・アクセス処理を行う信号伝送装置における信号処理方法であって、
前記第２の信号処理装置は、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う、
ことを特徴とする、信号処理方法。
【請求項９】
前記第１の信号処理装置は、前記第２の信号処理装置にライト・アクセス処理を指示し、
前記第２の信号処理装置にライト・アクセス処理を指示した後、前記ＢＵＳＹ信号を受信したときは、ライト・アクセス処理を待機し、
前記第２の信号処理装置にライト・アクセス処理を指示した後、前記ＢＵＳＹ信号を受信しないときは、ライト・アクセス処理を終了する、
請求項８に記載の信号処理方法。
【請求項１０】
バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対する処理を行う信号伝送装置であって、
前記第２の信号処理装置は、前記第１の信号処理装置からの処理を始めるときに、前回の処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、
信号伝送装置。
【請求項１１】
バスを介して接続された第１の信号処理装置から第２の信号処理装置に対する処理を行うため前記第２の信号処理装置側に設けられたバスインタフェースであって、
当該バスインタフェースは、前記第２の信号処理装置において前記第１の信号処理装置からの処理を始めるときに、前回の処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、
バスインタフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、ホスト装置からスレーブ装置にバスを介してデータの書き込みを行う場合のインタフェース処理を効果的に行う信号伝送装置、バスインタフェースおよび信号処理方法に関する。
【背景技術】
【０００２】
ホスト装置とスレーブ装置との間のデータ交換を向上させる技術が種々提案されている。
たとえば、特許文献１に記載された発明は、調停ブロックを用いて、内部ブロックに対してメモリをアクセスできる期間と、メモリをアクセスできない期間を示すＢＵＳＹ信号を出力する。
このようなＢＵＳＹ信号を用いて、内部ブロックとメモリとの調歩（歩調）をとって書き込み制御などを行っている。
ＢＵＳＹ信号を用いてこのような歩調制御をとる信号伝送装置は種々提案されている。
そのような例を図面を参照して例示する。
【０００３】
図１はホスト装置とデバイス装置との間のインタフェースを示す図である。
ホスト装置１−１には第１のホスト・インタフェース（Ｉ／Ｆ）１−１−１が設けられており、デバイス装置１−２には、第２のホスト・インタフェース（Ｉ／Ｆ）１−２−２が設けられている。デバイス装置１−２は、たとえば、ホスト装置１−１からのライト・アクセスに応じてデータを記憶するメモリデバイス装置である。
第１のホストＩ／Ｆ１−１−１と、第２のホストＩ／Ｆ１−２−２とはバス３を介して接続されている。
ホスト・インタフェースとしては、たとえば、１６ビットのインタフェースが知られており、アドレス線、チップセレクト信号ＣＳ、書き込み／読み出し（ＷＲＩＴＥ／ＲＥＡＤ）信号、出力イネーブル、１６ビットのデータ線を有する。
【０００４】
通常、ホスト装置１−１およびデバイス装置１−２はそれぞれ異なる周波数のクロックＣＬＫ１、ＣＬＫ２で動作している。さらに、ホスト装置１−１からデバイス装置１−２へのアクセスにおいてデバイス装置１−２の内部動作状況に応じて応答時間が異なるため、デバイス装置１−２はホスト装置１−１に対してＢＵＳＹ信号を用いてホスト装置１−１を待機させるなどして、デバイス装置１−２とホスト装置１−１との歩調（または調歩）をとる。これを歩調制御という。
【０００５】
以下、歩調制御について述べる。
図２はホスト装置とのインタフェースのタイミングを示す図である。
図３（Ａ）、（Ｂ）は、デバイス装置がホスト装置より高速に動作するときのＢＵＳＹ信号の発生を示すタイミング図である。
図４（Ａ）、（Ｂ）は、デバイス装置とホスト装置とが同程度のスピードで動作するときのＢＵＳＹ信号の発生を示すタイミング図である。
ホスト装置１−１とデバイス装置１−２との動作スピードの相違により、下記に述べるような、歩調制御におけるスループットの低下という問題が起こる。
【０００６】
図２を参照して、ホスト装置１−１からデバイス装置１−２へのライト・アクセスの処理の流れを述べる。
【０００７】
ステップ１、ホスト装置１−１がデバイス装置１−２にライト・アクセスを行うとき、チップセレクト信号ＣＳをアサートし（ローレベル“Ｌ“（またはローイネーブル）にし）、ライト・イネーブル信号ＷＥをアサートする（ローレベル“Ｌ“（またはローイネーブル）にする。
【０００８】
ステップ２、デバイス装置１−２は、ホスト装置１−１に対して、デバイス装置１−２の内部処理のためのデバイス装置１−２からのライト・アクセス処理の遂行が困難であることを示すＢＵＳＹ信号をアサートして（ローレベルにして）、ホスト装置１−１から今回指示されたライト・アクセス処理の前の現在のライト・アクセス処理を行う。ホスト装置１−１のチップセレクトＣＳおよびライト・アクセス処理は、このＢＵＳＹ信号のアサートによって遅延される（待機させられる）。
【０００９】
ステップ３、デバイス装置１−２は、現在のライト・アクセス処理が完了した時点で、ＢＵＳＹ信号をデアサートする（ハイ・レベルにする）。
【００１０】
ステップ４、ホスト装置１−１は、ＢＵＳＹ信号がデアサートされたことを認識（検出）した後に、自身のライト・アクセス処理を終了して、ステップ（１）の処理に戻る。
【００１１】
図３を参照して、デバイス装置１−２がホスト装置１−１より高速に動作する場合のＢＵＳＹ信号の発生のタイミングを述べる。なお、図３において、デバイス装置１−２のクロックの立ち上がりで動作する例を示している。
図３（Ａ）に示すように、デバイス装置１−２側のインタフェース１−２−２がホスト装置１−１側のインタフェース１−１−１より十分高速であるため、特に、メタステーブル対策のためのラッチによる遅延は殆ど影響もなく、ホスト装置１−１のライト処理期間３Ｔの間に内部処理が終わるため、デバイス装置１−２はＢＵＳＹ信号を出力せずにライト・アクセスが完了する。
【００１２】
ところが、図３（Ｂ）に示すように、デバイス装置１−２の内部のアクセスが混雑して内部処理がホスト装置１−１のライト・サイクル時間３Ｔ内に終了しない場合は、デバイス装置１−２はホスト装置１−１に対してＢＵＳＹ信号を出力してホスト装置１−１のライト・サイクルを遅延させる必要がある。このとき、デバイス装置１−２からＢＵＳＹ信号がデアサートされると、ホスト装置１−１はそれを検出してライト・サイクルを終了することになる。ところが、その際、ホスト装置１−１側ではその処理のための、最低、１〜数クロック分の時間を費やすことになり、スループットが遅くなる。
【００１３】
図４を参照して、デバイス装置１−２とホスト装置１−１とが同等に動作するとき、または、デバイス装置１−２がホスト装置１−１より低速に動作する場合のＢＵＳＹ信号の発生のタイミングを述べる。なお、図４において、デバイス装置１−２のクロックの立ち上がりで動作する例を示している。
【００１４】
たとえば、デバイス装置１−２のライト・アクセス処理がホスト装置１−１の３サイクル分の時間がかかるとすると、デバイス装置１−２はメタステーブル対策のために内部のクロックで２サイクル分ラッチした信号を用いて内部処理を行うため、図４（Ａ）に示すように、デバイス装置１−２の内部処理が完了する前にホスト装置１−１側のライトサイクル処理が終了するため、図４（Ｂ）に示すように、ホスト装置１−１は常にＢＵＳＹ信号を発行してホスト装置１−１のライト・サイクルを遅延する必要がある。
仮に、デバイス装置１−２からのＢＵＳＹ信号の発行による調歩制御を行わずに、デバイス装置１−２の内部処理が終了していないにも係わらずライト・サイクルを終了して次のライト・アクセスを受け付けた場合、現在処理中のライト・アクセス・データが書き換わってしまうか、どちらかのアクセスが正常に行われないという不具合が発生する可能性がある。いずれの状況になるかは、ハードウエアの実装状況に依存する。
【００１５】
【特許文献１】特開２０００−２９８６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したように、ＢＵＳＹ信号の発生によりホスト装置１−１側でのアサート検出からライト・サイクル終了までに処理時間がかかる。
デバイス装置１−２の処理時間がホスト装置１−１と同等のスピード以下の場合は、デバイス装置１−２の内部処理時間が長くなり、ＢＵＳＹ信号の発行時間も長くなり、ホスト装置１−１のライト・アクセス処理が長くなる。
以上の結果として、スループットが低下するという問題が遭遇する。
【００１７】
以上から、スループットの向上が可能な信号伝送装置、信号処理方法およびインタフェースが望まれている。
さらに、簡単な回路構成で、スループットの向上が簡単なインタフェースが望まれている。
本発明は、上述した要望を実現する、信号伝送装置、信号処理方法およびバスインタフェースを提供する。
【課題を解決するための手段】
【００１８】
本発明によれば、バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対するライト・アクセス処理を行う信号伝送装置であって、前記第２の信号処理装置は、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、信号伝送装置が提供される。
【００１９】
好ましくは、前記第１の信号処理装置は、前記バスに接続された第１のインタフェースを有し、前記第１のインタフェースを介して、前記第２の信号処理装置にライト・アクセス処理を指示し、前記第２の信号処理装置にライト・アクセス処理を指示した後、前記第１のインタフェースを介して前記ＢＵＳＹ信号を受信したときは、ライト・アクセス処理を待機し、前記第２の信号処理装置にライト・アクセス処理を指示した後、前記第１のインタフェースを介して前記ＢＵＳＹ信号を受信しないときは、ライト・アクセス処理を終了する。
【００２０】
また好ましくは、前記第２の信号処理装置は、内部バス系統と、当該内部バス系統に接続され、前記第１の信号処理装置からのライト・アクセス処理に応じたデータの記憶を行うメモリ装置と、前記内部バス系統に接続された第２のインタフェースであって、前記バス系統から読み取った前記メモリ装置の動作状態を示す待機信号と、前記第１の信号処理装置のライト・アクセス処理信号とを参照して、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う第２のインタフェースとを有する。
【００２１】
さらに好ましくは、前記バスは、前記ライト・アクセス信号を伝送する線と、アドレスを伝送する線と、データを伝送する線と、ライト・イネーブル信号を伝送する線と、チップセレクト信号を伝送する線と、前記ＢＵＳＹ信号を伝送する線とを有する。
【００２２】
また本発明によれば、バスを介して接続された第１の信号処理装置から第２の信号処理装置に対するライト・アクセス処理を行うため前記第２の信号処理装置側に設けられたバスインタフェースであって、当該バスインタフェースは、前記第２の信号処理装置において前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、バスインタフェースが提供される。
【００２３】
好ましくは、前記第２の信号処理装置は、内部バス系統と、当該内部バス系統に接続され、前記第１の信号処理装置からのライト・アクセス処理に応じたデータの記憶を行うメモリ装置とを有し、前記バスインタフェースは前記バス系統に接続されており、前記内部バス系統から読み取った前記メモリ装置の動作状態を示す待機信号と、前記第１の信号処理装置のライト・アクセス処理信号とを参照して、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う。
【００２４】
また本発明によれば、バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対するライト・アクセス処理を行う信号伝送装置における信号処理方法であって、前記第２の信号処理装置は、前記第１の信号処理装置からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記ライト・アクセス処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う、ことを特徴とする、信号処理方法が提供される。
【００２５】
好ましくは、前記第１の信号処理装置は、前記第２の信号処理装置にライト・アクセス処理を指示し、前記第２の信号処理装置にライト・アクセス処理を指示した後、前記ＢＵＳＹ信号を受信したときは、ライト・アクセス処理を待機し、前記第２の信号処理装置にライト・アクセス処理を指示した後、前記ＢＵＳＹ信号を受信しないときは、ライト・アクセス処理を終了する。
【００２６】
さらに本発明によれば、バスを介して接続された第１の信号処理装置および第２の信号処理装置を有し、前記第１の信号処理装置から前記第２の信号処理装置に対する処理を行う信号伝送装置であって、前記第２の信号処理装置は、前記第１の信号処理装置からの処理を始めるときに、前回の処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、信号伝送装置が提供される。
【００２７】
また本発明によれば、バスを介して接続された第１の信号処理装置から第２の信号処理装置に対する処理を行うため前記第２の信号処理装置側に設けられたバスインタフェースであって、当該バスインタフェースは、前記第２の信号処理装置において前記第１の信号処理装置からの処理を始めるときに、前回の処理が完了しているか否かを判定し、それに応じて前記バスを介して前記第１の信号処理装置に、当該第２の信号処理装置が上記処理を遂行できないことを示すＢＵＳＹ信号を発行するか否かの処理を行う回路を有する、バスインタフェースが提供される。
【発明の効果】
【００２８】
本発明によれば、第１の信号処理装置のスループットが向上する。
【発明を実施するための最良の形態】
【００２９】
本発明の信号伝送装置、バスインタフェースおよび信号処理方法の実施の形態を添付図面を参照して述べる。
【００３０】
図５は本発明の実施の形態としてのホスト装置とデバイス装置との間のインタフェースを示す図である。
図５に図解したホスト装置とデバイス装置との間のインタフェースは、基本的に、図１を参照して述べたものと同等である。
ホスト装置１−１は、バス３を介してデバイス装置１−２に接続されている。
ホスト装置１−１側にはホスト・インタフェース１−１−１が設けられ、デバイス装置１−２側には、ホスト・インタフェース１−２−２が設けられており、ホスト・インタフェース１−１−１とホスト・インタフェース１−２−２とがバス３を介して接続されている。
バス３のホスト・インタフェースとしては、たとえば、１６ビットのインタフェースであり、アドレス線、チップセレクト信号ＣＳ、書き込み／読み出し（ＷＲＩＴＥ／ＲＥＡＤ）信号、出力イネーブル、１６ビットのデータ線を有する。なお、ライト・イネーブル信号をＷＥとする。
【００３１】
ホスト装置１−１は、本発明の第１の信号処理装置に該当する。ホスト・インタフェース１−１−１が本発明の第１のインタフェースに該当する。
デバイス装置１−２は、たとえば、メモリデバイス装置であり、本発明の第２の信号処理装置に該当する。ホスト・インタフェース１−２−２が本発明の第２のインタフェースに該当する。
【００３２】
図６は図５に図解したデバイス装置１−２の内部構成の１例を示す図である。
デバイス装置１−２、たとえば、メモリデバイス装置は、メモリ部２−１と、メモリ・インタフェース（メモリＩ／Ｆ）２−２と、本発明の内部バスに該当するチップ内バスシステム（系統）２−３と、ホスト・インタフェース（ホストＩ／Ｆ）２−４と、第１〜第３の機能ブロック２−５〜２−７を有する。
メモリ部２−１には、ホスト装置１−１の他、第１〜第３の機能ブロック２−５〜２−７からの要求によって、データの読み出し、書き込み処理が行われる。その結果、本発明の内部バスに相当するチップ内バスシステム（系統）２−３がＢＵＳＹ状態となることがある。このようなＢＵＳＹ状態は、チップ内バスシステム（系統）２−３上に現れる待機信号ＷＡＩＴに示される。
【００３３】
ホスト装置１−１に報告されるＢＵＳＹ信号は、このような状態の１つを意味している。
ＢＵＳＹ状態は、上述した例示に制限されない。
たとえば、デバイス装置１−２がメモリ装置ではない場合、たとえば、信号処理装置の場合には、上述したチップ内バスシステム（系統）２−３のバスのＢＵＳＹ状態に限らず、ホスト装置１−１に対してスレーブ装置としての信号処理の負担に起因するＢＵＳＹ状態が発生する。
このように、本明細書において、ＢＵＳＹ信号とは、デバイス装置１−２または、スレーブ装置などの動作状態が多忙であり、ホスト装置１−１からのライト・アクセスを即座に処理できない状態を示す信号を意味する。
以下、具体例として、デバイス装置１−２のＢＵＳＹ信号について述べる。
【００３４】
図７は、ホスト・インタフェース２−４の内部構成を示す図である。
ホスト・インタフェース２−４は、バス３を介してホスト装置１−１のホスト・インタフェース１−１−１に接続されるホスト側バス・インタフェース２−４−１と、チップ内バスシステム（系統）２−３に接続される内部バス・インタフェース２−４−２とを有する。
ホスト・インタフェース（ホストＩ／Ｆ）２−４はさらに、、アドレス格納レジスタ２−４−３と、データ格納レジスタ２−４−４と、バス制御信号発生回路（発生器）２−４−５と、ビジー（ＢＵＳＹ）判定論理回路２−４−６とを有する。
アドレス格納レジスタ２−４−３は、ホスト装置１−１からのライト・アクセス処理に対するアドレスを格納するレジスタである。
データ格納レジスタ２−４−４は、ホスト装置１−１からのライト・アドレス処理のためのデータを格納するレジスタである。
バス制御信号発生回路（発生器）２−４−５およびＢＵＳＹ判定論理回路２−４−６については、図８のタイミング図を参照して述べる。
【００３５】
図８は、図７に図解したホスト・インタフェース（ホストＩ／Ｆ）２−４の基本動作を示すタイミング図である。なお、図８において、デバイス装置１−２のクロックの立ち上がりで動作する例を示している。
ＢＵＳＹ判定論理回路２−４−６は、デバイス装置１−２が内部処理中であるか否かの判定のために、チップ内バスシステム（系統）２−３から待機信号ＷＡＩＴを読みだして判定する。待機信号ＷＡＩＴがハイレベル“Ｈ“のときは処理中を示す。
ここで処理中とは、具体的にはアドレス格納レジスタ２−４−３に格納されたアドレスをもとにデータ格納レジスタ２−４−４に格納されたライトデータをチップ内バスシステム（系統）２−３に接続されるメモリ装置に対してライト処理を行うことである。
バス制御信号発生回路（発生器）２−４−５は、ホスト装置１−１からのライト・イネーブル信号ＷＥと、この待機信号ＷＡＩＴとを用いて、ＢＵＳＹ信号の発行の制御を行う。
【００３６】
図８のタイミング（１）では、待機信号ＷＡＩＴがアサートされ、かつ、ホスト装置１−１からのライト・イネーブル信号ＷＥがアサートされているので、ＢＵＳＹ判定論理回路２−４−６は、ホスト装置１−１からライト・アクセスが存在するが、内部処理中と判定し、ＢＵＳＹ信号をアサートするようにバス制御信号発生回路（発生器）２−４−５に通報する。バス制御信号発生回路（発生器）２−４−５は、その通報に応じてＢＵＳＹ信号をアサートする（ＢＵＳＹ信号をローレベル“Ｌ“にする）。
【００３７】
図８のタイミング（３）では、ホスト装置１−１からライト・アクセス処理が存在するが、待機信号ＷＡＩＴがアサートされていないので、ＢＵＳＹ判定論理回路２−４−６は、内部処理は終了したものと判定し、ＢＵＳＹ信号はアサートしない。
なお、ＢＵＳＹ信号をアサートした後に、ＢＵＳＹ信号をデアサートする際にも、ＢＵＳＹ判定論理回路２−４−６は、待機信号ＷＡＩＴをチェックする。
【００３８】
図８のタイミング（２）では、待機信号ＷＡＩＴがアサートされたので、ＢＵＳＹ判定論理回路２−４−６は前回のライト・アクセス処理が終了したと判定して、ＢＵＳＹ信号をデアサートする（ＢＵＳＹ信号をハイレベル“Ｈ“にする）ことをバス制御信号発生回路（発生器）２−４−５に通報する。
【００３９】
図９はホスト・インタフェース２−４のＢＵＳＹ制御の動作例を示すタイミング図である。なお、図９において、デバイス装置１−２のクロックの立ち上がりで動作する例を示している。
【００４０】
ステップ１１
ホスト装置１−１からデバイス装置１−２へライト・アクセス処理を行う。すなわち、ホスト装置１−１がホスト・インタフェース１−１−１を介して、バス３を経由して、チップセレクト信号ＣＳをアサートし、ライト・イネーブル信号ＷＥをアサートする。
【００４１】
ステップ１２
デバイス装置１−２は、ホスト装置１−１からの前回のライト・アクセス処理またはリード・アクセス処理が完了しているか否かを判定する。たとえば、図８のタイミング（時点）４−１−１において判定する。
この例示においては、ホスト装置１−１からのアクセスが最初のアクセスであったために、デバイス装置１−２からＢＵＳＹ信号は発行されない。したがって、ホスト装置１−１は自身のライト・サイクル時間が経過したタイミング（時点）４−１−４でライト・サイクルを終了する。
このとき、ホスト装置１−１からのライトアクセスによってアドレス格納レジスタ２−４−３にはアドレス、データ格納レジスタ２−４−４にはデータが格納されチップ内バスシステム（系統）２−３に接続されるメモリ部２−１に対してライト処理を行われる。ライト処理が完了するまではアドレス格納レジスタ２−４−３、データ格納レジスタ２−４−４は共に値を保持しておく必要がある。
【００４２】
ステップ１３
デバイス装置１−２において、前回のライト・アクセス処理またはリード・アクセス処理が完了していない場合には、デバイス装置１−２はＢＵＳＹ信号を発行してホスト装置１−１のライト・アクセス処理を遅延する。
図８の例示においては、タイミング４−１−２において判定し、この場合は前回の処理が残っているため、ＢＵＳＹ信号を発行する。
【００４３】
ステップ１４
そして、デバイス装置１−２は、前回のライト・アクセス処理またはリード・アクセス処理が完了した場合は、アドレス格納レジスタ２−４−３、データ格納レジスタ２−４−４は書き換え可能となるため、ホスト装置１−１から要求があった現在のライト・アクセスの処理を行う。
この時の処理とは、ステップ１２と同様、ホスト装置１−１からのライトアクセスによってアドレス格納レジスタ２−４−３にはアドレス、データ格納レジスタ２−４−４にはデータが格納されチップ内バスシステム（系統）２−３に接続されるメモリ部２−１に対してライト処理を行うものである。すなわち、前回の処理が終了した時点の次のクロックエッジ４−１−５でＢＵＳＹ信号の発行をデアサートして、ホスト装置１−１はＢＵＳＹのデアサートを受けてライト・アクセス処理を終了する。
【００４４】
図８の例示においては、タイミング４−１−１およびタイミング４−１−３においてライト処理が始まる。
【００４５】
以上述べたように、最初のアクセス処理については、ホスト装置１−１自身のライト・イネーブル信号ＷＥが存在する期間だけでよい。
次のライト・アクセス処理については、ホスト装置１−１のライト・サイクル時間ｔ２と、ｔ３の時間を前回のライト・アクセス処理時間ｔ１から減じた時間（期間）ｔ４がホスト装置１−１を待機（遅延）させたことになる。
従来の方法では、ホスト装置１−１は期間ｔ１だけ待機する。これに対して、本実施の形態ではホスト装置１−１の待機時間は時間（期間）ｔ４であるから、本実施の形態によれば、ホスト装置１−１の短期時間が短縮している。
【００４６】
さらに、次のアクセス処理までの時間内で、デバイス装置１−２の内部処理が終了すれば、ＢＵＳＹ信号を発行せずに済むので、デバイス装置１−２からのＢＵＳＹ信号の発行回数は減少する。その結果、ホスト装置１−１が待機させられる機会が減少する。
以上のとおり、本実施の形態によれば、ホスト装置１−１からの高速アクセスが可能となり、スループットが向上する。
【００４７】
すなわち、本実施の形態においては、デバイス装置１−２において、特に、ＢＵＳＹ判定論理回路２−４−６においては、ホスト装置１−１からのライト・アクセス処理を始めるときに、前回のライト・アクセス処理または前回のリード・アクセス処理が完了しているか否かを判定し、それに応じてＢＵＳＹ信号を発行する否かの調歩制御を行っているため、下記の効果を奏することができる。
（１）デバイス装置１−２の内部処理時間を見かけ上短縮できるので、ＢＵＳＹ期間を短縮できる。
（２）デバイス装置１−２からホスト装置１−１へのＢＵＳＹ信号の発行、換言すれば、ホスト装置１−１が待機する機会を減少する。
（３）結果的に、ホスト装置１−１からデバイス装置１−２への高速なアクセスが可能となり、スループットが向上する。
【００４８】
なお、本実施の形態においては、図３および図４を参照して述べた従来例のように、ホスト装置１−１とデバイス装置１−２との動作スピードの関係に依存せず、上述した効果を奏することができる。
【００４９】
上述したＢＵＳＹ判定論理回路２−４−６の処理は、格別複雑になった訳ではない。したがって、ＢＵＳＹ判定論理回路２−４−６の回路構成は複雑にはならない。その結果、本発明の実施の形態のバスインタフェースは簡単な構成で実現できる。
なお、ＢＵＳＹ判定論理回路２−４−６をソフトウエアで構成することもできる。その場合、ソフトウエアの処理も簡単である。
【００５０】
本発明の好適な実施の形態として、ホスト装置１−１と、メモリ部２−１を有するデバイス装置１−２とを有する信号伝送装置について例示し、さらに、デバイス装置１−２に設けられたホスト・インタフェース１−２−２について述べた。
しかしながら、本発明は上述した、メモリ装置としてのデバイス装置１−２に限定されず、メモリ装置のためのホスト・インタフェース１−２−２に限定されずに、上述した技術思想を適用した、ホスト装置とスレーブ装置、あるいは、第１の信号処理装置と、この第１の信号処理装置の要求に応じて信号処理を行う構成を有する信号伝送装置にも適用することができる。
【００５１】
本発明のバスインタフェースは、そのような第２の信号処理装置内に設けることもできるし、第２の信号処理装置内に設けることには制限されず、第２の信号処理装置側に設けることもできる。場合によっては、バス３の距離が短い場合は、第１の信号処理装置側にバスインタフェースを配設することもできる。換言すれば、本発明のバスインタフェースの設置位置は、状況に応じて、任意である。
【図面の簡単な説明】
【００５２】
【図１】図１はホスト装置とデバイス装置との間のインタフェースを示す図である。
【図２】図２はホスト装置とのインタフェースのタイミングを示す図である。
【図３】図３（Ａ）、（Ｂ）は、デバイス装置がホスト装置より高速に動作するときのＢＵＳＹ信号の発生を示すタイミング図である。
【図４】図４（Ａ）、（Ｂ）は、デバイス装置とホスト装置とが同程度のスピードで動作するときのＢＵＳＹ信号の発生を示すタイミング図である。
【図５】図５は本発明の実施の形態としてのホスト装置とデバイス装置との間のインタフェースを示す図である。
【図６】図６は図５に図解したデバイス装置１−２の内部構成の１例を示す図である。
【図７】図７は、ホスト・インタフェース２−４の内部構成を示す図である。
【図８】図８は、図７に図解したホスト・インタフェース２−４の基本動作を示すタイミング図である。
【図９】図９はホスト・インタフェース２−４のＢＵＳＹ制御の基本動作を示すタイミング図である。
【符号の説明】
【００５３】
１−１  ホスト装置、１−１−１  ホスト・インタフェース、１−２  デバイス装置、１−２−２  ホスト・インタフェース、２−１  メモリ部、２−２  メモリ・インタフェース、２−３  チップ内バスシステム（系統）、２−４  ホスト・インタフェース、２−５〜２−７  第１〜第３の機能ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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