(57)【要約】【課題】  多値データを記憶可能なメモリセルの不良ビット検出をチップ内部で行うことが可能な不揮発性半導体記憶装置及びその自動テスト方法を提供する。【解決手段】  多値データ記憶が可能なメモリセルを複数配列して構成され、複数のメモリセルのドレイン領域に共通接続されるビット線を有するメモリセルアレイと、複数のセンスアンプを有し、各々のセンスアンプが所定の参照電位に対するビット線電位の高低を２値データとして出力するセンスアンプ回路と、センスアンプ回路から出力された複数の２値データに基づき、メモリセルに記憶された多値データを生成する多値化回路と、センスアンプ回路から出力される２値データまたは多値化回路から出力される多値データのいずれか一方を選択する選択回路と、２値データまたは多値データと期待値との比較判定を行うベリファイ回路と、ベリファイ回路に保持される期待値を設定する内部制御回路と、を具備する。【選択図】  図１
2009176393.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え及び多値データ記憶が可能な不揮発性メモリセルを複数配列して構成さ
れ、複数の前記不揮発性メモリセルのドレイン領域に共通接続されるビット線を有するメ
モリセルアレイと、
前記ビット線に接続される複数のセンスアンプを有し、各々の前記センスアンプが、所
定の参照電位に対する前記ビット線電位の高低を２値データとして出力するセンスアンプ
回路と、
前記センスアンプ回路から出力された複数の前記２値データに基づき、前記不揮発性メ
モリセルに記憶された前記多値データを生成する多値化回路と、
前記センスアンプ回路から出力される前記２値データ、または、前記多値化回路から出
力される前記多値データのいずれか一方を選択する選択回路と、
前記選択回路を介して転送される前記２値データまたは前記多値データと期待値との比
較判定を行うベリファイ回路と、
前記ベリファイ回路に保持される前記期待値を設定する内部制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ベリファイ回路は、前記内部制御回路から転送されるアドレスに基づき、前記多値
データの判定対象ビットを選択することを特徴とする請求項１に記載の不揮発性半導体記
憶装置。
【請求項３】
外部から入力される書き込みデータに基づき、エラー訂正に使用されるチェック符号を
生成するチェック符号生成回路と、
前記ベリファイ回路における前記多値データと前記期待値との比較判定結果に基づき、
不良ビット数をカウントする不良ビット数カウンタと、
を更に具備し、
前記内部制御回路は、前記不良ビット数カウンタが出力するカウント結果を一時的に保
持する記憶回路を有し、前記カウント結果と前記チェック符号により訂正可能なビット数
とを比較する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ベリファイ回路は、少なくとも１つの多値データに対応する閾値電圧の下限を規定
する書き込みベリファイ電圧に対する前記不揮発性メモリセルの閾値電圧の高低に対応し
た前記２値データと、外部から入力される書き込みデータに基づき設定された前記期待値
との比較判定を行い、且つ、少なくとも１つの多値データに対応する閾値電圧の上限を規
定する過書き込みベリファイ電圧に対する前記不揮発性メモリセルの閾値電圧の高低に対
応した前記２値データと、前記内部制御回路により設定された前記期待値との比較判定を
行う
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置の自動テスト方法であって、
前記多値データの第１の判定対象ビットを選択するためのアドレスをセットする工程と
、
前記第１の判定対象ビットと前記期待値との比較判定を行う工程と、
前記不良ビット数をカウントする工程と、
前記不良ビット数の加算結果が訂正可能なビット数以下であるか判定する工程と、
前記不良ビット数の加算結果が訂正可能なビット数以下であると判定された場合は、前
記多値データの第２の判定対象ビットを選択するためのアドレスをセットする工程と、
を具備することを特徴とする不揮発性半導体記憶装置の自動テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその自動テスト方法に係り、例えば、ＥＣＣ機
能を搭載したＮＯＲ型フラッシュメモリに関する。
【背景技術】
【０００２】
コンピュータやＬＳＩ（Large Scale Integration）等の半導体製品が様々な分野に応
用されるようになり、その信頼性に対する要求は高くなっている。半導体製品の高信頼化
を実現するためには、それぞれの構成要素において信頼性の高い部品を使用し、構成を工
夫する等の方式が採られる。この信頼性の高い部品としては、フラッシュメモリも例外で
はない。
【０００３】
しかしながら、フラッシュメモリは近年の微細化、多値化の影響により、読み出しデー
タの信頼性を確保することが難しくなってきている。そこで、ＥＣＣ（Error Checking a
nd Correcting）機能をチップ内部に搭載することで、信頼性対策を行う技術が開示され
ている（例えば、特許文献１、及び特許文献２参照。）。
【０００４】
また、フラッシュメモリの各々のメモリセルに記憶されるデータの多値化（例えば、４
値、８値、１６値）に伴い、従来よりもタイトな閾値分布が要求されるようになっている
（例えば、特許文献３参照。）。
【０００５】
このように、フラッシュメモリへのＥＣＣ機能の搭載、また、メモリセルに記憶される
データの多値化が進展する中で、例えば、メモリセルに対する書き込みデータ（期待値）
と、メモリセルからの読み出しデータとを比較する読み出し不良検出テストをテスタによ
って行う場合、従来と比較して膨大な時間が必要となり、テストコスト増が問題となる。
【特許文献１】特開平１１−２５０６９５号公報
【特許文献２】特開２００５−２０３０４２号公報
【特許文献３】特開２００７−１２２８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、多値データを記憶可能なメモリセルの不良ビット検出をチップ内部で行うこ
とが可能な不揮発性半導体記憶装置及びその自動テスト方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換え及び多値データ記憶
が可能な不揮発性メモリセルを複数配列して構成され、複数の前記不揮発性メモリセルの
ドレイン領域に共通接続されるビット線を有するメモリセルアレイと、前記ビット線に接
続される複数のセンスアンプを有し、各々の前記センスアンプが、所定の参照電位に対す
る前記ビット線電位の高低を２値データとして出力するセンスアンプ回路と、前記センス
アンプ回路から出力された複数の前記２値データに基づき、前記不揮発性メモリセルに記
憶された前記多値データを生成する多値化回路と、前記センスアンプ回路から出力される
前記２値データ、または、前記多値化回路から出力される前記多値データのいずれか一方
を選択する選択回路と、前記選択回路を介して転送される前記２値データまたは前記多値
データと期待値との比較判定を行うベリファイ回路と、前記ベリファイ回路に保持される
前記期待値を設定する内部制御回路と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、多値データを記憶可能なメモリセルの不良ビット検出をチップ内部で
行うことが可能な不揮発性半導体記憶装置及びその自動テスト方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置、例えば、ＮＯＲ型フラッシュメモ
リ１００の構成を示すブロック図である。
【００１１】
ＮＯＲ型フラッシュメモリ１００は、入出力バッファ１０１、チェックビット生成回路
１０２、メモリセルアレイ１０３、アドレスカウンタ１０４、センスアンプ回路１０５、
多値化回路１０６、マルチプレクサ１０７、ベリファイ回路１０８、不良ビット数カウン
タ１０９、チェックビット生成回路１１０、データ訂正回路１１１、及び内部制御回路１
１２を有する。
【００１２】
入出力バッファ１０１は、外部ホストシステムから、ＮＯＲ型フラッシュメモリ１００
に入力されたデータを一時的に保持し、チェックビット生成回路１０２に転送する。また
、ＮＯＲ型フラッシュメモリ１００から外部ホストシステムにデータを出力する際に、デ
ータ訂正回路１１１を介して読み出したデータを一時的に保持する。
【００１３】
外部ホストシステムと入出力バッファ１０１との間で、例えば１６個のＩＯ端子（ＩＯ
［０］、ＩＯ［１］・・・ＩＯ［１５］）を介して、１６ビット（１ワード）単位でデー
タの入出力が行われる。
【００１４】
チェックビット生成回路１０２は、入出力バッファ１０１から転送されるデータに基づ
き、チェックビット（チェック符号）を生成する。チェックビット生成回路１０２は、例
えば、入出力バッファ１０１に保持されるデータの一部であるｎビットの入力データに対
して、ｍビットのチェック符号を生成する。チェックビット生成回路１０２は、例えば、
ｎビットの入力データ及びｍビットのチェック符号からなる（ｎ＋ｍ）ビットのデータ中
に発生する１ビットの誤りを訂正可能な機能を有する。
【００１５】
尚、チェックビット生成回路１０２の訂正能力は、メモリセルの物理的な特性に起因す
る誤りビットの発生率等を考慮して適宜定められるものであり、求める訂正能力に応じて
、ハミング符号、リードソロモン符号、ＢＣＨ符号等の復号方式を選択すれば良い。
【００１６】
メモリセルアレイ１０３は、電気的に書き換え可能な複数のメモリセルから構成される
、独立して消去可能な最小単位としてのブロックを複数配列して構成される。同一行の複
数のメモリセルの制御ゲート電極は、ワード線に共通接続されている。同一列の複数のメ
モリセルは並列接続され、各メモリセルのドレイン領域はビット線に、ソース領域はソー
ス線にそれぞれ共通接続されている。
【００１７】
メモリセルは、浮遊ゲート電極及び制御ゲート電極からなる２層ゲート構造を有し、浮
遊ゲート電極に注入された電子の多寡によるトランジスタの閾値電圧の変化に対応して、
不揮発にデータを保持することが可能である。また、メモリセルは、図２に示すように、
閾値電圧の順にデータ“１１”（消去状態）、データ“１０”、データ“００”、データ
“０１”の４値データの記憶を行うことが可能である。
【００１８】
メモリセルアレイ１０３は、入出力バッファ１０１から転送される入力データを格納す
る本体データ格納領域と、チェックビット生成回路１０２から転送されるチェック符号を
格納するＥＣＣ領域とを有する。ｎビットの入力データとｍビットのチェック符号とは、
例えば、同一のワード線に接続される複数のメモリセルに記憶することが可能である。
【００１９】
アドレスカウンタ１０４は、内部制御回路１１２により制御され、メモリセルアレイ１
０３内部の、書き込み対象、読み出し対象、または消去対象となるメモリセル領域を指定
する。また、アドレスカウンタ１０４は、後述する読み出し不良検出工程において、試験
対象となるメモリセル領域を指定する。
【００２０】
センスアンプ回路１０５は、複数のセンスアンプ及びデータラッチ回路を備える。メモ
リセルアレイ１０３の各ビット線に接続された複数のセンスアンプは、読み出し対象のメ
モリセルに接続されるビット線の電位を検出してデータラッチ回路で保持する。データラ
ッチ回路に保持されるデータは、ビット線の電位が所定の参照電圧よりも高いか、或いは
、低いかに応じて定まる論理値（２値データ）である。
【００２１】
センスアンプ回路１０５により、メモリセルアレイ１０３の本体データ領域及びＥＣＣ
領域から読み出された２値データは、多値化回路１０６に転送され、また、マルチプレク
サ１０７を介してベリファイ回路１０８に転送される。センスアンプ回路１０５からベリ
ファイ回路１０８に至る経路は、後述する書き込みベリファイ動作、過書き込みベリファ
イ動作で使用される。
【００２２】
図３は、１本のビット線に接続される３個のセンスアンプＳ／Ａ（Ｒｅｆ１）、Ｓ／Ａ
（Ｒｅｆ２）、Ｓ／Ａ（Ｒｅｆ３）と、多値化回路１０６、ベリファイ回路１０８との接
続関係を模式的に示している。本実施形態に係るＮＯＲ型フラッシュメモリでは、４値デ
ータを一度の読み出し動作で確定するために、１本のビット線に対して、３種類の参照電
位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３に対応した３個のセンスアンプを配置する。
【００２３】
３種類の参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、及びＶｒｅｆ３は、メモリセルと同様の構
造を有するリファレンスセル１１４により生成される。読み出し対象のメモリセルに接続
されるワード線に所定の読み出し電圧を印加した場合に検出されるビット線電位を、３つ
の参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３と比較することで得られる３つの２値デ
ータが多値化回路１０６に転送される。
【００２４】
書き込みベリファイ動作、及び過書き込みベリファイ動作の際は、読み出し対象となる
メモリセルの閾値電圧が、所定のベリファイ電圧より高いか、或いは、低いかに応じて定
まる論理値（２値データ）を期待値と比較すれば良いので、内部制御回路１１２によりマ
ルチプレクサ１１５を制御して、必要となるセンスアンプ出力のみを選択し、マルチプレ
クサ１０７を介してベリファイ回路１０８に転送する。
【００２５】
多値化回路１０６は、センスアンプ回路１０５の出力する複数（４値データを記憶可能
なメモリセルの場合は３つ）の２値データから、読み出し対象のメモリセルが保持する多
値データが、データ“１１”、データ“１０”、データ“００”、データ“０１”のいず
れであるかを判定して出力する。生成された多値データは、マルチプレクサ１０７、及び
チェックビット生成回路１１０に転送される。
【００２６】
例えば、センスアンプＳ／Ａ（Ｒｅｆ１）、Ｓ／Ａ（Ｒｅｆ２）、Ｓ／Ａ（Ｒｅｆ３）
の出力する２値データの組み合わせが“１”、“１”、“１”であれば多値データ“１１
”、“０”、“１”、“１” であれば、多値データ“１０”、“０”、“０”、“１” 
であれば多値データ“００”、“０”、“０”、“０” であれば、多値データ“０１”
であると判定し、これら多値データを出力する構成とすれば良い。
【００２７】
マルチプレクサ１０７は、センスアンプ回路１０５からマルチプレクサ１１５を介して
転送される２値データ、または、多値化回路１０６から転送される多値データの何れか一
方を選択し、ベリファイ回路１０８に転送する。このデータ選択は、内部制御回路１１２
により制御される。マルチプレクサ１０７は、通常のユーザ動作時においては２値データ
を選択して書き込みベリファイ動作を可能とし、後述する読み出し不良検出工程において
は多値データを選択する。
【００２８】
ベリファイ回路１０８は、チェックビット生成回路１０２から転送される入力データ、
及びチェック符号を受けて、これらをメモリセルアレイ１０３の指定されたアドレス領域
に書き込む。ベリファイ回路１０８は、センスアンプ回路１０５から転送される２値デー
タを、マルチプレクサ１０７を介して受ける。また、ベリファイ回路１０８は、多値化回
路１０６で生成された多値データを、マルチプレクサ１０７を介して受ける。
【００２９】
図４は、ベリファイ回路１０８の内部構成を示すブロック図である。ベリファイ回路１
０８は、マルチプレクサ１１６、及び比較回路１１７を有する。ベリファイ回路１０８は
、書き込み結果の合否を判断するものであるため、１つのメモリセルに対して１ビットの
比較を行うものであるが、これを多値データの読み出し判定に使用する場合、１つのメモ
リセルに対してＮ回（本実施形態では、Ｎ＝２）の比較が必要となる。そこで、多値デー
タを１ビットずつ比較するためのビット選択制御を行う必要がある。
【００３０】
マルチプレクサ１１４は、内部制御回路１１２からアドレス制御信号を受けて、多値デ
ータの上位ビット、または下位ビットの何れか一方を選択し、比較回路１１７に出力する
。これにより、多値データ１ビットずつに対して期待値比較することができる。また、２
値データの入力に対しては、上位ビット、または下位ビットの何れか一方の値を固定して
おくことで、２値データを比較回路１１７に出力することが可能である。これにより、通
常通り書き込み結果の合否を判断することができる。
【００３１】
比較回路１１７は、ｋビットのデータバッファを有しており、このデータバッファに記
憶される書き込みデータ（期待値）と、２値データ、或いは、多値データとを比較する。
期待値は、通常のユーザ動作時においては、入出力バッファ１０１を介して外部から入力
される書き込みデータである。また、期待値は、後述する読み出し不良検出工程において
は、内部制御回路１１２が設定する所定のデータパタンである。
【００３２】
ベリファイ回路１０８は、書き込み動作と、書き込みベリファイ動作（読み出し動作）
とを繰り返しながら、メモリセルの閾値電圧を所望の範囲に調整する。ＮＯＲ型フラッシ
ュメモリのようなフラッシュメモリでは、メモリセルの閾値電圧が所定の値に到達したか
否かを、メモリチップ内部で自動的に検証（ベリファイ動作）し、書き込みを保証してい
る。
【００３３】
即ち、図２に示すように、データ“１０”は書き込みベリファイ電圧Ｖｐｖ１以上、デ
ータ“００”は書き込みベリファイ電圧Ｖｐｖ２以上、データ“０１”は書き込みベリフ
ァイ電圧Ｖｐｖ３以上となるまで、書き込み動作と書き込みベリファイ動作とが繰り返さ
れる。書き込みベリファイ動作により、メモリセルの閾値電圧が所定の書き込みベリファ
イ電圧以上となるまで書き込みがなされたか否かを検証する。
【００３４】
先ず、外部から入出力バッファ１０１を介して、書き込みデータが入力される。この書
き込みデータは、ベリファイ回路１０８に転送され、メモリセルアレイ１０３の指定され
たアドレス領域に書き込まれる。書き込みデータは、比較回路１１７のデータバッファに
期待値として保持されている。
【００３５】
次に、データバッファに保持されている書き込みデータと、センスアンプ回路１０５に
より読み出された２値データとの一致比較がビット毎に行われる。書き込みデータと読み
出された２値データとが一致したビットは、書き込みが終了（Ｐａｓｓ）したと判断され
、以降書き込みは行われない。一方、書き込みデータと読み出された２値データとが一致
しないビットは、書き込みが終了していない（Ｆａｉｌ）と判断され、再度書き込みが行
われる。書き込み対象の全ビットで期待値との一致が検出されたら、書き込み動作を終了
する。
【００３６】
また、ベリファイ回路１０８は、過書き込み判定（過書き込みベリファイ動作）におい
て使用することが可能である。本実施形態に係るＮＯＲ型フラッシュメモリ１００のよう
に、１つのメモリセルに複数ビットのデータを保持する場合、各々の多値データに対応す
る閾値分布をタイトに制御する必要が生じるため、所定の過書き込みベリファイ電圧以上
に書き込みがなされていないか否かを検証する必要が生じる。
【００３７】
即ち、図２に示すように、データ“１０”を保持するメモリセルの閾値電圧は過書き込
みベリファイ電圧Ｖｏｐｖ１以下であるか、データ“００” を保持するメモリセルの閾
値電圧は過書き込みベリファイ電圧Ｖｏｐｖ２以下であるかを判定する。尚、データ“０
１”に対しては過書き込みベリファイを行わなくとも良い。
【００３８】
これは、調整後に最も閾値電圧の高いデータ“０１“となるメモリセルに過書き込みが
発生しても問題がないからである。最も閾値電圧の高いデータ“０１“の分布が高電圧側
にシフトしたとしても、より閾値電圧の高い状態は存在しないためデータ誤読み出しの問
題は無いこと、また、ＮＯＲ型フラッシュメモリにおいては、メモリセルがビット線に並
列に接続されているため、ＮＡＮＤ型フラッシュメモリのように非選択のメモリセルのオ
ン状態を保証する必要がなく、非選択のメモリセルのセル電流を確保するマージンを考慮
しなくとも良いことによる。
【００３９】
この過書き込み判定を出荷前のテスト工程として行うことで、書き込み特性が極端に良
いメモリセルに起因して読み出し不良を生じるチップをスクリーニングすることが可能と
なる。過書き込み判定テストは、所定のデータパタンが書き込まれた状態のメモリセルに
対して、チップ内部で自動的に行われる。
【００４０】
内部制御回路１１２が過書き込み判定テストモードに設定されると、メモリセルに予め
書き込まれた所定のデータパタンに応じた期待値を、比較回路１１７内部のデータバッフ
ァにセットする。次に、データバッファに保持されている期待値と、センスアンプ回路１
０５により読み出された２値データとの一致比較がビット毎に行われる。期待値と読み出
された２値データとの一致、不一致を検出することで、読み出し対象のメモリセルが過書
き込み状態であるか否かが判定される。
【００４１】
過書き込み判定テストでは、書き込みベリファイ動作と異なり、メモリセルの閾値電圧
が過書き込みベリファイ電圧よりも低い場合はＰａｓｓ、過書き込みベリファイ電圧より
も高い場合はＦａｉｌと判定する必要がある。このため、例えば、ベリファイ回路１０８
内部に、読み出された２値データの極性を反転させる回路（インバータ等）を設け、過書
き込み判定テストの際はこの反転回路を経由して比較回路１１７に入力するようにしても
良い。
【００４２】
不良ビット数カウンタ１０９は、読み出し不良検出工程において、ベリファイ回路１０
８が出力する比較結果を受けて、所定のビット数中に存在する不良ビット数をカウントす
る。ここで不良ビットとは、比較回路１１７内部のデータバッファに保持される期待値と
、読み出された多値データの判定対象ビットとが一致していないビットを意味する。
【００４３】
チェックビット生成回路１１０は、チェックビット生成回路１０２と実質的に同様の構
成を有している。チェックビット生成回路１１０は、センスアンプ回路１０５から読み出
された２値データを、多値化回路１０６で多値データに変換することで得られたｎビット
のデータに対して、ｍビットのチェック符号を生成する。
【００４４】
データ訂正回路１１１は、チェックビット生成回路１１０により、メモリセアレイ１０
３の本体データ領域から読み出されたデータに基づき生成されたチェック符号と、メモリ
セルアレイ１０３のＥＣＣ領域に書き込まれたチェック符号とを比較して誤りの生じたビ
ットを訂正し、入出力バッファ１０１を介して外部に出力する。
【００４５】
内部制御回路１１２は、アドレスカウンタ１０４、マルチプレクサ１０７、１１５、及
びベリファイ回路１０８を制御し、ＮＯＲ型フラッシュメモリ１００の各種自動動作（書
き込み動作、読み出し動作、消去動作）を管理する。また、内部制御回路１１２は、ＢＩ
ＳＴ（Built In Self Test）工程用のプログラムコードを内蔵しており、外部からＮＯＲ
型フラッシュメモリ１００に入力される各種制御信号、及びテストモード設定コマンドに
基づき、チップ内部で自動的に読み出し不良検出工程を行う。
【００４６】
内部制御回路１１２の内部には、不良ビット数カウンタ１０９が出力するカウント結果
を加算して一時的に保持するレジスタ（記憶回路）１１３が設けられている。このレジス
タ１１３に保持される加算結果に基づき、チェック符号の生成単位であるｎビットのデー
タ中に存在する不良ビット数を得ることができる。
【００４７】
以上の構成により、本実施形態に係るＮＯＲ型フラッシュメモリ１００は、多値データ
、及び２値データの両方を、共通のベリファイ回路１０８で期待値比較することが可能と
なる。これにより、多値データの期待値比較用に新たにベリファイ回路を設ける必要は無
く、回路面積を削減することが可能である。
【００４８】
以下、上述した構成を有するＮＯＲ型フラッシュメモリ１００における読み出し不良検
出工程について説明する。ここでは、チェック符号生成に必要なビット数と、一度にベリ
ファイ判定できるビット数との関係に応じて、（１）乃至（４）の４通りの読み出し不良
検出工程について説明する。
【００４９】
（１）・・・（チェック符号生成に必要なビット数／２）：ｎ／２＞（一度にベリファ
イ判定できるビット数）：ｋである場合
図５は、本実施形態における読み出し不良検出工程を示すフローチャートである。
【００５０】
先ず、外部からＮＯＲ型フラッシュメモリ１００に入力される制御信号、及びテストモ
ード設定コマンドの組み合わせにより、内部制御回路１１２がテストモードに設定され、
読み出し不良検出工程が開始される（ステップＳ１０１）。
【００５１】
尚、読み出し不良検出工程が開始される前に、メモリセルアレイ１０３には、内部制御
回路１１２が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路１１２は、予め書き込まれたデータパタンに応じ
て、比較回路１１７内部のデータバッファに期待値をセットする。
【００５２】
次に、内部制御回路１１２は、アドレスカウンタ１０４に読み出し対象となるメモリセ
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路１０８に上位ビット用リードアドレ
スをセットする（ステップＳ１０２）。
【００５３】
次に、内部制御回路１１２は、レジスタ１１３の保持している値を初期化する（ステッ
プＳ１０３）。次に、比較回路１１７内部のデータバッファで保持しているｋビット分の
期待値と、メモリセルアレイ１０３から読み出された多値データの上位ビット（ｋビット
分）とを比較し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致す
るか否かを判定する（ステップＳ１０４）。
【００５４】
次に、不良ビット数カウンタ１０９は、ｋビット分の判定結果（ベリファイ結果）中に
、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致していないビット
が存在するか否かを判定する（ステップＳ１０５）。
【００５５】
ステップＳ１０５で、ｋビット分の判定結果中に不良ビットが検出された場合、不良ビ
ット数カウンタ１０９から出力された不良ビット数を、レジスタ１１３に加算する（ステ
ップＳ１０６）。
【００５６】
次に、内部制御回路１１２は、レジスタ１１３が格納する不良ビット数加算結果が、ｍ
ビットのチェック符号により訂正可能なビット数（本実施形態の場合、１ビット）以下で
あるか否かを判定する（ステップＳ１０７）。
【００５７】
ステップＳ１０７で、不良ビット数加算結果がチェック符号により訂正可能なビット数
よりも多いと判定された場合はＦａｉｌ処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する（ステップＳ１１５）。
【００５８】
ステップＳ１０７で、不良ビット数加算結果がチェック符号により訂正可能なビット数
以下であると判定された場合、または、ステップＳ１０５で、ｋビット分の判定結果中に
不良ビットが検出されなかった場合、チェック符号の生成に必要なビット数の半分である
ｎ／２ビット分の判定結果を加算したか否かを判定する（ステップＳ１０８）。
【００５９】
ステップＳ１０８で、チェック符号の生成に必要なビット数の半分であるｎ／２ビット
分の判定結果を加算していないと判定された場合は、次に期待値との比較を行うｋビット
のアドレスをベリファイ回路１０８に設定し、ステップＳ１０４に戻る（ステップＳ１０
９）。
【００６０】
ステップＳ１０８で、チェック符号の生成に必要なビット数の半分であるｎ／２ビット
分のベリファイ結果を加算したと判定された場合は、上位ビットの比較判定が終了した後
であるか否かを判定する（ステップＳ１１０）。
【００６１】
ステップＳ１１０で、上位ビットの比較判定が終了した後であると判定された場合、内
部制御回路１１２は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路１０８に下位ビット用リードアドレスをセット
し、ステップＳ１０４に戻る（ステップＳ１１１）。
【００６２】
ステップＳ１１０で、上位ビットの比較判定が終了した後ではないと判定された場合、
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ１０３
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する（ステップＳ１１２）。
【００６３】
ステップＳ１１２で、全アドレス分の検査が終了していないと判定された場合、次のメ
モリセルのアドレスをアドレスカウンタ１０４にセットし、ステップＳ１０２に戻る（ス
テップＳ１１３）。
【００６４】
ステップＳ１１２で、全アドレス分の検査が終了したと判定された場合、内部制御回路
１１２は、読み出し不良検出工程を終了する（ステップＳ１１４）。
【００６５】
以上の工程では、チェック符号により救済可能な範囲内であればフェイル処理とするこ
となく、読み出し不良検出を継続する。これらの工程は、内部制御回路１１２により制御
され、チップ内部で自動的に行うことが可能である。
【００６６】
（２）・・・（チェック符号生成に必要なビット数／２）：ｎ／２＝（一度にベリファ
イ判定できるビット数）：ｋである場合
チェック符号生成に必要なビット数の半分の値と、一度にベリファイ判定できるビット
数が同じ場合、図５におけるステップＳ１０８、ステップＳ１０９は不要となる。その他
の工程については（１）の場合と同様であるため説明を省略する。
【００６７】
（３）・・・（一度にカウントできる不良ビット数）：ｌ＜（チェック符号生成に必要
なビット数／２）：ｎ／２＜（一度にベリファイ判定できるビット数）：ｋである場合
図６に示すように、チェック符号生成に必要なビット数の半分の値が、一度にベリファ
イ判定できるビット数よりも少ない場合、ベリファイ判定の結果を複数（例えば、前半ア
ドレス、後半アドレス）に分割し、分割された領域ごとに、上位ビットと下位ビットを加
えたｎビット毎の不良ビット数を検出して訂正可能なビット数と比較すれば良い。
【００６８】
ここでは、チェック符号生成に必要なビット数の半分の値が、一度にベリファイ判定で
きるビット数の半分の値と等しい場合について説明する。図７に示すように、ｎ／２＝ｋ
／分割数（例えば、分割数＝２）になるように不良ビット数カウンタ１０９に渡すベリフ
ァイ判定結果を分割する分割回路１１８、分割位置を制御できるアドレス制御回路１１９
、前半用不良ビット数カウンタ１２０、及び後半用不良ビット数カウンタ１２１をベリフ
ァイ回路１０８とレジスタ１１３との間に新たに設け、ｋビット分のベリファイ判定結果
全ての不良ビット数を計測するまで分割位置を制御する。
【００６９】
図８は、本実施形態に係る読み出し不良検出工程を示すフローチャートである。ここで
は、チェック符号生成に必要なビット数の半分の値が、一度にベリファイ判定できるビッ
ト数の半分の値と等しく、且つ、一度にカウントできる不良ビット数よりも多い場合を想
定している。図８において、ｒａは前半用不良ビット数カウンタ１２０の保持している値
、ｒｂは後半用不良ビット数カウンタ１２１の保持している値を意味する。
【００７０】
先ず、外部からＮＯＲ型フラッシュメモリ１００に入力される制御信号、及びテストモ
ード設定コマンドの組み合わせにより、内部制御回路１１２がテストモードに設定され、
読み出し不良検出工程が開始される（ステップＳ２０１）
尚、読み出し不良検出工程が開始される前に、メモリセルアレイ１０３には、内部制御
回路１１２が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路１１２は、予め書き込まれたデータパタンに応じ
て、比較回路１１７内部のデータバッファに期待値をセットする。
【００７１】
次に、前半用不良ビット数カウンタ１２０、及び後半用不良ビット数カウンタ１２１の
保持している値を０に初期化する（ステップＳ２０２）。
【００７２】
次に、内部制御回路１１２は、アドレスカウンタ１０４に読み出し対象となるメモリセ
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路１０８に上位ビット用リードアドレ
スをセットする（ステップＳ２０３）。
【００７３】
次に、内部制御回路１１２は、レジスタ１１３の保持している値を初期化する（ステッ
プＳ２０４）。
【００７４】
次に、比較回路１１７内部のデータバッファで保持しているｋビット分の期待値と、メ
モリセルアレイ１０３から読み出された多値データの上位ビット（ｋビット分）とを比較
し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致するか否かを判
定する（ステップＳ２０５）。
【００７５】
次に、前半用不良ビット数カウンタ回路１２０の保持している値をレジスタ１１３にセ
ットする（ステップＳ２０６）。
【００７６】
次に、不良ビット数カウンタ１０９は、ｋビット分の判定結果（ベリファイ結果）中に
、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致していないビット
が存在するか否かを判定する（ステップＳ２０７）。
【００７７】
ステップＳ２０７で、ｋビット分の判定結果中に不良ビットが存在すると判定された場
合、アドレス制御回路１１９は、前半用リードアドレスを分割回路１１８にセットする（
ステップＳ２０８）。
【００７８】
次に、内部制御回路１１２は、前半用不良ビット数カウンタ１２０から出力されたｌビ
ット分の判定結果中の不良ビット数をレジスタ１１３に加算する（ステップＳ２０９）。
【００７９】
次に、内部制御回路１１２は、レジスタ１１３が格納する不良ビット数加算結果が、ｍ
ビットのチェック符号により訂正可能なビット数（本実施形態の場合、１ビット）以下で
あるか否かを判定する（ステップＳ２１０）。
【００８０】
ステップＳ２１０で、不良ビット数加算結果がチェック符号により訂正可能なビット数
よりも多いと判定された場合はＦａｉｌ処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する（ステップＳ２２１）。
【００８１】
ステップＳ２１０で、不良ビット数加算結果がチェック符号により訂正可能なビット数
以下であると判定された場合、前半分のチェック符号の生成に必要なビット数の半分であ
るｎ／２ビット分の判定結果を加算したか否かを判定する（ステップＳ２１１）。
【００８２】
ステップＳ２１１で、前半分のチェック符号の生成に必要なビット数の半分であるｎ／
２ビット分の判定結果を加算していないと判定された場合は、次に不良ビット数のカウン
トを行うｌビット分のベリファイ判定結果に対応するアドレスを設定し、ステップＳ２０
９に戻る（ステップＳ２１２）。
【００８３】
ステップＳ２１１で、前半分のチェック符号の生成に必要なビット数の半分であるｎ／
２ビット分の判定結果を加算したと判定された場合は、アドレス制御回路１１９によって
前半アドレスがセットされているか否かを判定する（ステップＳ２１３）。
【００８４】
ステップＳ２１３で、前半アドレスがセットされていると判定された場合、アドレス制
御回路１１９は、後半用リードアドレスを分割回路１１８にセットする（ステップＳ２１
４）。
【００８５】
次に、後半用不良ビット数カウンタ１２１が保持している値をレジスタ１１３にセット
し（ステップＳ２１５）、後半用不良ビット数カウンタ１２１から出力されたｌビット分
の判定結果中の不良ビット数をレジスタ１１３に加算する（ステップＳ２０９）。
【００８６】
ステップＳ２０７で、ｋビット分の判定結果中に不良ビットが検出されなかった場合、
または、ステップＳ２１３で前半用リードアドレスがセットされていない、即ち、後半用
リードアドレスがセットされていた場合、上位ビットの比較判定が終了した後であるか否
かを判定する（ステップＳ２１６）。
【００８７】
ステップＳ２１６で、上位ビットの比較判定が終了した後であると判定された場合、内
部制御回路１１２は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路１０８に下位ビット用リードアドレスをセット
し、ステップＳ２０５に戻る（ステップＳ２１７）。
【００８８】
ステップＳ２１６で、上位ビットの比較判定が終了した後ではないと判定された場合、
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ１０３
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する（ステップＳ２１８）。
【００８９】
ステップＳ２１８で、全アドレス分の検査が終了していないと判定された場合、次のメ
モリセルのアドレスをアドレスカウンタ１０４にセットし、ステップＳ２０２に戻る（ス
テップＳ２１９）。
【００９０】
ステップＳ２１８で、全アドレス分の検査が終了したと判定された場合、内部制御回路
１１２は、読み出し不良検出工程を終了する（ステップＳ２２０）。
【００９１】
以上の工程では、チェック符号生成に必要なビット数の半分の値が、一度にベリファイ
判定できるビット数よりも少ない場合であっても、ベリファイ判定の結果を複数に分割し
、分割された領域ごとに、上位ビットと下位ビットを加えたｎビット毎の不良ビット数を
検出することで訂正可能なビット数との比較を可能としている。
【００９２】
（４）・・・（チェック符号生成に必要なビット数／２）：ｎ／２＝（一度にベリファ
イ判定できるビット数）：ｋ＞（一度にカウントできる不良ビット数）：ｌである場合
図９は、本実施形態における読み出し不良検出工程を示すフローチャートである。ここ
では、チェック符号生成に必要なビット数の半分の値と、一度にベリファイ判定できるビ
ット数とは等しいが、不良ビット数カウンタ１０９で一度にカウントできる不良ビット数
は少ない場合を想定している。
【００９３】
先ず、外部からＮＯＲ型フラッシュメモリ１００に入力される制御信号、及びテストモ
ード設定コマンドの組み合わせにより、内部制御回路１１２がテストモードに設定され、
読み出し不良検出工程が開始される（ステップＳ３０１）。
【００９４】
尚、読み出し不良検出工程が開始される前に、メモリセルアレイ１０３には、内部制御
回路１１２が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路１１２は、予め書き込まれたデータパタンに応じ
て、比較回路１１７内部のデータバッファに期待値をセットする。
【００９５】
次に、内部制御回路１１２は、アドレスカウンタ１０４に読み出し対象となるメモリセ
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路１０８に上位ビット用リードアドレ
スをセットする（ステップＳ３０２）。
【００９６】
次に、内部制御回路１１２は、レジスタ１１３の保持している値を初期化する（ステッ
プＳ３０３）。
【００９７】
次に、比較回路１１７内部のデータバッファで保持しているｋビット分の期待値と、メ
モリセルアレイ１０３から読み出された多値データの上位ビット（ｋビット分）とを比較
し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致するか否かを判
定する（ステップＳ３０４）。
【００９８】
次に、不良ビット数カウンタ１０９は、ｋビット分の判定結果（ベリファイ結果）のｌ
ビット中に、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致してい
ないビットが存在するか否かを判定する（ステップＳ３０５）。
【００９９】
ステップＳ３０５で、ｌビット分の判定結果中に不良ビットが検出された場合、不良ビ
ット数カウンタ１０９から出力された不良ビット数を、レジスタ１１３に加算する（ステ
ップＳ３０６）。
【０１００】
次に、内部制御回路１１２は、レジスタ１１３が格納する不良ビット数加算結果が、ｍ
ビットのチェック符号により訂正可能なビット数（本実施形態の場合、１ビット）以下で
あるか否かを判定する（ステップＳ３０７）。
【０１０１】
ステップＳ３０７で、不良ビット数加算結果がチェック符号により訂正可能なビット数
よりも多いと判定された場合はＦａｉｌ処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する（ステップＳ３１５）。
【０１０２】
ステップＳ３０７で、不良ビット数加算結果がチェック符号により訂正可能なビット数
以下であると判定された場合、または、ステップＳ２０４で、ｌビット分の判定結果中に
不良ビットが検出されなかった場合、ベリファイ結果であるｋビット分の判定結果を加算
したか否かを判定する（ステップＳ３０８）。
【０１０３】
ステップＳ３０８で、ベリファイ結果であるｋビット分の判定結果を加算していないと
判定された場合は、次に不良ビット数のカウントを行うｌビット分のベリファイ判定結果
に対応するアドレスを設定し、ステップＳ３０６に戻る（ステップＳ３０９）。
【０１０４】
ステップＳ３０８で、ベリファイ結果であるｋビット分の判定結果を加算したと判定さ
れた場合は、上位ビットの比較判定が終了した後であるか否かを判定する（ステップＳ３
１０）。
【０１０５】
ステップＳ３１０で、上位ビットの比較判定が終了した後であると判定された場合、内
部制御回路１１２は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路１０８に下位ビット用リードアドレスをセット
し、ステップＳ３０４に戻る（ステップＳ３１１）。
【０１０６】
ステップＳ３１０で、上位ビットの比較判定が終了した後ではないと判定された場合、
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ１０３
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する（ステップＳ３１２）。
【０１０７】
ステップＳ３１２で、全アドレス分の検査が終了していないと判定された場合、次のメ
モリセルのアドレスをアドレスカウンタ１０４にセットし、ステップＳ３０２に戻る（ス
テップＳ３１３）。
【０１０８】
ステップＳ３１２で、全アドレス分の検査が終了したと判定された場合、内部制御回路
１１２は、読み出し不良検出工程を終了する（ステップＳ３１４）。
【０１０９】
以上の工程により、チェック符号により救済可能な範囲内であればフェイル処理とする
ことなく、試験工程を継続する。これら工程は、内部制御回路１１２により、チップ内部
で行うことが可能である。
【０１１０】
以上のように、本実施形態に係るＮＯＲ型フラッシュメモリ１００は、多値データを１
ビットずつ比較判定するためのビット選択制御を行うことで、書き込みベリファイ動作で
使用されるベリファイ回路１０８を用いた多値データの期待値比較が可能となる。これに
より、従来と比較して、次のような効果が得られる。
【０１１１】
（１）チップ面積の削減
本実施形態に係るＮＯＲ型フラッシュメモリ１００は、共通のベリファイ回路１０８を
使用して、書き込みベリファイ動作、過書き込みベリファイ動作、読み出し不良検出工程
における多値データベリファイ動作を行う。これにより、テスト工程用に新たにベリファ
イ回路を設ける必要が無いため、チップ面積を削減することができる。
【０１１２】
（２）歩留まりの向上
ＥＣＣ機能未搭載のＮＯＲ型フラッシュメモリにおいては、読み出し不良検出工程にお
おいて期待値不一致が発生したらすぐにチップ不良となっていたが、本実施形態に係るＮ
ＯＲ型フラッシュメモリ１００は、ＥＣＣ機能を搭載することにより救済可能な範囲であ
れば、従来チップ不良としていた読み出し不良を救済可能である。
【０１１３】
（３）テストコストの削減
本実施形態に係るＮＯＲ型フラッシュメモリ１００は、過書き込み判定テスト、読み出
し不良検出工程をチップ内部で自動的に行う。従って、テスタで期待値比較を行い、不良
セルを発見した場合の冗長セルへの置換もテスタにて行う場合に比較して、テストコスト
を削減することが可能となる。
【０１１４】
以上、本実施形態を用いて本願発明の説明を行ったが、本願発明は上記各実施形態に限
定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形することが可
能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少な
くとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得
る。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態に係るＮＯＲ型フラッシュメモリの構成を示すブロック図。
【図２】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける多値データの閾値分布を示す模式図。
【図３】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるセンスアンプ回路の接続関係を示すブロック図。
【図４】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるベリファイ回路の構成例を示すブロック図。
【図５】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける読み出し不良検出工程を示すフローチャート。
【図６】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける読み出し不良検出工程のベリファイ単位とチェック符号生成単位との関係を示す模式図。
【図７】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるベリファイ回路の他の構成例を示すブロック図。
【図８】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける読み出し不良検出工程を示すフローチャート。
【図９】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける読み出し不良検出工程を示すフローチャート。
【符号の説明】
【０１１６】
１００  ＮＯＲ型フラッシュメモリ
１０１  入出力バッファ
１０２  チェックビット生成回路
１０３  メモリセルアレイ
１０４  アドレスカウンタ
１０５  センスアンプ回路
１０６  多値化回路
１０７  マルチプレクサ
１０８  ベリファイ回路
１０９  不良ビット数カウンタ
１１０  チェックビット生成回路
１１１  データ訂正回路
１１２  内部制御回路
１１３  レジスタ
１１４  リファレンスセル
１１５  マルチプレクサ
１１６  マルチプレクサ
１１７  比較回路
１１８  分割回路
１１９  アドレス制御回路
１２０  前半用不良ビット数カウンタ
１２１  後半用不良ビット数カウンタ
【図１】
2009176393.tif 000003
【図２】
2009176393.tif 000004
【図３】
2009176393.tif 000005
【図４】
2009176393.tif 000006
【図５】
2009176393.tif 000007
【図６】
2009176393.tif 000008
【図７】
2009176393.tif 000009
【図８】
2009176393.tif 000010
【図９】
2009176393.tif 000011