(57)【要約】【課題】LSI に内蔵するMOSFETのチップ内特性ばらつきを正確に評価する。【解決手段】MOSFETを用いた論理回路と、MOSFETに基板バイアスを印加するための基板バイアス制御回路と、を内蔵するLSI におけるMOSFETのチップ内特性ばらつきを評価する評価方法であって、MOSFETのオフ電流の中央値および平均値をモニタし、オフ電流の平均値と中央値との比を測ることによりMOSFETのチップ内特性ばらつきを評価する。【選択図】    図２
2009295818.tif 000002
【特許請求の範囲】
【請求項１】
MOSFETを用いた論理回路と、前記MOSFETのLSI チップ内特性ばらつきをモニタする第１のモニタ回路と、前記論理回路の遅延時間やMOSFETのリーク電流の特性をモニタする第２のモニタ回路と、前記第１のモニタ回路および前記第２のモニタ回路によるモニタ結果に基づいて制御された基板バイアスを前記MOSFETに印加する基板バイアス制御回路と、を具備することを特徴とする半導体集積回路。
【請求項２】
MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、前記MOSFETのチップ内特性ばらつきを評価する評価システムとを内蔵し、
前記評価システムは、前記MOSFETのオフ電流の中央値をモニタする中央値検出回路と、前記MOSFETのオフ電流の平均値をモニタする平均値検出回路とを具備し、前記オフ電流の平均値と中央値との比を測ることにより前記MOSFETのチップ内特性ばらつきを評価することを特徴とする半導体集積回路。
【請求項３】
MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、前記MOSFETの特性ばらつきを評価する評価システムとを内蔵し、
前記評価システムは、前記MOSFETを用いた論理回路の遅延時間の最大遅延量または最小遅延量を検出する第１の遅延量検出回路と平均遅延量を検出する第２の遅延量検出回路とを具備し、前記最大遅延量または最小遅延量と平均遅延量とを比較することにより、前記MOSFETのチップ内特性ばらつきとチップ間特性ばらつきとを分離して前記MOSFETの特性ばらつきを評価することを特徴とする半導体集積回路。
【請求項４】
MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、を内蔵する半導体集積回路における前記MOSFETのチップ内特性ばらつきを評価する評価方法であって、
前記MOSFETのオフ電流の中央値および平均値をモニタし、前記オフ電流の平均値と中央値との比を測ることにより前記MOSFETのチップ内特性ばらつきを評価することを特徴とする半導体集積回路の評価方法。
【請求項５】
MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、を内蔵する半導体集積回路における前記MOSFETのチップ内特性ばらつきを評価する評価方法であって、
前記MOSFETを用いた論理回路の遅延時間の最大遅延量または最小遅延量、および、平均遅延量を検出し、前記最大遅延量または最小遅延量と平均遅延量とを比較することにより、前記MOSFETのチップ内特性ばらつきとチップ間特性ばらつきとを分離して前記MOSFETの特性ばらつきを評価することを特徴とする半導体集積回路の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（LSI ）およびその評価方法に係り、特に基板バイアス制御を行うLSI におけるチップ間特性ばらつきを抑制するシステム、チップ内に形成された絶縁ゲート型電界効果トランジスタ（MOSFET）の特性ばらつきを評価するシステムおよび方法に関するもので、LSI 全般およびそれを用いたシステムに使用されるものである。
【背景技術】
【０００２】
最近のLSI において、チップ内に形成されたMOSFETの微細化に伴い、特性ばらつきの抑制が困難となり、特性ばらつきを考慮した設計の重要性が高まっている。特に近年、製造装置のスペックによって決まるチップ間の特性ばらつきのみでなく、同一チップ内のMOSFETにおける特性ばらつき（On-Chip Variation; OCV）が顕在化するので、それを考慮することの重要性が高まっている。
【０００３】
従来、MOSFETの閾値電圧（Ｖth）は逆方向基板バイアス（｜Ｖbs｜）に対して依存性を有するという基板バイアス効果を利用し、基板バイアスを制御することによってMOSFETのＶthを変調する技術が注目されている。この場合、LSI 内のリングオシレータなどの論理回路の遅延時間やMOSFETのリーク電流の特性をモニタする。しかし、MOSFETのＶthの基板バイアス効果は飽和傾向を示すので、従来の遅延特性あるいはリーク特性のモニタ方式では、｜Ｖbs｜の設定ステップが粗くなる。
【０００４】
また、基板バイアスを制御することによってLSI のチップ間特性ばらつきを補償する技術が知られている。しかし、チップ内特性ばらつき(OCV) は｜Ｖbs｜に対して依存性を有し、OCV は｜Ｖbs｜の印加量の増加とともに増加するので、ファンクション保証を行うためにはOCV を許容値以下に抑制し得る｜Ｖbs｜の上限値が存在する。つまり、基板バイアスを必要以上に印加すると、大容量のスタティック型ランダムアクセスメモリ（SRAM）などではファンクション歩留りを落とす恐れがある。
【０００５】
そこで、前記したOCV の考慮の重要性に鑑み、設計時にOCV を考慮したマージンを付加することによって、製造されたチップの歩留り低下を抑制することが可能である。しかし、過剰なマージン設定は、チップ面積や消費電力の増大、設計スケジュールの増加を引き起こすので、適切なマージンを設定する必要があり、OCV を評価する手法の確立が重要となってきている。
【０００６】
なお、特許文献１には、複数のMOSFETの特性を評価することによってMOSFETのＶthのばらつきを評価し、表示する技術が開示されている。
【特許文献１】特許第３９７２０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前記した従来の問題点を解決すべくなされたもので、内蔵するMOSFETの基板バイアス印加によるチップ内特性ばらつきの増加を最小限に抑えて、ファンクション不良の発生を抑えることが可能になる半導体集積回路を提供することを目的とする。
【０００８】
本発明の他の目的は、内蔵するMOSFETのチップ内特性ばらつきを正確に評価することが可能になる半導体集積回路およびその評価方法を提供することにある。
【０００９】
本発明のさらに他の目的は、内蔵するMOSFETのチップ内特性ばらつきをモニタするための検出精度を上げるとともに、チップ内特性ばらつきとチップ間特性ばらつきと分離して評価することが可能になる半導体集積回路およびその評価方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様に係る半導体集積回路は、MOSFETを用いた論理回路と、前記MOSFETのLSI チップ内特性ばらつきをモニタする第１のモニタ回路と、前記論理回路の遅延時間やMOSFETのリーク電流の特性をモニタする第２のモニタ回路と、前記第１のモニタ回路および前記第２のモニタ回路によるモニタ結果に基づいて制御された基板バイアスを前記MOSFETに印加する基板バイアス制御回路とを具備することを特徴とする。
【００１１】
本発明の第２の態様に係る半導体集積回路は、MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、前記MOSFETのチップ内特性ばらつきを評価する評価システムとを内蔵し、前記評価システムは、前記MOSFETのオフ電流の中央値をモニタする中央値検出回路と、前記MOSFETのオフ電流の平均値をモニタする平均値検出回路とを具備し、前記オフ電流の平均値と中央値との比を測ることにより前記MOSFETのチップ内特性ばらつきを評価することを特徴とする。
【００１２】
本発明の第３の態様に係る半導体集積回路は、MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、前記MOSFETの特性ばらつきを評価する評価システムとを内蔵し、前記評価システムは、前記MOSFETを用いた論理回路の遅延時間の最大遅延量を検出する最大遅延量検出回路と平均遅延量を検出する平均遅延量検出回路とを具備し、前記最大遅延量と平均遅延量とを比較することにより、前記MOSFETのチップ内特性ばらつきとチップ間特性ばらつきとを分離して前記MOSFETの特性ばらつきを評価することを特徴とする。
【００１３】
本発明の第４の態様に係る半導体集積回路の評価方法は、MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、を内蔵する半導体集積回路における前記MOSFETのチップ内特性ばらつきを評価する評価方法であって、前記MOSFETのオフ電流の中央値および平均値をモニタし、前記オフ電流の平均値と中央値との比を測ることにより前記MOSFETのチップ内特性ばらつきを評価することを特徴とする。
【００１４】
本発明の第５の態様に係る半導体集積回路の評価方法は、MOSFETを用いた論理回路と、前記MOSFETに基板バイアスを印加するための基板バイアス制御回路と、を内蔵する半導体集積回路における前記MOSFETのチップ内特性ばらつきを評価する評価方法であって、前記MOSFETを用いた論理回路の遅延時間の最大遅延量または最小遅延量、および、平均遅延量を検出し、前記最大遅延量または最小遅延量と平均遅延量とを比較することにより、前記MOSFETのチップ内特性ばらつきとチップ間特性ばらつきとを分離して前記MOSFETの特性ばらつきを評価することを特徴とする。
【発明の効果】
【００１５】
本発明の第１の態様に係る半導体集積回路によれば、内蔵するMOSFETの基板バイアス印加によるチップ内特性ばらつきの増加を最小限に抑えて、ファンクション不良の発生を抑えることができる。
【００１６】
また、本発明の第２の態様に係る半導体集積回路およびその評価方法は、内蔵するMOSFETのチップ内特性ばらつきを正確に評価することができる。
【００１７】
また、本発明の第３の態様に係る半導体集積回路およびその評価方法は、内蔵するMOSFETのチップ内特性ばらつきをモニタするための検出精度を上げるとともに、チップ内特性ばらつきとチップ間特性ばらつきと分離して評価することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るLSI に搭載されるチップ内特性ばらつき抑制システムの構成を示すブロック図である。本LSI のチップ内には、MOSFETを用いた論理回路、SRAMなどのコア回路（Chip Core ）11が形成されており、これに基板バイアスを印加するための基板バイアス制御回路12を内蔵している。
【００２０】
さらに、基板バイアス印加量を決定するために、LSI 内の論理回路の遅延時間あるいは、MOSFETのリーク電流をモニタする第１のモニタ回路（遅延モニタ回路あるいはリークモニタ回路）13と、MOSFETのチップ内特性ばらつき(OCV) をモニタする第２のモニタ回路（OCV モニタ回路）14を具備している。
【００２１】
図１の構成によれば、基板バイアス制御回路12は、第１のモニタ回路13によるモニタ結果および第２のモニタ回路14によるモニタ結果に基づいて適切に制御された基板バイアスをコア回路11に印加することが可能になる。これにより、基板バイアス印加によるチップ内特性ばらつきの増加を最小限に抑え、ファンクション不良の発生を抑えることが可能となる。
【００２２】
なお、基板バイアス制御回路12は、その一部あるいは全部をチップ外に構成することも可能である。また、第２のモニタ回路14は、LSI チップの機能テストを行う際にテスト回路として使用することも可能である。
【００２３】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係るLSI に搭載されるチップ内MOSFET特性ばらつき評価システムの構成を示すブロック図である。このLSI は、MOSFETを用いた論理回路、SRAMなどのコア回路（図示せず）と、これに基板バイアスを印加するための基板バイアス制御回路（図示せず）と、チップ内MOSFET特性ばらつきを評価する評価システムを内蔵している。評価システムは、チップ内に形成されMOSFETのオフ電流(Ioff)の中央値をモニタする中央値検出回路20と、Ioffの平均値をモニタする平均値検出回路25を有する。
【００２４】
中央値検出回路20は、MOSFETのリーク電流Ioffに逆比例した遅延時間を有する遅延回路（delay ）21を複数用いてIoffの中央値を検出した後、Ioffの中央値のばらつきを低減するように構成されている。すなわち、複数の遅延回路（delay ）21を並列配置し、各遅延回路21の各出力を例えば多数決回路22に入力することにより、中央値検出回路20の部分集合ブロックの中央値を直接に検出する。さらに、中央値検出回路20を複数段接続することにより、Ioffの中央値のばらつきを低減する。このように部分集合ブロックの中央値を合計することにより、合計値を１つの部分集合ブロック分に換算すると、中央値のばらつきがキャンセルされることによって平均化されており、精度が相対的に向上した中央値を検出することになる。
【００２５】
平均値検出回路25は、MOSFETのリーク電流Ioffに逆比例した遅延時間を有する遅延回路（delay ）21を複数段接続することにより、Ioffの平均値を検出する。この平均値の検出は、実際は、各段の合計値を検出し、複数段のばらつきをキャンセルすることによって平均化しており、精度が相対的に向上した平均値を検出することになる。
【００２６】
なお、後述するようにIoffの平均値をIoffの中央値と比較する際、ランダムなばらつき以外のずれを最小限にするために、平均値検出回路25と中央値検出回路20の回路構成（できればレイアウトも含めて）を同一にすることが望ましい。そこで、図２中に示すように、平均値検出回路25部には中央値検出回路20と同様に多数決回路22を形成している。
【００２７】
この場合、図３に示すように、遅延量はMOSFET特性のOCV により指数関数的に分布し、OCV の大きさに応じてIoffの中央値および平均値がばらつき、Ioffの平均値は中央値から乖離する。したがって、Ioffの平均値と中央値の比を測ることにより、OCV を測定・評価することが可能になる。
【００２８】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るLSI に搭載されるチップ内MOSFET特性ばらつき評価システムの構成を示すブロック図である。このLSI は、MOSFETを用いた論理回路、SRAMなどのコア回路（図示せず）と、これに基板バイアスを印加するための基板バイアス制御回路（図示せず）と、チップ内MOSFET特性ばらつきを評価する評価システムを内蔵している。評価システムは、チップ内に形成されたMOSFETの特性ばらつき（OCV ）をモニタするために、MOSFETを用いた論理回路（例えばLSI 内のリングオシレータなど）における遅延時間の最大値（最大遅延時間）を検出する最大遅延量検出回路40と平均値を検出する平均遅延量検出回路45を具備している。
【００２９】
最大遅延量検出回路40は、遅延回路（delay ）41を複数用いて遅延回路41の遅延時間の最大値（ばらつきを有する遅延時間における最大値）を検出した後、最大値のばらつきを低減するように構成されている。すなわち、複数の遅延回路（delay ）41を並列配置し、この複数の遅延回路41の各出力を例えばアンド回路42に入力することにより遅延回路41の遅延時間の最大値を検出する。さらに、最大遅延量検出回路40を複数段接続することにより最大遅延量の分布を平均化する。すなわち、図５に示すように、最大遅延量の分布のばらつきに比べて平均化された最大遅延量の分布のばらつきは少なくなり、最大遅延量の検出精度を上げることが可能となる。
【００３０】
平均遅延量検出回路45は、遅延回路（delay ）41を複数段接続することにより平均遅延量を検出する。ここで、後述するように平均化された最大遅延量と平均遅延量とを比較する際、ランダムなばらつき以外のずれを最小限にするために、平均遅延量検出回路45と最大遅延量検出回路40の回路構成（できればレイアウトも含めて）を同一にすることが望ましい。そこで、図４中に示すように、平均遅延量検出回路45部には最大遅延量検出回路40と同様にアンド回路42を形成している。
【００３１】
このようにして得られる平均化された最大遅延量と平均遅延量とを比較回路（図示せず）により比較することにより、チップ内特性ばらつきとチップ間特性ばらつきとを分離してOCV を評価することが可能になる。
【００３２】
なお、前記最大遅延量検出回路40に代えて、前記MOSFETを用いた論理回路における遅延時間の最小値を検出する最小遅延量検出回路を用い、平均化された最小遅延量と平均遅延量とを比較するように変更してもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係るLSI に搭載されるチップ内特性ばらつき抑制システムの構成を示すブロック図。
【図２】本発明の第２の実施形態に係るLSI に搭載されるチップ内MOSFET特性ばらつき評価システムの構成を示すブロック図。
【図３】図２の動作を説明する特性図。
【図４】本発明の第３の実施形態に係るLSI に搭載されるチップ内MOSFET特性ばらつき評価システムの構成を示すブロック図。
【図５】図４の動作を説明する特性図。
【符号の説明】
【００３４】
20…中央値検出回路、21…遅延回路（delay ）、22…多数決回路、25…平均値検出回路。
【図１】
2009295818.tif 000003
【図２】
2009295818.tif 000004
【図３】
2009295818.tif 000005
【図４】
2009295818.tif 000006
【図５】
2009295818.tif 000007