(57)【要約】【課題】選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、ワード線を制御するワード線駆動回路１６と、ビット線を制御するビット線選択回路１２と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路１７とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタＳ２に隣接するメモリセルＭＴ７が非選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に第１電圧Ｖsgを与え、選択トランジスタに隣接するメモリセルＭＴ７が選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に選択トランジスタの閾値電圧Ｖthよりも大きくかつ前記第１電圧Ｖsgよりも小さい第２電圧ＶsgLを与える。【選択図】      図８
2009295259.tif 000002
【特許請求の範囲】
【請求項１】
ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、
前記複数のメモリセルトランジスタのゲート電極および前記ドレイン側選択トランジスタのゲート電極に印加される電圧を制御する制御回路とを具備し、
前記制御回路は、データ書き込み動作の際に、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタがデータ書込みを行わない非選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に第１電圧を与え、
前記ドレイン側選択トランジスタに隣接する前記メモリセルトランジスタがデータ書込みを行う選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与えること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、データ書き込み動作の際、前記選択セルのドレイン側に隣接するメモリセルトランジスタのゲート電極に基準電源電圧を印加する制御を行うこと
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、
前記複数のワード線および前記ドレイン側選択ゲート線に印加される電圧を制御する制御回路とを具備し、
前記制御回路は、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が第１ワード電圧のとき、前記ドレイン側選択ゲート線に第１電圧を与え、
前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が前記第１ワード電圧よりも電圧値が大きい第２ワード電圧のとき、前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与えること
を特徴とする不揮発性半導体記憶装置。
【請求項４】
外部から書き込みデータおよび書き込みデータアドレスを取り込み、
ドレイン側の選択トランジスタに隣接するメモリセルが、非選択セルか選択セルか否かの判断を行い、
前記選択トランジスタに隣接するメモリセルが非選択セルの場合には、前記選択トランジスタのゲート電極に第１電圧を与え、
前記選択トランジスタに隣接する前記メモリセルが選択セルの場合には、前記選択トランジスタのゲート電極に前記選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与えること
を特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、
前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、
前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、
前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、
前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と
を備えた不揮発性半導体記憶装置のデータ書込み方法であって、
データ書込みを行うメモリセルトランジスタが接続されるビット線にビット線選択電圧を印加すると共に、その他のビット線にビット線非選択電圧を印加し、
前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタではない場合、前記ドレイン側選択ゲート線に第１電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタである場合、前記ドレイン側選択ゲート線に、前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を印加し、
前記データ書込みを行うメモリセルトランジスタが接続されていないワード線にメモリセルトランジスタをオンするための転送電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されたワード線に前記転送電位より大きなデータ書込み電圧を印加する
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置およびそのデータ書き込み方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器に使用されはじめている（例えば、特許文献１参照）。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリのドレイン側の選択ゲート（ＳＧＤ）に印加される電圧（Ｖsg）には、下記のような制限がある。この制限範囲を超えると、誤動作の原因となるため、信頼性が低下する。
【０００４】
例えば、選択ゲートに印加される電圧（Ｖsg）が小さすぎると、“０”データを書き込みたい（電荷蓄積層に電荷を注入したい）メモリセルトランジスタのビット線に印加されている０Ｖをメモリセルトランジスタのチャネルへ転送することができない。したがって、制御ゲート電極とチャネルとの間の電位差が十分に大きくならないため、書き込み不足の誤動作となる。
【０００５】
一方、選択ゲートに印加される電圧（Ｖsg）が大きすぎると、“１”データを書き込みたい（電荷蓄積層に電荷を注入したくない）メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに素子領域をビット線から切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、誤書き込みが発生する。
【０００６】
このように、選択ゲートに印加される電圧（Ｖsg）は、許容される電圧の上限および下限が設定されている。そのため、この許容範囲内で動作させることが、誤動作を防止するために必要である。
【０００７】
ここで、選択ゲートの電圧値（Ｖsg）の変動に作用するものとして、隣接するワード線との寄生容量による効果（容量結合）がある。例えば、選択ゲートは、隣接するメモリセルトランジスタの制御ゲート電極（ＣＧ）と浮遊ゲート電極（ＦＧ）との間に、少なくとも２つの寄生容量を持つ。そのため、選択ゲートに与えられる電圧値は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる電圧値に比例することとなる。例えば、データ書き込み動作の際において、ドレイン側の選択ゲートに与えられる電圧値（Ｖsg）は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる電圧値（Ｖcg）に比例して増大する。
【０００８】
このような関係において、データ書き込み動作の際に、選択ゲートに隣接するメモリセルトランジスタが非選択セルの場合には、制御ゲート電極にメモリセルトランジスタをオンするための転送電圧である書き込みパス電圧（Ｖpass）が与えられる。一方、選択ゲートに隣接するメモリセルトランジスタが選択セル場合には、制御ゲート電極に、上記書き込みパス電圧（Ｖpass）よりも大きな書き込み電圧（Ｖpgm）が与えられる（Ｖpgm＞Ｖpass）。
【０００９】
ここで、上記の寄生容量の効果により、選択ゲートの電圧（Ｖsg）は、隣接する制御ゲート電極に印加される電圧（ＶpgmやＶpass）に対して、比例して変動する。そのため、かかる選択ゲートの電圧（Ｖsg）の変動量は、隣接する制御ゲート電極に印加される電圧値が大きいほど増大する。即ち、書き込み動作の際であれば、書き込みパス電圧（Ｖpass）が制御ゲート電極に印加されるときよりも、より高電圧である書き込み電圧（Ｖpgm）が印加されるときの方が大きくなる。
【００１０】
その結果、データ書き込み動作の際において、選択ゲートに隣接するメモリセルトランジスタに書き込みを行う場合、ドレイン側の選択ゲートに与えられる電圧値（Ｖsg）は、これに隣接するメモリセルトランジスタの制御ゲート電極に与えられる書き込み電圧（Ｖpgm）に比例して増大してその上限を満たすことができず、誤書き込みが発生する、という問題がある。
【００１１】
例えば、選択ゲートに印加される電圧（Ｖsg）が大きすぎると、“１”データを書き込みたい（電荷蓄積層に電荷を注入したくない）メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに素子領域を非選択ビット線から切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、該メモリセルトランジスタの電荷蓄積層に電荷が注入される誤書き込みが発生する。
【００１２】
さらに、上記容量結合による誤動作の問題は、微細化の進展によるセル間距離の低減により、寄生容量は大きくなることにより、今後さらに大きくなることが予想される。
【００１３】
上記のように、従来の不揮発性半導体記憶装置およびそのデータ書き込み方法では、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作が発生するため、信頼性が低下する、という問題があった。
【特許文献１】特開２００４−４７０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
【課題を解決するための手段】
【００１５】
この発明の一態様に係る不揮発性半導体記憶装置は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、前記複数のメモリセルトランジスタのゲート電極および前記ドレイン側選択トランジスタのゲート電極に印加される電圧を制御する制御回路とを具備し、前記制御回路は、データ書き込み動作の際に、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタがデータ書込みを行わない非選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に第１電圧を与え、前記ドレイン側選択トランジスタに隣接する前記メモリセルトランジスタがデータ書込みを行う選択セルの場合には、前記ドレイン側選択トランジスタのゲート電極に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与える。
【００１６】
この発明の一態様に係る不揮発性半導体記憶装置は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線と、前記複数のワード線および前記ドレイン側選択ゲート線に印加される電圧を制御する制御回路とを具備し、前記制御回路は、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が第１ワード電圧のとき、前記ドレイン側選択ゲート線に第１電圧を与え、前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタの制御ゲート電極に印加される電圧が前記第１ワード電圧よりも電圧値が大きい第２ワード電圧のとき、前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与える。
【００１７】
この発明の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、外部から書き込みデータおよび書き込みデータアドレスを取り込み、ドレイン側の選択トランジスタに隣接するメモリセルが、非選択セルか選択セルか否かの判断を行い、前記選択トランジスタに隣接するメモリセルが非選択セルの場合には、前記選択トランジスタのゲート電極に第１電圧を与え、前記選択トランジスタに隣接する前記メモリセルが選択セルの場合には、前記選択トランジスタのゲート電極に前記選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を与える。
【００１８】
この発明の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、ソース側選択トランジスタと、ドレイン側選択トランジスタと、前記ソース側選択トランジスタと前記ドレイン側選択トランジスタとの間に設けられた複数のメモリセルトランジスタからなり、所定方向に複数配置されたメモリセルユニットと、前記各メモリセルユニットの前記ソース側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたソース側選択ゲート線と、前記各メモリセルユニットの前記ドレイン側選択トランジスタ同士を接続し、前記所定方向に延出して配置されたドレイン側選択ゲート線と、前記各メモリセルユニットの所定のメモリセルトランジスタ同士を接続し、前記所定方向に延出して配置された複数のワード線と、前記複数のメモリセルユニットそれぞれに対応して前記所定方向と交差する交差方向に延出して配置され、前記ドレイン側選択トランジスタに接続されたビット線とを備えた不揮発性半導体記憶装置のデータ書込み方法であって、データ書込みを行うメモリセルトランジスタが接続されるビット線にビット線選択電圧を印加すると共に、その他のビット線にビット線非選択電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタではない場合、前記ドレイン側選択ゲート線に第１電圧を印加し、前記データ書込みを行うメモリセルトランジスタが前記ドレイン側選択トランジスタに隣接するメモリセルトランジスタである場合、前記ドレイン側選択ゲート線に、前記ドレイン側選択トランジスタの閾値電圧よりも大きくかつ前記第１電圧よりも小さい第２電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されていないワード線にメモリセルトランジスタをオンするための転送電圧を印加し、前記データ書込みを行うメモリセルトランジスタが接続されたワード線に前記転送電位より大きなデータ書込み電圧を印加する。
【発明の効果】
【００１９】
この発明によれば、選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２１】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。本例では、ＮＡＮＤ型フラッシュメモリを一例に挙げて、説明する。図１は、本例に係るＮＡＮＤ型フラッシュメモリの全体構成例を示すブロック図である。
【００２２】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線選択回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線駆動回路１６、制御回路１７、および制御信号入力端子１８により構成されている。
【００２３】
メモリセルアレイ１１は、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線駆動回路１６とビット線を制御するためのビット線選択回路１２とが接続されている。
【００２４】
ビット線選択回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタの状態を検出する。また、ビット線選択回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線選択回路１２には、カラムデコーダ１３、データ入出力バッファ１４が接続されている。
【００２５】
ビット線選択回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、外部のホスト機器等に接続される。
【００２６】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御回路１７に供給される。
【００２７】
ワード線駆動回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２８】
制御回路１７は、上記メモリセルアレイ１１、ビット線選択回路１２、カラムデコーダ１３、データ入出力バッファ１４、およびワード線駆動回路１６に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。
【００２９】
ここで、上記ワード線駆動回路１６、ビット線選択回路１２、カラムデコーダ１３、制御回路１７は、書き込み回路、読み出し回路、および消去回路を構成している。
【００３０】
１−２．ブロック（ＢＬＯＣＫ）の構成例  
次に、図２を用いて、第１の実施形態に係るメモリセルアレイを構成するブロック（ＢＬＯＣＫ）の構成例について説明する。ここでは、図１中の一ブロック（ＢＬＯＣＫ１）を一例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
【００３１】
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向に直交するビット線方向（ＢＬ方向）に配置され電流経路が直列接続される８個のメモリセルトランジスタＭＴ０〜ＭＴ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００３２】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＴ０〜ＭＴ７から構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００３３】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００３４】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタの制御ゲート電極に共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００３５】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ（ＰＡＧＥ）が存在する。このページ（ＰＡＧＥ）ごとに、読み出し動作、書き込み動作が行われるため、ページ（ＰＡＧＥ）は読み出し単位であり、書き込み単位である。
【００３６】
１−３．メモリセルアレイの構成例  
次に、図３乃至図５を用いて、第１の実施形態に係るメモリセルアレイの構成例について説明する。
【００３７】
１−３−１．平面構成例  
図３および図４を用いて、メモリセルアレイ１１の平面構成例について説明する。図示するように、メモリセルアレイ１１を構成する複数のブロック（ＢＬＯＣＫ１、ＢＬＯＣＫ２、…）のそれぞれは、複数のワード線ＷＬ０〜ＷＬ７と素子分離領域により区画形成されＢＬ方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線ＳＧＳ、ＳＧＤと素子領域との交差位置に配置された選択トランジスタＳ１、Ｓ２とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜が埋め込まれることにより形成されている。
【００３８】
複数のメモリセルトランジスタおよび選択トランジスタＳ１、Ｓ２からなるメモリセルユニットの両端の素子領域上にはソース線コンタクトＳＣおよびビット線コンタクトＢＣが形成されている。これらソース線コンタクトＳＣおよびビット線コンタクトＢＣは、ＢＬ方向に隣接するブロックで共有されている。例えば、ソース線コンタクトＳＣは、ＢＬ方向に隣接するブロックＢＬＯＣＫ２およびブロックＢＬＯＣＫ３で共有されており、ビット線コンタクトＢＣは、ＢＬ方向に隣接するブロックＢＬＯＣＫ１およびブロックＢＬＯＣＫ２で共有されている。
【００３９】
また、図４に示すように、ソース線ＳＬがソース線コンタクトＳＣ上に、サブビット線ＳＢＬがビット線コンタクトＢＣ上に設けられている。サブビット線ＳＢＬ上には配線間コンタクトＬＣが設けられ、ビット線ＢＬ０〜ＢＬｍ−１が配線間コンタクトＬＣ上に設けられている。
【００４０】
１−３−２．断面構成例  
次に、図５を用いて、第１の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図３、図４中のＶ−Ｖ線に沿ったビット線ＢＬ３の方向による断面構成例を一例に挙げる。
【００４１】
図示するように、半導体基板（Si-sub）２１の素子領域上に、電流経路が隣接するもので直列接続された複数のメモリセルトランジスタＭＴ０〜ＭＴ７、およびこれらを選択する選択トランジスタＳ１、Ｓ２を有するメモリセルユニットＭＵが配置されている。
【００４２】
複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれは、半導体基板上に順次設けられる、トンネル絶縁膜Ｔox、浮遊ゲート電極ＦＧ０〜ＦＧ７、ゲート間絶縁膜ＩＰＤ、制御ゲート電極ＣＧ０〜Ｇ７（ＷＬ０〜ＷＬ７）、およびゲートキャップ層ＧＭを備える積層構造である。複数のメモリセルトランジスタＭＴ０〜ＭＴ７のそれぞれは、この積層構造を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄを備える。
【００４３】
選択トランジスタＳ１は、上記メモリセルトランジスタＭＴ０〜ＭＴ７の電流経路が個直列に接続されて構成されるＮＡＮＤストリングのソース側に配置される。選択トランジスタＳ１は、半導体基板２１上に順次設けられるゲート絶縁膜Ｇox、ゲート電極ＳＧ１、ゲートキャップ層ＧＭ、ゲート電極ＳＧ１中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜ＩＰＤ、およびゲート電極ＳＧ１を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄとを備える。
【００４４】
選択トランジスタＳ２は、上記ＮＡＮＤストリングのドレイン側に配置される。選択トランジスタＳ２は、半導体基板２１上に順次設けられるゲート絶縁膜Ｇox、ゲート電極ＳＧ２、ゲートキャップ層ＧＭ、ゲート電極ＳＧ２中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜ＩＰＤ、およびゲート電極ＳＧ２を挟むように半導体基板２１中に離間して設けられるソースまたはドレインＳ／Ｄとを備える。
【００４５】
ソース線コンタクトＳＣは、選択トランジスタＳ１のソースまたはドレインＳ／Ｄ上に設けられる。また、ビット線コンタクトＢＣは、選択トランジスタＳ２のソースまたはドレインＳ／Ｄ上に設けられる。
【００４６】
層間絶縁膜２２中に、上記ソース線コンタクトＳＣ、ビット線コンタクトＢＣ、ソース線ＳＬ、サブビット線ＳＢＬ、配線間コンタクトＬＣ、およびビット線ＢＬ３が設けられる。
【００４７】
また、ここでは図示を省略したが、半導体基板２１中には、Ｐ型またはＮ型の不純物が導入されることにより形成されたＰウェルまたはＮウェルが設けられていても良い。
【００４８】
制御ゲート電極ＣＧ０〜ＣＧ７（またはワード線ＷＬ０〜ＷＬ７）および選択ゲートＳＧＳ、ＳＧＤは、ワード線駆動回路１６中に配置されるロウデコーダを介して制御回路１７と電気的に接続されている。ロウデコーダ内には転送ゲートがあり、転送ゲートのゲート電極にはアドレス選択信号線が与えられ、制御回路１７内で発生した電圧を、選択されたアドレスのメモリセルトランジスタＭＴ０〜ＭＴ７のいずれかへ印加できるように構成されている。
【００４９】
尚、この１−３−２．の説明において、ゲート絶縁膜Ｇoxおよびトンネル絶縁膜Ｔoxは、選択トランジスタＳ１、Ｓ２およびメモリセルトランジスタＭＴ０〜ＭＴ７ごとに設けられる構成例を一例に挙げて説明したが、これに限られない。例えば、ゲート絶縁膜Ｇoxおよびトンネル絶縁膜Ｔoxが半導体基板２１上に面一に設けられ、選択トランジスタＳ１、Ｓ２およびメモリセルトランジスタＭＴ０〜ＭＴ７に共通に設けられる構成等であっても良い。
【００５０】
１−４．容量結合  
次に、図６および図７を用いて、第１の実施形態に係る不揮発性半導体記憶装置の容量結合について説明する。ここでは、図５中の破線２５で囲って示すドレイン側の選択トランジスタＳ２、メモリセルアレイＭＴ６、ＭＴ７を一例に挙げて以下説明する。
【００５１】
図６は、破線２５で囲って示す、ドレイン側の選択トランジスタＳ２、メモリセルトランジスタＭＴ６、ＭＴ７の容量結合、抵抗、および印加電圧を示す断面図である。図７は、図６に示す構成例の等価回路図である。
【００５２】
図示するように、ドレイン側の選択トランジスタＳ２、メモリセルトランジスタＭＴ６、ＭＴ７には、容量結合Ｃp1、Ｃp2、Ｃoxsg、Ｃchcg、Ｃipdcg7、Ｃoxsg7、Ｃchcg7、Ｃipdcg6、Ｃoxsg6、Ｃchcg6および抵抗Ｒ１、Ｒ２が形成され、印加電圧ＶＢＬ、Ｖsg（orＶsgL）、Ｖcg7、Ｖcg6が与えられる。
【００５３】
容量結合Ｃp1は、層間絶縁膜（図示せず）を挟んで隣接する選択ゲートＳＧ２と制御ゲート電極ＣＧ７（ＷＬ７）との間に発生する寄生容量の効果により形成される。容量結合Ｃp2は、層間絶縁膜（図示せず）を挟んで選択ゲートＳＧ２と浮遊ゲート電極ＦＧ７との間に発生する寄生容量の効果により形成される。
【００５４】
容量結合Ｃipdcg7は、ゲート間絶縁膜ＩＰＤを挟んで隣接する制御ゲート電極ＣＧ７と浮遊ゲート電極ＦＧ７との間に発生する寄生容量の効果により形成される。容量結合Ｃoxsg7は、ゲート絶縁膜Ｔoxを挟んで隣接する浮遊ゲート電極ＦＧ７と半導体基板２１との間に発生する寄生容量の効果により形成される。容量結合Ｃipdcg6は、ゲート間絶縁膜ＩＰＤを挟んで隣接する制御ゲート電極ＣＧ６と浮遊ゲート電極ＦＧ６との間に発生する寄生容量の効果により形成される。容量結合Ｃoxsg6は、ゲート絶縁膜Ｔoxを挟んで隣接する浮遊ゲート電極ＦＧ６と半導体基板２１との間に発生する寄生容量の効果により形成される。
【００５５】
抵抗Ｒ１は、選択トランジスタＳ２とメモリセルトランジスタＭＴ７と間のソース／ドレイン拡散層のオン抵抗である。抵抗Ｒ２は、メモリセルトランジスタＭＴ７、ＭＴ６間のソース／ドレイン拡散層のオン抵抗である。
【００５６】
電圧ＶＢＬは、ビット線ＢＬを介して選択トランジスタＳ２のソース／ドレイン拡散層に与えられる印加電圧である。  
印加電圧Ｖsg（またはＶsgL）は、選択トランジスタのゲート電極ＳＧ２（選択ゲートＳＧＤ）に与えられる印加電圧である。ここで、後述するように、データ書き込みの際において、ゲート電極ＳＧ２に、印加電圧Ｖsg（第１電圧）または印加電圧ＶsgL（第２電圧：Ｖth ＜ ＶsgL ＜ Ｖsg）のいずれが与えられるかは、制御回路１７により制御される。
【００５７】
印加電圧Ｖcg7は、メモリセルトランジスタＭＴ７の制御ゲート電極ＣＧ７（ＷＬ７）に与えられる印加電圧である。印加電圧Ｖcg6は、メモリセルトランジスタＭＴ６の制御ゲート電極ＣＧ６（ＷＬ６）に与えられる印加電圧である。
【００５８】
図６、図７において説明したように、選択トランジスタＳ２と、これに隣接するメモリセルトランジスタＭＴ７との間には、寄生容量の効果により、少なくとも容量結合Ｃp1、Ｃp2が形成される。
【００５９】
そのため、データ書き込み動作の際には、選択トランジスタＳ２のゲート電極ＳＧ２（選択ゲートＳＧＤ）の印加電圧Ｖsgは、隣接するメモリセルトランジスタＭＴ７の制御ゲート電極ＣＧ７（ＷＬ７）に与えられる電圧値Ｖcg7に比例して変動する（Ｖsg ∝ Ｖcg7 … 式（１））。
【００６０】
このような関係において、データ書き込み動作の際に、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が非選択セルの場合（その他のメモリセルトランジスタＭＴ０〜ＭＴ６に対して書き込みを行う場合）には、メモリセルトランジスタＭＴ７の制御ゲート電極ＣＧ７（ＷＬ７）には、メモリトランジスタＭＴ７のチャネルをオンするための転送電圧である、例えば１０Ｖ程度の書き込みパス電圧Ｖpassが与えられる。一方、メモリセルトランジスタＭＴ７が選択セルの場合には、制御ゲート電極ＣＧ７（ＷＬ７）には、書き込みパス電圧Ｖpassよりも電圧値が大きい、例えば２０Ｖ程度の高電圧の書き込み電圧Ｖpgmが与えられる。
【００６１】
そのため、上記式（１）のように、データ書き込み動作の際の選択ゲートの印加電圧Ｖsgの変動は、書き込みパス電圧Ｖpassが制御ゲート電極ＣＧ７（ＷＬ７）に印加されるときよりも、より高電圧である書き込み電圧Ｖpgmが印加されるときの方が大きくなる。
【００６２】
その結果、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が選択セルの場合、ドレイン側の選択トランジスタＳ２に与えられる電圧値Ｖsgは、メモリセルトランジスタＭＴ７の制御ゲート電極ＣＧ７（ＷＬ７）に与えられる書き込み電圧Ｖpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
【００６３】
より具体的には、例えば、選択トランジスタＳ２に印加される電圧Ｖsgが大きすぎると、“１”データを書き込みたい（電荷蓄積層に電荷を注入したくない）メモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに、素子領域を非選択ビット線ＢＬから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、非選択ビット線ＢＬに対応するメモリセルトランジスタの電荷蓄積層に電荷が注入され誤書き込みが発生する。また、上記容量結合Ｃp1、Ｃp2等は、微細化の進展によるセル間距離の低減により大きくなる。
【００６４】
この問題を解決するために、本例では、データ書き込みの際に、制御回路１７が、印加電圧Ｖsg（第１電圧）または印加電圧ＶsgL（第２電圧：Ｖth ＜ ＶsgL ＜ Ｖsg）のいずれを与えられかを制御することができる。
【００６５】
より具体低には、後述するように、データ書き込み動作の際に、制御回路１７は、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が非選択セルの場合には、印加電圧Ｖsg（第１電圧）を選択トランジスタＳ２のゲート電極ＳＧ２に与える。一方、制御回路１７は、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が選択セルの場合には、選択トランジスタＳ２の閾値電圧Ｖth（例えば１Ｖ程度）よりも大きくかつ印加電圧Ｖsg（第１電圧）よりも小さい印加電圧ＶsgL（第２電圧：Ｖth ＜ ＶsgL ＜ Ｖsg）を選択トランジスタＳ２のゲート電極ＳＧ２に与える。
【００６６】
そのため、データ書き込み動作の際、メモリセルトランジスタＭＴ７が選択セルの場合に、制御ゲート電極ＣＧ７（ＷＬ７）に書き込み電圧Ｖpgmが印加され、容量結合Ｃp1、Ｃp2等により選択トランジスタＳ２の印加電圧が増大した場合であっても、所定のターゲット電圧に設定することができる。
【００６７】
その結果、ドレイン側の選択トランジスタＳ２に与えられる電圧値ＶsgLは、その上限を満たすことができ、誤書き込みの発生を防止することができる点で有利である。
【００６８】
より具体的には、例えば、選択トランジスタＳ２に印加される電圧ＶsgLの場合には、“１”データを書き込みたいメモリセルに接続されている選択トランジスタＳ２において、十分にカットオフ状態とすることができるため、素子領域を非選択ビット線ＢＬから切り離すことが可能である。したがって、チャネルの電位を十分に上昇でき、制御ゲート電極とチャネルとの間の電位差を小さくすることができ、非選択ビット線ＢＬに接続されたメモリセルトランジスタへの誤書き込みの誤動作を防止することができる。また、上記容量結合Ｃp1、Ｃp2等は、微細化の進展によるセル間距離の低減により大きくなるため、かかる変動を防止できる点で、微細化に対して有利であるとも言える。  
以下、上記の制御について、詳細に説明する。
【００６９】
＜２．データ書き込み動作例＞  
次に、図８乃至図１１を用いて、第１の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作例について説明する。この説明においては、図８の動作フローに沿って説明する。また、図９には、本例のデータ書き込み動作に係るソース電圧Source、選択ゲート電圧Ｖsgs、Ｖsgd、制御ゲート電極ＣＧ０〜ＣＧ７、およびビット線ＢＬの電圧設定が示されている。
【００７０】
まず、制御回路１７は、外部から書き込みデータ、および書き込みデータアドレスをデータ入出力端子１５を介して、データ入出力バッファ１４に取り込む。（ステップＳＴ１）
続いて、制御回路１７は、データ書込みを行うメモリセルトランジスタが接続された選択ワード線が、ドレイン側の選択トランジスタＳ２に隣接するワード線ＷＬ７か否かの判断を行う。即ち、制御回路１７は、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が、データ書込みを行わない非選択セルかデータ書込みを行う選択セルか否かの判断を行う。（ステップＳＴ２）
続いて、上記ステップＳＴ２において、制御回路１７が、ワード線ＷＬ７が非選択であり、その他のワード線ＷＬ０〜ＷＬ６が選択である（メモリセルトランジスタＭＴ７が非選択セル）と判断した場合には、制御回路１７は、ソース電圧Sourceとして電圧Ｖs、ソース側選択ゲート電圧Ｖsgsとして０Ｖ、ドレイン側選択ゲート電圧ＶsgdとしてＶsg、非選択セルの制御ゲート電極にはメモリトランジスタのチャネルをオンするための転送電圧である書き込みパス電圧Ｖpass、選択セルの制御ゲート電極には書き込み電圧Ｖpgm、選択セルが接続される選択ビット線ＢＬにはビット線選択電圧である電源電圧０Ｖ、その他の非選択ビット線にはビット線非選択電圧であるＶccをそれぞれ与えるように、制御を行う。（ステップＳＴ３）
また、上記ステップＳＴ２において、制御回路１７が、ワード線ＷＬ７が選択ワード線であり、その他のワード線ＷＬ０〜ＷＬ６が非選択である（メモリセルトランジスタＭＴ７が選択セル）と判断した場合には、制御回路１７は、ソース電圧Sourceとして電圧Ｖs、ソース側選択ゲート電圧Ｖsgsとして０Ｖ、非選択セルの制御ゲート電極には書き込みパス電圧Ｖpass、選択セルの制御ゲート電極には書き込み電圧Ｖpgm、選択ビット線ＢＬには電源電圧０Ｖ、非選択ビット線ＢＬにはビット線非選択電圧であるＶcc、ドレイン側選択ゲート電圧Ｖsgdとして、選択トランジスタＳ２のしきい値電圧Ｖth（例えば１Ｖ程度）よりも大きくかつ第１電圧Ｖsg（例えば３Ｖ程度）よりも小さい第２電圧ＶsgL（Ｖth ＜ ＶsgL ＜Ｖsg）をそれぞれ与えるように制御を行う。（ステップＳＴ４）
続いて、制御回路１７は、選択ワード線に書き込み電圧Ｖpgm（例えば２０Ｖ程度）を与え、その他の非選択ワード線に書き込みパス電圧Ｖpass（例えば１０Ｖ程度）を与えるように制御を行う。（ステップＳＴ５）
図９は、本例におけるデータ書き込み動作の電圧設定を示している。
【００７１】
図１０に示すように、ワード線ＷＬ７が非選択であり、例えば、選択セルがメモリセルトランジスタＭＴ６の場合、以下のように、データ書き込みが行われる。即ち、
“０”データを書き込みたい（電荷蓄積層に電荷を注入したい）選択セルすなわちメモリセルトランジスタＭＴ６に接続される選択ビット線ＢＬには０Ｖ程度が与えられ、その他の非選択ビット線ＢＬにはＶcc（例えば３Ｖ程度）が与えられる。そして、ドレイン側の選択トランジスタＳ２の選択ゲートＳＧ２には、第１電圧Ｖsgが印加される。第１電圧Ｖsgは、制御回路１７で発生され、ワード線駆動回路１６内に配置された図示しない転送トランジスタを介して、ドレイン側の選択トランジスタＳ２の選択ゲートＳＧ２へ転送された電圧（例えば３Ｖ程度）である。ソース側の選択ゲートＳＧ１に０Ｖ程度、ソース線ＳＬにＶs（例えば１Ｖ程度）、非選択の制御ゲートすなわちＣＧ１〜ＣＧ５、ＣＧ７には転送電圧である書き込みパス電圧Ｖpass（例えば１０Ｖ程度）が印加される。そして、選択した制御ゲートすなわちＣＧ６には、書き込みパス電圧Ｖpassより高電圧の書き込み電圧Ｖpgm（例えば２０Ｖ程度）のパルス電圧が印加される。
【００７２】
すると、“０”データを書き込みたい選択セルであるメモリセルトランジスタＭＴ６のドレイン、チャネル、ソースには０Ｖが転送され、制御ゲート電極ＣＧ６とチャネルとの間に例えば２０Ｖ程度の高電圧が印加される。その結果、電子が、トンネル絶縁膜Ｔoxを介して流れるＦＮトンネル電流により、電荷蓄積層である浮遊ゲート電極ＦＧ６に注入され、選択セルであるメモリセルトランジスタＭＴ６が“０”データが書き込まれた状態となりしきい値が正へシフトされる。
【００７３】
一方、非選択セルであるメモリセルトランジスタＭＴ１〜ＭＴ５、ＭＴ７に関しては、書き込み電圧Ｖpgmより低い書き込みパス電圧Ｖpassが印加されていることからＦＮトンネル電流が流れず、電荷蓄積層への電子注入は行われず、“０”データの書き込みは行われない。
【００７４】
また、選択セルに接続されるビット線ＢＬ以外の非選択ビット線ＢＬにはＶccが印加されているため、ドレイン側の選択ゲートＳＧ２は、バックバイアス効果により、選択トランジスタＳ２のしきい値が上昇するため、選択ゲートに３Ｖ程度の第１電圧Ｖsgが印加されていてもカットオフ状態となる。また、ソース側の選択ゲートＳＧ１には０Ｖが印加されており、カットオフ状態となる。そのため、対応する素子領域は非選択ビット線ＢＬやソース線ＳＬから切り離されてフローティング状態となり、メモリセルトランジスタの制御ゲート電極に印加された書き込みパス電圧Ｖpassや書き込み電圧Ｖpgmにより、チャネルの電圧が上昇する。その結果、制御ゲート電極に書き込み電圧Ｖpgmが印加されていても、チャネルの電圧が上昇しているためにトンネル絶縁膜Ｔoxにかかる電界が弱められて、ＦＮトンネル電流が流れず、メモリセルトランジスタＭＴ１〜ＭＴ７への“０”データの書き込みは行われない。
【００７５】
ここで、このときドレイン側の選択ゲートＳＧ２と制御ゲート電極ＣＧ７との間には、寄生容量による上記容量結合Ｃp1、Ｃp2が存在するため、ドレイン側の選択ゲートＳＧ２のゲート電極の電圧が上昇する。このステップＳＴ３の際における寄生容量の効果による、第１電圧Ｖsgからの電圧上昇量をΔＶsg0とする。
【００７６】
上記式（１）に示すように、この電圧上昇量ΔＶsg0は、制御ゲート電極ＣＧ７に印加される電圧値に比例する。このステップＳＴ３においては、制御ゲート電極ＣＧ７には比較的低い書き込みパス電圧Ｖpass（例えば１０Ｖ程度）が印加されため、続くステップＳＴ４に比べ、電圧上昇量ΔＶsg0は、選択ゲートＳＧ２のターゲット電圧の上限を超えるほど大きくはない。
【００７７】
また、図１１に示すように、ワード線ＷＬ７が選択ワード線、すなわち選択セルがメモリセルトランジスタＭＴ７の場合、以下のように、データ書き込みが行われる。即ち、
“０”データを書き込みたい選択セルすなわちメモリセルトランジスタＭＴ７に接続される選択ビット線ＢＬには０Ｖが与えられ、その他の非選択ビット線ＢＬにはＶcc（例えば３Ｖ程度）が与えられる。そして、ドレイン側の選択トランジスタＳ２の選択ゲートＳＧ２には第２電圧ＶsgLが印加される。この第２電圧ＶsgLは、制御回路１７で発生され、ワード線駆動回路１６内に配置された図示しない転送トランジスタを介して転送される電圧（例えば２．５Ｖ程度）である。この第２電圧ＶsgLは、上記のように、選択トランジスタＳ２のしきい値電圧Ｖth（例えば１Ｖ程度）よりも大きくかつ第１電圧Ｖsg（例えば３Ｖ程度）よりも小さい電圧（Ｖth ＜ ＶsgL ＜Ｖsg）である。
【００７８】
さらに、選択セルであるメモリセルトランジスタＭＴ７に対して書き込みを行うために、制御ゲート電極ＣＧ７に書き込み電圧Ｖpgm（例えば２０Ｖ程度）が印加され、“０”データ書き込みが行われる。また、非選択の制御ゲートすなわちＣＧ１〜ＣＧ６には書き込みパス電圧Ｖpass（例えば１０Ｖ程度）が印加される。
【００７９】
この際、制御ゲート電極ＣＧ７とドレイン側の選択ゲートＳＧ２のとの間の容量結合Ｃp1、Ｃp2により、ドレイン側選択トランジスタＳ２のゲート電極ＳＧ２の実効的な電圧が一時的に上昇する。この寄生容量の効果によるＶsgLからの電圧上昇量をΔＶsgd7とする。すなわち、ドレイン側選択ゲートＳＧ２の実効的な電圧は、上記ステップＳＴ３の際にはＶsg＋ΔＶsg0となり、このステップＳＴ４の際にはＶsgL＋ΔＶsg7となる。
【００８０】
ここで、上記式（１）のように、電圧上昇量をΔＶsgd7と前述のステップＳＴ３の際の電圧上昇量ΔＶsg0との間には、ΔＶsg7＞ΔＶsg0という関係がある。これは制御ゲート電極ＣＧ７に印加されている電圧が、上記ステップＳＴ３の際に比べて大きいためである。
【００８１】
選択ゲートＳＧ２の電圧は動作上の下限と上限が決まっており、ドレイン側の選択トランジスタＳ２の選択ゲートＳＧ２の実効的なターゲット電圧は、所定の許容範囲内であることが必要であり、より望ましくは変えないことである。本実施例では、このステップＳＴ４の際に、制御回路１７が、選択ゲートＳＧ２に印加する電圧値を、第２電圧ＶsgL（Ｖth＜ＶsgL＜Ｖsg）と制御している。そのため、上記ステップＳＴ３の際のメモリセルトランジスタＭＴ７が非選択セルの場合と、このステップＳＴ４の際のメモリセルトランジスタＭＴ７が選択セルの場合とで、ドレイン側トランジスタＳ２に印加される選択ゲートＳＧ２の実効的な電圧の差を小さくすることができる。その結果、誤書き込みの誤動作を防止することができ、信頼性を向上することができる点で有利である。
【００８２】
続いて、制御回路１７は、ページ読み出しによりベリファイ読み出しを行う。（ステップＳＴ６）
続いて、制御回路１７は、上記ステップＳＴ６の際のベリファイ読み出しにおいて選択セルが所定のしきい値電圧達し、データ書き込みが完了か否かの判断を行う。（ステップＳＴ７）
制御回路１７は、選択セルが所定のしきい値電圧達しデータ書き込みが完了であると判断した場合には、データ書き込み動作を終了する。
【００８３】
一方、制御回路１７は、選択セルが所定のしきい値電圧達しておらずデータ書き込みが完了でないと判断した場合には、再び上記ステップＳＴ５、ＳＴ６により、ベリファイ書き込みおよびベリファイ読み出しを行う。以後、制御回路１７は、選択セルが所定のしきい値電圧達しデータ書き込みが完了するまで、上記ステップＳＴ５、ＳＴ６を繰り返す。
【００８４】
＜３．データ読み出し動作例＞  
次に、図１２を用いて、第１の実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作例について説明する。図１２は、本例の読み出しデータ動作に係る電圧設定を示している。即ち、データ読み出し動作の際、制御回路１７は、図１２に示すような電圧を、ソース電圧Source、選択ゲート電圧Ｖsgs、Ｖsgd、制御ゲート電極ＣＧ０〜ＣＧ７、およびビット線ＢＬに与える。
【００８５】
より具体的には、制御回路１７は、ソース電圧Sourceとして電圧Ｖs、ソース側選択ゲート電圧Ｖsgsとして電圧Ｖsg、ドレイン側選択ゲート電圧ＶsgdとしてＶsg、非選択セルの制御ゲート電極には読み出しパス電圧Ｖread、選択セルの制御ゲート電極には読み出し電圧Ｖr、ビット線ＢＬには電源電圧ＶBLをそれぞれ与えるように、制御を行う。
【００８６】
ここで、上記電圧Ｖsgは、例えば、５Ｖ程度である。上記電圧ＶBLは、例えば、１Ｖ程度である。上記読み出しパス電圧Ｖreadは、例えば、５Ｖ程度である。読み出し電圧Ｖrは、多値メモリの場合、読み出したい選択セルのしきい値の準位によりそれぞれ異なる読み出レベルとなる。例えば、選択セルのしきい値Ｖthが、０Ｖよりも高いか低いかを読む場合、読み出し電圧Ｖrは、０Ｖと設定する。
【００８７】
＜４．消去動作例＞  
次に、第１の実施形態に係る不揮発性半導体記憶装置の消去動作について、説明する。本例に係る消去動作は、選択したブロック全体で一括して行われる。即ち、ブロック中の全ての制御ゲート電極ＣＧ０〜ＣＧ７に０Ｖを加え、ウェルに高電圧である消去電圧Ｖera（例えば２０Ｖ程度）を加えることにより、トンネル絶縁膜ＴoxにＦＮトンネル電流を流すことによって、電荷蓄積層である全て浮遊ゲート電極ＦＧ０〜ＦＧ７からウェルへ電子を放出する。これによって、メモリセルトランジスタＭＴ０〜ＭＴ７のしきい値電圧を負にすることにより、データ消去を行う。
【００８８】
尚、以上の説明では、８つのメモリセルトランジスタＭＴ０〜ＭＴ７が直列に接続されてメモリセルユニットＭＵを形成している場合について例示したが、この場合に限られるものではなく、２つ以上のメモリセルトランジスタが接続されている場合において同様に適用し同様の効果を得ることができる。
【００８９】
＜５．第１の実施形態に係る効果＞  
第１の実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００９０】
（１）選択ゲートＳＧ２とこれに隣接するメモリセルトランジスタＭＴ７との容量結合による誤動作の発生を防止でき、信頼性を向上できる。  
上記式（１）のように、データ書き込み動作の際の選択ゲートの印加電圧Ｖsgの変動は、書き込みパス電圧Ｖpassが制御ゲート電極ＣＧ７（ＷＬ７）に印加されるときよりも、より高電圧である書き込み電圧Ｖpgmが印加されるときの方が大きくなる。
【００９１】
その結果、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が選択セルの場合、ドレイン側の選択トランジスタＳ２に与えられる電圧値Ｖsgは、メモリセルトランジスタＭＴ７の制御ゲート電極ＣＧ７（ＷＬ７）に与えられる書き込み電圧Ｖpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
【００９２】
より具体的には、例えば、選択トランジスタＳ２に印加される電圧Ｖsgが大きすぎると、非選択ビット線ＢＬに接続されている選択ゲートが十分にカットオフ状態とならずに、素子領域を非選択ビット線ＢＬから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御ゲート電極とチャネルとの間の電位差が大きくなってしまい、非選択ビット線に接続された非選択メモリセルトランジスタＭＴ７への誤書き込みが発生する可能性がある。
【００９３】
しかし、本例では、データ書き込み動作において、制御回路１７は、第２選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が非選択セルの場合には、印加電圧Ｖsg（第１電圧）を選択トランジスタＳ２のゲート電極ＳＧ２に与える。一方、制御回路１７は、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が選択セルの場合には、制御回路１７が選択トランジスタＳ２のゲート電極ＳＧ２に、選択トランジスタＳ２の閾値電圧Ｖthよりも大きくかつ印加電圧Ｖsg（第１電圧）よりも小さい印加電圧ＶsgL（第２電圧：Ｖth ＜ ＶsgL ＜ Ｖsg）を与える。
【００９４】
これにより、データ書き込み動作の際、メモリセルトランジスタＭＴ７が選択セルで制御ゲート電極ＣＧ７（ＷＬ７）に書き込み電圧Ｖpgmが印加され、容量結合Ｃp1、Ｃp2等により選択トランジスタＳ２の印加電圧が増大した場合であっても、選択トランジスタＳ２を所定のターゲット電圧に設定することができる。
【００９５】
その結果、ドレイン側の選択トランジスタＳ２に与えられる電圧値ＶsgLは、その上限を満たすことができ、非選択ビット線ＢＬに接続された非選択メモリセルへの誤書き込みの発生を防止することができ、信頼性を向上できる点で有利である。
【００９６】
より具体的には、例えば、選択トランジスタＳ２に印加される電圧ＶsgLの場合には、非選択メモリセルに接続されている選択トランジスタＳ２において、十分にカットオフ状態とすることができるため、素子領域を非選択ビット線ＢＬから切り離すことが可能である。したがって、チャネルの電位を十分に上昇でき、制御ゲート電極とチャネルとの間の電位差を小さくすることができ、非選択ビット線ＢＬに接続された非選択メモリセルへの誤書き込みの誤動作を防止することができる。
【００９７】
（２）微細化に対して有利である。  
また、上記容量結合Ｃp1、Ｃp2等は、微細化の進展によるセル間距離の低減により大きくなる。しかし、本例では、上記（１）に示したように、微細化の進展によりセル間距離が低減した場合であっても、非選択ビット線ＢＬに接続された非選択メモリセルへの誤書き込みの発生を防止することができ、信頼性を向上できる。
【００９８】
そのため、本例に係る不揮発性半導体記憶装置の構成であると、微細化に対して有利である。
【００９９】
［第２の実施形態（異なるデータ書き込み形式の一例）］  
次に、図１３を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。この第２の実施形態は、上記第１の実施形態と異なるデータ書き込み形式の不揮発性半導体記憶装置に適用した場合の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１００】
＜データ書き込み動作＞  
図１３は、この第２の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込み方式は、書き込みを行うメモリセルトランジスタのソース側に隣接する制御ゲート電極に０Ｖ（基準電源電圧）を印加する点で、上記第１の実施形態と相違している。例えば、メモリセルトランジスタＭＴ２を書き込む（図中のＣＧ２書込時）場合においては、メモリセルトランジスタＭＴ２のソース側に隣接する非選択のメモリセルトランジスタＭＴ１の制御ゲート電極ＣＧ０に０Ｖを印加する。
【０１０１】
また、本例でも、制御ゲート電極ＣＧ０〜ＣＧ６に接続されたメモリセルトランジスタＭＴ０〜ＭＴ６にデータ書き込みを行う場合（ステップＳＴ３の際）には制御ゲート電極ＣＧ７に書き込みパス電圧Ｖpass（例えば１０Ｖ程度）が印加され、制御ゲート電極ＣＧ７に接続されたメモリセルトランジスタＭＴ７にデータ書き込みを行う場合（ステップＳＴ４の際）には制御ゲート電極ＣＧ７には書き込み電圧Ｖpgm（例えば２０Ｖ程度）が印加される。
【０１０２】
そして、制御回路１７は、ソース側の選択トランジスタＳ２の選択ゲートＳＧ２の電圧設定値を、制御ゲート電極ＣＧ０〜ＣＧ６に接続されたメモリセルトランジスタＭＴ０〜ＭＴ６にデータ書き込みを行う場合（ＳＴ３の際）には、第１電圧Ｖsg（例えば３Ｖ程度）に制御する。一方、制御回路１７は、ドレイン側の選択トランジスタＳ２の選択ゲートＳＧ２の電圧設定値を、制御ゲート電極ＣＧ７に接続されたメモリセルトランジスタＭＴ７にデータ書き込みを行う場合（ＳＴ４の際）には、第２電圧ＶsgL（Ｖth＜ＶsgL＜Ｖsg：例えば２．５Ｖ程度）に制御する。
【０１０３】
本例に係る不揮発性半導体記憶装置の構成等のその他は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【０１０４】
＜第２の実施形態に係る効果＞  
上記のように、第２の実施形態に係る不揮発性半導体記憶装置によれば、上記（１）および（２）と同様の効果が得られる。さらに、少なくとも下記（３）に示す効果を得ることができる。
【０１０５】
（３）ソース側に隣接する非選択のメモリセルトランジスタの閾値電圧（Ｖth）によらずに、選択メモリセルトランジスタの制御ゲート電極に印加した電位をチャネル電位の上昇により寄与でき、誤書き込みの発生を防止できる。
【０１０６】
上記のように、第１の実施形態のデータ書き込みを行わない非選択ビット線の場合には、電源電圧Ｖccを印加して、ドレイン側の選択ゲート線ＳＧＤをカットオフさせ、メモリセルトランジスタのチャネルをフローティングにしてチャネルの電位が上昇することで、書き込みを防止している。
【０１０７】
ここで、メモリセルトランジスタの閾値電圧Ｖthが高くなっている（書き込まれている）場合、制御ゲート電極に印加する書き込みパス電圧Ｖpassの一部がチャネルの反転に寄与するため、チャネルの電位上昇に寄与する電圧が小さくなる場合がある。この際、データ書き込み時の選択セルのドレイン側は、消去状態（Erase）なので問題がない。一方、選択セルのソース側に、このように閾値電圧（Ｖth）が高く書き込まれたメモリセルが多く存在するほど、チャネルの電位上昇が不十分となり、非選択ビット線のメモリセルトランジスタに誤書き込みが発生する可能性が大きくなる。
【０１０８】
しかし、この第２の実施形態の場合は、選択メモリセルトランジスタのソース側に隣接する非選択のメモリセルトランジスタの制御ゲート電極に０Ｖが与えられるため、このメモリセルトランジスタをカットオフ状態とすることができる。そのため、ソース側の非選択のメモリセルトランジスタの閾値電圧Ｖthによらずに（書き込み状態であっても）、制御ゲート電極に印加した電位を選択メモリセルのチャネル電位の上昇により寄与でき、誤書き込みの発生防止できる点で、上記第１の実施形態よりも有利である。
【０１０９】
このように、必要に応じて、本例で説明したデータ書き込み方式に対しても同様に適用することが可能である。
【０１１０】
［比較例（選択トランジスタの電圧設定が一定である一例）］
次に、図１４を用いて、比較例に係る不揮発性半導体記憶装置について説明する。この比較例は、選択トランジスタの電圧設定が一定である一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１１】
＜データ書き込み動作＞  
図１４は、本比較例に係る不揮発性半導体記憶装置のデータ書き込み動作時の電圧設定を示す図である。図示するように、本例に係るデータ書き込みでは、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートに与える電圧設定が一定である点で、上記第１の実施形態と相違している。例えば、データ書き込みの際、ドレイン側の選択トランジスタに隣接するメモリセルトランジスタにデータ書き込みを行うか否かにかかわらず、ドレイン側の選択トランジスタの制御ゲートには一定の電圧Ｖsgが与えられる。
【０１１２】
ここで、上記式（１）のように、データ書き込み動作の際の選択ゲートの印加電圧Ｖsgの変動は、書き込みパス電圧Ｖpassが制御電極ＣＧ７（ＷＬ７）に印加されるときよりも、より高電圧である書き込み電圧Ｖpgmが印加されるときの方が大きくなる。
【０１１３】
その結果、本比較例の場合では、選択トランジスタＳ２に隣接するメモリセルトランジスタＭＴ７が選択セルの場合、ドレイン側の選択トランジスタＳ２に与えられる電圧値Ｖsgは、メモリセルトランジスタＭＴ７の制御電極ＣＧ７（ＷＬ７）に与えられる書き込み電圧Ｖpgmに比例して増大してその上限を満たすことができず、誤書き込みが発生する。
【０１１４】
より具体的には、例えば、選択トランジスタＳ２に印加される電圧Ｖsgが大きすぎると、“１”データを書き込みたいメモリセルに接続されている選択ゲートにおいて、十分にカットオフ状態とならずに、素子領域をビット線ＢＬから切り離すことができない。したがって、チャネルの電位が十分に上昇せず、制御電極とチャネルとの間の電位差が大きくなってしまい、誤書き込みの誤動作となる。
【０１１５】
さらに、上記容量結合による誤動作は、微細化の進展によるセル間距離の低減により、寄生容量は大きくなる。そのため、比較例の場合では、微細化に対して不利であるとも言える。
【０１１６】
以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１７】
本発明は、電荷蓄積層としての浮遊ゲート電極に代えてシリコン窒化膜を用いたＭＯＮＯＳタイプのような絶縁膜トラップ型の不揮発性半導体記憶装置に適用してもよい。
【０１１８】
また、本実施形態において説明した各電圧値はそれに限定されるものではなく、それぞれの機能を満たす範囲で変更可能である。
【図面の簡単な説明】
【０１１９】
【図１】この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す図。
【図２】図１中の一ブロックの構成例を示す等価回路図。
【図３】第１の実施形態に係るメモリセルアレイの構成例を示す平面図。
【図４】第１の実施形態に係るメモリセルアレイの構成例を示す平面図。
【図５】図３、図４中のＶ−Ｖ線に沿った断面図。
【図６】図５中の破線２５で囲って示した部分の容量結合、オン抵抗、印加電圧を示す図。
【図７】図６中の容量結合、オン抵抗、印加電圧を示す等価回路図。
【図８】第１の実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作を示すフロー図。
【図９】第１の実施形態に係るデータ書き込み動作の電圧設定を示す図。
【図１０】図８中の一ステップ（ＳＴ３）の際の電圧関係を示す断面図。
【図１１】図８中の一ステップ（ＳＴ４）の際の電圧関係を示す断面図。
【図１２】第１の実施形態に係るデータ読み出し動作の電圧設定を示す図。
【図１３】第２実施形態に係るデータ書き込み動作の電圧設定を示す図。
【図１４】比較例に係るデータ書き込み動作の電圧設定を示す図。
【符号の説明】
【０１２０】
１１…メモリセルアレイ、１２…ビット線選択回路、１３…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線駆動回路、１７…制御回路、１８…制御信号入出力端子、Ｖsg…第１電圧、ＶsgL…第２電圧（Ｖth＜ＶsgL＜Ｖsg）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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