(57)【要約】【課題】電荷蓄積層に蓄積された電荷の抜けを抑制し、データの保存安定性に優れた半導体記憶装置を提供する。【解決手段】シリコン基板１０の表層領域に形成され、シリコン基板１０上のゲート絶縁膜１４に対向するチャネル領域１６とソース領域１８との間及び／又はチャネル領域１６とドレイン領域２０との間に設けられた抵抗変化部２２、２４と、抵抗変化部２２、２４上に形成された電荷蓄積部４０、６０と、を有する半導体記憶装置１００であって、電荷蓄積部３４、５４は、第１酸化膜２６、４６、データが記憶される前に該データとは電気的に異なる電荷が注入されている電荷蓄積層３４、５４、及び第２酸化膜３０、５０が順次積層されてなり、第１酸化膜２６、４６中に少なくとも１層の電荷抜け防止層２８、４８が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表層領域に形成され、該シリコン基板上のゲート絶縁膜に対向するチャネル領域とソース領域との間及び／又は該チャネル領域とドレイン領域との間に形成された抵抗変化部と、
前記抵抗変化部上に形成され、第１酸化膜、電荷蓄積層、及び第２酸化膜が順次積層されてなり、該第１酸化膜中に少なくとも１層の電荷抜け防止層が設けられている電荷蓄積部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層は、データが記憶される前に該データとは電気的に異なる電荷が注入されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷がホールであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電荷抜け防止層が電荷蓄積層として機能しないような膜厚であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記電荷抜け防止層の膜厚が１．０ｎｍ以上２．５ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体記憶装置は、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体記憶装置が提案されている（例えば、特許文献１参照）。このような半導体記憶装置は、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。
【０００４】
【特許文献１】特開２００６−２４６８０公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の半導体記憶装置では、メモリセルとして機能するものの、更なる大容量化が要求される。図１２は、メモリとして集積化した場合のＬ側メモリセル８０２における電流と頻度分布の関係を示す図である。ゲート長／電荷蓄積層の膜厚バラツキや蓄積電荷量のバラツキから、電流値も一定の分布（広がり）を持つ。このとき、”０”側と”１”側の信号領域が十分離れていれば、読み出し時の電流から”０”、”１”判定ができ、メモリセルとして機能する。
【０００６】
この半導体記憶装置を大容量化に対応するための手段として、例えばセル電流を増加させることが挙げられる。
図１３（Ａ）は、図１２（Ａ）に示す従来の半導体記憶装置８００のＬ側電荷蓄積層８０８に捕獲される電子の量をコントロールした時の図である。例えば、通常１ビットの場合は、データ、”０”、”１”（電子があるか無いか）の２状態であるが、２ビットにする場合には、”００”、”０１”、”１０”、及び”１１”の４状態をつくる必要がある。しかしながら、図１３（Ｂ）に示すように、４状態をつくるためには、”００”と”１１”との間に二つの信号領域（”０１”及び”１０”）を電荷の量を調整して入れなければならないが、それぞれの信号領域が分布を持ってしまう。従って、電流ウィンドウが狭く信号領域間同士が重なってしまうためデータの判別が困難になる。この信号領域が重ならないようにするためには、”１１”の信号領域を右側（セル電流の大きい方向）に移動させる必要がある。
【０００７】
しかし、従来の半導体記憶装置では、ソース・ドレイン間の電圧の増加によりセル電流を増加させようとするとピンチオフが発生してしまう。従って、ピンチオフが発生するとそれ以上セル電流は増加しないため、大容量化が困難となる。
また、このような構成を有する半導体記憶装置では、蓄積した電荷が経持変化により抜けてしまわないように、さらなる改善が要求されている。
【０００８】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、電荷蓄積層に蓄積された電荷の抜けを抑制し、データの保存安定性に優れた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、請求項１に記載の半導体記憶装置は、シリコン基板と、前記シリコン基板の表層領域に形成され、該シリコン基板上のゲート絶縁膜に対向するチャネル領域とソース領域との間及び／又は該チャネル領域とドレイン領域との間に形成された抵抗変化部と、前記抵抗変化部上に形成され、第１酸化膜、電荷蓄積層、及び第２酸化膜が順次積層されてなり、該第１酸化膜中に少なくとも１層の電荷抜け防止層が設けられている電荷蓄積部と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電荷蓄積層に蓄積された電荷の抜けを抑制し、データの保存安定性に優れた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。
【００１２】
＜第１の実施形態＞
〔半導体記憶装置の構造〕
図１（Ａ）は、本発明の第１の実施形態における半導体記憶装置の断面図である。
図１（Ａ）のように、シリコン基板１０の表層領域にｐウェル領域１２が形成されている。このＰウェル領域１２の表層領域には、ゲート絶縁膜１４と対向するチャネル領域１６、ｎ型高濃度不純物拡散領域であるソース領域１８、ドレイン領域２０、ｎ型低濃度不純物拡散領域である抵抗変化部２２、２４を有する。抵抗変化部２２はチャネル領域１６とソース領域１８との間に位置し、抵抗変化部２４は、チャネル領域１６とドレイン領域２０との間に位置する。
【００１３】
そして、抵抗変化部２２上には、電荷蓄積部４０が設けられている。電荷蓄積部４０の構成は、電荷抜け防止層２８を有する第１酸化膜３２、電荷蓄積層３４、及び第２酸化膜３６が順次積層されたものであり、抵抗変化部２２上からゲート電極１５の側部に渡って形成されている。この第１酸化膜３２は、膜中に電荷抜け防止層２８を有しており、第１下層酸化膜２６、電荷抜け防止層２８、及び第１上層酸化膜３０が順次積層された構成である。抵抗変化部２４上においても、抵抗変化部２２と同様に電荷蓄積部６０が設けられており、その構成は電荷蓄積部４０と同一である。なお、本発明では抵抗変化部と電荷蓄積部が２箇所に設けられているが、片側のみであってもよい。
ここで、ゲート酸化膜はシリコン酸化膜（ＳｉＯ２）であり、ゲート電極はポリシリコン（多結晶シリコン）等である。
以下に、電荷抜け防止層、電荷蓄積部、抵抗変化部について詳述する。
【００１４】
［電荷抜け防止層］
本発明における電荷抜け防止層２８、４８は、前述の電荷蓄積層に蓄積されたホールや電子（データ）等の抜けを防止するために設けられているものであり、電荷抜け防止層自体が電荷蓄積層として機能しないことが好ましい。
電荷抜け防止層の材質としては、電荷蓄積層と同様に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ２Ｏ３）及び酸化ハフニウム膜（ＨｆＯｘ）の絶縁膜群のうちから選択される１種以上が挙げられる。電荷抜け防止層に電荷が蓄積されないようにするためには、電荷蓄積層の膜厚を薄くする必要がある。電荷が蓄積されてもその電荷量がわずかであれば、実質的に電荷蓄積層として機能しないためである。
電荷抜け防止層の膜厚としては、１．０ｎｍ以上２．５ｎｍ以下であることが好ましい。１．０ｎｍ未満であると電荷の抜けを抑制することができず、２．５ｎｍより厚いと電荷が過剰に蓄積されてしまい電荷蓄積層として機能してしまうためである。
また、図１（Ａ）では、電荷抜け防止層２８、４８が、各電荷蓄積部４０、６０に１層設けられているが、電荷抜け防止層２８、４８が電荷蓄積層として機能しないものであれば、第１酸化膜３２中に２層以上有していてもよい。２層以上有する場合には、電荷の蓄積を抑制する観点から、各電荷抜け防止層が酸化膜で物理的に接続されないように配置されていることが好ましい。
【００１５】
−電荷の抜け防止について−
図２（Ａ）は、図１（Ａ）の半導体記憶装置１００における抵抗変化部２２近傍領域Ａの断面図であり、図２（Ｂ）は、図２（Ａ）のＡ−Ａ’断面におけるエネルギーバンドの該略図である。
図２（Ａ）のように、例えばソース領域側の電荷蓄積層３４にホールが注入されている場合、電荷抜け防止層２８が第１酸化膜３２中に設けられていることにより、ホールからみて第１酸化膜３２自体の膜厚が実質的に厚くなる。従って、図２（Ｂ）のように、トンネル現象によりホールが抵抗変化部２２に抜けることを防止することができる。一方、データ書き込み時には電圧を印加するため、図３のように、エネルギーバンドが歪む。すると、見かけ上電荷抜け防止層２８を無視することができるようなエネルギーバンドとなるため、書き込み動作には影響しない。
【００１６】
このように、第１上層酸化膜３０及び第１下層酸化膜２６よりバンドギャップの小さい膜を挿入することで、注入したホールの抜けを防止し、尚且つ書き込み動作に影響せずにデータ保存安定性も向上する。従って、ホールを注入してもホールの抜けを抑制し、多値化の実現が可能となる。
また、本発明では、ホールの抜けを抑制するのと同様に、記憶されたデータの抜けをも抑制することができる。
【００１７】
［電荷蓄積部］
電荷蓄積部４０、６０は、公知のＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層構造である。
前述の抵抗変化部２２、２４から注入されたホットキャリアは、電荷蓄積部４０、６０の電荷蓄積層３４、５４で蓄積される。
電荷蓄積部４０、６０は、構成されるメモリの目的や設計に応じて任意に選択することができる。例えば、第１酸化膜３２、５２と第２酸化膜３６、５６との間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ２Ｏ３）及び酸化ハフニウム膜（ＨｆＯｘ）の絶縁膜群のうちから選択される１種以上が挟まれた構造等を任意に選択することができる。
【００１８】
−多値化について−
本発明の半導体記憶装置は、セル電流の増加により多値化が可能であるが、これは電荷蓄積部が抵抗変化部上（ゲート電極側壁部）に位置し、尚且つ電荷蓄積層３４、５４にデータが記憶される前に、電荷蓄積層３４、５４にホールを注入していることによる。このため、図１（Ｂ）のように、初期状態”１１”信号におけるセル電流値を上げることができる。以下に図４、５を用いて詳述する。
【００１９】
図４（Ａ）は、電荷蓄積部７２０がゲート電極の直下に位置する従来の半導体記憶装置の概略断面図であり、図４（Ｂ）は、図４（Ａ）の半導体記憶装置におけるＩＶ特性を表す図である。また、図４（Ｃ）は、電荷蓄積部４０、６０が抵抗変化部上に位置する本発明の半導体記憶装置の概略断面図であり、図４（Ｄ）は、本発明の半導体記憶装置におけるＩＶ特性を表す図である。
【００２０】
まず、図４（Ｂ）のように、電荷蓄積部の電荷の有無を基準電圧にて判断する。すなわち、データがある場合とない場合との閾値の差（ΔＶ）により電荷の有無を判断することになる。
一方、図４（Ｄ）では、電荷蓄積部の電荷の有無を基準電流にて判断する。すなわち、データが蓄積されている場合と蓄積されていない場合とで閾値は一定であるため、基準電流に対するセル電流の大小で電荷の有無を判断することになる。
【００２１】
このような２態様の半導体記憶装置の電荷蓄積層にホールを注入した時のセル電流とゲート電圧との関係を図５（Ａ）、（Ｂ）に示す。
電荷蓄積部がゲート絶縁膜の直下に位置する従来の半導体記憶装置では、図５（Ａ）のように、ホールを注入すると、ホールの存在により電子が引き寄せられ、より低いゲート電圧から電流が流れるようになるため、ＩＶ特性がマイナス側にシフトする。すると、セル電流が流れ始める電圧がマイナスになってしまう。
通常、読み出し動作を行う際、非選択のトランジスタのゲート電圧を０Ｖに固定するが、このときデータが書き込まれていないホールが注入されたトランジスタは常にチャネルがＯＮとなり電流が流れてしまう。この結果、消費電力が増大し、読み出し動作に影響を与え、誤作動の原因となってしまう。
従って、電荷蓄積部がゲート絶縁膜の直下に位置する従来の半導体記憶装置では、ホールを注入することによる多値化は見込めない。
【００２２】
一方、電荷蓄積部が抵抗変化部上に位置する本発明の半導体記憶装置では、図５（Ｂ）のように、ホールを注入するとデータがない場合にセル電流が増加するため、データの有無の差であるΔＩ’がΔＩより大きくなる。従って、図１（Ｂ）のように、”１１”信号でのセル電流が増加し電流ウィンドウが広がるため、”１１”信号と”００”信号との間に”０１”信号と”１０”信号とを加えても、それぞれの信号領域が重なることなく、多値化が可能となる。
【００２３】
−ホールの注入方法について−
また、本発明における電荷蓄積部には、後述するデータ書き込み方法を実行する前に、消去動作を実行することによりホール（電荷）が蓄積されている。
ホールの注入方法としては、例えば、ゲート電極にマイナスの電圧を印加し、ドレイン領域及びソース領域にプラスの電圧を印加し、ｐウェル領域１２の電位（基板電位）を０Ｖにすることが挙げられる。
これにより、ゲート電極とソース領域・ドレイン領域間に大きな電位差が発生する。この電位差が、図６に示すように、バンド間トンネル現象によりホールを発生させ、電荷蓄積層３４、５４にホールが注入される。従って、図１（Ｂ）に示すように、初期状態”１１”のセル電流値（読み出し電流値）を上げることができる。このため、各信号間の電流ウィンドウをより広げることができる。
【００２４】
また、第１の実施形態では、図１（Ａ）のように、抵抗変化部及び電荷蓄積層はソース領域１８、及びドレイン領域２０の双方にそれぞれ設けてあるため、電荷蓄積部４０、６０にそれぞれデータを書き込むことができる。
さらに、電荷蓄積部４０、６０がゲート電極１５の両側面の外側に物理的に連続せずに形成されているため、微細化が進みゲート長が短くなったとしても、電荷蓄積部４０、６０それぞれに対して別個独立に電荷を蓄積・保持することができる。
【００２５】
［抵抗変化部］
抵抗変化部２２、２４は、それぞれ対応するソース領域１８やドレイン領域２０よりもｎ型の不純物濃度が低い領域である。前述した電荷蓄積部４０、６０へ電荷を選択的に注入するために、抵抗変化部２２、２４周辺に電界を集中させるためである。その結果、ホットキャリアの発生を抵抗変化部２２、２４に集中させることができる。なお、抵抗変化部２２、２４の濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。また、抵抗変化部２２、２４の構造は、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）と実質的に同様な構造である。
【００２６】
図７には、電荷抜け防止層を設けた半導体記憶装置と、電荷抜け防止層を設けていない半導体記憶装置と、の電荷蓄積層に蓄積された電荷量の経時変化について調査した図である。
例えば、電荷蓄積層を４．５ｎｍ、電荷抜け防止層を２．０ｎｍとして構成された本発明の半導体記憶装置に、ゲート電圧Ｖｇｅ＝−６Ｖ、ドレイン電圧Ｖｄｅ＝６Ｖ、ソース電圧Ｖｓｅ＝６Ｖ、ｐウェル領域１２の電位（基板電位）＝０Ｖにて、２ｍｓｅｃ．電圧を印加して、電荷蓄積層にホールを注入した。この半導体記憶装置を、大気中、２００℃にて、恒温槽中に放置して電荷の保存安定性を調査した。ホール（電荷）の量は、ＨＰ社製のＤＣテスタによるＩＶ測定から算出した。
図７のように、電荷抜け防止層を有する本発明の半導体記憶装置では、電荷蓄積部に蓄積されたホールの抜けが抑制されており、ホールの保存安定生に優れていることが明らかである。一方、電荷抜け防止層を有さない従来の半導体記憶装置では、電荷量が時間とともに減少していることがわかる。
なお、放置時間が短時間ではいずれの半導体記憶装置においても電荷がわずかに抜けているが、これは電荷蓄積部中の第１酸化膜に蓄積されたわずかな電荷が抜けるためである。従って、電荷蓄積層に蓄積された電荷が抜けたことを表すものではない。
【００２７】
〔データの書き込み、読み出し〕
以下に、半導体記憶装置１００へのデータの書き込み、読み出しの概略について説明する。以下では、一例として、半導体記憶装置１００のＲ側メモリセル８０に対して、データの書き込み、読み出し、消去動作について説明する。なお、Ｌ側メモリセルに対して同様の動作を行う場合には、ソース領域１８及びドレイン領域２０間の電圧を入れ替えて、同様の動作を行うことができる。
【００２８】
−書き込み方法−
半導体記憶装置１００へのデータの書き込み動作を、例えば以下の方法で行う。
図８は、Ｒ側メモリセル８０のデータ書き込み方法を示した図である。ゲート電極１５、ドレイン領域２０にそれぞれ高電圧を印加し、ホットキャリアを発生させ、電子をＲ側電荷蓄積部６０に注入する。
【００２９】
−読み出し方法−
続いて、ドレイン領域２０側のデータの読み出し動作を、以下の方法で行う。
図９（Ａ）は、Ｒ側メモリセル８０に書かれたデータの読み出す動作を示した図である。ゲート電極１５に例えば３Ｖを印加し、ドレイン領域２０に例えば２Ｖを印加する。このとき、電荷蓄積層５４にデータが蓄積されていればソース領域１８から湧き出た電子は蓄積された電子の影響を受け、電流として流れ難くなる。図９（Ｂ）は、ゲート電圧とドレイン電流の関係を示した図である。Ｒ側電荷蓄積層８０に電子がある場合と無い場合で流れる電流値が異なることになる。
【００３０】
また、２つの電荷蓄積部４０、６０のいずれにもデータが蓄積されている場合の読み込み方法は以下のように行う。
図１０は、Ｒ側メモリセル８０のデータを読み込む場合の動作を示した図である。電荷蓄積層５４に電荷がある場合、ソース領域１８から染み出す電子が散乱等の影響を受けて電子が流れ難くなる。
このとき、Ｌ側メモリセル９０にも電子がある場合、Ｌ側、すなわちドレイン領域２０側はドレイン電圧の影響で空乏化し空乏領域１２０が形成されているため、反転電荷層１２２はＬ側抵抗変化部２２近傍でピンチオフしている。このため、Ｌ側電荷蓄積層３４にある電荷は電流にあまり影響しない。このため、Ｌ側メモリセル９０、及びＲ側メモリセル８０はそれぞれ独立のメモリとして働き、一つのトランジスタで２ビットの情報を記憶することができる。
【００３１】
＜第２の実施形態＞
図１１は、本発明の第２の実施形態における半導体記憶装置の断面図である。
図１１のように、電荷抜け防止層２２８、２４８が基板２１０の面方向にのみ形成されていること以外は実施例１と同様の構成である。第１の実施形態で説明したように、電荷抜け防止層は電荷蓄積層からの電荷の抜けを防止するための層であり、図１のように電荷蓄積層に沿って電荷抜け防止層が形成されていなくても電荷の抜けを防止しうる。
すなわち、電荷蓄積層２３４、２５４に注入されたホールやホットキャリアは、電荷抜け防止層２２８、２４８が形成されていない場合、それぞれ抵抗変化部２２２、２２４から抜ける可能性がある。従って、電荷抜け防止層２２８、２４８が抵抗変化部２２２、２２４と電荷蓄積層２３４、２５４との間を隔てるような位置に設けられていれば、電荷の抜けを抑制することができる。
【００３２】
電荷抜け防止層２２８、２４８の膜厚は、第１の実施形態と同様である。電荷抜け防止層２２８、２４８の幅としては、電荷蓄積層２３４、２５４の一部と抵抗変化部２２２、２２４とを隔てるような幅であればよく、例えば図１１のように、電荷蓄積層の幅Ｘ以上であり電荷蓄積部の幅Ｙ以下であれば電荷の抜けをほぼ完全に防止することができる。なお、電荷抜け防止層２２８、２４８の幅が電荷蓄積部の幅Ｙと同一である場合、抜けようとする電荷のリークを防止する観点から、ゲート電極２２５と電気的に接続されないような位置に設けることが好ましい。
このような第２の実施形態における半導体記憶装置の電荷の保存安定性を、第１の実施形態と同様に評価した結果、図７の第１の実施形態の半導体記憶装置と同様に電荷の保存安定性に優れる結果が得られた。
【００３３】
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【図面の簡単な説明】
【００３４】
【図１】（Ａ）は本発明の第１の実施形態における半導体記憶装置の断面図であり、（Ｂ）は、本発明の第１の実施形態における半導体記憶装置のセル電流とその頻度の関係を表す図である。
【図２】（Ａ）は図１（Ａ）中のＡ領域の断面図であり、（Ｂ）は図２（Ａ）のＡ−Ａ’断面におけるエネルギーバンドの該略図である。
【図３】図２（Ａ）のＡ−Ａ’断面におけるエネルギーバンドの歪みを表した概略図である。
【図４】（Ａ）は、電荷蓄積部がゲート電極の直下に位置する従来の半導体記憶装置の概略断面図であり、（Ｂ）は、（Ａ）の半導体記憶装置におけるＩＶ特性を表す図であり、（Ｃ）は、電荷蓄積部が抵抗変化部上に位置する本発明の半導体記憶装置の概略断面図であり、（Ｄ）は、本発明（Ｃ）の半導体記憶装置におけるＩＶ特性を表す図である。
【図５】（Ａ）は、従来の半導体記憶装置におけるＩＶ特性を表す図であり、（Ｂ）は、本発明の第１の実施形態におけるＩＶ特性を表す図である。
【図６】本発明の第１の実施形態における半導体記憶装置の、ホールを注入している様子を表した図である。
【図７】半導体記憶装置における電荷量の時間依存性を示した図である。
【図８】本発明の第１の実施形態における半導体記憶装置の、Ｒ側メモリセルにデータを書き込む動作を示した図である。
【図９】（Ａ）は本発明の第１の実施形態における半導体記憶装置の、Ｒ側メモリセル８０に書かれたデータの読み出す動作を示した図であり、（Ｂ）はＲ側メモリセルに電荷が蓄積されている場合と蓄積されてない場合におけるセル電流とゲート電圧との関係を示した図である。
【図１０】本発明の第１の実施形態における半導体記憶装置の、Ｒ側メモリセル８０に書かれたデータの読み出す動作を示した図であり、
【図１１】本発明の第２の実施形態における半導体記憶装置の断面図である。
【図１２】（Ａ）は従来の半導体記憶装置の断面図であり、（Ｂ）は（Ａ）の半導体記憶装置にメモリとして集積化した場合のＬ側メモリセルにおける電流と頻度分布の関係を示す図である。
【図１３】（Ａ）は従来の半導体記憶装置におけるＬ側電荷蓄積層に捕獲される電子の量をコントロールした時の概略図であり、（Ｂ）は図１２（Ａ）の半導体記憶装置にメモリとして集積化した場合のＬ側メモリセルにおける電流と頻度分布の関係を示す図である。
【符号の説明】
【００３５】
１０、２１０  シリコン基板
１２  ｐウェル領域
１４  ゲート絶縁膜
１５、２２５  ゲート電極
１６  チャネル領域
１８  ソース領域
２０  ドレイン領域
２２、２４、２２２、２２４  抵抗変化部
２６、４６  第１下層酸化膜
２８、４８、２２８、２４８  電荷抜け防止層
３０、５０  第１上層酸化膜
３２、５２  第１酸化膜
３４、５４、２３４、２５４  電荷蓄積層
３６、５６  第２酸化膜
４０、６０  電荷蓄積部
８０  Ｒ側メモリセル
９０  Ｌ側メモリセル
１００、２００  半導体記憶装置
１２０  空乏領域
１２２  反転電荷層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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