(57)【要約】【課題】Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を最小限に抑える。【解決手段】データ処理装置は、ビデオ信号からＹ信号とＣ信号とを分離可能な画像データ入力モジュール（３２）と、上記Ｙ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラと、上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバスとを含む。そして、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から上記バスにおける所定のバスサイクル数だけ経過するのを待ってから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するＤＭＡ転送制御回路（３２３）を上記画像データ入力モジュールに設け、Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を最小限に抑える。【選択図】図１
2009124636.tif 000002
【特許請求の範囲】
【請求項１】
Ｙ信号とＣ信号とを含むビデオ信号から上記Ｙ信号とＣ信号とを分離可能な画像データ入力モジュールと、
上記画像データ入力モジュールで分離されたＹ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラと、
上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバスと、を含むデータ処理装置であって、
上記画像データ入力モジュールは、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から上記バスにおける所定のバスサイクル数だけ経過するのを待ってから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するＤＭＡ転送制御回路を含むことを特徴とするデータ処理装置。
【請求項２】
上記画像データ入力モジュールは、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から、他方についてのＤＭＡ転送要求が発行されるまでのバスサイクル数を設定可能な制御レジスタを含み、
上記ＤＭＡ転送制御回路は、上記制御レジスタの設定情報を参照して上記ＤＭＡ転送を制御する請求項１記載のデータ処理装置。
【請求項３】
上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送要求が上記ＤＭＡコントローラに受付けられたとき、その受付完了を基準に、所定のバスサイクル数だけ経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行する請求項１記載のデータ処理装置。
【請求項４】
上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送の開始を基準に所定サイクル経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行する請求項１記載のデータ処理装置。
【請求項５】
上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送の終了を基準に所定サイクル経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行する請求項１記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオ信号から分離された信号のＤＭＡ（ダイレクト・メモリ・アクセス）転送技術に関する。
【背景技術】
【０００２】
ビデオ信号は、明るさを表す輝度信号（Ｙ信号）と色を表す色差信号（クロマ信号、Ｃ信号）とによって構成されている。コンポジットビデオ信号は、伝送効率をよくするために、Ｙ信号とＣ信号とを合成して伝送している。コンポジットビデオ信号は、1本のケーブルで映像信号を送信することができるため、テレビ放送や一般的なビデオ機器などで広く採用されている。伝送されたコンポジットビデオ信号を再生するときには、元のＹ信号とＣ信号とに分離する必要があり、それを行うものがＹ／Ｃ分離回路と呼ばれている。Ｙ／Ｃ分離技術としては、例えば特許文献１に記載されているように、２種類の周波数フィルタを用いる技術、２ラインコムフィルタを用いる技術、３ラインコムフィルタを用いる技術等が知られている。
【０００３】
【特許文献１】特開２００６−２５０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば画像データの圧縮伸張処理を可能とするコーデック機能を含むＳｏＣ（システム・オンチップ）において、上記コンポジットビデオ信号からＹ／Ｃ分離により分離されたＹ信号とＣ信号は、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラにより、ＣＰＵ（中央処理装置）の介在無しに、所定の半導体メモリに書き込まれるようになっている。入力された画像データをＹ／Ｃ空間に分離して上記半導体メモリに格納する場合、Ｃ信号はＹ信号と同じタイミング(転送データサイズが同じなら４：２：２の場合は毎回、４：２：０の場合は1回おき)でＤＭＡ転送要求が行われる。一般的に、画像入力のようなリアルタイム性の高いデータ転送のデータアクセス優先順位は高く、Ｙ信号とＣ信号とは連続してＤＭＡ転送される。
【０００５】
ところが、Ｙ信号とＣ信号との転送が連続的に行われると、その間、バスは上記ＤＭＡによって占有されるため、他のアクセスはＹ信号とＣ信号についての２回のデータ転送分待たされ、それによってレイテンシーが長くなってしまう。Ｙ信号とＣ信号とは一定期間内にデータ転送が完了していれば良いが、レイテンシーが長くなるとシステム性能低下（または破綻）を引き起こすようなアクセス（例えばＣＰＵアクセスや、平均データ転送量は少ないが、データ転送要求発行後短いサイクルでアクセスが終了しなければならないＤＭＡ転送等）と競合した場合に、支障を来すことがある。そこで、Ｙ信号とＣ信号についてＤＭＡ転送の優先順位を下げてしまうことが考えられる。
【０００６】
しかしながら、Ｙ信号とＣ信号についてＤＭＡ転送の優先順位を下げてしまうと、他の非リアルタイム性のアクセスが優先され、リアルタイム性が重視されるＹ信号とＣ信号についてのＤＭＡ転送が一定時間内に完了しなくなる危険性がある。
【０００７】
本発明の目的は、Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を最小限に抑えるためのデータ転送制御技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１０】
すなわち、ビデオ信号からＹ信号とＣ信号とを分離可能な画像データ入力モジュールと、上記Ｙ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラと、上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバスとを設ける。そして、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から上記バスにおける所定のバスサイクル数だけ経過するのを待ってから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するＤＭＡ転送制御回路を上記画像データ入力モジュールに設け、Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を最小限に抑える。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を抑えるための技術を提供することができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係るデータ処理装置（１０）は、Ｙ信号とＣ信号とを含むビデオ信号から上記Ｙ信号とＣ信号とを分離可能な画像データ入力モジュール（３２）と、上記画像データ入力モジュールで分離されたＹ信号とＣ信号とを、所定の半導体メモリにＤＭＡ転送可能なＤＭＡコントローラ（３３）と、上記画像データ入力モジュールと上記ＤＭＡコントローラとの間で信号のやり取りを可能とするバス（４１）とを含む。そして、上記画像データ入力モジュールは、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から上記バスにおける所定のバスサイクル数だけ経過するのを待ってから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するＤＭＡ転送制御回路（３２３）を含む。
【００１５】
上記の構成において、上記ＤＭＡ転送制御回路、例えば上記Ｙ信号についてのＤＭＡ転送が終了した後、所定のバスサイクル数だけ経過するのを待ってから、Ｃ信号についてのＤＭＡ転送要求を上記ＤＭＡＣに対して発行する。Ｃ信号についてのＤＭＡ転送が、上記Ｙ信号についてのＤＭＡ転送から上記所定のバスサイクル数に相当する期間だけ遅延され、この期間にバスの使用権が解放されるので、例えばＣ信号の転送よりも優先度の低いデータ転送を行うことができる。また、Ｙ信号やＣ信号についての転送は、ともに優先度の高い転送とされるので、優先度の低いデータ転送のリクエストが連続して発行される場合でも、Ｙ信号やＣ信号についての転送が待たされるのを最小限に抑えることができる。
【００１６】
〔２〕上記画像データ入力モジュールは、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送から、他方についてのＤＭＡ転送要求が発行されるまでのバスサイクル数を設定可能な制御レジスタ（３２１）を含み、上記ＤＭＡ転送制御回路は、上記制御レジスタの設定情報を参照して上記ＤＭＡ転送を制御するように構成することができる。
【００１７】
〔３〕上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送要求が上記ＤＭＡコントローラに受付けられたとき、その受付完了を基準に、所定のバスサイクル数だけ経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するように構成することができる。
【００１８】
〔４〕上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送の開始を基準に所定サイクル経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するように構成することができる。
【００１９】
〔５〕上記ＤＭＡ転送制御回路は、上記Ｙ信号及び上記Ｃ信号のうちの一方についてのＤＭＡ転送の終了を基準に所定サイクル経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡコントローラに対して発行するように構成することができる。
【００２０】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２１】
図２には、本発明にかかるデータ処理装置の一例とされるコーデックＳｏＣ（システムオンチップ）の構成例が示される。図２に示されるコーデックＳｏＣ１０は、特に制限されないが、プロセッサ部３０、画像データ処理モジュール（ＶＢＬＸ）３１、画像データ入力モジュール（ＣＲＵ）３２、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）３３、バスアクセス制御及びＳＤＲＡＭアクセス制御部３４をみ、公知の半導体集積回路製造技術により、シリコン基板などの一つの半導体基板に形成される。コーデックＳｏＣ１０は、外部バス（ユーザシステムバス）２９を介してＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）２０に結合される。
【００２２】
上記プロセッサ部３０は、特に制限されないが、ＣＰＵ（中央処理装置）コア３５、内蔵メモリ３６、ＤＭＡＣ３７、及びその他の周辺モジュール３８を含み、それらはＣＰＵバス３９を介して互いに信号のやり取り可能に結合されている。上記ＣＰＵコア３５は、予め設定されたプログラムに従って所定の演算処理を実行する。上記内蔵メモリ３６は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）とされ、上記ＣＰＵコア３５における演算処理の作業領域や、各種データの記憶領域として使用される。ＤＭＡＣ３７は、上記内蔵メモリ３６と他のモジュールとの間のＤＭＡ転送を制御する。
【００２３】
上記画像データ処理モジュール３１は、スーパーハイウェイバス４３を介して上記バスアクセス制御及びＳＤＲＡＭアクセス制御部３４に結合され、また、カスタマバス４０を介して上記画像データ入力モジュール３２に結合される。上記画像データ処理モジュール３１は、上記スーパーハイウェイバス４３を介して入力された画像データの圧縮伸張処理を可能とする。上記画像データ処理モジュール３１の動作は、カスタマバス４０を介してＣＰＵコア３５によって制御される。
【００２４】
上記画像データ入力モジュール３２は、Ｆ１バス４１、カスタマバス４０、及び、パラレルバス４２に結合され、上記パラレルバス４２を介して外部から取り込まれたビデオ信号に含まれるＹ信号とＣ信号とを分離する機能を有する。このＹ信号とＣ信号との分離については、特許文献１に記載されているような、それ自体公知の技術を適用することができる。上記画像データ入力モジュール３２は、カスタマバス４０を介して上記ＣＰＵコア３５によって動作制御可能とされる。
【００２５】
ＤＭＡＣ３３は、上記画像データ入力モジュール３２によって分離されたＹ信号とＣ信号とを、ＣＰＵコア３５の介在無しに、上記Ｆ１バス４１や上記外部バス２９を介して上記ＳＤＲＡＭ２０にＤＭＡ転送する。このとき、Ｆ１バス４１や外部バス２９の使用権は、ＤＭＡＣ３３によって占有される。
【００２６】
上記バスアクセス制御及びＳＤＲＡＭアクセス制御部３４は、外部モジュールとの間のインタフェイスとしての機能を有し、外部バス２９及びＳＤＲＡＭ２０のアクセス制御を行う。
【００２７】
図１には、上記画像データ入力モジュール３２の構成例が示される。
【００２８】
図１に示されるように上記画像データ入力モジュール３２は、制御レジスタ３２１、ＶＤサンプリング回路３２２、ＤＭＡ転送制御回路３２３、輝度データ用ＤＭＡバッファ３２４、色差データ用ＤＭＡバッファ３２５、Ｉ／Ｆ（インタフェース）回路３２６、及びコード解析部３２７を含む。
【００２９】
上記ＶＤサンプリング回路３２２には、上記パラレルバス４２を介して各種信号が取り込まれる。この各種信号には、ビデオクロック信号ＶＣＬＫ、１６ビット構成のビデオデータＶＤ〔１５：０〕、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、垂直バリッド信号ＶＶＬＤ、水平バリッド信号ＨＶＬＤ、及びオプションのフィールド信号ＦＩＥＬＤが含まれる。上記ＶＤサンプリング回路３２２は、サンプリングのためのバッファ３２８とスイッチ３２９とを含み、ビデオクロック信号ＶＣＬＫ、垂直同期信号ＶＳＹＮＣ、及び水平同期信号ＨＳＹＮＣに同期して、ビデオデータＶＤのサンプリングを行う。
【００３０】
コード解析部３２７は、４個のフリップフロップ回路ＦＦを含み、この４個のフリップフロップ回路ＦＦに保持されたコードの解析を行う。このコード解析により、上記Ｙ信号とＣ信号との分離が行われる。分離されたＹ信号、Ｃ信号は、それぞれ上記輝度データ用ＤＭＡバッファ３２４、上記色差データ用ＤＭＡバッファ３２５に書き込まれる。
【００３１】
上記輝度データ用ＤＭＡバッファ３２４に保持されているＹ信号、及び上記色差データ用ＤＭＡバッファ３２５に保持されているＣ信号は、後段のＩ／Ｆ回路３２６を介してＦ１バス４１に出力可能とされる。上記Ｉ／Ｆ回路３２６は、上記ＤＭＡ転送制御回路３２３によって動作制御される。上記ＤＭＡ転送制御回路３２３は、上記ＤＭＡＣ３３に対して、ＤＭＡ転送要求信号Ｆ１ＤＲＥＱ＿Ｙ，Ｆ１ＤＲＥＱ＿Ｃを発行し、上記ＤＭＡＣ３３から出力されたアクノリッジ信号Ｆ１ＤＡＣＫ＿Ｙ，Ｆ１ＤＡＣＫ＿Ｃに従って、上記輝度データ用ＤＭＡバッファ３２４や、上記色差データ用ＤＭＡバッファ３２５の出力データをＦ１バス４１に出力する機能を有する。例えば、上記輝度データ用ＤＭＡバッファ３２４に保持されているＹ信号についてのＤＭＡ転送要求信号Ｆ１ＤＲＥＱ＿Ｙが上記ＤＭＡ転送制御回路３２３によって発行され、それがＤＭＡＣ３３に受け付けられると、ＤＭＡＣ３３によってアクノリッジ信号Ｆ１ＤＡＣＫ＿Ｙがアサートされ、それによって、Ｙ信号についてのＤＭＡ転送が行われる。同様に、Ｃ信号についてのＤＭＡ転送要求信号Ｆ１ＤＲＥＱ＿Ｃが上記ＤＭＡ転送制御回路３２３によって発行され、それがＤＭＡＣ３３に受け付けられると、ＤＭＡＣ３３によってアクノリッジ信号Ｆ１ＤＡＣＫ＿Ｃがアサートされ、それによって、Ｃ信号についてのＤＭＡ転送が行われる。
【００３２】
特に、本例においては、上記ＤＭＡ転送制御回路３２３は、上記Ｙ信号及び上記Ｃ信号のうちの一方についての上記ＤＭＡ転送が終了した後、所定のバスサイクル数だけ経過するのを待ってから、他方についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行するようにしている。例えば、図３（Ａ）に示されるように、Ｙ信号、Ｃ信号の順にＤＭＡ転送が行われる場合、上記ＤＭＡ転送制御回路３２３は、上記Ｙ信号についてのＤＭＡ転送が終了した後、上記ＤＭＡＣ３３はＦ１バス４１及び外部バス２９の使用権を解放する。そして、ＤＭＡ転送制御回路３２３は、所定のバスサイクル数だけ経過するのを待ってから、Ｃ信号についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行する。そしてこのＣ信号についてのＤＭＡ転送要求に対するアクノリッジ信号Ｆ１ＤＡＣＫ＿ＣがＤＭＡ転送制御回路３２３に伝達された場合には、Ｆ１バス４１及び外部バス２９の使用権が再びＤＭＡＣ３３によって占有されることで、今度はＣ信号についてのＤＭＡ転送が開始される。これにより、Ｃ信号についてのＤＭＡ転送は、上記Ｙ信号についてのＤＭＡ転送から上記所定のバスサイクル数に相当する期間（図３において３００で示される）だけ遅延される。上記所定のバスサイクル数は、上記制御レジスタ３２１に設定された情報に従って決定される。上記制御レジスタ３２１の設定情報は、上記カスタマバス４０を介して上記ＣＰＵコア３５によって適宜に変更することができる。
【００３３】
上記のようにＣ信号についてのＤＭＡ転送が、上記Ｙ信号についてのＤＭＡ転送から上記所定のバスサイクル数に相当する期間（図３において３００で示される）だけ遅延される。そしてこの期間において、Ｆ１バス４１及び外部バス２９の使用権が解放されるので、Ｆ１バス４１や外部バス２９を使って、例えばＣ信号の転送よりも優先度の低いデータ転送を行うことができる。また、Ｙ信号やＣ信号についての転送は、ともに優先度の高い転送とされるので、優先度の低いデータ転送のリクエストが連続して発行される場合でも、Ｙ信号やＣ信号についての転送が待たされるのを最小限に抑えることができ、システム破綻は回避される。
【００３４】
上記の例によれば、以下の作用効果を得ることができる。
【００３５】
（１）上記ＤＭＡ転送制御回路３２３は、上記Ｙ信号についてのＤＭＡ転送が終了した後、所定のバスサイクル数だけ経過するのを待ってから、Ｃ信号についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行するようにしているので、Ｃ信号についてのＤＭＡ転送が、上記Ｙ信号についてのＤＭＡ転送から上記所定のバスサイクル数に相当する期間（図３において３００で示される）だけ遅延される。この期間にＦ１バス４１及び外部バス２９の使用権が解放されるので、例えばＣ信号の転送よりも優先度の低いデータ転送を行うことができる。また、Ｙ信号やＣ信号についての転送は、ともに優先度の高い転送とされるので、優先度の低いデータ転送のリクエストが連続して発行される場合でも、Ｙ信号やＣ信号についての転送が待たされるのを最小限に抑えることができ、それによってシステム破綻は回避される。
【００３６】
（２）上記（１）の作用効果により、レイテンシーが長くなるとシステム性能低下（または破綻）を引き起こすようなアクセス（例えばＣＰＵアクセスや、平均データ転送量は少ないが、データ転送要求発行後短いサイクルでアクセスが終了しなければならないＤＭＡ転送等）との競合を回避することができるので、Ｙ信号とＣ信号についてのＤＭＡ転送の優先順位を下げずに、他アクセスのレイテンシー増加を最小限に抑えることができる。
【００３７】
（３）上記画像データ入力モジュール３２は、上記Ｙ信号についての上記ＤＭＡ転送から、上記Ｃ信号についてのＤＭＡ転送要求が発行されるまでのバスサイクル数を設定可能な制御レジスタ３２１を含み、上記ＤＭＡ転送制御回路３２３は、上記制御レジスタ３２１の設定情報を参照して上記ＤＭＡ転送を制御することができるので、このコーデックＳｏＣ１０が適用されるユーザシステム毎に、最適なバスサイクル数を上記制御レジスタ３２１に設定することができる。
【００３８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
例えば上記の例では、上記Ｙ信号についてのＤＭＡ転送が終了されたとき、その終了を基準に、所定のバスサイクル数だけ経過してから、Ｃ信号についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行するようにしたが、上記Ｙ信号についてのＤＭＡ転送が開始されたとき、その開始を基準に、所定のバスサイクル数だけ経過してから、Ｃ信号についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行するようにしても良い。また、上記Ｙ信号についてのＤＭＡ転送要求が上記ＤＭＡＣ３３に受付けられたとき、その受付完了を基準に、所定のバスサイクル数だけ経過してから、他方についてのＤＭＡ転送要求を上記ＤＭＡＣ３３に対して発行するようにしても良い。ＤＭＡ転送要求が上記ＤＭＡＣ３３に受付けられたか否かは、アクノリッジ信号によって判別可能である。
【００４０】
さらに、上記の例では、Ｙ信号、Ｃ信号の順にＤＭＡ転送される場合について説明したが、Ｃ信号、Ｙ信号の順にＤＭＡ転送される場合もあり得る。その場合には、ＤＭＡ転送制御回路３２３において、Ｃ信号についてのＤＭＡ転送から所定のバスサイクル数だけ経過するのを待って、Ｙ信号についてのＤＭＡ転送要求Ｆ１ＤＲＥＱ＿Ｙが発行される。
【００４１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるコーデックＳｏＣ１０に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかるデータ処理装置の一例とされるコーデックＳｏＣに含まれる画像データ入力モジュールの構成例ブロック図である。
【図２】上記コーデックＳｏＣの全体的な構成例ブロック図である。
【図３】上記画像データ入力モジュールにおけるＤＭＡ転送制御の説明図である。
【符号の説明】
【００４３】
１０  コーデックＳｏＣ
２０  ＳＤＲＡＭ
２９  外部バス
３０  プロセッサ部
３１  画像データ処理モジュール
３２  画像データ入力モジュール
３３  ＤＭＡＣ
３４  バスアクセス制御及びＳＤＲＡＭアクセス制御部
３５  ＣＰＵコア
３６  内蔵メモリ
３７  ＤＭＡＣ
３８  周辺モジュール
３２１  制御レジスタ
３２２  ＶＤサンプリング回路
３２３  ＤＭＡ転送制御回路
３２４  輝度データ用ＤＭＡバッファ
３２５  色差データ用ＤＭＡバッファ
３２６  Ｉ／Ｆ回路
３２７  コード解析部
【図１】
2009124636.tif 000003
【図２】
2009124636.tif 000004
【図３】
2009124636.tif 000005