(57)【要約】【課題】要求される消去特性に応じて、所定の負電圧を発生させることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、メモリセル３にデータを書き込む場合は、第１のスイッチ回路８がオンするとともに第２のスイッチ回路９がオフする。メモリセル３に記憶されたデータを消去する場合は、第１のスイッチ回路８がオフするとともに第２のスイッチ回路９がオンし、第２のＭＯＳトランジスタ９が飽和領域で動作するように調整電圧Ｖｒを設定するとともに、出力電圧Ｖｏｕｔと第２のＭＯＳトランジスタ５のソース電圧に応じた電圧との電位差が負ポンプ回路６を構成するｐＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈの耐圧以下になるように調整電圧Ｖｒを設定する。【選択図】図１
2009176382.tif 000002
【特許請求の範囲】
【請求項１】
正の第１の電圧を出力する第１の電源と、
正の第２の電圧を出力する第２の電源と、
前記第１の電源と接地との間に接続され、しきい値電圧に応じたデータを保持するメモリセルと、
前記第１の電源と前記メモリセルとの間に接続された第１のＭＯＳトランジスタと、
前記第１の電源にドレインが接続されたｎＭＯＳトランジスタである第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースと前記接地との間に接続され、パルス信号の入力に応じて負の出力電圧を出力端子から出力する負ポンプ回路と、
前記第２の電源から出力された前記第２の電圧を調整して得られた調整電圧を出力するレギュレータと、
前記レギュレータの出力と前記第１のＭＯＳトランジスタのゲートとの間に接続された第１のスイッチ回路と、
前記レギュレータの出力と前記第２のＭＯＳトランジスタのゲートとの間に接続された第２のスイッチ回路と、備え、
前記メモリセルにデータを書き込む場合は、前記第１のスイッチ回路がオンするとともに前記第２のスイッチ回路がオフし、
前記メモリセルに記憶されたデータを消去する場合は、前記第１のスイッチ回路がオフするとともに前記第２のスイッチ回路がオンし、前記第２のＭＯＳトランジスタが飽和領域で動作し、かつ、前記出力電圧と前記第２のＭＯＳトランジスタのソース電圧に応じた電圧との電位差が前記負ポンプ回路を構成するｐＭＯＳトランジスタの耐圧以下になるように前記調整電圧を設定する
ことを特徴とする半導体記憶装置。
【請求項２】
前記負ポンプ回路の前記出力電圧を検出する検出回路と、
前記レギュレータを制御する制御回路と、をさらに備え、
前記制御回路は、前記検出回路の検出結果に基づいて、前記電位差が前記耐圧以下になるように、前記調整電圧を制御する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記レギュレータは、前記負ポンプ回路の前記出力電圧の降下に伴って、前記調整電圧を所定値まで段階的に低くなるように設定する
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記レギュレータは、
調整可能な分圧比で前記調整電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じた信号を出力する比較回路と、
前記第２の電源と前記接地との間に接続され、前記信号に基づいて、前記第２の電圧を調整し前記調整電圧を出力する調整回路と、を有し、
前記レギュレータは、前記分圧比を調整することにより前記調整電圧を設定する
ことを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置。
【請求項５】
前記負ポンプ回路は、
前記ソース電圧に応じた電圧と等しい振幅を有する第１のパルス信号が一方の電極に入力される第１のキャパシタと、
前記ソース電圧に応じた電圧と等しい振幅を有する第２のパルス信号が一方の電極に入力される第２のキャパシタと、
前記ソース電圧以下の正の第３の電圧に応じた電圧と等しい振幅を有する第３のパルス信号が一方の電極に入力される第３のキャパシタと、
前記第３の電圧に応じた電圧と等しい振幅を有する第４のパルス信号が一方の電極に入力される第４のキャパシタと、
前記接地と前記出力端子との間に接続され、前記第３のキャパシタの他方の電極にソースが接続され、前記第１のキャパシタの他方の電極にゲートが接続されたｐＭＯＳトランジスタである第１の転送用ＭＯＳトランジスタと、
前記第１の転送用ＭＯＳトランジスタのドレインにドレインが接続され、前記第１の転送用ＭＯＳトランジスタのゲートにソースが接続され、前記第１の転送用ＭＯＳトランジスタのソースにゲートが接続されたｐＭＯＳトランジスタである第１の補償用ＭＯＳトランジスタと、
前記接地と前記出力端子との間で前記第１の転送用ＭＯＳトランジスタと直列に接続され、前記第４のキャパシタの他方の電極にソースが接続され、前記第２のキャパシタの他方の電極にゲートが接続されたｐＭＯＳトランジスタである第２の転送用ＭＯＳトランジスタと、
前記第２の転送用ＭＯＳトランジスタのドレインにドレインが接続され、前記第２の転送用ＭＯＳトランジスタのゲートにソースが接続され、前記第２の転送用ＭＯＳトランジスタのソースにゲートが接続されたｐＭＯＳトランジスタである第２の補償用ＭＯＳトランジスタと、を有する
ことを特徴とする請求項１ないし４の何れかに半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の半導体記憶装置では、数種類の電圧を用いて、メモリセルに対して、“読み出し”、 ”書き込み”、“消去”を行っている。この従来の半導体記憶装置に備えられた負ポンプ回路は、例えば、−１Ｖ〜−７．５Ｖの範囲の負電圧を出力する。この負電圧は、例えば、メモリセルに記憶されたデータを“消去”する場合に用いられる。
【０００３】
上記従来の半導体記憶装置において、電源と負ポンプ回路との間に設けられたｎＭＯＳトランジスタのゲートに供給されるゲート電圧には、固定電圧を用いていた。このため、該ゲート電圧を可変にすることができなかった（例えば、特許文献１参照）。
【０００４】
例えば、該負ポンプ回路の出力電圧は−７．５Ｖであり、該ゲート電圧は４．７５Ｖの電圧である。これにより、該負ポンプ回路を構成するｐＭＯＳトランジスタには、最大で、７．５Ｖ＋４．７５Ｖの電位差が印加されることになる。
【０００５】
ここで、近年、消去特性の向上のため、負電圧をさらに負側にシフトさせる必要性が増加してきている。
【０００６】
しかし、上記従来の半導体記憶装置の構成では、該ｐＭＯＳトランジスタの耐圧を考慮した場合、負ポンプ回路の出力電圧をさらに負側にシフトさせることは困難であった。
【特許文献１】特開平１１−４５９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、要求される消去特性に応じて、所定の負電圧を発生させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、正の第１の電圧を出力する第１の電源と、正の第２の電圧を出力する第２の電源と、前記第１の電源と接地との間に接続され、しきい値電圧に応じたデータを保持するメモリセルと、前記第１の電源と前記メモリセルとの間に接続された第１のＭＯＳトランジスタと、前記第１の電源にドレインが接続されたｎＭＯＳトランジスタである第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソースと前記接地との間に接続され、パルス信号の入力に応じて負の出力電圧を出力端子から出力する負ポンプ回路と、前記第２の電源から出力された前記第２の電圧を調整して得られた調整電圧を出力するレギュレータと、前記レギュレータの出力と前記第１のＭＯＳトランジスタのゲートとの間に接続された第１のスイッチ回路と、前記レギュレータの出力と前記第２のＭＯＳトランジスタのゲートとの間に接続された第２のスイッチ回路と、備え、前記メモリセルにデータを書き込む場合は、前記第１のスイッチ回路がオンするとともに前記第２のスイッチ回路がオフし、前記メモリセルに記憶されたデータを消去する場合は、前記第１のスイッチ回路がオフするとともに前記第２のスイッチ回路がオンし、前記第２のＭＯＳトランジスタが飽和領域で動作し、かつ、前記出力電圧と前記第２のＭＯＳトランジスタのソース電圧に応じた電圧との電位差が前記負ポンプ回路を構成するｐＭＯＳトランジスタの耐圧以下になるように前記調整電圧を設定することを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係る半導体記憶装置によれば、要求される消去特性に応じて、所定の負電圧を発生させることができる。
【発明を実施するための最良の形態】
【００１０】
既述のように、従来の半導体記憶装置において、電源と負ポンプ回路との間に設けられたｎＭＯＳトランジスタのゲートに供給されるゲート電圧には、固定電圧を用いていた。
【００１１】
ここで、例えば、該ｎＭＯＳトランジスタのゲート電圧に使用している電源には、読み出し用の電源を用いてもよい。この場合も、該ｎＭＯＳトランジスタのゲート電圧の調整に関しては自由度がなく、負電圧を−７．５Ｖよりも負側に設定することが困難である。
【００１２】
また、メモリセルの微細化による消去時間の増大に伴い、消去特性の向上のため、負電圧をさらに負側にシフトさせる必要性が増加してきている。さらに、メモリセルに保持するデータの多値化に伴い、読み出し用電源の電圧が上昇している。
【００１３】
したがって、上記場合には、該ゲート電圧と負ポンプ回路の出力電圧との電位差は大きくなる。しかし、負ポンプ回路を構成するｐＭＯＳトランジスタの耐圧を考慮すると、該電位差を所定値以下に制限する必要がある。
【００１４】
すなわち、負ポンプ回路の出力電圧をさらに深く負側にシフトする場合は、該ｎＭＯＳトランジスタのゲート電圧を同じ分だけ負側にシフトする必要がある。
【００１５】
そこで、本発明の一態様に係る半導体記憶装置では、該ｎＭＯＳトランジスタのゲートに印加する電圧を、負ポンプ回路を構成するｐＭＯＳトランジスタの耐圧を考慮して、調整する。これより、要求される消去特性に応じて、所定の負電圧を発生させる。
【００１６】
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、各実施例においては、本発明を半導体記憶装置としてＮＯＲ型フラッシュメモリに適用した場合に説明するが、負電圧が必要な他のフラッシュメモリについても同様に適用が可能である。
【実施例１】
【００１７】
図１は、本発明の一態様である実施例１に係る半導体記憶装置１００の要部構成を示す図である。
【００１８】
図１に示すように、第１の電源１と、第２の電源２と、メモリセル３と、第１のＭＯＳトランジスタ４と、第２のＭＯＳトランジスタ５と、負ポンプ回路６と、レギュレータ７と、第１のスイッチ回路８と、第２のスイッチ回路９と、カラムゲート１０と、パルス制御回路１１と、制御回路１２と、第３の電源（電源ＶＤＤ）１３と、出力端子１４と、を備える。
【００１９】
第１の電源１は、正の第１の電圧Ｖ１を出力するようになっている。この第１の電源１には、例えば、第１の電圧Ｖ１として７Ｖを出力する書き込み用電源が用いられる。
【００２０】
第２の電源２は、正の第２の電圧Ｖ２を出力するようになっている。この第２の電源２には、例えば、第２の電圧Ｖ２として１０Ｖを出力する書き込み/消去用電源が用いられる。
【００２１】
メモリセル３は、例えば、しきい値電圧が調整可能な不揮発性トランジスタ（例えば、浮遊ゲートに電子を注入する、或いは、電荷蓄積層としての窒化膜に電子をトラップさせることでしきい値電圧を調整可能なＥＥＰＲＯＭセル）により構成されている。すなわち、メモリセル３は、このしきい値電圧に応じたデータを保持する。例えば、データの書き込み時は、メモリセル３のゲートに正電圧が印加される。これにより、該浮遊ゲートに電子が注入され、しきい値電圧が変化する。一方、データ消去時は、メモリセル３のゲートに負電圧が印加される。これにより、該浮遊ゲートの電子が放出され、しきい値電圧が変化する。
【００２２】
また、このメモリセル３のドレインは、対応するビット線ＢＬに接続されている。すなわち、メモリセル３は、カラムゲート１０および第１のｎＭＯＳトランジスタ４を介して、第１の電源１に接続されている。また、メモリセル３のゲート（制御ゲート）は、ワード線に接続されている。また、メモリセル３のソースは、共通ソース線ＳＬを介して接地に接続されている。
【００２３】
第１のＭＯＳトランジスタ４は、ここではｎＭＯＳトランジスタであり、第１の電源１にドレインが接続され、カラムゲート１０にソースが接続されている。すなわち、第１のＭＯＳトランジスタ４は、第１の電源１とメモリセル３との間に接続されている。この第１のＭＯＳトランジスタ４は、例えば、飽和領域で動作するようにゲートに電圧が印加される。
【００２４】
第２のＭＯＳトランジスタ５は、従来の半導体記憶装置と同様にｎＭＯＳトランジスタであり、第１の電源１にドレインが接続されている。この第２のＭＯＳトランジスタ５も、飽和領域で動作するようにゲートに電圧が印加される。例えば、第２のＭＯＳトランジスタ５が飽和領域で動作するように、第２のＭＯＳトランジスタ５のゲートに電圧ＶＤＤＮ＋Ｖｔｈが印加された場合、ソース電圧は電圧ＶＤＤＮとなる。なお、“Ｖｔｈ”は第２のＭＯＳトランジスタ５のしきい値電圧である。
【００２５】
第３の電源１３は、正の第３の電圧ＶＤＤを出力するようになっている。この第３の電圧ＶＤＤは、例えば、１．８Ｖである。すなわち、第３の電圧ＶＤＤは、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮ以下に設定されている。例えば、第１、第２の電源１、２において、この第３の電圧ＶＤＤを昇圧することにより、第１、第２の電圧Ｖ１、Ｖ２が生成される。
【００２６】
負ポンプ回路６は、第２のＭＯＳトランジスタ５のソースと接地との間に接続されている。この負ポンプ回路６は、例えば、パルス発生回路１１から出力されたパルス信号の入力に応じて負の出力電圧Ｖｏｕｔを出力端子１４から出力するようになっている。
【００２７】
この負ポンプ回路６は、例えば、第１ないし第４のインバータ６ａ、６ｂ、６ｃ、６ｄと、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈと、第１ないし第４の補償用ＭＯＳトランジスタ６ｉ、６ｊ、６ｋ、６ｌと、キャパシタＣ１（第１のキャパシタ）、Ｃ２（第２のキャパシタ）、Ｃ３、Ｃ４、Ｃ５（第３のキャパシタ）、Ｃ６（第４のキャパシタ）、Ｃ７を有する。
【００２８】
第１のインバータ６ａは、第２のＭＯＳトランジスタ５のソースと接地との間に接続されている。このインバータ６ａは、パルス発生回路１１から出力されたパルス信号が入力され、このパルス信号の位相を反転させた第１のパルス信号ＯＳＣ１を出力するようになっている。この第１のパルス信号ＯＳＣ１は、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮに応じた電圧と等しい振幅を有する。なお、以下では、簡単のため第１のパルス信号ＯＳＣ１の振幅をソース電圧ＶＤＤＮと等しいものとして説明する。
【００２９】
同様に、第２のインバータ６ｂは、第２のＭＯＳトランジスタ５のソースと接地との間に接続されている。このインバータ６ｂは、パルス発生回路１１から出力されたパルス信号が入力され、このパルス信号の位相を反転させた第２のパルス信号ＯＳＣ２を出力するようになっている。この第２のパルス信号ＯＳＣ２も、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮに応じた電圧と等しい振幅を有する。なお、以下では、簡単のため第２のパルス信号ＯＳＣ２の振幅をソース電圧ＶＤＤＮと等しいものとして説明する。
【００３０】
また、第３のインバータ６ｃは、第３の電源１３と接地との間に接続されている。この第３のインバータ６ｃは、パルス発生回路１１から出力されたパルス信号が入力され、このパルス信号の位相を反転させた第３のパルス信号ＯＳＣ３を出力するようになっている。この第３のパルス信号ＯＳＣ３は、第３の電圧ＶＤＤに応じた電圧と等しい振幅を有する。なお、以下では、簡単のため第３のパルス信号ＯＳＣ３の振幅を第３の電圧ＶＤＤと等しいものとして説明する。
【００３１】
また、第４のインバータ６ｄは、第３の電源１３と接地との間に接続されている。この第４のインバータ６ｄは、パルス発生回路１１から出力されたパルス信号が入力され、このパルス信号の位相を反転させた第４のパルス信号ＯＳＣ４を出力するようになっている。この第４のパルス信号ＯＳＣ４も、第３の電圧ＶＤＤに応じた電圧と等しい振幅を有する。なお、以下では、簡単のため第４のパルス信号ＯＳＣ４の振幅を第３の電圧ＶＤＤと等しいものとして説明する。
【００３２】
キャパシタＣ１、Ｃ３は、第１のインバータ６ａの出力に一方の電極が接続されている。すなわち、キャパシタＣ１、Ｃ３は、第１のパルス信号ＯＳＣ１が一方の電極に入力されるようになっている。
【００３３】
キャパシタＣ２、Ｃ４は、第２のインバータ６ｂの出力に一方の電極が接続されている。すなわち、キャパシタＣ２、Ｃ４は、第２のパルス信号ＯＳＣ２が一方の電極に入力されるようになっている。
【００３４】
キャパシタＣ５、Ｃ７は、第３のインバータ６ｃの出力に一方の電極が接続されている。すなわち、キャパシタＣ５、Ｃ７は、第３のパルス信号ＯＳＣ３が一方の電極に入力されるようになっている。
【００３５】
キャパシタＣ６は、第４のインバータ６ｄの出力に一方の電極が接続されている。すなわち、キャパシタＣ６は、第４のパルス信号ＯＳＣ４が一方の電極に入力されるようになっている。
【００３６】
また、図１に示すように、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈは、ｐＭＯＳトランジスタであり、接地と出力端子１４との間で直列に接続されている。
【００３７】
第１の転送用ＭＯＳトランジスタ６ｅは、キャパシタＣ５の他方の電極にソースが接続され、接地にドレインが接続され、キャパシタＣ１の他方の電極にゲートが接続されている。
【００３８】
第１の補償用ＭＯＳトランジスタ６ｉは、ｐＭＯＳトランジスタであり、第１の転送用ＭＯＳトランジスタ６ｅのドレインにドレインが接続され、第１の転送用ＭＯＳトランジスタ６ｅのゲートにソースが接続され、第１の転送用ＭＯＳトランジスタ６ｅのソースにゲートが接続されている。
【００３９】
第２の転送用ＭＯＳトランジスタ６ｆは、キャパシタＣ６の他方の電極にソースが接続され、キャパシタＣ２の他方の電極にゲートが接続されている。
【００４０】
第２の補償用ＭＯＳトランジスタ６ｊは、ｐＭＯＳトランジスタであり、第２の転送用ＭＯＳトランジスタ６ｆのドレインにドレインが接続され、第２の転送用ＭＯＳトランジスタ６ｆのゲートにソースが接続され、第２の転送用ＭＯＳトランジスタ６ｆのソースにゲートが接続されている。
【００４１】
第３の転送用ＭＯＳトランジスタ６ｇは、キャパシタＣ７の他方の電極にソースが接続され、キャパシタＣ３の他方の電極にゲートが接続されている。
【００４２】
第３の補償用ＭＯＳトランジスタ６ｋは、ｐＭＯＳトランジスタであり、第３の転送用ＭＯＳトランジスタ６ｇのドレインにドレインが接続され、第３の転送用ＭＯＳトランジスタ６ｇのゲートにソースが接続され、第３の転送用ＭＯＳトランジスタ６ｇのソースにゲートが接続されている。
【００４３】
第４の転送用ＭＯＳトランジスタ６ｈは、出力端子１４にソースが接続され、キャパシタＣ４の他方の電極にゲートが接続されている。
【００４４】
第４の補償用ＭＯＳトランジスタ６ｌは、ｐＭＯＳトランジスタであり、第４の転送用ＭＯＳトランジスタ６ｈのドレインにドレインが接続され、第４の転送用ＭＯＳトランジスタ６ｈのゲートにソースが接続され、第４の転送用ＭＯＳトランジスタ６ｈのソースにゲートが接続されている。
【００４５】
なお、第１ないし第４の補償用ＭＯＳトランジスタ６ｉ、６ｊ、６ｋ、６ｌは、ダイオード動作する第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのしきい値電圧を補償するために設けられている。
【００４６】
ここで、図２は、図１に示す半導体記憶装置１００の負ポンプ回路４の各インバータ６ａ〜６ｄが出力する各パルス信号ＯＳＣ１〜ＯＳＣ４の出力波形の一例を示す図である。
【００４７】
例えば、パルス発生回路１１からパルス信号が負ポンプ回路６に入力されることにより、図２に示すようなパルス信号ＯＳＣ１〜ＯＳＣ４が各インバータ６ａ〜６ｄから出力される。これにより、第１、第３の転送用ＭＯＳトランジスタ６ｅ、６ｇと第２、第４の転送用ＭＯＳトランジスタ６ｆ、６ｈとがそれぞれ交互に動作する。これにより、キャパシタＣ５、Ｃ６、Ｃ７が順次充電され、降圧される。そして、この降圧された電圧が出力電圧Ｖｏｕｔとして出力端子１４に出力される。
【００４８】
なお、図２に示すように、第１、第２のパルス信号ＯＳＣ１、ＯＳＣ２の振幅は電圧ＶＤＤＮである。また、第３、第４のパルス信号ＯＳＣ３、ＯＳＣ４の振幅は電圧ＶＤＤである。
【００４９】
この第１、第２のパルス信号ＯＳＣ１、ＯＳＣ２の振幅を制御することにより、負ポンプ回路６の降圧能力を制御することができる。
【００５０】
すなわち、負ポンプ回路６は、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）を高くすると、降圧能力が増加する。一方、負ポンプ回路６は、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮを低くすると、降圧能力が減少する。
【００５１】
ここで、パルス発生回路１１は、例えば、リングオシレータ（図示せず）を有し、このリングオシレータにより生成されたクロック信号に基づいて、各インバータ６ａ〜６ｄに入力する既述のパルス信号を生成するようになっている。このパルス発生回路１１は、出力電圧Ｖｏｕｔをモニタした結果に基づいた制御信号（図示せず）に応じて、既述のパルス信号の出力を制御する。これにより、負ポンプ回路６の出力電圧Ｖｏｕｔが設定された値に制御される。
【００５２】
また、図１に示すように、レギュレータ７は、第２の電源２から出力された第２の電圧Ｖ２を調整して得られた調整電圧Ｖｒを出力するようになっている。
【００５３】
このレギュレータ７は、例えば、分圧回路７ａと、比較回路７ｂと、調整回路７ｃと、を有する。
【００５４】
分圧回路７ａは、分圧抵抗７ａ１、７ａ２、７ａ３、７ａ４、７ａ５と、第１ないし第４の消去用スイッチ素子ＳＷ（Ｅｒｓ１）、ＳＷ（Ｅｒｓ２）、ＳＷ（Ｅｒｓ３）、ＳＷ（Ｅｒｓ４）と、第１ないし第４の書き込み用スイッチ素子ＳＷ（Ｐｒｇ１）、ＳＷ（Ｐｒｇ２）、ＳＷ（Ｐｒｇ３）、ＳＷ（Ｐｒｇ４）と、を有する。
【００５５】
分圧抵抗７ａ１、７ａ２、７ａ３、７ａ４、７ａ５は、レギュレータ７の出力と接地との間で直列に接続されている。
【００５６】
メモリセル３にデータを消去する場合には、例えば、分圧回路７ａは、第１ないし第４の消去用スイッチ素子ＳＷ（Ｅｒｓ１）〜ＳＷ（Ｅｒｓ４）をオフし、第１ないし第４の書き込み用スイッチ素子ＳＷ（Ｐｒｇ１）〜ＳＷ（Ｐｒｇ４）のオン／オフを制御することにより、分圧比を所望値に調整して分圧電圧Ｖｄを出力する。
【００５７】
一方、メモリセル３にデータを書き込む場合には、分圧回路７ａは、第１ないし第４の書き込み用スイッチ素子ＳＷ（Ｐｒｇ１）〜ＳＷ（Ｐｒｇ４）のオフし、第１ないし第４の消去用スイッチ素子ＳＷ（Ｅｒｓ１）〜ＳＷ（Ｅｒｓ４）のオン／オフを制御することにより、分圧比を所望値に調整して分圧電圧Ｖｄを出力する。
【００５８】
このように、分圧回路７ａは、調整可能な分圧比で調整電圧Ｖｒを分圧した分圧電圧Ｖｄを出力するようになっている。
【００５９】
比較回路７ｂは、分圧電圧Ｖｄと基準電圧Ｖｒｅｆとを比較し、この比較結果に応じた信号を出力するようになっている。
【００６０】
調整回路７ｃは、第２の電源２と接地との間に接続されている。この調整回路７ｃは、第２の電源２と接地との間で直列に接続されたスイッチ素子７ｃ１、７ｃ２を有する。
【００６１】
この調整回路７ｃは、例えば、基準電圧Ｖｒｅｆよりも分圧電圧Ｖｄが高い比較結果に応じた信号を受けた場合（すなわち、調整電圧Ｖｒが設定値よりも高い場合）には、スイッチ素子７ｃ１をオフするとともにスイッチ素子７ｃ２をオンさせる。これにより調整電圧Ｖｒを降下させる。
【００６２】
一方、調整回路７ｃは、例えば、基準電圧Ｖｒｅｆよりも分圧電圧Ｖｄが低い比較結果に応じた信号を受けた場合（すなわち、調整電圧Ｖｒが設定値よりも低い場合）には、スイッチ素子７ｃ１をオンするとともにスイッチ素子７ｃ２をオフさせる。これにより調整電圧Ｖｒを上昇させる。
【００６３】
このように、調整回路７ｃは、  比較回路７ｂから出力された信号に基づいて、第２の電圧Ｖ２を調整し調整電圧Ｖｒを出力するようになっている。
【００６４】
上記のような構成を有するレギュレータ７は、第１ないし第４の消去用スイッチ素子ＳＷ（Ｅｒｓ１）〜ＳＷ（Ｅｒｓ４）および第１ないし第４の書き込み用スイッチ素子ＳＷ（Ｐｒｇ１）〜ＳＷ（Ｐｒｇ４）を制御することにより、分圧回路７ａの分圧比を調整する。これにより、レギュレータ７は、調整電圧Ｖｒを設定する。
【００６５】
また、第１のスイッチ回路８は、レギュレータ７の出力と第１のＭＯＳトランジスタ４のゲートとの間に接続されている。この第１のスイッチ回路８がオンするとレギュレータ７の調整電圧Ｖｒが第１のＭＯＳトランジスタ４のゲートに供給される。
【００６６】
第２のスイッチ回路９は、レギュレータ７の出力と第２のＭＯＳトランジスタ５のゲートとの間に接続されている。この第２のスイッチ回路９がオンするとレギュレータ７の調整電圧Ｖｒ（ＶＤＤＮ＋Ｖｔｈ）が第２のＭＯＳトランジスタ５のゲートに供給される。
【００６７】
カラムゲート１０は、第１のＭＯＳトランジスタ４のソースとビット線ＢＬとの間に直列に接続されたｎＭＯＳトランジスタ１０ａ、１０ｂで構成されている。これらのｎＭＯＳトランジスタ１０ａ、１０ｂのゲートは、カラム選択線に接続され、このカラム選択線に印加される信号に応じて、ビット線ＢＬが選択されるようになっている。
【００６８】
制御回路１２は、第１のスイッチ回路８、第２のスイッチ回路９、およびレギュレータ７を制御するようになっている。
【００６９】
この制御回路１２は、メモリセル３にデータを消去する場合は、例えば、ソース電位ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）と出力電圧Ｖｏｕｔとの電位差が、負ポンプ回路６を構成するＭＯＳトランジスタの耐圧以下になるように、調整電圧Ｖｒを制御するようになっている。
【００７０】
ここで、以上のような構成を有する半導体記憶装置１００の動作について説明する。
【００７１】
メモリセル３にデータを書き込む場合は、制御回路１２は、第１のスイッチ回路８をオンするとともに第２のスイッチ回路９をオフさせる。さらに、制御回路１２は、第１のＭＯＳトランジスタ４が飽和領域で動作するように、分圧回路７ａの分圧比を調整することにより調整電圧Ｖｒを設定する。
【００７２】
そして、カラムゲート１０によりビット線ＢＬが選択されると、メモリセル３に書き込み用の電圧が供給される。
【００７３】
一方、メモリセル３に記憶されたデータを消去する場合は、制御回路１２は、第１のスイッチ回路８をオフするとともに第２のスイッチ回路９をオンさせる。さらに、制御回路１２は、第２のＭＯＳトランジスタ５が飽和領域で動作するように、分圧回路７ａの分圧比を調整することにより調整電圧Ｖｒを設定する。特に、制御回路１２は、出力電圧Ｖｏｕｔと第２のＭＯＳトランジスタ５のソース電圧に応じた電圧との電位差が、負ポンプ回路６を構成するｐＭＯＳトランジスタ６ｅ〜６ｌの耐圧以下になるように、調整電圧を設定する。
【００７４】
すなわち、既述のように、制御回路１２は、メモリセル３に記憶されたデータを消去する場合は、例えば、ソース電位ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）と出力電圧Ｖｏｕｔとの電位差が、負ポンプ回路６を構成するＭＯＳトランジスタの耐圧以下になるように、調整電圧Ｖｒを制御する。
【００７５】
これにより、半導体記憶装置１００は、負ポンプ回路６を構成するｐＭＯＳトランジスタの耐圧を考慮しつつ、要求される消去特性に応じて、所定の負電圧を発生させることができる。
【００７６】
そして、既述のように、この負電圧が、例えば、メモリセル３に記憶されたデータを消去するために、制御ゲートに供給される。
【００７７】
ここで、図３は、出力電圧Ｖｏｕｔ、ソース電圧ＶＤＤＮ、および、オンさせる消去用スイッチ素子の関係の一例を示す図である。なお、図３に示す場合は、他の消去用スイッチ素子および全ての書き込み用スイッチ素子ＳＷ（Ｐｒｇ１）〜ＳＷ（Ｐｒｇ４）はオフしているものとする。
【００７８】
図３に示すように、オンさせる消去用スイッチ素子を変更することにより、分圧回路７ａの分圧比を調整することができる。
【００７９】
例えば、設定（ａ）の場合は、分圧比が最小になり、調整電圧Ｖｒ（ＶＤＤＮ＋Ｖｔｈ）が最高になる。これにより、ソース電圧ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）も最高（５．７５Ｖ）になる。したがって、出力電圧Ｖｏｕｔは、該耐圧を考慮して例えば−６．５Ｖに設定できるとする。
【００８０】
一方、設定（ｄ）の場合は、分圧比が最大になり、調整電圧Ｖｒ（ＶＤＤＮ＋Ｖｔｈ）が最低になる。これにより、ソース電圧ＶＤＤＮは、１．５Ｖ低く、最低（４．２５Ｖ）になる。したがって、出力電圧Ｖｏｕｔも、該耐圧を考慮すると、１．５Ｖ低く、例えば−８Ｖになる。
【００８１】
本実施例１の半導体記憶装置１００は、レギュレータ７により、消去特性に要求される出力電圧Ｖｏｕｔの設定に応じて、ソース電圧ＶＤＤＮ（パルス信号ＯＳＣ１、２）を任意に変更することができる。これにより、負ポンプ回路６を構成するｐＭＯＳトランジスタの耐圧に対して柔軟に対応できる。
【００８２】
また、半導体記憶装置１００は、書き込み用電源等の既存回路を用いてソース電圧ＶＤＤＮを生成することができる。例えば、書き込み用の電圧を設定するための分圧回路７ａを共用することで、回路面積の増大を最小限に抑えつつ、ソース電圧ＶＤＤＮを可変としている。このため、回路面積の縮小とテスト時間の縮小とが期待される。
【００８３】
以上のように、本実施例に係る半導体記憶装置によれば、要求される消去特性に応じて、所定の負電圧を発生させることができる。
【実施例２】
【００８４】
実施例１では、負ポンプ回路６を構成するｐＭＯＳトランジスタの耐圧を考慮しつつ、要求される消去特性に応じて、所定の負電圧を発生させる構成の一例について述べた。
【００８５】
本実施例２においては、特に、出力電圧に応じてレギュレータの調整電圧を制御する構成について述べる。
【００８６】
図４は、本発明の一態様である実施例２に係る半導体記憶装置２００の構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００８７】
図４に示すように、半導体記憶装置２００は、実施例１の半導体記憶装置１００と比較して、負ポンプ回路６の出力電圧Ｖｏｕｔを検出する検出回路１５をさらに備える。なお、他の構成は、実施例１の半導体記憶装置１００と同様である。
【００８８】
検出回路１５は、出力電圧Ｖｏｕｔを検出し、その検出結果に応じた信号を制御回路１２に出力する。そして、制御回路１２は、検出回路１５の検出結果に基づいて、ソース電圧ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）と出力電圧Ｖｏｕｔとの電位差が、例えば、転送用ＭＯＳトランジスタの耐圧以下になるように、レギュレータ７に制御信号を出力して調整電圧Ｖｒを制御する。
【００８９】
ここで、図５は、負ポンプ回路６の出力電圧Ｖｏｕｔと時間との関係の一例を示す図である。なお、図５においては、図３に示す設定（ａ）ないし（ｄ）を用いている。
【００９０】
図５に示すように、出力電圧Ｖｏｕｔの検出結果を受けた制御回路１２の制御信号に応じて、レギュレータ７は調整電圧Ｖｒを設定する。すなわち、レギュレータ７は、負ポンプ回路６の出力電圧Ｖｏｕｔの降下に伴って、調整電圧Ｖｒを所定値（−８Ｖ）まで段階的に低くなるように設定する。
【００９１】
ここで、既述のように、負ポンプ回路６は、第２のＭＯＳトランジスタ５のソース電圧ＶＤＤＮ（すなわち、第１ないし第４の転送用ＭＯＳトランジスタ６ｅ、６ｆ、６ｇ、６ｈのゲート電圧）が高いほど、降圧能力が大きい。
【００９２】
したがって、上述のようにレギュレータ７の調整電圧Ｖｒを段階的に調整することにより、負ポンプ回路６の降圧能力をより高く維持しつつ、該耐圧による該電位差の制限を満たすことができる。
【００９３】
以上のように、本実施例に係る半導体記憶装置によれば、要求される消去特性に応じて、所定の負電圧を発生させることができる。
【００９４】
なお、以上の各実施例１、２においては、半導体記憶装置に負電圧を生成する４相の負ポンプ回路の一例を適用した場合について説明した。しかし、半導体記憶装置に負電圧を生成するＭＯＳトランジスタを用いた他の構成を有する負ポンプ回路を適用しても同様の作用効果を奏することができる。
【００９５】
（応用例）
以下、既述の構成および機能を有する半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００を半導体チップに搭載した一例について説明する。なお、実施例２で述べた、半導体記憶装置２００に対しても同様の説明が適用し得る。
【００９６】
図６は、本発明の一態様である実施例１に係る半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ））１０００の一例を示す断面図である。
【００９７】
図６に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【００９８】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ  Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた構成であってもよい。
【００９９】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【０１００】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１０１】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【０１０２】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が採用される。
【０１０３】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１０４】
図７は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図７に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【０１０５】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【０１０６】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、より短い時間でのデータ消去が要求される。また、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【０１０７】
本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００は、上述したように、例えば、記憶容量を増加させるために記憶データを多値化した場合であっても、高速なデータ消去を実現することが可能である。
【０１０８】
なお、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一態様である実施例１に係る半導体記憶装置１００の要部構成を示す図である。
【図２】図１に示す半導体記憶装置１００の負ポンプ回路４の各インバータ６ａ〜６ｄが出力する各パルス信号ＯＳＣ１〜ＯＳＣ４の出力波形の一例を示す図である。
【図３】出力電圧Ｖｏｕｔ、ソース電圧ＶＤＤＮ、および、オンさせる消去用スイッチ素子の関係の一例を示す図である。
【図４】本発明の一態様である実施例２に係る半導体記憶装置２００の構成を示す図である。
【図５】負ポンプ回路６の出力電圧Ｖｏｕｔと時間との関係の一例を示す図である。
【図６】本発明の一態様である実施例１に係る半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ））１０００の一例を示す断面図である。
【図７】半導体チップ１０００を内部に実装する携帯電話を示す図である。
【符号の説明】
【０１１０】
１  第１の電源、２  第２の電源、３  メモリセル、４  第１のＭＯＳトランジスタ、５  第２のＭＯＳトランジスタ、６  負ポンプ回路、６ａ  第１のインバータ、６ｂ  第２のインバータ、６ｃ  第３のインバータ、６ｄ  第４のインバータ、６ｅ  第１の転送用ＭＯＳトランジスタ、６ｆ  第２の転送用ＭＯＳトランジスタ、６ｇ  第３の転送用ＭＯＳトランジスタ、６ｈ  第４の転送用ＭＯＳトランジスタ、６ｉ  第１の補償用ＭＯＳトランジスタ、６ｊ  第２の補償用ＭＯＳトランジスタ、６ｋ  第３の補償用ＭＯＳトランジスタ、６ｌ  第４の補償用ＭＯＳトランジスタ、７  レギュレータ、７ａ  分圧回路、７ａ１、７ａ２、７ａ３、７ａ４、７ａ５  分圧抵抗、７ｂ  比較回路、７ｃ  調整回路、７ｃ１、７ｃ２  スイッチ素子、８  第１のスイッチ回路、９  第２のスイッチ回路、１０  カラムゲート、１０ａ、１０ｂ  ｎＭＯＳトランジスタ、１１  パルス制御回路、１２  制御回路、１３  第３の電源（電源ＶＤＤ）、１４  出力端子、１５  検出回路、１００、２００  半導体記憶装置、１０００  半導体チップ、１００１  基板、１００２  ＮＡＮＤ型フラッシュメモリ、１００３、１００４  スペーサ、１００５  ＰＳＲＡＭ、１００６  コントローラ、１００７  ワイヤ、１００８  半田ボール、２０００  携帯電話２００１  メイン画面、２００２  本体上部、２００３  キーパッド、２００４  本体下部、ＢＬ  ビット線、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７  キャパシタ、共通ソース線  ＳＬ、ＳＷ（Ｅｒｇ１）  第１の消去用スイッチ素子、ＳＷ（Ｅｒｇ２）  第２の消去用スイッチ素子、ＳＷ（Ｅｒｇ３）  第３の消去用スイッチ素子、ＳＷ（Ｅｒｇ４）  第４の消去用スイッチ素子、ＳＷ（Ｐｒｇ１）  第１の書き込み用スイッチ素子ＳＷ（Ｐｒｇ２）  第２の書き込み用スイッチ素子、ＳＷ（Ｐｒｇ３）  第３の書き込み用スイッチ素子、ＳＷ（Ｐｒｇ４）  第４の書き込み用スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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