(57)【要約】【課題】同一素子領域に、メモリトランジスタと制御用トランジスタとのゲート電極を、ゲート長方向に対向するとともに平行して設ける半導体不揮発性記憶素子では、サイドウォールスペーサを備えるＬＤＤ構造を採用する場合、微細化に伴いゲート電極の間隔が狭くなると、ゲート電極同士が対向する領域のサイドウォールスペーサが接触してしまい、共通拡散領域を形成できなかった。【解決手段】本発明の半導体装置は、ゲート電極同士が対向する側のゲート電極の側壁に設けるサイドウォールスペーサの半導体基板に並行する方向の膜厚が、対向しない側より薄い構造とする。このような構造にすることで、ゲート電極同士が対向する領域に共通拡散領域を設けることが可能となる。【選択図】図１
2009231452.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設ける素子領域にゲート絶縁膜を介すると共にその側壁にサイドウォールスペーサを有するゲート電極を備え、該ゲート電極を挟み対向して該素子領域にソース領域とドレイン領域とを備えるＭＩＳ型トランジスタを、同一の前記素子領域内に少なくとも２つ有する半導体装置であって、
一方の前記ＭＩＳ型トランジスタをメモリトランジスタとし、他方の前記ＭＩＳ型トランジスタを制御用トランジスタとするとき、
前記メモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、そのゲート長方向を対向するとともに平行して設け、その互いの前記ゲート電極に挟まれた前記素子領域に互いの前記ＭＩＳ型トランジスタが共有するソース領域またはドレイン領域である共通拡散領域を設け、
前記サイドウォールスペーサの前記半導体基板と並行する方向の膜厚は、前記ゲート電極同士が対向する側の方が対向しない側より薄いことを特徴とする半導体装置。
【請求項２】
前記ＭＩＳ型トランジスタのソース領域またはドレイン領域は、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイドウォールスペーサは、ゲート電極同士が対向する側が単層構造であり、対向しない側が積層構造であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上の同一素子領域にメモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、ゲート長方向を対向するとともに平行して形成する工程と、
前記半導体基板と並行する方向の膜厚が、前記ゲート電極同士が対向する側の方が対向しない側より薄いサイドウォールスペーサを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造とその製造方法とに関し、特に半導体不揮発性記憶素子の面積効率を向上させる構造を備えた半導体装置の構造およびその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体不揮発性記憶素子であるメモリトランジスタは、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ構造を有している。このメモリトランジスタへの情報の書き換えや読み出しには、このメモリトランジスタの負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のＭＩＳ型トランジスタが必要である。これら専用のＭＩＳ型トランジスタを制御用トランジスタと呼ぶことにする。さらにメモリトランジスタのゲート電極については、制御用トランジスタのゲート電極と区別するためにメモリゲート電極と呼ぶこととする。
【０００３】
メモリトランジスタと制御用トランジスタとを同一の半導体基板に設けるとき、これらを同一の素子領域内に設けることがほとんどである。その際には、双方のトランジスタを近接配置して、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とが、ゲート長方向に対向するとともに平行して配置される。つまり、ゲート電極の長手方向を揃えて配置するのである。
【０００４】
このような構成とすることに加え、双方のトランジスタのゲート電極の間にソース領域またはドレイン領域となる、双方のトランジスタの共通拡散領域を設けることにより、半導体基板に設ける素子領域内の面積効率が向上する。このような構造の半導体装置は、多くの提案をみるものである（例えば、特許文献１参照。）。
【０００５】
特許文献１に示した従来技術は、特にメモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とを同じ導電性材料を用い、同一の加工工程にて形成することができる。このようにすることで、製造工程の簡略化と同時に、双方のトランジスタのゲート電極のホトリソ工程での合わせ余裕度の低減が実現できる。この場合の合わせ余裕度とは、双方のトランジスタのゲート電極を別個の加工工程にて形成する際、先行して設ける一方のゲート電極に、継続して設ける他方のゲート電極のホトリソ工程での露光機のズレ量を考慮した寸法のことである。この寸法が不要となることにより、さらなる面積効率の向上が図られるのである。
【０００６】
さらに、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とを別個の加工工程にて形成した場合、先行して設けるゲート電極側壁に、継続して設けるゲート電極を加工する際に発生するエッチング残渣が問題となる。
ゲート電極の側壁に残渣が発生すると、残渣の下部に位置する素子領域には、ソース領域またはドレイン領域となる拡散領域を設けることが困難となることから、ゲート電極側壁部近傍の基板抵抗が高くなり、半導体装置として安定した電気特性を有することが困難である。従来文献１に示した従来技術では、前述のエッチング残渣の発生を回避できることから、安定した電気特性を有することができるのである。
【０００７】
特許文献１に示した従来技術を、図を用いて説明する。図１０は、特許文献１に示した従来技術の半導体装置の構造を示した断面図であって、説明しやすいようにその主旨を逸脱しないように書き直したものである。
図１０において、１は半導体基板、２はフィールド酸化膜、３は素子領域、４はゲート
絶縁膜、５はメモリ絶縁膜、６はゲート電極、７はメモリゲート電極、８，１０は拡散領域、９は共通拡散領域である。
【０００８】
３ａはメモリトランジスタ、３ｂは制御用トランジスタである。５ａは第１絶縁膜、５ｂは第２絶縁膜、５ｃは第３絶縁膜であり、これらでメモリ絶縁膜５を構成している。
メモリトランジスタ３ａは、拡散領域８，共通拡散領域９，メモリ絶縁膜５，メモリゲート電極７で構成している。
制御用トランジスタ３ｂは、拡散領域１０，共通拡散領域９，ゲート絶縁膜４，ゲート電極６で構成している。
それぞれのトランジスタのゲート電極下の半導体基板１の領域はチャネル領域となっている。
【０００９】
図１０に示したように、半導体基板１上に周囲をフィールド酸化膜２で囲まれる素子領域３に、メモリトランジスタ３ａと制御用トランジスタ３ｂとを設けている。メモリゲート電極７とゲート電極６とは、そのゲート長方向を対向するとともに平行して設けている。なお、ゲート長方向とは、図１０に示す例では、図面手前から奥に向かう方向である。
双方のゲート電極の間の半導体基板１には、メモリトランジスタ３ａと制御用トランジスタ３ｂとの共通の拡散領域となる共通拡散領域９を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板１には、メモリゲート電極７およびゲート電極６をそれぞれ挟み、共通拡散領域９と対向して拡散領域８，１０を設けている。拡散領域８，１０は、共通拡散領域９がソース領域とするとドレイン領域となり、共通拡散領域９がドレイン領域となると逆にソース領域となる。
【００１０】
近年の半導体装置は、高集積化および高速応答性が要求されており、ＭＩＳ型トランジスタの構造も微細化されるに至っている。しかしながら、ＭＩＳ型トランジスタは、微細化に伴って、特にトランジスタのチャネル領域の短小化による短チャネル効果の問題が顕在化することが知られている。
この問題点を改善する構造として、ゲート電極側壁に絶縁膜よりなるサイドウォールスペーサを備え、サイドウォール下部に位置するソース領域またはドレイン領域である拡散領域を他の領域より不純物濃度が薄い低濃度拡散領域とするＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ型トランジスタが提案されている。
【００１１】
ＬＤＤ構造を構成する低濃度拡散領域により、ソース領域またはドレイン領域とゲート電極直下のチャネル領域との間の不純物濃度分布がなだらかになり、特にドレイン領域側での電界集中を緩和し、ブレークダウン現象やホットキャリアの発生を制限することができる。これにより、短チャネル効果を抑制することができるのである。
【００１２】
【特許文献１】特開平４−３４３４７７号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１に示した従来技術のように、メモリトランジスタと制御用トランジスタとを併設し、共通拡散領域を有するような構成は、双方のトランジスタを接近配置することができるため、素子領域内の面積効率がよい。しかし、そのような構成の半導体装置が昨今の微細化要求に対応しようとすると、新たな問題が発生することがわかった。
すなわち、トランジスタ構造にＬＤＤ構造を採用してしまうと、メモリゲート電極とゲート電極とに挟まれる領域は、サイドウォールスペーサを形成する絶縁膜に埋め込まれてしまい、半導体基板に設ける共通拡散領域を設けることができなくなるという問題点である。
【００１４】
図１１は、上述の問題が発生した様子を説明する図である。図１１は、図１０を用いて説明した特許文献１に示した従来技術にＬＤＤ構造を採用した例を模式的に示した断面図であって、共通拡散領域９が形成できなくなった状態を示したものである。図１１において、１１は低濃度拡散領域、１２はサイドウォールスペーサである。すでに説明した同一の構成には同一の番号を付与している。
低濃度拡散領域１１は、拡散領域８，１０と共通拡散領域９（図１１には図示しない）とに比べ不純物濃度が薄い。拡散領域８や拡散領域１０は、メモリゲート電極７やゲート電極６よりもサイドウォールスペーサ１２の分だけオフセットされており、その部分に低濃度拡散領域１１を設けている。
【００１５】
図１１に示したように、隣接して配置されたメモリトランジスタ３ａのメモリゲート電極７と制御用トランジスタ３ｂのゲート電極６とが対向する部分は、双方が備えるサイドウォールスペーサ１２同士が接触してしまい、埋め込まれてしまう。これにより、共通拡散領域９を形成するための不純物導入ができなくなってしまうのである。
【００１６】
以上の説明から明らかなように、特許文献１に示した従来技術に対して、共通拡散領域９を形成するための技術を投入せずにＬＤＤ構造を採用すると、トランジスタ構造が構成できず、昨今の高集積化および高速応答性の要求に対応できなかった。
【００１７】
本発明の半導体装置は、このような課題を解決するためにある。そしてその目的は、安定した電気特性を有しながら、微細化を実現する半導体装置とその製造方法を提供するというものである。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
【００１９】
半導体基板に設ける素子領域にゲート絶縁膜を介すると共にその側壁にサイドウォールスペーサを有するゲート電極を備え、ゲート電極を挟み対向して素子領域にソース領域とドレイン領域とを備えるＭＩＳ型トランジスタを、同一の前記素子領域内に少なくとも２つ有する半導体装置であって、
一方の前記ＭＩＳ型トランジスタをメモリトランジスタとし、他方の前記ＭＩＳ型トランジスタを制御用トランジスタとするとき、メモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、そのゲート長方向を対向するとともに平行して設け、その互いのゲート電極に挟まれた素子領域に互いのＭＩＳ型トランジスタが共有するソース領域またはドレイン領域である共通拡散領域を設け、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いことを特徴とする。
【００２０】
ＭＩＳ型トランジスタのソース領域またはドレイン領域は、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造であることを特徴とする。
【００２１】
サイドウォールスペーサは、ゲート電極同士が対向する側が単層構造であり、対向しない側が積層構造であることを特徴とする。
【００２２】
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
【００２３】
半導体基板上の同一素子領域にメモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、ゲート長方向を対向するとともに平行して形成する工程と、半導体基板と並行する方向の膜厚が、ゲート電極同士が対向する側の方が対向しない側より薄いサ
イドウォールスペーサを形成する工程と、を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体基板上に設ける同一の素子領域内に制御用のＭＩＳ型トランジスタと半導体不揮発性記憶素子であるメモリトランジスタとを設ける半導体装置を微細化しても、短チャネル効果が発生しないという効果を有する。
【発明を実施するための最良の形態】
【００２５】
本発明の半導体装置は、ゲート長方向に対向するとともに平行して設けるメモリトランジスタのメモリゲート電極および制御用のＭＩＳ型トランジスタのゲート電極の側壁に備えるサイドウォールスペーサの膜厚を変えることによって、ＬＤＤ構造を有するトランジスタであっても微細化することができる。
すなわち、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いのである。このような構造とすることによって、微細化に伴い、対向するゲート電極同士の間が狭くなる場合でも、メモリゲート電極とゲート電極との間に設ける共通拡散領域を設けることが可能となるのである。
【００２６】
以下、図面を用いて本発明の半導体装置を実施するための最良な形態の構造とその製造方法とを説明する。メモリトランジスタは、ＭＩＳ型トランジスタ構造を有しており、知られているＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＭＯＮＯＳ型メモリトランジスタを例にして説明する。隣接して設ける制御用のＭＩＳ型トランジスタは、このＭＯＮＯＳ型メモリトランジスタへの情報の書き換えや読み出しに負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のＭＩＳ型トランジスタである。
【００２７】
なお、発明に使用する図においては、発明を説明するために必要な部分のみを示しており、保護膜、金属配線などは省略している。
【００２８】
［本発明の半導体装置の構造の説明：図１］
まず、本発明の半導体装置の構造を図１を用いて説明する。図１は、本発明の半導体装置の構成を模式的に示す断面図であって、ＭＯＮＯＳ型メモリトランジスタと制御用のＭＩＳ型トランジスタとが隣接配置している様子を示している。
図１において、１は半導体基板、２はフィールド酸化膜、３は素子領域、３ａはＭＯＮＯＳ型メモリトランジスタ、３ｂは制御用トランジスタ、４はゲート絶縁膜、５はメモリ絶縁膜、５ａは第１絶縁膜、５ｂは第２絶縁膜、５ｃは第３絶縁膜、６はゲート電極、７はメモリゲート電極、８，１０は拡散領域、９は共通拡散領域である。８ａ，９ａ，１０ａは第１拡散領域、８ｂ，９ｂ，１０ｂは第２拡散領域である。１２はサイドウォールスペーサである。
【００２９】
半導体基板１は、例えば、シリコン半導体基板を用いることができる。第１絶縁膜５ａはシリコン酸化膜、第２絶縁膜５ｂはシリコン窒化膜、第３絶縁膜５ｃはシリコン酸化膜で構成することができ、半導体基板１の表面に順次積層してなる。これら３つの絶縁膜でメモリ絶縁膜５を構成している。メモリ絶縁膜５の上部には、多結晶シリコンからなるメモリゲート電極７を有している。
【００３０】
半導体基板１の表面にシリコン酸化膜よりなるゲート絶縁膜４を設け、その上部に多結晶シリコンからなるゲート電極６を有している。
【００３１】
第１拡散領域８ａと第２拡散領域８ｂとで拡散領域８を構成し、第１拡散領域１０ａと
第２拡散領域１０ｂとで拡散領域１０を構成している。同様に、第１拡散領域９ａと第２拡散領域９ｂとで共通拡散領域９を構成している。
【００３２】
ＭＯＮＯＳ型メモリトランジスタ３ａは、拡散領域８，共通拡散領域９，メモリ絶縁膜５，メモリゲート電極７で構成している。制御用トランジスタ３ｂは、拡散領域１０，共通拡散領域９，ゲート絶縁膜４，ゲート電極６で構成している。それぞれのトランジスタのゲート電極下の半導体基板１の領域はチャネル領域となっている。
【００３３】
図１に示すように、半導体基板１の表面に素子領域３を設け、その周囲をフィールド酸化膜２で囲っている。この素子領域３に、ＭＯＮＯＳ型メモリトランジスタ３ａと制御用トランジスタ３ｂとを設けている。メモリゲート電極７とゲート電極６とは、そのゲート長方向を対向するとともに平行して設けている。なお、ゲート長方向とは、図１に示す例では、図面手前から奥に向かう方向である。
【００３４】
双方のゲート電極の間の半導体基板１には、ＭＯＮＯＳ型メモリトランジスタ３ａと制御用トランジスタ３ｂとの共通の拡散領域となる共通拡散領域９を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板１には、メモリゲート電極７およびゲート電極６をそれぞれ挟み、共通拡散領域９と対向して拡散領域８，１０を設けている。拡散領域８，１０は、共通拡散領域９がソース領域とするとドレイン領域となり、共通拡散領域９がドレイン領域となると逆にソース領域となる。
【００３５】
さらに、メモリゲート電極７およびゲート電極６の側壁には、シリコン酸化膜よりなるサイドウォールスペーサ１２を設けている。
このサイドウォールスペーサ１２と平面的に重なる半導体基板１には、第１拡散領域８ａ，９ａ，１０ａを有している。その第１拡散領域に接して第２拡散領域８ｂ，９ｂ，１０ｂを設けている。第１拡散領域は、その不純物濃度が第２拡散領域よりも低い。この構成は、知られているＬＤＤ構造のＭＩＳ型トランジスタであるので、説明は省略する。
【００３６】
図１に示すように、サイドウォールスペーサ１２の半導体基板１と並行する方向の膜厚は、メモリゲート電極７とゲート電極６との側壁が対向する側の方が、対向しない側の方に比べて薄い。
本発明の半導体装置の最も特徴的な部分は、まさにこの部分であって、ＭＯＮＯＳ型メモリトランジスタと制御用ＭＩＳ型トランジスタとがそれぞれ有するゲート電極を覆うサイドウォールスペーサは、その半導体基板と並行する方向の膜厚が均一ではないという点である。
【００３７】
図１に示すような構成にすることにより、メモリゲート電極７とゲート電極６との側壁にサイドウォールスペーサを有しても、メモリゲート電極７とゲート電極６とが対向する側のサイドウォールスペーサ１２同士は接触せず、離間することができる。
【００３８】
昨今の半導体素子の微細化要求に対して、ＭＯＮＯＳ型メモリトランジスタ３ａと制御用トランジスタ３ｂとの距離を、より接近させて配置しても（メモリゲート電極７とゲート電極６とが対向する距離が小さくなった場合でも）、メモリゲート電極７とゲート電極６とが対向する半導体基板１の領域は、サイドウォールスペーサ１２で埋め込まれることなく、共通拡散領域９を設けることができるのである。
【００３９】
以上説明した本発明の実施形態においては、メモリトランジスタとして、メモリ絶縁膜が、第１絶縁膜，第２絶縁膜，第３絶縁膜の３層の積層膜で構成されるＭＯＮＯＳ型メモリトランジスタを用いる例を説明したが、もちろんこれに限定するものではない。
例えば、メモリ絶縁膜は、第１絶縁膜をシリコン酸化膜で構成するトンネル絶縁膜、第２絶縁膜をシリコン窒化膜で構成する電荷蓄積膜とする２層の積層膜としてもよい。もちろん、電荷蓄積膜は、強誘電体膜で構成してもよい。
【００４０】
［本発明の実施形態における構造の製造方法：図２〜図９］
次に、図１に示す本発明の実施形態における半導体装置の製造方法を、図２〜図９の断面図を用いて説明する。図２〜図９は、本発明の実施形態における半導体装置の構造の製造方法を工程順に示す断面図であり、特に、膜厚の異なるサイドウォールスペーサの形成にあたり、メモリゲート電極とゲート電極との側壁が対向しない側のサイドウォールスペーサを２層の絶縁膜で構成することにより厚くする場合の製造方法を例として説明する。
【００４１】
まず、図２に示すように、シリコンからなる導電型がＰ型の半導体基板１に、周囲を既知の選択酸化処理により設ける膜厚５５０ｎｍのフィールド酸化膜２で囲む素子領域３を形成する。さらに酸素と窒素との混合気体中にて酸化処理を行い、全面に厚さ２ｎｍのシリコン酸化膜からなる第１絶縁膜５ａを形成する。
【００４２】
次に、第１絶縁膜５ａの上に原料ガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いる化学気相成長法（以下ＣＶＤ法と記載する）によりシリコン窒化膜よりなる第２絶縁膜５ｂを１０ｎｍの厚さで形成する。
さらに、酸化性雰囲気中にて酸化処理を行い、第２絶縁膜５ｂの表面にシリコン酸化膜からなる第３絶縁膜５ｃを４ｎｍの厚さで形成する。積層構造である第１絶縁膜５ａと第２絶縁膜５ｂと第３絶縁膜５ｃとは、メモリトランジスタのメモリ絶縁膜として機能する。
【００４３】
次に、ホトレジスト１３を回転塗布法により全面に形成し、ホトマスクを用いて露光現像処理を行い、メモリトランジスタ３ａのメモリゲート電極７を設ける部分であるメモリゲート領域７ａにホトレジスト１３が残るようにパターニングする。
【００４４】
次に、図２で説明した工程で形成したホトレジスト１３をエッチングマスクとして、第３絶縁膜５ｃ，第２絶縁膜５ｂ，第１絶縁膜５ａを順次エッチングする。その後、ホトレジスト１３は除去する。
【００４５】
次に、図３に示すように、酸素と窒素との混合気体中にて酸化処理を行い、メモリゲート領域７ａを除く素子領域３にシリコン酸化膜からなる膜厚が８ｎｍのゲート絶縁膜４を形成する。さらに、全面に原料ガスにモノシラン（ＳｉＨ４）用いたＣＶＤ法により多結晶シリコン膜１４を３５０ｎｍ程度の膜厚で形成する。
【００４６】
次に、再びホトレジスト１３を回転塗布法により全面に形成する。ホトマスクを用いて露光現像処理を行い、メモリゲート領域７ａおよび制御用トランジスタのゲート電極６を設ける部分であるゲート領域６ａ上に、ホトレジスト１３がゲート電極６およびメモリゲート電極７の形状になるようにパターニングする。
【００４７】
次に、図４に示すように、図３で説明した工程で形成したホトレジスト１３をエッチングマスクとし、エッチングガスに臭化水素（ＨＢｒ）と塩素（Ｃｌ２）とを用いたドライエッチングにより、多結晶シリコン膜１４をゲート電極６およびメモリゲート電極７としてパターニングする。さらに、半導体基板１をフッ酸溶液に浸し、臭化水素の反応生成物である臭化物を除去する。これにより、ゲート電極６と半導体基板１との間のみにゲート絶縁膜４が残り、メモリゲート電極７と半導体基板１との間にのみメモリ絶縁膜５が残る構造となる。その後、ホトレジスト１３は除去する。
【００４８】
次に、ゲート電極６およびメモリゲート電極７をマスクとして導電型がＮ型の不純物であるリン（Ｐ）をイオン注入量１０１３ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３表面のゲート電極６およびメモリゲート電極７と自己整合する領域に第１不純物領域１５ａを形成する。この第１不純物領域１５ａは、後の工程により第１拡散領域となる。
【００４９】
次に、図５に示すように、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）とを用いるＣＶＤ法により、膜厚２００ｎｍの第１シリコン酸化膜層１６ａを形成する。第１シリコン酸化膜層１６ａは、後の工程により第１サイドウォールスペーサとなる。
【００５０】
次に、図６に示すように、第１シリコン酸化膜層１６ａに対し、エッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、ゲート電極６およびメモリゲート電極７の側壁に第１サイドウォールスペーサ１２ａを形成する。
さらに、再びホトレジスト１３を回転塗布法により全面に形成し、ホトマスクを用いて露光現像処理を行い、ゲート電極６とメモリゲート電極７との側壁が対向する領域が開口するようホトレジスト１３をパターニングする。
【００５１】
次に、図７に示すように、図６で説明する工程で形成したホトレジスト１３を耐エッチングマスクとして用い、エッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、ゲート電極と６とメモリゲート電極７との側壁が対向する側の第１サイドウォールスペーサ１２ａを除去する。
次に、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）とを用いるＣＶＤ法により、膜厚１００ｎｍの第２シリコン酸化膜層１６ｂを形成する。第２シリコン酸化膜層１６ｂは、後の工程により第２サイドウォールスペーサとなる。
【００５２】
次に、図８に示すように、第２シリコン酸化膜層１６ｂに対し、エッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行う。ゲート電極６とメモリゲート電極７との側壁が対向する側には、ゲート電極６およびメモリゲート電極７の側壁に接するように第２サイドウォールスペーサ１２ｂが形成され、そして対向しない側には、第１サイドウォールスペーサ１２ａ側壁に接するように第２サイドウォールスペーサ１２ｂが形成される。
図８に示すように、ゲート電極と６とメモリゲート電極７との側壁が対向する側におけるサイドウォールは、第２サイドウォール１２ｂのみで構成され、対向しない側のサイドウォールは、半導体基板１と並行する方向に第１サイドウォール１２ａと第２サイドウォール１２ｂとを積層した構造となる。
【００５３】
さらに、導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量３×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３表面のゲート電極６とメモリゲート電極７と第１サイドウォールスペーサ１２ａと第２サイドウォールスペーサ１２ｂとの自己整合する領域に第２不純物領域１５ｂを形成する。第２不純物領域１５ｂは、後の工程により第２拡散領域となる。
【００５４】
次に、図９に示すように、第１不純物領域１５ａと第２不純物領域１５ｂとを活性化させるため、酸化拡散炉を用いる窒素雰囲気中でのアニール処理を行なう。このアニール処理により第１不純物領域１５ａと第２不純物領域１５ｂとの不純物は、活性化すると同時に拡散する。第１不純物領域１５ａは、第１拡散領域８ａ，９ａ，１０ａとなり、第２不純物領域１５ｂは、第２拡散領域８ｂ，９ｂ，１０ｂとなる。そして、これら２つの拡散領域で、それぞれソース領域またはドレイン領域を構成する。つまり、第１拡散領域８ａと第２拡散領域８ｂとで拡散領域８を構成し、第１拡散領域１０ａと第２拡散領域１０ｂ
とで拡散領域１０を構成する。同様に、第１拡散領域９ａと第２拡散領域９ｂとで共通拡散領域９を構成するのである。
以上説明した製造法によって、図１に示す本発明の半導体装置は完成する。
【００５５】
なお、サイドウォールスペーサ１２を構成する第１サイドウォールスペーサ１２ａと第２サイドウォールスペーサ１２ｂとは、同じシリコン酸化膜からなることから、図９に示す構成と図１に示す構成とは同じ構成となる。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、半導体不揮発性記憶素子を搭載した半導体装置を微細化することができる。このため、小型化要求のある電子機器用の半導体装置として好適である。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体装置の構造を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図であって、半導体基板上に素子領域とメモリ絶縁膜を形成する工程を説明する図である。
【図３】本発明の半導体装置の製造方法を説明する断面図であって、メモリ絶縁膜をエッチングする工程と、ゲート絶縁膜および多結晶シリコン膜を形成する工程とを説明する図である。
【図４】本発明の半導体装置の製造方法を説明する断面図であって、多結晶シリコン膜をエッチングする工程と第１不純物領域を形成する工程とを説明する図である。
【図５】本発明の半導体装置の製造方法を説明する断面図であって、第１シリコン酸化膜層を形成する工程を説明する図である。
【図６】本発明の半導体装置の製造方法を説明する断面図であって、第１サイドウォールスペーサを形成する工程を説明する図である。
【図７】本発明の半導体装置の製造方法を説明する断面図であって、第２シリコン酸化膜を形成する工程を説明する図である。
【図８】本発明の半導体装置の製造方法を説明する断面図であって、第２サイドウォールスペーサと第２不純物領域とを形成する工程を説明する図である。
【図９】本発明の半導体装置の製造方法を説明する断面図であって、ソース領域およびドレイン領域を形成する工程を説明する図である。
【図１０】特許文献１に示した従来技術を説明する断面図である。
【図１１】従来技術の問題点を説明する断面図である。
【符号の説明】
【００５８】
１  半導体基板
２  フィールド酸化膜
３  素子領域
３ａ  メモリトランジスタ
３ｂ  制御用トランジスタ
４  ゲート絶縁膜
５  メモリ絶縁膜
５ａ  第１絶縁膜
５ｂ  第２絶縁膜
５ｃ  第３絶縁膜
６  ゲート電極
７  メモリゲート電極
９  共通拡散領域
１１  低濃度拡散領域
１２  サイドウォールスペーサ
１２ａ  第１サイドウォールスペーサ
１２ｂ  第２サイドウォールスペーサ
１３  ホトレジスト
１４  多結晶シリコン膜
１５ａ  第１不純物領域
１５ｂ  第２不純物領域
１６ａ  第１シリコン酸化膜層
１６ｂ  第２シリコン酸化膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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