(57)【要約】【課題】半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する。【解決手段】基板１０の第１表面に配置され,複数のフィンガーを有するゲート電極２４，ソース電極２６およびドレイン電極２２と、ゲート電極，ソース電極およびドレイン電極ごとに複数のフィンガーを束ねて形成したゲート端子電極Ｇ１〜Ｇ４，ソース端子電極Ｓ１〜Ｓ５およびドレイン端子電極Ｄと、ゲート電極，ソース電極およびドレイン電極の下部，ゲート電極とソース電極間，ゲート電極とドレイン電極間の基板上に配置された活性領域と、活性領域，ゲート電極，ソース電極およびドレイン電極上に空洞部を介して配置され，活性領域，ゲート電極，ソース電極および前レイン電極を気密封止する封止層３０とを備える半導体装置およびその製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面に配置され、それぞれ少なくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板の第１表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
前記ソース端子電極に接続されたヴィアホールと、
前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層と
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極、前記ソース電極および前記ドレイン電極上、前記ゲート電極と前記ドレイン電極間の前記基板上、および前記ゲート電極と前記ソース電極間の前記基板上に配置された第１の絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極および前記ドレイン電極上、前記ゲート電極と前記ドレイン電極間の前記基板上、および前記ゲート電極と前記ソース電極間の前記基板上に配置された第１の絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁膜上に配置された第２の絶縁膜を備えることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１の絶縁膜は、窒化膜であることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の絶縁膜は、シリコン酸化膜であることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記封止層によって前記空洞部内に配置された前記ソース電極、前記ゲート電極および前記ドレイン電極から引き出された前記ソース端子電極、前記ゲート端子電極および前記ドレイン端子電極が、前記封止層の外部に配置されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記封止層によって前記空洞部内に配置された前記ゲート電極および前記ドレイン電極からそれぞれ引き出された前記ゲート端子電極および前記ドレイン端子電極が、前記封止層の外部に配置されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート端子電極と前記ゲート電極をつなぐゲート引出し配線は、前記封止層と２０μｍ程度以上密着していることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記基板は、Ｓｉ基板、ＧａＡｓ基板、ＳｉＧｅ基板、ＩｎＰ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
基板上にソース電極、ゲート電極およびドレイン電極を形成する工程と、
前記ソース電極、前記ゲート電極および前記ドレイン電極上に犠牲層を形成する工程と、
前記犠牲層上に封止層を堆積する工程と、
前記封止層の一部に犠牲層除去用の開口部を形成する工程と、
前記開口部を介して犠牲層を除去する工程と、
前記封止層上に前記開口部を封止するキャップ封止層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート電極、前記ソース電極および前記ドレイン電極上、前記ゲート電極と前記ドレイン電極間の前記基板上、および前記ゲート電極と前記ソース電極間の前記基板上に第１の絶縁膜を形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ソース電極および前記ドレイン電極上、前記ゲート電極と前記ドレイン電極間の前記基板上、および前記ゲート電極と前記ソース電極間の前記基板上に第１の絶縁膜を形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜上に第２の絶縁膜を形成する工程を有することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜は、窒化膜であることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２の絶縁膜は、シリコン酸化膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＧａＮ，ＧａＡｓなどミリ波帯電力増幅器に用い、気密性を有する半導体素装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するヴィアホール（ＶＩＡ：貫通孔）を介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される（例えば、特許文献１および特許文献２参照。）。
【０００４】
一方、このような半導体装置に対して適用可能な気密性を保持するパッケージングの方法として、「微小構造体、微小構造体の封止方法、微小電気機械素子とその製造方法、及び電子機器」が開示されている（例えば、特許文献３参照。）。特許文献３においては、半導体プロセスを用いて密閉構造を容易に形成できるようにした微小構造体、微小電気機械素子を提供することを目的とし、基板上に微小電気機械素子本体を囲むように外囲壁部が形成され、外囲壁部の上面に上部膜が密着され、微小電気機械素子本体が密閉されている。
【０００５】
また、薄膜圧電共振器、フィルタ及び薄膜圧電共振器の例において、気密性を保持するパッケージングの方法として、「薄膜圧電共振器、フィルタ及び薄膜圧電共振器の製造方法」
が開示されている（例えば、特許文献４参照。）。特許文献４においては、空洞の破壊を防止し、共振周波数を高精度に調整できる封止構造を備えた薄膜圧電共振器を提供することを目的とし、表面に空洞を有する基板と、基板上から空洞上に延びる下部電極と、下部電極上に設けられた圧電膜と、下部電極と対向し圧電膜上に配置され、さらに圧電膜上から基板上に延びる上部電極と、下部電極および上部電極が対向する領域で規定される共振部を内側に含み、空洞から延在する開口部が外側に位置するように基板上に設けられ、共振部を封止する封止部材とを備える。
【０００６】
図１４は、従来例に係る半導体装置の全体的な模式的平面パターン構成図を示す。
【０００７】
従来例に係る半導体装置の全体的な模式的平面パターン構成は、図１４に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２６およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２６およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄとを備える。
【０００８】
図１４の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【０００９】
図１４の例では、ソース端子電極Ｓ１〜Ｓ５において、基板１０の裏面からヴィアホールが形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するヴィアホールＳＣ１〜ＳＣ５を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
【００１０】
尚、ゲート端子電極Ｇ１〜Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００１１】
図１５（ａ）は、従来例に係る半導体装置のパッケージ構成であって、模式的平面パターン構成図、図１５（ｂ）は、図１５（ａ）のＩ−Ｉ線に沿う模式的断面構造図、図１５（ｃ）は、図１５（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図をそれぞれ示す。
【００１２】
従来例に係る半導体装置のパッケージ構成は、例えば図１５に示すように、基板と、基板上に配置された下地金属層２０と、下地金属層２０上に配置された電界効果トランジスタ１８と、電界効果トランジスタ１８の入出力部に配置された入出力整合回路１７と、入出力整合回路１７に接続された入出力ストリップライン１５と、電界効果トランジスタ１８，入出力整合回路１７，および入出力ストリップライン１５の一部を内包する外囲壁部１２と、外囲壁部１２上に接続部１４を介して配置される上面パッケージ封止部１６とを備える。
【００１３】
従来例に係る半導体装置においては、半導体素子は気密性を有せず、半導体素子を実装するパッケージに気密性を持たせていた。また、半導体素子のゲート電極上に耐湿性の高い誘電体膜を堆積していた。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【特許文献３】特開２００６−４３８４７号公報
【特許文献４】特開２００７−３６８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来例の半導体装置に適用される気密性パッケージはコストが高い。
【００１５】
また、従来の半導体装置に適用される気密性パッケージは、端子部にも気密性を持たせるために、端子を外囲器と密着させなければならず、そのため、端子の高周波特性に大きな影響を与えている。
【００１６】
一方、半導体自身に気密性を持たせるために、ゲート電極上に樹脂を塗布する方法もあるが、この方法は、ゲート容量を増やし、半導体装置の利得を低下させているという問題点がある。
【００１７】
本発明の目的は、半導体素子自身に気密性を有することができ、その結果、パッケージに気密性を持たせる必要のない半導体装置およびその製造方法を提供することにある。
【００１８】
本発明の目的は、半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する半導体装置およびその製造方法を提供することにある。
【００１９】
本発明の目的は、ゲート容量を増やすことなく半導体素子自身に気密性を有することができ、低価格で高信頼性の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の実施の形態に係る半導体装置においては、半導体素子自身に気密性を持たせる点に特徴を有する。さらに具体的には、半導体装置の製造方法において、半導体基板上の半導体素子部分の上に空洞を形成し、半導体素子自身に気密性を持たせる点に特徴を有する。
【００２１】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面に配置され、それぞれすくなくとも１以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記基板の第１表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、前記ソース端子電極に接続されたヴィアホールと、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層とを備えることを特徴とする半導体装置が提供される。
【００２２】
本発明の他の態様によれば、基板上にソース電極、ゲート電極およびドレイン電極を形成する工程と、前記ソース電極、前記ゲート電極および前記ドレイン電極上に犠牲層を形成する工程と、前記犠牲層上に封止層を堆積する工程と、前記封止層の一部に犠牲層除去用の開口部を形成する工程と、前記開口部を介して犠牲層を除去する工程と、前記封止層上に前記開口部を封止するキャップ封止層を形成する工程とを有することを特徴とする半導体素子の製造方法が提供される。
【発明の効果】
【００２３】
本発明によれば、半導体素子自身に気密性を有することができ、その結果、パッケージに気密性を持たせる必要のない半導体装置およびその製造方法を提供することができる。
【００２４】
本発明によれば、半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する半導体装置およびその製造方法を提供することができる。
【００２５】
本発明によれば、ゲート容量を増やすことなく半導体素子自身に気密性を有することができ、低価格で高信頼性の半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２７】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２８】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、基板１０と、基板１０の第１表面に配置され、それぞれすくなくとも１以上のフィンガーを有するゲート電極２４、ソース電極２６およびドレイン電極２２と、基板１０の第１表面に配置され、ゲート電極２４、ソース電極２６およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１〜Ｇ４、ソース端子電極Ｓ１〜Ｓ４およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２６およびドレイン電極２２の下部、ゲート電極２４とソース電極２６間、ゲート電極２４とドレイン電極２２間の基板１０上に配置された活性領域と、ソース端子電極Ｓ１〜Ｓ５にそれぞれ接続されたヴィアホールＳＣ１〜ＳＣ５と、活性領域、ゲート電極２４、ソース電極２６およびドレイン電極２２上に空洞部を介して配置され、活性領域、ゲート電極２４、ソース電極２６およびドレイン電極２２を気密封止する封止層３０とを備える。
【００２９】
図１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【００３０】
基板１０には、Ｓｉ基板、ＧａＡｓ基板、ＳｉＧｅ基板、ＩｎＰ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板などを適用することができる。
【００３１】
本発明の第１の実施の形態に係る半導体装置のパッケージ構成は、例えば図２に示すように、基板と、基板上に配置された下地金属層２０と、下地金属層２０上に配置された電界効果トランジスタ１８と、電界効果トランジスタ１８の入出力部に配置された入出力整合回路１７と、入出力整合回路１７に接続された入出力ストリップライン１５と、電界効果トランジスタ１８，入出力整合回路１７，および入出力ストリップライン１５の一部を内包する外囲壁部１２と、外囲壁部１２上に接続部１４を介して配置される上面パッケージ封止部１６とを備える。
【００３２】
本発明の第１の実施の形態に係る半導体装置においては、図１に示すように、半導体素子上に空洞部を介して配置された封止層３０によって、半導体素子自身に気密性を持たせており、半導体素子を実装するパッケージに気密性を持たせる必要はない。このため、パッケージコストを低減することができる。
【００３３】
図２（ｃ）および図２（ｄ）に模式的に示すように、外囲壁部１２は、入出力ストリップライン１５の近傍においては、入出力ストリップラインの実装幅ＬS、入出力ストリップラインと外囲壁部１２との開口幅ＬGで示されるように、十分な開口幅（２×ＬG＋ＬS）を備えている。開口幅（２×ＬG＋ＬS）の寸法としては、周波数約１４ＧＨｚ程度で約１０ｍｍ程度である。
【００３４】
本発明の第１の実施の形態に係る半導体装置は、図３および図４に示すように、ゲート電極２４、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を備えていても良い。第１の絶縁膜２８としては、例えば窒化膜（ＳｉＮｘ膜）、シリコン酸化膜（ＳｉＯ2膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などを適用することができる。
【００３５】
基板１０としてＧａＡｓ基板やＧａＮ基板を使用する場合、基板表面には、ダングリングボンドが形成されるため、このようなダングリングボンドをＳｉＮｘ膜の窒素原子によって終端することで、不活性化できるという利点がある。第１の絶縁膜２８としてＳｉＮｘ膜を使用する場合の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。
【００３６】
ゲート電極２４上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上にこれらの第１の絶縁膜２８を密着性良く形成する。
【００３７】
本発明の第１の実施の形態に係る半導体装置においては、図８に示すように、封止層３０によって空洞部３６内に配置されたソース電極２６、ゲート電極２４およびドレイン電極２２から引き出されたソース端子電極Ｓ１〜Ｓ５、ゲート端子電極Ｇ１〜Ｇ４およびドレイン端子電極Ｄが、封止層３０の外部に配置されることを特徴とする。
【００３８】
或いはまた、本発明の第１の実施の形態に係る半導体装置においては、封止層３０によって空洞部３６内に配置されたゲート電極２４およびドレイン電極２２からそれぞれ引き出されたゲート端子電極Ｇ１〜Ｇ４およびドレイン端子電極Ｄが、封止層３０の外部に配置されていても良い。すなわち、図８の平面パターン構成において、ソース端子電極Ｓ１〜Ｓ５の一部を封止層３０に囲まれる空洞部３６内に配置するようにしても良い。さらに、図８の平面パターン構成において、ソース端子電極Ｓ１〜Ｓ５の全体を封止層３０に囲まれる空洞部３６内に配置するようにしても良い。
【００３９】
このような平面パターン構成によって、ゲート端子電極Ｇ１〜Ｇ４およびドレイン端子電極Ｄのみが封止層３０の外部に配置される。
【００４０】
本発明の第１の実施の形態に係る半導体装置においては、図１０に示すように、封止層３０によって空洞部３６内に配置されたドレイン電極２２に隣接して配置されるゲートバスライン４４と、ソースバスライン４６（Ｓ４）上に配置される封止層３０の内壁との距離ＬＡを所定の寸法、例えば約２０μｍ程度を有するように配置しても良い。
【００４１】
図９に示す比較例の平面パターン構成においては、封止層３０と基板１０の接合面積が小さいため、封止層３０と基板１０との間の接合マージンが小さい。これに対して、本発明の第１の実施の形態に係る半導体装置においては、図１０に示すように、封止層３０をソースバスライン４６（Ｓ４）上に配置するため、封止層３０の位置精度にマージンを取ることができる。また、封止層３０と半導体素子との接合面積を大きく取ることができるので、気密性をより高めることができる。
【００４２】
本発明の第１の実施の形態に係る半導体装置においては、図１１および図１２に示すように、ゲート端子電極Ｇ１〜Ｇ４とゲート電極２４をつなぐゲート引出し配線４８は、封止層３０と、例えば約２０μｍ程度以上密着していることを特徴とする。
【００４３】
本発明の第１の実施の形態に係る半導体装置においては、図１１および図１２に示すように、封止層３０によって空洞部３６内に配置されたドレイン電極２２に隣接して配置されるゲートバスライン４４と同層のゲート引出し配線４８上に配置される封止層３０は、例えば約２０μｍ程度以上密着している。なお、ゲート引出し配線４８と封止層３０を接着するために、例えばＴｉ層などから形成された接着層５０をゲート引出し配線４８と封止層３０との間に介在させても良い。
【００４４】
（変形例１）
本発明の第１の実施の形態の変形例１に係る半導体装置は、図５に示すように、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を備えている。第１の絶縁膜２８としては、例えばＳｉＮｘ膜、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。
【００４５】
ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上にこれらの第１の絶縁膜２８を密着性良く形成する。
【００４６】
本発明の第１の実施の形態の変形例１に係る半導体装置においては、図５に示すように、ゲート電極２４上に第１の絶縁膜２８を配置していないことから、第１の実施の形態に係る半導体装置に比べて、ゲート容量が低減される。
【００４７】
（変形例２）
本発明の第１の実施の形態の変形例２に係る半導体装置は、図６に示すように、ゲート電極２４、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を備え、さらに第１の絶縁膜２８上に第２の絶縁膜３２を備えている。
【００４８】
第１の絶縁膜２８としては、例えばＳｉＮｘ膜、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。第２の絶縁膜３２としては、例えば、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。
【００４９】
第１の絶縁膜２８として窒化膜を使用する場合の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。また、第２の絶縁膜３２としてＳｉＯ2膜を使用する場合の厚さは、例えば約１００ｎｍ〜４００ｎｍ程度である。或いはまた、第２の絶縁膜３２として使用するＳｉＯ2膜の厚さは、例えば約４００ｎｍ程度以上であっても良い。
【００５０】
ゲート電極２４、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上にこれらの第１の絶縁膜２８および第２の絶縁膜を密着性良く形成する。
【００５１】
（変形例３）
本発明の第１の実施の形態の変形例３に係る半導体装置は、図７に示すように、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を備え、さらに、第１の絶縁膜２８上に第２の絶縁膜３２を備えている。
【００５２】
第１の絶縁膜２８としては、例えばＳｉＮｘ膜、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。第２の絶縁膜３２としては、例えば、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。
【００５３】
ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上にこれらの第１の絶縁膜２８および第２の絶縁膜を密着性良く形成する。
【００５４】
本発明の第１の実施の形態の変形例３に係る半導体装置においては、図７に示すように、ゲート電極２４上に第１の絶縁膜２８および第２の絶縁膜３２を配置していないことから、第１の実施の形態或いはその変形例２に係る半導体装置に比べて、ゲート容量が低減される。
【００５５】
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法は、図１３に示すように、基板１０上にソース電極２６、ゲート電極２４およびドレイン電極２２を形成する工程と、ソース電極２６、ゲート電極２４およびドレイン電極２２を被覆して犠牲層３４を形成する工程と、犠牲層３４を被覆して封止層３０を堆積する工程と、封止層３０の一部に犠牲層除去用の開口部を形成する工程と、開口部を介して犠牲層３４を除去する工程と、封止層３０上に開口部を封止するキャップ封止層３８を形成する工程とを有する。
【００５６】
また、ゲート電極２４、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を形成する工程を有していても良い。
【００５７】
また、ソース電極２６およびドレイン電極２２上、ゲート電極２４とドレイン電極２２間の基板１０上、およびゲート電極２４とソース電極２６間の基板１０上に第１の絶縁膜２８を形成する工程を有していても良い。
【００５８】
また、第１の絶縁膜２８上に第２の絶縁膜３２を形成する工程を有していても良い。
【００５９】
また、第１の絶縁膜２８は、窒化膜で形成されていても良い。
【００６０】
また、第２の絶縁膜３２は、シリコン酸化膜で形成されていても良い。
【００６１】
以下、図１３を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法を詳述する。
【００６２】
（ａ）まず、図１３（ａ）に示すように、基板１０上に、ドレイン電極２２、ゲート電極２４、およびソース電極２６を形成後、第１の絶縁膜２８を形成する。ソース電極２６およびドレイン電極２２としては、例えばＴｉ／Ａｌ、ゲート電極２４としては、例えばＮｉ／Ａｌを適用することができる。また、第１の絶縁膜２８としては、前述の通り、ＳｉＮx膜、ＳｉＯ2膜、ＳｉＯＮ膜などを適用することができる。図１３（ａ）の例は、厚さ約８０ｎｍ程度の窒化膜を使用している。また、基板１０としては、Ｓｉ基板、ＧａＡｓ基板、ＳｉＧｅ基板、ＩｎＰ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板などを適用することができる。尚、基板１０には、有機金属気相堆積法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：1Molecular Beam Epitaxy）などによって、所望の半導体素子の活性領域が形成されているが、詳細は省略する。
【００６３】
（ｂ）次に、図１３（ｂ）に示すように、第１の絶縁膜２８を被覆するように、犠牲層３４を形成する。犠牲層３４の材料としては、例えば感光性ポリイミド樹脂などを適用することができる。使用した感光性ポリイミド樹脂からなる犠牲層３４の厚さは、約５〜１０μｍ程度である。
【００６４】
（ｃ）次に、図１３（ｃ）に示すように、犠牲層３４を被覆するように、封止層３０を形成する。封止層３０の材料としては、例えば厚さ約１μｍ程度を有するエポキシ系熱硬化樹脂、或いは例えば厚さ約１μｍ程度シリコン酸化膜或いは窒化膜などを適用することができる。
【００６５】
（ｄ）次に、図１３（ｄ）に示すように、封止層３０に、幅約５〜２０μｍ程度の開口部を形成する。開口部の配置は、例えば、幅約１０μｍ程度で、所定の約３０μｍ程度のピッチで形成してもよく、或いは全くランダムに形成しても良い。
【００６６】
（ｅ）次に、図１３（ｅ）に示すように、酸素プラズマアッシャーにより、上記工程によって開口された開口部を介して、犠牲層３４をエッチングにより除去し、空洞部３６を形成する。この工程において、プラズマエッチングによるダメージを回避するために、図６に示すように、例えばシリコン酸化膜などからなる第２の絶縁膜３２を第１の絶縁膜２８上に形成しても良い。
【００６７】
（ｆ）次に、図１３（ｆ）に示すように、開口部を充填するように、封止層３０上にキャップ封止層３８を形成して空洞部３６を気密性良く封止する。キャップ封止層３８の材料としては、有機ポリマー樹脂、ＳｉＯ2膜、ＳｉＮx膜などを適用することができる。
【００６８】
本発明によれば、半導体素子自身に気密性を有することができ、その結果、パッケージに気密性を持たせる必要のない半導体装置およびその製造方法を提供することができる。
【００６９】
本発明によれば、半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する半導体装置およびその製造方法を提供することができる。
【００７０】
本発明によれば、ゲート容量を増やすことなく半導体素子自身に気密性を有することができ、低価格で高信頼性の半導体装置およびその製造方法を提供することができる。
【００７１】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７２】
なお、電力増幅用半導体素子はＭＥＳＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
【００７３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００７４】
本発明の実施の形態に係る半導体装置およびその製造方法は、半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】本発明の第１の実施の形態に係る半導体装置のパッケージ構成であって、（ａ）模式的平面パターン構成図、（ｂ）（ａ）のＩ−Ｉ線に沿う模式的断面構造図、（ｃ）（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）外囲璧部の模式的鳥瞰図。
【図３】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図において、ドレイン電極２２、ゲート電極２４、ソース電極２６およびＩＩＩ−ＩＩＩ線の説明図。
【図４】図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５】本発明の第１の実施の形態の変形例１に係る半導体装置において、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６】本発明の第１の実施の形態の変形例２に係る半導体装置において、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７】本発明の第１の実施の形態の変形例３に係る半導体装置において、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図において、ドレイン電極２２、ゲートバスライン４４、ソースバスライン４６およびＩＶ−ＩＶ線の説明図。
【図９】本発明の比較例に係る半導体装置において、ＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１０】図８のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図において、ドレイン電極４２、ゲートバスライン４４、ゲート引出し線４８およびＶ−Ｖ線の説明図。
【図１２】図１１のＶ−Ｖ線に沿う模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法であって、（ａ）ドレイン電極２２、ゲート電極２４、ソース電極２６上に第１の絶縁膜２８を形成する工程図、（ｂ）第１の絶縁膜２８上に犠牲層３４を形成する工程図、（ｃ）犠牲層３４上に封止層３０を形成する工程図、（ｄ）封止層３０に窓開けを行う工程図、（ｅ）プラズマエッチングにより、犠牲層３４を除去し、空洞部３６を形成する工程図、（ｆ）封止層３０上にキャップ封止層３８を形成して、空洞部３６を封止する工程図。
【図１４】従来例に係る半導体装置の全体的な模式的平面パターン構成図。
【図１５】従来例に係る半導体装置のパッケージ構成であって、（ａ）模式的平面パターン構成図、（ｂ）（ａ）のＩ−Ｉ線に沿う模式的断面構造図、（ｃ）（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【符号の説明】
【００７６】
１０…基板
１２…外囲璧部
１４…接続部
１５…入出力ストリップライン
１６…上面パッケージ封止部
１７…入出力整合回路
１８…電界効果トランジスタ
２０…下地金属層
２２…ドレイン電極
２４…ゲート電極
２６…ソース電極
２８…第１の絶縁膜
３０…封止層
３２…第２の絶縁膜
３４…犠牲層
３６…空洞部
３８…キャップ封止層（有機ポリマー樹脂、ＳｉＯ2膜、ＳｉＮx膜）
４４…ゲートバスライン
４６…ソースバスライン
４８…ゲート引出し配線
５０…接着層（Ｔｉ層）
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
ＳＣ１，ＳＣ２，…，ＳＣ５…ヴィアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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