(57)【要約】【課題】ＣＭＯＳ型固体撮像素子のテスト時間の短縮化を実現する。【解決手段】外部からスキャンチェーンを介してスキャンフリップフロップに所定のデータを書き込み際には３００ＭＨｚ程度の動作クロックとし、スキャンフリップフロップから論理回路にデータをシフトし、論理回路で演算処理を行った後に、データをスキャンフリップフロップにシフトする際には１０ＭＨｚ〜３０ＭＨｚ程度の動作クロックとし、論理回路からシフトされたデータをスキャンチェーンを介して外部に読み出す際には３００ＭＨｚ程度の動作クロックとする。【選択図】図１
2009058265.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と、該論理回路のスキャンテストを行なうスキャンフリップフロップとを有する半導体集積回路の検査方法において、
前記スキャンフリップフロップ同士を接続するスキャンチェーンを介してデータをシフトさせる第１のシフト動作は、前記スキャンフリップフロップと前記論理回路との間でデータをシフトさせる第２のシフト動作よりも高速である
ことを特徴とする半導体集積回路の検査方法。
【請求項２】
前記第１のシフト動作は、外部からスキャンチェーンを介して前記スキャンフリップフロップに所定のデータを書き込む工程と、前記論理回路からシフトされたデータをスキャンチェーンを介して外部に読み出す工程とを備え、
前記第２のシフト動作は、前記スキャンフリップフロップから前記論理回路にデータをシフトし、同論理回路で演算処理を行った後に、データを前記スキャンフリップフロップにシフトする工程を備える
ことを特徴とする請求項１に記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の検査方法に関する。詳しくは、スキャンフリップフロップ回路が設けられた半導体集積回路の検査方法に係るものである。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子に代表されるＸ−Ｙアドレス型の固体撮像素子は、図４で示す様に、多数の画素がマトリクス状に配列されてセンサ５２を構成しており、このセンサ５２の各行（以下、ラインと称する。）を順に選択するための垂直走査回路５４と、センサ５２の各列（以下、カラムと称する。）を順に選択するための水平走査回路６０と、信号を出力するための出力回路６１を備えている（例えば、特許文献１参照。）。
【０００３】
ここで、垂直走査回路５４と水平走査回路６０は、例えば、シフトレジスタによって構成され、垂直走査パルス及び水平走査パルスを各ライン及び各カラムに１個ずつ順に発生する様に構成されている。
【０００４】
また、各画素に蓄えられた画素信号を読み出す際には、垂直走査回路５４によりパルス信号が一の垂直選択線５３に加えられ、１ライン分の各画素トランジスタ５１を全て通電させ、各感光部５０から画素信号が各垂直信号線５５に読み出される。各垂直信号線５５に読み出された画素信号は、画素ごとのオフセット信号を除去する相関二重サンプリング回路（ＣＤＳ）５６等の回路に供給される。
【０００５】
水平走査回路６０は、各垂直信号線５５に接続されているトランジスタ５７に水平選択線５９を介してパルス信号を与え、トランジスタ５７を通電状態にする。ＣＤＳ５６によりオフセット信号が除去された画素信号は、水平信号線５８に読み出され、出力回路６１により電圧信号に変換されて、外部に出力される。
【０００６】
ところで、ＣＭＯＳ型固体撮像素子などの撮像素子の検査としては、（１）センサのテストとして、撮像評価やアットスピード評価と称される周辺回路の最高動作周波数での実動作評価が不可欠であると共に、（２）例えば、タイミング生成やデジタル信号処理を行なう回路といった様なセンサを取り巻くデジタル回路（論理回路）のデバイステストの必要性が高まっている。
【０００７】
ここで、上述した撮像評価やアットスピード評価は、実際にＣＭＯＳ型固体撮像素子などの撮像素子を駆動させた上で、撮像素子からの画像出力信号を期待値信号と比較するものであり、高速出力される画像出力信号（例えば、６５０ＭＨｚ程度）に基づいて評価が行われることとなる。
【０００８】
一方、論理回路のデバイステストとしては、スキャンテストが知られており、以下ではスキャンテストについて図面を用いて説明を行なう。
図５は、スキャンテストを実行可能とする半導体集積回路（ＬＳＩ）を説明するための図であり、ここで示すＬＳＩには、内部回路１６０として各種論理回路が構築され、例えば入力端子ｉｎ１〜ｉｎ４からの入力データについて、内部回路１６０で演算が行われる。そしてその演算結果が出力端子ｏｕｔ１〜ｏｕｔ４から出力される。こうしたＬＳＩにおいて、スキャンテストを可能とするために、図示する様にその内部に構築されていた通常のフリップフロップをスキャンフリップフロップ１６１〜１６８に置換してＬＳＩを構成し、このスキャンフリップフロップ１６１〜１６８は、例えば、マルチプレクサ機能を有するフリップフロップであり、スキャン入力端子（ｓｃａｎ  ｉｎ）からスキャン出力端子（ｓｃａｎ  ｏｕｔ）までの間、所要数のスキャンフリップフロップがシリアル接続されている。なお、こうしたシリアル接続はスキャンチェーンと称されている。
【０００９】
そして、スキャン入力端子（ｓｃａｎ  ｉｎ）からスキャンデータパターンを入力することで、内部回路１６０に対する入力としてスキャンフリップフロップ１６１〜１６４に任意の値をセットする。セットされた値は内部回路１６０で演算処理され、その結果データがスキャンフリップフロップ１６５〜１６８に出力される。その後、スキャンチェーンをシフトさせ、スキャン出力端子（ｓｃａｎ  ｏｕｔ）から結果データを観測する。この様な手法により、ＬＳＩの不良箇所等の検査を行なうのである。
【００１０】
なお、図５については、非常に簡略化したスキャンテストのモデルであるが、例えば、特許文献２〜特許文献５には、各種スキャンテスト手法が詳細に記載されている。
【００１１】
ここで、スキャンテストは、スキャンフリップフロップ１６１〜１６４にセットされた値を内部回路１６０で処理を行ない、その結果データをスキャンフリップフロップ１６５〜１６８に出力する動作（以下、こうした一連の動作を"キャプチャー動作"と称する。）の際にデジタル回路内部の組合せロジックを動作させる必要があり、高速動作処理を行なうことができないために、従来のスキャンテストでは、デジタル回路内部の組合せロジックが動作可能なクロック周波数（例えば、１０ＭＨｚ〜３０ＭＨｚ程度）で行われている。
【００１２】
また、従来のスキャンテストでは、スキャンフリップフロップ１６１〜１６４に任意の値をセットしたり、内部回路からスキャンフリップフロップ１６５〜１６８に出力されたデータをスキャンチェーンをシフトさせたりする動作（以下、こうした動作を"シフト動作"と称する。）とキャプチャー動作における動作クロックを異ならせることは行っておらず、上述の様に、組合せロジックを動作させる必要があるが故にキャプチャー動作時における動作クロック周波数が例えば１０ＭＨｚ〜３０ＭＨｚ程度に制限されていた場合には（図６（ａ）参照。）、シフト動作時における動作クロックについてもキャプチャー動作時と同様に１０ＭＨｚ〜３０ＭＨｚ程度の周波数とされている（図６（ｂ）参照。）。
【００１３】
なお、撮像評価やアットスピード評価に用いる画像出力信号は高速で出力（例えば、６５０ＭＨｚ程度）がなされ、通常のロジックテスタでは期待値比較を行なうことが困難であるために、図７で示す様に、メモリ１７０に接続された第１の配線１７１から画像出力信号を出力し、画像出力信号をメモリに取り込んだ上で、メモリに取り込まれた画像出力信号を期待値照合するといった方法が採られている。一方、スキャンテストについては、スキャンチェーンを介してシフトされた上で出力されるスキャンアウトは１０ＭＨｚ〜３０ＭＨｚ程度であり、通常のロジックテスタで充分に期待値比較が行えることから、図７で示す様に、ロジックテスタ１７２に接続された第２の配線１７３から信号が出力され、出力された信号をロジックテスタで期待値照合するといった方法が採られている。
【００１４】
【特許文献１】特開平１０−１２６６９７号公報
【特許文献２】特開昭６３−１３４９７０号公報
【特許文献３】特開平４−７２５８３号公報
【特許文献４】特開平５−１７２８９７号公報
【特許文献５】特開平４−２８７５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
さて、近年ではＣＭＯＳイメージセンサ等の撮像素子のセンサを制御する制御回路や画像補正回路の高機能化や大規模化に伴って、センサを取り巻くデジタル回路で構成された周辺回路の不良検出を行なうデバイステストの必要性が一層高まっており、デジタル回路が大規模化すると、それに応じて検査時間が増大し、結果的にテストコストが上昇してしまうといった問題が顕著になりつつある。
【００１６】
本発明は上記の点に鑑みて創案されたものであって、スキャンテストの高速化を実現することができる半導体集積化路の検査方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の半導体集積回路の検査方法は、論理回路と、該論理回路のスキャンテストを行なうスキャンフリップフロップとを有する半導体集積回路の検査方法において、前記スキャンフリップフロップ同士を接続するスキャンチェーンを介してデータをシフトさせる第１のシフト動作を、前記スキャンフリップフロップと前記論理回路との間でデータをシフトさせる第２のシフト動作よりも高速に動作させている。
【００１８】
ここで、スキャンフリップフロップ同士を接続するスキャンチェーンを介してデータをシフトさせる第１のシフト動作が、スキャンフリップフロップと論理回路との間でデータをシフトさせる第２のシフト動作よりも高速であるために、第１のシフト動作の動作クロックを第２のシフト動作の動作クロックに拘泥することなく高速化することができ、スキャンテスト全体の高速化が実現する。
【００１９】
具体的には、論理回路で演算処理を行なう必要がある第２のシフト動作については、演算処理にみあった処理速度とする必要があるものの、スキャンチェーンを介してデータをシフトさせるのみで論理回路による演算が不要である第１のシフト動作については、演算のための処理速度を考慮する必要がないが故に高速化することができ、結果としてスキャンテスト全体の高速化が実現するのである。
【発明の効果】
【００２０】
本発明の半導体集積回路の検査方法では、スキャンテストの高速化が実現するために、テストコストの削減を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１（ａ）は本発明を適用した半導体集積回路の検査方法の一例であるＣＭＯＳ型固体撮像素子の検査方法を説明するための模式図であり、ここで示すＣＭＯＳ型固体撮像素子の基本的な構成については上記した従来のＣＭＯＳ型固体撮像素子と同様に（図４参照。）、多数の画素がマトリクス状に配列されてセンサ５２を構成しており、このセンサ５２の各ラインを順に選択するための垂直走査回路５４と、センサの各カラムを順に選択するための水平走査回路６０と、信号を出力するための出力回路６１を備えている。垂直走査回路５４と水平走査回路６０は、例えば、シフトレジスタによって構成され、垂直走査パルス及び水平走査パルスを各ライン及び各カラムに１個ずつ順に発生する様に構成されている。また、各画素に蓄積された画素信号を読み出す際には、垂直走査回路５４によりパルス信号が一の垂直選択線５３に加えられ、１ライン分の各画素トランジスタ５１を全て通電させ、各感光部５０から画素信号が各垂直信号線５５に読み出される。各垂直信号線５５に読み出された画素信号は、画素ごとのオフセット信号を除去するＣＤＳ５６等の回路に供給される。水平走査回路６０は、各垂直信号線５５に接続されているトランジスタ５７に水平選択線５９を介してパルス信号を与え、トランジスタ５７を通電状態にする。ＣＤＳ５６によりオフセット信号が除去された画素信号は、水平信号線５８に読み出され、出力回路６１により電圧信号に変換されて、外部に出力される。
【００２２】
また、本実施例のＣＭＯＳ型固体撮像素子には、センサを取り巻くデジタル回路（論理回路）７０のスキャンテストを行なうことができる様にスキャンフリップフロップ１６１〜１６８が接続されており（図１には図示せず。図５参照。）、このスキャンフリップフロップ１６１〜１６８は、例えば、マルチプレクサ機能を有するフリップフロップであり、スキャン入力端子（ｓｃａｎ  ｉｎ）からスキャン出力端子（ｓｃａｎ  ｏｕｔ）までの間、所要数のスキャンフリップフロップがシリアル接続されている。
【００２３】
さて、本発明を適用したＣＭＯＳ型固体撮像素子では、撮像評価やアットスピード評価の際に使用される画像出力信号が出力される第１の配線７１と、スキャンテストの際にスキャンチェーンを介してシフトされるスキャンアウトが出力される第２の配線７２とが共にセレクタ７３に入力される様に構成されており、セレクタはセレクタ信号に基づいて画像出力信号若しくはスキャンチェーンからシフトされるスキャンアウトのいずれかを出力信号としてメモリ７４に取り込むことができる様に構成されている。なお、出力された信号はメモリに取り込まれた状態で期待値比較がなされることとなる。
【００２４】
ここで、本実施例では、画像出力信号とスキャンアウトの双方を同一のメモリに取り込んで期待値照合を行なう場合を例に挙げて説明を行っているが、画像出力信号とスキャンアウトの双方を必ずしも同一のメモリに取り込む必要は無く、各信号に対応してメモリ７４ａ、７４ｂを形成し、各メモリで期待値照合を行っても構わない（図１（ｂ）参照。）。
【００２５】
また、本実施例では、ＣＭＯＳ型固体撮像素子を検査する場合を例に挙げて説明を行っているが、検査対象は必ずしもＣＭＯＳ型固体撮像素子である必要は無く、例えば、パーソナルコンピュータ（ＰＣ）と内蔵ディスク等の記憶装置とを高速に接続するシリアルＡＴＡといった高速インターフェイスを有し、スキャンテストを行なうＬＳＩであっても良い。
【００２６】
更に、本実施例では、検査時に高速信号（画像出力信号）と低速信号（スキャンアウト）の両信号を出力するＣＭＯＳ型固体撮像素子を検査する場合を例に挙げて説明を行っているが、本発明はスキャンテストの高速化を実現することができるものであり、必ずしも高速信号と低速信号の両信号を出力する検査である必要は無く、スキャンテストを行なう半導体集積回路の検査方法であればいかなるものであっても良い。
【００２７】
以下、上記の様に構成されたＣＭＯＳ型固体撮像素子の検査方法について説明を行なう。即ち、本発明を適用した半導体集積回路の検査方法の一例について説明を行なう。
【００２８】
先ず、撮像評価やアットスピード評価については、上記した従来のＣＭＯＳ型固体撮像素子の検査方法における撮像評価やアットスピード評価と同様に、実際にＣＭＯＳ型固体撮像素子を駆動させた上で、ＣＭＯＳ型固体撮像素子からの画像出力信号を期待値信号と比較する。
【００２９】
具体的には、セレクタ信号によってセレクタが画像出力信号を出力信号として選択する様に設定した上で、画像出力信号を第１の配線を介してメモリに取り込み、メモリに取り込んだ画像出力信号を期待値信号と比較することによって検査が行われることとなる。
【００３０】
次に、センサを取り巻くデジタル回路（論理回路）のデバイステストについては、スキャン入力端子（ｓｃａｎ  ｉｎ）からスキャンデータパターンを入力することで、内部回路１６０に対する入力としてスキャンフリップフロップ１６１〜１６４に任意の値をセットする。
【００３１】
ここで、スキャン入力端子（ｓｃａｎ  ｉｎ）からスキャンデータパターンを入力する際には、論理回路の組合せロジックを動作させる必要がないので、組合せロジックにて演算する上での処理可能な動作クロック等を一切考慮することなくスキャンフリップフロップの動作クロックを決定することができるので、例えば、３００ＭＨｚ程度の動作クロックでスキャンデータパターンを入力する（図２（ａ）参照。）。
【００３２】
続いて、セットされた値に基づいて内部回路１６０で演算処理し、その結果データがスキャンフリップフロップ１６５〜１６８に出力される。
【００３３】
ここで、キャプチャー動作の際には、内部回路の組合せロジックを動作させる必要があるために、従来のスキャンテストの動作クロックと同様に１０ＭＨｚ〜３０ＭＨｚ程度の周波数で処理を行なう（図２（ｂ）参照。）。
【００３４】
その後、スキャンフリップフロップ１６５〜１６８に出力されたデータをスキャンチェーンを介してシフトさせ、スキャン出力端子（ｓｃａｎ  ｏｕｔ）から結果データを読み出してメモリに取り込む。
【００３５】
ここで、スキャン出力端子（ｓｃａｎ  ｏｕｔ）から結果データを読み出してメモリに取り込む際には、論理回路の組合せロジックを動作させる必要がないので、組合せロジックにて演算する上での処理可能な動作クロック等を一切考慮する必要がないので、組合せロジックにて演算する上での処理可能な動作クロック等を一切考慮することなくスキャンフリップフロップの動作クロックを決定することができるので、例えば、３００ＭＨｚ程度の動作クロックでスキャン出力端子（ｓｃａｎ  ｏｕｔ）から結果データを読み出してメモリに取り込む（図２（ａ）参照。）。なお、メモリに取り込んだスキャン出力端子（ｓｃａｎ  ｏｕｔ）からの結果データを期待値信号と比較することによって検査が行われることとなる。
【００３６】
なお、一般的にスキャンテスト時はスキャンアウト以外の出力端子からの出力信号についても期待値比較を行なうことが多く、本発明を適用した半導体集積回路の検査方法ではシフト動作が高速化されることから、スキャンアウト以外の出力端子（メモリに接続されていない出力端子）からの出力については期待値比較を行なうことができないこととなる。そして、スキャンアウト以外の出力端子からの出力について期待値比較ができない場合には、故障検出率の低下を招くこととなってしまう。そのために、図３で示す様に、スキャンアウト以外の出力端子部分に観測用フリップフロップ７５を挿入し、スキャンアウト以外の出力信号もスキャンアウトから観測できる様にし、故障検出率の低下を抑制した方が好ましい。
【００３７】
本発明を適用したＣＭＯＳ型固体撮像素子の検査方法では、スキャンテストの高速化を実現することができ、具体的には、スキャンテストのシフト動作時のクロックを従来の１０ＭＨｚ〜３０ＭＨｚ程度から３００ＭＨｚ程度にまで高速化することができるために、テスト時間の削減が可能となり、テストコストを抑制することができる。
【００３８】
また、本発明を適用したＣＭＯＳ型固体撮像素子の検査方法では、撮像評価やアットスピード評価の際に使用しているメモリを利用して期待値照合を行っているために、即ち、スキャンアウトが高速化して、通常のロジックテスタでの期待値比較ができなくなることに対して撮像評価やアットスピード評価の際に使用しているメモリを使用することで対応しているために、セレクタを追加してスキャンアウトについてもメモリに取り込まれる様にするのみで対応することができ、スキャンテストの高速化を実現するにあたって、回路規模が増大することも無い。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用したＣＭＯＳ型固体撮像素子の検査方法を説明するための模式図である。
【図２】本発明を適用したスキャンテストを説明するための模式図である。
【図３】スキャンアウト以外の出力端子からの出力についての観測を説明するための模式図である。
【図４】ＣＭＯＳ型固体撮像素子を説明するための模式図である。
【図５】スキャンテストを実行可能とするＬＳＩを説明するための模式図である。
【図６】スキャンテストを説明するための模式図である。
【図７】従来のＣＭＯＳ型固体撮像素子の検査方法を説明するための模式図である。
【符号の説明】
【００４０】
７０    デジタル回路
７１    第１の配線
７２    第２の配線
７３    セレクタ
７４    メモリ
７５    観測用フリップフロップ
【図１】
2009058265.tif 000003
【図２】
2009058265.tif 000004
【図３】
2009058265.tif 000005
【図４】
2009058265.tif 000006
【図５】
2009058265.tif 000007
【図６】
2009058265.tif 000008
【図７】
2009058265.tif 000009