(57)【要約】【課題】  同一の半導体基板上に耐圧特性の異なる複数のＭＯＳトランジスタが形成された半導体装置の製造方法において、製造工程の削減とマスクの削減を実現するものである。【解決手段】  各トランジスタが形成される領域を、それぞれ電気的に分離するための素子分離膜が形成されると同時に高耐圧用ＭＯＳトランジスタのソース領域とチャネル領域とドレイン領域とを互いに分離するための領域分離膜１２が形成される。これにより、領域分離膜がゲートの形成場所のマージンとして機能し、高耐圧用ＭＯＳトランジスタのゲート酸化膜とゲートの形成場所を固定することができる。【選択図】  図１
2009123885.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上に第１ＭＯＳトランジスタおよび前記第１ＭＯＳトランジスタよりも耐圧の高い第２ＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間を電気的に分離する素子分離膜を形成する工程と、
前記第２ＭＯＳトランジスタのゲートが形成される位置に隣接して前記半導体基板の表面に低濃度ソース領域および低濃度ドレイン領域を形成する工程と、
前記第２ＭＯＳトランジスタのゲートが形成される位置に隣接して前記半導体基板上に領域分離膜を形成する工程と、
前記第１ＭＯＳトランジスタ形成領域および前記高濃度ソース領域および前記高濃度ドレイン領域上に酸化防止膜を形成する工程と、
前記第２ＭＯＳトランジスタのチャネル領域の前記半導体基板表面上にゲート酸化膜を形成する工程と、
前記領域分離膜と前記素子分離膜との間に高濃度ソース領域および高濃度ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記素子分離膜と前記領域分離膜は、同一工程で形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記同一工程は、ＬＯＣＯＳ法であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記同一工程は、ＳＴＩ法であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ拡散層構造のＭＯＳトランジスタと二重拡散構造のＭＯＳトランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成されるＭＯＳトランジスタの耐圧は、ゲート長やソース領域及びドレイン領域への不純物の注入濃度を調整することにより調整できる。
【０００３】
図７は、同一の半導体基板上に耐圧特性の異なる複数のＭＯＳトランジスタが形成された半導体装置５０の断面図である。具体的には、同一の半導体基板上に低耐圧特性を有するＮ型ＭＯＳトランジスタ１０６（トランジスタ１０６）とＰ型ＭＯＳトランジスタ１０８（トランジスタ１０８）、トランジスタ１０６よりも高い耐圧特性を有するＮ型ＭＯＳトランジスタ１１０（トランジスタ１１０）とトランジスタ１０８よりも高い耐圧特性を有するＰ型ＭＯＳトランジスタ１１２（トランジスタ１１２）とが形成されている。トランジスタ１０６およびトランジスタ１０８はＬＤＤ拡散構造を有する。トランジスタ１１０およびトランジスタ１１２は二重拡散構造を有する。
【０００４】
図７〜図１２を用いて、従来の半導体装置５０の製造工程を説明する。
【０００５】
まず、図８に示されるように、Ｐ型半導体基板１００のトランジスタ１０６およびトランジスタ１１０が形成される領域にＰウェル１０２が形成され、トランジスタ１０８およびトランジスタ１１２が形成される領域にＮウェル１０４が形成される。そして、トランジスタ１１０のソース領域およびドレイン領域に極低濃度のＮ型不純物（ｎ−−）を注入し、トランジスタ１０８のソース領域およびドレイン領域に極低濃度のＰ型不純物（ｐ−−）を注入する。そして、トランジスタ１０６、トランジスタ１０８、トランジスタ１１０、トランジスタ１１２が形成される領域を、それぞれ電気的に分離するための素子分離膜１２２がＬＯＣＯＳ法により形成される。
【０００６】
図９に示されるように、トランジスタ１０６およびトランジスタ１０８が形成される領域上にシリコン窒化膜１２０が形成される。そして、シリコン窒化膜１２０をマスクとして用いて、トランジスタ１１０およびトランジスタ１１２が形成される領域に、熱酸化法によりゲート酸化膜１２４が形成される。
【０００７】
図１０に示されるように、シリコン窒化膜１２０が除去された後、第２ゲート酸化膜１２６が形成される。そして、各トランジスタのチャネル領域上にゲート電極１１４が形成される。
【０００８】
図１１に示されるように、トランジスタ１１０のソース領域及びドレイン領域とトランジスタ１１２のソース領域およびドレイン領域が開口されたレジストマスク１３０が形成される。そして、レジストマスクが開口された領域に形成されたゲート酸化膜１２４がエッチングにより除去され、第１ゲート酸化膜１２４ａと１２４ｂが形成される。
【０００９】
図１２に示されるように、レジストマスク１３０が除去された後、トランジスタ１０６のソース領域およびドレイン領域に低濃度のＮ型不純物（ｎ−）が注入され、トランジスタ１０８のソース領域およびドレイン領域に低濃度のＰ型不純物（ｐ−）が注入される。そして、各トランジスタのゲート１１４に隣接してサイドウォール１２８が形成される。なお、サイドウォールを形成するためのエッチング工程により、ゲート酸化膜１２４ａと
１２４ｂの一部（図中、点線部分）もエッチングされる。
【００１０】
図７に示されるように、トランジスタ１０６とトランジスタ１１０のソース領域およびドレイン領域に高濃度のＮ型不純物（ｎ＋）が注入され、トランジスタ１０８とトランジスタ１１２のソース領域およびドレイン領域に高濃度のＰ型不純物（ｐ＋）が注入される。
【００１１】
その後、層間絶縁膜や配線などを形成して、最終的なデバイスが完成する。
【００１２】
なお、各不純物領域は、注入工程の後、適宜、拡散される。
【００１３】
関連した技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開平５−１０２４７５
【特許文献２】特開平９−１６７８０２
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、第１ゲート酸化膜１２４ａおよび第１ゲート酸化膜１２４ｂは、ゲート１１４が形成された後、ゲート酸化膜１２４がエッチングされて形成される。したがって、該エッチングのためのエッチングマスクを用意する必要があり、製造工程が複雑となっていた。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、同一半導体基板上に第１ＭＯＳトランジスタおよび前記第１ＭＯＳトランジスタよりも耐圧の高い第２ＭＯＳトランジスタを形成する半導体装置の製造方法において、前記半導体基板上に前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間を電気的に分離する素子分離膜を形成する工程と、前記第２ＭＯＳトランジスタのゲートが形成される位置に隣接して前記半導体基板の表面に低濃度ソース領域および低濃度ドレイン領域を形成する工程と、前記第２ＭＯＳトランジスタのゲートが形成される位置に隣接して前記半導体基板上に領域分離膜を形成する工程と、前記領域分離膜と前記素子分離膜との間に高濃度ソース領域および高濃度ドレイン領域を形成する工程と、前記第１ＭＯＳトランジスタ形成領域および前記高濃度ソース領域および前記高濃度ドレイン領域上に酸化防止膜を形成する工程と、前記第２ＭＯＳトランジスタのチャネル領域の前記半導体基板表面を酸化させてゲート酸化膜を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明により、同一の半導体基板上に耐圧特性の異なるトランジスタが形成される半導体装置の製造の工程数を減少させることができる。これに伴い、マスク枚数も減少させることができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本実施形態における同一の半導体基板上に耐圧特性の異なる複数のＭＯＳトランジスタが形成された半導体装置１０の断面図である。なお、図７と同一の構成部分については同一符号が附されている。
【００１８】
図１に示される半導体装置１０は、同一の半導体基板上に低耐圧特性を有するＮ型ＭＯＳトランジスタ１０６（トランジスタ１０６）とＰ型ＭＯＳトランジスタ１０８（トランジスタ１０８）、トランジスタ１０６よりも高い耐圧特性を有するＮ型ＭＯＳトランジスタ１１０（トランジスタ１１０）とトランジスタ１０８よりも高い耐圧特性を有するＰ型
ＭＯＳトランジスタ１１２（トランジスタ１１２）とが形成されている。トランジスタ１０６およびトランジスタ１０８はＬＤＤ拡散構造を有する。トランジスタ１１０およびトランジスタ１１２は二重拡散構造を有する。
【００１９】
図１〜図５を用いて、本実施形態における半導体装置１０の製造工程を説明する。
【００２０】
まず、図２に示されるように、Ｐ型半導体基板１００のトランジスタ１０６およびトランジスタ１１０が形成される領域にＰウェル１０２が形成され、トランジスタ１０８およびトランジスタ１１２が形成される領域にＮウェル１０４が形成される。そして、トランジスタ１１０のソース領域およびドレイン領域に極低濃度のＮ型不純物（ｎ−−）を注入し、トランジスタ１０８のソース領域およびドレイン領域に極低濃度のＰ型不純物（ｐ−−）を注入する。そして、トランジスタ１０６、トランジスタ１０８、トランジスタ１１０、トランジスタ１１２が形成される領域を、それぞれ電気的に分離するための素子分離膜１２２がＬＯＣＯＳ法により形成される。また、素子分離膜１２２の形成と同時に、トランジスタ１１０およびトランジスタ１１２のソース領域とチャネル領域とドレイン領域とを互いに分離するための領域分離膜１２がＬＯＣＯＳ法により形成される。
【００２１】
図３に示されるように、トランジスタ１１０とトランジスタ１１２のチャネル領域以外の領域に、シリコン窒化膜２０が形成される。そして、シリコン窒化膜２０をマスクとして用いて、熱酸化法により、トランジスタ１０８およびトランジスタ１１０のチャネル領域に第１ゲート酸化膜２４が形成される。
【００２２】
図４に示されるように、シリコン窒化膜２０が除去された後、第２ゲート酸化膜２６が形成される。そして、各トランジスタのチャネル領域上にゲート電極１４が形成される。
【００２３】
図５に示されるように、トランジスタ１０６のソース領域およびドレイン領域に低濃度のＮ型不純物（ｎ−）が注入され、トランジスタ１０８のソース領域およびドレイン領域に低濃度のＰ型不純物（ｐ−）が注入される。そして、各トランジスタのゲート１４に隣接してサイドウォール２８が形成される。
【００２４】
図１に示されるように、トランジスタ１０６とトランジスタ１１０のソース領域およびドレイン領域に高濃度のＮ型不純物（ｎ＋）が注入され、トランジスタ１０８とトランジスタ１１２のソース領域およびドレイン領域に高濃度のＰ型不純物（ｐ＋）が注入される。
【００２５】
その後、層間絶縁膜や配線などを形成して、最終的なデバイスが完成する。
【００２６】
なお、各不純物領域は、注入工程の後、適宜、拡散される。
【００２７】
本実施形態の半導体装置１０は、図６に示されるような断面構造を有する半導体装置２０のような構造とすることもできる。半導体装置２０では、領域分離膜１２下にも極低濃度の不純物領域（ｎ−−およびｐ−−）が形成され、そして、領域分離膜１２の上面にのみサイドウォール２８が形成されている。これにより、トランジスタ１１０への高濃度のＮ型不純物の注入とトランジスタ１１２への高濃度のＰ型不純物の注入を、領域分離膜１２と素子分離膜１２２によって挟まれた領域に注入することができる。
【００２８】
本実施形態の半導体装置１０および半導体装置２０では、素子分離膜１２２と領域分離膜１２はＬＯＣＯＳ法により形成されているが、本願はこれに限られるものではなく、半導体基板上で一定面積を占めて形成される分離膜によって形成されていれば良い。ＬＯＣＯＳ法で形成される以外の分離膜としては、例えば、ＳＴＩ法（Ｓｈａｌｌｏｗ  Ｔｒｅ
ｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成される分離膜を挙げることができる。
【００２９】
また、本実施形態の半導体装置１０および半導体装置２０では、説明の便宜上、種類の異なるトランジスタが隣接されて配置されているが、これに限定されるべきではない。すなわち、同種のトランジスタが隣接されて配置されていても良い。
【００３０】
また、本実施形態の半導体装置１０および半導体装置２０では、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの両方が同一基板上に形成されているが、これに限定されるべきではない。すなわち、Ｎ型のトランジスタもしくはＰ型のトランジスタのいずれかのみからなる半導体装置であっても良い。
【００３１】
本願の半導体装置の製造方法は、従来の半導体装置の製造方法と比較して、ゲートを形成した後に、トランジスタ１１０およびトランジスタ１１２の第１ゲート酸化膜の大きさを調整するための工程を要しない。そして、これに伴い、マスクを削減することができる。これらの理由として、まず、領域分離膜がゲートの形成場所のマージンとして機能するためである。また、領域分離膜が形成されることにより、トランジスタ１１０およびトランジスタ１１２の第１ゲート酸化膜とゲートの形成場所を固定することができるためである。
【図面の簡単な説明】
【００３２】
【図１】実施形態における半導体装置１０の断面図
【図２】実施形態における半導体装置１０の製造工程図
【図３】実施形態における半導体装置１０の製造工程図
【図４】実施形態における半導体装置１０の製造工程図
【図５】実施形態における半導体装置１０の製造工程図
【図６】実施形態における半導体装置２０の断面図
【図７】従来の半導体装置５０の断面図
【図８】従来の半導体装置５０の製造工程図
【図９】従来の半導体装置５０の製造工程図
【図１０】従来の半導体装置５０の製造工程図
【図１１】従来の半導体装置５０の製造工程図
【図１２】従来の半導体装置５０の製造工程図
【符号の説明】
【００３３】
１０  ２０  半導体装置
１２  領域分離膜
１４  ゲート
２４  第１ゲート酸化膜
２６  第２ゲート酸化膜
２８  サイドウォール
１００  Ｐ型半導体基板
１０２  Ｐウェル
１０４  Ｎウェル
１０６  Ｎ型ＭＯＳトランジスタ
１０８  Ｐ型ＭＯＳトランジスタ
１１０  高耐圧用Ｎ型ＭＯＳトランジスタ
１１２  高耐圧用Ｐ型ＭＯＳトランジスタ
１２２  素子分離膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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