(57)【要約】【課題】互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現する。【解決手段】第１のＭＩＳトランジスタＬＴｒは、第１の活性領域１ａに形成された第１のチャネル領域３ａと、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜上に接する第１の導電部１２ａと、第２の導電部１３ａとを有する第１のゲート電極２０Ａとを備え、第２のＭＩＳトランジスタＨＴｒは、第２の活性領域１ｂに形成された第２のチャネル領域３ｂと、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜上に接する第３の導電部１２ｂと、第４の導電部１３ｂとを有する第２のゲート電極２０Ｂとを備え、第３の導電部は、第１の導電部よりも薄い膜厚で且つ第１の導電部と同じ組成材料からなる。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域に形成された第１のチャネル領域と、
前記第１の活性領域における前記第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に接して設けられた第１の導電部と、前記第１の導電部上に形成された第２の導電部とを有する第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域に形成され、前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、
前記第２の活性領域における前記第２のチャネル領域上に形成された前記高誘電率絶縁膜からなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に接して設けられた第３の導電部と、前記第３の導電部上に形成された第４の導電部とを有する第２のゲート電極とを備え、
前記第３の導電部は、前記第１の導電部よりも薄い膜厚で、且つ、前記第１の導電部と同じ組成材料からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の導電部及び前記第３の導電部は、金属又は金属化合物からなり、
前記第２の導電部及び前記第４の導電部は、シリコンからなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２のゲート絶縁膜及び前記第２のゲート電極を有する前記第２のＭＩＳトランジスタは、前記第１のゲート絶縁膜及び前記第１のゲート電極を有する前記第１のＭＩＳトランジスタに比べてシリコンのミッドギャップ仕事関数に近い実効仕事関数を有していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第１の導電部及び前記第３の導電部は、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第１の導電部及び前記第３の導電部は、窒化チタン膜、窒化タンタル膜又は炭化タンタル膜であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第１の導電部及び前記第３の導電部は、窒化チタン膜からなり、
前記第１の導電部の膜厚は、２０ｎｍ以上であり、
前記第３の導電部の膜厚は、１５ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記第１の導電部及び前記第３の導電部は、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数を有していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第２のチャネル領域は、前記第１のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と同じ膜厚を有し、
前記第４の導電部は、前記第２の導電部と同じ膜厚を有していることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の膜厚は、前記第２のゲート電極の膜厚に比べて厚いことを特徴とする半導体装置。
【請求項１１】
第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板における第１の活性領域に形成された第１のチャネル領域と、
前記第１の活性領域における前記第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における第２の活性領域に形成され、前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、
前記第２の活性領域における前記第２のチャネル領域上に形成された前記高誘電率絶縁膜からなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極とを備え、
前記第２の導電部は、前記第１の導電部と異なる組成材料からなることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２の導電部は、前記第１の導電部に比べてシリコンのミッドギャップ仕事関数に近い仕事関数を有していることを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記第１のゲート電極は、前記第１の導電部のみからなり、
前記第２のゲート電極は、前記第２の導電部のみからなることを特徴とする半導体装置。
【請求項１４】
請求項１１又は１２に記載の半導体装置において、
前記第１のゲート電極は、前記第１の導電部上に形成された第３の導電部を有し、
前記第２のゲート電極は、前記第２の導電部上に形成された第４の導電部を有していることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１のゲート電極は、前記第１の導電部と前記第３の導電部との間に、前記第２の導電部と同じ導電材料からなる第５の導電部を有していることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５に記載の半導体装置において、
前記第３の導電部及び前記第４の導電部は、シリコンからなることを特徴とする半導体装置。
【請求項１７】
請求項１１〜１６のうちいずれか１項に記載の半導体装置において、
前記第１の導電部は、第１の金属又は第１の金属化合物からなり、
前記第２の導電部は、第２の金属又は第２の金属化合物からなることを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、
前記第１の導電部は、窒化チタン膜であり、
前記第２の導電部は、窒化モリブデン膜又は窒化タンタル膜であることを特徴とする半導体装置。
【請求項１９】
請求項１１〜１８のうちいずれか１項に記載の半導体装置において、
前記第２のチャネル領域は、前記第１のチャネル領域と同じ不純物濃度を有していることを特徴とする半導体装置。
【請求項２０】
第１のゲート電極を有する第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域に第１のチャネル領域を形成すると共に、前記第２の活性領域に前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の活性領域及び前記第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の活性領域上に前記高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、前記第１のゲート絶縁膜上に接して設けられた第１の導電部と前記第１の導電部上に設けられた第２の導電部とを有する前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、前記第２のゲート絶縁膜上に接して設けられた第３の導電部と前記第３の導電部上に設けられた第４の導電部とを有する前記第２のゲート電極を形成する工程（ｄ）とを備え、
前記第３の導電部は、前記第１の導電部よりも薄い膜厚で、且つ、前記第１の導電部と同じ組成材料からなることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、前記第１の金属膜、及び前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記（ｄ２）の後に、前記第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第２の金属膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜及び前記第２の金属膜からなる前記第１の導電部、及び前記シリコン膜からなる前記第２の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第３の導電部、及び前記シリコン膜からなる前記第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記高誘電率絶縁膜に接する金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、第２の活性領域上の前記金属膜の上部をエッチングして、前記金属膜よりも膜厚の薄い金属薄膜部を形成する工程（ｄ２）と、前記工程（ｄ２）の後に、前記金属膜及び前記金属薄膜部の上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記金属膜からなる前記第１の導電部、及び前記シリコン膜からなる前記第２の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記金属薄膜部、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記金属薄膜部からなる前記第３の導電部、及び前記シリコン膜からなる前記第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
【請求項２３】
第１のゲート電極を有する第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域に第１のチャネル領域を形成すると共に、前記第２の活性領域に前記第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の活性領域及び前記第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の活性領域上に前記高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、前記第１のゲート絶縁膜上に接して設けられた第１の導電部を有する前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、前記第２のゲート絶縁膜上に接して設けられた第２の導電部を有する前記第２のゲート電極を形成する工程（ｄ）とを備え、
前記第２の導電部は、前記第１の導電部と異なる組成材料からなることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ１）及び前記工程（ｄ２）の後に、前記第１の活性領域上の前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、及び前記第１の金属膜からなる前記第１の導電部を形成すると共に、前記第２の活性領域上の前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、及び前記第２の金属膜からなる前記第２の導電部を形成する工程（ｄ３）とを含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ１）及び前記工程（ｄ２）の後に、前記第１の金属膜及び前記第２の金属膜の上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜からなる前記第１の導電部、及び前記シリコン膜からなる第３の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第２の導電部、及び前記シリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域上の前記高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、前記工程（ｄ１）の後に、前記第１の金属膜、及び前記第２の活性領域上の前記高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、前記工程（ｄ２）の後に、前記第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、前記工程（ｄ３）の後に、前記第１の活性領域上の前記シリコン膜、前記第２の金属膜、前記第１の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第１のゲート絶縁膜、前記第１の金属膜からなる前記第１の導電部、前記第２の金属膜からなる第５の導電部、及び前記シリコン膜からなる第３の導電部を形成すると共に、前記第２の活性領域上の前記シリコン膜、前記第２の金属膜、及び前記高誘電率絶縁膜をパターニングして、前記高誘電率絶縁膜からなる前記第２のゲート絶縁膜、前記第２の金属膜からなる前記第２の導電部、及び前記シリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項１４に記載の半導体装置において、
前記第２のゲート電極は、前記第２の導電部と前記第４の導電部との間に、前記第１の導電部と同じ導電材料からなる第５の導電部を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に互いに閾値電圧の異なるＭｕｌｔｉ−ＶｔタイプのＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高性能化と低消費電力化とを両立させるために、互いに導電型が同じで、且つ、閾値電圧の異なるＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称する）を混載させるＭｕｌｔｉ−Ｖｔプロセスが、一般的に使われている。
【０００３】
一方、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳトランジスタのゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜としてシリコン酸化膜を用いた場合、ゲート絶縁膜の膜厚が一定以下にまで薄くなると、ダイレクトトンネリングによるリークが飛躍的に増大し、チップの消費電流が増大するという問題がある。
【０００４】
そこで、ゲート絶縁膜として、シリコン酸化膜の代わりに、誘電率がシリコン酸化膜の３倍以上を示す例えばＨｆＯ2、及びＨｆＳｉＯＮ等の高誘電率絶縁膜を用いることが注目されている。
【０００５】
ここで、Ｍｕｌｔｉ−ＶｔタイプのＭＩＳトランジスタを備えた半導体装置において、ゲート絶縁膜として高誘電率絶縁膜を用いた場合には、ゲート絶縁膜として例えばＳｉＯＮ系膜を用いた場合と同様なプロセスにより、半導体装置が製造される。従来の半導体装置の製造方法について、図１０(a) 〜(d) を参照しながら以下に簡単に説明する。図１０(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図中において、Ｌｖｔ領域は相対的に閾値電圧の低いＰ型ＭＩＳトランジスタが形成される領域であり、Ｈｖｔ領域は相対的に閾値電圧の高いＰ型ＭＩＳトランジスタが形成される領域である。
【０００６】
まず、図１０(a) に示すように、シリコン基板１０１の上部に素子分離領域１０２を形成する。これにより、シリコン基板１０１における素子分離領域１０２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域がＬｖｔ領域の活性領域１０１ａとなり、Ｈｖｔ領域に位置する領域がＨｖｔ領域の活性領域１０１ｂとなる。その後、Ｌｖｔ領域の活性領域１０１ａにおける上部に第１の不純物濃度を有するｎ型チャネル領域１０３ａを形成する一方、Ｈｖｔ領域の活性領域１０１ｂにおける上部に第１の不純物濃度よりも高濃度の第２の不純物濃度を有するｎ型チャネル領域１０３ｂを形成する。その後、シリコン基板１０１上に高誘電率絶縁膜１０４及び金属膜１０５を順次形成する。
【０００７】
次に、図１０(b) に示すように、金属膜１０５上にポリシリコン膜１１１を形成する。
【０００８】
次に、図１０(c) に示すように、Ｌｖｔ領域のポリシリコン膜１１１、金属膜１０５、及び高誘電率絶縁膜１０４を順次パターニングして、Ｌｖｔ領域の活性領域１０１ａ上に、高誘電率絶縁膜１０４からなるゲート絶縁膜１０４ａ、並びに金属膜１０５ａ及びポリシリコン膜１１１ａからなるゲート電極１２０Ａを順次形成すると共に、Ｈｖｔ領域のポリシリコン膜１１１、金属膜１０５、及び高誘電率絶縁膜１０４を順次パターニングして、Ｈｖｔ領域の活性領域１０１ｂ上に、高誘電率絶縁膜１０４からなるゲート絶縁膜１０４ｂ、並びに金属膜１０５ｂ及びポリシリコン膜１１１ｂからなるゲート電極１２０Ｂを順次形成する。その後、活性領域１０１ａに浅いｐ型ソースドレイン領域１０７ａを形成すると共に、活性領域１０１ｂに浅いｐ型ソースドレイン領域１０７ｂを形成する。
【０００９】
次に、図１０(d) に示すように、ゲート電極１２０Ａの側面上にサイドウォール１０８ａを形成すると共に、ゲート電極１２０Ｂの側面上にサイドウォール１０８ｂを形成する。その後、活性領域１０１ａに深いｐ型ソースドレイン領域１０９ａを形成すると共に、活性領域１０１ｂに深いｐ型ソースドレイン領域１０９ｂを形成する。その後、深いｐ型ソースドレイン領域１０９ａ，１０９の上部にシリサイド膜１１０ａ１，１１０ｂ１を形成すると共に、ゲート電極１２０Ａ，１２０Ｂにおけるポリシリコン膜１１１ａ，１１１ｂの上部にシリサイド膜１１０ａ２，１１０ｂ２を形成する。
【非特許文献１】H.Nakamura et al., VLSI 2006 Tech. Symp, pp.158-159
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般に、互いに閾値電圧の異なるＭＩＳトランジスタが混載した半導体装置においては、高閾値電圧系ＭＩＳトランジスタにおけるチャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、低閾値電圧系ＭＩＳトランジスタにおけるチャネル領域（図１０(d)：１０３ａ参照）の不純物濃度に比べて高く調整する必要がある。これにより、高閾値電圧系ＭＩＳトランジスタの閾値電圧を、低閾値電圧系ＭＩＳトランジスタの閾値電圧よりも高く制御する。
【００１１】
しかしながら、この場合、高閾値電圧系ＭＩＳトランジスタにおけるチャネル領域の不純物濃度が比較的高いため、半導体装置の動作時に、キャリアが該チャネル領域に含まれる導電型不純物と衝突して散乱し、高閾値電圧系ＭＩＳトランジスタにおいて、キャリアの移動度が減少し、駆動力が低下するという問題がある。
【００１２】
そこで、Ｌｖｔ領域のチャネル領域、及びＨｖｔ領域のチャネル領域の不純物濃度を一様に低くする方法として、低，高閾値電圧系ＭＩＳトランジスタとして、バンドエッジ寄りの実効仕事関数を有するＭＩＳトランジスタではなく、ミッドギャップ寄りの実効仕事関数を有するＭＩＳトランジスタを用いる方法がある。ミッドギャップ寄りの実効仕事関数を有するＭＩＳトランジスタを用いた場合に必要とされるチャネル領域の不純物濃度は、バンドエッジ寄りの実効仕事関数を有するＭＩＳトランジスタを用いた場合に必要とされるチャネル領域の不純物濃度よりも低いため、Ｌｖｔ，Ｈｖｔ領域のチャネル領域の不純物濃度を一様に低くすることができる。
【００１３】
しかしながら、上記の方法においても、高閾値電圧系ＭＩＳトランジスタの閾値電圧を、低閾値電圧系ＭＩＳトランジスタの閾値電圧よりも高く制御するには、Ｈｖｔ領域のチャネル領域の不純物濃度を、Ｌｖｔ領域のチャネル領域の不純物濃度よりも高く調整しなければならず、上記問題が依然として残る。
【００１４】
一方、ＭＩＳトランジスタの閾値電圧を制御する方法として、高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）からなるゲート絶縁膜のＨｆ濃度を調整し、フェルミレベルピンニングのレベルを調整する方法が提案されている（例えば、非特許文献１参照）。しかしながら、この方法では、ゲート絶縁膜のＨｆ濃度を調整することは非常に困難なため、ＭＩＳトランジスタの閾値電圧を制御することが非常に困難であるという問題がある。
【００１５】
以上のように、互いに導電型の同じＭＩＳトランジスタの閾値電圧を制御する方法として、チャネル領域の不純物濃度を調整する方法を採用した場合、高閾値電圧系ＭＩＳトランジスタの駆動能力が低下するため、高閾値電圧系ＭＩＳトランジスタの高性能化を図ることができない。一方、ゲート絶縁膜のＨｆ濃度を調整する方法を採用した場合、低，高閾値電圧系ＭＩＳトランジスタの閾値電圧を制御することが非常に困難であり、低，高閾値電圧系ＭＩＳトランジスタの双方を精度良く実現することができない。すなわち、上記何れの方法を採用しても、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができない。
【００１６】
前記に鑑み、本発明の目的は、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することである。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために、本発明に係る第１の半導体装置は、第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域に形成された第１のチャネル領域と、第１の活性領域における第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に接して設けられた第１の導電部と、第１の導電部上に形成された第２の導電部とを有する第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域に形成され、第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、第２の活性領域における第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に接して設けられた第３の導電部と、第３の導電部上に形成された第４の導電部とを有する第２のゲート電極とを備え、第３の導電部は、第１の導電部よりも薄い膜厚で、且つ、第１の導電部と同じ組成材料からなることを特徴とする。
【００１８】
本発明に係る第１の半導体装置によると、その上に第４の導電部が形成された第３の導電部の膜厚を、その上に第２の導電部が形成された第１の導電部の膜厚よりも薄くすることにより、第３の導電部と第４の導電部とからなる第２のゲート電極を有する第２のＭＩＳトランジスタの閾値電圧が、第１の導電部と第２の導電部とからなる第１のゲート電極を有する第１のＭＩＳトランジスタの閾値電圧よりも高く制御されている。
【００１９】
そのため、従来のように第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度よりも充分に高くする必要がなく、第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度と同じにすることができる（又は第１のチャネル領域の不純物濃度よりも若干高くするだけでよい）。そのため、半導体装置の動作時に、キャリアが第２のチャネル領域に含まれる導電型不純物と衝突して散乱することを抑制することができるため、第２のＭＩＳトランジスタにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
【００２０】
また、第１，第２のＭＩＳトランジスタの閾値電圧を制御する方法として、従来のようにＭＩＳトランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた第１，第３の導電部の膜厚を調整する方法が採用されているため、第１，第２のＭＩＳトランジスタの閾値電圧を容易に且つ高精度に制御することができる。
【００２１】
従って、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを高性能化することができる。
【００２２】
本発明に係る第１の半導体装置において、第１の導電部及び第３の導電部は、金属又は金属化合物からなり、第２の導電部及び第４の導電部は、シリコンからなることが好ましい。
【００２３】
本発明に係る第１の半導体装置において、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタは、第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタに比べてシリコンのミッドギャップ仕事関数に近い実効仕事関数を有していることが好ましい。
【００２４】
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有していることが好ましい。
【００２５】
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、窒化チタン膜、窒化タンタル膜又は炭化タンタル膜であることが好ましい。
【００２６】
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、窒化チタン膜からなり、第１の導電部の膜厚は、２０ｎｍ以上であり、第３の導電部の膜厚は、１５ｎｍ以下であることが好ましい。
【００２７】
本発明に係る第１の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第１の導電部及び第３の導電部は、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数を有していることが好ましい。
【００２８】
本発明に係る第１の半導体装置において、第２のチャネル領域は、第１のチャネル領域と同じ不純物濃度を有していることが好ましい。
【００２９】
本発明に係る第１の半導体装置において、第２のゲート絶縁膜は、第１のゲート絶縁膜と同じ膜厚を有し、第４の導電部は、第２の導電部と同じ膜厚を有していることが好ましい。
【００３０】
本発明に係る第１の半導体装置において、第１のゲート電極の膜厚は、第２のゲート電極の膜厚に比べて厚いことが好ましい。
【００３１】
前記の目的を達成するために、本発明に係る第２の半導体装置は、第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を有する第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域に形成された第１のチャネル領域と、第１の活性領域における第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域に形成され、第１のチャネル領域と同じ導電型を有する第２のチャネル領域と、第２の活性領域における第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極とを備え、第２の導電部は、第１の導電部と異なる組成材料からなることを特徴とする。
【００３２】
本発明に係る第２の半導体装置によると、第１の導電部と第２の導電部とが互いに組成の異なる材料からなることにより、第２の導電部を有する第２のゲート電極を備えた第２のＭＩＳトランジスタの閾値電圧が、第１の導電部を有する第１のゲート電極を備えた第１のＭＩＳトランジスタの閾値電圧よりも高く制御されている。
【００３３】
そのため、従来のように第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度よりも充分に高くする必要がなく、第２のチャネル領域の不純物濃度を、第１のチャネル領域の不純物濃度と同じにすることができる（又は第１のチャネル領域の不純物濃度よりも若干高くするだけでよい）。そのため、半導体装置の動作時に、キャリアが第２のチャネル領域に含まれる導電型不純物と衝突して散乱することを抑制することができるため、第２のＭＩＳトランジスタにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
【００３４】
また、第１，第２のＭＩＳトランジスタの閾値電圧を制御する方法として、従来のようにＭＩＳトランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた第１，第２の導電部の導電材料を調整する方法が採用されているため、第１，第２のＭＩＳトランジスタの閾値電圧を容易に且つ高精度に制御することができる。
【００３５】
従って、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを高性能化することができる。
【００３６】
本発明に係る第２の半導体装置において、第２の導電部は、第１の導電部に比べてシリコンのミッドギャップ仕事関数に近い仕事関数を有していることが好ましい。
【００３７】
本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部のみからなり、第２のゲート電極は、第２の導電部のみからなることが好ましい。
【００３８】
本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部上に形成された第３の導電部を有し、第２のゲート電極は、第２の導電部上に形成された第４の導電部を有していることが好ましい。
【００３９】
本発明に係る第２の半導体装置において、第１のゲート電極は、第１の導電部と第３の導電部との間に、第２の導電部と同じ導電材料からなる第５の導電部を有していることが好ましい。
【００４０】
本発明に係る第２の半導体装置において、第２のゲート電極は、第２の導電部と第４の導電部との間に、第１の導電部と同じ導電材料からなる第５の導電部を有していることが好ましい。
【００４１】
本発明に係る第２の半導体装置において、第３の導電部及び第４の導電部は、シリコンからなることが好ましい。
【００４２】
本発明に係る第２の半導体装置において、第１の導電部は、第１の金属又は第１の金属化合物からなり、第２の導電部は、第２の金属又は第２の金属化合物からなることが好ましい。
【００４３】
本発明に係る第２の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであり、第１の導電部は、窒化チタン膜であり、第２の導電部は、窒化モリブデン膜又は窒化タンタル膜であることが好ましい。
【００４４】
本発明に係る第２の半導体装置において、第２のチャネル領域は、第１のチャネル領域と同じ不純物濃度を有していることが好ましい。
【００４５】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、第１のゲート電極を有する第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域に第１のチャネル領域を形成すると共に、第２の活性領域に第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、工程（ｂ）の後に、第１の活性領域及び第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域上に高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、第１のゲート絶縁膜上に接して設けられた第１の導電部と第１の導電部上に設けられた第２の導電部とを有する第１のゲート電極を形成する共に、第２の活性領域上に高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、第２のゲート絶縁膜上に接して設けられた第３の導電部と第３の導電部上に設けられた第４の導電部とを有する第２のゲート電極を形成する工程（ｄ）とを備え、第３の導電部は、第１の導電部よりも薄い膜厚で、且つ、第１の導電部と同じ組成材料からなることを特徴とする。
【００４６】
本発明に係る第１の半導体装置の製造方法によると、その上に第４の導電部が形成された第３の導電部の膜厚を、その上に第２の導電部が形成された第１の導電部の膜厚よりも薄くすることにより、第３の導電部と第４の導電部とからなる第２のゲート電極を有する第２のＭＩＳトランジスタの実効仕事関数を、第１の導電部と第２の導電部とからなる第１のゲート電極を有する第１のＭＩＳトランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、第２のＭＩＳトランジスタの実効仕事関数を、第１のＭＩＳトランジスタの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にすることができる。
【００４７】
本発明に係る第１の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第１の金属膜、及び第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、（ｄ２）の後に、第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第２の金属膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜及び第２の金属膜からなる第１の導電部、及びシリコン膜からなる第２の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第３の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
【００４８】
本発明に係る第１の半導体装置の製造方法において、工程（ｄ）は、高誘電率絶縁膜に接する金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第２の活性領域上の金属膜の上部をエッチングして、金属膜よりも膜厚の薄い金属薄膜部を形成する工程（ｄ２）と、工程（ｄ２）の後に、金属膜及び金属薄膜部の上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、金属膜からなる第１の導電部、及びシリコン膜からなる第２の導電部を形成すると共に、第２の活性領域上のシリコン膜、金属薄膜部、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、金属薄膜部からなる第３の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
【００４９】
前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、第１のゲート電極を有する第１のＭＩＳトランジスタと、第１のＭＩＳトランジスタよりも高い閾値電圧を持つ第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域に第１のチャネル領域を形成すると共に、第２の活性領域に第１のチャネル領域と同じ導電型を有する第２のチャネル領域を形成する工程（ｂ）と、工程（ｂ）の後に、第１の活性領域及び第２の活性領域の上に高誘電率絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域上に高誘電率絶縁膜からなる第１のゲート絶縁膜を形成し、且つ、第１のゲート絶縁膜上に接して設けられた第１の導電部を有する第１のゲート電極を形成する共に、第２の活性領域上に高誘電率絶縁膜からなる第２のゲート絶縁膜を形成し、且つ、第２のゲート絶縁膜上に接して設けられた第２の導電部を有する第２のゲート電極を形成する工程（ｄ）とを備え、第２の導電部は、第１の導電部と異なる組成材料からなることを特徴とする。
【００５０】
本発明に係る第２の半導体装置の製造方法によると、第１の導電部と第２の導電部とが互いに組成の異なる材料からなることにより、第２の導電部の仕事関数を、第１の導電部の仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部を有する第２のゲート電極を備えた第２のＭＩＳトランジスタの実効仕事関数を、第１の導電部を有する第１のゲート電極を備えた第１のＭＩＳトランジスタの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にすることができる。
【００５１】
本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ１）及び工程（ｄ２）の後に、第１の活性領域上の第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、及び第１の金属膜からなる第１の導電部を形成すると共に、第２の活性領域上の第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、及び第２の金属膜からなる第２の導電部を形成する工程（ｄ３）とを含むことが好ましい。
【００５２】
本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ１）及び工程（ｄ２）の後に、第１の金属膜及び第２の金属膜の上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜からなる第１の導電部、及びシリコン膜からなる第３の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第２の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
【００５３】
本発明に係る第２の半導体装置の製造方法において、工程（ｄ）は、第１の活性領域上の高誘電率絶縁膜に接する第１の金属膜を形成する工程（ｄ１）と、工程（ｄ１）の後に、第１の金属膜、及び第２の活性領域上の高誘電率絶縁膜に接する第２の金属膜を形成する工程（ｄ２）と、工程（ｄ２）の後に、第２の金属膜上にシリコン膜を形成する工程（ｄ３）と、工程（ｄ３）の後に、第１の活性領域上のシリコン膜、第２の金属膜、第１の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第１のゲート絶縁膜、第１の金属膜からなる第１の導電部、第２の金属膜からなる第５の導電部、及びシリコン膜からなる第３の導電部を形成すると共に、第２の活性領域上のシリコン膜、第２の金属膜、及び高誘電率絶縁膜をパターニングして、高誘電率絶縁膜からなる第２のゲート絶縁膜、第２の金属膜からなる第２の導電部、及びシリコン膜からなる第４の導電部を形成する工程（ｄ４）とを含むことが好ましい。
【発明の効果】
【００５４】
本発明に係る半導体装置及びその製造方法によると、第１，第２のＭＩＳトランジスタを構成する第１，第２のゲート絶縁膜上に接して設けられた導電部の膜厚（又は導電部の導電材料）を調整することにより、第２のＭＩＳトランジスタの実効仕事関数が、第１のＭＩＳトランジスタの実効仕事関数よりも高く制御されている。そのため、互いに導電型の同じ第１，第２のＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なる第１，第２のＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
【発明を実施するための最良の形態】
【００５５】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５６】
ここで、本明細書中に登場する１）シリコンのミッドギャップ仕事関数、２）バンドエッジ、３）ミッドギャップ寄り，バンドエッジ寄り、４）仕事関数、５）実効仕事関数という文言の定義はそれぞれ、以下に記載の通りである。
【００５７】
１）「シリコンのミッドギャップ仕事関数」という文言は、シリコンのバンドギャップエネルギーの中間値を意味する。例えば、負電荷がドープされたシリコン（Ｎ型シリコン）の仕事関数（約４．０５ｅＶ）と正電荷がドープされたシリコン（Ｐ型シリコン）の仕事関数（約５．１５ｅＶ）との中間値である，４．６ｅＶ程度を意味する。
【００５８】
２）「バンドエッジ」という文言は、シリコンのバンドギャップエネルギーの端値を意味する。例えば、Ｎ型ＭＩＳトランジスタの場合には負電荷がドープされたシリコン（Ｎ型シリコン）の仕事関数である約４．０５ｅＶを意味し、Ｐ型ＭＩＳトランジスタの場合には正電荷がドープされたシリコン（Ｐ型シリコン）の仕事関数である約５．１５ｅＶを意味する。
【００５９】
３）「ミッドギャップ寄り」と「バンドエッジ寄り」という文言は、Ｎ型ＭＩＳトランジスタの場合、例えば４．３ｅＶの第１の仕事関数（又は実効仕事関数）と４．５ｅＶの第２の仕事関数（又は実効仕事関数）とを比較すると、第１の仕事関数（又は実効仕事関数）が「バンドエッジ寄り」で第２の仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」であることを意味する。一方、Ｐ型ＭＩＳトランジスタの場合、例えば４．７ｅＶの第１の仕事関数（又は実効仕事関数）と４．９ｅＶの第２の仕事関数（又は実効仕事関数）とを比較すると、第１の仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」で第２の仕事関数（又は実効仕事関数）が「バンドエッジ寄り」であることを意味する。
【００６０】
すなわち、互いに異なる仕事関数（又は実効仕事関数）のうち、シリコンのミッドギャップ仕事関数（すなわち、上記１）に示すように４．６ｅＶ程度）に近い仕事関数（又は実効仕事関数）が「ミッドギャップ寄り」であり、バンドエッジ（すなわち、上記２）に示すようにＮ型ＭＩＳトランジスタ：約４．０５ｅＶ，Ｐ型ＭＩＳトランジスタ：約５．１５ｅＶ）に近い仕事関数（又は実効仕事関数）が「バンドエッジ寄り」であることを意味する。
【００６１】
４）「仕事関数」という文言は、真空準位と金属（又は金属化合物）のエネルギー準位との差を示す物性値を意味する。
【００６２】
５）「実効仕事関数」という文言は、ＭＩＳトランジスタの閾値電圧を決めるのに実効的に作用する仕事関数を意味する。ＭＩＳトランジスタの「実効仕事関数」は、ＭＩＳトランジスタ内での様々な要因により、ＭＩＳトランジスタを構成する金属（又は金属化合物）の物性的な仕事関数とは異なる。
【００６３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて、図１(a) 〜(d) 及び図２(a) 〜(d) を参照しながら説明する。図１(a) 〜(d) 及び図２(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、本実施形態において、Ｌｖｔ領域は相対的に閾値電圧の低いＰ型ＭＩＳトランジスタ（以下、「低閾値トランジスタ」と称する）が形成される領域であり、Ｈｖｔ領域は相対的に閾値電圧の高いＰ型ＭＩＳトランジスタ（以下、「高閾値トランジスタ」と称する）が形成される領域である。
【００６４】
まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばシリコン領域等の半導体領域を有する一導電型の基板（以下、「半導体基板」と称する）１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、半導体基板１における素子分離領域２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域が第１の活性領域１ａとなる一方、Ｈｖｔ領域に位置する領域が第２の活性領域１ｂとなる。その後、図示は省略しているが、半導体基板１に対してｎ型不純物をイオン注入することにより、ｎ型ウェル及びｎ型パンチスルーストッパを形成する。ここで例えば、ｎ型ウェルの注入条件は、注入イオン種がＰ（リン）、注入エネルギーが４００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、ｎ型パンチスルーストッパの注入条件は、注入イオン種がＰ（リン）、注入エネルギーが２００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2である。その後、半導体基板１に対してｎ型不純物をイオン注入することにより、第１の活性領域１ａにおける上部にｎ型チャネル領域３ａを形成すると共に、第２の活性領域１ｂにおける上部にｎ型チャネル領域３ｂを形成する。ここで例えば、ｎ型チャネル領域３ａ，３ｂの注入条件は、注入イオン種がＡｓ（ヒ素）、注入エネルギーが１００ｋｅＶ、注入ドーズ量が２×１０12ｃｍ-2であり、ｎ型チャネル領域３ａとｎ型チャネル領域３ｂとは、実質的に同一の不純物濃度プロファイルで形成される。
【００６５】
その後、図１(a) に示すように、半導体基板１上に例えば膜厚０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜上に、例えば膜厚４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）からなる絶縁膜（以下、「高誘電率絶縁膜」と称する）４を形成する。このように、半導体基板１と高誘電率絶縁膜４との間にはバッファー絶縁膜が形成され、以降の説明において登場する「高誘電率絶縁膜４」とは、その下面にバッファー絶縁膜が形成された膜をいう。
【００６６】
その後、例えばＣＶＤ法により、高誘電率絶縁膜４上に例えば膜厚１００ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第１の金属膜（ここで「金属膜」とは金属又は金属化合物からなる膜をいう）５を堆積する。この第１の金属膜５としては、４．７０ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有し、且つ、後述の第２の金属膜（図１(c)：６参照）の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
【００６７】
次に、図１(b) に示すように、第１の金属膜５上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜５に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜５を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜５を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜５を形成する。
【００６８】
次に、図１(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚１００ｎｍの窒化モリブデン膜（ＭｏＮ膜）からなる第２の金属膜６を堆積する。この第２の金属膜６としては、４．６ｅＶ以上で５．０５ｅＶ以下の仕事関数（例えば、４．７ｅＶ）を有し、且つ、第１の金属膜５の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。例えばＭｏＮ膜の代わりに、窒化タンタル膜（ＴａＮ膜）を用いてもよい。
【００６９】
次に、図１(d) に示すように、例えば化学機械研磨（Ｃhemical Ｍechanical Ｐolishing：ＣＭＰ）法により、第１の金属膜５の上面が露出するまで第２の金属膜６を研磨除去し、第２の金属膜６のうち第１の金属膜５の上面よりも上側に位置する領域を除去する。これにより、第２の活性領域１ｂ上に第２の金属膜６が残存する。そして、第２の金属膜６の上面は、その高さが第１の金属膜５の上面高さと同じになるように平坦化される。言い換えれば、第１の金属膜５と第２の金属膜６とは実質的に同一の膜厚で形成される。このようにして、第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜６を形成する。
【００７０】
次に、図２(a) に示すように、例えばフォトリソグラフィ法により、第１の金属膜５及び第２の金属膜６上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域の第１の金属膜５及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、及び第１の金属膜５からなる第１の導電部５ａを順次形成する。それと共に、Ｈｖｔ領域の第２の金属膜６及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、及び第２の金属膜６からなる第２の導電部６ｂを順次形成する。
【００７１】
このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂを有する第２のゲート電極２０Ｂを順次形成する。
【００７２】
その後、図２(a) に示すように、第１の活性領域１ａに第１のゲート電極２０Ａをマスクにしてｐ型不純物をイオン注入すると共に、第２の活性領域１ｂに第２のゲート電極２０Ｂをマスクにしてｐ型不純物をイオン注入することにより、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）７ｂを自己整合的に形成する。ここで例えば、浅いｐ型ソースドレイン領域７ａ，７ｂの注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが０．５ｋｅＶ、注入ドーズ量が５×１０14ｃｍ-2である。
【００７３】
次に、図２(b) に示すように、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、半導体基板１上の全面に、例えば膜厚５０ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
【００７４】
次に、図２(c) に示すように、第１の活性領域１ａに第１のゲート電極２０Ａ及びサイドウォール８ａをマスクにしてｐ型不純物をイオン注入すると共に、第２の活性領域１ｂに第２のゲート電極２０Ｂ及びサイドウォール８ｂをマスクにしてｐ型不純物をイオン注入する。その後、例えば１０５０℃の下、半導体基板１に対してスパイクＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行い、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に、浅いｐ型ソースドレイン領域７ａの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に、浅いｐ型ソースドレイン領域７ｂの接合深さよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。ここで例えば、深いｐ型ソースドレイン領域９ａ，９ｂの注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが２．０ｋｅＶ、注入ドーズ量が３×１０15ｃｍ-2である。
【００７５】
次に、図２(d) に示すように、スパッタリング法により、半導体基板１上の全面に、例えば膜厚１０ｎｍのニッケル膜（Ｎｉ膜）からなるシリサイド用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して１回目のＲＴＡ処理を行い、深いｐ型ソースドレイン領域９ａ，９ｂの各シリコンと、シリサイド用金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬することにより、素子分離領域２、第１のゲート電極２０Ａにおける第１の導電部５ａ、第２のゲート電極２０Ｂにおける第２の導電部６ｂ、及びサイドウォール８ａ，８ｂ等の上に残存する未反応のシリサイド用金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して２回目のＲＴＡ処理を行う。これにより、Ｌｖｔ領域の深いｐ型ソースドレイン領域９ａの上部にニッケルシリサイド膜（ＮｉＳｉ膜）からなるシリサイド膜１０ａ１を形成すると共に、Ｈｖｔ領域の深いｐ型ソースドレイン領域９ｂの上部にニッケルシリサイド膜（ＮｉＳｉ膜）からなるシリサイド膜１０ｂ１を形成する。
【００７６】
以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数を有する第１の導電部５ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、第１の導電部５ａと異なる組成で、ミッドギャップ寄りの仕事関数を有する第２の導電部６ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。
【００７７】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図２(d) を参照しながら説明する。
【００７８】
半導体基板１上の上部には、第１の活性領域１ａと第２の活性領域１ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域２が形成されている。そして、半導体装置は、第１の活性領域１ａに設けられた低閾値トランジスタＬＴｒと、第２の活性領域１ｂに設けられた高閾値トランジスタＨＴｒとを備えている。
【００７９】
低閾値トランジスタＬＴｒは、第１の活性領域１ａに形成されたｎ型チャネル領域３ａと、ｎ型チャネル領域３ａ上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａからなる第１のゲート電極２０Ａと、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａと、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に形成された浅いｐ型ソースドレイン領域７ａと、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に形成された深いｐ型ソースドレイン領域９ａと、深いｐ型ソースドレイン領域９ａの上部に形成されたシリサイド膜１０ａ１とを有している。
【００８０】
一方、高閾値トランジスタＨＴｒは、第２の活性領域１ｂに形成されたｎ型チャネル領域３ｂと、ｎ型チャネル領域３ｂ上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂからなる第２のゲート電極２０Ｂと、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂと、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に形成された浅いｐ型ソースドレイン領域７ｂと、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に形成された深いｐ型ソースドレイン領域９ｂと、深いｐ型ソースドレイン領域９ｂの上部に形成されたシリサイド膜１０ｂ１とを有している。
【００８１】
ここで、本実施形態の構造上の特徴点は、以下に示す点である。
【００８２】
低閾値トランジスタＬＴｒの第１のゲート電極２０Ａを構成する第１の導電部５ａは、ＴｉＮ膜からなり、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有している。一方、高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂを構成する第２の導電部６ｂは、ＭｏＮ膜からなり、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有している。このように第１の導電部５ａと第２の導電部６ｂとは、互いに組成の異なる金属膜からなる。そして、第１の導電部５ａは、第２の導電部６ｂに比べて「バンドエッジ（約５．１５ｅＶ，上記２）参照）」に近い仕事関数を有している。言い換えれば、第２の導電部６ｂは、第１の導電部５ａに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い仕事関数を有している。すなわち、第２の導電部６ｂは、第１の導電部５ａに比べて低い仕事関数を有している。
【００８３】
第１の導電部５ａが接する第１のゲート絶縁膜４ａと、第２の導電部６ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。
【００８４】
Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。なお、本明細書中において登場する「同じ膜厚」及び「同じ不純物濃度」とは、互いに同一工程で形成した際に生じる製造上のバラツキは含むことを意味する。
【００８５】
また、浅いｐ型ソースドレイン領域７ａ，７ｂ、深いｐ型ソースドレイン領域９ａ，９ｂ、及びサイドウォール８ａ，８ｂもそれぞれ、互いに同一工程で、且つ、同一構造で形成されている。但し、第１，第２のゲート電極２０Ａ，２０Ｂの高さに差異があると、第１のゲート電極２０Ａの側面上に形成されるサイドウォール８ａと、第２のゲート電極２０Ｂの側面上に形成されるサイドウォール８ｂとは、互いに異なる高さで形成される場合がある。
【００８６】
本実施形態によると、第１の導電部５ａと第２の導電部６ｂとが互いに組成の異なる金属膜からなることにより、第２の導電部６ｂの仕事関数を、第１の導電部５ａの仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部６ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部５ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数に比べて低くすることができる。すなわち、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。
【００８７】
そのため、従来のようにＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）の不純物濃度よりも高くする必要がなく、ｎ型チャネル領域３ｂの不純物濃度を、ｎ型チャネル領域３ａの不純物濃度と同じにすることができる。そのため、半導体装置の動作時に、キャリアがｎ型チャネル領域３ｂに含まれるｎ型不純物と衝突して散乱することを抑制することができるため、高閾値トランジスタＨＴｒにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
【００８８】
また、低，高閾値トランジスタの閾値電圧を制御する方法として、従来のように低，高閾値トランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、低，高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の導電材料を調整する方法を採用することにより、低，高閾値トランジスタの閾値電圧を容易に且つ高精度に制御することができる。
【００８９】
従って、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
【００９０】
なお、本実施形態では、互いに仕事関数の異なる第１，第２の導電部５ａ，６ｂを構成する第１，第２の金属膜５，６として、互いに組成の異なる第１，第２の金属膜５，６（例えば第１の金属膜５：ＴｉＮ膜，第２の金属膜６：ＭｏＮ膜）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２の導電部を構成する第１，第２の金属膜として、互いに組成が同じであっても、互いに形成方法の異なる第１，第２の金属膜を用いた場合、又は互いに組成と形成方法とが同じであっても、互いに形成温度の異なる第１，第２の金属膜を用いた場合においても、互いに仕事関数の異なる第１，第２の導電部を実現することができる。
【００９１】
また、本実施形態では、Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとを、図１(a) に示すように同一工程で形成し、互いに不純物濃度の同じｎ型チャネル領域３ａ，３ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、互いに不純物濃度の若干異なるｎ型チャネル領域を形成してもよい。このように、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現するために、互いに仕事関数の異なる第１，第２の導電部からなる第１，第２のゲート電極を利用するのに加えて、互いに不純物濃度の若干異なるｎ型チャネル領域を利用してもよい。
【００９２】
この場合、高閾値トランジスタＨＴｒと低閾値トランジスタＬＴｒとの間に設ける閾値電圧差の大部分を、互いに仕事関数の異なる第１，第２の導電部によって制御する一方、その残りの部分を、互いに不純物濃度の若干異なるｎ型チャネル領域によって微調整するため、Ｈｖｔ領域のｎ型チャネル領域の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域の不純物濃度よりも若干高くするだけでよく、Ｌｖｔ領域のｎ型チャネル領域とＨｖｔ領域のｎ型チャネル領域との間に非常に小さな不純物濃度差を設けるだけでよい。そのため、従来のようにＬｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）とＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）との間に大きな不純物濃度差を設ける必要がなく、半導体装置の動作時に、キャリアがＨｖｔ領域のｎ型チャネル領域に含まれるｎ型不純物との衝突により散乱することを抑制することができる。
【００９３】
また、本実施形態では、図１(b) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、図１(d) に示すように、第２の活性領域１ｂ上に第２の金属膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の活性領域上に第２の金属膜を形成した後、第１の活性領域上に第１の金属膜を形成してもよい。
【００９４】
また、本実施形態では、図１(c) に示すように、半導体基板１上に第２の金属膜６を形成した後、図１(d) に示すように、ＣＭＰ法により、第２の金属膜６を研磨除去し、その後、図２(a) に示すように、第１の金属膜５及び第２の金属膜６をパターニングして、第１の金属膜５からなる第１の導電部５ａのみを有する第１のゲート電極２０Ａと、第２の金属膜６からなる第２の導電部６ｂのみを有する第２のゲート電極２０Ｂとを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図１(c) に示す工程と同様に、半導体基板上に第２の金属膜を形成した後、ＣＭＰ法による第２の金属膜の研磨除去を行わずに、第１の金属膜及び第２の金属膜をパターニングして、第１の金属膜からなる導電部と、当該導電部上に形成された第２の金属膜からなる導電部とを有する第１のゲート電極と、第２の金属膜からなる導電部のみを有する第２のゲート電極とを形成してもよい。
【００９５】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図３(a) 〜(d) 及び図４(a) 〜(d) を参照しながら説明する。図３(a) 〜(d) 及び図４(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図３(a) 〜図４(d) において、前述の第１の実施形態と同一の構成要素には、第１の実施形態における図１(a) 〜図２(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタが形成される領域である。
【００９６】
まず、第１の実施形態における図１(a) に示す工程と同様の工程を行い、図３(a) に示す構成を得る。但し、本実施形態では、第１の実施形態における膜厚１００ｎｍのＴｉＮ膜からなる第１の金属膜５の代わりに、図３(a) に示すように、膜厚２０ｎｍのＴｉＮ膜からなる第１の金属膜５を形成する。ここで、本実施形態における第１の金属膜５としては、その膜厚が２０ｎｍ以上であることが望ましく、４．７０ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有し、且つ、後述の第２の金属膜（図３(c)：６参照）の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
【００９７】
次に、図３(b) に示すように、第１の金属膜５上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜５に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜５を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜５を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜５を形成する。
【００９８】
次に、図３(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚２０ｎｍのＭｏＮ膜からなる第２の金属膜６を堆積する。このように、本実施形態では、第１の実施形態における図１(c) に示す工程と同様の工程を行う。但し、本実施形態におけるＭｏＮ膜からなる第２の金属膜６の膜厚（例えば２０ｎｍ）は、第１の実施形態におけるＭｏＮ膜からなる第２の金属膜６の膜厚（例えば１００ｎｍ）よりも薄い。ここで、本実施形態における第２の金属膜６としては、その膜厚が２０ｎｍ以上であることが望ましく、４．６ｅＶ以上で５．０５ｅＶ以下の仕事関数（例えば、４．７ｅＶ）を有し、且つ、第１の金属膜５の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。例えばＭｏＮ膜の代わりに、ＴａＮ膜を用いてもよい。
【００９９】
次に、図３(d) に示すように、第２の金属膜６上に、Ｌｖｔ領域を開口しＨｖｔ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｌｖｔ領域の第２の金属膜６に対してドライエッチングを行い、第１の金属膜５上の第２の金属膜６を除去し、その後、前記レジストパターンを除去する。これにより、第２の活性領域１ｂ上に第２の金属膜６を選択的に残存させることができる。このようにして、第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜６を形成する。
【０１００】
その後、第１の金属膜５及び第２の金属膜６上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１１を形成する。ここで例えば、シリコン膜１１の注入条件は、注入イオン種がＢ（ボロン）、注入エネルギーが３ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2である。
【０１０１】
次に、図４(a) に示すように、例えばフォトリソグラフィ法により、シリコン膜１１上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１１、第１の金属膜５、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜５からなる第１の導電部５ａ、及びシリコン膜１１からなる第３の導電部１１ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１１、第２の金属膜６、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜６からなる第２の導電部６ｂ、及びシリコン膜１１からなる第４の導電部１１ｂを順次形成する。
【０１０２】
このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第１の導電部５ａ上に形成された第３の導電部１１ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとを有する第２のゲート電極２０Ｂを順次形成する。
【０１０３】
その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
【０１０４】
次に、図４(b) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
【０１０５】
次に、図４(c) に示すように、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
【０１０６】
次に、図４(d) に示すように、スパッタリング法により、半導体基板１上の全面に、例えば膜厚１０ｎｍのＮｉ膜からなるシリサイド用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して１回目のＲＴＡ処理を行い、深いｐ型ソースドレイン領域９ａ，９ｂ、及び第３，第４の導電部１１ａ，１１ｂの各シリコンと、シリサイド用金属膜のニッケルとを反応させる。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬することにより、素子分離領域２、及びサイドウォール８ａ，８ｂ等の上に残存する未反応のシリサイド用金属膜を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して２回目のＲＴＡ処理を行う。これにより、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第３，第４の導電部１１ａ，１１ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
【０１０７】
以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有する第１の導電部５ａ、及び第３の導電部１１ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有する第２の導電部６ｂ、及び第４の導電部１１ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。このように、本実施形態における第１，第２のゲート電極２０Ａ，２０Ｂは、金属膜とその上に形成されたポリシリコン膜とからなる、いわゆるＭＩＰＳ（Ｍetal Ｉnsert Ｐoly-Ｓilicon）電極構造を有している。
【０１０８】
ここで、本実施形態に係る半導体装置の構造上の特徴点について、図４(d) を参照しながら説明する。
【０１０９】
低閾値トランジスタＬＴｒの第１のゲート電極２０Ａは、第１の金属膜５からなる第１の導電部５ａと、シリコン膜１１からなる第３の導電部１１ａとを有している。一方、高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂは、第２の金属膜６からなる第２の導電部６ｂと、シリコン膜１１からなる第４の導電部１１ｂとを有している。
【０１１０】
第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂとは、互いに組成の異なる金属膜（第１の導電部５ａ：ＴｉＮ膜，第２の導電部６ｂ：ＭｏＮ膜）からなり、第２の導電部６ｂは、第１の導電部５ａに比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数を有している。
【０１１１】
第１の導電部５ａ上に形成された第３の導電部１１ａと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとは、互いに同じ膜厚（例えば１００ｎｍ）で、且つ、同じ組成のシリコン膜からなる。すなわち、第１の導電部５ａと第２の導電部６ｂとは、その上に互いに同じ膜厚で同じ組成のシリコン膜からなる第３，第４の導電部１１ａ，１１ｂが形成されている。
【０１１２】
第１の導電部５ａが接する第１のゲート絶縁膜４ａと、第２の導電部６ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。
【０１１３】
Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。
【０１１４】
また、浅いｐ型ソースドレイン領域７ａ，７ｂ、深いｐ型ソースドレイン領域９ａ，９ｂ、及びサイドウォール８ａ，８ｂもそれぞれ、互いに同一工程で、且つ、同一構造で形成されている。但し、第１，第２のゲート電極２０Ａ，２０Ｂの高さに差異があると、第１のゲート電極２０Ａの側面上に形成されるサイドウォール８ａと、第２のゲート電極２０Ｂの側面上に形成されるサイドウォール８ｂとは、互いに異なる高さで形成される場合がある。
【０１１５】
本実施形態によると、第１の導電部５ａと第２の導電部６ｂとが互いに異なる組成の金属膜からなることにより、第２の導電部６ｂの仕事関数を、第１の導電部５ａの仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にして、第２の導電部６ｂと第４の導電部１１ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部５ａと第３の導電部１１ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数に比べて低くすることができる。すなわち、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。そのため、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを精度良く実現することができる。
【０１１６】
加えて、図４(a) に示すように、第１の金属膜５上にシリコン膜１１が形成された状態でパターニングして第１のゲート電極２０Ａを形成すると共に、第２の金属膜６上にシリコン膜１１が形成された状態でパターニングして第２のゲート電極２０Ｂを形成することができるため、第１，第２のゲート電極２０Ａ，２０Ｂのパターニング精度を大きく向上させることができる。
【０１１７】
このように、本実施形態では、第１の実施形態と同様の効果を得るのに加えて、精度良くパターニングされた第１，第２のゲート電極２０Ａ，２０Ｂを実現することができる。
【０１１８】
すなわち、本実施形態における第１のゲート電極２０Ａは、膜厚の比較的薄い第１の導電部５ａと、その上に形成された第１の導電部５ａよりもパターニングし易い第３の導電部１１ａとを有している。同様に、本実施形態における第２のゲート電極２０Ｂは、膜厚の比較的薄い第２の導電部６ｂと、その上に形成された第２の導電部６ｂよりもパターニングし易い第４の導電部１１ｂとを有している。
【０１１９】
なお、本実施形態では、図３(d) に示すように、ドライエッチングにより、第１の金属膜５上の第２の金属膜６を除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態における図１(d) に示す工程と同様に、ＣＭＰ法により、第１の金属膜５上の第２の金属膜６を研磨除去してもよい。
【０１２０】
また、本実施形態では、図３(b) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、図３(d) に示すように、第２の活性領域１ｂ上に第２の金属膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の活性領域上に第２の金属膜を形成した後、第１の活性領域上に第１の金属膜を形成してもよい。
【０１２１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図５(a) 〜(d) を参照しながら説明する。図５(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図５(a) 〜(d) において、前述の第１の実施形態、又は第２の実施形態と同一の構成要素には、第１の実施形態における図１(a) 〜図２(d) に示す符号、又は第２の実施形態における図３(a) 〜図４(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタが形成される領域である。
【０１２２】
ここで、前述の第２の実施形態と本実施形態との製造方法上の相違点は、以下に示す点である。
【０１２３】
第２の実施形態では、図３(d) に示すように、第１の金属膜５上の第２の金属膜６を除去した後、第１の金属膜５及び第２の金属膜６上にシリコン膜１１を形成する点に対し、本実施形態では、後述の図５(a) に示すように、第１の金属膜５上の第２の金属膜６を除去せずに、第１の金属膜５上に第２の金属膜６を残存させて、第２の金属膜６上にシリコン膜１１を形成する点である。
【０１２４】
まず、第２の実施形態における図３(a) 〜(c) に示す工程を順次行い、図３(c) に示す構成を得る。
【０１２５】
次に、図５(a) に示すように、第２の金属膜６上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１１を形成する。なお、シリコン膜１１の注入条件は、第２の実施形態と同一の注入条件である。
【０１２６】
次に、図５(b) に示すように、例えばフォトリソグラフィ法により、シリコン膜１１上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１１、第２の金属膜６、第１の金属膜５、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜５からなる第１の導電部５ａ、第２の金属膜６からなる第５の導電部６ａ、及びシリコン膜１１からなる第３の導電部１１ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１１、第２の金属膜６、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜６からなる第２の導電部６ｂ、及びシリコン膜１１からなる第４の導電部１１ｂを順次形成する。
【０１２７】
このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、第１の導電部５ａ上に形成された第５の導電部６ａと、第５の導電部６ａ上に形成された第３の導電部１１ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂと、第２の導電部６ｂ上に形成された第４の導電部１１ｂとを有する第２のゲート電極２０Ｂを順次形成する。
【０１２８】
その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
【０１２９】
次に、図５(c) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。その後、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
【０１３０】
次に、図５(d) に示すように、第２の実施形態における図４(d) に示す工程でのシリサイド膜の形成方法と同様な方法を用いて、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第３，第４の導電部１１ａ，１１ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
【０１３１】
以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの仕事関数（例えば、４．９ｅＶ）を有する第１の導電部５ａ、第５の導電部６ａ、及び第３の導電部１１ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、ミッドギャップ寄りの仕事関数（例えば、４．７ｅＶ）を有する第２の導電部６ｂ、及び第４の導電部１１ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。このように、本実施形態における第１，第２のゲート電極２０Ａ，２０Ｂは、金属膜とその上に形成されたポリシリコン膜とからなる、いわゆるＭＩＰＳ電極構造を有している。
【０１３２】
ここで、前述の第２の実施形態と本実施形態との構造上の相違点は、以下に示す点である。
【０１３３】
低閾値トランジスタＬＴｒの第１のゲート電極２０Ａは、第２の実施形態では、図４(d) に示すように、第１の導電部５ａと、第３の導電部１１ａとを有している点に対し、本実施形態では、図５(d) に示すように、第１の導電部５ａと、第５の導電部６ａと、第３の導電部１１ａとを有している点であり、本実施形態における第１のゲート電極２０Ａは、第１の導電部５ａと第３の導電部１１ａとの間に、第２のゲート電極２０Ｂを構成する第２の導電部６ｂと同じ導電材料からなる第５の導電部６ａを有している。
【０１３４】
ここで、ゲート絶縁膜上に接して設けられた下側導電部（第１の導電部５ａ、第２の導電部６ｂ）と、下側導電部上に形成された上側導電部（第５の導電部６ａ及び第３の導電部１１ａ、第４の導電部１１ｂ）とからなるゲート電極を有するトランジスタにおいて、下側導電部の膜厚が充分に厚い場合、当該トランジスタの閾値電圧は、上側導電部の影響を受けない。
【０１３５】
本実施形態における第１のゲート電極２０Ａは、第１の導電部５ａと第３の導電部１１ａとの間に、ミッドギャップ寄りの仕事関数を有する第５の導電部６ａを介在させた構成であるが、第１の導電部５ａが充分に厚い膜厚（例えば２０ｎｍ以上）を確保しているため、第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの閾値電圧は、第５の導電部６ａの影響を受けない。そのため、本実施形態における低閾値トランジスタＬＴｒは、第２の実施形態における低閾値トランジスタＬＴｒ（すなわち、第１の導電部５ａと第３の導電部１１ａとの間に導電部を介在させない構成の第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒ）と実質的に同一の閾値電圧を有している。
【０１３６】
本実施形態によると、第２の実施形態と同様の効果を得ることができる。
【０１３７】
加えて、図５(a) に示すように、第１の金属膜５上の第２の金属膜６を除去せずに、第１の金属膜５上に第２の金属膜６を残存させる。すなわち、第２の実施形態のように第１の金属膜上の第２の金属膜を除去しない（図３(d) 参照）ため、製造方法の簡略化を図ることができる。
【０１３８】
なお、本実施形態では、図５(a) に示すように、第１の活性領域１ａ上に第１の金属膜５を形成した後、半導体基板１上に第２の金属膜６を形成し、その後、第２の金属膜６上にシリコン膜１１を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１３９】
例えば、第２の活性領域上に第２の金属膜を形成した後、半導体基板上に第１の金属膜を形成し、その後、第１の金属膜上にシリコン膜を形成してもよい。この場合、低閾値トランジスタのゲート電極は、第１の金属膜からなる導電部と、シリコン膜からなる導電部とを有し、その構成は、第２の実施形態における第１のゲート電極２０Ａの構成と同一になる。一方、高閾値トランジスタのゲート電極は、第２の金属膜からなる導電部と、第１の金属膜からなる導電部と、シリコン膜からなる導電部とを有し、その構成は、第２の実施形態における第２のゲート電極２０Ｂの構成とは異なり、第２の実施形態における第２の導電部６ｂと第４の導電部１１ｂとの間に、第１の導電部５ａと同じ導電材料からなる導電部（すなわち、バンドエッジ寄りの仕事関数を有する導電部）を介在させた構成となる。
【０１４０】
しかしながら、高閾値トランジスタＨＴｒを構成する第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂが、充分に厚い膜厚（例えば２０ｎｍ）を確保していることにより、第２の導電部６ｂと第４の導電部１１ｂとの間に、バンドエッジ寄りの仕事関数を有する導電部を介在させた構成のゲート電極を有する高閾値トランジスタであっても、該導電部を介在させない構成のゲート電極を有する高閾値トランジスタ（すなわち、第２の実施形態における高閾値トランジスタＨＴｒ）と実質的に同一の閾値電圧を有する。
【０１４１】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて図６、図７(a) 〜(d) 、及び図８(a) 〜(d) を参照しながら説明する。
【０１４２】
ここで、前述の第１〜第３の実施形態と本実施形態との共通点は、以下に示す点である。
【０１４３】
本実施形態と第１〜第３の実施形態とは、低閾値トランジスタＬＴｒと高閾値トランジスタＨＴｒとの間で、従来のように互いに不純物濃度の異なるチャネル領域（図１０(d)：１０３ａ，１０３ｂ参照）を設ける、又は互いにＨｆ濃度の異なるゲート絶縁膜を設けるのではなく、互いに実効仕事関数の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを設けて、互いに閾値電圧の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現する点で共通する。
【０１４４】
一方、第１〜第３の実施形態と本実施形態との相違点は、以下に示す点である。
【０１４５】
第１〜第３の実施形態では、低閾値トランジスタＬＴｒを構成する第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部５ａと、高閾値トランジスタＨＴｒを構成する第２のゲート絶縁膜４ｂ上に接して設けられた第２の導電部６ｂとが、互いに組成の異なる金属又は金属化合物からなることにより、互いに仕事関数の異なる第１，第２の導電部５ａ，６ｂを設けて、互いに実効仕事関数の異なる低，高閾値トランジスタＬＴｒ，ＨＴｒを実現する。
【０１４６】
これに対し、本実施形態では、低閾値トランジスタを構成する第１のゲート絶縁膜上に接して設けられた第１の導電部（後述の図８(d)：１２ａ参照）と、高閾値トランジスタを構成する第２のゲート絶縁膜上に接して設けられた第３の導電部（後述の図８(d)：１２ｂ参照）とが、互いに組成が同じで、且つ、膜厚の異なる金属又は金属化合物からなると共に、第１，第３の導電部上に、互いに膜厚が同じで、且つ、シリコンからなる第２，第４の導電部（後述の図８(d)：１３ａ，１３ｂ参照）を設けることにより、互いに実効仕事関数の異なる低，高閾値トランジスタを実現する。
【０１４７】
このように、本実施形態では、金属膜からなる導電部と、その上に形成されたシリコン膜からなる導電部とを有するゲート電極において、金属膜の膜厚に応じてトランジスタの実効仕事関数が変化することに着目し、トランジスタの実効仕事関数と金属膜の膜厚との関係に基づいて、金属膜を所定膜厚に設定し、容易に且つ高精度に制御された実効仕事関数を有するトランジスタを実現する。
【０１４８】
ここで、トランジスタの実効仕事関数と金属膜の膜厚との関係について、Ｐ型ＭＩＳトランジスタを構成するゲート電極において、高誘電率絶縁膜からなるゲート絶縁膜上に形成された金属膜がＴｉＮ膜、シリコン膜が膜厚１００ｎｍのｐ型ポリシリコン膜である場合を具体例に挙げて、図６を参照しながら説明する。図６は、Ｐ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係について示す図である。図６中の横軸はゲート電極におけるＴｉＮ膜の膜厚、図６中の左側縦軸はＰ型ＭＩＳトランジスタの実効仕事関数、右側縦軸はＰ型ＭＩＳトランジスタの閾値電圧を示す。
【０１４９】
図６に示すように、ＴｉＮ膜の膜厚が１５ｎｍ以下になると、ＴｉＮ膜の膜厚の減少に応じてＰ型ＭＩＳトランジスタの実効仕事関数が急激に減少し（言い換えれば、ミッドギャップ寄りにシフトし）、Ｐ型ＭＩＳトランジスタの閾値電圧が急激に増加する。一方、ＴｉＮ膜の膜厚が２０ｎｍ以上になると、ＴｉＮ膜の膜厚の増加に応じてＰ型ＭＩＳトランジスタの実効仕事関数は緩やかに増加し、Ｐ型ＭＩＳトランジスタの閾値電圧が緩やかに減少する。
【０１５０】
このように、ＴｉＮ膜の膜厚が１５ｎｍ以下の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は、膜厚依存性が比較的高く、ＴｉＮ膜の膜厚が薄くなるに連れて、ミッドギャップ寄りの実効仕事関数となる。一方、ＴｉＮ膜の膜厚が２０ｎｍ以上の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は、膜厚依存性が比較的低く、バンドエッジ（すなわち、約５．１５ｅＶ）寄りの実効仕事関数のままである。例えば、ＴｉＮ膜の膜厚が２０ｎｍ（すなわち２０ｎｍ以上）の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は４．８５ｅＶ程度であったのに対して、ＴｉＮ膜の膜厚が１０ｎｍ（すなわち１５ｎｍ以下）の場合、Ｐ型ＭＩＳトランジスタの実効仕事関数は４．７５ｅＶ程度となる。
【０１５１】
すなわち、金属膜からなる導電部と、シリコン膜からなる導電部とを有するゲート電極において、金属膜の膜厚が所定膜厚以下になると、金属膜の膜厚が薄くなるに連れて、ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りに連続的にシフトする。これは、金属膜の膜厚が充分に厚いと、金属膜上に形成されたシリコン膜の影響を大きく受けないが、金属膜の膜厚が薄くなるとシリコン膜の影響を大きく受けて、ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りにシフトすると理解される。
【０１５２】
以上のように、低閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部（後述の図８(d)：１２ａ参照）として、実効仕事関数に対して比較的低い依存性を示す膜厚（例えば膜厚が２０ｎｍ以上のＴｉＮ膜）を採用する一方、高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部（後述の図８(d)：１２ｂ参照）として、実効仕事関数に対して比較的高い依存性を示す膜厚（例えば膜厚が１５ｎｍ以下のＴｉＮ膜）を採用することにより、高閾値トランジスタの実効仕事関数を、低閾値トランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、高閾値トランジスタの閾値電圧を、低閾値トランジスタの閾値電圧に比べて高くすることができる。
【０１５３】
なお、図６に示すＰ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係は、金属膜上に１００ｎｍのシリコン膜が形成されたゲート電極を有するＰ型ＭＩＳトランジスタの場合にのみ成立する関係ではなく、金属膜上にある程度（例えば５０ｎｍ）以上の膜厚のシリコン膜が形成されたゲート電極を有するＰ型ＭＩＳトランジスタにおいて常に成立する関係である。
【０１５４】
また、図６に示すＰ型ＭＩＳトランジスタの実効仕事関数と金属膜の膜厚との関係は、Ｐ型ＭＩＳトランジスタの場合にのみ成立する関係ではなく、Ｎ型ＭＩＳトランジスタの場合においても成立する関係である。すなわち、金属膜上にシリコン膜が形成されたゲート電極を有するＮ型ＭＩＳトランジスタにおいて、金属膜の膜厚が薄くなるに連れて、Ｎ型ＭＩＳトランジスタの実効仕事関数がミッドギャップ寄りに連続的にシフトする。
【０１５５】
図７(a) 〜(d) 及び図８(a) 〜(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図７(a) 〜図８(d) において、前述の第１の実施形態、又は第２の実施形態と同一の構成要素には、第１の実施形態における図１(a) 〜図２(d) に示す符号、又は第２の実施形態における図３(a) 〜図４(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタＬＴｒが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタＨＴｒが形成される領域である。
【０１５６】
まず、図７(a) に示すように、例えばＳＴＩ法により、例えば半導体基板１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、半導体基板１における素子分離領域２に囲まれた領域のうち、Ｌｖｔ領域に位置する領域が第１の活性領域１ａとなる一方、Ｈｖｔ領域に位置する領域が第２の活性領域１ｂとなる。その後、図示は省略しているが、半導体基板１に対してｎ型不純物をイオン注入することにより、ｎ型ウェル及びｎ型パンチスルーストッパを形成する。その後、半導体基板１に対してｎ型不純物をイオン注入することにより、第１の活性領域１ａにおける上部にｎ型チャネル領域３ａを形成すると共に、第２の活性領域１ｂにおける上部にｎ型チャネル領域３ｂを形成する。なお、ｎ型ウェル、ｎ型パンチスルーストッパ、及びｎ型チャネル領域３ａ，３ｂの各注入条件は、第１の実施形態と同一の注入条件である。
【０１５７】
その後、図７(a) に示すように、半導体基板１上に例えば膜厚０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜上に、例えば膜厚４ｎｍのＨｆＳｉＯＮ膜からなる高誘電率絶縁膜４を形成する。このように、半導体基板１と高誘電率絶縁膜４との間にはバッファー絶縁膜が形成され、以降の説明において登場する「高誘電率絶縁膜４」とは、その下面にバッファー絶縁膜が形成された膜をいう。
【０１５８】
その後、例えばＣＶＤ法により、高誘電率絶縁膜４上に例えば膜厚１０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第１の金属膜（ここで「金属膜」とは金属又は金属化合物からなる膜をいう）１２を堆積する。この第１の金属膜１２としては、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数（例えば、４．９ｅＶ）を有することが望ましい。例えばＴｉＮ膜の代わりに、窒化タンタル膜（ＴａＮ膜）又は炭化タンタル膜（ＴａＣ膜）等を用いてもよい。
【０１５９】
次に、図７(b) に示すように、第１の金属膜１２上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、Ｈｖｔ領域の第１の金属膜１２に対してエッチングを行い、第２の活性領域１ｂ上の第１の金属膜１２を除去し、その後、前記レジストパターンを除去する。これにより、第１の活性領域１ａ上に第１の金属膜１２を選択的に残存させることができる。このようにして、第１の活性領域１ａ上の高誘電率絶縁膜４に接する第１の金属膜１２を形成する。
【０１６０】
次に、図７(c) に示すように、例えばＣＶＤ法により、半導体基板１上の全面に例えば膜厚１０ｎｍの窒化チタン膜（ＴｉＮ膜）からなる第２の金属膜１２Ｘを堆積する。このようにして、第１の金属膜１２、及び第２の活性領域１ｂ上の高誘電率絶縁膜４に接する第２の金属膜１２Ｘを形成する。
【０１６１】
次に、図７(d) に示すように、第２の金属膜１２Ｘ上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１３を形成する。なお、シリコン膜１３の注入条件は、第２の実施形態におけるシリコン膜１１の注入条件と同一である。
【０１６２】
次に、図８(a) に示すように、例えばフォトリソグラフィ法により、シリコン膜１３上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１３、第２の金属膜１２Ｘ、第１の金属膜１２、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、第１の金属膜１２Ａ及び第２の金属膜１２ＸＡからなる第１の導電部１２ａ、並びにシリコン膜１３からなる第２の導電部１３ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１３、第２の金属膜１２Ｘ、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、第２の金属膜１２ＸＢからなる第３の導電部１２ｂ、及びシリコン膜１３からなる第４の導電部１３ｂを順次形成する。このとき、第１の導電部１２ａの膜厚は、第１の金属膜１２Ａと第２の金属膜１２ＸＡとの合計膜厚である２０ｎｍとなり、第３の導電部１２ｂの膜厚は、第２の金属膜１２ＸＢのみの膜厚である１０ｎｍとなる。
【０１６３】
このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１２ａと、第１の導電部１２ａ上に設けられた第２の導電部１３ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１２ｂと、第３の導電部１２ｂ上に設けられた第４の導電部１３ｂとを有する第２のゲート電極２０Ｂを順次形成する。
【０１６４】
その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。
【０１６５】
次に、図８(b) に示すように、第１の実施形態における図２(b) に示す工程でのサイドウォールの形成方法と同様な方法を用いて、第１のゲート電極２０Ａの側面上にサイドウォール８ａを形成すると共に、第２のゲート電極２０Ｂの側面上にサイドウォール８ｂを形成する。
【０１６６】
次に、図８(c) に示すように、第１の実施形態における図２(c) に示す工程での深いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ａを自己整合的に形成すると共に、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に接合深さの比較的深いｐ型ソースドレイン領域９ｂを自己整合的に形成する。
【０１６７】
次に、図８(d) に示すように、第２の実施形態における図４(d) に示す工程でのシリサイド膜の形成方法と同様な方法を用いて、深いｐ型ソースドレイン領域９ａ，９ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ１，１０ｂ１を形成すると共に、第１，第２のゲート電極２０Ａ，２０Ｂにおける第２，第４の導電部１３ａ，１３ｂの上部にＮｉＳｉ膜からなるシリサイド膜１０ａ２，１０ｂ２を形成する。
【０１６８】
以上のようにして、本実施形態に係る半導体装置、すなわち、バンドエッジ寄りの実効仕事関数（例えば、４．８５ｅＶ）が得られる膜厚（例えば２０ｎｍ）を有する第１の導電部１２ａ、及び第２の導電部１３ａからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒと、第１の導電部１２ａと同じ組成で、且つ、ミッドギャップ寄りの実効仕事関数（例えば、４．７５ｅＶ）が得られる膜厚（例えば１０ｎｍ）を有する第３の導電部１２ｂ、及び第４の導電部１３ｂからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒとを備えた半導体装置を製造することができる。
【０１６９】
以下に、本発明の第４の実施形態に係る半導体装置の構造について、図８(d) を参照しながら説明する。
【０１７０】
半導体基板１上の上部には、第１の活性領域１ａと第２の活性領域１ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域２が形成されている。そして、半導体装置は、第１の活性領域１ａに設けられた低閾値トランジスタＬＴｒと、第２の活性領域１ｂに設けられた高閾値トランジスタＨＴｒとを備えている。
【０１７１】
低閾値トランジスタＬＴｒは、第１の活性領域１ａに形成されたｎ型チャネル領域３ａと、ｎ型チャネル領域３ａ上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１２ａと、第１の導電部１２ａ上に形成された第２の導電部１３ａとを有する第１のゲート電極２０Ａと、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａと、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に形成された浅いｐ型ソースドレイン領域７ａと、第１の活性領域１ａにおけるサイドウォール８ａの外側方下に形成された深いｐ型ソースドレイン領域９ａと、深いｐ型ソースドレイン領域９ａの上部に形成されたシリサイド膜１０ａ１と、第１のゲート電極２０Ａの上部に形成されたシリサイド膜１０ａ２とを有している。
【０１７２】
一方、高閾値トランジスタＨＴｒは、第２の活性領域１ｂに形成されたｎ型チャネル領域３ｂと、ｎ型チャネル領域３ｂ上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１２ｂと、第３の導電部１２ｂ上に形成された第４の導電部１３ｂとを有する第２のゲート電極２０Ｂと、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂと、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に形成された浅いｐ型ソースドレイン領域７ｂと、第２の活性領域１ｂにおけるサイドウォール８ｂの外側方下に形成された深いｐ型ソースドレイン領域９ｂと、深いｐ型ソースドレイン領域９ｂの上部に形成されたシリサイド膜１０ｂ１と、第２のゲート電極２０Ｂの上部に形成されたシリサイド膜１０ｂ２とを有している。
【０１７３】
ここで、本実施形態の構造上の特徴点は、以下に示す点である。
【０１７４】
高閾値トランジスタＨＴｒの第２のゲート電極２０Ｂを構成する第３の導電部１２ｂは、低閾値トランジスタＬＴｒの第１のゲート電極２０Ａを構成する第１の導電部１２ａよりも薄い膜厚で、且つ、第１の導電部１２ａと同じ組成の金属又は金属化合物からなり、第１の導電部１２ａと同じ仕事関数を有している。そして、第１の導電部１２ａと第３の導電部１２ｂとは、その上に互いに同じ膜厚のシリコン膜からなる第２，第４の導電部１３ａ，１３ｂが形成されている。具体的には、第１の導電部１２ａは膜厚が２０ｎｍ（すなわち、２０ｎｍ以上）のＴｉＮ膜からなり、第３の導電部１２ｂは膜厚が１０ｎｍ（すなわち、１５ｎｍ以下）のＴｉＮ膜からなる。そして、第２，第４の導電部１３ａ，１３ｂは膜厚が１００ｎｍのｐ型ポリシリコン膜からなる。これにより、図６に示すように、４．８５ｅＶ程度の実効仕事関数を有する低閾値トランジスタＬＴｒを実現し、低閾値トランジスタＬＴｒの閾値電圧を０．３０Ｖ程度にする一方、４．７５ｅＶ程度の実効仕事関数を有する高閾値トランジスタＨＴｒを実現し、高閾値トランジスタＨＴｒの閾値電圧を０．４０Ｖ程度にすることができる。
【０１７５】
このように、第１の導電部１２ａの膜厚として、実効仕事関数に対して比較的低い依存性を示す膜厚を採用する一方、第３の導電部１２ｂの膜厚として、実効仕事関数に対して比較的高い依存性を示す膜厚を採用することにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせることができる。
【０１７６】
そのため、高閾値トランジスタＨＴｒは、低閾値トランジスタＬＴｒに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い実効仕事関数を有している。言い換えれば、低閾値トランジスタＬＴｒは、高閾値トランジスタＨＴｒに比べて「バンドエッジ（約５．１５ｅＶ，上記２）参照）」に近い実効仕事関数を有している。すなわち、低閾値トランジスタＬＴｒは、高閾値トランジスタＨＴｒに比べて高い実効仕事関数を有している。
【０１７７】
第１の導電部１２ａが接する第１のゲート絶縁膜４ａと、第３の導電部１２ｂが接する第２のゲート絶縁膜４ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ膜厚の高誘電率絶縁膜からなる。そして、第１の導電部１２ａ上に形成された第２の導電部１３ａと、第３の導電部１２ｂ上に形成された第４の導電部１３ｂとは、互いに同じ膜厚のシリコン膜からなる。
【０１７８】
第１の導電部１２ａ及び第２の導電部１３ａからなる第１のゲート電極２０Ａの膜厚は、第１の導電部１２ａよりも薄い膜厚の第３の導電部１２ｂ、及び第２の導電部１３ａと同じ膜厚の第４の導電部１３ｂからなる第２のゲート電極２０Ｂの膜厚に比べて厚い。そして、第１のゲート電極２０Ａの側面上に形成されたサイドウォール８ａの高さは、第２のゲート電極２０Ｂの側面上に形成されたサイドウォール８ｂの高さに比べて高い。
【０１７９】
Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとは、互いに同一工程で、且つ、同一構造で形成されており、互いに同じ不純物濃度を有している。
【０１８０】
また、浅いｐ型ソースドレイン領域７ａ，７ｂ、及び深いｐ型ソースドレイン領域９ａ，９ｂもそれぞれ、同一工程で、且つ、同一構造で形成されている。
【０１８１】
本実施形態によると、その上に第４の導電部１３ｂが形成された第３の導電部１２ｂの膜厚を、その上に第２の導電部１３ａが形成された第１の導電部１２ａの膜厚よりも薄くすることにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせて、高閾値トランジスタＨＴｒの実効仕事関数を、低閾値トランジスタＬＴｒの実効仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い実効仕事関数にして、高閾値トランジスタＨＴｒの閾値電圧を、低閾値トランジスタＬＴｒの閾値電圧に比べて高くすることができる。
【０１８２】
そのため、従来のようにＨｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ｂ参照）の不純物濃度を、Ｌｖｔ領域のｎ型チャネル領域（図１０(d)：１０３ａ参照）の不純物濃度よりも高くする必要がなく、ｎ型チャネル領域３ｂの不純物濃度を、ｎ型チャネル領域３ａの不純物濃度と同じにすることができる。そのため、半導体装置の動作時に、キャリアがｎ型チャネル領域３ｂに含まれるｎ型不純物と衝突して散乱することを抑制することができるため、高閾値トランジスタＨＴｒにおいて、リーク電流の低減化、及び、高駆動力化を図ることができる。
【０１８３】
また、低，高閾値トランジスタの閾値電圧を制御する方法として、従来のように低，高閾値トランジスタを構成するゲート絶縁膜のＨｆ濃度を調整する方法ではなく、低，高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の膜厚を調整する方法を採用するため、低，高閾値トランジスタの閾値電圧を容易に且つ高精度に制御することができる。
【０１８４】
従って、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現することができる。
【０１８５】
なお、本実施形態では、第１の導電部１２ａとして、実効仕事関数に対する依存性の比較的低い膜厚（例えば２０ｎｍ以上）のＴｉＮ膜を採用する一方、第３の導電部１２ｂとして、実効仕事関数に対する依存性の比較的高い膜厚、すなわち第１の導電部１２ａよりも薄い膜厚（例えば１５ｎｍ以下）のＴｉＮ膜を採用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ＴｉＮ膜の代わりに、ＴａＮ膜又はＴａＣ膜を用いてもよい。
【０１８６】
すなわち、本実施形態のように、第１，第３の導電部１２ａ，１２ｂの導電材料として、４．７ｅＶ以上で５．１５ｅＶ以下の仕事関数を有する導電材料を採用し、第３の導電部１２ｂの膜厚を、第１の導電部１２ａの膜厚よりも薄くすることにより、高閾値トランジスタＨＴｒの実効仕事関数を、低閾値トランジスタＬＴｒの実効仕事関数よりもミッドギャップ寄りにシフトさせることができる。
【０１８７】
また、本実施形態では、第１，第３の導電部１２ａ，１２ｂ上に形成された第２，第４の導電部１３ａ，１３ｂが、ｐ型ポリシリコン膜からなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型ポリシリコン膜の代わりに、ｎ型ポリシリコン膜を用いてもよい。
【０１８８】
すなわち、本実施形態のように、第２，第４の導電部１３ａ，１３ｂの条件は、第４の導電部１３ｂと第２のゲート絶縁膜４ｂとを組み合わせた場合に得られる実効仕事関数が、第１の導電部１２ａと第１のゲート絶縁膜４ａとを組み合わせた場合に得られる実効仕事関数よりも、ミッドギャップ寄りにあればよい。これにより、第３の導電部１２ｂと第４の導電部１３ｂとからなる第２のゲート電極２０Ｂを有する高閾値トランジスタＨＴｒの実効仕事関数を、第１の導電部１２ａと第２の導電部１３ａとからなる第１のゲート電極２０Ａを有する低閾値トランジスタＬＴｒの実効仕事関数よりも、ミッドギャップ寄りにシフトさせることができる。
【０１８９】
また、本実施形態では、Ｌｖｔ領域のｎ型チャネル領域３ａとＨｖｔ領域のｎ型チャネル領域３ｂとを、図７(a) に示すように同一工程で形成し、互いに不純物濃度が同じｎ型チャネル領域３ａ，３ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、互いに不純物濃度の若干異なるｎ型チャネル領域を形成してもよい。
【０１９０】
（第４の実施形態の変形例）
以下に、本発明の第４の実施形態の変形例に係る半導体装置の製造方法について、互いに閾値電圧の異なるＭＩＳトランジスタとしてＰ型ＭＩＳトランジスタを適用した場合を具体例に挙げて、図９(a) 〜(d) を参照しながら説明する。図９(a) 〜(d) は、本発明の第４の実施形態の変形例に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図９(a) 〜(d) において、第４の実施形態と同一の構成要素には、第４の実施形態における図７(a) 〜図８(d) に示す符号と同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｌｖｔ領域は低閾値トランジスタＬＴｒが形成される領域であり、Ｈｖｔ領域は高閾値トランジスタＨＴｒが形成される領域である。
【０１９１】
まず、第４の実施形態における図７(a) に示す工程と同様の工程を行い、図９(a) に示す構成を得る。但し、本変形例では、第４の実施形態における膜厚１０ｎｍのＴｉＮ膜からなる第１の金属膜１２の代わりに、図９(a) に示すように、膜厚２０ｎｍのＴｉＮ膜からなる金属膜１４を形成する。このようにして、高誘電率絶縁膜４に接する金属膜１４を形成する。
【０１９２】
次に、図９(b) に示すように、金属膜１４上に、Ｌｖｔ領域を覆いＨｖｔ領域を開口するレジストパターン１５を形成した後、レジストパターン１５をマスクにして、第２の活性領域１ｂ上の金属膜１４の上部に対してエッチングを行い、膜厚が１０ｎｍの金属薄膜部１４Ｙを形成し、その後、レジストパターン１５を除去する。これにより、第１の活性領域１ａ上に膜厚２０ｎｍの金属膜１４を残存させる一方、第２の活性領域１ｂ上に、金属膜１４よりも膜厚の薄い金属薄膜部１４Ｙを残存させる。
【０１９３】
次に、図９(c) に示すように、金属膜１４及び金属薄膜部１４Ｙ上に、例えば膜厚１００ｎｍのポリシリコン膜を形成した後、ポリシリコン膜に対してｐ型不純物をイオン注入することにより、ｐ型ポリシリコン膜からなるシリコン膜１３を形成する。なお、シリコン膜１３の注入条件は、第２の実施形態におけるシリコン膜１１の注入条件と同一である。
【０１９４】
次に、図９(d) に示すように、例えばフォトリソグラフィ法により、シリコン膜１３上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、当該レジストパターンをマスクにして、ドライエッチングにより、Ｌｖｔ領域のシリコン膜１３、金属膜１４、及び高誘電率絶縁膜４を順次パターニングして、第１の活性領域１ａ上に、高誘電率絶縁膜４からなる第１のゲート絶縁膜４ａ、金属膜１４からなる第１の導電部１４ａ、及びシリコン膜１３からなる第２の導電部１３ａを順次形成する。それと共に、Ｈｖｔ領域のシリコン膜１３、金属薄膜部１４Ｙ、及び高誘電率絶縁膜４を順次パターニングして、第２の活性領域１ｂ上に、高誘電率絶縁膜４からなる第２のゲート絶縁膜４ｂ、金属薄膜部１４Ｙからなる第３の導電部１４ｂ、及びシリコン膜１３からなる第４の導電部１３ｂを順次形成する。このとき、第１の導電部１４ａの膜厚は、金属膜１４の膜厚である２０ｎｍとなり、第３の導電部１４ｂの膜厚は、金属薄膜部１４Ｙの膜厚である１０ｎｍとなる。
【０１９５】
このようにして、第１の活性領域１ａ上に、第１のゲート絶縁膜４ａ、及び第１のゲート絶縁膜４ａ上に接して設けられた第１の導電部１４ａと、第１の導電部１４ａ上に設けられた第２の導電部１３ａとを有する第１のゲート電極２０Ａを順次形成すると共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜４ｂ、及び第２のゲート絶縁膜４ｂ上に接して設けられた第３の導電部１４ｂと、第３の導電部１４ｂ上に設けられた第４の導電部１３ｂとを有する第２のゲート電極２０Ｂを順次形成する。
【０１９６】
その後、第１の実施形態における図２(a) に示す工程での浅いｐ型ソースドレイン領域の形成方法と同様な方法を用いて、第１の活性領域１ａにおける第１のゲート電極２０Ａの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ａを自己整合的に形成すると共に、第２の活性領域１ｂにおける第２のゲート電極２０Ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域７ｂを自己整合的に形成する。その後、第４の実施形態における図８(b) 〜(d) に示す工程と同様の工程を順次行い、図８(d) に示す構成と同様の構成を有する半導体装置を製造することができる。
【０１９７】
本変形例によると、第４の実施形態と同様の効果を得ることができる。
【０１９８】
なお、第１〜第３の実施形態、並びに第４の実施形態及びその変形例では、互いに閾値電圧の異なるＭＩＳトランジスタとして、Ｐ型ＭＩＳトランジスタを適用した場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｎ型ＭＩＳトランジスタを適用した場合においても、第１〜第３の実施形態、又は第４の実施形態若しくはその変形例と同様の効果を得ることができる。
【０１９９】
第１に例えば、第１の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合、仕事関数が４．０５ｅＶ以上で４．６ｅＶ以下の範囲内にある導電材料中から互いに仕事関数の異なる第１，第２の導電材料を選択し、これら第１，第２の導電材料のうち、「バンドエッジ（約４．０５ｅＶ，上記２）参照）」に比較的近い仕事関数の導電材料を、相対的に閾値電圧の低いＮ型ＭＩＳトランジスタ（以下、「Ｎ型低閾値トランジスタ」と称する）を構成する導電部の導電材料として採用する一方、「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に比較的近い仕事関数の導電材料を、相対的に閾値電圧の高いＮ型ＭＩＳトランジスタ（以下、「Ｎ型高閾値トランジスタ」と称する）を構成する導電部の導電材料として採用する。例えば、Ｎ型低閾値トランジスタを構成する導電部の導電材料としては、４．０５ｅＶ以上で４．５ｅＶ以下の仕事関数（例えば、４．３ｅＶ）を有し、且つ、Ｎ型高閾値トランジスタを構成する導電部の導電材料の仕事関数よりもバンドエッジ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。一方、Ｎ型高閾値トランジスタを構成する導電部の導電材料としては、４．１５ｅＶ以上で４．６ｅＶ以下の仕事関数（例えば、４．５ｅＶ）を有し、且つ、Ｎ型低閾値トランジスタを構成する導電部の導電材料の仕事関数よりもミッドギャップ寄りの仕事関数を有する金属又は金属化合物からなる膜が望ましい。
【０２００】
このように、Ｎ型高閾値トランジスタを構成する導電部の仕事関数を、Ｎ型低閾値トランジスタを構成する導電部の仕事関数に比べて「シリコンのミッドギャップ仕事関数」に近い仕事関数にすることにより、Ｎ型高閾値トランジスタの実効仕事関数を、Ｎ型低閾値トランジスタの実効仕事関数に比べて高くして、Ｎ型高閾値トランジスタの閾値電圧を、Ｎ型低閾値トランジスタの閾値電圧に比べて高くすることができるので、互いに閾値電圧の異なるＮ型低，高閾値トランジスタを精度良く実現することができる。すなわち、第１の実施形態と同様の効果を得ることができる。
【０２０１】
なお、第２，第３の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合も、Ｎ型低閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の仕事関数に比べて、Ｎ型高閾値トランジスタを構成するゲート絶縁膜上に接して設けられた導電部の仕事関数を「シリコンのミッドギャップ仕事関数」に近い仕事関数にすることにより、第２，第３の実施形態と同様の効果を得ることができる。
【０２０２】
第２に例えば、第４の実施形態において、互いに閾値電圧の異なるＭＩＳトランジスタとしてＮ型ＭＩＳトランジスタを適用した場合、金属膜からなる導電部と、該導電部上に形成されたシリコン膜からなる導電部とで構成されたゲート電極を有するＮ型低，高閾値トランジスタにおいて、Ｎ型低，高閾値トランジスタを構成する金属膜からなる導電部として、仕事関数が４．０５ｅＶ以上で４．５ｅＶ以下の範囲内にある導電部を採用し、Ｎ型高閾値トランジスタを構成する金属膜からなる導電部の膜厚を、Ｎ型低閾値トランジスタを構成する金属膜からなる導電部の膜厚よりも薄くする。ここで、シリコン膜からなる導電部としては、例えばｎ型ポリシリコン膜、又はｐ型ポリシリコン膜等が挙げられる。
【０２０３】
このように、Ｎ型高閾値トランジスタを構成する金属膜からなる導電部の膜厚を、Ｎ型低閾値トランジスタを構成する金属膜からなる導電部の膜厚よりも薄くすることにより、Ｎ型高閾値トランジスタの実効仕事関数を、Ｎ型低閾値トランジスタの実効仕事関数よりもミッドギャップ寄りにシフトさせて、Ｎ型高閾値トランジスタの閾値電圧を、Ｎ型低閾値トランジスタの閾値電圧よりも高くすることができるので、互いに閾値電圧の異なるＮ型低，高閾値トランジスタを精度良く実現することができる。すなわち、第４の実施形態と同様の効果を得ることができる。
【０２０４】
なお、言うまでもないが、低，高閾値トランジスタの導電型に関係なく、高閾値トランジスタは、低閾値ＭＩＳトランジスタに比べて「シリコンのミッドギャップ仕事関数（４．６ｅＶ程度，上記１）参照）」に近い実効仕事関数を有している。言い換えれば、低閾値ＭＩＳトランジスタは、高閾値ＭＩＳトランジスタに比べて「バンドエッジ（Ｎ型ＭＩＳトランジスタ：４．０５ｅＶ，Ｐ型ＭＩＳトランジスタ：５．１５ｅＶ，上記２）参照）」に近い実効仕事関数を有している。すなわち、低，高閾値トランジスタの導電型がＮ型の場合、Ｎ型高閾値トランジスタは、Ｎ型低閾値トランジスタに比べて高い実効仕事関数を有している。一方、低，高閾値トランジスタの導電型がＰ型の場合、Ｐ型高閾値トランジスタは、Ｐ型低閾値トランジスタに比べて低い実効仕事関数を有している。
【０２０５】
また、第１〜第３の実施形態、並びに第４の実施形態及びその変形例では、浅いｐ型ソースドレイン領域７ａ，７ｂを、第１，第２のゲート電極２０Ａ，２０Ｂをマスクにして、第１，第２の活性領域１ａ，１ｂにｐ型不純物をイオン注入することにより形成したが、本発明はこれに限定されるものではない。例えば、浅いｐ型ソースドレイン領域を、側面にオフセットスペーサが形成された第１，第２のゲート電極をマスクにして、第１，第２の活性領域にｐ型不純物をイオン注入することにより形成してもよい。
【０２０６】
また、第１〜第３の実施形態、並びに第４の実施形態及びその変形例では、サイドウォール８ａ，８ｂが単層構造である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、断面形状がＬ字状の第１の絶縁膜（例えばシリコン酸化膜）からなる内側サイドウォールと、内側サイドウォール上に形成された第２の絶縁膜（例えばシリコン窒化膜）からなる外側サイドウォールとで構成された積層構造であってもよい。
【０２０７】
また、第１〜第３の実施形態、並びに第４の実施形態及びその変形例では、高誘電率絶縁膜４としてＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2等のハフニウムを含む金属酸化物、又はＺｒＯ2、ＴｉＯ2若しくはＴａ2Ｏ5等の金属酸化物からなる高誘電率絶縁膜を用いてもよい。
【産業上の利用可能性】
【０２０８】
本発明は、互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く実現することができるので、半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０２０９】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図５】(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図６】Ｐ型ＭＩＳトランジスタの実効仕事関数とＴｉＮ膜の膜厚との関係を示す図である。
【図７】(a) 〜(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図８】(a) 〜(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図９】(a) 〜(d) は、本発明の第４の実施形態の変形例に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１０】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【符号の説明】
【０２１０】
１  半導体基板
１ａ  第１の活性領域
１ｂ  第２の活性領域
２  素子分離領域
３ａ，３ｂ  ｎ型チャネル領域
４  高誘電率絶縁膜
４ａ  第１のゲート絶縁膜
４ｂ  第２のゲート絶縁膜
５  第１の金属膜
５ａ  第１の導電部
６  第２の金属膜
６ｂ  第２の導電部
７ａ，７ｂ  浅いｐ型ソースドレイン領域
８ａ，８ｂ  サイドウォール
９ａ，９ｂ  深いｐ型ソースドレイン領域
１０ａ１，１０ｂ１  シリサイド膜
２０Ａ  第１のゲート電極
２０Ｂ  第２のゲート電極
１１  シリコン膜
１１ａ  第３の導電部
１１ｂ  第４の導電部
１０ａ２，１０ｂ２  シリサイド膜
６ａ  第５の導電部
１２，１２Ａ  第１の金属膜
１２Ｘ，１２ＸＡ，１２ＸＢ  第２の金属膜
１２ａ  第１の導電部
１２ｂ  第３の導電部
１３  シリコン膜
１３ａ  第２の導電部
１３ｂ  第４の導電部
１４  金属膜
１４Ｙ  金属薄膜部
１４ａ  第１の導電部
１４ｂ  第３の導電部
１５  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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